(57)【要約】【課題】  駆動回路の出力段のインバータがスイッチングする際に、プラス昇圧チャージポンプ回路１２が出力する正の高電源電位ＶＨが異常に低下するのを防止する。【解決手段】  インバータＩＮＶ２の出力電圧を出力トランジスタ制御用のインバータＩＮＶ４の入力端子にそれぞれ印加し、インバータＩＮＶ４の出力電圧を出力段のインバータＩＮＶ６のＮチャネル型ＭＯＳトランジスタ１８のゲートに印加した。インバータＩＮＶ４は、Ｐチャネル型ＭＯＳトランジスタ２５、第１の抵抗Ｒ１、Ｎチャネル型ＭＯＳトランジスタ２６を、正の高電源電位ＶＨと負の高電源電位ＶＬの間に接続して成り、第１の抵抗Ｒ１とＮチャネル型ＭＯＳトランジスタ２６との接続点をこのインバータＩＮＶ４の出力端子とする。【選択図】図１
2006203748.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位と第２の電位の間に直列に接続された第１及び第２のＭＯＳトランジスタから成る第１のインバータと、
前記第１の電位を生成する第１の電源回路と、
前記第２の電位を生成する第２の電源回路と、
前記第１の電位と前記第２の電位の間に直列に接続された第３及び第４のＭＯＳトランジスタとを有する第２のインバータと、
前記第１の電位と前記第２の電位の間に直列に接続され、第５及び第６のＭＯＳトランジスタを有する第３のインバータと、を備え、前記第２のインバータの出力が前記第１のＭＯＳトランジスタのゲートに印加され、前記第３のインバータの出力が前記第２のＭＯＳトランジスタのゲートに印加された駆動回路であって、
前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの間に、前記第１のインバータの出力のオーバーシュートを制限する第１の抵抗を挿入したことを特徴とする駆動回路。
【請求項２】
前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタの間に、前記第１のインバータの出力のオーバーシュートを制限する第２の抵抗を挿入したことを特徴とする駆動回路。
【請求項３】
前記第１の抵抗がイオン注入抵抗層から成ることを特徴とする請求項１に記載の駆動回路。
【請求項４】
第１の電位と第２の電位の間に直列に接続された第１及び第２のＭＯＳトランジスタから成る第１のインバータと、
前記第１の電位を生成する第１の電源回路と、
前記第２の電位を生成する第２の電源回路と、
前記第１の電位と前記第２の電位の間に直列に接続された第３及び第４のＭＯＳトランジスタとを有する第２のインバータと、
前記第１の電位と前記第２の電位の間に直列に接続され、第５及び第６のＭＯＳトランジスタを有する第３のインバータと、を備え、前記第２のインバータの出力が前記第１のＭＯＳトランジスタのゲートに印加され、前記第３のインバータの出力が前記第２のＭＯＳトランジスタのゲートに印加された駆動回路であって、
前記第３のＭＯＳトランジスタのサイズ比を前記第４のＭＯＳトランジスタのサイズ比の１／５以下にしたことを特徴とする駆動回路。
【請求項５】
前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの間に、前記第１のインバータの出力のオーバーシュートを制限する第１の抵抗を挿入したことを特徴とする請求項４に記載の駆動回路。
【請求項６】
第１の電位と第２の電位の間に直列に接続された第１及び第２のＭＯＳトランジスタから成る第１のインバータと、
前記第１の電位を生成する第１の電源回路と、
前記第２の電位を生成する第２の電源回路と、
前記第１の電位と前記第２の電位の間に直列に接続された第３及び第４のＭＯＳトランジスタとを有する第２のインバータと、
前記第１の電位と前記第２の電位の間に直列に接続され、第５及び第６のＭＯＳトランジスタを有する第３のインバータと、を備え、前記第２のインバータの出力が前記第１のＭＯＳトランジスタのゲートに印加され、前記第３のインバータの出力が前記第２のＭＯＳトランジスタのゲートに印加された駆動回路であって、
前記第６のＭＯＳトランジスタのサイズ比を前記第５のＭＯＳトランジスタのサイズ比の１／５以下にしたことを特徴とする駆動回路。
【請求項７】
前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタの間に、前記第１のインバータの出力のオーバーシュートを制限する第２の抵抗を挿入したことを特徴とする請求項４に記載の駆動回路。
【請求項８】
前記第２のＭＯＳトランジスタは、第１導電型の半導体基板の表面に形成された第２導電型の第１のウエルの中に形成され、
前記第１のＭＯＳトランジスタは、前記半導体基板の表面に形成された第２導電型の第２のウエルの中に形成された第１導電型の第３のウエルの中に形成されていることを特徴とする請求項１乃至請求項７に記載の駆動回路。
【請求項９】
前記第１及び第２のウエルの電位は前記第１の電位に設定され、前記第３のウエルは前記第２の電位に設定されていることを特徴とする請求項８に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関し、例えばＣＣＤカメラ制御用に用いられる駆動回路に関する。
【背景技術】
【０００２】
従来、携帯電話等の携帯用情報機器に搭載されるＣＣＤ（Charge Coupled Device）を撮像素子として用いたＣＣＤカメラを制御するための駆動回路として、その仕様上、高電圧出力が可能な駆動回路が必要とされている。図３は、そのような駆動回路の回路図である。
【０００３】
ＩＮＶ１は入力段のインバータであり、Ｐチャネル型ＭＯＳトランジスタ１０及びＮチャネル型ＭＯＳトランジスタ１１が低電源電位Ｖｄｄ（例えば、＋３Ｖ）と接地電位０Ｖ）との間に直列接続されて構成されている。１２は低電源電位Ｖｄｄ基づいて、正の高電源電位ＶＨ（例えば、＋１５Ｖ）を生成するプラス昇圧チャージポンプ回路であり、１３は負の高電源電位ＶＬ（例えば、−７．５Ｖ）を生成するマイナス昇圧チャージポンプ回路である。
【０００４】
インバータＩＮＶ１の入力端子にはＣＣＤ制御電圧ＶＩＮが印加されており、インバータＩＮＶ１の出力電圧は次段のレベルシフト回路１４を通して、その高レベルがＶＨ、その低レベルがＶＬとなるようにレベルシフトされる。
【０００５】
レベルシフト回路１４の出力電圧は、Ｐチャネル型ＭＯＳトランジスタ１５及びＮチャネル型ＭＯＳトランジスタ１６から成るインバータＩＮＶ２の入力端子に印加され、インバータＩＮＶ２の出力電圧は更に、Ｐチャネル型ＭＯＳトランジスタ１７及びＮチャネル型ＭＯＳトランジスタ１８から成る、出力段のインバータＩＮＶ３の入力端子に印加される。
【０００６】
また、インバータＩＮＶ２，ＩＮＶ３の高電位側電源として正の高電源電位ＶＨが供給され、低電位側電源として負の高電源電位ＶＬ供給されている。出力段のインバータＩＮＶ３の出力端子１９と負の高電源電位ＶＬとの間には、ＩＣの外部の外部配線２０，２１を介して、ＩＣに外付けされた出力コンデンサＣが接続されている。外部配線２０，２１はそれぞれ寄生インダクタンスＬ１，Ｌ２を有している。なお、プラス昇圧チャージポンプ回路１２及びマイナス昇圧チャージポンプ回路１３については、特許文献１に記載されている。
【特許文献１】特開２００１−２３１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した駆動回路では、図４に示すように、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが高レベルから低レベルに変化した後、プラス昇圧チャージポンプ回路１２の出力電位である正の高電源電位ＶＨが異常に落ちるという現象が生じた。この異常現象は出力コンデンサＣの値が５００ｐＦでは生じないが、出力コンデンサＣの値がＣＣＤカメラ制御用としてその仕様上必要とされる１０００ｐＦという大きな値になると生じることがわかった。
【０００８】
このような異常現象が起こると、正の高電源電位ＶＨを電源電位として用いているＩＣ内の他の回路の動作が不安定になったり、誤動作を生じるという問題があった。
【課題を解決するための手段】
【０００９】
そこで、本発明者はこの異常現象の原因を究明し、本発明の駆動回路を開発するに至った。まず、その原因究明について説明する。図５は駆動回路の出力段のインバータＩＮＶ３を構成しているＰチャネル型ＭＯＳトランジスタ１７とＮチャネル型ＭＯＳトランジスタ１８の構造を示す断面図である。
【００１０】
Ｐチャネル型ＭＯＳトランジスタ１７は、Ｐ型半導体基板５０の表面に形成された第１のＮウエル５１の中に形成され、Ｎチャネル型ＭＯＳトランジスタ１８は、Ｐ型半導体基板５１の表面に、前記Ｎウエル５１と隣接して形成された第２のＮウエル５２の中に形成されたＰウエル５３の中に形成されている。また、第１及び第２のＮウエル５１，５２の電位は、それぞれ第１のｎ型層５４、第２のｎ型層５５によって正の高電源電位ＶＨ（＋１５Ｖ）に設定され、Ｐウエル５３はｐ型層５６によって負の高電源電位ＶＬ（−７．５Ｖ）に設定されている。
【００１１】
図３、図５に示した駆動回路に基づいて、出力電圧Ｖｏｕｔが高レベルから低レベルに変化するときのシミュレーションを行った結果を図６に示す。図６（ａ），（ｂ）において、縦軸はＶｏｕｔを、横軸は時間を表している。図６（ｂ）は、図６（ａ）の部分拡大図である。このシミュレーション結果から明らかなように、出力コンデンサＣが１０００ｐＦの場合は、５００ｐＦの場合に比して出力電圧Ｖｏｕｔのリンギングが大きい。
【００１２】
特に、出力コンデンサＣが５００ｐＦの場合は、出力電圧Ｖｏｕｔが、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートする期間は４０ｎｓ（ナノ秒）程度であるが、出力コンデンサＣが１０００ｐＦの場合は、出力電圧Ｖｏｕｔが、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートする期間は５０ｎｓ（ナノ秒）程度と長い。なお、シミュレーション上、寄生インダクタンスＬ１，Ｌ２の合成インダクタンス値は２００ｎＨ（ナノ・ヘンリー）とした。
【００１３】
このオーバーシュート期間は、図５のＰウエル５３とＮチャネル型ＭＯＳトランジスタ１６のｎ型ドレイン層５７とで構成される寄生ダイオードがオンする期間に相当していると考えられる。即ち、出力コンデンサＣが１０００ｐＦの場合には大きなオーバーシュートが起こるため、前記寄生ダイオードに大きな電流が流れ、これがベース電流ＩＢとなって、寄生バイポーラトランジスタがオンする。
【００１４】
この寄生バイポーラトランジスタは、図５のｎ型ドレイン層５７をエミッタとし、Ｐウエル５３をベースとし、第２のＮウエル５２をコレクタとするものである。この寄生バイポーラトランジスタがオンすると、正の高電源電位ＶＨ（＋１５Ｖ）から第２のＮウエル５２を通して、コレクタ電流ＩＣが流れる。このコレクタ電流ＩＣが流れることにより、プラス昇圧チャージポンプ回路１２が出力する正の高電源電位ＶＨ（＋１５Ｖ）が異常に低下すると考えられる。
【００１５】
したがって、正の高電源電位ＶＨ（＋１５Ｖ）の異常低下の原因は、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが、出力コンデンサＣと外部配線２０，２１に付随する寄生インダクタンスＬ１，Ｌ２で構成されるＬＣ回路により、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートすることである。このオーバーシュートを低減するためには、出力端子１９に前記出力コンデンサＣと直列に出力抵抗を挿入することが考えられるが、これでは、出力段のインバータＩＮＶ３の出力インピーダンスが増加してしまい、回路仕様を満足しない。
【００１６】
そこで、本発明は、図１に示すように、出力段のインバータＩＮＶ６の前段のインバータＩＮＶ４にオーバーシュートを制限するための第１の抵抗Ｒ１を設けたことを特徴とするものである。これにより、出力段のインバータＩＮＶ６の出力インピーダンスが増加させることなく、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートするのが制限され、上述したような寄生バイポーラトランジスタがオンすることが防止される。
【発明の効果】
【００１７】
本発明の駆動回路によれば、出力段のインバータの出力電圧のオーバーシュートが制限されるので、駆動回路の出力段のインバータがスイッチングする際に、プラス昇圧チャージポンプ回路１２が出力する正の高電源電位ＶＨが異常に低下するのを防止することができる。特に、高電圧出力（例えば、１５Ｖ程度以上）の駆動回路では出力電圧のリンギング及びオーバーシュートが大きく、寄生バイポーラトランジスタがオンしやすいことから、そのような駆動回路に用いてその効果が大である。
【発明を実施するための最良の形態】
【００１８】
次に本発明の実施形態に係る駆動回路について図面を参照しながら説明する。図１この駆動回路の回路図である。図１において、図３（従来例の回路）と同一の構成部分については同一の符号を付して説明を省略する。また、出力段のインバータＩＮＶ６を構成しているＰチャネル型ＭＯＳトランジスタ１７とＮチャネル型ＭＯＳトランジスタ１８の構造は、図５に示した断面構造と同一である。
【００１９】
本実施形態の駆動回路が、従来例の回路と異なる点は、インバータＩＮＶ２の出力電圧を出力段のインバータＩＮＶ６の制御用のインバータＩＮＶ４、ＩＮＶ５の入力端子にそれぞれ印加し、インバータＩＮＶ４の出力電圧を出力段のインバータＩＮＶ６のＮチャネル型ＭＯＳトランジスタ１８（出力トランジスタ）のゲートに印加し、インバータＩＮＶ５の出力電圧を出力段のインバータＩＮＶ３のＰチャネル型ＭＯＳトランジスタ１７（出力トランジスタ）のゲートに印加した点である。
【００２０】
インバータＩＮＶ４は、Ｐチャネル型ＭＯＳトランジスタ２５、第１の抵抗Ｒ１、Ｎチャネル型ＭＯＳトランジスタ２６をこの順番に、正の高電源電位ＶＨ（例えば、＋１５Ｖ）と負の高電源電位ＶＬ（例えば、−７．５Ｖ）の間に接続して成り、第１の抵抗Ｒ１とＮチャネル型ＭＯＳトランジスタ２６との接続点をこのインバータＩＮＶ４の出力端子とする。第１の抵抗Ｒ１はＰチャネル型ＭＯＳトランジスタ２５のドレイン抵抗として挿入されたものであり、Ｐチャネル型ＭＯＳトランジスタ２５がオンすると、この第１の抵抗Ｒ１により、Ｐチャネル型ＭＯＳトランジスタ２５に流れる電流が制限される。
【００２１】
すると、出力段のインバータＩＮＶ３のＮチャネル型ＭＯＳトランジスタ１８（出力トランジスタ）のゲートの電位は緩やかに立ち上がり、これに応じてＮチャネル型ＭＯＳトランジスタ１８（出力トランジスタ）もゆっくりとオンする。これにより、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔのリンギングを抑え、かつオーバーシュートを制限することができる。
【００２２】
第１の抵抗Ｒ１は、不純物イオンを半導体基板５０中に注入して形成されるイオン注入抵抗層から成ることが好ましい。また、第１の抵抗Ｒ１を挿入する代わりに、Ｐチャネル型ＭＯＳトランジスタ２５のオン抵抗を高くしてもよい。具体的には、Ｐチャネル型ＭＯＳトランジスタ２５のサイズ比（チャネル幅Ｗ／チャネル長Ｌ）をＮチャネル型ＭＯＳトランジスタ２６のサイズ比の１／５以下とすることがオーバーシュートを制限する上で好ましい。
【００２３】
さらに、第１の抵抗Ｒ１を挿入し、かつＰチャネル型ＭＯＳトランジスタ２５のサイズ比（チャネル幅Ｗ／チャネル長Ｌ）をＮチャネル型ＭＯＳトランジスタ２６のサイズ比の１／５以下としてもよく、これにより、出力段のインバータＩＮＶ６の出力電圧Ｖｏｕｔのオーバーシュートをさらに制限することができる。
【００２４】
図２は、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが高レベルから低レベルに変化するときのシミュレーションを行った結果である。縦軸はＶｏｕｔを、横軸は時間を表している。このシミュレーション結果から明らかなように、出力電圧Ｖｏｕｔのリンギング及びオーバーシュートが低減されている。そして、実際の駆動回路においても、従来のような正の高電源電位ＶＨの異常低下現象は発生しないことが確認された。
【００２５】
上述の駆動回路の構成は、出力段のインバータＩＮＶ６の出力電圧Ｖｏｕｔが高レベルから低レベルに変化するときのオーバーシュートを制限するために、第１の抵抗Ｒ１を挿入したものであるが、これと同様に、図１に示すように、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが低レベルから高レベルに変化するときのオーバーシュートを制限するために、第２の抵抗Ｒ２を挿入してもよい。
【００２６】
即ち、インバータＩＮＶ５は、Ｐチャネル型ＭＯＳトランジスタ２７、第２の抵抗Ｒ２、Ｎチャネル型ＭＯＳトランジスタ２８をこの順番に、正の高電源電位ＶＨ（例えば、＋１５Ｖ）と負の高電源電位ＶＬ（例えば、−７．５Ｖ）の間に接続して成り、第２の抵抗Ｒ２とＰチャネル型ＭＯＳトランジスタ２７との接続点をこのインバータＩＮＶ５の出力端子とする。第２の抵抗Ｒ２はＮチャネル型ＭＯＳトランジスタ２８のドレイン抵抗として挿入されたものであり、Ｎチャネル型ＭＯＳトランジスタ２８がオンすると、この第２の抵抗Ｒ２により、Ｎチャネル型ＭＯＳトランジスタ２８に流れる電流が制限される。
【００２７】
すると、出力段のインバータＩＮＶ３のＰチャネル型ＭＯＳトランジスタ１７（出力トランジスタ）のゲートの電位は緩やかに立ち下がり、これに応じてＰチャネル型ＭＯＳトランジスタ１７（出力トランジスタ）もゆっくりとオンする。これにより、出力段のインバータＩＮＶ６の出力電圧Ｖｏｕｔのオーバーシュートを制限することができる。
【００２８】
第２の抵抗Ｒ２は、不純物イオンを半導体基板５０中に注入して形成されるイオン注入抵抗層から成ることが好ましい。また、第２の抵抗Ｒ２を挿入する代わりに、Ｐチャネル型ＭＯＳトランジスタ２８のオン抵抗を高くしてもよい。具体的には、Ｎチャネル型ＭＯＳトランジスタ２８のサイズ比（チャネル幅Ｗ／チャネル長Ｌ）をＮチャネル型ＭＯＳトランジスタ２７のサイズ比の１／５以下とすることがオーバーシュートとを制限する上で好ましい。
【００２９】
さらに、第２の抵抗Ｒ２を挿入し、かつＮチャネル型ＭＯＳトランジスタ２８のサイズ比（チャネル幅Ｗ／チャネル長Ｌ）をＮチャネル型ＭＯＳトランジスタ２７のサイズ比の１／５以下としてもよく、これにより、出力段のインバータＩＮＶ６の出力電圧Ｖｏｕｔのオーバーシュートをさらに制限することができる。なお、本実施形態において、第１及び第２の抵抗Ｒ１，Ｒ２の抵抗値は２０ＫΩ〜３０ＫΩ程度であることが好ましい。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係る駆動回路の回路図である。
【図２】本発明の実施形態に係る駆動回路のシミュレーション結果を示す図である。
【図３】従来例に係る駆動回路の回路図である。
【図４】従来に係る駆動回路の動作波形図である。
【図５】駆動回路の出力段のインバータＩＮＶ３の構造を示す断面図である。
【図６】従来に係る駆動回路のシミュレーション結果を示す図である。
【符号の説明】
【００３１】
１０，１５，１７，２５，２７  Ｐチャネル型ＭＯＳトランジスタ
１１，１６，１８，２６，２８  Ｎチャネル型ＭＯＳトランジスタ
Ｒ１  第１の抵抗        Ｒ２  第２の抵抗
１２  プラス昇圧チャージポンプ回路  
１３  マイナス昇圧チャージポンプ回路
【図１】
2006203748.tif 000003
【図２】
2006203748.tif 000004
【図３】
2006203748.tif 000005
【図４】
2006203748.tif 000006
【図５】
2006203748.tif 000007
【図６】
2006203748.tif 000008