(57)【要約】      （修正有）【課題】ＭＩＳＦＥＴデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、隣接するウェル領域間上のゲート絶縁膜の破壊を抑制する。【解決手段】第１導電型半導体基板１１と、半導体基板１１の主面上に設けられた半導体層１０と、半導体層１０の上に設けられたゲート絶縁膜１６および複数のソース電極１９と、ゲート絶縁膜１６の上に設けられたゲート電極構造９、３７とを備えたＭＩＳＦＥＴデバイスであって、半導体層１０に間隔を空けて形成された複数のウェル領域１３と、複数のソース電極１９のうちの対応する電極に電気的に接触する第１導電型ソース領域１５と、半導体層１０のうち複数のウェル領域１３が形成されていない部分から構成される第１導電型高抵抗領域１２とを備える。ゲート電極構造９、３７は、隣接するウェル領域１３の間の中央に開口部８を有している。【選択図】図６
2006019608.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記半導体基板の主面上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜および複数のソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極構造と、
前記第１導電型半導体基板の裏面に設けられたドレイン電極と
を備えたＭＩＳＦＥＴデバイスであって、
前記半導体層に間隔を空けて形成された複数のウェル領域と、
前記複数のウェル領域の各々の内部に形成され、前記複数のソース電極のうちの対応する電極に電気的に接触する第１導電型ソース領域と、
前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成される第１導電型高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記第１導電型ソース領域が形成されていない部分は第２導電型であり、
前記ゲート電極構造は、隣接するウェル領域間の中央に開口部を有しているＭＩＳＦＥＴデバイス。
【請求項２】
前記半導体基板および前記半導体層はワイドバンドギャップ半導体からなる請求項１に記載のＭＩＳＦＥＴデバイス。
【請求項３】
前記ワイドバンドギャップ半導体は炭化珪素である請求項２に記載のＭＩＳＦＥＴデバイス。
【請求項４】
前記開口部は、いずれのウェル領域からも、隣接するウェル領域の最短距離の１／２よりも離れた領域に形成される請求項１から３のいずれかに記載のＭＩＳＦＥＴデバイス。
【請求項５】
各第１導電型ソース領域を前記第１導電型高抵抗領域に接続する第１導電型半導体層を含む蓄積型チャネル層をさらに備えた請求項１から４のいずれかに記載のＭＩＳＦＥＴデバイス。
【請求項６】
前記開口部の端部の少なくとも一部が前記ウェル領域上に位置している請求項５に記載のＭＩＳＦＥＴデバイス。
【請求項７】
前記ウェル領域から前記蓄積型チャネル層に広がる空乏層の厚さが、前記蓄積型チャネル層の厚さ以下である請求項５または６に記載のＭＩＳＦＥＴデバイス。
【請求項８】
前記蓄積型チャネル層は、前記第１導電型半導体層と他の半導体層との積層構造を有し、前記他の半導体層は、前記第１導電型半導体層よりも低いドーパント濃度を有し、かつ前記第１導電型半導体層よりも厚い、請求項５から７のいずれかに記載のＭＩＳＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴデバイスに関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されており、例えば、インバータ等の回路でスイッチング素子として使用される。
【０００３】
以下、図１を参照しながら、パワーデバイスを用いて形成された３相交流インバータの回路を説明する。
【０００４】
電源５１からの交流電圧は、整流ダイオード５２および整流コンデンサ５３によって直流電圧に変換され、この直流電圧がスイッチング素子５４のソースおよびドレイン間に印加される。スイッチング素子５４のゲート電圧を制御して、任意の周波数でスイッチング素子５４のオン状態とオフ状態とのスイッチングを行うことにより、モータ５６に印加する電圧の周波数を制御することができる。ダイオード５５は、スイッチング素子５４に逆電流が流れて破壊することを防止するために設けられている。図１に示すような回路では、スイッチング素子５４に大電流が流れるので、スイッチング素子自体のオン抵抗による電力損失が回路の大きな損失となる。電力損失を抑えて高効率な回路を形成しようとすると、スイッチング素子５４のオン抵抗を低減する必要がある。
【０００５】
パワーデバイスの低損失化を目的として、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスに代わって、炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。ＳｉＣ半導体は、Ｓｉ半導体よりも絶縁破壊電界が１桁高い。そのため、ＳｉＣ半導体を用いたＰＮ接合やショットキー接合において、ＳｉＣ半導体層に形成する空乏層を、Ｓｉ半導体を用いた接合における空乏層より薄くしても、逆耐圧を維持できる。従って、ＳｉＣ半導体を用いると、デバイスを薄くし、かつドーピング濃度を高くできるため、オン抵抗が低減され、高耐圧かつ低損失のパワーデバイスを実現できる。
【０００６】
代表的なＳｉＣパワーデバイスの１つとして、二重注入型ＭＩＳＦＥＴが挙げられる。以下、図面を参照しながら、従来の炭化珪素二重注入型ＭＩＳＦＥＴデバイスの構造を説明する。図２（ａ）は、従来の一般的なＭＩＳＦＥＴデバイスの構造を示す平面図であり、図２（ｂ）および（ｃ）は、それぞれ、図２（ａ）のＡ−Ａ’断面図およびＢ―Ｂ’断面図である。
【０００７】
まず、ＭＩＳＦＥＴデバイスの断面構造を説明する。図２（ｂ）および（ｃ）に示すように、ＭＩＳＦＥＴデバイスは、低抵抗のｎ型炭化珪素基板２１の主面上に形成された炭化珪素エピタキシャル層３０と、炭化珪素エピタキシャル層３０の上に設けられたソース電極２８およびゲート電極２９と、炭化珪素基板２１の裏面に設けられたドレイン電極２７とを有している。
【０００８】
炭化珪素エピタキシャル層３０は、複数のｐ型ウェル領域２３と、炭化珪素エピタキシャル層３０のうちウェル領域２３が形成されていない部分から構成される高抵抗層２２とを有している。高抵抗層２２は、炭化珪素基板２１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域２３の内部には、ｐ+コンタクト領域２５およびｎ型のソース領域２４が形成されている。ｐ+コンタクト領域２５は、ウェル領域２３よりも高濃度でｐ型不純物を含んでいる。ソース領域２４は、高濃度でｎ型不純物を含んでいる。ｐ+コンタクト領域２５およびソース領域２４の一部は、それぞれソース電極２８とオーミック接触している。ソース電極２８の電位は通常接地レベルに設定される。一方、ゲート電極２９は、高抵抗層２２、ウェル領域２３およびソース領域２４の上に、ゲート絶縁膜２６を介して配置されている。
【０００９】
ゲート電極２９およびソース電極２８の表面は層間絶縁膜３１で覆われている。各ソース電極２８は、層間絶縁膜３１に形成されたヴィアホール３５を介して、層間絶縁膜３１の上に設けられたソース電極パッド３２と接続されている。一方、ゲート電極２９は、デバイス端部において、層間絶縁膜３１に形成されたヴィアホール３６を介して、層間絶縁膜３１の上に設けられたゲート電極パッド３７と接続されている。
【００１０】
次に、ＭＩＳＦＥＴデバイスの平面形状を説明する。ＭＩＳＦＥＴデバイスは、図２（ａ）に示すように、ウェル領域２３を中心とする正方形の単位セルを集積化した構造を有している。このような構造はスクウェアセル構造と呼ばれる。ウェル領域２３の幅をＳ、隣接するウェル領域２３の間の最短距離をａとすると、正方形の単位セルの一辺の長さは（Ｓ＋ａ）である。
【００１１】
図２（ａ）からわかるように、ゲート電極２９は炭化珪素エピタキシャル層３０の広い範囲に亘って、すなわち複数のセルに亘って形成されており、複数の開口領域２９’を有している。各開口領域２９’はウェル領域２３と対応しており、対応するウェル領域２３の中央上のソース電極２８を露出するように配置されている。
【００１２】
従って、ゲート電極２９は、１つのウェル領域２３の内部のソース領域２４から、ウェル領域間の高抵抗層２２をまたいで隣接するウェル領域２３の内部のソース領域２４までを覆っている。
【００１３】
図２に示すような構成のＭＩＳＦＥＴデバイスは、以下のように動作する。
【００１４】
ゲート電極２９に電圧を印加すると（オン状態）、ゲート電極２９の下にあるｐ型ウェル領域２３の表面近傍に反転層（チャネル層）が形成されるため、ドレイン電極２７から高抵抗層２２およびチャネル層を介してソース電極２８へ電流が流れる。一方、ゲート電極２９の電位を接地レベルに設定すると（オフ状態）、チャネル層が形成されないので、ドレイン電極２７からソース電極２８へ電流は流れない。また、オフ状態では、ドレイン電極２７にはドレイン電圧Ｖｄが印加され、これによって隣接するウェル領域２３から高抵抗層３２に空乏層３３が広がっている。ＭＩＳＦＥＴデバイスは、オフ状態のとき、ドレイン電圧Ｖｄによって隣接するウェル領域２３のそれぞれから形成される空乏層３３が連結するように設計されている。
【００１５】
ドレイン・ソース耐圧を高くするためには、できるだけ小さいドレイン電圧Ｖｄで、隣接するウェル領域２３から広がる空乏層３３が連結されるようにＭＩＳＦＥＴデバイスを設計することが好ましい。そこで、本発明者らは、ＭＩＳＦＥＴデバイスの設計にあたり、ウェル領域２３の配置と、オフ状態における空乏層３３の厚さとの関係を検討した結果、以下のような知見を得た。
【００１６】
図３（ａ）は、図２に示すＭＩＳＦＥＴデバイスのオフ状態における空乏層の広がりを示す平面図であり、図３（ｂ）および（ｃ）は、それぞれ、図３（ａ）の平面図におけるＡ−Ａ’断面図およびＢ−Ｂ’断面図である。図３（ａ）の平面図では、空乏層３３の形状を分かりやすく示すためにゲート電極２９が省略されているが、ゲート電極２９は図２（ａ）に示すゲート電極２９と同様の平面形状を有している。
【００１７】
上述したように、オフ状態ではソース電極２８およびゲート電極２９の電位は接地レベルに設定されているが、ドレイン電極２７には正のドレイン電圧Ｖｄが印加されている。このため、ｐ型のウェル領域２３とｎ型の高抵抗層２２との間には逆バイアス電圧が印加されるので、ウェル領域２３から高抵抗層２２に向かって空乏層３３が広がる。空乏層３３は、ドレイン電圧Ｖｄが高くなるにつれて厚くなり、ついには隣接するセルの空乏層３３と結合する。隣接するウェル領域２３の間隔が最短距離ａと等しい領域では、図３（ｃ）に示すように、空乏層３３の厚さがａ／２に達すれば、隣接する空乏層と連結する。ところが、この時点では、斜め方向に隣接するウェル領域２３の間の中央付近、すなわち各セルの頂点部においては、図３（ｂ）に示すように、隣接するセルの空乏層３３は連結しない。このように、隣接するウェル領域２３の間隔が最短距離ａよりも大きいと、その隣接するウェル領域２３の間の中央には、特に空乏化しにくい領域４０が存在する。
【００１８】
領域４０が空乏化していない場合、ドレイン電極２７と、領域４０の上のゲート電極２９との間には、ｎ型の基板２１、空乏化していないｎ型の高抵抗層２２（領域４０）およびゲート酸化膜２６しか存在しないので、ドレイン電極２７とゲート電極２９の間の電位差（Ｖｄ）が直接ゲート絶縁膜２６にかかる。その結果、ゲート絶縁膜２６のうち領域４０の上に位置する部分に絶縁破壊が生じやすくなる。
【００１９】
空乏化しにくい領域４０の面積を低減するために、図４に示すように、単位セルを行ごとに１／２ピッチずらして配置することも考えられる。しかしながら、各領域４０の面積は低減するが、領域４０が全くなくなるわけではないため、単位セルの配置を工夫しても、絶縁破壊を効果的に防止することはできない。
【００２０】
一方、隣接するウェル領域２３の間で空乏層３３を確実に連結させるために、例えば、隣接するウェル領域２３の間隔を小さくしたり、高抵抗層２２のドーピング濃度を低くすることが考えられる。しかしながら、隣接するウェル領域２３の間隔を小さくすると、オン状態で隣接するウェル領域２３の間を電流が流れるときの抵抗、すなわちＪＦＥＴ抵抗が増加する。また、高抵抗層２２のドーピング濃度を低くすると、ドリフト抵抗の増大を招く。このように、空乏層３３を確実に連結させようとすると、ＭＩＳＦＥＴデバイスにおけるオン抵抗の増大を引き起こす。すなわち、ゲート絶縁膜２６の絶縁破壊の防止と、オン抵抗の低減とはトレードオフの関係にある。
【００２１】
ところが、空乏層３３を連結させるように設計を行った場合でも、製造プロセス上のばらつきなどによって、設計どおりに空乏層３３が結合しない場合がある。このような場合に、空乏化していない領域上のゲート絶縁膜２６の破壊を防ぐため、例えば、ゲート絶縁膜２６のうち隣接するウェル領域２３の間の高抵抗層上に位置する部分のみを厚くする構造が提案されている（例えば特許文献１）。
【００２２】
しかしながら、ゲート絶縁膜２６を部分的に厚くしようとすると、製造プロセスが複雑になるという問題が生じる。例えば、ＣＶＤ法などで比較的厚い絶縁膜を堆積した後、フォトリソグラフィー、ドライエッチングなどにより、絶縁膜のうち所定の領域を薄膜化させる必要があり、工程数が増え、製造コストも増大する。
【特許文献１】米国特許５５１０２８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述したように、従来のＭＩＳＦＥＴデバイスでは、隣接するウェル領域間で空乏層が連結しない場合に、その上にあるゲート絶縁膜の絶縁破壊が生じるという問題がある。空乏層をより確実に連結させようとすると、耐圧の低下やオン抵抗の増大を引き起こす。そこで、ゲート絶縁膜のうち絶縁破壊を生じやすい部分のみを厚くするなどの構造が提案されているが、そのような構造のＭＩＳＦＥＴデバイスを製造するためには、従来よりも複雑な製造プロセスが必要である。
【００２４】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＭＩＳＦＥＴデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、隣接するウェル領域間上のゲート絶縁膜の破壊を抑制することにある。
【課題を解決するための手段】
【００２５】
本発明のＭＩＳＦＥＴデバイスは、第１導電型半導体基板と、前記半導体基板の主面上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜および複数のソース電極と、前記ゲート絶縁膜上に設けられたゲート電極構造と、前記第１導電型半導体基板の裏面に設けられたドレイン電極とを備えたＭＩＳＦＥＴデバイスであって、前記半導体層に間隔を空けて形成された複数のウェル領域と、前記複数のウェル領域の各々の内部に形成され、前記複数のソース電極のうちの対応する電極に電気的に接触する第１導電型ソース領域と、前記半導体層のうち前記複数のウェル領域が形成されていない部分から構成される第１導電型高抵抗領域とをさらに備え、前記ウェル領域のうち前記第１導電型ソース領域が形成されていない部分は第２導電型であり、前記ゲート電極構造は、隣接するウェル領域間の中央に開口部を有している。
【００２６】
ある好ましい実施形態において、前記半導体基板および前記半導体層はワイドバンドギャップ半導体からなる。
【００２７】
前記ワイドバンドギャップ半導体は炭化珪素であってもよい。
【００２８】
ある好ましい実施形態において、前記開口部は、いずれのウェル領域からも、隣接するウェル領域の最短距離の１／２よりも離れた領域に形成される。
【００２９】
各第１導電型ソース領域を前記第１導電型高抵抗領域に接続する第１導電型半導体層を含む蓄積型チャネル層をさらに備えてもよい。
【００３０】
ある好ましい実施形態において、前記開口部の端部の少なくとも一部が前記ウェル領域上に位置している。
【００３１】
前記ウェル領域から前記蓄積型チャネル層に広がる空乏層の厚さが、前記蓄積型チャネル層の厚さ以下であることが好ましい。
【００３２】
ある好ましい実施形態において、前記蓄積型チャネル層は、前記第１導電型半導体層と他の半導体層との積層構造を有し、前記他の半導体層は、前記第１導電型半導体層よりも低いドーパント濃度を有し、かつ前記第１導電型半導体層よりも厚い。
【発明の効果】
【００３３】
本発明によると、製造プロセスを複雑にすることなく、また、ドレイン電圧Ｖｄやオン抵抗を増大させることなく、隣接するウェル領域間の中央におけるゲート絶縁膜の破壊を抑制できる。従って、信頼性の高いＭＩＳＦＥＴデバイスが得られる。
【００３４】
また、蓄積型チャネル構造を用いると、隣接するウェル領域間の高抵抗層上だけでなくウェル領域上にまで、ゲート電極構造の開口部を拡大できる。その結果、絶縁破壊をより確実に抑制でき、かつ、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合わせに余裕ができるので有利である。
【発明を実施するための最良の形態】
【００３５】
本発明のＭＩＳＦＥＴデバイスでは、ゲート電極構造が、隣接するウェル領域間の中央に開口部を有している。本明細書では、「ゲート電極構造」とは、ゲート電極およびゲート電極と同電位のゲート配線（上部配線）を含む電極構造を意味する。
【００３６】
まず、図面を参照しながら、本発明におけるゲート電極構造の平面形状例を説明する。
【００３７】
ＭＩＳＦＥＴデバイスは、通常、配列された複数のユニットセルを備えている。図５（ａ）は、ＭＩＳＦＥＴデバイスを構成する複数のユニットセルのうち４個のユニットセルにおけるゲート電極９の平面形状を例示する図である。この例では、ゲート配線は図示されていないが、例えば図２に示す従来のＭＩＳＦＥＴデバイスにおけるゲート配線と同様に、デバイス端部に設けられていてもよい。
【００３８】
ゲート電極９は、ユニットセル毎に開口領域９’を有している。開口領域９’は、従来のゲート電極の形状（図２（ａ））を参照しながら前述したように、ウェル領域と対応して設けられ、開口領域９’にそれぞれＭＩＳＦＥＴデバイスのソース電極が配置される。また、ゲート電極９は、従来のゲート電極とは異なり、開口部８を有している。開口部８は、隣接するウェル領域間における中央に設けられている。隣接するウェル領域間の中央では、製造プロセス上のばらつきなどにより、空乏層が連結されないおそれがあるからである。
【００３９】
図５（ａ）では、各ユニットセルにおけるゲート電極９は離間されているが、各ゲート電極９は同電位に保たれるため相互に接続されていても良い。例えば、図５（ｂ）に示すように、一定の幅を有する接続部９ｃで接続されていてもよい。
【００４０】
なお、接続部９ｃは、図５（ａ）に示す領域ｇ１の上に形成されないことが好ましい。領域ｇ１は、いずれのウェル領域からも、隣接するウェル領域の最短距離ａの１／２よりも離れた領域である。図１（ａ）に示すようにユニットセルが配置されている場合、領域ｇ１は、斜め方向に隣接するウェル領域間の中央付近に位置する。オフ状態において、各ウェル領域から広がる空乏層の厚さがａ／２に達すると、行または列方向に隣接するウェル領域間では空乏層が合体するが、領域ｇ１は空乏化されたままである。このように、領域ｇ１は特に空乏化されにくいため、領域ｇ１の上に接続部９ｃが形成されていると、接続部９ｃの下でゲート絶縁膜が絶縁破壊を生じるおそれがある。
【００４１】
あるいは、ゲート電極９は図５（ｃ）に示す形状を有していてもよい。この例では、ゲート電極９は、領域ｇ１に形成された複数の開口部８を有している。開口部８の面積は領域ｇ１の面積よりも大きい。このように、少なくとも領域ｇ１にゲート電極９およびゲート配線が形成されていなければ、絶縁破壊を抑制する効果が得られる。
【００４２】
ユニットセルの配列は、図５（ａ）〜（ｃ）に示す配列に限定されない。ユニットセルは、列毎（または行毎）に列方向（または行方向）に沿って１／２ピッチずらして配置されてもよい。このような配列では、斜め方向に隣接するウェル領域間の幅は、図５（ａ）〜（ｃ）に示す配列における斜め方向に隣接するウェル領域間の幅よりも小さいので、空乏層がより結合しやすい。この場合、ゲート電極９は、例えば図５（ｄ）に示すように、隣接するウェル領域間の中央に開口部８を有していてもよい。ゲート電極９は、上述したような接続部９ｃを有してもよいが、接続部９ｃは、いずれのウェル領域からも、隣接するウェル領域の最短距離ａの１／２よりも離れた領域ｇ１の上に形成されないことが望ましい。または、ゲート電極９の開口部８は、図５（ｃ）における開口部８と同様に、領域ｇ１のそれぞれに対応して設けられてもよい。
【００４３】
図５（ａ）〜（ｄ）に例示したような形状を有するゲート電極９は、典型的には、デバイス端部でゲート配線に接続されている。ただし、ユニットセル毎に離間したゲート電極９を形成する場合は、ゲート電極９の上に絶縁膜を介してゲート配線を設け、各ユニットセルにおけるゲート電極９をゲート配線にそれぞれ接続させる。この場合、ゲート配線は、隣接するウェル領域間の中央に開口部を有する必要がある。ゲート配線の開口部は、最も空乏化されにくい領域である領域ｇ１の上に位置することが望ましい。ゲート電極９の上に絶縁膜を介してゲート配線を設ける場合、各ユニットセルにおけるゲート電極９とゲート配線とを、それらの間にある絶縁膜に形成されたコンタクトホールを介して接続しなければならない。そのため、製造プロセスが複雑になり、高精度な位置合わせが要求される。
【００４４】
なお、本発明におけるゲート電極構造は、隣接するウェル領域１３の間の中央に位置する少なくとも１個の開口部８を有していればよく、隣接するウェル領域１３の間の中央を部分的に覆っていても構わない。
【００４５】
本発明におけるゲート電極構造は、図５を参照して説明したようなゲート電極９およびゲート配線から構成されるので、隣接するウェル領域間で空乏層が十分に結合しなかったとき、空乏化していない高抵抗層上にゲート電極構造が存在しない。従って、ドレイン電極とゲート電極との電位差でゲート絶縁膜が破壊されることを抑制でき、ＭＩＳＦＥＴデバイスの信頼性を向上できる。
【００４６】
上記のようなゲート電極構造は、従来よりも製造工程を複雑にすることなく実現できる。具体的には、図５（ａ）〜（ｄ）で例示したようなゲート電極９は、ゲート絶縁膜上に導電膜を形成した後、導電膜を所望の形状にパターニングすることによって形成できる。従って、特許文献１のように、ゲート絶縁膜の厚さを部分的に変化させるために複雑な工程を行う必要がない。
【００４７】
本発明のＭＩＳＦＥＴデバイスは、好ましくは、耐圧が１００Ｖ以上であり、かつ１Ａ以上の電流を流すことができるパワーデバイスである。耐圧が高いほど、ゲート絶縁膜には高い電位差が生じ得るため、高い信頼性が要求されるからである。
【００４８】
このようなパワーＭＩＳＦＥＴデバイスは、Ｓｉ、ＳｉＧｅなどの半導体を用いて形成されてもよいし、それらの半導体よりもバンドギャップの大きいワイドバンドギャップ半導体を用いて形成されてもよいが、好ましくは、ワイドバンドギャップ半導体を用いて形成される。本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差（バンドギャップ）が２．０ｅＶ以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮ等のＩＩＩ族窒化物、ダイヤモンド等が挙げられる。ワイドバンドギャップ半導体のなかでもＳｉＣを用いると特に有利である。ＳｉＣは、絶縁破壊電界や熱伝導度が大きいなどの物性値に優れるだけでなく、ｐ型およびｎ型の伝導性の制御が比較的容易であり、また、熱酸化によってＳｉ酸化膜が得られるためＭＯＳ構造を製造しやすいなどのプロセス上の利点を有する。
【００４９】
また、本発明のＭＩＳＦＥＴデバイスは、蓄積型チャネル層を有していることが好ましい。チャネル移動度を高くできるので、ＭＩＳＦＥＴデバイスのオン抵抗を低減できるだけでなく、以下のメリットがある。
【００５０】
後で詳しく説明するように、蓄積型チャネル層を有していれば、ゲート電極９の開口部８を拡大できる。開口部８の端部がウェル領域上に位置し、ウェル領域の周縁部がゲート電極９で覆われていない構成であっても、オン状態で、蓄積型チャネル層を介して高抵抗層とソース領域とを電気的に接続できるので、オン抵抗を増大させることなく、絶縁破壊をより確実に抑制できる。
【００５１】
なお、特許文献１に開示されているデバイス構成では、ゲート電極構造（ゲート配線）が、隣接するウェル領域間の中央に亘って形成されている。従って、ゲート絶縁膜の厚さを部分的に大きくしても、隣接するウェル領域間の中央で空乏層が結合しない場合に、その上のゲート絶縁膜はゲート配線とドレイン電極との電位差によってダメージを受ける。そのため、ゲート絶縁膜の絶縁破壊を確実に防止することは難しい。また、特許文献１の構成によると、部分的に厚いゲート絶縁膜を形成する必要があるので、従来よりも複雑な製造プロセスが必要になる。
【００５２】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図６（ａ）は本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図６（ｂ）および（ｃ）は、図６（ａ）に示すＭＩＳＦＥＴデバイスのＣ−Ｃ’断面図およびＤ−Ｄ’断面図である。
【００５３】
本実施形態のＭＩＳＦＥＴデバイスは、低抵抗のｎ型炭化珪素基板１１の主面上に形成された炭化珪素エピタキシャル層（厚さ：例えば１０μｍ前後）１０と、炭化珪素エピタキシャル層１０の上に設けられたソース電極１９およびゲート電極９と、炭化珪素基板１１の裏面に設けられたドレイン電極１８とを有している。
【００５４】
炭化珪素基板１１は、例えば４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。また、炭化珪素基板１１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度である。
【００５５】
炭化珪素エピタキシャル層１０は、複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ前後）１３と、高抵抗層１２とを有している。高抵抗層１２は、ｎ型のＳｉＣをエピタキシャル成長させることによって形成されている。高抵抗層１２におけるｎ型不純物のドーピング濃度は、炭化珪素基板１１のドーピング濃度よりも低く、例えば６００Ｖ耐圧のＭＩＳＦＥＴデバイスの場合、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。複数のウェル領域１３は、炭化珪素エピタキシャル層１０の表面近傍の選択された領域に設けられており、そのｐ型不純物ドーピング濃度は、例えば１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度である。隣接するウェル領域１３の間隔（最短距離）ａは例えば２μｍ〜１０μｍ程度である。隣接するウェル領域１３の間隔ａが大きすぎると（例えば１０μｍ超）、オフ状態で、各ウェル領域１３から高抵抗層１２に広がる空乏層がつながらないので、耐圧が低下してゲート絶縁膜１６が破壊されるおそれがある。一方、間隔ａが小さすぎと（例えば２μｍ未満）、オン状態で、ドレイン電極１８から流れる電流の経路が狭くなるので、オン抵抗の増大につながる。
【００５６】
ウェル領域１３の内部には、ｐ型ドーピング濃度が例えば１×１０19ｃｍ-3以上のｐ+コンタクト領域１４と、ｎ型ドーピング濃度が例えば１×１０19ｃｍ-3以上のｎ型のソース領域１５とが形成されている。ｐ+コンタクト領域１４およびソース領域１５の厚さはそれぞれ３００ｎｍ前後である。
【００５７】
ソース電極１９は、ｐ+コンタクト領域１４およびソース領域１５の一部の上に設けられ、ソース電極１９とこれらの領域１４、１５との間にはオーミック接触が形成されている。
【００５８】
ゲート電極９は、ゲート絶縁膜１６を介してウェル領域１３の上に設けられている。ゲート電極９は、ソース領域１５と高抵抗層１２との間のウェル領域１３を覆っており、ゲート電極９にゲート電圧が印加されると、ソース領域１５と高抵抗層１２との間のウェル領域１３の表面に反転層（反転型チャネル層）が形成される。反転層が形成されると、高抵抗層１２からソース領域１５へドレイン電流が流れる。ゲート絶縁膜１６は、例えば炭化珪素エピタキシャル層１０を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート絶縁膜１６の厚さは、ＭＩＳＦＥＴデバイスを駆動するときのゲート電圧によって変わるが、例えば数１０ｎｍ程度である。ゲート電極９は、ポリシリコンやアルミニウムなどを用いて形成されている。また、ゲート電極９は、ウェル領域１３と対応して設けられた開口領域９’の他に、ユニットセルの頂点部に複数の開口部８を有している。ゲート電極９の形状については後述する。
【００５９】
ゲート電極９およびソース電極１９は層間絶縁膜７で覆われている。層間絶縁膜７は、例えばプラズマＣＶＤ法によって形成される酸化ケイ素膜である。層間絶縁膜７の厚さは例えば１μｍ程度であり、より好ましくは、層間絶縁膜７の耐圧がＭＩＳＦＥＴデバイスの設計耐圧以上になるように設定される。層間絶縁膜７には、ソース電極１９の表面に達するヴィアホール６’が形成されている。ソース電極１９は、ヴィアホール６’の内部および層間絶縁膜７の上に形成されたソース電極パッド６と接続されている。一方、ゲート電極９は複数のユニットセルに亘って接続され、ＭＩＳＦＥＴデバイスの端部においてゲート電極９の上に設けられたヴィアホール３６を介して、層間絶縁膜７の上に設けられたゲート電極パッド３７と接続される。ソース電極パッド６とゲート電極パッド３７とは、同一平面上に配置されているので、これらの電極パッド６、３７に対してワイヤボンディングを行うことにより、ＭＩＳＦＥＴデバイスをパッケージのリードフレームに接続できる。
【００６０】
なお、本実施形態のＭＩＳＦＥＴデバイスは、ゲート電極９に電圧を印加することにより、ゲート電極９の下にあるｐ型ウェル領域１３の表面に反転チャネル層を形成する反転型チャネル構造であるが、チャネル層の構造は反転型に限定されない。チャネル移動度を向上させる目的で蓄積型のチャネル層を形成してもよいし（蓄積チャネル構造）、炭化珪素エピタキシャル層１０の内部にチャネル層を形成する他のタイプの埋め込みチャネル構造であってもよい。
【００６１】
次に、本実施形態におけるゲート電極９の平面形状を説明する。
【００６２】
ゲート電極９は、いずれのウェル領域からもａ／２（ａ：隣接するウェル領域１３の最短距離）より離れている領域ｇ１に開口部８を有している。領域ｇ１は、各ウェル領域１３から広がる空乏層が最も連結されにくい領域である。本実施形態では、領域ｇ１のゲート電極９が除去されているので、領域ｇ１で空乏層がつながらない場合でも、ドレイン電圧Ｖｄが直接ゲート酸化膜１６に印加されることを防止できる。ゲート電極９の開口部８では、ゲート酸化膜１６の上に層間絶縁膜７が形成され、さらにその上にソース電極パッド６が配置されている。そのため、ドレイン電圧Ｖｄはゲート酸化膜１６および層間絶縁膜７の両方に分配される。層間絶縁膜７は通常１μｍ程度の厚さを有するので、ゲート酸化膜１６に生じる電位差は極めて小さくなり、その結果、絶縁破壊が生じる可能性を大幅に低減できる。
【００６３】
ゲート電極９における開口部８は円形であるが、多角形やその他の形状であってもよい。また、開口部８は上記領域ｇ１を含んでいればよく、そのサイズは限定されないが、開口部８が大きいほど絶縁破壊を効果的に抑制できる。ただし、反転型チャネル構造の場合は、高抵抗層１２とソース領域１５との間のウェル領域１３の上はゲート電極９で覆われている必要があるため、開口部８の端部がウェル領域１３の上にかからないように開口部８の大きさを設定する。開口部８が大きすぎて、高抵抗層１２とソース領域１との間のウェル領域１３にゲート電極９で覆われていない部分が存在すると、その部分で反転チャネル層が形成されず、ドレイン電極１８からの電流が流れにくくなるからである。なお、図６に示す構成のＭＩＳＦＥＴデバイスでは、開口部８の直径ｄは、隣接するウェル領域間の最短距離ａの√２倍以下に設定される（ｄ≦√２×ａ）。
【００６４】
本実施形態におけるＭＩＳＦＥＴデバイスの構成は、図６に示す構成に限定されない。
【００６５】
図４を参照しながら説明したように、ＭＩＳＦＥＴデバイスを構成するユニットセルは、列毎に１／２ピッチずらして配置されていてもよい。その場合のＭＩＳＦＥＴデバイスの構成例を図７（ａ）〜（ｃ）に示す。図７（ａ）はＭＩＳＦＥＴデバイスにおける平面図であり、図７（ｂ）および（ｃ）は、それぞれ、図７（ａ）におけるＥ−Ｅ’断面図およびＦ−Ｆ’断面図である。図７（ａ）〜（ｃ）に示す例でも、ゲート電極９は各ユニットセルの頂点部付近に開口部８を有している。これらの開口部８は領域ｇ１に配置されているので、領域ｇ１におけるゲート絶縁膜１６の絶縁破壊を抑制できる。
【００６６】
また、ＭＩＳＦＥＴデバイスにおける各ユニットセルの平面形状は正方形に限らず、他の多角形や円などの他の形状であってもよい。ユニットセルの形状が正多角形であれば、各ウェル領域１３から広がる空乏層は各ユニットセルの頂点部で最も結合しにくくなるので、ゲート電極９は各ユニットセルの頂点部付近に開口部８を有する。ユニットセルの形状が正多角形である例として、ユニットセルが正六角形の場合のＭＩＳＦＥＴデバイスの構成を図８（ａ）〜（ｃ）に示す。図８（ａ）はＭＩＳＦＥＴデバイスにおける平面図であり、図８（ｂ）および（ｃ）は、それぞれ、図８（ａ）におけるＧ−Ｇ’断面図およびＨ−Ｈ’断面図である。図８（ａ）〜（ｃ）に示す例でも、開口部８は領域ｇ１に設けられているので、領域ｇ１におけるゲート絶縁膜１６の絶縁破壊を抑制できる。
【００６７】
本実施形態におけるＭＩＳＦＥＴデバイスは、炭化珪素基板１１および炭化珪素エピタキシャル層１０を備えた炭化珪素ＭＩＳＦＥＴデバイスであるが、Ｓｉを用いたＳｉ−ＭＩＳＦＥＴデバイスであってもよいし、炭化珪素以外のワイドバンドギャップ半導体を用いたＭＩＳＦＥＴデバイスであってもよい。
【００６８】
ゲート電極９は、従来と同様の製造プロセスで形成できる。例えば、ゲート絶縁膜１６の上に導電材料をスパッタ法などで堆積させて導電膜を形成した後、リフトオフ法あるいはエッチングでパターニングすることにより、開口領域９’および開口部８を有するゲート電極９を形成できる。従来の製造プロセスと異なる点は、導電膜のパターニングによって得られるゲート電極９の形状のみであるため、従来よりも製造工程数を増やしたり、製造コストを増大させる必要がない。
【００６９】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図９（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図９（ｂ）および（ｃ）は、図９（ａ）に示すＭＩＳＦＥＴデバイスのＩ−Ｉ’断面図およびＪ−Ｊ’断面図である。また、図９（ｄ）は、図９（ｃ）に示すＭＩＳＦＥＴデバイスにおけるチャネル層の構成を例示するための拡大断面図である。
【００７０】
本実施形態のＭＩＳＦＥＴデバイスは、図６（ａ）〜（ｃ）を参照しながら説明した実施形態１のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、蓄積型チャネル構造を有している点、および、ゲート電極９の開口部８が大きく、ウェル領域１３の周縁部がゲート電極９から露出している点で異なっている。
【００７１】
本実施形態では、隣接するソース領域１５の間における炭化珪素エピタキシャル層１０の表面領域に蓄積型のチャネル層１７が設けられている。なお、チャネル層１７は、少なくとも高抵抗層１２とソース領域１５との間におけるウェル領域１３の表面領域に形成されていれば良い。
【００７２】
本実施形態におけるチャネル層１７は、例えば、出願人が特許出願２００２−５４４７８９で開示しているようなデルタドープ層状構造を有する蓄積型のチャネル層である。「デルタドープ層状構造」とは、図９（ｄ）に示すように、意図的なドーピングを行わないで形成されたアンドープＳｉＣ層１７ａとｎ型ドープ層（δドープ層）１７ｂとを交互に積層させた構造をいう。ｎ型ドープ層（厚さ：例えば１０ｎｍ程度）１７ｂは、アンドープＳｉＣ層（厚さ：例えば４０ｎｍ程度）１７ａよりも薄く、かつアンドープＳｉＣ層１７ａよりも高濃度でドーパントを含んでいる。また、デルタドープ層状構造の最上層および最下層はアンドープＳｉＣ層１７ａである。これらの層１７ａ、１７ｂは、それぞれ、エピタキシャル成長によって形成されている。
【００７３】
デルタドープ層状構造では、δドープ層１７ｂのキャリアは不純物の少ないアンドープＳｉＣ層１７ａへ供給され、δドープ層１７ｂよりも不純物散乱の少ないアンドープＳｉＣ層１７ａを走行する。その結果、チャネル移動度が向上するので、オン抵抗を低減できる。
【００７４】
あるいは、チャネル層１７は、高抵抗層１２と同じ導電型（ここではｎ型）の半導体層（炭化珪素層）であってもよい。半導体層のドーピング濃度は、例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度であり、半導体層の厚さは例えば２００ｎｍ程度である。半導体層における不純物濃度は、半導体層の厚さ方向に略均一でもよいし、所望の勾配を有していてもよい。また、チャネル層１７は、ｎ型の半導体層を含む積層構造を有していてもよい。チャネル層１７の形成方法も特に限定されない。チャネル層１７は、エピタキシャル成長によって形成された層であっても良いし、炭化珪素エピタキシャル層１２の表面上にＣＶＤ法などにより形成された層であっても良い。
【００７５】
このように、本実施形態は蓄積型のチャネル層１７を有しているので、オン抵抗を低く抑えつつ、ゲート電極９の開口部８を、図６に示すＭＩＳＦＥＴデバイスにおける開口部８よりも大きくできる。具体的には、図９に示すように、ソース領域１５と高抵抗層１２との間のウェル領域１３の上まで開口部８を拡大することができる。本実施形態における開口部８の直径は√２ａよりも大きい（Ｄ＞√２ａ）。これにより、ゲート絶縁膜１６の絶縁破壊をより確実に抑制できる。
【００７６】
以下、図面を参照しながら、蓄積型チャネル構造を採用することにより、オン抵抗を増大させることなく、ゲート電極９の開口部８を拡大できる理由を説明する。
【００７７】
反転型チャネルを有するＭＩＳＦＥＴデバイスによると、図６を参照しながら説明したように、ゲート電極９に電圧が印加されると（オン状態）、ゲート電極９の下にあるウェル領域１３の表面に反転層（チャネル層）が形成され、ドレイン電極１８、ｎ型基板１１、高抵抗層１２、反転層、ソース領域１５、ソース電極１９および上部配線６の経路で電流が流れる。このとき、ウェル領域１３の周縁部をゲート電極９から露出させてしまうと、ウェル領域１３の周縁部上には反転層が形成されない。反転層が形成されない領域では、少数キャリアである電子がｐ型領域を通過することになる。そのため、ドレイン電極からの電流が流れにくくなり、オン抵抗が増大する。従って、ソース領域１５と高抵抗層１２との間におけるウェル領域１３はゲート電極９で覆われていることが好ましい。
【００７８】
これに対し、本実施形態によると、ゲート電極９の下に、高抵抗層１２と同じ導電型（ここではｎ型）の半導体層を含む蓄積型チャネル層１７が形成されており、ゲート電圧によってチャネル層１７に形成される空乏層の厚さを制御できる。ゲート電圧によってチャネル層１７を空乏化させると、チャネル層１７に電流が流れないのでオフ状態となる。一方、チャネル層１７を空乏化させないようにゲート電圧を変化させると、チャネル層１７に電流を流すことができるので、チャネル層１７を介してソース領域１５と高抵抗層１２とが接続される（オン状態）。従って、ＭＩＳＦＥＴデバイスをオン状態にするために反転層を形成する必要がなく、ソース領域１５と高抵抗層１２との間におけるウェル領域１３がゲート電極９で覆われていない場合でも、ＭＩＳＦＥＴデバイスのオン抵抗は増大しない。
【００７９】
図１０は、本実施形態のＺ−Ｚ’断面におけるチャネル層１７の拡大図である。通常、蓄積型のチャネル層１７には、ウェル領域１３から広がる空乏層１７ｗと、ゲート絶縁膜１６から広がる空乏層１７ｇとが存在する。ウェル領域１３から広がる空乏層１７ｗの厚さは変わらない。ゲート絶縁膜１６から広がる空乏層１７ｇは、チャネル層１７のうちゲート電極９で覆われた部分のみに形成され、その厚さはゲート電圧によって変化する。従って、ゲート電圧によって、チャネル層１７のうちゲート電極９で覆われた部分を空乏化させるか否かのスイッチングを行うことができる。
【００８０】
図１０からわかるように、ゲート電圧によってチャネル層１７に空乏層１７ｇを形成するためには、ゲート電極９はチャネル層１７の一部のみを覆う必要がある。チャネル層１７のうちゲート電極９で覆われていない部分のチャネル方向の長さ、すなわち、ウェル領域１３の端面Ｓ１からゲート電極９の開口部の端部Ｓ２までの基板表面における距離ｂは、確実にスイッチングを行うことができる程度に大きいことが好ましい。オフ状態において、チャネル層１７のうちゲート電極９で覆われていない部分の抵抗が十分大きければ、ソース領域１５の端面Ｓ３とゲート電極９の開口部の端部Ｓ２までの距離ｃの大きさに比べて、距離ｂを小さく設定してもよい。また、オン状態において、チャネル層１７のうちゲート電極９で覆われた部分の抵抗が、チャネル層１７のうちゲート電極９で覆われていない部分の抵抗よりも十分小さくなるように、上記距離ｂおよび距離ｃが設定されることが好ましい。なお、マスクの位置合わせにずれが生じた場合でも、ゲート電極９の開口部の端部をウェル領域１３の上に確実に配置する（０＜距離ｂ＜ゲート長）ため、距離ｂの設計値はマスクの位置合わせ精度よりも大きいことが好ましい。
【００８１】
また、ウェル領域１３から広がる空乏層１７ｗの厚さは、チャネル層１７の厚さ未満であることが好ましい。図１０に示すように、チャネル層１７のうちゲート電極９で覆われていない部分では、ウェル領域１３から広がる空乏層１７ｗのみが存在する。ここで、空乏層１７ｗの厚さがチャネル層１７の厚さ以上であれば、すなわちチャネル表面まで空乏化していれば、チャネル層１７のうちゲート電極９で覆われていない部分にキャリアが存在しない。従って、電界によるドリフト電流のみがチャネル層１７を流れることになり、チャネル層１７における抵抗が増大する。これに対し、ウェル領域１３から広がる空乏層１７ｗの厚さがチャネル層１７の厚さ未満であれば、チャネル層１７の表面にキャリアが存在する。そのため、チャネル層１７を拡散電流も流れるので、チャネル層１７における抵抗の増大を抑えることができる。
【００８２】
さらに、蓄積型のチャネル層１７では、反転型のチャネル層と比べて、ＭＩＳ界面からより深い領域で電流が流れる。炭化珪素ＭＩＳＦＥＴデバイスは、従来から、高い界面順位密度に起因してチャネル移動度が低いという問題を有していたが、蓄積型チャネル構造を採用することにより、チャネル移動度を向上できるというメリットもある。
【００８３】
このように、本実施形態によると、蓄積型チャネル構造を採用しているので、ソース領域１５と高抵抗層１２との間のウェル領域１３の上にゲート電極９が存在しない領域（開口部８）を配置させることができる。その結果、領域ｇ１を中心とするより広い領域上にゲート電極９が存在しなくなるので、より確実に絶縁破壊を防止できる。また、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合わせに余裕ができるので有利である。
【００８４】
なお、本実施形態のＭＩＳＦＥＴデバイスは、炭化珪素を用いた炭化珪素ＭＩＳＦＥＴデバイスに限定されず、他のワイドバンドギャップ半導体を用いたＭＩＳＦＥＴデバイスであってもよい。
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図１１（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構成を示す平面図であり、図１１（ｂ）は、図９（ａ）に示すＭＩＳＦＥＴデバイスのＬ−Ｌ’断面図である。
【００８５】
本実施形態のＭＩＳＦＥＴデバイスは、図６（ａ）〜（ｃ）を参照しながら説明した実施形態１のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、蓄積型チャネル構造を有している点およびゲート電極９の平面形状が異なっている。
【００８６】
本実施形態におけるチャネル層１７は、高抵抗層１２とソース領域１５とを接続するために設けられたｎ型の炭化珪素層である。ここでは、チャネル層１７は、炭化珪素エピタキシャル層１０の表面領域に形成されており、その両端は、それぞれ隣接するウェル領域１３の内部のソース領域１５と接続されている。チャネル層１７のｎ型ドーピング濃度は１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度であり、チャネル層１７の厚さは２００ｎｍ程度である。
【００８７】
本実施形態におけるゲート電極９は、図１１（ａ）に示すように、ウェル領域１３と対応して設けられた開口領域９’の他に、隣接するウェル領域１３の間の中央に開口部８を有している。また、ゲート電極９は開口部８を横切る接続部９ｃを有している。接続部９ｃは、典型的にはゲート電極９における他の部分と同一の導電膜から形成されている。ウェル領域１３の端面からゲート電極９の開口部８の端部までの基板表面における距離Ｗは、隣接するウェル領域１３の最短距離ａの１／２未満である。また、図示していないが、ゲート電極９は、デバイス端部に設けられたゲート上部配線と接続されている。
【００８８】
ゲート電極９は、第１の実施形態で説明した方法と同様の方法で形成できる。具体的には、ゲート絶縁膜１６の上に導電材料をスパッタ法などで堆積させて導電膜を形成した後、リフトオフ法あるいはエッチングによってパターニングすることにより、開口領域９’、開口部８および接続部９ｃを有するゲート電極９を形成する。
【００８９】
本実施形態のＭＩＳＦＥＴデバイスは、上述したような形状のゲート電極９を有しているので、前述の他の実施形態と同様の効果が得られる。すなわち、ウェル領域１３のドーピング濃度のばらつきなどに起因して、オフ状態において、予め想定したドレイン電圧Ｖｄをドレイン電極２７に印加しても隣接するウェル領域１３の間の中央付近で空乏層が結合しない場合でも、空乏化していない領域上にゲート電極９の開口部８が配置されているので、その領域上におけるゲート絶縁膜１６の破絶縁壊を抑制できる。
【００９０】
なお、マスクの位置合わせずれが生じた場合でも、ウェル領域１３の中央にゲート電極９の開口部８を確実に配置するため、ウェル領域１３の端面からゲート電極９の開口部８の端部までの距離Ｗの設計値とマスクの位置合わせ精度との和はａ／２未満であることが好ましい。また、距離Ｗは小さいほど、隣接するウェル領域１３の間の中央付近における空乏化していない領域の幅が大きい場合でも、絶縁破壊をより確実に抑制できる。距離Ｗは、隣接するウェル領域間の最短距離ａの例えば１／１０以下である。
【００９１】
図２に示すＭＩＳＦＥＴデバイスは、蓄積型のチャネル層１７を備えているが、本実施形態におけるチャネル層の構造は蓄積型に限定されない。炭化珪素エピタキシャル層１０の内部にチャネル層を形成する他のタイプの埋め込みチャネル構造であってもよいし、ゲート電極９に電圧を印加することにより、ゲート電極９の下にあるｐ型ウェル領域の表面に反転チャネル層を形成する反転型チャネル構造であってもよい。ただし、第１の実施形態で説明したように、本実施形態のＭＩＳＦＥＴデバイスが反転型チャネル構造を有する場合、高抵抗層１２とソース領域１５との間のウェル領域１３の上はゲート電極９で覆われている必要がある（すなわちＷ＝０またはＷ＞０）。
【００９２】
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態のＭＩＳＦＥＴデバイスを説明する。本実施形態は、スクウェアセルで構成された二重注入型の炭化珪素ＭＩＳＦＥＴデバイスである。図１２（ａ）は、本実施形態の炭化珪素ＭＩＳＦＥＴデバイスの構造を示す平面図であり、図１２（ｂ）は図１２（ａ）におけるＫ−Ｋ’断面図である。
【００９３】
本実施形態のＭＩＳＦＥＴデバイスは、図１１を参照しながら説明した第３の実施形態のＭＩＳＦＥＴデバイスと同様の構成を有している。ただし、本実施形態では、ゲート電極９の開口部８の幅が大きく、ウェル領域１３の周縁部がゲート電極９から露出している点で異なっている。
【００９４】
第３の実施形態で説明したように、ウェル領域１３の端面から開口部８の端部までの距離Ｗを小さくすると、より確実に絶縁破壊を抑制できる。本実施形態におけるゲート電極９の開口部８の端部は、ウェル領域１３の端面上（W＝０）からさらに距離ｂだけ後退し、ウェル領域１３の上に位置している。なお、距離ｂは、ウェル領域１３の端面からゲート電極９の開口部の端部までの基板表面における距離である。従って、ウェル領域１３の端面からゲート電極９の開口部の端部までの距離Ｗはゼロより小さくなる（Ｗ＜０）。図１０を参照しながら説明したように、本実施形態は蓄積型のチャネル層１７を有しているため、ゲート電極９の開口部８をウェル領域１３の周縁部上まで拡大しても、オン抵抗を増大させることなく、ＭＩＳＦＥＴデバイスのオン状態とオフ状態とをスイッチングできる。
【００９５】
なお、第２の実施形態でも説明したように、マスクの位置合わせずれが生じた場合でも、ゲート電極９の開口部８の端部を確実にウェル領域１３の端面上に配置するため、距離ｂの設計値はマスクの位置合わせ精度よりも大きいことが好ましい。
【００９６】
本実施形態におけるチャネル層１７は、蓄積型チャネル層であればよいが、アンドープＳｉＣ層１７ａとｎ形のドープ層１７ｂとが交互に積層されたデルタドープ層状構造を有することが好ましい。
【００９７】
本実施形態によると、隣接するウェル領域１３の間の高抵抗層１２の上に存在するゲート電極９の面積を極めて小さくできる（接続部９ｃのみ）ので、絶縁破壊をより効果的に防止できる。また、デバイス設計ならびにプロセス設計、特にフォトリソグラフィーの位置合せに余裕ができるので有利である。
【産業上の利用可能性】
【００９８】
本発明によると、ゲート電極構造は隣接するウェル領域間の中央に開口部を有しているので、隣接するウェル領域間で空乏層が結合しない場合でも、空乏化していない領域上のゲート絶縁膜に高電圧が印加されない。その結果、ゲート絶縁膜の絶縁破壊を抑制できるので、信頼性の高い炭化珪素ＭＩＳＦＥＴデバイスが得られる。このようなＭＩＳＦＥＴデバイスは、工程数を増やしたり、製造コストを増大させることなく製造できるので有利である。
【００９９】
また、蓄積型チャネル構造を用い、かつ、ゲート電極の外縁からウェル領域が露出するまでゲート電極の開口部を拡大すると、オン抵抗を小さく抑えつつ、絶縁破壊をより確実に抑制できる。
【０１００】
本発明の炭化珪素ＭＩＳＦＥＴデバイスは、電力機器や高周波信号を扱う装置において、大電力の信号を切り換えたり、増幅したりするためのパワーデバイスとして使用され得る。
【図面の簡単な説明】
【０１０１】
【図１】３相交流インバータの回路図である。
【図２】（ａ）は、従来の二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ａ−Ａ’断面図およびＢ−Ｂ’断面図である。
【図３】（ａ）は、図２のＭＩＳＦＥＴデバイスのオフ状態における空乏層の広がりを示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ａ−Ａ’断面図およびＢ−Ｂ’断面図である。
【図４】ＭＩＳＦＥＴデバイスにおけるユニットセルの他の配置例を説明するための平面図である。
【図５】（ａ）〜（ｄ）は、本発明におけるゲート電極の形状を例示する平面図である。
【図６】（ａ）は本発明による第１の実施形態の反転型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｃ−Ｃ’断面図およびＤ−Ｄ’断面図である。
【図７】（ａ）は本発明による第１の実施形態の反転型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｅ−Ｅ’断面図およびＦ−Ｆ’断面図である。
【図８】（ａ）は本発明による第１の実施形態の反転型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｇ−Ｇ’断面図およびＨ−Ｈ’断面図である。
【図９】（ａ）は本発明による第３の実施形態の蓄積型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図であり、（ｂ）および（ｃ）は、それぞれ、Ｉ−Ｉ’断面図およびＪ−Ｊ’断面図であり、（ｄ）は第３の実施形態におけるチャネル層の拡大断面図である。
【図１０】本発明による第２の実施形態の蓄積型二重注入ＭＩＳＦＥＴデバイスにおけるチャネル層の構造を示す拡大断面図である。
【図１１】（ａ）および（ｂ）は、それぞれ、本発明による第３の実施形態の蓄積型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図および断面図である。
【図１２】（ａ）および（ｂ）は、それぞれ、本発明による第４の実施形態の蓄積型二重注入ＭＩＳＦＥＴデバイスの構造を示す平面図および断面図である。
【符号の説明】
【０１０２】
９、２９    ゲート電極
９’、２９’  ゲート電極の開口領域
８          ゲート電極の開口部
１０、３０  炭化珪素エピタキシャル層
１１、２１  炭化珪素基板
１２、２２  高抵抗層
１３、２３  ウェル領域
１４、２５  Ｐ+コンタクト層
１５、２４  ソース領域
１６、２６  ゲート絶縁膜
１７        チャネル層
１８、２７  ドレイン電極
１９、２８  ソース電極
７、３１    層間絶縁膜
６、３２    ソース電極パッド
３７        ゲート電極パッド
６’、３６  コンタクトホール
【図１】
2006019608.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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