(57)【要約】【課題】多層構造のパッドを有する半導体装置の製造工程中においてゲート絶縁膜破壊が生じる原因を特定し、それを回避する手段を提供すること。【解決手段】  下層パッド部１０がアンテナ素子として機能することにより下層パッド部１０に集められた電荷がトランジスタ２０のゲートに作用していたことがゲート絶縁膜破壊の原因であるとして、製造工程中においては下層パッド部１０と半導体基板３０とを配線４０で接続し、問題となる電荷を半導体基板３０に落とす。その上で、製造工程後、配線４０を切断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
下層パッド部及び上層パッド部並びにそれらの間を電気的に接続する複数のコンタクトを有する多層構造のパッドを備える半導体装置の製造方法において、前記複数のコンタクト形成前に当該下層パッド部を半導体基板に電気的に接続する接続手段を確立し、前記複数のコンタクト形成後に前記接続手段を無効化する、半導体装置の製造方法。
【請求項２】
前記接続手段の確立は、前記下層パッド部の形成と同時に行われる、請求項１記載の半導体装置の製造方法。
【請求項３】
前記接続手段の無効化は、前記上層パッド部の形成後に行われる、請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記接続手段は、前記下層パッド部と前記半導体基板とを接続する配線であり、前記接続手段の無効化は前記配線の切断である、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記接続手段は、ソースを前記半導体基板に接続され且つドレインを前記下層パッド部に接続されたデプレッション型のｎＭＯＳトランジスタであり、前記接続手段の無効化は前記ｎＭＯＳトランジスタのゲートに負電圧を供給することである、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記接続手段は、ドレインを前記半導体基板に接続されると共にドレインを前記下層パッド部に接続され且つゲートを前記半導体基板内に設けられた拡散層に接続されたｐＭＯＳトランジスタであり、前記接続手段の無効化は前記ｐＭＯＳトランジスタのゲートに電源電圧よりも高い電圧を供給することである、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記接続手段の無効化は前記半導体装置の実使用時に達成される、請求項５又は６記載の半導体装置の製造方法。
【請求項８】
電荷を集めやすいアンテナ素子を半導体基板に電気的に接続して前記アンテナ素子に集められた電荷を前記半導体基板に落とす第１の工程と、該第１の工程よりも後の工程として前記アンテナ素子と前記半導体基板との電気的接続を遮断する第２の工程とを備える半導体装置の製造方法。
【請求項９】
前記アンテナ素子はパッドである、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記アンテナ素子は入力パッドである、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１の工程は、前記アンテナ素子と前記半導体基板とを配線で接続することであり、
前記第２の工程は、該配線を切断することである
請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１の工程は、デプレッション型のｎＭＯＳトランジスタのソースを前記半導体基板に接続すると共にドレインを前記アンテナ素子に接続することであり、
前記第２の工程は、前記ｎＭＯＳトランジスタのゲートに負電圧を供給することである
請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１の工程は、ｐＭＯＳトランジスタのドレインを前記半導体基板に接続すると共にドレインを前記アンテナ素子に接続し且つゲートを前記半導体基板内に設けられた拡散層に接続することであり、
前記第２の工程は、前記ｐＭＯＳトランジスタのゲートに電源電圧よりも高い電圧を供給することである
請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２の工程は最上層配線層形成後に行われる、請求項８乃至１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置はメモリ装置である、請求項１乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
電荷を集めやすいアンテナ素子と半導体基板とを備える半導体装置において、無効化された電気的接続手段であって有効時には前記アンテナ素子と前記半導体基板とを電気的に接続していた電気的接続手段を更に備える、半導体装置。
【請求項１７】
前記電気的接続手段は前記アンテナ素子と前記半導体基板とを接続していた配線であり、物理的に切断されることにより無効化されている、請求項１６記載の半導体装置。
【請求項１８】
前記電気的接続手段は、ドレイン及びソースを前記アンテナ素子及び前記半導体基板にそれぞれ接続されたデプレッション型のｎＭＯＳトランジスタであり、該ｎＭＯＳトランジスタのゲートは負電源に接続されている、請求項１６記載の半導体装置。
【請求項１９】
前記電気的接続手段は、ソース及びドレインを前記アンテナ素子及び前記半導体基板にそれぞれ接続されたｐＭＯＳトランジスタであり、該ｐＭＯＳトランジスタのゲートには電源電圧よりも高い電圧が供給される、請求項１６記載の半導体装置。
【請求項２０】
前記アンテナ素子はパッドである、請求項１６乃至１９のいずれかに記載の半導体装置。
【請求項２１】
下層パッド部及び上層パッド部並びにそれらの間を電気的に接続する複数のコンタクトを有する多層構造のパッドを備える請求項１６乃至１９のいずれかに記載の半導体装置であって、前記アンテナ素子は前記下層パッド部である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置のような半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ワイヤボンディング時におけるパッドの剥がれ防止のためにパッドを複数層のパッド部に多層化し、それらを多数のコンタクト又はビアで相互接続する技術が知られており（例えば、特許文献１）、ＤＲＡＭのようなメモリ装置においても採用されている。
【０００３】
現在、メモリ装置において採用されている多層構造のパッドの層数は２層又は３層が一般的であり、各パッド部及びビアの材料としてはアルミニウムが一般的である。
【０００４】
【特許文献１】特開平２００１−２６７３１９号、第０００４欄及び図５並びに第００２１欄及び図２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
多層構造のパッドを備えるメモリ装置の製造工程において、メモリ装置を構成するトランジスタのゲート絶縁膜が破壊される問題が生じることがあった。詳しくは、問題の生じないメモリ装置と同一レイアウトを有するメモリ装置であっても、製造条件が異なったり製造に用いられる装置が異なったりすると上述したゲート絶縁膜破壊が生じることがあった。
【０００６】
本発明は、かかるゲート絶縁膜破壊が生じる原因を特定し、それを回避する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の発明者は、上述したゲート絶縁膜破壊の原因を探求した結果、下層のパッド部上に複数のコンタクトを形成するためのプラズマＣＶＤ工程などにおいて下層パッド部にプラス電荷が集められる点に問題があることに気づいた。
【０００８】
下層パッド部は通常の配線などと比較して面積が広いことから電荷を集めやすいアンテナ素子として機能してしまう可能性が高い。特に入力パッドはメモリ装置に含まれるトランジスタのゲートに接続され、集めた電荷でゲート絶縁膜に損傷を与える可能性がある。
【０００９】
ゲート絶縁膜保護を目的として、メモリ装置内にＥＳＤ（静電放電）保護素子が設けられている場合もある。
【００１０】
しかし、ＥＳＤ保護素子が機能し始めるのは通常は配線完了後であるのに対して、下層パッド部が不要にチャージアップしてしまう可能性があるのは配線完了前である。従って、通常のＥＳＤ保護素子では対処し得ない。
【００１１】
加えて、下層パッド部のアンテナ効果によるゲート電位の変動は、ＥＳＤスパイクのような瞬時的なものではなく漸次上昇するものであるので、ＥＳＤ対策それ自体はこの種の問題解決手段としては不向きである。
【００１２】
一方、下層パッド部に集められるプラス電荷量は瞬時的には僅かである。従って、下層パッド部に集められるプラス電荷をその都度一種の受け皿へ落とし込んでしまえば問題となるような下層パッド部の電位上昇は避けられるわけであるが、このような電荷の受け皿として最適と思われるのは基板である。
【００１３】
本発明は、以上の考察に基づいてなされたものであり、具体的には、上述した課題を解決するための手段として以下に示す半導体装置の製造方法を提供する。
【００１４】
すなわち、本発明によれば、下層パッド部及び上層パッド部並びにそれらの間を電気的に接続する複数のコンタクトを有する多層構造のパッドを備える半導体装置の製造方法において、前記複数のコンタクト形成前に当該下層パッド部を半導体基板に電気的に接続する接続手段を確立し、前記複数のコンタクト形成後に前記接続手段を無効化する、半導体装置の製造方法が得られる。
【００１５】
上記のように本発明は多層構造のパッドにおける問題点に着目してなされたものであるが、アンテナ素子に集められる電荷を基板に落とすという本発明の概念自体は、アンテナ素子が特定されている場合に広く適用しうるものである。例えば一層構造のパッドも他の要素と比較して面積が大きいことを鑑みるとアンテナ素子として機能してしまう可能性はあるであろうし、パッド以外の他のアンテナ素子によっても同種の問題が生じるかもしれないが、アンテナ素子として機能してしまう可能性のある要素を特定できれば本発明の概念を適用することができる。このような考察の下、本発明は以下に示すような半導体装置の製造方法を更に提供する。
【００１６】
すなわち、本発明によれば、電荷を集めやすいアンテナ素子を半導体基板に電気的に接続して前記アンテナ素子に集められた電荷を前記半導体基板に落とす第１の工程と、該第１の工程よりも後の工程として前記アンテナ素子と前記半導体基板との電気的接続を遮断する第２の工程とを備える半導体装置の製造方法が得られる。
【００１７】
また、本発明によれば、上述した半導体装置の製造方法に従って製造された半導体装置として、電荷を集めやすいアンテナ素子と半導体基板とを備える半導体装置において、無効化された電気的接続手段であって有効時には前記アンテナ素子と前記半導体基板とを電気的に接続していた電気的接続手段を更に備える、半導体装置が得られる。
【００１８】
この半導体装置が下層パッド部及び上層パッド部並びにそれらの間を電気的に接続する複数のコンタクトを有する多層構造のパッドを備える場合、前記アンテナ素子は例えば前記下層パッド部である。
【発明の効果】
【００１９】
本発明によれば、第１に、ゲート絶縁膜破壊の原因となりうるアンテナ素子が特定されている。しかも、アンテナ素子として特定されたパッドは例えば現状のメモリ装置においては３０〜５０個程度であることから、すべてのトランジスタのゲートを対象とするような非現実的な対処ではなく、現実的な対処でゲート絶縁膜破壊防止の効果を得ることができる。
【００２０】
第２に、アンテナ素子に集まる電荷の受け皿として容量の大きい基板を用いることとしたため、配線や拡散層、又は特定の素子などを電荷の受け皿とする場合と比較して、信頼性が高い。
【００２１】
第３に、アンテナ素子を基板と接続するという簡易な手段を採用していることから、アンテナ素子の見当が付いている場合には配線完了前であっても対処がし易く、ゲート絶縁膜破壊を適切に防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図１乃至図３を参照して詳細に説明する。以下に例示される本発明の実施の形態による半導体装置はすべてＤＲＡＭ装置であり、二層構造のパッドを備えている。下層パッド部１０は一層目のＡｌ配線形成時に同時に形成され、上層パッド部は二層目のＡｌ配線形成時に同時に形成される。一層目のＡｌ配線より下層にＷ配線が形成されることもある。下層パッド部１０の形成後、下層パッド部上には絶縁層が形成される。その絶縁層に複数のスルーホールが形成され、コンタクトが形成される。その後上層パッド部が形成されて、二層構造のパッドが得られる。二層目のＡｌ配線が形成されることにより、配線が完了する。この時点ではパッドは入力段のトランジスタ２０のゲートに接続されている。一方、一層目のＡｌ配線形成時点では未だ配線は完了していない。従って、この時点で下層パッド部１０と該トランジスタ２０のゲートが接続されているかどうかは多層配線構造のレイアウトを検証してみないと分からないが、接続の可能性は当然にある。接続されている場合、下層パッド部１０がアンテナ素子として機能して電荷を集めることによりトランジスタ２０のゲート電位を上昇させてゲート絶縁膜を損傷してしまう可能性がある。以下に列挙する実施の形態は、かかる問題に対して本発明の概念を適用してなる具体例である。
【００２３】
（第１の実施の形態）
【００２４】
図１（ａ）に示されるように、本発明の第１の実施の形態においては、ＤＲＡＭ装置の製造工程中において下層パッド部１０と半導体基板３０とを配線４０で接続している。
【００２５】
配線４０による接続は、下層パッド部１０がアンテナ素子として機能し始める可能性のある前であればいつでも良い。具体的には、Ｗ配線時であっても一層目のＡｌ配線時であっても良い。本実施の形態においては一層目のＡｌ配線時、即ち下層パッド部１０の形成時に同時に配線４０を形成することとしている。配線４０を形成したことにより、下層パッド部１０に徐々に集まってくる電荷はその都度半導体基板３０に落とし込まれることから、トランジスタ２０のゲート電位が不要に上昇することはない。
【００２６】
その後、図１（ｂ）に参照符号４２で示されるように、配線４０を切断することにより、下層パッド部１０と半導体基板３０との電気的接続は遮断される。本実施の形態において配線４０の切断は、二層目のＡｌ配線終了後に行われる。
【００２７】
より具体的には二層目のＡｌ配線終了後、パッシベーション膜を形成し、更に、パッシベーション膜をエッチングして上層パッド部を露出させてワイヤボンディングを行う工程中において、パッシベーション膜及び絶縁層などをエッチングして配線４０を少なくとも部分的に露出させて、その後のいずれかの段階で露出した配線を物理的に切断する。
【００２８】
例えば、ＤＲＡＭ装置は、通常、リダンダンシーセル及びその有効化／無効化のためのリダンダンシー用ヒューズを備えている。このリダンダンシー用ヒューズは大抵の場合一層目のＡｌ配線と同層に形成されるが、二層目のＡｌ配線形成後に露出させられて、必要に応じて切断される。本実施の形態による配線４０は、一層目のＡｌ配線形成時に同時に形成されたものであるので、その部分的露出はヒューズの露出工程におけるマスクを僅かに変更すればよいことから、特にＰＲ数を増やすことなく実現することができる。なお、配線４０の切断は通常のヒューズカット工程を含む検査工程の前に行われていれば良い。
【００２９】
本実施の形態における下層パッド部１０と半導体基板３０との電気的接続手段は配線４０という非常に簡易なものである。配線４０は無駄に引きまわす必要もないので、配線４０の形成位置としては下層パッド部１０の近傍が望ましい。下層パッド部１０の近傍に配線４０を形成することにより、配線４０とリダンダンシー用ヒューズとをお互いに区別しやすいことから誤切断を防ぐことができる。一方、トランジスタ２０のゲート絶縁膜保護が一義的な目的であることを考慮して、トランジスタ２０のゲート近傍に配線４０を形成することとしても良い。
【００３０】
（第２の実施の形態）
【００３１】
ＤＲＡＭ装置の使用時における基板電位Ｖｂｂは通常負の値に設定される。そのため、ＤＲＡＭ装置内には負電源（Ｖｂｂ）発生回路５２が設けられている。この負電源発生回路５２は、ＤＲＡＭ装置に電源が投入されなければオンしない。すなわち、負電源を発生しない。第２の実施の形態はこの負電源発生回路５２を利用するものである。
【００３２】
具体的には、図２（ａ）に示されるように、デプレッション型のｎＭＯＳトランジスタ５０のソースＳ及びドレインＤをそれぞれ半導体基板３０及び下層パッド部１０に接続する。ｎＭＯＳトランジスタ５０はノーマリオンであり、負電源がゲートＧに供給されない限り、下層パッド部１０と半導体基板３０との間を電気的に接続し続ける。これにより、下層パッド部１０に集められる電荷は半導体基板３０に落とされる。よって、トランジスタ２０のゲート絶縁膜破壊が防止できる。
【００３３】
ｎＭＯＳトランジスタ５０のゲートＧは、図２（ｂ）に示されるように最終的には負電源発生回路５２へ接続されるが、この接続は、いつ確立しても良い。例えば、一層目のＡｌ配線形成時であっても良いし、二層目のＡｌ配線形成時であっても良い。
【００３４】
ＤＲＡＭ装置へ電源を投入すると、負電源発生回路７２もオンする。それにより、ｎＭＯＳトランジスタ５０のゲートＧには負電源（本実施の形態においては基板電位Ｖｂｂ）が供給され、それによってトランジスタ５０はオフする。このようにして下層パッド部１０と半導体基板３０との電気的接続はＤＲＡＭ装置の実使用時に回路的に遮断される。
【００３５】
本実施の形態によればＤＲＡＭ装置に電源を投入することにより下層パッド部１０と半導体基板３０との電気的接続の無効化が達成されることから、配線切断を要する第１の実施の形態と比較して、ＤＲＡＭ装置の製造工程中で当該電気的接続無効化のための物理的作業を要しないという効果がある。
【００３６】
（第３の実施の形態）
【００３７】
ＤＲＡＭ装置内には、ワード線ドライブ用として電源電位よりも高い電圧Ｖｐｐを発生する高電圧（Ｖｐｐ）発生回路６４が設けられている。この高電圧発生回路６４は、ＤＲＡＭ装置に電源が投入されなければオンしない。すなわち、高電圧Ｖｐｐを発生しない。第３の実施の形態はこの高電圧発生回路６４を利用するものである。なお、本実施の形態においては、半導体基板３０はｐ型基板であり、半導体基板３０内にはｎ＋型拡散層３２が形成されている。
【００３８】
図３（ａ）に示されるように、本実施の形態においては、ｐＭＯＳトランジスタ６０のドレインＤ及びソースＳがそれぞれ半導体基板３０及び下層パッド部１０に接続されている。また、トランジスタ６０のゲートＧはｎ＋拡散層３２に接続されている。ゲートＧが半導体基板３０と事実上同電位にあることから、ｐＭＯＳトランジスタ６０はオン状態となっており、下層パッド部１０に集められる電荷は半導体基板３０に落とされる。よって、トランジスタ２０のゲート絶縁膜破壊が防止される。
【００３９】
ｐＭＯＳトランジスタ６０のゲートＧは、図３（ｂ）に示されるように最終的には高電圧発生回路６４に接続されるが、この接続はいつ確立することとしても良い。例えば、一層目のＡｌ配線形成時であっても良いし、二層目のＡｌ配線形成時であっても良い。
【００４０】
ＤＲＡＭ装置へ電源を投入すると、高電圧発生回路６４がオンする。それにより、ｐＭＯＳトランジスタ６０のゲートＧには電圧Ｖｐｐが供給され、それによってトランジスタ６０はオフする。このようにして下層パッド部１０と半導体基板３０との電気的接続はＤＲＡＭ装置の実使用時に回路的に遮断される。
【００４１】
本実施の形態は、第２の実施の形態と同様、ＤＲＡＭ装置の製造工程中に機能させていた下層パッド部１０と半導体基板３０との間の電気的接続を無効化するにあたって配線切断のような物理的作業を要しないという効果がある。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を示す図である。
【図２】本発明の第２の実施の形態による半導体装置の製造方法を示す図である。
【図３】本発明の第３の実施の形態による半導体装置の製造方法を示す図である。
【符号の説明】
【００４３】
１０        下層パッド部
２０        トランジスタ
３０        半導体基板
３２        ｎ＋拡散層
４０        配線
５０        （デプレッション型）ｎＭＯＳトランジスタ
５２        負電源発生回路
６０        ｐＭＯＳトランジスタ
６４        高電圧発生回路
【図１】
2006173194.tif 000003
【図２】
2006173194.tif 000004
【図３】
2006173194.tif 000005