(57)【要約】【課題】インターフェロメトリックモジュレータを静電放電から保護するための方法及びデバイス【解決手段】インターフェロメトリックモジュレータ等のＭＥＭＳデバイスは、該ＭＥＭＳデバイス内の導電体によって搬送された過電流をアースに分流させることができる一体化ＥＳＤ保護素子を含む。該保護素子は、ダイオードであることができ、さらに、該ＭＥＭＳデバイスが形成されている基板上に複数のドーピングされた半導体層を蒸着させることによって形成することができる。【選択図】図７
2006095682.tif 000002
【特許請求の範囲】
【請求項１】
ＭＥＭＳデバイスであって、
移動可能素子と、
前記移動可能素子を作動させる上で有効な作動電流を搬送するように構成された導電体と、
前記導電体に動作可能な形で取り付けられておりさらに前記導電体によって搬送された過電流を少なくとも部分的にアースに分流させるように構成された保護素子と、を具備し、前記移動可能素子、前記導電体及び前記保護素子は、基板上において一体化されている、ＭＥＭＳデバイス。
【請求項２】
前記保護素子は、ダイオードを具備する、請求項１に記載のＭＥＭＳデバイス。
【請求項３】
前記ダイオードは、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、又は低キャパシタンス対称型ダイオードである、請求項２に記載のＭＥＭＳデバイス。
【請求項４】
前記ダイオードは、複数のドーピングされた半導体層を具備する、請求項２に記載のＭＥＭＳデバイス。
【請求項５】
前記移動可能素子、前記導電体、及び前記保護素子は、基板上において実質的に同じレベルにある、請求項１に記載のＭＥＭＳデバイス。
【請求項６】
前記導電体及び前記移動可能素子のうちの少なくとも１つと電気的に通じているプロセッサであって、画像データを処理するように構成されたプロセッサと、
前記プロセッサと電気的に通じているメモリデバイスと、をさらに具備する、請求項１に記載のＭＥＭＳデバイス。
【請求項７】
前記導電体及び前記移動可能素子のうちの少なくとも１つに少なくとも１つの信号を送るように構成されたドライバ回路をさらに具備する、請求項６に記載のＭＥＭＳデバイス。
【請求項８】
前記画像データのうちの少なくとも一部分を前記ドライバ回路に伝送するように構成されたコントローラをさらに具備する、請求項７に記載のＭＥＭＳデバイス。
【請求項９】
前記画像データを前記プロセッサに伝送するように構成された画像ソースモジュールをさらに具備する、請求項６に記載のＭＥＭＳデバイス。
【請求項１０】
前記画像ソースモジュールは、受信機、トランシーバ、及び送信機のうちの少なくとも１つを具備する、請求項９に記載のＭＥＭＳデバイス。
【請求項１１】
入力データを受け取りさらに前記入力データを前記プロセッサに伝達するように構成された入力デバイスをさらに具備する、請求項６に記載のＭＥＭＳデバイス。
【請求項１２】
ＭＥＭＳデバイスであって、
移動可能素子を作動させるための手段と、
前記作動させるための手段を過電流から保護するための手段と、を具備し、前記作動させるための手段及び前記保護するための手段は、基板上において一体化されている、ＭＥＭＳデバイス。
【請求項１３】
前記作動させるための手段は、導電体を具備する、請求項１２に記載のＭＥＭＳデバイス。
【請求項１４】
前記作動させるための手段は、前記移動可能素子を作動させる上で有効な作動電流を搬送するように構成されている、請求項１３に記載のＭＥＭＳデバイス。
【請求項１５】
前記保護するための手段は、前記作動させるための手段に動作可能な形で取り付けられておりさらに前記過電流を少なくとも部分的にアースに分流させるように構成されている、請求項１２に記載のＭＥＭＳデバイス。
【請求項１６】
前記保護するための手段は、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、又は低キャパシタンス対称型ダイオードのうちの少なくとも１つを具備する、請求項１２に記載のＭＥＭＳデバイス。
【請求項１７】
インターフェロメトリックモジュレータであって、
基板と一体化されておりさらに作動電流を搬送するように構成された電極と、
前記電極に接続されておりさらに前記電極によって搬送された過電流を少なくとも部分的にアースに分流させるように構成された保護素子であって、前記基板と一体化されている保護素子と、を具備する、インターフェロメトリックモジュレータ。
【請求項１８】
前記保護素子は、ダイオードを具備する、請求項１７に記載のインターフェロメトリックモジュレータ。
【請求項１９】
前記ダイオードは、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、又は低キャパシタンス対称型ダイオードである、請求項１８に記載のインターフェロメトリックモジュレータ。
【請求項２０】
前記ダイオードは、複数のドーピングされた半導体層を具備する、請求項１８に記載のインターフェロメトリックモジュレータ。
【請求項２１】
前記電極及び前記保護素子は、前記基板上において実質的に同じレベルにある、請求項１７に記載のインターフェロメトリックモジュレータ。
【請求項２２】
前記電極に動作可能な形で取り付けられたミラーをさらに具備する、請求項１７に記載のインターフェロメトリックモジュレータ。
【請求項２３】
前記第１のミラーから所定の距離を持たせて配置されかつ前記第１のミラーと実質的に平行に配置された第２のミラーをさらに具備する、請求項２２に記載のインターフェロメトリックモジュレータ。
【請求項２４】
前記第２のミラーに動作可能な形で取り付けられた第２の電極をさらに具備する、請求項２３に記載のインターフェロメトリックモジュレータ。
【請求項２５】
前記第２の電極に動作可能な形で取り付けられておりさらに前記第２の電極によって搬送された第２の過電流を少なくとも部分的にアースに分流させるように構成されている、請求項２４に記載のインターフェロメトリックモジュレータ。
【請求項２６】
前記第２の保護素子は、ダイオードを具備する、請求項２５に記載のインターフェロメトリックモジュレータ。
【請求項２７】
前記ダイオードは、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、又は低キャパシタンス対称型ダイオードである、請求項２６に記載のインターフェロメトリックモジュレータ。
【請求項２８】
ディスプレイデバイスであって、
基板と、
前記基板上において形成された複数のインターフェロメトリックモジュレータと、
前記基板上において前記複数のインターフェロメトリックモジュレータと一体化された複数の保護素子であって、前記複数のインターフェロメトリックモジュレータを静電放電から少なくとも部分的に保護するために電気的に接続されている複数の保護素子と、を具備するディスプレイデバイス。
【請求項２９】
前記複数の保護素子は、複数のドーピングされた半導体層を具備する、請求項２８に記載のディスプレイデバイス。
【請求項３０】
前記複数のインターフェロメトリックモジュレータは、ローライン及びコラムラインによって接続されている、請求項２８に記載のディスプレイデバイス。
【請求項３１】
前記ローライン及び前記コラムラインは、前記複数の保護素子に取り付けられている、請求項３０に記載のディスプレイデバイス。
【請求項３２】
インターフェロメトリックモジュレータデバイスを製造する方法であって、
第１の電極層を基板上に蒸着することと、
前記第１の電極層上に犠牲層を蒸着することと、
前記犠牲層上に第２の電極層を蒸着することと、
前記基板上方に複数のドーピングされた半導体層を蒸着することと、
前記基板上方にアース面を形成することであって、前記アース面及び前記複数のドーピングされた半導体層は、前記第１の電極及び前記第２の電極のうちの少なくとも１つによって搬送された過電流をアースに分流させるように構成されていること、とを具備する方法。
【請求項３３】
前記犠牲層を取り除くことをさらに具備する、請求項３２に記載の方法。
【請求項３４】
前記複数のドーピングされた半導体層上に前記アース面を蒸着することをさらに具備する、請求項３２に記載の方法。
【請求項３５】
前記複数のドーピングされた半導体層を前記アース面上に蒸着することをさらに具備する、請求項３２に記載の方法。
【請求項３６】
前記アース面を前記基板の周辺部近くに蒸着することをさらに具備する、請求項３２に記載の方法。
【請求項３７】
請求項３２に記載の方法によって製造されたインターフェロメトリックモジュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小電気機械システム（ＭＥＭＳ）に関するものである。
【背景技術】
【０００２】
微小電気機械システム（ＭＥＭＳ）は、微小機械要素、アクチュエータ、及び電子機器を含む。微小機械要素は、基板及び／又は蒸着させた材料層の一部をエッチングによって除去するか又は材料層を追加することによって電気デバイス及び電気機械デバイスを形成する、蒸着、エッチング、及び／又はその他のマイクロ加工プロセスを用いて製作することができる。ＭＥＭＳデバイスの１つの型は、インターフェロメトリックモジュレータ（ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ  ｍｏｄｕｌａｔｏｒ）と呼ばれている。インターフェロメトリックモジュレータは、一対の伝導性プレートを具備しており、これらのプレートの１方又は両方は、全体又は一部が透明及び／又は反射性であり、適切な電気信号を加えると相対運動をすることができる。１方のプレートは、基板上に蒸着された静止層を具備しており、他方のプレートは、エアギャップによって該静止層から分離された金属膜を具備する。これらのデバイスは非常に広範な用途を有しており、当業においては、既存製品を改良する際に及びまだ開発されていない新製品を製造する際にこれらの型のデバイスの特長を活用できるようにするためにこれらの型のデバイスの特性を利用及び／又は変更することが有益になる。
【発明の開示】
【課題を解決するための手段】
【０００３】
本発明のシステム、方法、及びデバイスは各々がいくつかの側面を有しており、いずれの単一の側面も、望ましい属性を確保する役割を単独で果たしているわけではない。以下では、本発明の適用範囲を限定することなしに、本発明のより顕著な特長について概説する。当業者は、該説明を検討後に、そして特に「発明を実施するための最良の形態」という題名の部分を読んだ後に、本出願明細書において説明されている様々な実施形態がその他の方法及びディスプレイデバイスよりもいかに優れているかを理解することになる。
【０００４】
１つの実施形態は、移動可能素子と、該移動可能素子を作動させる上で有効な作動電流を搬送するように構成された導電体と、動作可能な形で該導電体に取り付けられた保護素子と、を含むＭＥＭＳデバイスを提供する。該保護素子は、該導電体によって搬送された過電流を少なくとも部分的にアースに分流させるように構成されている。さらに、該移動可能素子、導電体、及び保護素子は、基板上において一体化される。
【０００５】
もう１つの実施形態は、移動可能素子を作動させるための手段と、該作動させるための手段を過電流から保護するための手段と、を含むＭＥＭＳデバイスを提供する。該作動させるための手段及び該保護するための手段は、基板上において一体化される。
【０００６】
もう１つの実施形態は、基板と一体化されておりさらに作動電流を搬送するように構成された電極と、該電極に接続されておりさらに該電極によって搬送された過電流を少なくとも部分的にアースに分流させるように構成された保護素子と、を含むインターフェロメトリックモジュレータを提供する。該保護素子は、該基板と一体化される。
【０００７】
もう１つの実施形態は、基板と、該基板上に形成された複数のインターフェロメトリックモジュレータと、該基板上において該複数のインターフェロメトリックモジュレータと一体化された複数の保護素子と、を含むディスプレイデバイスを提供する。該複数の保護素子は、該複数のインターフェロメトリックモジュレータを静電放電から少なくとも部分的に保護するために電気的に接続される。
【０００８】
もう１つの実施形態は、インターフェロメトリックモジュレータデバイスを製造する方法を提供することであり、該方法は、第１の電極層を基板上に蒸着することと、犠牲層を該第１の電極層上に蒸着することと、第２の電極層を該犠牲層上に蒸着すること、とを含む。さらに、該方法は、複数のドーピングされた半導体層を該基板上方に蒸着することと、アース面を該基板上方に形成すること、とを含む。該アース面及び該複数のドーピングされた半導体層は、該第１の電極層及び該第２の電極層のうちの少なくとも１つによって搬送された過電流をアースに分流させるように構成されている。
【０００９】
以下では、上記の実施形態及びその他の実施形態についてさらに詳細に説明されている。
【００１０】
以下では、本発明の上記の側面及びその他の側面について、好ましい実施形態の図面（一定の拡大率に従ったものではない）を参照しつつ説明される。但し、これらの好ましい実施形態は、本発明を例示することを意図するものであり、本発明を限定することを意図するものではない。
【発明を実施するための最良の形態】
【００１１】
１つの好ましい実施形態は、一体化された静電放電（ＥＳＤ）保護素子を有するインターフェロメトリックモジュレータである。該保護素子は、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、低キャパシタンス対称型ダイオード、等のダイオードであることができる。該一体化された保護素子は、適切に構成されたドーピング済み半導体層をインターフェロメトリックモジュレータ基板上に蒸着させることによって形成することができる。
【００１２】
以下の詳細な説明は、本発明のいくつかの具体的な実施形態を対象にしたものである。しかしながら、本発明は、数多くの異なった形で具体化することが可能である。本説明では図面を参照しており、同一のものについては図面全体に渡って同一の参照数字を付してある。以下の説明によって明確になるように、各実施形態は、動画（映像、等）又は静止画（静止画像、等）のいずれであるかにかかわらず、さらに、テキスト又は絵のいずれであるかにかかわらず、画像を表示するように構成されているあらゆる装置において実装することができる。さらに具体的には、各実施形態は、様々な電子機器、例えば、携帯電話、無線装置、パーソナルデータアシスタント（ＰＤＡ）、携帯式コンピュータ、ポータブルコンピュータ、ＧＰＳ受信装置／ナビゲーター、カメラ、ＭＰ３プレーヤー、カムコーダー、ゲームコンソール、腕時計、柱時計、計算器、テレビモニター、フラットパネルディスプレイ、コンピュータモニター、自動車の表示盤（オドメーターの表示盤、等）、コックピットの制御盤及び／又は表示盤、カメラのディスプレイ(車両内のリアビューカメラのディスプレイ、等)、電子写真、電子広告掲示板又は看板、プロジェクター、建築構造物、梱包、美的構造物（宝石上におけるイメージの表示、等）（但し、これらの電子機器に限定するものではない）の内部に又はこれらの電子機器と関連させて実装できるようにすることが企図されている。さらに、本出願明細書において説明されているＭＥＭＳデバイスと同様の構造を有するＭＥＭＳデバイスは、電子式開閉装置等の表示以外の用途においても使用することができる。
【００１３】
干渉型ＭＥＭＳ表示素子を具備する１つのインターフェロメトリックモジュレータディスプレイ実施形態が図１に例示されている。これらのデバイスにおいて、画素は、明るい状態又は暗い状態のいずれかである。明るい（「オン」又は「開いた」）状態においては、該表示素子は、入射可視光の大部分をユーザーに対して反射させる。暗い（「オフ」又は「閉じた」）状態においては、該表示素子は、ユーザーに対して入射可視光をほとんど反射させない。該「オン」状態及び「オフ状態」の光反射特性は反転させることができ、実施形態に依存する。ＭＥＭＳ画素は、白黒に加えてカラーディスプレイを考慮して、主に選択された色において反射するように構成させることができる。
【００１４】
図１は、ビジュアルディスプレイの一連の画素内の２個の隣接する画素を描いた等大図であり、各画素は、ＭＥＭＳインターフェロメトリックモジュレータを具備している。いくつかの実施形態においては、インターフェロメトリックモジュレータディスプレイは、これらのインターフェロメトリックモジュレータのロー／コラムアレイ（横列／縦列）を具備している。各インターフェロメトリックモジュレータは、一対の反射層を含んでいる。これらの一対の反射層は、可変でかつ制御可能な距離に互いに配置されており、少なくとも１つの可変寸法を有する共鳴光学空洞を形成している。１つの実施形態においては、該反射層のうちの１つは、２つの位置の間を移動させることができる。第１の位置（本出願明細書では解放位置と呼ばれている）においては、該移動可能層は、固定された部分的反射層から相対的に遠く離れた距離に配置されている。第２の位置においては、該移動可能層は、該部分的反射層のほうにより近づけて配置されている。これらの２つの層から反射された入射光は、該移動可能な反射層の位置に依存して建設的に又は破壊的に干渉し、各画素に関して全体的な反射状態又は非反射状態を作り出す。
【００１５】
図１において、画素アレイのうちの描かれた部分は、２つの隣接するインターフェロメトリックモジュレータ１２ａ及び１２ｂを含む。左側のインターフェロメトリックモジュレータ１２ａにおいては、移動可能で反射能力が高い反射層１４ａが、固定された部分的反射層１６ａから予め決められた距離にある位置において解放状態になっている。右側のインターフェロメトリックモジュレータ１２ｂにおいては、移動可能で反射能力が高い反射層１４ｂが、固定された部分的反射層１６ｂに隣接した作動位置にある。
【００１６】
固定層１６ａ及び１６ｂは、電導性で、部分的に透明でさらに部分的反射性であり、例えば、各々がクロム及びインジウム−スズ酸化物から成る１つ以上の層を透明な基板２０上に蒸着することによって製作される。後述するように、これらの層は、平行なストリップから成るパターンが付けられており、ディスプレイデバイス内においてロー電極を形成している。移動可能層１４ａ及び１４ｂは、柱１８の頂部に蒸着させた（ロー電極１６ａ及び１６ｂと直交の）蒸着金属層の一連の平行ストリップとして及び柱１８間に蒸着させた介在犠牲材料として形成することができる。該犠牲材料をエッチングによって取り除くと、変形可能な金属層１４ａ及び１４ｂが定められたエアギャップ１９よって固定金属層から分離される。変形可能な層には伝導性が高い反射性材料（アルミニウム、等）を用いることができ、これらのストリップは、ディスプレイデバイス内においてコラム電極を形成する。
【００１７】
図１において画素１２ａによって例示されているように、電圧が印加されていない状態では、空洞１９は層１４ａと１６ａの間にとどまっており、変形可能層は、機械的に解放された状態になっている。しかしながら、選択したロー及びコラムに電位差を印加すると、対応する画素におけるロー電極及びコラム電極の交差部において形成されているキャパシタが荷電され、静電力がこれらの電極を引き寄せる。図１内の右側の画素１２ｂによって例示されているように、電圧が十分に高い場合は、移動可能層が変形されて固定層に押しつけられる（本図に示されていない誘電材料を固定層に蒸着することによって短絡を防止すること及び分離距離を制御することができる）。この挙動は、印加した電位差の極性にかかわらず同じである。このように、反射性対非反射性画素の状態を制御することができるロー／コラム作動は、従来のＬＣＤ及びその他の表示技術において用いられている作動と多くの点で類似している。
【００１８】
図２乃至５Ｂは、表示用途においてインターフェロメトリックモジュレータアレイを用いるための１つの典型的なプロセス及びシステムを例示した図である。図２は、本発明の諸側面を組み入れることができる電子デバイスの１つの実施形態を例示したシステムブロック図である。この典型的実施形態においては、該電子デバイスはプロセッサ２１を含んでおり、該プロセッサ２１は、あらゆる汎用の単チップ又は多チップのマイクロプロセッサ（例えば、ＡＲＭ、Ｐｅｎｔｉｕｍ（登録商標）、ＰｅｎｔｉｕｍＩＩ（登録商標）、ＰｅｎｔｉｕｍＩＩＩ（登録商標）、ＰｅｎｔｉｕｍＩＶ（登録商標）、Ｐｅｎｔｉｕｍ  Ｐｒｏ（登録商標）、８０５１、ＭＩＰＳ（登録商標）、ＰｏｗｅｒＰＣ（登録商標）、ＡＬＰＨＡ（登録商標）、等）、又は、あらゆる専用マイクロプロセッサ（例えば、デジタル信号プロセッサ、マイクロコントローラ、プログラマブルゲートアレイ、等）にすることができる。当業においては従来の方法であるが、プロセッサ２１は、１つ以上のソフトウェアモジュールを実行するように構成することができる。プロセッサ２１は、オペレーティングシステムを実行することに加えて、１つ以上のソフトウェアアプリケーション（例えば、ウェブブラウザー、電話に関するアプリケーション、電子メールプログラム、又はその他のあらゆるソフトウェアアプリケーション）を実行するように構成することができる。
【００１９】
１つの実施形態においては、プロセッサ２１はアレイコントローラ２２と通信するようにも構成されている。１つの実施形態においては、アレイコントローラ２２は、画素アレイ３０に信号を提供するロードライバ回路２４及びコラムドライバ回路２６を含む。図１において例示されている該アレイの横断面は、図２では線１−１によって示されている。ＭＥＭＳインターフェロメトリックモジュレータにおいては、ロー／コラム作動プロトコルは、図３において例示されているこれらのデバイスのヒステリシス特性を利用することができる。例えば、移動可能層を解放状態から作動状態に変形させるためには１０Ｖの電位差が必要である。しかしながら、同値から電圧を減じたときには、移動可能層は、電圧が低下して再び１０Ｖよりも低くなる間にその状態を維持する。図３において例示されている典型的実施形態においては、移動可能層は、電圧が２Ｖよりも低くなるまで完全には解放されない。このため、図３において示されている例においては、約３乃至７Ｖの電圧範囲が存在しており、デバイスが解放された状態又は作動された状態において安定している印加電圧の窓が存在している。本出願明細書では、この窓を「ヒステリシスウインドー」又は「安定ウインドー」と呼んでいる。図３において例示されているヒステリシス特性を有するディスプレイアレイの場合は、ローストローブ中に、ストローブされたロー内の作動対象画素が約１０Ｖの電圧差にさらされ、さらに、解放対象画素が約ゼロＶの電圧差にさらされることになるように、ロー／コラム作動プロトコルを設計することができる。ストローブ後は、画素は、約５Ｖの定常状態電圧差にさらされ、このため、ローストローブによって置かれたあらゆる状態にとどまる。本例においては、各画素は、書かれた後には、３乃至７Ｖの「安定ウインドー」内において電位差にさらされる。この特長は、図１において例示されている画素設計を、作動状態又は先在する解放状態のいずれであるかにかかわらず同じ印加電圧状態の下で安定させることになる。インターフェロメトリックモジュレータの各画素は、作動状態又は解放状態のいずれであるかにかかわらず、本質的には、固定反射層及び移動可能反射層によって形成されたキャパシタであるため、この安定状態は、電力散逸がほとんどゼロの状態でヒステリシスウインドー内のある１つの電圧において保持することができる。本質的に、印加電位が固定されている場合は、画素内には電流は流れ込まない。
【００２０】
典型的な用途においては、第１のロー内の希望する作動画素の組に従ってコラム電極の組を選択することによって表示フレームを製造する。次に、ローパルスをロー１電極に加え、選択されたコラムラインに対応する画素を作動させる。次に、選択されたコラム電極の組を変更し、第２ロー内の希望される作動画素の組に対応させる。次に、ロー２電極にパルスを加え、選択されたコラム電極に従ってロー２内の該当画素を作動させる。この際、ロー１の画素は、ロー２のパルスによる影響を受けず、ロー１のパルス中に設定された状態にとどまる。このプロセスが一連のロー全体に関して逐次的に繰り返されることによって表示フレームが製造される。一般的には、これらの表示フレームは、希望する何らかの１秒当たりのフレーム数の時点において、該プロセスを連続的に繰り返すことによってリフレッシュされるか及び／又は新しい表示データによって更新される。画素アレイのロー電極及びコラム電極を駆動して表示フレームを生産するためのプロトコルは非常に様々であることがよく知られており、これらのプロトコルを本発明ととともに使用することができる。
【００２１】
図４、５Ａ及び５Ｂは、図２に示されている３ｘ３アレイ上において表示フレームを製作するために用いることが可能な１つの作動プロトコルを例示した図である。図４は、図３のヒステリシス曲線を示している画素に関して使用することができる一組のコラム／ロー電圧レベルを示した図である。図４の実施形態において、画素を作動させることは、該当するコラムを−Ｖｂｉａｓに設定すること及び該当するローを＋ΔＶに設定することが関わっており、これらの電圧は、−５Ｖ及び＋５Ｖにそれぞれ該当する。画素の解放は、該当するコラムを＋Ｖｂｉａｓに設定してさらに該当するローを同じ＋ΔＶに設定し、該画素においてゼロボルトの電位差を作り出すことによって達成させる。ロー電圧がゼロボルトに保持されているローにおいては、画素は、コラムが＋Ｖｂｉａｓ又は−Ｖｂｉａｓのいずれであるかにかかわらず、最初に置かれていた状態において安定している。
【００２２】
図５Ｂは、図２の３ｘ３アレイに加えられた一連のロー信号及びコラム信号を示したタイミング図であり、結果的には、図５Ａに例示されている表示配置になる（同図における作動画素は非反射性である）。図５Ａに例示されているフレームを書く前においては、画素はあらゆる状態になることが可能であり、本例では、すべてのローが０ボルト、すべてのコラムが＋５Ｖである。これらの電圧を印加した状態では、すべての画素は、印加以前における作動状態又は解放状態で安定している。
【００２３】
図５Ａのフレームにおいては、画素（１、１）、（１、２）、（２、２）、（３、２）及び（３、３）を作動させる。該作動させるためには、ロー１に関する「ラインタイム」中に、コラム１及び２を−５Ｖに設定し、コラム３を＋５Ｖに設定する。この場合、すべての画素が３Ｖ乃至７Ｖの安定ウインドー内にとどまっているためいずれの画素の状態も変化しない。次に、パルスを用いてロー１をストローブし、０から最高５Ｖまで上昇させて０に戻る。この動作は、画素（１、１）及び（１、２）を作動させ、画素（１、３）を解放する。画素アレイ内のその他の画素は影響を受けない。ロー２を希望どおりに設定するためには、コラム２を−５Ｖに設定し、コラム１及び３を＋５Ｖに設定する。これで、ロー２に加えられた同じストローブが、画素（２、２）を作動させ、画素（２，１）及び（２、３）を解放する。この場合も、画素アレイ内のその他の画素は影響を受けない。同様に、コラム２及び３を−５Ｖに設定し、コラム１を＋５Ｖに設定することによってロー３を設定する。ロー３のストローブは、ロー３の画素を図５Ａに示したように設定する。表示フレームを書いた後は、ロー電位はゼロであり、コラム電位は、＋５Ｖ又は−５Ｖのいずれかにとどまることができ、従って、図５Ａに示した配置において表示が安定する。この手順は、何十ものローとコラムのアレイさらには何百ものローとコラムのアレイに関しても採用できるということが理解されることになる。さらに、ロー及びコラムの作動を実施するために用いるタイミング、順序、及び電圧レベルは、上述した一般原理内において大きく変化させることが可能であること、及び、上例は典型的な例であるにすぎず、あらゆる作動電圧方法を本発明とともに用いることができることも理解されることになる。
【００２４】
上記の原理に従って動作するインターフェロメトリックモジュレータの構造の詳細は、大きく変わることができる。例えば、図６Ａ乃至６Ｃは、移動可能ミラー構造物の３つの異なった実施形態を例示した図である。図６Ａは、図１の実施形態の横断面であり、細長い帯状の金属材料１４が直交支持物１８上に蒸着されている。図６Ｂにおいては、移動可能反射材料１４は、支持物の角のみに（テザー３２上に）取り付けられている。図６Ｃにおいて、移動可能反射材料１４は、変形可能層３４から吊り下げられている。この実施形態においては、反射材料１４に関して用いられる構造設計及び材料を光学的性質に関して最適化することができ、さらに、変形可能層３４に関して用いられる構造設計及び材料を希望する機械的性質に関して最適化することができるため、いくつかの便益を有している。様々な出版物（例えば、U.S. Published Application ２004/005１9２9、等）において様々な型の干渉デバイスの生産に関する説明が行われている。さらに、材料蒸着、パターン形成、及びエッチングの一連の手順が関わる上記の構造物は、非常に様々なよく知られた技術を用いて生産することができる。
【００２５】
ＭＥＭＳデバイス（例えば、インターフェロメトリックモジュレータ、等）は、静電放電（ＥＳＤ）事象による損傷を受けやすい。ＥＳＤとは、２つの異なった電位にある２つの材料間を電荷が移動することである。材料は、様々な形で静電荷電される可能性がある。例えば、静電電荷は、２つの類似の材料又は異質の材料が接触して離れることによって生み出される。例えば、床上を歩行中の人は、靴底が床面に触れて離れるときに静電電荷を発生させる。さらに、静電電荷は、誘電、イオンボンバードメント、又は別の荷電物体との接触、等の形でも材料上において生成される。さらに、静電荷電した材料上における静電電位は、何千ボルトにも達する可能性がある。
【００２６】
ＭＥＭＳデバイスは、例えば、製造中、実装中、試験中又は使用中に、該デバイス自体及び／又は金属リード線が様々な表面と接触して離れたときに静電荷電する可能性がある。ＭＥＭＳデバイスへの又はＭＥＭＳデバイスからの静電電荷の移動は、ＥＳＤ事象の一例である。ＭＥＭＳデバイスの構成要素は相対的に小型であり、さらに相対的に高い電圧が印加されるため、ＥＳＤ事象が発生した結果流れる電流は、ＭＥＭＳデバイスを損傷させるおそれがある。例えば、ＭＥＭＳデバイス内の導電体は、約０．１乃至約２５ボルトの範囲内の電圧で動作するように設計される。ＥＳＤ事象が発生した結果生じる何千ボルトもの静電電位は、例えば、金属の溶融、接合部の破断、及び／又は酸化物の不具合、等を発生させてその結果デバイスの損傷及び／又は故障に至ることになる過電流を流れさせる可能性がある。本出願明細書において用いられている「過電流」という用語は、ＭＥＭＳデバイスの導電体内において、該導電体の設計上の搬送電流量を超える電流量、又は、該導電体を内蔵するか又は該導電体に取り付けられているＭＥＭＳデバイスに対して損傷を及ぼすか又は損傷を及ぼす可能性がある電流量を意味する。「ＭＥＭＳデバイス」という用語は、製造中、実装中、試験中及び／又はその他のデバイスに取付け中のＭＥＭＳデバイスを含んでおり、従って、まだ「リリース（ｒｅｌｅａｓｅ）されていない」ＭＥＭＳデバイス（即ち、のちに動作が行われる空洞内を犠牲材料が占有している状態のＭＥＭＳデバイス）、部分的にリリースされたＭＥＭＳデバイス、及び、その他の製品又はデバイス内に既に組み込まれているＭＥＭＳデバイスを含む。例えば、「インターフェロメトリックモジュレータ」という用語は、機能中のインターフェロメトリックモジュレータ及びリリースされていないインターフェロメトリックモジュレータの両方を含む。
【００２７】
１つの実施形態は、保護素子によって（例えば、ＥＳＤ事象に起因する）過電流から少なくとも部分的に保護されているＭＥＭＳデバイスを提供する。該ＭＥＭＳデバイスは、移動可能素子と、該移動可能素子を作動させる上で有効な作動電流を搬送するように構成された導電体と、を含む。さらに、該ＭＥＭＳデバイスは、該導電体に動作可能な形で取り付けられておりさらに該導電体によって搬送された過電流を少なくとも部分的にアースに分流させるように構成された保護素子も含む。 該移動可能素子、該導電体、及び該保護素子は、好ましいことに、基板上において一体化される。以下では、インターフェロメトリックモジュレータの観点で、ＭＥＭＳデバイスの実施形態の様々な側面が例示されている。しかしながら、これらの側面は、その他のインターフェロメトリックモジュレータ構成（例えば、図６において例示されているインターフェロメトリックモジュレータ構成、等）及びその他のＭＥＭＳデバイスに対しても同様に当てはめることができるという点が理解されることになる。
【００２８】
図７は、この実施形態においては実質的に長方形のアレイで配列されている複数のインターフェロメトリックモジュレータデバイス１０２を具備するインターフェロメトリックモジュレータ１００を例示した概略図である。該複数のインターフェロメトリックモジュレータデバイス１０２は、対応するローライン１０４及びコラムライン１０６によって相互に接続されている。ローライン１０４及びコラムライン１０６は、重複する方位でアレイ１００全体にわたって延びている導電体であり、このため、アレイ１００の各インターフェロメトリックモジュレータデバイス１０２は、対応する交差ローライン１０４及び交差コラムライン１０６をアドレス指定することによってアドレス指定することができる。
【００２９】
インターフェロメトリックモジュレータアレイ１００及びその個々のインターフェロメトリックモジュレータデバイス１０２は、望まれていない過電流（例えば、ＥＳＤ事象に起因する過電流、等）にさらされたときに損傷を受けるかまたは誤動作状態になるおそれがある。従って、インターフェロメトリックモジュレータアレイ１００は、複数の保護素子１１０を具備しており、これらの複数の保護素子１１０は、該実施形態においては、１対１の形でローライン１０４及びコラムライン１０６の各々に対して提供されている。しかしながら、その他の実施形態においては、複数のローライン１０４及び／又はコラムライン１０６を単一の保護素子１１０に平行に接続することができ、さらにもう１つの実施形態においては、単一のローライン１０４または単一のコラムライン１０６を多数の保護素子１１０に接続することができる。従って、図７に示されているローライン１０４又はコラムライン１０６と保護素子１１０との間における１対１の関係は、単に１つの特定の実施形態であるにすぎない。
【００３０】
保護素子１１０は、対応するインターフェロメトリックモジュレータデバイス１０２に対して損傷又は誤動作を及ぼす可能性を低下させるために、ローライン１０４又はコラムライン１０６上に現れる過電流が対応する保護素子１１０を介してアースに分流されるような形で、対応するローライン１０４及びコラムライン１０６との間で相互に接続されている。図７は、バックツーバックツェナーダイオード配置に関する回路の性格を有する保護素子１１０を例示した図である。しかしながら、この例は、保護素子１１０の単なる１つの特定の実施形態であるにすぎないこと、及び、その他の実施形態においてはダイオード（例えば、なだれ降伏メカニズム下において動作するダイオード、等）、ヒューズ、能動的切換リミッタ回路、等を含むその他の回路素子も保護素子１１０として採用可能であることが理解されることになる。保護素子１１０は、例えば図１４乃至１６おいて例示されておりさらに後述されている保護素子を含む対称型保護素子であることができる。
【００３１】
図８は、保護素子１１０の１つの実施形態の側断面をさらに詳細に例示した図である。この実施形態においては、ローライン１０４又はコラムライン１０６のいずれかに一般的に対応する導電体が、高濃度ドーピングｎ＋型半導体層１１２に接続される。さらに、井戸構造を有する高濃度ドーピングｐ＋型半導体１１４が、インプラントされるか、蒸着されるか、又はその他の様々な方法で形成される。また、高濃度ドーピングｎ＋型半導体層１１５が形成されさらに回路アース１１１に接続される。高濃度ドーピングｎ＋型半導体層１１５は、高濃度ドーピングｎ＋型半導体層１１２において使用されている材料と同じ材料又は異なった材料を具備することができる。ｎ＋型半導体１１２、ｐ＋型半導体１１４、及びｎ＋型半導体１１５は、図７において例示されているバックツーバックツェナーダイオード１１０実施形態に対応する回路を形成するｎｐｎ接合を成している。半導体層１１２、１１４、及び１１５は、好ましいことに、プラズマ強化化学蒸着（“ＰＥＣＶＤ”）によって蒸着されたアモルファス珪素を具備する。
【００３２】
図９は、図８において例示されている保護素子１１０と動作が類似している保護素子１１０'の代替実施形態を例示した図であるが、図９の保護素子１１０'の実施形態においては、図８に示されているようにｎ＋型半導体層１１２内における井戸構造としてｐ＋型半導体が形成されているのではなく、ｎ＋型半導体層１１２'上に重なる層としてｐ＋型半導体１１４'が形成されている。さらに、高濃度ドーピングｎ＋型半導体層１１５'が層１１４'上に形成されて回路アース１１１に接続される。
【００３３】
従って、１つの実施形態においては、ローライン１０４又はコラムライン１０６における望ましくない過電流は、保護素子１１０のｎｐｎ接合に対する逆バイアスを誘発させることになり、さらに該逆バイアスが十分な規模を有している場合は、ｐｎ接合の逆降伏を誘発させることになる。逆降伏が発生する規模は、半導体１１２、１１４、及び１１５内のドーパント量及び層厚を制御することによって選択することができる。典型的には、アモルファス珪素半導体層１１２、１１４、及び１１５内におけるｐ＋及びｎ＋のドーパント濃度は、（１立方センチメートル当たりのドーパント原子数で）約１０１８ｃｍ−３以上であり、層１１２、１１４、及び１１５の各々は、約５００オングストローム乃至約５０００オングストロームの範囲内の厚さを有する。逆降伏は、一般的には、ツェナーメカニズム、なだれメカニズム及び／又はその組合せに起因する。保護素子１１０は、相対的に大きな逆降伏電流を、多くの状況において保護素子１１０を破壊しない形で保護素子１１０内を伝導させることを可能にする。従って、これらの実施形態においては、インターフェロメトリックモジュレータアレイ１００において発生する望ましくない過電流の規模に依存するが、保護素子１１０は、多数のＥＳＤ事象に関する保護を提供することができる。
【００３４】
図１０は、一体化された保護素子１１０又は組み込まれた保護素子１１０を備えているインターフェロメトリックモジュレータアレイ１００の個々のインターフェロメトリックモジュレータデバイス１０２の１つの特定の実施形態の側断面を例示した図である。この実施形態においては、インターフェロメトリックモジュレータデバイス１０２は、実質的に光学的に透明でありさらにインターフェロメトリックモジュレータアレイ１００に関する構造上の支持を行う基板１１６を具備する。さらに、基板１１６上に光学層１２０が形成される。この実施形態においては、光学層１２０は、インジウム・スズ酸化物（ＩＴＯ）層及びクロム層を具備する。光学層１２０は、上述されているように、図１の反射層１６と同様に機能する。光学層１２０は、導電体でさらに少なくとも部分的に光学的に透明であり、このため、本出願明細書では電極と呼ぶことができる。
【００３５】
光学層１２０上には誘電層１２２が形成される。動作中は、誘電層１２２は、光学層１２０と移動可能機械／ミラー層１２６との間の電気的短絡を防止する。機械／ミラー層１２６は、基板１１６上方において、複数の垂直に延びている柱１２４によって支持される。機械／ミラー層１２６は、導電体でさらに光学的反射性を有しており、このため、本出願明細書では電極と呼ぶことができる。機械／ミラー層１２６は、図１において例示されさらに上述されている移動可能反射層１４と同様に機能する。機械／ミラー層１２６は、支持柱１２４とともに、機械／ミラー層１２６と誘電層１２２との間の空間において間隙１３０を形成する。動作中には、光学層１２０及び機械／ミラー層１２６は、両層とも、図１を参照しつつ上述されている一般的な形で機械／ミラー層１２６を作動させる上で有効な作動電流を搬送する。
【００３６】
さらに、図１０は、インターフェロメトリックモジュレータアレイ１００が、基板１１６上方に配置された一体化保護素子１１０をさらに具備することも示している。保護素子１１０は、光学層１２０上に蒸着されたｎ＋型半導体層１１２、ｎ＋型半導体層１１２上に蒸着されたｐ＋型半導体層１１４、及び、ｐ＋型半導体層１１４上に蒸着されたｎ＋型半導体層１１５を具備する。従って、層１１２、１１４、及び１１５は、図９において例示されている一般型のバックツーバックツェナーダイオードを形成する。保護素子１１０は、インターフェロメトリックモジュレータアレイ１００の近く又は外縁若しくは外辺部及び基板１１６の上方に配置される。保護素子１１０は、ｎ＋型半導体１１５上に形成されさらに回路アース（図示されていない）に接続されたアース面１３２に取り付けられる。アース面１３２は、導電体であり、金属（例示された実施形態内においてはアルミニウム）を具備する。保護素子１１０は、光学層１２０（導電体）に接続され、さらに、光学層１２０上に現れた望ましくない過電流（例えば、ＥＳＤ事象、等）が、ｎ＋型半導体１１５、ｐ＋型半導体１１４、及びｎ＋型半導体１１２によって形成されたｎｐｎ接合にバイアスを印加させ、それによって、このｎｐｎ配列の逆降伏を発生させさらに光学層１２０によって搬送された過電流を少なくとも部分的にアースに分流させるように構成されている。この発明は、動作理論によって限定されるものではなく、従って、該ｎｐｎ配置の逆降伏の代わりに又は該逆降伏に加えて、該過電流をアースに分流させるためのその他のメカニズムも運用可能である。
【００３７】
図１１は、インターフェロメトリックモジュレータアレイ１００が、基板１１６の上方に配置されたインターフェロメトリックモジュレータ１０２及び一体化保護素子１１０を具備するもう１つの実施形態の側断面図である。図１１において例示されている保護素子１１０の実施形態は、図１０を参照しつつ例示及び説明されている保護素子１１０の実施形態と動作が実質的に類似しているが、図１１の保護素子１１０は、構造上補完的な素子であり、インターフェロメトリックモジュレータ１０２の機械／ミラー層１２６に接続するように構成されている。機械／ミラー層1２６及び光学層１２０のいずれも、アレイ１００の特定の構成及び対応する導電体をローライン１０４又はコラムライン１０６として指定するための規約に依存して、ローライン１０４として又はコラムライン１０６として形成させることができる点が理解されることになる。
【００３８】
図１１において例示されている実施形態においては、保護素子１１０は、インターフェロメトリックモジュレータ１０２の機械／ミラー層１２６に接続されている。図１１において例示されている保護素子１１０は、図１０において例示されている保護素子１１０と実質的に類似しているが、ｎ＋型半導体１１２、ｐ＋型半導体１１４、ｎ＋型半導体１１５、及びアース面１３２は、図１０において例示されている配置順と逆の配置順になっている。従って、機械／ミラー層１２６上に現れる過電流は、前述されている形と類似した形で、ｎ＋型半導体１１５、ｐ＋型半導体１１４、及びｎ＋型半導体１１２によって形成されるｎｐｎ接合に逆バイアスを印加させ、該過電流の少なくとも一部をアース面１３２に分流させる。従って、保護素子１１０は、望ましくない過電流（例えば、１つ以上のＥＳＤ事象の結果発生する過電流、等）からインターフェロメトリックモジュレータデバイス１０２を保護する。
【００３９】
図７において例示されておりさらに上述されているように、保護素子及びインターフェロメトリックモジュレータは、様々な構成で配置することができ、それによって、複数のインターフェロメトリックモジュレータ及び複数の保護素子を具備するディスプレイデバイスを形成することができる。例えば、いずれの特定のインターフェロメトリックモジュレータも、２つの電極を有することができ、第１の電極は、第１の保護素子に取り付けられ、第２の電極は、第２の保護素子に取り付けられる。好ましいことに、該複数のインターフェロメトリックモジュレータ及び該複数の保護素子は、基板上において一体化される。本出願明細書において使用されている「一体化」という用語は、半導体製造技術（例えば、蒸着及びパターン形成、等）によって同じ基板上において形成された構成要素を指している。基板上における一体化は、様々な方法で達成させることができる。例えば、図１０及び図１１において例示されている実施形態においては、インターフェロメトリックモジュレータ１０２（移動可能電極１２６及び電極１２０を含む）及び保護素子１１０は、基板１１６上方の実質的に同じレベルにおいて一体化されている。図１乃至１７は、必ずしも同じ拡大率ではなく、従って、例えば、様々な構造物間の相対的大きさ及び距離は、例示されている実施形態において示されている相対的大きさ及び距離とは異なっていることが理解されることになる。
【００４０】
図７及び図８は、バックツーバックツェナーダイオード配置に関する回路の性格を有する保護素子１１０を例示した図であり、図１０及び図１１は、該保護素子１１０と基板１１６との一体化を例示した図である。しかしながら、図１０及び図１１に例示されている構成又はその他の構成においては、保護素子１１０に加えて又は保護素子１１０の代わりにその他の保護素子を使用することができる。例えば、図１２乃至１６は、ＭＥＭＳデバイス内における一体化保護素子として使用するのに適した様々なダイオード回路図及び対応するダイオード層構成を例示した図である。図１２乃至１６の各々において、様々なｎ層、ｐ層、ｎ＋層及びｐ＋層は、当業者にとって既知であるＰＥＣＶＤ技術によって蒸着することができ、層厚及びドーピングレベルは、結果的に得られた保護素子が希望される保護レベルを提供する過電流レベルにおいて逆降伏するようにルーチン実験（ｒｏｕｔｉｎｅ  ｅｘｐｅｒｉｍｅｎｔａｔｉｏｎ）によって選択することができる。一般的には、ｎ層、ｐ層、ｎ＋層及びｐ＋層は、アモルファス珪素を具備し、ｐ＋層及びｎ＋層に関する濃度は、（１立方センチ当たりのドーパント原子数が）１０１８ｃｍ−３以上であり、ｐ層及びｎ層に関する濃度は、（１立方センチ当たりのドーパント原子数が）１０１８ｃｍ−３未満である。図１２乃至１６において例示されているｎ層、ｐ層、ｎ＋層及びｐ＋層の各々の厚さは、一般的には、約５００オングストローム乃至約５０００オングストロームの範囲内であるが、特定の状況においては該値よりも厚くすること又は薄くすることができる。図１２乃至１６の各々において、各種のｎ層、ｐ層、ｎ＋層及びｐ＋層は、逆の順序で蒸着することができ、該蒸着順序は、インターフェロメトリックモジュレータと、保護素子が動作可能な形で接続されている導電体と、の構成に依存する。例えば、上述されているように、図１１の保護素子１１０は、図１０の保護素子１１０を構造的に補完するものである。
【００４１】
図１２は、標準ツェナーダイオード回路図（図１２Ａ）及び対応する一体化された標準ツェナーダイオード保護素子１１０−１２（図１２Ｂ）の側断面図である。図１２Ｂは、（図示されていない回路アースに接続された）アース面１３２上に蒸着された高濃度ドーピングｐ＋型半導体層１１４、及び、層１１４上に蒸着された高ドーピングｎ＋型半導体層１１５を示した図である。ｎ＋半導体１１５上には、（一般的にはローライン１０４又はコラムライン１０６のいずれかに対応する）導電体が形成される。
【００４２】
図１３は、低キャパシタンスツェナーダイオード回路図（図１３Ａ）及び対応する一体化された低キャパシタンスツェナーダイオード保護素子１１０−１３（図１３Ｂ）の側断面図である。図１３Ｂは、（図示されていない回路アースに接続された）アース面１３２上に蒸着された高濃度ドーピングｐ＋型半導体層１１４、及び、層１１４上に蒸着された高ドーピングｎ＋型半導体層１１５を示した図である。層１１５上にはｎ型半導体層１１７が蒸着され、層１１７上にはｐ型半導体層１１８が蒸着される。さらに、（一般的にはローライン１０４又はコラムライン１０６のいずれかに対応する）導電体がｐ型半導体層１１８上に形成される。
【００４３】
図１４は、対称型ツェナーダイオード回路図（図１４Ａ）及び対応する一体化された対称型ツェナーダイオード保護素子１１０−１４（図１４Ｂ）の側断面図である  図１４Ｂは、（図示されていない回路アースに接続された）アース面１３２上に蒸着された高濃度ドーピングｐ＋型半導体層１１４、及び、層１１４上に蒸着された高ドーピングｎ＋型半導体層１１５を示した図である。層１１５上には、高濃度ドーピングｐ＋型半導体層１１９が蒸着される。高濃度ドーピングｐ＋型半導体層１１９は、高濃度ドーピングｐ＋型半導体層１１４において用いられている材料と同じ材料又は異なった材料を具備することができる。さらに、高濃度ドーピングｐ＋型半導体層１１９上には（一般的にはローライン１０４又はコラムライン１０６のいずれかに対応する）導電体が形成される。
【００４４】
図１５は、バックツーバックツェナーダイオード回路図（図１５Ａ）及び対応する一体化されたバックツーバックツェナーダイオード保護素子１１０−１５（図１５Ｂ）の側断面図である。図９には、類似するバックツーバックツェナーダイオード保護素子１１０'が例示されている。図１５Ｂは、（図示されていない回路アースに接続された）アース面１３２上に蒸着された高濃度ドーピングｎ＋型半導体層１１２'、及び、層１１２'上に蒸着された高ドーピングｐ＋型半導体層１１４'を示した図である。層１１４'上には、高濃度ドーピングｎ＋型半導体層１１５'が蒸着される。高濃度ドーピングｎ＋型半導体層１１２'は、高濃度ドーピングｐ＋型半導体層１１５'において用いられている材料と同じ材料又は異なった材料を具備することができる。さらに、高濃度ドーピングｎ＋型半導体層１１５'上には（一般的にはローライン１０４又はコラムライン１０６のいずれかに対応する）導電体が形成される。
【００４５】
図１６は、低キャパシタンス対称型ダイオード回路図（図１６Ａ）及び対応する一体化された低キャパシタンス対称型ダイオード保護素子１１０−１６（図１６Ｂ）の側断面図である。図１６Ｂは、保護素子１１０−１６の左側部分が図１３において例示されている低キャパシタンスツェナーダイオード保護素子１１０−１３と類似しており、（図示されていない回路アースに接続された）アース面１３２上に蒸着された高濃度ドーピングｐ＋型半導体層１１４ａ、層１１４ａ上に蒸着された高ドーピングｎ＋型半導体層１１５ａ、層１１５ａ上に蒸着されたｎ型半導体１１７ａ、及び、層１１７ａ上に蒸着されたｐ型半導体層１１８ａを具備することを示している。図１６Ｂにおいてさらに例示されているように、保護素子１１０−１６の右側部分は、絶縁体１２１によって左側部分から分離されており、左側部分と同じ（但し、順序が逆になった）層を具備する。従って、保護素子１１０−１６の右側部分は、アース面１３２上に蒸着されたｐ型半導体層１１８ｂ、ｐ型半導体層１１８ｂ上に蒸着されたｎ型半導体層１１７ｂ、層１１７ｂ上に蒸着された高濃度ドーピングｎ＋型半導体層１１５ｂ、及び、層１１５ｂ上に蒸着された高濃度ドーピングｐ＋型半導体層１１４ｂを具備する。さらに、ｐ型半導体層１１８ａ、絶縁体１２１及び高濃度ドーピングｐ＋型半導体１１４ｂ上では、（一般的にはローライン１０４又はコラムライン１０６のいずれかに対応する）導電体が形成される。
【００４６】
上述されている一体化保護素子１１０を含むインターフェロメトリックモジュレータアレイ１００は、アレイ１００の全体的な規模及びフットプリントを有意な量だけ大きくしない形で有効なＥＳＤ保護を提供することができる相対的に単純な構造を有するという利点がある。さらに、保護素子１１０は、インターフェロメトリックモジュレータデバイス１０２の実施形態を形成する際に既に利用されている材料によって容易に製作することができる。例えば、アース面１３２は、インターフェロメトリックモジュレータの各部分（例えば、機械及び／又はミラー層、等）を形成するために容易に用いることもできるアルミニウム又はアルミ合金によって容易にかつ有効に形成させることができる。いくつかの実施形態におけるｎ＋型半導体層１１２及び１１５、及びｐ＋型半導体層１１４は、ドーピングされた珪素を具備しており、珪素は、インターフェロメトリックモジュレータアレイ１００の製作において容易に採用することができる。例えば、珪素は、有利なことに、間隙１３０を形成する際の中間ステップにおける犠牲層として採用することができる。
【００４７】
１つの実施形態は、移動可能素子を作動させるための手段と、該作動させるための手段を過電流から保護するための手段と、を含むＭＥＭＳデバイスを提供する。該作動させるための手段及び該保護するための手段は、基板上方（例えば、上述されている基板１１６の上方）において一体化される。該移動可能素子は、機械及び／又はミラー層（例えば、機械及び／又はミラー層１２６、等）を具備することができる。該作動させるための手段は、導電体を具備することができ、従って、光学層１２０及び／又は機械／ミラー層１２６を具備することができる。光学層１２０及び機械／ミラー層１２６の両層が機械／ミラー層１２６を作動させる上で有効な作動電流を搬送する実施形態に関して上述されているように、該作動させるための手段は、該移動可能素子を作動させる上で有効な作動電流を搬送するように構成させることができる。該保護するための手段は、該作動させるための手段に動作可能な形で取り付けられておりさらに過電流を少なくとも部分的にアースに分流させるように構成された保護素子を具備することができる。例えば、該保護手段は、上述されている保護素子１１０を具備することができ、従って、例えば、バックツーバックツェナーダイオード、標準ツェナーダイオード、低キャパシタンスツェナーダイオード、対称型ツェナーダイオード、又は低キャパシタンス対称型ダイオードのうちの少なくとも１つを具備することができる。
【００４８】
１つの実施形態は、一体化された保護素子を含むインターフェロメトリックモジュレータデバイスを製造するための方法を提供する。該方法の様々な側面が図１７の一連の横断面図において例示されており、該図では、図１０に示されているインターフェロメトリックモジュレータアレイ１００を製造するためのプロセスにおけるステップが示されている。後述されている様々な層を蒸着する際には、熱化学蒸着（“熱ＣＶＤ”）、物理的蒸着（“ＰＶＤ”）及びＰＥＣＶＤ、等の既知の蒸着方法を用いることができる。
【００４９】
図１７Ａは、基板１１６上における第１の光学層１２０の蒸着を例示した図である。この実施形態においては、光学層１２０は、インジウム−スズ酸化物（ＩＴＯ）層及びクロム層を具備しており、従って導電体であり、さらに、この実施形態においては、結果的に得られたインターフェロメトリックモジュレータ内において電極及びミラーの両方として機能するため、本出願明細書においては第１の電極層１２０と呼ぶことができる。光学層１２０上には、誘電層１２２が形成される。誘電層１２２は、酸化珪素（例えば、ＳｉＯ２、等）を具備することができる。該例示されている実施形態においては、基板１１６はガラスであるが、プラスチック等のその他の透明な材料も使用することができる。さらに、示されていないステップにおいて、誘電層１２２がマスキング及びエッチングされ、下方の第１の電極層１２０を露出させるための窓が形成される。
【００５０】
図１７Ｂは、ｎ＋型半導体層１１２が該窓を通じて第１の電極層１２０上に蒸着された状態を示した図である。該ｎ＋型半導体層は、原位置ドーピングを用いることによって希望される規模でドーピングすることができる。図１７Ｃは、アモルファス珪素犠牲層１２３が誘電層１２２上に蒸着された状態及びｐ＋型ドーピングされたアモルファス珪素層１１４がｎ＋型半導体層１１２上に蒸着された状態を示した図である。アモルファス珪素層１２３及び１１４の蒸着は、別個のステップにおいて適切なマスキング及びエッチングを行うことによって達成させることができる。代替実施形態においては、単一のアモルファス珪素層が、誘電層１２２及びｎ＋型半導体層１１２の両層上に蒸着され、アモルファス珪素層１１４は、該単一の層をマスキングして部分１１４を露出させてドーピング（例えば、希望される規模による拡散ドーピング、イオンボンバードメント、等）によってｐ＋ドーピングされる。図１７Ｄは、犠牲層１２３をマスキング及びエッチングして開口を形成し、その後に酸化珪素（ＳｉＯ２、等）又はポリマーを該開口に充填して柱１２４を形成するプロセスを例示した図である。
【００５１】
図１７Ｅは、誘電層１２２及び犠牲層１２３をマスキングし、原位置ＰＥＣＶＤによってｎ＋型半導体層１１５をｐ＋型半導体層１１４上に蒸着し、その後に犠牲層１２３上及び柱１２４上にアルミ層１２６を蒸着し、さらにｐ＋型半導体層１１４上にアルミ層１３２を同時並行して蒸着することによって形成された、リリースされていないインターフェロメトリックモジュレータ１０１及び保護素子１１０を例示した図である。電極層１２６は、導電体でさらに光学的反射性であり、従って、本出願明細書においては機械／ミラー層と呼ぶことができる。
【００５２】
図１７Ｆは、不活性化層１２７（ポリマー又はＳｉＯ２、等）が保護素子１１０上に形成された状態を示した図である。図１７Ｇは、適切なエッチング液（例えば、ＸｅＦ２及び／又はＦ２ガス、等）を用いたエッチングによって犠牲層１２３を取り除いて電極層１２６と誘電層１２２の間の空間に間隙１３０を形成させることによって、リリースされたインターフェロメトリックモジュレータ１０２が形成された状態を示して図である。不活性化層１２７は、保護素子１１０のエッチングを防止するためにエッチング中に存在しており、図１７Ｇにおいて示されているようにその後に取り除かれる。ｐ＋型半導体層１１４上に残っているアルミ層１３２は、回路アース（図示されていない）に取り付けられ、従ってアース面である。第１の電極層１２０上に蒸着されたｎ＋型半導体層１１２、ｎ＋型半導体層１１２上に蒸着されたｐ＋型半導体層１１４、ｐ＋型半導体層１１４上に蒸着されたｎ＋型半導体層１１５、及びアルミアース面１３２は、インターフェロメトリックモジュレータ１０２の第１の電極層１２０によって搬送された過電流をアースに分流させるように構成されている。
【００５３】
アース面及びドーピングされた半導体層のその他の一体化構成は、第１の電極層及び第２の電極層のうちの少なくとも１つによって搬送された過電流をアースに分流させるために蒸着して使用することができる。例えば、図１７において例示されているプロセスは、ドーピングされた半導体層１１２、１１４及び１１５の上方にアース面１３２を蒸着することを含む。図１１において例示されているインターフェロメトリックモジュレータを製造するために、図１７において例示されているプロセスの変形プロセス（これらの複数のドーピングされた半導体層をアース面の上方に蒸着することを含むプロセス）を使用することができる。図１７においては、保護素子１１０は、インターフェロメトリックモジュレータ１０２に隣接された状態が例示されているが、保護素子１１０は、インターフェロメトリックモジュレータアレイ１００の近く又は外縁若しくは外辺部及び基板１１６上に配置できることが理解されている。
【００５４】
図１８Ａ及び１８Ｂは、ディスプレイデバイス２０４０の実施形態を例示したシステムブロック図である。ディスプレイデバイス２０４０は、例えば携帯電話であることができる。しかしながら、ディスプレイデバイス２０４０の同じ構成要素又はわずかに変形させた構成要素は、テレビ及び携帯式メディアプレーヤー等の様々な型のディスプレイデバイスも可能であることを例示するものである。
【００５５】
ディスプレイデバイス２０４０は、ハウジング２０４１、ディスプレイ２０３０、アンテナ２０４３、スピーカー２０４５、入力デバイス２０４８、及びマイク２０４６を含む。ハウジング２０４１は、一般的には、当業者によく知られている様々な製造プロセス（例えば、射出成形、及び真空成形、等）のうちのいずれかの製造プロセスによって成形される。さらに、ハウジング２０４１は、様々な材料（例えば、プラスチック、金属、ガラス、ゴム、セラミック、又はその組合せを含むが、これらの材料に限定するものではない）によって製造することができる。１つの実施形態においては、ハウジング２０４１は、異なった色を有するか又は異なったロゴ、絵、又は記号を有するその他の取り外し可能な部分と互換可能である取り外し可能な部分（図示されていない）を含む。
【００５６】
典型的ディスプレイデバイス２０４０のディスプレイ２０３０は、本出願明細書において説明されているように、双安定表示ディスプレイを含む様々なディスプレイのうちのいずれかのディスプレイであることができる。その他の実施形態においては、ディスプレイ２０３０は、当業者によく知られている上述のフラットパネルディスプレイ（例えば、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、又はＴＦＴ  ＬＣＤ、等）、又は非フラットパネルディスプレイ（例えば、ＣＲＴ又はその他の管デバイス）を含む。しかしながら、本実施形態について説明する目的上、ディスプレイ２０３０は、本出願明細書において説明されているインターフェロメトリックモジュレータディスプレイを含む。
【００５７】
典型的ディスプレイデバイス２０４０の１つの実施形態の構成要素が図１８Ｂにおいて概略的に例示されている。例示されている典型的ディスプレイデバイス２０４０は、ハウジング２０４１を含み、さらに、その中に少なくとも部分的に内蔵されているさらなる構成要素を含むことができる。例えば、１つの実施形態においては、典型的ディスプレイデバイス２０４０は、トランシーバ２０４７に結合されたアンテナ２０４３を含むネットワークインタフェース２０２７を含んでいる。トランシーバ２０４７は、プロセッサ２０２１に接続されており、プロセッサ２０２１は、コンディショニングハードウェア２０５２に接続されている。コンディショニングハードウェア２０５２は、信号のコンディショニング（例えば、信号のフィルタリング、等）を行うように構成することができる。コンディショニングハードウェア２０５２は、スピーカー２０４５及びマイク２０４６に接続されている。プロセッサ２０２１は、入力デバイス２０４８及びドライバコントローラ２０２９にも接続されている。ドライバコントローラ２０２９は、フレームバッファ２０２８及びアレイドライバ２０２２に結合されており、アレイドライバ２０２２は、ディスプレイアレイ２０３０に結合されている。電源２０５０は、典型的ディスプレイデバイス２０４０の特定の設計上の必要に応じて全構成要素に電力を供給する。
【００５８】
ネットワークインタフェース２０２７は、典型的ディスプレイデバイス２０４０がネットワーク上の１つ以上のデバイスと通信できるようにするために、アンテナ２０４３及びトランシーバ２０４７を含む。１つの実施形態においては、ネットワークインタフェース２０２７は、プロセッサ２０２１に対する要求を緩和するためのいくつかの処理能力を有することもできる。アンテナ２０４３は、当業者に知られているいずれかの信号送受信用アンテナである。１つの実施形態においては、該アンテナは、ＩＥＥＥ  ８０２．１１規格（ＩＥＥＥ  ８０２．１１（ａ）、（ｂ）、又は（ｇ）を含む）に準拠してＲＦ信号を送受信する。もう１つの実施形態においては、該アンテナは、ＢＬＵＥＴＯＯＴＨ（登録商標）規格に準拠してＲＦ信号を送受信する。携帯電話の場合は、該アンテナは、無線携帯電話ネットワーク内において通信するために使用されるＣＤＭＡ信号、ＧＳＭ信号、ＡＭＰＳ信号、又はその他の既知の信号を受信するように設計されている。トランシーバ２０４７は、アンテナ２０４３から受信した信号をプロセッサ２０２１が受け取ってさらなる処理を行うことができるようにこれらの受信信号を前処理する。さらに、トランシーバ２０４７は、プロセッサ２０２１から受け取った信号をアンテナ２０４３を通じて典型的ディスプレイデバイス２０４０から送信できるようにするための処理も行う。
【００５９】
代替実施形態においては、トランシーバ２０４７は、受信機に代えることができる。さらにもう１つの代替実施形態においては、ネットワークインタフェース２０２７は、プロセッサ２０２１に伝送される画像データを保存又は生成することができる画像ソースに代えることができる。例えば、該画像ソースは、デジタルビデオディスク（ＤＶＤ）、画像データを内蔵するハードディスクドライブ、又は画像データを生成するソフトウェアモジュールにすることができる。
【００６０】
プロセッサ２０２１は、一般的には、典型的ディスプレイデバイス２０４０の全体的な動作を制御する。プロセッサ２０２１は、データ（例えば、ネットワークインタフェース２０２７又は画像ソースからの圧縮画像データ、等）を受け取り、該データを処理して生画像データにするか、又は、簡単に処理して生画像データにすることができるフォーマットにする。次に、プロセッサ２０２１は、処理したデータをドライバコントローラ２０２９に送るか又はフレームバッファ２０２８に送って保存する。生データとは、一般的には、１つの画像内の各記憶場所における画像の特徴を識別する情報である。例えば、画像に関するこれらの特徴は、色、飽和、及びグレースケールレベルを含むことができる。
【００６１】
１つの実施形態においては、プロセッサ２０２１は、典型的ディスプレイデバイス２０４０の動作を制御するためのマイクロコントローラ、ＣＰＵ、又は論理装置を含む。コンディショニングハードウェア２０５２は、一般的には、スピーカー２０４５に信号を送信するための及びマイク２０４６から信号を受信するための増幅器及びフィルタを含む。コンディショニングハードウェア２０５２は、典型的ディスプレイデバイス２０４０内の個別構成要素にすること、又は、プロセッサ２０２１又はその他の構成要素の中に組み入れることができる。
【００６２】
ドライバコントローラ２０２９は、プロセッサ２０２１によって生成された生画像データを、プロセッサ２０２１から直接受け取るか又はフレームバッファ２０２８から受け取り、アレイドライバ２０２２に高速伝送するのに適した再フォーマット化を該生画像データに対して行う。具体的には、ドライバコントローラ２０２９は、生画像データを再フォーマット化し、ラスターに似たフォーマットを有するデータ流にする。このため、該データ流は、アレイ２０３０全体を走査するのに適した時間的順序を有している。次に、ドライバコントローラ２０２９は、フォーマット化された情報をアレイドライバ２０２２に送る。ドライバコントローラ２０２９（例えば、ＬＣＤコントローラ、等）は、独立型集積回路（ＩＣ）としてシステムプロセッサ２０２１と関係していることがしばしばあるが、これらのコントローラは、数多くの方法で実装することができる。例えば、これらのコントローラは、ハードウェアとしてプロセッサ２０２１内に埋め込むこと、ソフトウェアとしてプロセッサ２０２１内に埋め込むこと、又は、アレイドライバ２０２２とともにハードウェア内に完全に組み込むことができる。
【００６３】
一般的には、アレイドライバ２０２２は、フォーマット化された情報をドライバコントローラ２０２９から受け取り、映像データを再フォーマット化して平行する一組の波形にする。これらの波形は、ディスプレイのｘ−ｙ画素行列から来る何百ものそして時には何千ものリード線に対して１秒間に何回も加えられる。
【００６４】
１つの実施形態においては、ドライバコントローラ２０２９、アレイドライバ２０２２、及びディスプレイアレイ２０３０は、本出願明細書において説明されているあらゆる型のディスプレイに関して適している。例えば、１つの実施形態においては、ドライバコントローラ２０２９は、従来のディスプレイコントローラ又は双安定表示ディスプレイコントローラ（例えば、インターフェロメトリックモジュレータコントローラ、等）である。もう１つの実施形態においては、アレイドライバ２０２２は、従来のドライバ又は双安定表示ディスプレイドライバ（インターフェロメトリックモジュレータディスプレイ、等）である。１つの実施形態においては、ドライバコントローラ２０２９は、アレイドライバ２０２２と一体化されている。該１つの実施形態は、携帯電話、腕時計、及びその他の小型ディスプレイ等のような高度に一体化されたシステムにおいて共通する実施形態である。さらに別の実施形態においては、ディスプレイアレイ２０３０は、典型的なディスプレイアレイ又は双安定表示ディスプレイアレイ（インターフェロメトリックモジュレータアレイを含むディスプレイ、等）である。
【００６５】
入力デバイス２０４８は、ユーザーが典型的ディスプレイデバイス２０４０の動作を制御するのを可能にするデバイスである。１つの実施形態においては、入力デバイス２０４８は、キーパッド（ＱＷＥＲＴＹキーボード又は電話のキーパッド、等）、ボタン、スイッチ、タッチ画面、感圧膜、感熱膜、等を含む。１つの実施形態においては、マイク２０４６は、典型的ディスプレイデバイス２０４０の入力デバイスである。データをデバイスに入力するためにマイク２０４６を使用時には、ユーザーは、典型的ディスプレイデバイス２０４０の動作を制御するための音声コマンドを使用することができる。
【００６６】
電源２０５０は、当業界においてよく知られている様々なエネルギー貯蔵装置を含むことができる。例えば、１つの実施形態においては、電源２０５０は、充電可能な電池（例えば、ニッカド電池又はリチウムイオン電池、等）である。もう１つの実施形態においては、電源２０５０は、再生可能なエネルギー源、キャパシタ、又は太陽電池（例えば、プラスチック太陽電池、太陽電池塗料、等）である。別の実施形態においては、電源２０５０は、コンセントから電力を受け取るように構成されている。
【００６７】
いくつかの実装においては、制御プログラマビリティは、上述されているように、電子ディスプレイシステム内の数カ所に配置することができるドライバコントローラ内に常駐する。いくつかの事例においては、制御プログラマビリティは、アレイドライバ２０２２内に常駐する。当業者は、上述した最適化はあらゆる数のハードウェア及び／又はソフトウエアコンポーネントにおいて及び様々なコンフィギュレーションで実装できることを認識することになる。  一体化された保護素子を含むインターフェロメトリックモジュレータデバイスを製造するためにその他のプロセス流を用いることができる。例えば、インターフェロメトリックモジュレータデバイスアレイを基板上において製作し、その後にマスキングする。次に、該基板上（例えば、該基板のマスキングされていない外辺部上）において１つ以上の保護素子を製作し、その後に該インターフェロメトリックモジュレータアレイに接続する。該プロセスは、逆の順序で行うこともでき、例えば、該１つ以上の保護素子を基板上において製作し、次にマスキングし、その後に、該基板上においてインターフェロメトリックモジュレータを製作し、該保護素子に接続する。
【００６８】
本出願明細書において説明されている一体化されたインターフェロメトリックモジュレータ及び保護素子は、上述されているように、画像を表示することができるあらゆるデバイス内に組み込むことができる。該組み込みは、一般的には、該一体化されたインターフェロメトリックモジュレータ及び保護素子をその他の様々な構成要素（例えば、電源、コントローラ集積回路、メモリ、等）に電気的に取り付けることを含む。好ましいことに、該一体化されたインターフェロメトリックモジュレータへの該電気的接続は、本出願明細書において説明されている一体化された保護素子を介して行われる。該一体化されたインターフェロメトリックモジュレータ及び保護素子は、製造中に、様々な型の装置に電気的に取り付けることもできる。該取付けも、好ましいことに、本出願明細書において説明されている該一体化された保護素子を介して行われる。
【００６９】
これらの一体化された保護素子は、製造中及び試験中に該一体化されたインターフェロメトリックモジュレータを保護する上で特に有利である。該製造環境においては、ＭＥＭＳデバイスをＥＳＤ事象にさらさないようにするための適切な予防措置を講じるように作業員に対して指図することができるが、実際の作業中においては、あらゆる場合において該予防措置を講じることができないことがある。しかしながら、本出願明細書において説明されている一体化された保護素子を用いることで、ＭＥＭＳデバイスの製造開始時に又はほぼ製造開始時にＥＳＤに対する保護を施すようにすることができ、それによって、後続する加工ステップ中に損傷が発生する可能性を低減させて製造歩留まりを増大させることができる。
【００７０】
本発明の精神から逸脱することなしに数多くの及び様々な修正を行うことが可能であることが当業者によって理解されることになる。このため、本発明の実施形態は、例示することのみを目的とするものであり、本発明の適用範囲を限定することを意図するものではないことを明確に理解すべきである。
【図面の簡単な説明】
【００７１】
【図１】インターフェロメトリックモジュレータディスプレイの１つの実施形態の一部分を描いた等大図であり、第１のインターフェロメトリックモジュレータの移動可能反射層が解放位置にあり、第２のインターフェロメトリックモジュレータの移動可能反射層が作動位置にある。
【図２】３ｘ３インターフェロメトリックモジュレータディスプレイを組み込んだ電子デバイスの１つの実施形態を例示したシステムブロック図である。
【図３】図１のインターフェロメトリックモジュレータの１つの典型的実施形態に関する移動可能なミラーの位置及び印加電圧の関係を示した概略図である。
【図４】インターフェロメトリックモジュレータディスプレイを駆動するために使用される一組のロー電圧及びコラム電圧を例示した図である。
【図５Ａ】図２の３ｘ３インターフェロメトリックモジュレータディスプレイ内における１つの典型的なフレームの表示データを例示した図である。
【図５Ｂ】図５Ａのフレームを書くために使用することができるロー信号及びコラム信号に関する１つの典型的なタイミング図である。
【図６Ａ】図１のデバイスの横断面図である。
【図６Ｂ】インターフェロメトリックモジュレータの代替実施形態の横断面図である。
【図６Ｃ】インターフェロメトリックモジュレータのもう1つの代替実施形態の横断面図である。
【図７】インターフェロメトリックモジュレータデバイスアレイ、対応するローリード線とコラムリード線、および典型的静電気保護素子の概略的平面図である。
【図８】保護素子の１つの実施形態の側断面図である。
【図９】保護素子の代替実施形態の側断面図である。
【図１０】一体化された保護素子を有するインターフェロメトリックモジュレータデバイスアレイの単一のインターフェロメトリックモジュレータデバイスの１つの実施形態の側断面図である。
【図１１】一体化された保護素子を有するインターフェロメトリックモジュレータデバイスアレイの単一のインターフェロメトリックモジュレータデバイスの補完的実施形態の側断面図である。
【図１２Ａ】標準ツェナーダイオード回路図である。
【図１２Ｂ】対応する標準ツェナーダイオードＥＳＤ保護素子の実施形態の側断面図である。
【図１３Ａ】低キャパシタンスツェナーダイオード回路図である。
【図１３Ｂ】対応する低キャパシタンスツェナーダイオードＥＳＤ保護素子の実施形態の側断面図である。
【図１４Ａ】対称型ツェナーダイオード回路図である。
【図１４Ｂ】対応する対称型ツェナーダイオードＥＳＤ保護素子の実施形態の側断面図である。
【図１５Ａ】バックツーバックツェナーダイオード回路図である。
【図１５Ｂ】対応するバックツーバックツェナーダイオードＥＳＤ保護素子の実施形態の側断面図である。
【図１６Ａ】低キャパシタンス対称型ダイオード回路図である。
【図１６Ｂ】対応する低キャパシタンス対称型ダイオードＥＳＤ保護素子の実施形態の側断面図である。
【図１７Ａ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その１）。
【図１７Ｂ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その２）。
【図１７Ｃ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その３）。
【図１７Ｄ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その４）。
【図１７Ｅ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その５）。
【図１７Ｆ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その６）。
【図１７Ｇ】図１０に示されている一体化されたインターフェロメトリックモジュレータを製造するためのプロセスの実施形態の側面を例示した図である（その７）。
【図１８Ａ】複数のインターフェロメトリックモジュレータを具備するビジュアルディスプレイデバイスの実施形態を例示したシステムブロック図である（その１）。
【図１８Ｂ】複数のインターフェロメトリックモジュレータを具備するビジュアルディスプレイデバイスの実施形態を例示したシステムブロック図である（その２）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１８Ａ】
2006095682.tif 000034
【図１８Ｂ】
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【外国語明細書】
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