(57)【要約】  【課題】  エッチング後の形状の半導体基板内での均一性を保つことが可能な誘電体容量素子の製造方法を提供する。【解決手段】  ＧａＡｓエピタキシャル基板１０１上に、斜面の折り返しにより形成される凸部を複数有するＳｉＯ2膜１１５を形成する工程と、ＳｉＯ2膜１１５上に、下部電極１０６を形成する工程と、下部電極１０６上に、ＳｒＴｉＯ3膜１０７を形成する工程と、高ＳｒＴｉＯ3膜１０７上に、上部電極１０８を形成する工程と、所定の領域のみを残して上部電極１０８及びＳｒＴｉＯ3膜１０７をドライエッチングする工程とを含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に、斜面の折り返しにより形成される凸部を複数有する絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、下部電極となる第１の金属を形成する下部電極形成工程と、
前記第１の金属上に、誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に、上部電極となる第２の金属を形成する上部電極形成工程と、
所定の領域のみを残して前記第１の金属及び前記誘電体膜をドライエッチングするエッチング工程とを含む
ことを特徴とする誘電体容量素子の製造方法。
【請求項２】
前記絶縁膜は、第１絶縁膜及び第２絶縁膜から構成され、
前記絶縁膜形成工程では、基板上に第１絶縁膜を形成し、前記第１絶縁膜に凹部を形成し、前記凹部が形成された第１絶縁膜上に第２絶縁膜を形成する
ことを特徴とする請求項１記載の誘電体容量素子の製造方法。
【請求項３】
前記絶縁膜形成工程では、エッチング速度比が前記第１の金属及び前記第２の金属と比較して１．０以下である誘電体膜を形成する
ことを特徴とする請求項１記載の誘電体容量素子の製造方法。
【請求項４】
前記絶縁膜形成工程では、前記基板の法線に対する斜面の角度が２０〜６０°の範囲に収まり、かつ前記角度が全斜面で等しくなるように絶縁膜を形成する
ことを特徴とする請求項１記載の誘電体容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体容量素子の製造方法に関し、特に高誘電体薄膜を用いた容量素子の製造方法に関するものである。
【背景技術】
【０００２】
ＳｒＴｉＯ3等のペロブスカイト型酸化膜高誘電体薄膜を用いた容量素子は、準マイクロ波帯で損失が少なく、６０ＧＨｚまで周波数分散を示さないことから高周波ＧａＡｓ  ＭＭＩＣ（Monolithic Microwave Integrated Circuit）用容量素子として使用されている。（例えば、特許文献１、２及び非特許文献１参照）。このような容量素子の構造は、半導体基板に対するイオン注入もしくはエッチングにより素子分離を行い、基板全面に絶縁膜、下部電極金属、高誘電体薄膜及び上部電極金属を順次形成した後、イオンミリングやドライエッチングによって上部電極と高誘電体とをエッチングし、さらに下部電極をエッチングすることで形成される。
【特許文献１】特開平５−２６７５６５号公報
【特許文献２】特開平１０−９８１６２号公報
【非特許文献１】M, Nishitsuji et. al., Electron. Lett., Vol.31, p.137 (1995) .
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、半導体基板のエッチングによって素子分離を形成した後の高誘電体薄膜のエッチングにおいて、エッチングに用いられるイオンの入射方向が基板の法線方向である場合には、基板の平坦部と素子分離の斜面部とでエッチング速度が異なり、斜面部のエッチング速度は平坦部のエッチング速度と比較して最大約２倍大きくなる。これはスパッタリング収量に入射角依存性が存在するためである。また、高誘電体材料のエッチング速度は下部電極材料や層間絶縁膜、半導体基板材料と比較して小さい。そのため、エッチングにより素子分離が行われ、基板に平坦部と斜面部とが形成された場合には、除去されるべき高誘電体薄膜の一部が基板の平坦部に残り、高誘電体薄膜のエッチング以降の下部電極等のエッチングにおいて、平坦部と斜面部とのエッチング速度の差が大きくなり、斜面部のみ半導体基板までエッチングが進んでしまう。また、高誘電体薄膜はイオンミリングやドライエッチングにおける対レジスト選択比が他の半導体材料と比較して非常に低い。よって、従来の高誘電体容量素子の製造方法では、エッチング後の形状の半導体基板内での均一性を保つことができない。
【０００４】
本発明は上記課題を解決するためになされたもので、半導体基板の法線方向からのイオン入射による高誘電体薄膜のエッチングにおける半導体基板面内のエッチング速度の均一性向上と増大、ならびに対レジスト選択比の増大を実現し、エッチング後の形状の半導体基板内での均一性を保つことが可能な誘電体容量素子の製造方法を提供するものである。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の誘電体容量素子の製造方法は、基板上に、斜面の折り返しにより形成される凸部を複数有する絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に、下部電極となる第１の金属を形成する下部電極形成工程と、前記第１の金属上に、誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に、上部電極となる第２の金属を形成する上部電極形成工程と、所定の領域のみを残して前記第１の金属及び前記誘電体膜をドライエッチングするエッチング工程とを含むことを特徴とする。ここで、前記絶縁膜は、第１絶縁膜及び第２絶縁膜から構成され、前記絶縁膜形成工程では、基板上に第１絶縁膜を形成し、前記第１絶縁膜に凹部を形成し、前記凹部が形成された第１絶縁膜上に第２絶縁膜を形成してもよいし、前記絶縁膜形成工程では、エッチング速度比が前記第１の金属及び前記第２の金属と比較して１．０以下である誘電体膜を形成してもよいし、前記絶縁膜形成工程では、前記基板の法線に対する斜面の角度が２０〜６０°の範囲に収まり、かつ前記角度が全斜面で等しくなるように絶縁膜を形成してもよい。
【０００６】
これにより、誘電体膜のエッチングの際にイオン入射方向が半導体基板の法線方向であっても、被エッチング部のイオン入射角度が全て等しくなり、エッチング速度は半導体基板面内で均一になる。また、被エッチング部に対するエッチングイオンの入射角度が垂直から２０〜６０°に変化するため、エッチング速度が増大し、対レジスト選択比が向上する。よって、エッチング後の形状の半導体基板内での均一性を保つことが可能な誘電体容量素子の製造方法を実現することができる。
【発明の効果】
【０００７】
以上説明したように、本発明によれば、半導体基板をエッチングして素子分離を行い、高誘電体薄膜を基板法線方向からの入射イオンを用いてエッチングしてその構造が形成される容量素子において、高誘電体薄膜の被エッチング部が等角度の傾斜を持つ斜面の折り返し構造を有することとなるので、半導体基板全面における高誘電体薄膜のエッチング速度を高速かつ均一に保ち、エッチング後の形状の半導体基板内での均一性を保つことができる。また、容量値を増大することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態における誘電体容量素子の製造方法について、図面を参照しながら詳細に説明する。
【０００９】
図１、２は、高誘電体容量素子の製造方法を説明するための断面図である。
まず、図１（ａ）に示されるように、フォトレジストマスク１０２を用いて半導体基板であるＧａＡｓエピタキシャル基板１０１にウェットエッチングを施し、平坦部１１６及び斜面部１１７からなる凹部を形成し、素子分離を行う。すなわち、ＧａＡｓエピタキシャル基板１０１に対して所定の領域のみを残してエッチングを行って素子分離を行う。
【００１０】
次に、図１（ｂ）に示されるように、フォトレジスト１０２を除去した後、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いてＧａＡｓエピタキシャル基板１０１全面に絶縁膜であるＳｉＯ2膜を成膜し、ＳｉＯ2膜１０３を形成する。
【００１１】
次に、図1（ｃ）に示されるように、フォトレジストマスク１０４を用いてＳｉＯ2膜１０３にウェットエッチングもしくはドライエッチングを施し、素子分離で形成された斜面部を除く部分に、等間隔で直線状の複数の凹部（ストライプ状の凹部）を形成する。
【００１２】
次に、図1（ｄ）に示されるように、フォトレジストマスク１０４を除去した後、プラズマＣＶＤ法もしくはＴＥＯＳ（Tetraethylorthosilicate）法を用いてＳｉＯ2膜１０３上にさらにＳｉＯ2膜を成膜し、ＳｉＯ2膜１０５を形成する。これによって、ＳｉＯ2膜１０３、１０５から構成され、斜面の折り返しにより形成される凸部を複数有する形状、つまり鋸歯状の断面形状を持つＳｉＯ2膜１１５が形成される。
【００１３】
このとき、ＳｉＯ2膜１１５の鋸歯状部（図１（ｄ）におけるＡ部）における基板の法線に対する斜面の角度（図１（ｄ）における角度Ｂ）は２０〜６０°の範囲内にあり、かつ全ての斜面において等しい。言い換えると、ＳｉＯ2膜１１５の鋸歯状部における歯の先端角度（図１（ｄ）における角度Ｃ）は４０〜１２０°の範囲内にあり、かつ全ての歯において等しい。
【００１４】
次に、図1（ｅ）に示されるように、スパッタ法を用いてＧａＡｓエピタキシャル基板１０１全面に下部電極となるＴｉとＰｔの積層膜を堆積し、ＳｉＯ2膜１１５上に下部電極１０６を形成する。その後、Ｏ2を含むＡｒプラズマ中のＲＦスパッタ法によりＧａＡｓエピタキシャル基板１０１全面に高誘電体薄膜であるＳｒＴｉＯ3膜を成膜し、下部電極１０６のＰｔ上にＳｒＴｉＯ3膜１０７を形成する。
【００１５】
次に、図1（ｆ）に示されるように、ＳｒＴｉＯ3膜１０７にＯ2雰囲気中での熱処理を施した後、スパッタ法を用いてＧａＡｓエピタキシャル基板１０１全面に上部電極となるＰｔ膜を堆積し、ＳｒＴｉＯ3膜１０７上に上部電極１０８を形成する。
【００１６】
次に、図２（ａ）に示されるように、上部電極１０８及びＳｒＴｉＯ3膜１０７を所定形状に加工するためのフォトレジストマスク１０９を用いて、上部電極１０８及びＳｒＴｉＯ3膜１０７にドライエッチングもしくはＡｒイオンミリングを施し、上部電極１０８と誘電膜ＳｒＴｉＯ3膜１０７との一部のエッチングを同時に行う。
【００１７】
次に、図２（ｂ）に示されるように、フォトレジスト１０９を除去した後、下部引出し電極を形成するためのフォトレジスト１１０を用いて、下部電極１０６にドライエッチングもしくはＡｒイオンミリングを施し、下部電極１０６の一部のエッチングを行う。
【００１８】
次に、図２（ｃ）に示されるように、フォトレジスト１１１を用いて容量構造部、つまり上部電極１０８、ＳｒＴｉＯ3膜１０７及び下部電極１０６が形成された領域以外の領域のＳｉＯ2膜１１５にウェットエッチングを施し、ＳｉＯ2膜１１５の一部のエッチングを行う。
【００１９】
次に、図２（ｄ）に示されるように、プラズマＣＶＤ法を用いて、上部電極１０８、ＳｒＴｉＯ3膜１０７、下部電極１０６、ＳｉＯ2膜１１５及びＧａＡｓエピタキシャル基板１０１を覆うようにＳｉＯ2膜を堆積し、ＳｉＯ2膜１１２を形成する。このＳｉＯ2膜１１２は容量端の保護と次工程で形成するＡｕ配線と容量素子との絶縁性を担う。
【００２０】
次に、図２（ｅ）に示されるように、Ａｕメッキ法を用いて、上部電極１０８及び下部電極１０６とそれぞれ接続された配線１１３、１１４を形成する。これにより、高誘電体容量素子が形成される。
【００２１】
図３は、ＧａＡｓエピタキシャル基板１０１の平坦部上に形成されたＳｒＴｉＯ3膜１０７と斜面部（傾斜角約２０°）上に形成されたＳｒＴｉＯ3膜１０７とでのドライエッチングのエッチング量を比較したものである。
【００２２】
同図より斜面部のＳｒＴｉＯ3膜１０７の方が、平坦部のＳｒＴｉＯ3膜１０７よりもエッチング量が大きいことが分かる。
【００２３】
以上のように本実施の形態の高誘電体容量素子の製造方法によれば、高誘電体薄膜であるＳｒＴｉＯ3膜１０７に対して、全ての被エッチング部において等角度の傾斜がつけられる。よって、半導体基板全面においてエッチング速度が均一になるので、半導体基板内でのエッチング後の形状の均一性を保つことができる。また、半導体基板全面においてエッチング速度が均一に速くなるので、対レジスト選択比が増大し、半導体基板内でのエッチング後の形状の均一性を更に高く保つことができる。また、高誘電体薄膜は斜面の折り返しの構造を表面に持ち、上部電極と下部電極の対向面積が大きくなるので、表面が平坦な高誘電体薄膜と比較して容量値を増大させることができる。
【００２４】
以上の説明では、高誘電体薄膜としてＳｒＴｉＯ3膜を例示した。しかし、下部電極及び上部電極を構成する金属に対するエッチング速度比が１．０以下である高誘電体薄膜であればこれに限られず、ＢａＳｒＴｉＯ3等の他のペロブスカイト型酸化膜誘電体薄膜を高誘電体薄膜として用いても、同様の効果があることは言うまでもない。
【００２５】
また、半導体基板としてＧａＡｓエピタキシャル基板を例示したが、他のＩｎＰエピタキシャル基板やＳｉ基板を半導体基板として用いても、同様の効果があることは言うまでもない。
【産業上の利用可能性】
【００２６】
本発明は、高誘電体容量素子の製造方法に利用でき、特にＭＭＩＣ用の容量素子等に利用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態の高誘電体容量素子の製造方法を説明するための断面図である。
【図２】同実施の形態の高誘電体容量素子の製造方法を説明するための断面図である。
【図３】基板の平坦部上のＳｒＴｉＯ3膜と斜面部上のＳｒＴｉＯ3膜とのエッチング速度の違いを説明するための図である。
【符号の説明】
【００２８】
１０１    ＧａＡｓエピタキシャル基板
１０２、１０４、１０９、１１０、１１１    フォトレジスト
１０３、１０５、１１２、１１５    ＳｉＯ2膜
１０６    下部電極
１０７    ＳｒＴｉＯ3膜
１０８    上部電極
１１３、１１４    配線
１１６    平坦部
１１７    斜面部
【図１】
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【図２】
2006173367.tif 000004
【図３】
2006173367.tif 000005