(57)【要約】【課題】  高抵抗素子を、半導体基板内の不純物拡散層を用いて形成することにより、サリサイドプロセスにおいても、構造的に、高抵抗素子部におけるシリサイド膜の形成を防止し、工程数を増大させることなく、高抵抗素子の形成を可能とする。【解決手段】  シリコン基板１１ａの上の素子領域にゲート絶縁膜１２ａを介してポリシリコン配線１２層を形成し、このポリシリコン配線１２層の上から、不純物を拡散してポリシリコン配線１２層の抵抗値を調整すると共に、このポリシリコン配線１２層をマスクとしてシリコン基板１１ａ上の素子領域内において、ポリシリコン配線１２層に隣接する領域に不純物を拡散させＮ型不純物層１１ｃを形成してこれを高抵抗素子とし、この高抵抗素子つまりＮ型不純物層１１ｃの上にＳｉＮ膜１４からなる絶縁膜を配置して、この上から、サリサイドを施して、ポリシリコン配線１２の上にシリサイド膜１７を形成することにより得られる。【選択図】  図１
2006019397.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板内に形成されて、素子領域を定める、素子分離と、
前記素子領域における前記シリコン基板の表面に絶縁膜を介して形成された配線層と、
前記配線層と前記素子分離との間における前記シリコン基板表面に形成された、不純物を含む、ある長さを有する高抵抗領域と、
前記高抵抗領域上に、これを被った状態に形成された、絶縁膜と、
前記配線層上に形成された高融点金属化合物膜と、
前記シリコン基板上に形成され、前記高抵抗領域の両端部分と導通する、一対のコンタクト領域と、
を備えることを特徴とする、半導体装置。
【請求項２】
前記高抵抗領域は、その表面の、前記一対のコンタクト領域間の全領域にわたって、高融点金属化合物膜が形成されていない、ことを特徴とする、請求項１の半導体装置。
【請求項３】
前記高抵抗領域は、その表面の、前記一対のコンタクト領域間の一部に、高融点金属化合物膜が形成されていることを特徴とする、請求項１の半導体装置。
【請求項４】
前記コンタクト領域は、高融点金属化合物膜を有することを特徴とする、請求項１乃至３のいずれか１つの半導体装置。
【請求項５】
前記コンタクト形成領域は、前記シリコン基板に形成した不純物拡散層のみで形成されたことを特徴とする、請求項１乃至３のいずれか１つの半導体装置。
【請求項６】
シリコン基板に素子分離で分離した素子領域を形成し、
前記素子領域上に絶縁膜を介して配線層を形成し、
前記配線層をマスクとして前記素子領域に不純物を注入して、前記素子領域における、前記配線層と前記素子分離との間の領域に、高抵抗領域を形成し、
前記配線層に対して、前記高抵抗領域を覆う、側壁を形成し、
前記配線層上に高融点金属化合物層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、シリコンと高融点金属の自己整合プロセスからなるサリサイドプロセスの中で、不純物拡散層により高抵抗素子を形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、サリサイドプロセスを適用した半導体装置において、高抵抗素子を形成する場合、安定したプロセスとして、ゲート電極配線となるポリシリコン電極層を高抵抗素子として用いる方法が知られている。この場合、シリコンと金属の高融点化合物膜、つまりシリサイド膜の形成を構造的に防止することが、高抵抗素子の低抵抗化を防止する上で重要である。
【０００３】
以下に、かかる従来の半導体装置の構造及び製造方法を図５、図６に基づいて説明する。ちなみに、図５（ａ）は高抵抗素子のパターンを説明するための平面図、図５（ｂ）、図６（ａ）、（ｂ）は、従来の半導体装置の製造方法を説明するべく、図５（ａ）の一点鎖線ａ−ａ′で得た断面図である。
【０００４】
図５（ａ）に示すように、高抵抗素子は、シリコン基板１１上に、配置されるが、その上は、ＳｉＮ膜１４で覆われた構造となる。高抵抗素子の両端のコンタクト領域１２ｂには、コンタクト１８が配置される。
【０００５】
以上のような高抵抗素子を形成する場合、第５図（ｂ）に示すように、シリコン基板１１の上に、ゲート絶縁膜１２ａを介して、ゲート電極用ポリシリコンを加工し、ポリシリコン配線１２として形成する。その後、高抵抗素子として所望の抵抗となるように不純物の注入を行う。
【０００６】
なお、ポリシリコン配線１２を高抵抗とするためには、他の半導体素子形成のためのサリサイドプロセスにおいて、シリサイド膜の形成を防ぐ必要がある。
【０００７】
このために、従来は、高抵抗素子部、つまりポリシリコン配線１２を絶縁膜で覆い表面露出を防止する方法が採られてきた。
【０００８】
このために、図６（ａ）に示すように、第１ＳｉＯ２膜１３、ＳｉＮ膜１４、第２ＳｉＯ２膜１５を順次堆積させ、その後このポリシリコン配線１２の上部の第２ＳｉＯ２膜１５を残すため、レジストパターン１６を形成し、第２ＳｉＯ２膜１５をエッチングする。ちなみに、第６図（ａ）は、第２ＳｉＯ２膜１５をエッチングした後の断面形状を示す。
【０００９】
その後、最終的に、全面にエッチングし、ポリシリコン配線１２、つまり高抵抗素子上のＳｉＮは全て除去される。この時、高抵抗素子部つまりポリシリコン配線１２上には、第２ＳｉＯ２膜１５が残っているため、ＳｉＮ膜の全面エッチング後もポリシリコン配線１２がＳｉＮ膜１４に覆われた構造となり、ポリシリコン配線上に直接シリサイド膜が形成されるのを防止することができる。
【００１０】
なお、ＳｉＮ膜１４は、トランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とするための側壁膜となるものである。
【００１１】
上記の様に、サリサイドプロセスを含む半導体装置において、ポリシリコン配線１２層を高抵抗素子として用いる場合、ポリシリコン配線１２の抵抗値を高く保つためには、ポリシリコン配線１２上にシリサイド層が形成されるのを防止する必要がある。このために、従来は、最終的にポリシリコン配線１２の回りをＳｉＮ膜１４で覆った形に形成するために、第２ＳｉＯ２膜１５の堆積工程、リソグラフィ工程、加工工程の専用工程が必要であり、高抵抗素子形成のためだけに工程数が増加となってしまう。
【００１２】
以上述べたように、従来は、サリサイドプロセスにおいて、ポリシリコン配線を高抵抗素子として用いようとすると、高抵抗素子を形成するために専用の工程が必要であり、製造プロセスの複雑化やマスク数の増加によるコストアップが避けられず、何らかの対策が必要とされてきた。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術の問題点を解消し、高抵抗素子を、半導体基板内の不純物拡散層を用いて形成することにより、サリサイドプロセスにおいても構造的に、高抵抗素子部におけるシリサイド膜の形成を防止し、工程数を増大させることなく、高抵抗素子の形成を可能とすることを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、シリコン基板と、前記シリコン基板内に形成されて、素子領域を定める、素子分離と、前記素子領域における前記シリコン基板の表面に絶縁膜を介して形成された配線層と、前記配線層と前記素子分離との間における前記シリコン基板表面に形成された、不純物を含む、ある長さを有する高抵抗領域と、前記高抵抗領域上に、これを被った状態に形成された、絶縁膜と、前記配線層上に形成された高融点金属化合物膜と、前記シリコン基板上に形成され、前記高抵抗領域の両端部分と導通する、一対のコンタクト領域と、を備えることを特徴とする、半導体装置を提供するものである。
【００１５】
さらに、本発明は、シリコン基板に素子分離で分離した素子領域を形成し、前記素子領域上に絶縁膜を介して配線層を形成し、前記配線層をマスクとして前記素子領域に不純物を注入して、前記素子領域における、前記配線層と前記素子分離との間の領域に、高抵抗領域を形成し、前記配線層に対して、前記高抵抗領域を覆う、側壁を形成し、前記配線層上に高融点金属化合物層を形成することを特徴とする半導体装置の製造方法を提供するものである。
【発明の効果】
【００１６】
このように、本発明の半導体装置及びその製造方法によれば、不純物拡散層で高抵抗素子を構成したため、高抵抗素子部でのシリサイド膜の形成を容易に防ぐことができ、これにより、高抵抗素子形成のための専用工程を削減することができるため、信頼性向上やコストダウンの効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施にあたっての最良の形態について、実施例１から実施例４まで、図面にもとづいて、これを説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１の半導体装置の説明図である。ちなみに、図１（ａ）は、平面図、図１（ｂ）、（ｃ）は、製造方法を説明するために、図１（ａ）の一点鎖線ｂ−ｂ′で得た断面図である。
【００１９】
特に図１（ｃ）に示すように、高抵抗素子は、素子分離１１ｂに囲まれた領域のシリコン基板上にＮ型不純物拡散層１１ｃとして形成されている。この高抵抗素子は、図１（ａ）において、上下方向に左右２本が形成されていることになる。なお、この不純物拡散層１１ｃの上方には、ＬＤＤ側壁となるＳｉＮ膜１４が形成されている。ちなみに、シリサイド膜１７の下にはポリシリコン配線が配置される。
【００２０】
高抵抗素子となる不純物拡散層１１ｃの両端には、他の素子と接続するためのコンタクト１８を設けたコンタクト領域１１ｄ，１１ｄが配置される。
【００２１】
以上述べたような構造の装置を製造するためには、図１（ｂ）に示すように、先ず、シリコン基板ｌｌのＰ−ウェル１１ａに素子分離１１ｂを形成し、ゲート絶縁膜１２ａを介してポリシリコン配線１２を配線材として加工する。しかる後に、高抵抗素子として所望の抵抗となるようにＮ型不純物の注入を行う。これにより、ポリシリコン配線１２をマスクとして、Ｐ−ウェル（シリコン基板）１１ａの上に、Ｎ型不純物層ｌｌｃが形成される。このＮ型不純物層１１ｃが、最終的に高抵抗素子として機能することになる。
【００２２】
その後、図２（ｃ）に示すように、ＳｉＮ膜１４によりスペーサー側壁を形成する。この際、素子分離１１ｂ領域端からポリシリコン配線１２の端部までの距離Ｗｈを、素子領域幅Ｗａ、ポリシリコン配線幅Ｗｐ、スペーサー側壁幅Ｗｓのバラツキを考慮して設計することで、ＳｉＮ膜１４からなるスペーサー側壁がＮ型不純物層ｌｌｃを隙間なく覆う構造とすることができる。
【００２３】
このように、高抵抗素子用のサリサイド化を防ぐ専用工程を経ることなく、Ｎ型不純物層１１ｃ上へのシリサイド膜の形成を構造的に防ぎ、所望の高抵抗素子の形成が可能となる。
【００２４】
ちなみに、高抵抗素子となるＮ型不純物層１１ｃのパターンの両端であるコンタクト領域１１ｄは、構造上スペーサー側壁で覆われない領域１１ｄとなっているため、その上にシリサイド膜が形成されてしまい、低い抵抗値となる。しかし、この領域は他の素子と接続するコンタクトの役割を果たしているため、低抵抗化による問題はない。
【００２５】
なお、実施例１では、高抵抗素子部をＮ型不純物層１１ｃとしているが、シリコン基板ｌｌにＮ−ウェルを形成し、Ｐ型不純物を注入して高抵抗素子の形成を行うことも可能である。
【００２６】
なお、ポリシリコン配線１２の層と素子領域層との合わせズレが高抵抗層幅Ｗｈに影響をおよぼすが、２本のＮ型不純物層１１ｃをポリシリコン配線１２の両側に形成するようにしたので、そのズレは相殺される。
【００２７】
なお、図１（ａ）中の１１ｄはコンタクト領域で、Ｐ−ウェル（シリコン基板）１１ａへ拡散させた不純物拡散層のみで形成される。あるいは、この表面にシリサイド層の構成されたものとすることもできる。
【実施例２】
【００２８】
図２は、本発明の実施例２の半導体装置およびその製造方法の説明図である。ちなみに、図２（ａ）は、平面図、図２（ｂ）は、図２（ａ）の一点鎖線ｃ−ｃ′で得た断面図である。
【００２９】
特に図２（ｂ）に示すように、高抵抗素子は、素子分離１１ｂに囲まれた領域のＰ−ウェル（シリコン基板）１１ａ上に不純物拡散層として形成されている。なお、不純物拡散層の周辺には、ＬＤＤ側壁となるＳｉＮ膜１４ａが形成されている。ちなみに、シリサイド膜１７の下にはポリシリコン配線が配置される。
【００３０】
実施例２は、素子分離ｌｌｂに囲まれたＰ−ウェル（シリコン基板）１１ａ上の素子領域の片側にのみＮ型不純物層１１ｃによる高抵抗素子を形成した構成を示している。なお、Ｎ型不純物層ｌｌｃによる高抵抗素子の抵抗値の調整は、不純物の注入条件で対応可能である。
【実施例３】
【００３１】
図３は、本発明の実施例３の半導体装置およびその製造方法の説明図である。ちなみに、図３（ａ）、（ｂ）は平面図、図３（ｃ）は、図３（ａ）及び図３（ｂ）の一点鎖線ｄ−ｄ′で得た断面図である。
【００３２】
実施例３では、実施例１で示した素子を図中左右に並列に並べた構造を例示している。なお、図３（ａ）と図３（ｂ）の違いは、コンタクト領域１１ｄが相互に分離されているか、相互に接続されているかである。
【００３３】
いずれも、Ｎ型不純物層ｌｌｃに形成される高抵抗素子の抵抗値の調整は、不純物の注入条件で対応するが、それだけで対応できない場合は、高抵抗素子を並列接続することにより、抵抗値の調整を行うことができる。なお、図３（ｂ）の場合は、並列接続が固定的であるため、半導体装置の完成後の抵抗値は一義的に決定されてしまうが、図３（ａ）の構造の場合は、半導体装置の完成後にも、コンタクト１８の接続パターンを外部から変更できるように構成することもできるため、抵抗値の調整における柔軟性を確保できる。
【実施例４】
【００３４】
図４は、本発明の実施例４の半導体装置およびその製造方法の説明図である。ちなみに、図４（ａ）、（ｂ）は平面図であり、それぞれ変形例となっている。
【００３５】
Ｎ型不純物層１１ｃに形成される高抵抗素子の抵抗値の調整は、原則的には、不純物の注入条件で対応するが、それだけで対応できない場合は、高抵抗素子の一部にシリサイド膜１７が形成されるように変形パターンとしても良い。
【００３６】
ちなみに、図４（ａ）は、図１の構成に適用した場合、図４（ｂ）は、図２の構成に適用した場合をそれぞれ例示するものである。
【００３７】
以上述べたように、本発明の半導体装置およびその製造方法によれば、サリサイドプロセスによって製造される半導体装置に高抵抗素子を組み込む場合に、高抵抗素子のための特別な工程を必要とすることなく、工程数の低減、信頼性の向上、コストの低減が利用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１の半導体装置およびその製造方法の説明図である。
【図２】本発明の実施例２の半導体装置およびその製造方法の説明図である。
【図３】本発明の実施例３の半導体装置の説明図である。
【図４】本発明の実施例４の半導体装置の説明図である。
【図５】従来の半導体装置およびその製造方法の説明図である。
【図６】従来の製造方法の説明図である。
【符号の説明】
【００３９】
１１  シリコン基板
１１ａ  Ｐ−ウェル
ｌｌｃＮ型不純物層
ｌｌｄ  コンタクト領域
１２  ポリシリコン配線
１２ａ  ゲート絶縁膜
１２ｂ  コンタクト領域
１３  第１ＳｉＯ２膜
１４  ＳｉＮ膜
１５  第２ＳｉＯ２膜
１６  レジストパターン
１７  シリサイド膜
１８  コンタクト
【図１】
2006019397.tif 000003
【図２】
2006019397.tif 000004
【図３】
2006019397.tif 000005
【図４】
2006019397.tif 000006
【図５】
2006019397.tif 000007
【図６】
2006019397.tif 000008