(57)【要約】      （修正有）【課題】プレーナ型自己整合ダブルゲートトランジスタを既知の簡単かつコスト効率のよい製造方法で提供する。【解決手段】ＳＯＩ基板上に活性領域を規定する工程と、上記ＳＯＩ基板上に第１ゲート領域２０６を形成する工程と、上記活性領域の中にシリコンゲルマニウムからなるソース／ドレイン領域を形成する工程と、上記ＳＯＩ基板のケイ素層からチャネル領域２０３を形成する工程と、上記ＳＯＩ基板と、ソース／ドレイン領域と、第１ゲート領域２０６との上に、平面を有する層３１１を形成する工程と、上記の平面に酸化ケイ素４１３が形成されたウェハーを結合する工程と、第１ゲート領域２０６と向かい合う第２ゲート領域５１７を形成する工程とを有する。【選択図】  図７Ａ
2006024951.tif 000002
【特許請求の範囲】
【請求項１】
プレーナ型ダブルゲートトランジスタの製造方法であって、
第１ウェハーのシリコンオンインシュレータ基板上に活性領域の範囲を定める工程と、
上記第１ウェハーのシリコンオンインシュレータ基板上に第１ゲート領域を形成する工程と、
上記活性領域に、シリコンゲルマニウムからなる層からソース／ドレイン領域を形成する工程であって、ソース領域とドレイン領域との間に残るケイ素層が、チャネル領域として備えられる工程と、
上記シリコンオンインシュレータ基板と、ソース／ドレイン領域と、第１ゲート領域との上に、平面を有する層を形成する工程と、
上記第１ウェハーの平面に第２ウェハーを接着する工程と、
第１ゲート領域と向かい合う第２ゲート領域を形成する工程とを有する、方法。
【請求項２】
シリコンゲルマニウムからなる上記の層がさらに炭素を含んでいる、請求項１に記載の方法。
【請求項３】
上記シリコンオンインシュレータ基板の絶縁体を、酸化ケイ素から形成する、請求項１または２に記載の方法。
【請求項４】
上記第１ウェハーのシリコンオンインシュレータ基板のケイ素層の活性領域が、台状のＭＥＳＡ構造を有している、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記第１ウェハーのシリコンオンインシュレータ基板上の、ＭＥＳＡ構造によって覆われていない領域に、ＭＥＳＡ構造のケイ素層と同じ厚さの第１絶縁体層を形成する、請求項４に記載の方法。
【請求項６】
上記シリコンオンインシュレータ基板上に第１ゲート領域を形成する工程が、
上記シリコンオンインシュレータ基板上に第１ゲート絶縁層を形成する工程と、
上記第１ゲート絶縁層の上に、導電材料からなる第１層を形成およびパターン形成する工程と、
第１ゲート領域を非導電材料によって部分的に封止する工程とを含んでいる、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
上記の第１ゲート絶縁層を、第１ウェハーのシリコンオンインシュレータ基板のケイ素層を酸化することにより生成される酸化ケイ素から形成する、請求項６に記載の方法。
【請求項８】
ソース／ドレイン領域を形成する工程が、
上記第１ウェハーのシリコンオンインシュレータ基板の露出したケイ素層をパターン形成する工程であって、第１ゲート領域の封止部をマスクとして使用する工程と、
上記の第１絶縁体層をパターン形成する工程と、
上記第１ウェハーのシリコンオンインシュレータ基板の絶縁体層をパターン形成する工程と、
上記ソース／ドレイン領域のシリコンゲルマニウム炭素層を形成する工程とを含んだ、請求項２〜７のいずれか１項に記載の方法。
【請求項９】
上記シリコンゲルマニウム炭素層を形成する工程を、選択的エピタキシーによって行う、請求項８に記載の方法。
【請求項１０】
上記シリコンゲルマニウム層を選択的エピタキシーによって形成する、請求項１に記載の方法。
【請求項１１】
平面を有する層を形成する工程を、ソース／ドレイン領域上のシリコンゲルマニウム炭素層と第１ゲート領域との上に非導電材料からなる平坦な第１層を形成することにより行う、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
上記第２ゲート領域を形成する工程が、
シリコンオンインシュレータ基板の絶縁体をパターン形成して、上記シリコンオンインシュレータ基板のケイ素層を露出させる工程と、
上記シリコンオンインシュレータ基板のケイ素層の上に、薄い非導電性の第１層を構成するゲート絶縁層を形成して、ソース／ドレイン領域のＳｉＧｅ：Ｇからなる層の上に薄い非導電性の第２層を形成する工程と、
非導電材料からなる第２側壁層を形成する工程とを含んでいる、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
上記の薄い非導電層を、シリコンオンインシュレータ基板のケイ素層と、ソース／ドレイン領域のＳｉＧｅ：Ｇからなる層とを酸化することにより生成する、請求項１２に記載の方法。
【請求項１４】
上記第２ゲート領域を形成する工程が、ゲート絶縁層の上に導電材料からなる第２層を形成する工程と、
上記ソース／ドレイン領域のシリコンゲルマニウム炭素層をエッチバックする工程と、
シリコンオンインシュレータ基板のウェハー全体の上にパッシベーション層を形成して、最後に平坦化する工程とを含んでいる、請求項１２または１３に記載の方法。
【請求項１５】
さらに、
上記第１ゲート領域を接続する工程と、
上記第２ゲート領域を接続する工程とを含んでいる、請求項１〜１４のいずれか１項に記載の方法。
【請求項１６】
上記第１ゲート領域を接続する工程は、
上記パッシベーション層の一部を除去することにより、第２ゲート領域の一部領域を露出する工程と、
露出した上記一部領域中の第２ゲート領域を除去することにより、第１絶縁体層の一部領域を露出する工程と、
露出した上記一部領域中の第１絶縁体層を除去することにより、第１ゲート領域の一部領域を露出する工程と、
上記第１ゲート領域の接続を行う工程とを有している、請求項１５に記載の方法。
【請求項１７】
上記第１絶縁体層を除去する前に、第２ゲート領域を構成している第２導電層の露出領域を酸化することにより、非導電層を形成する、請求項１５に記載の方法。
【請求項１８】
プレーナ型ダブルゲートトランジスタであって、
ソース領域およびドレイン領域と、
上記ソース領域と上記ドレイン領域との間に配置されているチャネル領域と、
上記チャネル領域の互いに向かい合う側面に沿って配置されている、２つのゲート領域とを備え、
ソース領域およびドレイン領域の材料に、シリコンゲルマニウム炭素が含まれており、ゲルマニウムの割合は、２０％から４０％である、プレーナ型ダブルゲートトランジスタ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、プレーナ型ダブルゲートトランジスタ、および、その製造方法に関するものである。
【０００２】
シリコン技術において、従来のプレーナ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のスケーリングが進むと、個々の素子の性能は、例えば短チャネル効果によって著しく下がる。望ましくない短チャネル効果として、例えば、ゲート電圧の上昇に伴うドレイン電流の低減、閾値電圧と動作点との関係、および、ソース領域とドレイン領域とのパンチスルーが挙げられる。
【０００３】
短チャネル効果によって生じる困難と、それに伴ってスケーリングの限界を回避できるものが、ダブルゲートトランジスタである。活性領域（つまり、チャネル領域とソース／ドレイン領域との領域）を十分に薄く形成すると、２つのゲートまたは包囲ゲートの、制御効果によって短チャネル効果を著しく低減できる。したがって、ダブルゲートトランジスタは、テラビット集積の基本的な素子に値する。しかし、ダブルゲートトランジスタをより簡単に実現できる製造方法は確立されていない。
【０００４】
ダブルゲートトランジスタを製造するために、様々な構造が議論され、試作されている。このような構造として、例えば、縦型トランジスタ、フィン型トランジスタ、または、代替ゲートを備えたプレーナ型構造が挙げられる。しかし、これら全ての構造には、従来のシリコン技術では製造技術的な試作の困難な、コストのかかるプロセスが用いられている。さらに、これらの全製造プロセスは非常に複雑であり、それらを行うにはコストがかかる。さらに、垂直トランジスタに適するような、個々の領域（例えば、ゲート）に平面が生じないので、個々の領域を流れる電流の流れが低下してしまう。
【０００５】
さらに、プレーナ型ダブルゲートトランジスタを製造する際の問題点は、製造する際に非常に複雑な方法工程が必要であるということにある。ダブルゲートトランジスタの寸法が小さい程、非常に複雑な複数の製造工程をそれぞれ正確に制御する必要がある。これらの製造工程のうち１つが、ソース領域およびドレイン領域を生成するドーピングである。特に、それに続く、ソース／ドレイン領域からチャネル領域へのドーパントの拡散が、大きな課題である。
【０００６】
プレーナ型ダブルゲートトランジスタを製造する際の他の問題点は、２つのゲートを正確に調整する必要があることである。つまり、トランジスタの２つのゲートが、固定された空間的関係の中に互いに配置されている必要があることである。プレーナ型ダブルゲートトランジスタの場合、トランジスタの２つのゲートは、ソース端子とドレイン端子との間に配置されているトランジスタのチャネル領域の両側に、かつ、基板の同じ位置に、上下に配置されている。通常、ゲート長を約１０ｎｍ〜２０ｎｍに設計した場合、調整精度に対する要求は明らかに高くなる。
【０００７】
ＤＥ  １０２  ２３  ７０９  Ａ１は、ダブルゲートトランジスタの製造方法を開示している。この方法は、第１ウェハーのシリコンオンインシュレータ基板上に第１ゲート領域を形成し、上記第１ゲート領域の上に平面を形成する。さらに、第１ウェハーの平面に第２ウェハーをボンディングし、シリコンオンインシュレータ基板の中に、第１ゲート領域に面するように第２ゲート領域を形成する。
【０００８】
ＵＳ  ２００２／０１０５０３９  Ａ１は、表側の多ゲート電極および裏側の注入領域、を備えたダブルゲートトランジスタの製造方法を開示している。ここで、これらの２つのゲートは、チャネル領域として用いられる薄いＳｉ層を間に備えた２つのゲート誘電体によって、分離されている。
【０００９】
本発明の目的は、プレーナ型ダブルゲートトランジスタと、その簡単な製造方法とを得ることにある。この方法では、知られている簡単な、シリコン技術の方法工程を用いることができ、２つのゲートを互いに正確に調整できる。
【００１０】
この目的を、独立特許請求項の特徴を有する、プレーナ型ダブルゲートトランジスタおよびその製造方法によって、達成する。
【００１１】
本発明の方法では、第１ウェハーのシリコンオンインシュレータ基板上に活性領域の範囲を定め、次に、第１ウェハーのシリコンオンインシュレータ基板上に、第１ゲート領域を形成し、活性領域に、シリコンおよびゲルマニウムを材料とする層を用いてソース／ドレイン領域を形成する。ここで、ソース／ドレイン領域間に残るケイ素層は、チャネル領域として備えられている。次の工程では、第１ウェハーのシリコンオンインシュレータ基板のケイ素層からチャネル領域を形成し、続いて、シリコンオンインシュレータ基板と、ソース／ドレイン領域と、第１ゲート領域との上に、平面を有する層を形成する。第１ウェハーの平面に第２ウェハーをボンディング（gebondet）し、次に、第１ゲート領域と向かい合う第２ゲート領域を形成する。
【００１２】
プレーナ型ダブルゲートトランジスタは、ソース領域およびドレイン領域と、それらの間に配置されているチャネル領域と、チャネル領域の互いに向かい合う側面に沿って配置されている、２つのゲート領域とを備えている。さらに、ソース領域およびドレイン領域の材料に、シリコンとゲルマニウムとからなる混合物が含まれている。ここで、ゲルマニウムの割合は、好ましくは約２０原子パーセントから４０原子パーセントである。また、ソース領域およびドレイン領域の材料に、炭素が含まれていることが好ましい。
【００１３】
本発明の方法により、シリコン技術の公知の方法工程を用いて、チャネル領域のドーピング原子の拡散を効果的に防止できるプレーナ型ダブルゲートトランジスタを、簡単かつ費用効果的に製造する。
【００１４】
本発明の好ましい他の形態については、従属請求項に記載する。ダブルゲートトランジスタの形成方法に関する好ましい他の形態は、本発明のプレーナ型ダブルゲートトランジスタにも適用される。
【００１５】
シリコンゲルマニウム層の材料に、さらに、炭素が含まれていることが好ましい。明らかに、ソース／ドレイン領域を形成する層は、シリコンゲルマニウム炭素（つまり、シリコンゲルマニウム炭素層）を含んでいるということを、理解できる。
【００１６】
本発明の方法によって、シリコン技術の公知の方法工程を用いて、チャネル領域中のドーピング原子の拡散を効果的に防止できるプレーナ型ダブルゲートトランジスタを、簡単かつ費用効果的に製造する。特に、ソース／ドレイン領域を形成するためのシリコンゲルマニウム炭素層（ＳｉＧｅ：Ｃ層）を使用することにより、製造方法を簡単かつ自在に構成できる。なぜなら、一方では、特に付加的な炭素を加えた場合に、シリコンゲルマニウムは、効果的なことに、ダブルゲートトランジスタのチャネル領域においてドーピング原子の拡散を劇的に低減するからである。また、他方では、シリコンゲルマニウム炭素に対して選択的であるエッチング剤が知られており、これにより、製造方法において、エッチング工程およびエッチング剤に関する自由度がさらに得られるからである。
【００１７】
シリコンゲルマニウム炭素（ＳｉＧｅ：Ｃ）は、この出願では、少量の炭素を含有したシリコンゲルマニウムからなる材料である。つまり、シリコンゲルマニウム炭素（ＳｉＧｅ：Ｃ）は、ある割合（例えば、２０原子パーセント〜４０原子パーセント）のゲルマニウムを混合し、さらに、わずかな割合（好ましくは２原子パーセント〜５原子パーセント）の炭素を加えて混合したシリコンである。シリコンゲルマニウム炭素は、結晶構造として存在していてもよい。この結晶構造では、シリコン結晶においてシリコン原子の一部がゲルマニウム原子によって置き換えられており、さらに少量の炭素が加えられている。
【００１８】
また、シリコンオンインシュレータ基板の絶縁体を、酸化ケイ素から形成することが好ましい。ここでは、酸化ケイ素をＳｉＯ２とする。
【００１９】
また、他の形態では、活性領域の範囲を定める際、第１ウェハーのシリコンオンインシュレータ基板のケイ素層から、活性領域に相当するＭＥＳＡ構造を形成する。
【００２０】
具体的には、シリコンオンインシュレータ基板のケイ素層の部分領域（つまり、ＳＯＩ基板上部層）を、エッチングによって除去する一方、ＳＯＩ基板のケイ素層の（範囲の定まった活性領域に相当する）上記の部分領域が、絶縁体層の上に残る。この残った部分領域は、壇または台に類似した構造をしており、それゆえに、具象的にＭＥＳＡ構造と呼ばれている。したがって、ＭＥＳＡ構造を形成する際に、ＳＯＩ基板のケイ素層を除去し、その下に位置する、好ましくは酸化ケイ素（ＳｉＯ２）から形成されている絶縁体層を露出させる。この絶縁体層の上には、続く他の層を形成できる。
【００２１】
また、第１ウェハーのシリコンオンインシュレータ基板上の、ＭＥＳＡ構造によって覆われていない領域に、ＭＥＳＡ構造のケイ素層と同じ厚さの第１絶縁体層を、形成することが好ましい。
【００２２】
具体的には、（好ましくは窒化シリコン（Ｓｉ３Ｎ４）からなる）絶縁体層を、シリコンのＭＥＳＡ構造によって覆われていない領域に形成する。つまり、ＭＥＳＡ構造を、ケイ素層と同じ厚さを有する絶縁体層によって平面的に（flaechig）完全に取り囲む。この絶縁体層は、後のエッチングプロセスのために、エッチストップ層として用いられ、プレーナ型ダブルゲートトランジスタの２つのゲート領域間を効果的に絶縁する（つまり、２つのゲート領域を互いに電気的に切り離す）。特に、チャネル領域も、ゲート領域とソース／ドレイン領域との絶縁層を用いて絶縁する。
【００２３】
また、他の形態では、シリコンオンインシュレータ基板上に第１ゲート領域を形成する工程が、シリコンオンインシュレータ基板上に第１ゲート絶縁層を形成する工程と、上記の第１ゲート絶縁層の上に、導電材料からなる第１層を形成およびパターン形成する工程と、さらに、第１ゲート領域を非導電材料によって部分的に封止する（Einkapseln）工程とを含んでいる。
【００２４】
第１ゲート絶縁層上に形成されている層の導電材料は、後に第１ゲート領域を形成するポリシリコンであることが好ましい。第１ゲート領域（つまり、導電材料からなる第１層）の封止部（Einkapselung）を、酸化ケイ素および／または窒化シリコンから形成できる。ポリシリコンを、他の部分工程においてドープできる。
【００２５】
また、第１ゲート絶縁層を、酸化ケイ素から形成してもよい。この酸化ケイ素は、第１ウェハーのシリコンオンインシュレータ基板のケイ素層を部分的に酸化することにより生成されることが好ましい。
【００２６】
ＳＯＩ基板のケイ素層を部分的に（好ましくは熱によって）酸化して酸化ケイ素層を形成することにより、ゲート絶縁層を効果的に形成できる。
【００２７】
また、他の形態では、ソース／ドレイン領域を形成する工程が、第１ウェハーのシリコンオンインシュレータ基板の露出したケイ素層をパターン形成する工程であって、第１ゲート領域の封止部をマスクとして使用する工程と、第１絶縁体層をパターン形成する工程と、さらに、第１ウェハーのシリコンオンインシュレータ基板の絶縁体層をパターン形成して、ソース／ドレイン領域のシリコンゲルマニウム炭素層を形成する工程とである。
【００２８】
このシリコンゲルマニウム炭素層を、Ｓｉ１−ｘＧｅｘＣｙから形成することが好ましい。ここで、ｘの値は、０．２〜０．４であることが好ましく、ｙの値は、０．０２〜０．０５であることが好ましい。
【００２９】
第１ゲート領域の封止部を、露出したケイ素層のパターン形成に適したマスクとして使用することにより、続いて形成される第２ゲート領域を、簡単かつ確実に、第１ゲート領域のすぐ下に配置できる（つまり、プロセスが自己整合的である）。
【００３０】
次のエッチング工程では、ソース／ドレイン領域のシリコンゲルマニウム炭素がエッチストップ層として用いられる。シリコンゲルマニウム炭素に対して選択的であるエッチング剤としては、例えば、エチレンジアミンピロカテコール（ＥＤＰ）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、または、コリン（２ヒドロキシエチルトリメチルアンモニウムヒドロキシド）が適している。
【００３１】
また、上記のシリコンゲルマニウム炭素層を形成する工程を、選択的エピタキシーによって行ってもよい。
【００３２】
また、シリコンゲルマニウム層の形成を、選択的エピタキシーによって行ってもよい。
【００３３】
この選択的エピタキシーは、シリコンゲルマニウム炭素層または（および／または）シリコンゲルマニウム層の形成を適切に制御できる（つまり、例えば、堆積される層の厚さを非常に正確に規定できる）方法である。さらに、この方法は、個々の層（第２層が上に形成される層、および、形成される層）の格子を調整することもできる。
【００３４】
また、平面を有する層を形成する工程を、ソース／ドレイン領域上のシリコンゲルマニウム炭素層と第１ゲート領域との上に非導電材料からなる平坦な第１層を形成することにより、行うことができる。
【００３５】
上記層の表面を平坦化することにより、この表面を、続くウェハーボンディング工程において第２表面に、より簡単にボンディングできるようになる。この平坦化を化学的機械研磨によって行うことが好ましい。平坦化を行った後、化学的活性化工程および／またはプラズマ活性化工程を行ってもよい。これにより、続くウェハーボンディング工程を簡単かつ効果的に行うことができる。非導電材料からなる上記第１層を、酸化ケイ素から形成することが好ましい。
【００３６】
また、他の形態では、第２ゲート領域を形成する工程が、シリコンオンインシュレータ基板の絶縁体をパターン形成して、上記シリコンオンインシュレータ基板のケイ素層を露出させる工程と、上記シリコンオンインシュレータ基板のケイ素層の上に、薄い非導電性の第１層を構成するゲート絶縁層を形成する工程と、さらに、ソース／ドレイン領域のシリコンゲルマニウム炭素からなる層の上に薄い非導電性の第２層を形成する工程と、非導電材料からなる第２側壁層を形成する工程とを含んでいる。
【００３７】
第２側壁層の材料は、窒化シリコンおよび／または酸化ケイ素であることが好ましい。
【００３８】
薄い非導電層を、シリコンオンインシュレータ基板のケイ素層と、ソース／ドレイン領域のシリコンゲルマニウム炭素からなる層とを酸化することにより生成することが好ましい。
【００３９】
このケイ素層の酸化は、酸化ケイ素層を絶縁体として形成する簡単な方法である。ソース／ドレイン領域のシリコンゲルマニウム炭素の上で酸化することにより生成する薄い非導電層は、ドーパントを注入する際にドーパントの拡散を防止または少なくとも低減する層として、用いられる。
【００４０】
また、第２ゲート領域を形成する工程は、ゲート絶縁層の上に導電材料からなる第２層を形成する工程と、ソース／ドレイン領域のシリコンゲルマニウム炭素層をエッチバックする工程と、シリコンオンインシュレータ基板のウェハー全体の上にパッシベーション層を形成して、最後に上記パッシベーション層を平坦化する工程とを含んでいる。
【００４１】
ダブルゲートトランジスタの第２ゲート領域を形成している第２ゲート絶縁層には、好ましくはドープされるポリシリコンが含まれていることが好ましい。シリコンゲルマニウム炭素層をエッチバックすることにより、ソース／ドレイン領域と２つのゲート領域との間の短絡（つまり、導電接続）が生じないようにすることを、簡単に保障できる。このパッシベーション層は、酸化ケイ素から形成されることが好ましく、プレーナ型ダブルゲートトランジスタの絶縁に用いられる。つまり、この層はプレーナ型ダブルゲートトランジスタを外から絶縁する。
【００４２】
また、他の形態では、さらに、この方法は、第１ゲート領域を接続する工程と第２ゲート領域を接続する工程とを含んでいる。
【００４３】
第１ゲート領域を接続する工程は、パッシベーション層の一部を除去することにより、第２ゲート領域の部分領域を露出する部分工程と、露出した上記部分領域中の第２ゲート領域の導電層を除去することにより、第１絶縁体層の部分領域を露出する部分工程と、露出した上記部分領域中の第１絶縁体層を除去することにより、第１ゲート領域の部分領域を露出する部分工程と、上記第１ゲート領域の接続を形成する部分工程とを有している。
【００４４】
これらの部分工程により、具体的には、２つのゲート領域を外から接続できる、開口部またはトレンチが形成される。この接続は、開口部の中に形成された金属層を用いて行なわれる。接続に用いられる金属層を形成する前に、ゲート領域の露出領域にケイ化物からなる層を形成することが好ましい。これにより、接続の接続抵抗を低減できる。
【００４５】
また、第１絶縁体層を除去する前に、第２ゲート領域を構成している第２導電層の露出領域を酸化することにより、非導電層を形成することが好ましい。
【００４６】
第２ゲート領域を構成している第２導電層の露出領域を酸化することにより、第１ゲート領域の接続部と第２ゲート領域の接続部との間の絶縁を簡単に形成する。次に、第２ゲート領域を、別々に接続する。これにより、第１ゲート領域に、第２ゲート領域とは異なる電圧を印加できるようになる。したがって、２つのゲート領域を、互いに独立して制御できる。これにより、このようにして形成されたダブルゲートトランジスタを、情報に関する２つのビット（２ビット情報）を格納できるメモリセルとして、用いることができる。
【００４７】
上記のダブルゲートトランジスタの製造方法により、簡単で、公知の、試作済みの、費用効果的なプロセス工程を用いて、プレーナ型ダブルゲートトランジスタを形成できる。ＳＯＩ基板のケイ素層とＳＯＩ基板の絶縁体層とをパターン形成する際に、第１ゲート領域をマスクとして封止部に用いるので、上記方法は、自己整合的な方法であり、第１ゲート領域および第２ゲート領域は互いに正確に向かい合っている。
【００４８】
特に、ＳＯＩ技術に関して、従来技術によって知られていない、シリコンゲルマニウム炭素を使用することにより、特に簡単で効果的にプレーナ型ダブルゲートトランジスタを製造する方法を得ることができる。
【００４９】
つまり、本発明は、プレーナ型ダブルゲートトランジスタ、および、半導体技術の公知の簡単な、費用効果的な部分工程を用いた、プレーナ型ダブルゲートトランジスタの製造方法に関するものである。本発明の個々の部分工程に関して、２つのゲート領域の制御効果によって短チャネル効果が劇的に低減されるプレーナ型ダブルゲートトランジスタが形成される。特に、ダブルゲートトランジスタを製造する際に従来から知られていないようにシリコンゲルマニウム炭素からなる層をソース／ドレイン領域として使用することにより、製造プロセスが簡略化される。さらに、シリコンゲルマニウム層（つまり、炭素を有していない層）を用いることも、このシリコンゲルマニウム層でのドーパントの拡散を劇的に低減するという利点を有している。
【００５０】
特にシリコンゲルマニウム炭素の使用は、従来の材料と比べて利点がある。１つの利点は、ドーパントの拡散、例えば、プレーナ型ダブルゲートトランジスタのチャネル領域におけるドーパントの拡散を劇的に低減するための適切な材料が、シリコンゲルマニウム炭素である、という点である。これにより、チャネル領域をより適切に、より信頼性を高く制御できる。第２の利点は、シリコンゲルマニウム炭素に対して選択的に作用するエッチング剤を使用できるので、製造プロセスにおいて、付加的な自由度が得られるという点にある。
【００５１】
本発明の方法における他の利点は、ソース／ドレイン領域がシリコンオンインシュレータ基板ウェハーの厚いケイ素層（つまり、絶縁体層の下に位置する層（キャリア層））の上に形成されている点である。一方、公知の方法では、ソース／ドレイン領域が、シリコンオンインシュレータ基板の薄いケイ素層（つまり、絶縁体層の上に位置するケイ素層）の上に形成されている。これにより、例えば機械的な応力が形成過程において低減されるので、ソース／ドレイン領域を生成する層の形成は、簡略化される。
【００５２】
本発明の実施形態を図に示し、以下に詳細に説明する。図１は、本発明にかかるダブルゲートトランジスタの配置を図示するプレーナ型ダブルゲートトランジスタの平面図である。図２は、本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタの第１のゲート領域の形成に用いられる部分工程後の本発明にかかる層構造を図示する断面図である。図３は、本発明の第１の実施形態における製造方法の、主としてチャネル領域およびソース／ドレイン領域の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図４は、本発明の第１の実施形態における製造方法の、主としてウェハーボンディングの作製に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図５は、本発明の第１の実施形態における製造方法の、主として第２のゲート領域の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図６は、本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタの絶縁の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図７Ａは、本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図７Ｂは、本発明の第２の実施形態における製造方法の、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。図８は、本発明にかかる他の製造方法の、主としてケイ化物層の形成に用いられる部分工程後の本発明にかかる層構造を図示する断面図である。図９は、本発明にかかる他の製造方法の部分工程による本発明にかかる層構造を図示する断面図であり、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられるものである。
【００５３】
図を参照して、本発明にかかるプレーナ型ダブルゲートトランジスタの製造方法の部分工程を、本発明の実施形態に基づき詳細に説明する。
【００５４】
図１は、本発明にかかるダブルゲートトランジスタ１００の配置を図示する平面図である。図１は、主として、ダブルゲートトランジスタ１００の配置、および、様々なフォトリソグラフィーの領域を、具体的に説明するために示される。かかるフォトリソグラフィーの領域について、後述する本発明にかかるダブルゲートトランジスタ１００をフォトリソグラフィーのマスクを用いて製造する方法において説明する。なお、図１では、全体を概観的に示すために、ダブルゲートトランジスタ１００全体の封止部は図示していない。
【００５５】
本発明のダブルゲートトランジスタ１００は、下部ゲート領域を有する。この下部ゲート領域は、図１では、覆い隠されており、好ましくは金属からなる第１接続部１０１および好ましくはケイ化物からなる第１接続領域１０２によってのみ示される。ダブルゲートトランジスタ１００はさらに、好ましくはポリシリコンからなる上部ゲート領域１０３を有する。上部ゲート領域１０３は、第２接続部１０４および第２接続領域１０５によって示される。第２接続部１０４は、好ましくは金属からなり、第２接続領域１０５は好ましくはケイ化物からなる。
【００５６】
図１に示されるダブルゲートトランジスタ１００は、さらに、封止部１０６を有している。封止部１０６は、上部ゲート領域１０３および下部ゲート領域１０１の領域を、外部と電気的に絶縁している。封止部１０６は、好ましくは、窒化ケイ素（Ｓｉ３Ｎ４）からなる。図１には、さらに、酸化ケイ素層１０７が示されている。第１酸化ケイ素層１０７は、下部ゲート領域の接続部１０１を封止し、またそれに伴い、下部ゲート領域を上部ゲート領域１０３に対して絶縁する役割を有する。
【００５７】
さらに、本発明のダブルゲートトランジスタ１００は、ドレイン領域１０８およびソース領域１０９を有する。ドレイン領域１０８およびソース領域１０９は、ともにＳｉ１−ｘＧｅｘＣｙからなる。ここで、ｘの値は好ましくは０．２〜０．４であり、ｙの値は好ましくは０．０２〜０．０５である。ソース領域１０９には、好ましくは金属からなる第３接続部１１０と、第３接続領域１１１とが備えられている。ドレイン領域１０８には、好ましくは金属からなる第４接続部１１２と、第４接続領域１１３とが備えられている。第４接続領域１１３は、ケイ化物からなることが好ましい。
【００５８】
図１には、活性領域の封止部１１４が示されている。なお、ここで、活性領域とは、ソース／ドレイン領域および図１には現われていないチャネル領域をいう。この封止部１１４は、ソース／ドレイン領域と外部との電気的な絶縁の役割を果たす。封止部１１４は、酸化ケイ素からなることが好ましい。
【００５９】
後に続く図面およびかかる図面に基づき説明されるプレーナ型ダブルゲートトランジスタの製造方法の理解をより容易にするために、図１中に、後で示される断面図がそれらに沿って切断されたことを示す線を示す。また、同様に、図１中に、プレーナ型ダブルゲートトランジスタの製造方法においてフォトリソグラフィー工程が施される領域を示す。
【００６０】
図１に示す線は、プレーナ型ダブルゲートトランジスタのゲート領域に沿ってのびる切断線Ｇ−Ｇ、および、プレーナ型ダブルゲートトランジスタのソース／ドレイン領域に沿ってのびる切断線Ｓ−Ｄである。さらに線１１５は、第１のフォトリソグラフィー工程で用いられるフォトリソグラフィーのマスクを示している。当該第１のフォトリソグラフィー工程では、プレーナ型ダブルゲートトランジスタの活性領域、すなわち、ソース／ドレイン領域およびチャネル領域の範囲が定められる。さらに線１１６は、第２フォトリソグラフィー工程で用いられるフォトリソグラフィーのマスクを示している。当該第２フォトリソグラフィー工程では、プレーナ型ダブルゲートトランジスタのゲート領域の領域の範囲が定められる。線１１７は、第３のフォトリソグラフィー工程で用いられるフォトリソグラフィーのマスクを示している。当該第３のフォトリソグラフィー工程では、プレーナ型ダブルゲートトランジスタの活性領域、すなわち、ソース／ドレイン領域およびチャネル領域の範囲が再度定められる。すなわち再規定（redefiniert）される。線１１８は、第４のフォトリソグラフィー工程で用いられるフォトリソグラフィーのマスクを示している。当該第４のフォトリソグラフィー工程では、プレーナ型ダブルゲートトランジスタの下部ゲート領域へのコンタクトホールの範囲が定められる。
【００６１】
図２は、本発明のプレーナ型ダブルゲートトランジスタ１００の製造方法の第１の部分工程後の、層構造２００の断面図である。なお、図２に示す断面図および図３ないし６に示す断面図は、図１の線Ｓ−Ｄに沿って示されたものである。個々の部分工程については後でより詳細に説明する。
【００６２】
本発明のプレーナ型ダブルゲートトランジスタの製造方法においては、基板として、従来から用いられているシリコンオンインシュレータ基板ウェハー（ＳＯＩウェハー）を用いた。当該基板は、第１のケイ素層２０１（キャリア）、第１酸化ケイ素層２０２（絶縁体）、および第２ケイ素層２０３を有する。後に、第１のフォトリソグラフィー工程により、ダブルゲートトランジスタの活性領域の範囲が定められる。すなわち、エッチング工程により、後の部分工程でその中に、ソース領域とドレイン領域とが形成される領域の範囲が定められる。ここで、図１では線１１５で示されるマスクに一致する第１のマスクを用いて、フォトレジストが、第２ケイ素層２０３上に塗布される。続いて、第２ケイ素層２０３は、第１のエッチング工程でエッチングされる。これにより、第２ケイ素層２０３のＭＥＳＡ構造が形成される。すなわち、第２ケイ素層２０３の壇状または台状の構造が形成される。かかる形状は、後に形成されるソース／ドレイン領域およびチャネル領域に適合するようになっている。続いて、フォトレジストの残りを除去する。埋もれている第１酸化ケイ素層２０２は、第１のエッチング工程において、エッチング停止層として用いることができる。
【００６３】
続いて、第１のエッチング工程により第２ケイ素層２０３が除去された領域に、第１窒化ケイ素層２０４が形成される。第１窒化ケイ素層２０４は、エピタキシーにより形成されることが好ましく、第２ケイ素層２０３と同じ厚みを有している。第１窒化ケイ素層２０４は、第１絶縁体として機能する。第１窒化ケイ素層２０４は、後に、形成されるプレーナ型ダブルゲートトランジスタのソース／ドレイン領域と、下部ゲート領域との間の電気的な絶縁、および、両ゲート領域相互間の絶縁のために封止部の役割を担う。第１窒化ケイ素層２０４は、特に、チャネル領域の絶縁およびチャネル領域の範囲決定の役割をも有する。そのようなチャネル領域は、後述する部分工程において、第２ケイ素層２０３から形成される。第１窒化ケイ素層２０４と第２ケイ素層２０３とは同じ厚みを有する。これにより、望まない間隔保持材、所謂スペーサの形成を防ぎ、続く平坦化工程を容易に行うことができる。第２ケイ素層２０３および、これに伴い形成された第１窒化ケイ素層２０４の厚みが、機械的な応力が生じる程大きい場合、第１窒化ケイ素層２０４上に酸化ケイ素からなる層を形成してもよい。これにより機械的な応力が減少する。第１窒化ケイ素層２０４は、後の工程でエッチング停止層として用いられる。
【００６４】
続いて、層構造の表面が平坦化されるが、その工程において第２ケイ素層２０３が停止層として用いられる。平坦化は、化学的機械研磨（ＣＭＰ）により行うことが好ましい。平坦化により、平面を得ることができるとともに、第２ケイ素層２０３と第１窒化ケイ素層２０４との厚みを同じにすることができる。
【００６５】
続く工程では、第２ケイ素層２０３を部分的に酸化することにより、第２酸化ケイ素層２０５を形成する。形成された第２酸化ケイ素層２０５は、後に、下部ゲート領域においてゲート絶縁層として機能する。続いて、第１ポリシリコン層２０６、第２窒化ケイ素層２０７、および、第２酸化ケイ素層２０８を形成する。第１ポリシリコン層２０６から後に下部ゲート領域が形成され、第２窒化ケイ素層２０７から後に下部ゲート領域の封止部が形成される。第２酸化ケイ素層２０８は、後のエッチング工程で、第２窒化ケイ素層２０７の保護層として用いることができる。
【００６６】
続いて第２フォトリソグラフィー工程が行われる。第２フォトリソグラフィー工程では、図１では線１１６により示される領域に一致する第２のマスクを用い、フォトレジストが塗布される。続いて、第２のエッチング工程で、第２酸化ケイ素層２０８、第２窒化ケイ素層２０７、および第１ポリシリコン層２０６がエッチングされる。エッチング停止層としてはここでは、下部ゲート領域のゲート絶縁層を構成する第２酸化ケイ素層２０５が用いられる。続いて、残りのフォトレジストが除去される。
【００６７】
次に、第３窒化ケイ素層２０９が形成される。この第３窒化ケイ素層２０９の形成は、整合的積層（konformen Abscheidens）により行うことが好ましい。続いて、第３窒化ケイ素層は、第３エッチング工程により、異方性を有するようにエッチングされる。これにより、窒化ケイ素からなるスペーサ２０９が形成される。第３エッチング工程では第２酸化ケイ素層２０５はエッチング停止層として用いられる。窒化ケイ素からなるスペーサ２０９は、下部ゲートの封止部としての役割を有する。続いて、第２酸化ケイ素層２０５を、第４のエッチング工程によりエッチングする。ここで、下部ゲート領域の封止部、すなわち、スペーサ２０９がマスクとしての役割を果たす。なお、第１ポリシリコン層２０６はドープされていることが好ましい。
【００６８】
図２に基づいて説明された部分工程により、プレーナ型ダブルゲートトランジスタの下部ゲート領域およびその封止部が、ＳＯＩウェハー上に形成される。
【００６９】
続いて、図３に基づき、プレーナ型ダブルゲートトランジスタの製造方法における、主としてチャネル領域およびソース／ドレイン領域の形成を行う部分工程について説明する。
【００７０】
図２に示される相構造から出発して、第２ケイ素層２０３を、第５のエッチング工程により、選択的に、異方性エッチングする。ここでは、下部ゲート領域、すなわち、スペーサ２０９がマスクとして機能する。エッチング停止層としては、ＳＯＩウェハーの第１酸化ケイ素層２０２が用いられる。続いて、選択的で異方性を有する第６エッチング工程により、第１窒化ケイ素層２０４をエッチングする。エッチング停止層としては、ＳＯＩウェハーの第１酸化ケイ素層２０２が用いられる。第６エッチング工程により、第１窒化ケイ素層２０４は、下部ゲート領域の下方に存在する領域を除いて全て除去される。この下部ゲート領域の下方に存在する領域は、切断線Ｓ−Ｄの後ろになるため、図３では見えていない。第１窒化ケイ素層２０４の残っている領域は、上述したように、後に形成されるプレーナ型ダブルゲートトランジスタのソース／ドレイン領域と、ゲート領域との間の電気的な絶縁、および、チャネル領域の絶縁のための役割を担う。
【００７１】
第６エッチング工程では、スペーサ２０９も、腐食剤に晒されることに留意しなければならない。これにより、スペーサ２０９は、腐食剤によりエッチングされうる。すなわち、スペーサ２０９の一部が窒化ケイ素から除去されうる。スペーサ２０９が下部ゲート領域の封止部すなわち絶縁体として足りることを確実にするためには、スペーサ２０９の形成時に、第６エッチング工程後においてもまだ絶縁のために十分な層が存在することを確認する。すなわち、スペーサ２０９の形成時に、スペーサ２０９が十分な厚さに形成されていることを確認する。または、それに代わる方法として、スペーサ２０９上に、薄い酸化ケイ素層を形成してもよい。かかる酸化ケイ素層により、第６エッチング工程時にスペーサ２０９が保護される。
【００７２】
第６エッチング工程に続いて、ＳＯＩウェハーの第１酸化ケイ素層２０２を、第７エッチング工程でエッチングする。このエッチングは、異方性を有するように行うことが好ましい。第７エッチング工程では、ＳＯＩウェハーの第１のケイ素層２０１をエッチング停止層として用いることができ、スペーサ２０９を再びマスクとして用いることができる。
【００７３】
続いて活性領域、すなわち、その中にソース領域およびドレイン領域が形成される領域において、選択的に、シリコンゲルマニウム炭素層３１０（ＳｉＧｅ：Ｃ）を形成する。シリコンゲルマニウム炭素層の形成は、エピタキシーによることが好ましい。原子比  ケイ素（Ｓｉ）：ゲルマニウム（Ｇｅ）は、４：１〜３：２の範囲内であり、かつ、炭素（Ｃ）の割合は、２〜５原子パーセントの範囲内である。選択的で、エピタキシャルなシリコンゲルマニウム炭素層３０１の形成により、第１のケイ素層２０１と、シリコンゲルマニウム炭素層３０１との間の機械的な応力の発生を防ぐことができる。これは、シリコンゲルマニウムおよび炭素の割合が適当に選択されていれば、物質の格子定数が相互に合致、言い換えれば、互いに大きく異ならないためである。
【００７４】
次に、上記層構造の上に、第４酸化ケイ素層３１１を形成し、続いて平坦化する。平坦化は、化学的機械研磨により行うことが好ましい。
【００７５】
図３に基づいて説明された部分工程により、プレーナ型ダブルゲートトランジスタのチャネル領域およびソース／ドレイン領域が形成される。ここで、上記チャネル領域は、ＳＯＩウェハーの第２ケイ素層２０３から形成される。
【００７６】
以下に、図４を参照して、プレーナ型ダブルゲートトランジスタの製造方法の部分工程について説明する。これらの部分工程は、主に、ウェハーボンディング工程を準備および実施する役割を果たしている。
【００７７】
図３の積層の第４酸化ケイ素層３１１は、平坦化された後、化学的に、または、プラズマを用いて活性化される。補助ウェハー４１２は、酸化ケイ素を含む厚い第５層４１３を備えている。補助ウェハー４１２の材料が、ケイ素であれば、第５酸化ケイ素層４１３は、補助ウェハー４１２を熱酸化することによって形成できる。図３に示す積層は、第４酸化ケイ素層３１１の平坦化された表面によって、補助ウェハー４１２の第５酸化ケイ素層４１３上にボンディングされている。以下の部分工程のために、積層が逆転される。したがって、図４以降は、積層が、以下の図では逆転して示されている。その結果、図４では、図３に対して上下が逆転している。
【００７８】
以下に、図５を参照して、プレーナ型ダブルゲートトランジスタの製造方法の部分工程について説明する。これらの部分工程は、主に、プレーナ型ダブルゲートトランジスタの第２ゲート領域を形成する役割を果たしている。
【００７９】
図４の積層から、ＳＯＩウェハーの第１ケイ素層２０１（キャリア層）を除去する。このことを、研削またはいわゆるスマートカットによって実施することが好ましい。続いて、第８エッチング工程では、第１ケイ素層２０１の残留物を、アルカリ性溶液によって選択的にエッチバックする。エッチバックを、例えば、エチレンジアミンピロカテコール（ＥＤＰ）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）またはコリン（２ヒドロキシエチルトリメチルアンモニウムヒドロキシド）を用いて行ってもよい。ゲルマニウム含有量が、２０％を上回っていれば、上記エッチング溶液は、シリコンゲルマニウムに対して高い選択性を有している。さらに、大抵のアルカリ性溶液に対しては、ケイ素炭素も、エッチング停止剤として良好に適している。高い選択性によって、第１ケイ素層２０１の可能性のある残留物を除去するために使用される第８エッチング工程は、非常に簡易化される。特に、アルカリ性の溶液を用いてエッチングを行う場合は、窒化ケイ素および酸化ケイ素も、エッチング停止剤として作用する。
【００８０】
以下では、第１酸化ケイ素層２０２を、第９エッチング工程で除去する。このためには、ケイ素、シリコンゲルマニウム炭素および窒化ケイ素に対して選択性のあるエッチング剤を使用する。この工程によって、第２ゲート領域（すなわち、上部ゲート領域）の形成される領域の範囲を定める。第９エッチング工程によって、第２ゲート領域の自己整合が確実となる。なぜなら、このエッチング工程では、下部ゲート領域のちょうど上側に配置されている第１酸化ケイ素層２０２だけがエッチングされるからである。エッチング停止剤として、チャネル領域の第２ケイ素層２０３、ソース／ドレイン領域を形成するシリコンゲルマニウム炭素層３１０、および、第１窒化ケイ素層２０４が作用する。第１窒化ケイ素層２０４は、下部ゲート領域２０６の上側に依然として存在し、図５では見えない。なぜなら、第１窒化ケイ素層２０４は、図５の展望方向では、積層を切断する交線の後ろ側にあるからである。なお、この交線に沿って積層が切断されている。この場合、第１窒化ケイ素層２０４の厚みは、既述のように、第２ケイ素層２０３の厚みと同じである。このことは、第１平坦化工程によって確実となっている。この場合、シリコンゲルマニウム炭素層３１０は、エッチングされる領域の側方境界を形成し、この境界によって、製造方法の自己整合を補助する。
【００８１】
続いて、窒化ケイ素を含む第４層５１４を、第９エッチング工程でエッチバックされた領域に形成する。第１０エッチング工程における後続の異方性エッチングによって、この第４窒化ケイ素層５１４から、スペーサを形成する。スペーサは、第２ゲート領域（すなわち、上部ゲート領域）を封入する機能を果たす。窒化ケイ素を含む第４層５１４を形成する前に、同じ領域に、酸化ケイ素層を形成することが好ましい。
【００８２】
続いて、酸化工程を実施する。酸化工程は、部分的な酸化によって、ダブルゲートトランジスタのチャネル領域を形成する第２ケイ素層２０３から、ゲート絶縁層として機能する第６酸化ケイ素層５１５を形成する役割を果たす。さらに、この場合は、シリコンゲルマニウム炭素層３１０を部分的に酸化することにより、薄い第７酸化ケイ素層５１６を形成する。第７酸化ケイ素層５１６は、ドーピング工程のときに拡散を防止でき、数ｎｍの厚みを有している。
【００８３】
続いて、第２ポリシリコン層５１７を形成する。この第２ポリシリコン層５１７を、その後、化学的機械研磨によって平坦化することが好ましい。薄い第７酸化ケイ素層５１は、平坦化工程のときに、停止部としての機能を果たせる。第２ポリシリコン層５１７は、ダブルゲートトランジスタの第２ゲート領域（すなわち、上部ゲート領域）を形成する。続いて、第２ポリシリコン層５１７（すなわち、上部ゲート領域）を、軽くエッチバックすることが好ましい。このことにより、上部ゲート領域５１７とソース／ドレイン領域を形成するシリコンゲルマニウム炭素層３１０との間に生じる可能性のある短絡を防止できる。
【００８４】
図５を参照して説明された部分工程によって、第２（すなわち、上部）ゲート領域の形成が終了する。
【００８５】
続いて、図６を参照して、プレーナ型ダブルゲートトランジスタの製造方法の部分工程について説明する。これらの工程は、主に、ダブルゲートトランジスタの絶縁を形成する役割を果たす。
【００８６】
シリコンゲルマニウム炭素層３１０で形成されるソース／ドレイン領域、および、第２ポリシリコン層５１７で形成される上部ゲート領域を、続いてドーピングする。このとき、薄い第７酸化ケイ素層５１６を通る充分なエネルギーによってソース／ドレイン領域のドーピングが行われる。この場合、第７酸化ケイ素層５１６を、いわゆるスクリーン酸化物層（Streuoxidschicht）として使用する。このスクリーン酸化物層によって、ソース／ドレイン領域中のドーピング原子を均一に分散できる。続いて、第１１選択性エッチング工程によって、薄い第７酸化ケイ素層５１６を除去する。
【００８７】
続いて、第１２エッチング工程では、シリコンゲルマニウム炭素層３１０を、僅かに選択的にエッチバックする。第１２エッチング工程によって、上部ゲート領域５１７とソース／ドレイン領域を形成するシリコンゲルマニウム炭素層３１０との間に生じる可能性のある短絡が防止される。
【００８８】
続いて、第３フォトリソグラフィー工程を実施する。この工程によって、活性領域の範囲を新たに定め、第２絶縁を実施する。なお、第２絶縁によって、全体的なダブルゲートトランジスタを完全に絶縁できる。第３フォトリソグラフィー工程のために、フォトレジストを、第３マスクを使用して塗布する。第３マスクは、図１の線１１７に対応している。フォトレジストを塗布して現像した後、第１３エッチング工程で、シリコンゲルマニウム炭素層３１０の一部をエッチングする。エッチング停止剤として、第５酸化ケイ素層４１３が機能する。続いて、フォトレジストの残留物を除去し、酸化ケイ素を含む厚い第８層６１８を積層に堆積する。第８酸化ケイ素層６１８は、全体的なダブルゲートトランジスタを確実に外部から絶縁する層である。
【００８９】
続いて、図７Ａおよび図７Ｂを参考にして、プレーナ型ダブルゲートトランジスタの２つのゲート領域をどのようにして接触できるかという代替形態について説明する。図７Ａおよび図７Ｂに示す断面は、この場合、図１の線Ｇ−Ｇに沿ったものである。
【００９０】
図７Ａを参考にして、一実施例について説明する。この実施例では、上部ゲート領域５１７のために、第１接続部を形成する。また、この図では、下部ゲート領域２０６のために、第２接続部を形成する。したがって、上部ゲート領域５１７および下部ゲート領域２０６に、異なる電圧が印加される。このことは、例えば、プレーナ型ダブルゲートトランジスタを、２つのビットを相互に独立して記憶できるメモリセルとして使用したようがよい場合に有利である。
【００９１】
図６に示すような積層に鑑みて、第４フォトリソグラフィー工程を実施する。第４フォトリソグラフィー工程のために、図１の線１１８に相当する第４マスクを使用して、フォトレジストを塗布する。続いて、異方性の第１４エッチング工程を実施する。異方性の第１４エッチング工程は、下部ゲート領域２０６に対する接続が続いて形成される、第８酸化ケイ素層６１８の部分領域を除去する。このとき、上部ゲート領域の第２ポリシリコン層５１７は、エッチング停止層として機能する。続いて、上部ゲート領域５１７の露出した領域にある第２ポリシリコン層５１７を、異方性の第１５エッチング工程で除去する。この場合、第１窒化ケイ素層２０４を、エッチング停止層として使用する。
【００９２】
続いて、依然として存在しているフォトレジスト残留物を除去する。続いて、第２ポリシリコン層５１７の制御された熱酸化を実施する。この酸化は、第１５エッチング工程で露出された、第２ポリシリコン層５１７の領域を、第９酸化ケイ素層７１９となるように酸化する。第９酸化ケイ素層７１９は、第１ゲート領域２０６のための接続を第２ゲート領域から絶縁する役割を果たす。その結果、２つのゲート領域の間に短絡は生じず、その結果、２つのゲート領域に、異なる電圧を印加できる。
【００９３】
続いて、異方性の第１６エッチング工程では、第１５エッチング工程で露出された、第１窒化ケイ素層２０４の領域を除去する。このことにより、下部ゲート領域２０６（すなわち、第１ポリシリコン層２０６の一部）が露出される。第１６エッチング工程のためのエッチング停止部として、下部ゲート領域の第１ポリシリコン層２０６を使用する。続いて、薄い金属層を、第１６エッチング工程によって露出された、下部ゲート領域２０６の領域に形成し、下部ゲート領域２０６の第１ポリシリコン層２０６を、ケイ化する。その結果、第１ケイ化物層７２０が形成される。この第１ケイ化物層７２０は、下部ゲート領域２０６の接続の接続抵抗を低減する。続いて、第１ケイ化物層７２０上に、第１金属層７２１を形成する。この第１金属層７２１は、下部ゲート領域２０６のための接続部である。
【００９４】
上記部分工程によって、下部ゲート領域２０６の接続が終了する。
【００９５】
続いて、第２ポリシリコン層５１７（すなわち、上部ゲート５１７）の接続を、同じように形成する。この場合、第２ケイ化物層７２２および第２金属層７２３が形成される。
【００９６】
上部ゲート領域５１７の接続を形成するために、第５フォトリソグラフィー工程を実施する。このため、図１の第２接続領域１０５の輪郭線にほぼ相当する第５マスクを使用して、フォトレジストを塗布する。続いて、第１７異方性エッチング工程を実施する。第１７異方性エッチング工程は、上部ゲート領域５１７用の接続が続いて形成される、第５酸化ケイ素層５１３の部分領域を除去する。この場合、上部ゲート領域の第２ポリシリコン層５１７が、エッチング停止層の機能を果たしている。
【００９７】
その後、薄い金属層を、第１７エッチング工程で露出された、上部ゲート領域５１７の領域に形成し、上部ゲート領域の第２ポリシリコン層５１７をケイ化する。このことにより、第２ケイ化物層７２２が形成される。第２ケイ化物層７２２は、上部ゲート領域５１７の接続の接触抵抗を低減する。その後、第２ケイ化物層７２２上に、第２金属層７２３を形成する。第２金属層７２３は、上部ゲート領域５１７のための接続部である。
【００９８】
図７Ａを参考にして説明した、プレーナ型ダブルゲートトランジスタの製造方法の部分工程によって、プレーナ型ダブルゲートトランジスタが形成される。
【００９９】
図７Ｂを参考にして、一実施例について説明する。この実施例では、上部ゲート領域５１７および、下部ゲート領域２０６のために、共通の接続を形成する。その結果、上部ゲート領域５１７と、下部ゲート領域２０６とに、同じ電圧が印加され、２つのゲート領域の制御作用を、チャネル領域用のために使用できる。
【０１００】
図６に示す積層に鑑みて、第６フォトリソグラフィー工程を実施する。第６フォトリソグラフィーのために、図１の線１１８に相当する第４マスクを使用して、フォトレジストを塗布する。その後、第１８異方性エッチング工程を実施する。第１８異方性エッチング工程は、２つのゲート領域のための接続が続いて形成される、第５酸化ケイ素層５１３の部分領域を除去する。このとき、上部ゲート領域の第２ポリシリコン層５１７は、エッチング停止層としての機能を果たす。その後、上部ゲート領域の露出した領域にある第２ポリシリコン層５１７を、第１８異方性エッチング工程で除去する。この場合、第１窒化ケイ素層２０４を、エッチング停止層として使用する。
【０１０１】
続いて、依然として存在するフォトレジスト残留物を除去する。その後、薄い第３金属層を、第２ポリシリコン層５１７の露出した領域に塗布し、第２ポリシリコン層５１７の露出領域をケイ化する。このことにより、第３ケイ化物層７２４が形成される。この第３ケイ化物層７２４は、上部ゲート領域５１７の接続の接触抵抗を低減する。
【０１０２】
その後、第１９異方性エッチング工程で、第１８エッチング工程で露出された、第１窒化ケイ素層２０４の領域を除去する。このことにより、下部ゲート（すなわち、第１ポリシリコン層２０６の一部）が露出する。エッチング停止部として、第１９エッチング工程のためには、下部ゲート領域の第１ポリシリコン層２０６を使用する。その後、薄い金属層を、第１９エッチング工程で露出された、下部ゲート領域の領域に形成し、下部ゲート領域の第１ポリシリコン層２０６をケイ化する。このことにより、第４ケイ化物層７２５が形成される。第４ケイ化物層７２５は、下部ゲート領域２０６の接続の接触抵抗を低減する。その後、第４ケイ化物層７２５上に、第３金属層７２６を形成する。第３金属層は、下部ゲート領域２０６のための接続部である。第３ケイ化物層７２４と第４ケイ化物層７２５とを形成するために行われる別々の２つのケイ化工程の代わりに、第３ケイ化物層７２４および第４ケイ化物層７２５を、単一のプロセス工程（すなわち、単一のケイ化工程）によって形成してもよい。すなわち、第１９異方性エッチング工程の前には、第３ケイ化物層７２４を形成するためのケイ化を行わない。
【０１０３】
既述の部分工程によって、２つのゲート領域の接続が終了し、プレーナ型ダブルゲートトランジスタが形成される。
【０１０４】
図８および図９を参考にして、代替の方法について説明する。
【０１０５】
ここで説明される代替の方法工程は、図２および図５に関連して説明された方法工程と同じである。図６および図７Ｂに関連して説明した方法に対して変更がなされる。ここで説明する代替の方法の本質的な相違点は、ゲルマニウムケイ素炭素を含む層３１０と、下部ゲート領域２０６と、上部ゲート領域５１７とを、１つのケイ化工程で共通してケイ化する点である。このため、第８酸化ケイ素層６１８を形成する前に、エッチング工程を実施する。このエッチング工程で、第１ポリシリコン層２０６の部分領域を露出することにより、第１ポリシリコン層２０６（すなわち、下部ゲート領域２０６）の接続が設けられる。
【０１０６】
その後、１つの共通のケイ化工程で、ケイ化物層８２７を、第１ポリシリコン層２０６とシリコンゲルマニウム炭素層３１０と第２ポリシリコン層５１７との露出した部分領域上に形成する。その後、第８酸化ケイ素層６１８を形成する。その結果、図８に示す積層８００が形成される。
【０１０７】
ここで説明する代替の方法のほかの工程を、図７Ｂに関連して上記で説明した方法に相当して実施する。その結果、図１の断面Ｇ−Ｇでは、図９に記載のダブルゲート電界効果トランジスタとなる。
【０１０８】
要するに、本発明は、既知の簡単かつコスト効率のよい半導体技術の部分工程を起用する、プレーナ型自己整合ダブルゲートトランジスタの製造方法に関するものである。単一の部分工程を本発明に基づいて組み合わせることにより、２つのゲート領域の制御作用によって短絡を劇的に低減するプレーナ型ダブルゲートトランジスタが製造される。さらに、ダブルゲートトランジスタの製造時に従来は知られていなかった「シリコンゲルマニウム炭素を含む層を、ソース／ドレイン領域としての使用する」ということにより、製造プロセスが簡易化される。シリコンゲルマニウムの使用、および、特にシリコンゲルマニウム炭素の使用は、従来の材料と比べて、利点を有している。利点とは、シリコンゲルマニウム炭素が、ドーピング剤の拡散（例えば、チャネル領域へのドーピング剤の拡散）を抑制、または、少なくとも、劇的に低減するために適切な材料だという点である。その結果、より良好な、より信頼性のおける、チャネル領域の制御が可能となる。第２の利点は、シリコンゲルマニウム炭素に対して選択的に作用するエッチング剤を使用できるので、製造プロセスに更なる可能性が出てくる点である。シリコンゲルマニウム炭素に関するエッチング剤の選択性を利用することで、製造プロセスにおける新しい自由度が現れる。
【０１０９】
本発明の方法の更なる利点は、ソース／ドレイン領域が、シリコンオンインシュレータ基板ウェハーの厚いケイ素層（すなわち、絶縁層の下側に存在する層（キャリア層））の上に形成される点である。一方、既知の方法では、ソース／ドレイン領域が、シリコンオンインシュレータ基板の薄いケイ素層（すなわち、絶縁層の上側に存在するケイ素層）の上に形成される。このことが、ソース／ドレインを生成する層の形成を簡易化する。なぜなら、形成時に例えば機械的な応力が低減されるからである。
【図面の簡単な説明】
【０１１０】
【図１】本発明にかかるダブルゲートトランジスタの配置を図示するプレーナ型ダブルゲートトランジスタの平面図である。
【図２】本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタの第１のゲート領域の形成に用いられる部分工程後の本発明にかかる層構造を図示する断面図である。
【図３】本発明の第１の実施形態における製造方法の、主としてチャネル領域およびソース／ドレイン領域の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図４】本発明の第１の実施形態における製造方法の、主としてウェハーボンディングの作製に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図５】本発明の第１の実施形態における製造方法の、主として第２のゲート領域の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図６】本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタの絶縁の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図７Ａ】本発明の第１の実施形態における製造方法の、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図７Ｂ】本発明の第２の実施形態における製造方法の、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられる追加的な部分工程後の本発明にかかる層構造を図示する断面図である。
【図８】本発明にかかる他の製造方法の、主としてケイ化物層の形成に用いられる部分工程後の本発明にかかる層構造を図示する断面図である。
【図９】本発明にかかる他の製造方法の部分工程による本発明にかかる層構造を図示する断面図であり、主としてダブルゲートトランジスタのゲート領域における接続の形成に用いられるものである。
【符号の説明】
【０１１１】
１００    プレーナ型ダブルゲートトランジスタ
１０１    第１接続部金属
１０２    第１接続領域ケイ化物
１０３    上部ゲート領域
１０４    第２接続部金属
１０５    第２接続領域ケイ化物
１０６    窒化ケイ素からなる封止部
１０７    酸化ケイ素からなる封止部
１０８    ドレイン領域
１０９    ソース領域
１１０    第３接続部
１１１    第３接続領域
１１２    第４接続部
１１３    第４接続領域
１１４    酸化ケイ素からなるソース／ドレイン領域の封止部
１１５    第１フォトリソグラフィー用マスク
１１６    第２フォトリソグラフィー用マスク
１１７    第３フォトリソグラフィー用マスク
１１８    第４フォトリソグラフィー用マスク
２００    層構造
２０１    第１ケイ素層
２０２    第１酸化ケイ素層
２０３    第２ケイ素層
２０４    第１窒化ケイ素層
２０５    第２酸化ケイ素層（ゲート酸化物）
２０６    第１ポリシリコン層（第１のゲート）
２０７    第２窒化ケイ素層
２０８    第２酸化ケイ素層
２０９    第３窒化ケイ素層（スペーサ）
３１０    シリコンゲルマニウム炭素からなる層
３１１    第４酸化ケイ素層
４１２    補助ウェハー
４１３    第５酸化ケイ素層
５１４    第４窒化ケイ素層
５１５    第６酸化ケイ素層（ゲート酸化物）
５１６    第７酸化ケイ素層
５１７    第２ポリシリコン層
６１８    第８酸化ケイ素層
７１９    第９酸化ケイ素層
７２０    第１ケイ化物層
７１２    第１金属層
７２２    第２ケイ化物層
７２３    第２金属層
７２４    第３ケイ化物層
７２５    第４ケイ化物層
７２６    第３金属層
８２７    ケイ化物層
９２８    金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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