(57)【要約】【課題】  リーク電流を増加させることなく半導体増幅装置の効率を向上させる。【解決手段】  ＳＯＩ基板２０のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのそれぞれにＬＤＭＯＳＦＥＴが形成されている。ＬＤＭＯＳＦＥＴのソースは、ｐ-型半導体層２３および絶縁層２２を貫通するｎ型打抜き層２５を介して基板２１および裏面電極７２に電気的に接続されている。ｎ型打抜き層２５とｐ-型半導体層２３およびｐ型ウエル２８とは、ＰＮ接合が形成されることによって電気的に分離されている。ｐ型ウエル２８に形成されたｐ+型半導体領域４１は、プラグ５３ｃを介してベース電極５４ｃが電気的に接続されている。ＬＤＭＯＳＦＥＴのベース電位とソース電位とは独立に制御され、ＬＤＭＯＳＦＥＴのオン時にはベース電位をソース電位よりも高くし、オフ時にはベース電位をソース電位と等しくする。【選択図】  図４
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを含む半導体装置であって、
半導体基板と、
前記半導体基板の第１主面上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の半導体層と、
前記半導体層に形成され、前記ＭＩＳＦＥＴのソースとして機能する、前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記第１半導体領域に隣接し、前記半導体層および前記絶縁層を貫通して前記半導体基板に到達するように形成され、前記第１半導体領域と前記半導体基板とを電気的に接続する第１導電体部と、
前記半導体層上に形成され、前記半導体層に電気的に接続された第２導電体部と、
を有し、
前記第１導電体部と前記半導体層とが電気的に分離されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴはＬＤＭＯＳＦＥＴであり、
更に、前記半導体基板の前記第１主面とは反対の第２主面上に形成された裏面電極を有し、
前記裏面電極は前記第１導電体部および前記第１半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板、前記絶縁層および前記半導体層によってＳＯＩ基板が構成されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記半導体層に形成された第１導電型のウエル領域を更に有し、
前記ＭＩＳＦＥＴのチャネル領域は前記ウエル領域に形成され、
前記第１半導体領域は前記ウエル領域に形成され、
前記第２導電体部は、前記ウエル領域上に形成されて前記ウエル領域と電気的に接続され、
前記第１導電体部と前記ウエル領域とが電気的に分離されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１導電体部は第２導電型の半導体からなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１導電体部と前記半導体層の間にはＰＮ接合が形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記半導体基板は第２導電型の半導体基板からなることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記第１導電体部は金属材料からなることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１導電体部と前記半導体層の間にはショットキ接合が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記半導体装置は携帯電話に搭載され、
前記ＭＩＳＦＥＴは増幅回路を形成していることを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記半導体層の電位と前記ＭＩＳＦＥＴのソースの電位とが独立に制御されることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体層の電位は前記第２導電体部から供給され、前記ソースの電位は前記裏面電極から供給されることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記ＭＩＳＦＥＴのオン時には、前記半導体層の電位を前記ＭＩＳＦＥＴのソースの電位よりも高くすることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記ＭＩＳＦＥＴのオフ時には、前記半導体層の電位を前記ＭＩＳＦＥＴのソースの電位と同じにすることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記半導体層の電位と前記ＭＩＳＦＥＴのソースの電位とを独立に制御することによって、前記ＭＩＳＦＥＴのしきい値電圧が制御されることを特徴とする半導体装置。
【請求項１６】
第１および第２ＭＩＳＦＥＴを含む半導体装置であって、
半導体基板と、
前記半導体基板の第１主面上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の半導体層と、
前記半導体層に形成され、その底部が前記第１絶縁層に到達する素子分離領域であって、前記第１ＭＩＳＦＥＴが形成された第１領域の前記半導体層と前記第２ＭＩＳＦＥＴが形成された第２領域の前記半導体層とを電気的に分離する素子分離領域と、
前記第１領域の前記半導体層に形成され、前記第１ＭＩＳＦＥＴのソースとして機能する、前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記第１半導体領域に隣接し、前記半導体層および前記絶縁層を貫通して前記半導体基板に到達するように形成され、前記第１半導体領域と前記半導体基板とを電気的に接続する第１導電体部と、
前記第１領域の半導体層上に形成され、前記第１領域の前記半導体層に電気的に接続された第２導電体部と、
前記第２領域の前記半導体層に形成され、前記第２ＭＩＳＦＥＴのソースとして機能する、第２導電型の第２半導体領域と、
前記第２半導体領域に隣接し、前記半導体層および前記絶縁層を貫通して前記半導体基板に到達するように形成され、前記第２半導体領域と前記半導体基板とを電気的に接続する第３導電体部と、
前記第２領域の半導体層上に形成され、前記第２領域の前記半導体層に電気的に接続された第４導電体部と、
を有し、
前記第１導電体部と前記第１領域の前記半導体層とが電気的に分離され、前記第３導電体部と前記第２領域の前記半導体層とが電気的に分離されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１領域の前記半導体層の電位と前記第１ＭＩＳＦＥＴのソースの電位とが独立に制御され、前記第２領域の前記半導体層の電位と前記第２ＭＩＳＦＥＴのソースの電位とが独立に制御されることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、
前記第１ＭＩＳＦＥＴのしきい値電圧と前記第２ＭＩＳＦＥＴのしきい値電圧が独立に変更可能であることを特徴とする半導体装置。
【請求項１９】
配線基板と、前記配線基板上に搭載された半導体チップとを有する半導体装置であって、
前記半導体チップは、
半導体基板と、
前記半導体基板の第１主面上に形成された絶縁層と、
前記絶縁層上に形成された第１導電型の半導体層と、
前記半導体層に形成されたＬＤＭＯＳＦＥＴとを有し、
前記半導体層に形成され前記ＬＤＭＯＳＦＥＴのソースとして機能する前記第１導電型とは反対の第２導電型の第１半導体領域は、前記第１半導体領域に隣接し前記半導体層および前記絶縁層を貫通して前記半導体基板に到達するように形成された第１導電体部を介して前記半導体基板に電気的に接続され、
前記第１導電体部と前記半導体層とは電気的に分離され、
前記半導体層の電位と前記ＬＤＭＯＳＦＥＴのソースの電位とが独立に制御されることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記ＬＤＭＯＳＦＥＴのオン時には、前記半導体層の電位を前記ＭＩＳＦＥＴのソースの電位よりも高くすることを特徴とする半導体装置。
【請求項２１】
ＳＯＩ基板に形成されたソース領域、ドレイン領域およびゲート電極からなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁層を介して第１導電型の半導体層が形成された前記ＳＯＩ基板を準備する工程、
（ｂ）前記半導体層および前記絶縁層を貫通してその底部が前記半導体基板に到達する溝を形成する工程、
（ｃ）前記溝内に前記第１導電型とは反対の第２導電型の半導体からなる第１導電体部を形成する工程、
（ｄ）前記半導体層上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程、
（ｆ）前記半導体層に、第２導電型の前記ドレイン領域を形成し、前記第１導電体部に隣接する第２導電型の前記ソース領域を形成する工程、
（ｇ）前記半導体層上に前記ゲート電極を覆うように第１絶縁膜を形成する工程、
（ｈ）前記第１絶縁膜に、その底部で前記半導体層の一部を露出する開口部を形成する工程、
（ｉ）前記開口部内に第２導電体部を形成する工程、
を有し、
前記第１導電体部を介して前記ソース領域と前記半導体基板とが電気的に接続され、
前記第２導電体部は前記半導体層に電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項２２】
ＳＯＩ基板に形成されたソース領域、ドレイン領域およびゲート電極からなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁層を介して第１導電型の半導体層が形成された前記ＳＯＩ基板を準備する工程、
（ｂ）前記半導体層上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程、
（ｄ）前記半導体層に前記第１導電型とは反対の第２導電型の前記ソース領域および前記ドレイン領域を形成する工程、
（ｅ）前記半導体層上に前記ゲート電極を覆うように第１絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜、前記半導体層および前記絶縁層を貫通してその底部が前記半導体基板に到達する溝を前記ソース領域に隣接して形成する工程、
（ｇ）前記第１絶縁膜に、その底部で前記半導体層の一部を露出する開口部を形成する工程、
（ｈ）前記溝内に金属材料からなる第１導電体部を形成し、前記開口部内に前記第１導電体部と同じ金属材料からなる第２導電体部を形成する工程、
を有し、
前記第１導電体部を介して前記ソース領域と前記半導体基板とが電気的に接続され、
前記第２導電体部は前記半導体層に電気的に接続されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高周波電力増幅器、高周波電力増幅器に搭載される半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００１−２４４４７６号公報には、ＭＯＳＦＥＴを、酸化物の中間層及び基板の層上に重なる比較的薄い活性層を有するＳＯＩ（silicon on insulator）素子として製造し、ＭＯＳＦＥＴを横型デバイスとし、活性層の表面から層を貫通して基板中に延在している導電性プラグによって、素子の裏側からソースに対して電気的接触を確立する技術が記載されている（特許文献１参照）。
【０００５】
また、特開２００３−２０３９８７号公報には、ＳＯＩ基板の素子形成領域を取り囲むように溝を形成し、側壁に厚い酸化膜を形成した上で多結晶シリコンで埋め込み、トレンチ分離層を形成することで、ＭＯＳ型素子のゲート絶縁膜が劣化するのを防止する技術が記載されている（特許文献２参照）。
【０００６】
また、特開２０００−３２３７１９号公報には、ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴに関する技術が記載されている（特許文献３参照）。
【０００７】
また、特開平７−３３５８１１号公報には、ＳＯＩ構造を有する半導体チップを採用してリードフレームで製造する半導体装置に関する技術が記載されている（特許文献４参照）。
【特許文献１】特開２００１−２４４４７６号公報
【特許文献２】特開２００３−２０３９８７号公報
【特許文献３】特開２０００−３２３７１９号公報
【特許文献４】特開平７−３３５８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
移動体通信装置のＲＦパワーモジュールの電力増幅回路に用いられる増幅素子として、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００９】
これらの増幅素子のうち、ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。
【００１０】
携帯電話の多機能化やグローバル化などにより、ＲＦパワーモジュールおよびそれに用いられる増幅素子（増幅用の半導体チップ）に要求される性能は年々高まってきている。例えば、ＲＦパワーモジュールに用いられる増幅素子（増幅用の半導体チップ）の性能評価では、電力効率が高いことなどが重要視され、特にＷ−ＣＤＭＡ方式の携帯電話で使用する場合などには、ＡＣＰＲ（隣接チャネル漏洩電力）一定での電力効率が高いことが性能の指針となっている。従って、これら性能をより向上させたＲＦパワーモジュールおよびそれに用いられる増幅素子（増幅用の半導体チップ）を提供することが求められている。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板上に絶縁層を介して半導体層を形成したＳＯＩ基板にＭＩＳＦＥＴを形成し、ＳＯＩ基板の絶縁層を貫通する打抜き層でＭＩＳＦＥＴのソースと半導体基板とを電気的に接続し、打抜き層と半導体層とを電気的に分離したものである。
【００１５】
また、本発明は、半導体基板上に絶縁層を介して半導体層を形成したＳＯＩ基板にＭＩＳＦＥＴを形成し、ＳＯＩ基板の絶縁層を貫通する打抜き層でＭＩＳＦＥＴのソースと半導体基板とを電気的に接続し、打抜き層と半導体層とを電気的に分離し、ＭＩＳＦＥＴのソースの電位とベース層の電位とを独立に制御するものである。
【００１６】
また、本発明は、半導体基板上に絶縁層を介して半導体層を形成したＳＯＩ基板にＭＩＳＦＥＴを形成し、ＳＯＩ基板の絶縁層を貫通する打抜き層でＭＩＳＦＥＴのソースと半導体基板とを電気的に接続し、打抜き層と半導体層とを電気的に分離し、半導体層上に導電体部を設けたものである。
【００１７】
また、本発明は、半導体基板上に絶縁層を介して半導体層を形成したＳＯＩ基板にＭＩＳＦＥＴを形成し、ＳＯＩ基板の絶縁層を貫通する打抜き層でＭＩＳＦＥＴのソースと半導体基板とを電気的に接続し、打抜き層と半導体層とを電気的に分離した半導体チップを配線基板に搭載し、前記半導体層の電位とＬＤＭＯＳＦＥＴのソースの電位とを独立に制御するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
半導体装置の性能を向上させることができる。
【００２０】
また、半導体装置のリーク電流を増加させることなく電力効率を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態１は、例えばＧＳＭ方式やＷ−ＣＤＭＡ方式のネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュールなどに搭載される半導体装置である。
【００２５】
図１は、本実施の形態１のＲＦパワーモジュール（高周波電力増幅装置、高周波電力増幅器、半導体装置）１を構成する増幅回路を簡易的に示す回路図（簡易回路図、回路ブロック図）である。
【００２６】
図１に示されるように、ＲＦパワーモジュール１の増幅回路の回路構成は、２つの増幅段（増幅回路）１０１，１０２と、増幅段１０１，１０２にバイアス電圧を印加するバイアス回路１０３と、各増幅段１０１，１０２の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧Ｖｄｄを生成する電源回路（電源制御回路）１０４と、入力端子（入力電力用の端子）１０５とドライバ段（初段）の増幅段１０１との間の整合回路（入力整合回路）１０６と、出力端子（出力電力用の端子）１０７と出力段（最終段）の増幅段１０２との間の整合回路（出力整合回路）１０８と、増幅段１０１，１０２間の整合回路（段間整合回路）１０９とを有している。
【００２７】
ＲＦパワーモジュール１の入力端子１０５に入力された入力信号（ＲＦ入力信号、入力電力）は、整合回路１０６を経てドライバ段の増幅段１０１に入力されて増幅され、増幅段１０１の出力は整合回路１０９を経て出力段の増幅段１０２に入力されて増幅され、増幅段１０２の出力は整合回路１０８を経て出力端子１０７から出力信号（ＲＦ出力信号、出力電力）として出力される。
【００２８】
各増幅段１０１，１０２はｎチャネル型ＬＤＭＯＳＦＥＴにより形成されている。上記のように２段の増幅段１０１，１０２により電力増幅回路が形成されているので、２個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段１０１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が従属接続した回路構成となっている。なお、本実施の形態では、２段の増幅段１０１，１０２が接続（多段接続）されて電力増幅回路を形成しているが、他の形態として、３段以上の増幅段を接続（多段接続）して電力増幅回路を形成することも可能であり、この場合、３個以上のｎチャネル型ＬＤＭＯＳＦＥＴが従属接続した回路構成となる。
【００２９】
このように、ＲＦパワーモジュール１の電力増幅回路は、２段の増幅段１０１，１０２として２つのＬＤＭＯＳＦＥＴ（後述するＬＤＭＯＳＦＥＴ回路１２１，１２２に対応）を順次従属接続した回路構成を有しており、この電力増幅回路の出力レベルは、上記バイアス回路１０３および電源回路１０４から供給される電源電圧Ｖｄｄによって制御される。ここでは、その電源電圧Ｖｄｄが増幅段１０１，１０２を構成する２つのＬＤＭＯＳＦＥＴ（後述するＬＤＭＯＳＦＥＴ回路１２１，１２２に対応）の各々のドレイン電極に供給されるようになっている。
【００３０】
バイアス回路１０３は、各増幅段１０１，１０２に印加するバイアス電圧を独立に制御できるように構成されている。すなわち、バイアス回路１０３は、ドライバ段の増幅段１０１のゲートバイアス電圧Ｖｇ１（すなわち増幅段１０１を構成するＬＤＭＯＳＦＥＴのゲート電極（３１）に印加するバイアス電圧）と、ドライバ段の増幅段１０１のベースバイアス電圧Ｖｂ１（すなわち増幅段１０１を構成するＬＤＭＯＳＦＥＴのｐ型ウエル（２８）に印加するバイアス電圧）と、出力段の増幅段１０２のゲートバイアス電圧Ｖｇ２（すなわち増幅段１０２を構成するＬＤＭＯＳＦＥＴのゲート電極（３１）に印加するバイアス電圧）と、出力段の増幅段１０２のベースバイアス電圧Ｖｂ２（すなわち増幅段１０２を構成するＬＤＭＯＳＦＥＴのｐ型ウエル（２８）に印加するバイアス電圧）とを、図示しないバイアス制御信号入力端子から入力されたバイアス制御信号に基づいて、独立に制御する。
【００３１】
図２は、本実施の形態のＲＦパワーモジュール１で用いられる半導体チップ（半導体装置、半導体増幅素子チップ、高周波用電力増幅素子チップ）２の回路配置例を示す説明図（全体平面図、レイアウト図）である。なお、図２では、図面を見易くするために、ベース電位制御用配線１２５ａ，１２５ｂ、ゲート電位制御用配線１２６ａ，１２６ｂおよび素子分離領域１２７についてはハッチングを付してある。
【００３２】
図２に示されるように、本実施の形態の半導体チップ２は、上記増幅段１０１に対応するドライバ段のＬＤＭＯＳＦＥＴ回路（ＬＤＭＯＳＦＥＴ回路領域）１２１と、上記増幅段１０２に対応する出力段のＬＤＭＯＳＦＥＴ回路（ＬＤＭＯＳＦＥＴ回路領域）１２２と、制御回路（制御回路ブロック）１２３とを有しており、制御回路１２３は上記バイアス回路１０３も含んでいる。半導体チップ２の表面には複数のパッド電極（ボンディングパッド）１２４が形成されており、パッド電極１２４は、ドライバ段のＬＤＭＯＳＦＥＴ回路１２１のゲート電極に電気的に接続された入力用のゲートパッド１２４ａ、ドレインに電気的に接続された出力用のドレインパッド１２４ｃ、および出力段のＬＤＭＯＳＦＥＴ回路１２２のゲート電極に電気的に接続された入力用のゲートパッド１２４ｄ、ドレインに電気的に接続された出力用のドレインパッド１２４ｂを含んでいる。また、制御回路１２３（のバイアス回路１０３）は、ベース電位制御用配線１２５ａを介してドライバ段のＬＤＭＯＳＦＥＴ回路１２１のベース電極（後述するドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａのベース電極５４ｃまたはベース配線６４ｃ）に電気的に接続され、また、ベース電位制御用配線１２５ｂを介して出力段のＬＤＭＯＳＦＥＴ回路１２２のベース電極（後述する出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのベース電極５４ｃまたはベース配線６４ｃ）に電気的に接続されている。また、ドライバ段のＬＤＭＯＳＦＥＴ回路１２１近傍には、制御回路１２３とドライバ段のＬＤＭＯＳＦＥＴ回路１２１を接続するためのゲート電位制御用配線１２６ａが設けられ、出力段のＬＤＭＯＳＦＥＴ回路１２２近傍には、制御回路１２３と出力段のＬＤＭＯＳＦＥＴ回路１２２を接続するためのゲート電位制御用配線１２６ｂが設けられている。また、ドライバ段のＬＤＭＯＳＦＥＴ回路１２１が形成された領域（後述するドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに対応）と、出力段のＬＤＭＯＳＦＥＴ回路１２２が形成された領域（後述する出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに対応）と、制御回路１２３が形成された領域とは、埋込酸化膜からなる素子分離領域１２７（後述する素子分離領域２７に対応）によって、それぞれ他の領域から電気的に分離されている。
【００３３】
このように、電力増幅回路を構成する初段（ドライバ段）から最終段（出力段）までの増幅段１０１，１０２（すなわちＬＤＭＯＳＦＥＴ回路１２１，１２２）は同じ半導体チップ２内に形成されており、更にそれら増幅段１０１，１０２にバイアス電圧を印加するバイアス回路１０３も、増幅段１０１，１０２が形成された半導体チップ２内に形成されている。本実施の形態では、整合回路用の受動素子は、半導体チップ２の外に実装するものとしている。
【００３４】
図３は、本実施の形態のＲＦパワーモジュール１の概念的な構造を示す断面図である。
【００３５】
図３に示される本実施の形態のＲＦパワーモジュール１は、配線基板（多層基板、多層配線基板、モジュール基板）３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２と、配線基板３上に搭載（実装）された受動部品（受動素子、チップ部品）４と、半導体チップ２および受動部品４を含む配線基板３の上面を覆う封止樹脂（封止樹脂部）５とを有している。半導体チップ２および受動部品４は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
【００３６】
配線基板３は、例えば、複数の絶縁層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図３では、４つの絶縁層１１が積層されて配線基板３が形成されているが、積層される絶縁層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ2Ｏ3）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００３７】
配線基板３の上面（表面、主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン）１２ａが形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｂが形成されている。外部接続端子１２ｂは、例えば、図１における入力端子１０５や出力端子１０７などに対応するものである。配線基板３の内部、すなわち絶縁層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図３では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｃなど）は、絶縁層１１の配線形成面の大半の領域を覆うようなパターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００３８】
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａおよび／または内部の配線層（絶縁層１１間の配線層）やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２で生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００３９】
配線基板３上に搭載された半導体チップ２は、上記図２に示される半導体チップ２に対応するものである。従って、半導体チップ２内（または表層部分）には、増幅段１０１，１０２（ＬＤＭＯＳＦＥＴ回路１２１，１２２）を構成するＬＤＭＯＳＦＥＴ素子が形成されている。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
【００４０】
配線基板３の半導体チップ２搭載領域には、キャビティと称する平面矩形状の窪み（凹部）１４が設けられており、半導体チップ２は配線基板３の窪み１４の底面の導体層１４ａに、例えば半田１５などの接合材（接着剤）によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された電極２ａ（上記パッド電極１２４に対応）は、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂ（後述する裏面電極７２に対応）が形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の窪み１４の底面の導体層１４ａに半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃなどに電気的に接続されている。
【００４１】
受動部品４は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品４は、例えば整合回路（入力整合回路）１０６や整合回路（出力整合回路）１０８などを形成するための受動部品である。受動部品４は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材（接着剤）により実装されている。半導体チップ２または受動部品４が電気的に接続された配線基板３の上面３ａの基板側端子１２ａは、配線基板２の内部の配線層やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。また、本実施の形態では、整合回路１０６，１０８，１０９を配線基板３上に搭載した受動部品４により形成しているが、他の形態として、部分的に半導体チップ２内に半導体集積回路の一部として形成することもできる。
【００４２】
封止樹脂５は、半導体チップ２、受動部品４およびボンディングワイヤ８を覆うように配線基板３上に形成されている。封止樹脂５は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００４３】
次に、本実施の形態の半導体装置（上記半導体チップ２に対応）の構造を図面を参照して説明する。図４は、本実施の形態の半導体装置（上記半導体チップ２に対応）の要部断面図である。
【００４４】
図４に示される本実施の形態の半導体装置は、上記増幅段１０１，１０２などが形成された半導体チップ２に対応している。
【００４５】
本実施の形態の半導体装置は、ＳＯＩ（Silicon On Insulator）基板２０を用いて製造した半導体装置である。本実施の形態の半導体装置が形成されるＳＯＩ基板２０は、例えば、ドライバ段の増幅段１０１を構成するＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)が形成されるドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａと、出力段の増幅段１０２を構成するＬＤＭＯＳＦＥＴが形成される出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂとを有している。
【００４６】
図４に示されるように、例えばｎ+型の単結晶シリコン（Ｓｉ）からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）２１の主面上には、酸化シリコンなどからなる絶縁層（絶縁体層、ＢＯＸ（Buried Oxide）層）２２が形成されており、絶縁層２２上にｐ-型の単結晶シリコン（Ｓｉ）からなるｐ-型半導体層（ＳＯＩ（Silicon On Insulator）層）２３が形成されており、これら基板２１、絶縁層２２およびｐ-型半導体層２３によりＳＯＩ基板２０が形成されている。ＳＯＩ基板２０を構成するｐ-型半導体層２３の不純物濃度は基板２１の不純物濃度よりも低く、ｐ-型半導体層２３の抵抗率は基板２１の抵抗率よりも高い。ｐ-型半導体層２３の厚みは、例えば１．５μｍ程度である。
【００４７】
ＳＯＩ基板２０の主面（すなわちｐ-型半導体層２３の主面）には、素子分離溝２６に埋め込まれた絶縁体（例えば酸化シリコン）からなる素子分離領域２７が形成されている。素子分離溝２６の底部は絶縁層２２に到達しているので、素子分離領域２７の底部は絶縁層２２に接続している。ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａのｐ-型半導体層２３は素子分離領域２７および絶縁層２２によって囲まれて他の領域から電気的に分離（絶縁）されており、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに形成される半導体素子（ＬＤＭＯＳＦＥＴ）は、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａ以外の領域から電気的に分離される。また、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのｐ-型半導体層２３も素子分離領域２７および絶縁層２２によって囲まれて他の領域から電気的に分離（絶縁）されており、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成される半導体素子（ＬＤＭＯＳＦＥＴ）は、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂ以外の領域から電気的に分離される。従って、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａのｐ-型半導体層２３と出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのｐ-型半導体層２３とは、電気的に分離（絶縁）されている。
【００４８】
ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｐ-型半導体層２３の主面の一部には、ｐ型ウエル２８が形成されている。このｐ型ウエル２８は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル２８の表面には、酸化シリコンなどからなるゲート絶縁膜２９を介してＬＤＭＯＳＦＥＴのゲート電極３１が形成されている。ゲート電極３１は、例えばｎ型多結晶シリコン膜（下層側）とタングステンシリサイド（ＷＳｉX）膜のような金属シリサイド膜（上層側）との積層膜からなる。ゲート電極３１の下部のｐ型ウエル２８は、ＬＤＭＯＳＦＥＴのチャネルが形成される領域となる。ゲート電極３１の側壁には、酸化シリコンなどからなるサイドウォールスペーサ３６が形成されている。
【００４９】
ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｐ-型半導体層２３の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ-型オフセットドレイン領域（第１低濃度領域）３３と、このｎ-型オフセットドレイン領域３３に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域（第２低濃度領域）３７と、ｎ型オフセットドレイン領域３７に接し、チャネル形成領域からさらに離間して形成されたｎ+型ドレイン領域（高濃度オフセット領域）３８とからなる。これらｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域３７およびｎ+型ドレイン領域３８のうち、ゲート電極３１に最も近いｎ-型オフセットドレイン領域３３は不純物濃度が最も低く、ゲート電極３１から最も離間したｎ+型ドレイン領域３８は不純物濃度が最も高い。ｎ-型オフセットドレイン領域３３は、ゲート電極３１に対して自己整合で形成され、ｎ型オフセットドレイン領域３７は、ゲート電極３１の側壁のサイドウォールスペーサ３６に対して自己整合で形成されている。
【００５０】
このように、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれに形成されたＬＤＭＯＳＦＥＴは、ゲート電極３１とｎ+型ドレイン領域３８との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極３１に最も近いｎ-型オフセットドレイン領域３３の不純物濃度を相対的に低く、ゲート電極３１から離間したｎ型オフセットドレイン領域３７の不純物濃度を相対的に高くしている。この構造により、ゲート電極３１とドレインとの間に空乏層が広がるようになる結果、ゲート電極３１とその近傍のｎ-型オフセットドレイン領域３３との間に形成される帰還容量（Ｃgd）は小さくなる。また、ｎ型オフセットドレイン領域３７の不純物濃度が高いことから、ＬＤＭＯＳのオン抵抗（Ｒon）も小さくなる。ｎ型オフセットドレイン領域３７は、ゲート電極３１から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、電力増幅回路の電力付加効率を向上させることができる。
【００５１】
一方、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれに形成されるＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ-型ソース領域（低濃度領域）３４と、このｎ-型ソース領域３４に接し、チャネル形成領域から離間して形成されたｎ+型ソース領域（高濃度領域）３９とからなる。チャネル形成領域に接するｎ-型ソース領域３４は、チャネル形成領域から離間したｎ+型ソース領域３９に較べて不純物濃度が低く、かつ浅く形成されている。また、ｎ-型ソース領域３４の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー領域（図示せず）を形成することもできる。ｎ-型ソース領域３４は、ゲート電極３１に対して自己整合で形成され、ｎ+型ソース領域３９は、ゲート電極３１の側壁のサイドウォールスペーサ３６に対して自己整合で形成されている。
【００５２】
ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｎ+型ソース領域３９の端部（ｎ-型ソース領域３４と接する側と反対側の端部）には、ｎ+型ソース領域３９に隣接してｎ型打抜き層（導電体部）２５が形成されている。ｎ型打抜き層２５は、絶縁層２２を貫通してＬＤＭＯＳＦＥＴのソースと基板２１とを（電気的に）接続するための導電体部（導電層）である。ｎ型打抜き層２５は、ｐ-型半導体層２３および絶縁層２２を貫通するように形成された溝２４の内部に埋め込んだｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜）により形成されている。従って、ｎ型打抜き層２５の底部は基板２１に到達している。ｎ型打抜き層２５として不純物を導入（ドープ）したシリコン膜を用いることで、ｎ型打抜き層２５とｐ-型半導体層２３との間の熱膨張率の差をなくすことができ、熱膨張率の差に起因する欠陥の発生を防止することができる。
【００５３】
基板２１は、ｎ型打抜き層２５と同じｎ型の導電型を有しており、ｎ型打抜き層２５と基板２１とは電気的に接続されている。また、ｎ型打抜き層２５とｎ+型ソース領域３９とは、平面的に重なる（オーバーラップする）ような位置に形成されて互いに接しており、同じ導電型（ここではｎ型）を有しているので、ｎ型打抜き層２５とｎ+型ソース領域３９とは電気的に接続されている。このように、ｎ型打抜き層２５および基板２１をｎ+型ソース領域３９と同じｎ型の導電型にすることで、ＬＤＭＯＳＦＥＴのソースをｎ型打抜き層２５を介して基板２１に電気的に接続することができる。
【００５４】
ｎ型打抜き層２５とｐ型ウエル２８との間、およびｎ型打抜き層２５とｐ-型半導体層２３との間には、導電型が逆であることに起因して、ＰＮ接合が形成されている。本実施の形態では、ｎ型打抜き層２５をｐ型ウエル２８およびｐ-型半導体層２３とは逆のｎ型の導電型にすることで、ｎ型打抜き層２５とｐ型ウエル２８およびｐ-型半導体層２３との間にＰＮ接合を形成し、それによってｎ型打抜き層２５とｐ型ウエル２８およびｐ-型半導体層２３とを電気的に分離し、ＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ｐ型ウエル２８およびｐ-型半導体層２３の電位）をソース電位Ｖｓ（ｎ+型ソース領域３９およびｎ-型ソース領域３４の電位であり、ｎ型打抜き層２５もソース電位Ｖｓとなる）とは独立に制御できるようにしている。すなわち、ｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間の接合電位差を超える電圧が印加されるまでは、ｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間の電気的独立は保たれる。このため、ＬＤＭＯＳＦＥＴのベース電位Ｖｂとソース電位Ｖｓとを、接合電位差（ＰＮ接合の障壁）の範囲内で、異なる値にすることが可能である。また、ｎ型打抜き層２５としてｎ型の不純物を導入（ドープ）したシリコン膜を用いることで、ベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間に接合障壁（ここではＰＮ接合）を容易かつ安定して形成することが可能になる。
【００５５】
また、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｐ型ウエル２８にｐ+型半導体領域４１が形成されている。ｐ+型半導体領域４１の不純物濃度は、ｐ-型半導体層２３およびｐ型ウエル２８の不純物濃度よりも高い。ｐ+型半導体領域４１は、ｎ型打抜き層２５を間に介してゲート電極３１と対向するような位置に形成されている。
【００５６】
ＳＯＩ基板２０（ｐ-型半導体層２３）上には、ゲート電極３１を覆うように、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜とからなる絶縁膜（層間絶縁膜）５１が形成されている。絶縁膜５１にはコンタクトホール（開口部）５２（コンタクトホール５２ａ，５２ｂ，５２ｃ）が形成されており、コンタクトホール５２内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ（導電体部）５３（プラグ５３ａ，５４ｂ，５３ｃ）が形成されている。
【００５７】
プラグ５３のうちプラグ５３ａは、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｎ型打抜き層２５およびｎ+型ソース領域３９の両者の上にまたがって形成されたコンタクトホール５２ａを埋めるように形成され、コンタクトホール５２ａの底部でｎ型打抜き層２５およびｎ+型ソース領域３９の両者に電気的に接続されている。上記のように、ｎ型打抜き層２５とｎ+型ソース領域３９とは互いに接して電気的に接続されているが、コンタクトホール５２ａおよびそれを埋めるプラグ５３ａをｎ型打抜き層２５とｎ+型ソース領域３９の両者の上に延在させることで、ｎ型打抜き層２５とｎ+型ソース領域３９とをプラグ５３ａによって更に電気的に接続することができ、更なる低抵抗化を図ることができる。
【００５８】
プラグ５３のうちプラグ５３ｂは、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｎ+型ドレイン領域３８上に形成されたコンタクトホール５２ｂを埋めるように形成され、コンタクトホール５２ｂの底部でｎ+型ドレイン領域３８と電気的に接続されている。
【００５９】
プラグ５３のうちプラグ５３ｃは、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれにおいて、ｐ+型半導体領域４１上に形成されたコンタクトホール５２ｃを埋めるように形成され、コンタクトホール５２ｃの底部でｐ+型半導体領域４１と電気的に接続されている。従って、プラグ５３ｃ（導電体部）はｐ+型半導体領域４１上に形成され、このプラグ５３ｃはｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３に電気的に接続されることになる。
【００６０】
プラグ５３が埋め込まれた絶縁膜５１上には、例えばアルミニウム（Ａｌ）合金膜などを主体とした配線（第１配線層）５４が形成されている。この配線５４により、ソース電極（ソース配線）５４ａ、ドレイン電極（ドレイン配線）５４ｂおよびベース電極（ベース配線）５４ｃが形成されている。
【００６１】
ソース電極５４ａは、プラグ５３ａ（プラグ５３）を介してＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域３９）とｎ型打抜き層２５とに電気的に接続され、ｎ型打抜き層２５を介して更に基板２１（および裏面電極７２）に電気的に接続されている。また、ドレイン電極５４ｂは、プラグ５３を介してＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域３８）に電気的に接続されている。また、ベース電極５４ｃは、プラグ５３を介してｐ+型半導体領域４１に電気的に接続されている。従って、ベース電極５４ｃは、プラグ５３を介してｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３に電気的に接続されている。
【００６２】
配線５４（ソース電極５４ａ、ドレイン電極５４ｂおよびベース電極５４ｃ）を覆うように絶縁膜５１上に酸化シリコン膜などからなる絶縁膜６１が形成されており、絶縁膜６１にはその底部で配線５４を露出するスルーホール６２が形成され、スルーホール６２内にはタングステン（Ｗ）膜を主体とするプラグ６３が埋め込まれている。プラグ６３が埋め込まれた絶縁膜６１上には、アルミニウム（Ａｌ）合金膜などを主体とする配線（第２層配線）６４が形成されている。この配線６４により、ソース配線（ソース電極）６４ａ、ドレイン配線（ドレイン電極）６４ｂおよびベース配線（ベース電極）６４ｃが形成されている。ソース配線６４ａはプラグ６３を介してソース電極５４ａに電気的に接続され、ドレイン配線６４ｂはプラグ６３を介してドレイン電極５４ｂに電気的に接続され、ベース配線６４ｃはプラグ６３を介してベース電極５４ｃに電気的に接続されている。
【００６３】
ベース配線６４ｃは、上記制御回路１２３のバイアス回路１０３に電気的に接続されている。このため、バイアス回路１０３から、ベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３を介して、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａのｐ+型半導体領域４１（ｐ型ウエル２８およびｐ-型半導体層２３）にベースバイアス電圧Ｖｂ１を供給でき、バイアス回路１０３から、ベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３を介して、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのｐ+型半導体領域４１（ｐ型ウエル２８およびｐ-型半導体層２３）にベースバイアス電圧Ｖｂ２を供給できる。また、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａ（のｐ-型半導体層２３）と出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂ（のｐ-型半導体層２３）とは、絶縁層２２および素子分離領域２７によって電気的に分離されているので、ベース配線６４ｃやベース電極５４ｃなどを通してドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａのｐ+型半導体領域４１（ｐ型ウエル２８およびｐ-型半導体層２３）に供給するベースバイアス電圧Ｖｂ１と、ベース配線６４ｃやベース電極５４ｃなどを通して出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのｐ+型半導体領域４１（ｐ型ウエル２８およびｐ-型半導体層２３）に供給するベースバイアス電圧Ｖｂ２とを異ならせる（すなわちＶｂ１≠Ｖｂ２とする）ことが可能であり、ベースバイアス電圧Ｖｂ１とベースバイアス電圧Ｖｂ２とをそれぞれ独立に所望の値に制御することができる。また、ベースバイアス電圧Ｖｂ１とベースバイアス電圧Ｖｂ２とを同じ値に制御する（すなわちＶｂ１＝Ｖｂ２とする）ことももちろん可能である。
【００６４】
また、ｎ型打抜き層２５とｐ型ウエル２８との間、およびｎ型打抜き層２５とｐ-型半導体層２３との間には、ＰＮ接合が形成されているので、ｎ型打抜き層２５の電位をｐ型ウエル２８およびｐ-型半導体層２３の電位と異なるものにすることが可能である。従って、ＬＤＭＯＳＦＥＴのソース電位Ｖｓ（ｎ+型ソース領域３９の電位、すなわち裏面電極７２およびｎ型打抜き層２５を介してｎ+型ソース領域３９に供給された電位）と、ＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３の電位、すなわちベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３を介してｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３に供給された電位、上記ベースバイアス電圧Ｖｂ１，Ｖｂ２に対応する）とを、異なるものにすることが可能であり、ベース電位Ｖｂとソース電位Ｖｓとをそれぞれ独立に所望の値に制御することができる。また、ベース電位Ｖｂとソース電位Ｖｂとを同じ値に制御することももちろん可能である。
【００６５】
絶縁膜６１上には、配線６４（ソース配線６４ａ、ドレイン配線６４ｂおよびベース配線６４ｃ）を覆うように、酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜７１が形成されている。また、基板２１（ＳＯＩ基板２０）の裏面（絶縁層２２およびｐ-型半導体層２３が形成された側の主面とは反対側の主面）の全面には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜などからなる裏面電極（裏面ソース電極）７２が形成されている。裏面電極７２は、ｎ型打抜き層２５を通じて、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにそれぞれ形成されたＬＤＭＯＳＦＥＴのソースに電気的に接続されている。この裏面電極７２が、半導体チップ２の上記裏面電極２ｂに対応する。ＬＤＭＯＳＦＥＴのソースを裏面電極７２から引き出すことで、ソースのインダクタンスや抵抗を低減でき、高周波での使用に有利となる。
【００６６】
なお、図４のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに示されたＬＤＭＯＳＦＥＴは、単位ＬＤＭＯＳＦＥＴ（後述する単位ＬＤＭＯＳＦＥＴ１３１ａに対応）に対応しており、実際には、この単位ＬＤＭＯＳＦＥＴがドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに複数形成されてそれら複数の単位ＬＤＭＯＳＦＥＴが並列に接続されることで、ドライバ段の増幅段１０１が形成されている。同様に、図４の出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに示されたＬＤＭＯＳＦＥＴは、単位ＬＤＭＯＳＦＥＴ（後述する単位ＬＤＭＯＳＦＥＴ１３１ａに対応）に対応しており、実際には、この単位ＬＤＭＯＳＦＥＴが出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに複数形成されてそれら複数の単位ＬＤＭＯＳＦＥＴが並列に接続されることで，出力段の増幅段１０２が形成されている。
【００６７】
図５は、本実施の形態の半導体装置（上記半導体チップ２に対応）のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａの単位セルを示す要部平面図である。図５のＡ−Ａ線の断面が、図４におけるドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａの断面にほぼ対応する。図５では、ｎ型打抜き層２５、ゲート電極３１、ｎ+型ドレイン領域３８、ｎ+型ソース領域３９、ｐ+型半導体領域４１、コンタクトホール５２、ソース電極５４ａ、ドレイン電極５４ｂおよびベース電極５４ｃなどの平面レイアウトを示している。また、図５は平面図であるが、図面を見易くするために、ｎ型打抜き層２５にハッチングを付してある。
【００６８】
ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａでは、図５に示されるような単位セル（繰り返しピッチ）１３１のレイアウトが繰り返されている。一つの単位セル１３１により２つの単位ＬＤＭＯＳＦＥＴ１３１ａが形成される。図４のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａの断面には、一つの単位ＬＤＭＯＳＦＥＴ１３１ａの断面が示されている。ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａにおいては、単位セル１３１のレイアウトが繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ１３１ａが形成され、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに形成された多数（複数）の単位ＬＤＭＯＳＦＥＴ１３１ａが並列に接続されることで、一つの増幅段１０１（ドライバ段のＬＤＭＯＳＦＥＴ回路１２１）が形成される。
【００６９】
また、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂの平面レイアウトについても、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａと同様である。すなわち、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂでも、図５に示されるような単位セル（繰り返しピッチ）１３１のレイアウトが繰り返されている。図４の出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂの断面は、図５のＡ−Ａ線の断面にほぼ対応し、一つの単位ＬＤＭＯＳＦＥＴ１３１ａの断面が示されている。出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにおいても、単位セル１３１のレイアウトが繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ１３１ａが形成され、出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成された多数（複数）の単位ＬＤＭＯＳＦＥＴ１３１ａが並列に接続されることで、一つの増幅段１０２（出力段のＬＤＭＯＳＦＥＴ回路１２２）が形成される。
【００７０】
図６は、本実施の形態の半導体装置の要部断面図であり、図５のＢ−Ｂ線に対応する断面が示されている。すなわち、図４はｎ型打抜き層２５を横切る断面に対応し、図６はｎ型打抜き層２５を横切らない断面に対応する。
【００７１】
図４〜図６からも分かるように、ｎ型打抜き層２５は島状に複数形成されており、隣り合うｎ型打抜き層２５の間にはｐ型ウエル２８が存在している。このため、ｐ+型半導体領域４１は、ゲート電極３１に近い側のｐ型ウエル２８およびｐ-型半導体層２３とも電気的に接続されている。
【００７２】
次に、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程を図面を参照して説明する。図７〜図１２は、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程中の要部断面図であり、上記図４に対応する断面が示されている。
【００７３】
まず、図７に示されるように、ｎ型単結晶シリコンからなる基板２１、基板２１上の酸化シリコンなどからなる絶縁層２２および絶縁層２２上のｐ型単結晶シリコンからなるｐ-型半導体層２３を有するＳＯＩ基板２０を準備する。ＳＯＩ基板２０は、種々の手法を用いて製造することができ、例えば２枚の半導体基板（半導体ウエハ）を貼り合わせて研磨することにより製造することができる。他の手法、例えばスマートカット（Ｓｍａｒｔ  Ｃｕｔ）プロセスなどを用いてＳＯＩ基板２０を製造することもできる。
【００７４】
次に、図８に示されるように、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにおいて、フォトリソグラフィ技術およびドライエッチング技術を用いてｐ-型半導体層２３の一部（打抜き層形成領域）をエッチングし、ｐ-型半導体層２３および絶縁層２２を貫通して基板２１に達する溝２４を形成する。それから、溝２４の内部を含むＳＯＩ基板２０（ｐ-型半導体層２３）上にＣＶＤ（Chemical Vapor Deposition）法などを用いてｎ型多結晶シリコン膜を溝２４内を埋めるように堆積した後、溝２４の外部のｎ型多結晶シリコン膜をエッチバック法などで除去することにより、溝２４の内部にｎ型多結晶シリコン膜からなるｎ型打抜き層２５を形成する。ｎ型打抜き層２５は、ｐ-型半導体層２３および絶縁層２２を貫通し、ｎ型打抜き層２５の底部は基板２１に到達している。このように、不純物をドープしたｎ型多結晶シリコン膜を溝２４の内部に埋め込むことにより、寄生抵抗の小さいｎ型打抜き層２５を形成することができる。
【００７５】
次に、ＳＯＩ基板２０（ｐ-型半導体層２３）の主面に絶縁層２２に達する素子分離溝２６を形成し、素子分離溝２６内に素子分離領域２７を形成する。例えば、ｐ-型半導体層２３上に素子分離溝２６を埋めるように絶縁膜（例えば酸化シリコン膜）を形成した後、ＣＭＰ法などを用いて余分な絶縁膜（酸化シリコン膜）を除去し、素子分離溝２６内に絶縁膜（酸化シリコン膜）を埋め込むことにより、素子分離領域２７を形成することができる。他の形態として、素子分離領域２７を先に形成してから、ｎ型打抜き層２５を形成することもできる。
【００７６】
次に、図９に示されるように、フォトレジストパターン（図示せず）をマスクにしてｐ-型半導体層２３の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル２８を形成する。ｐ型ウエル２８は、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのｐ-型半導体層２３の一部に形成され、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。
【００７７】
次に、ｐ-型半導体層２３の表面をフッ酸などで洗浄した後、ＳＯＩ基板２０を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、ｐ-型半導体層２３の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜形成用の絶縁膜２９ａを形成する。絶縁膜２９ａは、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、絶縁膜２９ａの界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜で絶縁膜２９ａを構成してもよい。
【００７８】
次に、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂの絶縁膜２９ａの上部にゲート電極３１を形成する。ゲート電極３１を形成するには、例えば、ＳＯＩ基板２０の主面上（すなわち絶縁膜２９ａ上）にＣＶＤ法などによりｎ型多結晶シリコン膜を堆積し、それからｎ型多結晶シリコン膜上にＣＶＤ法などによりタングステンシリサイド（ＷＳｉX）膜のような金属シリサイド膜を堆積し、さらに金属シリサイド膜上にＣＶＤ法などにより酸化シリコン膜のようなキャップ絶縁膜３２を堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてキャップ絶縁膜３２、金属シリサイド膜およびｎ型多結晶シリコン膜をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜およびその上の金属シリサイド膜からなるゲート電極３１が、ｐ型ウエル２８の表面に絶縁膜２９ａを介して形成される。ゲート電極３１の下の絶縁膜２９ａが、ＬＤＭＯＳＦＥＴのゲート絶縁膜２９となる。
【００７９】
次に、フォトレジストパターン（図示せず）をマスクにしてｐ-型半導体層２３の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ-型オフセットドレイン領域３３を形成する。ｎ-型オフセットドレイン領域３３は、その端部がチャネル形成領域と接するように、ゲート電極３１の側壁下部で終端する。ｎ-型オフセットドレイン領域３３の不純物濃度を低くすることにより、ゲート電極３１とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
【００８０】
次に、フォトレジストパターン（図示せず）をマスクにしてｐ型ウエル２８の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ-型ソース領域３４を形成する。ｎ-型ソース領域３４は、その端部がチャネル形成領域と接するように、ゲート電極３１の側壁下部で終端する。ｎ-型ソース領域３４を比較的浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００８１】
また、上記ｎ-型ソース領域３４形成のためのイオン注入に引き続いて、ｐ型ウエル２８の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ-型ソース領域３４の下部にｐ型ハロー領域（図示せず）を形成することもできる。このとき、ＳＯＩ基板２０の主面に対して斜め方向から不純物をイオン注入する斜めイオン注入法を用いる。ｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００８２】
次に、図１０に示されるように、ゲート電極３１の側壁に酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）３６を形成する。サイドウォールスペーサ３６は、例えば、基板２１上にＣＶＤ法などで酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成することができる。
【００８３】
次に、ｎ-型オフセットドレイン領域３３の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ-型オフセットドレイン領域３３の一部には、ゲート電極３１のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的にｎ型オフセットドレイン領域３７が形成される。ｎ-型オフセットドレイン領域３３形成のためのイオン注入工程と、ｎ型オフセットドレイン領域３７形成のためのイオン注入工程とで、イオン注入の加速エネルギーを同じにすることで、ｎ型オフセットドレイン領域３７の接合深さは、ｎ-型オフセットドレイン領域３３の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域３７に注入された不純物は、ｎ-型オフセットドレイン領域３３に注入された不純物と同じ導電型（ここではｎ型）の不純物なので、ｎ型オフセットドレイン領域３７の不純物濃度は、ｎ-型オフセットドレイン領域３３の不純物濃度よりも高くなる。また、ｎ-型オフセットドレイン領域３３は、ゲート電極３１に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域３７は、ゲート電極３１の側壁のサイドウォールスペーサ３６に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域３７は、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３１から離間して形成される。
【００８４】
次に、ｎ型オフセットドレイン領域３７の一部とソース形成領域のｐ型ウエル２８のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をマスクとして、ｎ型オフセットドレイン領域３７とｐ型ウエル２８のそれぞれの一部にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、ｎ型オフセットドレイン領域３７の一部には、ｎ型オフセットドレイン領域３７よりも不純物濃度が高く、かつｎ型オフセットドレイン領域３７よりもさらにチャネル形成領域から離間したｎ+型ドレイン領域３８が形成され、また、ｐ型ウエル２８には、ｎ-型ソース領域３４よりも不純物濃度が高く、かつｎ-型ソース領域３４よりも底部の位置（接合深さ）が深いｎ+型ソース領域３９が形成される。この際、ｎ+型ソース領域３９は、ゲート電極３１の側壁のサイドウォールスペーサ３６に対して自己整合的に形成され、ｎ-型ソース領域３４およびｎ型打抜き層２５に接して（隣接して）形成される。このため、ｎ+型ソース領域３９は、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成される。
【００８５】
次に、フォトレジストパターン（図示せず）をマスクにしてｐ型ウエル２８の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｐ+型半導体領域４１を形成する。ｐ+型半導体領域４１は、ｎ型打抜き層２５を間に介してゲート電極３１と対向する位置のｐ型ウエル２８に形成されている。ｐ+型半導体領域４１の不純物濃度は、ｐ型ウエル２８およびｐ-型半導体層２３の不純物濃度よりも高い。
【００８６】
ここまでの工程により、ｎ-型オフセットドレイン領域３３とｎ型オフセットドレイン領域３７とｎ+型ドレイン領域３８とからなるドレイン（ドレイン領域）、ｎ-型ソース領域３４とｎ+型ソース領域３９とからなるソース（ソース領域）、およびゲート電極３１を有するＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂのそれぞれ（のｐ-型半導体層２３）に形成される。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００８７】
次に、図１１に示されるように、ＳＯＩ基板２０（ｐ-型半導体層２３）上に絶縁膜（層間絶縁膜）５１を例えばＣＶＤ法などを用いて形成する。絶縁膜５１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）処理して絶縁膜５１の表面を平坦化する。絶縁膜５１は、例えば相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜とからなり、下層側の窒化シリコン膜は、後述するコンタクトホール５２形成時のエッチングストッパ膜として機能することができる。また、絶縁膜５１として、酸化シリコン膜などの単体膜を用いることもできる。
【００８８】
次に、フォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜５１をドライエッチングすることにより、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域３８）、ソース（ｎ+型ソース領域３９）、ｎ型打抜き層２５およびｐ+型半導体領域４１の上部などにコンタクトホール５２（コンタクトホール５２ａ，５２ｂ，５２ｃ）を形成する。形成されたコンタクトホール５２のうち、コンタクトホール５２ａの底部ではｎ型打抜き層２５およびｎ+型ソース領域３９が露出し、コンタクトホール５２ｂの底部ではｎ+型ドレイン領域３８が露出し、コンタクトホール５２ｃの底部ではｐ+型半導体領域４１が露出する。
【００８９】
次に、コンタクトホール５２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部、コンタクト層）５３（プラグ５３ａ，５３ｂ，５３ｃ）を埋め込む。プラグ５３は導電体からなる。例えば、コンタクトホール５２の内部（底部および側壁上）を含む絶縁膜５１上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール５２を埋めるように形成し、絶縁膜５１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ５３を形成することができる。形成されたプラグ５３のうち、コンタクトホール５２ａに埋め込まれたプラグ５３ａは、コンタクトホール５２ａの底部でｎ型打抜き層２５およびｎ+型ソース領域３９と電気的に接続し、コンタクトホール５２ｂに埋め込まれたプラグ５３ｂは、コンタクトホール５２ｂの底部でｎ+型ドレイン領域３８と電気的に接続し、コンタクトホール５２ｃに埋め込まれたプラグ５３ｃは、コンタクトホール５２ｃの底部でｐ+型半導体領域４１と電気的に接続する。
【００９０】
次に、プラグ５３が埋め込まれた絶縁膜５１上に、アルミニウム（Ａｌ）合金膜などを主体とした配線（第１配線層）５４を形成する。例えば、チタン膜、窒化チタン膜、アルミニウム膜（アルミニウム合金膜）、チタン膜および窒化チタン膜をスパッタリング法などによって順に形成し、それらをフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線５４を形成することができる。この配線５４により、ソース電極（ソース配線）５４ａ、ドレイン電極（ドレイン配線）５４ｂおよびベース電極（ベース配線）５４ｃが形成される。配線５４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。
【００９１】
形成された配線５４のうち、ソース電極５４ａは、プラグ５３ａ（プラグ５３）を介してＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域３９）とｎ型打抜き層２５とに電気的に接続され、ドレイン電極５４ｂは、プラグ５３を介してＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域３８）に電気的に接続され、ベース電極５４ｃは、プラグ５３を介してｐ+型半導体領域４１に電気的に接続される。
【００９２】
次に、図１２に示されるように、配線５４（ソース電極５４ａ、ドレイン電極５４ｂおよびベース電極５４ｃ）を覆うように絶縁膜５１上に酸化シリコン膜などからなる絶縁膜６１をＣＶＤ法などにより形成し、続いて絶縁膜６１の一部をエッチングして絶縁膜６１にスルーホール６２を形成した後、スルーホール６２の内部にタングステン（Ｗ）膜を主体とするプラグ６３を埋め込む。それから、絶縁膜６１上にアルミニウム（Ａｌ）合金膜などを主体とする配線６４（ソース配線６４ａ、ドレイン配線６４ｂおよびベース配線６４ｃ）を形成し、配線６４（ソース配線６４ａ、ドレイン配線６４ｂおよびベース配線６４ｃ）と配線５４（ソース電極５４ａ、ドレイン電極５４ｂおよびベース電極５４ｃ）をそれぞれプラグ６３を介して電気的に接続する。そして、配線６４を覆うように絶縁膜６１上に酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜７１を形成する。
【００９３】
その後、表面保護膜７１の一部を選択的に除去して配線６４の一部（図示しないパッド部）を露出した後、基板２１（ＳＯＩ基板２０）の裏面（絶縁層２２およびｐ-型半導体層２３が形成された側の主面とは反対側の主面）を必要に応じて研磨し、続いて基板２１の裏面の全面に裏面電極（裏面ソース電極）７２を形成する。ここまでの工程により、半導体チップ２内の回路（増幅段１０１，１０２を含む回路）が略完成する。裏面電極７２は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極７２は、ｎ型打抜き層２５を通じて、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにそれぞれ形成されたＬＤＭＯＳＦＥＴのソースに電気的に接続される。
【００９４】
そして、ＳＯＩ基板２０は、半導体チップ（半導体チップ２）に個片化された後、前記図３に示されるように、裏面電極７２（すなわち裏面電極２ｂ）を介して配線基板３に半田付けされる。
【００９５】
図２８は、本発明者が検討した比較例の半導体装置の要部断面図である。図２８に示される比較例の半導体装置では、低抵抗のｐ型単結晶シリコンからなる半導体基板２０１上に比較的高抵抗率のｐ型単結晶シリコンからなるエピタキシャル層２０２が形成されており、エピタキシャル層２０２にＬＤＭＯＳＦＥＴが形成されている。図２８の比較例の半導体装置では、ｐ型ウエル２８、ゲート絶縁膜２９、ゲート電極３１、ｎ-型オフセットドレイン領域３３、ｎ-型ソース領域３４、サイドウォールスペーサ３６、ｎ型オフセットドレイン領域３７、ｎ+型ドレイン領域３８およびｎ+型ソース領域３９などが形成されてＬＤＭＯＳＦＥＴが形成されているが、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための打抜き層として、ｐ型打抜き層２０５が形成されている。ｐ型打抜き層２０５はエピタキシャル層２０２を貫通して半導体基板２０１に到達する溝２０４に埋め込んだｐ型多結晶シリコン膜により形成されている。ｐ型打抜き層２０５の表面近傍には、ｐ型打抜き層２０５の表面を低抵抗化するためのｐ+型半導体領域２０６が形成されている。ｐ型打抜き層２０５（ｐ+型半導体領域２０６）およびｎ+型ソース領域３９には、プラグ５３を介してソース電極２０７ａが接続され、ｎ+型ドレイン領域３８には、プラグ５３を介してドレイン電極２０７ｂが接続されている。
【００９６】
図２８の比較例の半導体装置では、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域３９）は、プラグ５３、ソース電極２０７ａ、プラグ５３、ｐ型打抜き層２０５（ｐ+型半導体領域２０６）を介して半導体基板２０１に電気的に接続され、更に半導体基板２０１の裏面に形成された裏面電極７２に電気的に接続されているが、ｐ型打抜き層２０５はｐ型ウエル２８およびエピタキシャル層２０２と同じ導電型を有しており、ｐ型打抜き層２０５はｐ型ウエル２８およびエピタキシャル層２０２と電気的に分離されておらず、電気的に接続されている。このため、図２８の比較例の半導体装置では、ＬＤＭＯＳＦＥＴのソース電位とベース電位とが同電位になり、ソース電位とベース電位とを独立に制御することはできない。
【００９７】
それに対して、本実施の形態では、上記のように、ｎ型打抜き層２５とｐ型ウエル２８およびｐ-型半導体層２３とをＰＮ接合により電気的に分離しているので、ＬＤＭＯＳＦＥＴのベース電位Ｖｂとソース電位Ｖｓとを独立に制御することができる。また、本実施の形態では、ＳＯＩ基板２０を用い、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａ（のｐ-型半導体層２３）と出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂ（のｐ-型半導体層２３）とを、絶縁層２２および素子分離領域２７によって電気的に分離しているので、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴのベース電位と、出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴのベース電位とを独立に制御することができる。
【００９８】
図１３は、ＬＤＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示すグラフである。図１３のグラフの横軸は、ゲート電圧Ｖｇｓ（ゲート電極３１の電圧）に対応し、図１３のグラフの縦軸は、ドレイン電流Ｉｄ（ソース・ドレイン間の電流）に対応する。図１３のグラフには、ベース電位Ｖｂ（ベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３ａを介して供給したｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３の電位に対応）とソース電位Ｖｓ（裏面電極７２およびｎ型打抜き層２５を介して供給したｎ+型ソース領域３９およびｎ-型ソース領域３４の電位に対応）とが等しい第１の場合（Ｖｂ＝Ｖｓ）と、ベース電位Ｖｂをソース電位Ｖｓよりも若干大きくした第２の場合（Ｖｂ＞Ｖｓ）と、ベース電位Ｖｂをソース電位Ｖｓよりも更に大きくした第３の場合（Ｖｂ＞＞Ｖｓ）とが示されている。第３の場合のベース電位Ｖｂとソース電位Ｖｓの電位差（｜Ｖｂ−Ｖｓ｜）は、第２の場合のベース電位Ｖｂとソース電位Ｖｓの電位差（｜Ｖｂ−Ｖｓ｜）よりも大きい。
【００９９】
図１３のグラフからも分かるように、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高く（大きく）することで、基板電圧効果により、見かけ上、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈは下がり、ドレイン電流の立ち上がりが緩やかになる。従って、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓとは独立して制御し、ＬＤＭＯＳＦＥＴのベース電位Ｖｂとソース電位Ｖｓとの電位差を調節することで、ＬＤＭＯＳＦＥＴの見かけ上のしきい値電圧Ｖｔｈを所望の値に制御することが可能になる。
【０１００】
図１４は、ＬＤＭＯＳＦＥＴにより増幅回路を形成した半導体チップにおける、しきい値電圧Ｖｔｈと効率（付加効率、電力効率）との関係を示すグラフである。図１４のグラフの横軸は、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈに対応し、図１４のグラフの縦軸は、Ｗ−ＣＤＭＡ信号における効率η（電力効率、付加効率、ＰＡＥ：Power Added Efficiency）に対応する。ここで効率η＝（Ｐout−Ｐin）／ＰDC）×１００（％）と表され、Ｐoutは出力電力、Ｐinは入力電力、ＰDCは電源から供給された電力に対応する。出力電力は２４．５ｄＢｍでＡＣＰＲが−４０ｄＢｃの場合の付加効率が示されている。
【０１０１】
図１４のグラフからも分かるように、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈが低いほど、効率（付加効率、電力効率）が高くなる傾向にある。例えば、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈが０．１Ｖ低くなると、効率が約１％向上（上昇）する。従って、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを低くすることで、効率（付加効率、電力効率）を向上させ、ＲＦパワーモジュールの性能を向上させることができる。
【０１０２】
しかしながら、単にＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを低下させただけでは、ＬＤＭＯＳＦＥＴのリーク電流が増大してしまい、リーク電流の点でＲＦパワーモジュールの性能低下を招いてしまう。図１５は、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈとリーク電流の関係（相関）を（模式的に）示すグラフである。図１５に示されるように、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを低下させると、ＬＤＭＯＳＦＥＴのリーク電流が増大する傾向にある。
【０１０３】
図１６は、上記のようにドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにそれぞれ形成されたＬＤＭＯＳＦＥＴを有する半導体チップ２の回路ブロック図である。図１７は、半導体チップ２のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂにそれぞれ形成されたＬＤＭＯＳＦＥＴのオン時およびオフ時におけるベース電位Ｖｂの制御を示す表である。
【０１０４】
図１に示されるＲＦパワーモジュール１の入力端子１０５から整合回路１０６を経て、図１６に示されるように、半導体チップ２の入力端子１３５（上記電極２ａに対応）に入力された入力信号（ＲＦ入力信号、入力電力）は、半導体チップ２内に形成されたドライバ段の増幅段１０１（上記ＬＤＭＯＳＦＥＴ回路１２１に対応し、また上記ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａに形成されたＬＤＭＯＳＦＥＴに対応する）に入力されて増幅され、増幅段１０１の出力は整合回路（段間整合回路）１０９を経て出力段の増幅段１０２（上記ＬＤＭＯＳＦＥＴ回路１２２に対応し、また上記出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成されたＬＤＭＯＳＦＥＴに対応する）に入力されて増幅され、半導体チップ２の出力端子１３６（上記電極２ａに対応）から出力され、更に、図１に示される整合回路１０８を経てＲＦパワーモジュールの出力端子１０７から出力信号（ＲＦ出力信号、出力電力）として出力される。
【０１０５】
図１７からも分かるように、ＲＦパワーモジュール１の待機状態（増幅段１０１，１０２で増幅動作を行わない時）、すなわち、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成されたＬＤＭＯＳＦＥＴのオフ時には、ベース電極５４ｃ（およびベース配線６４ｃ）にはベースバイアス電圧を印加せず、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成されたＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３ａを介して供給したｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３の電位に対応）がソース電位Ｖｓ（裏面電極７２およびｎ型打抜き層２５を介して供給したｎ+型ソース領域３９およびｎ-型ソース領域３４の電位に対応）と等しくなる（Ｖｂ＝Ｖｓ）ようにする。一方、ＲＦパワーモジュール１の動作状態（増幅段１０１，１０２の増幅動作時）、すなわち、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成されたＬＤＭＯＳＦＥＴのオン時には、バイアス回路１０３からベース電極５４ｃ（およびバース配線６４ｃ）に所定のベースバイアス電圧を印加して、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂに形成されたＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ベース配線６４ｃ、プラグ６３、ベース電極５４ｃおよびプラグ５３ａを介して供給したｐ+型半導体領域４１、ｐ型ウエル２８およびｐ-型半導体層２３の電位に対応）がソース電位Ｖｓ（裏面電極７２およびｎ型打抜き層２５を介して供給したｎ+型ソース領域３９およびｎ-型ソース領域３４の電位に対応）よりも高くなる（Ｖｂ＞Ｖｓ）ようにする。
【０１０６】
ＬＤＭＯＳＦＥＴのオフ時（ＲＦパワーモジュール１の待機時）には、ベース電位Ｖｂとソース電位Ｖｓとを等しく（Ｖｂ＝Ｖｓ）したことにより、リーク電流を抑制することができる。ＬＤＭＯＳＦＥＴのオン時（ＲＦパワーモジュール１の動作時）には、ベース電位Ｖｂをソース電位Ｖｓよりも高く（Ｖｂ＞Ｖｓ）したことにより、オン時のＬＤＭＯＳＦＥＴのしきいち電圧ＶONを、オフ時のしきいち電圧ＶOFFよりも低くする（ＶON＜ＶOFF）ことができ、しきい値電圧を低下させた分、効率（付加効率、電力効率）を向上させることができる。例えば、ＬＤＭＯＳＦＥＴのオン時に、ベース電位Ｖｂをソース電位Ｖｓよりも高くすることにより、オン時のＬＤＭＯＳＦＥＴのしきいち電圧ＶONをオフ時のしきいち電圧ＶOFFよりも０．３Ｖ程度低くする（ＶON＝ＶOFF−０．３Ｖとする）ことで、オフ時のリーク電流を増加させることなく、効率（付加効率、電力効率）を３％程度向上（上昇）させることができる。
【０１０７】
このように、本実施の形態では、ＬＤＭＯＳＦＥＴのオフ時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓと等しくする。これにより、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを高い状態に保つことで、ＬＤＭＯＳＦＥＴのオフ時のリーク電流を低減することができる。そして、ＬＤＭＯＳＦＥＴのオン時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高くする。これにより、ＬＤＭＯＳＦＥＴの見かけ上のしきい値電圧Ｖｔｈを低下させることで、ＬＤＭＯＳＦＥＴの効率（電力効率、付加効率）を上昇（向上）させることができる。このように、本実施の形態では、リーク電流を増加させることなく、増幅素子チップである半導体チップ２（およびそれを用いたＲＦパワーモジュール１）の効率（電力効率、付加効率）を向上させることができる。従って、半導体装置（半導体チップ２およびそれを用いたＲＦパワーモジュール１）の性能を向上させることができる。
【０１０８】
また、ＲＦパワーモジュール１の動作時（ＬＤＭＯＳＦＥＴのオン時）には、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴと出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴの両方にベースバイアス電圧を印加して両方のＬＤＭＯＳＦＥＴでベース電位Ｖｂをソース電位Ｖｓよりも高くすることで、動作状態（オン時）の電力効率をより向上させることができる。その場合、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴのベース電位Ｖｂと出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴのベース電位Ｖｂとは、同じであっても、異なっていてもよい。他の形態として、ＲＦパワーモジュール１の動作時（ＬＤＭＯＳＦＥＴのオン時）に、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴと出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴの一方にだけベースバイアス電圧を印加して一方のＬＤＭＯＳＦＥＴでベース電位Ｖｂをソース電位Ｖｓよりも高くすることもでき、その場合は、大電流が流れて効率への寄与率が大きい出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴにベースバイアス電圧を印加してベース電位Ｖｂをソース電位Ｖｓよりも高くすればより好ましい。
【０１０９】
ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａ（のｐ-型半導体層２３）と出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂ（のｐ-型半導体層２３）とは、絶縁層２２および素子分離領域２７によって電気的に分離されているので、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴのベース電位と、出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴのベース電位とを独立に制御することができ、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０ＡのＬＤＭＯＳＦＥＴのしきい値電圧と出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのＬＤＭＯＳＦＥＴのしきい値電圧とを独立に変更可能である。
【０１１０】
図１８は、本実施の形態の半導体装置（ＲＦパワーモジュール）の高周波性能を示すグラフである。図１８のグラフの横軸は、電力効率（上記効率η、付加効率）に対応し、図１８のグラフの縦軸は、ＡＣＰＲ（隣接チャネル漏洩電力）に対応する。また、図１８のグラフには、本実施の形態のようにベース電位Ｖｂをソース電位Ｖｓとは独立して制御した場合（図１８のグラフで「本実施の形態」として記載）と、比較例としてベース電位Ｖｂを制御せずに常にソース電位Ｖｓと等しくした場合（図１８のグラフで「比較例」として記載）とが示されている。
【０１１１】
図１８のグラフからも分かるように、本実施の形態では、ＬＤＭＯＳＦＥＴのオフ時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓと等しくし、ＬＤＭＯＳＦＥＴのオン時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高くすることで、ベース電位Ｖｂを常にソース電位Ｖｓと等しくした比較例の場合と比べて、ＡＣＰＲを一定にしたときの電力効率（効率、付加効率）を向上させることが可能である。例えば、ＬＤＭＯＳＦＥＴのオン時に、ベース電位Ｖｂをソース電位Ｖｓよりも高くすることにより、オン時のＬＤＭＯＳＦＥＴのしきいち電圧ＶONをオフ時のしきいち電圧ＶOFFよりも０．３Ｖ程度低くする（ＶON＝ＶOFF−０．３Ｖとする）ことで、電力効率（効率、付加効率）を３％程度向上（上昇）させることができる。また、Ｗ−ＣＤＭＡ方式で用いられるＲＦパワーモジュールでは、ＡＣＰＲ一定での電力効率が高いことが性能の指針となっているが、本実施の形態では、リーク電流を増加させることなく、電力効率を向上させることができるので、本実施の形態を適用することにより、特に、ＬＤＭＯＳＦＥＴを用いたＷ−ＣＤＭＡ方式のＲＦパワーモジュールの性能向上が可能となる。
【０１１２】
このように、本実施の形態では、ＳＯＩ基板２０上にＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴを形成し、ＳＯＩ基板２０の絶縁層２２を貫くようにｎ型打抜き層２５を形成することによって、ベース層（ｐ型ウエルおよび／またはｐ-型半導体層２３）とｎ型打抜き層２５の界面では接合電位差（ここではＰＮ接合電位差）が生じるので、この電位差を超える電圧がかかるまでは、両者（ベース層とｎ型打抜き層２５）の電気的独立を保つことができる。ｎ型打抜き層２５はソース電位Ｖｓであるため、低抵抗基板である基板２１（の裏面電極７２）から取り出すことができる。ベース層の電位Ｖｂを、ソース電位Ｖｓであるｎ型打抜き層２５に対して高くすることで、ソース、ベース層、ドレインで形成されるバイポーラトランジスタの拡散電流を制御でき、すなわちＬＤＭＯＳＦＥＴのしきい値電圧を制御することができる。ＲＦパワーモジュールの待機状態（ＬＤＭＯＳＦＥＴのオフ時）ではソース電位Ｖｓとベース電位Ｖｂとを同電位（Ｖｂ＝Ｖｓ）とし、動作状態（ＬＤＭＯＳＦＥＴのオン時）ではベース電位Ｖｂをソース電位Ｖｓよりも高くする（Ｖｂ＞Ｖｓ）ことで、動作時のみ拡散電流が流れやすくなり、見かけ上のしきい値電圧を下げることができる。これによって、待機状態のリーク電流を増加させることなく、動作状態の効率（付加効率、電力効率）を向上させることができる。例えばＷ−ＣＤＭＡ方式での線形性能と効率の向上が可能となり、ＬＤＭＯＳＦＥＴを用いたＷ−ＣＤＭＡ方式のＲＦパワーモジュールの性能向上が可能となる。従って、半導体装置（半導体チップ２およびそれを用いたＲＦパワーモジュール１）の性能を向上させることができる。また、しきい値電圧のばらつきを基板バイアス（ベース電位Ｖｂ）を制御することで調整することが可能となり、半導体チップの性能引出しと歩留り向上が可能となり、パワーアンプモジュールのコスト低減に有利となる。
【０１１３】
（実施の形態２）
図１９は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態１の図４にほぼ対応する。
【０１１４】
上記実施の形態１では、ｐ-型半導体層２３および絶縁層２２を貫通するように形成された溝２４の内部に埋め込んだｎ型多結晶シリコン膜によりｎ型打抜き層２５を形成しており、ｐ-型半導体層２３およびｐ型ウエル２８とｎ型打抜き層２５との間にはＰＮ接合が形成されていたが、本実施の形態では、溝２４の側壁上に絶縁膜１４１を形成してから溝２４の内部をｎ型多結晶シリコン膜で埋め込むことでｎ型打抜き層２５を形成しており、ｐ-型半導体層２３およびｐ型ウエル２８とｎ型打抜き層２５との間には絶縁膜１４１が介在する。このような構造を得るためには、例えば、溝２４を形成した後、溝２４の側壁上を含むｐ-型半導体層２３上に絶縁膜１４１を形成してから絶縁膜１４１をエッチバックすることで、溝２４の側壁上に絶縁膜１４１を残し、溝２４の底部およびｐ-型半導体層２３上の絶縁膜１４１を除去し、その後、上記実施の形態１と同様に、溝２４内にｎ型多結晶シリコン膜を埋め込んでｎ型打抜き層２５を形成すればよい。他の構成は上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【０１１５】
本実施の形態では、ｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間には、絶縁膜１４１が形成されており、それによってｎ型打抜き層２５とベース層（ｐ型ウエル２８および／またはｐ-型半導体層２３）とを電気的に分離し、ＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ｐ型ウエル２８およびｐ-型半導体層２３の電位）をソース電位Ｖｓ（ｎ+型ソース領域３９およびｎ-型ソース領域３４の電位であり、ｎ型打抜き層２５もソース電位Ｖｓとなる）とは独立に制御できるようにしている。すなわち、ｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間を絶縁膜１４１によって絶縁することで、ｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間の電気的独立を保つことができる。このため、ＬＤＭＯＳＦＥＴのベース電位Ｖｂとソース電位Ｖｓとを異なる値にすることが可能である。
【０１１６】
このため、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、ＬＤＭＯＳＦＥＴのオフ時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓと等しくする（Ｖｂ＝Ｖｓ）ことで、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを高い状態に保ち、ＬＤＭＯＳＦＥＴのオフ時のリーク電流を低減することができ、ＬＤＭＯＳＦＥＴのオン時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高くする（Ｖｂ＞Ｖｓ）ことで、ＬＤＭＯＳＦＥＴの見かけ上のしきい値電圧Ｖｔｈを低下させ、ＬＤＭＯＳＦＥＴの効率（付加効率、電力効率）を向上させることができる。このため、リーク電流を増加させることなく、効率（付加効率、電力効率）を向上させることができる。従って、半導体装置（増幅用の半導体チップおよびそれを用いたＲＦパワーモジュール）の性能を向上させることができる。
従って、半導体装置（半導体チップおよびそれを用いたＲＦパワーモジュール）の性能を向上させることができる。
【０１１７】
（実施の形態３）
図２０は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態１の図４にほぼ対応する。
【０１１８】
上記実施の形態１では、ｐ-型半導体層２３および絶縁層２２を貫通するように形成された溝２４の内部に埋め込んだｎ型多結晶シリコン膜によりｎ型打抜き層２５を形成していたが、本実施の形態では、ｐ-型半導体層２３および絶縁層２２を貫通するように形成された溝２４ａ（溝２４に対応）の内部に埋め込んだ金属膜（金属材料）により打抜き層２５ａを形成している。例えばタングステン（Ｗ）などを主体とする金属膜（金属材料）により打抜き層２５ａを形成することができる。金属材料からなる打抜き層２５ａとｐ型ウエル２８との間、および打抜き層２５ａとｐ-型半導体層２３との間には、ショットキ（Schottky）接合（ショットキー接合）が形成されている。また、ｎ+型ソース領域３９の不純物濃度は比較的高いので、打抜き層２５ａとｎ+型ソース領域３９との間にショットキ接合は形成されていない。また、本実施の形態では、基板２１の導電型は、ｎ型とｐ型のいずれでもよい。基板２１の不純物濃度は比較的高いので、打抜き層２５ａと基板２１との間にショットキ接合は形成されていない。他の構成は上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【０１１９】
本実施の形態では、打抜き層２５ａとベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間には、ショットキ接合が形成されており、それによってｎ型打抜き層２５とベース層（ｐ型ウエル２８およびｐ-型半導体層２３）とを電気的に分離し、ＬＤＭＯＳＦＥＴのベース電位Ｖｂ（ｐ型ウエル２８およびｐ-型半導体層２３の電位）をソース電位Ｖｓ（ｎ+型ソース領域３９およびｎ-型ソース領域３４の電位であり、打抜き層２５ａもソース電位Ｖｓとなる）とは独立に制御できるようにしている。すなわち、打抜き層２５ａとベース層（ｐ型ウエル２８および／またはｐ-型半導体層２３）との間の接合電位差を超える電圧が印加されるまでは、打抜き層２５ａとベース層（ｐ型ウエル２８およびｐ-型半導体層２３）との間の電気的独立を保つことができる。このため、ＬＤＭＯＳＦＥＴのベース電位Ｖｂとソース電位Ｖｓとを、接合電位差（ショットキ接合の障壁）の範囲内で、異なる値にすることが可能である。
【０１２０】
このため、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、ＬＤＭＯＳＦＥＴのオフ時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓと等しくする（Ｖｂ＝Ｖｓ）ことで、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを高い状態に保ち、ＬＤＭＯＳＦＥＴのオフ時のリーク電流を低減することができ、ＬＤＭＯＳＦＥＴのオン時は、ＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高くする（Ｖｂ＞Ｖｓ）ことで、ＬＤＭＯＳＦＥＴの見かけ上のしきい値電圧Ｖｔｈを低下させ、ＬＤＭＯＳＦＥＴの効率（付加効率、電力効率）を向上させることができる。このため、リーク電流を増加させることなく、効率（付加効率、電力効率）を向上させることができる。従って、半導体装置（増幅用の半導体チップおよびそれを用いたＲＦパワーモジュール）の性能を向上させることができる。また、本実施の形態では、基板２１ｂとしてｎ型基板とｐ型基板のいずれも使用可能になる。
【０１２１】
図２１〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図２０と同じ領域の断面が示されている。
【０１２２】
溝２４およびそれを埋めるｎ型打抜き層２５を形成せず、それ以外の工程は上記実施の形態１と同様にして、上記図１０に対応する図２１の構造を得る。従って、図２１の構造は、溝２４およびｎ型打抜き層２５が形成されていないこと以外は、上記実施の形態１の図１０の構造とほぼ同様である。
【０１２３】
図２１の構造が得られた後、図２２に示されるように、上記実施の形態１と同様にして、ＳＯＩ基板２０（ｐ-型半導体層２３）上に絶縁膜（層間絶縁膜）５１を形成する。
【０１２４】
次に、本実施の形態では、打抜き層２５ａ形成予定領域に開口部を有するフォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜５１、ｐ-型半導体層２３および絶縁層２２をドライエッチングすることにより、ｐ-型半導体層２３および絶縁層２２を貫通して基板２１に達する溝２４ａを形成する。溝２４ａは、上記実施の形態１の溝２４と同じ領域に形成され、ｎ+型ソース領域３９に接して（隣接して）形成される。
【０１２５】
次に、図２３に示されるように、コンタクトホール５２形成予定領域に開口部を有するフォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜５１をドライエッチングすることにより、絶縁膜５１にコンタクトホール５２を形成する。
【０１２６】
次に、図２４に示されるように、溝２４ａおよびコンタクトホール５２の内部を埋めるように絶縁膜５１上にタングステン（Ｗ）膜を主体とする導電体膜（金属膜）を形成し、溝２４ａおよびコンタクトホール５２の外部の不要な導電体膜をエッチバック法またはＣＭＰ法などで除去することにより、溝２４ａおよびコンタクトホール５２の内部に導電体膜を残すことで、溝２４ａ内にタングステン（Ｗ）膜を主体とする導電体膜（金属膜）からなる打抜き層２５ａを形成し、コンタクトホール５２内にタングステン（Ｗ）膜を主体とする導電体膜（金属膜）からなるプラグ５３を形成する。
【０１２７】
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、上記実施の形態１と同様にして、絶縁膜５１、配線５４（ソース電極５４ａ、ドレイン電極５４ｂおよびベース電極５４ｃ）、絶縁膜６１、スルーホール６２、プラグ６３、配線６４（ソース配線６４ａ、ドレイン配線６４ｂおよびベース配線６４ｃ）、表面保護膜７１および裏面電極（裏面ソース電極）７２を形成することができる。
【０１２８】
本実施の形態では、イオン注入および不純物の活性化アニールにより形成されるｐ型ウエル２８、ｎ-型オフセットドレイン領域３３、ｎ-型ソース領域３４、ｎ型オフセットドレイン領域３７、ｎ+型ドレイン領域３８、ｎ+型ソース領域３９およびｐ+型半導体領域４１を形成した後に、金属材料からなる打抜き層２５ａを形成している。このため、比較的高温で行う不純物の活性化アニール工程中に打抜き層２５ａを構成する金属材料が拡散するのを防止することができる。従って、半導体装置の信頼性などを向上させることができる。
【０１２９】
（実施の形態４）
図２５は、本発明の他の実施の形態である半導体装置の要部断面図である。図２５は上記実施の形態１の図４にほぼ対応する断面図であるが、ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂだけでなく、周辺回路のＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor、ＣＭＩＳＦＥＴ：Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成されたＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄの要部断面図も示されている。ＰＭＯＳＦＥＴ形成領域２０Ｃに形成されたｐチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）とＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたｎチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）とにより構成されるＣＭＯＳＦＥＴ（ＣＭＩＳＦＥＴ）は、半導体チップ２内に形成された種々の周辺回路で用いることができるが、例えば上記制御回路１２３などを構成するＣＭＯＳＦＥＴ（ＣＭＩＳＦＥＴ）である。ドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０Ｂの構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、本実施の形態では、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄの構成について説明する。
【０１３０】
図２５に示されるように、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄのそれぞれは、素子分離領域２７および絶縁層２２によって他の領域から電気的に分離（絶縁）されている。
【０１３１】
ＰＭＯＳＦＥＴ形成領域２０Ｃのｐ-型半導体層２３にはｎ型ウエル１５１が形成されており、ｎ型ウエル１５１上には酸化シリコンなどからなるゲート絶縁膜１５２を介してｐチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）のゲート電極１５３が形成されている。ゲート電極１５３（およびゲート絶縁膜１５２）の下部のｎ型ウエル１５１がチャネル形成領域となる。ｎ型ウエル１５１の内部のチャネル形成領域を挟んで互いに離間する領域には、ｐチャネル型ＭＯＳＦＥＴのソース、ドレインとなるｐ型半導体領域１５４，１５５が形成されている。また、ｐ型半導体領域１５４，１５５内には、ｐ型半導体領域１５４，１５５よりも不純物濃度が高いｐ+型半導体領域１５６，１５７が形成されている。ゲート電極１５３の側壁に、酸化シリコンなどからなるサイドウォールスペーサ（図示せず）を形成し、ｐ型半導体領域１５４，１５５をＬＤＤ構造とすることもできる。また、ｎ型ウエル１５１には、ｎ型ウエル１５１よりも不純物濃度が高いｎ+型半導体領域１５９が形成されている。ｎ+型半導体領域１５９は、例えばｐチャネル型ＭＯＳＦＥＴからやや離間した位置のｎ型ウエル１５１に形成されている。
【０１３２】
また、ＮＭＯＳＦＥＴ形成領域２０Ｄのｐ-型半導体層２３にはｐ型ウエル１６１が形成されており、ｐ型ウエル１６１上には酸化シリコンなどからなるゲート絶縁膜１６２を介してｎチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）のゲート電極１６３が形成されている。ゲート電極１６３（およびゲート絶縁膜１６２）の下部のｐ型ウエル１６１がチャネル形成領域となる。ｐ型ウエル１６１の内部のチャネル形成領域を挟んで互いに離間する領域には、ｎチャネル型ＭＯＳＦＥＴのソース、ドレインとなるｎ型半導体領域１６４，１６５が形成されている。また、ｎ型半導体領域１６４，１６５内には、ｎ型半導体領域１６４，１６５よりも不純物濃度が高いｎ+型半導体領域１６６，１６７が形成されている。ゲート電極１６３の側壁に、酸化シリコンなどからなるサイドウォールスペーサ（図示せず）を形成し、ｎ型半導体領域１６４，１６５をＬＤＤ構造とすることもできる。また、ｐ型ウエル１６１には、ｐ型ウエル１６１よりも不純物濃度が高いｐ+型半導体領域１６９が形成されている。ｐ+型半導体領域１６９は、例えばｎチャネル型ＭＯＳＦＥＴからやや離間した位置のｐ型ウエル１６１に形成されている。
【０１３３】
このように、ＰＭＯＳＦＥＴ形成領域２０Ｃには、ソース、ドレインとなるｐ型半導体領域１５４，１５５およびゲート電極１５３を有するｐチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が形成され、ＮＭＯＳＦＥＴ形成領域２０Ｄには、ソース、ドレインとなるｎ型半導体領域１６４，１６５およびゲート電極１６３を有するｎチャネル型ＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が形成されている。また、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄでは、絶縁層２２を貫通して基板２１とｐ-型半導体層２３とを電気的に接続する打ち抜き層（導電層）は形成されていない。このため、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴは、絶縁層２２によって基板２１と電気的に分離（絶縁）されており、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのソースは裏面電極７２には接続されていない。
【０１３４】
ＰＭＯＳＦＥＴ形成領域２０Ｃでは、ｐ+型半導体領域１５６，１５７およびｎ+型半導体領域１５９の上部にコンタクトホール５２およびそれを埋めるプラグ５３が形成され、ＮＭＯＳＦＥＴ形成領域２０Ｄでは、ｎ+型半導体領域１６６，１６７およびｐ+型半導体領域１６９の上部にコンタクトホール５２およびそれを埋めるプラグ５３が形成されている。
【０１３５】
プラグ５３が埋め込まれた絶縁膜５１上に形成された配線（第１配線層）５４により、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄにソース電極５４ｄ、ドレイン電極５４ｅおよびベース電極５４ｆが形成されている。
【０１３６】
ＰＭＯＳＦＥＴ形成領域２０Ｃでは、ソース電極５４ｄは、プラグ５３を介してｐチャネル型ＭＯＳＦＥＴのソース（ｐ+型半導体領域１５６）と電気的に接続され、ドレイン電極５４ｅは、プラグ５３を介してｐチャネル型ＭＯＳＦＥＴのドレイン（ｐ+型半導体領域１５７）と電気的に接続され、ベース電極５４ｆは、プラグ５３を介してｎ+型半導体領域１５９（およびｎ型ウエル１５１）に電気的に接続されている。
【０１３７】
ＮＭＯＳＦＥＴ形成領域２０Ｄでは、ソース電極５４ｄは、プラグ５３を介してｎチャネル型ＭＯＳＦＥＴのソース（ｎ+型半導体領域１６６）と電気的に接続され、ドレイン電極５４ｅは、プラグ５３を介してｎチャネル型ＭＯＳＦＥＴのドレイン（ｎ+型半導体領域１６７）と電気的に接続され、ベース電極５４ｆは、プラグ５３を介してｐ+型半導体領域１６９（およびｐ型ウエル１６１）に電気的に接続されている。
【０１３８】
配線５４を覆う絶縁膜６１上に形成された配線（第２配線層）６４により、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄにソース配線（ソース電極）６４ｄ、ドレイン配線（ドレイン電極）６４ｅおよびベース配線（ベース電極）６４ｆが形成されている。ソース配線６４ｄは、絶縁膜６１のスルーホール６２内を埋めるプラグ６３を介してソース電極５４ｄに電気的に接続され、ドレイン配線６４ｅはプラグ６３を介してドレイン電極５４ｅに電気的に接続され、ベース配線６４ｆはプラグ６３を介してベース電極５４ｆに電気的に接続されている。
【０１３９】
本実施の形態では、ＰＭＯＳＦＥＴ形成領域２０Ｃに形成されたｐチャネル型ＭＯＳＦＥＴとＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたｎチャネル型ＭＯＳＦＥＴとにより形成されるＣＭＯＳＦＥＴにおいて、ｐチャネル型ＭＯＳＦＥＴのベース電位（ベース配線６４ｆ、プラグ６３、ベース電極５４ｆよびプラグ５３を介して供給されたｎ+型半導体領域１５９およびｎ型ウエル１５１の電位）とソース電位（ソース配線６４ｄプラグ６３、ソース電極５４ｄおよびプラグ５３を介して供給されたｐ+型半導体領域１５６およびｐ型半導体領域１５４（ソース領域）の電位）とを独立に制御し、また、ｎチャネル型ＭＯＳＦＥＴのベース電位（ベース配線６４ｆ、プラグ６３、ベース電極５４ｆよびプラグ５３を介して供給されたｐ+型半導体領域１６９およびｐ型ウエル１６１の電位）とソース電位（ソース配線６４ｄプラグ６３、ソース電極５４ｄおよびプラグ５３を介して供給されたｎ+型半導体領域１６６およびｎ型半導体領域１６４（ソース領域）の電位）とを独立に制御することができる。このため、ＣＭＯＳＦＥＴのｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴのしきい値電圧を制御することが可能となる。
【０１４０】
（実施の形態５）
図２６は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態４の図２５に対応する。
【０１４１】
本実施の形態では、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたソース電極５４ｄとベース電極５４ｆとを電気的に接続した構造、すなわち、ソース電極５４ｄがベース電極５４ｆも兼ねた構造としている。更に、ＰＭＯＳＦＥＴ形成領域２０ＣおよびＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたソース配線６４ｄとベース配線６４ｆとを電気的に接続した構造、すなわち、ソース配線６４ｄがベース配線６４ｆも兼ねた構造としている。従って、ＰＭＯＳＦＥＴ形成領域２０Ｃでは、ソース電極５４ｄは、ｐチャネル型ＭＯＳＦＥＴのソース（ｐ+型半導体領域１５６）とｎ+型半導体領域１５９（およびｎ型ウエル１５１）との両方に、それぞれプラグ５３を介して電気的に接続され、ＮＭＯＳＦＥＴ形成領域２０Ｄでは、ソース電極５４ｄは、ｎチャネル型ＭＯＳＦＥＴのソース（ｎ+型半導体領域１６６）とｐ+型半導体領域１６９（およびｐ型ウエル１６１）との両方に、それぞれプラグ５３を介して電気的に接続されている。他の構成は上記実施の形態４とほぼ同様であるので、ここではその説明は省略する。
【０１４２】
本実施の形態では、ＰＭＯＳＦＥＴ形成領域２０Ｃに形成されたｐチャネル型ＭＯＳＦＥＴとＮＭＯＳＦＥＴ形成領域２０Ｄに形成されたｎチャネル型ＭＯＳＦＥＴとにより形成されるＣＭＯＳＦＥＴにおいて、ソース電極５４ｄとベース電極とを共通にしているので、ｐチャネル型ＭＯＳＦＥＴのベース電位（ｎ型ウエル１５１の電位）とソース電位（ｐ型半導体領域１５４（ソース領域）の電位）とを同じにすることができ、また、ｎチャネル型ＭＯＳＦＥＴのベース電位（ｐ型ウエル１６１の電位）とソース電位（ｎ型半導体領域１６４（ソース領域）の電位）とを同じにすることができる。
【０１４３】
（実施の形態６）
図２７は、本発明の他の実施の形態のＲＦパワーモジュール１ａの概念的な構造を示す平面図（上面図）である。
【０１４４】
上記実施の形態１では、同じ半導体チップ２内に、電力増幅回路を構成する初段（ドライバ段）から最終段（出力段）までの増幅段１０１，１０２（すなわちＬＤＭＯＳＦＥＴ回路１２１，１２２）を形成し、更にそれら増幅段１０１，１０２にバイアス電圧を印加するバイアス回路１０３も、増幅段１０１，１０２が形成された半導体チップ２内に形成したいたが、本実施の形態では、半導体チップ２内に増幅段１０１，１０２（ＬＤＭＯＳＦＥＴ回路１２１，１２２）を形成し、増幅段１０１，１０２にバイアス電圧を印加するバイアス回路１０３は他の半導体チップ１８２内に形成している。
【０１４５】
図２７に示される本実施の形態のＲＦパワーモジュール１ａは、配線基板３と、配線基板３上に搭載された半導体チップ２，１８２と、配線基板３上に搭載された受動部品４と、半導体チップ２，１８２および受動部品４を含む配線基板３の上面を覆う封止樹脂（図示せず封）とを有している。半導体チップ２，１８２は、ボンディングワイヤ８を介して、配線基板３の基板側端子１８３および伝送線路１８４に電気的に接続され、受動部品４は配線基板３に半田実装されて基板側端子１８３および伝送線路１８４に電気的に接続されている。
【０１４６】
本実施の形態では、半導体チップ２内に増幅段１０１，１０２を形成し、増幅段１０１，１０２にバイアス電圧を印加するバイアス回路１０３は半導体チップ１８２内に形成している。ＲＦパワーモジュール１ａの待機状態（すなわち半導体チップ２内のＬＤＭＯＳＦＥＴ回路１２１，１２２のオフ時）は、半導体チップ１８２から半導体チップ２のＬＤＭＯＳＦＥＴ回路１２１，１２２にベースバイアス電圧を印加せず、ＬＤＭＯＳＦＥＴ回路１２１，１２２のベース電位Ｖｂをソース電位Ｖｓと等しく（Ｖｂ＝Ｖｓ）することで、ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈを高い状態に保ち、リーク電流を低減することができる。ＲＦパワーモジュール１ａの動作状態（すなわち半導体チップ２内のＬＤＭＯＳＦＥＴ回路１２１，１２２のオン時）は、半導体チップ１８２からボンディングワイヤ８および基板側端子１８３を経て半導体チップ２のＬＤＭＯＳＦＥＴ回路１２１，１２２にベースバイアス電圧を印加し、それによってＬＤＭＯＳＦＥＴのベース電位Ｖｂをソース電位Ｖｓよりも高く（Ｖｂ＞Ｖｓ）することで、ＬＤＭＯＳＦＥＴの見かけ上のしきい値電圧Ｖｔｈを低下させ、効率（付加効率、電力効率）を向上させることができる。このため、リーク電流を増加させることなく、効率（付加効率、電力効率）を向上させることができる。従って、半導体装置（増幅用の半導体チップおよびそれを用いたＲＦパワーモジュール）の性能を向上させることができる。
【０１４７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４８】
本発明は、携帯電話用の高周波電力増幅器などに用いる半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０１４９】
【図１】本発明の実施の形態１のＲＦパワーモジュールを構成する増幅回路を簡易的に示す回路図である。
【図２】本発明の実施の形態１のＲＦパワーモジュールで用いられる半導体チップの回路配置例を示す説明図である。
【図３】本発明の実施の形態１のＲＦパワーモジュールの概念的な構造を示す断面図である。
【図４】本発明の実施の形態１の半導体装置の要部断面図である。
【図５】本発明の実施の形態１の半導体装置の単位セルを示す要部平面図である。
【図６】本発明の実施の形態１の半導体装置の他の要部断面図である。
【図７】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】ＬＤＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示すグラフである。
【図１４】しきい値電圧と効率との関係を示すグラフである。
【図１５】ＬＤＭＯＳＦＥＴのしきい値電圧Ｖｔｈとリーク電流の関係を示すグラフである。
【図１６】ＬＤＭＯＳＦＥＴを有する半導体チップの回路ブロック図である。
【図１７】ＬＤＭＯＳＦＥＴのオン時およびオフ時におけるベース電位Ｖｂの制御を示す表である。
【図１８】本発明の実施の形態１の半導体装置（ＲＦパワーモジュール）の高周波性能を示すグラフである。
【図１９】本発明の実施の形態２の半導体装置の要部断面図である。
【図２０】本発明の実施の形態３の半導体装置の要部断面図である。
【図２１】本発明の実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】本発明の実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２６】本発明の実施の形態５の半導体装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態６のＲＦパワーモジュールの概念的な構造を示す平面図である。
【図２８】比較例の半導体装置の要部断面図である。
【符号の説明】
【０１５０】
１  ＲＦパワーモジュール
２  半導体チップ
２ａ電極
２ｂ  裏面電極
３  配線基板
３ａ  上面
３ｂ  下面
４  受動部品
５  封止樹脂
８  ボンディングワイヤ
１１  絶縁層
１２ａ  基板側端子
１２ｂ  外部接続端子
１２ｃ  基準電位供給用端子
１３  ビアホール
１３ａ  ビアホール
１４  窪み
１５  半田
１７  半田
２０  ＳＯＩ基板
２０Ａ  ドライバ段ＬＤＭＯＳＦＥＴ形成領域
２０Ｂ  出力段ＬＤＭＯＳＦＥＴ形成領域
２０Ｃ  ＰＭＯＳＦＥＴ形成領域
２０Ｄ  ＮＭＯＳＦＥＴ形成領域
２１  基板
２２  絶縁層
２３  ｐ-型半導体層
２４  溝
２４ａ  溝
２５  ｎ型打抜き層
２５ａ  打抜き層
２６  素子分離溝
２７  素子分離領域
２８  ｐ型ウエル
２９  ゲート絶縁膜
２９ａ  絶縁膜
３１  ゲート電極
３２  絶縁膜
３３  ｎ-型オフセットドレイン領域
３４  ｎ-型ソース領域
３６  サイドウォールスペーサ
３７  ｎ型オフセットドレイン領域
３８  ｎ+型ドレイン領域
３９  ｎ+型ソース領域
４１  ｐ+型半導体領域
５１  絶縁膜
５２  コンタクトホール
５２ａ  コンタクトホール
５３  プラグ
５３ａ  プラグ
５４  配線
５４ａ  ソース電極
５４ｂ  ドレイン電極
５４ｃ  ベース電極
５４ｄ  ソース電極
５４ｅ  ドレイン電極
５４ｆ  ベース電極
６１  絶縁膜
６２  スルーホール
６３  プラグ
６４  配線
６４ａ  ソース配線
６４ｂ  ドレイン配線
６４ｃ  ベース配線
６４ｄ  ソース配線
６４ｅ  ドレイン配線
６４ｆ  ベース配線
７１  表面保護膜
７２  裏面電極
１０１  増幅段
１０２  増幅段
１０３  バイアス回路
１０４  電源回路
１０５  入力端子
１０６  整合回路
１０７  出力端子
１０８  整合回路
１０９  整合回路
１２１  ＬＤＭＯＳＦＥＴ回路
１２２  ＬＤＭＯＳＦＥＴ回路
１２３  制御回路
１２４  パッド電極
１２４ａ  ゲートパッド
１２４ｂ  ドレインパッド
１２４ｃ  ドレインパッド
１２４ｄ  ゲートパッド
１２５ａ，１２５ｂ  ベース電位制御用配線
１２６ａ，１２６ｂ  ゲート電位制御用配線
１２７  素子分離領域
１３１  単位セル
１３１ａ  単位ＬＤＭＯＳＦＥＴ
１３５  入力端子
１３６  出力端子
１４１  絶縁膜
１５１  ｎ型ウエル
１５２  ゲート絶縁膜
１５３  ゲート電極
１５４，１５５  ｐ型半導体領域
１５６，１５７  ｐ+型半導体領域
１５９  ｎ+型半導体領域
１６１  ｐ型ウエル
１６２  ゲート絶縁膜
１６３  ゲート電極
１６４，１６５  ｎ型半導体領域
１６６，１６７  ｎ+型半導体領域
１６９  ｐ+型半導体領域
１８２  半導体チップ
２０１  半導体基板
２０２  エピタキシャル層
２０４  溝
２０５  ｐ型打抜き層
２０６  ｐ+型半導体領域
２０７ａ  ソース電極
２０７ｂ  ドレイン電極
【図１】
2006019612.tif 000003
【図２】
2006019612.tif 000004
【図３】
2006019612.tif 000005
【図４】
2006019612.tif 000006
【図５】
2006019612.tif 000007
【図６】
2006019612.tif 000008
【図７】
2006019612.tif 000009
【図８】
2006019612.tif 000010
【図９】
2006019612.tif 000011
【図１０】
2006019612.tif 000012
【図１１】
2006019612.tif 000013
【図１２】
2006019612.tif 000014
【図１３】
2006019612.tif 000015
【図１４】
2006019612.tif 000016
【図１５】
2006019612.tif 000017
【図１６】
2006019612.tif 000018
【図１７】
2006019612.tif 000019
【図１８】
2006019612.tif 000020
【図１９】
2006019612.tif 000021
【図２０】
2006019612.tif 000022
【図２１】
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【図２２】
2006019612.tif 000024
【図２３】
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【図２４】
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【図２５】
2006019612.tif 000027
【図２６】
2006019612.tif 000028
【図２７】
2006019612.tif 000029
【図２８】
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