(57)【要約】【課題】  入力信号の変化時におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時導通による貫通電流が発生しても、駆動回路の動作不安定を防止することができるＣＭＯＳ駆動回路を提供する。【解決手段】  ＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタ１３とＰチャネルＭＯＳトランジスタ２４の間に、ソース電位に応じてオン状態とオフ状態が自動的に切り替わるＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５を直列に挿入することにより、プッシュプル回路を構成するＭＯＳトランジスタ１２，２３のゲート・ソース間電圧を素子耐圧以下に抑え、かつ過渡的にＮチャネルＭＯＳトランジスタ１３，１４とＰチャネルＭＯＳトランジスタ２４，２５が共にオン状態となり貫通電流が流れた際のバイアス電圧の電圧変動を防止でき、安定したスイッチング素子の駆動を可能とする。【選択図】        図１
2006025085.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１の電源端子に接続されドレインが駆動出力端子に接続された第１の導電型の第１の出力ＭＯＳトランジスタと、
ソースが第２の電源端子に接続されドレインが前記駆動出力端子に接続された第２の導電型の第２の出力ＭＯＳトランジスタと、
ソースが前記第１の電源端子に接続されドレインが前記第１の出力ＭＯＳトランジスタのゲートに接続されゲートが第１の信号入力端子に接続された第１の導電型の第１のＭＯＳトランジスタと、
ゲートに第１のバイアス電圧が与えられソースが前記第１のＭＯＳトランジスタのドレインと接続された第１の導電型の第２のＭＯＳトランジスタと、
ソースが前記第２の電源端子に接続されドレインが前記第２の出力ＭＯＳトランジスタのゲートと接続されゲートが第２の信号入力端子に接続された第２の導電型の第３のＭＯＳトランジスタと、
ゲートに第２のバイアス電圧が与えられソースが前記第３のＭＯＳトランジスタのドレインと接続されドレインが前記第２のＭＯＳトランジスタのドレインと接続された第２の導電型の第４のＭＯＳトランジスタとを備えたＣＭＯＳ駆動回路。
【請求項２】
ソースが前記第１の電源端子に接続されゲートが第３の信号入力端子に接続された第１の導電型の第５のＭＯＳトランジスタと、ソースが前記第２の電源端子に接続されゲートが第４の信号入力端子に接続された第２の導電型の第６のＭＯＳトランジスタと、ゲートに前記第１のバイアス電圧が与えられソースが前記第１の導電型の第５のＭＯＳトランジスタのドレインと接続された第１の導電型の第７のＭＯＳトランジスタと、ゲートに前記第２のバイアス電圧が与えられソースが前記第２の導電型の第６のＭＯＳトランジスタのドレインと接続された第２の導電型の第８のＭＯＳトランジスタとを有する前置駆動回路を１回路もしくは複数回路有し、
前記第１の導電型の第５のトランジスタのドレインと前記第１の導電型の第７のトランジスタのソースの接続点を前記第１の信号入力端子に接続し、前記第２の導電型の第６のトランジスタのドレインと前記第２の導電型の第８のトランジスタのソースの接続点を前記第２の信号入力端子に接続した請求項１記載のＣＭＯＳ駆動回路。
【請求項３】
第５の信号入力端子に入力された前記第２の電源端子に接続される第２の電源の電位を基準とする第１のパルス信号を前記第２の電源の電位を基準とする第２のパルス信号に変換するとともに前記第１の電源端子に接続される第１の電源の電位を基準とする第３のパルス信号に変換する第１のレベルシフト回路を有し、前記第２の電源の電位を基準とする前記第２のパルス信号を前記第４の信号入力端子に入力し、前記第１の電源の電位を基準とする前記第３のパルス信号を前記第３の信号入力端子に入力する請求項２記載のＣＭＯＳ駆動回路。
【請求項４】
第３の電源の電位を基準とする第４のパルス信号を前記第２の電源端子に接続される第２の電源の電位を基準とする第１のパルス信号に変換する第２のレベルシフト回路を有し、前記第２の電源の電位を基準とする前記第１のパルス信号を前記第５の信号入力端子に入力する請求項３記載のＣＭＯＳ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子駆動などに用いられるＭＯＳインバータ型の駆動回路において、駆動回路に使用するＭＯＳトランジスタのゲート・ソース間耐圧を超える振幅でスイッチング素子などの負荷を駆動可能なＣＭＯＳ駆動回路に関するものである。
【背景技術】
【０００２】
一般に、ＭＯＳトランジスタなどで構成されるスイッチング素子を十分に駆動するためには、スイッチング素子に入力される被スイッチング信号の電圧よりも大きな振幅の駆動信号でスイッチング素子を駆動する必要がある。
【０００３】
ＣＭＯＳインバータ回路で大振幅の駆動信号を得るためには、ＣＭＯＳインバータ回路を構成するトランジスタに高い耐圧を有する素子を使用する必要がある。また、耐圧の高いＭＯＳトランジスタ（特にゲート・ソース間耐圧）を実現するためには、ゲート酸化膜厚を厚くする必要がある。ところが、ゲート酸化膜厚の厚いトランジスタは導通時の抵抗が高いため、動作速度が低下し動作時のスイッチング損失が増加する。
【０００４】
そのため、動作速度が遅く耐圧の高いトランジスタを使用しなくとも大きな振幅の駆動信号が得られる駆動回路が使用される。
【０００５】
図３は従来のＣＭＯＳ駆動回路の構成を示す回路図である。図３に示した従来のＣＭＯＳ駆動回路は、電源端子５に与えられる電源電圧ＶＳＳに対して一定の電位差を発生させる電圧源６３と、電源端子６に与えられる電源電圧ＶＤＤに対して一定の電位差を発生させる電圧源６４と、電圧源６３と電圧源６４とから供給される電源電圧を安定化するための容量素子６５、６６と、ＮチャネルＭＯＳトランジスタ５３とＰチャネルＭＯＳトランジスタ５８とで構成され出力端子１１を駆動するプッシュプル回路と、電圧源６３から供給される電源電圧と電源電圧ＶＳＳとの間で動作し出力トランジスタ５３のゲートを駆動する下側前置駆動回路６７と、電圧源６４から供給される電源電圧と電源電圧ＶＤＤとの間で動作し出力トランジスタ５８のゲートを駆動する上側前置駆動回路６８とから構成されている。
【０００６】
以上のように構成された従来のＣＭＯＳ駆動回路の動作を以下に説明する。一般的なＭＯＳトランジスタは、ゲート・ソース間電圧に５Ｖの信号が入力されることを想定して、ゲート・ソース間耐圧が７Ｖ程度のものが使用される。
【０００７】
そこで、ＭＯＳトランジスタの耐圧を超えずにインバータを動作させるために、電圧源６３および電圧源６４の電圧をそれぞれ５Ｖとし、例えば電源電圧ＶＤＤを１５Ｖ、電源電圧ＶＳＳを０Ｖとする。このような電圧設定の場合、下側前置駆動回路６７は０Ｖ〜５Ｖの間における５Ｖの振幅でスイッチング動作し、上側前置駆動回路６８は１０Ｖ〜１５Ｖの間における５Ｖの振幅でスイッチング動作する。
【０００８】
下側前置駆動回路６７の信号入力端子５１の入力電圧ＶＩＮＣがＨレベル（５Ｖ）のとき、ＰチャネルＭＯＳトランジスタ６０はオフし、ＮチャネルＭＯＳトランジスタ５５はオンする。その結果、ＰチャネルＭＯＳトランジスタ６０およびＮチャネルＭＯＳトランジスタ５５のドレイン共通点の電位はＬレベル（０Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ５４とＰチャネルＭＯＳトランジスタ５９とで構成される次段のＣＭＯＳインバータは逆の論理となり、ＰチャネルＭＯＳトランジスタ５９およびＮチャネルＭＯＳトランジスタ５４のドレイン共通点の電位はＨレベル（５Ｖ）となる。そのため、プッシュプル回路を構成するＮチャネルＭＯＳトランジスタ５３のゲート・ソース間電圧は５Ｖとなり、ＮチャネルＭＯＳトランジスタ５３はオン状態となる。
【０００９】
一方、上側前置駆動回路６８の信号入力端子５２の入力電圧ＶＩＮＤには、信号入力端子５１と同様にＨ論理信号が入力されているが、上側前置駆動回路６８の入力レベルに適した信号とするため、レベルシフト回路（図示せず）を介して１５Ｖの電圧が入力されている。そのため、ＰチャネルＭＯＳトランジスタ６２はオフしＮチャネルＭＯＳトランジスタ５７はオンする。その結果、ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ５７のドレイン共通点の電位はＬレベル（１０Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ５６とＰチャネルＭＯＳトランジスタ６１とで構成される次段のＣＭＯＳインバータは逆の論理となり、ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ５６のドレイン共通点の電位はＨレベル（１５Ｖ）となる。そのため、プッシュプル回路を構成するＰチャネルＭＯＳトランジスタ５８のゲート・ソース間電圧は０Ｖであり、ＰチャネルＭＯＳトランジスタ５８はオフ状態となる。
【００１０】
以上の様にプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ５３がオン、ＰチャネルＭＯＳトランジスタ５８がオフとなるため、駆動出力端子１１の出力電圧ＶＯＵＴはＬレベル（０Ｖ）となる。
【００１１】
逆に、下側前置駆動回路６７の信号入力端子５１の入力電圧ＶＩＮＣがＬレベル（０Ｖ）のとき、ＰチャネルＭＯＳトランジスタ６０はオンし、ＮチャネルＭＯＳトランジスタ５５はオフする。その結果、ＰチャネルＭＯＳトランジスタ６０およびＮチャネルＭＯＳトランジスタ５５のドレイン共通点の電位はＨレベル（５Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ５４とＰチャネルＭＯＳトランジスタ５９とで構成される次段のＣＭＯＳインバータは逆の論理となり、ＰチャネルＭＯＳトランジスタ５９およびＮチャネルＭＯＳトランジスタ５４のドレイン共通点の電位はＬレベル（０Ｖ）となる。そのため、プッシュプル回路を構成するＮチャネルＭＯＳトランジスタ５３のゲート・ソース間電圧は０Ｖとなり、ＮチャネルＭＯＳトランジスタ５３はオフ状態となる。
【００１２】
一方、上側前置駆動回路６８の信号入力端子５２の入力電圧ＶＩＮＤには、信号入力端子５１と同様にＬ論理信号が入力されているが、上側前置駆動回路６８の入力レベルに適した信号とするため、レベルシフト回路を介して１０Ｖの電圧が入力されている。そのため、ＰチャネルＭＯＳトランジスタ６２はオンしＮチャネルＭＯＳトランジスタ５７はオフする。その結果、ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ５７のドレイン共通点の電位はＨレベル（１５Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ５６とＰチャネルＭＯＳトランジスタ６１とで構成される次段のＣＭＯＳインバータは逆の論理となり、ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ５６のドレイン共通点の電位はＬレベル（１０Ｖ）となる。そのため、プッシュプル回路を構成するＰチャネルＭＯＳトランジスタ５８のゲート・ソース間電圧は５Ｖであり、ＰチャネルＭＯＳトランジスタ５８はオン状態となる。
【００１３】
以上の様にプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ５３がオフ、ＰチャネルＭＯＳトランジスタ５８がオンとなるため、駆動出力端子１１の出力電圧ＶＯＵＴはＨレベル（１５Ｖ）となる。
【００１４】
上記の動作で出力端子１１の電圧ＶＯＵＴを電源電圧ＶＳＳ，ＶＤＤ間でフルスイングさせることができ、それによって出力端子１１に接続されたスイッチング素子を完全に駆動することができる。しかも、いずれのトランジスタのゲート・ソース間電圧も０Ｖ〜５Ｖの範囲となっており、動作速度が速くゲート耐圧が低いスイッチング素子を使用することができる。
【特許文献１】特開２００１−２２３５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の構成では、下側前置駆動回路６７や上側前置駆動回路６８が状態遷移する時、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが同時にオン状態なる期間が存在する。この期間に貫通電流が流れて、電圧源６３や電圧源６４の電圧を変動させることから、安定な動作が確保できないという問題があった。
【００１６】
例えば、信号入力端子５１の電位がＨレベル（５Ｖ）の時、上記説明の様にＮチャネルＭＯＳトランジスタ５５はオン、ＰチャネルＭＯＳトランジスタ６０はオフ、ＮチャネルＭＯＳトランジスタ５４はオフ、ＰチャネルＭＯＳトランジスタ５９はオンの状態で固定されているため、素子（ＭＯＳトランジスタ）に電流は流れない。
【００１７】
ところが、信号入力端子５１の電位がＨレベル（５Ｖ）からＬレベル（０Ｖ）に移行する時、ＮチャネルＭＯＳトランジスタ５５とＰチャネルＭＯＳトランジスタ６０が共にオンする状態が存在する。同じくＮチャネルＭＯＳトランジスタ５４とＰチャネルＭＯＳトランジスタ５９についても共にオンする状態が存在する。使用する素子によって異なるが、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのゲート・ソース間電圧が２．５Ｖ付近の時、両トランジスタのオン抵抗はそれぞれ数１０オーム程度になる場合がある。例えば下側前置駆動回路６７が５Ｖの範囲で動作している場合でゲート・ソース間電圧が２．５Ｖの時のそれぞれのオン抵抗を５０オームとすると、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタに流れる電流値Ｉは
Ｉ＝５Ｖ／（５０Ω＋５０Ω）＝５０ｍＡ
となる。この電流は電圧源６３から供給されるが、電位の変化が数ｎｓという非常な短時間であり、フィードバックにより電圧安定化を図る形式の応答の遅い電圧源では電圧安定化が不可能であり、電源電圧が大きく変動する。
【００１８】
そのため、電圧源６３の端子間に容量素子６５を接続して電圧変動を抑え、下側前置駆動回路６７の回路動作の安定化を図っている。電圧源６３の電圧変動を０．５Ｖ以下に抑えるために必要な容量素子６５の容量値Ｃは、Ｉ＝５０ｍＡの電流が流れる期間ｔを５ｎｓとすると、次式で求められる。
【００１９】
Ｃ＝Ｉ・Δｔ／ΔＶ
＝０．０５×５×１０-9／０．５
＝５００（ｐＦ）
さらに電圧変動を小さくするには、もっと大きな容量値Ｃを必要とする。ところが、半導体集積回路に集積化することが可能な容量は大きくても１００ｐＦであり、半導体集積回路への集積化が困難であった。
【００２０】
また、上側前置駆動回路６８においても全く同様の課題があり、必要な容量素子の値は更に２倍となる。この様に大きな容量素子が使用できない場合には下側前置駆動回路６７と上側前置駆動回路６８の不安定動作は避けられない。
【００２１】
本発明は、上記の課題を解決するものであり、入力信号の変化時におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時導通による貫通電流が発生しても、駆動回路の動作不安定を防止することができるＣＭＯＳ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明のＣＭＯＳ駆動回路は、ソースが第１の電源端子に接続されドレインが駆動出力端子に接続された第１の導電型の第１の出力ＭＯＳトランジスタと、ソースが第２の電源端子に接続されドレインが駆動出力端子に接続された第２の導電型の第２の出力ＭＯＳトランジスタと、ソースが第１の電源端子に接続されドレインが第１の出力ＭＯＳトランジスタのゲートに接続されゲートが第１の信号入力端子に接続された第１の導電型の第１のＭＯＳトランジスタと、ゲートに第１のバイアス電圧が与えられソースが第１のＭＯＳトランジスタのドレインと接続された第１の導電型の第２のＭＯＳトランジスタと、ソースが第２の電源端子に接続されドレインが第２の出力ＭＯＳトランジスタのゲートと接続されゲートが第２の信号入力端子に接続された第２の導電型の第３のＭＯＳトランジスタと、ゲートに第２のバイアス電圧が与えられソースが第３のＭＯＳトランジスタのドレインと接続されドレインが前記第２のＭＯＳトランジスタのドレインと接続された第２の導電型の第４のＭＯＳトランジスタとを備えている。
【００２３】
この構成によれば、入力信号の変化時における第１の導電型のＭＯＳトランジスタと第２の導電型のＭＯＳトランジスタの同時導通による貫通電流が発生しても、ＣＭＯＳ駆動回路の動作不安定を防止でき、いかなる場合でも安定したスイッチング素子の駆動を実現することができる。
【００２４】
また、上記のＣＭＯＳ駆動回路においては、ソースが第１の電源端子に接続されゲートが第３の信号入力端子に接続された第１の導電型の第５のＭＯＳトランジスタと、ソースが第２の電源端子に接続されゲートが第４の信号入力端子に接続された第２の導電型の第６のＭＯＳトランジスタと、ゲートに第１のバイアス電圧が与えられソースが第１の導電型の第５のＭＯＳトランジスタのドレインと接続された第１の導電型の第７のＭＯＳトランジスタと、ゲートに第２のバイアス電圧が与えられソースが第２の導電型の第６のＭＯＳトランジスタのドレインと接続された第２の導電型の第８のＭＯＳトランジスタとを有する前置駆動回路を１回路もしくは複数回路有することが好ましい。この前置増幅回路においては、第１の導電型の第５のトランジスタのドレインと第１の導電型の第７のトランジスタのソースの接続点を第１の信号入力端子に接続し、第２の導電型の第６のトランジスタのドレインと第２の導電型の第８のトランジスタのソースの接続点を第２の信号入力端子に接続される。
【００２５】
この構成によれば、第１および第２の信号入力端子に信号を与える前置駆動回路を設けた場合においても、上記した本発明のＣＭＯＳ駆動回路と同様に、入力信号の変化時における貫通電流による動作不安定を防止でき、いかなる場合でも安定した信号を駆動回路に伝達することができる。
【００２６】
また、上記のように、前置駆動回路を有するＣＭＯＳ駆動回路においては、第５の信号入力端子に入力された第２の電源端子に接続される第２の電源の電位を基準とする第１のパルス信号を第２の電源の電位を基準とする第２のパルス信号に変換するとともに第１の電源端子に接続される第１の電源の電位を基準とする第３のパルス信号に変換する第１のレベルシフト回路を有し、第２の電源の電位を基準とする第２のパルス信号を第４の信号入力端子に入力し、第１の電源の電位を基準とする第３のパルス信号を第３の信号入力端子に入力するようにしてもよい。
【００２７】
この構成によれば、上記前置駆動回路の第３の信号入力端子と第４の信号入力端子に適合した信号を供給することができる。
【００２８】
また、上記のように、第１のレベルシフト回路を有するＣＭＯＳ駆動回路においては、第３の電源の電位を基準とする第４のパルス信号を第２の電源端子に接続される第２の電源の電位を基準とする第１のパルス信号に変換する第２のレベルシフト回路を有し、第２の電源の電位を基準とする第１のパルス信号を第５の信号入力端子に入力するようにしてもよい。
【００２９】
この構成によれば、第３の電源と第１の電源の電圧レベルが異なり、第１の電源の電位が変動するシステムであっても安定なスイッチング素子の駆動を実現することができる。
【発明の効果】
【００３０】
以上のように、本発明のＣＭＯＳ駆動回路によれば、動作速度が速く素子耐圧の低いＭＯＳトランジスタを使用して、素子耐圧を大幅に超える大きな駆動振幅が得られ、しかも入力信号の遷移時におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時導通による貫通電流が発生しても、駆動回路の動作不安定を防止でき、いかなる場合でも安定したスイッチング素子の駆動を実現できるという大いなる効果を生じさせるものである。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１におけるＣＭＯＳ駆動回路の構成を示す回路図である。図１において、図３と同じ構成要素については同じ符号を用い、説明を省略する。
【００３３】
図１において、ＮチャネルＭＯＳトランジスタ１２とＰチャネルＭＯＳトランジスタ２３とで出力端子１１を駆動するプッシュプル回路が構成されている。
【００３４】
ＮチャネルＭＯＳトランジスタ１２のゲートは、ソースが低電位側電源端子５（ＶＳＳ）に接続されたＮチャネルＭＯＳトランジスタ１３のドレインと接続されている。同様に、ＰチャネルＭＯＳトランジスタ２３のゲートは、ソースが高電位側電源端子６（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジスタ２４のドレインに接続されている。
【００３５】
さらに、ＮチャネルＭＯＳトランジスタ１３のドレインは、ゲートが電圧ＶＧ１を有する電圧源７に接続されたＮチャネルＭＯＳトランジスタ１４のソースと接続されている。同様に、ＰチャネルＭＯＳトランジスタ２４のドレインは、ゲートが電圧ＶＧ２を有する電圧源８に接続されたＰチャネルＭＯＳトランジスタ２５のソースと接続されている。
【００３６】
さらに、ＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５のドレインは互いに接続されている。すなわち、ＮチャネルＭＯＳトランジスタ１３とＰチャネルＭＯＳトランジスタ２４とは、お互いのドレイン間が、縦続接続されたＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５とを介して接続されたＣＭＯＳインバータの構成となっている。そして、このＣＭＯＳインバータは、上記したプッシュプル回路とともに駆動回路１を構成している。駆動回路１を構成するＮチャネルＭＯＳトランジスタ１３のゲートとＰチャネルＭＯＳトランジスタ２４のゲートは、それぞれ駆動回路１の信号入力端子となる。
【００３７】
また、駆動回路１を構成するＮチャネルＭＯＳトランジスタ１３のゲートは、ソースが低電位側電源端子５（ＶＳＳ）に接続されたＮチャネルＭＯＳトランジスタ１５のドレインに接続されている。同様に、駆動回路１を構成するＰチャネルＭＯＳトランジスタ２４のゲートは、ソースが高電位側電源端子６（ＶＤＤ）に接続されたＰチャネルＭＯＳトランジスタ２６のドレインに接続されている。
【００３８】
さらに、ＮチャネルＭＯＳトランジスタ１５のドレインは、ゲートが電圧源７に接続されたＮチャネルＭＯＳトランジスタ１６のソースと接続されている。同様に、ＰチャネルＭＯＳトランジスタ２６のドレインは、ゲートが電圧源８に接続されたＰチャネルＭＯＳトランジスタ２７のソースと接続されている。
【００３９】
さらに、ＮチャネルＭＯＳトランジスタ１６とＰチャネルＭＯＳトランジスタ２７のドレインは互いに接続されている。すなわち、ＮチャネルＭＯＳトランジスタ１５とＰチャネルＭＯＳトランジスタ２６とは、お互いのドレイン間が、縦続接続されたＮチャネルＭＯＳトランジスタ１６とＰチャネルＭＯＳトランジスタ２７とを介して接続されたＣＭＯＳインバータの構成となっており、前置駆動回路２を構成している。前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲートとＰチャネルＭＯＳトランジスタ２６のゲートは、それぞれ前置駆動回路２の信号入力端子となる。なお、前置駆動回路２については、図１では、１回路のみ設けたものを示したが、前置駆動回路２は複数回路設けてもよい。この際、前置駆動回路２は互いに縦続接続される。
【００４０】
さらに、前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲートは、ソースが低電位側電源端子５に接続され互いのゲートが互いのドレインとたすき掛け状に接続された２つのＮチャネルＭＯＳトランジスタ１７，１９のうち、ＮチャネルＭＯＳトランジスタ１７のドレインに接続されている。また、前置駆動回路２を構成するＰチャネルＭＯＳトランジスタ２６のゲートは、ソースが高電位側電源端子６に接続されたＰチャネルＭＯＳトランジスタ２８のドレインに接続されている。
【００４１】
ＮチャネルＭＯＳトランジスタ１７とＰチャネルＭＯＳトランジスタ２８とは、ゲートが電圧源７に接続されたＮチャネルＭＯＳトランジスタ１８とゲートが電圧源８に接続されたＰチャネルＭＯＳトランジスタ２９の縦続接続を介して接続されている。同様に、ＮチャネルＭＯＳトランジスタ１９とソースが高電位側電源端子６に接続されたＰチャネルＭＯＳトランジスタ３０とは、ゲートが電圧源７に接続されたＮチャネルＭＯＳトランジスタ２０とゲートが電圧源８に接続されたＰチャネルＭＯＳトランジスタ３１の縦続接続を介して接続されている。
【００４２】
そして、ＮチャネルＭＯＳトランジスタ１７〜２０およびＰチャネルＭＯＳトランジスタ２８〜３１は第１のレベルシフト回路３−１を構成している。そして、この第１のレベルシフト回路３−１は、高電位側電源端子６の電位を基準とした信号を低電位側電源端子５の電位を基準とした信号に電位レベルを変換している。第１のレベルシフト回路３−１を構成するＰチャネルＭＯＳＦＥＴトランジスタのゲートは、第１のレベルシフト回路３−１の信号入力端子となる。
【００４３】
さらに、第１のレベルシフト回路３−１を構成するＰチャネルＭＯＳトランジスタ２８のゲートは、ソースが高電位側電源端子６に接続され互いのゲートが互いのドレインとたすき掛け状に接続された２つのＰチャネルＭＯＳトランジスタ３４，３２のうちのＰチャネルＭＯＳトランジスタ３４のドレインに接続されている。同様に、第１のレベルシフト回路３−１を構成するＰチャネルＭＯＳトランジスタ３０のゲートは、上記のＰチャネルＭＯＳトランジスタ３２のドレインに接続されている。
【００４４】
また、ソースがＧＮＤ端子４に接続された２つのＮチャネルＭＯＳトランジスタ２１，２２は、ＰチャネルＭＯＳトランジスタ３２，３４との間が、それぞれゲートを電圧源８に接続した２つのＰチャネルＭＯＳトランジスタ３３，３５を介して接続されている。上記２つのＮチャネルＭＯＳトランジスタ２１，２２のゲートには、信号入力端子１０，９がそれぞれ接続されている。
【００４５】
そして、ＮチャネルＭＯＳトランジスタ２１，２２およびＰチャネルＭＯＳトランジスタ３２〜３５は第２のレベルシフト回路３−２を構成している。この第２のレベルシフト回路３−２は、ＧＮＤ電位を基準とした信号を高電位側電源端子６の電位を基準した信号に電位レベルを変換している。
【００４６】
第２のレベルシフト回路３−２への入力信号は、信号入力端子９に与えられる正相のパルス信号（ＶＩＮＡ）と、信号入力端子１０に与えられる逆相のパルス信号（ＶＩＮＢ）である。
【００４７】
このように構成された本発明の実施の形態１のＣＭＯＳ駆動回路の動作を図２の波形図を用いて説明する。図２において、符号３６は図１における低電位側電源端子５の電位レベルＶＳＳを表し、符号３７は図１における高電位側電源端子６の電位レベルＶＤＤを表す。また、符号３８，３９はそれぞれ図１における電圧源７，８で与えるバイアス電位部ＶＧ１，ＶＧ２を表す。符号４０は図１における出力端子１１の信号ＶＯＵＴを表し、符号４１，４２はそれぞれ図１におけるＮチャネルＭＯＳトランジスタ１２のゲート信号ＶＧ＿ＭＮ１とＰチャネルＭＯＳトランジスタ２３のゲート信号ＶＧ＿ＭＰ１とを表す。
【００４８】
なお、図２において、記号ＶＧＳ１，ＶＧＳ２は、図１におけるＮチャネルＭＯＳトランジスタ１４のゲート・ソース間電圧とＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧を示す。
【００４９】
図１において、ゲート・ソース間耐圧が５Ｖの素子を使用して、駆動出力端子１１に０Ｖ〜１５Ｖの振幅を出力する場合、下側電源電圧５に０Ｖを、上側電源電圧６に１５Ｖを与える。そして、電圧源７，８は５Ｖの電圧に設定する。
【００５０】
まず、図２における（ａ）の状態に着目して動作を説明する。図１における駆動回路１を構成するＮチャネルＭＯＳトランジスタ１３のゲートにＨレベル（約４．３Ｖ）が与えられている時、ＮチャネルＭＯＳトランジスタ１３はオンの状態である。したがって、ＮチャネルＭＯＳトランジスタ１３のドレイン電位とＮチャネルＭＯＳトランジスタ１４のソース電位はＬレベル（０Ｖ）となっている。そして、ＮチャネルＭＯＳトランジスタ１４のゲートには５Ｖの電位が与えられているため、ＮチャネルＭＯＳトランジスタ１４のゲート・ソース間電圧は５Ｖであり、ＮチャネルＭＯＳトランジスタ１４もオンの状態となっている。したがって、ＮチャネルＭＯＳトランジスタ１４のソースとドレイン、そしてＰチャネルＭＯＳトランジスタ２５のドレインのノードがＬレベル（０Ｖ）となっている。この時、ＮチャネルＭＯＳトランジスタ１４のソースに接続されプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２のゲート電位ＶＧ＿ＭＮ１も０Ｖであり、ＮチャネルＭＯＳトランジスタ１２はオフの状態となっている。
【００５１】
一方、この時ＰチャネルＭＯＳトランジスタ２４のゲートにもＨレベル（１５Ｖ）が与えられており、ＰチャネルＭＯＳトランジスタ２４はオフの状態となっている。したがって、ＰチャネルＭＯＳトランジスタ２４のドレイン電位とＰチャネルＭＯＳトランジスタ２５のソース電位はＬレベル（約１０．７Ｖ）となっている。
【００５２】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ２４のドレインとＰチャネルＭＯＳトランジスタ２５のソースがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ２５のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ２５はオンの状態にある。さらにこの時、ＰチャネルＭＯＳトランジスタ２５のドレイン電位は、ＮチャネルＭＯＳトランジスタ１４がオンであるためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ２５のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ２５のソース電位が約１０．７Ｖまで下降すると、ＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ２５はオフの状態に移行し、ＰチャネルＭＯＳトランジスタ２５のソース電位の下降は約１０．７Ｖで停止する。
【００５３】
この時、プッシュプル回路を構成するＰチャネルＭＯＳトランジスタ２３のゲート電位ＶＧ＿ＭＰ１も１０．７Ｖとなり、ＰチャネルＭＯＳトランジスタ２３のゲート・ソース間電圧が４．３Ｖのため、ＰチャネルＭＯＳトランジスタ２３はオンの状態となる。前述の様にＰチャネルＭＯＳトランジスタ２３と共にプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２はオフの状態であるため、出力端子１１の信号ＶＯＵＴはＨレベル（１５Ｖ）となる。
【００５４】
次に図２における（ａ）の状態から（ｂ）の状態への移行に着目して説明する。図１における駆動回路１を構成するＰチャネルＭＯＳトランジスタ２４のゲート電位がＨレベル（１５Ｖ）からＬレベル（約１０．７Ｖ）に移行すると、ＰチャネルＭＯＳトランジスタ２４はオフの状態からオンの状態に移行し、ＰチャネルＭＯＳトランジスタ２４のドレイン電位とＰチャネルＭＯＳトランジスタ２５のソース電位はＨレベル（１５Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ２５のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧は５Ｖとなり、ＰチャネルＭＯＳトランジスタ２５もオンの状態となる。したがって、ＰチャネルＭＯＳトランジスタ２５のソースとドレイン、そしてＮチャネルＭＯＳトランジスタ１４のドレインのノードがＨレベル（１５Ｖ）となる。この時、ＰチャネルＭＯＳトランジスタ２５のソースに接続されプッシュプル回路を構成するＰチャネルＭＯＳトランジスタ２３のゲート電位ＶＧ＿ＭＰ１も１５Ｖとなり、ＰチャネルＭＯＳトランジスタ２３はオフの状態に移行する。
【００５５】
一方この時、ＮチャネルＭＯＳトランジスタ１３のゲート電位ＶＧ＿ＭＮ１もＨレベル（約４．３Ｖ）からＬレベル（０Ｖ）に変化し、ＮチャネルＭＯＳトランジスタ１３はオフの状態となり、ＮチャネルＭＯＳトランジスタ１３のドレイン電位とＮチャネルＭＯＳトランジスタ１４のソース電位はＨレベル（約４．３Ｖ）となる。
【００５６】
なぜならば、過渡的にＮチャネルＭＯＳトランジスタ１３のドレインとＮチャネルＭＯＳトランジスタ１４のソースがＬレベル（０Ｖ）であったとしても、ＮチャネルＭＯＳトランジスタ１４のゲートには５Ｖの電位が与えられているため、ＮチャネルＭＯＳトランジスタ１４のゲート・ソース間電圧が５Ｖであり、ＮチャネルＭＯＳトランジスタ１４はオンの状態になる。さらにこの時、ＮチャネルＭＯＳトランジスタ１４のドレイン電位はＰチャネルＭＯＳトランジスタ２５がオンのためＨレベル（１５Ｖ）となっており、オン状態のＮチャネルＭＯＳトランジスタ１４のソース電位（０Ｖ）はドレイン電位（１５Ｖ）に向かって上昇する。そして、ＮチャネルＭＯＳトランジスタ１４のソース電位が約４．３Ｖまで上昇すると、ＮチャネルＭＯＳトランジスタ１４のゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＮチャネルＭＯＳトランジスタ１４がオフの状態に移行し、そのソース電位の上昇は約４．３Ｖで停止する。
【００５７】
この時、プッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２のゲート電位も４．３Ｖとなり、ＮチャネルＭＯＳトランジスタ１２のゲート・ソース間電圧が４．３Ｖのため、ＮチャネルＭＯＳトランジスタ１２がオンの状態となる。前述の様にＮチャネルＭＯＳトランジスタ１２と共にプッシュプル回路を構成するＰチャネルＭＯＳトランジスタ２３はオフの状態であるため、出力端子１１の信号ＶＯＵＴはＬレベル（０Ｖ）となる。
【００５８】
さらに図２における（ｂ）の状態から（ｃ）の状態への移行に着目して説明する。図１における駆動回路１を構成するＮチャネルＭＯＳトランジスタ１３のゲート電位ＶＧ＿ＭＮ１がＬレベル（０Ｖ）からＨレベル（約４．３Ｖ）に移行すると、ＮチャネルＭＯＳトランジスタ１３はオフの状態からオンの状態に移行し、ＮチャネルＭＯＳトランジスタ１３のドレイン電位とＮチャネルＭＯＳトランジスタ１４のソース電位はＬレベル（０Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ１４のゲートには５Ｖの電位が与えられているため、ＮチャネルＭＯＳトランジスタ１４のゲート・ソース間電圧は５Ｖであり、ＮチャネルＭＯＳトランジスタ１４もオンの状態となる。したがって、ＮチャネルＭＯＳトランジスタ１４のソースとドレイン、そしてＰチャネルＭＯＳトランジスタ２５のドレインのノードがＬレベル（０Ｖ）となる。この時、ＮチャネルＭＯＳトランジスタ１４のソースに接続されプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２のゲート電位も０Ｖとなり、ＮチャネルＭＯＳトランジスタ１２はオフの状態に移行する。
【００５９】
一方、この時ＰチャネルＭＯＳトランジスタ２４のゲート電位もＬレベル（約１０．７Ｖ）からＨレベル（１５Ｖ）に変化し、ＰチャネルＭＯＳトランジスタ２４はオフの状態となり、ＰチャネルＭＯＳトランジスタ２４のドレイン電位とＰチャネルＭＯＳトランジスタ２５のソース電位はＬレベル（約１０．７Ｖ）となる。
【００６０】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ２４のドレインとＮチャネルＭＯＳトランジスタ２５のソースがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ２５のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ２５はオンの状態になる。さらにこの時、ＰチャネルＭＯＳトランジスタ２５のドレイン電位は、ＮチャネルＭＯＳトランジスタ１４がオンのためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ２５のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ２５のソース電位が約１０．７Ｖまで下降すると、ＰチャネルＭＯＳトランジスタ２５のゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ２５がオフの状態に移行し、ＰチャネルＭＯＳトランジスタ２５のソース電位の下降は約１０．７Ｖで停止する。
【００６１】
この時、プッシュプル回路を構成するＰチャネルＭＯＳトランジスタ２３のゲート電位ＶＧ＿ＭＰ１も１０．７Ｖとなり、そのゲート・ソース間電圧が４．３Ｖのため、ＰチャネルＭＯＳトランジスタ２３はオンの状態となる。前述の様に、ＰチャネルＭＯＳトランジスタ２３と共にプッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２はオフの状態であるため、出力端子１１の信号ＶＯＵＴはＨレベル（１５Ｖ）となる。
【００６２】
以上の動作で駆動回路１に入力される２つの信号に対応して、駆動出力端子１１を下側電源電圧（０Ｖ）から上側電源電圧（１５Ｖ）の電圧範囲で駆動することができる。この時、ソース電位に応じてオン状態とオフ状態が自動的に切り替わるＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５の働きにより、プッシュプル回路を構成するＮチャネルＭＯＳトランジスタ１２およびＰチャネルＭＯＳトランジスタ２３のゲート・ソース間電圧は素子耐圧の５Ｖ以下に抑えられている。
【００６３】
また、過渡的にＮチャネルＭＯＳトランジスタ１３，１４とＰチャネルＭＯＳトランジスタ２４，２５が共にオン状態となり、貫通電流が流れる可能性があるが、貫通電流の主たる電流経路が電圧源７，８ではないため、貫通電流による電圧源７，８の電圧変動は発生せず安定な動作が可能である。わずかにＮチャネルＭＯＳトランジスタ１４とＰチャネルＭＯＳトランジスタ２５のゲート・ドレイン間寄生容量による電流が電圧源７，８に流れるが、ゲート・ドレイン間寄生容量は５０ｆＦ程度であり、ドレイン電位が１０ｎｓの期間に１５Ｖ変化するとしても、流れる電流Ｉは
Ｉ＝Ｃ・ΔＶ／Δｔ
＝５０ｆＦ×１５Ｖ／１０ｎｓ
＝０．０７５ｍＡ
と非常に小さく、電圧源７，８の電圧変動は小さい。
【００６４】
また、前置駆動回路２についても駆動回路１と同様な動作により、駆動回路１を制御するための信号を発生する。すなわち、図１における前置駆動回路２を構成するＰチャネルＭＯＳトランジスタ２６のゲート電位がＨレベル（１５Ｖ）からＬレベル（約１０．７Ｖ）に移行すると、ＰチャネルＭＯＳトランジスタ２６はオフの状態からオンの状態に移行し、ＰチャネルＭＯＳトランジスタ２６ドレイン電位とＰチャネルＭＯＳトランジスタ２７のソース電位はＨレベル（１５Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ２７のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２７のゲート・ソース間電圧は５Ｖとなり、ＰチャネルＭＯＳトランジスタ２７もオンの状態となる。したがって、ＰチャネルＭＯＳトランジスタ２７のソースとドレイン、そしてＮチャネルＭＯＳトランジスタ１６のドレインのノードがＨレベル（１５Ｖ）となる。
【００６５】
一方、この時ＮチャネルＭＯＳトランジスタ１５のゲート電位もＨレベル（約４．３Ｖ）からＬレベル（０Ｖ）に変化し、ＮチャネルＭＯＳトランジスタ１５はオフの状態となり、ＮチャネルＭＯＳトランジスタ１５のドレイン電位とＮチャネルＭＯＳトランジスタ１６のソース電位はＨレベル（約４．３Ｖ）となる。
【００６６】
なぜならば、過渡的にＮチャネルＭＯＳトランジスタ１５のドレインとＮチャネルＭＯＳトランジスタ１６のソースがＬレベル（０Ｖ）であったとしても、ＮチャネルＭＯＳトランジスタ１６のゲートには５Ｖの電位が与えられているため、そのゲート・ソース間電圧が５Ｖであり、ＮチャネルＭＯＳトランジスタ１６はオンの状態になる。さらにこの時、ＮチャネルＭＯＳトランジスタ１６のドレイン電位はＰチャネルＭＯＳトランジスタ２７がオンのためＨレベル（１５Ｖ）となっており、オン状態のＮチャネルＭＯＳトランジスタ１６のソース電位（０Ｖ）はドレイン電位（１５Ｖ）に向かって上昇する。そして、ＮチャネルＭＯＳトランジスタ１６のソース電位が約４．３Ｖまで上昇すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＮチャネルＭＯＳトランジスタ１６はオフの状態に移行し、そのソース電位の上昇は約４．３Ｖで停止する。
【００６７】
以上の動作により、駆動回路１を構成するＰチャネルＭＯＳトランジスタ２４のゲート電位をＬレベル（１０．７Ｖ）からＨレベル（１５Ｖ）に、ＮチャネルＭＯＳトランジスタ１３のゲート電位をＨレベル（４．３Ｖ）からＬレベル（０Ｖ）に変化させる。
【００６８】
また、逆に図１における前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲート電位がＬレベル（０Ｖ）からＨレベル（約４．３Ｖ）に移行すると、ＮチャネルＭＯＳトランジスタ１５はオフの状態からオンの状態に移行し、ＮチャネルＭＯＳトランジスタ１５のドレイン電位とＮチャネルＭＯＳトランジスタ１６のソース電位はＬレベル（０Ｖ）となる。そして、ＮチャネルＭＯＳトランジスタ１６のゲートには５Ｖの電位が与えられているため、そのゲート・ソース間電圧は５Ｖとなり、ＮチャネルＭＯＳトランジスタ１６もオンの状態となる。したがって、ＮチャネルＭＯＳトランジスタ１６のソースとドレイン、そしてＰチャネルＭＯＳトランジスタ２７のドレインのノードがＬレベル（０Ｖ）となる。
【００６９】
一方この時、ＰチャネルＭＯＳトランジスタ２６のゲート電位もＬレベル（約１０．７Ｖ）からＨレベル（１５Ｖ）に変化し、ＰチャネルＭＯＳトランジスタ２６はオフの状態となり、ドレイン電位とＰチャネルＭＯＳトランジスタ２７のソース電位はＬレベル（約１０．７Ｖ）となる。
【００７０】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ２６のドレインとＰチャネルＭＯＳトランジスタ２７のソースがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ２７のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２７のゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ２７はオンの状態になる。さらにこの時、ＰチャネルＭＯＳトランジスタ２７のドレイン電位はＮチャネルＭＯＳトランジスタ１６がオンのためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ２７のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ２７のソース電位が約１０．７Ｖまで下降すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ２７はオフの状態に移行し、そのソース電位の下降は約１０．７Ｖで停止する。
【００７１】
以上の動作により、駆動回路１を構成するＰチャネルＭＯＳトランジスタ２４のゲート電位をＨレベル（１５Ｖ）からＬレベル（１０．７Ｖ）に、ＮチャネルＭＯＳトランジスタ１３のゲート電位をＬレベル（０Ｖ）からＨレベル（４．３Ｖ）に変化させる。
【００７２】
以上の動作で前置駆動回路２に入力される２つの信号に対応して、駆動回路１を構成するＰチャネルＭＯＳトランジスタ２４のゲートに約１０．７Ｖ〜１５Ｖの信号を供給し、ＮチャネルＭＯＳトランジスタ１３のゲートに０Ｖ〜約４．３Ｖの信号を供給する。この時ソース電位に応じてオン状態とオフ状態が自動的に切り替わるＮチャネルＭＯＳトランジスタ１６とＰチャネルＭＯＳトランジスタ２７の働きにより、駆動回路１を構成するＭＯＳトランジスタ１３，２４のゲート・ソース間電圧は素子耐圧の５Ｖ以下に抑えられている。また、過渡的にＮチャネルＭＯＳトランジスタ１５，１６とＰチャネルＭＯＳトランジスタ２６，２７が共にオン状態となり、貫通電流が流れる可能性があるが、貫通電流の主たる電流経路が電圧源７，８ではないため、貫通電流による電圧源７，８の電圧変動は発生せず安定な動作が可能である。
【００７３】
また、第１および第２のレベルシフト回路３−１、３−２の動作は以下の通りである。第１のレベルシフト回路３−１への信号入力端子９にＨレベル信号（５Ｖ）、信号入力端子１０にＬレベル信号（０Ｖ）が印加されると、ＮチャネルＭＯＳトランジスタ２１はオン状態となり、ＮチャネルＭＯＳトランジスタ２１のドレイン電位とＰチャネルＭＯＳトランジスタ３３のドレイン電位はＬレベル（０Ｖ）となる。その結果、ＰチャネルＭＯＳトランジスタ３４のゲート電位はＬレベル（１０．７Ｖ）となって、ＰチャネルＭＯＳトランジスタ３４はオン状態となる。逆に、ＰチャネルＭＯＳトランジスタ３２のゲート電位はＨレベル（１５Ｖ）となって、ＰチャネルＭＯＳトランジスタ３２はオフ状態となる。
【００７４】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ３４のゲートがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ３３のゲートは１０Ｖの電位が与えられているため、そのゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ３３はオンの状態にある。さらにこの時、ＰチャネルＭＯＳトランジスタ３３のドレイン電位は、ＮチャネルＭＯＳトランジスタ２１がオンであるためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ３３のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ３３のソース電位が約１０．７Ｖまで下降すると、ＰチャネルＭＯＳトランジスタ３３のゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ３３がオフの状態に移行し、そのソース電位の下降は約１０．７Ｖで停止する。
【００７５】
さらに、ＰチャネルＭＯＳトランジスタ３０のゲートは、Ｌレベル（１０．７Ｖ）となっているＰチャネルＭＯＳトランジスタ３３のソースに接続されており、ＰチャネルＭＯＳトランジスタ３０はオン状態となり、ＰチャネルＭＯＳトランジスタ２８のゲートは、Ｈレベル（１５Ｖ）となっているＰチャネルＭＯＳトランジスタ３５のソースに接続されており、ＰチャネルＭＯＳトランジスタ２８はオフ状態となる。その結果、ＰチャネルＭＯＳトランジスタ３０のドレインとＰチャネルＭＯＳトランジスタ３１のソースはＨレベル（１５Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ３１のゲートには１０Ｖの電位が与えられているため、そのゲート・ソース間電圧は５Ｖとなり、ＰチャネルＭＯＳトランジスタ３１もオンの状態となる。したがって、ＰチャネルＭＯＳトランジスタ３１のソースとドレイン、そしてＮチャネルＭＯＳトランジスタ２０のドレインのノードはＨレベル（１５Ｖ）となり、ＮチャネルＭＯＳトランジスタ２０のソースもＨレベル（約４．３Ｖ）となる。
【００７６】
なぜならば、過渡的にＮチャネルＭＯＳトランジスタ２０のソースとＮチャネルＭＯＳトランジスタ１９のドレインがＬレベル（０Ｖ）であったとしても、ＮチャネルＭＯＳトランジスタ２０のゲートには５Ｖの電位が与えられているため、ＮチャネルＭＯＳトランジスタ２０のゲート・ソース間電圧が５Ｖであり、ＮチャネルＭＯＳトランジスタ２０はオンの状態になる。さらにこの時、ＮチャネルＭＯＳトランジスタ２０のドレイン電位はＰチャネルＭＯＳトランジスタ３１がオンのためＨレベル（１５Ｖ）となっており、オン状態のＮチャネルＭＯＳトランジスタ２０のソース電位（０Ｖ）はドレイン電位（１５Ｖ）に向かって上昇する。そして、ＮチャネルＭＯＳトランジスタ２０のソース電位が約４．３Ｖまで上昇すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＮチャネルＭＯＳトランジスタ２０はオフの状態に移行し、そのソース電位の上昇は約４．３Ｖで停止する。
【００７７】
ＮチャネルＭＯＳトランジスタ２０のソースがＨレベル（約４．３Ｖ）であるため、ＮチャネルＭＯＳトランジスタ１７はオンの状態であり、ＮチャネルＭＯＳトランジスタ１７のドレインはＬレベル（０Ｖ）となる。ゲートに５Ｖの電位が与えられているＮチャネルＭＯＳトランジスタ１８のソース電位もＬレベル（０Ｖ）であるため、ＮチャネルＭＯＳトランジスタ１８はオンの状態となり、ＮチャネルＭＯＳトランジスタ１８のドレインとＰチャネルＭＯＳトランジスタ２９のドレイン電位はＬレベル（０Ｖ）となる。この時、ＰチャネルＭＯＳトランジスタ２８はオフ状態であり、そのドレイン電位はＬレベル（約１０．７Ｖ）となる。
【００７８】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ２９のソースとＰチャネルＭＯＳトランジスタ２８のドレインがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ２９のゲートには１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ２９のゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ２９はオンの状態になる。さらにこの時、ＰチャネルＭＯＳトランジスタ２９のドレイン電位はＮチャネルＭＯＳトランジスタ１８がオンのためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ２９のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ２９のソース電位が約１０．７Ｖまで下降すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ２９はオフの状態に移行し、そのソース電位の下降は約１０．７Ｖで停止する。この時、前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲートにはＬレベル（０Ｖ）の信号が与えられ、ＰチャネルＭＯＳトランジスタ２６のゲートにはＬレベル（約１０．７Ｖ）が与えられる。
【００７９】
逆に、第１のレベルシフト回路３−１への信号入力端子１０にＨレベル信号（５Ｖ）、信号入力端子９にＬレベル信号（０Ｖ）が印加されると、ＮチャネルＭＯＳトランジスタ２２はオン状態となり、ＮチャネルＭＯＳトランジスタ２２のドレイン電位とＰチャネルＭＯＳトランジスタ３５のドレイン電位はＬレベル（０Ｖ）となる。その結果、ＰチャネルＭＯＳトランジスタ３２のゲート電位はＬレベル（１０．７Ｖ）となり、ＰチャネルＭＯＳトランジスタ３５はオン状態となる。逆に、ＰチャネルＭＯＳトランジスタ３４のゲート電位はＨレベル（１５Ｖ）となり、ＰチャネルＭＯＳトランジスタ３４はオフ状態となる。
【００８０】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ３２のゲートがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ３５のゲートは１０Ｖの電位が与えられているため、ＰチャネルＭＯＳトランジスタ３５のゲート・ソース間電圧が５Ｖであり、ＰチャネルＭＯＳトランジスタ３５はオンの状態にある。さらにこの時、ＰチャネルＭＯＳトランジスタ３５のドレイン電位は、ＮチャネルＭＯＳトランジスタ２２がオンであるためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ３５のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ３５のソース電位が約１０．７Ｖまで下降すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ３５はオフの状態に移行し、ソース電位の下降は約１０．７Ｖで停止する。
【００８１】
さらに、ＰチャネルＭＯＳトランジスタ２８のゲートは、Ｌレベル（１０．７Ｖ）となっているＰチャネルＭＯＳトランジスタ３５のソースに接続されており、ＰチャネルＭＯＳトランジスタ２８はオン状態となり、ＰチャネルＭＯＳトランジスタ３０のゲートは、Ｈレベル（１５Ｖ）となっているＰチャネルＭＯＳトランジスタ３３のソースに接続されており、ＰチャネルＭＯＳトランジスタ３０はオフ状態となる。その結果、ＰチャネルＭＯＳトランジスタ２８のドレインとＰチャネルＭＯＳトランジスタ２９のソースはＨレベル（１５Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ２９のゲートには１０Ｖの電位が与えられているため、そのゲート・ソース間電圧は５Ｖとなり、ＰチャネルＭＯＳトランジスタ２９もオンの状態となる。したがって、ＰチャネルＭＯＳトランジスタ２９のソースとドレイン、そしてＮチャネルＭＯＳトランジスタ１８のドレインのノードはＨレベル（１５Ｖ）となり、そのソースもＨレベル（約４．３Ｖ）となる。
【００８２】
なぜならば、過渡的にＮチャネルＭＯＳトランジスタ１８のソースとＮチャネルＭＯＳトランジスタ１７のドレインがＬレベル（０Ｖ）であったとしても、ＮチャネルＭＯＳトランジスタ１８のゲートには５Ｖの電位が与えられているため、そのゲート・ソース間電圧が５Ｖであり、ＮチャネルＭＯＳトランジスタ１８はオンの状態になる。さらにこの時、ＮチャネルＭＯＳトランジスタ１８のドレイン電位はＰチャネルＭＯＳトランジスタ２９がオンのためＨレベル（１５Ｖ）となっており、オン状態のＮチャネルＭＯＳトランジスタ１８のソース電位（０Ｖ）はドレイン電位（１５Ｖ）に向かって上昇する。そして、ＮチャネルＭＯＳトランジスタ１８のソース電位が約４．３Ｖまで上昇すると、ＮチャネルＭＯＳトランジスタ１８のゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＮチャネルＭＯＳトランジスタ１８はオフの状態に移行し、ソース電位の上昇は約４．３Ｖで停止する。
【００８３】
ＮチャネルＭＯＳトランジスタ１８のソースがＨレベル（約４．３Ｖ）であるため、ＮチャネルＭＯＳトランジスタ１９はオンの状態であり、そのドレインはＬレベル（０Ｖ）となる。ゲートに５Ｖの電位が与えられているＮチャネルＭＯＳトランジスタ２０のソース電位もＬレベル（０Ｖ）であるため、ＮチャネルＭＯＳトランジスタ２０はオンの状態となり、ＮチャネルＭＯＳトランジスタ２０のドレインとＰチャネルＭＯＳトランジスタ３１のドレイン電位はＬレベル（０Ｖ）となる。この時、ＰチャネルＭＯＳトランジスタ３０はオフ状態であり、ドレイン電位はＬレベル（約１０．７Ｖ）となる。
【００８４】
なぜならば、過渡的にＰチャネルＭＯＳトランジスタ３１のソースとＰチャネルＭＯＳトランジスタ３０のドレインがＨレベル（１５Ｖ）であったとしても、ＰチャネルＭＯＳトランジスタ３１のゲートには１０Ｖの電位が与えられているため、ゲート・ソース間電圧が５Ｖでありオンの状態になる。さらにこの時、ＰチャネルＭＯＳトランジスタ３１のドレイン電位はＮチャネルＭＯＳトランジスタ２０がオンのためＬレベル（０Ｖ）となっており、オン状態のＰチャネルＭＯＳトランジスタ３１のソース電位（１５Ｖ）はドレイン電位（０Ｖ）に向かって下降する。そして、ＰチャネルＭＯＳトランジスタ３１のソース電位が約１０．７Ｖまで下降すると、そのゲート・ソース間電圧がスレッショルド電圧（約０．７Ｖ）まで低下するため、ＰチャネルＭＯＳトランジスタ３１はオフの状態に移行し、そのソース電位の下降は約１０．７Ｖで停止する。この時、前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲートにはＨレベル（約４．３Ｖ）の信号が与えられ、ＰチャネルＭＯＳトランジスタ２６のゲートにはＨレベル（１５Ｖ）が与えられる。
【００８５】
上記動作でＧＮＤ電位を基準としたパルス信号入力を、上側電源電圧（１５Ｖ）を基準とした１０．７Ｖ〜１５Ｖの電圧範囲のパルス信号に変換し前置駆動回路２を構成するＰチャネルＭＯＳトランジスタ２６のゲートに供給し、さらに下側電源電圧（０Ｖ）を基準とした０Ｖ〜約４．３Ｖの電圧範囲のパルス信号に変換し前置駆動回路２を構成するＮチャネルＭＯＳトランジスタ１５のゲートに供給する。
【００８６】
この時、駆動回路１や前置駆動回路２の構成と同様に、ソース電位に応じてオン状態とオフ状態が自動的に切り替わるＮチャネルＭＯＳトランジスタ１８，２０とＰチャネルＭＯＳトランジスタ２９，３１，３３，３５の働きにより、第１および第２のレベルシフト回路３−１、３−２を構成するＮチャネルＭＯＳトランジスタ１７，１９やＰチャネルＭＯＳトランジスタ２８，３０，３２，３４のゲート・ソース間電圧は素子耐圧の５Ｖ以下に抑えられている。また、過渡的にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタが共にオン状態となる時に発生する貫通電流の主たる電流経路が電圧源７，８ではないため、貫通電流による電圧源７，８の電圧変動は発生せず安定な動作が可能である。
【００８７】
また、ＧＮＤ電位を基準としたパルス信号入力を上側電源電圧６を基準としたパルス信号に変換し、さらに下側電源電圧５を基準としたパルス信号に再度変換する構成により、下側電源電圧５がＧＮＤ電位と異なるシステムにおいて特に有効である。
【００８８】
なお、本発明の構成は第１の電源電圧５が第３の電源電圧４と等しくても良い。その場合は第２のレベルシフト回路３−２で入力信号を１回レベル変換し第１のレベルシフト回路３−１で再度レベル変換する必要はなく、第１の電源電圧５を高電位側とみなし第２の電源電圧６を低電位側とみなして直接第１のレベルシフト回路３−１にパルス信号を入力すれば良い。
【産業上の利用可能性】
【００８９】
本発明にかかるＣＭＯＳ駆動回路は、動作速度が速く素子耐圧の低いＭＯＳトランジスタを使用して、素子耐圧を大幅に超える大きな駆動振幅が得られ、しかも入力信号の遷移時におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時導通による貫通電流が発生しても、駆動回路の動作不安定を防止でき、いかなる場合でも安定したスイッチング素子の駆動を実現できるという大いなる効果を生じさせるものであり、スイッチング素子駆動などに用いられるＭＯＳインバータ型の駆動回路等として有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１におけるＣＭＯＳ駆動回路の構成を示す回路図である。
【図２】本発明の実施の形態１におけるＣＭＯＳ駆動回路の動作波形図である。
【図３】従来のＣＭＯＳ駆動回路の構成を示す回路図である。
【符号の説明】
【００９１】
１    駆動回路
２    前置駆動回路
３−１    第１のレベルシフト回路
３−２    第２のレベルシフト回路
４    接地電圧
５    下側電源電圧（ＶＳＳ）
６    上側電源電圧（ＶＤＤ）
７、８    電圧源
９、１０    信号入力端子
１１    駆動出力端子（ＶＯＵＴ）
１２〜２２    ＮチャネルＭＯＳトランジスタ
２３〜３５    ＰチャネルＭＯＳトランジスタ
３６    下側電源電圧（ＶＳＳ）
３７    上側電源電圧（ＶＤＤ）
３８    ＮチャネルＭＯＳトランジスタのゲート電位
３９    ＰチャネルＭＯＳトランジスタのゲート電位
４０    駆動出力信号（ＶＯＵＴ）
４１    ＮチャネルＭＯＳトランジスタ１２のゲート電位
４２    ＰチャネルＭＯＳトランジスタ２３のゲート電位
５１、５２    信号入力端子
５３〜５７    ＮチャネルＭＯＳトランジスタ
５８〜６２    ＰチャネルＭＯＳトランジスタ
６３、６４    電圧源
６５、６６    容量素子
６７    下側前置駆動回路
６８    上側前置駆動回路
【図１】
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【図２】
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【図３】
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