(57)【要約】【課題】  高級なハードウェアおよびソフトウェアの開発を伴うことなく容易に試験を実施できる半導体装置を提供する。【解決手段】  機能ブロック１２は、通常動作モードおよびテストモードを有する。外部信号端子ＥＮは、機能ブロック１２の通常動作を禁止するために活性化される動作禁止信号ＥＮを受ける。外部クロック端子ＣＫは、外部クロックＣＫを受ける。テストモード制御回路１４は、動作禁止信号ＥＮの活性化中かつ外部クロックＣＫの受信中に機能ブロック１２を通常動作モードからテストモードに移行させる。このため、半導体試験装置により、活性レベルに固定された動作禁止信号ＥＮを外部信号端子ＥＮに入力するとともに、外部クロックＣＫを外部クロック端子ＣＫに入力することで、機能ブロック１２を通常動作モードからテストモードに移行させることができる。【選択図】    図１
2006048754.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードおよびテストモードを有する機能ブロックと、
前記機能ブロックの通常動作を禁止するために活性化される動作禁止信号を受ける外部信号端子と、
外部クロックを受ける外部クロック端子と、
前記動作禁止信号の活性化中かつ前記外部クロックの受信中に、前記機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記テストモード制御回路は、
前記機能ブロックの通常動作モードからテストモードへの移行の許可・禁止を示すフラグ情報を予め保持し、保持しているフラグ情報を前記外部クロックの受信中に出力する保持回路と、
前記動作禁止信号の活性化中で、前記保持回路からのフラグ情報が許可を示すときにテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記テストモード信号の活性化に応答して、通常動作モードからテストモードに移行することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記保持回路は、保持するフラグ情報の書き換えが可能であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記機能ブロックは、不揮発性のメモリセルを有するメモリブロックであり、
前記保持回路は、フラグ情報を保持するために、前記メモリブロックと同一のメモリセルを備えていることを特徴とする半導体装置。
【請求項５】
通常動作モードおよびテストモードを有する機能ブロックと、
デューティ比が可変な外部クロックを受ける外部クロック端子と、
前記外部クロックを遅らせた遅延クロックを出力する遅延回路と、
前記外部クロックのレベルを前記遅延クロックの遷移エッジに同期して順次取り込んで命令コードとして出力する命令コード発生回路と、
前記命令コードがテストモードを示すときに、前記機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記テストモード制御回路は、
テストモードを示すコードを予め保持し、保持しているコードを出力する保持回路と、
前記命令コードと前記保持回路からのコードとの一致に応答してテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記テストモード信号の活性化に応答して、通常動作モードからテストモードに移行することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記保持回路は、保持するコードの書き換えが可能であることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記機能ブロックは、複数のテストモードを有し、
前記テストモード制御回路は、前記命令コードが複数のテストモードのいずれかを示すときに、前記機能ブロックを通常動作モードから対応するテストモードに移行させることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記テストモード制御回路は、
複数のテストモードにそれぞれ対応する複数のコードを予め保持し、保持している複数のコードをそれぞれ出力する保持回路と、
前記命令コードと前記保持回路からの複数のコードのいずれかとの一致に応答して、複数のテストモード信号のうち一致したコードに対応するテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記複数のテストモード信号のいずれかの活性化に応答して、通常動作モードから活性化したテストモード信号に対応するテストモードに移行することを特徴とする半導体装置。
【請求項１０】
請求項５記載の半導体装置において、
前記テストモード制御回路は、前記命令コードがテストモード許可を示すときに前記機能ブロックのテストモード制御動作が可能になり、後続の前記命令コードがテストモードを示すときに前記機能ブロックを通常動作モードからテストモードに移行させることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のテスト技術に関する。
【背景技術】
【０００２】
ＦＲＡＭやＤＲＡＭ等の半導体装置には、複数ビット（８ビットや１６ビット）のデータ入出力部を有するパラレルインタフェース型と、１ビットのデータ入出力部を有するシリアルインタフェース型とが存在する。半導体装置の主流はパラレルインタフェース型であるため、半導体試験装置（テスタやバーンイン装置）は、主にパラレルインタフェース型の半導体装置に対応して構成されている。
【０００３】
また、特許文献１には、シリアルインタフェース型の半導体装置のエージング（またはバーンイン）を安定して確実に実施するための技術が開示されている。特許文献１の半導体装置は、アドレス信号をラッチするアドレスレジスタ、アドレスレジスタによりラッチされたアドレス信号をデコードするアドレスデコーダ、アドレスデコーダのデコード信号が示すメモリセルが順次活性化されるメモリセルアレイを有し、さらに、クロック信号及び所定レベルの信号（データ信号及びチップセレクト信号）に基づいてテストモードであるか否かを判断する手段と、テストモードであると判断したときにクロック信号を計数してその計数値をアドレス信号としてアドレスレジスタに入力する手段とを有している。
【特許文献１】特開平４−３３９４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パラレルインタフェース型の半導体装置に対応して構成された半導体試験装置では、シリアルインタフェース型の半導体装置を試験する場合、試験資産を有効活用できずに試験を実施し難いという問題がある。特に、バーンイン装置は、テスタに比べてハードウェアおよびソフトウェアの両面で充実度が低く、パラレルインタフェース型およびシリアルインタフェース型の双方を汎用的に試験することができない。このため、シリアルインタフェース型の半導体装置に対応して高級なハードウェアおよびソフトウェアの開発が必要となり、製品コストが増大する要因となっている。
【０００５】
本発明は、このような従来の問題点に鑑みてなされたものであり、高級なハードウェアおよびソフトウェアの開発を伴うことなく容易に試験を実施できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の第１形態では、機能ブロックは、通常動作モードおよびテストモードを有する。外部信号端子は、機能ブロックの通常動作を禁止するために活性化される動作禁止信号を受ける。外部クロック端子は、外部クロックを受ける。テストモード制御回路は、動作禁止信号の活性化中かつ外部クロックの受信中に機能ブロックを通常動作モードからテストモードに移行させる。このため、半導体試験装置により、活性レベルに固定された動作禁止信号を外部信号端子に入力するとともに、外部クロックを外部クロック端子に入力することで、機能ブロックをテストモードに移行させることができる。さらに、一般に、動作禁止信号を受ける外部信号端子は、半導体装置の内部で動作禁止信号の活性側にクランプされているため、外部クロックを外部クロック端子に入力するだけで、外部信号端子をオープン状態にしていても、機能ブロックをテストモードに移行させることができる。このため、高級なハードウェアおよびソフトウェアの開発を伴うことなく半導体装置の試験を容易に実施できる。この結果、半導体装置の製品コストを削減できる。
【０００７】
本発明の半導体装置の前記第１形態の好ましい例では、テストモード制御回路の保持回路は、機能ブロックの通常動作モードからテストモードへの移行の許可・禁止を示すフラグ情報を予め保持し、保持しているフラグ情報を外部クロックの受信中に出力する。テストモード制御回路の制御回路は、動作禁止信号の活性化中で、保持回路からのフラグ情報が許可を示すときにテストモード信号を活性化する。機能ブロックは、テストモード信号の活性化に応答して、通常動作モードからテストモードに移行する。これにより、機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路を容易に構成できる。
【０００８】
本発明の半導体装置の前記第１形態の好ましい例では、テストモード制御回路の保持回路は、保持するフラグ情報の書き換えが可能である。従って、半導体装置を試験した後に、保持回路のフラグ情報を機能ブロックのテストモードへの移行の禁止を示すように書き換えてから出荷することで、ユーザが半導体装置を使用する際に、機能ブロックがテストモードに移行することを回避できる。
【０００９】
本発明の半導体装置の前記第１形態の好ましい例では、機能ブロックは、不揮発性のメモリセルを有するメモリブロックである。テストモード制御回路の保持回路は、フラグ情報を保持するために、メモリブロックと同一のメモリセルを有する。このため、保持回路をメモリブロックと同一の半導体素子構造で形成でき、半導体装置の製造容易化に寄与できる。
【００１０】
本発明の半導体装置の第２形態では、機能ブロックは、通常動作モードおよびテストモードを有する。外部クロック端子は、デューティ比が可変な外部クロックを受ける。遅延回路は、外部クロックを遅らせた遅延クロックを出力する。命令コード発生回路は、外部クロックのレベルを遅延クロックの遷移エッジに同期して順次取り込んで命令コードとして出力する。テストモード制御回路は、命令コードがテストモードを示すときに、機能ブロックを通常動作モードからテストモードに移行させる。このため、半導体試験装置により、外部クロック端子に入力する外部クロックのデューティ比をサイクル毎に変更するだけで、機能ブロックをテストモードに移行させることができる。このため、高級なハードウェアおよびソフトウェアの開発を伴うことなく半導体装置の試験を容易に実施できる。この結果、半導体装置の製品コストを削減できる。また、ユーザが半導体装置を使用する際、一般に、外部クロックのデューティ比は一定（例えば、５０％）であるため、命令コード発生回路が出力する命令コードは常時同一である。従って、これを除くコードを保持回路に予め保持させることで、ユーザによる半導体装置の使用時に、機能ブロックがテストモードに移行することを回避できる。
【００１１】
本発明の半導体装置の前記第２形態の好ましい例では、テストモード制御回路の保持回路は、テストモードを示すコードを予め保持し、保持しているコードを出力する。テストモード制御回路の制御回路は、命令コードと保持回路からのコードとの一致に応答してテストモード信号を活性化する。機能ブロックは、テストモード信号の活性化に応答して、通常動作モードからテストモードに移行する。これにより、機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路を容易に構成できる。
【００１２】
本発明の半導体装置の前記第２形態の好ましい例では、テストモード制御回路の保持回路は、保持するコードの書き換えが可能である。従って、半導体装置を試験した後に、保持回路のコードをテストモードを示さないように書き換えてから出荷することで、ユーザが半導体装置を使用する際に、機能ブロックがテストモードに移行することを回避できる。
【００１３】
本発明の半導体装置の前記第２形態の好ましい例では、機能ブロックは、複数のテストモードを有する。テストモード制御回路は、命令コードが複数のテストモードのいずれかを示すときに、機能ブロックを通常動作モードから対応するテストモードに移行させる。半導体試験装置により、外部クロックのデューティ比を複数のテストモードに対応して順次変更しながら外部クロック端子に入力することで、機能ブロックを並列実施可能な複数のテストモードへ同時に移行させることができる。
【００１４】
本発明の半導体装置の前記第２形態の好ましい例では、テストモード制御回路の保持回路は、複数のテストモードにそれぞれ対応する複数のコードを予め保持し、保持している複数のコードをそれぞれ出力する。テストモード制御回路の制御回路は、命令コードと保持回路からの複数のコードのいずれかとの一致に応答して、複数のテストモード信号のうち一致したコードに対応するテストモード信号を活性化する。機能ブロックは、複数のテストモード信号のいずれかの活性化に応答して、通常動作モードから活性化したテストモード信号に対応するテストモードに移行する。これにより、機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路を容易に構成できる。
【００１５】
本発明の半導体装置の前記第２形態の好ましい例では、テストモード制御回路は、命令コードがテストモード許可を示すときに、機能ブロックのテストモード移行制御動作が可能になり、後続の命令コードがテストモードを示すときに機能ブロックを通常動作モードからテストモードに移行させる。このため、命令コードがテストモードエントリを示すまで、機能ブロックがテストモードに移行することはない。この結果、ユーザが半導体装置を使用する際に、機能ブロックがテストモードに移行することをより確実に回避できる。
【発明の効果】
【００１６】
本発明の半導体装置では、活性レベルの動作禁止信号および外部クロックを外部信号端子および外部クロック端子にそれぞれ入力する、あるいは外部クロック端子に入力する外部クロックのデューティ比を変更するだけで、機能ブロックをテストモードに移行させることができ、高級なハードウェアおよびソフトウェアを開発することなく半導体装置の試験を容易に実施できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施形態を説明する。図中、二重丸は外部端子を示し、太線矢印は複数ビットで構成される信号を示している。また、外部端子を介して入力または出力される信号については、その外部端子と同一の符号を使用する。
図１は、本発明の第１の基本原理を示している。半導体装置１０は、外部信号端子ＥＮ、外部クロック端子ＣＫ、機能ブロック１２、テストモード制御回路１４を有している。機能ブロック１２は、通常動作モードおよびテストモードを有する。外部信号端子ＥＮは、機能ブロック１２の通常動作を禁止するために活性化される動作禁止信号ＥＮを受ける。外部クロック端子ＣＫは、外部クロックＣＫを受ける。テストモード制御回路１４は、動作禁止信号ＥＮの活性化中かつ外部クロックＣＫの受信中に機能ブロック１２を通常動作モードからテストモードに移行させる。
【００１８】
図２は、本発明の第２の基本原理を示している。半導体装置２０は、外部クロック端子ＣＫ、機能ブロック２２、遅延回路２４、命令コード発生回路２６、テストモード制御回路２８を有している。機能ブロック２２は、通常動作モードおよびテストモードを有する。外部クロック端子ＣＫは、デューティ比が可変な外部クロックＣＫを受ける。遅延回路２４は、外部クロックＣＫを遅らせた遅延クロックＣＫＤを命令コード発生回路２６に出力する。命令コード発生回路２６は、外部クロックＣＫのレベルを遅延クロックＣＫＤの遷移エッジに同期して順次取り込んで命令コードＩＣとしてテストモード制御回路２８に出力する。テストモード制御回路２８は、命令コードＩＣがテストモードを示すときに、機能ブロック２２を通常動作モードからテストモードに移行させる。
【００１９】
図３は、本発明の第１の実施形態を示している。本発明の半導体装置は、シリアルインタフェース型の半導体メモリ１００（例えば、ＦＲＡＭ）として構成されている。半導体メモリ１００は、外部信号制御回路１０２、外部クロック制御回路１０４、Ｉ／Ｏシフトレジスタ１０６、アドレスレジスタ１０８、データレジスタ１１０、Ｘデコーダ１１２、Ｙデコーダ１１４、メモリセルアレイ１１６、テストモードフラグ（ＴＭＦ）１１８、制御回路１２０、外部信号端子／ＣＳ、／ＲＰ、／ＷＰ、外部クロック端子ＣＫ、１ビットのデータ入力端子Ｄ、１ビットのデータ出力端子Ｑを有している。
【００２０】
外部信号制御回路１０２は、外部信号端子／ＣＳ、／ＲＰ、／ＷＰを介してそれぞれ入力されるチップセレクト信号／ＣＳ、リードプロテクト信号／ＲＰおよびライトプロテクト信号／ＷＰ（動作禁止信号）を、外部クロック端子ＣＫを介して入力される外部クロックＣＫに同期して取り込む。外部信号制御回路１０２は、外部クロックＣＫに同期して取り込んだリードプロテクト信号／ＲＰおよびライトプロテクト信号／ＷＰを、リードプロテクト信号／ＲＰＳおよびライトプロテクト信号／ＷＰＳとしてＩ／Ｏシフトレジスタ１０６に出力する。また、外部信号制御回路１０２は、外部クロックＣＫに同期して取り込んだチップセレクト信号／ＣＳをチップセレクト信号／ＣＳＳとして外部クロック制御回路１０４および制御回路１２０に出力する。なお、外部信号端子／ＣＳ、／ＲＰ、／ＷＰは、半導体メモリ１００の内部で、チップセレクト信号／ＣＳ、リードプロテクト信号／ＲＰ、ライトプロテクト信号／ＷＰの活性側にそれぞれクランプされている。
【００２１】
外部クロック制御回路１０４は、外部信号制御回路１０２から出力されるチップセレクト信号／ＣＳＳが”０”（活性レベル）であるときに、外部クロックＣＫをクロックＣＫＭとしてＩ／Ｏシフトレジスタ１０６に出力する。外部クロック制御回路１０４は、チップセレクト信号／ＣＳＳが”１”（非活性レベル）であるときに、クロックＣＫＭを”０”に固定し、外部クロックＣＫのＩ／Ｏシフトレジスタ１０６への入力をマスクする。
【００２２】
Ｉ／Ｏシフトレジスタ１０６は、外部信号制御回路１０２から出力されるライトプロテクト信号／ＷＰＳが”１”（非活性レベル）であるときに、データ入力端子Ｄを介して入力される入力データＤを、外部クロック制御回路１０４から出力されるクロックＣＫＭに同期して順次取り込み、レジスタ値をアドレスレジスタ１０８またはデータレジスタ１１０に書き込む。Ｉ／Ｏシフトレジスタ１０６は、外部信号制御回路１０２から出力されるリードプロテクト信号／ＲＰＳが”１”（非活性レベル）であるときに、データ入力端子Ｄを介して入力される入力データＤをクロックＣＫＭに同期して順次取り込み、レジスタ値をアドレスレジスタ１０８に書き込む。そして、Ｉ／Ｏシフトレジスタ１０６は、データレジスタ１１０からレジスタ値を読み出し、読み出したレジスタ値をクロックＣＫＭに同期して出力データＱとしてデータ出力端子Ｑを介して出力する。
【００２３】
アドレスレジスタ１０８は、例えば１６ビットレジスタであり、Ｉ／Ｏシフトレジスタ１０６によりレジスタ値が設定される。また、アドレスレジスタ１０８は、１６ビットカウンタとしても機能し、制御回路１２０から出力されるテストモード信号ＴＭが”１”に活性化されているときに、外部クロックＣＫに同期して、テストモード状態としてカウンタ値を増加させる。データレジスタ１１０は、例えば８ビットレジスタであり、Ｉ／Ｏシフトレジスタ１０６により設定されたレジスタ値をメモリセルアレイ１１６に出力する、あるいはメモリセルアレイ１１６により設定されたレジスタ値をＩ／Ｏシフトレジスタ１０６に出力する。
【００２４】
Ｘデコーダ１１２およびＹデコーダ１１４は、例えばアドレスレジスタ１０８のレジスタ値の下位８ビットおよび上位８ビットをそれぞれデコードして、メモリセルアレイ１１６のメモリセルを選択する。メモリセルアレイ１１６は、Ｘデコーダ１１２およびＹデコーダ１１４により選択されたメモリセルのデータを読み出してデータレジスタ１１０に書き込む、あるいはＸデコーダ１１２およびＹデコーダ１１４により選択されたメモリセルにデータレジス１１０のレジスタ値を書き込む。
【００２５】
テストモードフラグ１１８は、メモリセルアレイ１１６のメモリセルと同一のメモリセルで構成され、通常動作モードからテストモードへの移行の許可・禁止を示すデータ（フラグ情報）を予め保持している。テストモードフラグ１１８の保持データは、半導体メモリ１００の通常動作モードからテストモードへの移行を許可するときに”１”に設定されており、半導体メモリ１００の通常動作モードからテストモードへの移行を禁止するときに”０”に設定されている。テストモードフラグ１１８は、外部クロックＣＫの受信中に保持データをフラグ信号Ｆとして制御回路１２０に出力する。なお、テストモードフラグ１１８は、メモリセルアレイ１１６へのアクセスと同様に、保持データの読み出しおよび書き込みが可能であり、保持データが、例えば半導体メモリ１００のプローブ試験時に”１”に設定される。また、半導体メモリ１００の出荷後にユーザによるテストモードフラグ１１８の設定を禁止するために、テストモードフラグ１１８には、ユーザアクセス禁止のアドレスが割り当てられている。
【００２６】
制御回路１２０は、外部信号制御回路１０２から出力されるチップセレクト信号／ＣＳＳおよびテストモードフラグ１１８から出力されるフラグ信号Ｆに基づいてテストモード信号ＴＭを生成しアドレスレジスタ１０８に出力する。具体的には、制御回路１２０は、チップセレクト信号／ＣＳＳおよびフラグ信号Ｆがそれぞれ”０”、”１”であるときに、テストモード信号ＴＭを”１”に活性化する。これにより、アドレスレジスタ１０８は、カウントアップ動作を開始し、メモリセルアレイ１１６のメモリセルが順次活性化する。すなわち、半導体メモリ１００は、通常動作モードからテストモード（アドレスインクリメントテストモード）に移行する。制御回路１２０は、その他の条件下においてはテストモード信号ＴＭを”０”に固定する。
【００２７】
図４は、図３の半導体メモリ１００を用いたシステムの一例を示している。このシステムでは、３個の半導体メモリ１００は、ＳＰＩ（Serial Peripheral Interface）バスに接続されている。ＳＰＩバスマスタ１５０は、外部クロックＣＫおよび出力データＳＤＯを３個の半導体メモリ１００の外部クロック端子ＣＫおよびデータ入力端子Ｄに共通して出力する。ＳＰＩバスマスタ１５０は、入力データＳＤＩを３個の半導体メモリ１００のデータ出力端子Ｑから共通して受ける。また、ＳＰＩバスマスタ１５０は、３個の半導体メモリ１００へのアクセスを制御するために、３個の半導体メモリ１００に対応してチップセレクト信号／ＣＳ０〜／ＣＳ２、リードプロテクト信号／ＲＰ０〜／ＲＰ２、ライトプロテクト信号／ＷＰ０〜／ＷＰ２をそれぞれ出力する。なお、各チップセレクト信号／ＣＳ０〜／ＣＳ２は、対応する半導体メモリ１００へのアクセス時に、”１”から”０”に活性化される。各リードプロテクト信号／ＲＰ０〜／ＲＰ２は、対応する半導体メモリ１００へのリードアクセス時に、”０”から”１”に非活性化される。各ライトプロテクト信号／ＷＰ０〜／ＷＰ２は、対応する半導体メモリ１００へのライトアクセス時に、”０”から”１”に非活性化される。
【００２８】
図５は、図３の半導体メモリ１００における通常動作モード時のライト動作を示している。半導体メモリ１００は、チップセレクト信号／ＣＳおよびライトプロテクト信号／ＷＰがそれぞれ”０”、”１”であるときに、外部クロックＣＫに同期してデータ入力端子Ｄに順次入力される入力データＤの最初の８ビット命令コードがライト命令であると判断すると、後続の１６ビットアドレスが示す８個のメモリセルに、後続の８ビットデータを順次書き込む。
【００２９】
図６は、図３の半導体メモリ１００における通常動作モード時のリード動作を示している。半導体メモリ１００は、チップセレクト信号／ＣＳおよびリードプロテクト信号／ＲＰが”０”、”１”であるときに、外部クロックＣＫに同期してデータ入力端子Ｄに順次入力される入力データＤの最初の８ビット命令コードがリード命令であると判断すると、後続の１６ビットアドレスが示す８個のメモリセルの保持データをデータ出力端子Ｑから順次出力する。
【００３０】
以上のような構成の半導体メモリ１００では、テストモード信号を入力するためのテストモード端子を特別に設けることなく、外部クロックＣＫを外部クロック端子ＣＫに入力するだけで、半導体メモリ１００は通常動作モードからテストモードに移行する。このため、高級なハードウェアおよびソフトウェアを開発することなく半導体メモリ１００の試験が容易に実施される。また、例えば、半導体メモリ１００のファンクションテスト後に、テストモードフラグ１１８の保持データを半導体メモリ１００のテストモードへの移行の禁止を示す”０”に初期化してから半導体メモリ１００を出荷することで、ユーザが半導体メモリ１００を使用する際に、半導体メモリ１００がテストモードに移行することが回避される。
【００３１】
以上、第１の実施形態では、外部クロックＣＫをクロック端子ＣＫに入力するだけで、半導体メモリ１００をテストモードに移行させることができ、高級なハードウェアおよびソフトウェアの開発を伴うことなく半導体メモリ１００の試験を容易に実施できる。この結果、半導体メモリ１００の製品コストを削減できる。また、半導体メモリ１００の出荷前試験おけるテストモードフラグ１１８の初期化により、ユーザによる半導体メモリ１００の使用時に半導体メモリ１００がテストモードに移行することを防止できる。
【００３２】
図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。また、第１の実施形態と同様に、本発明の半導体装置は、シリアルインタフェース型の半導体メモリ２００（例えば、ＦＲＡＭ）として構成されている。
半導体メモリ２００は、第１の実施形態（図３）の外部信号制御回路１０２、外部クロック制御回路１０４、Ｉ／Ｏシフトレジスタ１０６、アドレスレジスタ１０８、データレジスタ１１０、Ｘデコーダ１１２、Ｙデコーダ１１４、メモリセルアレイ１１６、外部信号入力端子／ＣＳ、／ＲＰ、／ＷＰ、外部クロック端子ＣＫ、データ入力端子Ｄ、データ出力端子Ｑを有し、さらに、遅延回路２２２、命令コード発生回路２２４、テストモードレジスタ（ＴＭＲ）２２６、コード比較回路２２８を有している。
【００３３】
遅延回路２２２は、例えば、偶数段のインバータ列で構成され、外部クロックＣＫを所定時間遅らせて遅延クロックＣＫＤとして命令コード発生回路２２４に出力する。命令コード発生回路２２４は、例えば、８ビットシフトレジスタであり、外部クロックＣＫのレベルを遅延クロックＣＫＤの遷移エッジ（例えば、立ち上がりエッジ）に同期して順次取り込む。命令コード発生回路２２４は、レジスタ値を命令コードＩＣ（８ビット）としてコード比較回路２２８に出力する。テストモードレジスタ２２６は、例えば、８ビットレジスタであり、第１の実施形態のテストモードフラグ１１８と同様に、メモリセルアレイ１１６のメモリセルと同一のメモリセルで構成されている。テストモードレジスタ２２６は、レジスタ値を８ビットコードＣ１としてコード比較回路２２８に出力する。なお、テストモードレジスタ２２６は、メモリセルアレイ１１６へのアクセスと同様に、レジスタ値の読み出しおよび書き込みが可能である。テストモードレジスタ２２６は、例えば半導体メモリ２００のプローブ試験時に、アドレスデクリメントテストモードを示すレジスタ値（”１０１０１１００”）に予め設定されている。また、半導体メモリ２００の出荷後にユーザによるテストモードレジスタ２２６のレジスタ値の設定を禁止するために、テストモードレジスタ２２６には、ユーザアクセス禁止のアドレスが割り当てられている。
【００３４】
コード比較回路２２８は、命令コード発生回路２２４から出力される命令コードＩＣと、テストモードレジスタ２２６から出力されるコードＣ１とを比較し、これらが一致したときにアドレスレジスタ１０８へのテストモード信号ＴＭ１を”０”から”１”に活性化する。これにより、アドレスレジスタ１０８はカウントダウン動作を開始し、メモリセルアレイ１１６のメモリセルが順次活性化する。コード比較回路２２８は、その他の条件下においてはテストモード信号ＴＭ１を”０”に固定する。
【００３５】
図８は、図７の半導体メモリ２００のテストモード移行動作を示している。外部クロックＣＫのデューティ比をサイクル毎に５０％、２５％、５０％、２５％、５０％、５０％、２５％、２５％と順次変更しながら外部クロック端子ＣＫに入力すると、命令コード発生回路２２４において、遅延クロックＣＫＤの立ち上がりエッジに同期して順次取り込まれる外部クロックＣＫのレベルは、”１”、”０”、”１”、”０”、”１”、”１”、”０”、”０”である。このため、命令コード発生回路２２４から出力される命令コードＩＣは、遅延クロックＣＫＤの立ち上がりエッジに同期して、”１１１１１１１１”、”１１１１１１１０”、”１１１１１１０１”、”１１１１１０１０”、”１１１１０１０１”、”１１１０１０１１”、”１１０１０１１０”、”１０１０１１００”と順次変化する。テストモードレジスタ２２６から出力されるコードＣ１は”１０１０１１００”であるため、命令コードＩＣが”１０１０１１００”に変化すると、コード比較回路２２８から出力されるテストモード信号ＴＭ１は”０”から”１”に活性化する。これにより、アドレスレジスタ１０８はカウントダウン動作を開始し、すなわち半導体メモリ１００は通常動作モードからアドレスデクリメントテストモードに移行する。
【００３６】
一般に、ユーザが半導体メモリ２００を使用する際の外部クロックＣＫのデューティ比は５０％で一定あるため、命令コード発生回路２２４が出力する命令コードＩＣは常時”１１１１１１１１”である。従って、これを除くレジスタ値（例えば、”１０１０１１００”）をテストモードレジスタ２２６に設定することで、ユーザが半導体メモリ２００を使用する際に、半導体メモリ２００がテストモードに移行することはない。
【００３７】
以上、第２の実施形態では、外部クロックＣＫのデューティ比を変更するだけで、半導体メモリ２００をテストモードに移行させることができ、高級なハードウェアおよびソフトウェアの開発を伴うことなく半導体メモリ２００の試験を容易に実施できる。この結果、半導体メモリ２００の製品コストを削減できる。また、一般に、ユーザが半導体メモリ２００を使用する際の外部クロックＣＫのデューティ比は５０％で一定あるため、命令コードＩＣは常時同一である。従って、これを除くレジスタ値をテストモードレジスタ２２６に設定しておくことで、ユーザが半導体メモリ２００を使用する際に、半導体メモリ２００がテストモードに移行することを回避できる。
【００３８】
図９は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。また、第１の実施形態と同様に、本発明の半導体装置は、シリアルインタフェース型の半導体メモリ３００（例えば、ＦＲＡＭ）として構成されている。半導体メモリ３００は、第２の実施形態（図７）のテストモードレジスタ２２６およびコード比較回路２２８に代えて、テストモードレジスタ３２６およびコード比較回路３２８を有している。半導体メモリ３００のその他の構成は、第２の実施形態の半導体メモリ２００と同一である。
【００３９】
テストモードレジスタ３２６は、例えば、２４ビットレジスタであり、第２の実施形態のテストモードレジスタ２２６と同様に、メモリセルアレイ１１６のメモリセルと同一のメモリセルで構成されている。テストモードレジスタ３２６は、レジスタ値を３個の８ビットコードＣ１〜Ｃ３としてコード比較回路３２８に出力する。なお、テストモードレジスタ３２６は、メモリセルアレイ１１６へのアクセスと同様に、レジスタ値の読み出しおよび書き込みが可能である。テストモードレジスタ３２６は、例えば半導体メモリ３００のプローブ試験時に、アドレスデクリメントテストモードを示す値（”１０１０１１００”）、テストパターンリンクテストモードを示す値（”１０００００１０”）、アドレス縮退テストモードを示す値（”１００００１００”）で構成されるレジスタ値に予め設定されている。テストパターンリンクテストモードでは、データレジスタ１１０は、アドレスレジスタ１０８のレジスタ値の下位８ビットをライトデータとして、Ｘデコーダ１１２およびＹデコーダ１１４により選択されているメモリセルへの書き込み動作を実施する。アドレス縮退テストモードでは、Ｘデコーダ１１２およびＹデコーダ１１４は、例えば、下位１４ビットが同一のアドレスに割り当てられたメモリセルを同時に選択する。また、半導体メモリ３００の出荷後にユーザによるテストモードレジスタ３２６のレジスタ値の設定を禁止するために、テストモードレジスタ３２６には、ユーザアクセス禁止のアドレスが割り当てられている。
【００４０】
コード比較回路３２８は、命令コード発生回路２２４からの命令コードＩＣをテストモードレジスタ３２６からのコードＣ１〜Ｃ３と比較し、命令コードＩＣとコードＣ１との一致に応答してアドレスレジスタ１０８に出力するテストモード信号ＴＭ１を”０”から”１”に活性化する。これにより、アドレスレジスタ１０８は、カウントダウン動作を開始し、メモリセルアレイ１１６のメモリセルが順次活性化する。また、コード比較回路３２８は、命令コードＩＣとコードＣ２との一致に応答して、データレジスタ１１０に出力するテストモード信号ＴＭ２を”０”から”１”に活性化する。これにより、データレジスタ１１０は、アドレスレジスタ１０８のレジスタ値の下位８ビットをライトデータとしてメモリセルアレイ１１６への書き込み動作を実施する。コード比較回路３２８は、命令コードＩＣとコードＣ３との一致に応答して、Ｘデコーダ１１２およびＹデコーダ１１４に出力するテストモード信号ＴＭ３を“０”から”１”に活性化する。これにより、Ｘデコーダ１１２およびＹデコーダ１１４は、下位１４ビットが同一のアドレスに割り当てられたメモリセルを同時に選択する。
【００４１】
図１０〜１２は、図９の半導体メモリ３００のテストモード移行動作を示している。
まず、図１０に示すように、外部クロックＣＫのデューティ比をサイクル毎に５０％、２５％、５０％、２５％、５０％、５０％、２５％、２５％と順次変更しながら外部クロック端子ＣＫに入力すると、命令コード発生回路２２４において、遅延クロックＣＫＤの立ち上がりエッジに同期して順次取り込まれる外部クロックＣＫのレベルは、”１”、”０”、”１”、”０”、”１”、”１”、”０”、”０”である。このため、命令コード発生回路２２４から出力される命令コードＩＣは、遅延クロックＣＫＤの立ち上がりエッジに同期して、”１１１１１１１１”、”１１１１１１１０”、”１１１１１１０１”、”１１１１１０１０”、”１１１１０１０１”、”１１１０１０１１”、”１１０１０１１０”、”１０１０１１００”と順次変化する。テストモードレジスタ３２６から出力されるコードＣ１は”１０１０１１００”であるため、命令コードＩＣが”１０１０１１００”に変化すると、コード比較回路３２８から出力されるテストモード信号ＴＭ１は”０”から”１”に活性化する。これにより、半導体メモリ３００は、通常動作モードからアドレスデクリメントテストモードに移行する。
【００４２】
この後、図１１に示すように、外部クロックＣＫのデューティ比をサイクル毎に５０％、２５％、２５％、２５％、２５％、２５％、５０％、２５％と順次変更しながら外部クロック端子ＣＫに入力すると、命令コード発生回路２２４において、遅延クロックＣＫＤの立ち上がりエッジに同期して順次取り込まれる外部クロックＣＫのレベルは、”１”、”０”、”０”、”０”、”０”、”０”、”１”、”０”である。このため、命令コード発生回路２２４から出力される命令コードＩＣは、遅延クロックＣＫＤの立ち上がりエッジに同期して、”０１０１１００１”、”１０１１００１０”、”０１１００１００”、”１１００１０００”、”１００１００００”、”００１０００００”、”０１０００００１”、”１０００００１０”と順次変化する。テストモードレジスタ３２６から出力されるコードＣ２は”１０００００１０”であるため、命令コードＩＣが”１０００００１０”に変化すると、コード比較回路３２８から出力されるテストモード信号ＴＭ２は”０”から”１”に活性化する。これにより、半導体メモリ３００は、アドレスデクリメントテストモードに加えて、テストパターンリンクテストモードにも移行する。
【００４３】
そして、図１２において、外部クロックＣＫのデューティ比をサイクル毎に５０％、２５％、２５％、２５％、２５％、５０％、２５％、２５％と順次変更しながら外部クロック端子ＣＫに入力すると、命令コード発生回路２２４において、遅延クロックＣＫＤの立ち上がりエッジに同期して順次取り込まれる外部クロックＣＫのレベルは、”１”、”０”、”０”、”０”、”０”、”１”、”０”、”０”である。このため、命令コード発生回路２２４から出力される命令コードＩＣは、遅延クロックＣＫＤの立ち上がりエッジに同期して、”００００００１０１”、”００００１０１０”、”０００１０１００”、”００１０１０００”、”０１０１００００”、”１０１００００１”、”０１０００００１０”、”１００００１００”と順次変化する。テストモードレジスタ３２６から出力されるコードＣ３は”１００００１００”であるため、命令コードＩＣが”１００００１００”に変化すると、コード比較回路３２８から出力されるテストモード信号ＴＭ３は”０”から”１”に活性化する。これにより、半導体メモリ３００は、アドレスデクリメントテストモードおよびテストパターンリンクテストモードに加えて、アドレス縮退テストモードにも移行する。
【００４４】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。さらに、外部クロックＣＫのデューティ比を複数のテストモード（アドレスデクリメントテストモード、テストパターンリンクテストモードおよびアドレス縮退テストモード）に対応して順次変更しながら外部クロック端子ＣＫに入力することで、半導体メモリ３００を並列実施可能な複数のテストモードへ同時に移行させることができる。また、ウェーハ上の半導体メモリチップ毎にテストモードレジスタ３２６のレジスタ値を設定できるため、ウェーハ上での特性分布に応じて、試験の実施内容を半導体メモリチップ毎に分ける必要が生じた場合に大変有効である。
【００４５】
図１３は、本発明の第４の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。また、第１の実施形態と同様に、本発明の半導体装置は、シリアルインタフェース型の半導体メモリ４００（例えば、ＦＲＡＭ）として構成されている。半導体メモリ４００は、第３の実施形態（図９）のテストモードレジスタ３２６およびコード比較回路３２８に代えて、テストモードレジスタ４２６およびコード比較回路４２８を有している。
【００４６】
テストモードレジスタ４２６は、例えば、４８ビットレジスタであり、第２の実施形態のテストモードレジスタ２２６と同様に、メモリセルアレイ１１６のメモリセルと同一のメモリセルで構成されている。テストモードレジスタ４２６は、レジスタ値を６個の８ビットコードＣ１〜Ｃ６としてコード比較回路４２８に出力する。なお、テストモードレジスタ４２６は、メモリセルアレイ１１６へのアクセスと同様に、レジスタ値の読み出しおよび書き込みが可能である。テストモードレジスタ４２６は、例えば半導体メモリ４００のプローブ試験時に、アドレスデクリメントテストモードを示す値（”１０１０１１００”）、テストパターンリンクテストモードを示す値（”１０００００１０”）、アドレス縮退テストモードを示す値（”１００００１００”）、テストモード許可をそれぞれ示す値（”１１１０１１１０”、”０１１１０１１１”、”００１１１０１１”）で構成されるレジスタ値に予め設定されている。また、半導体メモリ４００の出荷後にユーザによるテストモードレジスタ４２６のレジスタ値の設定を禁止するために、テストモードレジスタ４２６には、ユーザアクセス禁止のアドレスが割り当てられている。
【００４７】
コード比較回路４２８は、命令コード発生回路２２４からの命令コードＩＣをテストモードレジスタ４２６からのコードＣ４〜Ｃ６と比較し、命令コードＩＣがコードＣ４〜Ｃ６の全てと一致したときに、テストモード信号ＴＭ１〜ＴＭ３の活性化動作が可能になる。すなわち、コード比較回路４２８は、命令コードＩＣがテストモード許可を示すときに、テストモード移行制御動作が可能になる。コード比較回路４２８のその他の動作は、第３の実施形態のコード比較回路３２８と同様である。
【００４８】
以上、第４の実施形態でも、第１〜第３の実施形態と同様の効果が得られる。さらに、コード比較回路４２８は、命令コードＩＣがコードＣ４〜Ｃ６の全てと一致しない限り、テストモード信号ＴＭ１〜ＴＭ３を活性化することはない。このため、ユーザによる半導体メモリ４００の使用時に、外部クロックＣＫのデューティ比がノイズ等に起因してサイクル毎に変化する場合でも、半導体メモリ４００がテストモードに移行することをより確実に回避できる。
【００４９】
なお、第１〜第４の実施形態では、本発明をシリアルインタフェース型のＦＲＡＭに適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明をパラレルインタフェース型のＦＲＡＭに適用してもよいし、本発明をフラッシュメモリやＥＥＰＲＯＭ等の不揮発性半導体メモリ、マイクロコントローラ、ＡＳＩＣ等のその他の半導体装置に適用してもよい。
【００５０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
通常動作モードおよびテストモードを有する機能ブロックと、
前記機能ブロックの通常動作を禁止するために活性化される動作禁止信号を受ける外部信号端子と、
外部クロックを受ける外部クロック端子と、
前記動作禁止信号の活性化中かつ前記外部クロックの受信中に、前記機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路とを備えていることを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記テストモード制御回路は、
前記機能ブロックの通常動作モードからテストモードへの移行の許可・禁止を示すフラグ情報を予め保持し、保持しているフラグ情報を前記外部クロックの受信中に出力する保持回路と、
前記動作禁止信号の活性化中で、前記保持回路からのフラグ情報が許可を示すときにテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記テストモード信号の活性化に応答して、通常動作モードからテストモードに移行することを特徴とする半導体装置。
（付記３）
付記２記載の半導体装置において、
前記保持回路は、保持するフラグ情報の書き換えが可能であることを特徴とする半導体装置。
（付記４）
付記２記載の半導体装置において、
前記機能ブロックは、不揮発性のメモリセルを有するメモリブロックであり、
前記保持回路は、フラグ情報を保持するために、前記メモリブロックと同一のメモリセルを備えていることを特徴とする半導体装置。
（付記５）
通常動作モードおよびテストモードを有する機能ブロックと、
デューティ比が可変な外部クロックを受ける外部クロック端子と、
前記外部クロックを遅らせた遅延クロックを出力する遅延回路と、
前記外部クロックのレベルを前記遅延クロックの遷移エッジに同期して順次取り込んで命令コードとして出力する命令コード発生回路と、
前記命令コードがテストモードを示すときに、前記機能ブロックを通常動作モードからテストモードに移行させるテストモード制御回路とを備えていることを特徴とする半導体装置。
（付記６）
付記５記載の半導体装置において、
前記テストモード制御回路は、
テストモードを示すコードを予め保持し、保持しているコードを出力する保持回路と、
前記命令コードと前記保持回路からのコードとの一致に応答してテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記テストモード信号の活性化に応答して、通常動作モードからテストモードに移行することを特徴とする半導体装置。
（付記７）
付記６記載の半導体装置において、
前記保持回路は、保持するコードの書き換えが可能であることを特徴とする半導体装置。
（付記８）
付記６記載の半導体装置において、
前記機能ブロックは、不揮発性のメモリセルを有するメモリブロックであり、
前記保持回路は、コードを保持するために、前記メモリブロックと同一のメモリセルを備えていることを特徴とする半導体装置。
（付記９）
付記５記載の半導体装置において、
前記機能ブロックは、複数のテストモードを有し、
前記テストモード制御回路は、前記命令コードが複数のテストモードのいずれかを示すときに、前記機能ブロックを通常動作モードから対応するテストモードに移行させることを特徴とする半導体装置。
（付記１０）
付記９記載の半導体装置において、
前記テストモード制御回路は、
複数のテストモードにそれぞれ対応する複数のコードを予め保持し、保持している複数のコードをそれぞれ出力する保持回路と、
前記命令コードと前記保持回路からの複数のコードのいずれかとの一致に応答して、複数のテストモード信号のうち一致したコードに対応するテストモード信号を活性化する制御回路とを備え、
前記機能ブロックは、前記複数のテストモード信号のいずれかの活性化に応答して、通常動作モードから活性化したテストモード信号に対応するテストモードに移行することを特徴とする半導体装置。
（付記１１）
付記１０記載の半導体装置において、
前記保持回路は、保持するコードの書き換えが可能であることを特徴とする半導体装置。
（付記１２）
付記１０記載の半導体装置において、
前記機能ブロックは、不揮発性のメモリセルを有するメモリブロックであり、
前記保持回路は、コードを保持するために、前記メモリブロックと同一のメモリセルを備えていることを特徴とする半導体装置。
（付記１３）
付記５記載の半導体装置において、
前記テストモード制御回路は、前記命令コードがテストモード許可を示すときに前記機能ブロックのテストモード制御動作が可能になり、後続の前記命令コードがテストモードを示すときに前記機能ブロックを通常動作モードからテストモードに移行させることを特徴とする半導体装置。
【００５１】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の基本原理を示すブロック図である。
【図２】本発明の第２の基本原理を示すブロック図である。
【図３】本発明の第１の実施形態を示すブロック図である。
【図４】図３の半導体メモリを用いたシステムの一例を示すブロック図である。
【図５】図３の半導体メモリにおける通常動作モード時のライト動作を示すタイミングチャートである。
【図６】図３の半導体メモリにおける通常動作モード時のリード動作を示すタイミングチャートである。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】図７の半導体メモリのテストモード移行動作を示すタイミングチャートである。
【図９】本発明の第３の実施形態を示すブロック図である。
【図１０】図９の半導体メモリのテストモード移行動作を示すタイミングチャートである。
【図１１】図９の半導体メモリのテストモード移行動作を示すタイミングチャートである。
【図１２】図９の半導体メモリのテストモード移行動作を示すタイミングチャートである。
【図１３】本発明の第４の実施形態を示すブロック図である。
【符号の説明】
【００５３】
１０、２０  半導体装置
１２、２２  機能ブロック
１４、２８テストモード制御回路
２４  遅延回路
２６  命令コード発生回路
１００、２００、３００、４００  半導体メモリ
１０２  外部信号制御回路
１０４  外部クロック制御回路
１０６  Ｉ／Ｏシフトレジスタ
１０８  アドレスレジスタ
１１０  データレジスタ
１１２  Ｘデコーダ
１１４  Ｙデコーダ
１１６  メモリセルアレイ
１１８  テストモードフラグ
１２０  制御回路
２２２  遅延回路
２２４  命令コード発生回路
２２６、３２６、４２６  テストモードレジスタ
２２８、３２８、４２８  コード比較回路
Ｃ１〜Ｃ６  コード
ＣＫ  外部クロック端子（外部クロック）
ＣＫＤ  遅延クロック
ＥＮ  外部信号端子（動作禁止信号）
ＩＣ  命令コード
ＴＭ、ＴＭ１、ＴＭ２、ＴＭ３  テストモード信号
／ＣＳ  外部信号端子（チップセレクト信号）
／ＲＰ  外部信号端子（リードプロテクト信号）
／ＷＰ  外部信号端子（ライトプロテクト信号）
【図１】
2006048754.tif 000003
【図２】
2006048754.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006048754.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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