(57)【要約】【課題】微細化してもウエル抵抗を上昇させず、優れたラッチアップ耐性を有する半導体装置及びその製造方法を提供する。【解決手段】Ｐ型の半導体基板１ａに半導体基板１ａの主表面から深さ方向に濃度を増加し不純物濃度ピーク６を有するＮウエル７及び半導体基板１ａの主表面から深さ方向に濃度を増加し不純物濃度ピーク１０を有するＰウエル１１を形成する。このとき、Ｎウエル７及びＰウエル１１は、Ｎ型不純物のイオン注入エネルギー及びＰ型不純物のイオン注入エネルギーを調整することによりＰウエル１１の不純物濃度ピーク１０がＮウエル７の不純物濃度ピーク６よりも深くなるように形成される。これにより、Ｎウエルの抵抗を低減でき、Ｎウエルの電気的に有効となる不純物が確保でき、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置となる。【選択図】図１
2006024616.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、前記半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置において、
前記Ｎウエルは、前記半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置に前記Ｎ型不純物濃度のピーク値を有し、
前記Ｐウエルは、前記半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置に前記Ｐ型不純物濃度のピーク値を有し、
前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置と前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が異なることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置と前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が０．１μｍ以上離れていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板は、Ｐ型基板であり、
前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置は、前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置よりも深いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板は、Ｎ型基板であり、
前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置は、前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置よりも深いことを特徴とする半導体装置。
【請求項５】
半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、前記半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置の製造方法において、
前記半導体基板にＮ型不純物を注入して、前記半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置に前記Ｎ型不純物濃度のピーク値を有するＮウエルを形成する工程（ａ）と、
前記半導体基板にＰ型不純物を注入して、前記半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置に前記Ｐ型不純物濃度のピーク値を有するＰウエルを形成する工程（ｂ）とを備え、
前記工程（ａ）及び工程（ｂ）では、前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置と前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置とが異なる深さ位置になるように形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置と前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置とが０．１μｍ以上離れた深さ位置になるように形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法であって、
前記半導体基板はＰ型基板であり、
前記工程（ａ）及び工程（ｂ）では、前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置が、前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置よりも深くなるように形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法であって、
前記半導体基板はＮ型基板であり、
前記工程（ａ）及び工程（ｂ）では、前記Ｐウエルの前記Ｐ型不純物濃度がピーク値となる第２の深さ位置が、前記Ｎウエルの前記Ｎ型不純物濃度がピーク値となる第１の深さ位置よりも深くなるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にレトログレードウエル構造のＮウエル及びＰウエルを有するＣＭＯＳトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、消費電力が極めて少なく、微細化及び高速化が可能である等の点から、ＬＳＩには相補型ＭＯＳトランジスタ(以下、ＣＭＯＳトランジスタという)が多く適用されている。ＣＭＯＳトランジスタは、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとで構成されている。ここで、Ｎウエル及びＰウエルは隣接して形成されるため、基板表面において、Ｐ型ソース・ドレイン拡散層、Ｎウエル及びＰウエルよりなる寄生のＰＮＰバイポーラトランジスタとＮ型ソース・ドレイン拡散層、Ｐウエル及びＮウエルよりなる寄生のＮＰＮバイポーラトランジスタが形成される。そして、これらのバイポーラトランジスタが電源電位（Ｖｃｃ）と接地電位ＧＮＤ（Ｖｓｓ）との間にＰＮＰＮのサイリスタを必然的に形成することになる。このとき、外部及び内部でノイズが発生すると、ＶｃｃとＶｓｓとの間に大電流が流れ続けることとなり、半導体装置を破壊に至らせるラッチアップ現象が引き起こされる。
【０００３】
ツインウエル構造におけるウエルの抵抗を低減しラッチアップ現象を防ぐ構造として、基板表面の不純物濃度を低くし、基板深さ方向に濃度を増加するレトログレードウエル構造がある。レトログレードウエル構造は、半導体基板に高エネルギーで不純物イオンを注入することにより形成される（例えば、非特許文献１参照。）。
【０００４】
以下、従来のレトログレードウエル構造を有する半導体装置の製造方法について図面を用いて説明する。
【０００５】
図６（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。
【０００６】
まず、図６（ａ）に示すように、ＬＯＣＯＳ法もしくはＳＴＩ法により、Ｐ型の半導体基板１０１上にＮＭＯＳトランジスタ形成領域ＴｒＮとＰＭＯＳトランジスタ形成領域ＴｒＰとを区画する素子分離領域１０２を形成した後、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域上に、熱酸化法により厚さ２０ｎｍ程度の薄い犠牲酸化膜１０３を形成する。
【０００７】
次に、図６（ｂ）に示すように、基板上に、ＮＭＯＳトランジスタ形成領域ＴｒＮを覆い、ＰＭＯＳトランジスタ形成領域ＴｒＰに開口を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、イオン注入法によりＰＭＯＳトランジスタ形成領域ＴｒＰにＮ型不純物イオンであるリンイオン１０５を、注入エネルギー１．２ＭｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１０１に対し垂直に注入する。これにより、半導体基板１０１の表面から約１．２μｍ程度の深さにリン濃度の不純物濃度ピーク１０６を有するＮウエル１０７が形成される。
【０００８】
次に、図６（ｃ）に示すように、フォトレジスト１０４をアッシングにより除去した後、ＰＭＯＳトランジスタ形成領域ＴｒＰを覆い、ＮＭＯＳトランジスタ形成領域ＴｒＮに開口を有するフォトレジスト１０８を形成する。その後、フォトレジスト１０８をマスクとして、イオン注入法によりＮＭＯＳトランジスタ形成領域ＴｒＮにＰ型不純物イオンであるボロンイオン１０９を、注入エネルギー６００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１０１に対し垂直に注入する。これにより、半導体基板１０１の表面から約１．２μｍ程度の深さにボロン濃度の不純物濃度ピーク１１０を有するＰウエル１１１が形成される。
【０００９】
その後、Ｐウエル１１１を形成するために用いたフォトレジスト１０８をアッシングにより除去する。次に、短時間の熱処理、例えば、９００℃で１分の熱処理を行い、Ｎウエル１０７及びＰウエル１１１中の注入不純物を活性化させる（図示せず）。
【００１０】
次に、図６（ｄ）に示すように、犠牲酸化膜１０３を除去した後、ＮＭＯＳトランジスタ形成領域ＴｒＮ及びＰＭＯＳトランジスタ形成領域ＴｒＰ活性領域上にゲート絶縁膜１１２となる厚み２〜６ｎｍの熱酸化膜を形成した後、その上に、ゲート電極１１３となる厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターンニングすることにより、ゲート絶縁膜１１２及びゲート電極１１３を形成する。
【００１１】
次に、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１１３をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、ゲート電極１１３の側方下にＰ型低濃度ソース・ドレイン拡散層１１４ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１１３をマスクにしてＮ型不純物であるリンイオンをイオン注入して、ゲート電極１１３の側方下にＮ型低濃度ソース・ドレイン拡散層１１４ｂを選択的に形成する。次に、基板上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート絶縁膜１１２及びゲート電極１１３の側面上に絶縁膜サイドウォール１１５を形成する。その後、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１１３及び絶縁膜サイドウォール１１５をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、絶縁膜サイドウォール１１５の側方下にＰ型高濃度ソース・ドレイン拡散層１１６ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１１３及び絶縁膜サイドウォール１１５をマスクにしてＮ型不純物であるリンイオンをイオン注入して、絶縁膜サイドウォール１１５の側方下にＮ型高濃度ソース・ドレイン拡散層１１６ｂを選択的に形成する。
【００１２】
以上のような製造方法によって、基板内部に最大不純物濃度を有し、基板表面に向かうにしたがって不純物濃度が低下するレトログレードウエル構造のＮウエル１０７及びＰウエル１１１を有するＣＭＯＳトランジスタを形成することができる。
【非特許文献１】Ｋ．Ｔｓｕｋａｍｏｔｏ  ｅｔ．ａｌ，ＳＯＬＩＤ  ＳＴＡＴＥ  ＴＥＣＨＮＯＬＯＧＹ  Ｊｕｎｅ  １９９２  Ｐ．４９−５５
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のレトログレードウエル構造では、以下のような問題が発生する。
【００１４】
図７は従来のレトログレードウエルのウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル１０７中のリン濃度プロファイルであり、（ｂ）はＰウエル１１１中のボロン濃度プロファイルである。
【００１５】
図７（ａ）、（ｂ）に示すように、従来のレトログレードウエル構造では、Ｎウエル１０７中のリン濃度の不純物濃度ピーク１０６位置とＰウエル１１１中のボロン濃度の不純物濃度ピーク１１０位置とが同程度の深さに存在することとなる。すなわち、Ｎウエル形成領域とＰウエル形成領域が同程度の深さに存在することとなる。この場合に、Ｎウエル１０７における電気的に有効となる不純物濃度は、Ｐウエル１１１を形成する際のボロンイオン注入工程及び熱処理工程により干渉を受ける。
【００１６】
次に、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差とＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度及びＮウエルの抵抗の関係について考えてみる。図８は、Ｎウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、ＰＭＯＳトランジスタ形成領域ＴｒＰの幅（以下、Ｎウエル幅とする）が０．５μｍにおけるＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差に対するＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度の比の相関図であり、図９は、同じくＮウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエル幅が０．５μｍにおけるＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差に対するＰウエルに挟まれたＮウエルの抵抗の相関図である。図８及び図９に示すように、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が小さいほどＮウエルの電気的に有効となる不純物濃度は低下し、Ｎウエルの抵抗は増加する。特に、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となる場合においては、Ｎウエルの電気的に有効となる不純物濃度はＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が無限長となる場合と比較して７０％以下にまで減少する。
【００１７】
以上のことから、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となると、電気的に有効となる不純物濃度の低下が顕著になることが考えられる。
【００１８】
さらに、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となる場合におけるＮウエル幅とＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度及びＮウエルの抵抗の関係について考えてみる。図１０は、Ｎウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下の、例えば０．０５μｍとなる場合におけるＮウエル幅に対するＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度の比を示した相関図であり、図１１は、同じくＮウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下の、例えば０．０５μｍとなる場合におけるＮウエル幅に対するＰウエルに挟まれたＮウエルの抵抗を示した相関図である。図１０及び図１１に示すように、Ｎウエル幅が狭くなるほどＮウエルの電気的に有効となる不純物濃度は減少し、Ｎウエルの抵抗は増加する。特に、Ｎウエル幅が１．０μｍ以下となる場合においては、Ｎウエル幅が無限長となる場合と比較して有効となる不純物濃度は７０％以下にまで減少する。また、同じくＮウエル幅が１．０μｍ以下となる場合においては、Ｎウエルの抵抗は０．９ｋΩ／μｍ以上であり、Ｎウエル幅が無限長の場合のＮウエルの抵抗０．６ｋΩ／μｍと比較して、５０％以上増加している。
【００１９】
以上のことから、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下であって、Ｎウエル幅が１．０μｍ以下となる場合には、レトログレードウエル構造であってもラッチアップ耐性が低下するという問題が特に顕著となることが考えられる。
【００２０】
本発明の目的は、微細化してもウエル抵抗を上昇させず、優れたラッチアップ耐性を有する半導体装置及びその形成方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明における半導体装置は、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置において、Ｎウエルは、半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置にＮ型不純物濃度のピーク値を有し、Ｐウエルは、半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置にＰ型不純物濃度のピーク値を有し、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が異なることを特徴としている。
【００２２】
本発明にかかる半導体装置によれば、Ｎウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。
【００２３】
また、本発明における半導体装置では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が０．１μｍ以上離れていることを特徴としている。
【００２４】
また、本発明における半導体装置では、半導体基板は、Ｐ型基板であり、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置は、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置よりも深いことを特徴としている。
【００２５】
また、本発明における半導体装置では、半導体基板は、Ｎ型基板であり、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置は、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置よりも深いことを特徴としている。
【００２６】
また、本発明における半導体装置の製造方法は、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置の製造方法において、半導体基板にＮ型不純物を注入して、半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置にＮ型不純物濃度のピーク値を有するＮウエルを形成する工程（ａ）と、半導体基板にＰ型不純物を注入して、半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置にＰ型不純物濃度のピーク値を有するＰウエルを形成する工程（ｂ）とを備え、工程（ａ）及び工程（ｂ）では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とが異なる深さ位置になるように形成することを特徴としている。
【００２７】
本発明に係る半導体装置の製造方法によれば、半導体基板深さ方向にＮ型不純物濃度のピークの深さ位置とＰ型不純物濃度のピークの深さ位置とが異なるＮウエル及びＰウエルを有するレトログレードウエル構造の半導体装置を形成することができる。
【００２８】
また、本発明における半導体装置の製造方法では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とが０．１μｍ以上離れた深さ位置になるように形成することを特徴としている。
【００２９】
また、本発明における半導体装置の製造方法では、半導体基板はＰ型基板であり、工程（ａ）及び工程（ｂ）では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置が、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置よりも深くなるように形成することを特徴としている。
【００３０】
また、本発明における半導体装置の製造方法では、半導体基板はＮ型基板であり、工程（ａ）及び工程（ｂ）では、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置が、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置よりも深くなるように形成することを特徴としている。
【発明の効果】
【００３１】
本発明の半導体装置によれば、レトログレードウエル構造のＮウエルの不純物濃度のピークとＰウエルの不純物濃度のピークの深さが異なるため、ウエル領域が微細化しても電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗上昇を防止することができる。そのため、ラッチアップ耐性を向上することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
第１の実施形態として、Ｐ型の半導体基板を用いた場合について説明する。図１は、本実施形態における半導体装置を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。
【００３３】
ＰＭＯＳトランジスタ形成領域ＴｒＰには、Ｐ型の半導体基板１ａと、半導体基板１ａに形成された活性領域を区画する素子分離領域２と、半導体基板１ａに形成された不純物濃度ピーク６を有するＮウエル７と、半導体基板１ａ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ａ内に形成されたＰ型低濃度ソース・ドレイン拡散層１４ａと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ａに形成されたＰ型高濃度ソース・ドレイン拡散層１６ａとを有するＰＭＯＳトランジスタが形成されている。
【００３４】
ＮＭＯＳトランジスタ形成領域ＴｒＮには、Ｐ型の半導体基板１ａと、半導体基板１ａに形成された活性領域を区画する素子分離領域２と、半導体基板１ａに形成された不純物濃度ピーク１０を有するＰウエル１１と、半導体基板１ａ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ａ内に形成されたＮ型低濃度ソース・ドレイン拡散層１４ｂと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ａに形成されたＮ型高濃度ソース・ドレイン拡散層１６ｂとを有するＮＭＯＳトランジスタが形成されている。
【００３５】
図２は、本発明の第１の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル７中のリン濃度プロファイルであり、（ｂ）はＰウエル１１中のボロン濃度プロファイルである。
【００３６】
この第１の実施形態では、図２に示すように、レトログレードウエル構造のＮウエル７の不純物濃度のピーク６の位置（１．２μｍ）がＰウエル１１の不純物濃度のピーク１０の位置（１．０μｍ）よりも深い位置にあることを特徴としている。これにより、Ｎウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。
【００３７】
（第１の実施形態に係る半導体装置の製造方法）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る第１の半導体装置の製造工程を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。
【００３８】
まず、図３（ａ）に示すように、ＬＯＣＯＳ法もしくはＳＴＩ法により、Ｐ型の半導体基板１ａ上にＮＭＯＳトランジスタ形成領域ＴｒＮとＰＭＯＳトランジスタ形成領域ＴｒＰとを区画する素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１ａからなる活性領域上に、熱酸化法により厚さ２０ｎｍ程度の薄い犠牲酸化膜３を形成する。
【００３９】
次に、図３（ｂ）に示すように、基板上に、ＮＭＯＳトランジスタ形成領域ＴｒＮを覆い、ＰＭＯＳトランジスタ形成領域ＴｒＰに開口を有するフォトレジスト４ａを形成する。その後、フォトレジスト４ａをマスクとして、イオン注入法によりＰＭＯＳトランジスタ形成領域ＴｒＰにＮ型不純物イオンであるリンイオン５を、注入エネルギー１．２ＭｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１ａに対し垂直に注入する。ここで、イオン注入は、リンイオン５が素子分離領域２を通過する注入エネルギーにより行う。これにより、半導体基板１ａの表面から約１．２μｍ程度の深さにリン濃度の不純物濃度ピーク６を有するＮウエル７が形成される。
【００４０】
次に、図３（ｃ）に示すように、フォトレジスト４ａをアッシングにより除去した後、ＰＭＯＳトランジスタ形成領域ＴｒＰを覆い、ＮＭＯＳトランジスタ形成領域ＴｒＮに開口を有するフォトレジスト８ａを形成する。その後、フォトレジスト８ａをマスクとして、イオン注入法によりＮＭＯＳトランジスタ形成領域ＴｒＮにＰ型不純物イオンであるボロンイオン９を、注入エネルギー４５０ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１ａに対し垂直に注入する。ここで、イオン注入は、ボロンイオン９が素子分離領域２を通過する注入エネルギーにより行う。これにより、半導体基板１ａの表面から約１．０μｍ程度の深さにボロン濃度の不純物濃度ピーク１０を有するＰウエル１１が形成される。
【００４１】
その後、Ｐウエル１１を形成するために用いたフォトレジスト８ａをアッシングにより除去する。次に、短時間の熱処理、例えば、９００℃で１分の熱処理を行い、Ｎウエル７及びＰウエル１１中の注入不純物を活性化させる（図示せず）。
【００４２】
次に、図３（ｄ）に示すように、犠牲酸化膜３を除去した後、ＮＭＯＳトランジスタ形成領域ＴｒＮ及びＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域上にゲート絶縁膜１２となる厚み２〜６ｎｍの熱酸化膜を形成した後、その上に、ゲート電極１３となる厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターンニングすることにより、ゲート絶縁膜１２及びゲート電極１３を形成する。
【００４３】
次に、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１３をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、ゲート電極１３の側方下にＰ型低濃度ソース・ドレイン拡散層１４ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１３をマスクにしてＮ型不純物であるリンイオンをイオン注入して、ゲート電極１３の側方下にＮ型低濃度ソース・ドレイン拡散層１４ｂを選択的に形成する。次に、基板上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート絶縁膜１２及びゲート電極１３の側面上に絶縁膜サイドウォール１５を形成する。その後、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１３及び絶縁膜サイドウォール１５をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、絶縁膜サイドウォール１５の側方下にＰ型高濃度ソース・ドレイン拡散層１６ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１３及び絶縁膜サイドウォール１５をマスクにしてＮ型不純物であるリンイオンをイオン注入して、絶縁膜サイドウォール１５の側方下にＮ型高濃度ソース・ドレイン拡散層１６ｂを選択的に形成する。
【００４４】
なお、本発明の第１の実施形態に係る半導体装置の製造方法では、Ｎウエル及びＰウエルを形成する際のイオン注入はそれぞれ１回としているが、電気特性の向上のため複数回イオン注入してもよく、また、ドーズ量等のイオン注入の条件は変更してもよい。また、注入角度は半導体基板１ａに対し垂直としているが、電気特性の向上のため仰角でもよい。また、Ｎ型不純物及びＰ型不純物の注入順序は上記とは逆でもよい。
【００４５】
以上のような半導体装置の製造方法によれば、イオン注入のエネルギーを調整することにより、半導体基板の深さ方向におけるＮウエルの不純物濃度のピークの深さとＰウエルの不純物濃度のピークの深さが異なるレトログレードウエル構造の半導体装置を形成することができる。これにより、ウエルの抵抗を低減し、電気的に有効となる不純物濃度を確保できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。
【００４６】
（第２の実施形態）
第２の実施形態として、Ｎ型の半導体基板を用いた場合について説明する。図４は、本実施形態における半導体装置を示す断面図である。図中において、左右はＰＭＯＳトランジスタ形成領域ＴｒＰを示し、真ん中はＮＭＯＳトランジスタ形成領域ＴｒＮを示している。
【００４７】
ＮＭＯＳトランジスタ形成領域ＴｒＮには、Ｎ型の半導体基板１ｂと、半導体基板１ｂに形成された活性領域を区画する素子分離領域２と、半導体基板１ｂに形成された不純物濃度ピーク１０を有するＰウエル１１と、半導体基板１ｂ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ｂ内に形成されたＮ型低濃度ソース・ドレイン拡散層１４ｂと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ｂに形成されたＮ型高濃度ソース・ドレイン拡散層１６ｂとを有するＮＭＯＳトランジスタが形成されている。
【００４８】
ＰＭＯＳトランジスタ形成領域ＴｒＰには、Ｎ型の半導体基板１ｂと、半導体基板１ｂに形成された活性領域を区画する素子分離領域２と、半導体基板１ｂに形成された不純物濃度ピーク６を有するＮウエル７と、半導体基板１ｂ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ｂ内に形成されたＰ型低濃度ソース・ドレイン拡散層１４ａと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ｂに形成されたＰ型高濃度ソース・ドレイン拡散層１６ａとを有するＰＭＯＳトランジスタが形成されている。
【００４９】
図５は、本発明の第２の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＰウエル７中のボロン濃度プロファイルであり、（ｂ）はＮウエル１１中のリン濃度プロファイルである。
【００５０】
この第２の実施形態では、図５に示すように、レトログレードウエル構造のＰウエル１１の不純物濃度のピーク１０の位置（１．２μｍ）がＮウエル７の不純物濃度のピーク６の位置（１．０μｍ）よりも深い位置にあることを特徴としている。これにより、Ｐウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。
【００５１】
本発明の第２の実施形態に係る半導体装置の製造方法は、Ｐウエル１１の不純物濃度のピーク位置１０がＮウエル７の不純物濃度のピーク位置６よりも深い位置になるように形成する以外は、第１の実施形態に係る半導体装置の製造方法と同様な方法で形成することができる。ここで、Ｐウエル１１は、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー６００ｋｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１ｂに対し垂直に注入して形成する。一方、Ｎウエル７は、Ｎ型不純物イオンであるリンイオンを、注入エネルギー１．０ＭｅＶ、注入ドーズ量１×１０13ｉｏｎｓ／ｃｍ2の条件で半導体基板１ｂに対し垂直に注入して形成する。
【産業上の利用可能性】
【００５２】
本発明の半導体装置は、ＬＳＩに適用されるＣＭＯＳに利用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】本発明の第１の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル中のリン濃度プロファイルを示した図、（ｂ）はＰウエル中のボロン濃度プロファイルを示した図
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る第１の半導体装置の製造工程を示す断面図
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図
【図５】本発明の第２の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＰウエル中のボロン濃度プロファイルを示した図、 （ｂ）はＮウエル中のリン濃度プロファイルを示した図
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図
【図７】従来の半導体装置のウエル中の不純物濃度プロファイルを示した図であり、 （ａ）はＮウエル中のリン濃度プロファイルを示した図、（ｂ）はＰウエル中のボロン濃度プロファイルを示した図
【図８】Ｎウエル幅０．５μｍにおけるＮウエルとＰウエルの濃度ピーク位置の深さ位置の差とＮウエルの電気的に有効となる不純物濃度の比を示す相関図
【図９】Ｎウエル幅０．５μｍにおけるＮウエルとＰウエルの濃度ピーク位置の深さ位置の差とＮウエルの抵抗の関係を示す相関図
【図１０】ＮウエルとＰウエルの濃度ピーク位置の深さ位置の差が０．０５μｍとなる場合におけるＮウエル幅とＮウエルの電気的に有効となる不純物濃度の比を示す相関図
【図１１】ＮウエルとＰウエルの濃度ピーク位置の深さ位置の差が０．０５μｍとなる場合におけるＮウエル幅とＮウエルの抵抗の関係を示す相関図
【符号の説明】
【００５４】
１ａ  Ｐ型半導体基板
１ｂ  Ｎ型半導体基板
２  素子分離領域
３  犠牲酸化膜
４ａ  フォトレジスト
５  リンイオン
６  リン濃度の不純物濃度ピーク
７  Ｎウエル
８ａ  フォトレジスト
９  ボロンイオン
１０  ボロン濃度の不純物濃度ピーク
１１  Ｐウエル
１２  ゲート絶縁膜
１３  ゲート電極
１４ａ  Ｐ型低濃度ソース・ドレイン拡散層
１４ｂ  Ｎ型低濃度ソース・ドレイン拡散層
１５  絶縁膜サイドウォール
１６ａ  Ｐ型高濃度ソース・ドレイン拡散層
１６ｂ  Ｎ型高濃度ソース・ドレイン拡散層
１０１  Ｐ型半導体基板
１０２  素子分離領域
１０３  犠牲酸化膜
１０４  フォトレジスト
１０５  リンイオン
１０６  リン濃度の不純物濃度ピーク
１０７  Ｎウエル
１０８  フォトレジスト
１０９  ボロンイオン
１１０  ボロン濃度の不純物濃度ピーク
１１１  Ｐウエル
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４ａ  Ｐ型低濃度ソース・ドレイン拡散層
１１４ｂ  Ｎ型低濃度ソース・ドレイン拡散層
１１５  絶縁膜サイドウォール
１１６ａ  Ｐ型高濃度ソース・ドレイン拡散層
１１６ｂ  Ｎ型高濃度ソース・ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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