(57)【要約】【課題】  高精度で高安定な多結晶シリコンの抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップに形成する場合、工程数の増大が問題となっていた。逆に工程数を抑えようとすると、抵抗体の精度やＭＯＳトランジスターの特性ばらつきを犠牲にせざるを得ないという問題があった。【解決手段】  膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を抵抗体とフローティングゲートに、膜厚３０００Å〜５０００Åの第２の多結晶シリコン膜をHV-Tr.、LV-Tr.のゲートとコントロールゲートに用いることで、工程数の削減と高精度化が同時に実現できる。  【選択図】  図１
2006024738.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に逆導電型の第１の拡散層を形成する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の拡散層上の前記第１の絶縁膜の一部を除去する工程と、前記第１の絶縁膜除去部に前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を形成する工程と、前記第１多結晶シリコン膜の一部に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記第１の多結晶シリコン膜をパターニングする工程と、前記第１の多結晶シリコン膜領域の上を含む前記半導体基板の表面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に３０００Å〜５０００Åの第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜全域に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記第２の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に逆導電型の第２の拡散層を形成する工程からなる半導体装置の製造方法。
【請求項２】
前記第１の多結晶シリコン膜の一部に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記半導体基板中に逆導電型の前記第２の拡散層を形成する工程とが同時であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の多結晶シリコン膜の一部ないし全域に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記半導体基板中に逆導電型の前記第２の拡散層を形成する工程とが同時であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
請求項２記載のドーピング工程と請求項３記載のドーピング工程とが同時であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２の多結晶シリコン膜の一部ないし全域がシリサイド化されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１の多結晶シリコン膜がＥＥＰＲＯＭのフローティングゲートと抵抗体を兼ねていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２の多結晶シリコン膜がＥＥＰＲＯＭのコントロールゲートとＭＯＳトランジスターのゲートを兼ねていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記第１の多結晶シリコン膜の一部ないし全域に１×１０15  〜5×１０19 atoms/cm3の不純物をドーピングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記半導体基板中に前記第２の拡散層より1桁〜4桁濃度の薄い逆導電型の拡散層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
請求項８記載の第１の多結晶シリコン膜の一部ないし全域に１×１０15  〜5×１０19 atoms/cm3ドーピングする工程と請求項９記載の第２の拡散層より1桁〜4桁濃度の薄い逆導電型の拡散層を形成する工程とが同時であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコン膜を用いた抵抗回路と不揮発性メモリーとを有する半導体装置の製造方法に係わる。
【背景技術】
【０００２】
図３に従来の半導体装置の断面図を示す。電気的書き換え可能な不揮発性メモリー(Electrically Erasable Programmable Read Only Memory：以下ＥＥＰＲＯＭと略す)は２層の多結晶シリコン膜を構成要素としている。また抵抗体とＭＯＳトランジスターのゲートは1層の多結晶シリコン膜を構成要素としている。ＥＥＰＲＯＭを含む代表的な半導体装置は、主に、動作電圧２Ｖ〜７ＶくらいのＭＯＳトランジスター（以下LV-Tr.と略す）と動作電圧１４Ｖ〜２０ＶくらいのＭＯＳトランジスター（以下HV-Tr.と略す）の２種類のＭＯＳトランジスターと抵抗体とＥＥＰＲＯＭから成る。LV-Tr.／HV-Tr.の２種類のＭＯＳトランジスターと１層の多結晶シリコン膜から成る抵抗体と２層の多結晶シリコン膜から成るＥＥＰＲＯＭを同一チップに形成するしようとする場合、図３から分かるように5種類の多結晶シリコン膜が必要とされる。工程数の増大を抑えるために、これまでも図４に示した様に、使用目的の異なるいくつかの多結晶シリコン膜をひとつの工程で同時に作成することで、これらの5種類の多結晶シリコン膜の共用化が図られてきた（例えば、特許文献１参照。）。
【特許文献１】特開平１１−２８４０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
１層の多結晶シリコン膜から成る抵抗体とLV-Tr.／HV-Tr.２種類のＭＯＳトランジスターと２層の多結晶シリコン膜から成るＥＥＰＲＯＭを同一チップに形成するしようとする場合、図３から分かるように5種類の多結晶シリコン膜が必要とされる。工程数の増大を抑えるために、これまでも、この5種類多結晶シリコン膜の共用化が図られてきたが、次に述べるような課題が存在した。従来技術では、まずＥＥＰＲＯＭのフローティングゲートとHV-Tr.のゲートを同時に作成し、その後にＥＥＰＲＯＭのコントロールゲートとLV-Tr.のゲートと抵抗体の多結晶シリコンを同時に成膜していた。この場合、2層の多結晶シリコン膜が必要とされるが、2層ともＭＯＳトランジスターのゲートに用いるため、通常３０００Å〜５０００Åの厚さが必要とされる。この膜厚の場合、多結晶シリコン膜から成る抵抗体の抵抗値の精度が悪くなるという問題がある。抵抗体の抵抗値の精度を良くするためには、多結晶シリコン膜の厚みを１００Å〜２０００Åと薄くする必要があるが、この膜厚ではトランジスターのゲートや配線に用いられるレベルまで抵抗値を下げることが困難になるという問題がある。別々に成膜すると厚みは各々に最適化できるが、工程数が増加するという問題が生じる。或いは、特開平１１−２８４０８９のようにＥＥＰＲＯＭのコントロールゲートと抵抗体の多結晶シリコンとを同時に作成する方法もあるが、この場合、多結晶シリコンの厚さが１００Å〜２０００Åと薄いためトLV-Tr.用の多結晶シリコン膜は別に成膜するか、HV-Tr.でLV-Tr.を代用しなければならないという問題があった。
【０００４】
本発明は上記の課題を解決し、工程数の増加なく、高精度で高安定な多結晶シリコンから成る抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップに形成する製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明では、上記課題を解決するため、以下の手段を用いた。半導体基板もしくは前記半導体基板中に設けられた半導体領域中に逆導電型の第１の拡散層を形成する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の拡散層上の前記第１の絶縁膜の一部を除去する工程と、前記第１の絶縁膜除去部に前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を形成する工程と、前記第１多結晶シリコン膜の一部に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記第１の多結晶シリコン膜をパターニングする工程と、前記第１の多結晶シリコン膜を含む前記半導体基板の表面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に３０００Å〜５０００Åの第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜全域に１×１０19 atoms/cm3以上の不純物をドーピングする工程と、前記半導体基板中に逆導電型の第２の拡散層を形成する工程からなる半導体装置の製造方法。
【発明の効果】
【０００６】
本発明により、高精度で高安定な抵抗体と特性ばらつきの小さいHV-Tr.、LV-Tr.と２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップ内に少ない工程で形成することが可能になる。具体的には、膜厚１００Å〜２０００Åの第１の多結晶シリコン膜で抵抗体とフローティングゲートを形成し、膜厚３０００Å〜５０００Åの第２の多結晶シリコン膜でコントロールゲートとＭＯＳトランジスターのゲートを形成する。この場合、抵抗体には膜厚１００Å〜２０００Åの比較的薄い多結晶シリコン膜を用いるため、抵抗値の高精度化、高安定化が図られる。またＭＯＳトランジスターは最後に形成されるため、ＥＥＰＲＯＭ形成の影響を受けず、そのため、特性ばらつきの小さいＭＯＳトランジスターの形成が可能になる。また、この場合、ＥＥＰＲＯＭのフローティングゲートの多結晶シリコン膜の膜厚が１００Å〜２０００Åと薄くなるが、これはＥＥＰＲＯＭの性能に何ら悪影響を及ぼさない。このように、高精度で高安定な抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２層の多結晶シリコンから成るＥＥＰＲＯＭを同一チップ内に少ない工程で形成することが可能になることが本発明の効果である。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施の形態を図２に基づいて説明する。図２は本発明の半導体装置の製造方法の工程順を表す模式的断面図である。まず、半導体基板１上にトンネルドレイン３となる半導体基板とは逆伝導型の第1の拡散層を形成し、次に第1のゲート絶縁膜４を形成し、このゲート絶縁膜４の一部をトンネルウインドとするために除去し、次に第2のゲート絶縁膜であるトンネル絶縁膜５を形成し、次に抵抗体７とフローティングゲート６となる膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を成膜し、この第１の多結晶シリコン膜を抵抗体７とフローティングゲート６に用いるために選択的に除去し、LV-Tr.領域８の酸化膜を除去し、次にＥＥＰＲＯＭを構成する２層の多結晶シリコン膜間の絶縁膜１０を第3のゲート絶縁膜であるLV-Tr.のゲート絶縁膜９と同時に形成し、膜厚３０００〜５０００Åの第２の多結晶シリコン膜を成膜し、この第２の多結晶シリコン膜をコントロールゲート１１とHV-Tr.ゲート１２とLV-Tr.ゲート１３に用いるために選択的に除去し、抵抗体７に必要とする抵抗値に合わせて１×１０15  〜5×１０19 atoms/cm3のドーピングを行い、ＥＥＰＲＯＭとＭＯＳ-Tr.のSource/Drainと抵抗体の電極部に１×１０19 atoms/cm3以上のドーピングを行うことで、高精度で高安定な多結晶シリコンの抵抗体と特性ばらつきの小さいHV-Tr.、LV-Tr.と2つの多結晶シリコンから成るＥＥＰＲＯＭが形成される。
【０００８】
次に各要素について説明する。
【０００９】
（１）メモリーセル部について説明する。半導体基板１中に基板とは逆導電型の拡散層３、１４が形成され、半導体基板１上には第１のゲート絶縁膜４と第2のゲート絶縁膜であるトンネル絶縁膜５を有し、それらの絶縁膜上には第１の多結晶シリコンから成るフローティングゲート６が形成され、さらにフローティングゲート６上には絶縁膜１０を介して第２の多結晶シリコンから成るコントロールゲート１１が形成され、上記の要素から成るＥＥＰＲＯＭセルが形成される。フローティングゲート、コントロールゲートに用いられる多結晶シリコンはどちらも電圧印加時に空乏化しない程度まで低抵抗化しておく必要がある。
【００１０】
（２）次にHV-Tr.について説明する。半導体基板上に第１のゲート絶縁膜４を有し、その上に成膜される第１の多結晶シリコンは除去され、その後、第３のゲート絶縁膜９の酸化工程が行われ、その後に成膜される第２の多結晶シリコンから成るゲート電極を有し、基板とは逆導電型の拡散層１４を有するHV -Tr.が形成される。Vth調整用インプラントは第２の多結晶シリコン成膜直前に行う。これでチャネル領域の濃度プロファイルがＥＥＰＲＯＭ形成の熱工程の影響を受けなくなるため特性ばらつきの小さいトランジスターが形成される。
【００１１】
（３）次にLV-Tr.について説明する。半導体基板上の第１のゲート絶縁膜４と第１の多結晶シリコン膜が除去された領域にLV-Tr.は形成される。半導体基板上の第３のゲート絶縁膜９を介して第２の多結晶シリコン膜から成るゲート電極を有し、基板とは逆導電型の拡散層１４を有するLV-Tr.が形成される。Vth調整用インプラについてはHV-Tr.と同様に第２の多結晶シリコン膜の成膜直前に行うことで特性ばらつきの小さいトランジスターの形成を実現している。
【００１２】
（４）次に抵抗体の説明を行う。フィールド酸化膜２上には第１の多結晶シリコンから成る抵抗体７が形成される。この抵抗体の両端には電極となるべき低抵抗部が拡散層１４と同時に形成される。また抵抗体の抵抗値を所望の値にするためのドーピングが行われる。これでフィールド酸化膜２上に、所望の抵抗値を持ち、両端に電極取り付け用の低抵抗領域をもった多結晶シリコン膜が形成される。この第１の多結晶シリコンの膜厚を５００Å〜１５００Åと、通常のゲート電極や配線等に使用される多結晶シリコンの膜厚３０００Å〜５０００Åより薄くしておくことで、抵抗体７の抵抗値を高く保ちつつ、かつ高精度にすることが可能となる。多結晶シリコンの膜厚が厚い場合には、抵抗値を高くするために、多結晶シリコン中に導入する不純物の濃度を少なくしておく必要があるが、その際、不純物導入装置のばらつきや多結晶シリコンの膜厚、結晶サイズのばらつきに対して抵抗値は非常に敏感になる。一方、多結晶シリコンの膜厚が薄い場合には、多結晶シリコン中に導入する不純物の濃度を或る程度多くしておいても比較的高い抵抗値、例えばシート抵抗値で１０ｋΩ／□程度の抵抗値を得られるので、抵抗値のばらつきを小さく抑えることが可能となる。
【実施例１】
【００１３】
抵抗体の抵抗値を所望の抵抗値にするためのドーピング工程は、第１の多結晶シリコン成膜直後全面或いは一部に行っても良い。また、拡散層１４形成後に行っても良い。或いは両者の間の工程で行ってもよい。比較的低抵抗の抵抗値が所望される場合は、フローティングゲートに用いる領域へのドーピング工程と共用できる。比較的高抵抗の抵抗値が所望される場合は、フローティングゲート領域と抵抗体領域へのドーピングはマスクを用いて別々に行う必要がある。
【実施例２】
【００１４】
ＭＯＳトランジスターのゲート電極や多結晶シリコン配線の低抵抗化が必要な場合、第２の多結晶シリコン膜はシリサイド化する。
【実施例３】
【００１５】
拡散層１４の形成においては耐圧や所望のＭＯＳ-Tr.の性能に応じて、ＤＤＤ構造、Offset構造、ＬＤＤ構造、ＬＯＣＯＳ-Drain構造をとる。特にHV-Tr.では耐圧確保のために前記記載のトランジスター構造をとる必要がある。そのために拡散層１４より１〜４桁濃度の薄い拡散層を追加する。この薄い拡散層の形成はゲートに対して自己整合的に行うので第２の多結晶シリコン膜のパターニング直後、あるいは更に後の工程で行う。
【実施例４】
【００１６】
拡散層１４の形成のために、拡散層１４領域上の酸化膜を第２の多結晶シリコン膜のパターニング後に除去してもよい。この酸化膜除去の必要性は酸化膜越しで不純物のインプラントができるかどうかに拠る。
【実施例５】
【００１７】
工程数の面から見て、LV-Tr.のゲート絶縁膜９とＥＥＰＲＯＭを構成する2層の多結晶シリコン膜間の絶縁膜は同時に形成される方が望ましいが、別々に形成してもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例を示す半導体装置の模式的断面図。
【図２】本発明の実施例を示す半導体装置の製造方法の工程順を表す模式的断面図。
【図３】従来の半導体装置の実施例を示す模式的断面図。
【００１９】
抵抗体用の多結晶シリコン膜がトランジスターのゲート電極やＥＥＰＲＯＭ用の多結晶シリコン膜とは別に成膜されている。
【図４】従来の半導体装置の実施例を示す模式的断面図。
【００２０】
抵抗体用の多結晶シリコン膜とＥＥＰＲＯＭのコントロールゲート用の多結晶シリコン膜は共有化されているが、トランジスターのゲート電極とは別に成膜されている。
【符号の説明】
【００２１】
１  半導体基板
２  フィールド酸化膜
３  トンネルドレイン
４  ゲート絶縁膜
５  ゲート絶縁膜（トンネル絶縁膜）
６  フローティングゲート
７  抵抗体
８  LV-Tr.領域
９  ゲート絶縁膜
１０  絶縁膜
１１  コントロールゲート
１２  HV-Tr.ゲート
１３  LV-Tr.ゲート
１４  拡散層
【図１】
2006024738.tif 000003
【図２】
2006024738.tif 000004
【図３】
2006024738.tif 000005
【図４】
2006024738.tif 000006