(57)【要約】【課題】  集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法を提供する。【解決手段】  最小ピッチで画定されるターゲット層１４を形成する段階と、ターゲット層１４上にピッチを含むパターン層を形成する段階と、パターン層上に第１の側壁スペーサを形成する段階と、ターゲット層１４をエッチングして、第１のトレンチ２４を形成する段階と、第１のトレンチ２４に絶縁体を充填する段階と、パターン層を除去する段階と、第１の側壁スペーサ上に第２の側壁スペーサを形成する段階と、ターゲット層１４をエッチングして、第２のトレンチ３４を形成する段階と、絶縁体、第１の側壁スペーサおよび第２の側壁スペーサを除去する段階とを含む。したがって、最小ポリシリコンピッチが拡大され、初期最小ポリシリコンピッチを縮小できる。【選択図】    図１Ｈ
2006019496.tif 000002
【特許請求の範囲】
【請求項１】
集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法であって、
前記最小ピッチで画定されるターゲット層を形成する段階と、
前記ターゲット層上にピッチを含むパターン層を形成する段階と、
前記パターン層上に第１の側壁スペーサを形成する段階と、
前記ターゲット層をエッチングして、第１のトレンチを形成する段階と、
前記第１のトレンチに絶縁体を充填する段階と、
前記パターン層を除去する段階と、
前記第１の側壁スペーサ上に第２の側壁スペーサを形成する段階と、
前記ターゲット層をエッチングして、第２のトレンチを形成する段階と、
前記絶縁体、第１の側壁スペーサおよび第２の側壁スペーサを除去する段階と、
を含むことを特徴とする集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２】
ターゲット層を形成する前記段階は、
基板上に酸化物を形成する段階と、
前記酸化物上に前記ターゲット層としてポリシリコンを付着させる段階と、
を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３】
前記ポリシリコン上にＡＲＣを付着させる段階をさらに含むことを特徴とする請求項２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項３に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５】
パターン層を形成する前記段階は、
前記ターゲット層上にフォトレジストを被覆する段階と、
前記フォトレジストを前記パターン層になるように露光して現像する段階と、
を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項６】
前記フォトレジスト上にＡＲＣを付着させる段階をさらに含むことを特徴とする請求項５に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項７】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項６に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項８】
前記ピッチは、前記パターン層を形成するフォトリソグラフィプロセスの最小解像力に達するかまたは近づくことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項９】
第１の側壁スペーサを形成する前記段階は、
前記パターン層の上面と側壁に重合体を付着させる段階と、
前記重合体をエッチバックして、前記パターン層の前記側壁上に前記重合体の一部分を残す段階と、
を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１０】
前記第１のトレンチは、実質的に前記ピッチの幅の１／４と等しい幅を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１１】
前記第１の側壁スペーサは、実質的に前記ピッチの幅の１／８と等しい幅を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１２】
第１のトレンチを形成するために、前記ターゲット層をエッチングする前記段階は、マスクとして前記パターン層と第１の側壁スペーサによるプラズマエッチングを含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１３】
前記第１のトレンチに絶縁体を充填する前記段階は、
前記第１のトレンチに充填された重合体を形成する段階と、
前記重合体をエッチバックして、前記第１のトレンチ内に前記重合体の一部分を残す段階と、
を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１４】
前記重合体は、非感光性材料を含むことを特徴とする請求項１３に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１５】
第２の側壁スペーサを形成する前記段階は、前記絶縁体上と、前記第１の側壁スペーサの上面および側壁上とに重合体を形成する段階を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１６】
前記ターゲット層をエッチングして、第２のトレンチを形成する前記段階において、前記重合体は、マスクとして働くことを特徴とする請求項１５に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１７】
前記第２のトレンチは、前記ピッチの幅の１／４と実質的に等しい幅を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１８】
前記第２の側壁スペーサは、前記ピッチの幅の１／８と実質的に等しい幅を含むことを特徴とする請求項１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項１９】
集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法であって、
前記最小ピッチで画定されるターゲット層を形成する段階と、
前記ターゲット層上にバッファ層を形成する段階と、
前記バッファ層上にピッチを含むパターン層を形成する段階と、
前記パターン層上に第１の側壁スペーサを形成する段階と、
前記バッファ層とターゲット層とをエッチングして、第１のトレンチを形成する段階と、
前記第１のトレンチに絶縁体を充填する段階と、
前記ターゲット層の上面の材料を除去する段階と、
前記絶縁体上に第２の側壁スペーサを形成する段階と、
前記ターゲット層をエッチングして、第２のトレンチを形成する段階と、
前記絶縁体と第２の側壁スペーサを除去する段階と、
を含むことを特徴とする集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２０】
ターゲット層を形成する前記段階は、
基板上に酸化物を形成する段階と、
前記酸化物上に前記ターゲット層としてポリシリコンを付着させる段階と、
を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２１】
前記バッファ層は、前記ターゲット層よりも高いエッチング速度を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２２】
前記バッファ層は、酸化物または窒化シリコンを含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２３】
前記バッファ層上にＡＲＣを付着させる段階をさらに含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２４】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項２３に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２５】
パターン層を形成する前記段階は、
前記バッファ層上にフォトレジストを被覆する段階と、
前記フォトレジストを前記パターン層になるように露光して現像する段階と、
を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２６】
前記フォトレジスト上にＡＲＣを付着させる段階をさらに含むことを特徴とする請求項２５に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２７】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項２６に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２８】
前記ピッチは、前記パターン層を形成するフォトリソグラフィプロセスの最小解像力に達するか、それに近づくことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項２９】
第１の側壁スペーサを形成する前記段階は、
前記パターン層の上面と側壁に重合体を付着させる段階と、
前記重合体をエッチバックして、前記パターン層の前記側壁に前記重合体の一部分を残す段階と、
を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３０】
前記第１のトレンチは、前記ピッチの幅の１／４と実質的に等しい幅を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３１】
前記第１の側壁スペーサは、前記ピッチの幅の１／８と実質的に等しい幅を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３２】
前記バッファ層とターゲット層とをエッチングして、第１のトレンチを形成する前記段階は、マスクとして前記パターン層と第１の側壁スペーサによるプラズマエッチングを含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３３】
前記第１のトレンチに絶縁体を充填する前記段階は、前記第１のトレンチに充填された重合体を形成する段階を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３４】
重合体を形成する前記段階の前に、前記第１の側壁スペーサを除去する段階をさらに含むことを特徴とする請求項３３に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３５】
前記重合体は、非感光性材料を含むことを特徴とする請求項３３に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３６】
前記ターゲット層の上面の材料を除去する前記段階は、
前記バッファ層の厚さにエッチバックする段階と、
前記バッファ層を除去する段階と、
を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３７】
第２の側壁スペーサを形成する前記段階は、前記絶縁体の上面と側壁に重合体を形成する段階を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３８】
前記ターゲット層をエッチングして、第２のトレンチを形成する前記段階において、前記重合体はマスクとして働くことを特徴とする請求項３７に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項３９】
前記第２のトレンチは、前記ピッチの幅の１／４と実質的に等しい幅を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４０】
前記第２の側壁スペーサは、前記ピッチの幅の１／８と実質的に等しい幅を含むことを特徴とする請求項１９に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４１】
集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法であって、
基板上に第１の領域と第２の領域を画定する段階と、
前記基板上に絶縁体を形成する段階と、
前記絶縁体上に導体を付着させる段階と、
前記導体上に第１のフォトレジストを被覆する段階と、
前記第１のフォトレジストを露光して現像し、第１の領域と第２の領域にそれぞれ第１のピッチと前記第１のピッチよりも大きい第２のピッチとを有するパターンを形成する段階と、
前記第１のフォトレジストの側壁に重合体スペーサを形成する段階と、
前記第１の領域と第２の領域にそれぞれ第１のトレンチと第２のトレンチを形成するマスクとして、前記第１のフォトレジストと重合体スペーサによって、前記導体をエッチングする段階と、
前記第１のトレンチと第２のトレンチに充填された非感光性重合体を形成する段階と、
前記第２の領域に第２のフォトレジストを被覆する段階と、
前記第１の領域から前記第１のフォトレジストを除去する段階と、
前記第１の領域の前記非感光性重合体上、前記重合体スペーサの上面および側壁上に重合体マスクを形成する段階と、
前記第１の領域と第２の領域にそれぞれ第１のトレンチと第２のトレンチを形成するマスクとして、前記第１のフォトレジストと重合体スペーサによって、前記導体をエッチングする段階と、
前記重合体マスク、第２のフォトレジスト、重合体スペーサおよび非感光性重合体を除去する段階と、
を含むことを特徴とする集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４２】
前記第１の領域と第２の領域は、それぞれメモリアレイ領域と周辺領域とを含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４３】
前記絶縁体上に導体を付着させる前記段階は、ポリシリコンを付着させる段階を含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４４】
前記導体上に第１のフォトレジストを被覆する前記段階の前に、ＡＲＣを付着させる段階をさらに含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４５】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項４４に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４６】
前記第１のフォトレジストを露光して現像し、パターンを形成する前記段階の前に、ＡＲＣを付着させる段階をさらに含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４７】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項４６に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４８】
前記第１のピッチは、前記パターンを形成するフォトリソグラフィプロセスの最小解像力に達するかまたは近づくことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項４９】
前記第１のトレンチは、前記第１のピッチの１／４と実質的に等しい幅を含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５０】
前記第１のトレンチと第２のトレンチに充填された非感光性重合体を形成する前記段階は、前記非感光性重合体を前記第１のフォトレジストの上面までエッチバックする段階を含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５１】
前記第３のトレンチは、前記第１のピッチの１／４と実質的に等しい幅を含むことを特徴とする請求項４１に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５２】
集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法であって、
基板上に第１の領域と第２の領域を画定する段階と、
前記基板上に絶縁体を形成する段階と、
前記絶縁体上に導体を付着させる段階と、
前記導体上にバッファ層を形成する段階と、
前記バッファ層上に第１のフォトレジストを被覆する段階と、
前記第１のフォトレジストを露光して現像し、第１の領域と第２の領域にそれぞれ第１のピッチと前記第１のピッチよりも大きい第２のピッチとを有するパターンを形成する段階と、
前記第１のフォトレジストの側壁上に重合体スペーサを形成する段階と、
前記第１の領域と第２の領域内にそれぞれ第１のトレンチと第２のトレンチを形成するマスクとして、前記第１のフォトレジストと重合体スペーサによって、前記バッファ層と導体をエッチングする段階と、
前記第１のトレンチと第２のトレンチ内に充填された非感光性重合体を形成する段階と、
残された前記バッファ層の厚さまでエッチバックする段階と、
前記バッファ層を除去する段階と、
前記第１の領域の前記非感光性重合体の上面と側壁上に重合体マスクを形成する段階と、
第３のトレンチを形成するマスクとして、前記重合体スペーサによって、前記導体をエッチングする段階と、
前記重合体マスクと非感光性重合体とを除去する段階と、
を含むことを特徴とする集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５３】
前記第１の領域と第２の領域は、それぞれメモリアレイ領域と周辺領域を含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５４】
前記絶縁体上に導体を付着させる前記段階は、ポリシリコンを付着させる段階を含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５５】
前記バッファ層上に第１のフォトレジストを被覆する前記段階の前に、ＡＲＣを付着させる段階をさらに含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５６】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項５５に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５７】
前記第１のフォトレジストを露光して現像し、パターンを形成する前記段階の前に、ＡＲＣを付着させる段階をさらに含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５８】
前記ＡＲＣは、有機材料を含むことを特徴とする請求項６０に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項５９】
前記第１のピッチは、前記パターンを形成するフォトリソグラフィプロセスの最小解像力に達するかまたは近づくことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項６０】
前記第１のトレンチは、前記第１のピッチの１／４と実質的に等しい幅を含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項６１】
前記第１のトレンチと第２のトレンチに充填された非感光性重合体を形成する前記段階の前に、前記重合体スペーサを除去する段階をさらに含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項６２】
重合体マスクを形成する前記段階の前に、前記第２の領域を覆うパッシベーションを形成する段階をさらに含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【請求項６３】
前記第３のトレンチは、前記第１のピッチの１／４と実質的に等しい幅を含むことを特徴とする請求項５２に記載の集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路（ＩＣ）の製造に関し、より詳細には、集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法に関する。
【背景技術】
【０００２】
一般に、集積回路産業の発展は、集積回路製造におけるフォトリソグラフィ技術の絶え間ない進歩に依存している。フォトリソグラフィ技術の進歩のおかげで、集積回路は、より高密度で小さいサイズという目標を何度も達成してきた。従って、集積回路の最小の線幅と間隔の両方を含む限界寸法（ＣＤ：critical  dimension）も次第に微細になってきており、より高い解像力を必要とすることが表明されている。しかしながら、フォトリソグラフィ解像力は、基本的に、使用する光源の波長によって制限される。そのような制限を克服するために、従来技術によって実現された多くの方法が使用可能である。
【０００３】
John  N.  Randallに発行された横方向の寸法が細い超小型電子構造を形成する低温プロセスを参照すると、この技術は、異方性製造プロセスを使って、低温で、支持層上に未硬化フォトレジストを付着させてパターン形成する段階と、未硬化フォトレジストの側壁と表面にフォトレジストに対して実質的なエッチング選択性を有する共形層を付着させる段階と、垂直側壁から共形層を実質的にエッチングせずに、未硬化フォトレジストの表面から共形層を除去するように低温異方性エッチングする段階と、未硬化フォトレジストを分離された共形層が残るように選択的に除去する段階と、分離された共形層上にフォトレジストをスピンコートし、共形層で止まるようにエッチバックする段階と、共形層を除去して共形層と同じ幅を有する開口を形成するように選択的にエッチングする段階と、開口に導体を付着させ、横方向の寸法が細い構造を作成するために、過剰な導体とフォトレジストを除去する段階とを含む（特許文献１参照）。しかしながら、この方法を使って形成される構造は、密着が比較的不十分であるという欠点を持つ傾向がある。
【０００４】
Tyler  A.  Lowreyに発行されたフォトリソグラフィプロセスの最小マスキングピッチを２Ｎ分の１に縮小する方法を参照すると、この技術は、硬質バッファ層の線幅を直接または間接にＦからＦ／２に縮小する段階と、硬質バッファ層と下層に対して相対的に高い選択的エッチ速度を有する第２の硬質バッファ層を付着させる段階と、第１の硬質バッファ層の上面の第２の硬質バッファ層を除去して、第１の硬質バッファ層の側壁に第２の硬質バッファ層を残すように異方性エッチングする段階と、残った側壁の第２の硬質バッファ層をエッチマスクとして利用して、この時点で側壁の第２の硬質バッファ層の幅がＦ／４である元のピッチのマスクパターンの１／２にピッチを縮小する段階によって、フォトリソグラフィプロセスによって形成可能な最小線幅Ｆのパターンを硬質バッファ層上に作成するための従来の露光および現像方法を利用する（特許文献２参照）。以上の段階は、繰り返され、フォトリソグラフィプロセスの最小マスキングピッチは、２Ｎ分の１に縮小される。より正確に言うと、この方法は、共形層を繰り返して付着し、硬質バッファ層を異方性エッチングすることによって、ピッチを縮小する。しかしながら、この技術は、硬質バッファ層が容易に付着されないという欠点を有する。
したがって、集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する改善された方法が必要とされている。
【０００５】
【特許文献１】米国特許第５，６１８，３８３号
【特許文献２】米国特許第５，３２８，８１０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の１つの目的は、使用する光源の波長によってフォトリソグラフィ解像力が制限されるような問題を解決するために、集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による一実施例において、集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法は、メモリアレイ領域と周辺領域によって既に画定された基板上に絶縁層とポリシリコンを付着することと、ポリシリコン上にメモリアレイ領域と周辺領域が異なるピッチを有するフォトレジストパターンを形成することと、重合体スペーサをフォトレジストパターンに形成することと、マスクとしてフォトレジストパターンと重合体スペーサによってポリシリコンをエッチングして、トレンチを形成することと、トレンチ内に非感光性重合体を充填することと、メモリアレイ領域上のフォトレジストパターンを除去することと、メモリアレイ領域内のポリシリコンをエッチングするマスクとして重合体マスクを形成することと、すべての重合体を除去することとを含み、その結果、フォトリソグラフィ解像力を超える最終的なポリシリコンピッチが得られる。
【０００８】
本発明による他の実施例において、集積回路においてフォトリソグラフィ解像力を超える最小ピッチを画定する方法は、メモリアレイ領域と周辺領域によって既に画定された基板上に絶縁体、ポリシリコンおよびバッファ層を付着させる段階と、バッファ層上にメモリアレイ領域と周辺領域が異なるピッチを有するフォトレジストパターンを形成する段階と、重合体スペーサをフォトレジストパターンに形成する段階と、トレンチを形成するマスクとしてフォトレジストパターンと重合体スペーサによってバッファ層とポリシリコンをエッチングする段階と、トレンチに非感光性重合体を充填する段階と、バッファ層までエッチバックする段階と、バッファ層を除去する段階と、ポリシリコンをエッチングするマスクとしてメモリアレイ領域の上に重合体マスクを形成する段階と、すべての重合体を除去する段階とを含み、その結果、フォトリソグラフィ解像力を超える最終ポリシリコンピッチが得られる。
【０００９】
この方法において、フォトマスク上のメモリアレイ領域内の最小ポリシリコンピッチが拡大され、フォトマスク上の周辺領域の初期最小ポリシリコンピッチを縮小することができる。これは、従来の手法におけるメモリアレイ領域と周辺領域のポリシリコンピッチの大きな違いの問題を克服するのに役立つ。
【発明を実施するための最良の形態】
【００１０】
本発明の以上その他の目的、特徴および利点は、添付図面と関連して行われる本発明の好ましい実施例の以下の説明を検討することにより、当業者に明らかになるであろう。
（第１実施例）
図１Ａ〜図１Ｉは、本発明による第１実施例を示す。図１Ａを参照すると、メモリアレイ領域１０ａと周辺領域１０ｂが画定された基板１０上に、酸化物１２とポリシリコン１４が付着される。ポリシリコン１４は、以下のプロセスでフォトリソグラフィ解像力を超えるピッチで形成されるターゲット層である。ポリシリコン１４上に反射防止膜（ＡＲＣ）１６とフォトレジスト１８が付着され、露光と現像後に、フォトレジスト１８にフォトレジストパターン１８が画定される。メモリアレイ領域１０ａ内の最小ピッチはＡであり、周辺領域１０ｂ内の最小ピッチはＢである。ピッチは線幅と線間隔の合計として定義され、好ましくは、図１Ｂに示すように、メモリアレイ領域内の線幅と間隔は両方ともＡ／２である。
【００１１】
図１Ｃを参照すると、フォトレジストパターン１８の各側壁に重合体スペーサ２０が形成される。この重合体２０は、フォトレジストパターン１８の側壁だけに付着される。重合体２０がフォトレジストパターン１８の上面にも付着した場合は、上部を除去するためにエッチバックがさらに行われる。メモリアレイ領域１０ａ内の重合体スペーサ２０の間隔Ｃは、Ａ／４であることが好ましい。同時に、周辺領域１０ｂ内の間隔は、Ｄになる。ポリシリコン１４とＡＲＣ１６をエッチングするマスクとして、フォトレジストパターン１８と重合体スペーサ２０を使って、メモリアレイ領域１０ａに幅Ｃを有するトレンチ２２が形成される。前述のように、Ｃ＝Ａ／４であり、図１Ｄに示すように、周辺領域１０ｂに形成されるトレンチ２４は、幅Ｄを有する。次に、図１Ｅに示すように、トレンチ２２およびトレンチ２４に非感光性重合体２６が充填され、エッチバックされる。別のフォトレジスト２８が、被覆される。メモリアレイ領域１０ａに露光と現像を行い、図１Ｆに示すように、周辺領域１０ｂのフォトレジスト２８だけが残る。
【００１２】
例えば、化学蒸着法（ＣＶＤ）を使用して、周辺領域１０ｂとメモリアレイ領域１０ａにそれぞれ重合体マスク３０および重合体マスク３２を形成する。メモリアレイ領域１０ａの重合体マスク３２は、図１Ｇに示すように、間隔Ｅを有し、Ｅ＝Ｃ＝Ａ／４であることが好ましい。メモリアレイ領域１０ａのＡＲＣ１６とポリシリコン１４は、図１Ｈに示すように、重合体マスク３２によって幅Ｅを有するトレンチ３４を形成するようにエッチングされる。図１Ｉを参照すると、重合体マスク３０、重合体マスク３２、フォトレジスト２８、フォトレジスト１８、重合体スペーサ２０および非感光性重合体２６が、除去される。メモリアレイ領域１０ａにおいて、間隔３４と間隔３６とは、それぞれＥとＣであり、Ａ／４と等しく、最終的なピッチＦはＡ／２と等しい。換言すると、最終ピッチＦは、図１Ｂに示したフォトレジストパターン１８の初期ピッチＡの半分になる。周辺領域１０ｂにおいて、最終ピッチＧは、図１Ｂに示したフォトレジストパターン１８の初期ピッチＢと同じである。
【００１３】
（第２実施例）
図２Ａ〜図２Ｉは、本発明による他の実施例を示す。メモリアレイ領域５０ａと周辺領域５０ｂを画定する基板５０上に酸化物５２とポリシリコン５４が付着され、メモリアレイ領域５０ａのポリシリコン５４は、フォトリソグラフィ解像力を超えるピッチを有するターゲット層である。図２Ｂを参照すると、さらに、バッファ層５６、例えば、ポリシリコン５４に対するエッチング選択性が十分に高い酸化物または窒化シリコンが付着される。その上に、ＡＲＣ５８とフォトレジスト６０が塗布され、フォトレジストパターン６０が、露光および現像工程によって画定される。メモリアレイ領域５０ａ内の最小ピッチはＡと呼ばれ、周辺領域５０ｂ内の最小ピッチはＢと呼ばれる。ピッチＡの線幅と線間隔は、両方ともＡ／２である。
【００１４】
図２Ｃを参照すると、フォトレジストパターン６０の側壁に重合体スペーサ６２が形成される。メモリアレイ領域５０ａの重合体スペーサ６２間の各間隔ＣがＡ／４になるように、重合体スペーサ６２の幅はＡ／８であることが好ましい。一方、周辺領域１０ｂ内の各間隔は、Ｄである。ＡＲＣ５８、バッファ層５６およびポリシリコン５４が、エッチマスクとしてフォトレジストパターン６０と重合体スペーサ６２によってエッチングされ、図２Ｄに示すように、メモリアレイ領域５０ａにそれぞれ幅Ｃを有するトレンチ６４が形成され、周辺領域１０ｂに幅Ｄを有するトレンチ６６が形成される。
【００１５】
重合体スペーサ６２は、必要に応じて除去することができる。非感光性重合体６８が、トレンチ６４とトレンチ６６を埋める。次に、図２Ｅを参照すると、バッファ層５６で止まるようにエッチバックされ、このエッチバックプロセスで、バッファ層５６に対するオーバーエッチングが許容される。次に、バッファ層５６を除去し、フォトレジスト７０を被覆する。メモリアレイ領域５０ａに露光と現像を行い、図２Ｆに示すように、周辺領域５０ｂのフォトレジスト７０だけが残る。
【００１６】
例えば、ＣＶＤを使用して、メモリアレイ領域５０ａと周辺領域５０ｂにそれぞれ重合体マスク７２と重合体マスク７４が付着される。図２Ｇに示すように、メモリアレイ領域５０ａの重合体マスク７４は、間隔Ｅを有し、好ましくは、Ｅ＝Ｃ＝Ａ／４である。重合体マスク７４によってメモリアレイ領域５０ａのポリシリコン５４がエッチングされて、トレンチ７６が形成され、それぞれのトレンチは、図２Ｈに示すように、幅Ｅを有する。図２Ｉを参照すると、重合体マスク７２、重合体マスク７４、フォトレジスト７０および非感光性重合体６８がすべて除去される。メモリアレイ領域５０ａにおいて、間隔７６および間隔７８は、Ｅ＝Ｃ＝Ａ／４であり、最終ピッチＦ＝Ａ／２である。すなわち、最終ピッチＦは、図２Ｂに示したフォトレジストパターン６０の初期ピッチＡの半分になる。一方、周辺領域５０ｂにおいて、最終ピッチＧは、図２Ｂに示したフォトレジストパターン６０の初期ピッチＢと同じである。
【００１７】
ＡＲＣ層１６およびＡＲＣ層５８は、フォトレジストを被覆する前または後、有機物でよい。有機ＡＲＣ材料は、フォトレジストを被覆する前にスピンオンされる場合、フォトレジストによって同時に除去されるという利点を有する。さらに、重合体スペーサ２０および重合体スペーサ６２の目的は、フォトレジストパターン１８およびフォトレジストパターン６０の間隔Ｃを縮小するために使用される。
【００１８】
本実施例は、メモリアレイ領域内のポリシリコンの最終ピッチＦを、フォトレジストパターンの初期ピッチＡの半分にする。２つの実施形態において、初期ピッチＡがフォトリソグラフィ解像力の２倍よりも小さい場合、最終ピッチＦは、Ａ／２に等しく、フォトリソグラフィ解像力よりも小さくなる。さらに、本実施例のメモリアレイ領域内の初期ポリシリコンピッチは、従来の手法のほとんど２倍である。その結果、メモリアレイ領域と周辺領域のポリシリコンピッチの差が最小になる。したがって、本発明は、従来の手法で生じていたメモリアレイ領域と周辺領域のポリシリコンピッチの大きな差の問題を克服する方法を提供する。
【００１９】
本発明を、その好ましい実施例と関連して説明したが、多くの代替、修正および変形が当業者にとって明白であることは明らかである。したがって、添付した特許請求の範囲に示したような本発明の趣旨および意図の範囲内にあるそのようなすべての代替、修正および変形を採用するように意図されている。
【図面の簡単な説明】
【００２０】
【図１Ａ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｂ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｃ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｄ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｅ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｆ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｇ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｈ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図１Ｉ】本発明の第１実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ａ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｂ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｃ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｄ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｅ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｆ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｇ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｈ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【図２Ｉ】本発明の第２実施例による集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法を示す概略図である。
【符号の説明】
【００２１】
１０  基板、１０ａ  メモリアレイ領域、１０ｂ  周辺領域、１２  酸化物、１４  ポリシリコン、１６  ＡＲＣ層、１８  フォトレジスト、２０  重合体スペーサ、２２  トレンチ、２４  トレンチ、２６  非感光性重合体、２８  フォトレジスト、３０  重合体マスク、３２  重合体マスク、３４  トレンチ、５０ａ  メモリアレイ領域、５０ｂ  周辺領域、５２  酸化物、５４  ポリシリコン、５６  バッファ層、５８  ＡＲＣ層、６０  フォトレジスト、６２  重合体スペーサ、６４  トレンチ、６６  トレンチ、７０  フォトレジスト、７２  重合体マスク、７４  重合体マスク
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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