(57)【要約】【課題】  ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減とを両立できるようにした半導体装置及びその製造方法を提供する。【解決手段】  ＭＯＳトランジスタ１００を微細化しても寄生抵抗増大の副作用を伴わせないようにするために、ＬＤＤ構造のソース６０及びドレイン７０を非対称構造にする。つまり、Ｎ−−層７３の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、Ｎ−層６３の不純物濃度は、寄生抵抗低減を目的にＮ−−層７３よりも高くする。さらに、シリコン基板１のソース６０側だけにポケットインプラを行って、Ｐ−層８０を形成する。これにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５［μｍ］ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。【選択図】  図１
2006019576.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース及びドレインと、
前記ソース及びドレインに挟まれた反対導電型のチャネル領域のうち、前記ソースに隣接し且つ前記ドレインに隣接しない特定部位に設けられた反対導電型のポケットインプラ層と、からなるＭＩＳ構造のトランジスタを備え、
前記ソースは、前記一導電型の不純物を高濃度に含む高濃度ソース層と、前記一導電型の不純物を低濃度に含み、前記高濃度ソース層の下部から当該高濃度ソース層の前記チャネル領域側の側部にかけて設けられた低濃度ソース層とを有し、
前記ドレインは、前記一導電型の不純物を高濃度に含む高濃度ドレイン層と、前記一導電型の不純物を低濃度に含み、前記高濃度ドレイン層の下部から当該高濃度ドレイン層の前記チャネル領域側の側部にかけて設けられた低濃度ドレイン層とを有し、
前記低濃度ソース層は前記低濃度ドレイン層よりも前記一導電型の不純物を高濃度に含むことを特徴とする半導体装置。
【請求項２】
前記ポケットインプラ層は、前記低濃度ソース層に隣接した状態で、当該低濃度ソース層下部の前記半導体基板から前記特定部位にかけて設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン側の前記半導体基板上方から当該半導体基板の前記ドレインの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
前記ゲート絶縁膜上に前記ゲート電極部を形成する工程と、
前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成する工程と、
前記ソース側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成する工程と、
前記ドレイン側の前記半導体基板上方から当該半導体基板の前記ドレインの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳアナログ回路に適用して好適な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、映像や音声信号等のアナログ信号を処理する回路として、ＣＭＯＳアナログ回路が用いられている。半導体装置は年々微細化、高集積化されつつあるが、このようなＣＭＯＳアナログ回路（例えば高精度アンプなどのアナログ回路）で使用されるアナログＣＭＯＳトランジスタは、いぜんゲート長が１［μｍ］以上のものがほとんどである。
その理由は、アナログＣＭＯＳトランジスタの微細化と、相互コンダクタンスＧｍ、出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）、１／ｆノイズ、閾値Ｖｔｈマッチング等とがトレードオフの関係にあるからである。とは言え、低電圧、低消費電力の観点から言えば、アナログＣＭＯＳトランジスタについても微細化は正しい方向であり、短ゲート長のアナログＣＭＯＳの開発が必要となってきている。
【０００３】
ＣＭＯＳアナログ回路では、一般に、ｐＭＯＳトランジスタや、ｎＭＯＳトランジスタがその飽和領域でアナログ素子として動作、使用される。図４（Ａ）〜（Ｃ）は、一般的なＭＯＳトランジスタの構成例と、そのＶｄ−Ｉｄ特性を示す概念図である。
図４（Ａ）に示すようなＭＯＳトランジスタでは、図４（Ｃ）に示すように、当該ＭＯＳトランジスタをアナログ素子として、その飽和領域動作で使用すると、図４（Ｂ）に示すように、反転したチャネル層のピンチオフ点がどうしても高濃度のドレイン端近傍に形成されてしまう。
【０００４】
この状態で、ドレインにアナログ信号を印加すると、ドレイン電圧（Ｖｄｓ）の変動により直近のピンチオフ点が電位変動を引き起し、ピンチオフ点が変動する。ここで、ＭＯＳトランジスタの実効チャネル長はソースとピンチオフ点との距離で現されるので、ピンチオフ点の変動はチャネル長変調効果（ＣＬＭ：Ｃｈａｎｎｅｌ  Ｌｅｎｇｔｈ  Ｍｏｄｕｌａｔｉｏｎ）を招く。
【０００５】
つまり、ドレイン電圧が高くなると実効チャネル長が短くなり、ドレイン電流（Ｉｄｓ）が流れやすくなるため、図４（Ｃ）に示すように、Ｖｄ−Ｉｄ特性に傾斜が発生する。即ち、出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）の値が低くなってしまう。このような傾斜は、ドレイン電圧がドレイン電流となってソースに抜ける事を意味する。ドレイン電圧がドレイン電流となってソースに抜けるとは、言い換えれば、ドレイン出力アナログ信号の一部がソースに抜けて（リークして）しまうことであり、出力電圧の減少を招いてしまう。この出力電圧の減少は、アナログ信号増幅回路等の設計において、問題となる現象である。
【０００６】
このような出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）の劣化（低下）は、特に、プロセスを微細化することによってより顕著となるが、その原因は２つある。第１の原因は、トランジスタのソース側でドレイン電圧誘起による閾値Ｖｔｈの低下現象（ＤＩＢＬ）が増大することである。また、第２の理由は、ピンチオフ点でチャネル長変調効果（ＣＬＭ）が増大することである。
【０００７】
アナログＣＭＯＳトランジスタの微細化（短ゲート長化）を実現するためには、このようなＤＩＢＬとＣＬＭの増大を抑え、出力抵抗Ｒｏｕｔの劣化を防止する必要がある。
出力抵抗Ｒｏｕｔの劣化を防止する方法としては、従来から、基板と同じ導電型の不純物をソース側だけにイオン注入する、所謂、ソース側のみの非対称ポケットインプラが知られている（例えば、特許文献１、非特許文献１〜４参照。）。
【０００８】
このような非対称ポケットインプラによれば、ソース側の閾値Ｖｔｈを高めに調整することができるので、ＤＩＢＬの増大を抑えることが可能である。また、ドレイン側にポケットインプラしないのは、ドレインとチャネル間の空乏層を大きく保つことで、ピンチオフ点でのドレイン方向電界を緩和し、ＣＬＭの増大を抑える（即ち、ＣＬＭを改善する）ためである。
【０００９】
また、別のＣＬＭの改善例として高耐圧に適した大きなドレイン構造での報告事例がある（例えば、非特許文献５参照。）。さらに、ソース領域のチャネルに隣接する領域だけにメタルシリサイドを有する非対称ＬＤＤ構造が知られている。（例えば、特許文献２参照。）。
【特許文献１】特開昭５９−６１１８５号公報
【特許文献２】特開平４−２４５６４２号公報
【非特許文献１】Ｈｅｍａｎｔ  Ｖ．  Ｄｅｓｈｐａｎｄｅ  ｅｔ  ａｌ．，    ＶＬＳＩ  Ｓｙｍｐ．  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ８７−８８  ，２００１
【非特許文献２】Ｈｅｍａｎｔ  Ｖ．  Ｄｅｓｈｐａｎｄｅ  ｅｔ  ａｌ．，Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ  ４９  Ｎｏ９  ｐ１５５８  （２００２）
【非特許文献３】Ｂａｏｈｏｎｇ  Ｃｈｅｎｇ  ｅｔ  ａｌ．，  ＶＬＳＩ  Ｓｙｍｐ．  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ６９−７０  ，１９９９
【非特許文献４】Ｍ  ．  Ｍｉｙａｍｏｔｏ  ｅｔ  ａｌ．，  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ  ４６  Ｎｏ８  ｐ１６９９  （１９９９  ）
【非特許文献５】Ｊ．Ｍｉｔｒｏｓ  ｅｔ  ａｌ．，  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ  ４８    ｐ１７５１  （２００１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、ソース側だけにポケットインプラ層を備えた従来例に係るＭＯＳトランジスタによれば、通常のアナログＣＭＯＳトランジスタと比べて、出力抵抗Ｒｏｕｔの値を改善することは可能である。しかしながら、上記の従来例に係るＭＯＳトランジスタをそのゲート長が０．３５［μｍ］近傍となるまで微細化した場合には、通常のアナログＣＭＯＳトランジスタと比べて、その出力抵抗Ｒｏｕｔの値は、せいぜい３〜５倍程度増えるだけであり、その改善度合いは十分とは言い難いという問題があった。
【００１１】
また、高耐圧に適した大きなドレイン構造の従来例によれば、通常のアナログＣＭＯＳトランジスタと比べて、ＣＬＭは改善できるものの、ドレインの接合深さＸｊを大きくせざるを得ないので、その微細化は難しいという問題があった。
本発明は、上記課題を解決するためになされたものであり、ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、発明１の半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極部と、前記ゲート電極部下から露出した半導体基板に設けられた一導電型のソース及びドレインと、前記ソース及びドレインに挟まれた反対導電型のチャネル領域のうち、前記ソースに隣接し且つ前記ドレインに隣接しない特定部位に設けられた反対導電型のポケットインプラ層と、からなるＭＩＳ構造のトランジスタを備え、前記ソースは、前記一導電型の不純物を高濃度に含む高濃度ソース層と、前記一導電型の不純物を低濃度に含み、前記高濃度ソース層の下部から当該高濃度ソース層の前記チャネル領域側の側部にかけて設けられた低濃度ソース層とを有し、前記ドレインは、前記一導電型の不純物を高濃度に含む高濃度ドレイン層と、前記一導電型の不純物を低濃度に含み、前記高濃度ドレイン層の下部から当該高濃度ドレイン層の前記チャネル領域側の側部にかけて設けられた低濃度ドレイン層とを有し、前記低濃度ソース層は前記低濃度ドレイン層よりも前記一導電型の不純物を高濃度に含むことを特徴とするものである。
【００１３】
また、発明２の半導体装置は、発明１の半導体装置において、前記ポケットインプラ層は、前記低濃度ソース層に隣接した状態で、当該低濃度ソース層下部の前記半導体基板から前記特定部位にかけて設けられていることを特徴とするものである。
ここで、高濃度ソース層と低濃度ソース層とを有するソース及び、高濃度ドレイン層と低濃度ドレイン層とを有するドレインとは、例えばＬＤＤ構造のソース及びドレインのことである。また、ドレイン電圧によるチャネル長変調効果ＣＬＭは（１）式で表される。
ｄΔＬ／ｄＶｄｓ＝｛Ｅｓａｔ×ｃｏｓｈ（ΔＬ／ξ）｝−１…（１）
ξ＝（３ｔｏｘ×Ｘｊ）１／２：チャネル微細化パラメータ
Ｅｓａｔ：ピンチオフ点でのドレイン方向電界
ΔＬ：ドレイン端からピンチオフ点までの距離
Ｖｄｓ：ドレイン電圧
【００１４】
チャネル長変調効果（ＣＬＭ）低減にはゲート酸化膜ｔｏｘを薄膜化する以外に、ΔＬの増大が有効である事が分かる。本発明ではεΔＬの増大に着目した。ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）を低濃度化すれば空乏層が増大し、ΔＬが増大する。すなわち、ＬＤＤによる空乏層を含む実効ΔＬｅｆｆ＝ΔＬ＋Ｌｎを増大することが可能となる。ΔＬｅｆｆは実効的ドレイン空乏層幅であり、Ｌｎはドレイン低濃度ＬＤＤ中の空乏層幅である。
しかし、ＬＤＤを低濃度化するために、単純にＬＤＤインプラ量を低減すると、ソースとドレイン間の寄生抵抗も増大してしまうので、相互コンダクタンスＧｍと、ドレイン電流Ｉｄｓａｔとが低下してしまい、微細化の魅力を損ねてしまう。
【００１５】
発明１、２の半導体装置によれば、トランジスタを微細化しても寄生抵抗増大の副作用を伴わせないようにするために、ＬＤＤを非対称構造にする。つまり、低濃度ドレイン層の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、低濃度ソース層の不純物濃度は、寄生抵抗低減を目的に低濃度ドレイン層よりも高くする。さらに、このような「非対称構造のＬＤＤ」に、ソース側だけにポケットインプラ層を形成する「非対称構造のポケットインプラ層」を組み合わせる。
【００１６】
これにより、例えば、アナログＣＭＯＳとしては短チャネルに部類される０．３５［μｍ］ゲート長のトランジスタにおいて、その寄生抵抗をほとんど増大させることなく、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に抑制することができる。それゆえ、従来技術と比べて、相互コンダクタンスＧｍや、飽和ドレイン電流Ｉｄｓａｔをあまり低下させることなく、出力抵抗Ｒｏｕｔの値を２桁以上増やすことができ、ドレイン出力アナログ信号のソースへのリークを小さくすることができる。
【００１７】
発明１、２の半導体装置では、「非対称構造のＬＤＤ」を不純物拡散層だけで構成しているので、特許文献２に記載された「メタルシリサイドを有する非対称ＬＤＤ構造」と比べて、ＬＤＤの製造工程数が少なくて済む。
発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成することを特徴とするものである。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば２５［°］から３５［°］の範囲の傾斜のことである。
【００１８】
発明３の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板のソースの領域となる部位に一導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のドレインの領域となる部位に一導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のＬＤＤ」を再現性良く形成することができる。
【００１９】
発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ソース側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成することを特徴とする半導体装置の製造方法。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば２５［°］から３５［°］の範囲の傾斜のことである。
【００２０】
発明４の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板の特定部位に反対導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のドレインの領域となる部位に反対導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のポケットインプラ層」を再現性良く形成することができる。
【００２１】
発明５の半導体装置の製造方法は、発明１又は発明２の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成した後で、前記ドレイン側の前記半導体基板上方から当該半導体基板の前記ドレインの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成することを特徴とするものである。ここで、斜めとは、半導体基板表面の鉛直線方向に対して例えば２５［°］から３５［°］の範囲の傾斜のことである。
【００２２】
発明５の半導体装置の製造方法によれば、ゲート電極部下にある半導体基板のドレインの領域となる部位に一導電型の不純物をイオン注入する際に、当該ゲート電極部下にある半導体基板のソースの領域となる部位に一導電型の不純物が入らないようにすることができる。これにより、例えば、上述した「非対称構造のＬＤＤ」を再現性良く形成することができる。
【００２３】
発明６の半導体装置の製造方法は、発明１又は発明２の半導体装置を製造する方法であって、前記ゲート絶縁膜上に前記ゲート電極部を形成する工程と、前記ソース側の前記半導体基板上方から当該半導体基板の前記ソースの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ソース層を形成する工程と、前記ソース側の前記半導体基板上方から当該半導体基板の前記特定部位に向けて反対導電型の不純物を斜めにイオン注入することにより、前記ポケットインプラ層を形成する工程と、前記ドレイン側の前記半導体基板上方から当該半導体基板の前記ドレインの領域となる部位に向けて一導電型の不純物を斜めにイオン注入することにより、前記低濃度ドレイン層を形成する工程と、を備えたことを特徴とするものである。
発明６の半導体装置の製造方法によれば、例えば、上述した「非対称構造のＬＤＤ」と、「非対称構造のポケットインプラ層」とを再現性良く形成することができる。
【発明の効果】
【００２４】
本発明によれば、低濃度ソース層の方が低濃度ドレイン層よりも不純物濃度が高い非対称構造のＬＤＤと、半導体基板と同じ導電型の不純物がソース側のチャネル領域だけに導入された非対称構造のポケットインプラ層との両方を備える。このような構成によって、相互コンダクタンスＧｍをあまり低下させずに、出力抵抗Ｒｏｕｔ（＝ｄＶｄ／ｄＩｄ）を十分大きくすることが可能である。従って、例えば、アナログＣＭＯＳトランジスタを０．３５［μｍ］以下まで微細化することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は本発明の実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図である。このＭＯＳトランジスタ１００は、例えばＣＭＯＳアナログ回路を構成する一素子である。
図１に示すように、このＮ型のＭＯＳトランジスタ１００は、シリコン基板１と、このシリコン基板１に設けられた素子分離層４３と、この素子分離層４３によって素子分離された領域のシリコン基板１に設けられたＰ型のウェル拡散層（Ｐ−ｗｅｌｌ）５と、ウェル拡散層５上に設けられたゲート酸化膜１５と、このゲート酸化膜１５上に設けられたゲート電極１３と、このゲート電極１３下から露出したシリコン基板１に設けられたＮ型のソース６０及びドレイン７０と、サイドウォールスペーサ３３とから構成されている。
【００２６】
図１において、素子分離層４３は例えばシリコン酸化膜からなるものであり、例えばＬＯＣＯＳ法によって形成されたものである。また、ウェル拡散層５は、例えばボロンがイオン注入され、熱拡散されて形成されたものである。さらに、ゲート酸化膜１５は、例えば熱酸化により形成されるシリコン酸化膜である。また、ゲート電極１３は、例えばリン等の導電型不純物がドープされたポリシリコンからなるものである。このゲート電極１３のゲート長は、例えば０．３５［μｍ］である。
【００２７】
図１に示すように、ソース６０及びドレイン７０は、いわゆるＬＤＤ構造を成している。ソース６０は、Ｎ型の高濃度層（Ｎ＋層）６１と、Ｎ型の低濃度層（Ｎ−層）６３とから構成されており、Ｎ−層６３はＮ＋層６１とウェル拡散層５との間に設けられている。ドレイン７０は、Ｎ型の高濃度層（Ｎ＋層）７１と、このＮ＋層７１よりもＮ型不純物の濃度が低く、かつソース側のＮ−層６３よりもさらにＮ型不純物の濃度が低い低濃度層（Ｎ−−層）７３とから構成されている。Ｎ−−層７３は、Ｎ＋層７１とウェル拡散層５との間に設けられている。Ｎ＋層６１，７１は、例えばヒ素等のＮ型不純物で構成されている。また、Ｎ−層６３と、Ｎ−−層７３は、例えばリン等のＮ型不純物で構成されている。
さらに、このソース６０及びドレイン７０に挟まれたＰ型のチャネル領域のうち、Ｎ−層６３に隣接し、かつＮ−−層７３に隣接しない特定部位に、Ｐ型のポケットインプラ層（Ｐ−層）８０が設けられている。このＰ−層８０は、例えばボロン等のＰ型不純物で構成されている。
【００２８】
図２は、Ｐ−層８０、Ｎ−層６３及びＮ−−層７３のチャネル方向への張り出し長さを示す断面図である。図２に示すように、Ｎ−層６３のゲート電極１３下まで張り出した部分の長さをＬ１としたとき、Ｌ１は例えば２５０［Å］程度である。また、Ｐ−層８０の、Ｎ−層６３のチャネル側端部からゲート電極１３下まで張り出した部分の長さをＬ２としたとき、Ｌ２は例えば１０００［Å］程度である。さらに、Ｎ−−層７３のゲート電極１３下まで張り出した部分の長さをＬ３としたとき、Ｌ３は例えば２５０［Å］程度である。
【００２９】
図２に示すように、このＭＯＳトランジスタ１００ではＰ−層８０がＮ−層６３のチャネル側端部からゲート電極１３下まで張り出しているので、ＭＯＳトランジスタ１００の閾値Ｖｔｈは同じチャネル領域でもソース側とドレイン領域とでは異なり、ソース側のチャネル領域（即ち、Ｐ−層８０）の方がドレイン側のチャネル領域（即ち、Ｐ−ｗｅｌｌ５）よりも閾値Ｖｔｈが高くなっている。
図１に戻って、サイドウォールスペーサ３３は、例えばシリコン酸化膜からなるものである。図１に示すように、このサイドウォールスペーサ３３は、シリコン基板１に設けられたＮ−層６３上と、Ｎ−−層７３上とに設けられている。
【００３０】
次に、このＭＯＳトランジスタ１００の製造方法について説明する。
図３（Ａ）〜（Ｄ）は、ＭＯＳトランジスタ１００の製造方法を示す工程図である。ここでは、最短ゲート長が０．３５［μｍ］のＣＭＯＳプロセスを用いて、ＮＭＯＳトランジスタ１００を製造する場合について説明する。
【００３１】
図３（Ａ）において、ゲート酸化膜１５を例えば６５［ｎｍ］程度の厚さに形成し、続いて、このゲート酸化膜１５上にゲート電極１３を形成する。このゲート電極１３の長さ（即ち、ゲート長）は、例えば０．３５［μｍ］程度である。次に、素子分離領域を覆い、かつ素子領域を露出させるレジストパターン４５と、ゲート電極１３とをマスクにシリコン基板１にリン等をイオン注入して、ソースとなる領域のシリコン基板１にＮ−層６３を形成する。このイオン注入工程では、シリコン基板１のソース側上方から傾斜を付けてリンをイオン注入して、ゲート電極１３のソース側端部からドレイン方向へ斜めに入った位置までＮ−層６３を形成する。
【００３２】
Ｎ−層６３を形成するためのイオン注入条件は、例えば、イオン種：リン（Ｐ）、ドーズ量：２Ｅ＋１３［／ｃｍ２］、注入エネルギ：３０［ｋｅｖ］、注入角度（Ｔｉｌｔ）：３０°である。このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ１、ゲート電極１３下への張り出した部分の長さがＬ１となるように、Ｎ−層６３を形成する。ｄ１は例えば５００［Å］である。また、このイオン注入によって、図３（Ａ）に示すように、シリコン基板１のドレインとなる領域であって、ゲート電極１３下から離隔した部分にも、Ｎ−層６３が形成される。
【００３３】
次に、図３（Ｂ）に示すように、ゲート電極１３をマスクにシリコン基板１にボロン等をイオン注入して、Ｐ−層８０を形成する。このイオン注入工程では、シリコン基板１のソース側上方から傾斜を付けてボロンをイオン注入し、ゲート電極１３のソース側端部からドレイン方向へ斜めに深く入った位置までＰ−層８０を形成する。Ｐ−層８０を形成するためのイオン注入条件は、例えば、イオン種：ボロン（Ｂ）、ドーズ量：１Ｅ＋１３［／ｃｍ２］、注入エネルギ：５０［ｋｅｖ］、注入角度（Ｔｉｌｔ）：３０°である。
【００３４】
このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ２、Ｎ−層６３のドレイン側端部からゲート電極１３下への張り出した部分の長さがＬ２となるように、Ｐ−層８０を形成する。ｄ２は例えば２５００［Å］である。また、このイオン注入によって、図３（Ｂ）に示すように、シリコン基板１のドレインとなる領域の下方であって、ゲート電極１３下から離隔した部分にも、Ｐ−層８０が形成される。
【００３５】
Ｎ−層６３、Ｐ−層８０を形成した後で、図３（Ｃ）に示すように、ゲート電極１３をマスクにシリコン基板１にリン等をイオン注入して、ドレインとなる領域のシリコン基板１にＮ−−層７３を形成する。このイオン注入工程では、シリコン基板１のドレイン側上方から傾斜を付けてリンをイオン注入して、ゲート電極１３のドレイン側端部からソース方向へ斜めに入った位置までＮ−−層７３を形成する。
【００３６】
Ｎ−−層７３を形成するためのイオン注入条件は、例えば、イオン種：リン（Ｐ）、ドーズ量：５Ｅ＋１２［／ｃｍ２］、注入エネルギ：３０［ｋｅｖ］、注入角度（Ｔｉｌｔ）：３０°である。このようなイオン注入条件によって、シリコン基板１の表面からの深さがｄ３、ゲート電極１３下への張り出した部分の長さがＬ３となるように、Ｎ−−層７３を形成する。ｄ３は例えば５００［Å］である。また、このイオン注入によって、図３（Ｃ）に示すように、シリコン基板１のソースとなる領域であって、ゲート電極１３下から離隔した部分にも、Ｎ−−層７３が形成される。
【００３７】
図３（Ｃ）において、Ｎ−−層７３を形成した後は、通常のＣＭＯＳ形成プロセスと同じである。即ち、ゲート電極１３の側壁にサイドウォールスペーサ３３（図１参照。）をＳｉＮで形成する。次に、素子分離領域を覆い、かつ素子領域を露出させるレジストパターン４７と、サイドウォールスペーサ３３と、ゲート電極１３とをマスクにして、シリコン基板１にヒ素等のＮ型不純物をイオン注入する。
そして、このヒ素等のＮ型不純物がイオン注入されたシリコン基板１をＮ２雰囲気下で９５０［℃］、２分間アニールしてＮ＋層６１及び７１（図１参照。）を形成する。その後、図示しない層間絶縁膜と、メタル配線とを形成して、図１に示したＭＯＳトランジスタ１００を完成させる。
【００３８】
このように、本発明の実施形態に係るＭＯＳトランジスタ１００によれば、ＭＯＳトランジスタ１００を微細化してもソース６０及びドレイン７０間の寄生抵抗を増大させないようにするために、ソース６０及びドレイン７０を非対称構造のＬＤＤにする。つまり、図１に示したように、Ｎ−−層７３の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、Ｎ−層６３の不純物濃度は、寄生抵抗低減を目的にＮ−−層７３よりも高くする。さらに、この非対称構造のＬＤＤに、ソース側だけにＰ−層８０を形成する「非対称構造のポケットインプラ層」を組み合わせる。
【００３９】
これにより、アナログＣＭＯＳトランジスタとしては短チャネルに部類される０．３５［μｍ］ゲート長のトランジスタにおいて、その寄生抵抗をほとんど増大させることなく、ドレイン電圧によって誘起される閾値Ｖｔｈの低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に抑制することができる。それゆえ、従来技術と比べて、相互コンダクタンスＧｍや、飽和ドレイン電流Ｉｄｓａｔをあまり低下させることなく、出力抵抗Ｒｏｕｔの値を２桁以上増やすことができ、ドレイン出力アナログ信号のソースへのリークを小さくすることができる。
【００４０】
表１に本発明と従来技術との性能比較例を示す。
表１に示すように、従来とほぼ同じ閾値Ｖｔｈと相互コンダクタンスＧｍで、出力抵抗Ｒｏｕｔを２桁以上向上した。表１において、Ｖｔｈはドレイン電圧０．１［Ｖ］のリニア領域でＧｍが最大であるときの測定値である。また、Ｇｍｍａｘはドレイン電圧Ｖｄが０．１［Ｖ］のときの最大値（チャネル幅は１［μｍ］で規格化した）である。さらにＲｏｕｔは、Ｖｇ＝Ｖｔｈ＋０．１［Ｖ］、Ｖｄ＝１．５［Ｖ］でのｄＶｄ／ｄＩｄ微分値である。
【００４１】
【数１】
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【００４２】
この実施形態では、Ｎ型が本発明の一導電型に対応し、Ｐ型が本発明の反対導電型に対応している。また、シリコン基板１が本発明の半導体基板に対応し、ゲート酸化膜１５が本発明のゲート絶縁膜に対応している。さらに、ゲート電極１３が本発明のゲート電極部に対応し、ＭＯＳトランジスタ１００が本発明のＭＩＳ構造のトランジスタに対応している。また、Ｐ−層８０が本発明のポケットインプラ層に対応し、Ｎ−層６３が本発明の低濃度ソース層に対応している。そして、Ｎ−−層７３が本発明の低濃度ドレイン層に対応している。
【００４３】
なお、この実施形態では、ＭＯＳトランジスタ１００がＮＭＯＳの場合について説明したが、本発明はＮＭＯＳに限られることはなく、例えばＰＭＯＳでも良い。
また、本発明は最短ゲート長が０．３５［μｍ］以外のＣＭＯＳプロセスにも適用でき、０．３５［μｍ］のＣＭＯＳプロセスの場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】実施形態に係るＭＯＳトランジスタ１００の構成例を示す断面図である。
【図２】Ｐ−層８０、Ｎ−層６３及びＮ−−層７３のチャネル方向への張り出し長さを示す断面図である。
【図３】ＭＯＳトランジスタ１００の製造方法を示す工程図である。
【図４】一般的なＭＯＳトランジスタの構成例と、そのＶｄ−Ｉｄ特性を示す概念図である。
【符号の説明】
【００４５】
１  シリコン基板
５  ウェル拡散層
１３  ゲート電極
１５  ゲート酸化膜
３３  サイドウォールスペーサ
４５，４７  レジストパターン
６０  ソース
６１  Ｎ＋層（高濃度ソース層）
６３  Ｎ−層（低濃度ソース層）
７０  ドレイン
７１  Ｎ＋層（高濃度ドレイン層）
７３  Ｎ−−層（低濃度ソース層）
８０  Ｐ−層（ポケットインプラ層）
１００  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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