(57)【要約】【課題】  出力バッファの出力信号におけるリンギングの有無に応じて駆動能力を自働的に調整することにより、自律的にリンギングを抑えて誤動作を防ぐことができるスルーレート制御装置を提供する。【解決手段】  段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、オーバーシュートを検出する第１検出手段と、出力信号が高電圧レベルの期間にオーバーシュートを検出した場合に、駆動能力を下げる方向に設定し、オーバーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する第１出力駆動能力制御手段と、アンダーシュートを検出する第２検出手段と、出力信号が低電圧レベルの期間にアンダーシュートを検出した場合に、駆動能力を下げる方向に設定し、アンダーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する第２出力駆動能力制御手段とを備える。【選択図】  図２
2006203568.tif 000002
【特許請求の範囲】
【請求項１】
段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、
前記出力信号が低電圧レベルから高電圧レベルへ遷移する際におけるオーバーシュートを検出し、検出信号を出力する検出手段と、
前記出力信号が高電圧レベルの期間に前記検出手段がオーバーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が高電圧レベルの期間に前記検出手段によってオーバーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する出力駆動能力制御手段と、を備えることを特徴とするスルーレート制御装置。
【請求項２】
前記検出手段は、基準電圧を発生させる基準電圧発生手段と、前記基準電圧と前記出力信号の電圧とを比較する比較手段と、を備えることを特徴とする請求項１に記載のスルーレート制御装置。
【請求項３】
前記基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記基準電圧として発生させるように構成され、
前記比較手段は、正相入力端子に前記出力信号が入力され、逆相入力端子に前記基準電圧発生手段からの前記基準電圧が入力される差動増幅器を備え、前記出力信号の電圧が前記基準電圧を上回ったときに、前記検出信号を出力することを特徴とする請求項２に記載のスルーレート制御装置。
【請求項４】
段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、
前記出力信号が高電圧レベルから低電圧レベルへ遷移する際におけるアンダーシュートを検出し、検出信号を出力する検出手段と、
前記出力信号が低電圧レベルの期間に前記検出手段がアンダーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が低電圧レベルの期間に前記検出手段によってアンダーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する出力駆動能力制御手段と、を備えることを特徴とするスルーレート制御装置。
【請求項５】
前記検出手段は、基準電圧を発生させる基準電圧発生手段と、前記基準電圧と前記出力信号の電圧とを比較する比較手段と、を備えることを特徴とする請求項４に記載のスルーレート制御装置。
【請求項６】
前記基準電圧発生手段は、接地電圧よりも所定電圧だけ低い電圧を前記基準電圧として発生させるように構成され、
前記比較手段は、正相入力端子に前記基準電圧発生手段からの前記基準電圧が入力され、逆相入力端子に前記出力信号が入力される差動増幅器を備え、前記出力信号の電圧が前記基準電圧を下回ったときに、前記検出信号を出力することを特徴とする請求項５に記載のスルーレート制御装置。
【請求項７】
段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、
前記出力信号が低電圧レベルから高電圧レベルへ遷移する際におけるオーバーシュートを検出し、検出信号を出力する第１検出手段と、
前記出力信号が高電圧レベルの期間に前記第１検出手段がオーバーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が高電圧レベルの期間に前記第１検出手段によってオーバーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する第１出力駆動能力制御手段と、
前記出力信号が高電圧レベルから低電圧レベルへ遷移する際におけるアンダーシュートを検出し、検出信号を出力する第２検出手段と、
前記出力信号が低電圧レベルの期間に前記第２検出手段がアンダーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が低電圧レベルの期間に前記第２検出手段によってアンダーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する第２出力駆動能力制御手段と、を備えることを特徴とするスルーレート制御装置。
【請求項８】
前記第１検出手段は、第１基準電圧を発生させる第１基準電圧発生手段と、前記第１基準電圧と前記出力信号の電圧とを比較する第１比較手段と、を備え、
前記第２検出手段は、第２基準電圧を発生させる第２基準電圧発生手段と、前記第２基準電圧と前記出力信号の電圧とを比較する第２比較手段と、を備えることを特徴とする請求項７に記載のスルーレート制御装置。
【請求項９】
前記第１基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記第１基準電圧として発生させるように構成され、
前記第１比較手段は、正相入力端子に前記出力信号が入力され、逆相入力端子に前記第１基準電圧発生手段からの前記第１基準電圧が入力される差動増幅器を備え、前記出力信号の電圧が前記第１基準電圧を上回ったときに、前記検出信号を出力するように構成され、
前記第２基準電圧発生手段は、接地電圧よりも所定電圧だけ低い電圧を前記第２基準電圧として発生させるように構成され、
前記第２比較手段は、正相入力端子に前記第２基準電圧発生手段からの前記第２基準電圧が入力され、逆相入力端子に前記出力信号が入力される差動増幅器を備え、前記出力信号の電圧が前記第２基準電圧を下回ったときに、前記検出信号を出力するように構成されていることを特徴とする請求項８に記載のスルーレート制御装置。
【請求項１０】
前記出力駆動能力制御手段は、
前記検出手段からの検出信号に基づいて、前記駆動能力を設定するための複数ビットからなる駆動能力設定情報を記憶可能に構成された記憶手段と、
前記記憶手段に記憶された前記駆動能力設定情報を、駆動制御信号として、各ビットに分割して夫々異なる出力部から同時に出力する分配手段と、を備えることを特徴とする請求項１乃至９の何れか１項に記載のスルーレート制御装置。
【請求項１１】
前記記憶手段は、前記駆動能力設定情報を記憶するシフトレジスタと、前記検出手段からの前記検出信号に基づいて前記シフトレジスタの動作モードを切替えるＤフリップフロップとを備え、
前記Ｄフリップフロップは、リセット入力端子に、前記出力信号と逆相の出力バッファ駆動信号が入力され、クロック入力端子に前記検出信号が入力され、データ入力端子に電源端子が接続されてなり、
前記シフトレジスタは、動作モード切替入力端子に前記Ｄフリップフロップのデータ出力端子が接続され、クロック入力端子に前記出力バッファ駆動信号が入力され、２つのデータ入力端子の一方に電源端子が、前記入力端子の他方に接地端子が接続されてなり、前記出力バッファ駆動信号が入力される度に、前記駆動能力設定情報を複数の出力部から各別に出力することを特徴とする請求項１０に記載のスルーレート制御装置。
【請求項１２】
前記シフトレジスタは、前記出力バッファ駆動信号がイネーブル状態で、前記駆動能力設定情報を前記分配手段に出力することを特徴とする請求項１１に記載のスルーレート制御装置。
【請求項１３】
前記分配手段は、デマルチプレクサで構成され、入力信号の電圧が所定レベルのときに、前記駆動能力設定情報を前記駆動制御信号として出力することを特徴とする請求項１０乃至１２の何れか１項に記載のスルーレート制御装置。
【請求項１４】
請求項１乃至１３の何れか１項に記載のスルーレート制御装置と、前記スルーレート制御装置から出力される前記駆動制御信号に基づいて前記駆動能力が段階的に変化する駆動手段と、を備えることを特徴とする出力バッファ。
【請求項１５】
前記駆動手段は、複数の駆動用トランジスタから構成されることを特徴とする請求項１４に記載の出力バッファ。
【請求項１６】
前記駆動手段は、前記出力信号を低電圧レベルから高電圧レベルに駆動する場合に、前記出力信号の高電圧レベル側の駆動に用いられる複数のＰＭＯＳトランジスタを備えることを特徴とする請求項１４または１５に記載の出力バッファ。
【請求項１７】
前記駆動手段は、前記出力信号を高電圧レベルから低電圧レベルに駆動する場合に、前記出力信号の低電圧レベル側の駆動に用いられる複数のＮＭＯＳトランジスタを備えることを特徴とする請求項１４乃至１６の何れか１項に記載の出力バッファ。
【請求項１８】
請求項１４乃至１７の何れか１項に記載の出力バッファを用いて情報処理を行う情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体集積回路等に適用可能なスルーレート制御装置、このスルーレート制御装置を用いた出力バッファ及びこの出力バッファを用いた情報処理装置に関する。
【背景技術】
【０００２】
近年、半導体装置の動作速度の高速化、半導体装置が搭載された機器の小型化等に伴って、プリント基板配線の狭小化が時代の趨勢となっている。これに伴って、メモリ及びロジック（論理回路）等を備えた情報処理装置において、チップ内部のデータを外部に出力する出力バッファについても、高速動作が求められている。
【０００３】
このような出力バッファに対する動作速度の高速化の要求に対応するために、一般的に、数百μｍオーダーサイズの大きなトランジスタを用いて出力段階の駆動能力を高めることによって、出力信号の立ち上がり時間及び立下がり時間を短くする手法が用いられている。
【０００４】
しかしながら、この手法では、大きなトランジスタを用いることによる駆動能力の増大、寄生インダクタンス成分の増加、及び、製造時に設定された負荷条件と実際の使用時の負荷条件との相違等によって、出力信号にリンギングが発生する可能性が高く、誤動作を引き起こす虞が大きい。
【０００５】
ここで、例えば、図１２に示すように、入力信号波形ａに対して、出力バッファの出力信号として２点鎖線で示すようなリンギングが重畳された出力信号波形ｂ（３）が出力された場合について考える。このような出力信号波形ｂ（３）をコンピュータのＣＰＵ（中央演算処理装置）で読み込む場合、時刻ｔ１では、出力信号波形ｂ（３）は、本来、Ｈレベル（高電圧レベル）であるが、リンギングにより出力信号の電圧レベルが低下しているために、出力信号波形ｂ（３）を読み込んだＣＰＵが出力信号をＬレベル（低電圧レベル）の信号であると誤認することとなる。また、時刻ｔ２では出力信号波形ｂ（３）は、本来、Ｌレベルであるが、リンギングにより出力信号の電圧レベルが高くなっているために、出力信号波形ｂ（３）を読み込んだＣＰＵが出力信号をＨレベルの信号であると誤認することとなる。この様な場合には、ＣＰＵが信号読み込みの失敗により暴走する虞がある。
【０００６】
また、このようなリンギングが重畳された出力信号波形ｂ（３）が他のロジック（論理回路）に入力されることにより、同様の理由から、ロジック出力にグリッチが発生する等、誤動作を引き起こす虞がある。
【０００７】
更に、このリンギングは高周波成分を多く含むため、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、不要輻射）の原因となり、周辺の他の回路のみならず、他の機器にまでも誤動作を引き起こす場合がある。
【０００８】
このようなリンギングの問題を解決するために、従来、信号伝送路（以下、単に伝送路と称す）に信号のリンギングを抑制するように設計されたダンピング抵抗を直列に挿入したり、逆バイアスのダイオード若しくは逆バイアスのダイオードと抵抗とを組み合わせて用いることによって伝送路を電源電位または接地電位にクランプしたり、更に、伝送路をフェライトビーズ内に通したりする等の各種手法が用いられている。
【０００９】
しかし、ダンピング抵抗、逆バイアス及びフェライトビーズ等を設ける場合には、製造コスト及び実装面積を増大させることになる。このため、特に小型の民生機器においては好ましくない。
【００１０】
これに対し、上述のリンギングの問題を解決するために、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、これらを予め外部設定したパルス幅及びディレイ値に基づいて個別に制御する出力バッファが開示されている（例えば、特許文献１参照）。
【００１１】
ここで、図１３は、この出力バッファ５０の構成を示している。図１３に示すように、従来の出力バッファ５０は、入力信号の立ち上がりに応じて複数のパルス信号を出力するイネーブル（Ｅｎａｂｌｅ）期間調整回路５１と、イネーブル期間調整回路５１から出力される駆動パルス信号に応じて駆動する複数のＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３と、入力信号の立ち下りに応じて複数のパルス信号を出力するイネーブル期間調整回路５２と、イネーブル期間調整回路５２から出力される駆動パルス信号に応じて駆動する複数のＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３と、イネーブル期間調整回路５１、５２の入力段に共通に設けられたインバータ５３と、出力信号ｂを出力する出力パッド５４とを備えている。更に、イネーブル期間調整回路５１、５２は夫々、各出力トランジスタへ出力される駆動パルスを選択する手段を備えている。
【００１２】
先ず、イネーブル期間調整回路５１について説明する。イネーブル期間調整回路５１は、ＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ１〜ＰＰＳ３及びパルスディレイ選択信号ＰＰＤ１〜ＰＰＤ３が入力され、各出力ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３に対して、選択されたパルス幅と所望のディレイ（Ｄｅｌａｙ）値（遅延値）とを有する駆動パルス信号Ｐ−ｏｕｔ１乃至Ｐ−ｏｕｔ３を出力するように構成されている。
【００１３】
図１４は、出力バッファ５０のＰＭＯＳトランジスタを駆動するイネーブル期間調整回路５１の回路構成例を示すブロック図である。図１４に示すように、イネーブル期間調整回路５１は、駆動パルス信号Ｐ−ｏｕｔ１〜Ｐ−ｏｕｔ３を出力するために、３系列のイネーブル期間調整回路５１１〜５１３を備えている。
【００１４】
イネーブル期間調整回路５１１は、入力信号Ｉｎのパルス幅を所定のパルス幅に変更する複数のパルス発生回路、セレクタ５１１ａ及びパルスディレイ調整回路５１１ｂが設けられている。セレクタ５１１ａは、インバータ５３から直接入力（入力信号スルー）される入力信号Ｉｎ（入力信号波形ａ１）、及び、各パルス発生回路から入力される各パルス信号Ｓ１〜ＰＰＳ１−１の何れかを、ＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ１に基づいて選択出力させる。ここで、パルス幅選択信号ＰＰＳ１は、出力バッファ５０の負荷条件の幅（変化幅）を考慮して、出力バッファ５０の出力信号の調整に必要なパルスを選択し、パルスディレイ調整回路５１１ｂは、セレクタ５１１ａにより選択出力された信号を、ＰＭＯＳトランジスタ用パルスディレイ選択信号ＰＰＤ１に基づいて遅延させ、このディレイ調整後（遅延時間調整後）のパルス信号を駆動パルス信号Ｐ−ｏｕｔ１として出力する。
【００１５】
イネーブル期間調整回路５１２、５１３の回路構成は、イネーブル期間調整回路５１１と同様の回路構成であり、イネーブル期間調整回路５１２には、入力信号Ｉｎのパルス幅を所定のパルス幅に変更する複数のパルス発生回路、入力された信号の何れかをパルス幅選択信号ＰＰＳ２に基づいて選択出力するセレクタ５１２ａ、及び、セレクタ５１２ａからのパルス信号をパルスディレイ選択信号ＰＰＤ２に基づいて遅延させ駆動パルス信号Ｐ−ｏｕｔ２として出力するパルスディレイ調整回路５１２ｂが設けられている。同様に、イネーブル期間調整回路５１３には、入力信号Ｉｎのパルス幅を所定のパルス幅に変更する複数のパルス発生回路、入力された信号の何れかをパルス幅選択信号ＰＰＳ３に基づいて選択出力するセレクタ５１３ａ、及び、セレクタ５１３ａからのパルス信号をパルスディレイ選択信号ＰＰＤ３に基づいて遅延させ駆動パルス信号Ｐ−ｏｕｔ３として出力するパルスディレイ調整回路５１３ｂが設けられている。
【００１６】
図１６は、イネーブル期間調整回路５１におけるパルスディレイ調整回路５１１ｂ〜５１３ｂの一回路構成例を示すブロック図である。
【００１７】
図１６に示すように、パルスディレイ調整回路５１１ｂは、セレクタ５１１ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＰＰＤ１−１の何れかを、パルスディレイ選択信号ＰＰＤ１に基づいて選択し、駆動パルス信号Ｐ−ｏｕｔ１として出力するセレクタ５１１ｃとが設けられている。尚、ここでの各パルスディレイ回路は、ディレイ値を調整することで、入力された信号の遅延時間を任意に設定することができる。
【００１８】
ディレイ調整回路５１２ｂ、５１３ｂの回路構成は、パルスディレイ調整回路５１１ｂと同様の回路構成であり、ディレイ調整回路５１２ｂには、セレクタ５１２ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＰＰＤ２−１の何れかをパルスディレイ選択信号ＰＰＤ２に基づいて選択し、駆動パルス信号Ｐ−ｏｕｔ２として出力するセレクタ５１２ｃとが設けられている。同様に、ディレイ調整回路５１３ｂには、セレクタ５１３ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＰＰＤ３−１の何れかをパルスディレイ選択信号ＰＰＤ３に基づいて選択し、駆動パルス信号Ｐ−ｏｕｔ３として出力するセレクタ５１３ｃとが設けられている。
【００１９】
次に、イネーブル期間調整回路５２について説明する。イネーブル期間調整回路５２は、ＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ１〜ＮＰＳ３及びパルスディレイ選択信号ＮＰＤ１〜ＮＰＤ３が入力され、各出力ＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３に対して、選択されたパルス幅と所望のディレイ（Ｄｅｌａｙ）値（遅延値）とを有する駆動パルス信号Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３を出力するように構成されている。
【００２０】
図１５は、出力バッファ５０のＮＭＯＳトランジスタを駆動するイネーブル期間調整回路５２の回路構成例を示すブロック図である。図１５に示すように、イネーブル期間調整回路５２は、駆動パルス信号Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３を出力するために３系列のイネーブル期間調整回路５２１〜５２３を備えている。
【００２１】
イネーブル期間調整回路５２１は、入力信号Ｉｎのパルス幅を所定のパルス幅に変更する複数のパルス発生回路、セレクタ５２１ａ及びパルスディレイ調整回路５２１ｂが設けられている。セレクタ５２１ａは、インバータ５３から直接入力（入力信号スルー）される入力信号Ｉｎ（入力信号波形ａ１）、及び、各パルス発生回路から入力される各パルス信号Ｓ１〜ＮＰＳ１−１の何れかを、ＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ１に基づいて選択出力させる。パルスディレイ調整回路５２１ｂは、セレクタ５２１ａにより選択出力された信号を、ＮＭＯＳトランジスタ用パルスディレイ選択信号ＮＰＤ１に基づいて遅延させ、このディレイ調整後のパルス信号を駆動パルス信号Ｎ−ｏｕｔ１として出力する。
【００２２】
イネーブル期間調整回路５２２、５２３の回路構成は、イネーブル期間調整回路５２１と同様の回路構成であり、イネーブル期間調整回路５２２には、入力信号Ｉｎのパルス幅を所定のパルス幅に変更するパルス発生回路、入力された信号の何れかをパルス幅選択信号ＮＰＳ２に基づいて選択出力するセレクタ５２２ａ、及び、セレクタ５２２ａからの信号をパルスディレイ選択信号ＮＰＤ２に基づいて遅延させ駆動パルス信号Ｎ−ｏｕｔ２として出力するパルスディレイ調整回路５２２ｂが設けられている。同様に、イネーブル期間調整回路５２３には、入力信号Ｉｎのパルス幅を所定のパルス幅に変更するパルス発生回路、入力された信号の何れかをパルス幅選択信号ＮＰＳ３に基づいて選択出力するセレクタ５２３ａ、及び、セレクタ５２３ａからの信号をパルスディレイ選択信号ＮＰＤ３に基づいて遅延させ駆動パルス信号Ｎ−ｏｕｔ３として出力するパルスディレイ調整回路５２３ｂが設けられている。
【００２３】
図１７は、イネーブル期間調整回路５２におけるパルスディレイ調整回路５２１ｂ〜５２３ｂの回路構成例を示すブロック図である。
【００２４】
図１７に示すように、パルスディレイ調整回路５２１ｂは、セレクタ５２１ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＮＰＤ１−１の何れかを、パルスディレイ選択信号ＮＰＤ１に基づいて選択し、駆動パルス信号Ｎ−ｏｕｔ１として出力するセレクタ５２１ｃが設けられている。
【００２５】
ディレイ調整回路５２２ｂ、５２３ｂの回路構成は、パルスディレイ調整回路５２１ｂと同様の回路構成であり、ディレイ調整回路５２２ｂには、セレクタ５２２ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＮＰＤ２−１の何れかをパルスディレイ選択信号ＮＰＤ２に基づいて選択し、駆動パルス信号Ｎ−ｏｕｔ２として出力するセレクタ５２２ｃが設けられている。同様に、ディレイ調整回路５２３ｂには、セレクタ５２３ａから選択出力された信号を、所定のディレイ値に基づいて遅延させる複数のパルスディレイ回路と、各パルスディレイ回路から入力されるパルスＤ１〜ＮＰＤ３−１の何れかをパルスディレイ選択信号ＮＰＤ３に基づいて選択し、駆動パルス信号Ｎ−ｏｕｔ３として出力するセレクタ５２３ｃが設けられている。
【００２６】
次に、イネーブル期間調整回路５１の動作の一例を、図１８に示す内部信号のタイミングチャートに従って説明する。
【００２７】
図１８は、図１３に示す出力バッファ５０において、インバータ５３への入力信号波形ａ、インバータ５３から出力される入力信号波形ａとは逆相の反転波形ａ１（入力信号スルー、パルスＳ１）、イネーブル期間調整回路５１１において、反転波形ａ１のパルス幅を変更したパルス発生回路からの出力パルスＳ２〜Ｓ４、ＰＰＳ１−１、セレクタ５１１ａによって選択されたセレクタ出力信号Ｐ−ｏｕｔ（入力信号スルー、パルスＤ１）、セレクタ出力信号Ｐ−ｏｕｔに対し所定のディレイ値を設定して順次遅延させたパルスディレイ回路からの出力パルスＤ２〜Ｄ３、ＰＰＤ１−１、及び、セレクタ５１１ｃによって選択された駆動パルス信号Ｐ−ｏｕｔ１を夫々示している。
【００２８】
詳細には、イネーブル期間調整回路５１１において、インバータ５３から反転波形ａ１が入力されると、各パルス発生回路は、出力パルスＳ２〜Ｓ４、ＰＰＳ１−１を出力する。この出力パルスＳ２〜Ｓ４、ＰＰＳ１−１は、入力信号波形ａ１の立ち下りに対応して立ち下り、そのパルス幅（Ｌレベル）は、出力パルスＳ２〜Ｓ４、ＰＰＳ１−１の順に大きくなるように設定されている。セレクタ５１１ａは、インバータ５３から出力される入力の反転波形ａ１（入力信号スルー、パルスＳ１）、パルスＳ２〜Ｓ４、ＰＰＳ１−１の中から、予め出力バッファ５０の負荷条件の幅（変化幅）を考慮し、出力バッファ５０の出力信号の調整に必要なパルスを、セレクタ出力信号Ｐ−ｏｕｔ（パルス幅選択信号）として選択出力する。ここでは、パルスＳ４をセレクタ出力信号Ｐ−ｏｕｔとして選択した場合を示している。パルスディレイ調整回路５１１ｂにおいて、各パルスディレイ回路は、セレクタ出力信号Ｐ−ｏｕｔを予め設定されたディレイ値に基づいて遅延させたパルスＤ２、Ｄ３、ＰＰＤ１−１を出力する。この出力パルスＤ２、Ｄ３、ＰＰＤ１−１は、この順にディレイ値が大きくなるように設定されている。セレクタ５１１ｃは、ディレイ無しのセレクタ出力信号Ｐ−ｏｕｔ（入力信号スルー、パルスＤ１）、各パルスディレイ回路からの出力信号パルスＤ２、Ｄ３、ＰＰＤ１−１の中から、出力信号の調整に必要なディレイ値を有するパルスを、駆動パルス信号Ｐ−ｏｕｔ１（パルスディレイ選択信号）として選択出力する。ここでは、ＰＰＤ１−１を駆動パルス信号Ｐ−ｏｕｔ１として選択した場合を示している。
【００２９】
尚、他の系列であるイネーブル期間調整回路５１２、５１３についても、以上説明したイネーブル期間調整回路５１１と同様にして駆動パルス信号を出力するように構成されている。イネーブル期間調整回路５１１〜５１３により、出力バッファ５０において、駆動パルス信号をＬレベルからＨレベルに駆動する場合に、Ｈレベル側の駆動に用いられるＰＭＯＳトランジスタＰ１〜Ｐ３の駆動を同時に調整することができる。
【００３０】
一方、イネーブル期間調整回路５２においては、イネーブル期間調整回路５２１〜５２３において、パルス信号Ｓ２〜ＮＰＳ１−１は、入力信号波形ａ１（インバータ５３の出力）の立ち上がりに応じて立ち上がり、そのパルス幅（Ｈレベル）が次第に大きくなるように設定されている。更に、上記イネーブル期間調整回路５１１と同様に、セレクタにより出力バッファ５０の出力信号の調整に必要なパルスを選択し、セレクタ出力信号として出力すると共に、各パルスディレイ回路からの出力信号パルスＤ２〜ＮＰＤ１−１の中から、出力信号の調整に必要なディレイ値を有するパルスを選択し、駆動パルス信号として出力する。
【００３１】
イネーブル期間調整回路５２１〜５２３により、出力バッファ５０において、駆動パルス信号をＨレベルからＬレベルに駆動する場合に、Ｌレベル側の駆動に用いられるＮＭＯＳトランジスタＮ１〜Ｎ３の駆動を同時に調整することができる。
【００３２】
ここで、図１２の出力信号波形ｂ（１）〜ｂ（３）について説明すると、出力信号波形ｂ（１）は、出力バッファ５０がＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成された場合、即ち、ＰＭＯＳトランジスタＰ２及びＰ３とＮＭＯＳトランジスタＮ２及びＮ３とがＯＦＦ状態にされた場合の特性を示している。また、出力信号波形ｂ（２）は、出力バッファ５０がＰＭＯＳトランジスタＰ１及びＰ２とＮＭＯＳトランジスタＮ１及びＮ２とで構成された場合、即ち、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３がＯＦＦ状態にされた場合の特性を示している。更に、出力信号波形ｂ（３）は、出力バッファ５０がＰＭＯＳトランジスタＰ１〜Ｐ３とＮＭＯＳトランジスタＮ１〜Ｎ３とで構成された場合の特性を示している。
【００３３】
詳細には、出力信号波形ｂ（１）では、駆動能力が低いため、入力信号波形ａに対する出力信号波形ｂ（１）の応答が遅れている。これに対し、出力信号波形ｂ（２）は、駆動手段としてトランジスタＰ２及びＮ２が単純に付加された場合であり、出力信号波形ｂ（３）は、駆動手段としてトランジスタＰ２とＰ３及びＮ２及びＮ３が単純に付加された場合である。出力信号波形ｂ（２）及び（３）の場合、出力バッファ５０の駆動能力は向上しているが、それに伴ってアンダーシュート及びオーバーシュートが発生している。
【００３４】
図１９は、上記特許文献１に記載の出力バッファ５０における出力特性の一例を示すグラフである。ここでは、所定の出力期間のみ、トランジスタの駆動能力を向上させ、かつ、パルス出力をディレイさせている。
【００３５】
詳細には、図１９は、入力信号波形ａの立ち上がり変化時にＰＭＯＳトランジスタＰ１〜Ｐ３を動作させ、入力信号波形ａの立ち下り変化時にＮＭＯＳトランジスタＮ１〜Ｎ３を動作させた場合の出力信号波形ｂを、入力信号波形ａと対比させて示している。ここでは、イネーブル期間調整回路５１１、５２１において、全く遅延の無いスルーモード（入力信号スルー）を選択するように駆動パルス信号Ｐ−ｏｕｔ１（パルス出力Ｐ−ｏｕｔ１）及び駆動パルス信号Ｎ−ｏｕｔ１（パルス出力Ｎ−ｏｕｔ１）が選択設定された場合であって、ＰＭＯＳトランジスタＰ１に対して入力信号が反転して与えられ、ＮＭＯＳトランジスタＮ１に対して入力信号がそのまま与えられた場合の出力信号波形ｂを示している。
【００３６】
出力信号波形ｂ（４）は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで駆動した場合、即ち、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１については、スルーモードが設定されて入力信号波形ａの反転信号ａ１がパルス出力Ｐ−ｏｕｔ１及びＮ−ｏｕｔ１としてＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲートに夫々与えられ、ＰＭＯＳトランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２、Ｎ３とについては、ＯＦＦ設定とされて、パルス出力Ｐ−ｏｕｔ２及びＰ−ｏｕｔ３がＨレベルに固定され、パルス出力Ｎ−ｏｕｔ２及びＮ−ｏｕｔ３がＬレベルに固定された場合の波形を示している。
【００３７】
また、図１９の二点鎖線に示す出力信号波形ｂ（５）は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１については、出力信号波形ｂ（４）と同様に、スルーモードが設定されて入力信号波形ａの反転信号ａ１がパルス出力Ｐ−ｏｕｔ１及びＮ−ｏｕｔ１としてＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲートに夫々与えられ、ＰＭＯＳトランジスタＰ２、Ｐ３とＮＭＯＳトランジスタＮ２、Ｎ３とについては、その各ゲートに夫々、図１９に示すパルス出力Ｐ−ｏｕｔ２、Ｐ−ｏｕｔ３及びパルス出力Ｎ−ｏｕｔ２、Ｎ−ｏｕｔ３が夫々与えられた場合の波形を示している。
【００３８】
図１９に示すように、出力信号波形ｂ（４）は、駆動能力が低く、入力信号波形ａに対する出力信号波形ｂの応答が遅れている。これに対して、出力信号波形ｂ（５）は、パルス出力Ｐ−ｏｕｔ２、Ｐ−ｏｕｔ３及びパルス出力Ｎ−ｏｕｔ２、Ｎ−ｏｕｔ３が生じている期間（７）において、駆動力が出力信号波形ｂ（４）の３倍に向上している。このように、イネーブル期間調整回路５１、５２に入力されるパルス幅選択信号ＰＰＳ１〜ＰＰＳ３及びＮＰＳ１〜ＮＰＳ３と、パルスディレイ選択信号ＰＰＤ１〜ＰＰＤ３及びＮＰＤ１〜ＮＰＤ３の設定値を与えることにより、パルス出力Ｐ−ｏｕｔ１〜Ｐ−ｏｕｔ３及びパルス出力Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３のディレイ値（図１９中に（６）で示す）及びパルス幅（図１９中に（７）で示す）を設定し、出力期間を定めて出力信号波形ｂを制御することができる。これにより、出力バッファ５０に対する高速動作化の要求に対応し、更にリンギングの発生を抑えることができる。
【００３９】
尚、イネーブル期間調整回路５１、５２に入力されるパルス幅選択信号ＰＰＳ１〜ＰＰＳ３及びＮＰＳ１〜ＮＰＳ３と、パルスディレイ選択信号ＰＰＤ１〜ＰＰＤ３及びＮＰＤ１〜ＮＰＤ３の設定値は、初期設定値とシステム起動後に変更可能なものとに分かれる。初期設定値は、予め負荷条件を想定してシミュレーションを行い、その結果から決定しておく。また、システム起動後の設定値変更は、実際の出力信号波形を観測しながら行う。
【００４０】
【特許文献１】特開２００１−１０２９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００４１】
しかしながら、上記特許文献１の出力バッファ５０によれば、出力バッファ５０の駆動能力を好適に選択するためには、初期設定値を与え、システム起動後にユーザが設定値を変更する必要がある。初期設定値を設定する場合には、予め出力バッファの負荷条件等を想定してシミュレーションを行う必要があり、システム起動後に設定値変更する場合には、実際の出力信号波形を観測する必要がある。更に、デバイスのロット間ばらつき、仕様の違い等によって駆動トランジスタの能力が変化し、一度設定値が決定されても最適な値ではなくなる可能性が高く、その都度、設定値変更の作業を行う必要がある。
【００４２】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、出力バッファの出力信号におけるリンギングの有無に応じて駆動能力を自働的に調整することにより、自律的にリンギングを抑えて誤動作を防ぐことができるスルーレート制御装置、これを用いた出力バッファ及びこれを用いた情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００４３】
上記目的を達成するための本発明に係るスルーレート制御装置は、段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、前記出力信号が低電圧レベルから高電圧レベルへ遷移する際におけるオーバーシュートを検出し、検出信号を出力する検出手段と、前記出力信号が高電圧レベルの期間に前記検出手段がオーバーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が高電圧レベルの期間に前記検出手段によってオーバーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する出力駆動能力制御手段と、を備えることを特徴とする。
【００４４】
上記特徴の本発明に係るスルーレート制御装置は、好ましくは、前記検出手段は、基準電圧を発生させる基準電圧発生手段と、前記基準電圧と前記出力信号の電圧とを比較する比較手段と、を備える。更に、上記何れかの特徴の本発明に係るスルーレート制御装置は、好ましくは、前記基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記基準電圧として発生させるように構成され、前記比較手段は、正相入力端子に前記出力信号が入力され、逆相入力端子に前記基準電圧発生手段からの前記基準電圧が入力される差動増幅器を備え、前記出力信号の電圧が前記基準電圧を上回ったときに、前記検出信号を出力する。
【００４５】
上記目的を達成するための本発明に係るスルーレート制御装置は、段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、前記出力信号が高電圧レベルから低電圧レベルへ遷移する際におけるアンダーシュートを検出し、検出信号を出力する検出手段と、前記出力信号が低電圧レベルの期間に前記検出手段がアンダーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が低電圧レベルの期間に前記検出手段によってアンダーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する出力駆動能力制御手段と、を備えることを特徴とする。
【００４６】
上記特徴の本発明に係るスルーレート制御装置は、好ましくは、前記検出手段は、基準電圧を発生させる基準電圧発生手段と、前記基準電圧と前記出力信号の電圧とを比較する比較手段と、を備える。更に、上記何れかの特徴の本発明に係るスルーレート制御装置は、好ましくは、前記基準電圧発生手段は、接地電圧よりも所定電圧だけ低い電圧を前記基準電圧として発生させるように構成され、前記比較手段は、正相入力端子に前記基準電圧発生手段からの前記基準電圧が入力され、逆相入力端子に前記出力信号が入力される差動増幅器を備え、前記出力信号の電圧が前記基準電圧を下回ったときに、前記検出信号を出力する。
【００４７】
上記目的を達成するための本発明に係るスルーレート制御装置は、段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、前記出力信号が低電圧レベルから高電圧レベルへ遷移する際におけるオーバーシュートを検出し、検出信号を出力する第１検出手段と、前記出力信号が高電圧レベルの期間に前記第１検出手段がオーバーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が高電圧レベルの期間に前記第１検出手段によってオーバーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する第１出力駆動能力制御手段と、前記出力信号が高電圧レベルから低電圧レベルへ遷移する際におけるアンダーシュートを検出し、検出信号を出力する第２検出手段と、前記出力信号が低電圧レベルの期間に前記第２検出手段がアンダーシュートを検出した場合に、前記駆動能力を下げる方向に設定し、前記出力信号が低電圧レベルの期間に前記第２検出手段によってアンダーシュートが検出されなかった場合に、前記駆動能力を上げる方向に設定する駆動制御信号を出力する第２出力駆動能力制御手段と、を備えることを特徴とする。
【００４８】
上記特徴の本発明に係るスルーレート制御装置は、好ましくは、前記第１検出手段は、第１基準電圧を発生させる第１基準電圧発生手段と、前記第１基準電圧と前記出力信号の電圧とを比較する第１比較手段と、を備え、前記第２検出手段は、第２基準電圧を発生させる第２基準電圧発生手段と、前記第２基準電圧と前記出力信号の電圧とを比較する第２比較手段と、を備える。更に、上記何れかの特徴の本発明に係るスルーレート制御装置は、好ましくは、前記第１基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記第１基準電圧として発生させるように構成され、前記第１比較手段は、正相入力端子に前記出力信号が入力され、逆相入力端子に前記第１基準電圧発生手段からの前記第１基準電圧が入力される差動増幅器を備え、前記出力信号の電圧が前記第１基準電圧を上回ったときに、前記検出信号を出力するように構成され、前記第２基準電圧発生手段は、接地電圧よりも所定電圧だけ低い電圧を前記第２基準電圧として発生させるように構成され、前記第２比較手段は、正相入力端子に前記第２基準電圧発生手段からの前記第２基準電圧が入力され、逆相入力端子に前記出力信号が入力される差動増幅器を備え、前記出力信号の電圧が前記第２基準電圧を下回ったときに、前記検出信号を出力するように構成されている。
【００４９】
また、上記何れかの特徴の本発明に係るスルーレート制御装置は、前記出力駆動能力制御手段は、前記検出手段からの検出信号に基づいて、前記駆動能力を設定するための複数ビットからなる駆動能力設定情報を記憶可能に構成された記憶手段と、前記記憶手段に記憶された前記駆動能力設定情報を、駆動制御信号として、各ビットに分割して夫々異なる出力部から同時に出力する分配手段と、を備えることを特徴とする。
【００５０】
更に、上記特徴の本発明に係るスルーレート制御装置は、好ましくは、前記記憶手段は、前記駆動能力設定情報を記憶するシフトレジスタと、前記検出手段からの前記検出信号に基づいて前記シフトレジスタの動作モードを切替えるＤフリップフロップとを備え、前記Ｄフリップフロップは、リセット入力端子に、前記出力信号と逆相の出力バッファ駆動信号が入力され、クロック入力端子に前記検出信号が入力され、データ入力端子に電源端子が接続されてなり、前記シフトレジスタは、動作モード切替入力端子に前記Ｄフリップフロップのデータ出力端子が接続され、クロック入力端子に前記出力バッファ駆動信号が入力され、２つのデータ入力端子の一方に電源端子が、前記入力端子の他方に接地端子が接続されてなり、前記出力バッファ駆動信号が入力される度に、前記駆動能力設定情報を複数の出力部から各別に出力する。更に、好ましくは、前記シフトレジスタは、前記出力バッファ駆動信号がイネーブル状態で、前記駆動能力設定情報を前記分配手段に出力する。また、好ましくは、前記分配手段は、デマルチプレクサで構成され、入力信号の電圧が所定レベルのときに、前記駆動能力設定情報を前記駆動制御信号として出力する。
【００５１】
上記目的を達成するための本発明に係る出力バッファは、上記何れかの特徴の本発明に係るスルーレート制御装置と、前記スルーレート制御装置から出力される前記駆動制御信号に基づいて前記駆動能力が段階的に変化する駆動手段と、を備えることを特徴とする。
【００５２】
上記特徴の本発明に係る出力バッファは、好ましくは、前記駆動手段は、複数の駆動用トランジスタから構成される。更に、上記何れかの特徴の本発明に係る出力バッファは、前記駆動手段は、前記出力信号を低電圧レベルから高電圧レベルに駆動する場合に、前記出力信号の高電圧レベル側の駆動に用いられる複数のＰＭＯＳトランジスタを備えていても良いし、前記駆動手段は、前記出力信号を高電圧レベルから低電圧レベルに駆動する場合に、前記出力信号の低電圧レベル側の駆動に用いられる複数のＮＭＯＳトランジスタを備えていても良い。
【００５３】
上記目的を達成するための本発明に係る情報処理装置は、好ましくは、上記何れかの特徴の本発明に係る出力バッファを用いて情報処理を行う。
【００５４】
上記特徴のスルーレート制御装置によれば、出力信号のリンギングの有無を検出する検出手段を備え、この検出手段からの検出信号に応じて、駆動手段の駆動能力を段階的に削減／増加制御させる駆動能力制御信号を出力する出力駆動能力制御手段を備えるため、自律的にリンギングを押さえることができ、外部から駆動能力の調整設定を行う必要がない。更に、必要以上にスルーレートを劣化させずに安定した出力信号を得ることができる。
【００５５】
また、出力駆動能力制御手段をＤフリップフロップ及びシフトレジスタで構成すれば、ダンピング抵抗、逆バイアス、フェライトビーズ等の部品を用いることなくＥＭＩを改善することができ、製造コスト及び実装面積の増大を抑えることができる。
【００５６】
また、上記特徴の出力バッファによれば、上記特徴のスルーレート制御装置を用いたことにより、自律的にリンギングを抑えつつ、必要以上にスルーレートを劣化させずに安定した出力信号が得られる。このため、デバイスを使用するユーザが設定値変更作業を行う必要がなく、リアルタイムに好適な出力信号を得ることができる。これによって、リンギングによる誤動作を防ぐことができ、動作安定性を高めることができる。従って、上記特徴の出力バッファは、周辺の他の回路や他の機器に対して誤動作を低減することができ、システムをより安定させることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明に係るスルーレート制御装置、本発明に係るスルーレート制御装置を用いた出力バッファ、及び、本発明に係る出力バッファを用いた情報処理装置の実施の形態について、図面を用いて説明する。
【００５８】
本実施形態のスルーレート制御装置は、段階的に設定された所定数の駆動能力で出力信号を出力する出力バッファにおいて、出力信号が低電圧レベルから高電圧レベルへ遷移する際におけるオーバーシュートを検出し、検出信号を出力する第１検出手段と、出力信号が高電圧レベルの期間に第１検出手段がオーバーシュートを検出した場合に、駆動能力を下げる方向に設定し、出力信号が高電圧レベルの期間に第１検出手段によってオーバーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する駆動制御信号を出力する第１出力駆動能力制御手段と、出力信号が高電圧レベルから低電圧レベルへ遷移する際におけるアンダーシュートを検出し、検出信号を出力する第２検出手段と、出力信号が低電圧レベルの期間に第２検出手段がアンダーシュートを検出した場合に、駆動能力を下げる方向に設定し、出力信号が低電圧レベルの期間に第２検出手段によってアンダーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する駆動制御信号を出力する第２出力駆動能力制御手段とを備える。
【００５９】
図１は、本発明に係るスルーレート制御装置の一実施形態における基本構成を示している。本実施形態のスルーレート制御装置１０は、検出手段（第１検出手段及び第２検出手段）として、基準電圧を発生させる基準電圧発生手段１１と、基準電圧発生手段１１からの基準電圧及び出力バッファの出力信号の何れか一方が正相入力に入力され、他方が逆相入力に入力された比較手段１２とを備えている。比較手段１２は、本発明に係る出力バッファの出力信号電圧と基準電圧発生手段１１で発生させた基準電圧とを比較し、その比較結果を記憶手段１３に出力する。更に、本実施形態のスルーレート制御装置１０は、出力駆動能力制御手段（第１出力駆動能力制御手段及び第２出力駆動能力制御手段）として、比較手段１２からの出力（検出信号）を記憶する記憶手段１３と、記憶手段１３に記憶された複数ビットからなる駆動能力設定情報を、駆動制御信号として、各ビットに分割して夫々異なる出力部から駆動手段に対して出力する分配手段１７とを備えている。記憶手段１３は、比較手段１２から入力される比較結果に対応した複数ビットからなる出力信号（駆動能力設定情報）を各ビットに分割して分配手段１７に出力する。分配手段１７は、記憶手段１３からの複数ビットからなる駆動能力設定情報を、駆動制御信号（ｄｒ０〜ｄｒ２）として、駆動信号ｄｒｉｖｅがイネーブル状態のときに、各ビットに分割し分配手段１７の各出力部に振り分けて夫々出力する。
【００６０】
図２は、本実施形態におけるスルーレート制御装置１０を用いた出力バッファの基本構成を示している。図２に示すように、出力バッファ２０は、入力信号ＤＡＴＡを反転出力するインバータを有するプリバッファ２１と、Ｈレベル側（高電圧レベル側）駆動用ＰＭＯＳトランジスタＰ０〜Ｐ３を有するＨレベル側駆動手段２２ａと、入力信号ＤＡＴＡの立ち上がり時にＰＭＯＳトランジスタＰ０〜Ｐ２を制御するＨレベル側スルーレート制御装置１０ａと、Ｌレベル側（低電圧レベル側）駆動用ＮＭＯＳトランジスタＮ０〜Ｎ３を有するＬレベル側駆動手段２２ｂと、入力信号ＤＡＴＡの立ち下り時にＮＭＯＳトランジスタＮ０〜Ｎ２を制御するＬレベル側スルーレート制御装置１０ｂと、出力バッファ２０の出力信号を出力する出力パッド２３とを備えている。尚、本実施形態では、駆動制御信号によりＰＭＯＳトランジスタ若しくはＮＭＯＳトランジスタの駆動数を設定することにより、段階的に駆動能力を増減させる。
【００６１】
先ず、Ｈレベル側スルーレート制御装置１０ａの構成について図３を基に説明する。図３に示すように、Ｈレベル側スルーレート制御装置１０ａは、電源電圧Ｖｃｃよりも所定電圧ΔＶだけ高い電圧Ｖｃｃ＋ΔＶを第１基準電圧として発生させる基準電圧発生手段１１ａと、差動増幅器等の比較手段１２ａと、記憶手段１３としてのＤフリップフロップ１３ａ及びＯＲゲート１４ａ及びディレイ１５ａ及びシフトレジスタ１６ａ、分配手段としてのデマルチプレクサ１７ａとを備えている。
【００６２】
詳細には、比較手段１２ａの正相入力（＋）には出力バッファ２０の出力信号が入力され、逆相入力（−）には基準電圧発生手段１１ａからの第１基準電圧が入力されており、出力バッファ２０の出力電圧が、基準電圧発生手段１１ａからの第１基準電圧を上回ったときに、比較手段１２ａからＨレベル（高電圧レベル）のパルス信号が出力されるようになっている。
【００６３】
Ｄフリップフロップ１３ａのデータ入力端子ＤはＶｃｃに接続され、データ出力端子Ｑ、ＱＢはシフトレジスタ１６ａの動作モード切替入力端子Ｓ１、Ｓ０に接続されている。また、クロック入力端子ＣＫは比較手段１２ａの出力端子に接続され、リセット入力端子ＲＳＴはＯＲゲート１４ａの出力端子に接続されている。このＤフリップフロップ１３ａは、出力バッファ２０の出力信号電圧が基準電圧発生手段１１ａからの第１基準電圧を上回ったときに比較手段１２ａから出力されるＨレベルのパルス信号の立ち上がりに同期して、その出力端子ＱにＨレベルの信号を出力する。
【００６４】
シフトレジスタ１６ａは、本実施形態では３ビットの駆動能力設定情報が記憶可能である。クロック入力端子ＣＫには、駆動信号Ｈ−ｄｒｉｖｅ（出力バッファ駆動信号、図２のプリバッファ２１の出力信号）が入力されている。左シフト用データ入力端子ＳＬＩ（Ｓｅｒｉａｌ  Ｌｅｆｔ  Ｉｎｐｕｔ）はＶｃｃに接続されている。右シフト用データ入力端子ＳＲＩ（Ｓｅｒｉａｌ  Ｒｉｇｈｔ  Ｉｎｐｕｔ）は接地端子に接続されている。ＲＳＴ入力端子には、リセット信号ｒｅｓｅｔが入力されている。このシフトレジスタ１６ａは、そのクロック入力端子ＣＫにクロックが入力される度に、動作モード切替入力端子Ｓ１、Ｓ０に入力されるＤフリップフロップ１３ａからの出力に従って、その動作モードを左シフトモード及び右シフトモードの何れかに切替える。本実施形態では、Ｓ０／Ｓ１＝Ｌ／Ｈ時には左シフトモード、Ｓ０／Ｓ１＝Ｈ／Ｌ時には右シフトモードが設定されるように構成されている。そして、左シフトモードの場合には、下位側から左シフト用データ入力端子ＳＬＩに入力されるデータを取り込み、右シフトモードの場合には、上位側から右シフト用データ入力端子ＳＲＩに入力されるデータを取り込む。更に、シフトレジスタ１６ａの出力端子ＱＡ〜ＱＣに、駆動能力設定情報が順次シフトされて送られる。
【００６５】
デマルチプレクサ１７ａは、三つのＮＡＮＤゲートを有しており、各ＮＡＮＤゲート夫々の一方の入力端子には駆動信号Ｈ−ｄｒｉｖｅが反転入力され、各ＮＡＮＤゲート夫々の他方の入力端子にはシフトレジスタ１３ａの出力端子ＱＡ〜ＱＣからの出力信号が反転されて入力されるようになっている。デマルチプレクサ１７ａでは、駆動信号Ｈ−ｄｒｉｖｅが所定レベル（Ｌレベル）のときに、シフトレジスタ１６ａから入力される各駆動能力設定情報に基づいて、駆動制御信号ｄｒｈ０〜ｄｒｈ２がＮＡＮＤゲートの出力部に夫々振り分けられて出力される。
【００６６】
続いて、本実施形態のＨレベル側スルーレート制御装置１０ａの動作について、図５に示す内部タイミングチャートに基づいて説明する。図５は、シフトレジスタ１６ａに入力されるリセット信号ｒｅｓｅｔ、デマルチプレクサ１７ａに入力される駆動信号Ｈ−ｄｒｉｖｅ、Ｄフリップフロップ１３ａに入力されるクロック信号ＣＫ、Ｄフリップフロップ１３ａの出力信号Ｑ、シフトレジスタ１６ａからの出力信号ＱＡ〜ＱＣ、デマルチプレクサ１７ａからの駆動制御信号ｄｒｈ０〜ｄｒｈ２が夫々示されている。
【００６７】
図３及び図５に示すように、先ず、Ｈレベル側スルーレート制御装置１０ａの動作に先立って、シフトレジスタ１６ａのリセット入力端子ＲＳＴにリセット信号ｒｅｓｅｔが入力される（時刻ｔ０）。これによって、シフトレジスタ１６ａの三つの出力端子（出力信号ＱＡ〜ＱＣの各出力端子）及びＤフリップフロップ１３ａの出力端子（出力信号Ｑ）は全てＬレベルにリセットされる。このリセット信号ｒｅｓｅｔとしては、デバイス外部から入力されるシステムのリセット信号を利用することができる。または、チップ（ＩＣチップ）内に電源が供給されたことを察知して動作するリセット回路等を設けて、その出力信号をリセット信号ｒｅｓｅｔとして用いることもできる。
【００６８】
リセット直後の時刻ｔ１において、駆動信号Ｈ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると（出力バッファ駆動信号がイネーブル状態、ここでは、Ｌレベルとなると）、デマルチプレクサ１７ａがイネーブルとされる。この結果、シフトレジスタ１６ａの出力信号ＱＡ〜ＱＣがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。即ち、時刻ｔ１においては、リセット直後のシフトレジスタ１６ａの出力信号ＱＡ〜ＱＣ＝ＬＬＬがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れ、駆動制御信号ｄｒｈ２〜ｄｒｈ０＝ＬＬＬとなる。
【００６９】
時刻ｔ１〜ｔ３期間中、出力バッファはイネーブル状態（ここではＨレベルを出力するという意味でイネーブルという文言を用いている）となる。時刻ｔ１〜ｔ３期間中の時刻ｔ２において、比較手段１２ａの正相入力端子に印加される出力バッファ２０の出力信号電圧が基準電圧発生手段１１ａからの第１基準電圧を上回ると（オーバーシュートが検出されると）、比較手段１２ａは、ＨレベルのパルスをＤフリップフロップ１３ａのクロック入力端子ＣＫに対して出力する。このパルスの立ち上がりエッジにおいて、Ｄフリップフロップ１３ａは、出力端子Ｑ及びＱＢから夫々、Ｈレベル及びＬレベルを出力する。この結果、シフトレジスタ１６ａの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｌレベル及びＨレベルの信号が印加され、Ｓ０／Ｓ１＝Ｌ／Ｈとなり、左シフトモードが設定される。
【００７０】
時刻ｔ３において、駆動信号Ｈ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、出力バッファはディセーブル状態となる。駆動信号Ｈ−ｄｒｉｖｅの立ち上がりエッジにおいてシフトレジスタ１６ａは、設定された動作モードに基づいてシフト動作を行う。ここでは、左シフトモードが設定されているので左シフト動作を行う。ＳＬＩ端子にはＨレベルの電源電圧Ｖｃｃが印加されていることから、Ｈレベルが最下位の桁に転送されて、シフトレジスタ１６ａの出力はＱＡ〜ＱＣ＝ＬＬＬ→ＬＬＨに変化する。更に、駆動信号Ｈ−ｄｒｉｖｅの立ち上がりはディレイ１５ａにより所定の時間遅延させられた後、Ｄフリップフロップ１３ａのＲＳＴ端子に印加されてＤフリップフロップ１３ａのリセットを行う。
【００７１】
時刻ｔ４において、駆動信号Ｈ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、出力バッファはイネーブル状態となる。この結果、シフトレジスタ１６ａの出力信号ＱＡ〜ＱＣがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。即ち、シフトレジスタ１６ａの出力信号ＱＡ〜ＱＣ＝ＬＬＨがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。
【００７２】
時刻ｔ４〜ｔ６期間中の時刻ｔ５において、比較手段１２ａの正相入力端子に印加される出力バッファ２０の出力信号電圧が基準電圧発生手段１１ａからの第１基準電圧を上回ると、比較手段１２ａは、ＨレベルのパルスをＤフリップフロップ１３ａのクロック入力端子ＣＫに対して出力する。このパルスの立ち上がりエッジにおいて、Ｄフリップフロップ１３ａは、出力端子Ｑ及びＱＢから夫々、Ｈレベル及びＬレベルを出力する。この結果、シフトレジスタ１６ａの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｌレベル及びＨレベルの信号が印加され、Ｓ０／Ｓ１＝Ｌ／Ｈとなり、左シフトモードが設定される。
【００７３】
時刻ｔ６において、駆動信号Ｈ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、出力バッファはディセーブル状態となる。駆動信号Ｈ−ｄｒｉｖｅの立ち上がりエッジにおいてシフトレジスタ１６ａは左シフト動作を行う。ＳＬＩ端子にはＨレベルの電源電圧Ｖｃｃが印加されていることから、Ｈが最下位の桁に転送されて、シフトレジスタ１６ａの出力はＱＡ〜ＱＣ＝ＬＬＨ→ＬＨＨに変化する。更に、駆動信号Ｈ−ｄｒｉｖｅの立ち上がりはディレイ１５ａにより所定の時間遅延させられた後、Ｄフリップフロップ１３ａのＲＳＴ端子に印加されてＤフリップフロップ１３ａのリセットを行う。
【００７４】
時刻ｔ７において、駆動信号Ｈ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、デマルチプレクサ１７ａはイネーブル状態となる。この結果、シフトレジスタ１６ａの出力ＱＡ〜ＱＣがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。即ち、シフトレジスタ１６ａの出力ＱＡ〜ＱＣ＝ＬＨＨがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。
【００７５】
時刻ｔ７〜ｔ８期間中は、出力バッファはイネーブル状態となる。比較手段１２ａの正相入力端子に印加される出力バッファ２０の出力信号電圧は、基準電圧発生手段１１ａからの第１基準電圧を上回ることがなく、比較手段１２ａからＨレベルのパルスは出力されない。この結果、Ｄフリップフロップ１３ａの出力は変化せず、リセット直後の値が保持されることとなり、出力端子Ｑ及びＱＢから夫々、Ｌレベル及びＨレベルが出力される。そして、シフトレジスタ１６ａの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｈレベル及びＬレベルの信号が印加され、Ｓ０／Ｓ１＝Ｈ／Ｌとなり、右シフトモードが設定される。
【００７６】
時刻ｔ８において、駆動信号Ｈ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、出力バッファはディセーブル状態となる。駆動信号Ｈ−ｄｒｉｖｅの立ち上がりエッジにおいてシフトレジスタ１６ａは右シフト動作を行う。ＳＲＩ端子にはＬレベルの接地電圧Ｖｓｓが印加されていることから、Ｌが最上位の桁に転送されて、シフトレジスタ１６ａの出力はＱＡ〜ＱＣ＝ＬＨＨ→ＬＬＨに変化する。更に、駆動信号Ｈ−ｄｒｉｖｅの立ち上がりはディレイ１５ａにより所定の時間遅延させられた後、Ｄフリップフロップ１３ａのＲＳＴ端子に印加されてＤフリップフロップ１３ａのリセットを行う。
【００７７】
時刻ｔ９において、駆動信号Ｈ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、デマルチプレクサ１７ａはイネーブル状態となる。この結果、シフトレジスタ１６ａの出力ＱＡ〜ＱＣがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。即ち、シフトレジスタ１６ａの出力ＱＡ〜ＱＣ＝ＬＬＨがそのままデマルチプレクサ１７ａの駆動制御信号ｄｒｈ２〜ｄｒｈ０に現れる。
【００７８】
時刻ｔ９以降、Ｈレベル側スルーレート制御装置１０ａは、時刻ｔ４〜ｔ７（オーバーシュートが検出された場合）または時刻ｔ７〜ｔ９（オーバーシュートが検出されなかった場合）と同様の動作を行う。これによって、出力信号が高電圧レベルの期間にオーバーシュートを検出した場合に、駆動能力を下げる方向に設定し、オーバーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する駆動制御信号を出力することができる。
【００７９】
次に、Ｌレベル側スルーレート制御装置１０ｂの構成について図４を基に説明する。図４に示すように、Ｌレベル側スルーレート制御装置１０ｂは、接地電圧（または電源電圧）Ｖｓｓよりも所定電圧ΔＶだけ低い電圧Ｖｓｓ−ΔＶを第２基準電圧として発生させる基準電圧発生手段１１ｂと、差動増幅器等の比較手段１２ｂと、記憶手段１３としてのＤフリップフロップ１３ｂ及びＯＲゲート１４ｂ及びディレイ１５ｂ及びシフトレジスタ１６ｂ、分配手段としてのデマルチプレクサ１７ｂとを備えている。
【００８０】
詳細には、比較手段１２ｂの正相入力（＋）には基準電圧発生手段１１からの第２基準電圧が入力され、逆相入力（−）には出力バッファ２０の出力信号が入力されており、出力バッファ２０の出力電圧が、基準電圧発生手段１１ｂからの第２基準電圧を下回ったときに、比較手段１２ｂからＨレベルのパルス信号が出力されるようになっている。
【００８１】
Ｄフリップフロップ１３ｂのデータ入力端子ＤはＶｃｃに接続され、データ出力端子Ｑ、ＱＢはシフトレジスタ１６ｂの動作モード切替入力端子Ｓ１、Ｓ０に接続されている。また、クロック入力端子ＣＫは比較手段１２ｂの出力端子に接続され、リセット入力端子ＲＳＴはＯＲゲート１４ｂの出力端子に接続されている。このＤフリップフロップ１３ｂは、出力バッファ２０の出力信号電圧が基準電圧発生手段１１ｂからの第２基準電圧を下回ったときに比較手段１２ｂから出力されるＨレベルのパルス信号の立ち上がりに同期して、その出力端子ＱにＨレベルの信号を出力する。
【００８２】
シフトレジスタ１６ｂは、シフトレジスタ１６ａと同じ３ビットの駆動能力設定情報が記憶可能である。クロック入力端子ＣＫには、駆動信号Ｌ−ｄｒｉｖｅ（出力バッファ駆動信号、図２のプリバッファ２１の出力信号）が反転入力されている。左シフト用データ入力端子ＳＬＩはＶｃｃに接続されている。右シフト用データ入力端子ＳＲＩは接地端子に接続されている。ＲＳＴ入力端子には、リセット信号ｒｅｓｅｔが入力されている。このシフトレジスタ１６ｂは、そのクロック入力端子ＣＫにクロックが入力される度に、動作モード切替入力端子Ｓ１、Ｓ０に入力されるＤフリップフロップ１３ｂからの出力に従って、その動作モードを左シフトモード及び右シフトモードの何れかに切替える。そして、左シフトモードの場合には、左シフト用データ入力端子ＳＬＩに入力されるデータを取り込み、右シフトモードの場合には、右シフト用データ入力端子ＳＲＩに入力されるデータを取り込む。更に、シフトレジスタ１６ｂの出力端子ＱＡ〜ＱＣに、駆動能力設定情報が順次シフトされて送られる。
【００８３】
デマルチプレクサ１７ｂは、三つのＡＮＤゲートを有しており、各ＡＮＤゲート夫々の一方の入力端子には駆動信号Ｌ−ｄｒｉｖｅ（図２のプリバッファ２１の出力信号）が入力され、ＡＮＤゲート夫々の他方の入力端子にはシフトレジスタ１３ｂの出力端子ＱＡ〜ＱＣからの出力信号が反転されて入力されるようになっている。デマルチプレクサ１７ｂでは、駆動信号Ｌ−ｄｒｉｖｅが所定レベル（Ｈレベル）のときに、シフトレジスタ１６ｂから入力される各駆動能力設定情報に基づいて、駆動制御信号ｄｒｌ０〜ｄｒｌ２がＡＮＤゲートの出力部に夫々振り分けられて出力される。
【００８４】
続いて、本実施形態のＬレベル側スルーレート制御装置１０ｂの動作について、図６に示す内部タイミングチャートに基づいて説明する。図６は、シフトレジスタ１６ｂに入力されるリセット信号ｒｅｓｅｔ、デマルチプレクサ１７ｂに入力される駆動信号Ｌ−ｄｒｉｖｅ、Ｄフリップフロップ１３ｂに入力されるクロック信号ＣＫ、Ｄフリップフロップ１３ｂの出力信号Ｑ、シフトレジスタ１６ｂからの出力信号ＱＡ〜ＱＣ、デマルチプレクサ１７ｂからの駆動制御信号ｄｒｌ０〜ｄｒｌ２が夫々示されている。
【００８５】
図４及び図６に示すように、先ず、Ｌレベル側スルーレート制御装置１０ｂの動作に先立って、シフトレジスタ１６ｂのリセット入力端子ＲＳＴにリセット信号ｒｅｓｅｔが入力される（時刻ｔ０）。これによって、シフトレジスタ１６ｂの三つの出力端子（出力信号ＱＡ〜ＱＣの各出力端子）及びＤフリップフロップ１３ｂの出力端子（出力信号Ｑ）は全てＬレベルにリセットされる。このリセット信号ｒｅｓｅｔとしては、デバイス外部から入力されるシステムのリセット信号を利用することができる。または、チップ（ＩＣチップ）内に電源が供給されたことを察知して動作するリセット回路等を設けて、その出力信号をリセット信号ｒｅｓｅｔとして用いることもできる。
【００８６】
リセット直後の時刻ｔ１において、駆動信号Ｌ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると（出力バッファ駆動信号がイネーブル状態、ここでは、Ｈレベルとなると）、デマルチプレクサ１７ｂがイネーブルとされる。この結果、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣが反転されてデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。即ち、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣ＝ＬＬＬが反転されたＨＨＨがデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。
【００８７】
時刻ｔ１〜ｔ３期間中、出力バッファはイネーブル状態（ここではＬレベルを出力するという意味でイネーブルという文言を用いている）となる。時刻ｔ１〜ｔ３期間中の時刻ｔ２において、比較手段１２ｂの逆相入力端子に印加される出力バッファ２０の出力信号電圧が基準電圧発生手段１１ｂからの第２基準電圧を下回ると（アンダーシュートが検出されると）、比較手段１２ｂは、ＨレベルのパルスをＤフリップフロップ１３ｂのクロック入力端子ＣＫに対して出力する。このパルスの立ち上がりエッジにおいて、Ｄフリップフロップ１３ｂはその出力Ｑ及びＱＢから夫々Ｈレベル及びＬレベルを出力する。この結果、シフトレジスタ１６ｂの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｌレベル及びＨレベルの信号が印加され、Ｓ０／Ｓ１＝Ｌ／Ｈとなり、左シフトモードが設定される。
【００８８】
時刻ｔ３において、駆動信号Ｌ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、出力バッファはディセーブル状態となる。駆動信号Ｌ−ｄｒｉｖｅの立ち下がりエッジにおいてシフトレジスタ１６ｂは、左シフト動作を行う。ＳＬＩ端子にはＨレベルの電源電圧Ｖｃｃが印加されていることから、Ｈレベルが最下位の桁に転送されて、シフトレジスタ１６ｂの出力はＱＡ〜ＱＣ＝ＬＬＬ→ＬＬＨに変化する。更に、駆動信号Ｌ−ｄｒｉｖｅの立ち下がりは、ディレイ１５ｂに反転入力され、所定の時間遅延させられた後、Ｄフリップフロップ１３ｂのＲＳＴ端子に印加されてＤフリップフロップ１３ｂのリセットを行う。
【００８９】
時刻ｔ４において、駆動信号Ｌ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、デマルチプレクサ１７ｂがイネーブルとされる。この結果、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣが反転されてデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。即ち、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣ＝ＬＬＨが反転されたＨＨＬがデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。
【００９０】
時刻ｔ４〜ｔ６期間中、出力バッファはイネーブル状態となる。時刻ｔ４〜ｔ６期間中の時刻ｔ５において、比較手段１２ｂの逆相入力端子に印加される出力バッファ２０の出力信号電圧が基準電圧発生手段１１ｂからの第２基準電圧を下回ると、比較手段１２ｂは、ＨレベルのパルスをＤフリップフロップ１３ｂのクロック入力端子ＣＫに対して出力する。このパルスの立ち上がりエッジにおいて、Ｄフリップフロップ１３ｂは、出力端子Ｑ及びＱＢから夫々、Ｈレベル及びＬレベルを出力する。この結果、シフトレジスタ１６ｂの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｌレベル及びＨレベルの信号が印加され、Ｓ０／Ｓ１＝Ｌ／Ｈとなり、左シフトモードが設定される。
【００９１】
時刻ｔ６において、駆動信号Ｌ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、出力バッファはディセーブル状態となる。駆動信号Ｌ−ｄｒｉｖｅの立ち下がりエッジにおいてシフトレジスタ１６ｂは左シフト動作を行う。ＳＬＩ端子にはＨレベルの電源電圧Ｖｃｃが印加されていることから、Ｈが最下位の桁に転送されて、シフトレジスタ１６ｂの出力はＱＡ〜ＱＣ＝ＬＬＨ→ＬＨＨに変化する。更に、駆動信号Ｌ−ｄｒｉｖｅの立ち下がりはディレイ１５ｂに反転入力され、所定の時間遅延させられた後、Ｄフリップフロップ１３ｂのＲＳＴ端子に印加されてＤフリップフロップ１３ｂのリセットを行う。
【００９２】
時刻ｔ７において、駆動信号Ｌ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、デマルチプレクサ１７ｂがイネーブルとされる。この結果、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣが反転されてデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。即ち、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣ＝ＬＨＨが反転されたＨＬＬがデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。
【００９３】
時刻ｔ７〜ｔ８期間中は、出力バッファはイネーブル状態となる。比較手段１２ｂの逆相入力端子に印加される出力バッファ２０の出力信号電圧は、基準電圧発生手段１１ｂからの第２基準電圧を下回ることがなく、比較手段１２ｂからＨレベルのパルスは出力されない。この結果、Ｄフリップフロップ１３ｂの出力は変化せず、リセット直後の値が保持されることとなり、出力端子Ｑ及びＱＢから夫々、Ｌレベル及びＨレベルが出力される。そして、シフトレジスタ１６ａの動作モード切替入力端子Ｓ０及びＳ１に、夫々Ｈレベル及びＬレベルの信号が印加され、Ｓ０／Ｓ１＝Ｈ／Ｌとなり、右シフトモードが設定される。
【００９４】
時刻ｔ８において、駆動信号Ｌ−ｄｒｉｖｅがＨレベルからＬレベルに立ち下がると、出力バッファはディセーブル状態となる。駆動信号Ｌ−ｄｒｉｖｅの立ち下がりエッジにおいてシフトレジスタ１６ｂは右シフト動作を行う。ＳＲＩ端子にはＬレベルの接地電圧Ｖｓｓが印加されていることから、Ｌが最上位の桁に転送されて、シフトレジスタ１６ｂの出力はＱＡ〜ＱＣ＝ＬＨＨ→ＬＬＨに変化する。更に、駆動信号Ｌ−ｄｒｉｖｅの立ち下がりは、ディレイ１５ｂに反転入力され、所定の時間遅延させられた後、Ｄフリップフロップ１３ｂのＲＳＴ端子に印加されてＤフリップフロップ１３ｂのリセットを行う。
【００９５】
時刻ｔ９において、駆動信号Ｌ−ｄｒｉｖｅがＬレベルからＨレベルに立ち上がると、デマルチプレクサ１７ｂがイネーブルとされる。この結果、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣが反転されてデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。即ち、シフトレジスタ１６ｂの出力ＱＡ〜ＱＣ＝ＬＬＨが反転されたＨＨＬがデマルチプレクサ１７ｂの駆動制御信号ｄｒｌ２〜ｄｒｌ０に現れる。
【００９６】
時刻ｔ９以降、Ｌレベル側スルーレート制御装置１０ｂは、時刻ｔ４〜ｔ７（アンダーシュートが検出された場合）または時刻ｔ７〜ｔ９（アンダーシュートが検出されなかった場合）と同様の動作を行う。これによって、出力信号が低電圧レベルの期間にアンダーシュートを検出した場合に、駆動能力を下げる方向に設定し、アンダーシュートが検出されなかった場合に、駆動能力を上げる方向に設定する駆動制御信号を出力することができる。
【００９７】
次に、本実施形態の出力バッファ２０の動作について、図７及び図８に示すタイミングチャートを用いて説明する。図７及び図８には、プリバッファ２１に入力される入力信号ＤＡＴＡ、プリバッファ２１から反転出力される駆動信号Ｈ−ｄｒｉｖｅ（＝Ｌ−ｄｒｉｖｅ）、基準電圧発生手段１１ａで生成される第１基準電圧Ｖｃｃ＋ΔＶ、出力パッド２３の出力信号（出力バッファ２０の出力信号）、基準電圧発生手段１１ｂで生成される第２基準電圧Ｖｓｓ−ΔＶ、比較手段１２ａの出力信号（検出信号）、シフトレジスタ１６ａからの出力信号ＱＡ〜ＱＣ、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２、比較手段１２ｂの出力信号、シフトレジスタ１６ｂからの出力信号ＱＡ〜ＱＣ、及び、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２の変化の様子が四周期にわたり示されている。尚、本実施形態では、入力信号ＤＡＴＡの立ち上がり変化時、出力信号を低電圧レベルから高電圧レベルに駆動する場合にＰＭＯＳトランジスタＰ０〜Ｐ３を動作させ、その立ち下り変化時、出力信号を高電圧レベルから低電圧レベルに駆動する場合にＮＭＯＳトランジスタＮ０〜Ｎ３を動作させるものとする。
【００９８】
先ず、オーバーシュートまたはアンダーシュートの発生に対して出力バッファの駆動能力を下げる場合の動作を図７に基づいて説明する。
【００９９】
図２に示す出力バッファ２０の動作に先立って、図示しないリセット回路からのリセット信号ｒｅｓｅｔにより、シフトレジスタ１６ａ及び１６ｂ並びにＤフリップフロップ１３ａ及び１４ｂが共にリセットされ、夫々の出力信号ＱＡ〜ＱＣ及びＱが全てＬレベルとなる。
【０１００】
時刻ｔ０において、プリバッファ２１への入力信号ＤＡＴＡがＬレベルからＨレベルに立ち上がると、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅ（Ｌ−ｄｒｉｖｅ）は反転してＬレベルに立ち下がる。このとき、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ３については、ゲート電圧がＬレベルになりＯＮ状態になる。また、ＰＭＯＳトランジスタＰ０〜Ｐ２については、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２が全てＬレベルになるため、ゲート電圧がＬレベルとなりＯＮ状態になる。これに対し、Ｌレベル側駆動手段２２ｂでは、ＮＭＯＳトランジスタＮ３については、ゲート電圧がＬになりＯＦＦ状態になる。また、ＮＭＯＳトランジスタＮ０〜Ｎ２については、マルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２が全てＬになるため、ゲート電圧がＬレベルとなりＯＦＦ状態になる。この結果、出力パッド２３からの出力信号がＬレベルからＨレベルへ変化を開始する。
【０１０１】
時刻ｔ１〜ｔ２において、出力パッド２３の出力信号に図７に実線で示すようなリンギングが発生し、第１基準電圧Ｖｃｃ＋ΔＶを上回ると、Ｈレベル側駆動手段２２ａでは、比較手段１２ａの出力信号がＨレベルになる。比較手段１２ａの出力信号の立ち上がりエッジで、Ｄフリップフロップ１３ａの出力Ｑ及びＱＢは夫々Ｌレベル及びＨレベルからＨレベル及びＬレベルに変化する。この結果、シフトレジスタ１６ａは左シフト動作を行う左シフトモードに設定される。尚、時刻ｔ３−ｔ４間においても、出力パッド２３からの出力信号が基準電圧Ｖｃｃ＋ΔＶを上回っているため比較手段１２ａの出力信号がＨレベルとなっているが、これはＤフリップフロップ１３ａの動作には影響を与えない。
【０１０２】
時刻ｔ５において、プリバッファ２１への入力信号ＤＡＴＡがＨレベルからＬレベルに立ち下がると、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅは反転してＨレベルに立ち上がる。このとき、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ３については、ゲート電圧がＨレベルになりＯＦＦ状態になる。また、ＰＭＯＳトランジスタＰ０〜Ｐ２については、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２が全てＨレベルになるため、ゲート電圧がＨレベルとなりＯＦＦ状態になる。これに対し、Ｌレベル側駆動手段２２ｂでは、ＮＭＯＳトランジスタＮ３については、ゲート電圧がＨレベルになりＯＮ状態になる。また、ＮＭＯＳトランジスタＮ０〜Ｎ２については、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２が全てＨレベルになるため、ゲート電圧がＨレベルとなりＯＮ状態になる。この結果、出力パッド２３からの出力信号はＨレベルからＬレベルへ変化を開始する。
【０１０３】
更に、Ｈレベル側駆動手段２２ａでは、時刻ｔ５において、シフトレジスタ１６ａが、駆動信号Ｈ−ｄｒｉｖｅの立ち上がりエッジで、１ビットの左シフト動作を行い、その出力ＱＡ〜ＱＣをＬＬＬ→ＬＬＨに変化させる。ＱＣがＬ→Ｈとされたことにより、次回、出力バッファからＨレベルの信号が出力される時には、デマルチプレクサ１７ａの出力のうち駆動制御信号ｄｒｈ０がイネーブル（Ｌレベル）とされず、Ｈレベル側駆動手段２２ａ中のＰＭＯＳトランジスタＰ０はＯＦＦ状態のままとなる。つまり、Ｈレベル側の駆動力が減じられて、次回の出力時にリンギングによるオーバーシュートが軽減されるように作用する。
【０１０４】
時刻ｔ６〜ｔ７間において、出力パッド２３の出力信号に図７に実線で示すようなリンギングが発生し、第２基準電圧Ｖｓｓ−ΔＶを下回ると、Ｌレベル側駆動手段２２ｂでは、比較手段１２ｂの出力信号がＨレベルになる。比較手段１２ｂの出力信号の立ち上がりエッジで、Ｄフリップフロップ１３ｂの出力Ｑ及びＱＢは夫々Ｌレベル及びＨレベルからＨレベル及びＬレベルに変化する。この結果、シフトレジスタ１６ｂは左シフト動作を行う左シフトモードが設定される。尚、時刻ｔ８−ｔ９間においても、出力パッド２３からの出力信号が基準電圧Ｖｓｓ−ΔＶを下回っているため比較手段１２ｂの出力信号がＨレベルとなっているが、これはＤフリップフロップ１３ｂの動作には影響を与えない。
【０１０５】
時刻ｔ１０において、プリバッファ２１への入力信号ＤＡＴＡがＬレベルからＨレベルに立ち上がると、プリバッファ２１から出力される駆動信号Ｌ−ｄｒｉｖｅは反転してＨレベルからＬレベルに立ち下がる。このとき、Ｌレベル側駆動手段２２ｂでは、ＮＭＯＳトランジスタＮ３については、ゲート電圧がＬレベルになりＯＦＦ状態になる。また、ＮＭＯＳトランジスタＮ０〜Ｎ２については、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２が全てＬレベルであるため、ゲート電圧がＬレベルとなりＯＦＦ状態になる。これに対し、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ３はＯＮ状態となる。ここで、前回のＨレベルの信号出力の際（時刻ｔ５）、オーバーシュートが検出されたため、シフトレジスタ１６ａは１ビット左シフト動作を行っており、その出力信号はＱＡ〜ＱＣ＝ＬＬＨとなっている。このため、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２がＨＬＬとなり、Ｈレベル側駆動手段２２ａ中のＰＭＯＳトランジスタＰ０〜Ｐ３のうち、Ｐ０はＯＦＦ状態となり、Ｐ１、Ｐ２及びＰ３により出力パッド２３にＨレベルが出力される。これによって、出力信号が高電圧レベルの期間にオーバーシュートを検出した場合に、Ｈレベル側の駆動能力を下げた状態で出力信号を出力することができる。
【０１０６】
更に、Ｌレベル側駆動手段２２ｂでは、時刻ｔ１０において、シフトレジスタ１６ｂが、駆動信号Ｌ−ｄｒｉｖｅの立ち下がりエッジで１ビットの左シフト動作を行い、その出力ＱＡ〜ＱＣをＬＬＬ→ＬＬＨに変化させる。ＱＣがＬ→Ｈとされたことにより、次回、出力バッファからＬレベルの信号が出力される時には、デマルチプレクサ１７ｂの出力のうち駆動制御信号ｄｒｌ０がイネーブル（Ｈレベル）とされず、Ｌレベル側駆動手段２２ｂ中のＬレベル側駆動用ＮＭＯＳトランジスタＮ０はＯＦＦ状態のままとされる。つまり、Ｌレベル側の駆動力が減じられて、次回の出力時にリンギングが軽減されるように作用する。
【０１０７】
時刻ｔ１０〜ｔ１３において、Ｈレベル側の駆動能力が下げられているが、出力信号が所定レベル（Ｖｃｃ＋ΔＶ）を依然として超えている場合には、時刻ｔ１１〜ｔ１２間に比較手段１２ａから正のパルスが出力され、Ｄフリップフロップ１３ａがセット（Ｑ＝１、ＱＢ＝０）される。これにより、駆動信号Ｈ−ｄｒｉｖｅの立ち上がり時（時刻ｔ１３）にシフトレジスタ１６ａは１ビット左シフト動作を行って、その出力信号をＱＡ〜ＱＣ＝ＬＬＨ→ＬＨＨに変化させる。従って、次回、Ｈレベルが出力される時には、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２はＨＨＬとなり、Ｈレベル側駆動手段２２ａ中のＰＭＯＳトランジスタＰ０及びＰ１はＯＦＦ状態とされ、Ｐ２及びＰ３により出力パッド２３にＨレベルが出力される。つまり、依然としてオーバーシュートが検出される場合には、更にＨレベル側の駆動能力を下げた状態で出力信号を出力し、次回のＨレベルの出力時にリンギングを更に軽減するように作用する。
【０１０８】
時刻ｔ１３において、プリバッファ２１への入力信号ＤＡＴＡがＨレベルからＬレベルに立ち下がると、駆動信号Ｈ−ｄｒｉｖｅは反転してＨレベルに立ち上がる。このとき、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ０〜Ｐ３はＯＦＦ状態になる。ここで、前回のＬレベルの信号出力の際（時刻ｔ１０）、アンダーシュートが検出されたため、シフトレジスタ１６ｂは１ビット左シフト動作を行っており、その出力信号はＱＡ〜ＱＣ＝ＬＬＨとなっている。このため、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｈ２がＨＨＬとなり、Ｌレベル側駆動手段２２ｂ中のＮＭＯＳトランジスタのうち、ＮＭＯＳトランジスタＮ０はＯＦＦ状態となり、Ｎ１、Ｎ２及びＮ３により出力パッド２３にＬレベルが出力される。これによって、出力信号が低電圧レベルの期間にアンダーシュートを検出した場合に、Ｌレベル側の駆動能力を下げた状態で出力信号を出力することができる。
【０１０９】
時刻ｔ１３〜ｔ１６において、Ｌレベル側の駆動能力が下げられているが、出力信号が所定レベル（Ｖｓｓ−ΔＶ）を依然として下回っている場合には、時刻ｔ１４〜ｔ１５間に比較手段１２ｂから正のパルスが出力され、Ｄフリップフロップ１３ｂがセット（Ｑ＝１、ＱＢ＝０）される。これにより、駆動信号Ｌ−ｄｒｉｖｅの立ち下がり時（時刻ｔ１６）にシフトレジスタ１６ｂは１ビット左シフト動作を行ってその出力信号をＱＡ〜ＱＣ＝ＬＬＨ→ＬＨＨに変化させる。従って、次回、Ｌレベルが出力される時には、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２はＬＬＨとなり、Ｌレベル側駆動手段２２ｂ中のＮＭＯＳトランジスタＮ０及びＮ１はＯＦＦ状態とされ、Ｐ２及びＰ３により出力パッド２３にＬレベルが出力される。つまり、依然としてアンダーシュートが検出される場合には、更にＬレベル側の駆動能力を下げた状態で出力信号を出力し、次回のＬレベルの出力時にリンギングを更に軽減するように作用する。
【０１１０】
次に、オーバーシュート及びアンダーシュートが発生せず、出力バッファの駆動能力を上げる場合の動作を図８に基づいて説明する。
【０１１１】
時刻ｔ１６において、プリバッファ２１への入力信号ＤＡＴＡがＬレベルからＨレベルに立ち上がると、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅ（Ｌ−ｄｒｉｖｅ）は反転してＬレベルに立ち下がり、出力パッド２３の出力信号はＬレベルからＨレベルへ変化を開始する。このとき、Ｌレベル側駆動手段２２ｂでは、ＮＭＯＳトランジスタＮ０〜Ｎ３は全てＯＦＦ状態になる。これに対し、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ３はＯＮ状態となる。ここで、前回のＨレベルの信号出力の際（時刻ｔ１３）、シフトレジスタ１６ａは１ビット左シフト動作を行っており、その出力信号はＱＡ〜ＱＣ＝ＬＨＨとなっている。このため、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２がＨＨＬとなり、Ｈレベル側駆動手段２２ａ中のＰＭＯＳトランジスタＰ０〜Ｐ３のうち、Ｐ０及びＰ１はＯＦＦ状態となり、Ｐ２及びＰ３により出力パッド２３にＨレベルが出力される。
【０１１２】
尚、Ｈレベル側の駆動能力が更に下げられた結果、更にリンギングが軽減され、出力パッド２３の出力信号が所定レベル（Ｖｃｃ＋ΔＶ）を超えていない場合には、時刻ｔ１６〜ｔ１７間に比較手段１２ａから正のパルスは出力されない。即ち、Ｄフリップフロップ１３ａはリセット（Ｑ＝０、ＱＢ＝１）状態から変化せず、シフトレジスタ１６ａのＳ１、Ｓ０端子には夫々Ｌレベル及びＨレベルが印加されて右シフトモードに設定される。これにより、駆動信号Ｈ−ｄｒｉｖｅの立ち上がり時（時刻ｔ１７）にシフトレジスタ１６ａは１ビット右シフト動作を行って、その出力信号をＱＡ〜ＱＣ＝ＬＨＨ→ＬＬＨに変化させる。従って、次回、出力バッファからＨレベルが出力される時には、デマルチプレクサ１７ａの駆動制御信号ｄｒｈ０〜ｄｒｈ２はＨＬＬとなり、Ｈレベル側駆動手段２２ａ中のＰＭＯＳトランジスタＰ０はＯＦＦ状態とされ、Ｐ１、Ｐ２及びＰ３により出力パッド２３にＨレベルが出力される。つまり、Ｈレベル側の駆動能力を上げる方向に転じ、次回の出力時にリンギングは増加するがスルーレートが改善されるように作用する。
【０１１３】
時刻ｔ１７において、プリバッファ２１への入力信号ＤＡＴＡがＨレベルからＬレベルに立ち下がると、駆動信号Ｈ−ｄｒｉｖｅは反転してＬレベルからＨレベルに立ち上がり、出力パッド２３の出力信号はＨレベルからＬレベルへ変化を開始する。このとき、Ｈレベル側駆動手段２２ａでは、ＰＭＯＳトランジスタＰ０〜Ｐ３はＯＦＦ状態になる。これに対し、Ｌレベル側駆動手段２２ｂでは、ＮＭＯＳトランジスタＮ３はＯＮ状態となる。ここで、前回のＬレベルの信号出力の際（時刻ｔ１６）にシフトレジスタ１６ｂは１ビット左シフト動作を行っているため、その出力信号はＱＡ〜ＱＣ＝ＬＨＨとなっている。このため、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２がＬＬＨとなり、Ｌレベル側駆動手段２２ｂ中のＮＭＯＳトランジスタのうち、ＮＭＯＳトランジスタＮ０及びＮ１はＯＦＦ状態のままとされ、ＮＭＯＳトランジスタＮ２及びＮ３により出力パッド２３にＬレベルが出力される。
【０１１４】
尚、Ｌレベル側の駆動能力が更に下げられた結果、更にリンギングが軽減され、出力パッド２３の出力信号が所定レベル（Ｖｓｓ−ΔＶ）を下回っていない場合には、時刻ｔ１７〜ｔ１８間に比較手段１２ｂから正のパルスは出力されない。即ち、Ｄフリップフロップ１３ｂはリセット（Ｑ＝０、ＱＢ＝１）状態から変化せず、シフトレジスタ１６ｂのＳ１、Ｓ０端子には夫々Ｌレベル及びＨレベルが印加されて右シフトモードに設定される。これにより、駆動信号Ｌ−ｄｒｉｖｅの立ち下がり時（ｔ１８）にシフトレジスタ１６ｂは１ビット右シフト動作を行って、その出力信号をＱＡ〜ＱＣ＝ＬＨＨ→ＬＬＨに変化させる。従って、次回、出力バッファからＬレベルが出力される時には、デマルチプレクサ１７ｂの駆動制御信号ｄｒｌ０〜ｄｒｌ２はＬＨＨとなり、Ｌレベル側駆動手段２２ｂ中のＮＭＯＳトランジスタＮ０はＯＦＦ状態とされ、Ｎ１、Ｎ２及びＮ３により出力パッド２３にＨレベルが出力される。つまり、Ｌレベル側の駆動能力を上げる方向に転じ、次回の出力時にリンギングは増加するがスルーレートが改善されるように作用する。
【０１１５】
以上、本発明に係るスルーレート制御装置及び出力バッファによれば、Ｈレベルを出力する場合には、出力信号の電圧レベルが所定のレベルを超えるリンギングが検出されると、次回の出力時のＨレベル側の駆動能力を所定分減少させる。同様に、Ｌレベルを出力する場合には、出力信号の電圧レベルが所定レベルを下回るリンギングが検知されると、次回の出力時のＬレベル側の駆動能力を所定分減少させる。また、所定レベルを超える（下回る）リンギングが検知されない場合には次回の出力時の駆動能力を所定分増加させて、必要以上にスルーレートが劣化するのを防止する。
【０１１６】
次に、本発明に係る情報処理装置の一実施形態について図面を基に説明する。
【０１１７】
図９は、本発明に係る出力バッファを用いた情報処理装置３０の一実施形態における基本構成を示している。図９に示すように、情報処理装置３０は、制御手段としてのＣＰＵ３１（演算処理装置）と、６４Ｍビットフラッシュメモリ３２と、１６ＭビットＳＲＡＭ３３と、８ビットのパラレルポートとしての出力ポート３４とを有しており、夫々の内部に本発明に係る出力バッファ（例えば図２の出力バッファ２０）を備えている。尚、本実施形態において、ＣＰＵ３１のメモリ空間は１６Ｍバイトであり、バス幅は１６ビットである。
【０１１８】
図１０は、ＣＰＵ３１におけるメモリ空間のマッピング例を１６進数を用いて示している。メモリ空間のうち、００００００Ｈ〜１ＦＦＦＦＦＨの２Ｍバイトに１６ＭビットＳＲＡＭ３３が配置され、８０００００Ｈ〜ＦＦＦＦＦＦＨの８Ｍバイトに６４Ｍビットフラッシュメモリ３２が配置されている。また、８ビットパラレルポート３４は、Ｉ／Ｏ空間の下位バイト（リトルエンディアンの場合）０Ｈに配置されている。
【０１１９】
また、ＣＰＵ３１は、アドレス選択信号Ａ０〜Ａ２３と、メモリ読み出し信号ＯＥ＃と、メモリ書き込み信号ＷＥ＃と、Ｉ／Ｏ読み出し信号ＩＯＲ＃と、Ｉ／Ｏ書き込み信号ＩＯＷ＃とを出力する。更に、データ信号Ｄ０〜Ｄ１５は、ＣＰＵ３１が６４Ｍビットフラッシュメモリ３２等に書き込みを行う場合には、ＣＰＵ３１から見ると出力信号となり、ＣＰＵ３１が６４Ｍビットフラッシュメモリ３２等から読み出しを行う場合には、ＣＰＵ３１から見ると入力信号となる。ＣＰＵ３１は、これらの信号を適切に制御することにより命令を読み込んで実行し、メモリ上のデータのプロセシング、及びＩ／Ｏ信号の入力によって外部からデータ（例えばセンサ出力）を取り込んだり、パワー素子のＯＮ／ＯＦＦによるモータの制御等を行う。尚、“＃”は、これが付加された信号がＬレベルでイネーブルであること及び論理式において否定を示す符号として用いている。
【０１２０】
本実施形態の情報処理装置３０は、ＣＰＵ３１から出力される制御信号（アドレス選択信号Ａ０〜Ａ２３、メモリ読み出し信号ＯＥ＃、メモリ書き込み信号ＷＥ＃、Ｉ／Ｏ読み出し信号ＩＯＲ＃、Ｉ／Ｏ書き込み信号ＩＯＷ＃）を出力するＣＰＵ３１内部の出力バッファとして、図２に示す出力バッファ２０を備えている。また、データ信号Ｄ０〜Ｄ７は、ＣＰＵ３１から８ビットパラレルポート３４に対しては出力信号であると共に、ＣＰＵ３１、６４Ｍビットフラッシュメモリ３２及び１６ＭビットＳＲＡＭ３３に対しては入出力信号であるから、ＣＰＵ３１、６４Ｍビットフラッシュメモリ３２及び１６ＭビットＳＲＡＭ３３内部にはデータ信号Ｄ０〜Ｄ１５を入出力する入出力バッファが設けられる。
【０１２１】
ここで、例えば、本発明に係る出力バッファをＣＰＵ３１に適用する場合には、図１１に示すように、ＣＰＵ３１から見てデータ信号Ｄ０〜Ｄ１５が出力信号であることを示す出力識別信号Ｏ／Ｉ＃と、ＣＰＵ３１から外部へ出力すべきデータＤＯとを用いて（“＊”及び“＋”は夫々論理積及び論理和を表す。）、以下の論理式を満たすプリバッファを設ける。
【０１２２】
［数１］
Ｈ−ｄｒｉｖｅ＝＃（ＤＯ＊Ｏ／Ｉ＃）
Ｌ−ｄｒｉｖｅ＝＃（ＤＯ＋＃（Ｏ／Ｉ＃））
【０１２３】
この論理式１を満たすプリバッファ２１ａを、図２に示す出力バッファ２０におけるプリバッファ２１の代わりに設けることによって、図２に示す出力バッファ２０を入出力バッファとして機能させることができる。これにより、入出力バッファについても、本発明に係る出力バッファを適用してリンギング改善効果を得ることが可能である。
【０１２４】
具体的には、図１１に示すように、プリバッファ２１ａは、ＮＡＮＤゲートとＮＯＲゲートとを有している。ＮＡＮＤゲートの一方の入力端子にはデータ信号ＤＯが入力され、他方の入力端子には出力識別信号Ｏ／Ｉ＃が入力されており、出力端子から駆動信号Ｈ−ｄｒｉｖｅが出力される。また、ＮＯＲゲートの一方の入力端子にはデータ信号ＤＯが入力され、他方の入力端子には出力識別信号Ｏ／Ｉ＃が反転されて入力されており、出力端子から駆動信号Ｌ−ｄｒｉｖｅが出力される。
【０１２５】
出力識別信号Ｏ／Ｉ＃がＨレベルである場合には、ＮＡＮＤゲートとＮＯＲゲートは共にインバータとして機能し、ＤＯの反転をＨ−ｄｒｉｖｅ及びＬ−ｄｒｉｖｅ（この場合、Ｈ−ｄｒｉｖｅ＝Ｌ−ｄｒｉｖｅ）として夫々出力する。即ち、データ信号ＤＯがＨレベルである場合には、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅ及びＬ−ｄｒｉｖｅはＬレベルとなる。また、データ信号ＤＯがＬレベルである場合には、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅ及びＬ−ｄｒｉｖｅはＨレベルとなる。これらの場合、図２に示すプリバッファ２１の代りにプリバッファ２１ａを設けた出力バッファは、Ｈ−ｄｒｉｖｅがＬレベルのときにＰＭＯＳトランジスタＰ０〜Ｐ３が駆動され、Ｌ−ｄｒｉｖｅがＨレベルのときにＮＭＯＳトランジスタＮ０〜Ｎ３が駆動されて、出力バッファとして機能する。
【０１２６】
また、出力識別信号Ｏ／Ｉ＃がＬレベルである場合には、データ信号ＤＯがＨレベルであってもＬレベルであっても、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅはＨレベルとなり、駆動信号Ｌ−ｄｒｉｖｅはＬレベルとなる。この場合、図２に示すプリバッファ２１の代りにプリバッファ２１ａを設けた出力バッファは、駆動用の全トランジスタが駆動されず、即ち、ＰＭＯＳトランジスタＰ０〜Ｐ３及びＮＭＯＳトランジスタＮ０〜Ｎ３が共に駆動されず、入力バッファとして機能する。
【０１２７】
以上により、本実施形態の出力バッファによれば、出力信号の立ち上がり及び立ち下りにリンギングが発生した場合に、これを自動的に検出して、Ｈレベル側スルーレート制御装置１０ａ及びＬレベル側スルーレート制御装置１０ｂからの駆動制御信号によって、段階的に複数のＰＭＯＳトランジスタからなるＨレベル側駆動手段２２ａ及び複数のＮＭＯＳトランジスタからなるＬレベル側駆動手段２２ｂの駆動能力を減少させるように制御する。また、出力信号の立ち上がり及び立ち下りにリンギングが発生しない場合には、Ｈレベル側スルーレート制御装置１０ａ及びＬレベル側スルーレート制御装置１０ｂからの駆動制御信号によって、段階的にＨレベル側駆動手段２２ａ及びＬレベル側駆動手段２２ｂの駆動能力を増加させるように制御する。これにより、ダンピング抵抗、逆バイアス、フェライトビーズ等の部品を用いる必要がないので、製造コストや実装面積を増大させることがない。また、自働的に出力信号におけるリンギングの有無を検出して、それに応じて自律的に駆動手段の駆動能力を変化させるため、外部から駆動能力の調整設定を行う必要がなく、自働的に誤動作を防ぐことができる。
【０１２８】
尚、上記実施形態では、スルーレート制御装置１０に用いられる比較手段１２として差動増幅器を用いているが、比較手段１２の代わりに他の差動増幅器を用いてもよい。また、出力バッファ２０に用いられる駆動手段であるＨレベル側駆動用トランジスタＰ０〜Ｐ３及びＬレベル側駆動用トランジスタＮ０〜Ｎ３として、夫々ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いたが、デマルチプレクサ１７ａ及び１７ｂの論理を適切に選択することにより、駆動トランジスタを全て同一導電型とすることもできる。また、駆動トランジスタは、バイポーラ及びＢｉ−ＣＭＯＳプロセス等に係るものでも良い。更に、駆動手段は、トランジスタのみによって構成する必要はなく、トランジスタ＋負荷抵抗、オープンドレイン（オープンコレクタ）、トーテムポール等の形式であってもよい。また、Ｈレベル側駆動手段及びＬレベル側駆動手段の一方のみに本発明のスルーレート制御装置１０を設けるようにしても良い。更に、本実施形態にあっては、シフトレジスタ１６ａ、１６ｂの出力ビット数を「３」としたが、これに限定されるものではない。チップレイアウト、制御性等、他の事情を勘案して適宜変更することが望ましい。
【０１２９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載及び技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願及び文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【０１３０】
【図１】本発明に係るスルーレート制御装置の一実施形態を示すブロック図
【図２】本発明に係る出力バッファの一実施形態を示すブロック図
【図３】Ｈレベル側スルーレート制御装置の構成を示すブロック図
【図４】Ｌレベル側スルーレート制御装置の構成を示すブロック図
【図５】Ｈレベル側スルーレート制御装置の動作時における各信号を示すタイミングチャート
【図６】Ｌレベル側スルーレート制御装置の動作時における各信号を示すタイミングチャート
【図７】本発明に係る出力バッファの動作時における各信号を示すタイミングチャート
【図８】本発明に係る出力バッファの動作時における各信号を示すタイミングチャート
【図９】本発明に係る情報処理装置の一実施形態を示すブロック図
【図１０】本発明に係る情報処理装置におけるメモリ空間のマッピング図
【図１１】本発明に係る情報処理装置の入出力バッファに設けられるプリバッファの概略構成を示す回路図
【図１２】従来技術に係る出力バッファの入出力信号波形を示す波形図
【図１３】従来技術に係る出力バッファの概略構成を示すブロック図
【図１４】従来技術に係る出力バッファにおけるＨレベル側イネーブル期間調整回路の一回路構成を示すブロック図
【図１５】従来技術に係る出力バッファにおけるＬレベル側イネーブル期間調整回路の一回路構成を示すブロック図
【図１６】従来技術に係るＨレベル側イネーブル期間調整回路におけるパルスディレイ調整回路の一回路構成を示すブロック図
【図１７】従来技術に係るＬレベル側イネーブル期間調整回路におけるパルスディレイ調整回路の一回路構成を示すブロック図
【図１８】従来技術に係るＨレベル側イネーブル期間調整回路における動作の一例を示す内部信号のタイミングチャート
【図１９】従来技術に係る出力バッファの出力特性の一例を示すグラフ
【符号の説明】
【０１３１】
１０                    スルーレート制御装置
１０ａ                  Ｈレベル側スルーレート制御装置
１０ｂ                  Ｌレベル側スルーレート制御装置
１１、１１ａ、１１ｂ    基準電圧発生手段
１２、１２ａ、１２ｂ    比較手段
１３                    記憶手段
１３ａ、１３ｂ          Ｄフリップフロップ
１４ａ、１４ｂ          ＯＲゲート
１５ａ、１５ｂ          ディレイ
１６ａ、１６ｂ          シフトレジスタ
１７                    分配手段
１７ａ、１７ｂ          デマルチプレクサ
２０                    出力バッファ
２１、２１ａ            プリバッファ
２２ａ                  Ｈレベル側駆動手段
２２ｂ                  Ｌレベル側駆動手段
２３                    出力パッド
３０                    情報処理装置
３１                    ＣＰＵ
３２                    ６４Ｍビットフラッシュメモリ
３３                    １６ＭビットＳＲＡＭ
３４                    ８ビットパラレルポート
Ｐ０、Ｐ１、Ｐ２、Ｐ３  ＰＭＯＳトランジスタ
Ｎ０、Ｎ１、Ｎ２、Ｎ３  ＮＭＯＳトランジスタ
【図１】
2006203568.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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