(57)【要約】  【課題】  キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止する。  【解決手段】  半導体基板１００上の第１の層間絶縁膜１０６の上に形成され第２の層間絶縁膜１０９に、キャパシタ領域となる凹部１１０が形成されている。凹部１１０内に下部電極（第２のポリシリコン膜４１２及びＨＳＧ膜４１３）が形成されていると共に該下部電極上に容量絶縁膜となる酸化タンタル膜１１５及び上部電極となる第１の窒化チタン膜が形成されている。当該上部電極及び上層配線１２４のそれぞれと接続するプレートコンタクト１２０が、第１の層間絶縁膜１０６中に形成されたプラグ１０７Ｃを介して、半導体基板１００の表面部のＮ型不純物拡散層１０５と電気的に接続されている。【選択図】      図５
2006203129.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され且つキャパシタ領域となる凹部を有する第２の絶縁膜と、
前記凹部内に形成された下部電極と、
前記下部電極の上に形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極と、
前記第１の絶縁膜及び前記第２の絶縁膜に形成され、前記半導体基板と前記上部電極とを電気的に接続する導電部とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板の表面部に設けられた不純物層と、
前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された配線とをさらに備え、
前記導電部は、
前記不純物層と接続するように前記第１の絶縁膜に形成された第１のプラグと、
前記第１のプラグ、前記上部電極及び前記配線のそれぞれと接続するように前記第２の絶縁膜及び前記第３の絶縁膜に形成された第２のプラグとから構成されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板の表面部に設けられた不純物層と、
前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された配線とをさらに備え、
前記導電部は、
前記不純物層、前記上部電極及び前記配線のそれぞれと接続するように前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜に形成されたプラグであることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板の表面部に設けられた不純物層をさらに備え、
前記導電部は、
前記不純物層と接続するように前記第１の絶縁膜に形成されたプラグと、
前記第２の絶縁膜に設けられた他の凹部内に前記プラグと接続するように形成されたダミー下部電極とから構成され、
前記上部電極は、前記容量絶縁膜を介することなく前記ダミー下部電極の上にも形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体基板の表面部に設けられた不純物層と、
前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された配線とをさらに備え、
前記導電部は、
前記不純物層と接続するように前記第１の絶縁膜に形成された第１のプラグと、
前記第２の絶縁膜に設けられた他の凹部内に前記第１のプラグと接続するように形成されたダミー下部電極と、
前記ダミー下部電極、前記上部電極及び前記配線のそれぞれと接続するように少なくとも前記第３の絶縁膜に形成された第２のプラグとから構成され、
前記容量絶縁膜及び前記上部電極は前記ダミー下部電極の上にも形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記不純物層と接続する第１のプラグを形成する工程と、
前記第１のプラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、キャパシタ領域となる凹部を形成する工程と、
前記凹部内に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜に、前記第１のプラグ及び前記上部電極のそれぞれと接続する第２のプラグを形成する工程と、
前記第３の絶縁膜の上に、前記第２のプラグと接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、キャパシタ領域となる凹部を形成する工程と、
前記凹部内に下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜に、前記不純物層及び前記上部電極のそれぞれと接続するプラグを形成する工程と、
前記第３の絶縁膜の上に、前記プラグと接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記不純物層と接続するプラグを形成する工程と、
前記プラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、キャパシタ領域となる凹部と、前記プラグに到達する他の凹部とを形成する工程と、
前記凹部内に下部電極を形成すると共に前記他の凹部内に前記プラグと接続するダミー下部電極を形成する工程と、
前記下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上及び前記ダミー下部電極の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の表面部に不純物層を形成する工程と、
前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記不純物層と接続する第１のプラグを形成する工程と、
前記第１のプラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、キャパシタ領域となる凹部と、前記第１のプラグに到達する他の凹部とを形成する工程と、
前記凹部内に下部電極を形成すると共に前記他の凹部内に前記第１のプラグと接続するダミー下部電極を形成する工程と、
前記下部電極の上及び前記ダミー下部電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
少なくとも前記第３の絶縁膜に、前記ダミー下部電極及び前記上部電極のそれぞれと接続する第２のプラグを形成する工程と、
前記第３の絶縁膜の上に、前記第２のプラグと接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、スタック型キャパシタを備えた半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置に対して、微細化及び高集積化のためにメモリセル面積を縮小させることと、メモリセルキャパシタの単位占有面積当たり静電容量を増大させることとが要請されている。これらの要求に応えるために、様々なキャパシタ構造が提案されている。特に、スタック型キャパシタにおいては、その構成上、キャパシタの電極間対向面積を増大させることが容易であるので、半導体装置の集積化に伴い素子が微細化された場合でも、キャパシタ容量の確保が可能となる。このため、半導体装置の集積化に伴ってスタック型キャパシタが多く用いられるようになってきた。
【０００３】
以下、従来の半導体装置の製造方法について図面を参照しながら説明する。
【０００４】
図２０（ａ）〜（ｃ）、図２１（ａ）〜（ｃ）、図２２（ａ）〜（ｃ）、図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）は、従来のスタック型キャパシタを備えた半導体装置の製造方法の各工程を示す断面図である。
【０００５】
まず、図２０（ａ）に示すように、通常のシリコン基板５０上にシャロートレンチ分離領域１を形成する。次に、シリコン基板５０上にゲート絶縁膜（図示省略）及び第１のポリシリコン膜を順次堆積した後、リソグラフィー法及びエッチング技術により該第１のポリシリコン膜をパターニングしてゲート電極２を形成する。次に、ゲート電極２をマスクとして、イオン注入法によりｎ型不純物であるリン（Ｐ）をシリコン基板５０に注入し、それによってＬＤＤ（lightly doped drain ）領域４を形成する。その後、ゲート電極２の側面に絶縁膜からなるサイドウォール３を形成した後、ゲート電極２の上を含むシリコン基板５０の上に第１の層間絶縁膜５を形成し、その後、第１の層間絶縁膜５の表面を平坦化する。
【０００６】
次に、図２０（ｂ）に示すように、第１の層間絶縁膜５にＬＤＤ領域４に到達する複数のコンタクトホールを形成した後、各コンタクトホールの内部に、キャパシタ下部電極と接続されるプラグ６Ａ及び配線（ビット線）と接続されるプラグ６Ｂを形成する。
【０００７】
次に、図２０（ｃ）に示すように、プラグ６Ａ及び６Ｂの上を含む第１の層間絶縁膜５の上にシリコンナイトライド膜７及び第２の絶縁膜８を順次堆積する。その後、第２の層間絶縁膜８及びシリコンナイトライド膜７をエッチングすることにより、キャパシタ領域となる凹部９を形成する。ここで、凹部９の底部にはプラグ６Ａの上面が露出する。
【０００８】
次に、図２１（ａ）に示すように、凹部９を含む第２の層間絶縁膜８の上に、リン（Ｐ）等のｎ型不純物をドープした第２のポリシリコン膜１０を堆積する。次に、第２のポリシリコン膜１０の上にアモルファスシリコン膜１１を堆積する。
【０００９】
次に、図２１（ｂ）に示すように、減圧雰囲気中でアモルファスシリコン膜１１の表面にモノシラン（ＳｉＨ4 ）を供給しながらシリコン基板５０に対して熱処理を行なうことにより、アモルファスシリコン膜１１を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、第２のポリシリコン膜１０上にＨＳＧ（hemi spherical grained）膜１２が形成される。さらに、フォスフィン（ＰＨ3 ）を含むガス雰囲気中でシリコン基板５０に対して例えば７００℃の温度で６分間程度の熱処理を行なうことにより、ＨＳＧ膜１２にＰ（リン）をドープする。このＰがドープされたＨＳＧ膜１２が、キャパシタの下部電極として利用される。
【００１０】
次に、図２１（ｃ）に示すように、ＨＳＧ膜１２上にレジストを塗布した後、該レジストに対して全面露光及び現像を行なうことにより、キャパシタ領域となる凹部９内のみにレジスト膜１３を選択的に残存させる。
【００１１】
次に、図２２（ａ）に示すように、レジスト膜１３をマスクとして、ＨＳＧ膜１２及び第２のポリシリコン膜１０に対してドライエッチング法により異方性エッチングを行なった後、レジスト膜１３を除去する。これにより、凹部９内のみに、下部電極となるＨＳＧ膜１２及び第２のポリシリコン膜１０を残すことができる。ここで、凹部９内の第２のポリシリコン膜１０はプラグ６Ａと接続する。
【００１２】
次に、図２２（ｂ）に示すように、基板全面に亘って酸化タンタル膜１４を堆積した後、当該酸化タンタル膜１４に対して例えば８００℃の温度で６０秒間程度のアニールを酸素雰囲気中で行なうことにより、酸化タンタル膜１４を多結晶化させる。続いて、原料ガスとして塩化チタン（ＴｉＣｌ4 ）及びアンモニア（ＮＨ3 ）を用いたＣＶＤ（chemical vapor deposition ）法により、酸化タンタル膜１４上に第１の窒化チタン膜１５を堆積する。
【００１３】
次に、図２２（ｃ）に示すように、酸化タンタル膜１４及び第１の窒化チタン膜１５をパターニングすることによって、下部電極（ＨＳＧ膜１２及び第２のポリシリコン膜１０）の上に容量絶縁膜及び上部電極を形成し、それによってキャパシタを完成させる。尚、上部電極となる第１の窒化チタン膜１５は、プレートコンタクトを取るために、キャパシタ領域となる凹部９の近傍の第２の層間絶縁膜８の上まで延びている。
【００１４】
その後、上部電極となる第１の窒化チタン膜１５の上を含む第２の層間絶縁膜８の上に、第３の層間絶縁膜１６をプラズマＣＶＤ法により堆積した後、第３の層間絶縁膜１６の表面を平坦化する。
【００１５】
次に、図２３（ａ）に示すように、第３の層間絶縁膜１６、第２の層間絶縁膜８及びシリコンナイトライド膜７をエッチングすることによって、プラグ６Ｂ上に到達するビットラインコンタクトホール１７、及び第１の窒化チタン膜１５上に到達するプレートコンタクトホール１８を形成する。
【００１６】
次に、図２３（ｂ）に示すように、第３の層間絶縁膜１６上並びにビットラインコンタクトホール１７及びプレートコンタクトホール１８のそれぞれの内部に、密着層となる第２の窒化チタン膜１９をＣＶＤ法により堆積する。
【００１７】
次に、図２４（ａ）に示すように、ビットラインコンタクトホール１７及びプレートコンタクトホール１８が完全に埋まるように、第２の窒化チタン膜１９上にタングステン膜２０をＣＶＤ法により堆積する。
【００１８】
次に、図２４（ｂ）に示すように、ビットラインコンタクトホール１７及びプレートコンタクトホール１８のそれぞれの外側の第２の窒化チタン膜１９及びタングステン膜２０、つまり第３の層間絶縁膜１６上の不要な第２の窒化チタン膜１９及びタングステン膜２０を研磨により除去する。これにより、ビットラインコンタクトホール１７の内部に、第２の窒化チタン膜１９及びタングステン膜２０からなり且つプラグ６Ｂと接続するビットラインコンタクト２１を形成すると共に、プレートコンタクトホール１８の内部に、第２の窒化チタン膜１９及びタングステン膜２０からなり且つ上部電極となる第１の窒化チタン膜１５と接続するプレートコンタクト２２を形成する。その後、第３の層間絶縁膜１６の上に、ビットラインコンタクト２１及びプレートコンタクト２２のそれぞれと接続する配線層２３を形成する。これにより、ＤＲＡＭメモリセルが完成する。
【特許文献１】特開２００２−１９８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述した従来の半導体装置及びその製造方法においては、以下のような問題点があった。
【００２０】
すなわち、キャパシタ形成後に上部電極となる第１の窒化チタン膜１５上にプレートコンタクトホール１８を開口するためのエッチング工程、第２の窒化チタン膜１９の堆積工程又は配線層２１の形成工程等で用いられるプラズマにより、上部電極となる第１の窒化チタン膜１５には電荷が蓄積される。このとき、第１の窒化チタン膜１５はシリコン基板５０と電気的に接続されていないため、第１の窒化チタン膜１５に蓄積された電荷は、容量絶縁膜として用いている酸化タンタル膜１４を唯一の経路としてシリコン基板５０に流れ込むことになる。その結果、酸化タンタル膜１４にダメージが加わるため、キャパシタの電荷保持特性及び信頼性等の特性に著しい劣化が生ずるという問題が生じる。
【００２１】
図２５は、キャパシタリーク電流のプレート電圧（上部電極印加電圧）依存性を示す図である。図２５において、横軸は上部電極に印加される電圧（＋はプレート側が高電位、−はプレート側が低電位）を表し、縦軸は、容量絶縁膜である酸化タンタル膜１４を通って上部電極から下部電極に流れるリーク電流を表す。
【００２２】
図２５に示すように、上部電極形成直後（つまり第１の窒化チタン膜１５のエッチング直後）のキャパシタリーク電流特性と比較して、配線層２１を形成した後のキャパシタリーク電流特性においては明らかなリーク電流量の増大が見られる。
【００２３】
前記に鑑み、本発明は、キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成され且つキャパシタ領域となる凹部を有する第２の絶縁膜と、前記凹部内に形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極と、前記第１の絶縁膜及び前記第２の絶縁膜に形成され、前記半導体基板と前記上部電極とを電気的に接続する導電部とを備えている。
【００２５】
本発明の半導体装置において、前記半導体基板の表面部に設けられた不純物層と、前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成された配線とをさらに備え、前記導電部は、前記不純物層と接続するように前記第１の絶縁膜に形成された第１のプラグと、前記第１のプラグ、前記上部電極及び前記配線のそれぞれと接続するように前記第２の絶縁膜及び前記第３の絶縁膜に形成された第２のプラグとから構成されてもよい。
【００２６】
本発明の半導体装置において、前記半導体基板の表面部に設けられた不純物層と、前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成された配線とをさらに備え、前記導電部は、前記不純物層、前記上部電極及び前記配線のそれぞれと接続するように前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜に形成されたプラグであってもよい。
【００２７】
本発明の半導体装置において、前記半導体基板の表面部に設けられた不純物層をさらに備え、前記導電部は、前記不純物層と接続するように前記第１の絶縁膜に形成されたプラグと、前記第２の絶縁膜に設けられた他の凹部内に前記プラグと接続するように形成されたダミー下部電極とから構成され、前記上部電極は、前記容量絶縁膜を介することなく前記ダミー下部電極の上にも形成されていてもよい。
【００２８】
本発明の半導体装置において、前記半導体基板の表面部に設けられた不純物層と、前記上部電極の上及び前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成された配線とをさらに備え、前記導電部は、前記不純物層と接続するように前記第１の絶縁膜に形成された第１のプラグと、前記第２の絶縁膜に設けられた他の凹部内に前記第１のプラグと接続するように形成されたダミー下部電極と、前記ダミー下部電極、前記上部電極及び前記配線のそれぞれと接続するように少なくとも前記第３の絶縁膜に形成された第２のプラグとから構成され、前記容量絶縁膜及び前記上部電極は前記ダミー下部電極の上にも形成されていてもよい。
【００２９】
本発明に係る第１の半導体装置の製造方法は、半導体基板の表面部に不純物層を形成する工程と、前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記不純物層と接続する第１のプラグを形成する工程と、前記第１のプラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、キャパシタ領域となる凹部を形成する工程と、前記凹部内に下部電極を形成する工程と、前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程と、前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第３の絶縁膜に、前記第１のプラグ及び前記上部電極のそれぞれと接続する第２のプラグを形成する工程と、前記第３の絶縁膜の上に、前記第２のプラグと接続する配線を形成する工程とを備えている。
【００３０】
本発明に係る第２の半導体装置の製造方法は、半導体基板の表面部に不純物層を形成する工程と、前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、キャパシタ領域となる凹部を形成する工程と、前記凹部内に下部電極を形成する工程と、前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程と、前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜に、前記不純物層及び前記上部電極のそれぞれと接続するプラグを形成する工程と、前記第３の絶縁膜の上に、前記プラグと接続する配線を形成する工程とを備えている。
【００３１】
本発明に係る第３の半導体装置の製造方法は、半導体基板の表面部に不純物層を形成する工程と、前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記不純物層と接続するプラグを形成する工程と、前記プラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、キャパシタ領域となる凹部と、前記プラグに到達する他の凹部とを形成する工程と、前記凹部内に下部電極を形成すると共に前記他の凹部内に前記プラグと接続するダミー下部電極を形成する工程と、前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上及び前記ダミー下部電極の上に上部電極を形成する工程とを備えている。
【００３２】
本発明に係る第４の半導体装置の製造方法は、半導体基板の表面部に不純物層を形成する工程と、前記不純物層の上を含む前記半導体基板の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記不純物層と接続する第１のプラグを形成する工程と、前記第１のプラグの上を含む前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、キャパシタ領域となる凹部と、前記第１のプラグに到達する他の凹部とを形成する工程と、前記凹部内に下部電極を形成すると共に前記他の凹部内に前記第１のプラグと接続するダミー下部電極を形成する工程と、前記下部電極の上及び前記ダミー下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程と、前記上部電極の上及び前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、少なくとも前記第３の絶縁膜に、前記ダミー下部電極及び前記上部電極のそれぞれと接続する第２のプラグを形成する工程と、前記第３の絶縁膜の上に、前記第２のプラグと接続する配線を形成する工程とを備えている。
【発明の効果】
【００３３】
本発明によれば、半導体装置の製造中においてもキャパシタ上部電極が半導体基板と電気的に接続されるため、上部電極に蓄積された電荷が容量絶縁膜を通って半導体基板に流れ込む事態を回避できる。従って、上部電極形成後に容量絶縁膜に加わるプロセスダメージを低減することができるので、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止することができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３５】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３６】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１００上にシャロートレンチ分離領域１０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御のために、ｐ型不純物、例えばボロン（Ｂ）をエネルギー１５ｋｅＶ、ドーズ量８×１０12／ｃｍ2 程度で半導体基板１００に注入する。次に、半導体基板１００上に、例えば厚さ７．５ｎｍのゲート絶縁膜（図示省略）及び例えば厚さ２００ｎｍの第１のポリシリコン膜を順次堆積した後、リソグラフィー法及びドライエッチング法により該第１のポリシリコン膜をパターニングしてゲート電極１０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示省略）を形成した後、該レジスト膜及びゲート電極１０２をマスクとして、イオン注入法によりｎ型不純物、例えばリン（Ｐ）をエネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2 程度で半導体基板１００に注入し、それによって、メモリセルトランジスタのソース・ドレイン領域（Ｎ型）となるＬＤＤ領域１０４を形成すると共にＮ型の不純物拡散層１０５を形成する。尚、ＬＤＤ領域１０４と不純物拡散層１０５との間にはシャロートレンチ分離領域１０１が介在する。
【００３７】
その後、半導体基板１００上の全面に亘って例えばＴＥＯＳ膜等の絶縁膜をＣＶＤ法により堆積した後、該絶縁膜に対して異方性ドライエッチング法によるエッチングを行なうことにより、ゲート電極１０２の側面に絶縁性サイドウォール１０３を形成する。次に、半導体基板１００の上に全面に亘って、例えばＮＳＧ（Non-doped Silicate Glass）膜等からなる厚さ８００ｎｍ程度の第１の層間絶縁膜１０６をＣＶＤ法により形成する。その後、ＣＭＰ（chemical mechanical polishing ）法により第１の層間絶縁膜１０６を厚さ２００ｎｍ程度研磨して第１の層間絶縁膜１０６の表面を平坦化する。
【００３８】
次に、図１（ｂ）に示すように、リソグラフィー法及びドライエッチング法により第１の層間絶縁膜１０６に、ＤＲＡＭセルトランジスタのＬＤＤ領域１０４に到達する複数のコンタクトホール及び不純物拡散層１０５に到達するコンタクトホールを形成する。その後、ＬＤＤ領域１０４に到達する各コンタクトホールの内部に、キャパシタ下部電極と接続されるプラグ１０７Ａ及び配線（ビット線）と接続されるプラグ１０７Ｂを形成すると共に、不純物拡散層１０５に到達するコンタクトホールの内部に、キャパシタ上部電極と接続されるプラグ１０７Ｃを形成する。尚、プラグ１０７Ａ〜１０７Ｃの具体的な形成方法は以下の通りである。まず、フッ酸を含む洗浄液を用いたウェットエッチング法により、各コンタクトホール底部に露出するＬＤＤ領域１０４及び不純物拡散層１０５のそれぞれの表面に形成された自然酸化膜を除去する。その後、各コンタクトホール内部を含む第１の層間絶縁膜１０６の上に、Ｐ（リン）等のｎ型不純物をドープした低抵抗のポリシリコン膜をＣＶＤ法により堆積する。続いて、当該ポリシリコン膜における各コンタクトホールからはみ出した部分をＣＭＰ法により研磨して除去することにより、プラグ１０７Ａ〜１０７Ｃを形成する。
【００３９】
次に、図１（ｃ）に示すように、プラグ１０７Ａ〜１０７Ｃの上を含む第１の層間絶縁膜１０６の上に、例えば厚さ５０ｎｍのシリコンナイトライド膜１０８、及び例えばＢＰＳＧ（boro-phospho silicate glass ）膜等からなる厚さ７００ｎｍ程度の第２の層間絶縁膜１０９をＣＶＤ法により順次堆積する。その後、リソグラフィー法により第２の層間絶縁膜１０９上に、キャパシタ領域に開口部を有するフォトレジスト膜（図示省略）を形成した後、当該フォトレジスト膜をマスクとして、第２の層間絶縁膜１０９及びシリコンナイトライド膜１０８に対してドライエッチング法によるエッチングを順次行なうことにより、キャパシタ形成用の凹部１１０を形成する。ここで、凹部１１０の底部にはプラグ１０７Ａの上面が露出する。
【００４０】
次に、フッ酸を含んだ洗浄液を用いたウェットエッチング法により、凹部１１０内に露出するプラグ１０７Ａ上の自然酸化膜を除去した後、図２（ａ）に示すように、凹部１１０を含む第２の層間絶縁膜１０９の上に、Ｐ（リン）等のｎ型不純物をドープした第２のポリシリコン膜１１１をＣＶＤ法により堆積する。次に、第２のポリシリコン膜１１１上に、例えば厚さ２５ｎｍ程度のアモルファスシリコン膜１１２を堆積する。
【００４１】
次に、フッ酸を含む洗浄液を用いてアモルファスシリコン膜１１２上の自然酸化膜を除去した後、減圧雰囲気中でアモルファスシリコン膜１１２の表面にモノシラン（ＳｉＨ4 ）を供給しながら半導体基板１００に対して熱処理を行なうことにより、アモルファスシリコン膜１１２を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、図２（ｂ）に示すように、第２のポリシリコン膜１１１上にＨＳＧ膜１１３が形成される。続いて、ＰＨ3 を含むガス雰囲気中で半導体基板１００に対して例えば７００℃の温度で６分間程度熱処理を行なうことにより、ＨＳＧ膜１１３にＰをドープする。本実施形態においては、このＰがドープされたＨＳＧ膜１１３を、ＤＲＡＭのＭＩＳキャパシタの下部電極として利用する。
【００４２】
次に、図２（ｃ）に示すように、ＨＳＧ膜１１３上にレジストを塗布した後、リソグラフィー法により該レジストに対して全面露光及び現像を行なうことにより、キャパシタ領域となる凹部１１０内のみにレジスト膜１１４を選択的に残存させる。
【００４３】
次に、レジスト膜１１４をマスクとして、ＨＳＧ膜１１３及び第２のポリシリコン膜１１１に対してドライエッチング法により異方性エッチングを行なった後、ドライエッチング法を用いたアッシング及びウェットエッチング法によりレジスト膜１１４を除去する。これにより、図３（ａ）に示すように、キャパシタ領域となる凹部１１０内のみに、下部電極となるＨＳＧ膜１１３及び第２のポリシリコン膜１１１を残すことができる。ここで、凹部１１０内の第２のポリシリコン膜１１１はプラグ１０７Ａと接続する。
【００４４】
次に、フッ酸を含む洗浄液を用いたウェットエッチング法により、ＨＳＧ膜１１３上の自然酸化膜を除去した後、ＨＳＧ膜１１３に対して、プラズマ化した窒素ガスを照射することにより、ＨＳＧ膜１１３の上に２ｎｍ程度の窒化膜（図示省略）を形成する。この窒化膜は、後に説明する酸化性雰囲気における酸化タンタル膜の結晶化及び改質処理の際にＨＳＧ膜１１３に対する酸化防止膜として機能する。
【００４５】
次に、図３（ｂ）に示すように、基板全面に亘って酸化タンタル膜１１５を堆積した後、当該酸化タンタル膜１１５に対して例えば８００℃の温度で６０秒間程度のアニールを酸素雰囲気中で行なうことにより、酸化タンタル膜１１５を多結晶化させる。続いて、原料ガスとして塩化チタン（ＴｉＣｌ4 ）及びアンモニア（ＮＨ3 ）を用いたＣＶＤ法により、酸化タンタル膜１１５上に第１の窒化チタン膜１１６を堆積する。本実施形態においては、この第１の窒化チタン膜１１６を、ＤＲＡＭのキャパシタの上部電極として利用する。
【００４６】
次に、図３（ｃ）に示すように、リソグラフィー法及びドライエッチング法により、酸化タンタル膜１１５及び第１の窒化チタン膜１１６をパターニングすることによって、下部電極（ＨＳＧ膜１１３及び第２のポリシリコン膜１１１）の上に容量絶縁膜及び上部電極を形成し、それによってキャパシタを完成させる。尚、上部電極となる第１の窒化チタン膜１１６は、プレートコンタクトを取るために、キャパシタ領域となる凹部１１０の近傍の第２の層間絶縁膜１０９の上まで延びている。
【００４７】
その後、上部電極となる第１の窒化チタン膜１１６の上を含む第２の層間絶縁膜１０９の上に、第３の層間絶縁膜１１７をプラズマＣＶＤ法により堆積した後、第３の層間絶縁膜１１７の表面を平坦化する。
【００４８】
次に、リソグラフィー法により第３の層間絶縁膜１１７上に、ビットラインコンタクト領域及びプレートコンタクト領域のみに開口部を有するフォトレジスト膜（図示省略）を形成した後、該フォトレジスト膜をマスクとして、図４（ａ）に示すように、第３の層間絶縁膜１１７、第２の層間絶縁膜１０９及びシリコンナイトライド膜１０８をドライエッチング法により順次エッチングすることによって、プラグ１０７Ｂ上に到達するビットラインコンタクトホール１１８を形成する。また、同時に、プレートコンタクト領域において第３の層間絶縁膜１１７、第１の窒化チタン膜１１６、第２の層間絶縁膜１０９及びシリコンナイトライド膜１０８を順次エッチングすることによって、プラグ１０７Ｃ上に到達するプレートコンタクトホール１１９を形成する。
【００４９】
次に、図４（ｂ）に示すように、第３の層間絶縁膜１１７上並びにビットラインコンタクトホール１１８及びプレートコンタクトホール１１９のそれぞれの内部に、密着層となる第２の窒化チタン膜１２０をＣＶＤ法によりウェハ温度７００℃で堆積する。
【００５０】
次に、図５（ａ）に示すように、ビットラインコンタクトホール１１８及びプレートコンタクトホール１１９が完全に埋まるように、第２の窒化チタン膜１２０上にタングステン膜１２１をＣＶＤ法により堆積する。
【００５１】
次に、図５（ｂ）に示すように、ビットラインコンタクトホール１１８及びプレートコンタクトホール１１９のそれぞれの外側の第２の窒化チタン膜１２０及びタングステン膜１２１、つまり第３の層間絶縁膜１１７上の不要な第２の窒化チタン膜１２０及びタングステン膜１２１をＣＭＰ法により研磨して除去する。これにより、ビットラインコンタクトホール１１８の内部に、第２の窒化チタン膜１２０及びタングステン膜１２１からなり且つプラグ１０７Ｂと接続するビットラインコンタクト１２２を形成する。また、プレートコンタクトホール１１９の内部に、第２の窒化チタン膜１２０及びタングステン膜１２１からなり且つプラグ１０７Ｃ及び上部電極となる第１の窒化チタン膜１１６のそれぞれと接続するプレートコンタクト１２３を形成する。その後、第３の層間絶縁膜１１７の上に、ビットラインコンタクト１２２及びプレートコンタクト１２３のそれぞれと接続する配線層１２４を形成する。これにより、ＤＲＡＭメモリセルが完成する。
【００５２】
以上のように、本実施形態においては、キャパシタ上部電極である第１の窒化チタン膜１１６と接続されたコンタクト（プレートコンタクト１２３）がプラグ１０７Ｃを介してＮ型の不純物拡散層１０５つまり半導体基板１００と接続されたＤＲＡＭメモリセルを形成することができる。
【００５３】
尚、本実施形態において、キャパシタは、第２のポリシリコン膜１１１及びＨＳＧ膜１１３からなる下部電極と、酸化タンタル膜１１５からなる容量絶縁膜と、第１の窒化チタン膜１１６からなる上部電極とによって構成されている。
【００５４】
図６は、本実施形態の方法により形成されたキャパシタにおけるリーク電流のプレート電圧（上部電極に印加される電圧）依存性と、従来技術により形成されたキャパシタにおけるリーク電流のプレート電圧依存性とを比較して示した図である。
【００５５】
図６に示すように、本実施形態に係るキャパシタにおけるリーク電流は従来のキャパシタと比べて減少している。その理由は次のように考えられる。
【００５６】
すなわち、従来技術によって形成されたキャパシタにおいては、プレートコンタクトは上部電極のみと接続されており、半導体基板とは接続されていない。このため、キャパシタ形成後にキャパシタ上部電極である導電膜（例えば窒化チタン膜）上にコンタクトホールを開口するためのエッチング工程、前記の導電膜の堆積工程又は上層配線の形成工程等で用いられるプラズマにより上部電極に蓄積された電荷は、容量絶縁膜（例えば酸化タンタル膜）を唯一の経路として半導体基板に流れ込むことになる。その結果、容量絶縁膜にダメージが加わるため、キャパシタの電荷保持特性及び信頼性等の特性に著しい劣化が生ずる。
【００５７】
それに対して、本実施形態に係る半導体装置においては、キャパシタ上部電極となる第１の窒化チタン膜１１６は、プレートコンタクト１２３及びプラグ１０７Ｃをそれぞれ介してＮ型の不純物拡散層１０５及び半導体基板１００と接続されている。すなわち、半導体装置の製造中においてもキャパシタ上部電極が半導体基板１００と電気的に接続されている。このため、コンタクトホール形成のためのエッチング工程又は第２の窒化チタン膜１２０の堆積工程等で用いられるプラズマにより上部電極（第１の窒化チタン膜１１６）に蓄積された電荷は、プレートコンタクト１２３及びプラグ１０７Ｃを通って半導体基板１００に流れる。言い換えると、当該電荷が容量絶縁膜（酸化タンタル膜１１５）を通って半導体基板１００に流れ込む事態を回避できる。従って、容量絶縁膜に加わるプロセスダメージを低減することができるので、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止することができる。すなわち、キャパシタの電荷保持特性及び信頼性上の特性等の劣化を防止することができる。
【００５８】
尚、本実施形態において、上部電極に印加される電圧は常に正の電圧であると共に半導体基板１００に印加される電圧は常に０又は負の電圧であるため、Ｎ型の不純物拡散層１０５と、ＤＲＡＭセルトランジスタの閾値電圧制御のためにＰ型不純物が注入された半導体基板１００との間に形成されるＰＮ接合は常に負バイアスの状態となる。従って、不純物拡散層１０５及び上部電極である第１の窒化チタン膜１１６に過度に大きい電流が流れ込むことはない。
【００５９】
また、本実施形態において、ビットラインコンタクトホール１１８及びプレートコンタクトホール１１９の形成を同じレジストパターンを用いて行なった。しかし、これに代えて、ビットラインコンタクトホール１１８の形成後に、リソグラフィー法により、プレートコンタクト領域のみに開口部を有するフォトレジスト膜を形成し、その後、該フォトレジスト膜をマスクとして、第３の層間絶縁膜１１７、第１の窒化チタン膜１１６、第２の層間絶縁膜１０９及びシリコンナイトライド膜１０８をエッチング法により順次エッチングすることによって、プレートコンタクトホール１１９を形成してもよい。また、逆に、プレートコンタクトホール１１９の形成後に、ビットラインコンタクト領域のみに開口部を有するレジストパターンを用いてビットラインコンタクトホール１１８を形成してもよい。
【００６０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００６１】
図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）、（ｂ）及び図１１（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６２】
まず、図７（ａ）に示すように、例えばシリコンからなる半導体基板２００上にシャロートレンチ分離領域２０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御のために、ｐ型不純物、例えばボロン（Ｂ）をエネルギー１５ｋｅＶ、ドーズ量８×１０12／ｃｍ2 程度で半導体基板２００に注入する。次に、半導体基板２００上に、例えば厚さ７．５ｎｍのゲート絶縁膜（図示省略）及び例えば厚さ２００ｎｍの第１のポリシリコン膜を順次堆積した後、リソグラフィー法及びドライエッチング法により該第１のポリシリコン膜をパターニングしてゲート電極２０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示省略）を形成した後、該レジスト膜及びゲート電極２０２をマスクとして、イオン注入法によりｎ型不純物、例えばリン（Ｐ）をエネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2 程度で半導体基板１００に注入し、それによって、メモリセルトランジスタのソース・ドレイン領域（Ｎ型）となるＬＤＤ領域２０４を形成すると共にＮ型の不純物拡散層２０５を形成する。尚、ＬＤＤ領域２０４と不純物拡散層２０５との間にはシャロートレンチ分離領域２０１が介在する。
【００６３】
その後、半導体基板２００上の全面に亘って例えばＴＥＯＳ膜等の絶縁膜をＣＶＤ法により堆積した後、該絶縁膜に対して異方性ドライエッチング法によるエッチングを行なうことにより、ゲート電極２０２の側面に絶縁性サイドウォール２０３を形成する。次に、半導体基板２００の上に全面に亘って、例えばＮＳＧ膜等からなる厚さ８００ｎｍ程度の第１の層間絶縁膜２０６をＣＶＤ法により形成する。その後、ＣＭＰ法により第１の層間絶縁膜２０６を厚さ２００ｎｍ程度研磨して第１の層間絶縁膜２０６の表面を平坦化する。
【００６４】
次に、図７（ｂ）に示すように、リソグラフィー法及びドライエッチング法により第１の層間絶縁膜２０６に、ＤＲＡＭセルトランジスタのＬＤＤ領域２０４に到達する複数のコンタクトホールを形成する。その後、ＬＤＤ領域２０４に到達する各コンタクトホールの内部に、キャパシタ下部電極と接続されるプラグ２０７Ａ及び配線（ビット線）と接続されるプラグ２０７Ｂを形成する。尚、プラグ２０７Ａ及び２０７Ｂの具体的な形成方法は以下の通りである。まず、フッ酸を含む洗浄液を用いたウェットエッチング法により、各コンタクトホール底部に露出するＬＤＤ領域２０４の表面に形成された自然酸化膜を除去する。その後、各コンタクトホール内部を含む第１の層間絶縁膜２０６の上に、Ｐ（リン）等のｎ型不純物をドープした低抵抗のポリシリコン膜をＣＶＤ法により堆積する。続いて、当該ポリシリコン膜における各コンタクトホールからはみ出した部分をＣＭＰ法により研磨して除去することにより、プラグ２０７Ａ及び２０７Ｂを形成する。
【００６５】
次に、図７（ｃ）に示すように、プラグ２０７Ａ及び２０７Ｂの上を含む第１の層間絶縁膜２０６の上に、例えば厚さ５０ｎｍのシリコンナイトライド膜２０８、及び例えばＢＰＳＧ膜等からなる厚さ７００ｎｍ程度の第２の層間絶縁膜２０９をＣＶＤ法により順次堆積する。その後、リソグラフィー法により第２の層間絶縁膜２０９上に、キャパシタ領域に開口部を有するフォトレジスト膜（図示省略）を形成した後、当該フォトレジスト膜をマスクとして、第２の層間絶縁膜２０９及びシリコンナイトライド膜２０８に対してドライエッチング法によるエッチングを順次行なうことにより、キャパシタ形成用の凹部２１０を形成する。ここで、凹部２１０の底部にはプラグ２０７Ａの上面が露出する。
【００６６】
次に、フッ酸を含んだ洗浄液を用いたウェットエッチング法により、凹部２１０内に露出するプラグ２０７Ａ上の自然酸化膜を除去した後、図８（ａ）に示すように、凹部２１０を含む第２の層間絶縁膜２０９の上に、Ｐ（リン）等のｎ型不純物をドープした第２のポリシリコン膜２１１をＣＶＤ法により堆積する。次に、第２のポリシリコン膜２１１上に、例えば厚さ２５ｎｍ程度のアモルファスシリコン膜２１２を堆積する。
【００６７】
次に、フッ酸を含む洗浄液を用いてアモルファスシリコン膜２１２上の自然酸化膜を除去した後、減圧雰囲気中でアモルファスシリコン膜２１２の表面にモノシラン（ＳｉＨ4 ）を供給しながら半導体基板２００に対して熱処理を行なうことにより、アモルファスシリコン膜２１２を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、図８（ｂ）に示すように、第２のポリシリコン膜２１１上にＨＳＧ膜２１３が形成される。続いて、ＰＨ3 を含むガス雰囲気中で半導体基板２００に対して例えば７００℃の温度で６分間程度熱処理を行なうことにより、ＨＳＧ膜２１３にＰをドープする。本実施形態においては、このＰがドープされたＨＳＧ膜２１３を、ＤＲＡＭのＭＩＳキャパシタの下部電極として利用する。
【００６８】
次に、図８（ｃ）に示すように、ＨＳＧ膜２１３上にレジストを塗布した後、リソグラフィー法により該レジストに対して全面露光及び現像を行なうことにより、キャパシタ領域となる凹部２１０内のみにレジスト膜２１４を選択的に残存させる。
【００６９】
次に、レジスト膜２１４をマスクとして、ＨＳＧ膜２１３及び第２のポリシリコン膜２１１に対してドライエッチング法により異方性エッチングを行なった後、ドライエッチング法を用いたアッシング及びウェットエッチング法によりレジスト膜２１４を除去する。これにより、図９（ａ）に示すように、キャパシタ領域となる凹部２１０内のみに、下部電極となるＨＳＧ膜２１３及び第２のポリシリコン膜２１１を残すことができる。ここで、凹部２１０内の第２のポリシリコン膜２１１はプラグ２０７Ａと接続する。
【００７０】
次に、フッ酸を含む洗浄液を用いたウェットエッチング法により、ＨＳＧ膜２１３上の自然酸化膜を除去した後、ＨＳＧ膜２１３に対して、プラズマ化した窒素ガスを照射することにより、ＨＳＧ膜２１３の上に２ｎｍ程度の窒化膜（図示省略）を形成する。この窒化膜は、後に説明する酸化性雰囲気における酸化タンタル膜の結晶化及び改質処理の際にＨＳＧ膜２１３に対する酸化防止膜として機能する。
【００７１】
次に、図９（ｂ）に示すように、基板全面に亘って酸化タンタル膜２１５を堆積した後、当該酸化タンタル膜２１５に対して例えば８００℃の温度で６０秒間程度のアニールを酸素雰囲気中で行なうことにより、酸化タンタル膜２１５を多結晶化させる。続いて、原料ガスとして塩化チタン（ＴｉＣｌ4 ）及びアンモニア（ＮＨ3 ）を用いたＣＶＤ法により、酸化タンタル膜２１５上に第１の窒化チタン膜２１６を堆積する。本実施形態においては、この第１の窒化チタン膜２１６を、ＤＲＡＭのキャパシタの上部電極として利用する。
【００７２】
次に、図９（ｃ）に示すように、リソグラフィー法及びドライエッチング法により、酸化タンタル膜２１５及び第１の窒化チタン膜２１６をパターニングすることによって、下部電極（ＨＳＧ膜２１３及び第２のポリシリコン膜２１１）の上に容量絶縁膜及び上部電極を形成し、それによってキャパシタを完成させる。尚、上部電極となる第１の窒化チタン膜２１６は、プレートコンタクトを取るために、キャパシタ領域となる凹部２１０の近傍の第２の層間絶縁膜２０９の上まで延びている。
【００７３】
その後、上部電極となる第１の窒化チタン膜２１６の上を含む第２の層間絶縁膜２０９の上に、第３の層間絶縁膜２１７をプラズマＣＶＤ法により堆積した後、第３の層間絶縁膜２１７をＣＭＰ法により厚さ３００ｎｍ程度研磨して第３の層間絶縁膜２１７の表面を平坦化する。
【００７４】
次に、リソグラフィー法により第３の層間絶縁膜２１７上に、ビットラインコンタクト領域及びプレートコンタクト領域のみに開口部を有するフォトレジスト膜（図示省略）を形成した後、該フォトレジスト膜をマスクとして、図１０（ａ）に示すように、第３の層間絶縁膜２１７、第２の層間絶縁膜２０９及びシリコンナイトライド膜２０８をドライエッチング法により順次エッチングすることによって、プラグ２０７Ｂ上に到達するビットラインコンタクトホール２１８を形成する。また、同時に、プレートコンタクト領域において第３の層間絶縁膜２１７、第１の窒化チタン膜２１６、第２の層間絶縁膜２０９、シリコンナイトライド膜２０８及び第１の層間絶縁膜２０６を順次エッチングすることによって、Ｎ型の不純物拡散層２０５上に到達するプレートコンタクトホール２１９を形成する。
【００７５】
次に、図１０（ｂ）に示すように、第３の層間絶縁膜２１７上並びにビットラインコンタクトホール２１８及びプレートコンタクトホール２１９のそれぞれの内部に、密着層となる第２の窒化チタン膜２２０をＣＶＤ法によりウェハ温度７００℃で堆積する。
【００７６】
次に、図１１（ａ）に示すように、ビットラインコンタクトホール２１８及びプレートコンタクトホール２１９が完全に埋まるように、第２の窒化チタン膜２２０上にタングステン膜２２１をＣＶＤ法により堆積する。
【００７７】
次に、図１１（ｂ）に示すように、ビットラインコンタクトホール２１８及びプレートコンタクトホール２１９のそれぞれの外側の第２の窒化チタン膜２２０及びタングステン膜２２１、つまり第３の層間絶縁膜２１７上の不要な第２の窒化チタン膜２２０及びタングステン膜２２１をＣＭＰ法により研磨して除去する。これにより、ビットラインコンタクトホール２１８の内部に、第２の窒化チタン膜２２０及びタングステン膜２２１からなり且つプラグ２０７Ｂと接続するビットラインコンタクト２２２を形成する。また、プレートコンタクトホール２１９の内部に、第２の窒化チタン膜２２０及びタングステン膜２２１からなり且つ不純物拡散層２０５及び上部電極となる第１の窒化チタン膜２１６のそれぞれと接続するプレートコンタクト２２３を形成する。その後、第３の層間絶縁膜２１７の上に、ビットラインコンタクト２２２及びプレートコンタクト２２３のそれぞれと接続する配線層２２４を形成する。これにより、ＤＲＡＭメモリセルが完成する。
【００７８】
以上のように、本実施形態においては、キャパシタ上部電極である第１の窒化チタン膜２１６と接続されたコンタクト（プレートコンタクト２２３）がＮ型の不純物拡散層２０５つまり半導体基板２００と接続されたＤＲＡＭメモリセルを形成することができる。
【００７９】
尚、本実施形態において、キャパシタは、第２のポリシリコン膜２１１及びＨＳＧ膜２１３からなる下部電極と、酸化タンタル膜２１５からなる容量絶縁膜と、第１の窒化チタン膜２１６からなる上部電極とによって構成されている。
【００８０】
本実施形態に係る半導体装置においては、キャパシタ上部電極となる第１の窒化チタン膜２１６は、プレートコンタクト２２３を介してＮ型の不純物拡散層２０５及び半導体基板２００と接続されている。すなわち、半導体装置の製造中においてもキャパシタ上部電極が半導体基板２００と電気的に接続されている。このため、コンタクトホール形成のためのエッチング工程又は第２の窒化チタン膜２２０の堆積工程等で用いられるプラズマにより上部電極（第１の窒化チタン膜２１６）に蓄積された電荷は、プレートコンタクト２２３を通って半導体基板２００に流れる。言い換えると、第１の実施形態と同様に、当該電荷が容量絶縁膜（酸化タンタル膜２１５）を通って半導体基板２００に流れ込む事態を回避できる。従って、容量絶縁膜に加わるプロセスダメージを低減することができるので、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止することができる。すなわち、キャパシタの電荷保持特性及び信頼性上の特性等の劣化を防止することができる。
【００８１】
尚、本実施形態において、上部電極に印加される電圧は常に正の電圧であると共に半導体基板２００に印加される電圧は常に０又は負の電圧であるため、Ｎ型の不純物拡散層２０５と、ＤＲＡＭセルトランジスタの閾値電圧制御のためにＰ型不純物が注入された半導体基板２００との間に形成されるＰＮ接合は常に負バイアスの状態となる。従って、不純物拡散層２０５及び上部電極である第１の窒化チタン膜２１６に過度に大きい電流が流れ込むことはない。
【００８２】
また、本実施形態において、ビットラインコンタクトホール２１８及びプレートコンタクトホール２１９の形成を同じレジストパターンを用いて行なった。しかし、これに代えて、ビットラインコンタクトホール２１８の形成後に、リソグラフィー法により、プレートコンタクト領域のみに開口部を有するフォトレジスト膜を形成し、その後、該フォトレジスト膜をマスクとして、第３の層間絶縁膜２１７等をエッチングすることによって、プレートコンタクトホール２１９を形成してもよい。また、逆に、プレートコンタクトホール２１９の形成後に、ビットラインコンタクト領域のみに開口部を有するレジストパターンを用いてビットラインコンタクトホール２１８を形成してもよい。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００８４】
図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）、（ｂ）及び図１５（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８５】
まず、図１２（ａ）に示すように、例えばシリコンからなる半導体基板３００上にシャロートレンチ分離領域３０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御のために、ｐ型不純物、例えばボロン（Ｂ）をエネルギー１５ｋｅＶ、ドーズ量８×１０12／ｃｍ2 程度で半導体基板３００に注入する。次に、半導体基板３００上に、例えば厚さ７．５ｎｍのゲート絶縁膜（図示省略）及び例えば厚さ２００ｎｍの第１のポリシリコン膜を順次堆積した後、リソグラフィー法及びドライエッチング法により該第１のポリシリコン膜をパターニングしてゲート電極３０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示省略）を形成した後、該レジスト膜及びゲート電極３０２をマスクとして、イオン注入法によりｎ型不純物、例えばリン（Ｐ）をエネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2 程度で半導体基板３００に注入し、それによって、メモリセルトランジスタのソース・ドレイン領域（Ｎ型）となるＬＤＤ領域３０４を形成すると共にＮ型の不純物拡散層３０５を形成する。尚、ＬＤＤ領域３０４と不純物拡散層３０５との間にはシャロートレンチ分離領域３０１が介在する。
【００８６】
その後、半導体基板３００上の全面に亘って例えばＴＥＯＳ膜等の絶縁膜をＣＶＤ法により堆積した後、該絶縁膜に対して異方性ドライエッチング法によるエッチングを行なうことにより、ゲート電極３０２の側面に絶縁性サイドウォール３０３を形成する。次に、半導体基板３００の上に全面に亘って、例えばＮＳＧ膜等からなる厚さ８００ｎｍ程度の第１の層間絶縁膜３０６をＣＶＤ法により形成する。その後、ＣＭＰ法により第１の層間絶縁膜３０６を厚さ２００ｎｍ程度研磨して第１の層間絶縁膜３０６の表面を平坦化する。
【００８７】
次に、リソグラフィー法及びドライエッチング法により第１の層間絶縁膜３０６に、ＤＲＡＭセルトランジスタのＬＤＤ領域３０４に到達する複数のコンタクトホール及びＮ型の不純物拡散層３０５に到達するコンタクトホールを形成する。その後、ＬＤＤ領域３０４に到達する各コンタクトホールの内部に、キャパシタ下部電極と接続されるプラグ３０７Ａ及び配線（ビット線）と接続されるプラグ３０７Ｂを形成すると共に、不純物拡散層３０５に到達するコンタクトホールの内部に、キャパシタ上部電極と接続されるプラグ３０７Ｃを形成する。尚、プラグ３０７Ａ〜３０７Ｃの具体的な形成方法は以下の通りである。まず、フッ酸を含む洗浄液を用いたウェットエッチング法により、各コンタクトホール底部に露出するＬＤＤ領域３０４及び不純物拡散層３０５のそれぞれの表面に形成された自然酸化膜を除去する。その後、各コンタクトホール内部を含む第１の層間絶縁膜３０６の上に、Ｐ（リン）等のｎ型不純物をドープした低抵抗のポリシリコン膜をＣＶＤ法により堆積する。続いて、当該ポリシリコン膜における各コンタクトホールからはみ出した部分をＣＭＰ法により研磨して除去することにより、プラグ３０７Ａ〜３０７Ｃを形成する。
【００８８】
次に、プラグ３０７Ａ〜３０７Ｃの上を含む第１の層間絶縁膜３０６の上に、例えば厚さ５０ｎｍのシリコンナイトライド膜３０８、及び例えばＢＰＳＧ膜等からなる厚さ７００ｎｍ程度の第２の層間絶縁膜３０９をＣＶＤ法により順次堆積する。その後、リソグラフィー法により第２の層間絶縁膜３０９上に、キャパシタ領域及びダミーキャパシタ領域に開口部を有するフォトレジスト膜（図示省略）を形成した後、当該フォトレジスト膜をマスクとして、第２の層間絶縁膜３０９及びシリコンナイトライド膜３０８に対してドライエッチング法によるエッチングを順次行なうことにより、キャパシタ形成用の凹部３１０及びダミーキャパシタ形成用の凹部３１１を形成する。ここで、凹部３１０の底部にはプラグ３０７Ａの上面が露出すると共に凹部３１１の底部にはプラグ３０７Ｃの上面が露出する。
【００８９】
次に、フッ酸を含んだ洗浄液を用いたウェットエッチング法により、凹部３１０内に露出するプラグ３０７Ａ上及び凹部３１１内に露出するプラグ３０７Ｃ上の自然酸化膜を除去した後、図１２（ｂ）に示すように、凹部３１０及び３１１を含む第２の層間絶縁膜３０９の上に、Ｐ（リン）等のｎ型不純物をドープした第２のポリシリコン膜３１２をＣＶＤ法により堆積する。次に、第２のポリシリコン膜３１２上に、例えば厚さ２５ｎｍ程度のアモルファスシリコン膜を堆積する。次に、フッ酸を含む洗浄液を用いて当該アモルファスシリコン膜上の自然酸化膜を除去した後、減圧雰囲気中で当該アモルファスシリコン膜の表面にモノシラン（ＳｉＨ4 ）を供給しながら半導体基板３００に対して熱処理を行なうことにより、当該アモルファスシリコン膜を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、第２のポリシリコン膜３１２上にＨＳＧ膜３１３が形成される。続いて、ＰＨ3 を含むガス雰囲気中で半導体基板３００に対して例えば７００℃の温度で６分間程度熱処理を行なうことにより、ＨＳＧ膜３１３にＰをドープする。本実施形態においては、このＰがドープされたＨＳＧ膜３１３を、ＤＲＡＭのＭＩＳキャパシタの下部電極として利用する。
【００９０】
次に、図１２（ｃ）に示すように、ＨＳＧ膜３１３上にレジストを塗布した後、リソグラフィー法により該レジストに対して全面露光及び現像を行なうことにより、キャパシタ領域となる凹部３１０及びダミーキャパシタ領域となる凹部３１１のそれぞれの内部のみにレジスト膜３１４を選択的に残存させる。
【００９１】
次に、レジスト膜３１４をマスクとして、ＨＳＧ膜３１３及び第２のポリシリコン膜３１２に対してドライエッチング法により異方性エッチングを行なった後、ドライエッチング法を用いたアッシング及びウェットエッチング法によりレジスト膜３１４を除去する。これにより、図１３（ａ）に示すように、キャパシタ領域となる凹部３１０及びダミーキャパシタ領域となる凹部３１１のそれぞれの内部のみに、下部電極及びダミー下部電極となるＨＳＧ膜３１３及び第２のポリシリコン膜３１２を残すことができる。ここで、凹部３１０内の下部電極となる第２のポリシリコン膜３１２はプラグ３０７Ａと接続し、凹部３１１内のダミー下部電極となる第２のポリシリコン膜３１２はプラグ３０７Ｃと接続する。
【００９２】
次に、フッ酸を含む洗浄液を用いたウェットエッチング法により、ＨＳＧ膜３１３上の自然酸化膜を除去した後、ＨＳＧ膜３１３に対して、プラズマ化した窒素ガスを照射することにより、ＨＳＧ膜３１３の上に２ｎｍ程度の窒化膜（図示省略）を形成する。この窒化膜は、後に説明する酸化性雰囲気における酸化タンタル膜の結晶化及び改質処理の際にＨＳＧ膜３１３に対する酸化防止膜として機能する。
【００９３】
次に、図１３（ｂ）に示すように、基板全面に亘って酸化タンタル膜３１５を堆積した後、当該酸化タンタル膜３１５に対して例えば８００℃の温度で６０秒間程度のアニールを酸素雰囲気中で行なうことにより、酸化タンタル膜３１５を多結晶化させる。
【００９４】
次に、図１３（ｃ）に示すように、リソグラフィー法により、キャパシタ領域（凹部３１０）を覆い且つダミーキャパシタ領域（凹部３１１）上に開口部を有するレジスト膜３１６を形成した後、該レジスト膜３１６をマスクとして酸化タンタル膜３１５をドライエッチング法によりエッチングし、その後、レジスト膜３１６をドライエッチング法を用いたアッシング及びウェットエッチング法により除去する。これにより、ダミーキャパシタ領域の凹部３１１内の酸化タンタル膜３１５を除去でき、それによって凹部３１１内のＨＳＧ膜３１３を露出させることができる。
【００９５】
続いて、図１４（ａ）に示すように、原料ガスとして塩化チタン（ＴｉＣｌ4 ）及びアンモニア（ＮＨ3 ）を用いたＣＶＤ法により、凹部３１０を含む酸化タンタル膜３１５の上、及び凹部３１１内のＨＳＧ膜３１３の上に第１の窒化チタン膜３１７を堆積する。本実施形態においては、この第１の窒化チタン膜３１７を、ＤＲＡＭのキャパシタの上部電極として利用する。
【００９６】
次に、図１４（ｂ）に示すように、リソグラフィー法及びドライエッチング法により、酸化タンタル膜３１５及び第１の窒化チタン膜３１７をパターニングすることによって、凹部３１０内の下部電極（ＨＳＧ膜３１３及び第２のポリシリコン膜３１２）の上に容量絶縁膜及び上部電極を形成し、それによってキャパシタを完成させる。このとき、凹部３１１内では、ダミー下部電極（ＨＳＧ膜３１３及び第２のポリシリコン膜３１２）と上部電極（第１の窒化チタン膜３１７）とからなるダミーキャパシタが形成される。尚、上部電極となる第１の窒化チタン膜３１７は、プレートコンタクトを取るために、キャパシタ領域となる凹部３１０又はダミーキャパシタ領域となる凹部３１１の近傍の第２の層間絶縁膜３０９の上まで延びている。
【００９７】
次に、図１５（ａ）に示すように、上部電極となる第１の窒化チタン膜３１７の上を含む第２の層間絶縁膜３０９の上に、第３の層間絶縁膜３１８を例えば厚さ８００ｎｍ程度堆積した後、該第３の層間絶縁膜３１８をＣＭＰ法により厚さ３００ｎｍ程度研磨して第３の層間絶縁膜３１８の表面を平坦化する。その後、第３の層間絶縁膜３１８上にリソグラフィー法により、ビットラインコンタクト領域及びプレートコンタクト領域のみに開口部を有するフォトレジスト膜（図示省略）を形成した後、該フォトレジスト膜をマスクとして、第３の層間絶縁膜３１８、第２の層間絶縁膜３０９及びシリコンナイトライド膜３０８をドライエッチング法により順次エッチングすることによって、プラグ３０７Ｂ上に到達するビットラインコンタクトホール３１９を形成する。また、同時に、プレートコンタクト領域において第３の層間絶縁膜３１８をエッチングすることによって、上部電極となる第１の窒化チタン膜３１７に到達するプレートコンタクトホール３２０を形成する。
【００９８】
次に、図１５（ｂ）に示すように、第３の層間絶縁膜３１８上並びにビットラインコンタクトホール３１９及びプレートコンタクトホール３２０のそれぞれの内部に、密着層となる第２の窒化チタン膜３２１をＣＶＤ法によりウェハ温度７００℃で堆積する。続いて、ビットラインコンタクトホール３１９及びプレートコンタクトホール３２０が完全に埋まるように、第２の窒化チタン膜３２１上にタングステン膜３２２をＣＶＤ法により堆積する。次に、ビットラインコンタクトホール３１９及びプレートコンタクトホール３２０のそれぞれの外側の第２の窒化チタン膜３２１及びタングステン膜３２２、つまり第３の層間絶縁膜３１８上の不要な第２の窒化チタン膜３２１及びタングステン膜３２２をＣＭＰ法により研磨して除去する。これにより、ビットラインコンタクトホール３１９の内部に、第２の窒化チタン膜３２１及びタングステン膜３２２からなり且つプラグ３０７Ｂと接続するビットラインコンタクト３２３を形成する。また、プレートコンタクトホール３２０の内部に、第２の窒化チタン膜３２１及びタングステン膜３２２からなり且つ上部電極となる第１の窒化チタン膜３１７と接続するプレートコンタクト３２４を形成する。
【００９９】
その後、図１５（ｃ）に示すように、第３の層間絶縁膜３１８の上に、ビットラインコンタクト３２３及びプレートコンタクト３２４のそれぞれと接続する配線層３２５を形成する。これにより、ＤＲＡＭメモリセルが完成する。
【０１００】
以上のように、本実施形態においては、キャパシタ上部電極である第１の窒化チタン膜３１７と接続されたダミー下部電極が、プラグ３０７Ｃを介してＮ型の不純物拡散層３０５つまり半導体基板３００と接続されたＤＲＡＭメモリセルを形成することができる。
【０１０１】
尚、本実施形態において、キャパシタは、第２のポリシリコン膜３１２及びＨＳＧ膜３１３からなる下部電極と、酸化タンタル膜３１５からなる容量絶縁膜と、第１の窒化チタン膜３１７からなる上部電極とによって構成されている。
【０１０２】
本実施形態に係る半導体装置においては、キャパシタ上部電極となる第１の窒化チタン膜３１７は、ダミーキャパシタ領域となる凹部３１１の内壁部でダミー下部電極（ＨＳＧ膜３１３及び第２のポリシリコン膜３１２）と電気的に接続すると共に、該ダミー下部電極がプラグ３０７Ｃを介してＮ型の不純物拡散層３０５と電気的に接続する。すなわち、半導体装置の製造中においてもキャパシタ上部電極が半導体基板３００と電気的に接続されている。このため、コンタクトホール形成のためのエッチング工程又は第２の窒化チタン膜３２１の堆積工程等で用いられるプラズマにより上部電極（第１の窒化チタン膜３１７）に蓄積された電荷は、ダミー下部電極及びプラグ３０７Ｃを通って半導体基板３００に流れる。言い換えると、第１及び第２の実施形態と同様に、当該電荷が容量絶縁膜（酸化タンタル膜３１５）を通って半導体基板３００に流れ込む事態を回避できる。従って、容量絶縁膜に加わるプロセスダメージを低減することができるので、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止することができる。すなわち、キャパシタの電荷保持特性及び信頼性上の特性等の劣化を防止することができる。
【０１０３】
尚、本実施形態において、上部電極に印加される電圧は常に正の電圧であると共に半導体基板３００に印加される電圧は常に０又は負の電圧であるため、Ｎ型の不純物拡散層３０５と、ＤＲＡＭセルトランジスタの閾値電圧制御のためにＰ型不純物が注入された半導体基板３００との間に形成されるＰＮ接合は常に負バイアスの状態となる。従って、不純物拡散層３０５及び上部電極である第１の窒化チタン膜３１７に過度に大きい電流が流れ込むことはない。
【０１０４】
また、本実施形態において、ビットラインコンタクトホール３１９及びプレートコンタクトホール３２０の形成を同じレジストパターンを用いて行なった。しかし、これに代えて、ビットラインコンタクトホール３１９の形成後に、リソグラフィー法により、プレートコンタクト領域のみに開口部を有するフォトレジスト膜を形成し、その後、該フォトレジスト膜をマスクとして、第３の層間絶縁膜３１８をエッチングすることによって、プレートコンタクトホール３２０を形成してもよい。また、逆に、プレートコンタクトホール３２０の形成後に、ビットラインコンタクト領域のみに開口部を有するレジストパターンを用いてビットラインコンタクトホール３１９を形成してもよい。
【０１０５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【０１０６】
図１６（ａ）〜（ｃ）、図１７（ａ）、（ｂ）及び図１８（ａ）、（ｂ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【０１０７】
まず、図１６（ａ）に示すように、例えばシリコンからなる半導体基板４００上にシャロートレンチ分離領域４０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御のために、ｐ型不純物、例えばボロン（Ｂ）をエネルギー１５ｋｅＶ、ドーズ量８×１０12／ｃｍ2 程度で半導体基板４００に注入する。次に、半導体基板４００上に、例えば厚さ７．５ｎｍのゲート絶縁膜（図示省略）及び例えば厚さ２００ｎｍの第１のポリシリコン膜を順次堆積した後、リソグラフィー法及びドライエッチング法により該第１のポリシリコン膜をパターニングしてゲート電極４０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示省略）を形成した後、該レジスト膜及びゲート電極４０２をマスクとして、イオン注入法によりｎ型不純物、例えばリン（Ｐ）をエネルギー１０ｋｅＶ、ドーズ量２×１０13／ｃｍ2 程度で半導体基板４００に注入し、それによって、メモリセルトランジスタのソース・ドレイン領域（Ｎ型）となるＬＤＤ領域４０４を形成すると共にＮ型の不純物拡散層４０５を形成する。尚、ＬＤＤ領域４０４と不純物拡散層４０５との間にはシャロートレンチ分離領域４０１が介在する。
【０１０８】
その後、半導体基板４００上の全面に亘って例えばＴＥＯＳ膜等の絶縁膜をＣＶＤ法により堆積した後、該絶縁膜に対して異方性ドライエッチング法によるエッチングを行なうことにより、ゲート電極４０２の側面に絶縁性サイドウォール４０３を形成する。次に、半導体基板４００の上に全面に亘って、例えばＮＳＧ膜等からなる厚さ８００ｎｍ程度の第１の層間絶縁膜４０６をＣＶＤ法により形成する。その後、ＣＭＰ法により第１の層間絶縁膜４０６を厚さ２００ｎｍ程度研磨して第１の層間絶縁膜４０６の表面を平坦化する。
【０１０９】
次に、リソグラフィー法及びドライエッチング法により第１の層間絶縁膜４０６に、ＤＲＡＭセルトランジスタのＬＤＤ領域４０４に到達する複数のコンタクトホール及びＮ型の不純物拡散層４０５に到達するコンタクトホールを形成する。その後、ＬＤＤ領域４０４に到達する各コンタクトホールの内部に、キャパシタ下部電極と接続されるプラグ４０７Ａ及び配線（ビット線）と接続されるプラグ４０７Ｂを形成すると共に、不純物拡散層４０５に到達するコンタクトホールの内部に、キャパシタ上部電極と接続されるプラグ４０７Ｃを形成する。尚、プラグ４０７Ａ〜４０７Ｃの具体的な形成方法は以下の通りである。まず、フッ酸を含む洗浄液を用いたウェットエッチング法により、各コンタクトホール底部に露出するＬＤＤ領域４０４及び不純物拡散層４０５のそれぞれの表面に形成された自然酸化膜を除去する。その後、各コンタクトホール内部を含む第１の層間絶縁膜４０６の上に、Ｐ（リン）等のｎ型不純物をドープした低抵抗のポリシリコン膜をＣＶＤ法により堆積する。続いて、当該ポリシリコン膜における各コンタクトホールからはみ出した部分をＣＭＰ法により研磨して除去することにより、プラグ４０７Ａ〜４０７Ｃを形成する。
【０１１０】
次に、プラグ４０７Ａ〜４０７Ｃの上を含む第１の層間絶縁膜４０６の上に、例えば厚さ５０ｎｍのシリコンナイトライド膜４０８、及び例えばＢＰＳＧ膜等からなる厚さ７００ｎｍ程度の第２の層間絶縁膜４０９をＣＶＤ法により順次堆積する。その後、リソグラフィー法により第２の層間絶縁膜４０９上に、キャパシタ領域及びダミーキャパシタ領域に開口部を有するフォトレジスト膜（図示省略）を形成した後、当該フォトレジスト膜をマスクとして、第２の層間絶縁膜４０９及びシリコンナイトライド膜４０８に対してドライエッチング法によるエッチングを順次行なうことにより、キャパシタ形成用の凹部４１０及びダミーキャパシタ形成用の凹部４１１を形成する。ここで、凹部４１０の底部にはプラグ４０７Ａの上面が露出すると共に、凹部４１１の底部には、Ｎ型の不純物拡散層４０５上に形成されたプラグ４０７Ｃの上面が露出する。
【０１１１】
次に、フッ酸を含んだ洗浄液を用いたウェットエッチング法により、凹部４１０内に露出するプラグ４０７Ａ上及び凹部４１１内に露出するプラグ４０７Ｃ上の自然酸化膜を除去した後、図１６（ｂ）に示すように、凹部４１０及び４１１を含む第２の層間絶縁膜４０９の上に、Ｐ（リン）等のｎ型不純物をドープした第２のポリシリコン膜４１２をＣＶＤ法により堆積する。次に、第２のポリシリコン膜４１２上に、例えば厚さ２５ｎｍ程度のアモルファスシリコン膜を堆積する。次に、フッ酸を含む洗浄液を用いて当該アモルファスシリコン膜上の自然酸化膜を除去した後、減圧雰囲気中で当該アモルファスシリコン膜の表面にモノシラン（ＳｉＨ4 ）を供給しながら半導体基板４００に対して熱処理を行なうことにより、当該アモルファスシリコン膜を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、第２のポリシリコン膜４１２上にＨＳＧ膜４１３が形成される。続いて、ＰＨ3 を含むガス雰囲気中で半導体基板４００に対して例えば７００℃の温度で６分間程度熱処理を行なうことにより、ＨＳＧ膜４１３にＰをドープする。本実施形態においては、このＰがドープされたＨＳＧ膜４１３を、ＤＲＡＭのＭＩＳキャパシタの下部電極として利用する。
【０１１２】
次に、ＨＳＧ膜４１３上にレジストを塗布した後、リソグラフィー法により該レジストに対して全面露光及び現像を行なうことにより、キャパシタ領域となる凹部４１０及びダミーキャパシタ領域となる凹部４１１のそれぞれの内部のみにレジスト膜（図示省略）を選択的に残存させる。続いて、当該レジスト膜をマスクとして、ＨＳＧ膜４１３及び第２のポリシリコン膜４１２に対してドライエッチング法により異方性エッチングを行なった後、ドライエッチング法を用いたアッシング及びウェットエッチング法により当該レジスト膜を除去する。これにより、図１６（ｂ）に示すように、キャパシタ領域となる凹部４１０及びダミーキャパシタ領域となる凹部４１１のそれぞれの内部のみに、下部電極及びダミー下部電極となるＨＳＧ膜４１３及び第２のポリシリコン膜４１２を残すことができる。ここで、凹部４１０内の下部電極となる第２のポリシリコン膜４１２はプラグ４０７Ａと接続し、凹部４１１内のダミー下部電極となる第２のポリシリコン膜４１２はプラグ４０７Ｃと接続する。
【０１１３】
次に、フッ酸を含む洗浄液を用いたウェットエッチング法により、ＨＳＧ膜４１３上の自然酸化膜を除去した後、ＨＳＧ膜４１３に対して、プラズマ化した窒素ガスを照射することにより、ＨＳＧ膜４１３の上に２ｎｍ程度の窒化膜（図示省略）を形成する。この窒化膜は、後に説明する酸化性雰囲気における酸化タンタル膜の結晶化及び改質処理の際にＨＳＧ膜４１３に対する酸化防止膜として機能する。
【０１１４】
次に、図１６（ｃ）に示すように、基板全面に亘って酸化タンタル膜４１４を堆積した後、当該酸化タンタル膜４１４に対して例えば８００℃の温度で６０秒間程度のアニールを酸素雰囲気中で行なうことにより、酸化タンタル膜４１４を多結晶化させる。続いて、原料ガスとして塩化チタン（ＴｉＣｌ4 ）及びアンモニア（ＮＨ3 ）を用いたＣＶＤ法により、凹部４１０及び４１１を含む酸化タンタル膜４１４の上に第１の窒化チタン膜４１５を堆積する。本実施形態においては、この第１の窒化チタン膜４１５を、ＤＲＡＭのキャパシタの上部電極として利用する。次に、リソグラフィー法及びドライエッチング法により、酸化タンタル膜４１４及び第１の窒化チタン膜４１５をパターニングすることによって、凹部４１０内の下部電極（ＨＳＧ膜４１３及び第２のポリシリコン膜４１２）の上に容量絶縁膜及び上部電極を形成し、それによってキャパシタを完成させる。このとき、凹部４１１内では、ダミー下部電極（ＨＳＧ膜４１３及び第２のポリシリコン膜４１２）と容量絶縁膜（酸化タンタル膜４１４）と上部電極（第１の窒化チタン膜４１５）とからなるダミーキャパシタが形成される。尚、上部電極となる第１の窒化チタン膜４１５は、プレートコンタクトを取るために、キャパシタ領域となる凹部４１０又はダミーキャパシタ領域となる凹部４１１の近傍の第２の層間絶縁膜４０９の上まで延びている。
【０１１５】
次に、図１７（ａ）に示すように、上部電極となる第１の窒化チタン膜４１５の上を含む第２の層間絶縁膜４０９の上に、第３の層間絶縁膜４１６を例えば厚さ８００ｎｍ程度堆積した後、該第３の層間絶縁膜４１６をＣＭＰ法により厚さ３００ｎｍ程度研磨して第３の層間絶縁膜４１６の表面を平坦化する。その後、第３の層間絶縁膜４１６上にリソグラフィー法により、ビットラインコンタクト領域及びプレートコンタクト領域のみに開口部を有するフォトレジスト膜（図示省略）を形成する。このとき、当該フォトレジスト膜において、プレートコンタクト領域の開口部の少なくとも一部分が、ダミーキャパシタ領域の凹部４１１内のダミー下部電極（ＨＳＧ膜４１３及び第２のポリシリコン膜４１２）上に位置するように設定する。その後、当該フォトレジスト膜をマスクとして、第３の層間絶縁膜４１６、第２の層間絶縁膜４０９及びシリコンナイトライド膜４０８をドライエッチング法により順次エッチングすることによって、プラグ４０７Ｂ上に到達するビットラインコンタクトホール４１７を形成する。また、同時に、プレートコンタクト領域において第３の層間絶縁膜４１６並びにダミーキャパシタを構成する第１の窒化チタン膜４１５及び酸化タンタル膜４１４をエッチングすることによって、ダミー下部電極（ＨＳＧ膜４１３及び第２のポリシリコン膜４１２）に到達するプレートコンタクトホール４１８を形成する。
【０１１６】
次に、図１７（ｂ）に示すように、第３の層間絶縁膜４１６上並びにビットラインコンタクトホール４１７及びプレートコンタクトホール４１８のそれぞれの内部に、密着層となる第２の窒化チタン膜４１９をＣＶＤ法によりウェハ温度７００℃で堆積する。このとき、プレートコンタクトホール４１８の内部に形成される第２の窒化チタン膜４１９は、上部電極となる第１の窒化チタン膜４１５と接触すると共にダミーキャパシタ領域となる凹部４１１内のＨＳＧ膜４１３又は第２のポリシリコン膜４１２と接触するように形成される。
【０１１７】
続いて、図１８（ａ）に示すように、ビットラインコンタクトホール４１７及びプレートコンタクトホール４１８が完全に埋まるように、第２の窒化チタン膜４１９上にタングステン膜４２０をＣＶＤ法により堆積する。次に、ビットラインコンタクトホール４１７及びプレートコンタクトホール４１８のそれぞれの外側の第２の窒化チタン膜４１９及びタングステン膜４２０、つまり第３の層間絶縁膜４１６上の不要な第２の窒化チタン膜４１９及びタングステン膜４２０をＣＭＰ法により研磨して除去する。これにより、ビットラインコンタクトホール４１７の内部に、第２の窒化チタン膜４１９及びタングステン膜４２０からなり且つプラグ４０７Ｂと接続するビットラインコンタクト４２１を形成する。また、プレートコンタクトホール４１８の内部に、第２の窒化チタン膜４１９及びタングステン膜４２０からなり且つ上部電極となる第１の窒化チタン膜４１５並びにダミー下部電極となるＨＳＧ膜４１３又は第２のポリシリコン膜４１２と接続するプレートコンタクト４２２を形成する。
【０１１８】
その後、図１８（ｂ）に示すように、第３の層間絶縁膜４１６の上に、ビットラインコンタクト４２１及びプレートコンタクト４２２のそれぞれと接続する配線層４２３を形成する。これにより、ＤＲＡＭメモリセルが完成する。
【０１１９】
以上のように、本実施形態においては、キャパシタ上部電極である第１の窒化チタン膜４１５と接続されたプレートコンタクト４２２が、ダミー下部電極（ＨＳＧ膜４１３又は第２のポリシリコン膜４１２）及びプラグ４０７Ｃをそれぞれ介してＮ型の不純物拡散層４０５つまり半導体基板４００と接続されたＤＲＡＭメモリセルを形成することができる。
【０１２０】
尚、本実施形態において、キャパシタは、第２のポリシリコン膜４１２及びＨＳＧ膜４１３からなる下部電極と、酸化タンタル膜４１４からなる容量絶縁膜と、第１の窒化チタン膜４１５からなる上部電極とによって構成されている。
【０１２１】
本実施形態に係る半導体装置においては、キャパシタ上部電極となる第１の窒化チタン膜４１５と接続されるプレートコンタクト４２２は、ダミーキャパシタ領域となる凹部４１１の内壁部でダミー下部電極（ＨＳＧ膜４１３及び第２のポリシリコン膜４１２）と電気的に接続すると共に、該ダミー下部電極がプラグ４０７Ｃを介してＮ型の不純物拡散層４０５と電気的に接続する。すなわち、半導体装置の製造中においてもキャパシタ上部電極が半導体基板４００と電気的に接続されている。このため、コンタクトホール形成のためのエッチング工程又は第２の窒化チタン膜４１９の堆積工程等で用いられるプラズマにより上部電極（第１の窒化チタン膜４１５）に蓄積された電荷は、プレートコンタクト４２２、ダミー下部電極及びプラグ４０７Ｃを通って半導体基板４００に流れる。言い換えると、第１〜第３の実施形態と同様に、当該電荷が容量絶縁膜（酸化タンタル膜４１４）を通って半導体基板４００に流れ込む事態を回避できる。従って、容量絶縁膜に加わるプロセスダメージを低減することができるので、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止することができる。すなわち、キャパシタの電荷保持特性及び信頼性上の特性等の劣化を防止することができる。
【０１２２】
尚、本実施形態において、上部電極に印加される電圧は常に正の電圧であると共に半導体基板４００に印加される電圧は常に０又は負の電圧であるため、Ｎ型の不純物拡散層４０５と、ＤＲＡＭセルトランジスタの閾値電圧制御のためにＰ型不純物が注入された半導体基板４００との間に形成されるＰＮ接合は常に負バイアスの状態となる。従って、不純物拡散層４０５及び上部電極である第１の窒化チタン膜４１５に過度に大きい電流が流れ込むことはない。
【０１２３】
また、本実施形態において、ビットラインコンタクトホール４１７及びプレートコンタクトホール４１８の形成を同じレジストパターンを用いて行なった。しかし、これに代えて、ビットラインコンタクトホール４１７の形成後に、リソグラフィー法により、プレートコンタクト領域（少なくともその一部分がダミーキャパシタ領域（ダミー下部電極の形成領域）とオーバーラップする）のみに開口部を有するフォトレジスト膜を形成し、その後、該フォトレジスト膜をマスクとして、第３の層間絶縁膜４１６をエッチングすることによって、プレートコンタクトホール４１８を形成してもよい。また、逆に、プレートコンタクトホール４１８の形成後に、ビットラインコンタクト領域のみに開口部を有するレジストパターンを用いてビットラインコンタクトホール４１７を形成してもよい。
【０１２４】
また、本実施形態において、プレートコンタクト４２２の形状及び形成位置は、第１の窒化チタン膜４１５（上部電極）及び酸化タンタル膜４１４（容量絶縁膜）を貫通してダミー下部電極（凹部４１１内のＨＳＧ膜４１３又は第２のポリシリコン膜４１２）と接触していれば、特に限定されるものではない。例えば、図１９（第４の実施形態の一変形例に係る半導体装置の断面図）に示すように、ダミーキャパシタ領域となる凹部４１１の上に、ビットラインコンタクト４２１よりも大きい寸法を持つプレートコンタクト４２２を形成してもよい。この場合、プレートコンタクト４２２とダミー下部電極（凹部４１１内のＨＳＧ膜４１３又は第２のポリシリコン膜４１２）との接触面積を十分に確保することができる。或いは、図示は省略するが、凹部４１１の外側の第３の層間絶縁膜４１６、第１の窒化チタン膜４１５及び酸化タンタル膜４１４をエッチングして、凹部４１１の上壁部でダミー下部電極（ＨＳＧ膜４１３又は第２のポリシリコン膜４１２）と接触するプレートコンタクト４２２を形成してもよい。この場合、プレートコンタクト４２２は、凹部４１１の片壁部でダミー下部電極と接触してもよいし又は凹部４１１の両壁部でダミー下部電極と接触してもよい。
【０１２５】
さらに、本実施形態において、プレートコンタクト４２２は、ダミー下部電極中においてＨＳＧ膜４１３を貫通して第２のポリシリコン膜４１２と接触していてもよい。或いは、凹部４１１の底面上に形成されたダミー下部電極を貫通してプラグ４０７Ｃと直接接触していてもよい。
【産業上の利用可能性】
【０１２６】
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、キャパシタを備えた半導体記憶装置に適用した場合、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１２７】
【図１】図１（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、本発明の第１の実施形態に係る半導体装置の製造方法により形成されたキャパシタにおけるリーク電流のプレート電圧依存性と、従来技術により形成されたキャパシタにおけるリーク電流のプレート電圧依存性とを比較して示した図である。
【図７】図７（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】図１９は本発明の第４の実施形態の一変形例に係る半導体装置の断面図である。
【図２０】図２０（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図２１】図２１（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図２２】図２２（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図２３】図２３（ａ）及び（ｂ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図２５】従来の半導体装置を構成するキャパシタにおけるリーク電流のプレート電圧依存性を示す図である。
【符号の説明】
【０１２８】
１００、２００、３００、４００    半導体基板
１０１、２０１、３０１、４０１    シャロートレンチ分離領域
１０２、２０２、３０２、４０２    ゲート電極
１０３、２０３、３０３、４０３    絶縁性サイドウォール
１０４、２０４、３０４、４０４    ＬＤＤ領域
１０５、２０５、３０５、４０５    不純物拡散層
１０６、２０６、３０６、４０６    第１の層間絶縁膜
１０７Ａ〜Ｃ、２０７Ａ〜Ｂ、３０７Ａ〜Ｃ、４０７Ａ〜Ｃ    プラグ
１０８、２０８、３０８、４０８    シリコンナイトライド膜
１０９、２０９、３０９、４０９    第２の層間絶縁膜
１１０、２１０、３１０、３１１、４１０、４１１    凹部
１１１、２１１、３１２、４１２    第２のポリシリコン膜
１１２、２１２    アモルファスシリコン膜
１１３、２１３、３１３、４１３    ＨＳＧ膜
１１４、２１４、３１４、３１６    レジスト膜
１１５、２１５、３１５、４１４    酸化タンタル膜
１１６、２１６、３１７、４１５    第１の窒化チタン膜
１１７、２１７、３１８、４１６    第３の層間絶縁膜
１１８、２１８、３１９、４１７    ビットラインコンタクトホール
１１９、２１９、３２０、４１８    プレートコンタクトホール
１２０、２２０、３２１、４１９    第２の窒化チタン膜
１２１、２２１、３２２、４２０    タングステン膜
１２２、２２２、３２３、４２１    ビットラインコンタクト
１２３、２２３、３２４、４２２    プレートコンタクト
１２４、２２４、３２５、４２３    配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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