(57)【要約】【課題】  通常動作時における電源入力端子間の電流やグランドへの貫通電流が生じるのを防止するとともに、半導体回路をＥＳＤから保護する、信頼性の高い電源保護回路及びそれを備えた半導体装置を提供する。【解決手段】  第１電源入力端子１１と第２電源入力端子１２とに接続された第１ＰＭＯＳトランジスタＰ１と、第１ＰＭＯＳトランジスタＰ１に接続された電源電圧モニタ回路１５と、を備える。電源電圧モニタ回路１５は、第２ＰＭＯＳトランジスタＰ２と、第３ＰＭＯＳトランジスタＰ３と、第１制御回路Ｍ１と、第２制御回路Ｍ２と、遅延素子１６と、を備える。電源電圧モニタ１５を好適に構成することで、通常動作時に電源入力端子１１、１２間に電流が流れることがなく、グランドへ貫通電流が生じることも防止できる。【選択図】        図２
2006019629.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源入力端子を備えた回路に接続される電源保護回路であって、
第１電源入力端子にドレイン又はソースが接続されて第２電源入力端子にソース又はドレインが接続された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのバックゲートにコントロール信号が送信されるように接続されるとともに、前記第１ＰＭＯＳトランジスタのゲートに遅延素子を介してコントロール信号が送信されるように接続された電源電圧モニタ回路と、を備え、
前記電源電圧モニタ回路は、ドレインが前記第１電源入力端子に接続されてバックゲート及びソースにコントロール信号が送信されるように接続された第２ＰＭＯＳトランジスタと、ドレインが前記第２電源入力端子に接続されてバックゲート及びソースにコントロール信号が送信されるように接続された第３ＰＭＯＳトランジスタと、第１信号入力部が前記第１電源入力端子に接続されて第２信号入力部が前記第２電源入力端子に接続されて信号出力部が前記第２ＰＭＯＳトランジスタのゲートに接続された第１制御回路と、第１信号入力部が前記第２電源入力端子に接続されて第２信号入力部が前記第１電源入力端子に接続されて信号出力部が前記第３ＰＭＯＳトランジスタのゲートに接続された第２制御回路と、を備えたことを特徴とする電源保護回路。
【請求項２】
前記第１制御回路及び前記第２制御回路は、いずれも、前記第１信号入力部の入力電位が前記第２信号入力部の入力電位よりも大きいときには前記信号出力部から０Ｖを出力して、前記第１信号入力部の入力電位が前記第２信号入力部の入力電位よりも小さいときには前記信号出力部から前記第２信号入力部の入力電位を出力して、前記第１信号入力部の入力電位と前記第２信号入力部の入力電位とが等しいときには前記信号出力部から０Ｖを出力するように構成されたことを特徴とする請求項１に記載の電源保護回路。
【請求項３】
前記第１制御回路及び前記第２制御回路は、いずれも、第４ＰＭＯＳトランジスタと第５ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタと容量素子とを備え、
前記第４ＰＭＯＳトランジスタは、ソース及びバックゲートが前記第２信号入力部に接続されてゲートが前記第１信号入力部に接続されて、
前記第５ＰＭＯＳトランジスタは、ソース及びバックゲートが前記第１信号入力部に接続されてゲートが前記第２信号入力部に接続されて、
前記第１ＮＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインに接続されてバックゲートが接地されてゲートが前記第１信号入力部に接続されて、
前記第２ＮＭＯＳトランジスタは、ソースが前記第４ＮＭＯＳトランジスタのドレインに接続されてバックゲートが接地されてゲートが前記第２信号入力部に接続されて、
前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは、それぞれ、ソース及びバックゲートが接地されて、
前記第５ＰＭＯＳトランジスタのドレインと前記第２ＮＭＯＳトランジスタのドレインと前記第３ＮＭＯＳトランジスタのゲートとを共通に接続して、端子の１つを接地した前記容量素子の他の端子と前記第４ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインと前記第４ＮＭＯＳトランジスタのゲートとを共通に接続して、前記信号出力部から出力することを特徴とする請求項１又は請求項２に記載の電源保護回路。
【請求項４】
前記容量素子は、コンデンサであることを特徴とする請求項３に記載の電源保護回路。
【請求項５】
前記容量素子は、ＮＭＯＳトランジスタであることを特徴とする請求項３に記載の電源保護回路。
【請求項６】
請求項１〜請求項５のいずれかに記載の電源保護回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源保護回路及びそれを備えた半導体装置に関し、特に、複数の電源入力端子を備えた半導体集積回路に対してＥＳＤ（静電気放電）等による不具合が生じるのを防止する電源保護回路及びそれを備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路をＥＳＤから保護するための電源保護回路が、多く開発されている（例えば、特許文献１参照。）。
【０００３】
一般的な電源保護回路としては、２つの電源入力端子の間にＰＭＯＳトランジスタを設置したものがある。このような電源保護回路は、通常動作時において、一方の電源入力端子における電源電位（ＶＣＣ１）が他方の電源入力端子における電源電位（ＶＣＣ２）よりも大きく（又は等しく）なるために、ＰＭＯＳトランジスタがオフされて双方の電源入力端子間に電流が流れることはない。これに対して、双方の電源入力端子に電源電位が供給されない状態で、ＥＳＤによってＶＣＣ２の電源入力端子の電位が上昇した場合には、ＰＭＯＳトランジスタがオンされて、ＶＣＣ２の電源入力端子からＶＣＣ１の電源入力端子へ電流が流れる。これによって、ＶＣＣ２の電源入力端子における電位上昇が緩和される。
【０００４】
一方、特許文献１等には、複数の電源入力端子から順不同に電圧が入力されても半導体素子の損傷が生じないことを目的とした電源保護回路が開示されている。詳しくは、電源保護回路内に、直列接続されたダイオード列、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等からなる電圧監視スイッチング回路を設けている。
【０００５】
【特許文献１】特開２０００−２４３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の電源保護回路は、通常動作時にＶＣＣ２の電源入力端子のみに電圧が供給されるとＶＣＣ２の電源入力端子からＶＣＣ１の電源入力端子へ定常的に電流が流れるという問題があった。
【０００７】
これに対して、特許文献１等のように電源保護回路内にダイオード、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを所定位置に配置することで、通常動作時において双方の電源入力端子のうち一方のみに電圧が供給された場合であっても、他方の電源入力端子に電流が流れるのを防止することができる。さらに、双方の電源入力端子に電源電位が供給されない状態で、ＥＳＤによってＶＣＣ２の電源入力端子の電位が上昇した場合にも、ＶＣＣ１の電源入力端子へ電流を流して、ＶＣＣ２の電源入力端子における電位上昇を緩和することができる。
ところが、ＥＳＤによってＶＣＣ１の電源入力端子の電位が上昇した場合には、ダイオードによってスムーズな電流経路が形成されない可能性がある。
【０００８】
このような問題を解決するために、電源保護回路に、複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを主体として構成した電源電圧モニタ回路を設置する方策が考えられる。すなわち、ダイオードを用いない電源電圧モニター回路によって、ＶＣＣ１側電源入力端子の電位上昇に対してはＶＣＣ２側電源入力端子へ電流を流し、ＶＣＣ２側電源入力端子の電位上昇に対してはＶＣＣ１側電源入力端子へ電流を流すことで、どちらの電源電位上昇に対してもスムーズに電流を流すことができる。
【０００９】
しかし、その場合であっても、通常動作時であってＶＣＣ１に対してＶＣＣ２が高電位の場合に、ＶＣＣ２側電源入力端子からグランド（ＧＮＤ）へ貫通電流が流れて消費電力が増加するという不具合が考えられる。さらに、通常動作時におけるＶＣＣ１とＶＣＣ２との設定値によっては、ＶＣＣ２側電源入力端子からＶＣＣ１側電源入力端子へ電流が流れるという不具合も考えられる。
【００１０】
この発明は、上述のような課題を解決するためになされたもので、２つの電源入力端子にそれぞれ入力される２つの電源電圧の大きさとその組み合わせとがいかなる場合であっても、通常動作時における電源入力端子間の電流やグランドへの貫通電流が生じるのを防止するとともに、半導体回路をＥＳＤから保護する、信頼性の高い電源保護回路及びそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
この発明の請求項１記載の発明にかかる電源保護回路は、複数の電源入力端子を備えた回路に接続される電源保護回路であって、第１電源入力端子にドレイン又はソースが接続されて第２電源入力端子にソース又はドレインが接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのバックゲートにコントロール信号が送信されるように接続されるとともに、前記第１ＰＭＯＳトランジスタのゲートに遅延素子を介してコントロール信号が送信されるように接続された電源電圧モニタ回路と、を備え、前記電源電圧モニタ回路は、ドレインが前記第１電源入力端子に接続されてバックゲート及びソースにコントロール信号が送信されるように接続された第２ＰＭＯＳトランジスタと、ドレインが前記第２電源入力端子に接続されてバックゲート及びソースにコントロール信号が送信されるように接続された第３ＰＭＯＳトランジスタと、第１信号入力部が前記第１電源入力端子に接続されて第２信号入力部が前記第２電源入力端子に接続されて信号出力部が前記第２ＰＭＯＳトランジスタのゲートに接続された第１制御回路と、第１信号入力部が前記第２電源入力端子に接続されて第２信号入力部が前記第１電源入力端子に接続されて信号出力部が前記第３ＰＭＯＳトランジスタのゲートに接続された第２制御回路と、を備えたものである。
【００１２】
また、請求項２記載の発明にかかる電源保護回路は、上記請求項１に記載の発明において、前記第１制御回路及び前記第２制御回路は、いずれも、前記第１信号入力部の入力電位が前記第２信号入力部の入力電位よりも大きいときには前記信号出力部から０Ｖを出力して、前記第１信号入力部の入力電位が前記第２信号入力部の入力電位よりも小さいときには前記信号出力部から前記第２信号入力部の入力電位を出力して、前記第１信号入力部の入力電位と前記第２信号入力部の入力電位とが等しいときには前記信号出力部から０Ｖを出力するように構成されたものである。
【００１３】
また、請求項３記載の発明にかかる電源保護回路は、上記請求項１又は請求項２に記載の発明において、前記第１制御回路及び前記第２制御回路は、いずれも、第４ＰＭＯＳトランジスタと第５ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタと容量素子とを備え、前記第４ＰＭＯＳトランジスタは、ソース及びバックゲートが前記第２信号入力部に接続されてゲートが前記第１信号入力部に接続されて、前記第５ＰＭＯＳトランジスタは、ソース及びバックゲートが前記第１信号入力部に接続されてゲートが前記第２信号入力部に接続されて、前記第１ＮＭＯＳトランジスタは、ソースが前記第３ＮＭＯＳトランジスタのドレインに接続されてバックゲートが接地されてゲートが前記第１信号入力部に接続されて、前記第２ＮＭＯＳトランジスタは、ソースが前記第４ＮＭＯＳトランジスタのドレインに接続されてバックゲートが接地されてゲートが前記第２信号入力部に接続されて、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは、それぞれ、ソース及びバックゲートが接地されて、前記第５ＰＭＯＳトランジスタのドレインと前記第２ＮＭＯＳトランジスタのドレインと前記第３ＮＭＯＳトランジスタのゲートとを共通に接続して、端子の１つを接地した前記容量素子の他の端子と前記第４ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインと前記第４ＮＭＯＳトランジスタのゲートとを共通に接続して、前記信号出力部から出力するものである。
【００１４】
また、請求項４記載の発明にかかる電源保護回路は、上記請求項３に記載の発明において、前記容量素子を、コンデンサとしたものである。
【００１５】
また、請求項５記載の発明にかかる電源保護回路は、上記請求項３に記載の発明において、前記容量素子を、ＮＭＯＳトランジスタとしたものである。
【００１６】
また、この発明の請求項６記載の発明にかかる半導体装置は、請求項１〜請求項５のいずれかに記載の電源保護回路を備えたものである。
【発明の効果】
【００１７】
本発明は、電源保護回路内に、第１ＰＭＯＳトランジスタと、複数のＰＭＯＳトランジスタ、複数の制御回路、遅延素子等からなる電源電圧モニタ回路とを、設置した。これにより、２つの電源入力端子にそれぞれ入力される２つの電源電圧の大きさとその組み合わせとがいかなる場合であっても、通常動作時における電源入力端子間の電流やグランドへの貫通電流が生じるのを防止するとともに、半導体回路をＥＳＤから保護する、信頼性の高い電源保護回路及びそれを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態．
以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００１９】
図１は、実施の形態における半導体装置１を示す回路図である。
本実施の形態の半導体装置１は、複数の電源を有するアプリケーションである。半導体装置１の主たる構成部は、複数の電源入力端子１１、１２、外部７とのインターフェース（信号授受）をおこなう出力バッファ３、出力バッファ３を駆動する内部回路２、等である。
【００２０】
このように構成された半導体装置１は、出力バッファ３の電源電圧を変えることにより、外部７とのインターフェース電圧レベルを可変している。例えば、内部回路２は、第２電源入力端子１２における電位ＶＣＣ２を２．５Ｖとして動作している。そして、外部７とのインターフェースは、第１電源入力端子１１における電位ＶＣＣ１を３．３Ｖと１．５Ｖとに可変することで、インターフェースレベル（出力Ｈレベル）も３．３Ｖと１．５Ｖとに可変している。
【００２１】
本実施の形態における電源保護回路は、図１の半導体装置１のように複数の電源入力端子１１、１２における電源電圧ＶＣＣ１、ＶＣＣ２の大きさとその組み合わせとが変動するものに対しても、正常な動作とＥＳＤからの保護とを確保するものである。
【００２２】
図２〜図６にて、図１の半導体装置１に搭載される電源保護回路１０について詳述する。
図２に示すように、電源保護回路１０は、主として、第１電源入力端子１１、第２電源入力端子１２、第１ＰＭＯＳトランジスタＰ１、電源電圧モニタ回路１５、で構成される。電源電圧モニタ回路１５は、遅延素子１６、第２ＰＭＯＳトランジスタＰ２、第３ＰＭＯＳトランジスタＰ３、第１制御回路Ｍ１、第２制御回路Ｍ２で構成される。
【００２３】
電源保護回路１０の第１電源入力端子１１及び第２電源入力端子１２は、それぞれ、半導体装置１の第１電源入力端子１１及び第２電源入力端子１２に接続される。
【００２４】
電源保護回路１０の第１ＰＭＯＳトランジスタＰ１は、ドレインＤが第１電源入力端子１１に接続され、ソースＳが第２電源入力端子１２に接続される。
第１ＰＭＯＳトランジスタＰ１のゲートＧは、電源電圧モニタ回路１５内の遅延素子１６（遅延回路）に接続されている。遅延素子１６は、電源電圧モニタ回路１５内の第２ＰＭＯＳトランジスタＰ２及び第３ＰＭＯＳトランジスタＰ３に接続されていて、電源電圧モニタ回路１５で生成されたコントロール信号を第１ＰＭＯＳトランジスタＰ１に送信する。なお、遅延素子１６は、例えば、図３に示す抵抗２２及びコンデンサ２１で構成することができる。
第１ＰＭＯＳトランジスタＰ１のバックゲート（サブストレートゲート）ＢＧは、電源電圧モニタ回路１５内の第２ＰＭＯＳトランジスタＰ２及び第３ＰＭＯＳトランジスタＰ３に接続されていて、電源電圧モニタ回路１５で生成されたコントロール信号が送信される。
【００２５】
電源電圧モニタ回路１５の第２ＰＭＯＳトランジスタＰ２は、ドレインが第１電源入力端子１１に接続され、ソース及びバックゲートにコントロール信号が送信されるように接続されている。
電源電圧モニタ回路１５の第３ＰＭＯＳトランジスタＰ３は、ドレインが第２電源入力端子１２に接続され、ソース及びバックゲートにコントロール信号が送信されるように接続されている。
【００２６】
電源電圧モニタ回路１５の第１制御回路Ｍ１及び第２制御回路Ｍ２には、それぞれ、第１信号入力部Ａ、第２信号入力部Ｂ、信号出力部Ｃが設けられている。
第１制御回路Ｍ１は、第１信号入力部Ａが第１電源入力端子１１に接続され、第２信号入力部Ｂが第２電源入力端子１２に接続され、信号出力部Ｃが第２ＰＭＯＳトランジスタＰ２のゲートに接続される。
第２制御回路Ｍ２は、第１信号入力部Ａが第２電源入力端子１２に接続され、第２信号入力部Ｂが第１電源入力端子１１に接続され、信号出力部Ｃが第３ＰＭＯＳトランジスタＰ３のゲートに接続される。
【００２７】
このように接続された第１制御回路Ｍ１及び第２制御回路Ｍ２は、それぞれ、図４の表図に示すように動作する。
すなわち、第１信号入力部Ａの入力電位が第２信号入力部Ｂの入力電位よりも大きい場合には、信号出力部Ｃから０Ｖを出力する。これに対して、第１信号入力部Ａの入力電位が第２信号入力部Ｂの入力電位よりも小さい場合には、信号出力部Ｃから第２信号入力部Ｂの入力電位（Ｂ電位）を出力する。また、第１信号入力部Ａの入力電位と第２信号入力部Ｂの入力電位とが等しい場合には、信号出力部Ｃから０Ｖを出力する。
【００２８】
このような動作をする第１制御回路Ｍ１及び第２制御回路Ｍ２の構成について、図５を用いて説明する。
図５に示すように、制御回路Ｍ１、Ｍ２は、主として、第４ＰＭＯＳトランジスタＰ４、第５ＰＭＯＳトランジスタＰ５、第１ＮＭＯＳトランジスタＮ１、第２ＮＭＯＳトランジスタＮ２、第３ＮＭＯＳトランジスタＮ３、第４ＮＭＯＳトランジスタＮ４、容量素子１８、で構成される。
【００２９】
制御回路Ｍ１、Ｍ２内の第４ＰＭＯＳトランジスタＰ４は、ソース及びバックゲートが第２信号入力部Ｂに接続され、ゲートが第１信号入力部Ａに接続される。
第５ＰＭＯＳトランジスタＰ５は、ソース及びバックゲートが第１信号入力部Ａに接続され、ゲートが第２信号入力部Ｂに接続される。
【００３０】
制御回路Ｍ１、Ｍ２内の第１ＮＭＯＳトランジスタＮ１は、ソースが第３ＮＭＯＳトランジスタＮ３のドレインに接続され、バックゲートが接地（ＧＮＤ）され、ゲートが第１信号入力部Ａに接続される。
第２ＮＭＯＳトランジスタＮ２は、ソースが第４ＮＭＯＳトランジスタＮ４のドレインに接続され、バックゲートが接地され、ゲートが第２信号入力部Ｂに接続される。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４は、それぞれ、ソース及びバックゲートが接地される。
【００３１】
第５ＰＭＯＳトランジスタＰ５のドレインと、第２ＮＭＯＳトランジスタＮ２のドレインと、第３ＮＭＯＳトランジスタＮ３のゲートと、は接点１９（ＯＵＴＢ）にて共通に接続される。
第４ＰＭＯＳトランジスタＰ４のドレインと、第１ＮＭＯＳトランジスタＮ１のドレインと、第４ＮＭＯＳトランジスタＮ４のゲートと、容量素子１８の一方の端子と、は共通に接続される。ここで、容量素子１８のもう一方の端子は、接地される。
このような構成により、図４で説明した出力信号を信号出力部Ｃから出力することになる。
なお、制御回路Ｍ１、Ｍ２内に設けられる容量素子１８としては、コンデンサに替わって、図６に示すＮＭＯＳトランジスタを用いることもできる。
【００３２】
以下、図２を用いて、上述のように構成された電源保護回路１０の動作について説明する。
まず、第１電源入力端子１１の電源電位ＶＣＣ１が高電位で第２電源入力端子１２の電源電位ＶＣＣ２が低電位となる場合（ＶＣＣ１＞ＶＣＣ２）の、電源保護回路１０の動作について説明する。
【００３３】
この場合、第１制御回路Ｍ１の信号出力部Ｃにおける出力は０Ｖになる（図４を参照しできる。）。これにより、第２ＰＭＯＳトランジスタＰ２はオンされる。
一方、第２制御回路Ｍ２の信号出力部Ｃにおける出力はＢ電位（ＶＣＣ１である。）になる。これにより、第３ＰＭＯＳトランジスタＰ３はオフされる。
こうして、第１ＰＭＯＳトランジスタＰ１のバックゲートＢＧには、第２ＰＭＯＳトランジスタＰ２を介して高電位のＶＣＣ１が供給される。同様に、第１ＰＭＯＳトランジスタＰ１のゲートＧには、第２ＰＭＯＳトランジスタＰ２、遅延素子１６を介して高電位のＶＣＣ１が供給される。
【００３４】
このように、第１ＰＭＯＳトランジスタＰ１のバックゲートＢＧ及びゲートＧに高電位ＶＣＣ１が供給されることで、第１ＰＭＯＳトランジスタＰ１はオフされる。さらに、第３ＰＭＯＳトランジスタＰ３もオフされているために、電源保護回路１０において双方の電源入力端子１１、１２間に電流は流れないことになる。
【００３５】
次に、第１電源入力端子１１の電源電位ＶＣＣ１が低電位で第２電源入力端子１２の電源電位ＶＣＣ２が高電位となる場合（ＶＣＣ１＜ＶＣＣ２）の、電源保護回路１０の動作について説明する。
この場合、第２制御回路Ｍ２の出力は０Ｖになる。これにより、第３ＰＭＯＳトランジスタＰ３はオンされる。
一方、第１制御回路Ｍ１の出力はＢ電位（ＶＣＣ２である。）になる。これにより、第２ＰＭＯＳトランジスタＰ２はオフされる。
こうして、第１ＰＭＯＳトランジスタＰ１のバックゲートＢＧには、第３ＰＭＯＳトランジスタＰ３を介して高電位のＶＣＣ２が供給される。同様に、第１ＰＭＯＳトランジスタＰ１のゲートＧには、第３ＰＭＯＳトランジスタＰ３、遅延素子１６を介して高電位のＶＣＣ２が供給される。
【００３６】
このように、第１ＰＭＯＳトランジスタＰ１のバックゲートＢＧ及びゲートＧに高電位ＶＣＣ２が供給されることで、第１ＰＭＯＳトランジスタＰ１はオフされる。さらに、第２ＰＭＯＳトランジスタＰ２もオフされているために、双方の電源入力端子１１、１２間に電流は流れないことになる。
【００３７】
次に、第１電源入力端子１１の電源電位ＶＣＣ１と第２電源入力端子１２の電源電位ＶＣＣ２とが同電位となる場合（ＶＣＣ１＝ＶＣＣ２）の、電源保護回路１０の動作について説明する。
この場合、第１制御回路Ｍ１の出力は０Ｖになって、第２ＰＭＯＳトランジスタＰ２はオンされる。同様に、第２制御回路Ｍ２の出力も０Ｖになって、第３ＰＭＯＳトランジスタＰ３はオンされる。こうして、第１ＰＭＯＳトランジスタＰ１には、第２ＰＭＯＳトランジスタＰ２及び第３ＰＭＯＳトランジスタＰ３を介して電位が供給される。
【００３８】
ここで、第１ＰＭＯＳトランジスタＰ１のバックゲートＢＧ及びゲートＧには同電位が供給されるために、第１ＰＭＯＳトランジスタＰ１はオフされる。一方、第２ＰＭＯＳトランジスタＰ２及び第３ＰＭＯＳトランジスタＰ３はオンされているものの、ＶＣＣ１とＶＣＣ２とは同電位であるために、双方の電源入力端子１１、１２間に電流は流れないことになる。
【００３９】
以上説明したように、本実施の形態の電源保護装置１０によれば、半導体装置１の通常動作時においてＶＣＣ１とＶＣＣ２との関係がどのような場合であっても、電源保護回路１０における双方の電源入力端子１１、１２間に電流が流れる不具合は生じない。
【００４０】
以下、図５にて、本実施の形態の電源保護回路１０における、貫通電流の発生を抑止する効果について説明する。
本実施の形態の電源保護回路１０では、図５で説明した制御回路Ｍ１、Ｍ２の構成によって回路内に貫通電流が生じるのを防止している。
【００４１】
まず、第１信号入力部Ａの入力電位が第２信号入力部Ｂの入力電位よりも小さくなる場合（Ａ＜Ｂ）の、制御回路Ｍ１、Ｍ２の動作について説明する。
この場合、第４ＰＭＯＳトランジスタＰ４がオンされて、第５ＰＭＯＳトランジスタＰ５がオフされる。一方、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２はオンされる。
【００４２】
ここで、第４ＰＭＯＳトランジスタＰ４がオンされているために、信号出力部Ｃにおける出力電位（ＯＵＴ）が上昇して、第４ＮＭＯＳトランジスタＮ４がオンされる。これによって、接点１９における電位（ＯＵＴＢ）は下がって、第３ＮＭＯＳトランジスタＮ３がオフされて、第４ＰＭＯＳトランジスタＰ４（オン状態である。）を介してＢ電位が信号出力部Ｃから出力される。このとき、第５ＰＭＯＳトランジスタＰ５及び第３ＮＭＯＳトランジスタＮ３はオフされているために、ＧＮＤへの貫通電流は生じないことになる。
【００４３】
次に、第１信号入力部Ａの入力電位が第２信号入力部Ｂの入力電位よりも大きくなる場合（Ａ＞Ｂ）の、制御回路Ｍ１、Ｍ２の動作について説明する。
この場合、第４ＰＭＯＳトランジスタＰ４がオフされて、第５ＰＭＯＳトランジスタＰ５がオンされる。第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２はオンされる。
【００４４】
ここで、第５ＰＭＯＳトランジスタＰ５がオンされているために、接点１９における電位（ＯＵＴＢ）が上昇して、第３ＮＭＯＳトランジスタＮ３がオンされる。これによって、信号出力部Ｃにおける出力電位（ＯＵＴ）は下がって、０Ｖが信号出力部Ｃから出力される。このとき、第４ＰＭＯＳトランジスタＰ４はオフされていて、第４ＮＭＯＳトランジスタＮ４も出力電位が０Ｖでオフされるために、ＧＮＤへの貫通電流は生じないことになる。
【００４５】
次に、第１信号入力部Ａの入力電位と第２信号入力部Ｂの入力電位とが同電位になる場合（Ａ＝Ｂ）の、制御回路Ｍ１、Ｍ２の動作について説明する。
この場合、第４ＰＭＯＳトランジスタＰ４及び第５ＰＭＯＳトランジスタＰ５がオフされる。第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２はオンされる。
【００４６】
ここで、出力電位（ＯＵＴ）と接点電位（ＯＵＴＢ）とは中間電位となるが、容量素子１８によって出力電位（ＯＵＴ）が接点電位（ＯＵＴＢ）よりも０Ｖに近くなる。さらに、出力電位（ＯＵＴ）をゲート入力としている第４ＮＭＯＳトランジスタＮ４がオフに近い状態になって、接点電位（ＯＵＴＢ）が上昇する。これによって、第３ＮＭＯＳトランジスタＮ３がオンされて、信号出力部Ｃから０Ｖが出力される。このとき、第４ＰＭＯＳトランジスタＰ４及び第５ＰＭＯＳトランジスタＰ５はオフされているために、ＧＮＤへの貫通電流は生じないことになる。
【００４７】
なお、本実施の形態の電源保護回路１０は、半導体装置１における複数の電源入力電極１１、１２のいずれかがＥＳＤ等により電位上昇しても、制御回路Ｍ１、Ｍ２の構成によって回路内に貫通電流を生じさせることなく半導体装置１を保護する。
【００４８】
まず、第１信号入力部Ａの入力電位が０Ｖであって第２信号入力部Ｂの入力電位が上昇した場合の、制御回路Ｍ１、Ｍ２の動作について説明する。
この場合、第１ＮＭＯＳトランジスタＮ１がオフされる。また、接点電位（ＯＵＴＢ）は０Ｖになるため、第３ＮＭＯＳトランジスタＮ３はオフされる。さらに、第４ＰＭＯＳトランジスタＰ４がオンされて、Ｂ電位が信号出力部Ｃから出力される。このとき、第１信号入力部Ａの電位が０Ｖであって、第１ＮＭＯＳトランジスタＮ１がオフされているために、ＧＮＤへの貫通電流は生じないことになる。
【００４９】
次に、第２信号入力部Ｂの入力電位が０Ｖであって第１信号入力部Ａの入力電位が上昇した場合の、制御回路Ｍ１、Ｍ２の動作について説明する。
この場合、信号出力部Ｃの出力電位（ＯＵＴ）は０Ｖになる。このとき、第２信号入力部Ｂの電位が０Ｖであって、第２ＮＭＯＳトランジスタＮ２がオフされるために、ＧＮＤへの貫通電流は生じないことになる。
【００５０】
以上説明したように、本実施の形態における電源保護回路１０の構成によれば、２つの電源入力端子１１、１２にそれぞれ入力される２つの電源電圧ＶＣＣ１、ＶＣＣ２の大きさとその組み合わせとがいかなる場合であっても、通常動作時に電源入力端子１１、１２間に電流が流れることがなく、グランドへ貫通電流が生じることも防止することができる。すなわち、比較的簡易な構成で、半導体装置１を不具合なくＥＳＤから保護することができる。
【００５１】
なお、本発明が本実施の形態に限定されず、本発明の技術思想の範囲内において、本実施の形態の中で示唆した以外にも、本実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は本実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施の形態における半導体装置を示す回路図である。
【図２】図１の半導体装置に設置される電源保護回路を示す回路図である。
【図３】図２の電源保護回路における遅延素子を示す回路図である。
【図４】電源電圧モニタ回路の制御回路における入出力の関係を示す表図である。
【図５】電源電圧モニタ回路における制御回路を示す回路図である。
【図６】電源電圧モニタ回路における容量素子の別の形態を示す図である。
【符号の説明】
【００５３】
１  半導体装置、  ２  内部回路、  ３  出力バッファ、
１０  電源保護回路、  １１  第１電源入力端子、  １２  第２電源入力端子、
１５  電源電圧モニタ回路、  １６  遅延素子、  １８  容量素子、
Ｐ１  第１ＰＭＯＳトランジスタ、  Ｐ２  第２ＰＭＯＳトランジスタ、
Ｐ３  第３ＰＭＯＳトランジスタ、  Ｐ４  第４ＰＭＯＳトランジスタ、
Ｐ５  第５ＰＭＯＳトランジスタ、
Ｎ１  第１ＮＭＯＳトランジスタ、  Ｎ２  第２ＮＭＯＳトランジスタ、
Ｎ３  第３ＮＭＯＳトランジスタ、  Ｎ４  第４ＮＭＯＳトランジスタ、
Ｍ１  第１制御回路、  Ｍ２  第２制御回路、
Ａ  第１信号入力部、  Ｂ  第２信号入力部、  Ｃ  信号出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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