(57)【要約】【課題】  多くのコンピュータシステムと親和性の高いインターフェイスを有するファイル管理システムを備えた不揮発性半導体記憶装置を提供すること。【解決手段】  複数の不揮発性半導体メモリを含むメモリセルアレイを有するメモリ５と、メモリ５を制御するＮＡＮＤフラッシュ制御エンジン３６と、ネットワークに接続可能なネットワーク・インターフェイス３９と、ネットワーク・インターフェイス３９に接続され、ネットワークからのデータファイルとメモリセルアレイのアドレスとの関係を管理するファイル管理エンジン３８と、ファイル管理エンジン３８に接続され、ファイル管理エンジン３８からの信号をＮＡＮＤフラッシュ制御エンジン３６で使用可能な信号に変換するＮＡＮＤフラッシュ・インターフェイス３７と、を具備する。【選択図】      図２５
2006323868.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性半導体メモリを含むメモリセルアレイを有するメモリと、
前記メモリを制御するＮＡＮＤフラッシュ制御エンジンと、
ネットワークに接続可能なネットワーク・インターフェイスと、
前記ネットワーク・インターフェイスに接続され、前記ネットワークからのデータファイルと前記メモリセルアレイのアドレスとの関係を管理するファイル管理エンジンと、
前記ファイル管理エンジンに接続され、前記ファイル管理エンジンからの信号を前記ＮＡＮＤフラッシュ制御エンジンで使用可能な信号に変換するＮＡＮＤフラッシュ・インターフェイスと、を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ネットワーク・インターフェイスはTCP/IPに対応していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ネットワーク・インターフェイスはftp(file transfer protocol)接続可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ネットワーク・インターフェイスはanonymous ftp(file transfer protocol)接続可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ネットワーク・インターフェイスはPPP(Point to Point Protocol)接続可能であることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書替え可能な不揮発性半導体記憶装置およびそのシステムに係わり、特にフラッシュメモリに関する。
【背景技術】
【０００２】
従来のフラッシュメモリは、デジタル制御インターフェイスを持つ。デジタル制御信号端子のほか電源端子や書き込み・消去電源端子を持つが、これらはDC入力で、フラッシュメモリ内部で外部からのデジタル制御信号に応じて制御され、適当な波形に整形されメモリセルに印加される。このため、フラッシュメモリ内部では、メモリセルの読み出し・書き込み・消去に必要な信号を作るために、メモリセル以外に多くの周辺回路と呼ばれる制御回路を持つ。
【０００３】
また、フラッシュメモリを用いた多くの脱着可能な記憶装置がある。例えばスマートメディアやコンパクトフラッシュ（登録商標）やメモリスティック、ＳＤカードなどである。スマートメディアのインターフェイスはＮＡＮＤフラッシュ（登録商標）メモリのインターフェイスそのものであり、その他の装置は磁気記憶装置のインターフェイスに似たものである。いずれにしても、磁気記憶装置のごとくホスト側のファイル管理下で、ファイルデータと論理アドレスを受け取り記憶する。ホスト側にはファイル管理システムが必要である。
【０００４】
フラッシュメモリ内部のメモリセルの読み出し・書き込み・消去に必要な信号を作るための多くの周辺回路が、チップサイズを大きくし、コスト増を招いている。しかしながら、外部から直接メモリセルを制御しようとすると、外部配線負荷の増大など多くの問題があった。
【０００５】
また、従来のフラッシュメモリ記憶装置では、ホスト側のファイル管理の下で制御されるため性能が落ちる。例えば、ホスト側のファイル管理の最小単位より、フラッシュメモリの最小書替え単位が大きいと、１つのファイルデータを書き換える際、フラッシュメモリ内部では書き換えが必要でないファイルデータまで巻き添え書き換えする必要がある。しかしながら、ファイル管理をフラッシュメモリシステム側で行なうとすると、インターフェイスをどうするかという問題が生じる。
【特許文献１】国際公開第９８／４５１３０号パンフレット
【特許文献２】特開平８−２７９５８８号公報
【特許文献３】特開平８−１６７６３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、多くのコンピュータシステムと親和性の高いインターフェイスを有するファイル管理システムを備えた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性半導体メモリを含むメモリセルアレイを有するメモリと、前記メモリを制御するＮＡＮＤフラッシュ制御エンジンと、ネットワークに接続可能なネットワーク・インターフェイスと、前記ネットワーク・インターフェイスに接続され、前記ネットワークからのデータファイルと前記メモリセルアレイのアドレスとの関係を管理するファイル管理エンジンと、前記ファイル管理エンジンに接続され、前記ファイル管理エンジンからの信号を前記ＮＡＮＤフラッシュ制御エンジンで使用可能な信号に変換するＮＡＮＤフラッシュ・インターフェイスと、を具備する。
【発明の効果】
【０００８】
この発明によれば、多くのコンピュータシステムと親和性の高いインターフェイスを有するファイル管理システムを備えた不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態に係わる不揮発性半導体記憶装置のパッケージ外観図である。
【００１１】
図１に示すように、パッケージ１の表面に信号端子２が設けられている。
【００１２】
図２は、図１に示されるパッケージ１の内部を示す図である。
【００１３】
図２に示すように、パッケージ１の内部には、半導体基板を封止したパッケージ４と、８枚のパッケージ５がある。パッケージ４、５-0、５-1、…、５-7は互いに積層され、積層側面にはそれぞれのパッケージに設けられる端子を互いに接続するために配線６が設けられる。
【００１４】
パッケージ４の積層面の裏面には、さらに別の端子３が設けられ、パッケージ１に設けられた信号端子２へ接続される。
【００１５】
図３は、図１に示されるパッケージ内部のチップ積層構造を示す図である。
【００１６】
図３に示すように、パッケージ４、５-0、５-1、…、５-7それぞれの側面には、端子７が設けられ、それぞれの端子７は、配線６で互いに接続されている。
【００１７】
図４は、図２、図３に示されるパッケージ４の内部を示す図である。
【００１８】
図４に示すように、パッケージ４の内部には、半導体基板９が封止されている。半導体基板９の表面には端子８が設けられ、端子３や端子７に接続される。
【００１９】
図５は、図４に示される端子８と端子３との接続構成の一例を示す図である。
【００２０】
図５に示すように、半導体基板９の表面に設けられた端子８は、パッケージ４の積層面の裏面に形成された端子３に、このパッケージ４に空けられた穴に流し込まれた配線材１０により接続されている。
【００２１】
図６は、図４に示される端子８と端子７との接続構成の一例を示す図である。
【００２２】
図６に示すように、半導体基板９の表面に設けられた端子８は、パッケージ４の側面に形成された端子７に、ボンディングワイヤ１１により接続されている。
【００２３】
図７は、図２、図３に示されるパッケージ５の内部を示す図である。
【００２４】
図７に示すように、パッケージ５の内部には、半導体基板１２が封止されている。半導体基板１２の表面には端子８が設けられ、端子７に、図６に示されるような接続構成により接続される。半導体基板１２の上には、後程説明するように不揮発性半導体メモリセルアレイが形成される。
【００２５】
図８は、パッケージ４内部の半導体基板９上に形成される回路を示す構成図である。
【００２６】
図８に示すように、端子３に接続される端子８として、OP、RB、REn、CEn、Vcc、Vss、CLEn、ALEn、WEn、WPn、IO0〜IO7端子がある。
【００２７】
Vccは電源端子であり、Vssは接地端子である。
【００２８】
入出力端子IO0〜IO7は、データ入出力バッファ１３に接続され、書きこみ・読み出しデータの入出力やコマンドデータ、アドレスデータの入力を行なうための端子である。
【００２９】
OP、RB、REn、CEn、CLEn、ALEn、WEn、WPn端子は、制御入出力バッファ１４に接続され、制御信号OP、RB、REn、CEn、CLEn、ALEn、WEn、WPnを入力するための端子である。
【００３０】
端子３の信号は、例えばNANDフラッシュメモリTC58V32AFT(東芝製)などに見られる端子のような働きをする。
【００３１】
ステート・マシーン１５は、外部から入力された制御信号やコマンドやアドレスに従って、パッケージ５を制御するための基本的な制御信号を発生する回路である。
【００３２】
ステート・マシーン１５により、パッケージ５内部のメモリセルアレイをアクセスする時のアドレスを管理するアドレス制御回路１６、パッケージ５内部のメモリセルアレイのデータの読み出し・書きこみ・消去に必要な電圧を発生する電圧発生回路１７、パッケージ５を選択するチップ選択回路１８、パッケージ５内部のメモリセルアレイのメモリブロックを選択するためのブロック選択制御回路１９、パッケージ５内部のメモリセルアレイに接続されるワード線の制御を行なうワード線制御回路２０、パッケージ５内部のメモリセルアレイとのデータの入出力を制御するデータ制御回路２１、パッケージ５内部のメモリセルアレイに接続されるビット線の制御を行なうビット線制御回路２２、パッケージ５内部のメモリセルアレイに接続されるソース線の制御を行なうソース線制御回路２３、パッケージ５内部のメモリセルアレイが形成される半導体層（ウェル）の制御を行なうウェル制御回路２４、が制御される。
【００３３】
端子７に接続される端子８として、SG1、CG0、CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、CE2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、OUT0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、RST、SRC、OD、EV、BS、PRE、VH端子がある。
【００３４】
ROM100は、パッケージ５内部のメモリセルアレイの欠陥メモリセルのアドレスを記憶している。アドレス制御回路１６はROMのデータを参照して、欠陥メモリセルを使わないようにする。
【００３５】
図９は、パッケージ５内部の半導体基板１２上に形成される回路を示す構成図である。
【００３６】
図９に示すように、パッケージ５内部の半導体基板１２上には、フラッシュメモリが形成される。そして、端子７に接続される端子８として、SG1、CG0、CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、CE2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、OUT0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、RST、SRC、OD、EV、BS、PRE、VH端子があり、同名のパッケージ４の端子と配線６を介して接続される。
【００３７】
メモリセルアレイ２５は、不揮発性半導体メモリセルがマトリクス上に配置され構成されている。メモリセルアレイ２５のメモリブロックを選択するためにブロック選択回路２６、選択されたメモリセルとのデータの入出力を制御するデータ回路２７、メモリセルアレイ２５に接続されるビット線の電圧を制御するビット線回路２８、メモリセルアレイ２５に接続されるソース線を制御するソース線回路２９、メモリセルアレイ２５がその上に形成されるウェルを制御するウェル回路３０、端子８の信号と内部信号の変換を行なう信号変換回路３１、が設けられている。
【００３８】
図１０は、図９に示されるメモリセルアレイ２５の構成の一例を示す図である。
【００３９】
図１０に示すように、メモリセルアレイ２５は、例えば１６のメモリブロックBLOCK0〜BLOCK15に分割されている。それぞれのメモリブロックBLOCKi(i=0〜15)は、４本のワード線WL0-i〜WL3-iと、２本の選択ゲート線SGD-i及びSGS-iとを備える。
【００４０】
４つのメモリセルＭと２つの選択トランジスタＳは、互いに直列に接続されＮＡＮＤ型のメモリセルユニットを構成する。ＮＡＮＤ型メモリセルユニットの一端はビット線BLe0〜BLe7、BLo0〜BLo7に接続され、他端は共通にソース線Sourceに接続される。ここでは簡単のためにメモリの数を少なくしてあるが、１ワード線に４２２４個以上のメモリセル（528バイト以上）、１ブロックあたり16本のワード線、メモリセルアレイを512ブロック以上のブロックで構成すれば、NANDフラッシュメモリTC58V32AFTに匹敵するメモリセルアレイとなる。
【００４１】
図１１Ａ、図１１Ｂ、及び図１１Ｃはそれぞれ、メモリセルＭの構造の一例を示す図である。図１１ＡはメモリセルＭのビット線BLに沿った断面を示し、図１１ＢはメモリセルＭのワード線WLに沿った断面を示し、図１１Ｃは選択ゲート線SGに沿った断面を示している。
【００４２】
図１１Ａに示すように、メモリセルＭの構造を示す図である。ｐ型の半導体基板１２上にｎ型のウェル３２が形成され、さらに内部にｐ型のウェル３４が形成される。半導体基板１２の表面部にはｎ型拡散層３５とｐ型拡散層３３が形成される。半導体基板１２とトンネル酸化膜を介してフローティングゲートＦＧ、その上に絶縁膜を介してワード線ＷＬとなる制御ゲートが積層される。ビット線ＢＬは第２メタル材でできており、Ｖ１コンタクトを介して第１メタル材Ｍ０に接続される。さらにＣＢコンタクトを介してビット線ＢＬは、ＮＡＮＤメモリユニットの一端であるｎ型拡散層３５に接続される。
【００４３】
また、図１１Ｂ、図１１Ｃの断面に示されるように、各メモリセルＭは、互いにワード線WLに沿った方向で素子分離ＳＴＩ(shallow trench isoration)により分離されている。
【００４４】
図１２〜図１６はそれぞれ、信号変換回路３１の具体的な回路構成の一例を示す図である。
【００４５】
まず、図１２に示されるように、端子CE0〜CE7のうち、１つがインバータI0に入力されCEnsとして出力される。CEnsは、さらにインバータI1を介してCEsとして出力される。なお、図１２は、CE0に着目して示している。パッケージ５は、８つあるので、それぞれのパッケージ内で互いに重複することなく端子CE0〜CE7のうち１つがインバータI0に入力され、CEnsとして出力される。チップ選択信号CE0〜CE7によって、パッケージ５-0からパッケージ５-7のうち、一つが選択される。
【００４６】
図１３に示される信号CK0とCK1は、チップ選択信号CEsが"H"のとき有効となり、CK0s、CK0sn、CK1s、CK1snに変換される。
【００４７】
図１４に示されるように、信号RST、RA、RB、OSC、SEN、IN0、IN1は、チップ選択信号CEsが"H"のとき有効となり、RSTs、RAs、RBs、OSCs、SENs、IN0s、IN1sに変換される。
【００４８】
図１５に示される信号OD、EV、PRE、PGMは、チップ選択信号CEsが"H"のとき有効となり、電圧振幅がVHのODs、EVs、PREs、PGMsに変換される。
【００４９】
図１６に示される内部信号OUT0sとOUT1sは、チップ選択信号CEsが"H"のときOUT0端子、OUT1端子から信号OUT0とOUT1として出力される。
【００５０】
図１７は、ブロック選択回路２６の具体的な回路構成の一例を示す図である。この図１７に示す回路は、各ブロック毎に設けられている。
【００５１】
図１７に示すように、BLOCKiのワード線WL0-i〜WL3-i、選択ゲート線SGD-i、及びSGS-iはそれぞれ、ｎタイプMOS(NMOS)トランジスタQn17、Qn16、Qn15、Qn14、Qn12、Qn18を介して、端子CG0、CG1、CG2、CG3、SG1、SG2と繋がる。
【００５２】
また、選択ゲート線SGD-i及びSGS-iはそれぞれ、Qn13とQn19を介して、端子SGBと繋がる。選択されたブロックでは、ノードTransferGがVpp程度の電圧となり、ワード線と選択ゲート線とがパッケージ４からの信号CG0、CG1、CG2、CG3、SG1、SG2で制御される。非選択のブロックでは、TransferGが接地され、ワード線はフローティング状態となり、選択ゲート線はSGBで制御される。
【００５３】
ブロックの選択は信号RA-jとRB-kで行なう。RA-jとRB-kがともに"H"の時、そのブロックは選択される。信号OSCsはパッケージ４で発生させられた発信信号OSCと同期し、NMOSトランジスタQn8、Qn9、Qn10とディプリーションタイプNMOSトランジスタQd0で構成されるポンプ回路を駆動する。これにより、VppがTransferGに転送される。各ブロックと信号RA-j/RB-kの対応関係を表１に示す。
【００５４】
【表１】
2006323868.tif 000003
【００５５】
BLOCKiが選択された時の各電圧を表２に示す。
【００５６】
【表２】
2006323868.tif 000004
【００５７】
表２には、書き込み・読み出しではワード線WL1-iが選択されている例が示されている。
【００５８】
電源電圧Vccは典型的に3V、消去電圧Veraは典型的に20V、書き込み電圧Vpgmは典型的に18V、書き込み補助電圧Vpassは典型的に10V、読み出し補助電圧Vreadは典型的に3.5Vである。読み出し電圧Vcgrは典型的に0V、ベリファイ電圧Vcgvは典型的に0.5Vである。多値化も読み出し電圧とベリファイ電圧を複数用意することで容易に可能である。
【００５９】
図１８は、ブロック選択回路内のシフトレジスタ回路の一部を示す図で、特に信号RA-i、RB-kを発生するシフトレジスタ回路の一部を示している。
【００６０】
図１８に示すように、リセット信号RSTsが"H"となると、シフトレジスタSR-addはリセットされる。クロック信号CK0sが"H"のとき、入力信号INを受け取り、CK0sがLでその入力信号をラッチする。
【００６１】
図１９は、ブロック選択回路内のシフトレジスタ回路の全体を示す図で、特に信号RA-i、RB-kを発生するシフトレジスタ回路の全体を示している。
【００６２】
図１９に示す回路は、図１７に示される回路に隣接して設けられ、図１７と共にブロック選択回路２６を構成する。
【００６３】
図１９に示す回路により、クロック信号CK0sに同期させてアドレスデータ信号RAsとRBsを入力することで、所望の信号RA-i、RB-kを発生させることができる。これにより、任意のブロックを選択できる。
【００６４】
図２０は、データ回路２７の一部であるシフトレジスタ回路の構成を示す図である。
【００６５】
図２０に示すように、リセット信号RSTsが"H"となると、シフトレジスタSR-dataはリセットされる。クロック信号CK1sが"H"のとき、入力信号INを受け取り、CK1sが"L"で、その入力信号をラッチする。ノードPBLはビット線BLへ接続される。書き込み信号PGMsが"H"で、インバータI23とI24で構成されるラッチ回路とビット線とが繋がり、書き込みができる。読み出し・書き込みベリファイ時にビット線に現れるメモリセルのデータを示す電圧は、センス信号SENsが"H"でセンスされ、インバータI23とI24で構成されるラッチ回路にラッチされる。
【００６６】
図２１は、データ回路２７、ビット線回路２８、及びビット線BLの構成を示す図である。
【００６７】
図２１に示す回路では、クロック信号CK1sに同期させて書き込みデータ信号IN0sとIN1sを入力することで、所望の書き込みデータをセットすることができる。また、クロック信号CK1sに同期させて読み出しデータ信号OUT0sとOUT1sを出力することができる。
【００６８】
ビット線選択信号EVsとODsで2本のビット線BLeとBLoのうちどちらかを選択する。EVsが"H"でODsが"L"ならBLeが、EVsが"L"でODsが"H"ならBLoが選択される。選択されないビット線は、ビット線回路２８によりプリチャージ信号PREsが"H"のときBS端子に接続される。
【００６９】
また、ビット線回路２８を使って、選択するビット線の電位を予め設定できる。EVsが"H"でODsが"L"ならBLoを、EVsが"L"でODsが"H"ならBLeを、プリチャージ信号PREsを"H"としてBSに接続し、その後EVsとODsを共に"L"とすれば選択するビット線はBSと同電位にプリチャージされる。この後、ワード線に電位を与えることでメモリセルのデータを読むことができる。
【００７０】
BLOCKiが選択された時の各電圧は上記表２に示されている。この表２には、上述した通り、書き込み・読み出しではワード線WL1-iが選択されている例が示されている。
【００７１】
図２２は、信号変換回路３１の他の回路例を示す図である。
【００７２】
図２２に示すように、端子８には、ダイオードD0と抵抗R0で構成される入力保護を入れる方がより望ましい。ここでは、チップ選択信号CE0の例を示している。
【００７３】
図２３は、ソース線回路２９及びウェル回路３０の構成の一例を示す図である。
【００７４】
図２３に示す例では、ソース線回路２９とウェル回路３０とは、一部の回路を互いに共有している。
【００７５】
図２３に示すように、信号OSCsは、パッケージ４で発生させられた発信信号OSCと同期し、NMOSトランジスタQn30、Qn31、Qn32とディプリーションタイプNMOSトランジスタQd1で構成されるポンプ回路を駆動する。チップ選択信号CEsnがLになることにより、端子Wellとメモリセルが形成されるｐ型のウェル３４が繋がる。さらに、端子SRCとメモリセルアレイのソース線Sourceが繋がる。
【００７６】
BLOCKiが選択された時の各電圧は上記表２に示されている。この表２には、上述した通り、書き込み・読み出しではワード線WL1-iが選択されている例が示されている。
【００７７】
即ち、本発明における不揮発性半導体記憶装置及びシステムは、複数の不揮発性半導体メモリセル（Ｍ）から構成されるメモリセルアレイ（２５）と、前記メモリセルアレイに接続される複数のビット線（ＢＬ）と、前記メモリセルアレイに接続される複数のワード線（ＷＬ）と、それぞれの一端がそれぞれのワード線に接続され他端が入力端子（８）に接続される複数の転送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成される第１の半導体基板（１２）と、前記入力端子に接続される出力端子（８）にその出力信号が出力される前記ワード線を制御するためのワード線制御回路（２０）が形成される第２の半導体基板（９）と、を備える。
【００７８】
さらに、本発明の望ましい実施態様としては次のものがあげられる。
【００７９】
（１）前記第１の半導体基板と前記第２の半導体基板が積層される。
【００８０】
（２）少なくとも２つ以上の前記第１の半導体基板と前記第２の半導体基板が積層される。
【００８１】
また、本発明における不揮発性半導体記憶装置及びシステムは、複数の不揮発性半導体メモリセル（Ｍ）から構成されるメモリセルアレイ（２５）と、前記メモリセルアレイに接続される複数のビット線（ＢＬ）と、前記メモリセルアレイに接続される複数のワード線（ＷＬ）と、それぞれの一端がそれぞれのワード線に接続され他端が入力端子（８）に接続される複数の転送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成される第１の半導体基板（１２）と、その出力信号が出力端子（８）に接続される前記ワード線を制御するためのワード線制御回路（２０）が形成される第２の半導体基板（１２）と、を備え、前記第１の半導体基板は第１のパッケージ（５）に封止され、前記入力端子は前記第１のパッケージの端子（７）に接続され、前記第２の半導体基板は第２のパッケージ（４）に封止され、前記出力端子は前記第２のパッケージの端子（７）に接続され、前記第１のパッケージと前記第２のパッケージが積層され、前記第１のパッケージの端子と前記第２のパッケージの端子が積層側面に設けられた配線（６）で互いに接続される。
【００８２】
さらに、本発明の望ましい実施態様としては次のものがあげられる。
【００８３】
（１）少なくとも２つ以上の前記第１のパッケージと前記第２のパッケージが積層される。
【００８４】
（２）積層された前記第１のパッケージおよび前記第２のパッケージおよび前記配線は、さらに第３のパッケージ（１）に封止される。
【００８５】
また、本発明における不揮発性半導体記憶装置及びシステムは、複数の不揮発性半導体メモリセル（Ｍ）から構成されるメモリセルアレイ（２５）と、前記メモリセルアレイに接続される複数のビット線（ＢＬ）と、前記メモリセルアレイに接続される複数のワード線（ＷＬ）と、それぞれの一端がそれぞれのワード線に接続され他端が入力端子（８）に接続される複数の転送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成される第１の半導体基板（１２）と、その出力信号が出力端子（８）に接続される前記ワード線を制御するためのワード線制御回路（２０）と、インターフェイス回路（３７）が形成される第２の半導体基板（１２）と、を備え、前記第１の半導体基板は第１のパッケージ（５）に封止され、前記入力端子は前記第１のパッケージの端子（７）に接続され、前記第２の半導体基板は第２のパッケージ（４）に封止され、前記出力端子は前記第２のパッケージの端子（７）に接続され、前記第１のパッケージと前記第２のパッケージが積層され、前記第１のパッケージの端子と前記第２のパッケージの端子が積層側面に設けられた配線（６）で互いに接続され、前記第２のパッケージの積層面の裏面に前記インターフェイス回路に接続されるインターフェイス端子（３）が設けられる。
【００８６】
さらに、本発明の望ましい実施態様としては次のものがあげられる。
【００８７】
（１）少なくとも２つ以上の前記第１のパッケージと前記第２のパッケージが積層される。
【００８８】
（２）積層された前記第１のパッケージおよび前記第２のパッケージおよび前記配線は、さらに第３のパッケージ（１）に封止され、前記第３のパッケージには前記インターフェイス端子から引き出された引き出し端子（２）が設けられる。
【００８９】
また、本発明における不揮発性半導体記憶装置及びシステムは、複数の不揮発性半導体メモリセル（Ｍ）から構成されるメモリセルアレイ（２５）と、前記メモリセルアレイに接続される複数のビット線（ＢＬ）と、前記複数のビット線を制御するための第１のシフトレジスタ（SR_data)と、前記メモリセルアレイに接続される複数のワード線（ＷＬ）と、それぞれの一端がそれぞれのワード線に接続され他端が入力端子（８）に接続される複数の転送ゲートトランジスタ（Ｑｎ１４〜１７）と、前記複数の転送ゲートトランジスタのゲートを制御するための第２のシフトレジスタ(SR_add)と、が形成される第１の半導体基板（１２）と、前記入力端子に接続される出力端子（８）にその出力信号が出力される前記ワード線を制御するためのワード線制御回路（２０）が形成される第２の半導体基板（９）と、を備える。
【００９０】
さらに、本発明の望ましい実施態様としては次のものがあげられる。
【００９１】
（１）前記第１の半導体基板と前記第２の半導体基板が積層される。
【００９２】
（２）少なくとも２つ以上の前記第１の半導体基板と前記第２の半導体基板が積層される。
【００９３】
（３）さらに前記メモリセルアレイ中の欠陥セルのアドレスを記憶するための記憶回路（ＲＯＭ）を前記第２の半導体基板上に備える。
【００９４】
以上のようにして、複数のフラッシュメモリチップから多くの制御回路を削減し、その制御回路を複数のフラッシュメモリチップで共有することで、安価なフラッシュメモリシステムが提供できる。図２に示されるようにパッケージングあるいは配線することで、１つのフラッシュメモリデバイスとして使うことができる。
【００９５】
図２４は、本発明の第１実施形態に係わる不揮発性半導体記憶装置のシステムを示すシステム図である。
【００９６】
図２４に示すように、１つのパッケージ４が配線６を介して複数のNANDフラッシュメモリ５を制御する。このように制御回路を共有することで、個々のNANDフラッシュメモリ５から制御回路を削除することができ、結果小さなチップサイズのNANDフラッシュメモリ５を作ることができる。よって、全体として安価なフラッシュメモリシステムが得られるのである。
【００９７】
パッケージ４の内部は、大きく２つの部分に分けることができる。NANDフラッシュ・インターフェイス３７は、図８に示されるデータ入出力バッファ１３と制御信号バッファ１４とステート・マシーン１５をまとめたものである。図８に示される残りの部分がNANDフラッシュ制御エンジン３６である。
【００９８】
パッケージ４は、端子３を介してコンピュータなどのファイル管理システムのもとで制御される。
【００９９】
（第２実施形態）
図２５は、本発明の第２実施形態に係わる不揮発性半導体記憶装置のシステムを示すシステム図である。
【０１００】
図２５に示すように、パッケージ４の内部に、データファイルとメモリセルアレイ２５のアドレスの関係を管理しファイル管理を行なうファイル管理エンジン３８と、外部とのインターフェイスとしてネットワークプロトコルに対応したネットワーク・インターフェイス３９を備えている。パッケージ４は端子３を介して、直接インターネットなどのネットワークに繋がることが可能となっている。
【０１０１】
例えばネットワーク・インターフェイス３９はインターネットで主流のTCP/IPに対応している。また、ftp(file transfer protocol)接続可能である。これにより、本発明に係わる不揮発性半導体記憶装置は、FTPサイトとしてネットワークに繋がる。
【０１０２】
anonymous ftp(file transfer protocol)接続可能とするとより簡単にネットワークに接続できる。PPP(Point to Point Protocol)接続可能として、本発明に係わる不揮発性半導体記憶装置を電話回線を介してネットワークに繋げるのも便利である。
【０１０３】
図２６は、パッケージ１に封止された図２５に示される不揮発性半導体記憶装置とネットワークとの関係を示す図である。
【０１０４】
図２６に示すように、データサーバー43-0〜43-4とソフトウェアダウンロードマシン４１は、TCP/IPプロトコルネットワーク４２を介して繋がっている。ソフトウェアダウンロードマシン４１に挿入されたパッケージ１に、必要なソフトウェア（例えば音楽ソース）を、FTPを使ってネットワーク４２を介して持ってくる。ソフトウェアダウンロードマシン４１からパッケージ１を抜き、携帯音楽プレーヤ４０などで音楽などを楽しむことが容易にできる。
【０１０５】
図２７は、パッケージ１に封止された図２５に示される不揮発性半導体記憶装置とネットワークとの他の関係を示す図である。
【０１０６】
図２７に示すように、TCP/IPプロトコルに対応したデータサーバー46と電話機４４は電話回線４５を介して繋がっている。電話機４４に挿入されたパッケージ１に、必要なソフトウェア（例えば音楽ソース）を、PPPを使ってデータサーバー４６から持ってくる。電話機からパッケージ１を抜き、携帯音楽プレーヤ４０などで音楽などを楽しむことが容易にできる。
【０１０７】
また、パッケージ１に電源ユニット（電池など）と入力デバイスを付加することで、単体をネットワークに接続することも可能である。
【０１０８】
即ち、本発明における不揮発性半導体記憶装置及びシステムは、パッケージ（１）に封止された、ネットワークプロトコルに対応したインターフェイス回路（３９）と、不揮発性半導体メモリセルアレイ（２５）と、前記不揮発性半導体メモリセルアレイを制御するための制御回路（３６）と、データファイルと前記メモリセルアレイのアドレスの関係を管理するファイル管理エンジン（３８）と、を備える。
【０１０９】
さらに、本発明の望ましい実施態様としては次のものがあげられる。
【０１１０】
（１）前記インターフェイス回路はTCP/IPに対応している。
【０１１１】
（２）前記インターフェイス回路はftp(file transfer protocol)接続可能である。
【０１１２】
（３）前記インターフェイス回路はanonymous ftp(file transfer protocol)接続可能である。
【０１１３】
（４）前記インターフェイス回路はPPP(Point to Point Protocol)接続可能である。
【０１１４】
以上のようにして、多くのコンピュータシステムと親和性の高いインターフェイスを有するファイル管理システムを備えたフラッシュメモリシステムを提供することができる。
【０１１５】
以上、この発明を第１、第２の実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１１６】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０１１７】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１１８】
以上説明したように本発明の実施形態によれば、複数のフラッシュメモリチップから多くの制御回路が削減され、その制御回路を複数のフラッシュメモリチップで共有することで、安価なフラッシュメモリシステムが提供できる。そして、例えば図２に示されるようにパッケージングあるいは配線することで、１つのフラッシュメモリデバイスとして使うことができる。
【０１１９】
また、ネットワーク・プロトコルに対応したインターフェイスを持たせることで、多くのコンピュータシステムと親和性の高いインターフェイスを有するファイル管理システムを備えたフラッシュメモリシステムを提供することができる。
【図面の簡単な説明】
【０１２０】
【図１】図１は本発明の第１実施形態に係わる不揮発性半導体記憶装置のパッケージ外観図。
【図２】図２は図１に示されるパッケージ１の内部を示す図。
【図３】図３は図１に示されるパッケージ１内部のチップ積層構造を示す図。
【図４】図４は図２、図３に示されるパッケージ４の内部を示す図。
【図５】図５は図４に示される端子８と端子３との接続構成の一例を示す図。
【図６】図５は図４に示される端子８と端子７との接続構成の一例を示す図。
【図７】図７は図２、図３に示されるパッケージ５の内部を示す図。
【図８】図８はパッケージ４内部の半導体基板９上に形成される回路を示す構成図。
【図９】図９はパッケージ５内部の半導体基板１２上に形成される回路を示す構成図。
【図１０】図１０は図９に示されるメモリセルアレイ２５の構成の一例を示す図。
【図１１】図１１ＡはメモリセルＭのビット線BLに沿った断面を示す断面図、図１１ＢはメモリセルＭのワード線WLに沿った断面を示す断面図、図１１Ｃは選択ゲート線SGに沿った断面を示す断面図。
【図１２】図１２は信号変換回路３１の具体的な回路構成の一例を示す図。
【図１３】図１３は信号変換回路３１の具体的な回路構成の一例を示す図。
【図１４】図１４は信号変換回路３１の具体的な回路構成の一例を示す図。
【図１５】図１５は信号変換回路３１の具体的な回路構成の一例を示す図。
【図１６】図１６は信号変換回路３１の具体的な回路構成の一例を示す図。
【図１７】図１７はブロック選択回路２６の具体的な回路構成の一例を示す図。
【図１８】図１８はブロック選択回路内のシフトレジスタ回路の一部を示す図。
【図１９】図１９はブロック選択回路内のシフトレジスタ回路の全体を示す図。
【図２０】図２０はデータ回路２７の一部であるシフトレジスタ回路の構成を示す図。
【図２１】図２１はデータ回路２７、ビット線回路２８及びビット線BLの構成を示す図。
【図２２】図２２は信号変換回路３１の他の回路例を示す図。
【図２３】図２３はソース線回路２９及びウェル回路３０の構成の一例を示す図。
【図２４】図２４は本発明の第１実施形態に係わる不揮発性半導体記憶装置のシステムを示すシステム図。
【図２５】図２５は本発明の第２実施形態に係わる不揮発性半導体記憶装置のシステムを示すシステム図。
【図２６】図２６はパッケージ１に封止された図２５に示される不揮発性半導体記憶装置とネットワークとの関係を示す図。
【図２７】図２７はパッケージ１に封止された図２５に示される不揮発性半導体記憶装置とネットワークとの他の関係を示す図。
【符号の説明】
【０１２１】
１…パッケージ、２…端子、３…端子、４…パッケージ、５…パッケージ、６…配線、７…端子、８…端子、９…半導体基板、１０…配線、１１…配線、１２…半導体基板、１３…データ入出力バッファ、１４…制御信号入力バッファ、１５…ステートマシン、１６…アドレス制御回路、１７…電圧発生回路、１８…チップ選択回路、１９…ブロック選択制御回路、２０…ワード線制御回路、２１…データ制御回路、２２…ビット線制御回路、２３…ソース線制御回路、２４…ウェル制御回路、２５…メモリセルアレイ、２６…ブロック選択回路、２７…データ回路、２８…ビット線回路、２９…ソース線回路、３０…ウェル回路、３１…信号変換回路、３２…ｎ型ウェル、３３…ｐ型拡散層、３４…ｐ型ウェル、３５…ｎ型拡散層、３６…NANDフラッシュ制御エンジン、３７…NANDフラッシュ・インターフェイス、３８…ファイル管理エンジン、３９…ネットワーク・インターフェイス、４０…携帯音楽プレーヤー、４１…ソフトウェアダウンロードマシン、４２…ネットワーク、４３…データサーバー、４４…電話機、４５…電話回線、４６…データサーバー、１００…ROM、Ｍ…メモリセル、Ｓ…選択トランジスタ、BLOCK…メモリブロック、BL…ビット線、WL…ワード線、SG…選択ゲート線、Source…ソース線、CPWELL…ウェル線、FG…浮遊ゲート、STI…素子分離、Ｉ…インバーター、Ｇ…ＮＡＮＤ論理ゲート、Qn…ｎタイプトランジスタ、Qp…ｐタイプトランジスタ、Qd…ディプリーションタイプｎタイプトランジスタ、Xfer…CMOSトランスファーゲート、D…ダイオード、R…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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