(57)【要約】【課題】  異なるビットインターリーブ時間の切り替え時に、コンテンツ情報の欠落を抑制することができる受信装置を実現する。【解決手段】  本発明の受信装置は、複数段のシフトレジスタが縦列接続され、シフトレジスタの各段からデータ入力ができるよう構成された遅延回路と、シフトレジスタの段数が異なる複数の遅延回路を備えたシームレスメモリ２１を有し、シームレスメモリ２１は、ビットインターリーブ時間が切り替わる場合に、新たに受信した放送チャネルのデータを遅延回路の新たなシフトレジスタ段から入力することにより新たに受信した放送チャネルにおけるビットインターリーブ時間に対応した所望の遅延信号を生成する。【選択図】  図２
2006319743.tif 000002
【特許請求の範囲】
【請求項１】
ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、
複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力ができるよう構成された遅延手段と、
前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、
前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力することにより前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した所望の遅延信号を生成することを特徴とする受信装置。
【請求項２】
ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、
複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力およびデータ出力ができるよう構成された遅延手段と、
前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、
前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力し、かつ、前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した別の前記シフトレジスタ段から前記データを出力することにより所望の遅延信号を生成することを特徴とする受信装置。
【請求項３】
前記シームレスメモリを用いて前記放送チャネルのビットデインターリーブ処理を行うビットデインターリーブ手段と、
前記ビットデインターリーブ手段の出力を送信側で施された畳み込み符号化に対応して復号するビタビ復号手段と、
前記ビタビ復号手段の出力を送信側で施されたバイトインタリーブに対応して復号するバイトデインターリーブ手段と、
前記バイトデインターリーブ手段の出力を送信側で施されたリードソロモン符号化に対応して復号するリードソロモン復号手段をさらに有することを特徴とする請求項１または請求項２に記載の受信装置。
【請求項４】
前記遅延手段は、受信可能なすべての前記放送チャネルにおける前記ビットインターリーブ時間に対応する最大の遅延時間を生成することができるよう設定されていることを特徴とする請求項１または請求項２に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビットインターリーブ時間が異なる複数の放送チャネルを受信する衛星放送の受信装置に関する。
【背景技術】
【０００２】
衛星放送システムにおいて、コンテンツ情報を伝送する放送チャネルで用いるビットインターリーブ（例えば、特許文献１を参照。）は、コンテンツ情報の内容によりビットインターリーブ時間をチャネルごとに、あるいは、時間経過に従って変化させることができる。このビットインターリーブ時間は規格で定められており、受信側には制御チャネルで通知される。従来は、ビットインターリーブ時間が変化すると、それまでビットデインターリーブ処理に用いていた遅延用のメモリをクリアし、新たに受信したビットインターリーブ時間に従って遅延を生成するよう遅延用メモリへの受信データの書き込みを開始していた。
【０００３】
このため、従来の受信装置では、ビットインターリーブ時間が変化する場合、ビットインターリーブ時間の最大遅延に相当する不連続な時間帯が生じ、伝送されたコンテンツ情報が場合によっては数秒間途切れるという問題があった。
【０００４】
これを回避するため、複数の遅延用メモリを用いることも考えられるが、例えば、遅延０のパスはビットデインターリーブを遅延なく通過するため、ビットインターリーブ時間の変更前後で、両者のビットデインターリーブ出力が時間的に交錯し、その処理が複雑になるという問題があった。さらに、この場合、異なるビットインターリーブ時間に対応した複数の遅延用メモリが必要になり、レイアウト面積が増加するという問題もあった。
【特許文献１】特開２００１−１５６６８１号公報（９頁〜１０頁、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、異なるビットインターリーブ時間の切り替え時に、コンテンツ情報の欠落を抑制することができる受信装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力ができるよう構成された遅延手段と、前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力することにより前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した所望の遅延信号を生成することを特徴とする受信装置が提供される。
【０００７】
本発明の別の一態様によれば、ビットインターリーブ時間が異なる複数の放送チャネルを用いてコンテンツ情報を伝送する衛星放送の受信装置であって、複数段のシフトレジスタが縦列接続され、前記シフトレジスタの各段からデータ入力およびデータ出力ができるよう構成された遅延手段と、前記シフトレジスタの段数が異なる複数の前記遅延手段を備え、受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応したビットデインターリーブ処理を行うためのシームレスメモリを有し、前記シームレスメモリは、前記ビットインターリーブ時間が切り替わる場合に、新たに受信した前記放送チャネルのデータを前記遅延手段の新たな前記シフトレジスタ段から入力し、かつ、前記新たに受信した前記放送チャネルにおける前記ビットインターリーブ時間に対応した別の前記シフトレジスタ段から前記データを出力することにより所望の遅延信号を生成することを特徴とする受信装置が提供される。
【発明の効果】
【０００８】
本発明によれば、１つの遅延用メモリで複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係わる受信装置を示す回路ブロック図である。
【００１１】
本発明の実施例１に係わる受信装置は、チューナー部１１、ＣＤＭ復調部１２、ＦＥＣ部１３、デコーダ部１４、およびディスプレイ／スピーカ部１５を備えている。
【００１２】
チューナー部１１は、アンテナ１６が衛星またはＧＦ（Gap Filler）から受信した信号を増幅し、検波してＣＤＭ復調部１２へ出力する。
【００１３】
ＣＤＭ復調部１２は、チューナー部１１からの信号を復調し、ビット列からなるデータ信号を生成してＦＥＣ部１３へ出力する。
【００１４】
ＦＥＣ部１３は、ビットデインターリーブ、ビタビ復号、バイトデインターリーブ、およびリードソロモン復号を用いて、ＣＤＭ復調部１２からのデータ信号を復号し、誤り訂正などを行う。
【００１５】
デコーダ部１４は、ＦＥＣ部１３からのデータ信号をデコードし、ディスプレイ／スピーカ部１５へ出力する。
【００１６】
ディスプレイ／スピーカ部１５では、デコーダ部１４からのデータを表示または音声出力する。
【００１７】
図２は、本発明の実施例１に係わる受信装置のＦＥＣ部１３を示す回路ブロック図である。
【００１８】
本発明の実施例１に係わる受信装置のＦＥＣ部１３は、シームレスメモリ２１を有するビットデインターリーブ回路２２、ビタビ復号回路２３、バイトデインターリーブ回路２４、およびリードソロモン復号回路２５を備えている。
【００１９】
ビットデインターリーブ回路２２は、シームレスメモリ２１を用いてＣＤＭ復調部１２からのデータ信号にビットデインターリーブ処理を施す。すなわち、バーストエラーおよび瞬断等の対策のために送信時に行われたデータのビット入れ替えを元に戻し、データ信号を本来のビット順に復元する。復元されたデータ信号は、ビタビ復号回路２３へ出力される。
【００２０】
シームレスメモリ２１は、複数の遅延回路列からなり、ビットデインターリーブ処理に必要な遅延信号を生成する。シームレスメモリ２１の詳細は、図３を用いて後述する。
【００２１】
ビタビ復号回路２３は、畳み込み符号を用いて送信時に行われた符号化をビタビ復号法を用いて復号し、ビットデインターリーブ回路２２からのデータ信号に対して誤り訂正を行う。ビタビ復号回路２３の出力はバイトデインターリーブ回路２４へ供給される。
【００２２】
バイトデインターリーブ回路２４は、バーストエラー対策のために送信時に行われたデータのバイト入れ替えを元に戻し、ビタビ復号回路２３からのデータ信号を本来のバイト順に復元する。復元されたデータ信号はリードソロモン復号回路２５へ出力される。
【００２３】
リードソロモン復号回路２５は、リードソロモン符号を用いて送信時に行われた符号化を復号し、バイトデインターリーブ回路２４からのデータ信号に対してさらに誤り訂正を行う。リードソロモン復号回路２５の出力はデコーダ部１４へ供給される。
【００２４】
図３は、本発明の実施例１に係わる受信装置におけるシームレスメモリ２１を示すイメージ図である。ここでは、一例として、ビットインターリーブ時間が３秒から４秒に変更された場合のシームレスメモリ２１の動作を説明する。
【００２５】
本発明の実施例１に係わる受信装置におけるシームレスメモリ２１は、図３に示したように、それぞれの遅延量に対応するパス０（最大遅延）〜パスｎ（遅延０）のｎ＋１列の遅延回路３１で構成されている。
【００２６】
遅延回路３１は、それぞれの遅延量に対応した段数のシフトレジスタからなり、任意のシフトレジスタ段からデータ信号を入力できるよう構成されている。
【００２７】
変更前後のビットインターリーブ時間とその変更タイミングは、制御チャネルによって受信装置に送信され、ビットデインターリーブ回路２２はこれに基づいてシームレスメモリ２１での遅延量を制御している。
【００２８】
遅延回路３１では、ビットインターリーブ時間変更前は、パス０での遅延量が３秒となるよう、データ信号は入力Ａ（図３では、左側の“●”印で示した。）のシフトレジスタ段から入力され、最終段（図３では、右端の“●”印。）から遅延信号が出力されている。パス１〜ｎも同様に、それぞれの入力Ａからデータ信号が入力され、最終段から遅延信号が出力されている。
【００２９】
ここで、ビットインターリーブ時間が４秒に変更されると、シームレスメモリ２１では、入力Ｂ（図３では、左端の“○”印で示した。）からデータ信号が入力されるよう変更される。入力Ｂは、パス０では、遅延量４秒に相当する。同様に、パス１〜ｎもそれぞれの遅延量に対応する入力Ｂからデータ信号が入力される。
【００３０】
遅延信号は、同じ遅延回路３１から取り出されるので、ビットインターリーブ時間の変更前後で最大でも１秒の遅れで出力される。
【００３１】
ビットインターリーブ時間の変更前後で遅延用メモリを一度クリアして新たにデータ信号を書き込む従来の受信装置では、上記の例では、４秒間のデータ欠落が生ずる。
【００３２】
上記実施例１によれば、遅延回路３１への入力段をビットインターリーブ時間に合わせて変更することで、１つのシームレスメモリ２１で複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して、受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
【００３３】
上述の実施例１では、ビットインターリーブ時間を３秒から４秒に切り替える場合を説明したが、本発明はこれに限られるものではなく、シフトレジスタの段数と１段あたりの遅延量を必要なビットインターリーブ時間に合わせることで、原理的にはどのようなビットインターリーブ時間の変更にも適用可能である。
【実施例２】
【００３４】
図４は、本発明の実施例２に係わる受信装置におけるシームレスメモリ２１を示すイメージ図である。ここでは、一例として、ビットインターリーブ時間が４秒から３秒に変更された場合のシームレスメモリ２１の動作を説明する。
【００３５】
なお、本発明の実施例２に係わる受信装置の回路ブロック構成、およびＦＥＣ部１３の回路ブロック構成は、実施例１と同様なので、実施例１の符号を参照し説明は省略する。
【００３６】
本発明の実施例２に係わる受信装置におけるシームレスメモリ２１は、図４に示したように、それぞれの遅延量に対応するパス０（最大遅延）〜パスｎ（遅延０）のｎ＋１列の遅延回路４１で構成されている。
【００３７】
遅延回路４１は、それぞれの遅延量に対応した段数のシフトレジスタからなり、任意のシフトレジスタ段からデータ信号の入力および遅延信号の出力ができるよう構成されている。
【００３８】
遅延回路４１では、ビットインターリーブ時間変更前は、パス０での遅延量が４秒となるよう、データ信号は入力Ａ（図４では、左側の“●”印で示した。）のシフトレジスタ段から入力され、出力Ａ（最終段。図４では、右端の“●”印。）から遅延信号が出力されている。パス１〜ｎも同様に、それぞれの入力Ａからデータ信号が入力され、出力Ａから遅延信号が出力されている。
【００３９】
ここで、ビットインターリーブ時間が３秒に変更されると、シームレスメモリ２１では、入力Ｂ（図４では、左端の“○”印で示した。）からデータ信号が入力され、遅延信号が出力Ｂ（図４では、右側の“○”印。）から取り出されるよう変更される。入力Ｂ〜出力Ｂの遅延量は、パス０では、３秒に相当する。同様に、パス１〜ｎもそれぞれの遅延量に対応する入力Ｂからデータ信号が入力され、出力Ｂから遅延信号が出力される。
【００４０】
このような構成で、入力Ｂから入力されたデータ信号が、出力Ｂに到達したタイミングで、シームレスメモリ２１の出力を出力Ａから出力Ｂに切り替えることで、データの欠落を生ずることなく、ビットインターリーブ時間を切り替えることができる。
【００４１】
上記実施例２によれば、遅延回路４１の入出力段をビットインターリーブ時間に合わせて変更することで、１つのシームレスメモリ２１で複数の異なるビットインターリーブ時間に対応できるので、チップサイズの増加を抑えつつ、ビットインターリーブ時間の切り替えに際して、受信装置におけるコンテンツ情報の欠落を容易に抑制することができる。
【００４２】
上述の実施例２では、ビットインターリーブ時間を４秒から３秒に切り替える場合を説明したが、本発明はこれに限られるものではなく、シフトレジスタの段数と１段あたりの遅延量を必要なビットインターリーブ時間に合わせることで、原理的にはどのようなビットインターリーブ時間の変更にも適用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１に係わる受信装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる受信装置のＦＥＣ部を示す回路ブロック図。
【図３】本発明の実施例１に係わる受信装置におけるシームレスメモリを示すイメージ図。
【図４】本発明の実施例２に係わる受信装置におけるシームレスメモリを示すイメージ図。
【符号の説明】
【００４４】
２１  シームレスメモリ
２２  ビットデインターリーブ回路
２３  ビタビ復号回路
２４  バイトデインターリーブ回路
２５  リードソロモン復号回路
３１、４１  遅延回路
【図１】
2006319743.tif 000003
【図２】
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【図３】
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【図４】
2006319743.tif 000006