(57)【要約】【課題】  回路規模の増大を抑制しつつ、ＰＬＬ回路の電磁輻射ノイズを低減させる。【解決手段】  ＰＬＬ回路２を半導体チップ１に形成するとともに、ＰＬＬ回路２にリファレンスクロックＳａを入力するリファレンスクロック入力端子３ａ、ＰＬＬ回路２の周波数制御に用いられる制御電圧Ｓｂが入力される制御電圧入力端子３ｂおよびＰＬＬ回路２にて生成されたクロック信号Ｓｃを出力するクロック出力端子３ｃを配置し、制御電圧入力端子３ｂとリファレンスクロック入力端子３ａとの間隔Ａは、リファレンスクロックＳａによって制御電圧Ｓｂのレベル変動Ｂが発生するように設定し、制御電圧Ｓｂのレベル変動Ｂに対応してクロック信号Ｓｃのクロック発振周波数を所定の周期で変調させる。【選択図】      図１
2006211337.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、
前記ＰＬＬ回路にて生成されたクロック信号を出力するクロック出力端子と、
前記ＰＬＬ回路にリファレンスクロックを入力するリファレンスクロック入力端子と、
前記ＰＬＬ回路の周波数制御に用いられる制御電圧が入力され、前記リファレンスクロックによって前記制御電圧のレベル変動が発生する位置に配置された制御電圧入力端子とを備えることを特徴とするクロック生成回路。
【請求項２】
前記ＰＬＬ回路、前記クロック出力端子、前記リファレンスクロック入力端子および前記制御電圧入力端子は、半導体チップに形成されていることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
ＰＬＬ回路と、
前記ＰＬＬ回路にて生成されたクロック信号を出力するクロック出力端子と、
前記ＰＬＬ回路にリファレンスクロックを入力するリファレンスクロック入力端子と、
前記ＰＬＬ回路の周波数制御に用いられる制御電圧を入力する制御電圧入力端子と、
前記リファレンスクロック入力端子に接続された第１の配線と、
前記制御電圧入力端子に接続され、前記リファレンスクロックによって前記制御電圧のレベル変動が発生する位置に配置された第２の配線とを備えることを特徴とするクロック生成回路。
【請求項４】
前記ＰＬＬ回路は半導体チップに形成され、
前記クロック出力端子、前記リファレンスクロック入力端子および前記制御電圧入力端子は前記半導体チップが搭載された半導体パッケージに形成され、
前記第１の配線および前記第２の配線は、前記半導体パッケージが実装されたプリント基板に形成されていることを特徴とする請求項３記載のクロック生成回路。
【請求項５】
前記ＰＬＬ回路は、
前記制御電圧に基づいて前記クロック信号の発振周波数を制御する電圧制御発振器と、
前記電圧制御発振器からクロック信号を分周する分周器と、
前記分周器から出力されたクロック信号と前記リファレンスクロックとの位相のずれに対応した信号を出力する位相同期回路と、
前記位相同期回路から出力された信号に基づいて前記制御電圧を生成するチャージポンプ回路とを備え、
前記制御電圧入力端子は前記電圧制御発振器の入力に接続されていることを特徴とする請求項１から４のいずれか１項記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック生成回路に関し、特に、ＰＬＬ回路の電磁輻射ノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策に適用して好適なものである。
【背景技術】
【０００２】
クロックの高速化の進展に伴って、ＰＬＬ回路の電磁輻射ノイズ対策を施すことが必要となってきている。この電磁輻射ノイズ対策として、電子部品の選定や配線方法を考慮しながら電気回路の設計を行うとともに、フィルタ、筐体、フェライトビーズなどを適宜配置しながら、電子部品の実装が行われている。
また、例えば、特許文献１には、画像出力装置の電磁輻射ノイズを低減するために、コントローラにおけるクロック発振器として、クロック発振周波数を所定の周期で変調したクロック信号を出力するシステム用クロック周波数変調回路と画像用クロック周波数変調回路とを用いる方法が開示されている。
【特許文献１】特開２０００−２８０５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、フィルタ、筐体、フェライトビーズなどを用いて電磁輻射ノイズ対策を施す方法では、製品開発の最終段階に至るまでに複雑な設計が必要となったり、コスト増を招いたりすることがあり、製品開発に占める負担が大きく、時として信号品質の劣化を招くという問題があった。
また、特許文献１に開示された方法では、クロック発振周波数を所定の周期で変調するためには、クロック周波数変調回路を別途設ける必要があり、回路規模の増大を招くとともに、コストアップの要因となるという問題があった。
【０００４】
そこで、本発明の目的は、回路規模の増大を抑制しつつ、電磁輻射ノイズを低減させることが可能なクロック生成回路を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係るクロック生成回路によれば、ＰＬＬ回路と、前記ＰＬＬ回路にて生成されたクロック信号を出力するクロック出力端子と、前記ＰＬＬ回路にリファレンスクロックを入力するリファレンスクロック入力端子と、前記ＰＬＬ回路の周波数制御に用いられる制御電圧が入力され、前記リファレンスクロックによって前記制御電圧のレベル変動が発生する位置に配置された制御電圧入力端子とを備えることを特徴とする。
【０００６】
これにより、ＰＬＬ回路に入力されるリファレンスクロックによって制御電圧のレベル変動を起こさせることが可能となる。このため、クロック周波数変調回路を別途設けることなく、ＰＬＬ回路から出力されるクロック信号のクロック発振周波数を所定の周期で変調させることができ、回路規模の増大を抑制しつつ、ＰＬＬ回路で発生する電磁輻射ノイズを低減させることができる。
【０００７】
また、本発明の一態様に係るクロック生成回路によれば、前記ＰＬＬ回路、前記クロック出力端子、前記リファレンスクロック入力端子および前記制御電圧入力端子は、半導体チップに形成されていることを特徴とする。
これにより、半導体チップ上のリファレンスクロック入力端子および制御電圧入力端子の位置を調整することで、制御電圧のレベル変動を調整することができる。このため、製品開発に占める負担の増大を抑制しつつ、電磁輻射ノイズ対策を施すことが可能となるとともに、電子部品などの選定条件を緩和して、コストダウンを実現することができる。
【０００８】
また、本発明の一態様に係るクロック生成回路によれば、ＰＬＬ回路と、前記ＰＬＬ回路にて生成されたクロック信号を出力するクロック出力端子と、前記ＰＬＬ回路にリファレンスクロックを入力するリファレンスクロック入力端子と、前記ＰＬＬ回路の周波数制御に用いられる制御電圧を入力する制御電圧入力端子と、前記リファレンスクロック入力端子に接続された第１の配線と、前記制御電圧入力端子に接続され、前記リファレンスクロックによって前記制御電圧のレベル変動が発生する位置に配置された第２の配線とを備えることを特徴とする。
【０００９】
これにより、ＰＬＬ回路に入力されるリファレンスクロックによって制御電圧のレベル変動を起こさせることが可能となる。このため、クロック周波数変調回路を別途設けることなく、ＰＬＬ回路から出力されるクロック信号のクロック発振周波数を所定の周期で変調させることができ、回路規模の増大を抑制しつつ、ＰＬＬ回路で発生する電磁輻射ノイズを低減させることができる。
【００１０】
また、本発明の一態様に係るクロック生成回路によれば、前記ＰＬＬ回路は半導体チップに形成され、前記クロック出力端子、前記リファレンスクロック入力端子および前記制御電圧入力端子は前記半導体チップが搭載された半導体パッケージに形成され、前記第１の配線および前記第２の配線は、前記半導体パッケージが実装されたプリント基板に形成されていることを特徴とする。
【００１１】
これにより、プリント基板上の配線の位置や長さを調整することで、制御電圧のレベル変動を調整することができる。このため、製品開発に占める負担の増大を抑制しつつ、電磁輻射ノイズ対策を施すことが可能となるとともに、電子部品などの選定条件を緩和して、コストダウンを実現することができる。
また、本発明の一態様に係るクロック生成回路によれば、前記ＰＬＬ回路は、前記制御電圧に基づいて前記クロック信号の発振周波数を制御する電圧制御発振器と、前記電圧制御発振器からクロック信号を分周する分周器と、前記分周器から出力されたクロック信号と前記リファレンスクロックとの位相のずれに対応した信号を出力する位相同期回路と、前記位相同期回路から出力された信号に基づいて前記制御電圧を生成するチャージポンプ回路とを備え、前記制御電圧入力端子は前記電圧制御発振器の入力に接続されていることを特徴とする。
【００１２】
これにより、クロック信号とリファレンスクロックとの位相のずれがなくなるようにクロック信号の周波数を制御することが可能となり、周波数可変を実現しつつ、クロック信号の周波数安定化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係るクロック生成回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るクロック生成回路の概略構成を示すブロック図である。
図１において、半導体チップ１には、ＰＬＬ回路２が形成されるとともに、ＰＬＬ回路２にリファレンスクロックＳａを入力するリファレンスクロック入力端子３ａ、ＰＬＬ回路２の周波数制御に用いられる制御電圧Ｓｂが入力される制御電圧入力端子３ｂおよびＰＬＬ回路２にて生成されたクロック信号Ｓｃを出力するクロック出力端子３ｃが配置されている。ここで、制御電圧入力端子３ｂとリファレンスクロック入力端子３ａとの間隔はＡに設定され、間隔Ａは、リファレンスクロックＳａによって制御電圧Ｓｂのレベル変動Ｂが発生するように設定することができる。
【００１４】
そして、リファレンスクロック入力端子３ａを介してリファレンスクロックＳａがＰＬＬ回路２に入力されると、リファレンスクロックＳａの周波数を逓倍させたクロック信号Ｓｃが生成され、クロック出力端子３ｃを介して出力される。ここで、ＰＬＬ回路２では、クロック信号Ｓｃを分周させた信号の位相とリファレンスクロックＳａの位相とが比較され、それらの信号の位相差がなくなるように制御電圧Ｓｂが生成される。そして、この制御電圧Ｓｂを用いて電圧制御発振器の発振周波数を制御することにより、クロック信号Ｓｃを分周させた信号とリファレンスクロックＳａの位相の同期がとられる。
【００１５】
そして、リファレンスクロックＳａがリファレンスクロック入力端子３ａに入力されると、リファレンスクロックＳａのレベル変動が制御電圧入力端子３ｂに伝わり、制御電圧Ｓｂのレベル変動Ｂが発生する。そして、制御電圧Ｓｂのレベル変動Ｂが発生すると、そのレベル変動Ｂに対応してクロック信号Ｓｃのクロック発振周波数が所定の周期で変調される。
【００１６】
これにより、クロック周波数変調回路を別途設けることなく、ＰＬＬ回路２から出力されるクロック信号Ｓｃのクロック発振周波数を所定の周期で変調させることができ、回路規模の増大を抑制しつつ、ＰＬＬ回路２で発生する電磁輻射ノイズを低減させることができる。
また、制御電圧入力端子３ｂとリファレンスクロック入力端子３ａとの間隔Ａを調整することで、制御電圧Ｓｂのレベル変動Ｂを調整することができ、クロック信号Ｓｃのクロック発振周波数の変調度Ｃを調整することができる。このため、信号品質の劣化を抑制しつつ、ＰＬＬ回路２で発生する電磁輻射ノイズを低減させることができる。
【００１７】
さらに、ＰＬＬ回路２、リファレンスクロック入力端子３ａ、制御電圧入力端子３ｂおよびクロック出力端子３ｃを半導体チップ１に形成することにより、半導体チップ１上のリファレンスクロック入力端子３ａおよび制御電圧入力端子３ｂの位置を調整することで、制御電圧Ｓｂのレベル変動Ｂを調整することができる。このため、製品開発に占める負担の増大を抑制しつつ、電磁輻射ノイズ対策を施すことが可能となるとともに、電子部品などの選定条件を緩和して、ＰＬＬ回路２のコストダウンを実現することができる。
【００１８】
図２は、図１のＰＬＬ回路２の内部構成を示すブロック図である。
図２において、ＰＬＬ回路２には、位相同期回路１１、チャージポンプ回路１２、電圧制御発振器１３、１／２分周器１４ａ〜１４ｃおよび信号出力ライン１５ａ〜１５ｃが設けられている。
ここで、位相同期回路１１はチャージポンプ回路１２に接続され、チャージポンプ回路１２は電圧制御発振器１３に接続され、電圧制御発振器１３は１／２分周器１４ａに接続されている。また、１／２分周器１４ａは、１／２分周器１４ｂに接続されるとともに、信号出力ライン１５ａに接続され、１／２分周器１４ｂは、１／２分周器１４ｃに接続されるとともに、信号出力ライン１５ｂに接続され、１／２分周器１４ｃは、信号出力ライン１５ｃに接続されている。
【００１９】
そして、信号出力ライン１５ａ〜１５ｃのいずれかが選択され、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号が位相同期回路１１に出力される。そして、リファレンスクロックＳａが位相同期回路１１に入力されると、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号の位相とリファレンスクロックＳａの位相とが比較され、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号とリファレンスクロックＳａの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路１２に出力される。
【００２０】
チャージポンプ回路１２では、Ｕｐ信号が出力されると、コンデンサに電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサに蓄積されている電荷をデスチャージさせる。そして、コンデンサに蓄積されている電荷によって規定される電圧を、制御電圧Ｓｂとして電圧制御発振器１３に出力する。
電圧制御発振器１３は、制御電圧Ｓｂによって発振周波数を変化させ、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号の位相とリファレンスクロックＳａの位相とが一致するように発振周波数を制御する。そして、電圧制御発振器１３から出力された信号は１／２分周器１４ａに入力され、１／２分周器１４ａにて１／２分周が行われる。また、１／２分周器１４ａにて１／２分周された信号は１／２分周器１４ｂに入力され、１／２分周器１４ｂにてさらに１／２分周が行われる。また、１／２分周器１４ｂにて１／２分周された信号は１／２分周器１４ｃに入力され、１／２分周器１４ｃにてさらに１／２分周が行われる。この結果、信号出力ライン１５ａには、電圧制御発振器１３の出力信号の１／２分周信号が出力され、信号出力ライン１５ｂには、電圧制御発振器１３の出力信号の１／４分周信号が出力され、信号出力ライン１５ｃには、電圧制御発振器１３の出力信号の１／８分周信号が出力される。
【００２１】
そして、信号出力ライン１５ａ〜１５ｃのいずれかが選択されると、電圧制御発振器１３の出力信号の１／２分周信号、１／４分周信号または１／８分周信号がクロック信号Ｓｃとして出力される。
これにより、クロック信号ＳｃとリファレンスクロックＳａとの位相のずれがなくなるようにクロック信号Ｓｃの周波数を制御することが可能となり、周波数可変を実現しつつ、クロック信号Ｓｃの周波数安定化を図ることができる。
【００２２】
なお、図２の実施形態では、１／２分周器１４ａ〜１４ｃを３段接続する方法について説明したが、１／２分周器は２段接続であってもよく、４段以上接続してもよい。
図３は、本発明の第２実施形態に係るクロック生成回路の概略構成を示す平面図である。
図３において、半導体パッケージ３１には半導体チップ２１が搭載され、半導体チップ２１には、ＰＬＬ回路２２が形成されている。ここで、半導体パッケージ３２には、ＰＬＬ回路２２にリファレンスクロックＳａを入力するリファレンスクロック入力端子２３ａ、ＰＬＬ回２２の周波数制御に用いられる制御電圧Ｓｂが入力される制御電圧入力端子２３ｂおよびＰＬＬ回路２２にて生成されたクロック信号Ｓｃを出力するクロック出力端子２３ｃが設けられている。
【００２３】
また、プリント基板３１には、リファレンスクロックＳａが入力される配線２４ａおよび制御電圧Ｓｂが入力される配線２４ｂが形成されている。そして、半導体パッケージ３２はプリント基板３１に実装され、リファレンスクロック入力端子２３ａは配線２４ａに接続され、制御電圧入力端子２３ｂは配線２４ｂに接続されている。
ここで、配線２４ａ、２４ｂの間隔はＡ１に設定されるとともに、配線２４ａ、２４ｂの長さはＡ２、Ａ３にそれぞれ設定され、間隔Ａ１および長さＡ２、Ａ３は、リファレンスクロックＳａによって制御電圧Ｓｂのレベル変動Ｂが発生するように設定することができる。
【００２４】
そして、配線２４ａを介してリファレンスクロックＳａがリファレンスクロック入力端子３ａに入力されると、リファレンスクロックＳａがＰＬＬ回路２２に入力される。そして、リファレンスクロックＳａの周波数を逓倍させたクロック信号ＳｃがＰＬＬ回路２２にて生成され、クロック出力端子２３ｃを介して出力される。ここで、ＰＬＬ回路２２では、クロック信号Ｓｃを分周させた信号の位相とリファレンスクロックＳａの位相とが比較され、それらの信号の位相差がなくなるように制御電圧Ｓｂが生成される。そして、この制御電圧Ｓｂを用いて電圧制御発振器の発振周波数を制御することにより、クロック信号Ｓｃを分周させた信号とリファレンスクロックＳａの位相の同期がとられる。
【００２５】
そして、リファレンスクロックＳａが配線２４ａを伝わると、リファレンスクロックＳａのレベル変動が配線２４ｂに伝わり、制御電圧Ｓｂのレベル変動Ｂが発生する。そして、制御電圧Ｓｂのレベル変動Ｂが発生すると、そのレベル変動Ｂに対応してクロック信号Ｓｃのクロック発振周波数が所定の周期で変調される。
これにより、クロック周波数変調回路を別途設けることなく、ＰＬＬ回路２２から出力されるクロック信号Ｓｃのクロック発振周波数を所定の周期で変調させることができ、回路規模の増大を抑制しつつ、ＰＬＬ回路２２で発生する電磁輻射ノイズを低減させることができる。
【００２６】
また、配線２４ａ、２４ｂの間隔Ａ１および長さＡ２、Ａ３を調整することで、制御電圧Ｓｂのレベル変動Ｂを調整することができ、クロック信号Ｓｃのクロック発振周波数の変調度Ｃを調整することができる。このため、信号品質の劣化を抑制しつつ、ＰＬＬ回路２２で発生する電磁輻射ノイズを低減させることができる。
さらに、リファレンスクロック入力端子２３ａ、制御電圧入力端子２３ｂおよびクロック出力端子２３ｃを半導体パッケージ３２に形成するとともに、リファレンスクロック入力端子２３ａおよび制御電圧入力端子２３ｂのそれぞれ接続された配線２４ａ、２４ｂをプリント基板３１に形成することにより、配線２４ａ、２４ｂの間隔Ａ１および長さＡ２、Ａ３を調整することで、制御電圧Ｓｂのレベル変動Ｂを調整することができる。このため、製品開発に占める負担の増大を抑制しつつ、電磁輻射ノイズ対策を施すことが可能となるとともに、電子部品などの選定条件を緩和して、ＰＬＬ回路２２のコストダウンを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係るクロック生成回路の概略構成を示すブロック図。
【図２】図１のＰＬＬ回路の内部構成を示すブロック図。
【図３】本発明の第２実施形態に係るクロック生成回路の概略構成を示す平面図。
【符号の説明】
【００２８】
１、２１  半導体チップ、２、２２  ＰＬＬ回路、３ａ、２３ａ  リファレンスクロック入力端子、３ｂ、２３ｂ  制御電圧入力端子、３ｃ  クロック出力端子、１１  位相同期回路、１２  チャージポンプ回路、１３  電圧制御発振器、１４ａ〜１４ｃ  １／２分周器、１５ａ〜１５ｃ  信号出力ライン、２４ａ、２４ｂ  配線、３１  プリント基板、３２  半導体パッケージ
【図１】
2006211337.tif 000003
【図２】
2006211337.tif 000004
【図３】
2006211337.tif 000005