(57)【要約】【課題】  位相補償特性の劣化をさせることなく、消費電流をより減らすこと。【解決手段】  互いに直列に接続された差動増幅回路Ａ１、バッファ回路ＡＢ及び出力増幅回路Ａ２と、差動増幅回路Ａ１及びバッファ回路ＡＢの接続点と出力増幅回路Ａ２の出力端との間に直列に接続された抵抗値ＲＣの抵抗器と、静電容量ＣＣのコンデンサとを有する演算増幅器２０において、出力増幅回路Ａ２の出力段に流れる電流ＩＬに基づいてバッファ回路ＡＢのバイアス電流Ｉｂを発生し、これをバッファ回路ＡＢへ供給するバイアス電流発生回路Ｂを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
互いに直列に接続された差動増幅回路、バッファ回路及び出力増幅回路と、前記差動増幅回路及び前記バッファ回路の接続点と前記出力増幅回路の出力端との間に直列に接続された抵抗器とコンデンサとを有する演算増幅器において、
前記出力増幅回路の出力段に流れる電流に基づいて前記バッファ回路のバイアス電流を発生し、このバイアス電流を前記バッファ回路へ供給するバイアス電流発生回路を備えたことを特徴とする演算増幅器。
【請求項２】
前記バッファ回路の出力インピーダンスは、前記出力増幅回路の伝達コンダクタンスに応じて変動することを特徴とする請求項１記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気・電子装置に広く適用される演算増幅器に関し、特に、入力側と出力側との演算増幅回路間に接続されるバッファ回路の消費電流を最適化する演算増幅器に関する。
【背景技術】
【０００２】
図２は、特許文献１に記載されている従来の演算増幅器１０の回路図であり、差動増幅回路Ａ１の出力と出力増幅回路Ａ２の入力の間にバッファ回路ＡＢを具備するものである。即ち、この演算増幅器１０は、差動増幅回路Ａ１及び出力増幅回路Ａ２と、差動増幅回路Ａ１の出力端と出力増幅回路Ａ２の入力端との間にバッファ回路ＡＢを直列に接続して構成されている。更に、差動増幅回路Ａ１の出力端及びバッファ回路ＡＢの接続間と出力増幅回路Ａ２の出力端との間に、抵抗値ＲＣの抵抗器と静電容量ＣＣのコンデンサとを直列に接続して構成された位相補償回路を備えている。差動増幅回路Ａ１の例としては、図８のような回路が考えられ、入力Ｖ＋とＶ−の電圧差Ｖｉｎを増幅し、Ｖｘを出力する。また、Ｃｉ２は出力増幅回路Ａ２の入力容量、ＣｉＢはバッファ回路ＡＢの入力容量、ＣＬは出力端容量、ＩＬは出力電流（出力負荷電流）、Ｖｉｎは差動増幅回路への入力電圧、Ｖｏｕｔは出力増幅回路の出力端からの出力電圧、ＶＸ及びＶｙは動作電圧である。
【０００３】
上記回路の小信号等価回路は図３のようになり、伝達関数Ｈ（Ｓ）は下式（１）のように求められる。
【０００４】
【数１】
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【０００５】
但し、ＤＣゲインＡ０、極Ｐ１〜Ｐ４、零点Ｚは下式（２）〜（７）の通りである。
【０００６】
【数２】
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【０００７】
【数３】
2006319558.tif 000005
【０００８】
【数４】
2006319558.tif 000006
【０００９】
【数５】
2006319558.tif 000007
【００１０】
【数６】
2006319558.tif 000008
【００１１】
【数７】
2006319558.tif 000009
【００１２】
ここで、
ｇｍ１  ：差動増幅回路Ａ１の伝達コンダクタンス
ｇｍ２  ：出力増幅回路Ａ２の伝達コンダクタンス
Ｒｏ１  ：差動増幅回路Ａ１の出力インピーダンス
Ｒｏ２  ：出力増幅回路Ａ２の出力インピーダンス
Ｐ４  ：バッファ回路ＡＢを追加することによって生じる極
ＲｏＢ  ：バッファ回路ＡＢの出力インピーダンス
ＣｉＢ  ：バッファ回路ＡＢの入力容量
ＧＢ  ：バッファ回路ＡＢのＤＣゲイン（バッファの場合には、通常１）
つまり、抵抗値ＲＣと容量値ＣＣの値により極Ｐ１〜Ｐ３、及び零点Ｚを任意の場所に設定することができる。フェーズマージンを確保するための一般的な設計手法としては、ＤＣゲインＡ０と極Ｐ１の積によって表現されるＧＢ積に対して、極Ｐ２を高域に設定することであり、
【数８】
2006319558.tif 000010
【００１３】
この式（８）となる様に抵抗値ＲＣと抵抗値ＣＣの値を決定し、極Ｐ２、零点Ｚを高域に設定する。つまり、（２）〜（７）式より次式（９）となる。
【００１４】
【数９】
2006319558.tif 000011
【００１５】
また、極Ｐ３に関しては（５）、（８）式より次式（１０）となる。
【００１６】
【数１０】
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となる。ここで、通常ＣｉＢ≪ＣＣ、ＣＬであるので上式（９）は、
【００１７】
【数１１】
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【００１８】
この式（１１）となり、極Ｐ３はＧＢ積に対して十分高域に存在することになるので、これは位相特性を劣化させない。
また、バッファ回路ＡＢの出力に生じる極Ｐ４に関しては、バッファ回路ＡＢの出力インピーダンスＲｏＢが次式（１２）の条件
【００１９】
【数１２】
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を満足する時、Ａ０・Ｐ１＜Ｐ４となるので極Ｐ４は高域に存在することになる。ここで、上式（１２）を満足するには、差動増幅回路Ａ１の伝達コンダクタンスｇｍ１を小さくする、あるいは、バッファ回路ＡＢの出力インピーダンスＲｏＢを小さくすれば良い。
【００２０】
図４は、バッファ回路の一例を示す。通常は、ＰＭＯＳのソース端子にはバイアス電流ＩＢを供給する回路が接続される（図示せず）。このバッファ回路ＡＢはＰＭＯＳのソースフォロワで構成され、出力インピーダンスＲｏＢは１／ｇｍで表される。ここでｇｍはバッファ回路ＡＢの伝達コンダクタンスである。
一般的に、飽和領域にいるＭＯＳの伝達コンダクタンスｇｍはドレイン電流の平方根に比例するため、バッファ回路ＡＢの出力インピーダンスＲｏＢは、バイアス電流Ｉｂの平方根に反比例することになる。このように、バッファ回路の出力インピーダンスは一般的にバイアス電流に依存する。
【００２１】
従って、出力インピーダンスＲｏＢを小さくするには、バッファ回路ＡＢのバイアス電流を増やすと良い。同様に、差動増幅回路Ａ１の伝達コンダクタンスｇｍ１を小さくするには、差動増幅回路Ａ１のバイアス電流を減らすと良い。
このときの位相特性を図５に示す。但し、図５においては、縦軸をゲイン（ｇａｉｎ）及び位相（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。図５に示すように位相特性を劣化させる極Ｐ４はユニティ・ゲイン周波数ｆ０よりも高域にシフトしていることがわかる。ここで、零点Ｚ、極Ｐ２及び極Ｐ３は、極Ｐ４よりも更に高域にあるため図示していない。このように、位相特性を劣化させる極（ここでは極Ｐ４）をユニティ・ゲイン周波数ｆ０よりも高域にシフトさせてフェーズマージンを確保することが出来る。つまり、ユニティ・ゲイン周波数ｆ０近傍までは位相特性をＤＣゲインＡ０と極Ｐ１だけで表現される１次の系とみなすことができ、位相特性を改善することができる。
【特許文献１】特開２００４−３２０１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、従来の演算増幅器１０はレギュレータ等に用いられるが、このような用途の演算増幅器１０の出力電流は０から大電流までと幅が広い。演算増幅器１０の出力電流ＩＬが０の状態は、例えば負荷回路がパワーダウンした状態などである。このため、演算増幅器１０自体の消費電流も減らしたいという要望がある。
ここで、一般的に出力増幅回路Ａ２は、図６に示すように、ソース接地されたＰ型ＭＯＳトランジスタ（単に、ＰＭＯＳとも略す）で実現され、そのＰＭＯＳ１１にバイアス電流を供給するバイアス電流源１２を備えている。例えば、演算増幅器１０の出力電流ＩＬが０の時、このＰＭＯＳ１１に流れる電流はバイアス電流源１２から供給されているバイアス電流のみの小電流となるため、ＰＭＯＳ１１の伝達コンダクタンスｇｍ２は小さくなる。結果として（４）式で表される極Ｐ２はｆ０よりも低域に移動し、フェーズマージンがとれなくなってしまう。
【００２３】
そこで、上式（７）で示される零点Ｚを高域に飛ばすのではなく、より低域に移動することで、極Ｐ２によるフェーズの減少を相殺させ、フェーズマージンを確保することが一般的である。このときの位相特性を図７に示す。但し、図７においては、縦軸をゲイン（ｇａｉｎ）及び位相（ｐｈａｓｅ）とし、横軸を周波数（Ｆｒｑ）とした。
図７からわかるように、零点Ｚは高域にあるのではなく低域にあり、さらに言えば極Ｐ２の近傍にあることで極Ｐ２によるフェーズの減少を相殺させていることがわかる。この場合は、上式（７）からわかるように、抵抗器の抵抗値ＲＣ、コンデンサの静電容量ＣＣを大きくすれば良い。
【００２４】
さらに、抵抗器をＰＭＯＳで構成し、出力増幅回路のＰＭＯＳの伝達コンダクタンスｇｍ２の変動に応じて抵抗器の抵抗値ＲＣを変化させる。即ち、極Ｐ２と同様に、伝達コンダクタンスｇｍ２の変動に応じて零点Ｚを変化させることにより、零点Ｚと極極Ｐ２の相対関係を維持してフェーズマージンを確保する位相補償手法が用いられる。
【００２５】
しかし、図７のように、極Ｐ２がユニティ・ゲイン周波数ｆ０よりも低域にあり、図５の場合と比べユニティ・ゲイン周波数ｆ０が低域に移動しているため、高域にシフトされた極Ｐ４は、フェーズマージンにほとんど影響を与えないことになる。従って、バッファ回路ＡＢの出力インピーダンスＲｏＢは必ずしも上式（１２）を満たす必要はない。このことより、上式（１２）を満足するために行っていたバッファ回路ＡＢのバイアス電流を増やすことは、特に出力電流ＩＬが小さい場合には、必要分よりも多めに消費電流を使っていることになる。
本発明は、このような課題に鑑みてなされたものであり、位相補償特性の劣化をさせることなく、消費電流をより減らすことができる演算増幅器を提供することを目的としている。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明の請求項１による演算増幅器は、互いに直列に接続された差動増幅回路、バッファ回路及び出力増幅回路と、前記差動増幅回路及び前記バッファ回路の接続点と前記出力増幅回路の出力端との間に直列に接続された抵抗器とコンデンサとを有する演算増幅器において、前記出力増幅回路の出力段に流れる電流に基づいて前記バッファ回路のバイアス電流を発生し、このバイアス電流を前記バッファ回路へ供給するバイアス電流発生回路を備えたことを特徴とする。
この構成によれば、バッファ回路に供給されるバイアス電流が、出力増幅回路に流れる電流、即ち演算増幅器の出力電流に依存するので、出力電流が０であったり僅かであったりする時には、バッファ回路に供給されるバイアス電流が少なくて済み、この結果、演算増幅器の消費電流を減らすことができる。
【００２７】
また、本発明の請求項２による演算増幅器は、請求項１において、前記バッファ回路の出力インピーダンスは、前記出力増幅回路の伝達コンダクタンスに応じて変動することを特徴とする。
この構成によれば、伝達コンダクタンスに応じて変動する零点Ｚ及び極Ｐ２との相対関係を維持し、フェーズマージンを確保したままでいることができる。従って、フェーズマージンを確保しつつ、演算増幅器の出力電流が小さい時の消費電流を削減することができる。
【発明の効果】
【００２８】
以上説明したように本発明によれば、位相補償特性の劣化をさせることなく、消費電流をより減らすことができるという効果がある。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照して説明する。但し、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。
図１は、本発明の実施の形態に係る演算増幅器の構成を示す回路図である。
図１に示す演算増幅器２０において、Ａ１は差動増幅回路、ＡＢはバッファ回路、Ａ２はソース接地されたＰＭＯＳ２１で構成された出力増幅回路であり、バッファ回路ＡＢにバイアス電流を供給するバイアス電流発生回路Ｂを備えたことを特徴としている。
【００３０】
バイアス電流発生回路Ｂは、ＰＭＯＳ２２と電流源２３を備え、そのＰＭＯＳ２２のゲート端が出力増幅回路Ａ２のＰＭＯＳ２１のゲート端に接続され、更に、ＰＭＯＳ２２のドレイン電流と電流源２３を流れる電流が加算され、これがバッファ回路ＡＢのバイアス電流Ｉｂとなるようになっている。但し、ＣｉＢはバッファ回路ＡＢの入力容量、ＣＬは出力端容量である。
【００３１】
バッファ回路ＡＢは、出力電圧Ｖｏｕｔが所望の値となるようにＰＭＯＳ２１にゲート電圧を与える。ＰＭＯＳ２２のゲート電圧はＰＭＯＳ２１と共通であるため、ＰＭＯＳ２２のドレイン電流はＰＭＯＳ２１のドレイン電流に比例した値となっている。ＰＭＯＳ２２のドレイン電流はＰＭＯＳ２１のドレイン電流とは無関係な０も取り得る電流源２３の電流と加算され、これがバイアス電流Ｉｂとなる。このバイアス電流Ｉｂは、図４に示したバッファ回路ＡＢのソース端子に供給される。
【００３２】
このように、バッファ回路ＡＢに供給されるバイアス電流Ｉｂは、出力増幅回路Ａ２を構成するＰＭＯＳ２１に流れる電流、即ち演算増幅器２０の出力電流ＩＬに依存するので、出力電流ＩＬが０であったり僅かであったりする時には、バッファ回路ＡＢに供給されるバイアス電流Ｉｂは少なくて済み、この結果、演算増幅器２０の消費電流を減らすことができる。
【００３３】
また、上述したように、バッファ回路ＡＢの出力インピーダンスＲｏＢはバイアス電流Ｉｂに依存するので、バッファ回路ＡＢの出力インピーダンスＲｏＢを出力増幅回路Ａ２のＰＭＯＳ２１を流れる電流、即ち出力増幅回路Ａ２の伝達コンダクタンスｇｍ２に応じて変動させることが可能となる。従って、上式（６）からわかるように、極Ｐ４は出力増幅回路Ａ２の伝達コンダクタンスｇｍ２に応じて変動させることが可能となる。
【００３４】
ここで、出力電流ＩＬが０であったり僅かであったりする時には、バッファ回路ＡＢに供給されるバイアス電流Ｉｂは、出力増幅回路Ａ２を構成するＰＭＯＳ２１に流れる電流、即ち演算増幅器２０の出力電流ＩＬに依存するので、少なくなっており、極Ｐ４は低域に移動することになる。
しかし、極Ｐ４は出力増幅回路Ａ２の伝達コンダクタンスｇｍ２に応じて変動するので、同様に伝達コンダクタンスｇｍ２に応じて変動する零点Ｚ及び極Ｐ２との相対関係は維持され、フェーズマージンを確保したままでいることができる。
【００３５】
以上のように、本実施の形態の演算増幅器２０によれば、演算増幅器２０の出力電流ＩＬが小さく、上式（２）で表される極Ｐ２が低域にある図７のような場合に、上式（６）で表される極Ｐ４をフェーズマージンが確保できる範囲で低域に移動することが可能となり、且つ演算増幅器２０の消費電流を削減することができる。言い換えれば、位相補償特性の劣化をさせることなく、消費電流をより減らすことができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る演算増幅器の構成を示す回路図である。
【図２】従来の演算増幅器の構成を示す回路図である。
【図３】図２に示す従来の演算増幅器の小信号等価回路を表す回路図である。
【図４】バッファ回路の一例を表す回路図である。
【図５】図２に示す従来の演算増幅器の位相特性を表す図である。
【図６】演算増幅器の出力増幅回路の一般例を表す図である。
【図７】図２に示す従来の演算増幅器において極Ｐ２が低域にある場合の位相特性を表す図である。
【図８】差動増幅回路の一例を表す回路図である。
【符号の説明】
【００３７】
１０，２０  演算増幅器
１１，２１，２２  Ｐ型ＭＯＳトランジスタ
１２，２３  電流源
Ａ１  差動増幅回路
Ａ２  出力増幅回路
ＡＢ  バッファ回路
Ｂ  バイアス電流発生回路
Ｉｂ  バイアス電流
ＩＬ  出力負荷電流
ＣＬ  出力負荷容量
ＲＣ  抵抗値
ＣＣ  静電容量
Ｃｉ２  寄生容量（出力増幅回路の入力容量）
ＣｉＢ  寄生容量（バッファ回路の入力容量）
ＩＬ  出力負荷電流
ＣＬ  出力端容量
Ｖｉｎ  差動増幅回路への入力電圧
Ｖｏｕｔ  出力増幅回路からの出力電圧
ＶＸ，Ｖｙ  動作電圧
ｇｍ１  差動増幅回路の伝達コンダクタンス
ｇｍ２  出力増幅回路の伝達コンダクタンス
Ｒｏ１  差動増幅回路の出力インピーダンス
Ｒｏ２  出力増幅回路の出力インピーダンス
Ｖｄｓ  ドレイン−ソース電圧
Ｖｄｄ  ドレイン電源電圧
ＲｏＢ  バッファ回路の出力インピーダンス
ＧＢ  バッファ回路のＤＣゲイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006319558.tif 000020
【図７】
2006319558.tif 000021
【図８】
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