(57)【要約】【課題】高電圧半導体装置及びその製造方法が開示される。【解決手段】高電圧半導体装置及びその製造方法において、第１深さを有する複数のドリフト領域は、半導体基板に第１不純物をドーピングして、それぞれ互いに離隔してチャンネル領域を限定するように形成される。第１深さに対して浅い第２深さを有するソース／ドレイン領域は、ドリフト領域に第２不純物をドーピングして形成される。第１深さに対して浅い第３深さを有する不純物蓄積領域は、ソース／ドレイン領域と隣接するドリフト領域に第３不純物をドーピングして形成される。ソース／ドレイン領域を部分的に露出させるゲート絶縁膜パターン及びチャンネル領域のゲート絶縁膜パターン上にゲート導電膜パターンが形成される。ゲート絶縁膜パターン及びゲート導電膜パターン上に急激に電流が増加することを顕著に減少させるバッファ膜が形成される。【選択図】図２
2006319331.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に第１不純物濃度で第１不純物をドーピングして形成され、互いに離隔され、チャンネル領域を限定して第１深さを有する複数のドリフト領域と、
前記ドリフト領域の第１部分に第２不純物を第２不純物濃度でドーピングして形成され、前記第１深さより浅い第２深さを有するソース／ドレイン領域と、
前記ソース／ドレイン領域に隣接する前記ドリフト領域の第２部分に第３不純物濃度で第３不純物をドーピングして形成され、前記第１深さより浅い第３深さを有する不純物蓄積領域と、
前記ソース／ドレイン領域を部分的に露出させながら前記半導体基板上に形成されたゲート絶縁膜パターン、及び、前記チャンネル領域上部の前記ゲート絶縁膜パターン上に形成されたゲート導電膜パターンを具備するゲート構造物と、
前記ゲート構造物及び前記ゲート絶縁膜パターン上に形成されたバッファ膜と、を含む高電圧半導体装置。
【請求項２】
前記基板をアクティブ領域とフィールド領域とに区分する素子分離膜を更に含み、前記チャンネル領域、前記ドリフト領域、及び前記ゲート構造物は前記アクティブ領域上に位置することを特徴とする請求項１記載の高電圧半導体装置。
【請求項３】
前記第１不純物、前記第２不純物、及び前記第３不純物は、実質的に同じ元素を含むことを特徴とする請求項１記載の高電圧半導体装置。
【請求項４】
前記第１不純物、前記第２不純物、及び前記第３不純物は、３族元素を含むことを特徴とする請求項３記載の高電圧半導体装置。
【請求項５】
前記第１不純物、前記第２不純物、及び前記第３不純物は、５族元素を含むことを特徴とする請求項３記載の高電圧半導体装置。
【請求項６】
前記第２不純物濃度は前記第３不純物濃度より大きく、前記第３不純物濃度は前記第１不純物濃度より大きいことを特徴とする請求項１記載の高電圧半導体装置。
【請求項７】
前記第２深さは、前記第３深さより深いことを特徴とする請求項１記載の高電圧半導体装置。
【請求項８】
前記ソース／ドレイン領域は、前記チャンネル領域からそれぞれ離隔されることを特徴とする請求項１記載の高電圧半導体装置。
【請求項９】
前記不純物蓄積領域は、前記ソース／ドレイン領域に隣接しながら、前記チャンネル領域から離隔されることを特徴とする請求項１記載の高電圧半導体装置。
【請求項１０】
前記ゲート絶縁膜パターンは、シリコン酸化物又は金属酸化物を含み、前記ゲート導電膜パターンは、ポリシリコン、金属又は金属窒化物を含み、前記バッファ膜は、シリコン窒化物又はシリコン酸窒化物を含むことを特徴とする請求項１記載の高電圧半導体装置。
【請求項１１】
前記チャンネル領域と前記ドリフト領域を取り囲むように前記基板に前記第１不純物濃度より小さい第４不純物濃度で前記第１不純物と異なる第４不純物をドーピングして形成され、前記第１深さより深い第４深さを有するディープウェル領域を更に含むことを特徴とする請求項１記載の高電圧半導体装置。
【請求項１２】
半導体基板に第１不純物濃度で第１不純物をドーピングし、前記基板にチャンネル領域を限定しながら、第１深さを有して互いに離隔される複数のドリフト領域を形成する段階と、
前記ドリフト領域の第１部分に第２不純物濃度で第２不純物をドーピングして、前記第１深さより浅い第２深さを有するソース／ドレイン領域を形成する段階と、
前記ソース／ドレイン領域に隣接する前記ドリフト領域の第２部分に第３不純物濃度で第３不純物をドーピングして、前記第１深さより浅い第３深さを有する不純物蓄積領域を形成する段階と、
前記半導体基板上に前記ソース／ドレイン領域を部分的に露出させる開口部を有するゲート絶縁膜パターンを形成する段階と、
前記チャンネル領域上部の前記ゲート絶縁膜パターン上にゲート導電膜パターンを形成する段階と、
前記ゲート絶縁膜パターン及び前記ゲート導電膜パターン上にバッファ膜を形成する段階と、を含む高電圧半導体装置の製造方法。
【請求項１３】
前記第１不純物、前記第２不純物、及び前記第３不純物は、同じ元素を含むことを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項１４】
前記第１不純物、前記第２不純物、及び前記第３不純物は、３族元素を含むことを特徴とする請求項１３記載の高電圧半導体装置の製造方法。
【請求項１５】
前記第１不純物、前記第２不純物、及び前記第３不純物は、５族元素を含むことを特徴とする請求項１３記載の高電圧半導体装置の製造方法。
【請求項１６】
前記第２不純物濃度は前記第３不純物濃度より大きく、前記第３不純物濃度は前記第１不純物濃度より大きいことを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項１７】
前記第２深さは、前記第３深さより深いことを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項１８】
前記ソース／ドレイン領域は、前記チャンネル領域から離隔されることを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項１９】
前記不純物蓄積領域は、前記ソース／ドレイン領域に隣接しながら前記チャンネル領域から離隔されることを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項２０】
前記ゲート絶縁膜パターンはシリコン酸化物又は金属酸化物を含み、前記ゲート導電膜パターンはポリシリコン、金属又は金属窒化物を含み、前記バッファ膜はシリコン窒化物又はシリコン酸窒化物を含むことを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項２１】
前記半導体基板にアクティブ領域とフィールド領域を定義する素子分離膜を形成する段階と、
前記半導体基板に前記第１不純物濃度より小さい第４不純物濃度で前記第１不純物と異なる第４不純物をドーピングし、前記第１深さより深い第４深さを有して前記チャンネル領域と前記ドリフト領域を取り囲むディープウェル領域を形成する段階と、を更に含むことを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項２２】
前記不純物蓄積領域を形成する段階は、前記高電圧半導体装置に隣接する前記半導体基板にしきい電圧調節用不純物をドーピングする時に同時に行われることを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【請求項２３】
前記バッファ膜を形成する段階は、前記高電圧半導体装置と隣接する半導体基板上にエッチング阻止膜又はシリサイド反応防止膜を形成する時に同時に行われることを特徴とする請求項１２記載の高電圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧半導体装置及びその製造方法に係り、より詳細には、単一半導体基板上にＣＭＯＳ装置と共に形成された高電圧半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体装置は、その集積度及び設計技術の向上によってＣＭＯＳ装置のようなロジック素子と高電圧半導体装置のような駆動素子を単一半導体基板に共に形成しようとする試みが進行されている。例えば、特許文献１にこのような高電圧半導体装置が開示されている。
【特許文献１】韓国公開特許第２００１−９１４２５号
【０００３】
図１は、単一半導体基板にＣＭＯＳ装置と共に形成された前記特許文献１に開示された高電圧半導体装置を概略的に示す断面図である。
【０００４】
図１を参照すると、従来のＣＭＯＳ装置及び高電圧半導体装置は、一つの半導体基板１０上に形成される。前記半導体基板１０は、ＣＭＯＳ領域と高電圧領域とに区分される。前記ＣＭＯＳ装置及び前記高電圧半導体装置は、それぞれ前記ＣＭＯＳ領域及び前記高電圧領域に形成される。又、半導体基板１０は、素子分離膜１２によってアクティブ領域とフィールド領域とに区分される。
【０００５】
半導体基板１０のＣＭＯＳ領域に形成される前記ＣＭＯＳ装置は、第１ゲート構造物１９と第１ソース／ドレイン領域１４ａ、１４ｂを有する第１トランジスタを含む。第１ゲート構造物１９は、第１ゲート絶縁膜パターン１６と第１ゲート導電膜パターン１８を含む。又、前記第１トランジスタは、第１ゲート構造物１９の側壁上に形成された第１スペーサ２１を含む。又、前記第１トランジスタは、第１ゲート導電膜パターン１８及び第１ソース／ドレイン領域１４ａ、１４ｂの一部１４ａ上に形成された金属シリサイド膜２０ａ、２０ｂを更に含む。
【０００６】
前記ＣＭＯＳ装置は、前記ＣＭＯＳ領域の第１ゲート構造物１９を覆う第１絶縁膜パターン２４及び第１絶縁膜パターン２４を貫通して形成された第１導電膜パターン２６を更に具備する。第１絶縁膜パターン２４は、前記ＣＭＯＳ領域の第１ソース／ドレイン領域１４ａ、１４ｂの一部１４ａ上に形成された金属シリサイド膜２０ｂを露出させる第１開口部２３を含む。第１導電膜パターン２６は、第１開口部２３を満たしながら第１絶縁膜パターン２４上に形成される。
【０００７】
半導体基板１０の前記高電圧領域に形成される前記高電圧半導体装置は、第２ゲート構造物３９と第２ソース／ドレイン領域３２ａ、３２ｂを有する第２トランジスタを含む。前記第２トランジスタは、第２ソース／ドレイン領域３２ａ、３２ｂを取り囲むドリフト領域３４ａ、３４ｂを更に具備する。ドリフト領域３４ａ、３４ｂは、それぞれ第２ソース／ドレイン３２ａ、３２ｂより低い不純物濃度を有する。
【０００８】
第２ゲート絶縁膜パターン３６は、第２ゲート導電膜パターン３８より広い幅を有することにより、第２ゲート絶縁膜パターン３６は、第２ソース／ドレイン領域３２ａ、３２ｂを露出させながらドリフト領域３４ａ、３４ｂを覆う。
【０００９】
半導体基板１０の高電圧領域に形成される前記第２トランジスタは、第２スペーサ４１、第２絶縁膜パターン４４、及び第２導電膜パターン４６ａ、４６ｂを更に含む。第２スペーサ４１は、第２ゲート構造物３８の側壁上に位置する。第２絶縁膜パターン４４は、第２ソース／ドレイン領域３２ａ、３２ｂを部分的に露出させる第２開口４３ａ、４３ｂを含む。第２導電膜パターン４６ａ、４６ｂは、それぞれ第２開口部４３ａ、４３ｂを満たしながら、第２絶縁膜パターン４４上に形成される。
【００１０】
前記第２トランジスタは、第２ゲート構造物３９及び第２絶縁膜パターン３６上に形成されたバッファ膜４８を更に含む。具体的に、バッファ膜４８は、第２ゲート導電膜パターン３８、第２スペーサ４１、及び拡張された第２ゲート絶縁膜パターン３６上に位置する。バッファ膜４８は、前記ＣＭＯＳ領域にエッチング阻止膜又はシリサイド反応防止膜として使用される金属シリサイド膜２０ａ、２０ｂを形成する時、前記高電圧領域に形成される。バッファ膜４８は、シリコン窒化物又はシリコン酸窒化物を含む。
【００１１】
しかし、前述した高電圧半導体装置において、前記高電圧領域にバッファ膜４８が形成される場合、前記高電圧半導体装置が動作する間、バッファ膜４８と第２ゲート絶縁膜パターン３６の界面で電荷捕獲領域が発生される。このように、前記電荷捕獲領域が発生する場合、ドリフト領域３４ａ、３４ｂの抵抗が減少するので、急激に電流が増加して、前記高電圧半導体装置の信頼度が顕著に低下する。
【００１２】
そのため、最近には、ＣＭＯＳ装置でエッチング阻止膜を形成しないと同時に、高電圧半導体装置でもバッファ膜を形成しない方法が開発された。しかし、このような方法は、ＣＭＯＳ装置のデザインルールに影響を及ぼすため、好ましくない。前記ＣＭＯＳ装置のエッチング阻止膜を除去しなく、前記高電圧半導体装置のバッファ膜を追加的に除去することもできるが、このような方法は、製造工程を複雑にするので、好ましくない。即ち、従来技術によると、単一半導体基板にＣＭＯＳ装置のようなロジック素子と高電圧半導体装置のような駆動素子を形成するのが容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の一目的は、バッファ膜を具備しながら、急激に電流が増加することを防止できる高電圧半導体装置を提供することにある。
【００１４】
本発明の他の目的は、前記高電圧半導体装置に特に適合な高電圧半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記した本発明の一目的を達成するために、本発明の好ましい実施例による高電圧半導体装置は、基板、第１深さを有する複数のドリフト領域、前記第１深さより浅い第２深さを有するソース／ドレイン領域、前記第１深さより浅い第３深さを有する不純物蓄積領域、ゲート絶縁膜パターン及びゲート導電膜パターンを具備するゲート構造物、および前記ゲート構造物上に形成されたバッファ膜を含む。前記ドリフト領域は、前記基板に第１不純物濃度で第１不純物をドーピングして形成され、前記ソース／ドレイン領域は、前記ドリフト領域の第１部分に第２不純物を第２不純物濃度でドーピングして形成される。前記不純物蓄積領域は、前記ソース／ドレイン領域に隣接する前記ドリフト領域の第２部分に第３不純物濃度で第３不純物をドーピングして形成される。前記ゲート絶縁膜パターンは、前記ソース／ドレイン領域を部分的に露出させながら前記基板上に形成され、前記ゲート導電膜パターンは、前記チャンネル領域上部の前記ゲート絶縁膜パターン上に形成される。
【００１６】
本発明の一実施例において、前記高電圧半導体装置は、前記基板をアクティブ領域とフィールド領域とに区分する素子分離膜を更に含み、前記チャンネル領域、前記ドリフト領域、及び前記ゲート構造物は前記アクティブ領域上に位置する。
【００１７】
本発明の一実施例によると、前記第１不純物、前記第２不純物、及び前記第３不純物は、実質的に同じ元素を含む。例えば、前記第１不純物、前記第２不純物、及び前記第３不純物は、３族元素又は５族元素を含む。
【００１８】
本発明の一実施例によると、前記第２不純物濃度は前記第３不純物濃度より大きく、前記第３不純物濃度は前記第１不純物濃度より大きい。
【００１９】
本発明の一実施例において、前記第２深さは前記第３深さより深い。
【００２０】
本発明の一実施例において、前記ソース／ドレイン領域は前記チャンネル領域からそれぞれ離隔される。
【００２１】
本発明の一実施例によると、前記不純物蓄積領域は、前記ソース／ドレイン領域に隣接しながら前記チャンネル領域から離隔される。
【００２２】
本発明の一実施例において、前記ゲート絶縁膜パターンは、シリコン酸化物又は金属酸化物を含み、前記ゲート導電膜パターンは、ポリシリコン、金属、又は金属窒化物を含み、前記バッファ膜は、シリコン窒化物又はシリコン酸窒化物を含む。
【００２３】
本発明の一実施例によると、前記高電圧半導体装置は、前記チャンネル領域と前記ドリフト領域を取り囲むように、前記基板に前記第１不純物濃度より小さい第４不純物濃度で前記第１不純物と異なる第４不純物をドーピングして形成され、前記第１深さより深い第４深さを有するディープウェル領域を更に含む。
【００２４】
前述した本発明の他の目的を達成するために、本発明の好ましい実施例によると、高電圧半導体装置の製造方法が提供される。前記高電圧半導体装置の製造方法において、半導体基板に第１不純物濃度で第１不純物をドーピングして、前記半導体基板にチャンネル領域を限定しながら、第１深さを有して、互いに離隔される複数のドリフト領域を形成する。前記ドリフト領域の第１部分に第２不純物濃度で第２不純物をドーピングして、前記第１深さより浅い第２深さを有するソース／ドレイン領域を形成する。前記ソース／ドレイン領域に隣接する前記ドリフト領域の第２部分に第３不純物濃度で第３不純物をドーピングして前記第１深さより浅い第３深さを有する不純物蓄積領域を形成する。前記半導体基板上に前記ソース／ドレイン領域を部分的に露出させる開口部を有するゲート絶縁膜パターンを形成した後、前記チャンネル領域上部の前記ゲート絶縁膜パターン上にゲート導電膜パターンを形成する。前記ゲート絶縁膜パターン及び前記ゲート導電膜パターン上にバッファ膜を連続的に形成する。
【００２５】
本発明の一実施例において、前記高電圧半導体装置の製造方法は、前記半導体基板にアクティブ領域とフィールド領域を定義する素子分離膜を形成する段階、そして前記半導体基板に前記第１不純物濃度より小さい第４不純物濃度で前記第１不純物と異なる第４不純物をドーピングして、前記第１深さより深い第４深さを有して、前記チャンネル領域と前記ドリフト領域を取り囲むディープウェル領域を形成する段階を更に含む。
【００２６】
本発明の一実施例によると、前記ドリフト領域を形成する段階、前記ソース／ドレインを形成する段階、及び前記不純物蓄積領域を形成する段階は、順序に関係なく行われる。
【００２７】
本発明の一実施例によると、前記不純物蓄積領域を形成する段階は、前記高電圧半導体装置に隣接する前記半導体基板にしきい電圧調節用不純物をドーピングする時に同時に行われる。
【００２８】
本発明の一実施例において、前記バッファ膜を形成する段階は、前記高電圧半導体装置と隣接する半導体基板上にエッチング阻止膜又はシリサイド反応防止膜を形成する時に同時に行われる。
【００２９】
本発明による高電圧半導体装置は、ソース／ドレイン領域と隣接する不純物蓄積領域を具備することで、電荷捕獲領域によって発生される電流の急激な増加を防止することができる。これによって、単一半導体基板にＣＭＯＳ装置と共に高電圧半導体装置を容易に具現することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照して、本発明の実施例による高電圧半導体装置を詳細に説明する。
【００３１】
図２は、本発明の一実施例による単一半導体基板上に形成された高電圧半導体装置及びＣＭＯＳ装置の断面図を示す。
【００３２】
図２に示すように、本発明の一実施例によると、一つの半導体基板１００上にＣＭＯＳ装置と高電圧半導体装置が共に形成される。半導体基板１００は、前記ＣＭＯＳ装置が形成されるＣＭＯＳ領域及び前記高電圧半導体装置が形成される高電圧領域に区分される。
【００３３】
半導体基板１００上に素子分離膜１０４が形成されることによって、半導体基板１００は、アクティブ領域及びフィールド領域に区分される。例えば、素子分離膜１０４は、シャロートレンチ素子分離工程（ＳＴＩ）を利用して形成される。
【００３４】
前記ＣＭＯＳ領域及び高電圧領域を含む半導体基板１００の全面上部には、ディープウェル領域１０２が形成される。即ち、ディープウェル領域１０２は、前記ＣＭＯＳ領域及び高電圧領域全体にかけて形成される。ディープウェル領域１０２は、不純物を半導体基板１００の全面上部にドーピングして形成され、相対的に低い不純物濃度を有する。
【００３５】
ディープウェル領域１０２の不純物は、その上部に形成されるトランジスタのような半導体装置の種類によって変わる。例えば、ＮＭＯＳトランジスタがディープウェル領域１０２上に形成される場合にはＰ型不純物がドーピングされ、ＰＭＯＳトランジスタがディープウェル領域１０２上に形成される場合には、Ｎ型不純物がドーピングされる。前記ｐ型不純物の例としては、ボロン（Ｂ）又はインジウム（Ｉｎ）等が挙げられ、前記ｎ型不純物の例としてはリン（Ｐ）又はヒ素（Ａｓ）等が挙げられる。
【００３６】
本発明の一実施例において、ディープウェル領域１０２は、イオン注入工程を利用して半導体基板１００の全面上部に不純物をドーピングすることによって形成される。例えば、ディープウェル領域１０２は約１．０×１０１０ｉｏｎｓ／ｃｍ２程度の不純物濃度を有する。
【００３７】
半導体基板１００の前記ＣＭＯＳ領域に形成される前記ＣＭＯＳ装置は、第１ゲート構造物１０８及び第１ソース／ドレイン領域１０９ａ、１０９ｂを具備する第１トランジスタを含む。
【００３８】
第１ゲート構造物１０８は、第１ゲート絶縁膜パターン１０５と第１ゲート導電膜パターン１０６を含む。例えば、第１ソース／ドレイン領域１０９ａ、１０９ｂは、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。
【００３９】
前記第１トランジスタは、第１ゲート構造物１０８の側壁上に形成された第１スペーサ１１０を更に含む。又、前記第１トランジスタは、第１ゲート導電膜パターン１０６と第１ソース／ドレイン領域１０９ａ、１０９ｂの一部１０９ａ上に形成された金属シリサイド膜パターン１１２ａ、１１２ｂを具備する。
【００４０】
半導体基板１００の前記ＣＭＯＳ領域上には、第１ゲート構造物１０８を覆いながら、第１絶縁膜パターン１１４が形成される。第１絶縁膜パターン１１４は、金属シリサイド膜パターン１１２ｂが形成された第１ソース／ドレイン領域１０９ａ、１０９ｂの一部１０９ａを露出させる第１開口部１１５を有する。即ち、第１開口部１１５は、金属シリサイド膜パターン１１２ｂを露出させる。
【００４１】
第１開口部１１５を満たしながら第１絶縁膜パターン１１４上には、第１導電膜パターン１１６が形成される。従って、第１導電膜パターン１１６は金属シリサイド膜パターン１１２ｂに接触される。
【００４２】
半導体基板１００の高電圧領域に形成される前記高電圧半導体装置は、第２ゲート構造物２０８及び第２ソース／ドレイン領域２０９ａ、２０９ｂを具備する第２トランジスタを含む。
【００４３】
第２ゲート構造物２０８は、第２ゲート絶縁膜パターン２０５及び第２ゲート導電膜パターン２０６を含む。第２ゲート絶縁膜パターン２０５は、第２ゲート導電膜パターン２０６より実質的に大きい幅を有する。即ち、第２ゲート絶縁膜パターン２０５は、第２ゲート導電膜パターン２０６より拡張される。第２ゲート絶縁膜パターン２０５は、第２ソース／ドレイン領域２０９ａ、２０９ｂを除いた半導体基板１００の高電圧領域のアクティブ領域上に形成される。
【００４４】
前記第２トランジスタは、第２ゲート導電膜パターン２０６の側壁上にのみ形成された第２スペーサ２２０を更に具備する。前述したように、第２ゲート絶縁膜パターン２０５が拡張された幅を有するので、第２スペーサ２２０は第２ゲート絶縁膜パターン２０５の側壁を覆わず、第２スペーサ２２０の底面は第２ゲート絶縁膜２０５上に位置する。
【００４５】
第２ソース／ドレイン領域２０９ａ、２０９ｂは、第２ゲート導電膜パターン２０６下の半導体基板１００の前記高電圧領域の上部に形成されるチャンネル領域２１１から離隔されるように形成される。
【００４６】
前記第２トランジスタは、第２ソース／ドレイン領域２０９ａ、２０９ｂを取り囲むドリフト領域２１０ａ、２１０ｂを更に含み、これによって第２ソース／ドレイン２０９ａ、２０９ｂは、より効果的にチャンネル領域２１１から離隔されることができる。前記高電圧半導体装置の第２ソース／ドレイン領域２０９ａ、２０９ｂに高電圧が直接印加されるので、第２ソース／ドレイン領域２０９ａ、２０９ｂと半導体基板１００との間でのパンチ−スルー電圧が前記高電圧に対して大きく、第２ソース／ドレイン領域２０９ａ、２０９ｂと半導体基板１００又はディープウェル領域１０２間でのブレイクダウン電圧が前記高電圧に対して大きい。このために、前記高電圧領域にドリフト領域２１０ａ、２１０ｂを形成する。
【００４７】
前記高電圧半導体装置は、ドリフト領域２１０ａ、２１０ｂの第２部分にそれぞれ第２ソース／ドレイン領域２０９ａ、２０９ｂと隣接して形成された不純物蓄積領域２１３ａ、２１３ｂを含む。不純物蓄積領域２１３ａ、２１３ｂは、第２ソース／ドレイン領域２０９ａ、２０９ｂと隣接しながら、チャンネル領域２１１から離隔されるように形成される。不純物蓄積領域２１３ａ、２１３ｂは、それぞれ第２ゲート導電膜パターン２０６の下まで延長される。
【００４８】
本発明において、半導体基板１００の高電圧領域に第１不純物を第１不純物濃度でドーピングしてドリフト領域２１０ａ、２１０ｂを形成する。ドリフト領域２１０ａ、２１０ｂは、それぞれ第１深さを有する。前記高電圧領域にドリフト領域２１０ａ、２１０ｂが形成されると、ドリフト領域２１０ａ、２１０ｂ間にチャンネル領域２１１が限定される。第２ソース／ドレイン領域２０９ａ、２０９ｂは、それぞれドリフト領域２１０ａ、２１０ｂに第２不純物を第２不純物濃度でドーピングして形成される。第２ソース／ドレイン領域２１０ａ、２１０ｂは、それぞれ第２深さを有する。又、不純物蓄積領域２１３ａ、２１３ｂは、それぞれ第２ソース／ドレイン領域２０９ａ、２０９ｂに隣接するドリフト領域２１０ａ、２１０ｂに第３不純物をドーピングして形成される。不純物蓄積領域２１３ａ、２１３ｂは、それぞれ第３不純物濃度及び第３深さを有する。
【００４９】
本発明によると、第２ソース／ドレイン領域２０９ａ、２０９ｂの第２不純物濃度は、不純物蓄積領域２１３ａ、２１３ｂの第３不純物濃度より大きい。又、不純物蓄積領域２１３ａ、２１３ｂの第３不純物濃度は、ドリフト領域２１０ａ、２１０ｂの第１不純物濃度より大きい。例えば、前記第１不純物濃度は、約１．０×１０１２ｉｏｎｓ／ｃｍ２程度になり、前記第２不純物濃度は約１．０×１０１５ｉｏｎｓ／ｃｍ２程度になり、前記第３不純物濃度は約１．０×１０１３ｉｏｎｓ／ｃｍ２程度になる。
【００５０】
不純物蓄積領域２１３ａ、２１３ｂの第３深さが第２ソース／ドレイン領域２０９ａ、２０９ｂの第２深さに対して深い場合、第２ソース／ドレイン領域２０９ａ、２０９ｂでコンタクト抵抗が増加するので好ましくない。従って、第２ソース／ドレイン領域２０９ａ、２０９ｂの第２深さは、不純物蓄積領域２１３ａ、２１３ｂの第３深さより深く形成される。
【００５１】
本発明において、前記第１不純物、前記第２不純物、及び前記第３不純物は同じ元素を含むことを好ましい。例えば、前記第２トランジスタがＰＭＯＳトランジスタである場合、前記第１不純物、前記第２不純物、及び前記第３不純物はＰ型不純物として３族元素を含む。反面、前記第２トランジスタがＮＭＯＳトランジスタである場合、前記第１不純物、前記第２不純物、及び前記第３不純物はＮ型不純物として５族元素を含む。前記ｐ型不純物の例としては、ボロン（Ｂ）又はインジウム（Ｉｎ）等が挙げられ、前記ｎ型不純物の例としては、リン（Ｐ）又はヒ素（Ａｓ）等が挙げられる。
【００５２】
又、前記高電圧半導体装置は、半導体基板１００の高電圧領域に形成された第２絶縁膜パターン２２４及び第２導電膜パターン２２６ａ、２２６ｂを含む。第２絶縁膜パターン２２４は、第２ゲート構造物２０８を覆いながら前記高電圧領域上に形成される。第２絶縁膜パターン２２４には、それぞれ第２ソース／ドレイン領域２０９ａ、２０９ｂを部分的に露出させる第２開口部２２５ａ、２２５ｂが形成される。第２導電膜パターン２２６ａ、２２６ｂは、それぞれ第２開口部２２５ａ、２２５ｂを満たしながら第２絶縁膜パターン２２４上に形成される。
【００５３】
本発明において、前記高電圧半導体装置は、第２ゲート構造物２０８及び第２ゲート絶縁膜パターン２０５上に形成されたバッファ膜２１５を更に具備する。即ち、バッファ膜２１５は、第２ゲート導電膜パターン２０６、第２スペーサ２２０、及び拡張された第２ゲート絶縁膜パターン２０６上に連続的に形成される。バッファ膜２１５は、前記ＣＭＯＳ領域に前記ＣＭＯＳ装置を製造する間に形成されるエッチング阻止膜又はシリサイド反応防止膜と同時に形成される。
【００５４】
本発明において、前記高電圧領域の第２ゲート絶縁膜パターン２０５と前記ＣＭＯＳ領域の第１ゲート絶縁膜パターン１０５は、シリコン酸化物又は金属酸化物のような酸化物で構成される。第１及び第２ゲート導電膜パターン１０６、２０６は、ポリシリコン、金属、又は金属窒化物等で構成され、第１及び第２スペーサ１１０、２２０は、それぞれシリコン窒化物又はシリコン酸窒化物等で構成される。又、バッファ膜２１５は、シリコン窒化物又はシリコン酸窒化物で構成され、第１及び第２絶縁膜パターン１１４、２２４は、シリコン酸化物のような酸化物で構成される。一方、第１及び第２導電膜パターン１１６、２２６ａ、２２６ｂは、金属のような導電物質からなる。
【００５５】
本発明によると、前記高電圧半導体装置が不純物蓄積領域２１３ａ、２１３ｂを含むので、バッファ膜２１５と第２ゲート絶縁膜パターン２０５の界面で電荷捕獲領域が発生しても、このような電荷捕獲領域によって急激に電流が増加されることを顕著に減少させることができる。即ち、不純物蓄積領域２１３ａ、２１３ｂの第３不純物濃度がドリフト領域２１０ａ、２１０ｂの第１不純物濃度に対して高いので、前記電荷捕獲領域の発生に鈍く反応して、前記電流の急激な増加を防止することができる。
【００５６】
前述したように、本発明による高電圧半導体装置は、ソース／ドレイン領域に隣接する不純物蓄積領域を具備することで、電荷トラップによって急激に電流が増加されることを防止することができる。
【００５７】
以下、添付図面を参照して本発明の例示的な実施例による高電圧半導体装置を製造する方法について説明する。図３乃至図７は、本発明の例示的な実施例による高電圧半導体装置を製造する方法を説明するための断面図である。図３乃至図７において、ＮＭＯＳ高電圧半導体装置を製造する方法について図示したが、本発明の例示的な実施例による高電圧半導体装置の製造方法によって、例えば、ＰＭＯＳ高電圧半導体装置のような他の形態の高電圧半導体装置を製造することができる。
【００５８】
図３を参照すると、高電圧半導体装置を形成するために、半導体基板１００の高電圧領域にイオン注入工程で不純物を注入して、ディープウェル領域１０２を形成する。例えば、ディープウェル領域１０２は、ＢＦ２を約１．０×１０１０ｉｏｎｓ／ｃｍ２の濃度で注入して形成する。
【００５９】
半導体基板１００上に素子分離膜１０４を形成して、半導体基板１００の前記高電圧領域をアクティブ領域とフィールド領域とに区分する。例えば、素子分離膜１０４は、酸化物を使用してシャロートレンチ素子分離（ＳＴＩ）工程を通じて形成される。
【００６０】
図４を参照すると、第１イオン注入工程を行って、前記高電圧領域の活性領域の上部にドリフト領域２１０ａ、２１０ｂを形成する。例えば、ドリフト領域２１０ａ、２１０ｂは、リン（Ｐ）のような第１不純物を約１．０×１０１２ｉｏｎｓ／ｃｍ２程度の第１濃度で注入して形成される。ドリフト領域２１０ａ、２１０ｂは、前記高電圧半導体装置のチャンネル領域２１１によって互いに離隔されるように形成される。ドリフト領域２１０ａ、２１０ｂを形成するための第１イオン注入工程において、イオン注入マスクとしては、フォトレジストパターンを使用し、このようなフォトレジストパターン下に位置する前記アクティブ領域にチャンネル領域２１１が形成される。
【００６１】
本発明の一実施例によると、ドリフト領域２１０ａ、２１０ｂを形成するための前記第１イオン注入工程を行った後、ドリフト領域２１０ａ、２１０ｂを含む半導体基板１００を約１０００〜１２００℃程度の温度で熱処理する。
【００６２】
その後、第２イオン注入工程でドリフト領域２１０ａ、２１０ｂ内にそれぞれ不純物蓄積領域２１３ａ、２１３ｂを形成する。不純物蓄積領域２１３ａ、２１３ｂは、それぞれドリフト領域２１０ａ、２１０ｂに対して狭い幅及び薄い深さに形成される。不純物蓄積領域２１３ａ、２１３ｂは、リン（Ｐ）のような第２不純物を約１．０×１０１３ｉｏｎｓ／ｃｍ２程度の第２不純物濃度で注入して形成される。不純物蓄積領域２１３ａ、２１３ｂを形成するための前記第２イオン注入工程において、チャンネル領域２１１の幅より広い幅を有する第２フォトレジストパターンをイオン注入マスクとして使用する。従って、不純物蓄積領域２１３ａ、２１３ｂは、チャンネル領域２１１から所定の間隔だけ離隔して位置する。
【００６３】
本発明の一実施例によると、不純物蓄積領域２１３ａ、２１３ｂは、半導体基板１００のＣＭＯＳ領域に形成されるトランジスタ（図示せず）のしきい電圧を調節するために、半導体基板１００に不純物を注入する工程で共に形成されることができる。この場合、不純物蓄積領域２１３ａ、２１３ｂを形成するための別の追加的な工程が要求されない。
【００６４】
本発明の他の実施例によると、前記高電圧領域のアクティブ領域に不純物蓄積領域２１３ａ、２１３ｂをまず形成した後、前記高電圧領域のアクティブ領域にドリフト領域２１０ａ、２１０ｂを形成することができる。
【００６５】
図５を参照すると、半導体基板１００上にゲート絶縁膜（図示せず）とゲート導電膜（図示せず）を順次に形成する。
【００６６】
本発明の一実施例によると、前記ゲート絶縁膜は、シリコン酸化物のような酸化物を使用して形成され、前記ゲート導電膜は不純物でドーピングされたポリシリコンを使用して形成される。
【００６７】
本発明の他の実施例によると、金属酸化物を使用して前記ゲート絶縁膜を形成し、金属窒化物を使用して前記ゲート導電膜を形成することができる。例えば、前記ゲート絶縁膜は、チタニウム酸化物、タンタル酸化物、ジルコニウム酸化物、アルミニウム酸化物、ハフニウム酸化物等を使用して形成され、前記ゲート導電膜はチタニウム窒化物、タンタル窒化物、ジルコニウム窒化物、アルミニウム窒化物、ハフニウム窒化物等を使用して形成される。
【００６８】
第１フォトエッチング工程を通じて、前記ゲート導電膜をゲート導電膜パターン２０６に形成する。ゲート導電膜パターン２０６は、チャンネル領域２１１の上部の前記ゲート絶縁膜上に位置する。ゲート導電膜パターン２０６を形成するための第１フォトエッチング工程において、前記ゲート導電膜のうち、チャンネル領域２１１の上部に位置する部分上にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして使用して、ゲート導電膜パターン２０６を形成する。
【００６９】
ゲート導電膜パターン２０６を含む結果物上に、シリコン窒化膜を形成した後、前記シリコン窒化膜に対して全面エッチング工程を行う。これによって、ゲート導電膜パターン２０６の側壁上にはスペーサ２２０が形成される。スペーサ２２０を形成するための全面エッチング工程において、前記ゲート絶縁膜が前記シリコン窒化膜に対してエッチング選択比を有するので、スペーサ２２０を形成する間、前記ゲート絶縁膜は殆どエッチングされない。
【００７０】
前記ゲート絶縁膜、スペーサ２２０、及びゲート導電膜パターン２０６上にバッファ膜２１５を形成する。バッファ膜２１５は、シリコン窒化物、又はシリコン酸窒化物を使用して形成される。本発明の一実施例において、バッファ膜２１５は、前記ＣＭＯＳ領域にエッチング阻止膜又はシリサイド反応防止膜を形成する時、前記高電圧領域にも共に形成される。仮に、前記ＣＭＯＳ領域にのみ前記エッチング阻止膜又は前記シリサイド反応防止膜が形成され、前記高電圧領域にはバッファ膜２０６が形成されない場合には、前記高電圧半導体装置を形成する工程が非常に複雑になる。
【００７１】
本発明の一実施例によると、前記高電圧領域にバッファ膜２１５を形成した後、前記ＣＭＯＳ領域に対しては、コンタクト形成のためのエッチング又は金属シリサイド膜を形成するための熱処理工程を行う。
【００７２】
バッファ膜２１５及び前記ゲート絶縁膜を順次にパターニングして、前記高電圧領域の活性領域のうち、ソース／ドレイン領域２０９ａ、２０９ｂ（図６参照）を形成するための部分を露出させる。これによって、ソース／ドレイン領域２０９ａ、２０９ｂを除いた前記アクティブ領域上には、ゲート絶縁膜パターン２０５が形成される。ゲート絶縁膜パターン２０５は、ゲート導電膜パターン２０６より広い幅を有する。即ち、ゲート絶縁膜パターン２０５は、ゲート導電膜パターン２０６より長く拡張される。従って、ソース／ドレイン領域２０９ａ、２０９ｂに高電圧が印加される時、前記高電圧半導体装置がより向上された安定性を有することができる。
【００７３】
前述したように、半導体基板１００上に拡張されたゲート絶縁膜パターン２０５とゲート導電膜パターン２０６を含むゲート構造物２０８が形成され、拡張されたゲート絶縁膜パターン２０５とゲート導電膜パターン２０６上にバッファ膜２１５が形成され、ゲート導電膜パターン２０６の側壁上にはスペーサ２２０が形成される。
【００７４】
図６を参照すると、ゲート構造物２０８とバッファ膜２１５をイオン注入マスクとして利用する第３イオン注入工程を行って、前記高電圧領域のアクティブ領域にソース／ドレイン領域２０９ａ、２０９ｂを形成する。例えば、リン（Ｐ）のような第３不純物を約１．０×１０１５ｉｏｎｓ／ｃｍ２程度の不純物濃度で注入して、ソース／ドレイン領域２０９ａ、２０９ｂを形成する。ソース／ドレイン領域２０９ａ、２０９ｂは、それぞれ不純物蓄積領域２１３ａ、２１３ｂの幅より狭い幅を有する。しかし、ソース／ドレイン領域２０９ａ、２０９ｂの深さが不純物蓄積領域２１３ａ、２１３ｂに対して浅い場合には、前記高電圧半導体装置のコンタクト抵抗が悪くなるので、ソース／ドレイン領域２０９ａ、２０９ｂは、それぞれ不純物蓄積領域２１３ａ、２１３ｂに対して深く形成する。
【００７５】
ソース／ドレイン領域２０９ａ、２０９ｂは、それぞれ不純物蓄積領域２１３ａ、２１３ｂに隣接するように形成され、チャンネル領域２１１からは所定の間隔だけ離隔するように形成される。
【００７６】
本発明の一実施例によると、前記高電圧領域のアクティブ領域にソース／ドレイン領域２０９ａ、２０９ｂをまず形成した後、ソース／ドレイン領域２０９ａ、２０９ｂに隣接する不純物蓄積領域２１３ａ、２１３ｂを形成することができる。
【００７７】
本発明の他の実施例によると、ドリフト領域２１０ａ、２１０ｂ、不純物蓄積領域２１３ａ、２１３ｂ、ソース／ドレイン領域２０９ａ、２０９ｂのうち、任意の領域をまず形成した後、残り領域を形成することができる。
【００７８】
図７を参照すると、ゲート構造物２０８とバッファ膜２１５を含む結果物上に絶縁膜（図示せず）を形成する。前記絶縁膜は、層間絶縁膜として機能することができ、ＢＰＳＧのようなシリコン酸化物を使用して、プラズマ化学気相蒸着（ＰＥＣＶＤ）工程で形成する。本発明の一実施例によると、前記絶縁膜を形成した後、化学機械的研磨（ＣＭＰ）工程及び／又はエッチバック工程を利用して、前記絶縁膜表面を平坦化させる工程を行うことができる。
【００７９】
前記絶縁膜をパターニングして、ソース／ドレイン領域２０９ａ、２０９ｂを部分的に露出させる開口部２２５ａ、２２５ｂを有する絶縁膜パターン２２４を形成する。絶縁膜パターン２２４は、フォトレジストパターンをエッチングマスクとして使用するフォトエッチング工程を通じて形成される。
【００８０】
開口部２２５ａ、２２５ｂを含む絶縁膜パターン２２４上に、導電膜（図示せず）を形成した後、前記導電膜をパターニングして、開口部２２５ａ、２２５ｂを満たしながら、絶縁膜パターン２２４上に導電膜パターン２２６ａ、２２６ｂを形成する。導電膜パターン２２６ａ、２２６ｂは、金属配線に該当される。導電膜パターン２２６ａ、２２６ｂは、フォトエッチング工程を通じて形成されることができる。本発明の一実施例によると、導電膜パターン２２６ａ、２２６ｂは、それぞれ障壁金属膜パターン、コンタクトプラグ、及び前記コンタクトプラグと連結される金属ラインを含む。
【００８１】
本発明の一実施例によると、導電膜パターン２２６ａ、２２６ｂ、及び絶縁膜パターン２２４上に多様な構造物を形成することにより、半導体基板１００の高電圧領域に高電圧半導体装置を完成する。
【００８２】
ここで、本実施例での製造方法は、高電圧半導体装置の製造に限定して説明しているが、前記高電圧領域でのゲート絶縁膜、ゲート導電膜、絶縁膜パターン、導電膜パターン等の形成は、前記ＣＭＯＳ領域でのゲート絶縁膜、ゲート導電膜、絶縁膜パターン、導電膜パターン等の形成と実質的に同じ工程によって達成される。
【００８３】
前述したように、前記高電圧半導体装置としてＮＭＯＳ高電圧半導体装置を例示的に説明したが、前記ディープウェル領域にＮ型不純物をドーピングして、前記ドリフト領域、前記不純物蓄積領域、及び前記ソース／ドレイン領域にそれぞれＰ型不純物をドーピングして、ＰＭＯＳ高電圧半導体装置を形成することができる。
【００８４】
（時間による電流変化特性に対する評価）
図８は、従来の高電圧半導体装置及び本発明による高電圧半導体装置において、時間による電流変化特性を示すグラフである。
【００８５】
図８において、第１曲線（Ｉ）は、本発明による高電圧半導体装置のソース領域に約３０Ｖの電圧を印加し、ゲート導電膜パターンに約３０Ｖの電圧を印加した時、時間による電流変化特性を示す。第２曲線（ＩＩ）は、従来の高電圧半導体装置のソース領域に約３０Ｖの電圧を印加し、ゲート導電膜パターンに約３０Ｖの電圧を印加した時、時間による電流変化特性を示す。
【００８６】
図８に示すように、従来の高電圧半導体装置の場合には、時間が経過するにつれて、電流が急激に増加した後、飽和電流状態を維持する。しかし、本発明の場合には、時間に関係なく、電流が一定状態を維持する。従って、本発明による高電圧半導体装置は、電荷捕獲領域によって電流が急激に増加することを防止することができる。
【産業上の利用可能性】
【００８７】
本発明による高電圧半導体装置は、ソース／ドレイン領域と隣接して、ソース／ドレイン領域に対して多少低い不純物濃度を有する不純物蓄積領域を具備する。これによって、ゲート絶縁膜パターンとバッファ膜の界面との間に電荷捕獲領域が発生しても、電流が急激に増加する現象を効果的に防止することができる。その結果、半導体基板のＣＭＯＳ領域に形成されるエッチング阻止膜又はシリサイド反応防止膜と同時にバッファ膜が半導体基板の高電圧領域に形成されても、電荷トラッピングによる高電圧半導体装置の電気的信頼度の低下を顕著に減少させることができる。又、単一半導体基板に微細構造を有するＣＭＯＳ装置と共に電気的信頼度に優れた高電圧半導体装置を具現することができる。
【００８８】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８９】
【図１】従来の単一半導体基板上に形成されたＣＭＯＳ装置及び高電圧半導体装置を概略的に示す断面図である。
【図２】本発明の一実施例による一つの半導体基板上に形成された高電圧半導体装置及びＣＭＯＳ装置を示す断面図である。
【図３】本発明の一実施例による高電圧半導体装置を製造する方法を説明するための断面図である。
【図４】本発明の一実施例による高電圧半導体装置を製造する方法を説明するための断面図である。
【図５】本発明の一実施例による高電圧半導体装置を製造する方法を説明するための断面図である。
【図６】本発明の一実施例による高電圧半導体装置を製造する方法を説明するための断面図である。
【図７】本発明の一実施例による高電圧半導体装置を製造する方法を説明するための断面図である。
【図８】本発明の一実施例による高電圧半導体装置の時間による電流変化特性を示すグラフである。
【符号の説明】
【００９０】
１００  半導体基板
１０２  ディープウェル領域
１０４  素子分離膜
２０５  ゲート絶縁膜パターン
２０６  ゲート導電膜パターン
２０８  ゲート構造物
２０９ａ、２０９ｂ  ソース／ドレイン領域
２１０ａ、２１０ｂ  ドリフト領域
２１３ａ、２１３ｂ  不純物蓄積領域
２１５  バッファ膜
２２０  スペーサ
２２４  絶縁膜パターン
２２５ａ、２２５ｂ  開口部
２２６ａ、２２６ｂ  導電膜パターン
【図１】
2006319331.tif 000003
【図２】
2006319331.tif 000004
【図３】
2006319331.tif 000005
【図４】
2006319331.tif 000006
【図５】
2006319331.tif 000007
【図６】
2006319331.tif 000008
【図７】
2006319331.tif 000009
【図８】
2006319331.tif 000010