(57)【要約】【課題】ＳＴＩを備えた半導体装置において、トランジスタ特性の劣化を招かない構成を有する半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置は、主面を複数の素子領域Ａ１〜Ａ３に区分する分離領域に形成されたトレンチ分離構造を有するＳｉ基板１を備え、素子領域Ａ２、Ａ３にはエピタキシャル層が選択的に成長させられている。この半導体装置は、素子領域Ａ１に形成されたチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタと、エピタキシャル層に形成されたチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタとを備えている。第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域Ａ１のチャネル長方向サイズよりも小さい。【選択図】図２
2006024718.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する半導体層を備え、前記主面を複数の素子領域に区分する分離領域に形成されたトレンチ分離構造を有する基板と、
前記半導体層の主面における前記複数の素子領域の少なくとも１つの素子領域上に選択的に成長したエピタキシャル層と、
を備えた半導体装置であって、
前記半導体層の主面における前記複数の素子領域のいずれかに形成されたチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタと、
前記エピタキシャル層に形成されたチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタと、
前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層に形成されたチャネル領域を有するＰチャネル型ＭＯＳトランジスタと、
を備え、
前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズよりも小さい、半導体装置。
【請求項２】
前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、１０μｍ以下である請求項１に記載の半導体装置。
【請求項３】
前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズは、１０μｍを超えている請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層の主面における前記複数の素子領域のうち、チャネル長方向サイズは、１０μｍ以下の素子領域にチャネル領域を有するＰチャネル型ＭＯＳトランジスタを備えている、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記トレンチ分離構造は、前記半導体層における前記素子領域に対して横方向に圧縮応力を印加している請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層は単結晶シリコンから形成されている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記エピタキシャル層は、シリコンおよびゲルマニウムを含有している層を含んでいる請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記エピタキシャル層の厚さは、１ｎｍ以上１００ｎｍ以下である請求項１から７のいずれかに記載の半導体装置。
【請求項９】
主面を有する半導体層を備えた基板を用意する工程（Ａ）と、
前記半導体層の主面を複数の素子領域に区分する分離溝を前記半導体層の主面に形成する工程（Ｂ）と、
前記半導体層の分離溝を絶縁物で埋めることにより、ＳＴＩを形成する工程（Ｃ）と、
前記半導体層の複数の素子領域に含まれる一部の素子領域上にエピタキシャル層を成長させる工程（Ｄ）と、
前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層にチャネル領域を有するＭＯＳトランジスタを形成する工程（Ｅ）と
を含み、
前記工程（Ｅ）は、
前記半導体層の主面における前記複数の素子領域のいずれかにチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタを形成する工程（ｅ１）と、
前記エピタキシャル層にチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタを形成する工程（ｅ２）と、
前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層にチャネル領域を有するＰチャネル型ＭＯＳトランジスタを形成する工程（ｅ３）と
を含み、
前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズよりも小さい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造を有する半導体装置およびその製造方法に関している。
【背景技術】
【０００２】
従来の半導体集積回路装置では、トランジスタ素子を相互に電気的に分離するため、基板表面にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造が形成されていた。しかし、設計ルールが０．２５〜０．１８μｍとなる世代のＬＳＩからは、より高い集積度を実現するため、基板表面に０．３μｍ程度の浅い溝を形成し、その溝の内部を絶縁物で埋めるトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術が使用されるようになってきた。
【０００３】
特許文献１は、ＳＴＩによって素子分離が行なわれている半導体装置を開示している。非特許文献１は、ＳＴＩによって分離された素子領域にチャネル領域を有するＭＯＳトランジスタの電気特性を報告している。
【特許文献１】特開２０００−８２８０８号公報
【非特許文献１】European Solid-State Device Research, 2003. ESSDERC '03. 33rd Conference on ,16-18 Sept. 2003, Pages:359−362
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置におけるトランジスタの集積度が向上し、個々の素子領域のサイズが縮小するに従い、ＳＴＩに起因するストレス（圧縮応力）が問題になってきている。
【０００５】
図８は、ＳＴＩ１０２が形成されたＳｉ基板１００の素子領域に生じるストレスを模式的に示している。このようなストレスが発生する理由は、Ｓｉ基板１００の表面に形成されたトレンチの内部がＳｉＯ2などの絶縁物で埋め込まれており、この絶縁物とＳｉとの間に熱膨張率の差が存在しているためである。
【０００６】
非特許文献１は、ＳＴＩによるストレスがＭＯＳトランジスタの特性に与える影響を記載している。図９は、非特許文献１に開示されているグラフであり、素子領域のチャネル長方向を規定するパラメータａに依存してドレイン電流Ｉｄがどのように変化するかを示している。ここで、グラフの横軸に示す「パラメータａ」は、図１０に示すサイズであり、単位は［μｍ（マイクロメータ：ミクロン）］である。図９のグラフの縦軸は、図１０に示すパラメータａが１０μｍのときのドレイン電流Ｉｄ（ａ＝１０μｍ）に対するドレイン電流Ｉｄの比率を示している。なお、本明細書における「チャネル長方向」とは、図１０に示すように、ソース領域Ｓとドレイン領域Ｄとの間の距離を規定する方向を意味し、「チャネル長方向サイズ」とは、その方向におけるサイズを意味するものとする。図１０に示す素子領域のチャネル長方向サイズは、「チャネル長＋２・ａ」に等しい。なお、「チャネル長」は、ゲートＧのチャネル長方向サイズ（ケート長）に等しい。
【０００７】
図９から明らかなように、パラメータａの大きさが５μｍ以下の領域では、パラメータａが小さくなるに従ってＮチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）の特性が大きく劣化している。これは、ＳＴＩによるストレス（圧縮応力）に起因して電子の電界効果移動度が低下するためであると考えられる。
【０００８】
このように素子分離にＳＴＩ構造を用いる従来の半導体装置の場合は、ＭＯＳトランジスタ素子の集積度が更に向上して素子領域のサイズが縮小するに伴い、特にＮチャネル型ＭＯＳトランジスタの特性が大きく劣化することが問題になっている。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的は、素子分離にＳＴＩ技術を用いる場合においても、トランジスタ特性の劣化を招かない構成を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、主面を有する半導体層を備え、前記主面を複数の素子領域に区分する分離領域に形成されたトレンチ分離構造を有する基板と、前記半導体層の主面における前記複数の素子領域の少なくとも１つの素子領域上に選択的に成長したエピタキシャル層とを備えた半導体装置であって、前記半導体層の主面における前記複数の素子領域のいずれかに形成されたチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタと、前記エピタキシャル層に形成されたチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタと、前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層に形成されたチャネル領域を有するＰチャネル型ＭＯＳトランジスタとを備え、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズよりも小さい。
【００１１】
好ましい実施形態において、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは１０μｍ以下である。
【００１２】
好ましい実施形態において、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズは１０μｍを超えている。
【００１３】
好ましい実施形態において、前記半導体層の主面における前記複数の素子領域のうち、チャネル長方向サイズが１０μｍ以下の素子領域にチャネル領域を有するＰチャネル型ＭＯＳトランジスタを備えている。
【００１４】
好ましい実施形態において、前記トレンチ分離構造は、前記半導体層における前記素子領域に対して横方向に圧縮応力を印加している。
【００１５】
好ましい実施形態において、前記半導体層は単結晶シリコンから形成されている。
【００１６】
好ましい実施形態において、前記エピタキシャル層は、シリコンおよびゲルマニウムを含有している層を含んでいる。
【００１７】
好ましい実施形態において、前記エピタキシャル層の厚さは、１ｎｍ以上１００ｎｍ以下である。
【００１８】
本発明による半導体装置の製造方法は、主面を有する半導体層を備えた基板を用意する工程（Ａ）と、前記半導体層の主面を複数の素子領域に区分する分離溝を前記半導体層の主面に形成する工程（Ｂ）と、前記半導体層の分離溝を絶縁物で埋めることにより、ＳＴＩを形成する工程（Ｃ）と、前記半導体層の複数の素子領域に含まれる一部の素子領域上にエピタキシャル層を成長させる工程（Ｄ）と、前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層にチャネル領域を有するＭＯＳトランジスタを形成する工程（Ｅ）とを含み、前記工程（Ｅ）は、前記半導体層の主面における前記複数の素子領域のいずれかにチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタを形成する工程（ｅ１）と、前記エピタキシャル層にチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタを形成する工程（ｅ２）と、前記半導体層の主面における前記複数の素子領域のいずれか、または前記エピタキシャル層にチャネル領域を有するＰチャネル型ＭＯＳトランジスタを形成する工程（ｅ３）とを含み、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域のチャネル長方向サイズよりも小さい。
【発明の効果】
【００１９】
本発明では、集積度の向上に適した素子分離技術であるが、ストレスを発生するＳＴＩを採用しながら、そのストレスを緩和する技術を用いることにより、Ｎチャネル型ＭＯＳトランジスタの特性劣化を効果的に回避する半導体装置が提供される。
【発明を実施するための最良の形態】
【００２０】
本発明者らは、Ｓｉ基板の特定領域にＳｉＧｅ層を含む半導体層を選択的にエピタキシャル成長させることにより、１つのＳｉ基板上に通常のＳｉのＭＯＳトランジスタ（Ｓｉ素子）とＳｉＧｅのＭＯＳトランジスタ（ＳｉＧｅ素子）とを混載させた半導体装置の開発を検討してきた。そして、ＳｉＧｅ層を含むエピタキシャル層をＳｉ基板の素子領域上に選択的に成長させた場合、エピタキシャル層のチャネル長方向サイズが小さくなっても、エピタキシャル層にチャネル領域を形成したＭＯＳトランジスタの特性が劣化しにくいことを見出し、本発明を想到するにいたった。これは、ＳＴＩによるストレスがＳｉ基板の素子領域に印加されていても、その上に成長させたエピタキシャル層ではストレスが開放されるためであると考えられる。
【００２１】
図１は、選択成長によって形成したエピタキシャル層１０３でストレスが解放されている様子を模式的に示す断面図である。Ｓｉ基板１００の表面に形成されたトレンチの内部にはＳｉＯ2などからなる絶縁物が埋め込まれたＳＴＩ１０２が形成されているため、Ｓｉ基板１００の素子領域には圧縮応力が生じているが、Ｓｉ基板１００の素子領域上に選択的に成長したエピタキシャル層１０３のストレスは緩和されている。このようなストレスの緩和は、エピタキシャル層１０３を構成する半導体の種類や組成によらず発生する。ストレスの緩和程度は、成長させるエピタキシャル層１０３の構成（組成や厚さ）によって変化すると考えられる。
【００２２】
本発明では、ストレスの影響で特性の劣化しやすいＮチャネル型ＭＯＳトランジスタの全てをエピタキシャル層１０３に形成するのではなく、Ｓｉ基板１００における素子領域とエピタキシャル層１０３とに適切に振り分けて形成している。比較的サイズの大きな素子領域では、ストレスがあってもＮチャネル型ＭＯＳトランジスタの特性は劣化しにくいことに着目したためである。
【００２３】
なお、エピタキシャル層１０３ではなく、Ｓｉ基板１００の表面にＮチャネル型ＭＯＳトランジスタを形成することにより、エピタキシャル層１０３の厚さのバラツキに起因する素子特性のバラツキが生じにくくなる。ＳＴＩ１０２によるストレスの影響がエピタキシャル層１０３の厚さのバラツキに起因する影響よりも大きくなる場合は、Ｎチャネル型ＭＯＳトランジスタをＳｉ基板１００の表面に形成するよりも、エピタキシャル層１０３に形成する方が好ましい。本発明は、ＳＴＩ１０２によるストレスの影響を考慮して、Ｎチャネル型ＭＯＳトランジスタの形成領域を最適化することができる。
【００２４】
以下、本発明の好ましい実施形態を説明する。
【００２５】
［実施形態１］
図面を参照しながら、本発明の第１の実施形態を説明する。
【００２６】
まず、図２（ａ）および（ｂ）を参照する。図２（ａ）は、本実施形態における半導体装置の一部断面を示しており、（ｂ）は、その上面を示している。
【００２７】
本実施形態の半導体装置は、複数の素子領域が主面に形成されたＳｉ基板２００を備え、そのＳｉ基板２００の一部にはエピタキシャル層２０３が形成されている。図２（ａ）に示す例では、エピタキシャル２０３は３層構造を有している。Ｓｉ基板２００には、素子領域以外の領域（分離領域）にＳＴＩ２０２が形成されている。
【００２８】
図２には、３つの素子領域Ａ１〜Ａ３が示されており、素子領域Ａ１にはＳｉ基板２００の素子領域にチャネル領域を有するＮチャネル型ＭＯＳトランジスタ（第１のＮチャネル型ＭＯＳトランジスタ）２０６が形成されている。
【００２９】
これに対し、素子領域Ａ２、Ａ３の上には、それぞれ、厚さが例えば１ｎｍ以上１００ｎｍ以下のエピタキシャル層２０３が選択的に成長している。素子領域Ａ２上に成長したエピタキシャル層２０３にはＰチャネル型ＭＯＳトランジスタ２０８が形成され、素子領域Ａ３上に成長したエピタキシャル層２０３にはＮチャネル型ＭＯＳトランジスタ（第２のＮチャネル型ＭＯＳトランジスタ）２１０が形成されている。
【００３０】
第２のＮチャネル型ＭＯＳトランジスタ２１０のチャネル領域が形成されているエピタキシャル層２０３のチャネル長方向サイズは、第１のＮチャネル型ＭＯＳトランジスタ２０６のチャネル領域が形成されている素子領域Ａ１のチャネル長方向サイズよりも小さい。具体的には、素子領域Ａ１のチャネル長方向サイズは１０μｍを超えているが、第２のＮチャネル型ＭＯＳトランジスタ２１０のチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは１０μｍ以下（例えば１．５μｍ）である。
【００３１】
このように、本実施形態では、複数のＮチャネル型ＭＯＳトランジスタ２０６、２１０をサイズに応じてＳｉ基板２００の素子領域Ａ１およびエピタキシャル層２０３に振り分けて成形している。
【００３２】
なお、素子領域のチャネル長方向サイズが２μｍ以上になると、ＳＴＩ２０２によるストレスが幾分は低下するため、Ｓｉ基板２００の素子領域にＮチャネル型ＭＯＳトランジスタを形成してもよい場合がある。しかし、Ｓｉ基板２００の素子領域にＮチャネル型ＭＯＳトランジスタを形成することが好ましいのは、素子領域のチャネル長方向サイズが１０μｍ以上になるときである。
【００３３】
一方、素子領域のチャネル長方向サイズが１０μｍを下回る場合は、エピタキシャル層２０３にＮチャネル型ＭＯＳトランジスタを形成することが好ましい。特に素子領域のチャネル長方向サイズが２μｍを下回る場合、エピタキシャル層２０３にＮチャネル型ＭＯＳトランジスタを形成することにより得られる効果が顕著になる。
【００３４】
Ｐチャネル型ＭＯＳトランジスタについては、素子領域のチャネル長方向サイズによらず、Ｓｉ基板２００の素子領域、あるいはエピタキシャル層２０３の任意の一方に形成することができる。図２には示されていないが、Ｓｉ基板２００の素子領域にＰチャネル型ＭＯＳトランジスタが形成されていてもよい。Ｐチャネル型ＭＯＳトランジスタの特性は、ストレスの印加によって向上する場合があるので、チャネル長方向サイズが１０μｍを下回る素子領域には、エピタキシャル層２０３を成長させることなく、直接、素子領域にＰチャネル型ＭＯＳトランジスタを形成してもよい。Ｐチャネル型ＭＯＳトランジスタを形成する場合、素子領域のチャネル長方向サイズは小さいほど好ましく、例えば２μｍを下回ることが好ましい。
【００３５】
なお、チャネル長方向サイズの１０μｍ以上の比較的大きな素子領域上にエピタキシャル層を成長させてもよい。
【００３６】
以下、図３から図６を参照して、本実施形態の半導体装置を製造する方法の好ましい実施形態を説明する。
【００３７】
まず、図３（ａ）に示すように、Ｓｉ基板１の表面を１０００〜１１００℃程度で熱酸化し、厚さ２０〜３０ｎｍ程度の保護酸化層（ＳｉＯ2層）２を形成する。Ｓｉ基板１は、典型的には、単結晶のＳｉウェハであるが、ＳＯＩ基板であってもよい。次に、ＣＶＤ法により、厚さ５０ｎｍ程度のポリシリコン層３を保護酸化層２上に堆積した後、ＣＶＤ法により、厚さ１５０ｎｍ程度のＳｉＮ層４をポリシリコン層３上に堆積する。ＳｉＮ層４の堆積温度は７００〜８００℃程度である。この後、リソグラフィ技術により、素子領域Ａ１、Ａ２、Ａ３のパターンを規定するレジストマスクをＳｉＮ層４の上に形成する。
【００３８】
上記積層構造のうち、レジストマスクによって覆われていない部分をエッチングすることにより、ＳｉＮ層４、ポリシリコン層３、保護酸化層２をパターニングする。このエッチングは、異方性の高いドライエッチング法によって行なうことが好ましい。ドライエッチング用のガスとして、ＳｉＮ層４や保護酸化層２のエッチングでは、ＣＦ4およびＣＨＦ3を用いることができる。また、ポリシリコン層３のエッチングではＣｌ2やＨＢｒなどガスを用いることができる。このドライエッチングにより、Ｓｉ基板１の主面が部分的に露出する。その後、Ｓｉ基板１の露出部分をエッチングすることにより、図３（ｂ）に示す素子分離溝（トレンチ）５をＳｉ基板１の表面に形成する。Ｓｉのエッチングは、Ｃｌ2やＨＢｒなどガスを用いたドライエッチングによって行なうことができる。素子分離溝５の深さは、例えば２５０〜３５０ｎｍの範囲内に設定される。
【００３９】
図４（ａ）は、この段階におけるＳｉ基板１の上面を示す図面である。図４（ｂ）は、そのＢ−Ｂ’線断面図であり、図３（ｂ）に相当する。
【００４０】
次に、素子分離溝５の内部で露出しているＳｉ表面を１０００〜１１００℃程度で熱酸化し、図３（ｃ）に示す厚さ２０〜３０ｎｍ程度の保護酸化層６を形成する。この後、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）法により、図３（ｄ）に示すように素子分離溝５の内部をＳｉ酸化膜７で埋め込む。堆積するＳｉ酸化膜７の厚さは、素子分離溝５の深さよりも充分に大きな値、例えば５００〜８００ｎｍの範囲内の値に設定される。
【００４１】
次に、ＣＭＰ法による表面研磨を行う。この研磨は、図３（ｅ）に示すようにＳｉＮ層４が露出するまで行なう。この研磨が終了した段階では、Ｓｉ基板１上に形成された絶縁物の上面は平坦化されており、その平坦な上面はＳｉ酸化膜７の研磨面から形成されている領域と、ＳｉＮ層４から形成されている領域とに区分されている。Ｓｉ酸化膜７の研磨面から形成されている領域は素子分離溝５上に位置し、ＳｉＮ層４から形成されている領域は素子領域Ａ１、Ａ２、Ａ３上に位置している。
【００４２】
次に、熱濃リン酸を用いてＳｉＮ層４の除去を行った後、フッ硝酸を用いてポリシリコン層３の除去を行う。この後、フッ酸を用いて保護酸化層２の除去を行う。このエッチングにより、素子領域Ａ１、Ａ２、Ａ３上の保護酸化層２がエッチングされるとともに、素子分離溝５を埋めるＳｉ酸化膜７の上部も部分的にエッチングされる。このエッチングにより、図３（ｆ）に示すように、Ｓｉ基板１の主面における素子領域Ａ１、Ａ２、Ａ３の上面（Ｓｉ面）が露出する。
【００４３】
次に、イオン注入により、素子領域にウェル８を形成する。ウェル８のうち、ｎ型ウェルにはＡｓ（砒素）およびＰ（燐）のイオンが注入され、ｐ型ウェルにはＢ（ホウ素）のイオンが注入される。
【００４４】
このあと、図５（ａ）に示すように、厚さ１０〜３０ｎｍ程度の選択成長用マスク材料層９を堆積する。選択成長マスク材料層９は、例えばＳｉＮもしくはＳｉＯ2膜、またはこれらの積層膜から形成される。次に、図５（ｂ）に示すように、この選択成長用マスク材料層９をパターニングすることにより、選択成長用マスク１０を作製する。このパターニングは、リソグラフィおよびエッチング技術により実行されるが、エッチングは薬液を用いたウェットエッチングによって行なうことが好ましい。薬液としては、選択成長用マスク材料層９がＳｉＮから形成される場合、熱濃リン酸を用いることができ、選択成長用マスク材料層９がＳｉＯ2から形成される場合はフッ酸を用いることができる。なお、選択成長用マスク材料層９を形成する前の段階において、露出しているＳｉ表面に厚さ５ｎｍ程度の熱酸化膜を形成しておいてもよい。
【００４５】
選択成長用マスク１０の開口部は、図５（ｂ）に示すように、ＳｉＧｅを含む層をエピタキシャル成長させるべき領域を規定する。すなわち、選択成長用マスク１０の開口部は、素子領域Ａ２、Ａ３を含むように形成され、Ｓｉ素子を形成する素子領域Ａ１は選択成長用マスク１０で覆われる。ＳｉＧｅを含む層のエピタキシャル成長は、選択成長用マスク１０の上には生じず、選択成長用マスク１０の開口部内に位置する素子領域Ａ２、Ａ３の表面で選択的に生じることになる。
【００４６】
次に、図５（ｃ）に示すように、ＵＨＶ−ＶＣD法を用いて、選択成長用マスク１０の開口部内のみに、厚さ２〜５ｎｍ程度のＳｉバッファ層１１、厚さ５〜１５ｎｍ程度のＳｉＧｅチャネル層１２、厚さ２〜５ｎｍ程度のＳｉキャップ層１３を順次成長させる。成長温度は５００〜６００℃程度に設定し、原料ガスにはＧｅＨ4、Ｓｉ2Ｈ6を用いる。結晶成長中の選択性を高めるために、ＨＣｌガスを添加しても良い。このように、本実施形態では、ＳｉＧｅを含む層として、Ｓｉ層およびＳｉＧｅ層からなる積層構造を形成する。ＳｉＧｅ層中のＧｅの組成比率を調節することにより、所望の歪を形成することができる。なお、ＳｉＧｅ層には炭素を添加してもよい。
【００４７】
ＳｉＧｅ層にＭＯＳトランジスタのチャネル領域を形成すれば、従来のシリコン層にチャネル領域を形成した場合に比べ、正孔移動度を約２倍に向上できる。また、歪みＳｉ層にチャネル領域を形成した場合は、従来のシリコン層にチャネル領域を形成した場合に比べて電子移動度で約２．２倍、正孔移動度で約１．４倍の向上が実現可能となる。このような歪みＳｉ層は、格子緩和したＳｉＧｅ層の上にＳｉ層を成長させることによって得られる。Ｓｉに対してＳｉＧｅは結晶の格子間隔が若干大きいため（Ｇｅ組成３０％のＳｉＧｅ層の格子定数はシリコン層の格子定数に対して１％程度大きい。）、ＳｉＧｅ上に成長したＳｉには引っ張り歪みが生じることになる。
【００４８】
エピタキシャル層に移動度の高いＭＯＳトランスジスタを作製する場合、ＳｉＧｅのＧｅ組成は１５〜５０％程度に設定することが好ましい。Ｇｅ組成がこの範囲よりも低いと、正孔移動度の向上効果が小さく、この範囲よりも大きいと、格子緩和が生じやすくなるため、好ましくないからである。  次に、図５（ｄ）に示すように、ウェットエッチングにより選択成長用マスク１０を剥離する。ウェットエッチングの薬液としては、選択成長用マスク１０のパターニングに用いた薬液と同じ種類の薬液を用いることができる。表面洗浄の後、図５（ｅ）に示すように、ゲート絶縁膜１４の形成を行う。ゲート絶縁膜１４は、７５０〜１０５０℃の温度範囲で素子領域Ａ１およびエピタキシャル層の表面を熱酸化したり、他の方法で絶縁膜を堆積することにより形成され得る。このとき、比較的低い温度でゲート絶縁膜１４の形成を行うと、Ｓｉ−ＳｉＧｅ間の格子不整合に起因した格子緩和の発生を抑制することができるので好ましい。従って、７５０〜９００℃の範囲でゲート絶縁膜１４を形成することが好ましい。ゲート絶縁膜１４には、ＳｉＯ2膜、ＳｉＯＮ膜、もしくはこれらの積層構造を用いる。高誘電体材料であるＺｒＯ2、ＨｆＯ2などを用いても良い。
【００４９】
次に、ＣＶＤ法を用いてポリシリコン層を１５０〜２５０ｎｍ程度堆積した後、リソグラフィおよびドライエッチングにより、図６（ａ）に示すように、ゲート電極１５を形成する。ポリシリコンのパターニングは、塩素、臭化水素などエッチングガスを用いるドライエッチングによって行なうことができる。
【００５０】
次に、ゲート電極１５を注入マスクとする比較的ドーズの低い不純物イオン注入を行い、図６（ｂ）に示すＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）１６を形成する。次に、図６（ｃ）に示すように、ゲート電極１５の側壁にサイドウォール１７を形成した後、素子領域Ａ１の半導体中、および素子領域Ａ３上に成長したエピタキシャル層中にｎ型のソース・ドレイン１８を形成する。このとき、素子領域Ａ２上に成長したエピタキシャル層をレジストマスクなどよって覆っておくことにより、ｎ型不純物の注入を阻止する。この後、素子領域Ａ２上に成長したエピタキシャル層中にｐ型のソース・ドレイン１８を形成する。
【００５１】
サイドウォール１７は、ＳｉＯ2膜もしくはＳｉＮ層、または、これらの積層膜を堆積した後、異方性の高いドライエッチングにより、全面をエッチングすることによって作製される。
【００５２】
次に、ポリシリコンからなるゲート電極１５やソース・ドレイン１８の抵抗を下げるため、ゲート電極１５の表面およびソース・ドレイン１８の表面をシリサイド化し、図６（ｄ）に示すようにシリサイド層１９を形成する。シリサイド層１９は、好ましくは、Ｃｏシリサイド、Ｔｉシリサイド、Ｎｉシリサイドなどである。
【００５３】
この後、図６（ｅ）に示すように、ＣＶＤ法により、層間絶縁膜２０を堆積する。層間絶縁膜２０の材料にはＳｉＯ2を用いることができる。層間絶縁膜２０の誘電率を下げるため、ＳｉＯ2中にフッ素を添加してもよい。この後、ドライエッチングを用いて層間絶縁膜２０にコンタクトホールを形成し、形成したコンタクトホールを金属で埋め込みプラグ２１を形成する。プラグ２１の材料としてW（タングステン）を用いる場合は、ＣＶＤ法によってコンタクトホール内を埋め込むことが容易である。更に、スパッタ法を用いて厚さ５００〜７００ｎｍ程度のアルミニウム層を層間絶縁膜２０上に堆積した後、このアルミニウム層パターニングすることによりアルミニウムからなる配線２２を形成する。
【００５４】
以上の方法により、同一基板上にＳｉ素子とＳｉＧｅ素子とが混載した半導体装置を作製することができる。特に本実施形態では、ＳｉＧｅ素子として、素子領域Ａ２上のエピタキシャル層にはＰチャネル型ＭＯＳトランジスタを形成し、素子領域Ａ３上のエピタキシャル層にはＮチャネル型ＭＯＳトランジスタを形成している。また、図に示している比較的大きな素子領域Ａ１には、Ｎチャネル型ＭＯＳトランジスタを形成している。
【００５５】
前述したように、本実施形態における素子領域Ａ１のチャネル長方向サイズは、素子領域Ａ２、Ａ３のチャネル長方向サイズよりも大きく、１０μｍ以上である。本実施形態における素子領域Ａ２、Ａ３上に成長したエピタキシャル層のチャネル長方向サイズは、０．５〜２μｍの範囲内にある。このように、チャネル長方向サイズが２μｍ以下の小さな素子領域Ａ３では、Ｎチャネル型ＭＯＳトランジスタのチャネル領域をＳｉ基板１の表面に形成せず、素子領域Ａ３上のエピタキシャル層に形成している。一方、チャネル長方向サイズが１０μｍ以上の比較的大きな素子領域Ａ１では、Ｎチャネル型ＭＯＳトランジスタのチャネル領域をＳｉ基板１の表面に形成している。
【００５６】
このようにＮチャネル型ＭＯＳトランジスタのチャネル領域をＳｉ基板１に形成するか、その上に成長させたエピタキシャル層に形成するかは、素子領域の大きさ（チャネル長方向サイズ）に応じて決定される。
【００５７】
Ｎチャネル型ＭＯＳトランジスタのチャネル領域がＳＴＩで囲まれた素子領域に形成されている場合、その素子領域のチャネル長方向サイズが１０μｍ以下になると、そのサイズの縮小に従ってＮチャネル型ＭＯＳトランジスタの特性が劣化し始め、２μｍ以下になると急激に劣化する。一方、小さな素子領域上に成長させたエピタキシャル層にチャネル領域を形成する場合は、そのエピタキシャル層のチャネル長方向サイズか２μｍ以下であっても、Ｎチャネル型ＭＯＳトランジスタの特性劣化はほとんど生じない。
【００５８】
一方、Ｐチャネル型ＭＯＳトランジスタがＳＴＩで囲まれた素子領域に形成されている場合は、その素子領域のチャネル長方向サイズが１０μｍ以下になっても、Ｐチャネル型ＭＯＳトランジスタの特性は劣化することなく、むしろ良くなる。このため、Ｐチャネル型ＭＯＳトランジスタのチャネル領域は、素子領域の大小にかかわらず、Ｓｉ基板１に形成しても良いし、その上に成長させたエピタキシャル層に形成してもよい。また、サイズの小さなＰチャネル型ＭＯＳトランジスタの場合は、チャネル長方向サイズの小さなエピタキシャル層にチャネル領域を形成するよりも、直接、Ｓｉ基板１の素子領域にチャネル領域を形成することが好ましい。
【００５９】
［他の実施形態］
次に、図７（ａ）および（ｂ）を参照しながら、本発明による半導体装置の他の実施形態を説明する。図７（ａ）および（ｂ）は、それぞれ、エピタキシャル層の構成が異なる点を除けば、実施形態１における半導体装置の構成と同一の構成を有している。
【００６０】
まず、図７（ａ）を参照する。この図に示されている例では、Ｎチャネル型ＭＯＳトランジスタ７０８が形成されるエピタキシャル層７０３はＳｉの単層構造を有しているが、Ｐチャネル型ＭＯＳトランジスタ７１１が形成されるエピタキシャル層７０５は、Ｓｉ層、ＳｉＧｅ層、およびＳｉ層から構成される３層構造を有している。なお、Ｎチャネル型ＭＯＳトランジスタ７００がＳｉ基板１の素子領域上に形成されている。一方、図７（ｂ）に示されている半導体装置では、いずれのエピタキシャル層７０３、７０５もＳｉ層からなる単層構造を有している。なお、図７（ｂ）に示すようなＳｉのエピタキシャル層７０３、７０５を形成する代わりに、キャリア移動度が高いＳｉＧｅの単層エピタキシャル層を形成してもよい。キャリア移動度の高いＳｉＧｅ層にチャネル領域を形成することにより、Ｓｉ層やＳｉ基板にチャネル領域を形成する場合よりも、トランジスタ性能を向上させることができる。
【００６１】
このように、本発明による半導体装置では、選択成長によって形成するエピタキシャル層の構成は任意である。
【産業上の利用可能性】
【００６２】
本発明によれば、ＳＴＩを有する半導体装置で問題となるストレスに起因する特性劣化が抑制された半導体装置が提供される。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体装置におけるストレス開放を示す断面図である。
【図２】（ａ）は、本発明の第１の実施形態における半導体装置の一部断面図であり、（ｂ）は、その上面を示す図である。
【図３】（ａ）から（ｆ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
【図４】（ａ）は、素子領域Ａ１、Ａ２、Ａ３の配置例を示す平面図であり、（ｂ）は、そのＢ−Ｂ’線断面図である。
【図５】（ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
【図６】（ａ）から（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
【図７】（ａ）は、本発明による半導体装置の他の実施形態を示す断面図であり、（ｂ）は、更に他の実施形態を示す断面図である。
【図８】従来の半導体装置におけるストレスを示す断面図である。
【図９】ＳＴＩで囲まれた素子領域のチャネル長方向サイズを規定するパラメータａとドレイン電流との関係を示すグラフである。
【図１０】素子領域のチャネル長方向サイズを規定するパラメータａが示されているＭＯＳトランジスタの平面レイアウト図である。
【符号の説明】
【００６４】
Ａ１    素子領域
Ａ２    素子領域
Ａ３    素子領域
１      Ｓｉ基板
２      保護酸化層（ＳｉＯ2層）
３      ポリシリコン層３
４      ＳｉＮ層
５      素子分離溝（トレンチ）
６      保護酸化層
７      Ｓｉ酸化膜
９      選択成長用マスク材料層
１０    選択成長用マスク
１１    Ｓｉバッファ層
１２    ＳｉＧｅチャネル層
１３    Ｓｉキャップ層
１４    ゲート絶縁膜
１５    ゲート電極
１６    ＬＤＤ
１７    サイドウォール
１８    ソース・ドレイン
１９    シリサイド層
２０    層間絶縁膜
２１    プラグ
２２    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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