(57)【要約】【課題】  隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるプラズマディスプレイ装置のアドレス駆動回路を提供する。【解決手段】  表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接アドレス信号の変化の有無に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにした。【選択図】  図７
2006078935.tif 000002
【特許請求の範囲】
【請求項１】
所定の振幅の表示データ信号を上記所定の振幅よりも振幅の大きな高電圧パルスに変換する複数の単位駆動回路と、上記複数の単位駆動回路により生成された上記高電圧パルスをそれぞれ出力する複数の外部端子とを備えプラズマディスプレイパネルのアドレス線を駆動する信号を生成して出力するアドレス電極駆動用半導体集積回路であって、
上記複数の単位駆動回路は、
入力された表示データに基づいて上記電圧パルスが立ち上がるか立ち下がるかを検出して検出信号を出力する検出回路をそれぞれ上記単位駆動回路ごとに備え、上記単位駆動回路が隣接する２つの上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されていることを特徴とするアドレス電極駆動用半導体集積回路。
【請求項２】
上記アドレス電極駆動用半導体集積回路と隣接したアドレス電極駆動用半導体集積回路プラズマディスプレイ装置に表示すべき表示データに基づいて上記電圧パルスが立ち上がるか立ち下がるかを検出して検出信号を出力する第１ダミー検出回路および第２ダミー検出回路を備え、
上記複数の単位駆動回路のうち先頭と最終の単位駆動回路は、それぞれ隣接する一方の上記外部端子に対応する上記単位駆動回路の上記検出回路から出力される上記検出信号と上記第１ダミー検出回路または第２ダミー検出回路から出力される上記検出信号とに基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御し、
上記第１ダミー検出回路には当該アドレス電極駆動用半導体集積回路とは別の一方が当該アドレス電極駆動用半導体集積回路と隣り合った第１アドレス電極駆動用半導体集積回路へ供給される表示データのうち最終データと同一のデータが供給され、
上記第２ダミー検出回路には当該アドレス電極駆動用半導体集積回路とは別の他方が当該アドレス電極駆動用半導体集積回路と隣り合った第２アドレス駆動用半導体集積回路へ供給される表示データのうち先頭データと同一のデータが供給されることを特徴とする請求項１に記載のアドレス電極駆動用半導体集積回路。
【請求項３】
上記単位駆動回路は、第１電源電圧端子と第２電源電圧端子との間にチャネルが直列になるように接続された第１出力トランジスタおよび第２出力トランジスタからなる出力段と、上記第１出力トランジスタの制御端子を駆動する第１プリバッファと、上記第２出力トランジスタの制御端子を駆動する第２プリバッファと、を備え、
上記第１プリバッファまたは第２プリバッファを構成するトランジスタのうち負荷用トランジスタのオン抵抗が、上記単位駆動回路が駆動すべき上記外部端子と隣接する上記外部端子に対応された上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて変化されることにより、上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されていることを特徴とする請求項１に記載のアドレス電極駆動用半導体集積回路。
【請求項４】
上記負荷用トランジスタは並列形態の３個のトランジスタからなり、これら３個のトランジスタのうちオンされるトランジスタの数が、上記単位駆動回路が駆動すべき上記外部端子と隣接する上記外部端子に対応された上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて変化されることにより、上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されていることを特徴とする請求項３に記載のアドレス電極駆動用半導体集積回路。
【請求項５】
上記並列形態の３個のトランジスタのうち２個のトランジスタは、互いに同一のサイズで形成されていることを特徴とする請求項４に記載のアドレス電極駆動用半導体集積回路。
【請求項６】
上記並列形態の３個のトランジスタは表示データに応じた入力信号によりオン、オフ動作され、
上記並列形態の３個のトランジスタのうち同一サイズの２個のトランジスタの一方は、表示データに応じた入力信号と上記単位駆動回路が駆動すべき上記外部端子と隣接する一方の上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力される上記検出信号との論理積をとった信号によりオン、オフ動作され、
上記並列形態の３個のトランジスタのうち同一サイズの２個のトランジスタの他方は、表示データに応じた入力信号と上記単位駆動回路が駆動すべき上記外部端子と隣接する他方の上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力される上記検出信号との論理積をとった信号によりオン、オフ動作されることを特徴とする請求項５に記載のアドレス電極駆動用半導体集積回路。
【請求項７】
上記負荷用トランジスタは並列形態の２個のトランジスタからなり、これら２個のトランジスタのうちオンされるトランジスタが、上記単位駆動回路が駆動すべき上記外部端子と隣接する上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて変化されることにより、出力信号の変化速度が制御されるように構成されていることを特徴とする請求項３に記載のアドレス電極駆動用半導体集積回路。
【請求項８】
上記単位駆動回路が駆動すべき上記外部端子と隣接する上記外部端子に対応された単位駆動回路の上記単位駆動回路の上記検出回路から出力された上記検出信号同士の論理積または論理輪和をとった信号を生成する論理ゲート回路を備え、
上記並列形態の２個のトランジスタのうち一方のトランジスタは表示データに応じた入力信号によりオン、オフ動作され、
上記並列形態の２個のトランジスタのうち他方のトランジスタは、表示データに応じた入力信号と上記論理ゲート回路から出力される検出信号との論理積をとった信号によりオン、オフ動作されることを特徴とする請求項７に記載のアドレス電極駆動用半導体集積回路。
【請求項９】
上記複数の単位駆動回路のうち先頭ビットの表示データ信号を受ける単位駆動回路の検出回路から出力される検出信号を出力する第１外部端子と、上記複数の単位駆動回路のうち最終ビットの表示データ信号を受ける単位駆動回路の検出回路から出力される検出信号を出力する第２外部端子と、
当該アドレス駆動用半導体集積回路とは別の第１アドレス駆動用半導体集積回路から出力される検出信号を受けて上記先頭ビットの表示データ信号を受ける単位駆動回路へ供給する第３外部端子と、
当該アドレス駆動用半導体集積回路とは別の第２アドレス駆動用半導体集積回路から出力される検出信号を受けて上記最終ビットの表示データ信号を受ける単位駆動回路へ供給する第４外部端子とを備えることを特徴とする請求項１に記載のアドレス電極駆動用半導体集積回路。
【請求項１０】
所定の振幅の表示データ信号を上記所定の振幅よりも振幅の大きな高電圧パルスに変換する複数の単位駆動回路と、上記複数の単位駆動回路により生成された上記高電圧パルスをそれぞれ出力する複数の外部端子とを備えプラズマディスプレイパネルのアドレス線を駆動する信号を生成して出力し、
上記複数の単位駆動回路は入力された表示データに基づいて上記電圧パルスが立ち上がるか立ち下がるかを検出して検出信号を出力する検出回路をそれぞれ備え、上記単位駆動回路が隣接する上記外部端子に対応された上記単位駆動回路の上記検出回路から出力される上記検出信号に基づいて上記電圧パルスがハイからロウ又はロウからハイに変化する速度を制御するように構成されているアドレス電極駆動用半導体集積回路と、
上記プラズマディスプレイパネルとを、を備えてなることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置の駆動回路に適用して有効な技術に関し、特にプラズマディスプレイ装置の走査線と直交するアドレス線（アドレス電極）を駆動するアドレス電極駆動回路に利用して有効な技術に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、ＰＤＰと称する）は、液晶ディスプレイと同様に厚みが薄い上、液晶ディスプレイよりも視野角が広いという性質から平面ディスプレイに適しており、次世代大型テレビの有力候補として注目されている。ＰＤＰには交流電圧で放電を起こし発光するＡＣ型ＰＤＰと直流電圧で放電を起こし発光するＤＣ型ＰＤＰとがあり、いずれも基本的には２枚のガラス基板に電極となる導電層や絶縁層など様々な層を作り込んで貼り合わせ、内部に放電により紫外線を発生させるＮｅなどのガスを封入した構造となっているが、このうちＤＣ型ＰＤＰは放電セルを形成するためのリブ（隔壁）がセル状であるのに対し、ＡＣ型ＰＤＰはリブがストライプ状であるため、ＡＣ型ＰＤＰの方が構造は簡単である。
【０００３】
また、ＡＣ型ＰＤＰには、対向する２つの電極で維持放電および選択放電を行う対向放電型と、同一面内の２つの電極間で維持放電を行い対向する第３の電極を利用して選択放電を行う面放電型とがある。対向放電型ＰＤＰでは対向する２電極間でのみ放電が起こるため、一方の電極上に誘電体層を介して設けられた蛍光体が放電により受ける衝撃が大きくなり劣化しやすいという懸念がある。一方、面放電型ＰＤＰは、電極数が多いという欠点があるものの蛍光体が劣化しやすいという欠点がないため平面ディスプレイとして将来的に有望である。
【０００４】
ここで、面放電型ＰＤＰの表示パネルの概略構成を、図１を用いて簡単に説明する。なお、図1に示す表示パネルは輝度特性に優れた反射型の表示パネルの例である。
フロント基板１１には、維持放電のためのＸ電極１２ｘとＹ電極１２ｙが交互に並行してストライプ状に配設されており、これらの電極１２ｘ，１２ｙは、ＩＴＯ等からなる透明電極とＣｒやＣｕ等からなるバス電極とで構成されている。さらに、前記電極１２ｘ，１２ｙは、ガラス等からなる透明誘電体層１３で被覆され、放電面にはＭｇＯ等からなる保護膜１４が形成されている。
【０００５】
一方、リア基板１５には、選択放電のためのアドレス線（データ電極、アドレス電極）１６が前記電極１２ｘ，１２ｙと直交する方向に配設されている。さらに、アドレス線１６は、白色誘電体層１７で被覆されているとともに、アドレス線１６に沿って隔壁（リブ）１８がストライプ状に形成されている。また、隔壁１８の内側には、可視光の発光とカラー化のために、Ｒ（赤），Ｇ（緑），Ｂ（青）の３色の蛍光層１９ａ，１９ｂ，１９ｃが規則的に配置されている。
【０００６】
各種導電層や絶縁膜が形成されたフロント基板１１とリア基板１５は、隔壁１８と保護膜１４とが密着するように基板周囲に形成されたシール層（図示せず）により貼合されている。また、２枚の基板に挟まれた空間には、放電を起こしたときに紫外線を発生させるためのガスが封入されている。
【０００７】
上記のような構成を有するＰＤＰ表示パネル１０と、該表示パネルのアドレス線１７を駆動する電圧を印加するアドレスドライバ、表示パネルのＸ，Ｙ電極１２，１３を駆動する電圧を印加する走査ドライバ、維持放電のための電圧を生成するサスティンドライバおよび制御回路等でＡＣ型ＰＤＰが構成され、アドレスドライバおよび走査ドライバにより前記Ｘ電極１２とアドレス線１６間に電圧が印加されて選択放電が行われ、サスティンドライバにより前記Ｘ，Ｙ電極１２，１３間に電圧が印加されて維持放電が行われることによって表示パネル１０での発光表示が実行される。なお、プラズマディスプレイの駆動回路に関する発明としては、例えば特許文献１に記載の発明がある。
【特許文献１】特開２００１−３１８６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＡＣ型ＰＤＰにおけるアドレスドライバの主な負荷は、図２に示すように、サスティン電極および走査電極との間のカップリング容量（以下、サスティン容量と称する）Ｃｓと、隣接ピンを駆動するアドレス信号の配線との間の容量（以下、隣接ピン容量と称する）Ｃｐである。これらの負荷容量のうちサスティン容量Ｃｓはほぼ一定であるが、隣接ピン容量Ｃｐは隣接アドレス信号が自分と同じ方向へ変化する場合は見えなくなる。つまり、アドレスドライバの負荷は隣接アドレス信号の変化に応じて変動する。
【０００９】
ここで、隣接アドレス信号が自分と逆の方向へ変化するときは変化量が２倍になり負荷はさらに大きく見えることになるが、アドレス信号が立ち上がるときと立ち下がるときとでタイミングをずらすことによって、かかる負荷の増大を回避することができる。従って、このようなタイミング制御をした場合のアドレスドライバの負荷は、隣接アドレス信号が自分と同じ方向へ変化するときは小さく、隣接アドレス信号が変化しないとき（逆の方向に変化するときを含む）は大きくなることになる。しかも、ＰＤＰでは、両隣のアドレス信号が変化しないときの隣接ピン容量はサスティン容量とほぼ同程度の大きさに達する。
【００１０】
ところで、ＰＤＰの評価においては、数ラインずつ白と黒を交互に表示させる白黒表示モードや隣接ドット同士で表示を反転させる千鳥表示モードなどがある。白黒表示モードでは全ビットが同一方向つまり隣接アドレス信号同士が同じ方向へ変化するため負荷は最も小さく、千鳥表示モードでは隣接アドレス信号同士が逆の方向へ変化するため負荷は最も大きくなる。このようにアドレスドライバの負荷が変動すると、図３に示すように、アドレス出力は白黒表示モードでは急峻に立ち上がり又は立ち下がり、千鳥表示モードでは緩やかに立ち上がり又は立ち下がり、それによってアドレス信号の遷移時間も変化する。図４には、従来のアドレスドライバを用いたＰＤＰにおける負荷の大きさとアドレス信号の遷移時間との関係を示す。
【００１１】
本発明者らが検討した結果では、白黒表示モードでのアドレスドライバの負荷はおよそ２０ｐＦでアドレス遷移時間が２０ｎｓ（ナノ秒）程度の場合、千鳥表示モードでのアドレスドライバの負荷はおよそ５０ｐＦでアドレス遷移時間は４５ｎｓ程度であり、およそ２倍に達することが分かった。ここで、アドレス遷移時間が長いと点灯すべき画素が点灯しなかったり点灯すべきでない画素が点灯したりする誤点灯が発生するおそれがあるので、一般には、負荷が最も大きい場合にもアドレス遷移時間が所定の時間内に入るようにアドレスドライバの駆動力を大きくするような設計が行なわれている。
【００１２】
ところが、このような駆動力の大きなアドレスドライバを用いたＰＤＰでは、白黒表示モード時アドレス信号の変化が急峻過ぎるため、アドレス線から電磁放射が発生するという課題がある。かかる課題を防止するため、従来のＰＤＰでは、パネルの表面に透明な電磁波遮断用フィルムを張るなどの対策を施すようにしたものもある。しかしながら、かかる対策を行なうと、ＰＤＰのコスト上昇を招くという別の課題が発生する。
【００１３】
本発明は、上記のような課題を解決すべくなされたものであり、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるプラズマディスプレイ装置のアドレス駆動回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するトランジスタのオン抵抗を、隣接アドレス信号の変化の方向に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにしたものである。
【００１５】
上記した手段によれば、隣接アドレス信号の変化の方向に応じて出力ドライバ回路の負荷の大きさが変動してもアドレス信号の遷移時間をほぼ一定にすることができるため、アドレス信号の変化が緩過ぎて誤点灯が発生したりアドレス信号の変化が急峻過ぎてアドレス線から電磁放射が発生したりするのを防止することができるようになる。
【００１６】
ここで、隣接アドレス信号の変化の方向に応じてオン抵抗が変化されるトランジスタは、出力ドライバ回路のプリバッファを構成するトランジスタとするのが望ましい。隣接アドレス信号の変化の方向に応じてオン抵抗を変化させるトランジスタとしては、プリバッファの他に最終出力段を構成するトランジスタとすることも可能であるが、最終出力段の負荷は使用するＰＤＰパネルの使用によって変化することがあるが、プリバッファを構成するトランジスタの負荷は使用するＰＤＰパネルの使用によって変化しないため、より安定した特性が得られるようになる。
【００１７】
また、望ましくは、アドレス信号の立ち上がりのタイミングとアドレス信号の立ち下がりのタイミングをずらすようにする。アドレス信号の立ち上がりと立ち下がりを同時に行なうようにすると、隣接するアドレス信号同士で変化の方向が逆であるときに隣接ピン容量が一方の信号が変化しない場合の２倍になってしまうが、立ち上がりと立ち下がりのタイミングをずらすと見かけ上の隣接ピン容量を小さくすることができる。それによって、出力ドライバ回路を構成するトランジスタのオン抵抗の可変範囲すなわちドライバ回路の駆動力の可変範囲を小さくすることができ、回路規模の増大を抑制することができる。
【００１８】
さらに、アドレスドライバが複数のドライバ半導体集積回路により構成される場合、先頭アドレス信号と最終アドレス信号の変化の方向を示す信号を出力するための外部端子および他のドライバ半導体集積回路からの同様な信号を入力するための外部端子を設けるか、ダミーのアドレスラッチ回路とアドレス信号の変化の方向を検出する回路を設けるようにする。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、隣接アドレス信号の変化の方向に影響されることなくアドレス信号の遷移時間をほぼ一定にすることができ、それによって画素の誤点灯および電磁放射の発生を防止することができるプラズマディスプレイ装置のアドレス駆動回路を実現することができる。また、むらの少ない良好な画質の表示を行なえるプラズマディスプレイ装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施例を図面に基づいて説明する。
図５は、本発明に係るアドレス駆動回路を適用して有効なプラズマディスプレイ装置の一例として、ＡＣ型ＰＤＰを使用したディスプレイ装置の概略構成を示すブロック図である。なお、図５のプラズマディスプレイ装置は、３電極面放電型ＰＤＰを使用しているが、本発明に係るアドレス駆動回路は、３電極面放電型あるいは対向放電型のいずれのＰＤＰにも適用可能である。
【００２１】
図５のプラズマディスプレイ装置は、表示パネル１０と、ディジタル信号処理回路２０と、電源回路３０と、Ｘ電極を走査駆動する走査ドライバ４０と、Ｙ電極を駆動するサスティンドライバ５０と、アドレス線を駆動するアドレスドライバ６０とから構成される。なお、表示パネル１０には、図１に示す従来と同様の構成を有するＡＣ型ＰＤＰを使用している。
【００２２】
ディジタル信号処理制御回路２０は、クロックＣＬＫ、表示データＤＡＴＡ、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣ等の各信号に基づいて、各ドライバ４０〜６０に対する制御パルスを生成し供給する。走査ドライバ４０およびアドレスドライバ６０は、前記ディジタル信号処理制御回路２０から制御パルスに基づき、表示パネル１０上の各画素において発光させるべき場所と発光させない場所を決定し、対応する駆動電圧を生成して出力する。
【００２３】
具体的には、走査ドライバ４０がフロント基板に設けられているＸ電極を順次選択レベルに駆動する電圧を出力し、アドレスドライバ６０は表示データに応じてリア基板のアドレス線を選択レベルまたは非選択レベルに駆動する電圧を出力し、発光させるべき画素に対応したアドレス線に選択レベルの電圧が印加される。これによって、選択された電極間で放電が行なわれて選択された画素だけが単発発光されることとなる。
【００２４】
サスティンドライバ５０は、前記ディジタル信号処理制御回路２０からの制御パルスに基づいて、フロント基板のＹ電極にＸ電極と逆位相の連続した電圧パルスを印加し、Ｘ，Ｙ電極間で維持放電を起こさせる。この維持放電により、先に選択的に単発発光していた画素のみが放電発光し表示パネル１０で発光表示が行なわれる。
【００２５】
図６は、本発明に係るアドレス駆動回路の一実施例のブロック図である。この実施例のアドレス駆動回路（アドレスドライバ）は、ディジタル信号処理制御回路２０から入力されるディジタル表示データ信号を受けて前記Ｘ，Ｙ電極間に放電が起こるようにアドレス線に印加する高電圧出力パルスを生成し出力するもので、入力されたシリアル表示データをパラレルデータに変換するシフトレジスタ６１と、変換された表示データを保持するラッチ部６２と、信号のレベルを変換するレベルシフト部６３と、アドレス線に印加される電圧パルスを出力するドライバ部６４と、上記シフトレジスタ６１〜ドライバ部６４の制御信号を生成するコントロール部６５などから構成される。
【００２６】
コントロール部６５は、システムクロック信号ＣＬＫに同期してシリアル表示データＤＡＴＡ１〜ＤＡＴＡｎをシフトレジスタ６１順次取り込み、ディジタル信号処理制御回路２０からのラッチ信号ＬＡＴに同期してシフトレジスタ６１からラッチ部６２へ転送させる。アドレスドライバ６０には、上記シフトレジスタ６１やラッチ部６２、コントロール部６５に供給される５Ｖのような電源電圧が印加される電源端子ＶDD1と、ドライバ部６４に供給される８０Ｖのような高電源電圧が印加される電源端子ＶDD2と、接地電位が印加される電源端子ＧＮＤが設けられている。
【００２７】
図７には、本実施例のアドレスドライバ６０におけるそれぞれのアドレス出力端子に対応したシフトレジスタ６１〜ドライバ部６４からなる単位駆動回路の詳細な構成例が示されている。
図７において、６６はラッチ信号ＬＡＴを遅延させるディレイ回路、Ｆ／Ｆ０は上記シフトレジスタ６１を構成するフリップフロップ、Ｆ／Ｆ１は上記シフトレジスタ６１によりシフトされた表示データをラッチ信号ＬＡＴに同期してラッチする第１ラッチ、Ｆ／Ｆ２は第１ラッチＦ／Ｆ１にラッチされたデータをラッチ信号ＬＡＴの遅延信号ＬＡＴ１に同期してラッチする第２ラッチ、６７は第１ラッチＦ／Ｆ１と第２ラッチＦ／Ｆ２にラッチされたデータに基づいて次のデータが立ち上がるのか立ち下がるのか検出する立上り／立下り検出回路である。図７においては、図６のレベルシフト部６３を構成する単位レベルシフタとドライバ部６４を構成する単位出力ドライバが１つのブロック６８で示されている。
【００２８】
この実施例では、立上り／立下り検出回路６７は、第１ラッチＦ／Ｆ１の出力と第２ラッチＦ／Ｆ２の出力の排他的論理和をとるイクスクルーシブＯＲゲートＧ１と、該ゲートＧ１の出力と第１ラッチＦ／Ｆ１の出力をインバータＩＮＶ１で反転した信号との論理積をとるＮＡＮＤゲートＧ２と、ゲートＧ１の出力と第１ラッチＦ／Ｆ１の出力との論理積をとるＮＡＮＤゲートＧ３とから構成されている。イクスクルーシブＯＲゲートＧ１は２つの入力信号が一致しているとロウレベルを、また２つの入力信号が不一致であるとハイレベルを出力する。
【００２９】
そのため、これを受けるＮＡＮＤゲートＧ２は、第１ラッチＦ／Ｆ１にロウレベルのデータが、また第２ラッチＦ／Ｆ２にハイレベルのデータが取り込まれると、つまりデータがハイレベルからロウレベルに変化することを検出すると、出力がロウレベルに変化する。一方、ＮＡＮＤゲートＧ３は、第１ラッチＦ／Ｆ１にハイレベルのデータが、また第２ラッチＦ／Ｆ２にロウレベルのデータが取り込まれると、つまりデータがロウレベルからハイレベルに変化することを検出すると、出力がロウレベルに変化する。そして、ＮＡＮＤゲートＧ２とＧ３の出力ＵＰ，DOWNは、信号線Ｌ１，Ｌ２を介して隣接する端子のレベルシフタ&ドライバ６８にそれぞれ供給される。また、当該端子のレベルシフタ&ドライバ６８には隣接する端子の立上り／立下り検出回路６７からの検出信号ＵＰ，DOWNが信号線Ｌ３，Ｌ４；Ｌ５，Ｌ６を介して入力される。
【００３０】
図８には、図７の単位出力ドライバ６８のうち最終出力段６８１とロウ側の出力ＭＯＳトランジスタのゲートを駆動するプリバッファ６８２および該プリバッファのゲート制御信号を生成する制御回路（以下、ゲート制御回路と称する）６８３の具体的な回路例が示されている。
【００３１】
図８に示されているように、プリバッファ６８２は電源電圧ＶDD1と接地点との間に直列形態に接続されたＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ４およびＭ１と並列に接続されたＰチャネルＭＯＳトランジスタＭ２，Ｍ３とから構成される。最終出力段６８１は電源電圧ＶDD2と接地点との間に直列形態に接続されたＰチャネルＭＯＳトランジスタＭ９とＮチャネルＭＯＳトランジスタＭ１０とから構成され、インバータとして動作する。これらのトランジスタのうち、プリバッファを構成するＭＯＳトランジスタＭ１〜Ｍ４は低耐圧のトランジスタとされ、出力段を構成するＭＯＳトランジスタＭ９とＭ１０は高耐圧のトランジスタとされている。さらに、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は、素子のサイズ比（ゲート幅の比）Ｍ１：Ｍ２：Ｍ３が例えば２：１：１のように設定され、ＮチャネルＭＯＳトランジスタＭ４にとっての負荷抵抗の値がＭ１，Ｍ２，Ｍ３のオンまたはオフ状態に応じて変化するように構成されている。
【００３２】
ゲート制御回路６８３は、当該ドライバの一方の入力信号である前記第１ラッチＦ／Ｆ１の出力ＩＮＮと左側の隣接ビットの立上り／立下り検出回路６７からの検出信号DOWN_Lとを入力とするＮＡＮＤゲートＧ４および第１ラッチＦ／Ｆ１の出力ＩＮＮと右側の隣接ビットの立上り／立下り検出回路６７からの検出信号DOWN_Rとを入力とするＮＡＮＤゲートＧ５と、第１ラッチＦ／Ｆ１の出力ＩＮＮを反転するインバータＩＮＶ２とから構成されている。プリバッファ６８２のトランジスタのうちＭ１とＭ４のゲート端子には前記第１ラッチＦ／Ｆ１の出力ＩＮＮをインバータＩＮＶ２で反転した信号が印加され、トランジスタＭ２のゲート端子には前記ＮＡＮＤゲートＧ４の出力が印加され、トランジスタＭ３のゲート端子には前記ＮＡＮＤゲートＧ５の出力が印加されている。
【００３３】
次に、本実施例のドライバ回路のロウ側のゲート制御回路６８３とプリバッファ６８２の動作を説明する。表１には、図８のドライバ回路の入力信号ＩＮＮ，DOWN_L，DOWN_Rと、ＭＯＳトランジスタＭ１〜Ｍ４，Ｍ１０のオン／オフ状態と、Ｍ１〜Ｍ３のオン抵抗ＲONの大小関係が示されている。オン抵抗ＲONはＭ１〜Ｍ３がすべてオフのとき無限大であり、Ｍ１〜Ｍ３がすべてオンのときに最も小さく、Ｍ１とＭ２またはＭ３がオンの時、Ｍ１のみオンのときの順に大きくなる。また、図９には、ドライバ回路の負荷容量と、トランジスタＭ１０がオンして出力が立ち下がるときの立下り時間Ｔｆとの関係が示されている。
【００３４】
【表１】
2006078935.tif 000003
【００３５】
表１において、"Ｈ"は信号がハイレベルであること、"Ｌ"は信号がロウレベルであることを表わしており、DOWN_L，DOWN_Rが"Ｈ"のときはそれぞれ隣接ビットが立ち下がらないことを、またDOWN_L，DOWN_Rが"Ｌ"のときはそれぞれ隣接ビットが立ち下がることを意味している。ここで、図８と表１は最終出力段６８１のロウ側の出力ＭＯＳトランジスタＭ１０のゲート駆動回路とその動作に着目しているので、入力信号ＩＮＮが"Ｈ"にされることによりＭ１０がオンされて出力が立ち下がるときに、左右両方の隣接ビットが共に立ち下がるとすると負荷容量は最も小さく、左右両方の隣接ビットとも立ち下がらないとすると負荷容量は最も大きく、左右のうち一方の隣接ビットが立ち下がるとすると負荷容量は中間の大きさとなる。
【００３６】
図８のドライバ回路においては、入力信号ＩＮＮが"Ｈ"にされることにより出力ＭＯＳトランジスタＭ１０がオンされて出力が立ち下がるときに左右両方の隣接ビットが共に立ち下がると、DOWN_L，DOWN_Rが共に"Ｌ"であるため、プリバッファ８６２のＭＯＳトランジスタＭ１〜Ｍ３のうちＭ１のみがオンされる。そして、Ｍ１のみがオンされたときのドライバ回路の立下り時間Ｔｆは、図９にプロットされている×印を結んだ特性線Ａで示される。一方、左右両方の隣接ビットが共に立ち下がるときの負荷容量ＣＬは最も小さく、例えばサスティン容量が２０ｐＦであったとすると負荷容量ＣＬは２０ｐＦとなり、立下り時間Ｔｆは５０ｎｓのような値となる。
【００３７】
次に、出力ＭＯＳトランジスタＭ１０がオンされて出力が立ち下がるときに左右両方の隣接ビットが共に立ち下がらないつまり逆の動きをすると、DOWN_L，DOWN_Rが共に"Ｈ"であるため、プリバッファ８６２のＭＯＳトランジスタＭ１〜Ｍ３がすべてオンされる。そして、Ｍ１〜Ｍ３がすべてオンされたときのドライバ回路の立下り時間Ｔｆは、図９にプロットされている◆印を結んだ特性線Ｂで示される。一方、左右両方の隣接ビットが逆の動きをするときの負荷容量ＣＬは最も大きく、例えば片側の隣接ピン容量が１０ｐＦであったとすると、サスティン容量（２０ｐＦ）と合わせた負荷容量ＣＬは４０ｐＦとなり、特性線Ｂから立下り時間Ｔｆは５０ｎｓのような値となることが分かる。
【００３８】
さらに、出力ＭＯＳトランジスタＭ１０がオンされて出力が立ち下がるときに左右いずれか一方の隣接ビットが立ち下がると、DOWN_L，DOWN_Rの一方が"Ｌ"で他方が"Ｈ"となるため、プリバッファ８６２のＭＯＳトランジスタＭ１〜Ｍ３のうちＭ１とＭ２またはＭ３がオンされる。そして、Ｍ１とＭ２またはＭ３がオンされたときのドライバ回路の立下り時間Ｔｆは、図９にプロットされている■印を結んだ特性線Ｃで示される。また、左右いずれか一方の隣接ビットが立ち下がるときの負荷容量ＣＬは両方とも立ち下がるときと両方とも立ち下がらないときの中間の値、つまりサスティン容量（２０ｐＦ）と片側の隣接ピン容量が１０ｐＦを合わせた負荷容量ＣＬは３０ｐＦとなり、特性線Ｃから立下り時間Ｔｆは５０ｎｓのような値となることが分かる。
【００３９】
図９より、プリバッファ８６２がＭＯＳトランジスタＭ１とＭ４のインバータからなる場合には、負荷容量ＣＬが２０ｐＦと４０ｐＦとでは立下り時間ＴｆがΔＴ０（約２０ｎｓ）だけ異なっていたものが、Ｍ１と並列のＭ２およびＭ３を有する図８の実施例のプリバッファ６８２を使用した場合には、隣接ピンの信号の変化の仕方によって負荷容量ＣＬが異なったとしても立下り時間Ｔｆをほぼ一定にすることができることが分かる。
【００４０】
図１０には、レベルシフタを含む図７の単位出力ドライバ６８のうち最終出力段６８１とハイ側の出力ＭＯＳトランジスタのゲートを駆動するプリバッファ６８４および該プリバッファのゲート制御信号を生成するゲート制御回路６８５とレベルシフト回路６８６の具体的な回路例が示されている。
【００４１】
図１０に示されているように、プリバッファ６８４は電源電圧ＶDD2と接地点との間に直列形態に接続されたＰチャネルＭＯＳトランジスタＭ１４とＮチャネルＭＯＳトランジスタＭ１１およびＭ１１と並列に接続されたＮチャネルＭＯＳトランジスタＭ１２，Ｍ１３とから構成され、ＮＡＮＤゲートとして動作する。レベルシフト回路６８６は、電源電圧ＶDD2と接地点との間に直列形態に接続されたＰチャネルＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジスタＭ６からなるインバータとＰチャネルＭＯＳトランジスタＭ７とＮチャネルＭＯＳトランジスタＭ８からなるインバータの出力端子とＰ−ＭＯＳのゲート端子が交差結合された差動型の回路により構成され、入力信号ＩＮＰをレベルシフトした信号を出力する。
【００４２】
プリバッファ６８４とレベルシフト回路６８６を構成するＭＯＳトランジスタＭ１１〜Ｍ１４およびＭ５〜Ｍ８は高耐圧のトランジスタとされている。さらに、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３は、素子のサイズ比（ゲート幅の比）Ｍ１：Ｍ２：Ｍ３が例えば２：１：１のように設定され、ＰチャネルＭＯＳトランジスタＭ１４にとっての負荷抵抗の値がＭ１１，Ｍ１２，Ｍ１３のオンまたはオフ状態に応じて変化するように構成されている。
【００４３】
ゲート制御回路６８５は、左側の隣接ビットの立上り／立下り検出回路６７からの検出信号ＵＰ_Lを反転するインバータＩＮＶ３と、該インバータの出力と当該ドライバの他方の入力信号である前記第１ラッチＦ／Ｆ１の出力と同相の信号ＩＮＰを入力とするＡＮＤゲートＧ６と、右側の隣接ビットの立上り／立下り検出回路６７からの検出信号ＵＰ_Rを反転するインバータＩＮＶ４および該インバータの出力と当該ドライバの他方の入力信号である前記第１ラッチＦ／Ｆ１の出力と同相の信号ＩＮＰを入力とするＡＮＤゲートＧ７とから構成されている。プリバッファ６８４のトランジスタのうちＭ１１のゲート端子には前記第１ラッチＦ／Ｆ１の出力と同相の信号ＩＮＰが印加され、トランジスタＭ１２のゲート端子には前記ＡＮＤゲートＧ６の出力が印加され、トランジスタＭ１３のゲート端子には前記ＡＮＤゲートＧ７の出力が印加され、トランジスタＭ１４のゲート端子には前記レベルシフト回路６８６の出力が印加されている。
【００４４】
本実施例のハイ側のゲート制御回路６８５とプリバッファ６８４の動作は、信号の変化が逆になるだけで図８のロウ側のゲート制御回路６８３とプリバッファ６８２の動作とほぼ同様であるので説明は省略する。図１０の実施例のプリバッファ６８４を使用した場合には、隣接ピンの信号の変化の仕方によって負荷容量ＣＬが異なったとしても立上り時間Ｔｒをほぼ一定にすることができる。
【００４５】
次に、前記実施例のドライバ回路６８の変形例を、図１１を用いて説明する。図１１の変形例（タイプＡ）は、図８におけるプリバッファ６８２のＰチャネルＭＯＳトランジスタＭ１〜Ｍ３のうちＭ３を省略するとともに、隣接ビットの立上り／立下り検出信号DOWN_LとDOWN_Rの論理積をとるＡＮＤゲートＧ８を設けて、該ゲートＧ８の出力と当該ドライバの一方の入力信号ＩＮＮをＮＡＮＤゲートＧ４に入力してその出力でプリバッファ６８２のＰチャネルＭＯＳトランジスタＭ２をオン、オフ制御するよう構成したものである。図示しないが、ハイ側の出力トランジスタＭ９のプリバッファ６８４とゲート制御回路６８５に関しても同様な変更がなされている。図１１において、ＡＮＤゲートＧ８の代わりにＯＲゲートを用いるようにした変形例（タイプＢ）も考えられる。
【００４６】
図１２は上記変形例を適用した場合における負荷容量ＣＬと信号の立下り時間Ｔｆの関係を示す。タイプＡのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号が共に立ち下がる場合には、ＭＯＳトランジスタＭ１，Ｍ２のうちＭ１のみがオンされるが、このとき負荷容量ＣＬはサスティン容量のみで小さいため信号の立下り時間Ｔｆは比較的短い。一方、隣接ビットのアドレス信号が共に変化しない場合には、ＭＯＳトランジスタＭ１とＭ２の両方がオンされるが、このとき負荷容量ＣＬはサスティン容量と２つの隣接ピン容量を足したものとなり比較的大きいため、立下り時間Ｔｆは隣接ビットのアドレス信号が共に立ち下がるときとほぼ同じになるように、ＭＯＳトランジスタＭ１，Ｍ２のサイズが設定されている。
【００４７】
なお、タイプＡのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号の一方が立ち下がる場合には、共に立ち下がる場合と同様にＭＯＳトランジスタＭ１，Ｍ２のうちＭ１のみがオンされるが、このとき負荷容量ＣＬはサスティン容量と一方の隣接ピン容量を足したもので若干大きいため信号の立下り時間ＴｆはΔＴ１だけ長くなる。ただし、この時間ΔＴ１はトランジスタＭ２を設けない場合における時間差ΔＴ０の約１／２であるため、立下り時間Ｔｆの変化を小さくすることができる。
【００４８】
タイプＢのドライバ回路を用いたアドレス駆動回路においては、着目するビットのアドレス信号が立ち下がるときに隣接ビットのアドレス信号の一方が立ち下がる場合には、共に変化しない場合と同様にＭＯＳトランジスタＭ１，Ｍ２の両方がオンされるが、このとき負荷容量ＣＬはサスティン容量と一方の隣接ピン容量を足したもので共に変化しないときよりも若干小さいため信号の立下り時間ＴｆはΔＴ２だけ短くなる。ただし、この時間ΔＴ２はトランジスタＭ２を設けない場合における時間差ΔＴ０の約１／２であるため、立下り時間Ｔｆの変化を小さくすることができる。
【００４９】
図１３には、本発明に係るアドレス駆動回路の他の実施例を示す。
一般的には一つのPDPパネル１０のアドレス線１６を駆動するために複数のアドレス駆動回路（IC）６０を用いるが、この際に一つ一つのアドレス駆動回路（IC）６０は所定の範囲の隣り合ったアドレス線１６を駆動するために用いられる。この所定の範囲の隣り合ったアドレス線１６を駆動するための表示データは一つ一つのアドレス駆動回路（IC）６０に送られるべきデータ量ごとに並列に供給される。第一のアドレス駆動回路（IC）６０を１フレーム期間駆動させるための表示データを第一のアドレス駆動回路（IC）６０が受ける際、この第一のアドレス駆動回路（IC）６０と一方が隣り合ったアドレス駆動回路（IC）６０が駆動するアドレス線１６と隣り合っている第一のアドレス駆動回路（IC）６０に駆動されるアドレス線１６に供給される表示データを本明細書では先頭ビットと呼び、この第一のアドレス駆動回路（IC）６０と他方が隣り合ったアドレス駆動回路（IC）６０が駆動するアドレス線１６と隣り合っている第一のアドレス駆動回路に駆動されるアドレス線１６に供給される表示データを本明細書では最終ビットと呼ぶ。
【００５０】
この実施例のアドレス駆動回路（ＩＣ）６０は、先頭ビットのドライバ回路に設けられている立上り／立下り検出回路の検出信号ＵＰ１，DOWN１をチップの外部へ出力するための端子Ｐ１，Ｐ２と、最終ビットのドライバ回路に設けられている立上り／立下り検出回路の検出信号ＵＰ２，DOWN２をチップの外部へ出力するための端子Ｐ３，Ｐ４と、他のアドレス駆動回路（ＩＣ）の先頭ビットのドライバ回路に設けられている立上り／立下り検出回路からチップ外部へ出力された検出信号ＵＰ１，DOWN１を右側隣接ビット立上り／立下り検出信号ＵＰ-R，DOWN_Rとして受ける端子Ｐ５，Ｐ６と、他のアドレス駆動回路（ＩＣ）の最終ビットのドライバ回路に設けられている立上り／立下り検出回路からチップ外部へ出力された検出信号ＵＰ２，DOWN２を左側隣接ビット立上り／立下り検出信号ＵＰ-L，DOWN_Lとして受ける端子Ｐ７，Ｐ８とを設けたものである。
【００５１】
上記外部端子Ｐ１〜Ｐ８を持たないアドレス駆動回路（ＩＣ）を複数個使用したＰＤＰ表示装置においては、先頭ビットと最終ビットのドライバ回路はそれぞれ一方の隣接ビットのドライバ回路からの立上り／立下り検出信号がないため、所望の速度でアドレス信号を変化させることができないが、本実施例を適用したアドレス駆動回路（ＩＣ）を複数個使用したＰＤＰ表示装置においては、最適な速度でアドレス信号を変化させることができ、それによって表示モードによって表示画質が低下したりアドレス線から電磁波が放射されたりするのを回避することができるようになる。
【００５２】
図１４には、本発明に係るアドレス駆動回路のさらに他の実施例を示す。
この実施例のアドレス駆動回路（ＩＣ）６０は、先頭ビットのドライバ回路と最終ビットのドライバ回路に隣接して、アドレス線を駆動するための表示データをシフトするシフトレジスタ６１を構成するダミーのフリップフロップＤＦＦ１，ＤＦＦ２およびシフトレジスタ６１でシフトされたデータをラッチするダミーのラッチ（図７のＦ／Ｆ１，Ｆ／Ｆ２に相当）ＤＬＴ１，ＤＬＴ２と、これらのラッチに取り込まれたデータに基づいて信号が立ち上がるか立ち下がるかを検出するダミーの立上り／立下り検出回路ＤＴＣ１，ＤＴＣ２とを設けたものである。
【００５３】
この実施例のアドレス駆動回路（ＩＣ）６０を使用したＰＤＰ表示装置では、システムの制御回路２０（図５参照）が隣接するアドレス駆動回路（ＩＣ）６０の先頭ビットのドライバ回路と最終ビットのドライバ回路に供給すべき表示データを付加してシフトレジスタ６１に供給してやる必要があるため、制御回路の負担が増加するというデメリットはあるものの図１３の実施例のアドレス駆動回路（ＩＣ）６０のように外部端子の数を増加させることなく、最適な速度でアドレス信号を変化させることができ、それによって表示モードによって表示画質が低下したりアドレス線から電磁波が放射されたりするのを回避することができるようになるという利点がある。
【００５４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、ドライバ回路がＭＯＳトランジスタにより構成されているが、バイポーラ・トランジスタにより構成されていても良い。また、上記実施例では、ドライバ回路の最終出力段がＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタにより構成されているが、２個のＮチャネルＭＯＳトランジスタを直列に接続した出力段であっても良い。
【産業上の利用可能性】
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である面放電型のＰＤＰのアドレス駆動回路に適用した場合について説明したが、本発明はそれに限定されるものでなく、対向放電型のＰＤＰのアドレス駆動回路に利用することができる。
【図面の簡単な説明】
【００５６】
【図１】面放電型ＰＤＰの表示パネルの概略構成を示す斜視図である。
【図２】ＰＤＰのアドレス線を駆動するアドレスドライバに接続される負荷の状態を示す等価回路図である。
【図３】ＰＤＰのアドレス線を駆動するアドレスドライバの出力の変化を示す波形図である。
【図４】ＰＤＰのアドレス線を駆動するアドレスドライバの負荷容量と遷移時間との関係を示すグラフである。
【図５】本発明に係るＰＤＰのアドレス駆動用半導体集積回路を適用して有効なプラズマディスプレイ装置の概略構成を示すブロック図である。
【図６】本発明に係るＰＤＰのアドレス駆動用半導体集の一実施例の概略構成を示すブロック図である。
【図７】本発明に係るＰＤＰのアドレス駆動用半導体集積回路に設けられる１つの端子に対応した駆動回路の実施例を示す論理構成図である。
【図８】図７の単位出力ドライバのロウ側のプリバッファとその制御回路の具体的な回路例を示す回路図である。
【図９】図８の単位出力ドライバにおける負荷容量と出力立下り時間との関係を示すグラフである。
【図１０】図６の単位出力ドライバのハイ側のプリバッファとその制御回路およびレベルシフト回路の具体的な回路例を示す回路図である。
【図１１】図６の単位出力ドライバのロウ側のプリバッファとその制御回路の具体的な回路例を示す回路図である。
【図１２】図１１の単位出力ドライバにおける負荷容量と出力立下り時間との関係を示すグラフである。
【図１３】本発明に係るＰＤＰのアドレス駆動用半導体集積回路の他の構成例を示す説明図である。
【図１４】本発明に係るＰＤＰのアドレス駆動用半導体集積回路のさらに他の実施例を示すブロック図である。
【符号の説明】
【００５７】
１０  表示パネル（ＰＤＰ）
６０  アドレスドライバ
６１  シフトレジスタ
６４  ドライバ部
６７  立上り／立下り検出回路
６８  単位出力ドライバ
６８１  出力段
６８２，６８４  プリバッファ
６８３，６８５  ゲート制御回路
６８６ レベルシフト回路
ＣＲ１〜ＣＲ４ 時定数回路
【図１】
2006078935.tif 000004
【図２】
2006078935.tif 000005
【図３】
2006078935.tif 000006
【図４】
2006078935.tif 000007
【図５】
2006078935.tif 000008
【図６】
2006078935.tif 000009
【図７】
2006078935.tif 000010
【図８】
2006078935.tif 000011
【図９】
2006078935.tif 000012
【図１０】
2006078935.tif 000013
【図１１】
2006078935.tif 000014
【図１２】
2006078935.tif 000015
【図１３】
2006078935.tif 000016
【図１４】
2006078935.tif 000017