(57)【要約】【課題】  安定した低抵抗のシリサイド膜を形成する技術を提供する。【解決手段】  半導体基板１上にゲート絶縁膜５を形成する工程、ゲート絶縁膜５上にシリコン膜７を形成する工程、シリコン膜７と半導体基板１との表面にＢＦ2イオンおよびＢイオンを注入し、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐと高濃度ｎ型半導体領域１５からなるソース／ドレインとを形成する工程、ゲート電極１１ｐの上部に第１コバルトシリサイド膜を形成し、ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程を有する。【選択図】  図９
2006024587.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上に、ゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程、
（ｃ）フォトリソグラフィ技術を用いて、前記シリコン膜および前記ゲート絶縁膜をパターニングする工程、
（ｄ）パターニングした前記シリコン膜と前記半導体基板との表面にＢＦ2イオンおよびＢイオンを注入した後、活性化処理を行い、ｐチャネル型ＭＩＳトランジスタのゲート電極とソース／ドレインとを形成する工程、
（ｅ）前記ゲート電極と前記ソース／ドレインとが形成された前記半導体基板上にコバルト膜を形成する工程、
（ｆ）前記半導体基板を熱処理し、前記ゲート電極の上部に第１コバルトシリサイド膜を形成し、前記ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程、
（ｇ）反応しなかったコバルト膜を除去する工程。
【請求項２】
以下の工程を有することを特徴とするｐチャネル型ＭＩＳトランジスタとｎチャネル型ＭＩＳトランジスタとからなるＣＭＩＳデバイスを備えた半導体装置の製造方法；
（ａ）半導体基板上に、ゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程、
（ｃ）フォトリソグラフィ技術を用いて、前記ｎチャネル型ＭＩＳトランジスタ領域の前記シリコン膜にｎ型不純物のイオンを注入する工程、
（ｄ）フォトリソグラフィ技術及びエッチング技術を用いて、前記シリコン膜および前記ゲート絶縁膜をパターニングする工程、
（ｅ）パターニングした前記ｐチャネル型ＭＩＳトランジスタ領域の前記シリコン膜と前記半導体基板との表面にＢＦ2イオンおよびＢイオンを注入し、パターニングしたｎチャネル型ＭＩＳトランジスタ領域の前記シリコン膜と前記半導体基板との表面にｎ型不純物のイオンを注入した後、活性化処理を行い、ｐチャネル型ＭＩＳトランジスタの第１ゲート電極および第１ソース／ドレイン、ならびに前記ｎチャネル型ＭＩＳトランジスタの第２ゲート電極および第２ソース／ドレインを形成する工程、
（ｆ）前記第１ゲート電極および前記第１ソース／ドレイン、ならびに前記第２ゲート電極および前記第２ソース／ドレインが形成された前記半導体基板上にコバルト膜を形成する工程、
（ｇ）前記半導体基板を熱処理し、前記第１ゲート電極および第２ゲート電極の上部に第１コバルトシリサイド膜を形成し、前記第１ソース／ドレインおよび前記第２ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程、
（ｈ）反応しなかったコバルト膜を除去する工程。
【請求項３】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程、
（ｃ）フォトリソグラフィ技術を用いて、前記シリコン膜および前記ゲート絶縁膜をパターニングする工程、
（ｄ）パターニングした前記シリコン膜と前記半導体基板との表面にＦを含むイオンおよびｎ型不純物のイオンを注入した後、活性化処理を行い、ｎチャネル型ＭＩＳトランジスタのゲート電極とソース／ドレインを形成する工程、
（ｅ）前記ゲート電極と前記ソース／ドレインとが形成された前記半導体基板上にコバルト膜を形成する工程、
（ｆ）前記半導体基板を熱処理し、前記ゲート電極の上部に第１コバルトシリサイド膜を形成し、前記ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程、
（ｇ）反応しなかったコバルト膜を除去する工程。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記工程（ｃ）または（ｅ）の少なくとも一方において、前記ｎ型不純物のイオンを注入する代わりにＦを含むイオンおよびｎ型不純物のイオンを注入することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１、２、３または４項記載の半導体装置の製造方法であって、
前記熱処理は、第１熱処理と第２熱処理を含み、前記第１熱処理が４７０℃以上、５００℃以下であり、第２熱処理が７００℃以上、８５０℃以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５記載のいずれか一項に記載の半導体装置の製造方法であって、
前記ゲート絶縁膜の膜厚が、酸化シリコン換算膜厚で３．０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特にコバルトシリサイドが形成されたＭＩＳ（Metal Insulator Semiconductor）トランジスタを備えた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来から、半導体基板（シリコン基板）の主面上のＭＩＳトランジスタのソース／ドレインを形成する工程において、ｎチャネル型ＭＩＳトランジスタにはｎ型不純物であるヒ素（Ａｓ）またはリン（Ｐ）のイオン注入が用いられる。また、ｐチャネル型ＭＩＳトランジスタにはボロン（Ｂ）、またはフッ化ボロン（ＢＦ2）のイオン注入が用いられる。注入されたイオンの半導体基板表面からの深さ（濃度）は、イオン注入のエネルギー、ドーズ量、イオン注入後のアニール温度に依存している。
【０００３】
また、微細化、高速化が要求される近年の半導体デバイスでは、ＭＩＳトランジスタのサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＩＳトランジスタのソース／ドレイン及びシリコンからなるゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。例えば特表２００３−５３０６９０号公報では、チタンをシリサイド化したチタンシリサイドの低オーミック相を備えたｐ+領域（高濃度ｐ型半導体領域）を形成する工程において、ＢイオンおよびＢＦ2イオンを注入してソース／ドレインを形成する記載がある（特許文献１参照）。
【特許文献１】特表２００３−５３０６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
チタンシリサイドの形成において、ソース／ドレイン形成やシリコンゲート電極の仕事関数を制御する際に使用するＢＦ2イオンに含まれるフッ素（Ｆ）イオンが、チタンシリサイドの形成を阻害する。このため、フッ素注入量が多い場合、安定した低オーミック相のシリサイド膜が形成できない問題がある。なお、特表２００３−５３０６９０号公報では、フッ素注入量を減らす手段として、ＢＦ2イオンとＢイオンを組み合わせた注入手段が開示されている。
【０００５】
一方、半導体デバイスの微細化により、線幅が縮小するにつれてシート抵抗が急激に上昇する現象（細線効果）が顕在化し、寄生抵抗（配線抵抗）が増加する問題があり、チタンシリサイドにおいても、細線効果が生じていることが考えられる。
【０００６】
本発明の目的は、安定した低抵抗のシリサイド膜、特にコバルトシリサイド膜を形成する技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、（ａ）半導体基板上に、ゲート絶縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程、（ｃ）フォトリソグラフィ技術を用いて、前記シリコン膜および前記ゲート絶縁膜をパターニングする工程、（ｄ）パターニングした前記シリコン膜と前記半導体基板との表面にＢＦ2イオンおよびＢイオンを注入した後、活性化処理を行い、ｐチャネル型ＭＩＳトランジスタのゲート電極とソース／ドレインとを形成する工程、（ｅ）前記ゲート電極と前記ソース／ドレインとが形成された前記半導体基板上にコバルト膜を形成する工程、（ｆ）前記半導体基板を熱処理し、前記ゲート電極の上部に第１コバルトシリサイド膜を形成し、前記ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程、（ｇ）反応しなかったコバルト膜を除去する工程を有するものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
チタンシリサイドより細線効果が顕著ではないコバルトシリサイドを形成することで、そのシリサイド形成時にフッ素注入量を増やした場合でも、フッ素が低オーミック相への変換を阻害することもないため、安定した低抵抗のシリサイド膜を形成することができる。
【００１２】
また、ＭＩＳトランジスタのゲート容量およびしきい値電圧を所望の値に制御することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本実施の形態による半導体装置の製造工程を、図面を参照して説明する。図１〜図９は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳデバイスの製造工程中の要部断面図である。
【００１５】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。
【００１６】
次に、半導体基板１のｎチャネル型ＭＩＳトランジスタを形成する領域にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳトランジスタを形成する領域にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型不純物を、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入した後、半導体基板１を９５０℃程度で熱処理（アニール処理）し、ｐ型不純物およびｎ型不純物を拡散させることによって形成される。
【００１７】
次に、ｎチャネル型ＭＩＳトランジスタのチャネル領域を形成するｐ型ウエル３の表面の浅い領域（図示せず）、およびｐチャネル型ＭＩＳトランジスタのチャネル領域を形成するｎ型ウエル４の表面の浅い領域（図示せず）に、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのしきい電圧Ｖthを調整するため、ｐ型の不純物として例えばホウ素（Ｂ）、ｎ型不純物として例えばヒ素（Ａｓ）を用いてイオン注入を行う。ＭＩＳトランジスタにはエンハンスメント型とディプリッション型に分けられるが、ディプリッション型になるほどそのＭＩＳトランジスタの導電型に近いイオン種をイオン注入する。
【００１８】
次に、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば１．４〜２．０ｎｍ程度の膜厚の酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。なお、高誘電率の絶縁膜である、例えばハフニウムシリケート（ＨｆＳｉＯX）膜をゲート絶縁膜５として用いた場合、酸化シリコン換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を抑えることができる。
【００１９】
次に、図２に示されるように、半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法などを用いて、例えば１２０〜２００ｎｍ程度の膜厚のシリコン膜７を形成する。シリコン膜７は、例えば多結晶シリコン（ポリシリコン）膜または非晶質シリコン（アモルファスシリコン）膜からなる。
【００２０】
次に、ｎチャネル型ＭＩＳトランジスタのゲート電極となるシリコン膜７のみに、プレドーピング（フェルミ準位制御）を行う。一般的な半導体装置の製造工程では、シリコン膜７に、フォトリソグラフィ技術を用いて、ｎチャネル型ＭＩＳトランジスタのゲート電極が形成される領域（ｐ型ウエル３上のシリコン膜７）にｎ型不純物（例えばリン）のイオン注入だけでなく、ｐチャネル型ＭＩＳトランジスタのゲート電極が形成される領域（ｎ型ウエル４上のシリコン膜７）にｐ型不純物（例えばボロン）のイオン注入して、プレドーピングを行う。しかし、本実施の形態では、高濃度半導体領域（ソース／ドレイン）の形成領域にｐ型不純物をイオン注入する際、同時にＢＦ2イオンおよびＢイオンを、ｐチャネル型ＭＩＳトランジスタのゲート電極に注入することとしているので、ｎチャネル型ＭＩＳトランジスタのゲート電極が形成される領域のシリコン膜７のみに、ｎ型不純物などのイオン注入を行う。
【００２１】
すなわち、図３に示すように、フォトリソグラフィ技術を用いて、ｐチャネル型ＭＩＳトランジスタ領域上にレジスト膜１８を形成した後、ｎチャネル型ＭＩＳトランジスタ領域のシリコン膜７に、Ｆを含むイオン（例えば、Ｆイオン単体やＢＦ2イオン）と、ｎ型不純物イオン（例えば、ＡｓやＰ）とを組み合わせて、イオン注入を行う。
【００２２】
このように、ｎチャネル型ＭＩＳトランジスタのゲート電極へのプレドーピング（フェルミ準位制御）時にＦイオン単体もしくはＦを含むイオンと、ｎ型不純物イオンとを組み合わせてイオン注入を行うことで、ｎ型ＭＩＳトランジスタのしきい値及びｎ型ゲートキャパシタの容量値を制御することができる。
【００２３】
なお、本実施の形態では、半導体基板１上にシリコン膜７を形成した後、ｎチャネル型ＭＩＳトランジスタのゲート電極となるシリコン膜７にプレドーピングを行っているが、後の工程である高濃度半導体領域の形成時のイオン注入時に、同時に行ってもよい。すなわち、シリコン膜７をパターニングした後、高濃度半導体領域（ソース／ドレイン）の形成領域にｎ型不純物をイオン注入する際に、ｎチャネル型ＭＩＳトランジスタのゲート電極にも同時にＦを含むイオン（例えば、Ｆイオン単体やＢＦ2イオン）およびｎ型不純物イオンの注入を行うこともできる。
【００２４】
次に、図４に示すように、フォトリソグラフィ技術およびドライエッチング技術などを用いて、シリコン膜７をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜７により、擬似的なゲート電極１１が形成される。このゲート電極１１は、後述するシリサイド化の工程（サリサイド化工程）を経て、ＭＩＳトランジスタのゲート電極となる。
【００２５】
次に、図５に示すように、フォトリソグラフィ技術を用いて、ｐ型ウエル３のゲート電極１１両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１に整合して（一対の）低濃度ｎ型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１両側の領域にホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１に整合して（一対の）低濃度ｐ型半導体領域１３を形成する。続いて、９５０℃、１分間程度の熱処理（アニール処理）を行って、低濃度ｎ型半導体領域１２のｎ型不純物および低濃度ｐ型半導体領域１３のｐ型不純物を活性化する。これら低濃度ｎ型半導体領域１２および低濃度ｐ型半導体領域１３は、ＬＤＤ（Lightly Doped Drain）領域、すなわちソース／ドレインのエクステンション領域形成のために形成される。
【００２６】
次に、ゲート電極１１の側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性のドライエッチングすることによって形成することができる。酸化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜よりサイドウォール１４を形成することもできる。このサイドウォール１４は、後述するシリサイド化の工程においてゲート電極１１側部のシリサイド化を抑え、半導体領域（ソース／ドレイン）との短絡を防止する。
【００２７】
サイドウォール１４の形成後、フォトリソグラフィ技術を用いて、（一対の）高濃度ｎ型半導体領域１５（ソース／ドレイン）が、ｐ型ウエル３のゲート電極１１およびサイドウォール１４の両側の領域に、例えばリンまたはヒ素などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１のサイドウォール１４に整合して形成される。
【００２８】
次に、図６に示すように、フォトリソグラフィ技術を用いて、ｎチャネル型ＭＩＳトランジスタ領域上にレジスト膜１７を形成した後、（一対の）高濃度ｐ型半導体領域１６（ソース／ドレイン）が、ｎ型ウエル４のゲート電極１１およびサイドウォール１４の両側の領域に、ｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１のサイドウォール１４に整合して形成される。
【００２９】
このｎ型ウエル４のゲート電極１１およびサイドウォール１４の両側の領域（高濃度ｐ型半導体領域１６）へのイオン注入は、まず、シリコン膜７を非晶質化できるＢＦ2フッ化ボロン）イオンを、例えば５×１０14〜３×１０15ｃｍ-2程度の濃度（ドーズ量）で行い、次いでＢ（ボロン）イオンを１．５×１０15〜２．５×１０15ｃｍ-2程度の濃度（ドーズ量）で行う。ＢＦ2イオンおよびＢイオンのイオン注入エネルギーは、ｎ型ウエル４のゲート電極１１および高濃度ｐ型半導体領域１６の表面からの深さ方向のＢＦ2イオンおよびＢイオンの濃度ピークがほぼ同じか、またはＢイオンの濃度ピークがＢＦ2イオンの濃度ピークより小さくなるよう設定することが好ましい。例えば、ＢＦ2のイオン注入エネルギーが２０〜３０ｋｅＶ程度とした場合、Ｂのイオン注入エネルギーは４〜７ｋｅＶ程度となる。
【００３０】
このように、ＢＦ2イオンとＢイオンを連続してイオン注入する場合、２つのイオン種の注入比率を変えることで、ｐチャネル型ＭＩＳトランジスタのゲート電極に注入されるＦ（フッ素）イオンの濃度が変わり、電気的絶縁膜容量値（ゲート容量値）が変わる。先述したイオン注入の条件の範囲においては、Ｆイオン注入により制御できるゲート容量値は、２０〜２５％程度の範囲で変更することができる。
【００３１】
したがって、ＢＦ2イオンとＢイオンの総注入量を一定にして、ＢＦ2イオンとＢイオンの注入濃度の比率を調整することで、ｐチャネル型ＭＩＳトランジスタＱｐのゲート容量値（ゲート酸化膜の容量値）を変化させることができ、その結果ｐチャネル型ＭＩＳトランジスタＱｐのしきい値を所望の値に設定できる。
【００３２】
また、ゲート絶縁膜中のＦイオンの注入量を減らすことで、Ｂイオンの拡散係数の増加を抑えることができる。このため、ｎ型ウエル４のゲート電極１１表面からの深さ方向のＢＦ2イオンおよびＢイオンの濃度ピークがほぼ同じか、またはＢイオンの濃度ピークがＢＦ2イオンの濃度ピークより小さくなるように設定しているが、よりチャネル領域へのＢイオン漏れを抑制することができる。したがって、Ｂイオン漏れの抑制によりキャリア移動度の低下を防止することができるため、ＭＩＳトランジスタの駆動電流を向上することができる。
【００３３】
同様に、Ｆイオンの注入量を減らすことで、チャネル領域へのＢイオン漏れを抑制することができ、不均一なＢイオン漏れによるＭＩＳトランジスタのしきい値電圧の製造ばらつきを低減することができる。
【００３４】
次に、イオン注入後、導入した不純物の活性化のため、不活性ガス（例えば、Ｎ2、Ａｒなど）雰囲気中で、例えば１０００℃程度で熱処理（アニール処理）を行う。シリコン膜７がアモルファスシリコン膜である場合には、この熱処理などにより、アモルファスシリコン膜からなるシリコン膜７がポリシリコン膜になり得る。高濃度ｎ型半導体領域１５は、低濃度ｎ型半導体領域１２よりも不純物濃度が高く、高濃度ｐ型半導体領域１６は、低濃度ｐ型半導体領域１３よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳトランジスタのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、低濃度ｎ型半導体領域１２および高濃度ｎ型半導体領域１５により形成され、ｐチャネル型ＭＩＳトランジスタのソースまたはドレインとして機能するｐ型半導体領域（不純物拡散層）が、低濃度ｐ型半導体領域１３および高濃度ｐ型半導体領域１６により形成される。
【００３５】
次に、図７に示すように、シリコン膜７、高濃度ｎ型半導体領域１５および高濃度ｐ型半導体領域１６上を含む半導体基板１上にコバルト（Ｃｏ）膜２１を形成する。例えば、スパッタリング法などを用いて膜厚が６〜１０ｎｍ程度のコバルト膜を成膜することができる。なお、コバルト（Ｃｏ）膜をシリサイド化したコバルトシリサイド膜を形成することで、Ｎｉ（ニッケル）によるニッケルシリサイド膜に比較して耐熱性に優れ、Ｔｉ（チタン）によるチタンシリサイド膜に比較して細線効果による影響が少なくすることができる。
【００３６】
次に、図８に示すように、熱処理（第１熱処理、アニール処理）を行うことにより、コバルト膜２１と、コバルト膜２１の下のシリコン膜７、高濃度ｎ型半導体領域１５および高濃度ｐ型半導体領域１６とを反応させて、コバルトシリサイド膜２２ａ、２２ｂ、２２ｃを形成する。すなわち、熱処理により、シリコン膜７の上部とコバルト膜２１とが反応してコバルトシリサイド膜２２ａが形成され、不純物を導入したシリコン領域からなる高濃度ｎ型半導体領域１５の上部とコバルト膜２１とが反応して高濃度ｎ型半導体領域１５の上部にコバルトシリサイド膜２２ｂが形成され、不純物を導入したシリコン領域からなる高濃度ｐ型半導体領域１６の上部とコバルト膜２１とが反応して高濃度ｐ型半導体領域１６の上部にコバルトシリサイド膜２２ｃが形成される。
【００３７】
第１熱処理によるシリサイド化（コバルトシリサイド膜２２ａ、２２ｂ、２２ｃの形成工程）の後、未反応のコバルト膜２１は例えばウエットエッチングなどにより除去する。なお、図８には、未反応のコバルト膜２１を除去した状態が示されている。
【００３８】
次に、第１熱処理により形成されたコバルトシリサイド膜２２ａ、２２ｂ、２２ｃは、比較的高抵抗であるため、第１熱処理より高温で熱処理（第２熱処理、アニール処理）を行うことにより、低抵抗のコバルトシリサイド膜２２ａ、２２ｂ、２２ｃを形成する。
【００３９】
このようなサリサイド工程（サリサイドプロセス）により、コバルトシリサイド膜２２ａ、２２ｂ、２２ｃが形成される。本実施の形態では、コバルトシリサイド膜２２ａを構成する金属元素と、コバルトシリサイド膜２２ｂを構成する金属元素と、コバルトシリサイド膜２２ｃを構成する金属元素とは同じであり、コバルト膜２１を構成する金属元素に対応する。
【００４０】
具体的に、このサリサイド工程でコバルト（Ｃｏ）膜を用いた場合について説明すると、例えば４７０〜５００℃程度の温度で、３０秒程度の第１熱処理（アニール処理）が行われ、コバルトシリサイド膜２２ａ、２２ｂ、２２ｃが形成される。次いで、未反応のコバルト膜を、例えば過酸化水素水を含む溶液などにより除去する。その後、例えば７００〜８５０℃程度の温度で、６０秒程度の第２熱処理（アニール処理）が行われたコバルトシリサイド膜２２ａ、２２ｂ、２２ｃは、ＣｏＳｉが組成変化して、ＣｏＳｉより低抵抗のＣｏＳｉ2となる。
【００４１】
このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳトランジスタＱｎが形成され、ｎ型ウエル４にｐチャネル型ＭＩＳトランジスタＱｐが形成される。ｎチャネル形ＭＩＳトランジスタＱｎのゲート電極１１ｎは、シリコン膜７およびシリコン膜７とコバルト膜２１とが反応して形成されたコバルトシリサイド膜２２ａにより形成され、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐは、シリコン膜７およびシリコン膜７とコバルト膜２１とが反応して形成されたコバルトシリサイド膜２２ａにより形成される。ゲート電極１１ｎ、１１ｐを構成するシリコン膜７の上部に低抵抗（低抵抗率）のコバルトシリサイド膜２２ａを形成することにより、ゲート電極１１ｎ、１１ｐの低抵抗化が可能になる。
【００４２】
また、ｎチャネル型ＭＩＳトランジスタＱｎのソースまたはドレイン用の高濃度ｎ型半導体領域１５の上部にコバルトシリサイド膜２２ｂを形成し、ｐチャネル形ＭＩＳトランジスタＱｐのソースまたはドレイン用の高濃度ｐ型半導体領域１６の上部にコバルトシリサイド膜２２ｃを形成したことにより、高濃度ｎ型半導体領域１５およびｐ型半導体領域１６の拡散抵抗と、コンタクト抵抗とを低抵抗化（ソース／ドレイン抵抗の低抵抗化）することができる。
【００４３】
次に、図９に示されるように、半導体基板１上に絶縁膜３１を形成する。すなわち、ゲート電極１１ｎ、１１ｐを覆うように、コバルトシリサイド膜２２ａ、２２ｂ、２２ｃ上を含む半導体基板１上に絶縁膜３１を形成する。絶縁膜３１は、例えば、窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜３１は層間絶縁膜として機能することができる。絶縁膜３１の成膜後、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜３１の上面の平坦化処理を行うこともできる。
【００４４】
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、高濃度ｎ型半導体領域１５（ソース／ドレイン）、高濃度ｐ型半導体領域１６（ソース／ドレイン）またはゲート電極１１ｎ、１１ｐの上部などにコンタクトホール（開口部）３２を形成する。コンタクトホール３２の底部では、半導体基板１の主面の一部、例えば高濃度ｎ型半導体領域１５（の表面上のコバルトシリサイド膜２２ｂ）の一部、高濃度ｐ型半導体領域１６（の表面上のコバルトシリサイド膜２２ｃ）の一部またはゲート電極１１ｎ、１１ｐ（のコバルトシリサイド膜２２ａ）の一部などが露出される。なお、図９の断面図においては、高濃度ｎ型半導体領域１５（の表面上のコバルトシリサイド膜２２ｂ）の一部と高濃度ｐ型半導体領域１６（の表面上のコバルトシリサイド膜２２ｃ）の一部とがコンタクトホール３２の底部で露出しているが、図示しない領域（断面）において、ゲート電極１１ｎ、１１ｐ上にもコンタクトホール３２が形成され、ゲート電極１１ｎ、１１ｐ（のコバルトシリサイド膜２２ａ）の一部がそのコンタクトホール３２の底部で露出する。
【００４５】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３が形成される。プラグ３３は、例えば、コンタクトホール３２の内部を含む絶縁膜３１上にバリア膜（例えば窒化チタン膜）３３ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによってバリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜およびバリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００４６】
次に、プラグ３３が埋め込まれた絶縁膜３１上に、配線（第１配線層）３４を形成する。例えば、チタン膜３４ａ、窒化チタン膜３４ｂ、アルミニウム膜３４ｃ、チタン膜３４ｄおよび窒化チタン膜３４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線３４を形成することができる。アルミニウム膜３４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線３４はプラグ３３を介して、ｎチャネル型ＭＩＳトランジスタＱｎのソースまたはドレイン用の高濃度ｎ型半導体領域１５、ｐチャネル型ＭＩＳトランジスタＱｐのソースまたはドレイン用の高濃度ｐ型半導体領域１６、ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極１１ｎまたはｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐなどと電気的に接続される。配線３４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００４７】
上記のようにして製造された本実施の形態の半導体装置（ＣＭＩＳデバイス）は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐのようなＭＩＳトランジスタを備えており、それらＭＩＳトランジスタのゲート電極１１ｎ、１１ｐが、ゲート絶縁膜５上に形成されたシリコン膜７と、シリコン膜７上に形成されたコバルトシリサイド膜２２ａとを有している。また、それらＭＩＳトランジスタのソースまたはドレインとしての高濃度ｎ型半導体領域１５および高濃度ｐ型半導体領域１６上にコバルトシリサイド膜２２ｂ、２２ｃが形成されている。したがって、コバルトシリサイド膜を形成しているので、シリサイド膜の金属材料として、チタンが用いられたチタンシリサイド膜より、細線効果を防止することができ、ゲート電極およびソース／ドレインの寄生抵抗（配線抵抗）が増加することを防止することができる。また、シリコン膜７上にコバルトシリサイド膜２２ａを形成することでゲート電極１１ｎ、１１ｐの低抵抗化を図れるので、シリコン膜７の膜厚を薄くすることができる。また、寄生抵抗の増加を防止することができるので、ＣＭＩＳデバイス（半導体装置）の性能を向上することができる。
【００４８】
また、本実施の形態では、ゲート電極１１ｎ、１１ｐのコバルトシリサイド膜２２ａは、ソースまたはドレイン用の高濃度ｎ型半導体領域１５および高濃度ｐ型半導体領域１６上にコバルトシリサイド膜２２ｂ、２２ｃを形成する工程（サリサイド工程）と同じ工程で形成できるので、製造工程数を低減できる。このため、半導体装置の製造コストも低減できる。また、サリサイド工程を用いてゲート電極１１ｎ、１１ｐのシリコン膜７上にコバルトシリサイド膜２２ａを形成できるので、半導体装置の製造工程が複雑化せず、また新たな半導体製造装置を導入する必要もない。このため、半導体装置の製造ラインへの導入が容易である。
【００４９】
また、ｐチャネル型ＭＩＳトランジスタの駆動電流を向上（増加）することができるので、ＣＭＩＳデバイス（半導体装置）の性能を向上することができる。また、ｐチャネル型ＭＩＳトランジスタのしきい値電圧の製造ばらつきを低減できるので、ＣＭＩＳデバイス（半導体装置）の製造歩留りを向上することができる。
【００５０】
また、本実施の形態で示したように、ｎチャネル型ＭＩＳトランジスタのゲート電極に対して、Ｆイオン単体もしくはＦを含むイオンとｎ型不純物イオンとを組み合わせてイオン注入を行うことで、ｎ型ＭＩＳトランジスタのしきい値及びゲートキャパシタの容量値を制御することができた。また、ｐチャネル型ＭＩＳトランジスタのゲート電極に対して、ＢＦ2イオンとＢイオンとの注入比率を変化させることにより、ｎ型ＭＩＳトランジスタのしきい値及びゲートキャパシタの容量値を制御することができた。したがって、例えばフォトリソグラフィ技術を用いて、ＭＩＳトランジスタが形成される領域を選択して、２水準以上のゲート容量およびＭＩＳトランジスタのしきい値を有するＭＩＳトランジスタ（ゲートキャパシタ）を備えた半導体装置を形成することもできる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５２】
本発明は、半導体装置の製造技術に適用して有効である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態における半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００５４】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
７  シリコン膜
７ａ  シリコン膜
１１  ゲート電極
１１ｎ  ゲート電極
１１ｐ  ゲート電極
１２  低濃度ｎ型半導体領域
１３  低濃度ｐ型半導体領域
１４  サイドウォール
１５  高濃度ｎ型半導体領域
１６  高濃度ｐ型半導体領域
１７  レジスト膜
１８  レジスト膜
２１  コバルト膜
２２ａ  コバルトシリサイド膜
２２ｂ  コバルトシリサイド膜
２２ｃ  コバルトシリサイド膜
３１  絶縁膜
３２  コンタクトホール
３３  プラグ
３３ａ  バリア膜
３４  配線
３４ａ  チタン膜
３４ｂ  窒化チタン膜
３４ｃ  アルミニウム膜
３４ｄ  チタン膜
３４ｅ  窒化チタン膜
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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