(57)【要約】 【課題】  製造工程時、欠点を減少させる新しい画素構造を具現するための表示パネルと、これを具備した表示装置及び駆動方法が開示される。【解決手段】  表示パネルは、第１画素部及び第２画素部を含む。第１画素部は、隣接する第１及び第２ゲート配線と隣接する第１及び第２電源電圧配線によって定義される領域のうち、データ配線によって区画される一部領域に形成される。第２画素部は、領域のうち、データ配線によって区画される残り領域に形成される。これによって、隣接した画素部間のデータ配線と電源電圧配線を共有することによって、表示パネルの製造工程時、欠点を防止して製品の信頼性を向上させることができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１方向に延長された第１ゲート配線と、
前記第１ゲート配線と隣接し、前記第１方向に延長された第２ゲート配線と、
第２方向に延長された第１電源電圧配線と、
前記第１電源電圧配線と隣接し、前記第２方向に延長された第２電源電圧配線と、
前記第２方向に延長され、前記第１電源電圧配線及び前記第２電源電圧配線の間に配置されたデータ配線と、
前記第１ゲート配線、前記第２ゲート配線、前記第１電源電圧配線及び前記第２電源電圧配線の間に配置された第１画素及び第２画素とを含み、
前記第１画素及び第２画素は前記データ配線を共有することを特徴とする表示装置。
【請求項２】
前記第１画素部は、
前記データ配線及び前記第１ゲート配線と電気的に接続された第１スイッチング素子と、
前記第２ゲート配線と電気的に接続された第１制御素子と、
前記第１スイッチング素子及び前記第１電源電圧配線と電気的に接続された第１駆動素子と、
前記第１駆動素子と電気的に接続された発光素子とを含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記発光素子は、前記第１ゲート配線と前記第２ゲート配線が同時に活性化される時に光を放出することを特徴とする請求項２記載の表示装置。
【請求項４】
前記第１駆動素子と前記電源電圧配線との間に接続された第１電荷保存素子を更に含むことを特徴とする請求項２記載の表示装置。
【請求項５】
前記第２画素部は、
前記第１データ配線及び前記第１ゲート配線と電気的に接続された第２スイッチング素子と、
前記第２スイッチング素子と電気的に接続された第２駆動素子と、
前記駆動素子と電気的に接続された第２発光素子とを含むことを特徴とする請求項２記載の表示装置。
【請求項６】
前記第２発光素子は、前記第１ゲート配線に印加される信号に応答して光を発光することを特徴とする請求項５記載の表示装置。
【請求項７】
前記第２駆動素子と第２電源電圧配線と接続された第２ストレージキャパシタを更に含むことを特徴とする請求項５記載の表示装置。
【請求項８】
前記第２スイッチング素子と前記第２駆動素子との間に接続された第２制御素子を更に含むことを特徴とする請求項５記載の表示装置。
【請求項９】
任意のデータ配線と前記任意のデータ配線に隣接するデータ配線間の間隔は、大略１６０〜２００μｍであることを特徴とする請求項１記載の表示装置。
【請求項１０】
第１方向に延長された第１ゲート配線と、
前記第１ゲート配線と隣接し、前記第１方向に延長された第２ゲート配線と、
第２方向に延長された第１電源電圧配線と、
前記第１電源電圧配線と平行に配置された第２電源電圧配線と、
前記第２方向に延長され、前記第１電源電圧配線と前記第２電源電圧配線との間に配置されたデータ配線と、
前記第１ゲート配線及びデータ配線と電気的に接続された第１スイッチング素子と、
前記第１電源電圧配線と電気的に接続された第１駆動素子と、
前記第２ゲート配線、前記第１スイッチング素子、及び前記第１駆動素子と電気的に接続された第１制御素子と、
前記第１駆動素子と電気的に接続された第１発光素子と、
前記第１ゲート配線及びデータ配線と電気的に接続された第２スイッチング素子と、
前記第２スイッチング素子及び前記第２電源電圧配線と電気的に接続された第２駆動素子と、
前記第２駆動素子と電気的に接続された第２発光素子とを含むことを特徴とする表示装置。
【請求項１１】
前記第１駆動素子と前記第１電源電圧配線と接続された第１ストレージキャパシタを更に含むことを特徴とする請求項１０記載の表示装置。
【請求項１２】
前記第２駆動素子と前記第２電源電圧配線と接続された第２ストレージキャパシタを更に含むことを特徴とする請求項１０記載の表示装置。
【請求項１３】
第１ゲート配線と、
第２ゲート配線と、
データ配線と、
前記第１ゲート配線、前記第２ゲート配線、及び前記データ配線に印加された信号に応答して作動する第２発光素子と、
前記第１ゲート配線及び前記データ配線に印加された信号に応答して作動する第２発光素子と、
第１区間及び第２区間をそれぞれ含み、第１区間の間、前記第１ゲート信号及び前記第２ゲート信号が前記第１ゲート配線及び前記第２ゲート配線にそれぞれ印加される前記第１ゲート信号及び前記第２ゲート信号において、前記第１ゲート配線に第１ゲート信号を印加して、前記第２ゲート配線に第２ゲート信号を印加するように構成されており、前記第１ゲート配線及び前記第２ゲート配線と接続されているゲート駆動部と、
前記第１区間の間に前記第１発光素子のために前記第１データ信号を出力し、前記第２区間の間に前記第２発光素子のために前記第２データ信号を出力するデータ駆動部とを含むことを特徴とする表示装置。
【請求項１４】
前記ゲート信号は、メインパルスとサブパルスを含むことを特徴とする請求項１３記載の表示装置。
【請求項１５】
前記第１区間の間、前記第１ゲート信号のメインパルスは前記第１ゲート配線に印加され、前記第２ゲート信号のサブパルスは前記第２ゲート配線に印加されることを特徴とする請求項１４記載の表示装置。
【請求項１６】
前記メインパルスは、第１メインパルス及び第２メインパルスを含むことを特徴とする請求項１３記載の表示装置。
【請求項１７】
前記データ駆動部は、前記第１メインパルス区間の間に前記第１データ信号を出力し、前記第２メインパルス区間の間に前記第２データ信号を出力することを特徴とする請求項１６記載の表示装置。
【請求項１８】
前記第１ゲート配線及び前記第２ゲート配線を同時に活性化させるステップと、
第１データ信号を前記データ配線から第１駆動素子に伝達するステップと、
前記第１ゲート配線を活性化させるステップと、
第２駆動信号を前記データ配線から第２駆動素子に伝達するステップと、
前記第２データ信号の伝達を受けて、前記第２駆動素子に接続された第２発光素子が光を放出するステップと、を含むことを特徴とする第１ゲート配線、前記第１ゲート配線に隣接した第２ゲート配線及びデータ配線を含む表示装置の駆動方法。
【請求項１９】
前記第１ゲート配線及び前記第２ゲート配線を同時に活性化させるステップは、
第１ゲート信号を前記第１ゲート配線に印加するステップと、
前記第１ゲート信号の一部を前記第１ゲート配線に印加する間、第２ゲート信号を前記第２ゲート配線に印加するステップと、を含むことを特徴とする請求項１８記載の表示装置の駆動方法。
【請求項２０】
第１ゲート配線、第２ゲート配線、第１電源電圧配線及び第２電源電圧配線によって定義され、前記第１画素部に隣接する第１画素及び第２画素と、
前記第１電源電圧配線と前記第２電源電圧配線の間に配置されたデータ配線とを含むことを特徴とする表示装置。
【請求項２１】
第１ゲート配線に電気的に接続された第１発光素子、前記第１ゲート配線に隣接した第２ゲート配線、前記第１ゲート配線及び前記データ配線と電気的に接続された第２発光素子を含む表示パネルと、
第１時間間隔を有する第１サブパルス、及び前記第１時間間隔より長い第２時間間隔を有する第１メインパルスを含む第１ゲート信号を前記第１ゲート配線に印加して、第１時間間隔を有する第２サブパルス、及び第２時間間隔を有する第２メインパルスを含み、前記第２メインパルスは前記第２サブパルスを追い、前記第２サブパルスは前記第１メインパルスと一部重なる第２ゲート信号を前記第２ゲート配線に印加するように構成されたゲート駆動部と、
前記第２サブパルスと前記第１メインパルスが重なる第１時間間隔の間に第１データ信号を第１発光素子に印加して、前記第１時間間隔を除いた第２時間間隔の間に第２データ信号を前記第２発光素子に印加するように構成されたデータ駆動部とを含むことを特徴とする表示装置。
【請求項２２】
前記第２サブパルスの上昇エッジと前記第１メインパルスの上昇エッジが同時に発生することを特徴とする請求項２１記載の表示装置。
【請求項２３】
前記第１メインパルスの下降エッジと前記第２メインパルスの上昇エッジが同時に発生することを特徴とする請求項２２記載の表示装置。
【請求項２４】
前記第１メインパルスは第１メイン部及び第２メイン部を含み、前記第２メインパルスは第１メイン部及び第２メイン部を含むことを特徴とする請求項２１記載の表示装置。
【請求項２５】
第１メインパルスの第１メイン部の上昇エッジと第２サブパルスの上昇エッジが同時に発生することを特徴とする請求項２４記載の表示装置。
【請求項２６】
第１メインパルスの第２メイン部の下降エッジと第２メインパルスの第１メイン部の上昇エッジが同時に発生することを特徴とする請求項２５記載の表示装置。
【請求項２７】
第１ゲート配線に電気的に接続された第１発光素子、前記第１ゲート配線及びデータ配線と隣接する第２ゲート配線、及び前記第１ゲート配線及びデータ配線に電気的に接続された第２発光素子を含む表示装置の駆動方法において、
前記第１及び第２ゲート配線が活性化される間、前記第１発光素子を駆動するために第１データ信号を前記データ配線に印加するステップと、
前記第１ゲート配線は活性化され前記第２ゲート配線は活性化されない間、第２発光素子を駆動するために、第２データ信号を前記データ配線に印加するステップとを含むことを特徴とする表示装置の駆動方法。
【請求項２８】
第１時間間隔を有する第１サブパルス、及び前記第１時間間隔より長い第２時間間隔を有する第１メインパルスを含む第１ゲート信号を前記第１ゲート配線に印加するステップ、及び第１サブパルスと第１メインパルスが重なるように、第１時間間隔を有する第２サブパルス及び第２時間間隔を有する第２メインパルスを含む第２ゲート信号を前記第２ゲート配線に印加するステップによって第１ゲート配線及び第２ゲート配線が活性化されることを特徴とする請求項２７記載の表示装置の駆動方法。
【請求項２９】
前記第２サブパルスと前記第１メインパルスが同時に発生するように第２ゲート信号を第２ゲート配線に印加することを特徴とする請求項２８記載の表示装置の駆動方法。
【請求項３０】
第２メインパルスの上昇エッジと第１メインパルスの下降エッジが同時に発生されるように、第２ゲート信号を第２ゲート配線に印加することを特徴とする請求項２９記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル、これを具備した表示装置及びその駆動方法に係り、より詳細には、製造工程時に欠点を減少させる新しい画素構造を具現するための表示パネル、これを具備した表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
一般的な単位画素領域には、有機電界発光駆動素子が形成される。前記有機電界発光駆動素子は、スイッチング薄膜トランジスタ、駆動薄膜トランジスタ、及びストレージキャパシタを含む。前記スイッチング薄膜トランジスタは、ゲートとソースがゲート配線とデータ配線にそれぞれ接続され、前記ストレージキャパシタはスイッチング薄膜トランジスタと接続される一端と外部バイアス電圧Ｖｄｄが印加されるＶｄｄ配線と接続される。前記駆動薄膜トランジスタのゲートは、前記スイッチング薄膜トランジスタのドレインに接続され、ソースが前記Ｖｄｄ配線に接続される。
【０００３】
このように、単位画素領域は、前記有機電界発光駆動素子を駆動するために、一つのゲート配線、一つのデータ配線、及び一つのＶｄｄ配線が形成される。前記データ配線とＶｄｄ配線との間隔は、最大開口率を確保するために、大略５μｍ程度の間隔を有するように形成される。
【０００４】
これによって、表示パネルの製造工程の時、異物質によって隣接するように形成されるデータ配線とＶｄｄ配線との間にはショート（短絡）が発生する問題点を有する。前記データ配線とＶｄｄ配線との間にショート（短絡）が発生されると、前記データ配線にバイアス電圧Ｖｄｄが流入され、画面上に所望しない表示エラーが発生される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、このような従来の問題点を解決するためのもので、本発明の目的は、改善された画素構造を有する表示パネルを提供することにある。
【０００６】
本発明の他の目的は、前記表示パネルを具備した表示装置を提供することにある。
【０００７】
本発明の他の目的は、前記表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記した本発明の目的を実現するための実施例による表示パネルは、第１画素部及び第２画素部を含む。前記第１画素部は、隣接する第１及び第２ゲート配線と隣接する第１及び第２電源電圧配線によって定義される領域のうち、データ配線によって区画される一部領域に形成される。前記第２画素部は、前記領域のうち、前記データ配線によって区画される残り領域に形成される。
【０００９】
前記第１画素部は、前記第１及び第２ゲート配線が活性化されることによって駆動する第１有機電界発光素子を含み、前記第２画素部は、前記第１ゲート配線が活性化されることによって駆動する第２有機電界発光素子を含む。
【００１０】
前記第１画素部は、前記第１データ配線と前記第１ゲート配線に接続された第１スイッチング素子と、前記第１電源電圧配線と接続され、前記第１有機電界発光素子を駆動させる第１駆動素子及び前記第２ゲート配線と接続され、前記第１スイッチング素子と第１駆動素子を電気的に接続させる第１制御素子を含む。又、前記第１画素部は、前記第１駆動素子と前記第１電源電圧配線と接続された第１ストレージキャパシタを更に含む。
【００１１】
前記第２画素部は、前記第１データ配線と前記第１ゲート配線に接続された第２スイッチング素子、及び前記第２スイッチング素子と前記第２電源電圧配線と接続され第２有機電界発光素子を駆動させる第２駆動素子を含む。又、前記第２画素部は、前記第２駆動素子と第２電源電圧配線と接続された第２ストレージキャパシタを更に含む。
【００１２】
好ましく、前記第２画素部は前記第１ゲート配線と接続され、前記第２スイッチング素子と前記第２駆動素子を電気的に接続させる第２制御素子を更に含む。
【００１３】
より好ましくは、任意のデータ配線と前記任意のデータ配線に隣接する電源電圧配線間の間隔は、大略８０〜１００μｍである。
【００１４】
前記した本発明の他の目的を実現するための他の実施例による表示装置は、表示パネル、ゲート駆動部、及びデータ駆動部を含む。前記表示パネルは、第１及び第２ゲート配線とデータ配線に電気的に接続された第１有機電界発光素子と、前記第１ゲート配線と前記データ配線に電気的に接続された第２有機電界発光素子を含む。前記ゲート駆動部は、複数のゲート配線を活性化させる複数のゲート信号を順次に出力し、前記第１ゲート配線を活性化させる第１ゲート信号が前記第１ゲート配線に出力される前半区間に前記第２ゲート配線を活性化させる第２サブゲート信号を出力する。
【００１５】
前記データ駆動部は、前記前半区間に前記第１有機電界発光素子に該当する第１データ信号を前記データ配線に出力し、前記第１ゲート信号の後半区間には前記第２有機電界発光素子に該当する第２データ信号を前記データ配線に出力する。
【００１６】
好ましくは、前記第１ゲート信号のパルス幅は１Ｈ区間である。
【００１７】
より好ましくは、前記第１ゲート信号は第１パルス及び第２パルスを含み、前記第１及び第２パルスは１Ｈ区間の間に出力される。前記データ駆動部は、前記第１パルス区間の間に前記第１データ信号を出力し、前記第２パルス区間の間に前記第２データ信号を出力する。
【００１８】
前記した本発明の他の目的を実現するための他の実施例による、第１及び第２ゲート配線とデータ配線に電気的に接続された第１有機電界発光素子と、前記第１ゲート配線と前記データ配線に電気的に接続された第２有機電界発光素子を含む表示装置の駆動方法においては、前記第１ゲート配線と第２ゲート配線を活性化させて前記データ配線に伝達された第１データ信号によって前記第１有機電界発光素子を発光させるステップ、及び前記第１ゲート配線は活性化させて前記第２ゲート配線は非活性化させて前記データ配線に伝達された第２データ信号によって前記第２有機電界発光素子を発光させるステップを含む。
【００１９】
前記第１有機電界発光素子を発光させるステップは、前記第１データ信号を前記データ配線に出力するステップ、前記第１ゲート配線に第１ゲート信号を出力するステップ、前記第１ゲート信号の前半区間に前記第２ゲート配線を活性化させる第２サブゲート信号を出力するステップ、及び前記第１及び第２ゲート配線が活性化されることによって前記第１データ信号が前記第１有機電界発光素子に印加されるステップを含む。
【００２０】
前記第２有機電界発光素子を発光させるステップは、前記第２データ信号を前記データ配線に出力するステップ、前記第１ゲート信号の後半区間に前記第２ゲート配線を非活性化させるステップ、及び前記第１ゲート配線は活性化され前記第２ゲート配線は非活性化されることによって前記第２データ信号が前記第２有機電界発光素子に印加されるステップを含む。
【００２１】
好ましく、前記第１有機電界発光素子は、１Ｈ区間の前半区間に発光して、前記第２有機電界発光素子は、前記１Ｈ区間の後半区間に発光する。
【００２２】
このような表示パネル、これを具備した表示装置及び駆動方法によると、互いに隣接した画素部のデータ配線又は電源電圧配線を共有することによって、表示パネルの製造工程時、配線間のショート（短絡）を防止して製品の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して、本発明をより詳細に説明する。
【００２４】
図１は、本発明の実施例による表示パネルの画素部に形成された有機電界駆動素子の等価回路図である。
【００２５】
図１を参照すると、前記画素部は、第１画素部Ｐ１を基準として、隣接した第２画素部Ｐ２と第３画素部Ｐ３を含む。
【００２６】
前記第１画素部Ｐ１と前記第２画素部Ｐ２は、ｍ番目データ配線ＤＬｍを共有し、前記第１画素部Ｐ１と前記第３画素部Ｐ３は、ｋ番目バイアス電圧配線ＶＬｋを共有する。
【００２７】
具体的に、前記第１画素部Ｐ１は、第１スイッチングトランジスタＱＳ１１と第２スイッチングトランジスタＱＳ１２、駆動トランジスタＱＤ１、及びストレージキャパシタＣＳＴ１を含む。前記第１スイッチングトランジスタＱＳ１１は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極、ｍ番目データ配線ＤＬｍと接続されたソース電極、及び前記第２スイッチングトランジスタＱＳ１２と接続されたドレイン電極を含む。
【００２８】
前記第２スイッチングトランジスタＱＳ１２は、ｎ＋１番目ゲート配線ＧＬｎ＋１に接続されたゲート電極、第１スイッチングトランジスタＱＳ１１と接続されたソース電極、及び駆動トランジスタＱＤ１と接続されたドレイン電極を含む。
【００２９】
前記駆動トランジスタＱＤ１は、前記第２スイッチングトランジスタＱＳ１２と接続されたゲート電極、ｋ番目バイアス電圧配線ＶＬｋと接続されたソース電極、及び有機ＥＬ素子ＥＬ１と接続されたドレイン電極を含む。
【００３０】
前記ストレージキャパシタＣＳＴ１は、前記ｋ番目バイアス電圧配線ＶＬｋと接続された第１電極、及び前記第２スイッチングトランジスタＱＳ１２のドレイン電極と前記駆動トランジスタＱＤ１のゲート電極に共通に接続された第２電極を含む。
【００３１】
前記第２画素部Ｐ２は、前記第１画素部Ｐ１と隣接するように形成され、前記第１画素部Ｐ１とｍ番目データ配線ＤＬｍを共有する。前記第２画素部Ｐ２は、第１スイッチングトランジスタＱＳ２１、第２スイッチングトランジスタＱＳ２２、駆動トランジスタＱＤ２、及びストレージキャパシタＣＳＴ２を含む。前記第１スイッチングトランジスタＱＳ２１は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極、ｍ番目データ配線ＤＬｍと接続されたソース電極、及び前記第２スイッチングトランジスタＱＳ２２と接続されたドレイン電極を含む。
【００３２】
前記第２スイッチングトランジスタＱＳ２２は、ｎ番目ゲート配線ＧＬｎに接続されたゲート電極、第１スイッチングトランジスタＱＳ２１と接続されたソース電極、及び前記駆動トランジスタＱＤ２と接続されたドレイン電極を含む。
【００３３】
前記駆動トランジスタＱＤ２は、前記第２スイッチングトランジスタＱＳ２２と接続されたゲート電極、ｋ−１番目バイアス電圧配線ＶＬｋ−１と接続されたソース電極、及び有機ＥＬ素子ＥＬ２と接続されたドレイン電極を含む。
【００３４】
前記ストレージキャパシタＣＳＴ２は、前記ｋ−１番目バイアス電圧配線ＶＬｋ−１と接続された第１電極、及び前記第２スイッチングトランジスタＱＳ２２のドレイン電極と前記駆動トランジスタＱＤ２のゲート電極に共通に接続された第２電極を含む。
【００３５】
前記第３画素部Ｐ３は、前記第１画素部Ｐ１と隣接するように形成され、前記ｋ番目バイアス電圧配線ＶＬｋを共有する。前記第３画素部Ｐ３は、第１スイッチングトランジスタＱＳ３１、第２スイッチングトランジスタＱＳ３２、駆動トランジスタＱＤ３、及びストレージキャパシタＣＳＴ３を含む。前記第１スイッチングトランジスタＱＳ３１は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極、ｍ−１番目データ配線ＤＬｍ−１と接続されたソース電極、及び前記第２スイッチングトランジスタＱＳ３２と接続されたドレイン電極を含む。
【００３６】
前記第２スイッチングトランジスタＱＳ３２は、ｎ番目ゲート配線ＧＬｎに接続されたゲート電極、第１スイッチングトランジスタＱＳ３１と接続されたソース電極、及び駆動トランジスタＱＤ３と接続されたドレイン電極を含む。
【００３７】
前記駆動トランジスタＱＤ３は、前記第２スイッチングトランジスタＱＳ３２と接続されたゲート電極、ｋ番目バイアス電圧配線ＶＬｋと接続されたソース電極、及び有機ＥＬ素子ＥＬ３と接続されたドレイン電極を含む。
【００３８】
前記ストレージキャパシタＣＳＴ３は、前記ｋ番目バイアス電圧配線ＶＬｋと接続された第１電極、及び前記第２スイッチングトランジスタＱＳ３２のドレイン電極と前記駆動トランジスタＱＤ３のゲート電極に共通に接続された第２電極を含む。
【００３９】
前記第１画素部Ｐ１乃至第３画素部Ｐ３に形成された有機電界駆動素子の駆動は、以下、第１画素部Ｐ１に形成された有機電界駆動素子を例として説明する。
【００４０】
前記ｎ＋１番目ゲート配線ＧＬｎ＋１にｎ＋１番目ゲートパルスが同時に印加されると、前記第２スイッチングトランジスタＱＳ１２がターンオンされる。一方、前記ｎ＋１番目ゲートパルスが印加される時、ｎ番目ゲート配線ＧＬｎにｎ番目ゲートパルスが印加され、前記第１スイッチングトランジスタＱＳ１１をターンオンさせる。これによって、前記第２スイッチングトランジスタＱＳ１２を通じて電気的に接続された前記第１スイッチングトランジスタＱＳ１１に印加されたデータ電圧は、前記駆動トランジスタＱＤ１に印加される。前記駆動トランジスタＱＤ１に印加された前記データ電圧は、前記有機ＥＬ素子ＥＬ１に印加される。これによって、前記有機ＥＬ素子ＥＬ１は、前記データ電圧に対応する所定の明るさに発光する。前記ストレージキャパシタＣＳＴ１は、前記データ電圧によって充電された充電電圧を一つのフレーム区間の間に維持する。
【００４１】
図２は、図１に図示された表示パネルの平面図である。
【００４２】
図２を参照すると、前記表示パネルは、前記第１画素部Ｐ１に隣接して、ｋ番目バイアス電圧配線ＶＬｋを共有する第３画素部Ｐ３を含む。前記ｋ番目バイアス電圧配線ＶＬｋと隣接したｍ番目（又は、ｍ−１番目）データ配線ＤＬｍ間の間隔は、大略８０〜１００μｍ程度である。これによって、表示パネル製造工程の時、配線間のショート（短絡）の発生を防止する。
【００４３】
前記第１画素部Ｐ１は、第１スイッチングトランジスタＱＳ１１、第２スイッチングトランジスタＱＳ１２、駆動トランジスタＱＤ１、及びストレージキャパシタＣＳＴ１を含む。前記第１スイッチングトランジスタＱＳ１１は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極１１１とｍ番目データ配線ＤＬｍと接続されたソース電極１１２と、前記第２スイッチングトランジスタＱＳ１２のソース電極１２２と接続されたドレイン電極１１３を含む。
【００４４】
前記第２スイッチングトランジスタＱＳ１２は、ｎ＋１番目ゲート配線ＧＬｎ＋１に接続されたゲート電極１２１、第１スイッチングトランジスタＱＳ１１のドレイン電極１１３に接続されたソース電極１２２、及び駆動トランジスタＱＤ１のゲート電極１３１に接続されたドレイン電極１２３を含む。
【００４５】
前記駆動トランジスタＱＤ１は、前記第２スイッチングトランジスタＱＳ１２と接続されたゲート電極１２１、ｋ番目バイアス電圧配線ＶＬｋと接続されたソース電極、及び画素電極１５１と接続されたドレイン電極１２３を含む。前記画素電極１５１上にはＥＬ層１６１が形成され、前記ＥＬ層１６１上には対向電極（図示せず）が形成される。
【００４６】
前記ストレージキャパシタＣＳＴ１は、前記ｋ番目バイアス電圧配線ＶＬｋと前記第２スイッチングトランジスタＱＳ１２及び前記駆動トランジスタＱＤ１と電気的に接続される。
【００４７】
前記第３画素部Ｐ３は、第１スイッチングトランジスタＱＳ３１、第２スイッチングトランジスタＱＳ３２、駆動トランジスタＱＶ３、及びストレージキャパシタＣＳＴ３を含む。前記第１スイッチングトランジスタＱＳ３１は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極１７１、ｍ＋１番目データ配線ＤＬｍ＋１と接続されたソース電極１７２、及び前記第２スイッチングトランジスタＱＳ３２のソース電極１８２と接続されたドレイン電極１７３を含む。
【００４８】
前記第２スイッチングトランジスタＱＳ３２は、ｎ番目ゲート配線ＧＬｎに接続されたゲート電極１８１、第１スイッチングトランジスタＱＳ３１のドレイン電極１７３と接続されたソース電極１８２、及び駆動トランジスタＱＶ３のゲート電極１９１と接続されたドレイン電極１８３を含む。
【００４９】
前記駆動トランジスタＱＶ３は、前記第２スイッチングトランジスタＱＳ３２のドレイン電極１８３と接続されたゲート電極１９１、ｋ番目バイアス電圧配線ＶＬｋと接続されたソース電極１９２、及び画素電極１５３と接続されたドレイン電極１９３を含む。前記画素電極１５３上にはＥＬ層１６３が形成され、前記ＥＬ層１６３上には対向電極（図示せず）が形成される。
【００５０】
前記ストレージキャパシタＣＳＴ３は、前記ｋ番目バイアス電圧配線ＶＬｋと前記第２スイッチングトランジスタＱＳ３２及び前記駆動トランジスタＱＳ３２と電気的に接続される。
【００５１】
図３は、図２に図示された表示パネルを３−３ラインに沿って切断した断面図である。
【００５２】
図２及び図３を参照すると、表示パネルは、第１画素部Ｐ１、及び前記第１画素部Ｐ１とｋ番目バイアス電圧配線ＶＬｋを共有する第３画素部Ｐ３を含む。以下では、前記第１画素部Ｐ１を例として前記表示パネルの断面図を説明する。
【００５３】
基板１０１上にゲート金属を蒸着してパターニングして、ゲート金属パターンを形成する。前記ゲート金属パターンは、トランジスタＱＳ１１、ＱＳ１２、ＱＤ１のゲート電極１１１、１２１、１３１、ｎ番目ゲート配線ＧＬｎ、及び前記ゲート電極１２１とｎ＋１番目ゲート配線ＧＬｎ＋１を接続する接続配線１２１’を含む。
【００５４】
前記ゲートパターンが形成された前記基板１０１上に、ゲート絶縁層１０２を形成する。前記ゲート絶縁層１０２は、前記ゲート金属パターンと前記ゲート金属パターン上に形成される任意の層を電気的に絶縁させる。
【００５５】
前記ゲート絶縁層１０２上に、前記トランジスタＱＳ１１、ＱＳ１２、ＱＤ１のチャンネル層を形成する。
【００５６】
前記ゲート絶縁層１０２上に、ソース−ドレイン金属層を蒸着してパターニングして、ソース−ドレイン金属パターンを形成する。
【００５７】
前記ソース−ドレイン金属パターンは、前記トランジスタのソース及びドレイン電極１１２、１１３、１２２、１２３、１３２、１３３と、ｍ番目データ配線ＤＬｍを含む。
【００５８】
前記ソース−ドレイン金属パターンが形成された基板１０１上に、パッシベーション層１０３を形成する。前記パッシベーション層１０３上に層間絶縁層１０４を形成する。前記層間絶縁層１０３は、好ましく、ポリイミド膜、ポリアミド膜、アクリル膜、ＢＣＢ（ベンゾサイクロブタジエン）膜のような有機樹脂膜である。このような有機樹脂膜は、非常に平坦な表面を形成するのが容易で、比誘電率が非常に低いという長所を有する。
【００５９】
前記パッシベーション層１０３及び層間絶縁層１０４を部分的に除去してコンタクトホール１０６ａ、１０６ｂ、１０６ｃを形成する。
【００６０】
前記コンタクトホール１０６ａ、１０６ｂ、１０６ｃが形成された基板１０１上に、ＩＴＯのような導電性酸化物からなる画素電極層を蒸着及びパターニングして、画素電極パターンを形成する。
【００６１】
前記画素電極パターンは、前記第１画素部Ｐ１に形成された画素電極１５１、及び接触部１５３を含む。具体的に、前記画素電極１５１は、前記コンタクトホール１０６ａを通じて前記駆動トランジスタＱＤ１のドレイン電極１３３と前記画素電極１５１を電気的に接続する。前記接触部１５３は、前記コンタクトホール１０６ｂ、１０６ｃを通じて前記第２スイッチングトランジスタＱＳ１２のドレイン電極１２３と駆動トランジスタＱＤ１のゲート電極１３１を電気的に接続する。
【００６２】
前記画素電極パターンが形成された基板１０１上に発光領域を定義する隔壁１０５が形成され、前記隔壁１０５が形成されない領域を主としてＥＬ層１６１が形成され、前記ＥＬ層１６１の上、及び隔壁１０５上には対向電極層１０７が形成され、前記対向電極層１０７上には保護層１０８が形成される。
【００６３】
ここで、ＥＬ層１６１は積層構造で形成される時、より良い発光効率を得ることができる。通常に、前記ＥＬ層１６１は、画素電極１５１上に正孔注入層、正孔輸送層、発光層、及び電子輸送層を順次に形成することによって形成される。その代わりに、前記ＥＬ層１６１は、正孔輸送層、発光層、及び電子輸送層がこのような順次に形成された積層構造、又は正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層がこのような順次に形成された積層構造を取っても良い。
【００６４】
仮に、本発明による有機電界発光表示装置が独立発光とボトム発光方式を有する場合には、前記ＥＬ層１６１はＲ、Ｇ、Ｂのうち、いずれか一つの光を発光する有機発光層であり、前記対向電極層１０７は金属電極であることが好ましい。前記画素電極１５１がアノード（又は、正極性）役割を行うと、前記対向電極層１０７はカソード（又は、負極性）役割を行い、前記画素電極１５１がカソード役割を行うと、前記対向電極層１０７はアノード役割を行う。
【００６５】
又、独立発光とトップ発光方式を有する場合には、前記ＥＬ層１６１はＲ、Ｇ、Ｂのうち、いずれか一つの光を発光する有機発光層であり、前記対向電極層１０７は、ＩＴＯのような透明電極であることが好ましい。
【００６６】
又、カラーフィルターとボトム発光方式を有する場合には、前記パッシベーション層１０３と前記層間絶縁層１０４との間には、レッド（Ｒ）、グリーン（Ｇ）、及びブルー（Ｂ）のうち、いずれか一つのカラーフィルターが更に具備され、前記対向電極層１０７は金属電極であることが好ましい。
【００６７】
又、カラーフィルターとトップ発光方式を有する場合には、前記パッシベーション層１０３と前記層間絶縁層１０４との間には、Ｒ、Ｇ、Ｂのうち、いずれか一つのカラーフィルターが更に具備され、前記対向電極層１０７は、ＩＴＯのような透明電極であることが好ましい。
【００６８】
図４は、本発明の他の実施例による画素部に形成された有機電界駆動素子の等価回路図である。
【００６９】
図４を参照すると、前記画素部は第１画素部Ｐ１を基準として、隣接した第２画素部Ｐ２と第３画素部Ｐ３を含む。前記第１画素部Ｐ１と前記第２画素部Ｐ２はデータ配線ＤＬｍを共有して、前記第１画素部Ｐ１と前記第３画素部Ｐ３はバイアス電圧配線ＶＬｋを共有する。
【００７０】
具体的に、前記第１画素部Ｐ１は、第１スイッチングトランジスタＱＳ１１、第２スイッチングトランジスタＱＳ１２、駆動トランジスタＱＤ１、及びストレージキャパシタＣＳＴ１を含む。前記第１スイッチングトランジスタＱＳ１１は、ｎ番目ゲート配線と接続されたゲート電極、ｍ番目データ配線ＤＬｍと接続されたソース電極、及び前記第２スイッチングトランジスタＱＳ１２と接続されたドレイン電極を含む。
【００７１】
前記第２スイッチングトランジスタＱＳ１２は、ｎ＋１番目ゲート配線ＧＬｎ＋１に接続されたゲート電極、第１スイッチングトランジスタＱＳ１１と接続されたソース電極、及びストレージキャパシタＣＳＴ１と接続されたドレイン電極を含む。
【００７２】
前記駆動トランジスタＱＤ１は、前記第２スイッチングトランジスタＱＳ１２と接続されたゲート電極、ｋ番目バイアス電圧配線ＶＬｋと接続されたソース電極、及び有機ＥＬ素子ＥＬ１と接続されたドレイン電極を含む。
【００７３】
前記ストレージキャパシタＣＳＴ１は、前記ｋ番目バイアス電圧配線ＶＬｋと接続された第１電極、及び前記第２スイッチングトランジスタＱＳ１２のドレイン電極と前記駆動トランジスタＱＤ１のゲート電極に共通に接続された第２電極を含む。
【００７４】
前記第２画素部Ｐ２は、前記第１画素部Ｐ１と隣接するように形成され、前記第１画素部Ｐ１とｍ番目データ配線ＤＬｍを共有する。前記第２画素部Ｐ２は、スイッチングトランジスタＱＳ２、駆動トランジスタＱＤ２、及びストレージキャパシタＣＳＴ２を含む。前記スイッチングトランジスタＱＳ２は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極、ｍ番目データ配線ＤＬｍと接続されたソース電極、及び前記駆動トランジスタＱＤ２とストレージキャパシタＣＳＴ２に共通に接続されたドレイン電極を含む。
【００７５】
前記ストレージキャパシタＣＳＴ２は、前記ｋ＋１番目バイアス電圧配線ＶＬｋ＋１と接続された第１電極、及び前記スイッチングトランジスタＱＳ２及び前記駆動トランジスタＱＤ２と共通に接続された第２電極を含む。
【００７６】
前記第３画素部Ｐ３は、前記第１画素部Ｐ１と隣接するように形成され、前記ｋ番目バイアス電圧配線ＶＬｋを共有する。前記第３画素部Ｐ３は、スイッチングトランジスタＱＳ３、駆動トランジスタＱＤ３、及びストレージキャパシタＣＳＴ３を含む。前記スイッチングトランジスタＱＳ３は、ｎ番目ゲート配線ＧＬｎと接続されたゲート電極、ｍ−１番目データ配線ＤＬｍ−１と接続されたソース電極、及び前記駆動トランジスタＱＤ３とストレージキャパシタＣＳＴ３に共通に接続されたドレイン電極を含む。
【００７７】
前記ストレージキャパシタＣＳＴ３は、前記ｋ番目バイアス電圧配線ＶＬｋと接続された第１電極、及び前記スイッチングトランジスタＱＳ３及び前記駆動トランジスタＱＤ３と共通に接続された第２電極を含む。
【００７８】
前記画素部に形成された有機電界駆動素子の駆動は、前記図２に説明されたものと同じなので、重複説明は省略する。
【００７９】
以上の図面では、トランジスタがＮチャンネルであることを示しているが、前記トランジスタは前記Ｐチャンネルトランジスタでも良い。
【００８０】
図５及び図６は、本発明の実施例による隣接した画素部の駆動方式についての一例の波形図である。
【００８１】
図２乃至図６を参照すると、一つのゲート信号はサブパルスＳＧとメインパルスＭＧを有する。前記サブパルスＳＧは、以前ゲート信号のメインパルスＭＧと同じタイミング区間を有し、好ましくは、前記メインパルスＭＰの前半区間と同じタイミング区間を有する。
【００８２】
ｎ番目ゲート配線ＧＬｎに第ｎゲート信号Ｇｎが印加される。前記第ｎゲート信号ＧｎのメインパルスＭＧｎの前半区間Ｔ１が印加される間、ｎ＋１番目ゲート配線ＧＬｎ＋１には第ｎ＋１ゲート信号Ｇｎ＋１のサブパルスＳＧｎ＋１が印加される。
【００８３】
これによって、前記Ｔ１区間の間には前記ｎ＋１番目ゲート配線Ｇｎ＋１と電気的に接続された前記第１画素部Ｐ１の前記第２スイッチングトランジスタＱＳ１２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加されたデータ信号によって前記第１画素部Ｐ１が駆動される。又、前記Ｔ１区間の間には前記ｎ番目ゲート配線Ｇｎと電気的に接続された前記第２画素部Ｐ２の前記第２スイッチングトランジスタＱＳ２２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加されたデータ信号によって前記第２画素部Ｐ２が駆動される。
【００８４】
以後、前記第ｎゲート信号ＧｎのメインパルスＭＧｎ後半区間Ｔ２には、前記第ｎ＋１ゲート信号Ｇｎ＋１がロー状態なので、前記ｎ番目ゲート配線ＧＬｎと電気的に第２スイッチングトランジスタＱＳ２２を有する前記第２画素部Ｐ２のみ駆動される。即ち、前記Ｔ２区間の間には前記ｎ番目ゲート配線Ｇｎと電気的に接続された前記第２画素部Ｐ２の前記第２スイッチングトランジスタＱＳ２２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加されたデータ信号によって前記第２画素部Ｐ２が駆動される。
【００８５】
このような方式で、前記ｍ番目データ配線を共有する隣接した第１及び第２画素部Ｐ１、Ｐ２の有機電界発光素子は駆動される。
【００８６】
図７及び図８は、本発明の実施例による隣接した画素部の駆動方式についての他の例の波形図である。
【００８７】
図１、図２、図７、及び図８を参照すると、一つのゲート信号はサブパルスＳＧと第１及び第２メインパルスＭＧ１、ＭＧ２を有する。前記サブパルスＳＧは、以前ゲート信号の第１メインパルスＭＧ１と同じタイミング区間を有する。前記第１メインパルスＭＧ１と前記第２メインパルスＭＧ２との間には、ゲート動作イネーブル信号ＧＯＥによる一定幅のロー区間ＧＯＵを含む。
【００８８】
前記ｎ番目ゲート配線ＧＬｎに第ｎゲート信号Ｇｎが印加される。前記第ｎゲート信号Ｇｎの第１メインパルスＭＧ１ｎが印加されるＴ１区間の間、ｎ＋１番目ゲート配線ＧＬｎ＋１には第ｎ＋１ゲート信号Ｇｎ＋１がサブパルスＳＧｎ＋１が印加される。
【００８９】
これによって、前記Ｔ１区間の間には、前記ｎ＋１番目ゲート配線Ｇｎ＋１と電気的に接続された前記第１画素部Ｐ１の前記第２スイッチングトランジスタＱＳ１２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加された第１データ信号によって前記第１画素部Ｐ１が駆動される。又、前記Ｔ１区間の間には、前記ｎ番目ゲート配線Ｇｎと電気的に接続された前記第２画素部Ｐ２の前記第２スイッチングトランジスタＱＳ２２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加された第１データ信号によって前記第２画素部Ｐ２が駆動される。
【００９０】
その後、前記第ｎゲート信号Ｇｎの第２メインパルスＭＧ２（ｎ＋１）が印加されるＴ２区間には、前記第ｎ＋１ゲート信号Ｇｎ＋１がロー状態なので、前記ｎ番目ゲート配線ＧＬｎと電気的に第２スイッチングトランジスタＱＳ２２を有する前記第２画素部Ｐ２のみが駆動される。即ち、前記Ｔ２区間の間には前記ｎ番目ゲート配線Ｇｎと電気的に接続された前記第２画素部Ｐ２の前記第２スイッチングトランジスタＱＳ２２がターンオンされ、前記ｍ番目データ配線ＤＬｍから印加された第２データ信号によって前記第２画素部Ｐ２が駆動される。
【００９１】
このように前記ｍ番目データ配線を共有する隣接した第１及び第２画素部Ｐ１、Ｐ２は、前記Ｔ１区間には前記第１画素部Ｐ１が駆動して、前記Ｔ２区間には第２画素部Ｐ２が駆動する。
【００９２】
図９は、本発明の他の実施例による表示装置の概略ブロック図である。
【００９３】
図９を参照すると、前記表示装置はタイミング制御部２１０、電源供給部２３０、データ駆動部２５０、ゲート駆動部２７０、及び有機電界発光パネル（以下、ＯＬＥＤパネル）２９０を含む。
【００９４】
前記タイミング制御部２１０は、外部のグラフィックコントローラ（図示せず）から原始制御信号２０２と原始データ信号２０４が入力される。前記タイミング制御部２１０は、前記原始制御信号２０２に基づいて、第１乃至第３制御信号２１２、２１４、２１６を生成して出力する。
【００９５】
前記第１制御信号２１２は、前記電源供給部２３０に入力され前記電源供給部２３０の駆動を制御して、前記第２制御信号２１４は前記データ駆動部２５０に入力され前記データ駆動部２５０の駆動を制御して、前記第３制御信号２１６は前記ゲート駆動部２７０に入力され前記ゲート駆動部２７０の駆動を制御する。
【００９６】
前記タイミング制御部２１０は、前記原始データ信号２０４を信号処理して前記データ駆動部２５０に第１データ信号２１８を出力する。
【００９７】
前記電源供給部２３０は、外部から提供される電源電圧２０６を利用して前記表示装置を駆動するための第１乃至第３駆動電圧２３２、２３４、２３６を生成する。前記第１駆動電圧２３２は、前記データ駆動部２５０の駆動のための基準諧調電圧（Ｖｒｅｆ）２３２を含む。前記第２駆動電圧２３４は、前記ゲート駆動部２７０の駆動のためのゲート電圧（Ｖｏｎ、Ｖｏｆｆ）２３４を含む。前記第３駆動電圧２３６は、前記ＯＬＥＤパネル２９０を駆動するための電源電圧Ｖｓｓ及びバイアス電圧Ｖｄｄを含む。
【００９８】
前記データ駆動部２５０は、前記タイミング制御部２１０から提供された第１データ信号２１８を前記基準諧調電圧Ｖｒｅｆに基づいて、アナログ形態の第２データ信号（Ｄ１、．．．、ＤＭ）に変換して出力する。前記データ駆動部２５０の出力端の個数は、前記ＯＬＥＤパネル２９０に形成されたデータ配線の個数に対応する。
【００９９】
前記ＯＬＥＤパネル２９０の隣接した２つの画素部は一つのデータ配線を共有して、これによって前記データ駆動部２５０は１Ｈ区間の間、前記第２データ信号を２回出力する。例えば、前記１Ｈ区間の前半区間には、奇数番目画素部に対応する第２データ信号を出力し、後半区間には偶数番目画素部に対応する第２データ信号を出力する。
【０１００】
前記ゲート駆動部２７０は、前記タイミング制御部２１０から提供された第３制御信号２１６に基づいてゲート信号（Ｇ１、．．．、ＧＮ）を生成する。前記ゲート信号（Ｇ１、．．．、ＧＮ）は、前記ＯＬＥＤパネル２９０の画素構造に対応して変更されたパルスを有する。即ち、前記ゲート駆動部２７０は、図５、図６、図７、及び図８に図示されたようなゲート信号を出力する。
【０１０１】
前記ＯＬＥＤパネル２９０は、本発明による新しい画素構造を有する。隣接した第１画素部Ｐ１と第２画素部Ｐ２は、一つのデータ配線ＤＬｍを共有する。図示されていないが、前記ＯＬＥＤパネル２９０は前記第１画素部Ｐ１に隣接し、一つのバイアス電圧配線ＶＬｋ−１を共有する第３画素部Ｐ３を含む。
【０１０２】
前記第１画素部Ｐ１は第１スイッチングトランジスタＱＳ１１と次ぎゲート配線Ｇｎ＋１と電気的に接続された第２スイッチングトランジスタＱＳ１２と、駆動トランジスタＱＤ１及びストレージキャパシタＣＳＴ１を含む。前記第２画素部Ｐ２は、第１スイッチングトランジスタＱＳ２と駆動トランジスタＱＤ２及びストレージキャパシタＣＳＴ２を含む。
【０１０３】
図１０（ａ）乃至図１０（ｄ）は、図９に図示された表示装置の一例の駆動方法を説明するためのタイミング図である。
【０１０４】
図９及び図１０（ａ）乃至図１０（ｄ）を参照すると、前記タイミング制御部２１０は、データイネーブル信号ＤＥに基づいて、前記データ駆動部２５０に第１データ信号を出力する。図１０（ａ）に示すように、前記データ駆動部２５０は、前記第１データ信号をアナログ形態の第２データ信号に変換して前記ＯＬＥＤパネル２９０のデータ配線に出力する。
【０１０５】
図１０（ｂ）に示すように、データ駆動部２５０は、１Ｈ区間の間に第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１と第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ２をＤＡＴＡ_０として出力する。前記第１画素部Ｐ１及び第２画素部Ｐ２は、一つのデータ配線を共有する画素部であって、１Ｈ区間の前半区間の間には、第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１を出力して、１Ｈ区間の後半区間の間には第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ１を出力する。
【０１０６】
図１０（ｃ）及び図１０（ｄ）は、前記データ駆動部２５０の駆動に対応してゲート駆動部２７０から出力されるゲート信号に対する波形図である。
【０１０７】
図１０（ｃ）及び図１０（ｄ）を参照すると、一番目ゲート信号Ｇ１の前半区間Ｔ１には、二番目ゲート信号Ｇ２が同時に出力される。これに、前記前半区間Ｔ１の間、一番目ゲート配線ＧＬ１と二番目ゲート配線ＧＬ２は同時に活性化され、この際、データ駆動部２５０は、一番目水平ラインの第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１を出力する。これによって、前半区間Ｔ１の間、一番目水平ラインの第１及び第２画素部Ｐ１、Ｐ２、即ち、一番目水平ラインの画素部が全部駆動する。
【０１０８】
以後、一番目ゲート信号Ｇ１の後半区間Ｔ２には、一番目ゲート信号Ｇ１はハイ状態で、二番目ゲート信号Ｇ２はロー状態になるので、一番目ゲート配線ＧＬ１は活性化される反面、二番目ゲート配線ＧＬ２は非活性化される。
【０１０９】
この際、データ駆動部２５０は、一番目水平ラインの第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ２を出力する。これによって、後半区間Ｔ２の間、一番目水平ラインの第１画素部Ｐ１は駆動しなく、第２画素部Ｐ２のみが駆動する。
【０１１０】
このような方式で前記ＯＬＥＤパネル２９０には、ゲート駆動部２７０から出力されるゲート信号に基づいて、前記データ駆動部２５０から出力されるデータ信号が表示される。
【０１１１】
図１１（ａ）乃至図１１（e）は、図９に図示された表示装置の他の例の駆動方法を説明するためのタイミング図である。
【０１１２】
図９及び図１１（ａ）乃至図１１（e）を参照すると、前記タイミング制御部２１０は、データイネーブル信号ＤＥに基づいて前記データ駆動部２５０に第１データ信号を出力する。図１１（ａ）に示すように、前記データ駆動部２５０は、前記第１データ信号をアナログ形態の第２データ信号に変換して、前記ＯＬＥＤパネル２９０のデータ配線に出力する。
【０１１３】
図１１（ｂ）に示すように、前記データ駆動部２５０は、１Ｈ区間の間に第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１と第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ２を出力する。前記第１画素部Ｐ１及び第２画素部Ｐ２は、一つのデータ配線を共有する画素部であって、１Ｈ区間の前半区間の間には第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１を出力して、１Ｈ区間の後半区間の間には、第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ１を出力する。
【０１１４】
図１１（ｃ）に示すように、前記タイミング制御部２１０は、ゲートイネーブル信号ＯＥを前記ゲート駆動部２７０に提供する。前記ゲート駆動部２７０は、前記ゲートイネーブル信号ＯＥに基づいて、図１１（ｄ）及び図１１（e）に示すように、ゲート信号Ｇ１、Ｇ２を出力する。前記ゲートイネーブル信号ＯＥがハイ状態であれば、前記ゲート信号はロー状態で、前記ゲートイネーブル信号ＯＥがロー状態であれば、前記ゲート信号はハイ状態に出力される。
【０１１５】
図１１（ｄ）及び図１１（e）を参照すると、一番目ゲート信号Ｇ１の初期パルス区間Ｔ１’には、二番目ゲート信号Ｇ２が同時に出力される。前記初期パルス区間Ｔ１’の間、一番目ゲート配線ＧＬ１と二番目ゲート配線ＧＬ２は全部活性化され、この際、データ駆動部２５０は、一番目水平ラインの第１画素部Ｐ１に対応する第２データ信号１Ｌ_Ｐ１を出力する。これによって、初期パルス区間Ｔ１’の間、一番目水平ラインの第１及び第２画素部Ｐ１、Ｐ２は全部駆動する。
【０１１６】
その後、一番目ゲート信号Ｇ１の後期パルス区間Ｔ２’には、一番目ゲート信号Ｇ１はハイ状態で、二番目ゲート信号Ｇ２はロー状態になるので、一番目ゲート配線ＧＬ１は活性化される反面、二番目ゲート配線ＧＬ２は非活性化される。
【０１１７】
この際、データ駆動部２５０は、一番目水平ラインの第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ２を出力する。これによって、後期パルス区間Ｔ２’の間、一番目水平ラインの第１画素部Ｐ１は駆動されず、第２画素部Ｐ２のみが駆動される。前記ゲート信号Ｇ１がゲートイネーブル信号ＯＥによって初期パルスと後期パルスに区分されることによって、前記第２画素部Ｐ２に対応する第２データ信号１Ｌ_Ｐ２が前記第１画素部Ｐ１に印加されることを防止する。
【０１１８】
このような方式で前記ＯＬＥＤパネル２９０は、ゲート駆動部２７０から出力されるゲート信号に基づいて前記データ駆動部２５０から出力されるデータ信号を表示する。
【産業上の利用可能性】
【０１１９】
以上で説明したように、本発明によると、２つの画素部がデータ配線又はバイアス電圧配線を共有することによって、任意のデータ配線と隣接するバイアス電圧配線間の間隔を広く形成することができる。
【０１２０】
これによって、表示パネルの製造工程時に発生可能な配線間のショート（短絡）現象を防止して、製品の品質を向上させることができる。
【０１２１】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施例による表示パネルに形成された有機電界駆動素子の等価回路図である。
【図２】図１に図示された表示パネルの平面図である。
【図３】図２に図示された表示パネルを３−３ラインに沿って切断した断面図である。
【図４】本発明の他の実施例による表示パネルに形成された有機電界駆動素子の等価回路図である。
【図５】本発明の実施例による表示パネルの駆動方式についての一例の波形図である。
【図６】本発明の実施例による表示パネルの駆動方式についての一例の波形図である。
【図７】本発明の実施例による表示パネルの駆動方式についての他の例の波形図である。
【図８】本発明の実施例による表示パネルの駆動方式についての他の例の波形図である。
【図９】本発明の他の実施例による表示装置の概略ブロック図である。
【図１０】図９に図示された表示装置の一例の駆動方法を説明するためのタイミング図である。
【図１１】図９に図示された表示装置の他の例の駆動方法を説明するためのタイミング図である。
【符号の説明】
【０１２３】
Ｐ１    第１画素部
Ｐ２    第２画素部
ＱＳ１１、ＱＳ２１、ＱＳ３１    第１スイッチングトランジスタ
ＱＳ１２、ＱＳ２２、ＱＳ３２    第２スイッチングトランジスタ
ＱＤ１、ＱＤ２、ＱＤ３    駆動トランジスタ
ＣＳＴ１、ＣＳＴ２、ＣＳＴ３    ストレージキャパシタ
２１０    タイミング制御部
２３０    電源供給部
２５０    データ駆動部
２７０    ゲート駆動部
２９０    有機電界発光（ＯＬＥＤ）パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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