(57)【要約】【課題】発光素子に駆動電流を供給するドライバー素子の閾値電圧のバラツキを効果的に補償する。【解決手段】正電源線１７の電圧を負電源線１８の電圧より低くし、第１スイッチング素子１１をオフし、第２スイッチング素子２０をオンすることで、信号線１５を切り離した状態で、ドライバー素子１２のドレインゲート間を負電源線１８に接続し、静電容量１３にドライバー素子１２の閾値電圧Ｖｔを充電する。つぎに、第２スイッチング素子２０をオフし、信号線１５にデータ電圧が供給されている状態で第１スイッチング素子１１をオンし、ドライバー素子１２のゲート電圧にデータ電圧を加算する。そして、正電源線１７の電圧を通常の電源電圧に設定することでドライバー素子１２にゲート・ソース間電圧に応じた駆動電流を流し、発光素子１４をこの駆動電流で発光させる。【選択図】図１
2006259374.tif 000002
【特許請求の範囲】
【請求項１】
発光輝度に対応する電圧を書き込むデータ書き込み手段と、
前記データ書き込み手段によって書き込まれた電圧に応じて駆動電流を制御する電流値制御手段と、
前記電流値制御手段によって制御された駆動電流の供給を受け発光する発光手段と、
前記データ書き込み手段によって書き込まれた電圧をその電圧書き込み前に書き込まれていたデータ電圧とは無関係の状態にするための電源線制御手段と、
を備え、マトリクス状に配置された画素毎の発光を制御して表示を行うアクティブマトリックス型の表示装置において、
前記データ書き込み手段は、
発光輝度に対応したデータ電圧を供給する信号線と、
前記信号線に画素毎のデータ電圧を供給する信号線駆動回路と、
前記信号線のデータ電圧の画素内への取り込みを制御する第１スイッチング素子と、
前記第１スイッチング素子を制御する走査線と、
前記走査線を制御する走査線駆動回路と、
を備え、
前記電流値制御手段は、
前記第１スイッチング素子により取り込まれたデータ電圧に応じた駆動電流を流すドライバー素子と、
前記ドライバー素子のゲート電極とドレイン電極間の閾値電圧を検出し、前記ドライバー素子のドレイン電極に前記閾値電圧に応じた電圧を設定する第２スイッチング素子と、
前記ドライバー素子のゲート電極とドレイン電極との間に設けられ、ドライバー素子の閾値電圧と前記データ電圧に応じた電圧を保持する静電容量と、
前記第２スイッチング素子を制御するリセット線と、
参照電圧を前記第２スイッチング素子を通して前記ドライバー素子のゲート電極に供給するための参照電源線と、
を備え、
前記発光手段は、
前記ドライバー素子のドレイン電極に接続された発光素子と、
を備え、
前記電源線制御手段は、
前記発光素子に駆動電流を供給する一対の電源線と、
前記一対の電源線の電位を、発光素子に逆バイアスを掛ける電位と、前記発光素子に電流を流す電位に切り替える電源供給回路と、
を備えたことを特徴とする表示装置。
【請求項２】
前記一対の電源線は、正電源線と負電源線とからなり、前記電源線制御手段は正電源線または負電源線のいずれか一方の電位を切り替えることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドライバー素子はｎ型であり、ドレイン電極が前記発光素子に接続され、ソース電極が前記負電源線に接続されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記参照電源線は、前記負電源線と接続されていることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記ドライバー素子はｐ型であり、ドレイン電極が前記発光素子に接続され、ソース電極が前記正電源線に接続されていることを特徴とする請求項２に記載の表示装置。
【請求項６】
前記参照電源線は、前記正電源線と接続されていることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記データ書き込み手段によって行われる前記画素電圧書き込み、前記電流値制御手段によって行われる前記閾値電圧検出は、前記走査線毎の順次走査によって行われることを特徴とする請求項１〜６のいずれか１つに記載の表示装置。
【請求項８】
前記静電容量に保持される電圧は、前記ドライバー素子の駆動閾値電圧に電流値制御電圧を加えたものであることを特徴とする請求項１〜７のいずれか１つに記載の表示装置。
【請求項９】
前記駆動閾値電圧は前記ドライバー素子のゲート電極とドレイン電極との間における駆動閾値電圧であることを特徴とする請求項１〜８のいずれか１つに記載の表示装置。
【請求項１０】
前記スイッチング素子および前記ドライバー素子は電界効果トランジスタであることを特徴とする請求項１〜９のいずれか１つに記載の表示装置。
【請求項１１】
前記電界効果トランジスタは薄膜トランジスタであることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記発光素子は有機ＥＬであることを特徴とする請求項１〜１１のいずれか１つに記載の表示装置。
【請求項１３】
駆動電流に応じて発光する発光素子と、
この発光素子に直列接続され、発光素子の駆動電流を制御するドライバー素子と、
これら発光素子と、ドライバー素子との直列接続の両端側にそれぞれ接続された正電源線および負電源線と、
前記ドライバー素子のドレイン電極とゲート電極の間に接続される静電容量と、
前記ドライバー素子のゲート電極をデータ電圧が供給される信号線に接続する第１スイッチング素子と、
前記ドライバー素子のゲート電極を一定の参照電圧が供給されている参照電源線に接続する第２スイッチング素子と、
を含み、
前記正電源線の正電圧または負電源線の負電圧を変更して、正電源線の電圧を負電源線の電圧より低い電圧として前記発光素子に逆バイアスを掛け、この状態で前記第１スイッチング素子をオフ、第２スイッチ部素子をオンして、前記ドライバー素子のドレイン電極とゲート電極の間にドライバー素子の閾値電圧に応じた電圧を発生させて、前記静電容量を充電し、
つぎに、第２スイッチ素子をオフして、第１スイッチング素子をオンすることで、ドライバー素子のゲート電極にデータ電圧を重畳して前記静電容量を充電し、
その後、前記正電源線および負電源線の電圧をそれぞれ正電圧および負電圧に戻すことで、ドライバー素子によって制御された駆動電流を発光素子に供給することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを用いてエレクトロルミネッセンス（ＥＬ）素子などの電流駆動型発光素子を駆動するアクティブ型の有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。なお、有機ＥＬ表示装置に用いられる有機ＥＬ発光素子は、各発光素子の輝度が流れる電流値により制御される点で、液晶セルが電圧により制御される液晶表示装置等とは異なっている。
【０００３】
図９に、従来技術に別のアクティブマトリクス方式の有機ＥＬ表示装置における画素回路を示す。かかる従来技術における画素回路は、カソード側が負電源線２０９に接続された有機ＥＬ発光素子２０４と、ソース電極が有機ＥＬ発光素子２０４のアノード電極に接続されたドライバー素子２０２と、ドレイン電極が正電源線２０８に接続され、ソース電極がドライバー素子２０２のドレイン電極と接続され、ゲート電極が制御線２１０と接続されたスイッチング素子２０３と、ドライバー素子２０２のゲート電極およびソース電極との間に接続された静電容量２０５と、ソースもしくはドレイン電極がドライバー素子２０２のゲート電極と接続され、ドレインもしくはソース電極が信号線２０７と接続され、ゲート電極が走査線２０６と接続されたスイッチング素子２０１とを有する構造をとる。ここでスイッチング素子２０１およびスイッチング素子２０３およびドライバー素子２０２は電界効果型の薄膜トランジスタ（ＴＦＴ）である。
【０００４】
上記画素回路の動作を以下に説明する。ドライバー素子２０２のゲート・ソース電極間にドライバー素子２０２の閾値電圧より大きな電圧が静電容量２０５により安定的に保持されおり、スイッチング素子２０３は制御線２１０によりオン状態を保持しているとする。従って、ドライバー素子２０２はオンしている。
【０００５】
この状態で、負電源線２０９を正電源線２０８の電位ＧＮＤより高レベルとしてドライバー素子２０２をオン状態のままに保ち、有機ＥＬ発光素子２０４のアノード電極の電位が正電源線２０８の電位ＧＮＤと同電位となるように有機ＥＬ発光素子２０４に逆バイアス電圧を印加し保持する。つぎに、走査線２０６を高レベルとしスイッチング素子２０１をオン状態とした後、信号線２０７の電位をドライバー素子２０２のゲート電極に印加する。この信号線２０７の電位は正電源線２０８の電位ＧＮＤと同電位である。このとき、有機ＥＬ発光素子２０４のアノード電極の電位は有機ＥＬ発光素子２０４の静電容量成分と静電容量２０５の容量比に応じて正電源線２０８の電位より低くなる。以上の工程を経てドライバー素子２０２はオフとなる。
【０００６】
つぎに、負電源線２０９を正電源線２０８と同電位ＧＮＤにすると、ドライバー素子２０２のソース電位は負電源線２０９の電圧降下に従って下がるが、ドライバー素子２０２のゲート電位はＧＮＤであり、ドライバー素子２０２はオン状態となる。このため、ドライバー素子２０２およびスイッチング素子２０３を通して正電源線２０８から電流が有機ＥＬ発光素子２０４のアノード電極に供給され、徐々に有機ＥＬ発光素子２０４のアノード電極の電位は、ドライバー素子２０２のゲート電極と有機ＥＬ発光素子２０４のアノード電極の電位との電位差がドライバー素子２０２の閾値電圧と等しくなるまで上昇しつづける。
【０００７】
その後に走査線２０６の電位を低レベルとして、ドライバー素子２０２のソース電極に静電容量２０５および有機ＥＬ発光素子２０４の静電容量成分によってドライバー素子２０２の閾値電圧を保持することができる。この工程を以下「閾値電圧検出」と呼ぶこととする。
【０００８】
つぎに、制御線２１０によってスイッチング素子２０３をオフ状態とし、走査線２０６を高レベルとして信号線２０７の電圧をドライバー素子２０２のゲート電極に印加するとともに、信号線２０７にデータ電圧Ｖｄａｔａ（輝度電圧）を供給すると、静電容量２０５と有機ＥＬ発光素子２０４の静電容量の容量比によりドライバー素子２０２のソース電極が変化し、ドライバー素子２０２のゲート・ソース電極間電位は以下のようになる。
【０００９】
Ｖｇｓ＝｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝Ｖｄａｔａ＋Ｖｔ・・・（式１）
この電位差Ｖｇｓは、静電容量２０５によって安定的に保持される。このデータ電圧を加算する工程を以下「書き込み」と呼ぶことにする。
【００１０】
そして、制御線２１０によってスイッチング素子２０３をオン状態とし、正電源線２０８と負電源線２０９との間の電位差が、有機ＥＬ発光素子２０４の発光開始電圧より充分大きくなるように負電源線２０９を低くすると、上記工程にて静電容量２０５に保持された電圧に応じてドライバー素子２０２は有機ＥＬ発光素子２０４に流れる電流を制御し、有機ＥＬ発光素子２０４はその電流値に応じた輝度で発光しつづける。
【００１１】
上述のように図９に示す画素回路では一度輝度情報の書き込みを行えば、つぎに書き込みが行われるまでの間、有機ＥＬ発光素子２０４は一定の輝度で発光を継続する。
【００１２】
このように、図９に示す画素回路では、一度データ電圧の書き込みを行えば、つぎに書き込み状態が解消されるまでの間、有機ＥＬ発光素子２０４は一定の輝度で発光を継続する（たとえば、特許文献１参照）。
【００１３】
【特許文献１】ＵＳ２００４／０１７４３４９Ａ１（第２頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記閾値電圧検出工程においては、信号線２０７に与える信号を各画素に与える輝度信号とは別の信号に切り替えなければならず、信号線２０７を駆動する信号駆動回路を高速に動作させる必要があり、消費電力が増大してしまう。また、閾値電圧検出工程に要する時間が１フレームの時間に対して大きな割合を占めるので、閾値電圧検出工程において信号線２０７を複数の走査線で共有する必要がある。従って、有機ＥＬ発光素子２０４が発光する時間の割合が最大でも６０％程度になり、必要輝度を実現する上で瞬間的に有機ＥＬ発光素子２０４に流れる電流値が大きくなってしまい、有機ＥＬ発光素子２０４の寿命を短くしてしまうという問題があった。
【００１５】
本発明では、発光素子が発光する際のＴＦＴなどのＦＥＴからなるドライバー素子のゲート電極とドレイン電極との間に静電容量を、ゲート電極と参照電源との間にスイッチング素子を設置し、発光素子が発光する際のドライバー素子のゲート・ドレイン電極間の閾値電圧を検出し、閾値電圧検出時にドライバー素子のゲート電極に与えていた電位よりドライバー素子がオフする方向の電圧を画素信号とすることで、信号書き込み工程の際に、静電容量に保持されていたドライバー素子の閾値電圧を失うことなく閾値電圧に輝度データを重畳することを可能にし、同時に発光素子の発光時間の割合を高めることを可能にした。
【課題を解決するための手段】
【００１６】
本発明は、発光輝度に対応する電圧を書き込むデータ書き込み手段と、前記データ書き込み手段によって書き込まれた電圧に応じて駆動電流を制御する電流値制御手段と、前記電流値制御手段によって制御された駆動電流の供給を受け発光する発光手段と、前記データ書き込み手段によって書き込まれた電圧をその電圧書き込み前に書き込まれていたデータ電圧とは無関係の状態にするための電源線制御手段と、を備え、マトリクス状に配置された画素毎の発光を制御して表示を行うアクティブマトリックス型の表示装置において、前記データ書き込み手段は、発光輝度に対応したデータ電圧を供給する信号線と、前記信号線に画素毎のデータ電圧を供給する信号線駆動回路と、前記信号線のデータ電圧の画素内への取り込みを制御する第１スイッチング素子と、前記第１スイッチング素子を制御する走査線と、前記走査線を制御する走査線駆動回路と、備え、前記電流値制御手段は、前記第１スイッチング素子により取り込まれたデータ電圧に応じた駆動電流を流すドライバー素子と、前記ドライバー素子のゲート電極とドレイン電極間の閾値電圧を検出し、前記ドライバー素子のドレイン電極に前記閾値電圧に応じた電圧を設定する第２スイッチング素子と、前記ドライバー素子のゲート電極とドレイン電極との間に設けられ、ドライバー素子の閾値電圧と前記データ電圧に応じた電圧を保持する静電容量と、前記第２スイッチング素子を制御するリセット線と、参照電圧を前記第２スイッチング素子を通して前記ドライバー素子のゲート電極に供給するための参照電源線と、備え、前記発光手段は、前記ドライバー素子のドレイン電極に接続された発光素子と、備え、前記電源線制御手段は、前記発光素子に駆動電流を供給する一対の電源線と、前記一対の電源線の電位を、発光素子に逆バイアスを掛ける電位と、前記発光素子に電流を流す電位に切り替える電源供給回路と、備えたことを特徴とする。
【００１７】
また、前記一対の電源線は、正電源線と負電源線とからなり、前記電源線制御手段は正電源線または負電源線のいずれか一方の電位を切り替えることが好適である。
【００１８】
また、前記ドライバー素子はｎ型であり、ドレイン電極が前記発光素子に接続され、ソース電極が前記負電源線に接続されていることが好適である。
【００１９】
また、前記参照電源線は、前記負電源線と接続されていることが好適である。
【００２０】
また、前記ドライバー素子はｐ型であり、ドレイン電極が前記発光素子に接続され、ソース電極が前記正電源線に接続されていることが好適である。
【００２１】
また、前記参照電源線は、前記正電源線と接続されていることが好適である。
【００２２】
また、前記データ書き込み手段によって行われる前記画素電圧書き込み、前記電流値制御手段によって行われる前記閾値電圧検出は、前記走査線毎の順次走査によって行われることが好適である。
【００２３】
また、前記静電容量に保持される電圧は、前記ドライバー素子の駆動閾値電圧に電流値制御電圧を加えたものであることが好適である。
【００２４】
また、前記駆動閾値電圧は前記ドライバー素子のゲート電極とドレイン電極との間における駆動閾値電圧であることが好適である。
【００２５】
また、前記スイッチング素子および前記ドライバー素子は電界効果トランジスタであることが好適である。
【００２６】
また、前記電界効果トランジスタは薄膜トランジスタであることが好適である。
【００２７】
また、前記発光素子は有機ＥＬであることが好適である。
【００２８】
また、本発明は、駆動電流に応じて発光する発光素子と、この発光素子に直列接続され、発光素子の駆動電流を制御するドライバー素子と、これら発光素子と、ドライバー素子との直列接続の両端側にそれぞれ接続され正電源線および負電圧を供給する負電源線と、前記ドライバー素子のドレイン電極とゲート電極の間に接続される静電容量と、前記ドライバー素子１２のゲート電極をデータ電圧が供給される信号線に接続する第１スイッチング素子と、前記ドライバー素子１２のゲート電極を一定の参照電圧が供給されている参照電源線に接続する第２スイッチング素子と、を含み、前記正電源線の正電圧または負電源線の負電圧を変更して、正電源線の電圧を負電源線の電圧より低い電圧として前記発光素子に逆バイアスを掛け、この状態で前記第１スイッチング素子をオフ、第２スイッチ部素子をオンして、前記ドライバー素子のドレイン電極とゲート電極の間にドライバー素子の閾値電圧に応じた電圧を発生させて、前記静電容量を充電し、つぎに、第２スイッチ素子をオフして、第１スイッチング素子をオンすることで、ドライバー素子のゲート電極にデータ電圧を重畳して前記静電容量を充電し、その後、前記正電源線および負電源線の電圧をそれぞれ正電圧および負電圧に戻すことで、ドライバー素子によって制御された駆動電流を発光素子に供給することを特徴とする。
【発明の効果】
【００２９】
このように、本発明によれば、第１スイッチング素子と、第２スイッチング素子と、ドライバー素子と、静電容量と、発光素子が設けられる。そして、発光素子が発光する際のドライバー素子のゲート電極とドレイン電極との間に静電容量を設置し、発光素子が発光する際のドライバー素子のゲート・ドレイン電極間の閾値電圧を検出し、これをドライバー素子のゲート・ドレイン電極間に設けられている静電容量に充電する。その後、ドライバー素子のゲートにデータ電圧を供給することで、ドライバー素子のゲート・ドレイン間の電圧に閾値電圧に対し、輝度データを重畳した電圧を得る。従って、ドライバー素子の閾値電圧のバラツキを補償することができる。さらに、リセット期間においてリセット選択スイッチング素子をドライバー素子のゲート・ソース間に設置することで、リセット工程および書き込み工程および発光期間を順次走査させることができ、発光期間を非常に長く確保することが可能になる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、図面に基づいて説明する。ただし、発明の範囲を図示例に限定するものではない。
【００３１】
〔第１の実施の形態〕
図１に本発明が適用された第１の実施の形態に係る表示装置を、図２にそのタイミングチャートを示す。
【００３２】
図１に示すように、画素回路１が、マトリクス状に配置されており、各画素回路には、走査線駆動回路３からの正電源線１７、定電源供給回路４からの負電源線１８が接続されている。このように、正電源線１７および負電源線１８が各水平ラインに沿って伸び、各正電源線１７、負電源線１８が各行の画素に接続されている。なお、図４および図５に示すように、各行ごとに走査線駆動回路３によって駆動される電源線は負電源線１８であってもよく、その場合には正電源線１７が定電源供給回路４に接続される。
【００３３】
また、水平方向の各行に沿って走査線駆動回路３からの走査線１６およびリセット線１９が配置され、各走査線１６および各リセット線１９が該当行の各画素回路に接続されている。また、垂直方向の各列に沿って信号線駆動回路２からの信号線１５が配置され、各信号線１５が該当列の各画素回路に接続されている。走査線１６およびリセット線１９は、各行毎に順次選択され、信号線１５には選択されている行の画素についてのデータ電圧が供給される。
【００３４】
つぎに、画素回路１の構成について説明する。正電源線１７には、有機ＥＬ発光素子など電流駆動型の発光素子１４のアノード電極が接続されている。発光素子１４のカソード電極には、ドライバー素子１２のドレイン電極が接続され、このドライバー素子１２のソース電極は負電源線１８に接続されている。ドライバー素子１２のゲート電極とドレイン電極との間には、静電容量１３が接続されている。また、ドライバー素子１２のゲート電極には、第１スイッチング素子１１のソースもしくはドレイン電極が接続され、この第１スイッチング素子１１のドレインもしくはソース電極は信号線１５に接続され、ゲート電極は走査線１６に接続されている。ドライバー素子１２のゲート電極には、第２スイッチング素子２０のドレインもしくはソース電極も接続され、この第２スイッチング素子２０のソースもしくはドレイン電極には負電源線１８が接続され、ゲート電極はリセット線１９に接続されている。
【００３５】
ここで、第１スイッチング素子１１および第２スイッチング素子２０はｎ形もしくはｐ形ＴＦＴ（図示の例ではｎ型）であり、ドライバー素子１２はｎ型ＴＦＴである。
【００３６】
上記画素回路の動作を図２のタイミングチャートおよび図３−１（図３−１−１、３−１−２）〜図３−３を用いて説明する。
【００３７】
「リセット（閾値電圧検出）工程」
まず、リセット線１９を高レベルにすることにより第２スイッチング素子２０をオン状態とし、ドライバー素子１２のゲートを負電源線１８に導通させることで、ドライバー素子１２のゲート・ソース電極間の電位差を０Ｖとしてオフ状態にする。その後に、正電源線１７を負電源線１８の電位ＶＳＳ以下の電位Ｖｐに設定する。
【００３８】
正電源線１７の電位がＶｐになった瞬間におけるドライバー素子１２のドレイン電極の電位はＶＤＤ−Ｖｏｌｅｄ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）である（図３−１−１）。なお、Ｃｏｌｅｄは、発光素子１４の容量成分１４’の容量値である。
【００３９】
ここで、補償したいドライバー素子１２の閾値電圧の範囲の最大値をＶｔ（ＴＦＴ）（＞０）とすると、
ＶＳＳ−Ｖｔ（ＴＦＴ）≧ＶＤＤ−Ｖｏｌｅｄ
＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）・・・（式２）
となるようにＶｐを設定する。
【００４０】
正電源線１７がＶｐになった瞬間からドライバー素子１２の閾値電圧検出が開始される。そして、ドライバー素子１２のドレイン電極にはＶＳＳ−Ｖｔの電位が発生する（図３−１−２）。
【００４１】
「書き込み工程」
つぎに、信号線１５の電位をＶｄａｔａとした後、走査線１６を高レベルとしてスイッチング素子１１が導通状態となるようにし、各画素への画素信号の書き込み工程（２）に入る。ドライバー素子１２のゲート電位をＶｄａｔａ（＜ＶＳＳ）とすると、ドライバー素子１２のドレイン電極はＶＳＳ−Ｖｔ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＳＳ）となる（図３−２）。
【００４２】
「発光工程」
つぎに、正電源線１７を発光素子１４に印加される電圧が発光素子１４の閾値電圧より充分大きくなるようにＶＤＤとする。これによって、そのときのドライバー素子のゲート・ソース間電圧Ｖｇｓに応じて、ドライバー素子１２に駆動電流が流れ、発光素子１４が発光する。
【００４３】
そのときドライバー素子１２のゲート・ソース電極間の電位差は、
Ｖｇｓ＝ＶＤＤ−ＶＳＳ−Ｖｏｌｅｄ＋（Ｖｄａｔａ−ＶＳＳ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝＋Ｖｔ・・・（式３）
となる（図３−３）。
【００４４】
よって、ドライバー素子１２に流れる電流は、
ｉｄ＝（β／２）（Ｖｇｓ−Ｖｔ）２＝（β／２）（ＶＤＤ−ＶＳＳ−Ｖｏｌｅｄ＋（Ｖｄａｔａ−ＶＳＳ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝）２・・・（式４）
【００４５】
以上により、ドライバー素子１２に流れる発光素子１４の駆動電流ｉｄは、ドライバー素子１２の閾値電圧Ｖｔに影響されることはなく、ドライバー素子１２の閾値電圧は補償される。
【００４６】
なお、図２に示したように、正電源線１７、リセット線１９、走査線１６は、各行の独立に制御される。すなわち、信号線１５は、列方向に配置されており、１水平期間毎に供給するデータ電圧が順次変更される。一方、正電源線１７，リセット線１９，走査線１６は各行に設けられており、１フレーム単位で信号を切り替えればよい。従って、図２に示すように、特定のｎ行の画素については、書き込み工程のタイミングに合わせて、リセット（閾値電圧検出）工程、書き込み工程、発光工程を順次行えばよい。このため、信号線１５を高速で駆動する必要がなく、電力消費量の増加を抑えることができる。また、発光期間を十分とれるため、一定の輝度を得るために必要な発光素子１４への供給電流を十分小さくでき発光素子の寿命を長くすることができる。
【００４７】
また、上記画素回路は、図５のようなタイミングチャートによっても同様に動作する。すなわち、この例では、正電源線１７は、定電源供給回路４’によって、高レベルのＶＤＤに一定に保持し、一方、走査線駆動回路３’によって、負電源線１８について、上記説明における正電源線１７をＶｐに維持する期間、ＶＤＤ以上の電圧に維持する。これによって、上述の上述図２と同様の動作が得られる。
【００４８】
なお、この場合、上述の式３のドライバー素子１２のゲート・ソース電圧Ｖｇｓは、
Ｖｇｓ＝ＶＤＤ−ＶＳＳ−Ｖｏｌｅｄ＋（Ｖｄａｔａ−Ｖｐ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝＋Ｖｔ・・・（式３）
となる。
【００４９】
〔第２の実施の形態〕
図６に本発明が適用された別の画素回路を示す。この画素回路は、正電源線１３７に接続された発光素子３４と、ドレイン電極が発光素子３４のカソード電極とソース電極が負電源線１３８に接続されたドライバー素子３２と、ドライバー素子３２のゲート電極とドレイン電極との間に接続された静電容量３３と、ソースもしくはドレイン電極がドライバー素子３２のゲート電極に接続され、ドレインもしくはソース電極が信号線１３５に接続され、ゲート電極が走査線１３６にそれぞれ接続された第１スイッチング素子３１と、ドライバー素子３２のゲート電極にドレインもしくはソース電極が接続され、参照電源線１４０にソースもしくはドレイン電極が接続され、リセット線１３９にゲート電極が接続された、第２スイッチング素子３５を有する。第１スイッチング素子３１および第２スイッチング素子３５はｎ形もしくはｐ形ＴＦＴ（図示の例ではｎ型）およびドライバー素子３２はｎ型ＴＦＴである。
【００５０】
このように、この図６の第２の実施形態においては、参照電源供給回路によりＶＳＳより低い参照電圧Ｖｒに維持される参照電源線１４０が設けられ、この参照電源線１４０に第２スイッチング素子３５のソースまたはドレインが接続されている。
【００５１】
上記画素回路は図２のタイミングチャートによって動作する。結果としてドライバー素子３２のゲート・ソース電極間に印加される電圧は、
Ｖｇｓ＝ＶＤＤ−ＶＳＳ−Ｖｏｌｅｄ＋（Ｖｄａｔａ−Ｖｒ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝＋Ｖｔ・・・（式５）
となる。
【００５２】
よって、ドライバー素子１２に流れる電流は、
ｉｄ＝（β／２）（Ｖｇｓ−Ｖｔ）２＝（β／２）（ＶＤＤ−ＶＳＳ−Ｖｏｌｅｄ＋（Ｖｄａｔａ−Ｖｒ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝）２・・・（式６）
となり、第１の実施の形態と同様に、ドライバー素子３２の閾値電圧が補償される。なお、この例では、正電源線１３７の電圧をＶＤＤとＶｐに切り替える。負電源線１３８の電圧を切り替える場合には、参照電圧も負電源線１３８の電圧と同様に切り替える必要がある。
【００５３】
〔第３の実施の形態〕
図７に本発明が適用された別の画素回路を、図８にそのタイミングチャートを示す。このように、カソード電極が負電源線１４８に接続された発光素子４４と、ドレイン電極が発光素子４４のアノード電極と接続されソース電極が正電源線１４７に接続されたドライバー素子４２と、ドライバー素子４２のゲート電極とドレイン電極との間に接続された静電容量４３と、ソースもしくはドレイン電極がドライバー素子４２のゲート電極に接続され、ドレインもしくはソース電極が信号線１４５に接続され、ゲート電極が走査線１４６に接続された第１スイッチング素子４１と、ドライバー素子４２のゲート電極にドレインもしくはソース電極が接続され、正電源線１４７にソースもしくはドレイン電極が接続され、リセット線１４９にゲート電極が接続された第２スイッチング素子４５を有する。
【００５４】
第１スイッチング素子４１および第２スイッチング素子４５はｎ形もしくはｐ形ＴＦＴ（図示の例ではｎ型）であるが、ドライバー素子４２はｐ型ＴＦＴである。
【００５５】
上記画素回路の動作を図８のタイミングチャートおよび図７を用いて説明する。まず、リセット線１４９を第２スイッチング素子４５が導通する電位とし、ドライバー素子４２のソース・ゲート電極間の電位差を０Ｖとして、ドライバー素子４２をオフ状態とした後、負電源線１４８の電位を正電源電位ＶＤＤより高いＶｐとする。負電源線１４８の電位がＶｐになった瞬間ドライバー素子４２のドレイン電極の電位はＶｏｌｅｄ＋ＶＳＳ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＳＳ）である。ここで、補償したいドライバー素子４２の閾値電圧の範囲をＶｔ（ＴＦＴ）（＜０）とすると、
ＶＤＤ−Ｖｔ（ＴＦＴ）≦Ｖｏｌｅｄ＋ＶＳＳ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）・・・（式７）
となるようにＶｐを設定する。
【００５６】
負電源線１４８がＶｐになった瞬間からドライバー素子４２の閾値電圧検出工程（１）が開始される。そしてドライバー素子４２のドレイン電極にはＶＤＤ−Ｖｔの電位が発生する。つぎにリセット線１４９を第２スイッチング素子４５が非導通状態となる電位とし、信号線１４５の電位をＶｄａｔａとした後、走査線１４６を第１スイッチング素子４１が非導通状態となるようにし、各画素への画素信号の書き込み工程（２）に入る。走査線１４６を第１スイッチング素子４１が導通状態となるように設定し、ドライバー素子４２のゲート電位をＶｄａｔａ（＞ＶＤＤ）とすると、ドライバー素子４２のドレイン電極はＶＤＤ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＤＤ）−Ｖｔとなる。つぎに、負電源線１４８を発光素子４４に印加される電圧が発光素子４４の閾値電圧より充分大きくなるようにＶＳＳとする。そのときドライバー素子４２のソース・ゲート電極間の電位差は、
Ｖｓｇ＝ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ＋（Ｖｄａｔａ−ＶＤＤ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝−Ｖｔ・・・（式８）
となる。
【００５７】
よって、ドライバー素子４２に流れる電流は
ｉｄ＝（β／２）（Ｖｓｇ＋Ｖｔ）２＝（β／２）（ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ＋（Ｖｄａｔａ−ＶＤＤ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝）２  （式９）
となる。
【００５８】
従って、この実施の形態によっても、上述の場合と同様に、ドライバー素子４２の閾値電圧は補償される。さらに、正電源線１４７の電圧より高い参照電圧を供給する参照電源線を別に設けて、第２スイッチング素子４５を参照電源線に接続してもよい。
【００５９】
また、上述と同様に、負電源線１４８の電圧を変更し、正電源線１４７の電圧を一定にしてもよい。参照電源線を利用し、負電源線１４８の電源電圧を変更する場合には、参照電源線の電圧を負電源線１４８の電圧に連動して変更するとよい。
【００６０】
このように、上記各実施の形態によれば、一画素に第１スイッチング素子と、第２スイッチング素子と、ドライバー素子と、静電容量と、有機ＥＬ発光素子などの電流発光型の発光素子が設けられる。そして、発光素子が発光する際のドライバー素子のゲート電極とドレイン電極との間に静電容量を設置し、発光素子が発光する際のドライバー素子のゲート・ドレイン電極間の閾値電圧を検出し、これをドライバー素子のゲート・ドレイン電極間に設けられている静電容量に充電する。その後、ドライバー素子のゲートにデータ電圧を供給することで、ドライバー素子のゲート・ドレイン間の電圧に閾値電圧に対し、輝度データを重畳した電圧を得る。従って、ドライバー素子の閾値電圧のバラツキを補償することができる。さらに、リセット期間においてリセット選択スイッチング素子をドライバー素子のゲート・ソース間に設置することで、リセット工程および書き込み工程および発光期間を順次走査させることができ、発光期間を非常に長く確保することが可能になった。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態の全体構成を示す図である。
【図２】図１の実施の形態のタイミングチャートである。
【図３−１−１】図２−１のリセット（閾値電圧検出）工程初期の状態を説明する図である。
【図３−１−２】図２−１のリセット（閾値電圧）検出工程末期の状態を説明する図である。
【図３−２】図２−１の書き込み工程の状態を説明する図である。
【図３−３】図２−１の発光工程の状態を説明する図である。
【図４】図１の他の実施の形態を説明する図である。
【図５】図４の実施の形態のタイミングチャーである。
【図６】本発明の第２の実施の形態を説明する図である。
【図７】本発明の第３の実施の形態を説明する図である。
【図８】図７の実施の形態のタイミングチャートである。
【図９】従来の画素回路を示す図である。
【符号の説明】
【００６２】
１  画素回路、２  信号線駆動回路、３  走査線駆動回路、４  定電源供給回路、５  負電源供給回路、１１，３１，４１  第１スイッチング素子、１２，３２，４２，２０２  ドライバー素子、１３、３３，４３，２０５  静電容量、１４，３４、４４，２０４  発光素子、１５，１３５，１４５，２０７  信号線、１６，１３６，１４６，２０６  走査線、１７，１３７，１４７，２０８  正電源線、１８，１３８，１４８，２０９  負電源線、１９，１３９，１４９  リセット線、２０，３５，４５  第２スイッチング素子、１４０  参照電源線、２０１，２０３  スイッチング素子、２１０  制御線。
【図１】
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【図２】
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【図３−１−１】
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【図３−１−２】
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【図３−２】
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【図３−３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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