(57)【要約】【課題】駆動回路内蔵型であって、複数のデータ線を同時駆動する液晶装置等において基板上領域を効率的に利用する。【解決手段】液晶装置を構成する一方の基板には、それぞれが転送信号を順次出力する複数のラッチ回路４０１と、配線４０４を介して入力した転送信号を、波形整形して信号線１１４を介してサンプリング制御信号として出力するバッファ回路５００と、サンプリング制御信号にしたがって、画像信号線１１５に供給される画像信号をサンプリングして、対応するデータ線６ａに供給するサンプリングスイッチ３０２とを備える。ここで、バッファ回路５００は、データ線６ａの延在方向に３段直列接続されたインバータ５０１〜５０３からなり、さらに、各段のインバータは、データ線６ａの延在方向とは交差する方向に７個並列接続されたインバータからなる。さらにサンプリング制御信号の信号幅を制限する位相調整回路４０２を有する。【選択図】図３
2006259758.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交点に対応して設けられた複数の画素とを備えた電気光学装置を駆動するための電気光学装置の駆動回路において、
前記駆動回路は、
シフトレジスタ回路と、
前記シフトレジスタ回路から供給される転送信号に基づいてサンプリング制御信号を出力するバッファ回路と、
を有し、
前記バッファ回路は、直列接続された複数の論理回路を、含み、
前記論理回路を構成するトランジスタは、当該トランジスタのチャネル幅の方向が前記データ線の延在する方向となるように配置されたこと
を特徴とする電気光学装置の駆動回路。
【請求項２】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交点に対応して設けられた複数の画素とを備えた電気光学装置を駆動するための電気光学装置の駆動回路において、
前記駆動回路は、
シフトレジスタ回路と、
前記シフトレジスタ回路から供給される転送信号に基づいてサンプリング制御信号を出力するバッファ回路と、
を有し、
前記バッファ回路は、互いに並列接続された複数の論理回路を含み、
前記論理回路を構成するトランジスタは、当該トランジスタのチャネル幅の方向が前記データ線の延在する方向となるように配置されたこと
を特徴とする電気光学装置の駆動回路。
【請求項３】
前記複数の論理回路は、前記データ線の延在方向と交差する方向に並ぶことを特徴とする請求項２に記載の電気光学装置の駆動回路。
【請求項４】
前記バッファ回路は、前記並列接続された複数の論理回路によって構成される段が、複数直列接続して構成されたものであり、
前記論理回路を構成するトランジスタのチャネル幅は、前記論理回路を含む段の前段に含まれる論理回路を構成するトランジスタのチャネル幅よりも広いこと
を特徴とする請求項２に記載の電気光学装置の駆動回路。
【請求項５】
前記サンプリング制御信号により複数の前記データ線が同時に選択され、
当該同時に選択される複数のデータ線の合計の幅のピッチと、前記バッファ回路を構成する複数の論理回路の配列のピッチとが一致していることを特徴とする請求項１または２に記載の電気光学装置の駆動回路。
【請求項６】
請求項１乃至５のいずれかに記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【請求項７】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交点に対応して設けられた複数の画素と、
画像信号が供給される画像信号線と、
シフトレジスタ回路と、
前記シフトレジスタ回路から供給される転送信号に基づいてサンプリング制御信号を出力する複数のバッファ回路と、
前記バッファ回路に高位の電源電圧を供給する第１配線と、
前記バッファ回路に低位の電源電圧を供給する第２配線と、
を有し、
前記複数のバッファ回路の各々は、前記各バッファ回路から出力される前記サンプリング制御信号によって同時に選択される複数の前記データ線に対応して配置され、
前記各バッファ回路同士の間に前記第１及び第２配線が配置されていること
を特徴とする電気光学装置。
【請求項８】
請求項６または７に記載の電気光学装置を備えたこと、
を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高品位な表示とともに、形成領域において無駄な領域の発生を防止した電気光学装置の駆動回路、および、この駆動回路を内蔵する電気光学装置、並びに、この電気光学装置を用いた電子機器に関する。
【背景技術】
【０００２】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配設されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。このうち、データ線駆動回路は、一般には、複数のラッチ回路（シフトレジスタ回路）を備え、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング制御信号として出力するものであり、同様に、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチからなり、外部から供給される画像信号を、サンプリング制御信号にしたがってサンプリングして、各データ線に供給するものである。
【０００３】
また、ラッチ回路とサンプリング回路との間に、バッファ回路を介在させて、転送信号を波形整形して前述のサンプリング制御信号とするとともに、ラッチ回路の駆動能力がサンプリングスイッチを駆動するのに十分でなくても、サンプリングスイッチの負荷に十分対応可能な構成も採用されている。
【０００４】
一方、これら駆動回路自体を、電気光学装置を構成する基板上に設けた駆動回路内蔵型の電気光学装置が開発されている。このタイプの電気光学装置では、製造プロセスを効率化するなどの観点から、駆動回路を構成する素子が、画素を駆動するスイッチング素子と共通プロセスで製造される。例えば、電気光学材料として液晶を用いた液晶装置において駆動回路を構成する素子は、液晶画素を駆動する薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）などによって構成される。このような駆動回路内蔵型の電気光学装置は、駆動回路を別基板上に形成して外付けするタイプの電気光学装置と比較して、装置全体の小型化やコスト低下を図る上で有利である。
【０００５】
さて近年、電気光学装置に限られず表示装置全般にあっては、例えばＸＧＡ（1024×768ドット）や、ＳＸＧＡ（1280×1024ドット）、ＵＸＧＡ（1600×1200ドット）などのように、高精細化の要請が高まっており、これに対応して、電気光学装置のドット周波数も高める必要が生じている。ここで、上記駆動回路内蔵型の電気光学装置において、ドット周波数を高めると、前述したサンプリングスイッチのサンプリング能力不足や、駆動回路を構成する素子の動作遅延などが発生して、例えば、本来次のデータ線に書き込まれるべき画像信号が、前のデータ線にも書込まれる結果、いわゆるゴーストやクロストークが生じて、表示画像の品位が低下する。これを解決するために、サンプリングスイッチや駆動回路の構成素子の性能自体を高めるのでは、コストの顕著な上昇を招いてしまう。
【０００６】
そこで最近では、１系統の画像信号を複数系統に分配するとともに、時間軸に伸長（シリアル−パラレル変換）する一方、サンプリング回路においては複数系統の画像信号を同時にサンプリングして、複数本のデータ線に同時に供給する技術が開発されている。この技術によれば、同時駆動されるデータ線の本数に応じて、各サンプリングスイッチによるサンプリングする時間が、同時駆動されるデータ線の本数倍となるので、駆動回路における駆動周波数が、実質的に、同時駆動されるデータ線の逆数にまで低下する。このため、サンプリングスイッチや、駆動回路の構成素子、画素の駆動素子などの性能自体を向上させることなく、高ドット周波数化に対処することが可能となる。
【０００７】
このように複数のデータ線を同時駆動する場合、複数のサンプリングスイッチに対して同時に、あるいは、同一のサンプリング制御信号を供給する必要がある。このため、ラッチ回路とサンプリングスイッチとの間に介在するバッファ回路の駆動能力を、複数のサンプリングスイッチの負荷合計に応じて高めることが必要となる。
【０００８】
ここで、バッファ回路の駆動能力を高める方策としては、まず、バッファ回路を構成する論理回路、例えばインバータを構成する素子を、大サイズ化することが考えられる。ただし、この方策において、駆動回路の構成素子を単純に大サイズ化したのでは、今度は、この構成素子を駆動することになるラッチ回路の駆動能力を高める必要性が生じてしまい、複数ラッチ回路からなるシフトレジスタ回路の低消費電力化という、当該電気光学装置の技術分野における一般的要請とは相矛盾する結果を招く。そこで、複数のインバータを直列に多段接続してバッファ回路を構成して、バッファ回路の駆動能力を各段毎に段階的に高める構成が採用されている。すなわち、バッファ回路において、ラッチ回路側の段のインバータを構成する素子サイズが小さい一方、かつ、サンプリングスイッチ側の段のインバータを構成する素子サイズが大きい構成が採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、直列に多段接続されたインバータから構成されるバッファ回路を、上記駆動回路内蔵型の電気光学装置に設けようとすると、基板領域において、バッファ回路が大型化するため、バッファ回路による占有面積や非有効利用面積の増加が問題となる。特に、バッファ回路が形成される領域は、通常、画像信号線とシフトレジスタ回路との間に介在する領域であるために、データ線の延在方向とは交差する方向に長手となる。したがって、単に、データ線の延在方向に長手状に伸びる素子から各段のインバータを形成するとともに、これをデータ線の延在方向に複数段直列に接続しただけの構成では、当該領域おいて非有効利用面積の割合が顕著に大きくなってしまう。そして、最終的には、画像表示領域の一端外側にデータ線駆動回路が形成されるので、非画像表示領域が広がることになり、装置全体の小型軽量化や、同一装置サイズにおける画像表示領域の大型化という、当該電気光学装置の一般的要請に相矛盾する結果を招くことになる。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、駆動回路内蔵型であって、かつ、複数のデータ線を同時駆動する液晶装置等の電気光学装置において、基板領域を効率的に利用して、装置全体を小型化することが可能な電気光学装置の駆動回路、及び、この駆動回路を内蔵する電気光学装置、並びに、この電気光学装置を有する電子機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明に係る電気光学装置の駆動回路は、
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交点に対応して設けられた複数の画素とを備えた電気光学装置を駆動するための電気光学装置の駆動回路において、前記駆動回路は、シフトレジスタ回路と、前記シフトレジスタ回路から供給される転送信号に基づいてサンプリング制御信号を出力するバッファ回路と、を有し、前記バッファ回路は、直列接続された複数の論理回路を、含み、前記論理回路を構成するトランジスタは、当該トランジスタのチャネル幅の方向が前記データ線の延在する方向となるように配置されたことを特徴とする。
また、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交点に対応して設けられた複数の画素とを備えた電気光学装置を駆動するための電気光学装置の駆動回路において、前記駆動回路は、シフトレジスタ回路と、前記シフトレジスタ回路から供給される転送信号に基づいてサンプリング制御信号を出力するバッファ回路と、を有し、前記バッファ回路は、互いに並列接続された複数の論理回路を含み、前記論理回路を構成するトランジスタは、当該トランジスタのチャネル幅の方向が前記データ線の延在する方向となるように配置されたことを特徴とする。
【００１２】
そして上記の電気光学装置の駆動回路において、前記バッファ回路は、前記データ線の延在方向とは交差する方向に並び、且つ、並列接続されてなる複数の論理回路によって構成される段を有し、さらに前記段を複数直列接続することが望ましい。
【００１３】
さらに、前記論理回路を構成するトランジスタのチャネル幅は、前記論理回路を含む段の前段に含まれる論理回路を構成するトランジスタのチャネル幅よりも広いことが望ましい。
また、前記サンプリング制御信号により複数の前記データ線が同時に選択され、当該同時に選択される複数のデータ線の合計の幅のピッチと、前記バッファ回路を構成する複数の論理回路の配列のピッチとが一致していることが望ましい。
【００１４】
このように構成すると、論理回路を構成するトランジスタのサイズが各段毎に段階的に大きくなるので、バッファ回路全体の駆動能力を高めることができる。このため、サンプリング制御信号によって同時駆動可能なサンプリングの数を増やすことが可能となる。一方、初段の論理回路を構成するトランジスタのサイズは、比較的小さくて済むため、このトランジスタに転送信号を供給するラッチ回路の駆動能力は、低くても構わない。このため、複数のラッチ回路を備えるシフトレジスタ回路にあっては、回路規模が縮小されるとともに、低消費電力化が図られることとなる。さらに、位相調整回路によって転送信号の信号幅（信号がアクティブレベルとされる時間）が所定の期間に制限されるので、ラッチ回路から相前後して出力される転送信号同士の重複が低減される。このため、本来、異なるサンプリング制御信号によって駆動されるべきデータ線に、同時に同一の画像信号がサンプリングされるという事態が防止されるので、クロストークやゴーストなどの発生が未然に抑えられることとなる。
【００１５】
なお、直列接続の段数が増加するにつれ、これらの論理回路を構成するトランジスタによる遅延時間の合計も増加する。このため、実際には、この遅延時間の合計が最終的に表示画像に悪影響を与えないように、かつ、ドット周波数や、必要とされる仕様、さらには画像品位などを総合的に勘案して、直列接続の段数を定めるようにすることが望ましい。
【００１６】
なお、直列接続される構成において、１段分において並列接続される論理回路の個数は、全段にわたって互いに等しいことが望ましい。このように構成すると、論理回路が、データ線の延在方向およびこの交差方向にマトリクス状に配置するので、バッファ回路における設計が容易となる。さらに、各段分の論理回路を、データ線の延在方向と交差する方向において、限度一杯に並列接続すると、基板領域を限度一杯に利用することが可能となる。
【００１７】
さらに、論理回路がマトリクス状に配置する構成において、前段の論理回路のうち、同列に位置する論理回路は、前記データ線の延在方向に形成された電源配線を互いに共用することが望ましい。このように構成すると、バッファ回路の設計が容易となるだけでなく、共用される電源配線の分だけ、基板領域が有効に活用されるためである。なお、このように同列に位置する論理回路において電源配線を共用するためには、２つの電源配線を、互いに櫛歯状に対向させて配設する構成で可能である。特に、この構成では、同段の論理回路のうち、相隣接する論理回路において、一方の電源配線が共用されるので、電源配線の引き回しが非常に簡略化されることとなる。
【００１８】
一方、本発明に係る駆動回路にあっては、シリアル−パラレル変換されて、複数本の画像信号線を介して供給されることが望ましい。これによれば、画像信号は、複数系統に変換されるので、実質的に時間軸に余裕が生じるので、ドット周端数が高い場合であっても、比較的性能の低いサンプリングスイッチを用いることが可能となる。
【００１９】
また、上記目的を達成するため、本発明に係る電気光学装置にあっては、上記駆動回路を備えたことを特徴としている。本発明によれば、基板の効率的利用が図られるので、装置全体の小型化や、同一サイズの装置における画像表示領域の大型化とともに、高品位の画像表示が可能となる。
【００２０】
ここで、本発明にあっては、前記基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとをさらに備えることが望ましい。この構成によれば、トランジスタによりオン画素とオフ画素とを電気的に分離できるので、高コントラストでクロストークのない高品位でかつ、高精細な表示が可能となる。
【００２１】
さらに、上記目的を達成するため本発明に係る電気機器にあっては、上記電気光学装置を備えることを特徴としているので、ゴーストやクロストークのない高品位な表示が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２３】
＜液晶装置＞
まず、本発明に係る電気光学装置として、液晶装置を一例にとって説明する。液晶装置の構成は、後述するように、ＴＦＴアレイ基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された構成となっている。このうち、ＴＦＴアレイ基板の画像表示領域にあっては、図１に示されるような等価回路となっている。
この図に示されるように、ｍ本の走査線３ａが、Ｘ方向に沿って平行に配列して形成される一方、ｎ本のデータ線６ａが、Ｙ方向に沿って平行に配列して形成されている。そして、これらの走査線３ａとデータ線６ａとの各交点においては、ＴＦＴ３０のゲートが走査線３ａに接続される一方、ＴＦＴ３０のソースがデータ線６ａに接続されるとともに、ＴＦＴ３０のドレインが画素電極９ａに接続されている。そして、各画素は、画素電極９ａと、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される結果、走査線３ａとデータ線６ａとの各交点に対応して、マトリクス状に配列することとなる。
【００２４】
ここで、本実施形態に係る液晶装置において、特に、データ線６ａにサンプリングされた画像信号Ｓ１、Ｓ２、…、Ｓｎは、当該液晶装置に画像信号Ｓ１、Ｓ２、…、Ｓｎを供給する画像信号処理回路内のシリアル−パラレル変換回路（図示省略）によって、予めシリアル−パラレル変換されて１２系統に分配されたものであって、相隣接する１２本のデータ線６ａからなるグループ毎に、同時に供給されるものである。なお、シリアル−パラレル変換数については一般には、ドット周波数が相対的に低ければ（あるいは後述のサンプリング回路におけるサンプリング能力が相対的に高ければ）、例えば「３」や「６」のように小さな値に設定しても良い。逆に、ドット周波数が相対的に高ければ（あるいはサンプリング能力が相対的に低ければ）、例えば「２４」のように大きな値に設定してもよい。また、シリアル−パラレル変換数としては、カラー画像信号が３つの色に係る信号からなることとの関係から、３の倍数であると、ビデオ表示をする際の制御や回路構成を簡易化する上で好ましい。さらに、近時のＸＧＡや、ＳＸＧＡ、ＵＸＧＡなどのように高ドット周波数の場合、既存のＴＦＴ製造技術に鑑みれば、本実施形態である「１２」や、ほかに「２４」のような大きな値に設定するのが好ましい。
【００２５】
また、ＴＦＴ３０のゲートが接続される走査線３ａには、走査信号Ｇ１、Ｇ２、…、Ｇｍが、パルス的に線順次で印加される構成となっている。このため、ある走査線３ａに走査信号が供給されると、当該走査線３ａに接続されるＴＦＴ３０がオンするので、データ線６ａから所定のタイミングで供給される画像信号Ｓ１、Ｓ２、…、Ｓｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００２６】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。
【００２７】
また、保持された画像信号がリークするのを防ぐために、蓄積容量７０が、画素電極９ａと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００２８】
次に、本実施形態に係る液晶装置の駆動回路について説明する。図２は、ＴＦＴアレイ基板の構成を、特に、画像表示領域の外側周辺に形成される駆動回路の構成を示すブロック図である。
【００２９】
この図に示されるように、ＴＦＴアレイ基板１０には、走査線３ａおよびデータ線６ａの交差領域たる画像表示部１００ａが設けられており、その外側周辺には、データ線駆動回路１０１、走査線駆動回路１０４およびサンプリング回路３０１を含む駆動回路２００が設けられている。すなわち、本実施形態は、ＴＦＴアレイ基板１０上に、駆動回路２００が形成された駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置である。
【００３０】
さて、駆動回路２００のうち、走査線駆動回路１０４は、１垂直走査期間において、走査信号Ｇ１、Ｇ２、…、Ｇｍを、走査線３ａに対しパルス的に線順次で供給するものである。一方、データ線駆動回路１０１は、１水平走査期間において、すなわち、走査線駆動回路１０４が１本の走査線３ａに走査信号を供給している期間において、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎを、サンプリング制御信号線１１４に対し順次供給するものである。
【００３１】
また、サンプリング回路３０１は、データ線６ａ毎にサンプリングスイッチ３０２を備えて、画像信号線１１５に供給される画像信号を、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎにしたがってサンプリングして、対応するデータ線６ａに供給するものである。ここで、本実施形態にあっては、上述のように１系統の画像信号が１２系統の画像信号ＶＩＤ１〜ＶＩＤ１２にシリアル−パラレル変換されるため、相隣接する１２本のデータ線６ａに接続される１２個のサンプリングスイッチ３０２が、同一のサンプリング制御信号によって同時駆動されて、当該１２本のデータ線６ａの各々に、画像信号ＶＩＤ１〜ＶＩＤ１２がそれぞれサンプリングされて供給される構成となっている。
【００３２】
＜データ線駆動回路＞
次に、データ線駆動回路１０１の詳細について説明する。図３は、データ線駆動回路１０１の構成を示すブロック図である。図３に示されるように、データ線駆動回路１０１は、転送信号を順次出力するシフトレジスタ回路４００と、順次出力された転送信号を波形整形するバッファ回路５００とを備えている。このうち、シフトレジスタ回路４００は、直列接続された複数段のラッチ回路４０１から構成されており、各ラッチ回路４０１は、実際には、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸ´にしたがって入力信号の取込・保持を行う遅延型フリップフロップ回路などが用いられる。
【００３３】
さらに、データ線駆動回路１０１には、位相調整回路４０２が設けられる。この位相調整回路４０２は、各ラッチ回路４０１の出力に対応して設けられるＮＡＮＤ回路４０３からなり、このうち、図において左から数えて奇数段目のＮＡＮＤ回路４０３は、対応するラッチ回路４０１から入力される転送信号ＳＴ2i-1（ただし、ｉは自然数）と位相調整信号ＥＮＢ１との否定論理積信号を、一方、左から数えて偶数段目のＮＡＮＤ回路４０３は、対応するラッチ回路４０１から入力される転送信号ＳＴ2iと位相調整信号ＥＮＢ２との否定論理積信号を、それぞれ配線４０４を介してバッファ回路５００に供給している。
【００３４】
また、バッファ回路５００は、各ＮＡＮＤ回路４０３に対応して設けられ、直列接続された３段のインバータ５０１〜５０３からなり、位相調整回路４０２による出力信号を波形整形等して、サンプリング制御信号線１１４を介してサンプリング制御信号として出力する。ここで、各インバータ５０１〜５０３では、後述するように、それを構成するＴＦＴのサイズが後段となるにつれて大きくなるように形成されているため、バッファ回路５００全体でみれば、駆動能力が高い一方で、その入力インピーダンスが低く抑えられている。
【００３５】
次に、このような構成されたデータ線駆動回路１０１の動作について説明する。図４は、データ線駆動回路１０１の動作を説明するためのタイミングチャートである。この図に示されるように、スタートパルスＳＰが、１水平走査期間の最初において、画像信号ＶＩＤ１〜ＶＩＤ１２に同期して外部の画像信号処理回路から供給されると、図３において最左端に位置するラッチ回路４０１は、Ｘ側基準クロック信号ＣＬＸ（および、その反転クロック信号ＣＬＸ´）に基づく転送動作を開始して、転送信号ＳＴ１を出力するとともに、この転送信号を左から数えて第２段目のラッチ回路４０１に供給する。次に、第２段目のラッチ回路４０１は、転送信号ＳＴ１を、クロック信号ＣＬＸの半周期だけシフトさせて、転送信号ＳＴ２として出力するとともに、この転送信号を左から数えて第３段目のラッチ回路４０１に供給する。そして、以下同様な転送動作が各段のラッチ回路４０１において繰り返される結果、１水平走査期間において、転送信号ＳＴ１、ＳＴ２、…、ＳＴｎが順次出力されることとなる。
【００３６】
さらに、このように順次出力される転送信号ＳＴ１、ＳＴ２、…、ＳＴｎは、位相調整回路４０２によって、位相調整信号ＥＮＢ１またはＥＮＢ２のパルス幅に制限された後、バッファ回路５００によって波形整形されて、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎとして、トランジスタ等で形成されるサンプリング回路３０１に供給されることとなる。
【００３７】
本実施形態では、特に、位相調整回路４０２によるパルス幅の制限により、相前後するサンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎのパルス間隔は、図４に示されるように時間的に隔絶されるため、これらの信号パルスの重複に起因するクロストークやゴーストなどの発生が未然に防止される。すなわち、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎが重複していると、本来、あるグループのデータ線にサンプリングされるべき画像信号が、そのグループの前後に位置するグループのデータ線に対してもサンプリングされてしまうため、クロストークやゴーストなどが発生して表示品位が低下するが、本実施形態によれば、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎのパルスが時間的に隔絶されて出力されるため、クロストークやゴーストなどの発生が未然に防止されることとなる。
【００３８】
また、ラッチ回路４０１や位相調整回路４０２の駆動能力よりも、バッファ回路５００の駆動能力の方が遥かに大きい。このためラッチ回路４０１や位相調整回路４０２の駆動能力が低くても、バッファ回路５００から出力されるサンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎによって、１２個のサンプリングスイッチ３０２を良好に同時駆動されることとなる。
【００３９】
＜データ線駆動回路のレイアウト＞
ここで、データ線駆動回路１０１の回路レイアウトについて説明する。図５は、データ線駆動回路１０１の要部回路についてのレイアウトを示す平面図である。この図においては、配線４０４を介して供給される位相調整回路４０２の出力信号が、第１に、バッファ回路５００によって波形整形等されて、サンプリング制御信号線１１４を介しサンプリング制御信号として出力され、第２に、このサンプリング制御信号にしたがって、１２個のサンプリングスイッチ３０２を駆動制御する構成とともに、１２本の画像信号線１１５に供給される画像信号ＶＩＤ１〜ＶＩＤ１２が、当該１２個のサンプリングスイッチによりサンプリングされて、対応する１２本のデータ線６ａに供給される構成が示されている。
また、図５に示されるように、バッファ回路５００は、ラッチ回路４０１や位相調整回路４０２が形成される領域と、シリアル−パラレル変換された１２系統の画像信号ＶＩＤ１〜ＶＩＤ１２が供給される１２本の画像信号線１１５が形成される領域との間に形成されている。
【００４０】
＜バッファ回路のレイアウト＞
次に、バッファ回路５００の詳細について図６〜図８を参照して説明する。ここで、図６は、バッファ回路５００のレイアウトを示す平面図であり、図７は、図６のレイアウトを簡略化した回路図であり、図８は、バッファ回路５００の構成を示す等価回路図である。これらの図に示されるように、バッファ回路５００では、インバータ５０１〜５０３がデータ線６ａの延在方向（Ｙ方向）に３段直列接続して構成されており、さらに、各段のインバータ５０１〜５０３では、それぞれ７個のインバータが走査線３ａの延在方向（Ｘ方向）に並列接続して構成されている。すなわち、第１段目のインバータ５０１はインバータ５１１〜５１７が、第２段目のインバータ５０２はインバータ５２１〜５２７が、第３段目のインバータ５０３はインバータ５３１〜５３７が、それぞれ並列接続されたものである。
【００４１】
さらに、これらのインバータ５１１〜５１７、５２１〜５２７、５３１〜５３７は、いずれもチャネル幅方向がＹ方向に形成されたＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを組み合わせた相補型ＴＦＴとして構成されている。すなわち、インバータ５１１〜５１７、５２１〜５２７、５３１〜５３７は、いずれも、引き出し配線６０１ａ、６０２ａ間において、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴが直列接続されている。
【００４２】
また、これらのＴＦＴのチャネル長は、すべてにわたって略同一となっている。したがって、バッファ回路５００を構成するインバータ５１１〜５１７、５２１〜５２７、５３１〜５３７は、レイアウト的には３行７列のマトリクス状に配置している。
【００４３】
ここで、第１段目のインバータ５０１（インバータ５１１〜５１７）を構成するＴＦＴのチャネル幅Ｌ１、第２段目のインバータ５０２（インバータ５２１〜５２７）を構成するＴＦＴのチャネル幅Ｌ２、および、第３段目のインバータ５０３（インバータ５３１〜５３７）を構成するＴＦＴのチャネル幅Ｌ３は、Ｌ１＜Ｌ２＜Ｌ３となっている。上述したように、第１段目〜第３段目のインバータ５０１〜５０３は、それぞれ同数（７個）のインバータを並列接続したものであるから、そのオン抵抗は、チャネル幅で定まることになり、インバータ５０１＞インバータ５０２＞インバータ５０３＞となっている。
【００４４】
したがって、バッファ回路５００全体で見れば、入力インピーダンスが高くなる一方、出力インピーダンスが低くなる。このため、転送信号を出力するラッチ回路４０１、または、この転送信号のパルス幅を狭める位相調整回路４０２を構成するＴＦＴサイズが小さくて済むので、消費電力の大きさが問題視されるシフトレジスタ回路４００の低消費電力化が図られる一方で、多数（１２個）のサンプリングスイッチ３０２を同時に駆動制御することが良好に行われることとなる。
【００４５】
一方、高電圧（Ｖｃｃ）配線６０１および低電圧（ＧＮＤ）配線６０２は、それぞれＴＦＴ素子アレイ基板１０のＸ方向にわたって引き通して配設されているが、バッファ回路５００が形成される領域にあっては、特に図７において太線で示されるように、高電圧配線６０１からは引き出し配線６０１ａが、低電圧配線６０２からは引き出し配線６０２ａが、それぞれＹ方向に延長配設されるとともに、互いに櫛歯状に対向して形成されている。
【００４６】
ここで、Ｘ方向に相隣接するインバータは、一方のチャネル領域を共有して、これが折り返して連続した形となっているため、１段分のインバータを構成するＴＦＴのチャネル型は、図６または図７において左側から順番に、Ｐ、Ｎ、Ｎ、Ｐ、Ｐ、Ｎ、Ｎ、…、Ｐ、Ｐ、Ｎとなっている。このため、同一段において相隣接するインバータ同士は、同一のチャネル領域となるだけでなく、その共有領域に接続される引き出し配線も共有した構成となっている。例えば、インバータ５１１、５１２同士は、Ｎチャネル型とされるチャネル領域を共有しているだけでなく、その共有領域のうちドレイン領域に接続される引き出し配線６０２ａも共有している。また、例えば、インバータ５２２、５２３同士は、Ｐチャネル型とされるチャネル領域を共有しているだけでなく、その共有領域のうちソース領域に接続される引き出し配線６０１ａも共有している。すなわち、言うなれば、引き出し配線６０１ａまたは６０２ａを中心として左右対称化して各インバータが配列している。
【００４７】
一方、第１段目のインバータ５１１〜５１７を構成する各ＴＦＴにあっては、パルス幅が狭められた転送信号を供給する配線４０４が、櫛歯状に延設されてゲート電極となっている。一方、第１段目のインバータ５１１〜５１７を構成するＰチャネル型ＴＦＴのソース領域と同Ｎチャネル型ＴＦＴのドレイン領域とに接続される配線は、コンタクトホールを介してインバータ５１１〜５１７の出力として共通接続されるとともに、櫛歯状に延設されて、第２段目のインバータ５２１〜５２７を構成する各ＴＦＴのゲート電極となっている。同様に、第２段目のインバータ５２１〜５２７を構成するＰチャネル型ＴＦＴのソース領域と同Ｎチャネル型ＴＦＴのドレイン領域とに接続される配線は、コンタクトホールを介してインバータ５２１〜５２７の出力として共通接続されるとともに、櫛歯状に延設されて、第３段目のインバータ５３１〜５３７を構成する各ＴＦＴのゲート電極となっている。そして、第３段目のインバータ５３１〜５３７を構成するＰチャネル型ＴＦＴのソース領域と同Ｎチャネル型ＴＦＴのドレイン領域とは、コンタクトホールを介してインバータ５３１〜５３７の出力として共通接続されて、これがサンプリング制御信号線１１４となっている。そして、このようなバッファ回路５００は、図９に示されるように、同時に駆動される１２本のデータ線６ａの合計幅（ΔＷ）と一致するピッチでＸ方向に、シフトレジスタ回路４００におけるラッチ回路４０１に対応して配列している。
【００４８】
このようなバッファ回路５００によれば、複数個のインバータが並列接続されて１段分のインバータを構成しているので、通常Ｘ方向が長手となる領域が効率的に利用されるとともに、１段分のインバータによる駆動能力を向上させることができる。さらに、インバータ５０１〜５０３を構成するＴＦＴのチャネル幅Ｌ１〜Ｌ３が段階的に大きくなるので、バッファ回路５００全体で高負荷に対応でき、同時駆動可能なサンプリングスイッチ３０２の個数を増やすことが可能となる。
【００４９】
また、複数並列接続された１段分のインバータのうち、Ｘ方向に相隣接するインバータでは、Ｐチャネル領域またはＮチャネル領域が共用されているので、ＴＦＴ毎にチャネル領域を形成する場合と比較して、基板領域が効率的に利用されることになる。さらに、共用チャネル領域にあっては、そのドレイン領域またはソース領域についても共用されるので、電源配線からの引き出し配線も共用することができる。
【００５０】
くわえて、第１段目〜第３段目のインバータ５０１〜５０３は、いずれも同数（７個）並列接続されたインバータからなり、さらに、これらインバータを構成する相補型ＴＦＴは、いずれもチャネル長が略同一（チャネル幅は、段毎に異なる）であるため、インバータ５１１〜５１７、５２１〜５２７、５３１〜５３７が、Ｘ方向およびＹ方向にマトリクス状に配列することになる。このため、シフトレジスタ回路４００（ラッチ回路４０１や位相調整回路４０２）と、複数本の画像信号線１１５とに挟まれるＸ方向に長手に延伸する領域において、各インバータを効率良く配置させることができるとともに、Ｙ方向に隣接する相異なる段のインバータ同士において電源配線からの引き出し配線を共用することが容易となる。例えば、インバータ５１１、５２１、５３１において引き出し配線６０１ａ、６０２ａを共用することができる。したがって、本実施形態にあっては、引き出し配線６０１ａ、６０２ａは、上述のようにＸ方向に相隣接するインバータ同士のみならず、Ｙ方向に相隣接するインバータ同士でも共用されるので、基板領域が極めて効率良く利用されていることになる。
【００５１】
さらに、本実施形態にあっては、各インバータを構成するＴＦＴのサイズ調整は、比較的容易に行うことができる。例えば、チャネル長の調整は、１段分において並列接続されるインバータ個数を増減することで可能であるし、チャネル幅の調整は、シフトレジスタ回路４００と複数本の画像信号線１１５との間隔を広狭することで可能である。特に、バッファ回路５００の駆動能力を決定付ける最終段インバータのチャネル幅が調整容易であるのは、装置設計上大変有利といえる。しかも、ＴＦＴのサイズ調整にかかわらず、Ｘ方向には１段分のインバータが複数個並列接続されるから、基板領域の効率的利用とともに駆動能力の向上が図られることとなる。
【００５２】
なお、上述したバッファ回路５００では、インバータの直接段数が３段であったが、これ以外の段数として良いのはもちろんである。同様に、上述したバッファ回路５００では、１段分のインバータにおける並列個数が７個であったが、これ以外の個数として良いのはもちろんである。
【００５３】
ところで、サンプリング回路３０１を構成するサンプリングスイッチ３０２の具体的な構成例としては、例えば、図１０（１）に示されるように、Ｎチャネル型ＴＦＴ３０２ａにより構成しても良いし、同図（２）に示されるように、Ｐチャネル型ＴＦＴ３０２ｂにより構成しても良いし、また、同図（３）に示されるように、両者ＴＦＴ３０２ａ、３０２ｂを相補型として構成しても良い。なお、図３に示される構成にあっては、図１０（１）に示されるＮチャネル型ＴＦＴ３０２ａを用いた場合を想定しているので、Ｐチャネル型ＴＦＴを用いる場合には、サンプリング制御信号１１４ａに対してレベル反転させたサンプリング制御信号１１４ｂを生成する必要があり、さらに、相補型ＴＦＴを用いる場合には、サンプリング制御信号１１４ａ、１１４ｂをそれぞれ供給する信号線も必要となる。
【００５４】
また、サンプリング回路３０１を構成する各サンプリングスイッチ３０２は、製造効率等の観点から好ましくは、画素部におけるＴＦＴ３０と共通プロセスにより製造されるＮチャネル型ＴＦＴ、または、Ｐチャネル型ＴＦＴ、および両者の相補型等から構成される。
【００５５】
以上説明したように本実施形態によれば、バッファ回路５００が、ＴＦＴアレイ基板１０の領域を効率的に利用するようにレイアウトされているので、液晶装置全体の小型化や同一サイズの装置における画像表示領域の大型化が可能となるだけでなく、高ドット周波数にも対応して、高品位の画像表示が可能となる。
【００５６】
＜液晶装置の全体構成＞
次に、上述した実施形態に係る液晶装置の全体構成について図１１および図１２を参照して説明する。ここで、図１１は、液晶装置１００の構成を示す斜視図であり、図１２は、図１１におけるＡ−Ａ´線の断面図である。
【００５７】
これらの図に示されるように、液晶装置１００は、画素電極９ａ等が形成されたガラスや、半導体、石英などからなるＴＦＴアレイ基板１０と、対向電極２３等が形成されたガラスなどの透明な対向基板２０とが、スペーサＳＰの混入されたシール材５２によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学材料としての液晶５０が封入された構造となっている。なお、シール材５２は、対向基板２０の周辺に沿って形成されるが、液晶５０を封入するために一部が開口している。このため、液晶５０の封入後に、その開口部分が封止材ＳＲによって封止されている。
【００５８】
ここで、ＴＦＴアレイ基板１０の対向面であって、シール材５２の外側一辺においては、上述したデータ線駆動回路１０１やサンプリング回路３０１（図１１および図１２では省略）が形成されて、Ｙ方向に延在するデータ線６ａを駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０２が形成されて、外部回路によってシリアル−パラレル変換された画像信号ＶＩＤ１〜ＶＩＤ１２などの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１０４が形成されて、Ｘ方向に延在する走査線３ａをそれぞれ両側から駆動する構成となっている。なお、走査線３ａに供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１０４を片側１個だけに形成する構成でも良い。ほかに、ＴＦＴアレイ基板１０においては、データ線６ａへの画像信号の書込負荷を低減するため、各データ線６ａを、画像信号のサンプリングに先行するタイミングにおいて、所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００５９】
一方、対向基板の対向電極２３は、貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、ＴＦＴアレイ基板１０との電気的導通が図られている。ほかに、対向基板２０には、液晶装置１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板２０に設けられる。また、必要に応じて液晶装置１０に光を照射するバックライトが、いずれか一方の基板の背面側に設けられる。
【００６０】
くわえて、ＴＦＴアレイ基板１０および対向基板２０の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶５０として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００６１】
なお、駆動回路２００等の周辺回路の一部または全部を、ＴＦＴアレイ基板１０に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、ＴＦＴアレイ基板１０の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、ＴＦＴアレイ基板１０の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良いが、上述したように、本実施形態に係る液晶装置の効果が最も表れるのは、この駆動回路２００をＴＦＴアレイ基板１０に形成した場合である。
【００６２】
＜その他＞
また、実施形態においては、液晶装置を構成するＴＦＴアレイ基板１０として、ガラス等の透明な絶縁性基板を用いて、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ３０）や駆動回路２００を構成するＴＦＴを形成するものとして説明したが、本発明はこれに限られるものではない。
【００６３】
例えば、ＴＦＴアレイ基板１０を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路２００の構成素子を形成しても良い。このようにＴＦＴアレイ基板１０として半導体基板を用いる場合には、透過型として用いることができないため、画素電極９ａをアルミニウムなどで形成して、反射型として用いられることとなる。また、ＴＦＴアレイ基板１０を透明基板として、単に、画素電極９ａにアルミニウムなどで形成して反射型としても良い。
【００６４】
さらに、上述した実施形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線３ａを一方の基板に形成し、データ線６ａを他方の基板に形成するとともに、２端子素子を、走査線３ａまたはデータ線６ａのいずれか一方と、画素電極９ａとの間に形成する必要がある。この場合、画素は、二端子素子が接続される画素電極９ａと、対向基板２０に形成される信号線（データ線６ａまたは走査線３ａの一方）と、これらの間に挟持される液晶５０とから構成されることとなる。
【００６５】
また、アクティブマトリクス型液晶装置に限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシブ型にも適用可能である。この場合、画素は、電極として作用する走査線３ａと、同じく電極として作用するデータ線６ａと、これら電極間に挟持される液晶５０とから構成されることとなる。
【００６６】
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置に適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００６７】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図１３に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのメモリや、光ディスク装置などのストレージユニット、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力するものである。また、表示情報処理回路１００２は、上述したシリアル−パラレル変換回路や、増幅・極性反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路１００４に出力するものである。駆動回路１００４は、液晶装置１００を駆動するものであり、上述した駆動回路２００のほか、製造後の検査に用いる検査回路などを含んだものである。電源回路１０１０は、上述の各回路に所定の電源を供給するものである。
【００６８】
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【００６９】
＜その１：プロジェクタ＞
まず、この液晶装置１００をライトバルブとして用いたプロジェクタについて説明する。図１４は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
【００７０】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した液晶装置１００と同様であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００７１】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン１１２０にカラー画像が投射されることとなる。
【００７２】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。
【００７３】
＜その２：モバイル型コンピュータ＞
次に、この液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１５は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００の背面にバックライトを付加することにより構成されている。
【００７４】
なお、電子機器としては、図１４および図１５を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態の液晶装置、さらには電気光学装置が適用可能なのは言うまでもない。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る液晶装置を構成するＴＦＴアレイ基板のうち、画像表示領域の構成を示す等価回路図である。
【図２】同液晶装置におけるＴＦＴアレイ基板の構成を示すブロック図である。
【図３】同液晶装置におけるデータ線駆動回路の詳細構成を示すブロック図である。
【図４】同液晶装置におけるデータ線駆動回路の動作を説明するためのタイミングチャートである。
【図５】同液晶装置におけるデータ線駆動回路のレイアウトを示す平面図である。
【図６】同液晶装置におけるバッファ回路のレイアウトを示す平面図である。
【図７】同液晶装置におけるバッファ回路の詳細構成を示す回路図である。
【図８】同液晶装置におけるバッファ回路の詳細構成を示すブロック図である。
【図９】同液晶装置におけるバッファ回路の配置を示すブロック図である。
【図１０】（１）〜（３）は、それぞれ同液晶装置におけるサンプリング回路のスイッチ構成を示す回路図である。
【図１１】同液晶装置の構造を示す斜視図である。
【図１２】同液晶装置の構造を説明するための一部断面図である。
【図１３】同液晶装置を適用した電子機器の概略構成を示すブロック図である。
【図１４】同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１５】同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００７６】
３ａ…走査線
３ｂ…容量線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
２０…対向基板
３０…ＴＦＴ
５０…液晶
５２…シール材
７０…蓄積容量
１０１…データ線駆動回路
１０４…走査線駆動回路
１１４…サンプリング制御信号線
１１５…画像信号線
３０１…サンプリング回路
３０２…サンプリングスイッチ
４００…シフトレジスタ回路
４０１…ラッチ回路
４０２…位相調整回路
４０３…ＮＡＮＤ回路
５００…バッファ回路
５０１…インバータ（１段目）
５０２…インバータ（２段目）
５０３…インバータ（３段目）
６０１…高電圧配線
６０２…低電圧配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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