(57)【要約】    【課題】      コンパレータにＤＣオフセットが存在しても、Ｄ／Ａ変換器のＤＣオフセットをほぼ完全に除去できること。    【解決手段】  Ｄ／Ａ変換器１３０の相補出力Ａ＋、Ａ−とコンパレータ１５０の入力間に入力切替スイッチ１６０を設ける。入力信号補正部１１０は、Ｄ／Ａ変換器１３０の出力Ａ＋とコンパレータ１５０の＋入力、Ｄ／Ａ変換器１３０の出力Ａ−とコンパレータ１５０の−入力をそれぞれ接続した時のゼロクロス遅延値と、Ｄ／Ａ変換器１３０の出力Ａ＋とコンパレータ１５０の−入力、Ｄ／Ａ変換器１３０の出力Ａ−とコンパレータ１５０の＋入力をそれぞれ接続した時のゼロクロス遅延値とを求め、得られた２つのゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分して生成したＤＣオフセット補償値を用いて、加算器１２８により、デジタル入力信号を補正する。  【選択図】      図１
2006025365.tif 000002
【特許請求の範囲】
【請求項１】
Ｄ／Ａ変換器のＤＣオフセットを補償する、オフセット補償機能付きＤ／Ａ変換装置であって、
２つの入力端子を有し、少なくとも一方の入力端子に前記Ｄ／Ａ変換器の出力信号が入力されるコンパレータと、
送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記Ｄ／Ａ変換器の出力信号である信号対を切り替える切替手段と、
前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記Ｄ／Ａ変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第１のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第２のゼロクロス遅延値を生成するゼロクロス遅延値生成手段と、
前記第１のゼロクロス遅延値および前記第２のゼロクロス遅延値を用いて、前記ＤＣオフセットの補償値を生成する補償値生成手段と、
前記補償値を用いて、前記Ｄ／Ａ変換器へのデジタル入力信号を補正する補正手段と、
を有することを特徴とするオフセット補償機能付きＤ／Ａ変換装置。
【請求項２】
前記Ｄ／Ａ変換器は、位相が反転した２系統のアナログ信号を出力する差動出力タイプであり、
前記コンパレータには、前記切替手段を介して前記Ｄ／Ａ変換器の２系統のアナログ信号が入力される、
ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項３】
前記Ｄ／Ａ変換器は、位相が同一の１系統のアナログ信号のみを出力するシングル出力タイプであり、
前記コンパレータには、前記切替手段を介して前記Ｄ／Ａ変換器の１系統のアナログ信号と所定の基準電圧とがそれぞれ入力される、
ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項４】
前記補償値生成手段は、
前記第１のゼロクロス遅延値および前記第２のゼロクロス遅延値を用いて逐次近似的に前記ＤＣオフセットの補償値を生成する、
ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項５】
前記補償値生成手段は、
前記第１のゼロクロス遅延値と前記第２のゼロクロス遅延値を加算し、加算結果の符号を判定し、判定結果を積分することにより、前記ＤＣオフセットの補償値を生成する、
ことを特徴とする請求項４記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項６】
前記補償値生成手段は、
前記第１のゼロクロス遅延値と前記第２のゼロクロス遅延値の平均値を算出することにより、前記ＤＣオフセットの補償値を生成する、
ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項７】
前記ゼロクロス遅延値の測定は、１回のデジタル入力信号と前記Ｄ／Ａ変換器の出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる、ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項８】
前記ゼロクロス遅延値の測定は、複数回の連続したデジタル入力信号と前記Ｄ／Ａ変換器の出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる、ことを特徴とする請求項１記載のオフセット補償機能付きＤ／Ａ変換装置。
【請求項９】
コンパレータの少なくとも一方の入力端子にＤ／Ａ変換器の出力信号を入力し、前記コンパレータの出力信号を用いて、前記Ｄ／Ａ変換器のＤＣオフセットを補償する方法であって、
送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記Ｄ／Ａ変換器の出力信号である信号対を切り替えるステップと、
前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記Ｄ／Ａ変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第１のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第２のゼロクロス遅延値を生成するステップと、
前記第１のゼロクロス遅延値および前記第２のゼロクロス遅延値を用いて、前記ＤＣオフセットの補償値を生成するステップと、
前記補償値を用いて、前記Ｄ／Ａ変換器へのデジタル入力信号を補正するステップと、
を有することを特徴とするＤ／Ａ変換装置のオフセット補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット補償機能付きＤ／Ａ変換装置およびＤ／Ａ変換装置のオフセット補償方法に関する。特に、デジタル無線通信機に内蔵されるＤ／Ａ変換器のＤＣオフセットを補償するための装置および方法に関する。
【背景技術】
【０００２】
デジタル無線通信機では、デジタル変調されたＩ（正相）、Ｑ（直交）各々の信号をＤ／Ａ変換して、無線電話の無線周波数部に結合し無線信号としてアンテナに送り出す。Ｄ／Ａ変換器のアナログ出力電圧は、デジタル入力値に対応する理想のアナログ出力電圧（ＤＣオフセットを持たないアナログ出力電圧）と一致しているのが理想であるが、実際には、種々の要因により、実際の出力と理想の出力との間にＤＣオフセットが生じる。
【０００３】
差動出力タイプのＤ／Ａ変換器の場合は、Ｉ信号、Ｑ信号それぞれに対するＤ／Ａ変換器の差動出力（Ｉ＋とＩ−、または、Ｑ＋とＱ−）間で、ＤＣオフセットが発生する。すなわち、Ｄ／Ａ変換器の差動出力の入出力特性が異なっている。Ｉ信号、Ｑ信号それぞれにＤＣオフセットが発生すると、Ｉ、Ｑの各信号間の位相がずれて送信誤差となる。
【０００４】
このような送信誤差を解消するためには、Ｄ／Ａ変換器の差動出力間ＤＣオフセットをキャンセルして、Ｄ／Ａ変換器の特性を揃える必要がある。
【０００５】
従来、無線経路に送られるべき信号が存在する通常動作中のＤ／Ａ変換器の差動出力間ＤＣオフセットをキャンセルする方法として、Ｄ／Ａ変換器のデジタル入力信号とローパスフィルタを通過したＤ／Ａ変換器のアナログ出力信号とが基準電圧（０Ｖ）を横切る時間の差（以下「ゼロクロス遅延値」という）を測定する方法が知られている（例えば、特許文献１）。
【０００６】
すなわち、Ｄ／Ａ変換器にＤＣオフセットがない場合は、信号の立上り時のゼロクロス遅延値と信号の立下り時のゼロクロス遅延値とが等しくなり、Ｄ／Ａ変換器にＤＣオフセットがある場合は、信号の立上り時のゼロクロス遅延値と信号の立下り時のゼロクロス遅延値とに差が生じる。そこで、Ｄ／Ａ変換器の差動出力にコンパレータ（電圧比較器）を接続し、コンパレータによる電圧比較結果｛＋１、−１｝とＤ／Ａ変換器のデジタル入力信号のＭＳＢ｛＋１、−１｝を判定した結果｛＋１、０、−１｝を、クロック信号を用いて積分することにより、信号の立上り時と立下り時のゼロクロス遅延値を求め、得られたゼロクロス遅延値の差に応じてデジタル入力信号を補正することにより、Ｄ／Ａ変換器の差動出力間ＤＣオフセットをキャンセルするようにしている。
【特許文献１】特表２００２−５１９９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の方法においては、コンパレータ自体のＤＣオフセットが何ら考慮されておらず、Ｄ／Ａ変換器のＤＣオフセットの除去には一定の限界がある。
【０００８】
すなわち、実際には、シングル出力タイプのＤ／Ａ変換装置におけるＤ／Ａ変換器のＤＣオフセットを検出するコンパレータのみならず、差動出力タイプのＤ／Ａ変換装置におけるＤ／Ａ変換器の差動出力間ＤＣオフセットを検出するコンパレータにも、ＤＣオフセットは存在する。通常、コンパレータのＤＣオフセットは、数ｍＶ以内に収まるように設計される。
【０００９】
しかし、本発明者の検討により、トランジスタサイズやＬＳＩの製造プロセス条件のばらつき等に起因して、コンパレータ自体のＤＣオフセットが２０ｍＶ以上になる場合があることが確認されている。特に、トランジスタサイズを微細化していくと、コンパレータのＤＣオフセットは大きくなる傾向がある。
【００１０】
コンパレータが持つＤＣオフセットは、Ｄ／Ａ変換器のＤＣオフセット（差動出力間ＤＣオフセットを含む）を測定する際の誤差となる。よって、コンパレータ自体のＤＣオフセットが大きいと、正確な測定ができず、Ｄ／Ａ変換器のＤＣオフセットを完全に除去することはできない。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、コンパレータにＤＣオフセットが存在しても、Ｄ／Ａ変換器のＤＣオフセットをほぼ完全に除去することができるオフセット補償機能付きＤ／Ａ変換装置およびＤ／Ａ変換装置のオフセット補償方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のオフセット補償機能付きＤ／Ａ変換装置は、Ｄ／Ａ変換器のＤＣオフセットを補償する、オフセット補償機能付きＤ／Ａ変換装置であって、２つの入力端子を有し、少なくとも一方の入力端子に前記Ｄ／Ａ変換器の出力信号が入力されるコンパレータと、送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記Ｄ／Ａ変換器の出力信号である信号対を切り替える切替手段と、前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記Ｄ／Ａ変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第１のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第２のゼロクロス遅延値を生成するゼロクロス遅延値生成手段と、前記第１のゼロクロス遅延値および前記第２のゼロクロス遅延値を用いて、前記ＤＣオフセットの補償値を生成する補償値生成手段と、前記補償値を用いて、前記Ｄ／Ａ変換器へのデジタル入力信号を補正する補正手段と、を有する構成を採る。
【発明の効果】
【００１３】
本発明によれば、コンパレータにＤＣオフセットが存在しても、Ｄ／Ａ変換器のＤＣオフセットをほぼ完全に除去することができる。
【発明を実施するための最良の形態】
【００１４】
本発明では、Ｄ／Ａ変換器のＤＣオフセットを測定するときに、コンパレータに入力する信号対を切り替えて、それぞれの立上り時と立下り時におけるゼロクロス遅延値を求めることにより、極性の異なるコンパレータ自体が持つＤＣオフセットに対応する遅延値が、上記切り替えの前と後のゼロクロス遅延値に付加されていることを利用して、上記切り替えの前と後のゼロクロス遅延値を加算したゼロクロス遅延値を求めることにより、コンパレータ自体のＤＣオフセットを相殺することができる。これにより、Ｄ／Ａ変換器のＤＣオフセットの正確な測定が可能となる。
【００１５】
本発明のオフセット補償機能付きＤ／Ａ変換装置の一態様によれば、コンパレータの２つの入力端子（反転端子および非反転端子）と少なくとも一方がＤ／Ａ変換器の出力信号である信号対とを切り替える切替手段と、コンパレータの出力信号の極性を選択的に反転させる極性反転手段とを有し、コンパレータに入力する信号の切り替えを行い、それぞれのＤ／Ａ変換器の出力信号の立上り時と立下り時におけるゼロクロス遅延値を測定して第１および第２のゼロクロス遅延値を生成し、それらの遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分することで、ＤＣオフセット補償値を生成する。そして、加算器により前記補償値を用いてデジタル入力信号を補正する。
【００１６】
すなわち、コンパレータに入力する信号の切り替えを行うと、切り替え前に測定した第１のゼロクロス遅延値においては、例えば、コンパレータ自体のＤＣオフセットに対応する遅延値が、コンパレータに入力される２つの信号のゼロクロス遅延値を拡大させる方向に作用していたものが、切り替え後に測定した第２のゼロクロス遅延値においては、２つの信号のゼロクロス遅延値を縮小させる方向に作用するようになる。すなわち、切り替え前と切り替え後では、コンパレータ自体が持つＤＣオフセットに対応する遅延値の極性が反転していることになる。
【００１７】
一方、Ｄ／Ａ変換器のＤＣオフセットに対応するゼロクロス遅延値は、コンパレータへの入力切り替えに関係なく同じ（極性も同じ）である。
【００１８】
したがって、コンパレータへの入力切り替えの前および後のそれぞれの測定信号に基づいて生成される第１および第２のゼロクロス遅延値を加えると、実質的に、コンパレータ自体が持つＤＣオフセットに対応する遅延値は相殺されて見えなくなる。したがって、得られたゼロクロス遅延値から得られる判定結果｛＋１、０、−１｝をもとに、積分することによりＤＣオフセット補償値を生成することで、コンパレータのＤＣオフセットを除去した正味のＤ／Ａ変換器のＤＣオフセットに対する補償値を、正確に算出することができる。
【００１９】
本発明は、Ｄ／Ａ変換器が差動出力タイプ（変換出力のダイナミックレンジを拡大するために相補出力とするタイプ）である場合と、シングル出力タイプである場合とを問わずに適用することができる。また、第１と第２のゼロクロス遅延値からＤＣオフセット補償値に変換する各種方法については、各実施の形態において説明する。
【００２０】
本発明では、結果的にコンパレータ自体が持つＤＣオフセットとＤ／Ａ変換器が持つＤＣオフセットとを考慮して補償値を生成し、Ｄ／Ａ変換器のデジタル入力信号に対して負帰還をかけるため、Ｄ／Ａ変換装置全体としてみると、コンパレータはＤＣオフセットがないように見える。すなわち、実質的に、ＤＣオフセットが除去されたコンパレータにより、Ｄ／Ａ変換装置のＤＣオフセットを測定していることになる。
【００２１】
本発明によれば、コンパレータ自体のＤＣオフセットとＤ／Ａ変換器のＤＣオフセットを、同時に、かつ、ほぼ完全に除去することが可能となる。また、本発明は構成が簡単であり、また、その制御方法も簡単であるため、実現が容易である。さらに、アナログ回路の微細化を進めていくと、コンパレータのＤＣオフセットがますます増大することになる。したがって、ＤＣオフセットをほぼ完全に取り除いたＤ／Ａ変換装置を、微細プロセスを用いて実現する手段として、本発明は非常に有効である。
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明は、本発明の範囲を限定する趣旨ではない。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図、図２および図３は、その動作を説明するための図、図４〜図６は、コンパレータ自体のＤＣオフセットがキャンセルされる理由を説明するための図である。
【００２４】
まず、図１を用いて、本実施の形態に対応するオフセット補償機能付きＤ／Ａ変換装置の構成を説明する。
【００２５】
図１に示すＤ／Ａ変換装置１００は、入力信号補正部１１０と、差動出力構成のＤ／Ａ変換器１３０と、ローパスフィルタ１４０と、コンパレータ１５０と、コンパレータ１５０の前段に設けられた入力切替スイッチ１６０と、コンパレータ１５０の出力信号の極性を選択的に反転させるための極性切替回路１７０とを有する。入力切替スイッチ１６０および極性切替回路１７０は、モード切替信号によって制御される。なお、ローパスフィルタ１４０は、Ｄ／Ａ変換器１３０に内蔵されていてもよい。
【００２６】
入力信号補正部１１０は、デジタル入力信号から最上位ビット（ＭＳＢ：Most Significant Bit）を抽出するＭＳＢ抽出回路１１２と、極性切替回路１７０の出力およびＭＳＢ抽出回路１１２の出力（ＭＳＢ信号）を用いて所定の判定処理を行う判定回路１１４と、判定回路１１４の出力を積分する第１の積分回路１１６と、後述する第１の入力モード時（図２参照）における第１のゼロクロス遅延値を一時的に格納する第１のレジスタ１１８と、後述する第２の入力モード時（図３参照）における第２のゼロクロス遅延値を一時的に格納する第２のレジスタ１２０と、第１のゼロクロス遅延値および第２のゼロクロス遅延値を用いて所定の演算／判定処理を行う演算／判定回路１２２と、演算／判定回路１２２の出力を積分する第２の積分回路１２４と、積分回路１２４の出力（ＤＣオフセット補償値）を格納する第３のレジスタ１２６と、デジタル入力信号に対してＤＣオフセット補償値を加算する加算器１２８とを有する。デジタル入力信号の符号は、ＭＳＢから得られる。二つの積分回路１１６、１２４は、実質的にアップダウンカウンタで構成されている。本実施の形態では、アップダウンカウンタを用いた１ＬＳＢ（Least Significant Bit）ずつ変化させる逐次近似方式を用いてデジタル入力信号を補正する。ＬＳＢはＤ／Ａ変換器１３０の最小分解能である。
【００２７】
したがって、このオフセット補償機能付きＤ／Ａ変換装置１００では、コンパレータ１５０自体がＤＣオフセットを有することを考慮し、Ｄ／Ａ変換器１３０の差動出力間ＤＣオフセットおよびコンパレータ１５０自体のＤＣオフセットを考慮したトータルのＤＣオフセットを、負帰還制御により補正する。
【００２８】
次に、ＤＣオフセットを補償するための動作を説明する。
【００２９】
この動作は、無線経路に送られるべき信号が存在する通常動作モード時における、第１のゼロクロス遅延値を求める段階（図２参照）と、第２のゼロクロス遅延値を求め、得られた第１と第２のゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その判定結果を積分することでＤＣオフセット補償値を求め、得られたＤＣオフセット補償値を用いてデジタル入力信号を補正する段階（図３参照）とに大別される。
【００３０】
そして、以上の動作を繰り返すことにより、Ｄ／Ａ変換器１３０の差動出力間ＤＣオフセットを除去することができる。
【００３１】
以下、具体的に説明する。
【００３２】
図２に、通常動作モード時における第１のゼロクロス遅延値を求める動作（手順）が太線で示されている。
【００３３】
まず、各積分回路１１６、１２４のカウント値および各レジスタ１１８、１２０、１２６の値をゼロにリセットする。このとき、与えられたデジタル入力信号は、加算器１２８からそのまま出力されて、差動出力構成のＤ／Ａ変換器１３０に与えられる。
【００３４】
Ｄ／Ａ変換器１３０からは、位相が互いに反転した相補出力が得られ、さらにそれぞれローパスフィルタ１４０を通過して不要な雑音（高周波成分）が取り除かれる。ここでは、これら２つの出力信号を各々、「Ａ＋」、「Ａ−」と表わす。Ａ＋はデジタル入力データに対して正相出力であり、Ａ−は逆相出力とする。Ａ＋とＡ−の各信号は、入力切替スイッチ１６０を介してコンパレータ１５０に入力する。
【００３５】
入力切替スイッチ１６０は、図示するように、二つの入力端子ａ、ｂを、二つの出力端子ｃ、ｄのいずれかにそれぞれ選択的に接続する機能を持つ。
【００３６】
図２に示す入力切替スイッチ１６０では、ａ端子とｃ端子が接続され、また、ｂ端子とｄ端子が接続されている。この状態を、第１の入力モードとする。
【００３７】
この第１の入力モードのときには、極性切替回路１７０は、コンパレータ１５０の出力信号をそのまま通過させる。
【００３８】
コンパレータ１５０の出力信号｛＋１、−１｝およびＭＳＢ抽出回路１１２から出力されるデジタル入力信号のＭＳＢ｛＋１、−１｝は、判定回路１１４に入力される。判定回路１１４の出力信号｛＋１、０、−１｝は、アップダウンカウンタで構成される第１の積分回路１１６に与えられる。ここで、判定回路１１４は、次の真理値表に従って動作する。また、「＋１」はハイレベル、「−１」はローレベルをそれぞれ意味する。
【００３９】
【表１】
2006025365.tif 000003
【００４０】
積分回路（アップダウンカウンタ）１１６は、このとき与えられる判定回路１１４の出力信号が「＋１」の時はダウンカウントし、「−１」の時はアップカウントし、「０」の時は何も動作しない。
【００４１】
このとき、積分回路（アップダウンカウンタ）１１６のカウント動作は、１回または複数回の連続したデジタル入力信号とローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる。
【００４２】
また、積分回路（アップダウンカウンタ）１１６のクロック周波数は、Ｄ／Ａ変換器１３０のアナログ出力信号が１ＬＳＢ変化することによるゼロクロス遅延値の変化時間を１周期とする周波数以上であることが望ましいが、その周波数よりも低い場合は、複数回の連続したデジタル入力信号とローパスフィルタ通過後のＤ／Ａ変換器１３０のアナログ出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間、カウント動作を行うことにより、測定精度を向上させることができる。
【００４３】
積分回路（アップダウンカウンタ）１１６のカウント動作終了後、このときのカウント値が、第１のゼロクロス遅延値として第１のレジスタ１１８に格納される。
【００４４】
次に、図３に示すように、入力切替スイッチ１６０を制御して、ａ端子をｄ端子に接続し、ｂ端子をｃ端子に接続する。これを第２の入力モードとする。
【００４５】
このとき、極性切替回路１７０は、コンパレータ１５０の出力信号の極性を反転する。すなわち、判定回路１１４には、コンパレータ１５０の反転出力信号およびＭＳＢ抽出回路１１２から出力されるデジタル入力信号のＭＳＢが入力される。判定回路１１４の出力信号は、第１の積分回路１１６に与えられる。
【００４６】
このような状態で、積分回路（アップダウンカウンタ）１１６のカウント値をゼロに戻し、図２に示す第１の入力モード時と同様のカウント動作を行う。この結果得られるカウント値が、第２のゼロクロス遅延値として第２のレジスタ１２０に格納される。
【００４７】
そして、レジスタ１１８およびレジスタ１２０から、それぞれ第１および第２のゼロクロス遅延値を取り出し、演算／判定回路１２２にて、第１および第２のゼロクロス遅延値を加算し、その値が正か負かゼロかを判定する。この判定の結果（判定出力信号）｛＋１、０、−１｝は、アップダウンカウンタで構成される第２の積分回路１２４に与えられる。
【００４８】
積分回路（アップダウンカウンタ）１２４は、演算／判定回路１２２の出力信号が「＋１」の時はアップカウントし、「−１」の時はダウンカウントし、「０」の時は何も動作しない。カウント動作終了後、このときのカウント値が、ＤＣオフセット補償値として第３のレジスタ１２６に格納される。
【００４９】
そして、レジスタ１２６からＤＣオフセット補償値を取り出し、加算器１２８にて、デジタル入力信号にＤＣオフセット補償値を加算することにより、デジタル入力信号を補正する。
【００５０】
以上の動作を繰り返すことにより、Ｄ／Ａ変換器１３０の差動出力間ＤＣオフセットおよびコンパレータ１５０のＤＣオフセットを同時にほぼ完全に除去することができる。
【００５１】
ここで、上記の方法により、コンパレータ１５０自体が有するＤＣオフセットが完全にマスクされて見えなくなる理由を、図４〜図６を用いて具体的に説明する。ここでは、Ｄ／Ａ変換器１３０の最小分解能（ＬＳＢ）を１ｍＶとする。
【００５２】
Ｄ／Ａ変換器１３０の差動出力Ａ＋、Ａ−は、互いに独立しているため、仮にＤ／Ａ変換器１３０にＤＣオフセットがあればそれは差動出力間ＤＣオフセットとして現れる。ここでは、Ｄ／Ａ変換器１３０の相補出力のうち、Ａ＋のＤＣオフセットが−２０ｍＶであり、Ａ−のＤＣオフセットが０ｍＶであったと仮定する。
【００５３】
本来なら、２つの出力は、共に０ｍＶになるはずである。したがって、この場合には、−２０ｍＶの差動出力間ＤＣオフセットが生じていることになる。
【００５４】
図４は、コンパレータ１５０に全くＤＣオフセットがない場合の（Ａ＋）−（Ａ−）の波形を示す図である。同図において、実線１８０は、デジタル入力信号を示し、破線１８２は、Ｄ／Ａ変換器１３０にＤＣオフセット（−２０ｍＶ）がある場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力、つまり、オフセット補正前のフィルタ出力を示し、一点差線１８４は、Ｄ／Ａ変換器１３０にＤＣオフセットがない場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力、つまり、オフセット補正後のフィルタ出力を示している。
【００５５】
ここで、デジタル入力信号およびローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力信号それぞれの立上り時のゼロクロス遅延値および立下り時のゼロクロス遅延値に注目すると、本実施の形態では、ＤＣオフセットがゼロ近傍においては、立上り時のゼロクロス遅延値は正のカウント値を取り、立下り時のゼロクロス遅延値は負のカウント値を取るような回路構成となっているため、立上り時のゼロクロス遅延値と立下り時のゼロクロス遅延値を加えた値と、Ｄ／Ａ変換器１３０のＤＣオフセットは、ほぼ比例関係にある。
【００５６】
したがって、立上り時のゼロクロス遅延値と立下り時のゼロクロス遅延値を加えた値を測定することにより、Ｄ／Ａ変換器１３０のＤＣオフセットを概算することができる。
【００５７】
すなわち、Ｄ／Ａ変換器１３０のＤＣオフセットがない場合には、立上り時のゼロクロス遅延値（Ｔｘｒ１０）と立下り時のゼロクロス遅延値（Ｔｘｆ１０）を加えると、カウント値はゼロになる。
【００５８】
しかし、Ｄ／Ａ変換器１３０にＤＣオフセット（−２０ｍＶ）がある場合には、立上り時のゼロクロス遅延値（Ｔｘｒ１）と立下り時のゼロクロス遅延値（Ｔｘｆ１）を加えると、正のカウント値になる。
【００５９】
また、モード切替信号により入力切替スイッチ１６０を切り替えても、コンパレータ１５０のＤＣオフセットはゼロであるため、レジスタ１１８、１２０の値は、同じ正の値となる。
【００６０】
したがって、積分回路１２４は初期値に１だけカウントアップされ、そのカウント値がレジスタ１２６に格納される。そして、加算器１２８でレジスタ１２６の値がデジタル入力信号に加えられることにより、デジタル入力信号が補正される。
【００６１】
以上の動作を繰り返すことにより、最終的にＤ／Ａ変換器１３０のＤＣオフセットが補正される。
【００６２】
図５は、コンパレータ１５０にＤＣオフセットがあり、かつ、第１のスイッチ状態（第１の入力モード）の場合の（Ａ＋）−（Ａ−）の波形を示す図である。図４と同様、実線１８０は、デジタル入力信号を示し、破線１８２は、Ｄ／Ａ変換器１３０にＤＣオフセット（−２０ｍＶ）がある場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力（つまり、オフセット補正前のフィルタ出力）を示し、さらに、一点差線１８６は、Ｄ／Ａ変換器１３０とコンパレータ１５０のいずれにもＤＣオフセットがない理想的な状態におけるローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力（つまり、フィルタ理想出力）を示し、二点差線１８８は、Ｄ／Ａ変換器１３０にＤＣオフセットがない場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力、つまり、オフセット補正後のフィルタ出力の収束波形を示している。
【００６３】
また、図６は、コンパレータ１５０にＤＣオフセットがあり、かつ、第２のスイッチ状態（第２の入力モード）の場合の（Ａ＋）−（Ａ−）の波形を示す図である。図５と同様、実線１８０は、デジタル入力信号を示し、破線１８２は、Ｄ／Ａ変換器１３０のＤＣオフセット（−２０ｍＶ）がある場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力（つまり、オフセット補正前のフィルタ出力）を示し、一点差線１８６は、Ｄ／Ａ変換器１３０とコンパレータ１５０のいずれにもＤＣオフセットがない理想的な状態におけるローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力（つまり、フィルタ理想出力）を示し、さらに、二点差線１９０は、Ｄ／Ａ変換器１３０にＤＣオフセットがない場合のローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力、つまり、オフセット補正後のフィルタ出力の収束波形を示している。
【００６４】
ここで、最初に、コンパレータ１５０にＤＣオフセットがあり、かつ、Ｄ／Ａ変換器１３０のＤＣオフセットが−２０ｍＶある場合、つまり、オフセット補正開始時のゼロクロス遅延値を見てみる。
【００６５】
図５における第１のスイッチ状態の場合において、立上り時のゼロクロス遅延値（Ｔｘｒ２）は、図４におけるコンパレータ１５０にＤＣオフセットがない場合のＴｘｒ１よりも、コンパレータ１５０のＤＣオフセットによる遅延値（Ｔａ）だけ小さい値になる。すなわち、Ｔｘｒ２＝Ｔｘｒ１−Ｔａとなる。また、立下り時のゼロクロス遅延値（Ｔｘｆ２）は、図４におけるＴｘｆ１よりもＴａだけ大きい値になる。すなわち、Ｔｘｆ２＝Ｔｘｆ１＋Ｔａとなる。したがって、第１のゼロクロス遅延値（Ｔｘｒ２＋Ｔｘｆ２）は、Ｔｘｒ１＋Ｔｘｆ１となる。
【００６６】
一方、図６における第２のスイッチ状態の場合において、立上り時のゼロクロス遅延値（Ｔｘｒ３）は、図４におけるコンパレータ１５０にＤＣオフセットがない場合のＴｘｒ１よりも、コンパレータ１５０のＤＣオフセットによる遅延値（Ｔａ）だけ大きい値になる。すなわち、Ｔｘｒ３＝Ｔｘｒ１＋Ｔａとなる。また、立下り時のゼロクロス遅延値（Ｔｘｆ３）は、図４におけるＴｘｆ１よりもＴａだけ小さい値になる。すなわち、Ｔｘｆ３＝Ｔｘｆ１−Ｔａとなる。したがって、第２のゼロクロス遅延値（Ｔｘｒ３＋Ｔｘｆ３）は、Ｔｘｒ１＋Ｔｘｆ１となる。
【００６７】
そして、第１のゼロクロス遅延値（Ｔｘｒ２＋Ｔｘｆ２）と第２のゼロクロス遅延値（Ｔｘｒ３＋Ｔｘｆ３）を加算すると、次のようになる。
（Ｔｘｒ２＋Ｔｘｆ２）＋（Ｔｘｒ３＋Ｔｘｆ３）
＝（Ｔｘｒ１＋Ｔｘｆ１）＋（Ｔｘｒ１＋Ｔｘｆ１）
＝２（Ｔｘｒ１＋Ｔｘｆ１）
【００６８】
すなわち、第１のゼロクロス遅延値（Ｔｘｒ２＋Ｔｘｆ２）と第２のゼロクロス遅延値（Ｔｘｒ３＋Ｔｘｆ３）の合計は、コンパレータ１５０にＤＣオフセットがない場合のゼロクロス遅延値（Ｔｘｒ１＋Ｔｘｆ１）の２倍に等しくなり、コンパレータ１５０のＤＣオフセットによる遅延値がキャンセルされたことになる。
【００６９】
次に、コンパレータ１５０のＤＣオフセットおよびＤ／Ａ変換器１３０のＤＣオフセットが補正された時のゼロクロス遅延値を見てみる。
【００７０】
図５における第１のスイッチ状態の場合において、立上り時のゼロクロス遅延値（Ｔｘｒ１１）は、図４におけるコンパレータ１５０にＤＣオフセットがない場合のＴｘｒ１０よりも、コンパレータ１５０のＤＣオフセットによる遅延値（Ｔｂ）だけ小さい値になる。すなわち、Ｔｘｒ１１＝Ｔｘｒ１０−Ｔｂとなる。また、立下り時のゼロクロス遅延値（Ｔｘｆ１１）は、図４におけるＴｘｆ１０よりもＴｂだけ大きい値になる。すなわち、Ｔｘｆ１１＝Ｔｘｆ１０＋Ｔｂとなる。したがって、第１のゼロクロス遅延値（Ｔｘｒ１１＋Ｔｘｆ１１）は、Ｔｘｒ１０＋Ｔｘｆ１０となる。
【００７１】
一方、図６における第２のスイッチ状態の場合において、立上り時のゼロクロス遅延値（Ｔｘｒ１２）は、図４におけるコンパレータ１５０にＤＣオフセットがない場合のＴｘｒ１０よりも、コンパレータ１５０のＤＣオフセットによる遅延値（Ｔｂ）だけ大きい値になる。すなわち、Ｔｘｒ１２＝Ｔｘｒ１０＋Ｔｂとなる。また、立下り時のゼロクロス遅延値（Ｔｘｆ１２）は、図４におけるＴｘｆ１０よりもＴｂだけ小さい値になる。すなわち、Ｔｘｆ１２＝Ｔｘｆ１０−Ｔｂとなる。したがって、第２のゼロクロス遅延値（Ｔｘｒ１２＋Ｔｘｆ１２）は、Ｔｘｒ１０＋Ｔｘｆ１０となる。
【００７２】
そして、第１のゼロクロス遅延値（Ｔｘｒ１１＋Ｔｘｆ１１）と第２のゼロクロス遅延値（Ｔｘｒ１２＋Ｔｘｆ１２）を加算すると、次のようになる。
（Ｔｘｒ１１＋Ｔｘｆ１１）＋（Ｔｘｒ１２＋Ｔｘｆ１２）
＝（Ｔｘｒ１０＋Ｔｘｆ１０）＋（Ｔｘｒ１０＋Ｔｘｆ１０）
＝２（Ｔｘｒ１０＋Ｔｘｆ１０）
【００７３】
すなわち、第１のゼロクロス遅延値（Ｔｘｒ１１＋Ｔｘｆ１１）と第２のゼロクロス遅延値（Ｔｘｒ１２＋Ｔｘｆ１２）の合計は、コンパレータ１５０にＤＣオフセットがない場合のゼロクロス遅延値（Ｔｘｒ１０＋Ｔｘｆ１０）の２倍に等しくなり、コンパレータ１５０のＤＣオフセットによる遅延値がキャンセルされたことになる。
【００７４】
このように、本実施の形態によれば、入力切替スイッチ１６０を切り替えて、第１のゼロクロス遅延値と第２のゼロクロス遅延値を測定し、得られた２つのゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分することで、ＤＣオフセット補償値を生成し、そして、加算器１２８によりＤＣオフセット補償値をデジタル入力信号に加算して補正するという一連の動作を繰り返すことにより、コンパレータ１５０のＤＣオフセットの影響を受けずにＤ／Ａ変換器１３０の差動出力間ＤＣオフセットをほぼ完全に除去することができる。
【００７５】
なお、本実施の形態において、第１の入力モード時と第２の入力モード時の極性切替回路１７０の動作を逆にした場合は、判定回路１１４の動作を判定出力が同じになるように変更すればよい。
【００７６】
また、判定回路１１４の判定出力において＋１と−１を入れ替えた場合は、積分回路１１６のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。
【００７７】
また、積分回路１１６のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ１１８の第１のゼロクロス遅延値とレジスタ１２０の第２のゼロクロス遅延値の極性が入れ替わるため、コンパレータ１５０のＤＣオフセットによる遅延値の影響を打ち消すように演算／判定回路１２２の動作を変更すればよい。
【００７８】
また、演算／判定回路１２２の判定出力において＋１と−１を入れ替えた場合は、積分回路１２４のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。
【００７９】
また、積分回路１２４のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ１２６のＤＣオフセット補償値の極性が入れ替わるため、極性に合わせて加算器１２８にするか減算器にするかを選択すればよい。
【００８０】
（実施の形態２）
実施の形態２は、実施の形態１では本発明を差動出力タイプのＤ／Ａ変換器のオフセット補償に用いた場合であるのに対し、本発明をシングル出力タイプのＤ／Ａ変換器のオフセット補償に用いた場合である。
【００８１】
図７は、本発明の実施の形態２に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図である。なお、このＤ／Ａ変換装置２００は、図１に示すＤ／Ａ変換装置１００と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
【００８２】
本実施の形態の特徴は、実施の形態１における差動出力タイプのＤ／Ａ変換器１３０に代えて、シングル出力タイプのＤ／Ａ変換器２１０を用いることである。Ｄ／Ａ変換器２１０の出力は、ＣＤＭＡフィルタ（ローパスフィルタ：ＬＰＦ）２２０を通じて不要な雑音（高周波成分）が取り除かれる。この場合、入力切替スイッチ１６０の一方の入力（Ａ＋）は、ＣＤＭＡフィルタ２２０通過後のＤ／Ａ変換器２１０の出力信号であり、他方の入力（Ａ−）は、基準電圧である。基準電圧は、例えば、理想的なＤ／Ａ変換器の出力電圧に相当し、ここでは、電源２３０によって与えられる。なお、ＣＤＭＡフィルタ２２０は、Ｄ／Ａ変換器２１０に内蔵されていてもよい。
【００８３】
本実施の形態において、ＤＣオフセットを測定し、デジタル入力信号を補正する動作は、実施の形態１において図４〜図６を用いて説明した動作と全く同様である。ただし、本実施の形態で用いる基準電圧は、必ずしも理想的なＤ／Ａ変換器の出力に相当する電圧である必要はなく、一定の電圧値であればよい。
【００８４】
また、本実施の形態においても、実施の形態１で説明したように、第１の入力モード時と第２の入力モード時の極性切替回路１７０の動作を逆にした場合は、判定回路１１４の動作を判定出力が同じになるように変更すればよい。また、判定回路１１４の判定出力において＋１と−１を入れ替えた場合は、積分回路１１６のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。また、積分回路１１６のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ１１８の第１のゼロクロス遅延値とレジスタ１２０の第２のゼロクロス遅延値の極性が入れ替わるため、コンパレータ１５０のＤＣオフセットによる遅延値の影響を打ち消すように演算／判定回路１２２の動作を変更すればよい。また、演算／判定回路１２２の判定出力において＋１と−１を入れ替えた場合は、積分回路１２４のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。また、積分回路１２４のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ１２６のＤＣオフセット補償値の極性が入れ替わるため、極性に合わせて加算器１２８にするか減算器にするかを選択すればよい。
【００８５】
（実施の形態３）
実施の形態３は、実施の形態１では１ＬＳＢずつ変化させる逐次近似方式を用いてデジタル入力信号を補正するのに対し、ダイレクト補正方式を用いてデジタル入力信号を一挙に補正する場合である。
【００８６】
図８は、本発明の実施の形態３に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図である。なお、このＤ／Ａ変換装置３００は、図１に示すＤ／Ａ変換装置１００と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
【００８７】
本実施の形態の特徴は、実施の形態１の入力信号補正部１１０を一部変更した入力信号補正部３１０を有することである。本実施の形態では、第１のゼロクロス遅延値をレジスタ１１８に格納し、第２のゼロクロス遅延値をレジスタ１２０に格納する構成までは実施の形態１と同様であるが、２つのレジスタ１１８、１２０の内容からレジスタ１２６ａの内容を作成する方法が異なる。
【００８８】
すなわち、実施の形態１では、第１のゼロクロス遅延値と第２のゼロクロス遅延値を加算した値をもとに逐次近似的にデジタル入力信号を補正する方式を用いるのに対し、本実施の形態では、演算回路３１２にて、第１のゼロクロス遅延値と第２のゼロクロス遅延値の平均値を求め、得られた平均値をＤＣオフセット補償値としてレジスタ１２６ａに格納する。そして、レジスタ１２６ａからＤＣオフセット補償値を取り出し、加算器１２８にて、デジタル入力信号にＤＣオフセット補償値を加算することにより、デジタル入力信号を一挙に補正する方式を用いている。
【００８９】
したがって、本実施の形態によれば、ＤＣオフセットの変化に対して、応答性を向上させることができる。
【００９０】
なお、補正の精度を確保するため、複数回の連続したデジタル入力信号およびローパスフィルタ１４０通過後のＤ／Ａ変換器１３０のアナログ出力信号それぞれの、立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間の間、カウント動作を行うことにより、測定精度を向上させることが望ましい。
【００９１】
（実施の形態４）
実施の形態４は、差動出力タイプのＤ／Ａ変換器のオフセット補償を行う実施の形態３を、シングル出力タイプのＤ／Ａ変換器のオフセット補償を行うように変更した場合である。
【００９２】
図９は、本発明の実施の形態４に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図である。なお、このＤ／Ａ変換装置４００は、図２および図３にそれぞれ示すＤ／Ａ変換装置２００、３００と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
【００９３】
本実施の形態の特徴は、実施の形態３における差動出力タイプのＤ／Ａ変換器１３０に代えて、シングル出力タイプのＤ／Ａ変換器２１０を用いることである。実施の形態２と同様、Ｄ／Ａ変換器２１０の出力は、ＣＤＭＡフィルタ（ローパスフィルタ：ＬＰＦ）２２０を通じて不要な雑音（高周波成分）が取り除かれる。この場合、入力切替スイッチ１６０の一方の入力（Ａ＋）は、ＣＤＭＡフィルタ２２０通過後のＤ／Ａ変換器２１０の出力信号であり、他方の入力（Ａ−）は、基準電圧（例えば、理想的なＤ／Ａ変換器の出力電圧に相当）である。基準電圧は、電源２３０によって与えられる。
【００９４】
（実施の形態５）
図１０は、本発明のオフセット補償機能付きＤ／Ａ変換装置を用いた、デジタル無線送信機の構成の一例を示すブロック図である。
【００９５】
図１０に示すデジタル無線送信機５００は、デジタル変調器５１０と、Ｉ、Ｑそれぞれに対応したＤ／Ａ変換装置（本発明のオフセット補償機能付きＤ／Ａ変換装置）５２０ａ、５２０ｂと、直交変調器５３０と、送信回路５４０と、アンテナ５５０とを有する。デジタル変調器５１０は、例えば、拡散変調器である。また、直交変調器５３０は、例えば、ＱＰＳＫ変調器である。
【００９６】
例えば、デジタル変調器５１０と、Ｄ／Ａ変換装置５２０ａ、５２０ｂおよび直交変調器５３０と、送信回路５４０とは、それぞれ、一つのＬＳＩに集積されている。
【００９７】
本実施の形態によれば、Ｄ／Ａ変換装置５２０ａ、５２０ｂとして本発明のオフセット補償機能付きＤ／Ａ変換装置１００〜４００を用いるため、ＤＣオフセットがキャンセルされており、二つのＤ／Ａ変換装置５２０ａ、５２０ｂの入出力特性が一致し、Ｉ、Ｑそれぞれの送信信号の位相が一致する。そのため、正確な送信が可能となる。
【産業上の利用可能性】
【００９８】
本発明は、コンパレータにＤＣオフセットが存在しても、Ｄ／Ａ変換器のＤＣオフセットをほぼ完全に除去することができるという効果を有し、例えば、通信用途のみならず、オーディオ機器等においても利用することができる。すなわち、デジタル無線通信機に内蔵されるＤ／Ａ変換器のＤＣオフセットを補償する装置のみならず、オーディオ機器等に内蔵されるＤ／Ａ変換器のＤＣオフセットを補償する装置としても有用である。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図
【図２】実施の形態１に対応するＤ／Ａ変換装置の動作（第１のゼロクロス遅延値の生成動作）を説明するための図
【図３】実施の形態１に対応するＤ／Ａ変換装置の動作（第２のゼロクロス遅延値の生成動作とＤＣオフセット補償値の生成動作）を説明するための図
【図４】コンパレータにＤＣオフセットがない場合の（Ａ＋）−（Ａ−）の波形を示す図
【図５】コンパレータにＤＣオフセットがあり、かつ、第１のスイッチ状態（第１の入力モード）の場合の（Ａ＋）−（Ａ−）の波形を示す図
【図６】コンパレータにＤＣオフセットがあり、かつ、第２のスイッチ状態（第２の入力モード）の場合の（Ａ＋）−（Ａ−）の波形を示す図
【図７】本発明の実施の形態２に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図
【図８】本発明の実施の形態３に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図
【図９】本発明の実施の形態４に係るオフセット補償機能付きＤ／Ａ変換装置の構成を示すブロック図
【図１０】本発明のオフセット補償機能付きＤ／Ａ変換装置を搭載したデジタル無線送信機の構成の一例を示すブロック図
【符号の説明】
【０１００】
１００、２００、３００、４００  オフセット補償機能付きＤ／Ａ変換装置
１１０、３１０  入力信号補正部
１１２  ＭＳＢ抽出回路
１１４  判定回路
１１６、１２４  積分回路
１１８、１２０、１２６、１２６ａ  レジスタ
１２２  演算／判定回路
１２８  加算器
１３０  差動出力タイプＤ／Ａ変換器
１４０  ローパスフィルタ
１５０  コンパレータ
１６０  入力切替スイッチ
１７０  極性切替回路
２１０  シングル出力タイプＤ／Ａ変換器
２２０  ＣＤＭＡフィルタ
２３０  電源
３１２  演算回路
５００  デジタル無線送信機
５１０  デジタル変調器
５２０ａ、５２０ｂ  Ｄ／Ａ変換装置
５３０  直交変調器
５４０  送信回路
５５０  アンテナ
【図１】
2006025365.tif 000004
【図２】
2006025365.tif 000005
【図３】
2006025365.tif 000006
【図４】
2006025365.tif 000007
【図５】
2006025365.tif 000008
【図６】
2006025365.tif 000009
【図７】
2006025365.tif 000010
【図８】
2006025365.tif 000011
【図９】
2006025365.tif 000012
【図１０】
2006025365.tif 000013