(57)【要約】【課題】  ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間にトレンチを形成し、当該トレンチの表面に不純物をイオン注入してＬＤＤ領域を形成するトランジスタにおいて、イオン注入のマスクレジストの膜厚が溝内でばらつく。【解決手段】  溝５０をエッチングして形成する際に、その内側に凸部７０を残す。凸部７０が配列された溝５０を含む半導体基板主面にレジスト８６をスピンコートする。このレジスト８６の溝５０に対応する部分に開口部を設け、当該レジスト８６をマスクとして、ＬＤＤ領域を形成するイオン注入を行う。【選択図】        図３
2006173501.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に配置され、前記ソース領域及びドレイン領域と前記チャネル領域とはそれらの間に形成され絶縁物を充填された溝によって互いに隔てられ、前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度の低濃度拡散領域を形成された半導体装置であって、
前記溝の内側には、少なくとも１つの島状の凸部が配置されること、
を特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記溝の内側には、チャネル方向に交差する方向に複数の前記凸部が間隔を置いて配列されること、を特徴とする半導体装置。
【請求項３】
ソース領域とドレイン領域とチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に配置され、前記ソース領域及びドレイン領域と前記チャネル領域とはそれらの間に形成され絶縁物を充填された溝によって互いに隔てられ、前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度の低濃度拡散領域を形成された半導体装置を製造する方法であって、
前記半導体基板をエッチングして、内側に少なくとも１つの島状の凸部が配置された前記溝を形成する溝形成工程と、
不純物注入に対する注入阻止材を塗布し、前記溝が形成された前記半導体基板の主面を覆う注入阻止膜を成膜する成膜工程と、
前記溝に対応する領域の前記注入阻止膜を除去し、開口部を形成する開口部形成工程と、
前記開口部から前記半導体基板へ不純物を注入する低濃度拡散領域形成工程と、
を有すること、
を特徴とする半導体装置製造方法。
【請求項４】
請求項３に記載の半導体装置製造方法において、
前記凸部は、前記溝の壁面から所定距離に所定の配列間隔で複数配列され、
前記凸部の前記壁面からの距離は、前記低濃度拡散領域形成工程において前記不純物を前記溝の壁面と当該壁面及び前記凸部の間の底面とに注入可能に設定され、
前記凸部の前記配列間隔は、前記低濃度拡散領域形成工程において前記不純物を前記凸部間の底面に注入可能に設定されること、
を特徴とする半導体装置製造方法。
【請求項５】
半導体基板の主面をエッチングして形成され、壁面及び底面に不純物を注入される溝と、
前記エッチングにおいて前記溝の内側に残された少なくとも１つの島状の凸部と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にソース領域及びドレイン領域とゲート下のチャネル領域との間にトレンチが形成され、当該トレンチの表面にＬＤＤ（Lightly Doped Drain）領域（低濃度拡散領域）が形成されたトランジスタ構造を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成するトランジスタの耐圧は、ゲート長やソース領域及びドレイン領域への不純物の注入濃度を調整することにより高めることが可能である。しかし、同一の半導体基板上に耐圧特性の異なるトランジスタを集積する場合、中高耐圧のトランジスタの素子サイズが増大しやすくなるという問題があった。
【０００３】
この問題に対して、下記特許文献１に示されるように、ＳＴＩ（Shallow Trench Isolation）技術を利用して、ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間に溝を形成すると共に、当該溝に絶縁物を充填する構成が提案されている。
【０００４】
図４は、ＳＴＩ構造を利用した従来の中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子断面図である。なお、図４は、トランジスタのチャネル方向に沿った垂直断面図である。ここではトランジスタはＮチャネルのＭＯＳトランジスタの場合を示している。このトランジスは、ソース領域２及びドレイン領域４と、それらの間に位置するチャネル領域６及びチャネルを流れる電流を制御するゲート電極８とを含んで構成される。ソース領域２、ドレイン領域４及びチャネル領域６は周囲に溝１０，１２が形成される。ソース領域２及びチャネル領域６の間、ドレイン領域４及びチャネル領域６の間にはそれぞれ溝１０が形成され、またそれら領域全体を取り囲んで素子分離のための溝１２が形成される。溝１０，１２の形成後、半導体基板表面にレジストがスピンコートにより塗布される。
【０００５】
図５はその後行われるイオン注入工程を示す模式的な素子断面図である。スピンコートで塗布されたレジスト膜１４をパターニングして溝１０の上に開口部を設け、このレジスト膜１４をマスクとして、開口部から溝１０へのＮ型不純物のイオン注入を行う。その注入方向を斜めとすることで、溝１０の壁面にもイオン注入が行われ、溝１０の表面、すなわち溝１０の壁面及び底面にＬＤＤ領域１８（第１領域１８ａ）が形成される。
【０００６】
しかる後、溝１０，１２にシリコン酸化膜２０が充填される。チャネル領域６の上にはゲート絶縁膜２２を介してゲート電極８が積層される。また、イオン注入により、ソース領域２及びドレイン領域４の上面にはＬＤＤ領域１８（第２領域１８ｂ）が形成された後、さらに高濃度のＮ型拡散層であるソース拡散層２４、ドレイン拡散層２６が形成される。
【特許文献１】特許第３１２５７５２号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
溝１０のサイズはトランジスタの仕様に応じて設定される。例えば、耐圧や電流容量に応じてチャネル幅方向に溝１０のサイズが大きくなり得る。溝１０のサイズが大きくなると、イオン注入に対するマスクとするレジストをスピンコートした際に、溝１０内でのレジストの膜厚が不均一になりやすい。例えば、図６に示すように、溝１０の壁面と底面とで構成されるコーナー部分３０にレジストが溜まり、溝１０の内側の底面部分３２でのレジスト膜厚に比べて、当該コーナー部分にレジスト膜厚が厚い部分が生じ得る。また例えば、コーナー部分３０でのレジストの溜まり方は、半導体ウェハの径方向と溝１０の方向との角度に応じて変わり、１枚のウェハ内に複数配列される素子毎、また同一素子内に複数配置されるトランジスタ毎に溜まり方が異なり得る。
【０００８】
そのため、レジスト膜をエッチングして溝１０に開口部を設ける際に、溝内でのレジストの除去が不均一となる。その結果、引き続いて行われるＬＤＤ領域の第１領域１８ａを形成するイオン注入において、不純物の注入量やプロファイルにばらつきが生じ、所望のトランジスタ特性が得られないという問題があった。
【０００９】
本発明は上述の問題点を解決するためになされたものであり、半導体基板に溝を形成し、その溝に不純物を注入する構造を有する半導体装置において、特性のばらつきが抑制される構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、ソース領域とドレイン領域とチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に配置され、前記ソース領域及びドレイン領域と前記チャネル領域とはそれらの間に形成され絶縁物を充填された溝によって互いに隔てられ、前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度の低濃度拡散領域を形成された半導体装置であって、前記溝の内側には、少なくとも１つの島状の凸部が配置される。
【００１１】
本発明の好適な態様は、前記溝の内側には、チャネル方向に交差する方向に複数の前記凸部が間隔を置いて配列される半導体装置である。
【００１２】
本発明に係る半導体装置の製造方法は、ソース領域とドレイン領域とチャネル領域とを備えるトランジスタ構造を含み、前記各領域は半導体基板の主面に配置され、前記ソース領域及びドレイン領域と前記チャネル領域とはそれらの間に形成され絶縁物を充填された溝によって互いに隔てられ、前記溝の表面に沿って前記ソース領域及びドレイン領域よりも低不純物濃度の低濃度拡散領域を形成された半導体装置を製造する方法であって、前記半導体基板をエッチングして、内側に少なくとも１つの島状の凸部が配置された前記溝を形成する溝形成工程と、不純物注入に対する注入阻止材を塗布し、前記溝が形成された前記半導体基板の主面を覆う注入阻止膜を成膜する成膜工程と、前記溝に対応する領域の前記注入阻止膜を除去し、開口部を形成する開口部形成工程と、前記開口部から前記半導体基板へ不純物を注入する低濃度拡散領域形成工程と、を有する方法である。
【００１３】
本発明の好適な態様は、前記凸部が、前記溝の壁面から所定距離に所定の配列間隔で複数配列され、前記凸部の前記壁面からの距離は、前記低濃度拡散領域形成工程において前記不純物を前記溝の壁面と当該壁面及び前記凸部の間の底面とに注入可能に設定され、前記凸部の前記配列間隔が、前記低濃度拡散領域形成工程において前記不純物を前記凸部間の底面に注入可能に設定される半導体装置製造方法である。
【００１４】
他の本発明に係る半導体装置は、半導体基板の主面をエッチングして形成され、壁面及び底面に不純物を注入される溝と、前記エッチングにおいて前記溝の内側に残された少なくとも１つの島状の凸部と、有するものである。
【発明の効果】
【００１５】
本発明によれば、溝の内側に配置される凸部が、スピンコート等による注入阻止材の塗布時における溝内での当該注入阻止材の流動に対する抵抗となり、溝の壁面近傍に停留する注入阻止材の量が抑制され、溝内での注入阻止膜の膜厚のばらつきが低減する。その結果、溝からの注入阻止膜の除去の均一性が向上し、溝への不純物注入が均一に行われ得るので、半導体装置の特性のばらつきが抑制される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１７】
図１は、ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図であり、図２は対応する模式的な素子断面図である。なお、図２は、図１における線Ａ−Ａ’に沿った垂直断面図である。このトランジスタはＮチャネルのＭＯＳトランジスタであり、半導体基板の主面に形成されたＰウェル４０内に形成されるソース領域４２、ドレイン領域４４、チャネル領域４６と、チャネル領域４６上に配置されたゲート電極４８とを含んで構成される。例えば、ソース領域４２、チャネル領域４６、及びドレイン領域４４は一列に配置され、ここではその並び方向をチャネル方向、これに直交する方向をチャネル幅方向と称する。チャネル領域４６はソース領域４２とドレイン領域４４との間に配置される。
【００１８】
ソース領域４２、ドレイン領域４４及びチャネル領域４６の周囲には溝５０，５２が形成される。溝５０は、ソース領域４２及びチャネル領域４６の間、ドレイン領域４４及びチャネル領域４６の間に形成される。溝５０の内側には、複数の凸部７０がチャネル方向及びチャネル幅方向に沿って行列配置される。また、溝５２はそれら領域全体を取り囲んで形成され、周囲の素子との素子分離を行う。これら溝５０，５２には絶縁物としてシリコン酸化膜５４が充填される。
【００１９】
Ｐウェル４０には、ソース領域４２及びチャネル領域４６の間、ドレイン領域４４及びチャネル領域４６の間に、溝５０に沿って、ソース領域４２及びドレイン領域４４よりも不純物濃度が低いＬＤＤ領域５６が形成される。このＬＤＤ領域５６は、溝５０に沿った第１領域５６ａと、ソース領域４２及びドレイン領域４４の上面に沿った第２領域５６ｂとからなる。
【００２０】
ソース領域４２、ドレイン領域４４の上面にはＬＤＤ領域５６（第２領域５６ｂ）の上に、さらに高濃度のＮ型拡散層であるソース拡散層５８、ドレイン拡散層６０が形成される。また、チャネル領域４６の上には、ゲート絶縁膜６２を介してゲート電極４８が積層される。さらに、ゲート絶縁膜６２及びゲート電極４８の側壁にはスペーサ６４が形成される。
【００２１】
ちなみに上述のようにＬＤＤ領域５６を有することで、ソース領域４２及びドレイン領域４４間の動作時の耐圧を十分に維持することができるようになる。しかも、このＬＤＤ領域５６がこれらよりも高濃度のソース拡散層５８及びドレイン拡散層６０と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【００２２】
次に図３を用いて、本半導体装置の製造方法について説明する。図３は、本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【００２３】
例えば、半導体基板としてＰ型の半導体基板８０を用い、この上に熱酸化膜８２及びシリコン窒化膜８４を順次積層する（図３（ａ））。次に、リソグラフィ技術を用いて、熱酸化膜８２及びシリコン窒化膜８４のうち、溝５０の凸部７０を除く部分，及び溝５２の上に開口部を設ける。そして、熱酸化膜８２及びシリコン窒化膜８４をマスクとして、半導体基板８０をエッチングすることで、溝５０及びその内側の凸部７０と溝５２とを形成する（図３（ｂ））。
【００２４】
溝５０，５２が形成された基板の主面にレジスト８６をスピンコートにより塗布し、このレジストをパターニングして図１に示す開口部６６を形成する。このレジストをマスクとして、斜め方向からＮ型の導電型に対応する不純物の注入を行い、ＬＤＤ領域５６のうち第１領域５６ａを形成する（図３（ｃ））。
【００２５】
ＬＤＤ領域５６の第１領域５６ａを形成した後、半導体基板８０上にシリコン酸化膜を堆積する。そして、シリコン窒化膜８４をストッパとして化学機械研磨（ＣＭＰ）法にてシリコン酸化膜を削り、溝５０，５２に充填されたシリコン酸化膜５４を選択的に残す。さらにシリコン窒化膜８４及び熱酸化膜８２をエッチング除去する。
【００２６】
また、ディープウェル９０やＰウェル４０を形成する。さらに、半導体基板８０上に絶縁膜を積層し、これをパターニングして、チャネル領域４６に対応する位置にゲート絶縁膜６２を形成する。ゲート絶縁膜６２を形成した後、ゲート電極膜を積層し、これをパターニングしてチャネル領域４６の上に配置されるゲート電極４８を形成する（図３（ｄ））。
【００２７】
このゲート電極４８をマスクとして利用しつつ、ソース領域４２及びドレイン領域４４の上面に選択的にＮ型の導電型に対応する不純物を注入して、ＬＤＤ領域５６の第２領域５６ｂを形成する。また、スペーサ６４が、例えば、化学気相成長法（ＣＶＤ）で半導体基板８０にシリコン酸化膜を堆積した後、当該シリコン酸化膜を異方性エッチングすることで形成される。さらに、ソース領域４２及びドレイン領域４４の上面に選択的にＮ型の導電型に対応する不純物を注入して、ソース拡散層５８及びドレイン拡散層６０を形成する（図３（ｅ））。
【００２８】
上述のように、本半導体装置では、溝５０内に凸部７０を配列する。凸部７０は、レジスト８６をスピンコートする際に、溝５０の壁面に向かうレジストの流れに抑制を加え、当該壁面に停留されるレジスト８６の量を低減させる。これにより、溝５０の壁面とそれに接する底面とが形成する溝５０のコーナー部分でのレジスト８６の厚みのむらが低減され得る。またコーナー部分と溝５０の内側部分との厚みの差異も縮小されて、溝５０内でのレジスト８６の厚みの一様化が図られる。厚みのむらが軽減されることにより、レジスト８６を露光して、開口部６６に相当する部分のレジスト８６をエッチングして除去する際に、コーナー部分でのレジスト８６のエッチング残りを解消、又は軽減させることができる。その結果、イオン注入により溝５０の表面に形成されるＬＤＤ領域の第１領域５６ａの濃度、プロファイルを均一化することが可能となり、トランジスタ特性のばらつきが抑制される。
【００２９】
凸部７０は溝５０の表面（壁面及び底面）へのイオン注入を阻害しないように形成される。例えば、凸部７０と溝５０の壁面との距離や、凸部７０相互間の距離は、斜め入射されるイオンが壁面や底面に到達し得る程度に十分な大きさに設定される。その一方で、凸部７０相互の間隔は、レジスト８６の粘性や塗布条件等を考慮に入れた上で、当該間隔をレジスト８６が通りにくくする程度に狭く設定される。また、当該間隔は、ソース領域４２及びドレイン領域４４とチャネル領域４６との間を流れる電流の経路となるので、トランジスタの特性に与える影響をも考慮した上で、当該間隔の大きさが設定される。
【図面の簡単な説明】
【００３０】
【図１】ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子平面図である。
【図２】ＳＴＩ構造を利用した本実施形態に係る中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子断面図である。
【図３】本半導体装置の主な製造工程におけるチャネル方向に沿った模式的な垂直断面図である。
【図４】ＳＴＩ構造を利用した従来の中耐圧トランジスタ素子の構造及びその製造方法を説明する模式的な素子断面図である。
【図５】従来のＬＤＤ形成イオン注入工程を示す模式的な素子断面図である。
【図６】従来のＬＤＤ形成イオン注入工程に対するマスクとなるレジストを塗布した状態を示す模式的な素子断面図である。
【符号の説明】
【００３１】
４０  Ｐウェル、４２  ソース領域、４４  ドレイン領域、４６  チャネル領域、４８  ゲート電極、５０，５２  溝、５４  シリコン酸化膜、５６  ＬＤＤ領域、５８  ソース拡散層、６０  ドレイン拡散層、６２  ゲート絶縁膜、６４  スペーサ、６６  開口部、７０  凸部、８０  半導体基板、８２  熱酸化膜、８４  シリコン窒化膜、８６  レジスト。
【図１】
2006173501.tif 000003
【図２】
2006173501.tif 000004
【図３】
2006173501.tif 000005
【図４】
2006173501.tif 000006
【図５】
2006173501.tif 000007
【図６】
2006173501.tif 000008