(57)【要約】【課題】  ノイズの影響を受けにくく、かつ、良好な高周波特性を有するスケルチ検出回路を提供する。【解決手段】  スケルチ検出回路として、設定された検出レベルに応じてバースト信号を検出し、その結果を出力する比較部と、前記比較部による検出結果に応じて、前記検出レベルを変化させるための制御信号を出力する制御部とを備える。前記制御部は、前記比較部がバースト信号を検出すると、前記検出レベルが、振幅のより小さな信号が検出されるレベルとなるように前記制御信号を出力し、前記比較部がバースト信号を検出しなくなると、前記検出レベルが、バースト信号が検出される前のレベルとなるように前記制御信号を出力する。【選択図】      図１
2006203338.tif 000002
【特許請求の範囲】
【請求項１】
設定された検出レベルに応じてバースト信号を検出し、その結果を出力する比較部と、
前記比較部による検出結果に応じて、前記検出レベルを変化させるための制御信号を出力する制御部とを備え、
前記制御部は、
前記比較部がバースト信号を検出すると、前記検出レベルが、振幅のより小さな信号が検出されるレベルとなるように前記制御信号を出力し、前記比較部がバースト信号を検出しなくなると、前記検出レベルが、バースト信号が検出される前のレベルとなるように前記制御信号を出力するものである
スケルチ検出回路。
【請求項２】
請求項１に記載のスケルチ検出回路において、
前記比較部は、
電流制御信号に応じてその消費電流を制御するものであり、
前記制御部は、
前記比較部がバースト信号を検出すると、前記比較部の消費電流が大きくなるように、前記電流制御信号を出力し、前記比較部がバースト信号を検出しなくなると、前記比較部の消費電流が小さくなるように、前記電流制御信号を出力するものである
ことを特徴とするスケルチ検出回路。
【請求項３】
請求項１に記載のスケルチ検出回路において、
前記比較部に特定のパターンが入力されたことを検出する特定パターン検出回路と、
前記特定パターン検出回路が前記特定のパターンを検出してからの時間を計測する特定パターンカウンタとを更に備え、
前記制御部は、
前記特定パターンカウンタの値が所定の値に達した場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように前記制御信号を出力するものである
ことを特徴とするスケルチ検出回路。
【請求項４】
請求項１に記載のスケルチ検出回路において、
前記比較部への入力信号に同期して動作する受信データＰＬＬ（Phase Locked Loop）と、
前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、
前記制御部は、
前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように、前記制御信号を出力するものである
ことを特徴とするスケルチ検出回路。
【請求項５】
請求項１に記載のスケルチ検出回路において、
バースト信号が検出されてからの時間を計測するタイムアウトカウンタを更に備え、
前記制御部は、
前記タイムアウトカウンタが計測した時間が所定の値に達した場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように、前記制御信号を出力するものである
ことを特徴とするスケルチ検出回路。
【請求項６】
それぞれに設定された検出レベルに応じてバースト信号を検出し、その結果を出力する第１及び第２の比較部と、
前記第２の比較部から出力される検出結果をラッチして、電源制御信号として出力し、リセット信号が入力されるとリセットされるラッチ回路と、
前記第２の比較部がバースト信号を検出していないことが所定の期間示されている場合には、前記リセット信号を前記ラッチ回路に出力するリセットカウンタとを備え、
前記第１の比較部は、
前記第２の比較部よりも振幅の小さな信号が検出されるように検出レベルが設定されており、かつ、前記第２の比較部がバースト信号を検出していないことを前記電源制御信号が示している場合には、少なくとも一部の回路の動作を停止するものである
スケルチ検出回路。
【請求項７】
請求項６に記載のスケルチ検出回路において、
前記第２の比較部は、
バースト信号として伝送される信号のうち、高周波信号に対する検出感度が前記第１の比較部よりも低いものである
ことを特徴とするスケルチ検出回路。
【請求項８】
請求項６に記載のスケルチ検出回路において、
前記第１及び第２の比較部に特定のパターンが入力されたことを検出する特定パターン検出回路と、
前記特定パターン検出回路が前記特定のパターンを検出してからの時間を計測する特定パターンカウンタとを更に備え、
前記第１及び第２の比較部は、
通信が確立した後、前記特定パターンカウンタの値が所定の値に達するまでは、少なくとも一部の回路の動作を停止するものである
ことを特徴とするスケルチ検出回路。
【請求項９】
請求項８に記載のスケルチ検出回路において、
前記リセット信号が入力され、かつ、前記特定パターンカウンタの値が所定の値に達した場合に、通信が途絶えたことを示すホットプラグ検出信号を出力するホットプラグ検出回路を更に備える
ことを特徴とするスケルチ検出回路。
【請求項１０】
請求項９に記載のスケルチ検出回路において、
前記第１及び第２の比較部への入力信号に同期して動作する受信データＰＬＬと、
前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、
前記ホットプラグ検出回路は、
前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合に、前記ホットプラグ検出信号を出力するものである
ことを特徴とするスケルチ検出回路。
【請求項１１】
請求項６に記載のスケルチ検出回路において、
前記第１及び第２の比較部への入力信号に同期して動作する受信データＰＬＬと、
前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、
前記第１及び第２の比較部は、
前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合には、少なくとも一部の回路の動作を停止するものである
ことを特徴とするスケルチ検出回路。
【請求項１２】
請求項６に記載のスケルチ検出回路において、
バースト信号が検出されてからの時間を計測するタイムアウトカウンタを更に備え、
前記第１の比較部は、
前記タイムアウトカウンタが計測した時間が所定の値に達した場合には、少なくとも一部の回路の動作を停止するものである
ことを特徴とするスケルチ検出回路。
【請求項１３】
設定された検出レベルに応じてバースト信号を検出する比較ステップと、
前記比較ステップにおける検出結果に応じて、前記検出レベルを変化させる制御ステップとを備え、
前記制御ステップは、
前記比較ステップでバースト信号を検出すると、前記検出レベルが、振幅のより小さな信号が検出されるレベルとなるようにし、前記比較ステップでバースト信号を検出しなくなると、前記検出レベルが、バースト信号が検出される前のレベルとなるようにするものである
スケルチ検出方法。
【請求項１４】
それぞれに設定された検出レベルに応じてバースト信号を検出する第１及び第２の比較ステップと、
前記第２の比較ステップにおける検出結果をラッチして、電源制御信号とするラッチステップと、
前記第２の比較部がバースト信号を検出していないことが所定の期間示されている場合には、前記ラッチステップで行われたラッチを解除するリセットステップとを備え、
前記第１の比較ステップは、
前記第２の比較ステップにおけるよりも振幅の小さな信号が検出されるように検出レベルが設定されており、かつ、前記第２の比較ステップにおいてバースト信号を検出していないことを前記電源制御信号が示している場合には、比較を行うための回路のうち、少なくとも一部の回路の動作を停止させるものである
スケルチ検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルデータを受信する装置に関し、特に、受信信号の大きさが所定値以上であるか否かを検出するスケルチ検出回路及びスケルチ検出方法に関する。
【背景技術】
【０００２】
一般にスケルチ検出回路は、入力電圧の絶対値が所定の電圧以上であるか否かを検出するための回路である。ＵＳＢ（Universal Serial Bus）、Ｓｅｒｉａｌ ＡＴＡ（Serial AT Attachment）においては、スケルチ検出回路は、イニシャライズシーケンスやパワーマネージメント状態からの復帰シーケンスで利用されている。特にＳｅｒｉａｌ ＡＴＡにおいては、スケルチ検出回路は、通信中の信号状態を検出するという役割の他に、ＯＯＢ信号（Out Of Band Signal）を検出するために使用されている。
【０００３】
ＯＯＢ信号は、Ｓｅｒｉａｌ ＡＴＡ規格内で規定された、バースト信号が伝送される一定の長さの期間（バースト期間）と無信号期間とを繰り返す信号であり、バースト期間及び無信号期間の長さ、並びにその繰り返し回数に意味を持ち、イニシャライズ時、及びパワーマネージメント時に使用される。
【０００４】
図１４は、従来のスケルチ検出回路の回路図であって、Ｓｅｒｉａｌ ＡＴＡの規格書内にも記載されている回路図である。図１４のスケルチ検出回路は、入力信号ＤＲＸ，ＮＤＲＸの間の電圧を検出し、所定値以上であるか否かを検出し、その結果をスケルチ信号ＳＱＯＵＴＡとして出力する。
【０００５】
図１５は、図１４のスケルチ検出回路における理想的な場合のタイミングチャートである。スケルチ信号ＳＱＯＵＴＡは、バースト期間に対応して高電位となり、無信号期間に対応して低電位となる。
【０００６】
図１６は、従来のスケルチ検出回路の他の例を示すブロック図である。図１６のスケルチ検出回路は、特許文献１に開示されているものであって、差動入力信号の電圧が正である場合に、感知信号を出力する第１感知部９３４と、差動入力信号の電圧が負である場合に、感知信号を出力する第２感知部９３６と、第１感知部９３４及び第２感知部９３６のオフセット電流を調整するバイアス部９３２と、第１及び第２の感知部９３４，９３６の出力信号に基づいてスケルチ信号ＳＱＯＵＴＢを出力する出力部９３８とを備えている。
【０００７】
この回路は、ＵＳＢ２．０スペックで要求されるスケルチ信号を出力するものであり、入力信号の共通モード電圧への依存性が少なく、許容される入力信号の電圧の範囲が広いという長所を有する。
【特許文献１】特開２００３−１９８３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
Ｓｅｒｉａｌ ＡＴＡ等で用いられる、高周波かつ高速での応答を必要とするスケルチ検出回路においては、検出レベル電圧の設定（ＤＣオフセット電圧設定）と高周波での信号検出特性とが大きな問題となる。
【０００９】
図１７（ａ）は、入力信号にノイズが含まれる場合であって、検出レベルが低い場合のスケルチ信号を示すグラフである。図１７（ｂ）は、入力信号にノイズが含まれる場合であって、検出レベルが高い場合のスケルチ信号を示すグラフである。
【００１０】
図１４のスケルチ検出回路において、検出レベル電圧を低くし過ぎると、入力信号ＤＲＸ，ＮＤＲＸのノイズが誤検出されてしまい、検出結果であるスケルチ信号ＳＱＯＵＴＡは、図１７（ａ）のようになる。一方、検出レベル電圧を高くし過ぎると、入力信号ＤＲＸ，ＮＤＲＸの高周波成分が検出されなくなる。このため、図１７（ｂ）のように、入力信号ＤＲＸ，ＮＤＲＸが入力されているにもかかわらず、スケルチ信号ＳＱＯＵＴＡが低電位になってしまう現象が起こる。
【００１１】
つまり、高周波で要求される特性を満たし、かつ低周波信号ノイズの影響を受けにくい回路を作成するのは困難であった。
【００１２】
本発明は、ノイズの影響を受けにくく、かつ、良好な高周波特性を有するスケルチ検出回路及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記課題を解決するため、請求項１の発明が講じた手段は、スケルチ検出回路として、設定された検出レベルに応じてバースト信号を検出し、その結果を出力する比較部と、前記比較部による検出結果に応じて、前記検出レベルを変化させるための制御信号を出力する制御部とを備え、前記制御部は、前記比較部がバースト信号を検出すると、前記検出レベルが、振幅のより小さな信号が検出されるレベルとなるように前記制御信号を出力し、前記比較部がバースト信号を検出しなくなると、前記検出レベルが、バースト信号が検出される前のレベルとなるように前記制御信号を出力するものである。
【００１４】
これによると、入力信号に応じて検出レベルを変更するので、ノイズに対する誤検出がなく、かつ高周波での特性の良好なスケルチ検出回路を実現することが可能となる。
【００１５】
請求項２の発明では、請求項１に記載のスケルチ検出回路において、前記比較部は、電流制御信号に応じてその消費電流を制御するものであり、前記制御部は、前記比較部がバースト信号を検出すると、前記比較部の消費電流が大きくなるように、前記電流制御信号を出力し、前記比較部がバースト信号を検出しなくなると、前記比較部の消費電流が小さくなるように、前記電流制御信号を出力するものである。
【００１６】
これによると、バースト期間においては比較部の応答速度を速めて入力信号の検出感度を高くし、その他の期間においては消費電力を削減し、かつノイズに対する誤検出が生じないようにすることができる。
【００１７】
請求項３の発明は、請求項１に記載のスケルチ検出回路において、前記比較部に特定のパターンが入力されたことを検出する特定パターン検出回路と、前記特定パターン検出回路が前記特定のパターンを検出してからの時間を計測する特定パターンカウンタとを更に備え、前記制御部は、前記特定パターンカウンタの値が所定の値に達した場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように前記制御信号を出力するものである。
【００１８】
これによると、特定パターン検出回路が特定のパターンを一定期間受信できなかったときには、通信状態が異常になったと判断し、信号が検出されにくくなるように検出レベルを変更するので、より確実に検出レベルの変更を行うことができる。
【００１９】
請求項４の発明は、請求項１に記載のスケルチ検出回路において、前記比較部への入力信号に同期して動作する受信データＰＬＬ（Phase Locked Loop）と、前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、前記制御部は、前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように、前記制御信号を出力するものである。
【００２０】
請求項５の発明は、請求項１に記載のスケルチ検出回路において、バースト信号が検出されてからの時間を計測するタイムアウトカウンタを更に備え、前記制御部は、前記タイムアウトカウンタが計測した時間が所定の値に達した場合には、前記検出レベルが、バースト信号が検出される前のレベルとなるように、前記制御信号を出力するものである。
【００２１】
請求項６の発明は、スケルチ検出回路として、それぞれに設定された検出レベルに応じてバースト信号を検出し、その結果を出力する第１及び第２の比較部と、前記第２の比較部から出力される検出結果をラッチして、電源制御信号として出力し、リセット信号が入力されるとリセットされるラッチ回路と、前記第２の比較部がバースト信号を検出していないことが所定の期間示されている場合には、前記リセット信号を前記ラッチ回路に出力するリセットカウンタとを備え、前記第１の比較部は、前記第２の比較部よりも振幅の小さな信号が検出されるように検出レベルが設定されており、かつ、前記第２の比較部がバースト信号を検出していないことを前記電源制御信号が示している場合には、少なくとも一部の回路の動作を停止するものである。
【００２２】
これによると、設定された検出レベルが異なる２つの比較部を備えるので、第１の比較部を高周波用、第２の比較部を低周波用に用いることができる。このため、１つの回路で低周波から高周波までカバーする場合に比べて、回路の実現が容易となる。また、第２の比較部は、バースト期間が開始されたことだけを検出すればよいので、簡便な回路で実現が可能であり、バースト信号が入力されていない無信号時の消費電力を削減することができる。
【００２３】
請求項７の発明では、請求項６に記載のスケルチ検出回路において、前記第２の比較部は、バースト信号として伝送される信号のうち、高周波信号に対する検出感度が前記第１の比較部よりも低いものである。
【００２４】
請求項８の発明は、請求項６に記載のスケルチ検出回路において、前記第１及び第２の比較部に特定のパターンが入力されたことを検出する特定パターン検出回路と、前記特定パターン検出回路が前記特定のパターンを検出してからの時間を計測する特定パターンカウンタとを更に備え、前記第１及び第２の比較部は、通信が確立した後、前記特定パターンカウンタの値が所定の値に達するまでは、少なくとも一部の回路の動作を停止するものである。
【００２５】
これによると、通信が確立した後、消費電力を削減することができる。
【００２６】
請求項９の発明は、請求項８に記載のスケルチ検出回路において、前記リセット信号が入力され、かつ、前記特定パターンカウンタの値が所定の値に達した場合に、通信が途絶えたことを示すホットプラグ検出信号を出力するホットプラグ検出回路を更に備えるものである。
【００２７】
これによると、入力信号を伝送するケーブルが抜けたことを確実に検出し、ホットプラグ検出信号を出力することができる。
【００２８】
請求項１０の発明は、請求項９に記載のスケルチ検出回路において、前記第１及び第２の比較部への入力信号に同期して動作する受信データＰＬＬと、前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、前記ホットプラグ検出回路は、前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合に、前記ホットプラグ検出信号を出力するものである。
【００２９】
これによると、入力信号を伝送するケーブルが抜けたことをより確実に検出することができる。
【００３０】
請求項１１の発明は、請求項６に記載のスケルチ検出回路において、前記第１及び第２の比較部への入力信号に同期して動作する受信データＰＬＬと、前記受信データＰＬＬが前記入力信号にロックしているか否かを検出するＰＬＬロック状態検出回路とを更に備え、前記第１及び第２の比較部は、前記受信データＰＬＬが前記入力信号にロックしていないことが検出された場合には、少なくとも一部の回路の動作を停止するものである。
【００３１】
これによると、通信状態が異常になった場合に消費電力を削減することができる。
【００３２】
請求項１２の発明は、請求項６に記載のスケルチ検出回路において、バースト信号が検出されてからの時間を計測するタイムアウトカウンタを更に備え、前記第１の比較部は、前記タイムアウトカウンタが計測した時間が所定の値に達した場合には、少なくとも一部の回路の動作を停止するものである。
【００３３】
請求項１３の発明は、スケルチ検出方法として、設定された検出レベルに応じてバースト信号を検出する比較ステップと、前記比較ステップにおける検出結果に応じて、前記検出レベルを変化させる制御ステップとを備え、前記制御ステップは、前記比較ステップでバースト信号を検出すると、前記検出レベルが、振幅のより小さな信号が検出されるレベルとなるようにし、前記比較ステップでバースト信号を検出しなくなると、前記検出レベルが、バースト信号が検出される前のレベルとなるようにするものである。
【００３４】
請求項１４の発明は、スケルチ検出方法として、それぞれに設定された検出レベルに応じてバースト信号を検出する第１及び第２の比較ステップと、前記第２の比較ステップにおける検出結果をラッチして、電源制御信号とするラッチステップと、前記第２の比較部がバースト信号を検出していないことが所定の期間示されている場合には、前記ラッチステップで行われたラッチを解除するリセットステップとを備え、前記第１の比較ステップは、前記第２の比較ステップにおけるよりも振幅の小さな信号が検出されるように検出レベルが設定されており、かつ、前記第２の比較ステップにおいてバースト信号を検出していないことを前記電源制御信号が示している場合には、比較を行うための回路のうち、少なくとも一部の回路の動作を停止させるものである。
【発明の効果】
【００３５】
以上のように、本発明に係るスケルチ検出回路及びスケルチ検出方法によると、高周波信号を検出し、かつ、ノイズを誤検出することを防ぐことができるので、理想的なスケルチ検出を行うことができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るスケルチ検出回路のブロック図である。図１のスケルチ検出回路は、比較部１０と、制御部としての検出レベル調整回路３２とを備えている。比較部１０は、バッファ１１と、インバータ１２と、ＡＮＤゲート１３と、ダイオード１４と、キャパシタ１６と、抵抗１７と、バッファ１８とを備えている。
【００３８】
バッファ１１には、２つの入力信号ＤＲＸ１，ＮＤＲＸ１で構成された差動信号と、検出レベル調整信号ＯＦ１とが入力されている。バッファ１１は、ヒステリシス特性を有し、入力信号ＤＲＸ１とＮＤＲＸ１との差の絶対値を、検出レベル調整信号ＯＦ１に応じて設定された検出レベルと比較して、その結果をインバータ１２及びＡＮＤゲート１３に出力する。すなわち、バッファ１１は、｜ＤＲＸ１−ＮＤＲＸ１｜が入力電圧増大時の検出レベル以上になると高電位（“Ｈ”）を出力し、｜ＤＲＸ１−ＮＤＲＸ１｜が入力電圧減少時の検出レベル未満になると低電位（“Ｌ”）を出力する。
【００３９】
バッファ１１は、低周波の入力信号に対する感度に比べると、高周波の入力信号に対する感度が低い。すなわち、検出レベル調整信号ＯＦ１が一定であっても、入力信号の周波数が高い場合には、入力信号の振幅が大きくなければバッファ１１は入力信号を検出せず、出力を“Ｈ”に変化させない。言い換えると、検出レベルは、実際には入力信号の周波数が高いほど大きな値となる。また、バッファ１１は、検出レベル調整信号ＯＦ１の電位が高いときは検出レベルを大きくし、検出レベル調整信号ＯＦ１の電位が低いときは検出レベルを小さくする。
【００４０】
インバータ１２は、バッファ１１の出力を反転して、わずかに遅延させてＡＮＤゲート１３に出力するので、ＡＮＤゲート１３は、バッファ１１の出力が“Ｌ”から“Ｈ”に変化した直後にのみ、“Ｈ”をダイオード１４に出力する。キャパシタ１６は、ＡＮＤゲート１３の出力が“Ｈ”であるときは電荷を蓄積するので、バッファ１１の出力レベルが変化すると、バッファ１８の入力レベルが上昇する。抵抗１７は、キャパシタ１６の電荷を徐々に放電する。
【００４１】
バッファ１８は、ヒステリシス特性を有し、入力信号が、入力電圧増大時の検出レベル以上になると“Ｈ”を、入力電圧減少時の検出レベルよりも小さくなると“Ｌ”を、スケルチ信号ＳＱＯＵＴ１として検出レベル調整回路３２及び外部に出力する。検出レベル調整回路３２は、スケルチ信号ＳＱＯＵＴ１が“Ｈ”であるときは検出レベル調整信号ＯＦ１の電位を低くし、スケルチ信号ＳＱＯＵＴ１が“Ｌ”であるときは検出レベル調整信号ＯＦ１の電位を高くする。
【００４２】
図２は、図１のスケルチ検出回路におけるタイミングチャートである。ＯＯＢ信号を伝送する際には、図２のように、入力信号ＤＲＸ１，ＮＤＲＸ１は、レベルの変化を繰り返すバースト信号となるバースト期間ＢＲと、無信号期間ＮＳとを繰り返す。入力信号ＤＲＸ１，ＮＤＲＸ１は、バースト期間ＢＲの最初の部分においては低周波（１２５ＭＨｚ）の信号であり、その後、高周波（７５０ＭＨｚ）の信号と低周波の信号とを繰り返す。
【００４３】
ここでは、バッファ１１は、検出レベル調整信号ＯＦ１が電圧ＶＨであるとき、高周波の信号は検出しないが、低周波の信号は検出することができるように、検出レベルが比較的高く設定されているとする。まず、無信号期間においては、入力信号ＤＲＸ１，ＮＤＲＸ１が入力されていない状態が継続している。このとき、スケルチ信号ＳＱＯＵＴ１が“Ｌ”となっていて、検出レベル調整回路３２は、検出レベル調整信号ＯＦ１を高電圧ＶＨにしている。
【００４４】
バースト期間が開始され、入力信号ＤＲＸ１，ＮＤＲＸ１として低周波の信号が入力されると、バッファ１１が信号が入力されたことを検出し、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になるので、検出レベル調整回路３２は、バッファ１１の検出レベルが、振幅のより小さな信号が検出されるレベルとなるように、検出レベル調整信号ＯＦ１を低電圧ＶＬにする。すると、バッファ１１は、高周波の信号が入力された場合であっても、信号が入力されたことを検出できるように、検出レベルが低く設定される。バッファ１１は、バースト期間において入力された高周波の信号を検出するので、スケルチ信号ＳＱＯＵＴ１は“Ｈ”の状態を継続する。
【００４５】
バースト期間が終了すると、バースト信号が検出されなくなり、スケルチ信号ＳＱＯＵＴ１は“Ｌ”となるので、検出レベル調整回路３２は、検出レベル調整信号ＯＦ１を高電圧ＶＨに設定する。
【００４６】
このように、図１のスケルチ検出回路によると、バッファ１１の検出レベルの設定を検出レベル調整信号ＯＦ１に応じて変更するようにしているので、低周波のノイズ成分による影響を抑制し、かつ、高周波信号の検出を行うことができる。すなわち、検出レベルを設定する上で相反する課題を解決することができる。
【００４７】
なお、本実施形態では、無信号時（スケルチ信号ＳＱＯＵＴ１が“Ｌ”のとき）に検出レベル調整信号ＯＦ１を高電圧ＶＨとし、信号検出時（スケルチ信号ＳＱＯＵＴ１が“Ｈ”のとき）に検出レベル調整信号ＯＦ１を低電圧ＶＬとしたが、これには限られない。
【００４８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るスケルチ検出回路のブロック図である。図３のスケルチ検出回路は、比較部２１０と、制御部２３０と、特定パターン検出回路２４２と、特定パターンカウンタ２４４と、ＰＬＬ（Phase Locked Loop）ロック状態検出回路２４６と、受信データＰＬＬ２４８とを備えている。
【００４９】
比較部２１０は、比較部１０において、バッファ１１に代えてバッファ２１１を備えたものである。制御部２３０は、検出レベル調整回路２３２と、電流制御回路２３４とを備えている。図１のスケルチ検出回路と同様の構成要素には、同一の参照番号を付してその説明を省略する。
【００５０】
バッファ２１１は、電流制御信号ＰＣ１に応じてその消費電流を制御することができるように構成されている点の他は、図１のバッファ１１と同様のものである。バッファ２１１は、高周波信号を検出する場合には、消費電流が大きい状態で動作させる必要があるが、低周波信号を検出する場合には、消費電流が小さい状態で動作させることができる。
【００５１】
入力信号ＤＲＸ１，ＮＤＲＸ１の最初のトリガを検出するためには、低周波信号を検出することができればよく、バッファ２１１には、必ずしも高周波信号を受信するときほどの電流が流れている必要はない。そこで、入力信号ＤＲＸ１，ＮＤＲＸ１の最初のトリガを検出するまでの期間は、回路の消費電力を削減できる可能性がある。
【００５２】
図４は、図３のスケルチ検出回路におけるタイミングチャートである。スケルチ信号ＳＱＯＵＴ１が“Ｌ”の場合には、電流制御回路２３４は、電流制御信号ＰＣ１を“Ｌ”にしてバッファ２１１に出力する。このとき、バッファ２１１は、消費電流を低減させて動作する。バースト信号の最初の部分は低周波信号であるので、バッファ２１１は、バースト信号が開始したことを検出することができ、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になる。
【００５３】
スケルチ信号ＳＱＯＵＴ１が“Ｈ”の場合には、電流制御回路２３４は、バッファ２１１の消費電流が大きくなるように、電流制御信号ＰＣ１を“Ｈ”にしてバッファ２１１に出力する。このとき、バッファ２１１は、消費電流を増加させて動作するので、高周波成分の信号検出感度が高くなり、バースト期間にバースト信号として送られる高周波信号を検出することができる。その結果、スケルチ信号ＳＱＯＵＴ１は“Ｈ”の状態を継続する。
【００５４】
バースト期間が終了すると、バースト信号が検出されなくなり、スケルチ信号ＳＱＯＵＴ１は“Ｌ”となるので、バッファ２１１の消費電流が小さくなるように、電流制御回路２３４は、電流制御信号ＰＣ１を“Ｌ”にしてバッファ２１１に出力する。
【００５５】
このように、図３のスケルチ検出回路は、無信号期間においてバッファ２１１の消費電流を削減するので、待機時の消費電流を削減することが可能となる。
【００５６】
なお、電流制御信号ＰＣ１に従って、バッファ１８等、他の回路の消費電流を削減するようにしてもよい。
【００５７】
Ｓｅｒｉａｌ ＡＴＡで伝送される信号においては、Ｓｅｒｉａｌ ＡＴＡ規格でいうところの２５６Ｄｗｏｒｄ毎に、２Ｄｗｏｒｄの特定のパターンであるアライン（align）シーケンスが含まれる。つまり、データ通信中には、一定期間毎にアラインシーケンスを必ず受信することとなる。逆に言えば、ある一定期間以上アラインシーケンスの検出ができなかった場合は、通信がストップしてしまった等、何らかの異常が生じた可能性が高い。そこで、一定期間以上アラインシーケンスを受信できなかったときには、通信異常が生じたと判断することができる。
【００５８】
図５は、図３のスケルチ検出回路における、入力信号ＤＲＸ１，ＮＤＲＸ１が停止した場合のタイミングチャートである。特定パターン検出回路２４２は、入力信号ＤＲＸ１，ＮＤＲＸ１からアラインシーケンスを検出すると、特定パターン検出信号ＤＰ１を特定パターンカウンタ２４４に出力する。特定パターンカウンタ２４４は、特定パターン検出信号ＤＰ１が入力されなくなると、クロック信号のパルスのカウントを開始し、カウント値ＣＷ１が例えば１０００になった場合にリセット信号ＲＥＳを特定パターン検出回路２４２に出力する。
【００５９】
特定パターン検出回路２４２は、リセット信号ＲＥＳを受け取ると、特定パターン非検出信号ＮＤＰ１を“Ｈ”にして、検出レベル調整回路２３２及び電流制御回路２３４に出力し、アラインシーケンスが受信されなくなってから一定期間経過したことを通知する。
【００６０】
検出レベル調整回路２３２は、特定パターン非検出信号ＮＤＰ１が“Ｈ”になり、スケルチ信号ＳＱＯＵＴ１が“Ｌ”である場合には、入力信号ＤＲＸ１，ＮＤＲＸ１が停止したと判断し、検出レベル調整信号ＯＦ１を電圧ＶＨとし、検出レベルを高くする。このとき、電流制御回路２３４は、電流制御信号ＰＣ１を“Ｌ”とし、バッファ２１１の信号検出感度を低くする。
【００６１】
その後、入力信号ＤＲＸ１，ＮＤＲＸ１がデータの伝送を再開すると、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になり、検出レベル調整回路２３２は、検出レベル調整信号ＯＦ１を電圧ＶＬとし、電流制御回路２３４は、電流制御信号ＰＣ１を“Ｈ”とする。
【００６２】
このように、特定パターン非検出信号ＮＤＰ１に基づいて検出レベル調整信号ＯＦ１、及び電流制御信号ＰＣ１を生成するので、検出レベルや消費電流の制御をきめ細かく行うことができる。
【００６３】
なお、特定パターンとしてＳｅｒｉａｌ ＡＴＡのアラインシーケンスを用いる場合について説明したが、特定パターンは予め定められた他のパターンであってもよい。
【００６４】
受信データに同期するように動作するＰＬＬのロックが外れたことが検出された場合には、ケーブルが抜かれる等によってバッファ２１１への入力信号（受信信号）が停止したり、受信信号が著しく劣化したと考えられる。つまり、ロックが外れた場合は、通信不良状態であると言える。そこで、このようなＰＬＬのロック状態をモニタすることによって通信状態を把握し、スケルチ検出回路の検出レベル調整や電流制御を行うことができる。
【００６５】
受信データＰＬＬ２４８は、ＰＬＬを有しており、入力信号ＤＲＸ１，ＮＤＲＸ１によって伝送された受信データに同期したクロックＲＣＫを生成し、ＰＬＬロック状態検出回路２４６に出力している。
【００６６】
ＰＬＬロック状態検出回路２４６は、受信データＰＬＬ２４８が規格範囲内の周波数でロックしているかどうかを監視するための回路である。ＰＬＬロック状態検出回路２４６は、リファレンスクロックＲＥＦＣＫと、受信データＰＬＬ２４８が生成した受信クロックＲＣＫとの周波数を比較し、その結果をロック状態信号ＲＯ１として検出レベル調整回路２３２及び電流制御回路２３４に出力する。リファレンスクロックＲＥＦＣＫは、水晶発振子等に基づいて生成され、周波数が安定しているクロック信号である。
【００６７】
受信データＰＬＬのロックが外れたことが検出された場合には、通信不良状態であると考えられるので、検出レベル調整回路２３２は、検出レベル調整信号ＯＦ１を電圧ＶＨとして、検出レベルを比較的高く設定するようにし、電流制御回路２３４は、電流制御信号ＰＣ１を“Ｌ”とする。
【００６８】
このように、図３のスケルチ検出回路によると、スケルチ信号ＳＱＯＵＴ１、特定パターン非検出信号ＮＤＰ１、及びＰＬＬのロック状態を示すロック状態信号ＲＯ１に基づいて判断を行うので、検出レベル調整信号ＯＦ１及び電流制御信号ＰＣ１をより最適な値に設定することが可能となる。
【００６９】
なお、図３のスケルチ検出回路は、検出レベル調整回路２３２と電流制御回路２３４とを備えているが、いずれか一方を備えないようにしてもよい。
【００７０】
また、特定パターン検出回路２４２及び特定パターンカウンタ２４４を備えないようにしてもよいし、ＰＬＬロック状態検出回路２４６及び受信データＰＬＬ２４８を備えないようにしてもよい。
【００７１】
また、スケルチ信号ＳＱＯＵＴ１、検出レベル調整信号ＯＦ１、及び電流制御信号ＰＣ１の信号のレベルを、“Ｌ”，“Ｈ”のうちの反対のものにするようにしてもよい。
【００７２】
（第２の実施形態の変形例）
Ｓｅｒｉａｌ ＡＴＡにおいては、最初の信号（ＣＯＭＲＥＳＥＴ信号）取得から、通信確立までの時間がある程度予測可能であり、この時間はある長さ以上にはならないとの規約がある。そこで、スケルチ検出回路がタイマー機能を備えるようにし、最初のデータ受信から一定時間経過後、又は最後のデータ受信から一定時間経過後に、スケルチ検出回路の検出レベルの調整を行うようにする場合について説明する。
【００７３】
図６は、本発明の第２の実施形態の変形例に係るスケルチ検出回路のブロック図である。図６のスケルチ検出回路は、図３のスケルチ検出回路において、制御部２３０、特定パターン検出回路２４２、特定パターンカウンタ２４４、ＰＬＬロック状態検出回路２４６、及び受信データＰＬＬ２４８に代えて、制御部３３０と、タイムアウトカウンタ６２と、イニシャライズ状態通知回路６４とを備えたものである。制御部３３０は、検出レベル調整回路３３２と、電流制御回路３３４とを有している。
【００７４】
図７（ａ）は、図６のスケルチ検出回路における、正常に受信が行われている場合のタイミングチャートである。図７（ｂ）は、図６のスケルチ検出回路における、正常に受信が行われていない場合のタイミングチャートである。Ｓｅｒｉａｌ ＡＴＡにおいては、イニシャライズ時は入力信号ＤＲＸ，ＮＤＲＸによってデータ等がＯＯＢ−ＤＡＴＡ−ＡＬＩＧＮ−ＤＡＴＡの順で伝送される。また、通信確立後は、コントロールロジック（図示せず）がＰＨＹ＿ＲＥＡＤＹ状態を示す信号ＰＲＤＹを生成する。
【００７５】
タイムアウトカウンタ６２は、最初のＯＯＢ検出からの時間を計測する。すなわち、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になるとクロック信号のカウントを開始し、信号ＰＲＤＹが“Ｈ”になると、カウント値をリセットする（図７（ａ））。また、タイムアウトカウンタ６２は、最初のＯＯＢ検出後、ある一定期間経過してもイニシャライズが終了しない場合（信号ＰＲＤＹが“Ｈ”にならず、カウント値ＣＴが例えば２００００を越えた場合）には、信号ＰＳＴＡ１のパルスをイニシャライズ状態通知回路６４に出力する（図７（ｂ））。
【００７６】
信号ＰＳＴＡ１のパルスが入力されると、イニシャライズ状態通知回路６４は、このことをイニシャライズ状態通知信号ＩＮＴ１によって検出レベル調整回路３３２及び電流制御回路３３４に通知する。検出レベル調整回路３３２は、入力信号ＤＲＸ１，ＮＤＲＸ１が停止したと判断し、検出レベル調整信号ＯＦ１を電圧ＶＨとし、検出レベルを高くする。電流制御回路３３４は、電流制御信号ＰＣ１を“Ｌ”とする。すると、バッファ２１１の消費電流を減少させて、次のＯＯＢ信号の最初のトリガが受信されるのを待つことができる。
【００７７】
このように、タイムアウトを検出することにより、回路の状態に基づくだけではなく、時間にも基づいて、スケルチ回路の消費電力制御が可能となる。
【００７８】
また、特に図示しないが、比較部２１０がバースト信号を検出して、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になると、タイムアウトカウンタが、クロック信号のカウントを開始し、カウント値が所定の値に達すると、検出レベル調整回路が、検出レベル調整信号ＯＦ１を電圧ＶＬとし、検出レベルを低くし、電流制御回路が、電流制御信号ＰＣ１を“Ｈ”とするようにしてもよい。
【００７９】
（第３の実施形態）
第１及び第２の実施形態においては、入力信号の状態や内部ブロックの状態に応じて検出レベルを変更することにより、ノイズに対する誤検出がなく、かつ高周波での特性の良好なスケルチ検出回路を実現することが可能となった。本実施形態では、検出レベルを変更するのではなく、それぞれが異なる検出レベルと周波数特性とを持った複数の比較部を有するスケルチ検出回路について説明する。
【００８０】
図８は、本発明の第３の実施形態に係るスケルチ検出回路のブロック図である。図８のスケルチ検出回路は、第１の比較部５１０と、第２の比較部５２０と、検出レベル調整回路５３２と、ラッチ回路５３６と、リセットカウンタ５３８とを備えている。比較部５１０は、バッファ５１１と、インバータ５１２と、ＡＮＤゲート５１３と、ダイオード５１４と、キャパシタ５１６と、抵抗５１７と、バッファ５１８とを備えている。比較部５２０は、バッファ５２１と、インバータ５２２と、ＡＮＤゲート５２３と、ダイオード５２４と、キャパシタ５２６と、抵抗５２７と、バッファ５２８とを備えている。
【００８１】
比較部５２０は、比較部５１０と比較して、高周波での検出感度を高くせず、検出感度を上げることよりも低消費電力化を図った回路である。一方、比較部５１０は、高周波での検出感度を高くし、高周波信号検出に特化した回路である。比較部５１０，５２０がこのように動作するように、検出レベル調整回路５３２は、検出レベルを比較的低く設定する検出レベル調整信号ＯＦＨをバッファ５１１に出力し、検出レベルを比較的高く設定する検出レベル調整信号ＯＦＬをバッファ５２１に出力する。
【００８２】
また、バッファ５２１及びバッファ５２８は、電源制御信号ＰＳＷに従って動作を停止することができるように構成されている。その他の点については、比較部５１０，５２０の各構成要素は、図１の比較部１０の対応する構成要素と同様のものである。
【００８３】
ラッチ回路５３６は、比較部５２０の出力信号ＳＱＯＵＴＬをラッチし、電源制御信号ＰＳＷとしてリセットカウンタ５３８、バッファ５１１及びバッファ５１８に出力する。リセットカウンタ５３８は、電源制御信号ＰＳＷが“Ｌ”である期間においてクロック信号のカウントを行い、カウント値ＣＣが例えば１３になると、リセット信号ＲＥＳＬのパルスをラッチ回路５３６に出力する。ラッチ回路５３６は、リセット信号ＲＥＳＬのパルスを受けると、電源制御信号ＰＳＷを“Ｌ”にする。
【００８４】
図９は、図８のスケルチ検出回路におけるタイミングチャートである。入力信号ＤＲＸ１，ＮＤＲＸ１が入力されていない状態、つまり｜ＤＲＸ１−ＮＤＲＸ１｜がある所定値以下である場合には、比較部５２０の出力信号ＳＱＯＵＴＬは“Ｌ”であるので、電源制御信号ＰＳＷは“Ｌ”となっている。このとき、比較部５１０のバッファ５１１及びバッファ５１８は動作を停止し、電流を消費しない。
【００８５】
入力信号ＤＲＸ１，ＮＤＲＸ１が入力されると、比較部５２０の出力信号ＳＱＯＵＴＬは“Ｈ”になるので、ラッチ回路５３６は、電源制御信号ＰＳＷを“Ｈ”にする。このとき、バッファ５１１及びバッファ５１８は動作を行うので、比較部５１０は、入力信号ＤＲＸ１，ＮＤＲＸ１としてバースト信号を受信すると、スケルチ信号ＳＱＯＵＴ１を“Ｈ”にして出力する。
【００８６】
図８のスケルチ検出回路は、高感度であり、電力を多く消費する比較部５１０と、低感度であり、低消費電力化が図られた比較部５２０とを備えるので、１つの回路が、ＤＣ付近から例えば７５０ＭＨｚまでの広帯域において十分な周波数特性を有する必要がなくなる。すなわち、低周波ノイズをリジェクトし、低周波信号を検出する回路と、高周波信号のみを検出する回路とを作成すればよいので、回路作成が容易になる。
【００８７】
なお、検出レベル調整回路５３２を備えず、バッファ５１１，５２１に、検出レベル調整信号ＯＦＨ，ＯＦＬとして一定の電圧を与えるようにしてもよい。
【００８８】
（第４の実施形態）
Ｓｅｒｉａｌ ＡＴＡにおいては、通信確立後は、ケーブルが抜かれた場合及びＯＯＢ信号のうちＣＯＭＲＥＳＥＴ信号を受信する場合以外には、スケルチ検出動作を行う必要はないので、スケルチ検出回路内の多くの回路を停止させることができる。
【００８９】
また、Ｓｅｒｉａｌ ＡＴＡにおいては、ホットプラグ（Hot Plug）規格に対応する必要がある。すなわち、信号受信中に入力信号ＤＲＸ１，ＮＤＲＸ１が途絶えた場合に、再度ＯＯＢ信号が送付されてきたことを検出することはもちろんのこと、再度ホストとの接続がなされたときにデバイス側からＯＯＢ信号を送付する必要がある。そこで、入力信号ＤＲＸ１，ＮＤＲＸ１が途絶えた場合には、このことを検出しなければならない。
【００９０】
図１０は、本発明の第４の実施形態に係るスケルチ検出回路のブロック図である。図１０のスケルチ検出回路は、図８のスケルチ検出回路において、比較部５１０，５２０に代えて比較部６１０，６２０をそれぞれ備え、特定パターン検出回路６４２と、特定パターンカウンタ６４４と、ＰＬＬロック状態検出回路２４６と、受信データＰＬＬ２４８と、電源制御回路６５２と、ホットプラグ検出回路６５４とを更に備えたものである。
【００９１】
比較部６１０は、比較部５１０において、バッファ５１１及びバッファ５１８に代えて、バッファ６１１及びバッファ６１８を備えたものである。比較部６２０は、比較部５２０において、バッファ５２１及びバッファ５２８に代えて、バッファ６２１及びバッファ６２８を備えたものである。また、比較部６１０は、キャパシタ５１６及び抵抗５１７に代えて、キャパシタ６１６及び抵抗６１７を備え、比較部６２０は、キャパシタ５２６及び抵抗５２７に代えて、キャパシタ６２６及び抵抗６２７を備えている。
【００９２】
バッファ６１１及びバッファ６１８は、電源制御回路６５２から出力された電源ＯＮ／ＯＦＦ信号ＰＨに従って動作を停止することができるように構成されている点の他は、バッファ５１１及びバッファ５１８とそれぞれ同様である。
【００９３】
バッファ６２１及びバッファ６２８は、電源制御回路６５２から出力された電源ＯＮ／ＯＦＦ信号ＰＬに従って動作を停止することができるように構成されている点の他は、バッファ５２１及びバッファ５２８とそれぞれ同様である。
【００９４】
通信確立後は、ホストからの接続が中断されるまで、又はホストからＣＯＭＲＥＳＥＴ信号が新規に送付されるまでは、スケルチの機能を停止させることが可能である。そこで、バッファ６１１及びバッファ６１８は、通信確立後、電源ＯＮ／ＯＦＦ信号ＰＨが“Ｈ”になった場合には、動作を停止する。同様に、バッファ６２１及びバッファ６２８は、通信確立後、電源ＯＮ／ＯＦＦ信号ＰＬが“Ｈ”になった場合には、動作を停止する。
【００９５】
図１１は、図１０のスケルチ検出回路において、通信確立後に通信が途絶えた場合（プラグが抜かれた場合）のタイミングチャートである。Ｓｅｒｉａｌ ＡＴＡにおいては、イニシャライズ時は入力信号ＤＲＸ１，ＮＤＲＸ１としてＯＯＢ信号、ＤＡＴＡ、ＡＬＩＧＮの順で信号が入力され、Ｓｅｒｉａｌ ＡＴＡで規定されたＰＨＹ＿ＲＥＡＤＹ状態が確立される（通信が確立される）。ＰＨＹ＿ＲＥＡＤＹ状態が確立されると、コントロールロジック（図示せず）がＰＨＹ＿ＲＥＡＤＹ状態を示す信号ＰＲＤＹを“Ｈ”にする。電源制御回路６５２は、信号ＰＲＤＹが“Ｈ”になると、電源ＯＮ／ＯＦＦ信号ＰＨ，ＰＬを“Ｈ”にして出力する。
【００９６】
特定パターン検出回路６４２は、入力信号ＤＲＸ１，ＮＤＲＸ１として入力されたアラインシーケンスを検出すると、特定パターン検出信号ＤＰ１を特定パターンカウンタ６４４に出力する。特定パターンカウンタ６４４は、信号ＰＲＤＹが“Ｈ”である期間において、クロック信号のパルスをカウントし、特定パターン検出信号ＤＰ１が入力されるとリセットされる。特定パターンカウンタ６４４は、カウント値ＣＰが例えば５００になった場合にリセット信号ＲＥＳ２を電源制御回路６５２及びホットプラグ検出回路６５４に出力して、アラインシーケンスが受信されなくなってから一定期間経過したことを通知する。
【００９７】
このように、通信が途絶えた場合には、特定パターンカウンタ６４４がリセット信号ＲＥＳ２を出力する。これに従って、電源制御回路６５２は、電源ＯＮ／ＯＦＦ信号ＰＨ，ＰＬを“Ｌ”とし、バッファ６２１及びバッファ６２８を動作させて、次のＯＯＢ信号検出に備えるようにする。
【００９８】
すなわち、比較部６２０においては、通信確立後、特定パターンカウンタ６４４のカウント値ＣＰが所定の値になるまでの期間は、バッファ６２１及びバッファ６２８は動作を停止する。比較部６１０においても、少なくともこの期間は、バッファ６１１及びバッファ６１８は動作を停止する。なお、通信が途絶えた後、所定の期間が経過すると、コントロールロジックは、信号ＰＲＤＹを“Ｌ”にする。
【００９９】
図１２は、図１０のスケルチ検出回路において、通信確立後にＣＯＭＲＥＳＥＴ信号を受信した場合のタイミングチャートである。特定パターンカウンタ６４４は、図１１の場合と同様に、信号ＰＲＤＹが“Ｈ”である期間において、クロック信号のパルスをカウントし、特定パターン検出信号ＤＰ１が入力されるとリセットされる。
【０１００】
ＯＯＢ信号としてＣＯＭＲＥＳＥＴ信号を受信すると、コントロールロジックは、信号ＰＲＤＹを“Ｌ”にし、これによって、特定パターンカウンタ６４４はリセットされ、動作を停止する。このとき、電源制御回路６５２は、電源ＯＮ／ＯＦＦ信号ＰＨ，ＰＬを“Ｌ”にして、比較部６１０のバッファ６１１，６１８、比較部６２０のバッファ６２１，６２８が動作することができるようにする。
【０１０１】
図１０において、ホットプラグ検出回路６５４は、リセットカウンタ５３８からのリセット信号ＲＥＳＬ、及び特定パターンカウンタ６４４からのリセット信号ＲＥＳ２を受信すると、通信が途絶えたことを通知するホットプラグ検出信号ＨＰ１を外部に出力する。また、ホットプラグ検出信号ＨＰ１を用いて、デバイス側においてＯＯＢ信号送付シーケンスを行うことが可能となる。
【０１０２】
ＰＬＬロック状態検出回路２４６及び受信データＰＬＬ２４８は、図３を参照して説明したものと同様である。ＰＬＬロック状態検出回路２４６は、周波数が安定しているリファレンスクロックＲＥＦＣＫと、受信データＰＬＬ２４８が生成した受信クロックＲＣＫとで周波数を比較し、その結果をロック状態信号ＲＯ１として電源制御回路６５２に出力する。
【０１０３】
リファレンスクロックＲＥＦＣＫと受信クロックＲＣＫとで周波数が大きく異なり、受信データＰＬＬ２４８のロックが外れたことが検出された場合には、通信不良状態であると考えられる。この場合、電源制御回路６５２は、電源ＯＮ／ＯＦＦ信号ＰＨを“Ｈ”にして、バッファ６１１及びバッファ６１８の動作を停止させる。
【０１０４】
また、特に図示していないが、ＰＬＬロック状態検出回路２４６は、ロック状態信号ＲＯ１をホットプラグ検出回路６５４に出力し、この信号が受信データＰＬＬ２４８のロックが外れたことを示している場合には、ホットプラグ検出回路６５４が、通信が途絶えたことを通知するホットプラグ検出信号ＨＰ１を出力するようにしてもよい。
【０１０５】
このように、図１０のスケルチ検出回路によると、信号通信確立後、ホストからの通信が切断されるまで、又は次のＣＯＭＲＥＳＥＴ信号を受信するまで、スケルチ検出回路内の回路の電流を止めることができるので、通信中の消費電力が大幅に削減可能となる。また、ホットプラグ検出信号ＨＰ１を出力するように構成されているので、ホットプラグ規格への対応が可能となる。また、ロック状態信号ＲＯ１に基づいて一部の回路の動作を停止させることができるので、消費電力を更に削減することができる。
【０１０６】
なお、図１０のスケルチ検出回路は、特定パターン検出回路６４２及び特定パターンカウンタ６４４を備えないようにしてもよいし、ＰＬＬロック状態検出回路２４６及び受信データＰＬＬ２４８を備えないようにしてもよい。また、ホットプラグ検出回路６５４を備えないようにしてもよい。
【０１０７】
また、スケルチ検出回路がＯＮ状態になる場合の例として、ＣＯＭＲＥＳＥＴ信号を受信した場合と、ホストとの通信が切断された場合とを挙げたが、スケルチ検出回路がＯＮ状態になる要因はこれらには限られない。
【０１０８】
また、本実施形態では、ホットプラグ検出回路６５４が、リセット信号ＲＥＳＬ，ＲＥＳ２又はロック状態信号ＲＯ１に基づいてホットプラグ検出信号ＨＰ１を出力する場合について説明したが、他の信号に基づくようにしてもよい。
【０１０９】
（第４の実施形態の変形例）
図６のスケルチ検出回路のように、タイマー機能を備えるようにしたスケルチ検出回路について説明する。
【０１１０】
図１３は、本発明の第４の実施形態の変形例に係るスケルチ検出回路のブロック図である。図１３のスケルチ検出回路は、図１０のスケルチ検出回路において、検出レベル調整回路５３２、特定パターン検出回路６４２、特定パターンカウンタ６４４、及びホットプラグ検出回路６５４に代えて、検出レベル調整回路７３２と、タイムアウトカウンタ７６２と、イニシャライズ状態通知回路７６４とを備えたものである。
【０１１１】
タイムアウトカウンタ７６２は、最初のＯＯＢ検出からの時間を計測する。すなわち、スケルチ信号ＳＱＯＵＴ１が“Ｈ”になるとクロック信号のカウントを開始し、信号ＰＲＤＹが“Ｈ”になると、カウント値をリセットする。また、タイムアウトカウンタ７６２は、最初のＯＯＢ検出後、ある一定期間経過してもイニシャライズが終了しない場合（信号ＰＲＤＹが“Ｈ”にならず、カウント値ＣＴが例えば２００００を越えた場合）には、信号ＰＳＴＡ１のパルスをイニシャライズ状態通知回路７６４に出力する。
【０１１２】
信号ＰＳＴＡ１のパルスが入力されると、イニシャライズ状態通知回路７６４は、このことをイニシャライズ状態通知信号ＩＮＴ２によって検出レベル調整回路７３２及び電源制御回路６５２に通知し、電源制御回路６５２は、電源ＯＮ／ＯＦＦ信号ＰＨを“Ｈ”にする。すると、バッファ６１１及びバッファ６１８は、動作を停止する。すると、バッファ６１１及びバッファ６１８の消費電流を減少させて、次のＯＯＢ信号の最初のトリガが受信されるのを待つことができる。
【０１１３】
このように、タイムアウトを検出することにより、回路の状態のみに基づくだけではなく、時間にも基づいて、スケルチ回路の消費電力制御が可能となる。
【０１１４】
なお、以上の実施形態においては、Ｓｅｒｉａｌ ＡＴＡのホストと通信するデバイスに用いられるスケルチ検出回路について説明したが、他のシステムにおいて用いることも可能である。
【０１１５】
また、比較部に、入力信号ＤＲＸ１，ＮＤＲＸ１で構成される差動信号が入力される場合について説明したが、シングルエンドの信号が入力される場合についても同様である。
【産業上の利用可能性】
【０１１６】
以上説明したように、本発明は、高周波信号を検出する必要がある、コンピュータのインタフェース等について有用である。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係るスケルチ検出回路のブロック図である。
【図２】図１のスケルチ検出回路におけるタイミングチャートである。
【図３】本発明の第２の実施形態に係るスケルチ検出回路のブロック図である。
【図４】図３のスケルチ検出回路におけるタイミングチャートである。
【図５】図３のスケルチ検出回路における、入力信号ＤＲＸ１，ＮＤＲＸ１が停止した場合のタイミングチャートである。
【図６】本発明の第２の実施形態の変形例に係るスケルチ検出回路のブロック図である。
【図７】（ａ）は、図６のスケルチ検出回路における、正常に受信が行われている場合のタイミングチャートである。（ｂ）は、図６のスケルチ検出回路における、正常に受信が行われていない場合のタイミングチャートである。
【図８】本発明の第３の実施形態に係るスケルチ検出回路のブロック図である。
【図９】図８のスケルチ検出回路におけるタイミングチャートである。
【図１０】本発明の第４の実施形態に係るスケルチ検出回路のブロック図である。
【図１１】図１０のスケルチ検出回路において、通信確立後に通信が途絶えた場合のタイミングチャートである。
【図１２】図１０のスケルチ検出回路において、通信確立後にＣＯＭＲＥＳＥＴ信号を受信した場合のタイミングチャートである。
【図１３】本発明の第４の実施形態の変形例に係るスケルチ検出回路のブロック図である。
【図１４】従来のスケルチ検出回路の回路図である。
【図１５】図１４のスケルチ検出回路における理想的な場合のタイミングチャートである。
【図１６】従来のスケルチ検出回路の他の例を示すブロック図である。
【図１７】（ａ）は、入力信号にノイズが含まれる場合であって、検出レベルが低い場合のスケルチ信号を示すグラフである。（ｂ）は、入力信号にノイズが含まれる場合であって、検出レベルが高い場合のスケルチ信号を示すグラフである。
【符号の説明】
【０１１８】
１０，２１０  比較部
３２，５３２  検出レベル調整回路（制御部）
６２，７６２  タイムアウトカウンタ
２３０，３３０  制御部
２４２，６４２  特定パターン検出回路
２４４，６４４  特定パターンカウンタ
２４６  ＰＬＬロック状態検出回路
２４８  受信データＰＬＬ
５１０，６１０  第１の比較部
５２０，６２０  第２の比較部
６５４  ホットプラグ検出回路
【図１】
2006203338.tif 000003
【図２】
2006203338.tif 000004
【図３】
2006203338.tif 000005
【図４】
2006203338.tif 000006
【図５】
2006203338.tif 000007
【図６】
2006203338.tif 000008
【図７】
2006203338.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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