(57)【要約】【課題】静電気放電保護装置を提供する。【解決手段】この装置は、第１導電型のウェルに第２導電型の拡散層が形成され、第２導電型のウェルに第１導電型の拡散層が形成されたＰＮＰＮ接合構造において、アノード及びカソードの間の電流を制限することができる外部抵抗をウェルに連結した構造である。この装置はアノード及びカソードの間の電流が制限されて、オン抵抗が高くなってスナップバック動作でホールド電圧が高くて入出力パッドだけでなく電源パッドの静電気放電防止装置として利用することができる。【選択図】図３
2006319330.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されて互いに接合された第１導電型領域及び第２導電型領域と、
前記第１導電型領域に形成されてアノードに電気的に連結された第２導電型の第１拡散層と、
前記第２導電型領域に形成されてカソードに電気的に連結された第１導電型の第２拡散層と、
前記第１拡散層と前記第２導電型領域との間の第１導電型領域に形成されて第１外部抵抗を通じて前記アノードに電気的に連結された第１導電型の拡散層と、前記第２拡散層と前記第１導電型領域との間の第２導電型領域に形成されて第２外部抵抗を通じて前記カソードに電気的に連結された第２導電型の拡散層とのうちの少なくとも一つを含むことを特徴とする静電気放電保護装置。
【請求項２】
前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第５拡散層をさらに含み、
前記第１拡散層は前記第５拡散層及び前記第２導電型領域の間に位置することを特徴とする請求項１に記載の静電気放電保護装置。
【請求項３】
前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第４拡散層をさらに含み、
前記第２拡散層は前記第４拡散層及び前記第１導電方領域の間に位置することを特徴とする請求項１に記載の静電気放電保護装置。
【請求項４】
前記アノードは電源パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１乃至請求項３のうちのいずれか１項に記載の静電気放電保護装置。
【請求項５】
前記アノードは入出力パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１乃至請求項３のうちのいずれか１項に記載の静電気放電保護装置。
【請求項６】
基板に形成されて互いに接合された第１導電型領域及び第２導電型領域と、
前記第１導電型領域に形成された第２導電型の第１拡散層と、
前記第２導電型領域に形成された第１導電型の第２拡散層と、
前記第１拡散層と前記第２導電型領域との間の第１導電型領域に形成された第１導電型の第３拡散層と、
前記第２拡散層と前記第１導電型領域との間の第２導電型領域に形成された第２導電型の第４拡散層とを含み、
前記第１及び第３拡散層はアノードに連結され、前記第２及び前記４拡散層はカソードに連結され、前記第３拡散層とアノードとの間に第１外部抵抗が連結され、前記第４拡散層とカソードとの間に第２外部抵抗が連結されることを特徴とする静電気放電保護装置。
【請求項７】
前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第５拡散層をさらに含み、
前記第１拡散層は前記第５拡散層及び前記第２導電型領域の間に位置することを特徴とする請求項６に記載の静電気放電保護装置。
【請求項８】
前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第６拡散層をさらに含み、
前記第２拡散層は前記第６拡散層及び前記第１導電型領域の間に位置することを特徴とする請求項６に記載の静電気放電保護装置。
【請求項９】
前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第５拡散層と、
前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第６拡散層と、をさらに含み、
前記第１拡散層は前記第５拡散層及び前記第２導電型領域の間に位置して、前記第２拡散層は前記第６拡散層及び前記第１導電型領域の間に位置することを特徴とする請求項６に記載の静電気放電保護装置。
【請求項１０】
前記アノードは電源パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項６乃至請求項９のうちのいずれか１項に記載の静電気放電保護装置。
【請求項１１】
前記アノードは入出力パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項６乃至請求項９のうちのいずれか１項に記載の静電気放電保護装置。
【請求項１２】
基板に形成されて互いに接合された第１導電型領域及び第２導電型領域と、
前記第１導電型領域に形成されてアノードに電気的に連結された第２導電型の第１拡散層と、
前記第２導電型領域に形成されてカソードに電気的に連結された第１導電型の第２拡散層と、
前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第３拡散層と、
前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第４拡散層と、
前記第１拡散層及び前記第２導電型領域の間の前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第５拡散層と、を含み、
前記第１拡散層は前記第３拡散層と前記第２導電型領域との間に位置して、前記第２拡散層は前記第４拡散層と前記第１導電型領域との間に位置して、前記第５拡散層と前記アノードとの間に外部抵抗が連結されることを特徴とする静電気放電保護装置。
【請求項１３】
前記アノードは電源パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１２に記載の静電気放電保護装置。
【請求項１４】
前記アノードは入出力パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１２に記載の静電気放電保護装置。
【請求項１５】
基板に形成されて互いに接合された第１導電型領域及び第２導電型領域と、
前記第１導電型領域に形成されてアノードに電気的に連結された第２導電型の第１拡散層と、
前記第２導電型領域に形成されてカソードに電気的に連結された第１導電型の第２拡散層と、
前記第１導電型領域に形成されて前記アノードに電気的に連結された第１導電型の第３拡散層と、
前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第４拡散層と、
前記第２拡散層及び前記第１導電型領域の間の前記第２導電型領域に形成されて前記カソードに電気的に連結された第２導電型の第５拡散層と、を含み、
前記第１拡散層は前記第３拡散層と前記第２導電型領域との間に位置して、前記第２拡散層は前記第４拡散層と前記第１導電型領域との間に位置して、前記第５拡散層と前記カソードとの間に外部抵抗が連結されることを特徴とする静電気放電保護装置。
【請求項１６】
前記アノードは電源パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１５に記載の静電気放電保護装置。
【請求項１７】
前記アノードは入出力パッドに連結され、前記カソードは接地パッドに連結されることを特徴とする請求項１５に記載の静電気放電保護装置。
【請求項１８】
基板に形成されて互いに接合されたＮウェル及びＰウェルと、
前記Ｎウェルに形成されたＰＭＯＳトランジスタと、
前記Ｐウェルに形成されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと前記Ｐウェルとの間の前記Ｎウェルに形成されたｎ+ガードリングと、
前記ＮＭＯＳトランジスタと前記Ｎウェルとの間の前記Ｐウェルに形成されたｐ+ガードリングと、を含み、
前記ＰＭＯＳトランジスタのソース及び前記ｎ+ガードリングは正電源ＶＤＤに連結され、前記ＮＭＯＳトランジスタのソース及び前記ｐ+ガードリングは負電源ＶＳＳに連結され、
前記ｎ+ガードリング及び前記正電源ＶＤＤの間と、前記ｐ+ガードリング及び前記負電源ＶＳＳの間にそれぞれ外部抵抗が連結されることを特徴とする静電気放電保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、さらに具体的には非正常的な静電気放電及び過負荷から半導体装置を保護することができる静電気放電保護装置に関する。
【背景技術】
【０００２】
半導体集積回路は、人体の接触または装備の異常などにより発生される瞬間的な静電気放電（ＥＳＤ;Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）及び持続的な電気的過負荷（ＥＯＳ;Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒ  Ｓｔｒｅｓｓ）により流入される高電圧及び高電流に敏感に影響を受ける。静電気または過負荷現象は一時に高電圧または高電流が集積回路に流入されるため、集積回路に形成された絶縁膜の破壊、ジャンクションの破壊及び／または金属配線の断線などを誘発して半導体集積回路を永久に破壊する結果をもたらす。
【０００３】
静電気放電保護素子は瞬間的に流入される高電圧または高電流が半導体集積回路の内部に流入されないように放電させる機能を果たす。このような静電気放電保護機能を実行する手段として、ＧＧＮＭＯＳ、ＰＮ接合ダイオード、バイポーラ接合トランジスタ及びシリコン制御整流器（ＳＣＲ;Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）などがある。
【０００４】
ＧＧＮＭＯＳ及びバイポーラ接合トランジスタはそれぞれドレイン及びコレクタジャンクションのアバランシェ降伏とソース及びエミッタ接合の電荷注入により誘発されるポジティブフィードバック（正帰還）により電荷を放電する素子として、ドレインまたはコレクタ接合に電界の集中によりＥＳＤ装置の破壊及びＥＯＳサージを効果的に放出するのに脆弱な特性を有する。
【０００５】
これらに比べてシリコン制御整流器は互いに異なる導電型のウェルの広い接合の間の二重注入によって静電気を放電して電界の集中を防止することができる。シリコン制御整流器は強いスナップバック特性によって瞬間的に静電気を放電することができるため、入出力パッドの静電気放電保護装置として効果的であるが、電源パッドに適用する場合、低いホールド電圧によってラッチアップ及びＥＯＳサージによるＥＳＤ素子の自体の破壊を引き起こすことができる。
【０００６】
図１は一般的なシリコン制御整流器を利用した静電気放電保護素子を示した図である。
【０００７】
図１を参照すれば、シリコン制御整流器は半導体基板にＮウェル１０とＰウェル２０が形成されて互いに接合しており、前記Ｎウェル１０に高濃度のｐ型の第１拡散層１２が形成されており、前記Ｐウェル２０に高濃度のｎ型の第２拡散層２２が形成されている。前記Ｎウェル１０と前記第１拡散層１２はアノードに連結され、前記Ｐウェル２０と前記第２拡散層２２はカソードに連結される。前記Ｎウェル１０は前記Ｎウェル１０に形成された高濃度のｎ型の第３拡散層１４を通じて前記アノードに連結され、前記Ｐウェル２０は前記Ｐウェル２０に形成された高濃度のｐ型の第４拡散層２４を通じて前記カソードに連結される。シリコン制御整流器で前記第１拡散層１２は前記第３拡散層１４と前記Ｐウェル２０との間のＮウェル１０に形成され、前記第２拡散層２２は前記第４拡散層２４と前記Ｎウェル１０との間のＰウェル２０に形成される。
【０００８】
シリコン制御整流器は前記第１拡散層１２、前記Ｎウェル１０及び前記Ｐウェル２０をそれぞれエミッタ領域、ベース領域及びコレクタ領域とするＰＮＰバイポーラトランジスタＱ１と、前記第２拡散層２２、前記Ｐウェル２０及び前記Ｎウェル１０をそれぞれエミッタ領域、ベース領域及びコレクタ領域とするＮＰＮバイポーラトランジスタＱ２で構成される。
【０００９】
静電気放電によって前記アノードＡＮＯＤＥにＥＳＤ電流が流入されれば、逆方向バイアスされるＮウェル１０とＰウェル２０のＮＰ接合が降伏されてＰＮＰバイポーラトランジスタＱ１及びＮＰＮバイポーラトランジスタＱ２がターンオンされる。この時、逆方向バイアスされたＮＰ接合が順方向バイアスされた接合のように作用する正帰還（ポジティブフィードバック）によって前記カソードＣＡＴＨＯＤＥを通じてＥＳＤ電流が放電する。前記逆方向バイアスされたＮＰ接合が降伏される電圧がシリコン制御整流器のトリガ電圧になり、シリコン制御整流器がトリガされれば、ＮＰ接合を横切る電圧が急激に低くなる強いスナップバック動作によって瞬間的にＥＳＤ電流を放電する。
【００１０】
図２は一般的なシリコン制御整流器の動作を示した電流−電圧グラフである。
【００１１】
図２を参照すれば、ＥＳＤによってシリコン制御整流器のトリガ電圧より高い電圧がアノードＡＮＯＤＥに加えられれば、シリコン制御整流器がトリガされてスナップバック動作（区間ａ）によって電圧が急激に低くなる。この時、スナップバック動作によって電圧がホールド電圧ＶＨまで下がり、ホールド電流ＩＨより多い多量の電流がシリコン制御整流器に供給される場合、前記シリコン制御整流器はラッチアップ動作（区間ｂ）に突入して低いインピーダンス状態で多量のＥＳＤ電流を放電することができる。このような低いインピーダンス状態はホールド電圧ＶＨ以下に電圧が下がるか、ホールド電流ＩＨ以下に電流が減少するまで持続する。このような特性によってシリコン制御整流器は低い電圧またはパルス電圧が印加される入出力パッドの静電気放電防止装置として適用するのに効果的であるが、一定の電圧が印加される電源パッドに適用する場合、低いホールド電圧ＶＨによってＥＳＤ素子の自体が破壊されることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上のように、シリコン制御整流器は低いインピーダンス状態で多量の電荷を放出することができるという長所を持つ一方、ホールド電圧が低いという問題を持つため、正常動作電圧が高いパッドの静電気放電保護装置に適用するのに適しない。
【００１３】
本発明の技術的課題は、シリコン制御整流器のように低いインピーダンス状態で多量の電荷を瞬間的に放出することができる長所を持ち、かつホールド電圧が高い構造の静電気放電保護素子を提供することにある。
【課題を解決するための手段】
【００１４】
前記課題を解決するために本発明はホールド電圧が高い静電気放電保護装置を提供する。この装置は、アノードとカソードとの間に連結されたＰＮＰＮ接合構造を含む。具体的に半導体基板に第１導電型領域と第２導電型領域が接合して形成され、前記第１導電型領域に第２導電型の第１拡散層が形成されており、前記第２導電型領域に第１導電型の第２拡散層が形成されている。前記第２導電型の第１拡散層はアノードに連結され、前記第１導電型の第２拡散層はカソードに連結される。前記アノードは半導体集積回路の入出力パッドまたは電源パッドに電気的に連結されることができ、前記カソードは半導体集積回路の接地パッドに電気的に連結されることができる。
【００１５】
前記第１導電型領域は第１導電型の拡散層を通じてアノードに連結されることができる。この時、前記第１導電型の拡散層は前記第１拡散層と前記第２導電方領域との間の第１導電型領域に形成され、外部抵抗を通じて前記アノードに電気的に連結される。
【００１６】
前記第２導電型領域は第２導電型の拡散層を通じてカソードに連結されることができる。この時、前記第２導電型の拡散層は前記第２拡散層と前記第１導電型領域との間の第２導電型領域に形成され、外部抵抗を通じて前記カソードに電気的に連結される。
【００１７】
前記第１導電型領域に第１導電型の第３拡散層がさらに形成されることができる。この時、前記第１拡散層は前記第３拡散層と前記第２導電型領域との間に位置して、前記第３拡散層は前記アノードに電気的に連結される。
【００１８】
前記第２導電型領域に第２導電型の第４拡散層がさらに形成されることができる。この時、前記第２拡散層は前記第４拡散層と前記第１導電型領域との間に位置して、前記第４拡散層は前記カソードに電気的に連結される。
【発明の効果】
【００１９】
本発明は速い電流放出能力と高いホールド電圧を有する静電気放電保護装置を提供することによって、低電圧パルスが印加される入出力パッドだけでなく、一定のレベル以上の電圧が供給される電源パッドに連結してもＥＳＤ状況で静電気放電保護装置の破壊を阻むことができる。
【００２０】
また、高濃度の拡散層とウェルの境界との間の距離を調節することによって、静電気放電保護装置のトリガ電圧を低めることができるため、静電気放電に脆弱な構造のチップに適用して静電気放電からチップを保護することができる効率を高めることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることができるものである。また、ある構成部分が他の構成部分に隣接すると言及される場合に、それは他の構成部分と直接接触されるか、またはそれらの間に第３の構成部分が介在されて離隔されることもできる。明細書の全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００２２】
図３は本発明の第１実施形態に係る静電気放電保護装置を示した断面図である。
【００２３】
図３を参照すれば、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００２４】
前記Ｎウェル６０は高濃度のｎ型の第３拡散層６４を通じて前記アノードＡＮＯＤＥに連結され、前記Ｐウェル７０は高濃度のｐ型の第４拡散層７４を通じて前記カソードＣＡＴＨＯＤＥに連結される。第１実施形態で前記ｐ型の第１拡散層６２は前記ｎ型の第３拡散層６４と前記Ｐウェル７０との間に位置して、前記ｎ型の第２拡散層７２は前記ｐ型の第４拡散層７４と前記Ｎウェル６０との間に位置する。
【００２５】
前記第２拡散層７２と前記Ｎウェル６０との間の前記Ｐウェル７０に高濃度のｐ型の第５拡散層７６が形成されており、前記第５拡散層７６は前記カソードＣＡＴＨＯＤＥに連結され、前記第５拡散層７６と前記カソードＣＡＴＨＯＤＥとの間に外部抵抗Ｒ１が連結されている。この構造はシリコン制御整流器のＰウェル７０の境界に近い部分に形成されているｐ型の第５拡散層７６を抵抗を通じてカソードに連結することによって、ＥＳＤまたはＥＯＳ状況で前記ｐ型の第５拡散層が浮遊拡散層の役割を果たすようにして、ホールド電圧を高めることができる。
【００２６】
以上の構造のように、本発明の第１実施形態は一般的なシリコン制御整流器の構造と類似である。しかし、本発明の第１実施形態は前記ｎ型の第２拡散層７２と前記Ｎウェル６０との間にｐ型の高濃度の第５拡散層７６がさらに形成され、前記第５拡散層７６と前記カソードとの間に外部抵抗Ｒ１が連結されることが特徴である。本発明のこのような構造は、正常動作下で前記第５拡散層７６がウェルガードリングの役割を果たして基板内で発生することができる非正常的なラッチアップを防止することができる。また、ＥＳＤまたはＥＯＳ状況では前記外部抵抗Ｒ１が電流制限素子として作用して、前記第５拡散層７６が瞬間的に電気的浮遊拡散層として動作するようになり、これはウェル抵抗を高める役割を果たしてホールド電圧が高くなることができる。
【００２７】
図４は本発明の第１実施形態に係る静電気放電保護装置の特性を示した電流−電圧グラフである。グラフで、線ｉは一般的なシリコン制御整流器の電流−電圧曲線であり、線ｉｉは一般的なシリコン制御整流器の構造に外部抵抗を通じてカソードに連結された２μｍ幅の高濃度拡散層がさらに形成された本発明の第１実施形態に係る静電気放電保護装置の電流−電圧曲線である。
【００２８】
図４を参照すれば、前記Ｐウェル７０にｐ型の電気的浮遊拡散層７６をさらに形成することによって、ホールド電圧を高めることができる。グラフから見られるように、一般的なシリコン制御整流器のホールド電圧ＶＨ１に比べて本発明に係る静電気放電保護装置のホールド電圧ＶＨ２がさらに高いことが分かる。したがって、静電気放電保護装置がトリガされた以後にラッチアップが発生しても高いホールド電圧により速く定常状態に戻るため、ＥＯＳサージによる静電気放電保護装置の損傷を阻むことができる。
【００２９】
図５及び図６はそれぞれ一般的なシリコン制御整流器及び本発明の第１実施形態に係る静電気放電保護装置の電流経路を説明するためのシミュレーション図である。シリコン制御整流器のアノードを正電源ＶＤＤに連結しており、カソードに負電源ＶＳＳを連結していた。
【００３０】
図５を参照すれば、シリコン制御整流器がトリガされた以後、電流はｐ型の第１拡散層６２からＮウェル６０及びＰウェル７０を通じてｎ型の第２拡散層７２に流れる。しかし、図６に示したように、本発明の第１実施形態でｎ型の第２拡散層７２とウェルの接合との間に外部抵抗Ｒ１を通じて副電源ＶＳＳに連結された第５拡散層７６が形成される。ＥＳＤまたはＥＯＳ状況で前記第５拡散層７６の境界部分で電界のピークが形成されて電流の経路が基板の深い領域を通るようになる。これは前記外部抵抗Ｒ１が電流制限抵抗として作用して前記第５拡散層７６が瞬間的に電気的浮遊拡散層として動作することに起因すると判断され、これによって、静電気放電保護装置のオン抵抗が増加して、その結果、ホールド電圧を高くすることができる。外部抵抗が電流制限抵抗として作用する構造はＰウェル７０にｐ型拡散層が形成されることに限らず、Ｎウェル６０にｎ型の拡散層が形成されることも考慮されることができる。
【００３１】
図７は本発明の第２実施形態に係る静電気放電保護装置を示した断面図である。
【００３２】
図７を参照すれば、第１実施形態のように、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００３３】
前記Ｎウェル６０は高濃度のｎ型の第３拡散層６４を通じて前記アノードＡＮＯＤＥに連結され、前記Ｐウェル７０は高濃度のｐ型の第４拡散層７４を通じて前記カソードＣＡＴＨＯＤＥに連結される。第３実施形態で前記ｐ型の第１拡散層６２は前記ｎ型の第３拡散層６４と前記Ｐウェル７０との間に位置して、前記ｎ型の第２拡散層７２は前記ｐ型の第４拡散層７４と前記Ｎウェル６０との間に位置する。
【００３４】
この実施形態で前記第１拡散層６２と前記Ｐウェル７０との間の前記Ｎウェル６０に高濃度のｎ型の第５拡散層６６が形成されており、前記第５拡散層６６は前記アノードＣＡＴＨＯＤＥに連結され、前記第５拡散層７６と前記カソードＣＡＴＨＯＤＥとの間に外部抵抗Ｒ２が連結される。
【００３５】
図８は本発明の第３実施形態に係る静電気放電保護装置を示した断面図である。
【００３６】
図８を参照すれば、第１実施形態のように、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００３７】
前記Ｎウェル６０は高濃度のｎ型の第３拡散層６４を通じて前記アノードＡＮＯＤＥに連結され、前記Ｐウェル７０は高濃度のｐ型の第４拡散層７４を通じて前記カソードＣＡＴＨＯＤＥに連結される。第３実施形態で前記ｎ型の第３拡散層６４は前記ｐ型の第１拡散層６２と前記Ｐウェル７０との間に位置して、前記ｐ型の第４拡散層７４は前記ｎ型の第２拡散層７２と前記Ｎウェル６０との間に位置する。前記第３拡散層６４と前記アノードＡＮＯＤＥとの間に第１外部抵抗Ｒ３が連結されており、前記第４拡散層７４と前記カソードＣＡＴＨＯＤＥとの間に第２外部抵抗Ｒ４が連結されている。
【００３８】
第３実施形態はＮウェル６０とアノードＡＮＯＤＥとの間の抵抗及びＰウェル７０とカソードＣＡＴＨＯＤＥとの間の抵抗を高めることによって、ＰＮＰＮ接合がトリガされた以後、弱いスナップバック動作及びラッチアップ動作によって多量の電流を瞬間的にカソードＣＡＴＨＯＤＥに放出することができる。
【００３９】
図９は本発明の第４実施形態に係る静電気放電保護装置の断面図である。
【００４０】
図９を参照すれば、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００４１】
前記第１拡散層６２と前記Ｐウェル７０との間の前記Ｎウェル６０に高濃度のｎ型の第３拡散層６４が形成されており、前記第２拡散層７２と前記Ｎウェル６０との間の前記Ｐウェル７０に高濃度のｐ型の第４拡散層７４が形成されている。前記第３拡散層６４はアノードＡＮＯＤＥに連結され、前記第４拡散層７４はカソードＣＡＴＨＯＤＥに連結される。前記第３拡散層６４と前記アノードＡＮＯＤＥとの間に第１外部抵抗Ｒ２が連結されており、前記第４拡散層７４と前記カソードＣＡＴＨＯＤＥとの間に第２外部抵抗Ｒ３が連結されている。この実施形態で、前記Ｐウェル７０に前記カソードに電気的に連結されているｐ型の第５拡散層７６がさらに形成される。前記第５拡散層７６は前記Ｎウェル６０から前記第２拡散層７２よりさらに遠く離隔されるように位置する。すなわち、前記第２拡散層７２は前記Ｎウェル６０と前記第５拡散層７６との間に位置する。
【００４２】
図１０は本発明の第５実施形態に係る静電気放電保護装置を示した断面図である。
【００４３】
図１０を参照すれば、この実施形態は第４実施形態と異なり、前記Ｎウェル６０にアノードＡＮＯＤＥに電気的に連結されているｎ型の第５拡散層６６がさらに形成された構造である。具体的に、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００４４】
前記第１拡散層６２と前記Ｐウェル７０との間の前記Ｎウェル６０に高濃度のｎ型の第３拡散層６４が形成されており、前記第２拡散層７２と前記Ｎウェル６０との間の前記Ｐウェル７０に高濃度のｐ型の第４拡散層７４が形成されている。前記第３拡散層６４はアノードＡＮＯＤＥに連結され、前記第４拡散層７４はカソードＣＡＴＨＯＤＥに連結される。前記第３拡散層６４と前記アノードＡＮＯＤＥとの間に第１外部抵抗Ｒ２が連結されており、前記第４拡散層７４と前記カソードＣＡＴＨＯＤＥとの間に第２外部抵抗Ｒ３が連結されている。前記Ｎウェル６０に前記アノードＡＮＯＤＥに電気的に連結されているｎ型の第５拡散層６６がさらに形成される。本発明では前記第１拡散層６２が前記Ｐウェル６０と前記第５拡散層６６との間に位置する。
【００４５】
図１１は本発明の第６実施形態に係る静電気放電保護装置の断面図である。
【００４６】
図１１を参照すれば、この実施形態は第１実施形態の構造で前記Ｎウェル６０にアノードＡＮＯＤＥに電気的に連結されているｎ型の第５拡散層６６と、前記Ｐウェル７０にカソードＣＡＴＨＯＤＥに電気的に連結されているｐ型の第６拡散層７６がさらに形成された構造である。
【００４７】
具体的に、この装置は基板５０にＮウェル６０及びＰウェル７０が形成されて接合を形成している。前記Ｎウェル６０に高濃度のｐ型の第１拡散層６２が形成されており、前記Ｐウェル７０に高濃度のｎ型の第２拡散層７２が形成されている。前記Ｎウェル６０及び前記ｐ型の第１拡散層６２はアノードＡＮＯＤＥに電気的に連結され、前記Ｐウェル７０及び前記ｎ型の第２拡散層７２はカソードＣＡＴＨＯＤＥに電気的に連結される。
【００４８】
前記第１拡散層６２と前記Ｐウェル７０との間の前記Ｎウェル６０に高濃度のｎ型の第３拡散層６４が形成されており、前記第２拡散層７２と前記Ｎウェル６０との間の前記Ｐウェル７０に高濃度のｐ型の第４拡散層７４が形成されている。前記第３拡散層６４はアノードＡＮＯＤＥに連結され、前記第４拡散層７４はカソードＣＡＴＨＯＤＥに連結される。前記第３拡散層６４と前記アノードＡＮＯＤＥとの間に第１外部抵抗Ｒ５が連結されており、前記第４拡散層７４と前記カソードＣＡＴＨＯＤＥとの間に第２外部抵抗Ｒ６が連結されている。前記Ｎウェル６０に前記アノードＡＮＯＤＥに電気的に連結されているｎ型の第５拡散層６６が形成されており、前記Ｐウェル７０に前記カソードＣＡＴＨＯＤＥに電気的に連結されている高濃度のｎ型の第６拡散層７６が形成されている。本発明では前記第１拡散層６２が前記Ｐウェル７０と前記第５拡散層６６との間に位置して、前記第２拡散層６２が前記Ｎウェル６０と前記第６拡散層７６との間に位置する。
【００４９】
以上、本発明の実施形態に係る静電気放電保護装置はＣＭＯＳ工程が適用された半導体チップの入出力パッド及び電源パッドに連結して静電気放電からチップを保護する機能を果たす。本発明の実施形態で前記アノードＡＮＯＤＥは入出力パッドに連結されるか電源パッドに連結されることができ、前記カソードＣＡＴＨＯＤＥは接地パッドに連結されることができる。
【００５０】
図１２は本発明の第７実施形態に係る静電気放電保護装置を示した断面図である。
【００５１】
図１２を参照すれば、ＣＭＯＳ工程によって形成された半導体チップは基板１００に形成されたＮウェル１１０及びＰウェル１２０を含む。前記Ｎウェル１１０及び前記Ｐウェル１２０は接合を形成している。前記Ｎウェル１１０にＰＭＯＳトランジスタが形成され、前記Ｐウェル１２０にＮＭＯＳトランジスタが形成される。ＰＭＯＳトランジスタは前記Ｎウェル１１０に形成されているｐ型のソース１１２ｓ及びドレイン１１２ｄを含み、前記ソース１１２ｓ及びドレイン１１２ｄの間に定義されるチャネル領域上に形成されたゲート電極ｇ１を含む。ＮＭＯＳトランジスタは前記Ｐウェル１２０に形成されているｎ型のソース１２２ｓ及びドレイン１２２ｄを含み、前記ソース１２２ｓ及びドレイン１２２ｄの間に定義されるチャネル領域上に形成されたゲート電極ｇ２を含む。一般的なＣＭＯＳインバータでＰＭＯＳトランジスタのソース１１２ｓは正電源ＶＤＤに連結され、これと相補的にＮＭＯＳトランジスタのソース１２２ｓは負電源ＶＳＳに連結される。前記ＰＭＯＳトランジスタのドレイン１１２ｄ及びＮＭＯＳトランジスタのドレイン１２２ｄは出力端Ｖｏｕｔに連結され、前記ゲート電極ｇ１、ｇ２は入力端Ｖｉｎに連結される。ＣＭＯＳ装置ではラッチアップによる素子の破壊を防止するためにウェルの端にウェルガードリングを形成してウェルに流入された電荷を外部に放出する構造を採択している。本発明は、このようなウェルガードリング構造に適用されて、ウェルガードリングとトランジスタのソースを共通に正電源または負電源に連結し、ウェルガードリングは抵抗を通じて正電源または負電源に連結して静電気放電から半導体チップを保護することができる。
【００５２】
具体的に、この装置はＮウェル１１０の端に高濃度のｎ型のガードリング１１０ｇが形成されており、Ｐウェル１２０の端に高濃度のｐ型のガードリング１２０ｇが形成されている。前記ｎ型のガードリング１１０ｇは前記ＰＭＯＳトランジスタのソース１１２ｓと共に正電源ＶＤＤに連結され、前記ｐ型のガードリング１２０ｇは前記ＮＭＯＳトランジスタのソース１２０ｓと共に負電源ＶＳＳに連結される。前記ｎ型のガードリング１１０ｇと前記正電源ＶＤＤとの間に第１外部抵抗Ｒ７が連結されており、前記ｐ型のガードリング１２０ｇと前記負電源ＶＳＳとの間には第２外部抵抗Ｒ８が連結されている。この構造から見られるように、前記ｎ型のガードリング１１０ｇに隣接したＰＭＯＳトランジスタのソース１１２ｓは図８に示したｐ型の第１拡散層６２の役割を果たし、ｐ型のガードリング１２０ｇに隣接したＮＭＯＳトランジスタのソース１２２ｓは図９に示したｎ型の第２拡散層７２の役割を果たす。
【００５３】
図１２の構造で、前記ウェルガードリング１１０ｇ、１２０ｇはＤＣ動作下でＣＭＯＳ素子にラッチアップが発生することを防止して、ＥＳＤまたはＥＯＳパルスが印加された場合、前記外部抵抗Ｒ７、Ｒ８が電流制限抵抗として作用して静電気放電防止素子として動作することができる。
【００５４】
上述のように、本発明の実施形態はＰＮＰＮ接合構造のＮＰ接合が降伏されてアノード及びカソードの間に電流が流れる時、電気的浮遊拡散層またはウェルに連結された外部抵抗を利用してオン抵抗を高めることによって、相対的に小さいレイアウト面積を占める構造で速い電流放出能力と高いホールド電圧を有する静電気放電保護素子を提供する。この時、高濃度のｎ型拡散層またはｐ型拡散層は素子分離膜５２により隔離された活性領域に形成することによって、素子分離膜５２による電流経路の変更効果まで期待することができるため、オン抵抗をより一層高めることができると期待される。
【図面の簡単な説明】
【００５５】
【図１】一般的なシリコン制御整流器を示した断面図である。
【図２】一般的なシリコン制御整流器の特性を示した電流−電圧グラフである。
【図３】本発明の第１実施形態による静電気放電保護装置を示した断面図である。
【図４】本発明の第１実施形態による静電気放電保護装置の特性を説明するための電流−電圧グラフである。
【図５】一般的なシリコン制御整流器による静電気放電保護装置の電流経路を説明するためのシミュレーション図である。
【図６】本発明の第１実施形態による静電気放電保護装置の電流経路を説明するためのシミュレーション図である。
【図７】本発明の第２実施形態による静電気放電保護装置を示した断面図である。
【図８】本発明の第３実施形態による静電気放電保護装置を示した断面図である。
【図９】本発明の第４実施形態による静電気放電保護装置を示した断面図である。
【図１０】本発明の第５実施形態による静電気放電保護装置を示した断面図である。
【図１１】本発明の第６実施形態による静電気放電保護装置を示した断面図である。
【図１２】本発明の第７実施形態による静電気放電保護装置を示した断面図である。
【符号の説明】
【００５６】
５０  基板
５２  素子分離膜
６０  Ｎウェル
６２  第１拡散層
６４  第３拡散層
６６  第５拡散層
７０  Ｐウェル
７２  第２拡散層
７４  第４拡散層
７６  第５拡散層
１００  基板
１１０  Ｎウェル
１１０ｇ  ガードリング
１１２ｄ  ｐ型のドレイン
１１２ｓ  ｐ型のソース
１２０  Ｐウェル
１２０ｇ  ｐ型のガードリング
１２２ｄ  ｎ型のドレイン
１２２ｓ  ｎ型のソース
【図１】
2006319330.tif 000003
【図２】
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【図３】
2006319330.tif 000005
【図４】
2006319330.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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