(57)【要約】【課題】  マルチビットを格納することが可能な磁気ランダムアクセスメモリ要素を提供する。【解決手段】  磁気ランダムアクセスメモリ要素が第一磁気トンネル接合及び第二磁気トンネル接合から構成されている。これらの磁気トンネル接合は直列抵抗回路において互いに接続されている。接続された第一及び第二磁気トンネル接合はアクセストランジスタを介してビット線へ接続されている。書込ビット線及び書込データ線が第一及び第二磁気トンネル接合の各々と関連している。これらの線に対して適宜の電流を印加することにより、第一及び第二磁気トンネル接合の各々での磁気ベクトル配向を、少なくとも３個の論理状態のうちのいずれか１つで該要素内に情報を格納するために制御することが可能である。【選択図】      図２
2006019006.tif 000002
【特許請求の範囲】
【請求項１】
磁気ランダムアクセスメモリ要素において、
前記要素用の第一磁気トンネル接合、
前記第一磁気トンネル接合へ接続されており前記要素用の第二磁気トンネル接合、
前記第一磁気トンネル接合をビット線へ接続する前記要素用のアクセストランジスタ、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項２】
請求項１において、前記第一及び第二磁気トンネル接合が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項３】
請求項１において、更に、前記アクセストランジスタのゲート端子へ接続されているワード線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項４】
請求項１において、更に、前記第一及び第二磁気トンネル接合の各々と関連している書込ビット線及び書込データ線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項５】
請求項４において、前記書込データ線が前記第一及び第二磁気トンネル接合により共用される共通書込データ線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項６】
請求項４において、前記書込ビット線が、前記第一及び第二磁気トンネル接合を通過する電流を独立的に担持することを特徴とする磁気ランダムアクセスメモリ要素。
【請求項７】
磁気ランダムアクセスメモリ要素において、
前記要素用の第一磁気トンネル接合、
前記要素用の第二磁気トンネル接合、
前記第一及び第二磁気トンネル接合の各々と関連しており且つ少なくとも３個の論理状態のうちのいずれか１つを前記要素内に情報を格納するために前記第一及び第二磁気トンネル接合の各々で磁気ベクトル配向を制御する形態とされている書込ビット線及び書込データ線、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項８】
請求項７において、前記書込データ線が、前記第一及び第二磁気トンネル接合により共用される共通書込データ線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項９】
請求項７において、前記書込ビット線が、前記第一及び第二磁気トンネル接合を通過する電流を独立的に担持することを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１０】
請求項７において、前記第一及び第二磁気トンネル接合が一体的に接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１１】
請求項１０において、前記第一及び第二磁気トンネル接合が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１２】
請求項１１において、更に、
前記第一及び第二磁気トンネル接合のうちの１つとビット線との間に接続されているアクセストランジスタ、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１３】
請求項１２において、更に、前記アクセストランジスタのゲート端子へ接続されているワード線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１４】
少なくとも３個の可能な論理状態のうちのいずれか１つで情報を格納すべく選択的に形態を特定することが可能な個別的磁気ランダムアクセスメモリＭＲＡＭセル。
【請求項１５】
請求項１４において、更に、相互接続されている第一及び第二磁気トンネル接合を包含していることを特徴とするセル。
【請求項１６】
請求項１５において、前記第一及び第二磁気トンネル接合が直列抵抗回路内に相互接続されていることを特徴とするセル。
【請求項１７】
請求項１４において、更に、前記第一及び第二磁気トンネル接合の各々と関連しており且つ前記少なくとも３個の論理状態のうちのいずれか１つで前記セル内に情報を格納するために前記第一及び第二磁気トンネル接合の各々において磁気ベクトル配向を制御する形態とされている書込ビット線及び書込データ線を包含していることを特徴とするセル。
【請求項１８】
請求項１７において、前記書込データ線が、前記第一及び第二磁気トンネル接合により共用される共通書込データ線を有していることを特徴とするセル。
【請求項１９】
請求項１７において、前記書込ビット線が、前記第一及び第二磁気トンネル接合を通過する電流を独立的に担持することを特徴とするセル。
【請求項２０】
メモリ装置において、
複数個のメモリ要素を包含するメモリアレイ、
を有しており、各要素が、少なくとも３個の可能な論理状態のうちのいずれか１つで情報を格納するために選択的に形態特定させることが可能な個別的磁気ランダムアクセスメモリＭＲＡＭセルであることを特徴とするメモリ装置。
【請求項２１】
請求項２０において、各メモリ要素がビット線と関連していることを特徴とするメモリ装置。
【請求項２２】
請求項２１において、更に、前記ビット線の各々へ接続しているセンスアンプを包含していることを特徴とするメモリ装置。
【請求項２３】
請求項２０において、前記メモリアレイが半導体基板上に製造されていることを特徴とするメモリ装置。
【請求項２４】
メモリ装置において、
複数個のメモリ要素を包含するメモリアレイ、
を有しており、各要素が、
前記要素用の第一磁気トンネル接合、
前記要素用の第二磁気トンネル接合、
前記第一及び第二磁気トンネル接合の各々と関連しており且つ少なくとも３個の論理状態のうちのいずれか１つで前記要素内に情報を格納するために前記第一及び第二磁気トンネル接合の各々で磁気ベクトル配向を制御する形態とされている書込ビット線及び書込データ線、
を有していることを特徴とするメモリ装置。
【請求項２５】
請求項２４において、各メモリ要素がビット線と関連していることを特徴とするメモリ装置。
【請求項２６】
請求項２５において、更に、前記ビット線の各々へ接続しているセンスアンプを包含していることを特徴とするメモリ装置。
【請求項２７】
請求項２４において、前記メモリアレイが半導体基板上に製造されていることを特徴とするメモリ装置。
【請求項２８】
メモリ装置において、
複数個のメモリ要素を包含するメモリアレイ、
を有しており、各メモリ要素が、
前記要素用の第一磁気トンネル接合、
前記第一磁気トンネル接合へ接続しており前記要素用の第二磁気トンネル接合、
前記第一磁気トンネル接合をビット線へ接続する前記要素用のアクセストランジスタ、
を有していることを特徴とするメモリ装置。
【請求項２９】
請求項２８において、各メモリ要素がビット線と関連していることを特徴とするメモリ装置。
【請求項３０】
請求項２９において、更に、前記ビット線の各々へ接続しているセンスアンプを包含していることを特徴とするメモリ装置。
【請求項３１】
請求項２８において、前記メモリアレイが半導体基板上に製造されていることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気ランダムアクセスメモリに関するものであって、更に詳細には、磁気ランダムアクセスメモリ要素に関するものである。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）要素は、典型的に、非磁気層により分離されている第一及び第二磁気層を包含する構造を有している。これら２つの磁気層のうちの一方における磁気ベクトルは磁気的に固定即ちピン止めされており、一方これら２つの磁気層のうちの他方の磁気ベクトルは固定されておらず、従って、その磁化方向は自由に制御され且つスイッチする。これら２つの磁気層のうちの該他方における固定されていない磁化ベクトルの方向を変化させることにより論理「１」又は論理「０」（即ち、２つの可能な論理状態のうちの一方又は他方）として該要素に情報を書込み且つそれから情報が読取られる。磁化ベクトル方向における差異が、該要素内に抵抗変化を発生させ、それを測定することが可能である。例えば、磁化ベクトル方向のシフトは、２つの異なる抵抗値又は電位を表わすことが可能であり、それらは論理「１」又は論理「０」のいずかとしてメモリ回路により読取られる。磁化ベクトル方向のシフトに起因するこれらの抵抗値又は電位の差の検知は、ＭＲＡＭ要素ヘ情報を書込み且つそれから情報を読取ることを可能とする。
【０００３】
次に、図１を参照すると、従来のＭＲＡＭ要素１０の概略図が示されている。該要素は、ビット線１２とワード線１４とを包含している。要素１０のメモリ格納構造は、「磁気トンネル接合」１６（ＭＴＪ）と呼称され、それは、模式図においては、可変抵抗により表わされ且つ、物理的には、上述した第一及び第二磁気層とそれらを分離する非磁気層とから構成されている。この抵抗の一端部はビット線１２へ接続している。該抵抗の他方の端部はアクセストランジスタ１８の導通端子へ接続している。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴであり、そのソース導通端子は接地へ接続しており且つそのドレイン導通端子は該抵抗の他方の端部へ接続している。アクセストランジスタ１８のゲート端子はワード線１４へ接続している。
【０００４】
要素１０に対する書込デジット線２０（ＷＤＬ）及び書込ビット線２２（ＷＢＬ）は磁気トンネル接合１４において交差している。これらの線２０及び２２は、選択的に電流を担持し、従って、各々は、磁気トンネル接合１６に近接して選択的に磁束を形成する。線２０及び２２における電流の流れにより誘起される磁界は、磁気トンネル接合１６内に磁気ベクトルの非固定型方向をセットするために使用することが可能である。上述したように、この方向のセットは、磁気トンネル接合１６の抵抗値に影響を与える。線２０及び２２内にある大きさの電流の流れを印加するように選択することにより、２つの論理状態、即ち論理「１」又は論理「０」のいずれか一方を格納するためにその変化する抵抗値を介して磁気トンネル接合１６をプログラムすることが可能である。
【０００５】
要素１０から格納されている情報を読取るために、ビット線１２とワード線１４が選択される。ワード線１４の選択は、アクセストランジスタ１８をターンオンさせ且つ磁気トンネル接合１６抵抗の第二端部を接地させる。磁気トンネル接合内の磁気ベクトルのプログラムされている非固定型方向に依存する大きさを有する電流がビット線１２から該抵抗を介して流れる。ビット線１２へ接続されているセンスアンプ（不図示）は、磁気トンネル接合１６の可変抵抗を介して流れる電流により影響されるビット線１２内を流れる電流を測定することが可能であり、要素１０の論理状態を「読取る」ことが可能である。
【０００６】
従来ＭＲＡＭ要素１０は、要素当たりに２ビットを格納することが可能であるに過ぎない（即ち、それは、２つの可能な論理状態のうちの一方、即ち論理「１」又は論理「０」のうちのいずれかを格納することが可能であるに過ぎない）。メモリ格納の必要性が増加するに従い、且つメモリ適用例用の集積回路上で使用可能な空間が減少するに従い、より小型であり且つ要素当たり２ビットを超えて格納することが可能なメモリセル／要素（即ち、３個又はそれ以上の可能な論理状態のうちのいずれか１つで情報を格納することが可能な「マルチビット」メモリ要素）を開発することにより注意が向けられている。これらの必要性はＭＲＡＭ要素を包含するメモリ及び回路へ拡張しており、本発明は当該技術における前述した必要性及びその他の必要性に対処するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良した磁気ランダムアクセスメモリ及び磁気ランダムアクセスメモリ要素を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１実施例は、要素当たり３（又はそれ以上の）ビットの情報を格納することが可能なマルチビット磁気ランダムアクセスメモリ要素を有している。本発明の別の側面によれば、磁気ランダムアクセスメモリ要素は第一及び第二磁気トンネル接合を有している。書込ビット線及び書込データ線が該第一及び第二磁気トンネル接合の各々と関連している。これらの線は、少なくとも３個の論理状態のうちのいずれか１つで該要素内に情報を格納するために該第一及び第二磁気トンネル接合の各々において磁気ベクトル配向を制御する形態とされている。
【０００９】
本発明の更に別の実施例によれば、磁気ランダムアクセスメモリ要素は、相互接続されている第一磁気トンネル及び第二磁気トンネル接合を有している。該要素用のアクセストランジスタが、該第一又は第二磁気トンネル接合のうちの一方をビット線へ接続させる。
【００１０】
本発明の別の実施例によれば、磁気ランダムアクセスメモリ要素は、第一磁気トンネル接合及び第二磁気トンネル接合から構成されている。これらの磁気トンネル接合は、直列抵抗回路内において互いに接続されている。これらの接続された第一及び第二磁気トンネル接合は、アクセストランジスタを介してビット線へ接続している。書込ビット線及び書込データ線が該第一及び第二磁気トンネル接合の各々と関連している。これらの線へ適宜の電流を印加させることにより、該第一及び第二磁気トンネル接合の各々における磁気ベクトル配向は、少なくとも３個の論理状態のうちのいずれか１つで該要素内に情報を格納するように制御することが可能である。本発明のその他の側面は、上述した実施例のうちのいずれか１つに基づく複数個のメモリ要素から構成されるメモリアレイを包含している。これらのメモリアレイは、半導体基板上に製造される集積回路として実現される。
【発明を実施するための最良の形態】
【００１１】
次に、図２を参照すると、本発明の１実施例に基づく磁気ランダムアクセスメモリ（ＭＲＡＭ）要素１００の概略図が示されている。各要素１００は、第一及び第二磁気トンネル接合１０２及び１０４を包含しており、それらの各々は可変抵抗により模式的に表わされ、各々は、物理的に、上述したように、第一及び第二磁気層及びそれらを分離する非磁気層から構成されている。これらの磁気トンネル接合と関連する２つの抵抗が直列接続されている（参照番号１５６において）。より詳細には、該抵抗の各々は第一及び第二端部を有している。これら２つの抵抗の直列接続１５６は、第一磁気トンネル接合１０２抵抗の第二端部を第二磁気トンネル接合１０４抵抗の第二端部へ接続させている。第二磁気トンネル接合１０４抵抗の第一端部は基準電圧（好適には、接地）へ接続している。
【００１２】
ＭＲＡＭ要素１００はビット線１０６及びワード線１０８を包含している。第一磁気トンネル接合１０２抵抗の第一端部はアクセストランジスタ１１０の導通端子へ接続している。例示した要素１００におけるアクセストランジスタ１１０はＮチャンネルＦＥＴであり、そのソース導通端子はビット線１０６へ接続しており且つそのドレイン導通端子は第一磁気トンネル接合１０２抵抗の第一端部へ接続している。アクセストランジスタ１１０のゲート端子はワード線１０８へ接続している。
【００１３】
書込デジット線１２０（ＷＤＬ）及び書込ビット線１２２（ＷＢＬ）は、２つの包含される磁気トンネル接合１０２及び１０４の各々に対して設けられている。本発明の好適実施例において、第一及び第二磁気トンネル接合１０２及び１０４は、実際に、単一の共通書込デジット線１２０を共用している。この共用形態は、該２個の磁気トンネル接合を、図３に例示したように、積層した関係に製造した場合に可能である。別の実施例においては、第一及び第二磁気トンネル接合１０２及び１０４に対する書込デジット線１２０が直列接続されている。この直列形態は、これら２個の磁気トンネル接合が横方向に並置された関係で製造される場合に使用することが可能である。いずれの場合においても、書込デジット線１２０はこれら２つの磁気トンネル接合１０２及び１０４に関して共通の方向の電流の流れ（電流ｊ）を与える。第一磁気トンネル接合１０２用の書込ビット線１２２（１）及び第二磁気トンネル接合１０４用の書込ビット線１２２（２）は別々に実現され且つ別個の電流（夫々、電流ｉ１及び電流ｉ２）を担持する。
【００１４】
要素１００に対する書込デジット線１２０及び一対の書込ビット線１２２（１）及び１２２（２）は第一及び第二磁気トンネル接合１０２及び１０４において例示した如く交差する。これらの線１２０，１２２（１），１２２（２）は電流（ｊ，ｉ１，ｉ２）を選択的に担持し、従って各々は該２個の磁気トンネル接合１０２及び１０４に近接して磁束を選択的に形成する。線１２０，１２２（１），１２２（２）内の電流の流れにより誘起される磁界は、磁気トンネル接合１０２及び１０４の各々内において磁気ベクトルの非固定型方向を独立的に設定するために使用することが可能である。
【００１５】
磁気トンネル接合における抵抗値の設定（即ち、要素１００に対するデータの書込）は、書込デジット線１２０及び書込ビット線１２２（１），１２２（２）に対して適宜の電流（ｊ，ｉ１，ｉ２）印加することにより達成される。この動作は当業者により良く理解される。各磁気トンネル接合に対する磁化ベクトル方向における差異が抵抗値変化を発生させる。例えば、磁化ベクトル方向のシフトは、各磁気トンネル接合抵抗に対して２つの異なる抵抗値即ち電位を表わすことが可能である。これらの抵抗値における差異は、メモリ要素１００から多数の潜在的な論理状態のうちの１つのいずれかを読取るために測定することが可能である。
【００１６】
要素１００から格納されている情報を読取るために、ビット線１０６及びワード線１０８が選択される。ワード線１０８の選択はアクセストランジスタ１１０をターンオンさせ且つ第一及び第二磁気トンネル接合１０２及び１０４の直列接続された抵抗をビット線１０６へ接続させる。第一及び第二磁気トンネル接合１０２及び１０４の各々における磁気ベクトルのプログラムされた非固定型方向に依存する大きさを有する電流が、直列抵抗を介してビット線１０６から接地へ流れる。ビット線１０６へ接続されているセンスアンプ（不図示）は、可変の抵抗値を有する２つの磁気トンネル接合１０２及び１０４を介して流れる電流により影響されてビット線１０６内を流れる電流を測定し、要素１００の論理状態を「読取る」ことが可能である。
【００１７】
上述したように、ベクトル方向の設定が磁気トンネル接合の抵抗値に影響を与える。ある大きさにおいて線１２０，１２２（１），１２２（２）内に電流を選択的に印加することにより、磁気トンネル接合１０２及び１０４の各々に対して非固定型のベクトルを独立的にプログラムすることが可能である。従って、第一及び第二磁気トンネル接合１０２及び１０４の各々は、少なくとも低及び高抵抗値を有するように設定することが可能である。この形態において、且つ抵抗の直列接続が与えられると、要素１００が、以下の如く、４つの異なる論理状態のうちの１つの形態とさせることが可能である。
【００１８】
状態１：第一ＭＴＪ低抵抗（Ｒ（１）ｌｏｗ）及び第二ＭＴＪ低抵抗（Ｒ（２）ｌｏｗ）
状態２：第一ＭＴＪ低抵抗（Ｒ（１）ｌｏｗ）及び第二ＭＴＪ高抵抗（Ｒ（２）ｈｉｇｈ）
状態３：第一ＭＴＪ高抵抗（Ｒ（１）ｈｉｇｈ）及び第二ＭＴＪ低抵抗（Ｒ（２）ｌｏｗ）
状態４：第一ＭＴＪ高抵抗（Ｒ（１）ｈｉｇｈ）及び第二ＭＴＪ高抵抗（Ｒ（２）ｈｉｇｈ）
従来の形態及び設計においては、これら２個の磁気トンネル接合は同一に構成され且つ同一の動作パラメータを有している。従って、第一及び第二磁気トンネル接合１０２及び１０４に対する低抵抗値は同一であり（又はほぼ同一）、第一及び第二磁気トンネル接合１０２及び１０４に対する高抵抗値は同一である（又はほぼ同一）。従って、上述した状態２及び３は、接続されているセンスアンプによって互いに区別することは不可能である（なぜならば、Ｒｌｏｗ＋Ｒｈｉｇｈ＝Ｒｈｉｇｈ＋Ｒｌｏｗであり、従って各場合に測定される電流は同一だからである）。従って、要素１００は論理情報の３ビットを格納することが可能である（即ち、３つの可能な論理状態のうちのいずれか１つにおける情報、即ち論理「００」、「０１」／「１０」、「１１」）。然しながら、第一及び第二磁気トンネル接合１０２及び１０４の各々の設計及び製造に関して高及び低抵抗値における変動を導入することが可能である場合には、状態２及び３を互いに区別することが可能である（例えば、Ｒ（１）ｌｏｗ≠Ｒ（２）ｌｏｗ及び／又はＲ（１）ｈｉｇｈ≠Ｒ（２）ｈｉｇｈ）。従って、要素１００は、接続されているセンスアンプによる検知のために少なくとも４ビットの論理情報（即ち、４つの可能な論理状態のうちのいずれか１つにおける情報、論理「００」、「０１」「１０」、「１１」）を格納することが可能である。
【００１９】
本発明のＭＲＡＭ要素１００は、少なくとも３ビットのデータ格納能力を与える（即ち、それは少なくとも３つの可能な論理状態のうちのいずれか１つの形態とすることが可能である）。別の形態においては、本発明のＭＲＡＭ要素１００は、効果的に、少なくとも４ビットのデータ格納能力を与える（即ち、それは少なくとも４つの可能な論理状態のうちのいずれか１つの形態にすることが可能である）。
【００２０】
直列接続されている２個の磁気トンネル接合抵抗を有するものとして好適実施例に例示してあるが、当業者に理解されるように、２個を超える磁気トンネル接合抵抗を直列接続させることが可能であり、且つ複数の磁気トンネル接合抵抗を、本発明の範囲を逸脱することなしに、必要に応じて、並列、直列、又は直列／並列の結合形態に接続させることが可能である。
【００２１】
図３を参照すると、図２のＭＲＡＭ要素を実現するための例示的な半導体装置製造層構成が示されている。この構成において、第一及び第二磁気トンネル接合１０２及び１０４が、スペースを節約するために互いに積層されている。各磁気トンネル接合は第一及び第二磁気層１５０及び１５２を包含しており、それらは非磁気層１５４により分離されている。この積層形態は、更に、該２個の磁気トンネル接合１０２及び１０４が共通の書込デジット線１２０を共用することを可能とし、それは該２個の積層された接合の間に位置されており、従って、共通のプログラミング電流ｊを共用する。この構成においては、アクセストランジスタ１１０は、積層された磁気トンネル接合の下側に製造することが可能であり、従って更にスペースを節約することが可能である。ビア１５６及び１５８が抵抗とアクセストランジスタへのドレイン接合との間の直列接続を形成するために必要に応じ磁気トンネル接合構成体から夫々設けられている。より詳細には、ビア１５６は該２個の磁気トンネル接合抵抗の間の直列接続を与える。プログラミング電流ｉ１及びｉ２を担持する２本の書込ビット線１２２は積層された磁気トンネル接合形態の上側及び下側に形成されており且つ独立的に制御される。線１２２（２）は図示した如く接地されている。
【００２２】
図２に例示した概略的な構造は、大型のメモリアレイにおける１個の要素１００（又はセル）として使用することが可能である。図４に示したように、このアレイはメモリブロック２００内にＮ×Ｍ個のＭＲＡＭ要素１００を包含している。一群のセンスアンプ２０２が、ワード線選択により選択されて要素１００のあるものの読取の目的のためにビット線へ接続される。行及び列デコード回路２０４及び２０６は、要素１００のグループに対して選択を行うために使用される。書込制御回路２０８（それは入力回路を包含している）が、選択した要素１００に対して論理データを書込む目的のためにメモリブロック２００内の書込ビット線及び書込データ線へ適切な電流を印加するために設けられている。出力回路２１０は要素１００から読取論理データを出力するためにセンスアンプ２０２へ接続している。全体的なメモリ回路２１２は、好適には、単一の半導体基板上に集積化される。一方、所望により、メモリ回路２１２のある部分のみを単一の半導体基板上に集積化することが可能である。
【００２３】
本明細書において使用されるように「接続」又は「結合」という用語は、言及されたコンポーネント間の直接的な接続を必ずしも必要とするものではない。そうではなく、当業者により理解されるように、図面は例示的なものであり且つ本発明の範囲を逸脱することなしにその他のコンポーネント又は装置又は層を介しての間接的な接続又は結合とすることも可能である。
【００２４】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００２５】
【図１】従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）要素の概略図。
【図２】本発明の１実施例に基づく磁気ランダムアクセスメモリ要素の概略図。
【図３】図２のＭＲＡＭ要素を実現するための半導体装置製造層構成の概略図。
【図４】図２のＭＲＡＭ要素を使用したメモリアレイのブロック図。
【符号の説明】
【００２６】
１００  磁気ランダムアクセスメモリ（ＭＲＡＭ）要素
１０２  第一磁気トンネル接合
１０４  第二磁気トンネル接合
１０６  ビット線
１０８  ワード線
１１０  アクセストランジスタ
１２０  書込デジット線（ＷＤＬ）
１２２  書込ビット線（ＷＢＬ）
１５０  第一磁気層
１５２  第二磁気層
１５４  非磁気層
１５６，１５８  ビア
２００  メモリブロック
２０２  センスアンプ
２１０  出力回路
２１２  メモリ回路
【図１】
2006019006.tif 000003
【図２】
2006019006.tif 000004
【図３】
2006019006.tif 000005
【図４】
2006019006.tif 000006