(57)【要約】【課題】  できる限り簡易な構成で、周辺回路に応じて縦続形態に接続された量子化ループを最適な段数に変更する、可変次数式ΔΣ変調器を提供する。【解決手段】  本発明の可変次数式ΔΣ変調器は、入力信号を量子化し量子化結果を出力するとともに帰還信号として帰還する、縦続形態に接続されたΔΣ変調型の１段目からｎ（ｎは２以上の整数）段目までの量子化ループと、制御信号を出力する制御部と、１段目からｎ段目までの量子化ループの各出力を入力し、１段目の量子化ループの量子化ノイズを除去するよう構成されたノイズ除去回路と、を有する可変次数式ΔΣ変調器において、ノイズ除去回路は、制御信号に応じて、入力された２段目以降の量子化ループの各出力の有効及び無効を切り替えるための（ｎ−１）個の第１セレクタを有する。【選択図】  図１
2006211045.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号を量子化し量子化結果を出力するとともに帰還信号として自身に帰還する、縦続形態に接続されたΔΣ変調型の１段目からｎ（ｎは２以上の整数）段目までの量子化ループと、
前記１段目からｎ段目までの量子化ループの各出力を入力し、前記１段目の量子化ループの量子化ノイズを除去するよう構成され、制御信号に応じて、入力された前記２段目以降の量子化ループの各出力の有効及び無効を切り替えるための（ｎ−１）個の第１セレクタを備えたノイズ除去回路と、を有する
ことを特徴とする縦続型可変次数式ΔΣ変調器。
【請求項２】
前記１段目の量子化ループは、
アナログ信号である入力信号と第１の帰還信号との差を積分する第１の積分回路と、前記第１の積分回路の出力を量子化する第１の量子化器と、前記第１の量子化器の出力から前記第１の帰還信号を生成する第１の変換器と、を有し、
前記２段目以降の各量子化ループは、
前段の量子化ループの量子化誤差と第２の帰還信号との差を積分する第２の積分回路と、前記第２の積分回路の出力を量子化する第２の量子化器と、前記第２の量子化器の出力から前記第２の帰還信号を生成する第２の変換器と、を有する
ことを特徴とする請求項１に記載の縦続型可変次数式ΔΣ変調器。
【請求項３】
制御信号に応じて、複数の入力回路から入力される信号のうちいずれか１つの信号を選択して前記１段目の量子化ループに伝送するための１つの第２セレクタをさらに有することを特徴とする請求項２に記載の縦続型可変次数式ΔΣ変調器。
【請求項４】
前記１段目の量子化ループは、
デジタル信号である入力信号と第１の帰還参照レベルとの差を積分する第１の積分回路と、前記第１の積分回路の出力を量子化し前記第１の帰還参照レベルを生成する第１の量子化器と、を有し、
前記２段目以降の各量子化ループは、
前段の量子化ループの量子化誤差と第２の帰還参照レベルとの差を積分する第２の積分回路と、前記第２の積分回路の出力を量子化し前記第２の帰還参照レベルを生成する第２の量子化器と、を有する
ことを特徴とする請求項１に記載の縦続型可変次数式ΔΣ変調器。
【請求項５】
制御信号に応じて、複数の出力回路のうちいずれか１つの出力回路を選択して前記ノイズ除去回路からの量子化信号を伝送するための１つの第２セレクタをさらに有することを特徴とする請求項４に記載の縦続型可変次数式ΔΣ変調器。
【請求項６】
前記ノイズ除去回路は、
前記（ｎ−１）個の各第１セレクタの出力端側にそれぞれ設けられ、前記（ｎ−１）個の各第１セレクタの出力をそれぞれ微分する（ｎ−１）個の微分器と、
前記（ｎ−１）個の微分器の出力及び前記１段目の量子化ループの出力を全て加算するための（ｎ−１）個の加算器と、を有する
ことを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器。
【請求項７】
前記ノイズ除去回路は、
前記（ｎ−１）個の各第１セレクタの入力端側にそれぞれ設けられ、前記２段目以降の各量子化ループの出力をそれぞれ微分する（ｎ−１）個の微分器と、
前記（ｎ−１）個の各第１セレクタの出力及び前記１段目の量子化ループの出力を全て加算するための（ｎ−１）個の加算器と、を有する
ことを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器。
【請求項８】
前記２段目以降の各量子化ループは、制御信号に応じて、動作状態及び停止状態を切り替える機能を有することを特徴とする請求項１乃至請求項７のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器。
【請求項９】
制御信号に応じて、前記２段目以降の各量子化ループへのバイアス電流又はバイアス電圧の供給及び遮断を切り替えることによって、前記２段目以降の各量子化ループの動作状態及び停止状態をそれぞれ切り替える機能を有することを特徴とする請求項８に記載の縦続型可変次数式ΔΣ変調器。
【請求項１０】
前記２段目以降の各量子化ループは、
１つ以上のスイッチ及びキャパシタを有するスイッチドキャパシタ回路と、
制御信号に応じて前記２段目以降の各量子化ループを停止状態にする際に、前記スイッチドキャパシタ回路の前記スイッチを特定の状態に固定する論理決定回路と、を有する
ことを特徴とする請求項８に記載の縦続型可変次数式ΔΣ変調器。
【請求項１１】
前記第２セレクタの切り替えを制御するための制御信号から、前記第１セレクタの有効及び無効の切り替え、及び前記２段目以降の量子化ループの動作状態及び停止状態の切り替えを制御するための制御信号を生成して出力する制御部をさらに有する
ことを特徴とする請求項８に記載の縦続型可変次数式ΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調器に関する。特に、縦続形態に接続された量子化ループを有し、接続される周辺回路に応じて量子化ループの段数を変更する、縦続型可変次数式ΔΣ変調器に関する。
【背景技術】
【０００２】
近年、ΔΣ変調器を用いた、デジタル・オーディオ機器向けのＡ／Ｄ変換回路及びＤ／Ａ変換回路等が広く普及している。このＡ／Ｄ変換回路及びＤ／Ａ変換回路を各種回路と組み合わせて、ＬＳＩ（Large-Scale Integrated）回路等の単一の基板上で集積化することによって、デジタル・オーディオ機器全体の小型化、軽量化及び低コスト化を図っている。Ａ／Ｄ変換回路は、例えば、マイク入力用増幅回路やライン入力用回路等のアナログ入力回路と組み合わせられる。Ｄ／Ａ変換回路は、例えば、スピーカ用増幅回路やライン出力用回路等と組み合わせられる。
【０００３】
デジタル・オーディオ機器全体の性能は、ΔΣ変調器、及びΔΣ変調器に組み合わせられる入力回路及び出力回路等の周辺回路のＳＮ比（ＳＮＲ：Signal-to-Noise Ratio）のうち、最も低いＳＮ比によって決定される。そのため、ΔΣ変調器のＳＮ比は、少なくとも周辺回路のＳＮ比より高くあるべきである。高性能なデジタル・オーディオ機器を実現するためには、周辺回路の性能の向上に伴って、より高いＳＮ比を実現するΔΣ変調器が求められている。
【０００４】
ΔΣ変調器ではその中の量子化ループの積分回路の次数を増加させることによって、ΔΣ変調器のＳＮ比を上げることができるが、他方、積分回路の次数を高くすると、ΔΣ変調器の動作を不安定にする要因となる。また、オーバーサンプリング率を上げることによって、ΔΣ変調器のＳＮ比を上げることができるが、オーバーサンプリング率に反比例して帯域幅が狭くなり、伝送速度に影響を与える。そこで、比較的低次数の積分回路を有する複数の量子化ループを縦続形態に接続することで、安定かつ高性能なΔΣ変調器を可能とする、縦続型のΔΣ変調器が知られている。
【０００５】
図１０に、従来例の縦続型ΔΣ変調器を用いたＡ／Ｄ変換回路の構成を示す。図１０において、セレクタ３は、ＤＳＰ（Digital Signal Processor）１０４からの制御信号ＣＳに応じて、入力回路ＩＮ１又は入力回路ＩＮ２からの入力信号を選択し、アナログ入力信号ＸとしてΔΣ変調器１００に伝送する。ΔΣ変調器１００は、１次の積分回路１３１を有する第１の量子化ループ１０１、減算器１２１、２次の積分回路１３２を有する第２の量子化ループ１０２、及び、ノイズ除去回路１０１０を有する。
【０００６】
第１の量子化ループ１０１は、１次の積分回路１３１及び量子化器１４１によってアナログ入力信号Ｘを量子化し、量子化信号Ｙ１をノイズ除去回路１０１０に出力する。Ｄ／Ａ変換器１５１は、量子化信号Ｙ１をアナログ信号に変換した後、減算器１３１１に負帰還を与える。減算器１２１は、１次の積分回路１３１の出力からＤ／Ａ変換器１５１の出力を減算し、減算結果を量子化誤差信号Ａとして第２の量子化ループ１０２に出力する、
【０００７】
第２の量子化ループ１０２は、２次の積分回路１３２及び量子化器１４２によって減算器１２１から入力される量子化誤差信号Ａを量子化し、量子化信号Ｙ２を出力する。Ｄ／Ａ変換器１５２は、量子化信号Ｙ２をアナログ信号に変換した後、減算器１３２１及び１３２３に負帰還を与える。
【０００８】
ノイズ除去回路１０１０は、微分器１７１によって量子化信号Ｙ２を微分化し、加算器１６１で量子化信号Ｙ１と加算し、最終的な量子化信号Ｙをデジタルフィルタ回路５に出力する。
【０００９】
従来例の縦続型ΔΣ変調器は、上記のように、比較的低次数の積分回路を有する複数の量子化ループを縦続形態に接続する構成を有し、第１の量子化ループ１０１の量子化誤差を第２の量子化ループ１０２に与えることによって、低いオーバーサンプリング率でもΔΣ変調器の安定性を保ちつつ、高いＳＮ比を実現するものであった。
【００１０】
【特許文献１】特開２００４−０８０１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来例の縦続型ΔΣ変調器は、選択される入力回路のＳＮ比に関係なく、縦続形態に接続される量子化ループの段数が固定であった。そのため、組み合わされる周辺回路のＳＮ比に応じた最適な段数に変更できない、という問題があった。
【００１２】
また、選択される入力回路のＳＮ比に対してΔΣ変調器のＳＮ比が十分に高い場合、量子化ループ内で多数の積分器が動作することによって無駄な電力を消費する、という問題があった。
【００１３】
本発明は、上記問題に鑑み、できる限り簡易な構成で、組み合わされる周辺回路に応じて縦続形態に接続された量子化ループを最適な段数に変更する、低消費電力な縦続型可変次数式ΔΣ変調器を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記問題を解決するために、本発明は以下の構成を有する。
請求項１に記載の縦続型可変次数式ΔΣ変調器は、入力された信号を量子化し量子化結果を出力するとともに帰還信号として自身に帰還する、縦続形態に接続されたΔΣ変調型の１段目からｎ（ｎは２以上の整数）段目までの量子化ループと、前記１段目からｎ段目までの量子化ループの各出力を入力し、前記１段目の量子化ループの量子化ノイズを除去するよう構成され、制御信号に応じて、入力された前記２段目以降の量子化ループの各出力の有効及び無効を切り替えるための（ｎ−１）個の第１セレクタを備えたノイズ除去回路と、を有する。
【００１５】
この発明は、複数の量子化ループが縦続形態に接続されたΔΣ変調器において、２段目以降の量子化ループの各出力の有効及び無効を切り替えるための（ｎ−１）個の第１セレクタを有するので、組み合わされる周辺回路のＳＮ比に応じて縦続形態に接続された量子化ループを最適な段数に変更する、縦続型可変次数式ΔΣ変調器を実現することが可能となる。
【００１６】
請求項２に記載の縦続型可変次数式ΔΣ変調器では、請求項１に記載の縦続型可変次数式ΔΣ変調器において、前記１段目の量子化ループは、前記１段目の量子化ループは、アナログ信号である入力信号と第１の帰還信号との差を積分する第１の積分回路と、前記第１の積分回路の出力を量子化する第１の量子化器と、前記第１の量子化器の出力から前記第１の帰還信号を生成する第１の変換器と、を有し、前記２段目以降の各量子化ループは、前段の量子化ループの量子化誤差と第２の帰還信号との差を積分する第２の積分回路と、前記第２の積分回路の出力を量子化する第２の量子化器と、前記第２の量子化器の出力から前記第２の帰還信号を生成する第２の変換器と、を有する。
第２の積分回路の次数は、第１の積分回路の次数と同一でも異なっていても良く、積分回路の次数を限定しない。
【００１７】
この発明は、上記の構成により、アナログ信号を入力信号とするＡ／Ｄ変換器に用いるための縦続型可変次数式ΔΣ変調器を実現することができる。
【００１８】
請求項３に記載の縦続型可変次数式ΔΣ変調器は、請求項２に記載の縦続型可変次数式ΔΣ変調器において、制御信号に応じて、複数の入力回路から入力される信号のうちいずれか１つの信号を選択して前記１段目の量子化ループに伝送するための１つの第２セレクタをさらに有する。
【００１９】
この発明によれば、複数の入力回路から入力される信号のうちいずれか１つの信号を選択するための第２セレクタを有するので、選択される入力回路のＳＮ比に応じて量子化ループを最適な段数に変更する、縦続型可変次数式ΔΣ変調器を実現することができる。
【００２０】
請求項４に記載の縦続型可変次数式ΔΣ変調器では、請求項１に記載の縦続型可変次数式ΔΣ変調器において、前記１段目の量子化ループは、デジタル信号である入力信号と第１の帰還参照レベルとの差を積分する第１の積分回路と、前記第１の積分回路の出力を量子化し前記第１の帰還参照レベルを生成する第１の量子化器と、を有し、前記２段目以降の各量子化ループは、前段の量子化ループの量子化誤差と第２の帰還参照レベルとの差を積分する第２の積分回路と、前記第２の積分回路の出力を量子化し前記第２の帰還参照レベルを生成する第２の量子化器と、を有する。
第２の積分回路の次数は、第１の積分回路の次数と同一でも異なっていても良く、積分回路の次数を限定しない。
【００２１】
この発明は、上記の構成により、デジタル信号を入力するＤ／Ａ変換器に用いるための、縦続型可変次数式ΔΣ変調器を実現することができる。
【００２２】
請求項５に記載の縦続型可変次数式ΔΣ変調器は、請求項４に記載の縦続型可変次数式ΔΣ変調器において、制御信号に応じて、複数の出力回路のうちいずれか１つの出力回路を選択して前記ノイズ除去回路からの量子化信号を伝送するための１つの第２セレクタをさらに有する。
【００２３】
この発明によれば、複数の出力回路のうちいずれか１つの出力回路を選択するための第２セレクタを有するので、選択される出力回路のＳＮ比に応じて量子化ループを最適な段数に変更する、縦続型可変次数式ΔΣ変調器を実現することができる。
【００２４】
請求項６に記載の縦続型可変次数式ΔΣ変調器では、請求項１乃至請求項５のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器において、前記ノイズ除去回路は、前記（ｎ−１）個の各第１セレクタの出力端側にそれぞれ設けられ、前記（ｎ−１）個の各第１セレクタの出力をそれぞれ微分する（ｎ−１）個の微分器と、前記（ｎ−１）個の微分器の出力及び前記１段目の量子化ループの出力を全て加算するための（ｎ−１）個の加算器と、を有する。
【００２５】
また、請求項７に記載の縦続型可変次数式ΔΣ変調器では、請求項１乃至請求項５のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器において、前記ノイズ除去回路は、前記（ｎ−１）個の各第１セレクタの入力端側にそれぞれ設けられ、前記２段目以降の各量子化ループの出力をそれぞれ微分する（ｎ−１）個の微分器と、前記（ｎ−１）個の各第１セレクタの出力及び前記１段目の量子化ループの出力を全て加算するための（ｎ−１）個の加算器と、を有する。
【００２６】
これらの発明によれば、上記の構成により、ノイズ除去回路は１段目の量子化ループの量子化誤差を除去することができる。
【００２７】
請求項８に記載の縦続型可変次数式ΔΣ変調器では、請求項１乃至請求項７のいずれかの請求項に記載の縦続型可変次数式ΔΣ変調器において、前記２段目以降の各量子化ループは、制御信号に応じて、動作状態及び停止状態を切り替える機能を有する。
【００２８】
この発明によれば、２段目以降の量子化ループのうち、使用しない量子化ループを停止状態とすることにより、使用しない量子化ループによって消費されていた電力を低減できる。これにより、ΔΣ変調器全体の消費電力を低減し、低消費電力な縦続型可変次数式ΔΣ変調器を実現することが可能となる。
【００２９】
請求項９に記載の縦続型可変次数式ΔΣ変調器は、請求項８に記載の縦続型可変次数式ΔΣ変調器において、制御信号に応じて、前記２段目以降の各量子化ループへのバイアス電流又はバイアス電圧の供給及び遮断を切り替えることによって、前記２段目以降の各量子化ループの動作状態及び停止状態をそれぞれ切り替える機能を有する。
【００３０】
この発明によれば、２段目以降の量子化ループのうち、使用しない量子化ループへのバイアス電流又はバイアス電圧の供給を遮断することにより、使用しない量子化ループによって消費されていた電力を低減できる。これにより、ΔΣ変調器全体の消費電力を低減し、低消費電力な縦続型可変次数式ΔΣ変調器を実現することが可能となる。
【００３１】
請求項１０に記載の縦続型可変次数式ΔΣ変調器では、請求項８に記載の縦続型可変次数式ΔΣ変調器において、前記２段目以降の各量子化ループは、１つ以上のスイッチ及びキャパシタを有するスイッチドキャパシタ回路と、制御信号に応じて前記２段目以降の各量子化ループを停止状態にする際に、前記スイッチドキャパシタ回路の前記スイッチを特定の状態に固定する論理決定回路と、を有する。
【００３２】
この発明によれば、論理決定回路が、２段目以降の量子化ループのうち、使用しない量子化ループのスイッチドキャパシタ回路内のスイッチを特定の状態に固定するよう制御することによって、使用しない量子化ループによって消費されていた電力を低減できる。これにより、ΔΣ変調器全体の消費電力を低減し、低消費電力な縦続型可変次数式ΔΣ変調器を実現することが可能となる。
【００３３】
請求項１１に記載の縦続型可変次数式ΔΣ変調器は、請求項８に記載の縦続型可変次数式ΔΣ変調器において、前記第２セレクタの切り替えを制御するための制御信号から、前記第１セレクタの有効及び無効の切り替え、及び前記２段目以降の量子化ループの動作状態及び停止状態の切り替えを制御するための制御信号を生成して出力する制御部をさらに有する。
【００３４】
この発明によれば、ΔΣ変調器に組み合わされる周辺回路に応じて、縦続形態に接続された量子化ループを最適な段数に変更し、量子化ループを動作状態又は停止状態に制御するための制御信号を生成する機能を有する縦続型可変次数式ΔΣ変調器を実現することが可能となる。
【発明の効果】
【００３５】
本発明にかかる縦続型可変次数式ΔΣ変調器は、できる限り簡易な構成で、組み合わされる周辺回路に応じて縦続形態に接続された量子化ループを最適な段数に変更する、縦続型可変次数式ΔΣ変調器を実現することができる、という有利な効果を奏する。
【発明を実施するための最良の形態】
【００３６】
以下本発明の実施をするための最良の形態を具体的に示した実施例について、図面とともに記載する。
【実施例１】
【００３７】
図１〜図３を参照して、実施例１における縦続型可変次数式ΔΣ変調器について説明する。図１は、本実施例における、縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換器の構成を示す図である。図１において、Ａ／Ｄ変換器は、セレクタ３、ΔΣ変調器１０、デジタルフィルタ回路５、及びＤＳＰ４を有する。
【００３８】
入力回路ＩＮ１及び入力回路ＩＮ２は、アナログ信号を出力するアナログ入力回路である。例えば、入力回路ＩＮ１はマイク入力用増幅回路、入力回路ＩＮ２はライン入力用回路である。両者は異なるＳＮ比を有するものとする。出力回路６は、例えば、デジタル音声データに変換されたデジタルデータを記録媒体に記録するための回路である。
【００３９】
ＤＳＰ（Digital Signal Processor）４は、セレクタ３及びΔΣ変調器１０に接続され、選択される入力回路のＳＮ比に応じて、セレクタ３及びΔΣ変調器１０を制御するための制御信号ＣＳを出力する制御部である。
【００４０】
セレクタ３は、入力回路ＩＮ１及びＩＮ２とΔΣ変調器１０との間に設けられ、ＤＳＰ４からの制御信号ＣＳに応じて、入力回路ＩＮ１及びＩＮ２からの信号のうちいずれか１つを選択し、アナログ入力信号ＸとしてΔΣ変調器１０に伝送する。
【００４１】
ΔΣ変調器１０は、第１の量子化ループ１０１、減算器１２１、第２の量子化ループ１０２、及びノイズ除去回路１１０を有する。ΔΣ変調器１０は、２段の量子化ループによってアナログ入力信号Ｘを量子化し、ノイズ除去回路１１０によって量子化ノイズを除去し、量子化信号Ｙをデジタルフィルタ回路５に出力する。
【００４２】
第１の量子化ループ１０１は、減算器１３１１及び積分器１３１２から構成される１次の積分回路１３１と、量子化器１４１と、Ｄ／Ａ変換器１５１とを有する。減算器１３１１は、アナログ入力信号ＸからＤ／Ａ変換器１５１の出力を減算し、減算結果を積分器１３１２に出力する。積分器１３１２は、減算器１３１１からの減算結果を積分して量子化器１４１及び減算器１２１に出力する。量子化器１４１は、外部から入力される量子化周波数Ｑ１を用いて積分器１３１２の出力を量子化し、量子化信号Ｙ１としてＤ／Ａ変換器１５１及びノイズ除去回路１１０に出力する。Ｄ／Ａ変換器１５１は、量子化信号Ｙ１をＤ／Ａ変換して再度アナログ信号に戻し、減算器１３１１及び減算器１２１に出力する。Ｄ／Ａ変換器１５１の出力は、減算器１３１１に帰還される帰還信号である。
【００４３】
減算器１２１は、積分器１３１２の出力からＤ／Ａ変換器１５１の出力を減算し、減算結果を量子化誤差信号Ａとして第２の量子化ループ１０２に出力する。
【００４４】
第２の量子化ループ１０２は、減算器１３２１、積分器１３２２、減算器１３２３、及び積分器１３２４から構成される２次の積分回路１３２と、量子化器１４２と、Ｄ／Ａ変換器１５２と、バイアス電流源１９１とを有する。減算器１３２１は、減算器１２１からの量子化誤差信号ＡからＤ／Ａ変換器１５２の出力を減算し、減算結果を積分器１３２２に出力する。積分器１３２２は、減算器１３２１からの減算結果を積分して減算器１３２３に出力する。減算器１３２３は、積分器１３２２の出力からＤ／Ａ変換器１５２の出力を減算し、減算結果を積分器１３２４に出力する。積分器１３２４は、減算器１３２３からの減算結果を積分して量子化器１４２に出力する。量子化器１４２は、外部から入力される量子化周波数Ｑ２を用いて積分器１３２４の出力を量子化し、量子化信号Ｙ２としてＤ／Ａ変換器１５２及びノイズ除去回路１１０に出力する。Ｄ／Ａ変換器１５２は、量子化信号Ｙ２をＤ／Ａ変換して再度アナログ信号に戻し、減算器１３２１及び１３２３に出力する。Ｄ／Ａ変換器１５２の出力は、減算器１３２１及び１３２３に帰還される帰還信号である。
【００４５】
また、バイアス電流源１９１は、ＤＳＰ４からの制御信号ＣＳに応じて、第２の量子化ループ１０２内を流れるバイアス電流の供給及び遮断を切り替える（詳細は後述する）。
【００４６】
ノイズ除去回路１１０は、加算器１６１、微分器１７１、及びセレクタ１８１を有する。微分器１７１は、第２の量子化ループ１０２の出力である量子化信号Ｙ２を微分してセレクタ１８１に出力する。セレクタ１８１は、ゼロ信号発生器１８１１を有し、ＤＳＰ４からの制御信号ＣＳに応じて、微分器１７１の出力とゼロ信号発生器１８１１の出力（ゼロ信号）とを選択することによって、微分器１７１の出力の有効及び無効を切り替える。加算器１６１は、第１の量子化ループ１０１の出力である量子化信号Ｙ１と、セレクタ１８１が選択した信号とを加算する。ノイズ除去回路１１０は、加算器１６１の出力を量子化信号Ｙとして、デジタルフィルタ回路５に出力する。
【００４７】
デジタルフィルタ回路５は、ΔΣ変調器１０の出力側に接続され、入力された量子化信号Ｙに対して、ΔΣ変調器１０のノイズシェーピングによって高い周波数領域にシフトされた量子化ノイズを除去して、出力回路６に出力する。
【００４８】
次に、本実施例における縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換器の動作について説明する。
【００４９】
入力回路ＩＮ１は高いＳＮ比を有するため、接続される入力回路として入力回路ＩＮ１が選択される場合、ΔΣ変調器にも高いＳＮ比が要求される。この時、ＤＳＰ４からハイレベルの制御信号ＣＳが出力される。セレクタ３は、入力回路ＩＮ１の出力を選択して、アナログ入力信号ＸをΔΣ変調器１０に伝送する。第２の量子化ループ１０２のバイアス電流源１９１は、第２の量子化ループ１０２内にバイアス電流を供給する。セレクタ１８１は微分器１７１の出力を選択して加算器１６１に伝送する。
【００５０】
したがって、第２の量子化ループ１０２の出力である量子化信号Ｙ２は有効となり、ΔΣ変調器１０は、１次の積分回路を有する第１の量子化ループ１０１、及び２次の積分回路を有する第２の量子化ループ１０２を縦続形態に接続した構成となる。
【００５１】
この構成によれば、第１の量子化ループ１０１の量子化誤差を第２の量子化ループ１０２に与えることによって、量子化ノイズをより高い周波数領域へシフトさせ、高いＳＮ比を実現するΔΣ変調器が得られる。
【００５２】
一方、入力回路ＩＮ２は入力回路ＩＮ１に比べてＳＮ比が十分低く、入力回路ＩＮ２が選択される場合、ΔΣ変調器に要求されるＳＮ比も低くなる。そのため、ΔΣ変調器の量子化ループの段数を減らして、消費電力の低減を図る。この時、ＤＳＰ４からロウレベルの制御信号ＣＳが出力される。セレクタ３は、入力回路ＩＮ２の出力を選択して、アナログ入力信号ＸをΔΣ変調器１０に伝送する。第２の量子化ループ１０２のバイアス電流源１９１は、第２の量子化ループ１０２内のバイアス電流を遮断する。セレクタ１８１はゼロ信号発生器１８１１の出力を選択して加算器１６１に伝送する。
【００５３】
したがって、第２の量子化ループ１０２の出力である量子化信号Ｙ２は無効となり、ΔΣ変調器１０は、実質的に、１次の積分回路を有する第１の量子化ループ１０１のみの構成となる。
【００５４】
この場合、第２の量子化ループ１０２はバイアス電流を遮断されるので、使用しない第２の量子化ループ１０２によって無駄な電力を消費することを防止でき、従来に比べてΔΣ変調器の消費電力を低減することができる。
【００５５】
図３は、一般的な１ビットの量子化器を用いた場合の、１次の積分回路を有する第１の量子化ループ１０１のみで構成されたΔΣ変調器におけるオーバーサンプリング率と理論ＳＮ比との関係、及び、１次の積分回路を有する第１の量子化ループ１０１と２次の積分回路を有する第２の量子化ループ１０２とが縦続形態に接続された縦続型ΔΣ変調器におけるオーバーサンプリング率と理論ＳＮ比との関係を示す図である。
【００５６】
図３において、第１の量子化ループ１０１のみで構成されたΔΣ変調器の理論ＳＮ比（ＳＮＲ１）と、第１の量子化ループ１０１と第２の量子化ループ１０２とが縦続形態に接続された縦続型ΔΣ変調器の理論ＳＮ比（ＳＮＲ２）は、それぞれ以下の式（１）及び（２）で表すことができる。なお、以下の式（１）及び（２）において、オーバーサンプリング率をＭとする。
【００５７】
ＳＮＲ１＝３０・ｌｏｇＭ−３．４    ・・・・・・（１）
ＳＮＲ２＝７０・ｌｏｇＭ−１９．６  ・・・・・・（２）
【００５８】
上記式（１）及び（２）に従うと、例えば、オーバーサンプリング率Ｍを１２８倍にした場合、図３に示すように、ＳＮＲ１は約６０ｄＢ、ＳＮＲ２は約１２８ｄＢとなる。したがって、２つの量子化ループ１０１及び１０２が縦続形態に接続された縦続型ΔΣ変調器のＳＮ比は、第１の量子化ループ１０１のみで構成されたΔΣ変調器のＳＮ比に比べて、低いオーバーサンプリング率Ｍでも高いＳＮ比が得られる。
【００５９】
図２を参照して、第２の量子化ループ１０２内のバイアス電流の供給及び遮断を切り替えるための具体的な構成の一例である、バイアス電流源１９１の構成を説明する。
【００６０】
図２において、バイアス電流源１９１は、定電流源１９１１、インバーター１９１２及び１９１３、及びスイッチ１９１４〜１９１７を有する。各スイッチ１９１４〜１９１７は、例えば、Ｐチャネル型ＭＯＳトランジスタである。
【００６１】
バイアス電流源１９１は、定電流源１９１１、スイッチ１９１４、及びスイッチ１９１７によって構成されるカレントミラー回路を有するので、電源Ｅによって定電流源１９１１に流れる電流Ｉ１に等しい値のバイアス電流Ｉ２を、第２の量子化ループ１０２に供給することができる。また、スイッチ１９１５及びスイッチ１９１６を制御することによって、カレントミラー回路の動作を制御し、バイアス電流Ｉ２の供給又は遮断を切り替える。
【００６２】
ＤＳＰ４からハイレベルの制御信号ＣＳが入力された場合、スイッチ１９１４、１９１５及び１９１７はオン、スイッチ１９１６はオフとなる。したがって、定電流源１９１１に流れる電流Ｉ１に等しい値のバイアス電流Ｉ２が供給されるので、第２の量子化ループ１０２は動作状態となる。
【００６３】
ＤＳＰ４からロウレベルの制御信号ＣＳが入力された場合、スイッチ１９１４、１９１５及び１９１７はオフ、スイッチ１９１６はオンとなる。したがって、バイアス電流Ｉ２が遮断される（電流値がゼロとなる）ので、第２の量子化ループ１０２は停止状態となる。
【００６４】
以上のように、本実施例におけるΔΣ変調器１０を用いたＡ／Ｄ変換器は、セレクタ１８１を設け、第２の量子化ループ１０２の出力である量子化信号Ｙ２の有効及び無効を切り替える。これにより、選択された入力回路のＳＮ比に応じて、ΔΣ変調器１０のＳＮ比が所望のＳＮ比となるよう、縦続形態に接続された量子化ループを最適な段数に変更する。
また、セレクタ１８１によって第２の量子化ループ１０２の出力が無効とされている場合、第２の量子化ループ１０２に供給されるバイアス電流を遮断し、第２の量子化ループ１０２を停止状態とする。これにより、使用されていない場合の第２の量子化ループ１０２で従来消費されていた電力を大幅に低減でき、ΔΣ変調器１０全体の消費電力を低減する。したがって、低消費電力な縦続型可変次数式ΔΣ変調器を実現することができる。
【００６５】
なお、本実施例において、第１の量子化ループ１０１に１次の積分回路１３１、第２の量子化ループ１０２に２次の積分回路１３２がそれぞれ用いられた。しかし、これに限らず、両方の量子化ループに１次又は２次の積分回路を用いても良く、あるいは、第１の量子化ループ１０１に２次の積分回路、第２の量子化ループ１０２に１次の積分回路を用いても良く、本実施例は積分回路の次数を制限するものではない。
【００６６】
また、本実施例において、第２の量子化ループ１０２の動作を停止させる方法として、バイアス電流源１９１によってバイアス電流を遮断する方法を一例として挙げた。しかし、これに限らず、バイアス電流に代えてバイアス電圧を遮断する構成としても良く、本実施例と同様の効果を奏する。また、その他の方法として、例えば、図９に示すように、第２の量子化ループ１０２内の積分器１３２２又は１３２４（図９においては積分器１３２２のみを示す。）を構成した場合、積分器を構成するスイッチドキャパシタ回路９１のスイッチを制御する方法を用いても良い。この場合、論理決定回路９０は、ＤＳＰ４からの制御信号ＣＳに応じて、スイッチ９２及びスイッチ９５を制御する制御信号Φ１と、スイッチ９３及びスイッチ９４を制御する制御信号Φ２とを出力する。第２の量子化ループ１０２の動作を停止させる場合、論理決定回路９０は、スイッチドキャパシタ回路９１の入力端とグラウンド電位との短絡が起こらないように、スイッチ９２及びスイッチ９５をオフ、スイッチ９３及びスイッチ９４をオンとする制御信号Φ１及び制御信号Φ２を出力し、演算増幅器９６の入力側の電圧を一定値に固定することで、第２の量子化ループ１０２の動作を停止させることができる。なお、演算増幅器９６に供給されるバイアス電流又はバイアス電圧を遮断することで、使用しない第２の量子化ループ１０２で消費される電流を低減することができる。このことは以下の実施例においても同様である。
【実施例２】
【００６７】
図４及び図５を参照して、実施例２における縦続型可変次数式ΔΣ変調器について説明する。図４は、本実施例における縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換器の構成を示す図である。図４において、ΔΣ変調器１０に代えてΔΣ変調器４０を有する点、及び、ＤＳＰ４に代えてＤＳＰ４４を有する点において、実施例１とは異なる。それ以外の点においては図１に示した実施例１と同様であり、図１と同一符号を付した要素についての詳細な説明は省略する。
【００６８】
ΔΣ変調器４０は、１段目からｎ（ｎは２以上の整数）段目までの量子化ループ１０１〜１０ｎ、各量子化ループ間に設けられた減算器１２１〜１２（ｎ−１）、及びノイズ除去回路４１０を有する。１段目からｎ段目までの量子化ループ１０１〜１０ｎは、それぞれ１次からｎ次の積分回路１３１〜１３ｎと、量子化器１４１〜１４ｎと、Ｄ／Ａ変換器１５１〜１５ｎと、を有する。また、２段目以降の量子化ループ１０２〜１０ｎは、バイアス電流源１９１〜１９（ｎ−１）を有する。
【００６９】
ΔΣ変調器４０の量子化ループ１０３〜１０ｎは、積分回路の次数が異なる点以外は実施例１で詳細を説明した第２の量子化ループ１０２と同様に構成され、同様に動作するため、詳細な説明は省略する。また、減算器１２２〜１２（ｎ−１）は、実施例１における減算器１２１と同様に構成され、同様に動作するため、詳細な説明は省略する。
【００７０】
ノイズ除去回路４１０は、２段目以降の量子化ループ１０２〜１０ｎの各出力Ｙ２〜Ｙｎをそれぞれ微分する（ｎ−１）個の微分器１７１〜１７（ｎ−１）、各微分器の出力とゼロ信号発生器１８１１〜１８１（ｎ−１）の出力とを選択することによって各微分器の出力の有効及び無効を切り替えるための（ｎ−１）個のセレクタ１８１〜１８（ｎ−１）、及び、各セレクタの出力と１段目の量子化ループ１０１の出力とを全て加算するための加算器１６１〜１６（ｎ−１）と、を有する。
【００７１】
ＤＳＰ４４は、セレクタ３及びΔΣ変調器４０に接続され、選択される入力回路のＳＮ比に応じて、セレクタ３及びΔΣ変調器４０を制御するための制御信号ＣＳを出力する制御部である。
【００７２】
次に、本実施例における縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換器の動作について図５（ａ）を参照して説明する。
【００７３】
入力回路ＩＮ１は高いＳＮ比を有するため、接続される入力回路として入力回路ＩＮ１が選択される場合、ΔΣ変調器にも高いＳＮ比が要求される。この時、図５（ａ）に示すように、ＤＳＰ４からハイレベルの制御信号ＣＳが出力される。セレクタ３は、入力回路ＩＮ１の出力を選択して、アナログ入力信号ＸをΔΣ変調器４０に伝送する。バイアス電流源１９１〜１９（ｎ−１）は、２段目以降の量子化ループ１０２〜１０ｎ内にバイアス電流を供給する。セレクタ１８１〜１８（ｎ−１）は、微分器１７１〜１７（ｎ−１）の出力をそれぞれ選択して各加算器に伝送する。
【００７４】
したがって、２段目以降の量子化ループ１０２〜１０ｎの各出力である量子化信号Ｙ２〜Ｙｎは有効となり、ΔΣ変調器４０は、１次〜ｎ次の積分回路をそれぞれ有するｎ個の量子化ループ１０１〜１０ｎを縦続形態に接続した構成となる。
【００７５】
この構成によれば、前段の量子化ループの量子化誤差を次段の量子化ループに与えることによって、量子化ノイズをより高い周波数領域へシフトさせ、高いＳＮ比を実現するΔΣ変調器が得られる。ＳＮ比は、量子化ループの段数（ｎ）が大きい程、高くなる。
【００７６】
一方、入力回路ＩＮ２は入力回路ＩＮ１に比べてＳＮ比が十分低く、入力回路ＩＮ２が選択される場合、ΔΣ変調器に要求されるＳＮ比も低くなる。そのため、ΔΣ変調器の量子化ループの段数を減らして、消費電力の低減を図る。この時、ＤＳＰ４４から、ロウレベルの制御信号ＣＳが出力される。セレクタ３は、入力回路ＩＮ２の出力を選択して、アナログ入力信号ＸをΔΣ変調器４０に伝送する。バイアス電流源１９１〜１９（ｎ−１）は、２段目以降の量子化ループ１０２〜１０ｎのバイアス電流を遮断する。セレクタ１８１〜１８（ｎ−１）は、各ゼロ信号発生器の出力を選択して各加算器に伝送する。
【００７７】
したがって、２段目以降の量子化ループ１０２〜１０ｎの出力である量子化信号Ｙ２〜Ｙｎは無効となり、ΔΣ変調器４０は、実質的に、１次の積分回路を有する量子化ループ１０１のみの構成となる。
【００７８】
この場合、２段目以降の量子化ループ１０２〜１０ｎはバイアス電流を遮断されるので、使用しない２段目以降の量子化ループ１０２〜１０ｎによって無駄な電力を消費することを防止でき、従来に比べてΔΣ変調器の消費電力を低減することができる。なお、２段目以降の量子化ループ１０２〜１０ｎにおいて、バイアス電流の供給及び遮断を切り替えるための具体的な方法については、実施例１で既に説明した。
【００７９】
以上のように、本実施例におけるΔΣ変調器４０を用いたＡ／Ｄ変換器は、３段以上の量子化ループを縦続形態に接続した場合に適用することができ、セレクタ１８１〜１８（ｎ−１）を設け、２段目以降の量子化ループ１０２〜１０ｎの出力の有効及び無効を切り替える。これにより、選択された入力回路のＳＮ比に応じて、ΔΣ変調器４０のＳＮ比が所望のＳＮ比となるよう、縦続形態に接続された量子化ループを最適な段数に変更する。
また、セレクタ１８１〜１８（ｎ−１）によって２段目以降の量子化ループ１０２〜１０ｎの出力が無効とされている場合、２段目以降の量子化ループ１０２〜１０ｎに供給されるバイアス電流を遮断し、２段目以降の量子化ループ１０２〜１０ｎを停止状態とする。これにより、使用されていない場合の２段目以降の量子化ループ１０２〜１０ｎで従来消費されていた電力を大幅に低減でき、ΔΣ変調器４０全体の消費電力を低減する。したがって、低消費電力な縦続型可変次数式ΔΣ変調器を実現することができる。量子化ループの段数（ｎ）が大きい程、消費電力低減の効果が大きい。
【００８０】
なお、本実施例において、１段目からｎ段目までの量子化ループ１０１〜１０ｎは、それぞれ１次〜ｎ次の積分回路を有した。しかし、これに限らず、例えば、全ての積分回路を１次の積分回路とする等、積分回路の次数をｎより小さい次数に制限しても良い。ΔΣ変調器では、積分器の次数が高いほど動作が不安定になるため、低次数（２次以下）の積分回路を用いることが好ましい。
【００８１】
また、本実施例において、入力回路ＩＮ１及び入力回路ＩＮ２の２つの入力回路を用いた。しかし、これに限らず、入力回路は３つ以上でも良く、その場合、セレクタ３を制御する制御信号とΔΣ変調器に入力される制御信号とは、一対一に対応していなくとも良い。選択される入力回路のＳＮ比に応じて、最適な量子化ループの段数（あるいは積分回路の次数）となるよう、各バイアス電流源とノイズ除去回路の各セレクタを制御すれば良い。さらに、入力回路の数（ｍ）は量子化ループの段数（ｎ）より多くても良い（図５の（ｂ）にその制御の一例を示す）。本実施例は入力回路の数を制限するものではない。
【実施例３】
【００８２】
図６を参照して、実施例３における縦続型可変次数式ΔΣ変調器について説明する。図６は、本実施例における縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換器の構成を示す図である。図６において、Ｄ／Ａ変換器は、ΔΣ変調器６０、アナログフィルタ回路６５、ＤＳＰ４、及びセレクタ６３を有する。
【００８３】
出力回路ＯＵＴ１及び出力回路ＯＵＴ２は、デジタル出力回路である。例えば、出力回路ＯＵＴ１はスピーカ用増幅回路、出力回路ＯＵＴ２はライン出力用回路である。両者は異なるＳＮ比を有するものとする。入力回路６１は、例えば、記録媒体から読み出したデジタル音声データを出力するための回路である。
【００８４】
ＤＳＰ（Digital Signal Processor）４は、セレクタ６３及びΔΣ変調器６０に接続され、選択される出力回路のＳＮ比に応じて、セレクタ６３及びΔΣ変調器６０を制御するための制御信号ＣＳを出力する制御部である。
【００８５】
ΔΣ変調器６０は、入力信号として入力回路６１からデジタル入力信号Ｘを入力する点、第１の量子化ループ１０１に代えて第１の量子化ループ６０１を有する点、及び第２の量子化ループ１０２に代えて第２の量子化ループ６０２を有する点において、図１に示した実施例１におけるＡ／Ｄ変換器のΔΣ変調器１０とは異なる。第１の量子化ループ６０１及び第２の量子化ループ６０２は、Ｄ／Ａ変換器１５１及び１５２をそれぞれ除する点において実施例１における第１の量子化ループ１０１及び第１の量子化ループ１０２とは異なる。それ以外の点において、ΔΣ変調器６０は、図１に示した実施例１におけるＡ／Ｄ変換器のΔΣ変調器１０と同様であり、図１と同一符号を付した要素についての詳細な説明は省略する。
【００８６】
アナログフィルタ回路６５は、ΔΣ変調器６０の出力側に接続され、入力された量子化信号Ｙに対して、ΔΣ変調器６０のノイズシェーピングによって高い周波数領域にシフトされた量子化ノイズを除去して、セレクタ６３に出力する。
【００８７】
セレクタ６３は、アナログフィルタ回路６５と出力回路ＯＵＴ１及びＯＵＴ２との間に設けられ、ＤＳＰ４からの制御信号ＣＳに応じて、出力回路ＯＵＴ１及びＯＵＴ２のうちいずれかを選択し、アナログフィルタ回路６５の出力信号を伝送する。
【００８８】
次に、本実施例における縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換器の動作について説明する。
【００８９】
出力回路ＯＵＴ１は高いＳＮ比を有するため、接続される出力回路として出力回路ＯＵＴ１が選択される場合、ΔΣ変調器にも高いＳＮ比が要求される。この時、ＤＳＰ４から、ハイレベルの制御信号ＣＳが出力される。バイアス電流源１９１は、第２の量子化ループ６０２にバイアス電流を供給する。セレクタ１８１は微分器１７１の出力を選択して加算器１６１に伝送する。
【００９０】
したがって、第２の量子化ループ６０２の出力である量子化信号Ｙ２は有効となり、ΔΣ変調器６０は、１次の積分回路を有する第１の量子化ループ６０１、及び２次の積分回路を有する第２の量子化ループ６０２を縦続形態に接続した構成となる。
【００９１】
この構成によれば、第１の量子化ループ６０１の量子化誤差を第２の量子化ループ６０２に与えることによって、量子化ノイズをより高い周波数領域へシフトさせ、高いＳＮ比を実現するΔΣ変調器が得られる。セレクタ６３は、アナログフィルタ回路６５の出力を出力回路ＯＵＴ１に伝送する。
【００９２】
一方、出力回路ＯＵＴ２は出力回路ＯＵＴ１に比べてＳＮ比が十分低く、出力回路ＯＵＴ２が選択される場合、ΔΣ変調器に要求されるＳＮ比も低くなる。そのため、ΔΣ変調器の量子化ループの段数を減らして、消費電力の低減を図る。この時、ＤＳＰ４からロウレベルの制御信号ＣＳが出力される。バイアス電流源１９１は、第２の量子化ループ６０２のバイアス電流を遮断する。セレクタ１８１はゼロ信号発生器１８１１の出力を選択して加算器１６１に伝送する。
【００９３】
したがって、第２の量子化ループ６０２の出力である量子化信号Ｙ２は無効となり、ΔΣ変調器６０は、実質的に、１次の積分回路を有する第１の量子化ループ６０１のみの構成となる。
【００９４】
この場合、第２の量子化ループ６０２はバイアス電流を遮断されるので、使用しない第２の量子化ループ６０２によって無駄な電力を消費することを防止でき、従来に比べてΔΣ変調器の消費電力を低減することができる。セレクタ６３は、アナログフィルタ回路６５の出力を出力回路ＯＵＴ２に伝送する。
【００９５】
以上のように、本実施例におけるΔΣ変調器６０を用いたＤ／Ａ変換器は、セレクタ１８１を設け、第２の量子化ループ６０２の出力である量子化信号Ｙ２の有効及び無効を切り替える。これにより、選択された出力回路のＳＮ比に応じて、ΔΣ変調器６０のＳＮ比が所望のＳＮ比となるよう、縦続形態に接続された量子化ループを最適な段数に変更する。
また、セレクタ１８１によって第２の量子化ループ６０２の出力が無効とされている場合、第２の量子化ループ６０２に供給されるバイアス電流を遮断し、第２の量子化ループ６０２を停止状態とする。これにより、使用されていない場合の第２の量子化ループ６０２で従来消費されていた電力を大幅に低減でき、ΔΣ変調器６０全体の消費電力を低減する。したがって、低消費電力な縦続型可変次数式ΔΣ変調器を実現することができる。
【００９６】
なお、本実施例において、第１の量子化ループ６０１に１次の積分回路１３１、第２の量子化ループ６０２に２次の積分回路１３２がそれぞれ用いられた。しかし、これに限らず、両方の量子化ループに１次又は２次の積分回路を用いても良く、あるいは、第１の量子化ループ６０１に２次の積分回路、第２の量子化ループ６０２に１次の積分回路を用いても良く、本実施例は積分回路の次数を制限するものではない。
【実施例４】
【００９７】
図７及び図８を参照して、実施例４における縦続型可変次数式ΔΣ変調器について説明する。図７は、本実施例における縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換器の構成を示す図である。図７において、ΔΣ変調器６０に代えてΔΣ変調器７０を有する点、及び、ＤＳＰ４に代えてＤＳＰ７４を有する点において、実施例３とは異なる。それ以外の点においては図６に示した実施例３と同様であり、図６と同一符号を付した要素についての詳細な説明は省略する。
【００９８】
ΔΣ変調器７０は、１段目からｎ（ｎは２以上の整数）段目までの量子化ループ６０１〜６０ｎ、各量子化ループ間に設けられた減算器１２１〜１２（ｎ−１）、及びノイズ除去回路７１０を有する。１段目からｎ段目までの量子化ループ６０１〜６０ｎは、それぞれ１次からｎ次の積分回路１３１〜１３ｎと、量子化器１４１〜１４ｎと、を有する。また、２段目以降の量子化ループ６０２〜６０ｎは、バイアス電流源１９１〜１９（ｎ−１）を有する。
【００９９】
ΔΣ変調器７０の量子化ループ６０３〜６０ｎは、積分回路の次数が異なる点以外は実施例３で詳細を説明した第２の量子化ループ６０２と同様に構成され、同様に動作するため、詳細な説明は省略する。また、減算器１２２〜１２（ｎ−１）は、実施例３における減算器１２１と同様に構成され、同様に動作するため、詳細な説明は省略する。
【０１００】
ノイズ除去回路７１０は、２段目以降の量子化ループ６０２〜６０ｎの各出力Ｙ２〜Ｙｎをそれぞれ微分する（ｎ−１）個の微分器１７１〜１７（ｎ−１）、各微分器の出力とゼロ信号発生器１８１１〜１８１（ｎ−１）の出力とを選択することによって各微分器の出力の有効及び無効を切り替えるための（ｎ−１）個のセレクタ１８１〜１８（ｎ−１）、及び、各セレクタの出力と１段目の量子化ループ６０１の出力とを全て加算するための加算器１６１〜１６（ｎ−１）と、を有する。
【０１０１】
ＤＳＰ７４は、セレクタ６３及びΔΣ変調器７０に接続され、選択される出力回路のＳＮ比に応じて、セレクタ６３及びΔΣ変調器７０を制御するための制御信号ＣＳを出力する制御部である。
【０１０２】
次に、本実施例における縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換器の動作について図８（ａ）を参照して説明する。
【０１０３】
出力回路ＯＵＴ１は高いＳＮ比を有するため、接続される出力回路として出力回路ＯＵＴ１が選択される場合、ΔΣ変調器にも高いＳＮ比が要求される。この時、図８の（ａ）に示すように、ＤＳＰ７４からハイレベルの制御信号ＣＳが出力される。バイアス電流源１９１〜１９（ｎ−１）は、２段目以降の量子化ループ６０２〜６０ｎにバイアス電流を供給する。セレクタ１８１〜１８（ｎ−１）は、微分器１７１〜１７（ｎ−１）の出力をそれぞれ選択して各加算器に伝送する。
【０１０４】
したがって、２段目以降の量子化ループ６０２〜６０ｎの各出力である量子化信号Ｙ２〜Ｙｎは有効となり、ΔΣ変調器７０は、１次〜ｎ次の積分回路をそれぞれ有するｎ個の量子化ループ６０１〜６０ｎを縦続形態に接続した構成となる。
【０１０５】
この構成によれば、前段の量子化ループの量子化誤差を次段の量子化ループに与えることによって、量子化ノイズをより高い周波数領域へシフトさせ、高いＳＮ比を実現するΔΣ変調器が得られる。ＳＮ比は、量子化ループの段数（ｎ）が大きい程、高くなる。セレクタ６３は、アナログフィルタ回路６５の出力を出力回路ＯＵＴ１に伝送する。
【０１０６】
一方、出力回路ＯＵＴ２は出力回路ＯＵＴ１に比べてＳＮ比が十分低く、出力回路ＯＵＴ２が選択される場合、ΔΣ変調器に要求されるＳＮ比も低くなる。そのため、ΔΣ変調器の量子化ループの段数を減らして、消費電力の低減を図る。この時、ＤＳＰ７４から、ロウレベルの制御信号ＣＳが出力される。バイアス電流源１９１〜１９（ｎ−１）は、２段目以降の量子化ループ６０２〜６０ｎのバイアス電流を遮断する。セレクタ１８１〜１８（ｎ−１）は、各ゼロ信号発生器の出力を選択して各加算器に伝送する。
【０１０７】
したがって、２段目以降の量子化ループ６０２〜６０ｎの出力である量子化信号Ｙ２〜Ｙｎは無効となり、ΔΣ変調器７０は、実質的に、１次の積分回路を有する量子化ループ６０１のみの構成となる。セレクタ６３は、アナログフィルタ回路６５の出力を出力回路ＯＵＴ２に伝送する。
【０１０８】
この場合、２段目以降の量子化ループ６０２〜６０ｎはバイアス電流を遮断されるので、使用しない２段目以降の量子化ループ６０２〜６０ｎによって無駄な電力を消費することを防止でき、従来に比べてΔΣ変調器の消費電力を低減することができる。なお、２段目以降の量子化ループ６０２〜６０ｎにおいて、バイアス電流の供給及び遮断を切り替えるための具体的な方法については、実施例１で既に説明した。
【０１０９】
以上のように、本実施例のΔΣ変調器７０を用いたＤ／Ａ変換器は、３段以上の量子化ループを縦続形態に接続した場合に適用することができ、セレクタ１８１〜１８（ｎ−１）を設け、２段目以降の量子化ループ６０２〜６０ｎの出力の有効及び無効を切り替える。これにより、選択された出力回路のＳＮ比に応じて、ΔΣ変調器７０のＳＮ比が所望のＳＮ比となるよう、縦続形態に接続された量子化ループを最適な段数に変更する。
また、セレクタ１８１〜１８（ｎ−１）によって２段目以降の量子化ループ６０２〜６０ｎの出力が無効とされている場合、２段目以降の量子化ループ６０２〜６０ｎに供給されるバイアス電流を遮断し、２段目以降の量子化ループ６０２〜６０ｎを停止状態とする。これにより、使用されていない場合の２段目以降の量子化ループ６０２〜６０ｎで従来消費されていた電力を大幅に低減でき、ΔΣ変調器７０全体の消費電力を低減する。したがって、低消費電力な縦続型可変次数式ΔΣ変調器を実現することができる。量子化ループの段数（ｎ）が大きい程、消費電力低減の効果が大きい。
【０１１０】
なお、本実施例において、１段目からｎ段目までの量子化ループ６０１〜６０ｎは、それぞれ１次〜ｎ次の積分回路を有した。しかし、これに限らず、例えば、全ての積分回路を１次の積分回路とする等、積分回路の次数をｎより小さい次数に制限しても良い。ΔΣ変調器では、積分器の次数が高いほど動作が不安定になるため、低次数（２次以下）の積分回路を用いることが好ましい。
【０１１１】
また、本実施例において、出力回路ＯＵＴ１及び出力回路ＯＵＴ２の２つの出力回路を用いた。しかし、これに限らず、出力回路は３つ以上でも良く、その場合、セレクタ６３を制御する制御信号とΔΣ変調器に入力される制御信号とは、一対一に対応していなくとも良い。選択される出力回路のＳＮ比に応じて、最適な量子化ループの段数（あるいは積分回路の次数）となるよう、各バイアス電流源とノイズ除去回路の各セレクタを制御すれば良い。さらに、出力回路の数（ｍ）は量子化ループの段数（ｎ）より多くても良い（図８の（ｂ）にその制御の一例を示す）。本実施例は出力回路の数を制限するものではない。
【０１１２】
また、実施例１〜４において、セレクタ１８１〜１８ｎは、微分器１７１〜１７ｎの出力端側にそれぞれ設けられたが、これに限らず、微分器１７１〜１７ｎの入力端側に設けられても良く、実施例１〜４と同様の効果を奏することは言うまでもない。
【０１１３】
また、実施例１〜４において、入力回路（ＩＮ１、ＩＮ２）又は出力回路（ＯＵＴ１、ＯＵＴ２）を選択するためのセレクタ、及びＤＳＰは、ΔΣ変調器の外部に設けられた。しかし、これに限らず、セレクタ及びＤＳＰのいずれか一方又は両方をΔΣ変調器の内部に含む構成としても良く、実施例１〜４と同様の効果を奏する。
【産業上の利用可能性】
【０１１４】
本発明にかかる縦続型可変次数式ΔΣ変調器は、例えば、デジタル・オーディオ機器向けのＡ／Ｄ変換回路、Ｄ／Ａ変換回路、及びその周辺回路等に利用することができる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施例１における、縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換回路の構成を示す図
【図２】本発明の実施例１における、バイアス電流源の構成を示す図
【図３】１次の積分回路を有する量子化ループのみで構成されたΔΣ変調器、及び、１次の積分回路を有する量子化ループ及び２次の積分回路を有する量子化ループを縦続形態に接続して構成されたΔΣ変調器のオーバーサンプリング率及び理論ＳＮ比の各関係を示す図
【図４】本発明の実施例２における、縦続型可変次数式ΔΣ変調器を用いたＡ／Ｄ変換回路の構成を示す図
【図５】本発明の実施例２における、ノイズ除去回路の各セレクタの状態を示す図
【図６】本発明の実施例３における、縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換回路の構成を示す図
【図７】本発明の実施例４における、縦続型可変次数式ΔΣ変調器を用いたＤ／Ａ変換回路の構成を示す図
【図８】本発明の実施例４における、ノイズ除去回路の各セレクタの状態を示す図
【図９】本発明の各実施例における、積分器の詳細な構成を示す図
【図１０】従来例における、縦続型ΔΣ変調器を用いたＡ／Ｄ変換回路の構成を示す図
【符号の説明】
【０１１６】
ＩＮ１、ＩＮ２、６１            入力回路
３、６３、１８１〜１８ｎ        セレクタ
４、４４、７４                  ＤＳＰ（制御部）
５                              デジタルフィルタ回路
６、ＯＵＴ１、ＯＵＴ２          出力回路
１０、４０、６０、７０          ΔΣ変調器
６５                            アナログフィルタ回路
１１０、４１０、７１０          ノイズ除去回路
１２１〜１２（ｎ−１）          減算器
１６１〜１６（ｎ−１）          加算器
１３１〜１３ｎ                  積分回路
１４１〜１４ｎ                  量子化器
１５１〜１５ｎ                  Ｄ／Ａ変換器
１０１〜１０ｎ、６０１〜６０ｎ  量子化ループ
１７１〜１７（ｎ−１）          微分器
１９１〜１９（ｎ−１）          バイアス電流源
１３１１、１３２１、１３２３    減算器
１３１２、１３２２、１３２４    積分器
１８１１〜１８１（ｎ−１）      ゼロ信号発生器
１９１１                        定電流源
１９１２、１９１３              インバーター
１９１４〜１９１７              スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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