(57)【要約】【課題】動作するバンク数によらず安定した内部電圧をバンクに供給することが可能な半導体記憶装置を提供する。【解決手段】バンク（Ｂ１、Ｂ２）それぞれに対して内部電源回路（１３０１，１３０３）を設け、これらの内部電源回路の生成する内部電源電圧をセンスアンプ（ＳＡ１−ＳＡｎ、２００７）伝達する内部電源線を独立に設けるとともに、各バンクのセンスアンプに対して接地電圧を伝達するセンス接地線（２００３Ｂ１，２００３Ｂ２）をバンク内においては個々独立に配置し、バンク外領域において相互に接続する。バンク内のノイズが他バンクへ伝播されるのを防止して安定に各バンクに対してセンスアンプに対して内部電圧を伝達することが可能となる。【選択図】図２０
2006323995.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルとこれらのメモリセルのデータをセンスする複数のセンスアンプとを含む第１のメモリセルアレイを有する第１のバンクと、
複数のメモリセルとこれらのメモリセルのデータをセンスする複数のセンスアンプとを含む第２のメモリセルアレイを有する第２のバンクと、
外部から供給される外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した第１の内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、前記第１の内部電源電圧と内部降圧レベルの電圧とが入力され、前記第１の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含み、前記第１のメモリセルアレイへの前記第１の内部電源電圧の供給を指示する信号に応じて、前記第１の内部電源電圧を出力する第１の内部降圧回路と、
前記外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した第２の内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、前記第２の内部電源電圧と内部降圧レベルの電圧とが入力され、前記第２の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含み、前記第２のメモリセルアレイへの前記第２の内部電源電圧の供給を指示する信号に応じて、前記第２の内部電源電圧を出力する第２の内部降圧回路と、
第１の対をなす第１と第２の長辺と、前記第１と第２の長辺の長さに比べ短い辺の第２の対をなす第３と第４の短辺とを有し、前記第１の長辺、前記第４の短辺、前記第２の長辺、前記第３の短辺の順で囲まれた長方形の領域である前記第１のメモリセルアレイの前記複数のメモリセルと前記複数のセンスアンプが配列された第１の領域内と、この第１の領域外とに渡って配線され、前記第１の領域外では前記第１のＰＭＯＳトランジスタの他方電極から、前記第１の領域内では前記第３の短辺、前記第４の短辺へ向けて配線された第１の配線と、
前記第１の領域に並列して配置され、第１の対をなす第５と第６の長辺と、前記第５と第６の長辺の長さに比べ短い辺の第２の対をなす第７と第８の短辺とを有し、前記第５の長辺が前記第２の長辺と隣り合い、前記第５の長辺、前記第８の短辺、前記第６の長辺、前記第７の短辺の順で囲まれた長方形の領域である前記第２のメモリセルアレイの前記複数のメモリセルと前記複数のセンスアンプが配列された第２の領域内とこの第２の領域外とに渡って配線され、前記第２の領域外では前記第２のＰＭＯＳトランジスタの他方電極から、前記第２の領域内では前記第７の短辺、前記第８の短辺へ向けて配線され、前記第１の配線とは独立して設けられた第２の配線と、
前記第１の領域内に設けられ、前記第１の長辺から前記第２の長辺へ向けて伸び、前記第１の配線に電気的に結合され、前記第１のメモリアレイの複数のセンスアンプに前記内部電源電圧をそれぞれ供給する複数の第３の配線と、
前記第２の領域内に設けられ、前記第５の長辺から前記第６の長辺へ向けて伸び、前記第２の配線に電気的に結合され、前記第２のメモリアレイの複数のセンスアンプに前記内部電源電圧をそれぞれ供給する複数の第４の配線と、
前記第１の領域内に設けられ、前記第３の短辺から前記第４の短辺へ向けて伸びる第１の接地配線と、
前記第２の領域内に設けられ、前記第７の短辺から前記第８の短辺へ向けて伸びる第２の接地配線と、
前記第１の領域内に設けられ、前記第１の長辺から前記第２の長辺へ向けて伸び、前記第１の接地配線に電気的に結合され、前記第１のメモリアレイの複数のセンスアンプに接地電圧をそれぞれ供給する複数の第３の接地配線と、
前記第２の領域内に設けられ、前記第５の長辺から前記第６の長辺へ向けて伸び、前記第２の接地配線に電気的に結合され、前記第２のメモリアレイの複数のセンスアンプに接地電圧をそれぞれ供給する複数の第４の接地配線と、
前記第１および第２の領域外であって、前記領域の短辺側を経由して前記第１の接地配線と前記第２の接地配線とが接続されるように配線された第５の接地配線とを備える、半導体記憶装置。
【請求項２】
前記第１の配線は、
前記第１の領域外では前記第１のＰＭＯＳトランジスタの他方電極から前記第３の短辺に渡り第１の長さで配線され、前記第１の領域内では前記第３の短辺から前記第４の短辺へ向けて前記第１の長さより長い長さで配線され、
前記第２の配線は、
前記第２の領域外では前記第２のＰＭＯＳトランジスタの他方電極から前記第７の短辺に渡り第２の長さで配線され、前記第２の領域内では前記第７の短辺から前記第８の短辺へ向けて前記第２の長さより長い長さで配線された、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の長さは、前記第１のＰＭＯＳトランジスタの他方電極から前記第２のＰＭＯＳトランジスタの他方電極までの距離に比べ短く、
前記第２の長さは、前記第２のＰＭＯＳトランジスタの他方電極から前記第１のＰＭＯＳトランジスタの他方電極までの距離に比べ短い、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１と第２の領域外に前記第５の接地配線に接続されるデカップリングキャパシタを有する、請求項１から３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、活性化するバンクに供給するための内部電圧を供給する内部電圧供給回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
図２６は、特開平１−２７６４８６号公報に示されている従来の半導体記憶装置における内部電圧生成回路２６００の構成を示す図である。
【０００３】
図２６において、行アドレスストローブ信号／ＲＡＳ（／はバーを表わす）信号がＨ（論理ハイ）レベルになって、非選択状態のときにはノードＮA の電圧ＶA は、第１の基板バイアス電圧発生回路１０におけるリングオシレータ１１が発振して第１の基板バイアス電圧が半導体基板に与えられる。行アドレスストローブ信号／ＲＡＳ信号がＬ（論理ロー）レベルになると、第２の基板バイアス電圧発生回路２０におけるリングオシレータ２１は基板電圧が所定のレベルに達するまでは発振動作を行ない、所定のレベルに達した後、非選択状態になったときに発振を停止する。すなわち、半導体記憶装置がアクティブ状態のときのみ動作する構成になっており、半導体記憶装置が（スタンバイ状態）非選択状態のときにおける消費電力を低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数のバンクを有する半導体記憶装置の場合、動作するバンク数によって、動作するメモリアレイの範囲が変化する。そして、動作するバンク数が多くなると消費電流が増加するので、基板電圧（Ｖｂｂ）供給回路などのような内部電圧供給回路の内部電圧の供給能力を大きくする必要がある。反対に、動作するバンク数が少なければ、内部電圧供給回路の内部電圧供給能力は必要以上に強くする必要はない。
【０００５】
したがって、このような従来の半導体記憶装置では、内部電圧供給回路が、動作するバンク数によって内部電圧の供給能力が変化しないので、動作するバンク数によって、供給能力が不十分となることがあり、動作時に電位レベルが変動しやすくなるという問題点があった。
【０００６】
本発明は、以上のような問題点を解決するためになされたもので、動作するバンク数によらず、安定した内部電圧を供給することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体記憶装置は、複数のメモリセルとこれらのメモリセルのデータをセンスする複数のセンスアンプとを含む第１のメモリセルアレイを有する第１のバンクと、複数のメモリセルとこれらのメモリセルのデータをセンスする複数のセンスアンプとを含む第２のメモリセルアレイを有する第２のバンクと、外部から供給される外部電源電圧が入力される一方の電極と該外部電源電圧を降圧した第１の内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、該第１の内部電源電圧と内部降圧レベルの電圧とが入力され、該第１の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含み、第１のメモリセルアレイへの第１の内部電源電圧の供給を指示する信号に応じて、第１の内部電源電圧を出力する第１の内部降圧回路と、外部電源電圧が入力される一方の電極と外部電源電圧を降圧した第２の内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、第２の内部電源電圧と内部降圧レベルの電圧とが入力され、第２の内部電源電圧と内部降圧レベルの電圧が等しくなるように第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含み、第２のメモリセルアレイへの第２の内部電源電圧の供給を指示する信号に応じて、第２の内部電源電圧を出力する第２の内部降圧回路と、第１の対をなす第１と第２の長辺と、前記第１と第２の長辺の長さに比べ短い辺の第２の対をなす第３と第４の短辺とを有し、前記第１の長辺、前記第４の短辺、前記第２の長辺、前記第３の短辺の順で囲まれた長方形の領域である前記第１のメモリセルアレイの複数のメモリセルと複数のセンスアンプが配列された第１の領域内と、この第１の領域外とに渡って配線され、前記第１の領域外では第１のＰＭＯＳトランジスタの他方電極から、第１の領域内では前記第３の短辺、第４の短辺へ向けて配線された第１の配線と、第１の領域に並列して配置され、第１の対をなす第５と第６の長辺と、第５と第６の長辺の長さに比べ短い辺の第２の対をなす第７と第８の短辺とを有し、該第５の長辺が第２の長辺と隣り合い、第５の長辺、第８の短辺、第６の長辺、第７の短辺の順で囲まれた長方形の領域である第２のメモリセルアレイの複数のメモリセルと前記複数のセンスアンプが配列された第２の領域内とこの第２の領域外とに渡って配線され、前記第２の領域外では前記第２のＰＭＯＳトランジスタの他方電極から、第２の領域内では第７の短辺、第８の短辺へ向けて配線され、第１の配線とは独立して設けられた第２の配線と、第１の領域内に設けられ、第１の長辺から第２の長辺へ向けて伸び、第１の配線に電気的に結合され、第１のメモリアレイの複数のセンスアンプに内部電源電圧をそれぞれ供給する複数の第３の配線と、第２の領域内に設けられ、第５の長辺から前記第６の長辺へ向けて伸び、第２の配線に電気的に結合され、第２のメモリアレイの複数のセンスアンプに内部電源電圧をそれぞれ供給する複数の第４の配線と、第１の領域内に設けられ、第３の短辺から前記第４の短辺へ向けて伸びる第１の接地配線と、第２の領域内に設けられ、第７の短辺から第８の短辺へ向けて伸びる第２の接地配線と、第１の領域内に設けられ、第１の長辺から第２の長辺へ向けて伸び、第１の接地配線に電気的に結合され、第１のメモリアレイの複数のセンスアンプに接地電圧をそれぞれ供給する複数の第３の接地配線と、第２の領域内に設けられ、第５の長辺から第６の長辺へ向けて伸び、第２の接地配線に電気的に結合され、第２のメモリアレイの複数のセンスアンプに接地電圧をそれぞれ供給する複数の第４の接地配線と、第１および第２の領域外であって、該領域の短辺側を経由して第１の接地配線と第２の接地配線とが接続されるように配線された第５の接地配線とを備える。
【発明の効果】
【０００８】
本発明の半導体記憶装置は、動作するバンク数によらず、安定した内部電圧を供給することが可能な半導体装置を提供することができる。
【０００９】
また、発生した内部電源線上のノイズが他の活性化されているバンクに伝わって誤動作が引起こされることを抑制することが可能となる。
【００１０】
さらに、発生したグランド線上のノイズが他の活性化されているバンクに伝わって誤動作が引起されることを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照しながら説明する。また、図において同一の符号は同一または相当部分を示す。
【００１２】
（１）  実施の形態１
図１は、本発明の実施の形態１の半導体記憶装置１００の構成を示すブロック図である。図１では、簡易化のために、メモリセルアレイ内のバンク数が２つの場合について示している。
【００１３】
ここで、バンクを示すバンクアドレス信号は、バンクに対応して互いに異なっていればよいので、さらに簡易化のため、これら２つのバンクＢ１，Ｂ２のうちの一方のバンクＢ１は、外部バンクアドレス信号ｅｘｔ．ＢＡ（以下、ｅｘｔ．ＢＡと略す）がＨ（論理ハイ）レベルのとき活性化され、他方のバンクＢ２は、ｅｘｔ．ＢＡの反転信号である外部バンクアドレス信号ｅｘｔ．／ＢＡ（以下、ｅｘｔ．／ＢＡと略す）がＨレベルのとき活性化されるようにする。
【００１４】
図１を参照して、半導体記憶装置１００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、外部ロウアドレスストロ−ブ信号（以下、ｅｘｔ．／ＲＡＳと略す）を内部ロウアドレスストローブ信号（以下、ｉｎｔ．／ＲＡＳと略す）ｉｎｔ．／ＲＡＳに変換するＲＡＳバッファ回路１０３と、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１を生成するクロック生成回路１０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、基板電圧Ｖｂｂを供給するＶｂｂポンプ１０９，１１１とを含む。
【００１５】
ＲＡＳバッファ回路１０３の出力ノードはクロック生成回路１０５の入力ノードに接続され、クロック生成回路１０５の出力ノードはＶｂｂポンプ１０９，１１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶｂｂポンプ１０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶｂｂポンプ１１１とに接続されている。Ｖｂｂポンプ１０９，１１１の各々のＶｂｂを出力するためのＶｂｂ出力ノードＮ１は、共にバンクＢ１，Ｂ２に接続されている。
【００１６】
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレスに対応するバンクに接続される。
【００１７】
図１において、ＲＡＳバッファ回路１０３は、外部から入力されたｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換し、クロック生成回路１０５に出力する。クロック生成回路１０５は、ＲＡＳバッファ回路１０３から入力されたｉｎｔ．／ＲＡＳをもとに、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１を生成し、Ｖｂｂポンプ１０９，１１１に入力する。
【００１８】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７は、ｉｎｔ．ＢＡをＶｂｂポンプ１０９に、ｉｎｔ．／ＢＡをＶｂｂポンプ１１１に出力する。これらｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡに応答してＶｂｂポンプ１０９または１１１が動作する。
【００１９】
図２は、図１のＶｂｂポンプ１０９（，１１１）の一例を示す回路図である。図２を参照して、Ｖｂｂポンプ１０９（，１１１）は、ＮＡＮＤゲート２０１と、コンデンサＣｐと、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略す）２０５，２０７とを含む。
【００２０】
ＮＡＮＤゲート２０１の出力ノードはコンデンサＣｐの一方電極に接続されている。ＰＭＯＳトランジスタ２０７のソース電極とゲート電極とは接地電位（以下、ＧＮＤと称す）に接続されている。ＰＭＯＳトランジスタ２０５のソース電極とゲート電極とは、ＰＭＯＳトランジスタ２０７のドレイン電極とコンデンサＣｐの他方電極とに接続されている。そして、ＰＭＯＳトランジスタ２０５のドレイン電極は基板電圧Ｖｂｂを出力するためのＶｂｂ出力ノードＮ１に接続されている。
【００２１】
ＮＡＮＤゲート２０１には、クロック生成回路１０５で生成されたクロック信号ＣＬＫ１と、アドレスバッファ１０７からの上記内部バンクアドレス信号（Ｖｂｂポンプ１０９においてはｉｎｔ．ＢＡ、Ｖｂｂポンプ１１１においてはｉｎｔ．ＢＡ）が入力される。
【００２２】
Ｈレベルの内部バンクアドレス信号（ｉｎｔ．ＢＡまたはｉｎｔ．／ＢＡ）がＮＡＮＤゲート２０１に入力され、ｉｎｔ．／ＲＡＳに同期してクロック信号ＣＬＫ１がＬ（論理ロー）レベルからＨレベルになると、ＮＡＮＤゲート２０１の出力はＨレベルからＬレベルになり、コンデンサＣｐの他方電極の電圧が−Ｖｔｈｐから−Ｖｃｃ−Ｖｔｈｐ（＝Ｖｂｂ）の負電圧に引抜かれ、基板電圧Ｖｂｂが生成される。ここで、ＶｔｈｐはＰＭＯＳトランジスタ２０５，２０７のしきい値電圧である。
【００２３】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｌレベルのｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そして、このｉｎｔ．ＢＡとｉｎｔ．／ＲＡＳとに同期したクロック信号ＣＬＫ１とによりＶｂｂポンプ１０９が動作し、バンクＢ１に基板電圧Ｖｂｂが供給される。
【００２４】
また、バンクＢ２が活性化されるときは、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｈレベルのｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そして、このｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１により、Ｖｂｂポンプ１１１が動作し、バンクＢ２に基板電圧Ｖｂｂが供給される。
【００２５】
以上のように、バンクごとにＶｂｂポンプを有しているので、バンクから他のバンクへの切換がＶｂｂポンプの応答時間より短くなっても、動作するバンク数によらず安定したＶｂｂレベルの電圧を、ロウアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００２６】
（２）  実施の形態２
図３は、本発明の実施の形態２の半導体記憶装置３００の構成を示すブロック図である。実施の形態１ではｅｘｔ．ＲＡＳ（ｉｎｔ．／ＲＡＳ）にＶｂｂポンプの動作を同期させていたが、本実施の形態２では、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ（内部コラムアドレスストローブ信号ｉｎｔ．／ＣＡＳ）に同期してＶｂｂポンプが動作する。
【００２７】
図３を参照して、半導体記憶装置３００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ（以下、ｅｘｔ．ＣＡＳと略す）を内部コラムアドレスストローブ信号ｉｎｔ．／ＣＡＳ（以下、ｉｎｔ．ＣＡＳと略す）に変換するＣＡＳバッファ回路３０３と、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２を生成するクロック生成回路３０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、基板電圧Ｖｂｂを生成するＶｂｂポンプ１０９，１１１とを含む。
【００２８】
ＣＡＳバッファ回路３０３の出力ノードはクロック生成回路３０５の入力ノードに接続され、クロック生成回路３０５の出力ノードはＶｂｂポンプ１０９，１１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶｂｂポンプ１０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶｂｂポンプ１１１とに接続されている。Ｖｂｂポンプ１０９，１１１の各々のＶｂｂを出力するためのＶｂｂ出力ノードＮ１は、共にバンクＢ１，Ｂ２に接続されている。
【００２９】
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレス信号に対応するバンクに接続されている。
【００３０】
図３において、ＣＡＳバッファ回路３０３で、外部から入力された．ｅｘｔ／ＣＡＳがｉｎｔ．／ＣＡＳに変換され、ｉｎｔ．／ＣＡＳがクロック生成回路３０５に出力される。クロック生成回路３０５で、ＣＡＳバッファ回路３０３から入力されたｉｎｔ．／ＣＡＳをもとに、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２が生成され、Ｖｂｂポンプ１０９，１１１に入力される。
【００３１】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７から、ｉｎｔ．ＢＡをＶｂｂポンプ１０９に、ｉｎｔ．／ＢＡをＶｂｂポンプ１１１に出される。これらｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡに応答して、Ｖｂｂポンプ１０９または１１１が動作する。
【００３２】
Ｖｂｂポンプ１０９（，１１１）は図２に示したものと同様のものであるので説明を省略する。
【００３３】
ｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡがＮＡＮＤゲート２０１に入力されている場合に、ｉｎｔ．／ＣＡＳに同期してクロック信号ＣＬＫ２がＬレベルからＨレベルになると、ＮＡＮＤゲート２０１の出力はＨレベルからＬレベルになり、コンデンサＣｐの他方電極の電圧が−Ｖｔｈｐから−Ｖｃｃ−Ｖｔｈｐ（＝Ｖｂｂ）の負電圧に引抜かれ、基板電圧Ｖｂｂが生成される。
【００３４】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｌレベルのｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そして、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２とによりＶｂｂポンプ１０９が動作し、バンクＢ１に基板電圧Ｖｂｂが供給される。
【００３５】
また、バンクＢ２が活性化されるとき、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｈレベルのｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そして、このＨレベルのｉｎｔ．／ＢＡとｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２とにより、Ｖｂｂポンプ１１１が動作し、バンクＢ２に基板電圧Ｖｂｂが供給される。
【００３６】
以上のように、バンクごとにＶｂｂポンプを有しているので、バンクから他のバンクへの切換わりがＶｂｂポンプの応答時間より短くなっても、動作するバンク数によらず安定したＶｂｂレベルの電圧を、コラムアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００３７】
（３）  実施の形態３
図４は、本発明の実施の形態３の半導体記憶装置４００の構成を示すブロック図である。図４を参照して、半導体記憶装置４００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換するＲＡＳバッファ回路１０３と、ＲＡＳバッファ回路１０３と、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ２を生成するクロック生成回路１０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、昇圧電圧Ｖｐｐを生成するＶｐｐポンプ４０９，４１１とを含む。
【００３８】
ＲＡＳバッファ回路１０３の出力ノードはクロック生成回路１０５の入力ノードに接続され、クロック生成回路１０５の出力ノードはＶｐｐポンプ４０９，４１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶｐｐポンプ４０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶｐｐポンプと４１１に接続されている。Ｖｐｐポンプ２０９，４１１の各々のＶｂｂを出力するためのＶｐｐ出力ノードＮ２は、共にバンクＢ１，Ｂ２に接続されている。
【００３９】
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレス信号に対応するバンクに接続されている。
【００４０】
図４において、ＲＡＳバッファ回路１０３で、外部から入力されたｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換され、クロック生成回路１０５に出力される。クロック生成回路１０５で、ＲＡＳバッファ回路１０３から入力されたｉｎｔ．／ＲＡＳをもとに、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１が生成される。このクロック信号ＣＬＫ１はＶｐｐポンプ４０９，４１１に入力される。
【００４１】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７から、ｉｎｔ．ＢＡをＶｐｐポンプ４０９に、ｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。これらｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡに応答してＶｐｐポンプ４０９または４１１が動作する。
【００４２】
図５は、図４のＶｐｐポンプ４０９（，４１１）の一例を示す回路図である。図５を参照して、Ｖｐｐポンプ４０９（，４１１）は、ＡＮＤゲート５０１と、コンデンサＣｐと、ＮＭＯＳトランジスタ５０５，５０７とを含む。
【００４３】
ＡＮＤゲート５０１の出力ノードはコンデンサＣｐの一方電極に接続されている。ＮＭＯＳトランジスタ５０７のソース電極とゲート電極とはＶｃｃ電源に接続されている。ＮＭＯＳトランジスタ５０５のソース電極とゲート電極とは、ＮＭＯＳトランジスタ５０７のドレイン電極とコンデンサＣｐの他方電極とに接続されている。そして、ＮＭＯＳトランジスタ５０５のドレイン電極は昇圧電圧Ｖｐｐを出力するためのＶｐｐ出力ノードＮ２に接続されている。
【００４４】
ＡＮＤゲート５０１には、クロック生成回路１０５で生成されたクロック信号ＣＬＫ１と、アドレスバッファ１０７からの上記内部バンクアドレス信号（Ｖｐｐポンプ４０９においてはｉｎｔ．ＢＡ、Ｖｐｐポンプ４１１においてはｉｎｔ．／ＢＡ）が入力される。
【００４５】
内部バンクアドレス信号（ｉｎｔ．ＢＡまたはｉｎｔ．／ＢＡ）がＡＮＤゲート５０１に入力され、ｉｎｔ．／ＲＡＳに同期してクロック信号ＣＬＫ１がＬレベルからＨレベルになると、ＡＮＤゲート５０１の出力はＬレベルからＨレベルになり、コンデンサＣｐの他方電極の電圧がＶｃｃ−Ｖｔｈｎから２Ｖｃｃ−Ｖｔｈｎ（＝Ｖｐｐ）に昇圧され、昇圧電圧Ｖｐｐが生成される。ここで、Ｖｃｃは電源電圧レベル、ＶｔｈｎはＮＭＯＳトランジスタのしきい値電圧である。
【００４６】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０３に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｌレベルのｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そして、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１によりＶｐｐポンプ４０９が動作し、バンクＢ１に昇圧電圧Ｖｐｐが供給される。
【００４７】
また、バンクＢ２が活性化されるときは、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｈレベルのｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そして、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１によりＶｐｐポンプ４１１が動作し、バンクＢ２に昇圧電圧Ｖｐｐが供給される。
【００４８】
以上のように、バンクごとにＶｐｐポンプを有しているので、バンクから他のバンクへの切換わりがＶｐｐポンプの応答時間より短くなっても、動作するバンク数によらず安定したＶｐｐレベルの電圧を、ロウアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００４９】
（４）  実施の形態４
図６は、本発明の実施の形態４の半導体記憶装置９００の構成を示すブロック図である。実施の形態３ではｅｘｔ．ＲＡＳ（ｉｎｔ．／ＲＡＳ）にＶｐｐポンプの動作を同期させていたが、本実施の形態では、ｅｘｔ．／ＣＡＳ（ｉｎｔ．／ＣＡＳ）に同期してＶｐｐポンプが動作する。
【００５０】
図６を参照して、半導体記憶装置９００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、ＣＡＳバッファ回路３０３と、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２を発生するクロック生成回路３０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、基板電圧Ｖｐｐを生成するＶｐｐポンプ４０９，４１１とを含む。
【００５１】
ＣＡＳバッファ回路３０３の出力ノードはクロック生成回路３０５の入力ノードに接続され、クロック生成回路３０５の出力ノードはＶｐｐポンプ４０９，４１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶｐｐポンプ４０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶｐｐポンプ４１１とに接続されている。Ｖｐｐポンプ４０９，４１１の各々のＶｐｐを出力するためのＶｐｐ出力ノードＮ２は、共にバンクＢ１，Ｂ２に接続されている。
【００５２】
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレスに対応するバンクに接続されている。
【００５３】
図６において、ＣＡＳバッファ回路３０３で、外部から入力された．ｅｘｔ／ＣＡＳがｉｎｔ．／ＣＡＳに変換され、ｉｎｔ．／ＣＡＳがクロック生成回路３０５に出力される。クロック生成回路３０５で、ＣＡＳバッファ回路３０３から入力されたｉｎｔ．／ＣＡＳをもとに、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２が生成され、Ｖｐｐポンプ４０９，４１１に入力される。
【００５４】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７から、ｉｎｔ．ＢＡをＶｐｐポンプ４０９に、ｉｎｔ．／ＢＡをＶｐｐポンプ４１１に出される。これらｉｎｔ．ＢＡ，信号ｉｎｔ．／ＢＡに応答して、Ｖｐｐポンプ４０９または１１１が動作する。
【００５５】
Ｖｐｐポンプ４０９（，４１１）は図４に示したものと同様のものであるので説明を省略する。
【００５６】
ｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡがＮＡＮＤゲート２０１に入力されている場合に、ｉｎｔ．／ＣＡＳに同期してクロック信号ＣＬＫ２がＬレベルからＨレベルになると、ＮＡＮＤゲート２０１の出力はＨレベルからＬレベルになり、コンデンサＣｐの他方電極の電圧がＶｃｃ−Ｖｔｈｎから２Ｖｃｃ−Ｖｔｈｎ（＝Ｖｐｐ）に昇圧され、昇圧電圧Ｖｐｐが生成される。
【００５７】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｌレベルのｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そして、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２とによりＶｐｐポンプ４０９が動作し、バンクＢ１に昇圧電圧Ｖｐｐが供給される。
【００５８】
また、バンクＢ１が活性化されるとき、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｈレベルのｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そして、このＨレベルのｉｎｔ．／ＢＡとｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２とにより、Ｖｐｐポンプ４１１が動作し、バンクＢ２に昇圧電圧Ｖｐｐが供給される。
【００５９】
以上のように、バンクごとにＶｂｂポンプを有しているので、バンクから他のバンクへの切換わりがＶｂｂポンプの応答時間より短くなっても、動作するバンク数によらず安定したＶｂｂレベルの電圧を、コラムアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００６０】
（５）  実施の形態５
図７は、本発明の実施の形態４の半導体記憶装置６００の構成を示すブロック図である。図７を参照して、半導体記憶装置６００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換するＲＡＳバッファ回路１０３と、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１を生成するクロック生成回路１０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、内部電源電圧ｉｎｔ．Ｖｃｃを生成するＶＤＣ（電圧ダウンコンバータ）回路６０９，６１１とを含む。
【００６１】
ＲＡＳバッファ回路１０３の出力ノードはクロック生成回路１０５の入力ノードに接続され、クロック生成回路１０５の出力ノードはＶＤＣ回路６０９，６１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶＤＣ回路６０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶＤＣ回路６１１とに接続されている。ＶＤＣ回路６０９，６１１の各々のｉｎｔ．Ｖｃｃを出力するためのｉｎｔ．Ｖｃｃ出力ノードＮ３は、共にバンクＢ１，Ｂ２に接続されている。
【００６２】
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレスに対応するバンクに接続されている。
【００６３】
図７において、ＲＡＳバッファ回路１０３で、外部から入力されたｅｘｔ．／ＲＡＳがｉｎｔ．／ＲＡＳに変換され、クロック生成回路１０５に出力される。クロック生成回路１０５で、ＲＡＳバッファ回路１０３から入力された、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１が生成される。このクロック信号ＣＬＫ１は、ＶＤＣ回路６０９，６１１に入力される。
【００６４】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７は、ｉｎｔ．ＢＡをＶＤＣ回路６０９に、ｉｎｔ．／ＢＡをＶＤＣ回路６１１に出力する。これらｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡに応答してＶＤＣ回路６０９，６１１が動作する。
【００６５】
図８は、図７のＶＤＣ回路６０９（，６１１）の一例を示す図である。
図８を参照して、ＶＤＣ回路６０９（，６１１）は、ＡＮＤゲート５０１と、カレントミラー型の幅回路７０１と、ＰＭＯＳトランジスタ７０３とを含む。
【００６６】
差動幅回路７０１は、さらに、ＮＭＯＳトランジスタ１０００，１００１，１００２と、ＰＭＯＳトランジスタ１００３，１００４を備える。
【００６７】
ＶＤＣ回路６０９（，６１１）において、ＰＭＯＳトランジスタ７０３のソ−ス電極はｅｘｔ．Ｖｃｃに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノ−ドＮ３に接続され、ゲ−ト電極は差動増幅器７０１の出力ノ−ドに接続されている。
【００６８】
ＡＮＤゲ−ト５０１にはクロック生成回路１０５から出力されたクロック信号ＣＬＫ１とアドレスバッファ１０７から出力された内部バンクアドレス信号（ｉｎｔ．ＢＡまたはｉｎｔ．ＢＡ）とが入力され、その出力ノ−ドは差動増幅回路７０１内のＮＭＯＳトランジスタ１０００のゲート電極に接続されている。
【００６９】
ＮＭＯＳトランジスタ１００１のゲート電極には予め設定された基準電圧ルＶｒｅｆが入力されている。差動増幅回路７０１の出力ノードはＰＭＯＳトランジスタ７０３のゲート電極に接続され、Ｌレベルの電圧が印加されると、ＰＭＯＳトランジスタ７０３のソース電極に与えられる外部電源電圧ｅｘｔ．Ｖｃｃをもとに内部降圧された内部電源電圧ｉｎｔ．Ｖｃｃが、ＰＭＯＳトランジスタ７０３のドレイン電極からｉｎｔ．Ｖｃｃ出力ノ−ドＮ３に供給される。この内部電源電圧ｉｎｔ．Ｖｃｃは差動増幅回路７０１内のＮＭＯＳトランジスタ１００２にフィ−ドバックされ、基準電圧Ｖｒｅｆと同電位になろうとする。ＮＭＯＳトランジスタ１０００は、ＡＮＤゲート５０１に入力されるクロック信号ＣＬＫ１と内部バンクアドレス信号とがともにＨレベルのときオンする。したがって、ＶＤＣ回路６０９（，６１１）は、ＮＭＯＳトランジスタ１０００がオンしたとき活性化され動作する。
【００７０】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｌレベルのｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１とによりＶＤＣ回路６０９が動作し、バンクＢ１に内部電源電圧ｉｎｔ．Ｖｃｃが供給される。
【００７１】
また、バンクＢ２が活性化されるときは、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｈレベルのｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１によりＶＤＣ回路６０９が動作し、バンクＢ２に内部電源電圧ｉｎｔ．Ｖｃｃが供給される。
【００７２】
以上のように、バンクごとにＶＤＣ回路を有しているので、バンクから他のバンクへの切換わりがＶＤＣ回路の応答時間より短くなっても、動作するバンク数によらず安定した内部電源電圧を、ロウアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００７３】
（６）  実施の形態６
図９は、本発明の実施の形態５の半導体記憶装置８００の構成を示すブロック図である。実施の形態４の半導体記憶装置４００は、ｅｘｔ．ＲＡＳ（ｉｎｔ．／ＲＡＳ）にＶＤＣポンプの動作を同期させていたが、本実施の形態はｅｘｔ．ＣＡＳ（（ｉｎｔ．／ＣＡＳ）に同期させてＶＤＣ回路が動作する。
【００７４】
図９を参照して、半導体記憶装置８００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換するＣＡＳバッファ３０３と、ｉｎｔ．ＣＡＳに同期したクロック信号ＣＬＫ２を生成するクロック生成回路３０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、内部電源電圧ｉｎｔ．Ｖｃｃを生成するＶＤＣ回路６０９，６１１とを含む。
【００７５】
ＣＡＳバッファ回路３０３の出力ノードはクロック生成回路３０５の入力ノードに接続され、クロック生成回路３０５の出力ノードはＶＤＣ回路６０９，６１１に接続されている。アドレスバッファ１０７の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ１とＶＤＣ回路６０９とに、ｉｎｔ．／ＢＡが出力される出力ノードはメモリセルアレイ１１３内のバンクＢ２とＶＤＣ回路６１１とに接続されている。ＶＤＣ回路６０９，６１１の各々のｉｎｔ．Ｖｃｃを出力するためのｉｎｔ．Ｖｃｃ出力ノードＮ３は、共にバンクＢ１，Ｂ２に接続されている。
【００７６】
ＶＤＣ回路６０９，６１１は図８に示したものと同様であるので、説明を省略する。
バンクが複数ある場合には、アドレスバッファ１０７の出力ノードの各々は、それが出力する内部バンクアドレスに対応するバンクに接続されている。
【００７７】
図９において、ＣＡＳバッファ回路３０３で、外部から入力されたｅｘｔ．／ＣＡＳがｉｎｔ．／ＣＡＳに変換され、クロック生成回路３０５に出力される。クロック生成回路３０５で、ＣＡＳバッファ回路３０３から入力されたｉｎｔ．／ＣＡＳをもとに、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ２が生成される。このクロック信号ＣＬＫ２はＶｐｐポンプ６０９，６１１に入力される。
【００７８】
一方、バンクを活性化するためのｅｘｔ．ＢＡが入力されると、アドレスバッファ１０７は、ｉｎｔ．ＢＡをＶＤＣ回路６０９に、ｉｎｔ．／ＢＡをＶＤＣ回路６１１に出力する。これらｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡに応答してＶＤＣ回路６０９，６１１が動作する。
【００７９】
すなわち、バンクＢ１が活性化されるときは、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｌレベルのｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２によりＶＤＣ回路６０９が動作し、バンクＢ１に内部電源電圧ｉｎｔ．Ｖｃｃが供給される。
【００８０】
また、バンクＢ２が活性化されるときは、ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７に入力される。アドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｈレベルのｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２によりＶＤＣ回路６１１が動作し、バンクＢ２に内部電源電圧ｉｎｔ．Ｖｃｃが供給される。
【００８１】
以上のように、バンクごとにＶＤＣ回路を有しているので、バンクから他のバンクへの切換がＶＤＣ回路の応答時間より短くなっても、動作するバンク数によらず安定した内部電源電圧を、コラムアドレス信号の入力に基づいて、バンクに供給することが可能な内部電圧供給回路を提供することができる。
【００８２】
（７）  実施の形態７
図１０は、本発明の実施の形態７の半導体記憶装置１０００の構成を示すブロック図である。図１０を参照して、半導体記憶装置１０００は、ＲＡＳバッファ１０３と、アドレスバッファ１０７と、複数のバンクに分割されたメモリセルアレイ１１３と、メモリセルアレイ１１３内のバンクにｉｎｔ．Ｖｃｃを供給するＶＤＣ回路１００１と、ＶＤＣ回路１００１を活性化するための活性化信号を発生する活性化信号発生回路１００３と、を備える。
【００８３】
以下、簡単のために、メモリセルアレイ１１３が、２つのバンクＢ１，Ｂ２に分割されている場合について説明する。バンクＢ１は、ｉｎｔ．ＢＡがＬレベルのとき活性化され、バンクＢ２は、ｉｎｔ．ＢＡがＨレベルのとき活性化されるものとする。
【００８４】
メモリセルアレイ１１３はアドレスバッファ１０７とＶＤＣ回路１００１の内部電源電圧出力ノード（以下、ｉｎｔ．Ｖｃｃノードと称す）Ｎ３とに接続されている。活性化信号発生回路１００３はアドレスバッファ１０７とＲＡＳバッファ回路１０３とに接続されている。ＶＤＣ回路１００１は活性化信号発生回路１００３に接続されている。
【００８５】
活性化信号発生回路１００３には、外部からクロック信号ＣＬＫ３と活性化されていないバンクをプリチャージするためのプリチャージ信号／ＰＲＥとが入力され、ＲＡＳバッファ回路１０３からｉｎｔ．／ＲＡＳが入力されている。これらの信号に基いて、活性化信号発生回路１００３は、ＶＤＣ回路１００１を活性化するための活性化信号／ＡＣＴ１，／ＡＣＴ２を出力する。
【００８６】
図１１，１２は、図１０の半導体記憶装置１０００内の活性化信号発生回路１００３が発生する活性化信号を示すタイミングチャートである。
【００８７】
図１１は、バンクＢ１，Ｂ２が別々に活性化される場合のタイミングチャートである。一方、図１２は、バンクＢ１，Ｂ２が同時に活性化される場合のタイミングチャートである。まず、図１１を参照して、活性化信号発生回路１００３の動作を説明する。
【００８８】
時刻ｔ0 のクロック信号ＣＬＫ３の立上がりエッジで、ＲＡＳバッファ回路１０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡが活性化信号発生回路１００３に取込まれると、活性化信号／ＡＣＴ１がＬレベルとなる。一方、活性化信号／ＡＣＴ２はＨレベルのまま一定である。
【００８９】
時刻ｔ1 のクロック信号ＣＬＫ３の立上がりエッジで、ＲＡＳバッファ回路１０３からのＬレベルのｉｎｔ．／ＲＡＳ、アドレスバッファ１０７からのＨレベルのｉｎｔ．ＢＡ、および外部からバンクをプリチャージするためのプリチャージ信号／ＰＲＥが活性化信号発生回路１０３に取込まれると、バンクＢ１が非活性化され、また、活性化信号／ＡＣＴ１がＨレベルとなり、バンクＢ１へのアクセスが終了し、プリチャージが行なわれる。
【００９０】
さらに、時刻ｔ2 のクロック信号ＣＬＫ３の立上がりエッジでＲＡＳバッファ回路１０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７からのＨレベルのｉｎｔ．ＢＡ（すなわちＬレベルのｉｎｔ．／ＢＡ）が活性化信号発生回路１００３に取込まれると、活性化信号／ＡＣＴ２がＬレベルとなる。一方、活性化信号／ＡＣＴ１はＨレベルのまま一定である。
【００９１】
時刻ｔ4 のクロック信号ＣＬＫ３の立上がりエッジで、ＲＡＳバッファ回路１０３からＬレベルのｉｎｔ．／ＲＡＳ、アドレスバッファ１０７がＬレベルのｉｎｔ．ＢＡ、および外部からプリチャージ信号／ＰＲＥが活性化信号発生回路１００３に取込まれると、バンクＢ２が非活性化され、活性化信号／ＡＣＴ２がＨレベルとなり、バンクＢ２へのアクセスが終了し、プリチャージが行なわれる。
【００９２】
次に、図１２を参照して、活性化信号発生回路１００３の動作を説明する。
時刻ｔ0 のクロック信号ＣＬＫ３の立下がりエッジで、ＲＡＳバッファ回路１０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７からＬレベルのｉｎｔ．ＢＡが活性化信号発生回路１００３に取込まれると、バンクＢ１が活性化され、活性化信号／ＡＣＴ１がＬレベルとなる。
【００９３】
続いて、時刻ｔ1 のクロック信号ＣＬＫ３の立下がりエッジでＲＡＳバッファ回路１０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７からＨレベルのｉｎｔ．ＢＡが活性化信号発生回路１００３に取込まれると、バンクＢ２が活性化され、活性化信号／ＡＣＴ２がＬレベルとなる。
【００９４】
バンクＢ１，Ｂ２が同時に活性化される場合、メモリセルにアクセスするために動作する回路が、１つのバンクのみにおいてアクセスする場合に比べて多くなる。そこで、上記活性化信号／ＡＣＴ１，／ＡＣＴ２により動作する以下に示すようなＶＤＣ回路を設ける。
【００９５】
図１３は、図１０のＶＤＣ回路１００１の一例であるＶＤＣ回路１３００を示す回路図である。図１３を参照して、ＶＤＣ回路１３００は、活性化信号／ＡＣＴ１により活性化されｉｎｔ．Ｖｃｃを出力する内部電源電圧出力回路１３０１と、活性化信号／ＡＣＴ２により活性化されｉｎｔ．Ｖｃｃを出力する内部電源電圧出力回路１３０３とを備える。内部電源電圧出力回路１３０１と内部電源電圧出力回路１３０３とは回路構成は全く同一である。
【００９６】
内部電源電圧出力回路１３０１は、差動増幅器１３０５と、ＰＭＯＳトランジスタ１３０７，１３０９と、インバータ１３１１とを備える。
【００９７】
差動増幅器１３０５は、さらに、ＰＭＯＳトランジスタ１３１３，１３１４と、ＮＭＯＳトランジスタ１３１５〜１３１７とを備える。
【００９８】
差動増幅器の反転入力端子には基準電圧Ｖｒｅｆが与えられ、非反転端子にはｉｎｔ．Ｖｃｃ出力ノードＮ３の電圧がフィードバックされ、出力端子はＰＭＯＳトランジスタ１３０７のゲート電極とＰＭＯＳトランジスタ１３０９のドレイン電極とに接続されている。ＰＭＯＳトランジスタ１３０７のソース電極はｅｘｔ．Ｖｃｃに接続され、ドレイン電極は内部電源電圧出力ノードＮ１に接続されている。
【００９９】
ＰＭＯＳトランジスタ１３１３のソース電極はｅｘｔ．Ｖｃｃに接続され、ゲート電極はＰＭＯＳトランジスタ１３１４のゲート電極とドレイン電極とに接続され、ドレイン電極は出力端子に接続されている。ＰＭＯＳトランジスタ１３１４のソース電極はｅｘｔ．Ｖｃｃに接続されている。ＮＭＯＳトランジスタ１３１５のゲート電極には基準電圧Ｖｒｅｆが入力され、ソース電極はＮＭＯＳトランジスタ１３１７のドレイン電極に接続されている。ＮＭＯＳトランジスタ１３１６のゲート電極は内部電源電圧出力ノードＮ１に接続され、ソース電極はＮＭＯＳトランジスタ１３１７のドレイン電極に接続されている。ＮＭＯＳトランジスタ１３１７のドレイン電極は接地され、ゲート電極にはインバータを介して活性化信号／ＡＣＴ１が入力される。
【０１００】
内部電源電圧出力回路１３０１の出力ノードと内部電源電圧出力回路１３０３の出力ノードとはｉｎｔ．Ｖｃｃ出力ノードＮ３で接続され、ｉｎｔ．Ｖｃｃ出力ノードＮ３は、メモリセルアレイ１１３に接続されている。
【０１０１】
バンクＢ１が活性化されていないとき、活性化信号／ＡＣＴ１はＨレベルで、差動増幅器１３０５内のＮＭＯＳトランジスタ１３１７はオンしているので、差動増幅器１３０５は動作せず、また、ＰＭＯＳトランジスタ１３０９がオンしているので、ＰＭＯＳトランジスタ１３０７のゲート電極にＰＭＯＳトランジスタ１３０９を介してｅｘｔ．Ｖｃｃが与えられ、ＰＭＯＳトランジスタ１３０７はオフしているため、ｉｎｔ．Ｖｃｃ出力ノードＮ３にｉｎｔ．Ｖｃｃが出されない。
【０１０２】
バンクＢ１が活性化されるとき、活性化信号／ＡＣＴ１がＬレベルになると、差動増幅器１３０５内のＮＭＯＳトランジスタ１３１７がオンして差動増幅器１３０５が動作する。また、ＰＭＯＳトランジスタ１３０９がオフして、ＰＭＯＳトランジスタ１３０７のゲート電極にはｅｘｔ．Ｖｃｃが与えられず、差動増幅器１３０５の出力端子の電圧が与えられ、この電圧によりＰＭＯＳトランジスタ１３０７が制御され、ｅｘｔ．Ｖｃｃをもとにｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノードＮ３に出力される。
【０１０３】
内部電源電圧出力回路１３０３についても上記内部電源電圧出力回路１３０１と同様に、バンクＢ２が活性化されていないとき、活性化信号／ＡＣＴ２はＨレベルで、ＮＭＯＳトランジスタ１３１７がオフし、ＰＭＯＳトランジスタ１３０９がオンして、ｉｎｔ．Ｖｃｃ出力ノードＮ３にｉｎｔ．Ｖｃｃが出力されず、バンクＢ２が活性化されるとき、活性化信号／ＡＣＴ２がＬレベルとなり、ｅｘｔ．Ｖｃｃをもとにｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノードＮ３に出力される。
【０１０４】
したがって、本発明の実施の形態７の半導体記憶装置１３００は、ＶＤＣ回路がバンクごとに内部電源電圧出力回路を有するので、あるバンクから他のバンクへの切換わりが内部電源電圧出力回路の応答時間より短くなっても、安定して内部電源電圧をバンクに供給することが可能である。
【０１０５】
また、複数のバンクが同時に活性化される場合には、各バンクに対応する内部電源電圧出力回路が各々動作するので、ＶＤＣ回路の内部電源電圧供給能力が向上し、安定した内部電源電圧を供給することが可能である。
【０１０６】
（８）  実施の形態８
本発明の実施の形態８の半導体記憶装置は、図１０の実施の形態７の半導体記憶装置１０００において、ＶＤＣ回路１００１を、以下に示す図１４のＶＤＣ回路１４００に置換えたものである。
【０１０７】
この実施例においても、簡単のために、メモリセルアレイ１１３が２つのバンクＢ１，Ｂ２に分割されている場合について説明する。
【０１０８】
図１４は、本発明の実施の形態８の半導体記憶装置に含まれているＶＤＣ回路１４００を示す回路図である。図１４を参照して、ＶＤＣ回路１４００は、カレントミラー型の差動増幅器１３０５と、ＮＯＲ回路１４０６と、ｉｎｔ．Ｖｃｃ出力ノードＮ３に電圧を出力する電圧出力回路１４１５，１４１６とを備える。
【０１０９】
差動増幅器１３０５は、さらに、ＰＭＯＳトランジスタ１４１３，１４１４と、ＮＭＯＳトランジスタ１３１５〜１３１７とを備える。
【０１１０】
電圧出力回路１４１５は、さらに、ＰＭＯＳトランジスタ１４０７，１４０８を備え、電圧出力回路１４１６は、さらに、ＰＭＯＳトランジスタ１４０９，１４１０を備える。
【０１１１】
電圧発生回路１４１５はバンクＢ１に供給するためのｉｎｔ．Ｖｃｃを出力するための回路であり、電圧発生回路１４１６はバンクＢ２に供給するためのｉｎｔ．Ｖｃｃを出力するための回路である。
【０１１２】
差動増幅器１３０５において、ＰＭＯＳトランジスタ１３１３のソース電極はｅｘｔ．Ｖｃｃに接続され、ドレイン電極は出力端子に接続され、ゲート電極はＰＭＯＳトランジスタ１３１４ゲート電極とドレイン電極とに接続されている。ＰＭＯＳトランジスタ１３１４のソース電極はｅｘｔ．Ｖｃｃに接続されている。ＮＭＯＳトランジスタ１３１５のドレイン電極は出力端子に接続され、ゲート電極には基準電圧Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタ１３１６のドレイン電極はＮＭＯＳトランジスタ１３１７のドレイン電極に接続され、ソース電極はＮＭＯＳトランジスタ１３１７のドレイン電極に接続され、ゲート電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続されている。ＮＭＯＳトランジスタ１３１７のソース電極は接地され、ゲート電極はＮＯＲ回路１４０６の出力ノードに接続されている。ＮＯＲ回路１４０６の一方の入力ノードには活性化信号／ＡＣＴ１が、他方の入力ノードには活性化／ＡＣＴ２が入力されている。
【０１１３】
電圧出力回路１４１５において、ＰＭＯＳトランジスタ１４０７のソース電極はｅｘｔ．Ｖｃｃに接続され、ドレイン電極はＰＭＯＳトランジスタ１４０８のソース電極に接続され、ゲート電極に活性化信号／ＡＣＴ１が入力される。ＰＭＯＳトランジスタ１４０８のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極は差動増幅器１３０５の出力端子に接続されている。
【０１１４】
電圧出力回路１４１６において、ＰＭＯＳトランジスタ１４０９のソース電極はｅｘｔ．Ｖｃｃに接続され、ドレイン電極はＰＭＯＳトランジスタ１４１０のソース電極に接続され、ゲート電極には活性化信号／ＡＣＴ２が入力される。ＰＭＯＳトランジスタ１４１０のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極き差動増幅器１３０５の出力端子に接続されている。
【０１１５】
バンクＢ１，Ｂ２がともに活性化されていないとき、活性化信号／ＡＣＴ１，ＡＣＴ２はともにＨレベルであるので、ＮＯＲ回路１４０６の出力はＬレベルであり、差動増幅器１３０５内のＮＭＯＳトランジスタ１３１７がオフ状態であるので、差動増幅器１３０５は動作しない。また、ＰＭＯＳトランジスタ１４０７，１４０９もオフ状態であるので、ｉｎｔ．Ｖｃｃ出力ノードＮ３にはｉｎｔ．Ｖｃｃが出力されない。
【０１１６】
いずれか一方のバンク、たとえば、バンクＢ１のみが活性化されるとき、活性化信号／ＡＣＴ１はＬレベル、／ＡＣＴ２はＨレベルとなるので、ＮＯＲ回路１４０６の出力はＬレベルとなり、ＮＭＯＳトランジスタ１３１７がオンして差動増幅器１３０５が動作する。また、ＰＭＯＳトランジスタ１４０７がオンするので、差動増幅器１３０５の出力により制御されたＰＭＯＳトランジスタ１４０８を介して、ｅｘｔ．Ｖｃｃをもとに、バンクＢ１に供給されるためのｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノードＮ３に発生される。
【０１１７】
バンクＢ２のみが活性化されるときは、活性化信号／ＡＣＴ２がＬレベル、活性化信号／ＡＣＴ１がＨレベルとなり、ＮＭＯＳトランジスタ１３１７とＰＭＯＳトランジスタ１４０９とがオンして、ｅｘｔ．Ｖｃｃをもとに、差動増幅器１３０５の出力により制御されたＰＭＯＳトランジスタ１４１０を介して、バンクＢ２に供給されるためのｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノードに発生される。
【０１１８】
さらに、バンクＢ１，Ｂ２の両方が活性化されるときは、活性化信号／ＡＣＴ１，／ＡＣＴ２とがともにＬレベルとなり、ＮＭＯＳトランジスタ１３１７と２つＰＭＯＳトランジスタ１４０７，１４０９とがオンし、差動増幅器１３０５の出力により制御されたＰＭＯＳトランジスタ１４０８，１４１０を介して、ｉｎｔ．Ｖｃｃ出力ノードＮ３にバンクＢ１，Ｂ２に供給するためのｉｎｔ．Ｖｃｃが発生される。
【０１１９】
よって、両方のバンクが活性化されるとき、バンク１つのみが活性化されるときと比較してｉｎｔ．Ｖｃｃの供給能力が向上するので、両方のバンクに安定したｉｎｔ．Ｖｃｃを供給することができる。
【０１２０】
以上のように、本発明の実施の形態８の半導体記憶装置は、活性化されるバンクに応じてｉｎｔ．Ｖｃｃの供給能力が変化するので、常に安定したｉｎｔ．Ｖｃｃを供給することが可能である。
【０１２１】
メモリセルアレイが複数のバンクに分割されている場合は、バンクＢ１，Ｂ２に対応して設けられた電圧発生回路１４１５，１４１６と同様な、活性化信号と差動増幅器１３０５の出力とにより動作する電圧発生回路を内部電圧出力ノードＮ３に接続していればよい。
【０１２２】
図１５は図１４のＶＤＣ回路１４００の改良例であるＶＤＣ回路１５００を示す回路図である。
【０１２３】
図１５を参照して、ＶＤＣ回路１５００は、図１４のＶＤＣ回路１４００のＮＯＲ回路１４０６とＮＭＯＳトランジスタ１３１７とを、ＮＭＯＳトランジスタ１５０１，１５０２とインバータ１５０３，１５０４とに置換えたものである。
【０１２４】
ＮＭＯＳトランジスタ１５０１，１５０２のドレイン電極はＮＭＯＳトランジスタ１３１５のソース電極に接続され、ソース電極は接地電圧が与えられている。インバータ１５０３には活性化信号／ＡＣＴ１が入力され、インバータ１５０３の出力はＮＭＯＳトランジスタ１５０１のゲート電極に与えられる。インバータ１５０４には活性化信号／ＡＣＴ２が入力され、インバータ１５０４の出力はＮＭＯＳトランジスタ１５０２のゲート電極に与えられる。
【０１２５】
たとえば、バンクＢ１が活性化されるときは、活性化信号／ＡＣＴ１がＬレベルとなり、ＮＭＯＳトランジスタ１５０１がオンして、差動増幅器１３０５はＮＭＯＳトランジスタ１５０１により決定される所定の電圧利得となる。
【０１２６】
バンクＢ２が活性化されるときは、活性化信号／ＡＣＴ２がＬレベルとなり、ＮＭＯＳトランジスタ１５０２がオンして差動増幅器１３０５はＮＭＯＳトランジスタ１５０２により決定される所定の電圧利得となる。
【０１２７】
バンクＢ１，Ｂ２の両方が活性化されるときは、活性化信号／ＡＣＴ１，／ＡＣＴ２がともにＬレベルとなってＮＭＯＳトランジスタ１５０１，１５０２がオンするので、差動増幅器１３０５は、ＮＭＯＳトランジスタ１５０１，１５０２により決定される所定の電圧利得となる。しかも、このときの電圧利得は、１つのバンクのみが活性化されるときと比較して、より大きな電圧利得となる。
【０１２８】
以上のように、本発明の実施の形態８の半導体記憶装置にＶＤＣ回路１５００を用いれば、ＶＤＣ回路１４００を用いた場合の効果に加えて、活性化されるバンクに対応して差動増幅器の電圧利得を変えることができるので、活性化されるバンクに応じてｉｎｔ．Ｖｃｃの供給能力の変化を調整することが可能となる。
【０１２９】
（９）  実施の形態９
次に、メモリセルアレイ内の複数のバンクをまとめていくつかのグループを作り、それらのグループに対応してＶＤＣ回路がｉｎｔ．Ｖｃｃを供給するようにした例を以下に示す。ここでは、一例として、メモリセルアレイを４つのバンクに分割した場合について説明する。
【０１３０】
図１６は、本発明の実施の形態９の半導体記憶装置の主要部分１６００の構成を示すブロック図である。実施の形態９の半導体記憶装置は、実施の形態７の図１０の半導体記憶装置１０００と同様に、ＲＡＳバッファ１０３とアドレスバッファ１０７と活性化信号発生回路１００３とを備え（図示せず）、活性化信号／ＡＣＴ１〜／ＡＣＴ４は、活性化信号発生回路１００３により出力される。
【０１３１】
図１６を参照して、半導体記憶装置の主要部分１６００は、４つのバンクＢ１〜Ｂ４に分割されたメモリセルアレイ１１３と、メモリセルアレイ１１３にｉｎｔ．Ｖｃｃを供給するＶＤＣ回路１６１０と、ＡＮＤ回路１６０５，１６０７とを備える。
【０１３２】
ＶＤＣ回路１６１０は、さらに、内部電源電圧出力回路１６０１，１６０３を備える。この内部電源電圧出力回路１６０１，１６０３を備えるＶＤＣ回路１６１０は、実施の形態７の図１３の内部電圧出力回路１３０１，１３０３を備えるＶＤＣ回路１３００と同様の回路である。
【０１３３】
バンクＢ１，Ｂ２をグループＧ１、バンクＢ３，Ｂ４をグループＧ２とする。
ＡＮＤ回路１６０５の一方の入力ノードには、バンクＢ１が活性化されるときにＬレベルとなる活性化信号／ＡＣＴ１が入力され、他方の入力ノードには、バンクＢ２が活性化されるときにＬレベルとなる活性化信号／ＡＣＴ２が入力される。ＡＮＤ回路１６０７の一方の入力ノードには、バンクＢ３が活性化されるときにＬレベルとなる活性化信号／ＡＣＴ３が入力され、他方の入力ノードには、バンクＢ４が活性化されるときにＬレベルとなる活性化信号／ＡＣＴ４が入力される。
【０１３４】
グループＧ１内のバンクＢ１，Ｂ２の少なくとも一方が活性化されるとき、ＡＮＤ回路１６０５から出力される制御信号／ＡＣＴＧ１はＬレベルとなる。内部電源電圧出力回路１６０１は、この制御信号／ＡＣＴＧ１が図１３の内部電源電圧出力回路１３０１に活性化信号／ＡＣＴ１の代わりに入力された回路と全く同様であるので、制御信号／ＡＣＴＧ１がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バンクＢ１，Ｂ２に供給される。なお、そのときバンクＢ３，Ｂ４はプリチャージされる。
【０１３５】
また、グループＧ２内のバンクＢ３，Ｂ４の少なくとも一方が活性化されるとき、ＡＮＤ回路１６０７から出力される制御信号／ＡＣＴＧ２はＬレベルとなる。内部電源電圧出力回路１６０３は、この制御信号／ＡＣＴＧ２が図１３の内部電源電圧出力回路１３０１に活性化信号／ＡＣＴ１の代わりに入力された回路と全く同様であるので、制御信号／ＡＣＴＧ２がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バンクＢ３，Ｂ４に供給される。なお、そのときバンクＢ１，Ｂ２はプリチャージされる。
【０１３６】
したがって、本発明の実施の形態９の半導体記憶装置は、複数のバンクがいくつかのグループに分割され、グループごとに内部電圧出力回路が設けられているので、、あるグループ内のバンクから他のグループ内のバンクへの切換わりが内部電源電圧出力回路の応答時間より短くなっても、安定した内部電源電圧を供給することが可能である。
【０１３７】
また、メモリセルアレイ内のバンク分割数が多い場合に、アクセスされるバンクが換わっても、同一グループ内であれば、内部電源電圧出力回路を切換える必要がないので、安定した内部電源電圧を供給することが可能である。
【０１３８】
（１０）  実施の形態１０
図１７は、本発明の実施の形態１０の半導体記憶装置の主要部分１７００の構成を示すブロック図である。ここでは、メモリセルアレイが８つのバンクＢ１〜Ｂ８に分割された場合について説明する。
【０１３９】
図１７を参照して、実施の形態１０の半導体記憶装置の主要部分１７００は、８つのバンクＢ１〜Ｂ８に分割されメモリセルアレイ１１３と、ＶＤＣ回路１７０１，１７０３と、ＡＮＤ回路１６０５〜１６０８とを備える。
【０１４０】
ＶＤＣ回路１７０１，１７０３は、実施の形態８の図１４のＶＤＣ回路１４００または図１５のＶＤＣ回路１５００と同一の回路である。
【０１４１】
バンクＢ１〜Ｂ４をグループＧ１、バンクＢ５〜Ｂ８をグループＧ２とする。
活性化信号／ＡＣＴ１〜／ＡＣＴ８は、それぞれ、バンクＢ１〜Ｂ８が活性化されるときＬレベルとなる。
【０１４２】
ＡＮＤ回路１６０５の一方の入力ノードには活性化信号／ＡＣＴ１が入力され、他方の入力ノードには活性化信号／ＡＣＴ２が入力され、その出力ノードはＶＤＣ回路１７０１の一方の入力ノードに接続されている。ＡＮＤ回路１６０６の一方の入力ノードには活性化信号／ＡＣＴ３が入力され、他方の入力ノードには活性化信号／ＡＣＴ４が入力され、その出力ノードはＶＤＣ回路１７０１の他方の入力ノードに接続されている。
【０１４３】
ＡＮＤ回路１６０７の一方の入力ノードには活性化信号／ＡＣＴ５が入力され、他方の入力ノードには活性化信号／ＡＣＴ６が入力され、その出力ノードはＶＤＣ回路１７０３の一方の入力ノードに接続されている。ＡＮＤ回路１６０８の一方の入力ノードには活性化信号／ＡＣＴ７が入力され、他方の入力ノードには活性化信号／ＡＣＴ８が入力され、その出力ノードがＶＤＣ回路１７０３の他方の入力ノードに接続されている。
【０１４４】
ＶＤＣ回路１７０１の出力ノードとＶＤＣ回路１７０３の出力ノードとはｉｎｔ．Ｖｃｃ出力ノードＮ３で接続され、メモリセルアレイ１１３に接続されている。
【０１４５】
バンクＢ１，Ｂ２の少なくとも一方が活性化されるとき、ＡＮＤ回路１６０５から出力される制御信号／ＡＣＴＧ１１はＬレベルとなる。また、バンクＢ３，Ｂ４の少なくとも一方が活性化されるとき、ＡＮＤ回路１６０６から出力される制御信号／ＡＣＴＧ１２はＬレベルとなる。
【０１４６】
ＶＤＣ回路１７０１は、この制御信号／ＡＣＴＧ１１，／ＡＣＴＧ１２が、実施の形態８の図１４のＶＤＣ回路１４００に活性化信号／ＡＣＴ１，ＡＣＴ２の代わりに入力された回路と全く同様であるので、制御信号／ＡＣＴＧ１１，／ＡＣＴＧ１２のうちの少なくとも一方がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バンクＢ１〜Ｂ４のうち活性化されているバンクに供給される。そのときその他のバンクはプリチャージされる。また、制御信号／ＡＣＴＧ１１と制御信号／ＡＣＴＧ１２とがともにＬレベルのとき（すなわちバンクＢ１，Ｂ２の少なくとも一方と、バンクＢ３，Ｂ４の少なくとも一方とが活性化されるとき）は、実施の形態８で述べたのと全く同様にしてｉｎｔ．Ｖｃｃの供給能力が向上する。
【０１４７】
グループＧ２についても上記グループＧ１の場合と同様であり、バンクＢ５，Ｂ６の少なくとも一方が活性化されるときＡＮＤ回路１６０７から出力される制御信号／ＡＣＴＧ２１はＬレベルとなり、バンクＢ７，Ｂ８の少なくとも一方が活性化されるとき、ＡＮＤ回路１６０８から出力される制御信号／ＡＣＴＧ２２はＬレベルとなる。
【０１４８】
ＶＤＣ回路１７０３は、この制御信号／ＡＣＴＧ２１，／ＡＣＴＧ２２が、実施の形態８の図１４のＶＤＣ回路１４００に活性化信号／ＡＣＴ１，／ＡＣＴ２の代わりに入力された回路と全く同様であるので、制御信号／ＡＣＴＧ２１，／ＡＣＴＧ２２のうち少なくとも一方がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バンクＢ５〜Ｂ８のうち活性化されているバンクに供給される。そのとき、その他のバンクはプリチャージされる。
【０１４９】
また、制御信号／ＡＣＴＧ２１と制御信号／ＡＣＴＧ２２とがともにＬレベルのとき（すなわち、バンクＢ５，Ｂ６少なくとも一方と、バンクＢ７，Ｂ８の少なくとも一方とが活性化されるとき）は、実施の形態８で述べたのと全く同様にｉｎｔ．Ｖｃｃの供給能力が向上する。
【０１５０】
以上のように、本発明の実施の形態１０の半導体記憶装置は、あるグループ内のバンクから他のグループ内のバンクへの切換わりがＶＤＣ回路の応答時間より短くなっても、安定した内部電源電圧を供給することが可能である。また、メモリセルアレイ内のバンク分割数が多い場合に、アクセスされるバンクが換わっても、同一グループ内であれば、ＶＤＣ回路を切換える必要がないので、安定した内部電源電圧を供給することが可能である。
【０１５１】
さらに、実施の形態８の半導体記憶装置の場合と同様に、活性化されるバンク数に応じてＶＤＣ回路の内部電源電圧供給能力を向上させることが可能である。
【０１５２】
ここで、ＶＤＣ回路１７０１，１７０３は、図１５のＶＤＣ回路１５００と同様の回路を用いることもできる。
【０１５３】
（１１）  実施の形態１１
活性化されるバンク数に対応してＶＤＣ回路のｉｎｔ．Ｖｃｃ供給能力が変化するようにした例を次に示す。
【０１５４】
図１８は、本発明の実施の形態１１の半導体記憶装置１８００の構成を示すブロック図である。
【０１５５】
図１８を参照して、半導体記憶装置１８００は、４つのバンクＢ１〜Ｂ２に分割されたメモリセルアレイ１１３と、アドレスバッファ１０７と、活性化信号発生回路１０３と、活性化されるバンクの数をカウントするカウント回路１８０３と、ＶＤＣ回路１８０１とを備える。
【０１５６】
メモリセルアレイ１１３は、アドレスバッファ１０７と、ＶＤＣ回路１８０１のｉｎｔ．Ｖｃｃ出力ノードＮ３とに接続されている。活性化信号発生回路１０３はアドレスバッファ１０７に接続されている。カウント回路１８０３は活性化信号発生回路１０３の出力ノードに接続されている。ＶＤＣ回路１８０１はカウント回路１８０３の出力ノードに接続されている。
【０１５７】
ここで、一例として、バンクＢ１，Ｂ３が活性化される場合について説明する。
実施の形態７の図１０で説明したように、ｉｎｔ．／ＲＡＳ，クロック信号ＣＬＫ３，およびアドレスバッファ１０７からのｉｎｔ．ＢＡとに応答して、活性化信号発生回路１０３で、活性化されるバンクＢ１，Ｂ３に対応するＬレベルの活性化信号／ＡＣＴ１，／ＡＣＴ３と、Ｈレベルの活性化信号／ＡＣＴ２，／ＡＣＴ４とが出力される。
【０１５８】
カウント回路１８０３で、入力されたＬレベルの活性化信号／ＡＣＴ１，／ＡＣＴ３により、活性化されるバンク数が２とカウントされる。カウント回路１８０３は、バンク数２に対応させて、Ｌレベルに立下げられた制御信号／ＣＮＴ１，／ＣＮＴ２をＶＤＣ回路１８０１に出力する活性化されるバンク数が１つである場合は制御信号／ＣＮＴ１のみがＬレベルに立下げられ、３つの場合は制御信号／ＣＮＴ１〜／ＣＮＴ３がＬレベルに立下げられ、４つであれば、すべての制御信号／ＣＮＴ１〜／ＣＮＴ４がＬレベルに立下げられる。
【０１５９】
ＶＤＣ回路１８０１は、制御信号／ＣＮＴ１，／ＣＮＴ２により、２つのバンクに十分なｉｎｔ．Ｖｃｃを供給できるようにｉｎｔ．Ｖｃｃの供給能力が向上する。
【０１６０】
図１９は、図１８のＶＤＣ回路１８０１の一例であるＶＤＣ回路１９００を示す回路図である。
【０１６１】
図１９を参照して、ＶＤＣ回路１９００は、差動増幅器１３０５と、ＮＯＲ回路１９０１と、ｅｘｔ．Ｖｃｃに基づいてｉｎｔ．Ｖｃｃ出力ノードＮ３に電圧を発生し供給する電圧発生回路１９２１〜１９２４とを備える。
【０１６２】
差動増幅器１３０５は、図１３などに示した差動増幅器１３０５と同一のものであり、差動増幅器１３０５内のＮＭＯＳトランジスタ１３１７のゲート電極にはＮＯＲ回路１９０１の出力ノードが接続されている。
【０１６３】
電圧発生回路１９２１はＰＭＯＳトランジスタ１９０３，１９０４を、電圧発生回路１９２２はＰＭＯＳトランジスタ１９０５，１９０６を、電圧発生回路１９２３はＰＭＯＳトランジスタ１９０７，１９０８を、電圧発生回路１９２４はＰＭＯＳトランジスタ１９０９，１９１０を備える。
【０１６４】
電圧発生回路１９２１において、ＰＭＯＳトランジスタ１９０３のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ１９０３のソース電極に接続され、ゲート電極には制御信号／ＣＮＴ１が入力されている。ＰＭＯＳトランジスタ１９０４のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極は差動増幅器１３０５の出力ノードに接続されている。
【０１６５】
電圧発生回路１９２２において、ＰＭＯＳトランジスタ１９０５のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ１９０５のソース電極に接続され、ゲート電極には制御信号／ＣＮＴ２が入力されている。ＰＭＯＳトランジスタ１９０６のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極は差動増幅器１３０５の出力ノードに接続されている。
【０１６６】
電圧発生回路１９２３において、ＰＭＯＳトランジスタ１９０７のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ１９０７のソース電極に接続され、ゲート電極には制御信号／ＣＮＴ３が入力されている。ＰＭＯＳトランジスタ１９０８のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極は差動増幅器１３０５の出力ノードに接続されている。
【０１６７】
電圧発生回路１９２４において、ＰＭＯＳトランジスタ１９０９のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ１９０９のソース電極に接続され、ゲート電極には制御信号／ＣＮＴ４が入力されている。ＰＭＯＳトランジスタ１９１０のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、ゲート電極は差動増幅器１３０５の出力ノードに接続されている。
【０１６８】
ＮＯＲ回路１９０１には制御信号／ＣＮＴ１〜／ＣＮＴ４が入力される。すなわち、いずれか１つのバンクが活性化されればＮＯＲ回路１９０１の出力はＬレベルとなり、差動増幅器１３０５は動作する。
【０１６９】
上記の例のように活性化されたバンクが２つの場合、制御信号／ＣＮＴ１，／ＣＮＴ２がＬレベル、／ＣＮＴ３，．ＣＮＴ４がＨレベルであるから、電圧発生回路１９２１，１９２２においてＰＭＯＳトランジスタ１９０３，１９０５がオンし、差動増幅器１３０５の出力により制御されたＰＭＯＳトランジスタ１９０４，１９０６を介してｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノードＮ３に供給される。電圧発生回路１９２３，１９２４においては、ＰＭＯＳトランジスタ１９０７，１９０９がオフしているので、電圧発生回路１９２３，１９２４からは電圧が供給されない。
【０１７０】
以上のように、本発明の実施の形態１１の半導体記憶装置１８００は、活性化されているバンクの数に対応してｉｎｔ．Ｖｃｃの供給能力が変化するので、アクセスされるバンク数が換わっても安定した内部電源電圧を供給することが可能である。
【０１７１】
上記の例のＶＤＣ回路１８０１は、実施の形態８の図１４のＶＤＣ回路１４００を４つのバンクに対応させ、活性化信号の代わりに制御信号／ＣＮＴ１〜／ＣＮＴ４により動作するように適用した回路であったが、同様にして、図１５のＶＤＣ回路１５００や実施の形態７の図１３の内部電源供給回路１３００を適用したり、実施の形態９の図１６の半導体記憶装置１６００や実施の形態１０の図１７の半導体記憶装置１７００のように、制御信号／ＣＮＴ１〜／ＣＮＴ４のグループ化を利用して、バンク数の範囲に応じてＶＤＣ回路から適当なｉｎｔ．Ｖｃｃを供給するようにすることも可能であり、上記の実施の形態１１の効果に加えて、前述の各々の実施の形態と同様の効果を得ることができる。
【０１７２】
（１２）  実施の形態１２
図２０は、本発明の実施の形態１２の半導体記憶装置２０００の構成を示す回路図である。ここでは、一例として、メモリセルアレイが２つのバンクに分割された場合について説明する。
【０１７３】
図２０を参照して、半導体記憶装置２０００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、メモリセルアレイ１１３内のバンクＢ１，Ｂ２にｉｎｔ．Ｖｃｃを供給する内部電源電圧出力回路１３０１，１３０３と、ｉｎｔ．Ｖｃｃを供給するための内部電源線２００１Ｂ１，２００１Ｂ２と、メモリセルアレイに接地電圧を供給するためのグラウンド線２００３Ｂ１，２００３Ｂ２と、デカップリングキャパシタ２０２０とを備える。
【０１７４】
バンクＢ１は、さらに、複数のメモリセルＭＣｎと、複数のワード線ＷＬｎおよび複数のビット線対ＢＬｎ，／ＢＬｎと、複数のセンスアンプＳＡｎとを備える。
【０１７５】
内部電源線２００１Ｂ１は内部電源電圧出力回路１３０１のｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、バンクＢ１において、複数のセンスアンプＳＡｎに接続されている。２００３Ｂ１は、デカップリングキャパシタ２０２０を介して接地電圧が与えられている。メモリセルＭＣｎはワード線ＷＬｎおよびビット線対ＢＬｎ，／ＢＬｎに接続され、ビット線対ＢＬｎ，／ＢＬｎの各々はセンスアンプに接続されている。
【０１７６】
内部電源線２００１Ｂ２も同様に、内部電源電圧出力回路１３０３のｉｎｔ．Ｖｃｃ出力ノードＮ３に接続され、バンクＢ２において、複数のセンスアンプＳＡｎに接続されている。グラウンド線２００３Ｂ２は、グラウンド線２００３Ｂ１とメモリセルアレイ１１３外部で接続され、デカップリングキャパシタ２０２０を介して接地電圧が与えられている。バンクＢ２内のメモリセルＭＣｎもまたワード線ＷＬｎおよびビット線対ＢＬｎ，／ＢＬｎに接続され、センスアンプＳＡｎに接続されている。
【０１７７】
ここで、内部電源線２００１Ｂ１，２００１Ｂ２は、互いにメモリセルアレイ１１３内部および外部で電気的に非接続である。また、グラウンド線２００３Ｂ１，２００３Ｂ２もまた、メモリセルアレイ１１３部内で非接続である。
【０１７８】
内部電源電圧出力回路１３０１，１３０３は、実施の形態７の図１３の内部電源電圧出力回路１３０１，１３０３と全く同様の回路である。
【０１７９】
バンクＢ１が活性化されるときＬレベルとなる活性化信号／ＡＣＴ１により、内部電源電圧出力回路１３０１が動作し、ｉｎｔ．Ｖｃｃが２００１Ｂ１を介してバンクＢ１に供給される。バンクＢ２が活性化されるときは、Ｌレベルとなる活性化信号／ＡＣＴ２により、内部電源電圧出力回路１３０３が動作し、ｉｎｔ．Ｖｃｃが２００１Ｂ２を介してバンクＢ２に供給される。
【０１８０】
バンクＢ１において、内部電源線２００１Ｂ１は複数のセンスアンプＳＡｎに接続されており、アクセスされたメモリセルＭＣｎからデータが読出されるとき、ビット線対ＢＬｎ，／ＢＬｎにおける読出電圧はセンスアンプＳＡｎで増幅される。このときに、センスアンプＳＡｎで電流が消費され、内部電源線２００１Ｂ１，２００１Ｂ２やグラウンド線２００３Ｂ１，２００３Ｂ２がそれぞれメモリセルアレイ１１３内部で電気的に接続されていれば、データ読出電圧にノイズが載ってしまう。
【０１８１】
しかし、このように、メモリセルアレイ１１３内部で内部電源線やグラウンド線をバンクごとに完全に分離すれば、ノイズは他のバンクに伝わりにくくなる。
【０１８２】
したがって、本発明の実施の形態１２の半導体記憶装置２０００は、発生したノイズが他の活性化されているバンクに伝わって誤動作が引起こされるようなことをほぼなくすことが可能となる。
【０１８３】
（１３）  実施の形態１３
図２１は、本発明の実施の形態１３の半導体記憶装置２１００を示す回路図である。図２１を参照して、半導体記憶装置２１００は、２つのバンクＢ１，Ｂ２に分割されたメモリセルアレイ１１３と、バンクＢ１，Ｂ２に対応して設けられたＶＤＣ回路２１０１と、メモリセルアレイ１１３にｉｎｔ．Ｖｃｃを供給するための内部電源線２００１Ｂ１，２００１Ｂ２と、メモリセルアレイ１１３に接地電圧を供給するためのグラウンド線２００３Ｂ１，２００３Ｂ２と、デカップリングキャパシタ２０２０，２０２１とを備える。
【０１８４】
バンクＢ１，Ｂ２の各々は、複数のワード線と複数のビット線対とに接続された複数のメモリセルと、それらのメモリセルにおいて読出または書込されるデータを増幅するための複数のセンスアンプＳＡｎとをさらに備える。これらの接続関係は、実施の形態１２の半導体記憶装置２０００の場合と同一であるので、図示および説明は省略する。
【０１８５】
ＶＤＣ回路２１０１は、前述の実施の形態７の図１３のＶＤＣ回路１３００、または実施の形態８の図１４のＶＤＣ回路１４００、または図１５のＶＤＣ回路１５００のいずれかと同様の回路である。
【０１８６】
ＶＤＣ回路２１０１には、バンクＢ１が活性化されるときＬレベルとなる活性化信号／ＡＣＴ１と、バンクＢ２が活性化されるときＬレベルとなる活性化信号／ＡＣＴ２とが入力され、そのｉｎｔ．Ｖｃｃ出力ノードＮ３は、内部電源線２００１Ｂ１，２００１Ｂ２に接続されている。内部電源線２００１Ｂ１，２００１Ｂ２は、メモリセルアレイ１１３内部では互いに電気的に非接続であるが、メモリセルアレイ１１３外部で再び接続され、その接続ノードはデカップリングキャパシタ２０２１の一方の電極に接続されている。デカップリングキャパシタ２０２１の他方電極には接地電圧や電源電圧などの一定の電圧が与えられている。
【０１８７】
グラウンド線２００３Ｂ１，２００３Ｂ２は、実施の形態１２の図２０の半導体記憶装置２０００の場合と同様に、メモリセルアレイ１１３内部では電気的に非接続であり、メモリセルアレイ１１３外部で接続され、その接続ノードはデカップリングキャパシタ２０２０の一方電極に接続されている。デカップリングキャパシタ２０２０の他方電極は接地電圧や電源電圧などの一定の電圧が与えられている。
【０１８８】
接地電圧線２００１Ｂ１，２００１Ｂ２は、メモリセルアレイ１１３外部でも分離されているのが理想的であるが、それができない場合でも、デカップリングキャパシタ２０２１を接続することにより、内部電源線２００１Ｂ１，２００１Ｂ２上の読出電圧のノイズの大部分がデカップリングキャパシタ２０２１により吸収されるので、ノイズを低減することが可能となる。
【０１８９】
グラウンド線２００３Ｂ１，２００３Ｂ２においても、デカップリングキャパシタ２０２０により線上のノイズが低減されている。
【０１９０】
以上のように、本発明の実施の形態１３の半導体記憶装置２１００は、上記実施の形態７または８の半導体記憶装置の効果に加え、内部電源線やグラウンド線がメモリセルアレイ外部で接続されていても、センスアンプ動作時などの線上のノイズが、他のアクセス中のバンクに伝わって誤動作することを防ぐことが可能である。
【０１９１】
（１４）  実施の形態１４
図２２は、本発明の実施の形態１４の半導体記憶装置２２００を示す回路図である。図２２を参照して、半導体記憶装置２２００は、実施の形態９の図１６の半導体記憶装置１６００において、実施の形態１３の図２１の半導体記憶装置２１００と同様に内部電源線およびグラウンド線にノイズ低減のためのデカップリングキャパシタを接続したものである。
【０１９２】
内部電源電圧出力回路１６０１，１６０３からの内部電源線は、メモリセルアレイ１１３内のバンクＢ１〜Ｂ４にｉｎｔ．Ｖｃｃを供給するための内部電源線２００１Ｂ１〜２００１Ｂ４に分岐され、内部電源線２００１Ｂ１〜２００１Ｂ４は、メモリセルアレイ１１３内部で互いに電気的に非接続であり、メモリセルアレイ１１３外部で電気的に接続されている。メモリセルアレイ１１３内のバンクＢ１〜Ｂ４に接地電圧を供給するためのグラウンド線２００３Ｂ１〜２００３Ｂ４もまた、メモリセルアレイ１１３内部で互いに電気的に非接続であり、メモリセルアレイ１１３外部で電気的に接続されている。
【０１９３】
内部電源線２０２１Ｂ１〜２０２１Ｂ４のメモリセルアレイ１１３外部での接続ノードには、ノイズ低減のためのデカップリングキャパシタ２０２１の一方電極が接続され、また、グラウンド線２００３Ｂ１〜２００３Ｂ４のメモリセルアレイ１１３外部での接続ノードには、ノイズ低減のためのデカップリングキャパシタ２０２０の一方電極が接続されている。
【０１９４】
デカップリングキャパシタ２０２１の他方電極には接地電圧や電源電圧などの一定の電圧が与えられている。よって、前述の実施の形態１３の半導体記憶装置の場合と同様にして、このデカップリングキャパシタ２０２１により内部電源線上のノイズの低減が可能である。
【０１９５】
また、デカップリングキャパシタ２０２０の他方電極には接地電圧や電源電圧などの一定の電圧が与えられている。よって、前述の実施の形態１３の半導体記憶装置の場合と同様に、このデカップリングキャパシタ２０２１によりグラウンド線上のノイズの低減が可能である。
【０１９６】
たとえば、バンクＢ１，Ｂ２のうちどちらかのバンクが活性化されると、内部電源電圧出力回路１６０１が、内部電源線２００１Ｂ１，２００１Ｂ２のうち対応する内部電源線を介して、ｉｎｔ．Ｖｃｃを対応するバンクに供給する。あるいは、バンクＢ３，Ｂ４のうちどちらかのバンクが活性化されると、内部電源電圧出力回路１６０３が、内部電源線２００１Ｂ３，２００１Ｂ４のうち対応する内部電源線を介して、ｉｎｔ．Ｖｃｃを対応するバンクに供給する。このとき、内部電源線２００１Ｂ１〜２００１Ｂ４は互いに電気的に非接続であるので、デカップリングキャパシタ２０２１によりバンク同士によるノイズの低減が可能である。
【０１９７】
さらに、複数のバンクがある場合には、４バンクを１グループとして、１グループにつき上記の回路を１つ設けることにより、グループ同士のデータ読出電圧のノイズの干渉を低減することが可能である。
【０１９８】
以上のように、本発明の実施の形態１４の半導体記憶装置２２００は、実施の形態９の半導体記憶装置の効果に加え、センスアンプ動作時などのノイズが他のアクセス中のバンクやバンクのグループに伝わって誤動作することを防ぐことが可能である。
【０１９９】
（１５）  実施の形態１５
図２３は、本発明の実施の形態１５の半導体記憶装置２３００を示すブロック図である。半導体記憶装置２３００は、実施の形態１０の半導体記憶装置１７００に、実施の形態１３の半導体記憶装置２１００を適用したものである。
【０２００】
すなわち、メモリセルアレイ１１３内部のバンクＢ１〜Ｂ８にｉｎｔ．Ｖｃｃを供給するための内部電源線２００１Ｂ１〜２００１Ｂ８、および接地電圧を供給するためのグラウンド線２００３Ｂ１〜２００３Ｂ８が、メモリセルアレイ１１３内部で互いに電気的に非接続である。また、メモリセルアレイ１１３外部でグループＧ１のバンクＢ１〜Ｂ４における内部電源線２０２１Ｂ〜２０２１Ｂ４はメモリセル１１３外部で接続され、デカップリングキャパシタ２０２１Ｇ１に接続されている。グループＧ２のバンクＢ５〜Ｂ８における内部電源線２０２１Ｇ５〜２０２１Ｇ８はメモリセル１１３外部で接続され、デカップリングキャパシタ２０２１Ｇ２に接続されている。
【０２０１】
各グループの各バンクにおけるグラウンド線２００３Ｂ１〜２００３Ｂ８は、メモリセル１１３外部で接続され、デカップリングキャパシタ２０２０Ｇ１，２０２０Ｇ２に接続されている。
【０２０２】
デカップリングキャパシタ２０２０Ｇ１，２０２０Ｇ２，２０２１Ｇ１，２０２１Ｇ２の対向電極には接地電圧や電源電圧などの一定の電圧が与えられている。
【０２０３】
したがって、実施の形態１３や実施の形態１４の半導体記憶装置の場合と同様に、デカップリングキャパシタにより線上のノイズが吸収されるので、バンク同士およびグループ同士のデータ読出電圧のノイズの干渉を低減することが可能となる。
【０２０４】
以上のように、本発明の実施の形態１４の半導体記憶装置は、実施の形態１０の図１７の半導体記憶装置の効果に加え、センスアンプ動作時などのノイズが他のアクセス中のバンクやバンクのグループに伝わって誤動作するようなことを防ぐことが可能である。
【０２０５】
（１６）  実施の形態１６
図２４は、本発明の実施の形態１６の半導体記憶装置におけるＶｐｐポンプを示す回路図である。図２４を参照して、Ｖｐｐポンプ２４００は、図５のＶｐｐポンプ４０９において、ポンプクロック信号ＣＬＫ１と内部バンクアドレス信号ｉｎｔ．ＢＡが入力されたＡＮＤ回路５０１を、活性化信号／ＡＣＴ（／ＡＣＴ１，／ＡＣＴ２などの活性化信号を総称して／ＡＣＴと称す）が入力されるインバータ２４０１に置換えたものである。
【０２０６】
このＶｐｐポンプ２４００を、前述の実施の形態７の図１３の内部電源電圧出力回路１３０１，１３０３、実施の形態９の図１６の内部電源電圧出力回路１６０１，１６０３、実施の形態１２のＶＤＣ回路１３０１，１３０３、実施の形態１３のＶＤＣ回路２１０１、および実施の形態１４の内部電源電圧出力回路１６０１，１６０３などに適用することにより、昇圧電圧Ｖｐｐをメモリセルアレイ１１３内部の各バンクに供給する際に各実施例と同様の効果を得ることができる。ただし、実施の形態１３のＶＤＣ回路２１０１は、Ｖｐｐポンプ２４００を２つ（各バンクに対応して１つ）含む。
【０２０７】
（１７）  実施の形態１７
図２５は、本発明の実施の形態１７の半導体記憶装置におけるＶｂｂポンプを示す回路図である。図２５を参照して、Ｖｂｂポンプ２５００は、図２のＶｂｂポンプ２０９において、ポンプクロック信号ＣＬＫ１と内部バンクアドレス信号ｉｎｔ．ＢＡが入力されたＡＮＤ回路５０１を削除し、キャパシタＣｐの一方電極に活性化信号／ＡＣＴを入力したものである。
【０２０８】
このＶｂｂポンプ２５００を、前述の実施の形態７の図１３の内部電源電圧出力回路１３０１，１３０３、実施の形態９の図１６の内部電源電圧出力回路１６０１，１６０３、実施の形態１２のＶＤＣ回路１３０１，１３０３、実施の形態１３のＶＤＣ回路２１０１、および実施の形態１４の内部電源電圧出力回路１６０１，１６０３などに適用することにより、基板電圧Ｖｂｂをメモリセルアレイ１１３内部の各バンクに供給する際に各実施例と同様の効果を得ることができる。ただし、実施の形態１３のＶＤＣ回路２１０１は、Ｖｂｂポンプ２５００を２つ（各バンクに対応して１つ）含む。
【図面の簡単な説明】
【０２０９】
【図１】本発明の実施の形態１の半導体記憶装置１００の構成を示すブロック図である。
【図２】図１のＶｂｂポンプ１０９（，１１１）の一例を示す回路図である。
【図３】本発明の実施の形態２の半導体記憶装置３００の構成を示すブロック図である。
【図４】本発明の実施の形態３の半導体記憶装置４００の構成を示すブロック図である。
【図５】図４のＶｐｐポンプ４０９（，４１１）の一例を示す回路図である。
【図６】本発明の実施の形態４の半導体記憶装置９００の構成を示すブロック図である。
【図７】本発明の実施の形態５の半導体記憶装置６００の構成を示すブロック図である。
【図８】図７のＶＤＣ回路６０９（，６１１）の一例を示す回路図である。
【図９】本発明の実施の形態６の半導体記憶装置８００の構成を示すブロック図である。
【図１０】本発明の実施の形態７の半導体記憶装置の構成を示すブロック図である。
【図１１】図１０の半導体記憶装置内の活性化信号発生回路が発生するバンクの活性化信号を示すタイミングチャートである。
【図１２】図１０の半導体記憶装置内の活性化信号発生回路が発生するバンクの活性化信号を示すタイミングチャートである。
【図１３】図１０のＶＤＣ回路の一例であるＶＤＣ回路を示す回路図である。
【図１４】本発明の実施の形態８の半導体記憶装置に含まれているＶＤＣ回路を示す回路図である。
【図１５】図１４のＶＤＣ回路の改良例であるＶＤＣ回路を示す回路図である。
【図１６】本発明の実施の形態９の半導体記憶装置の主要部分を示すブロック図である。
【図１７】本発明の実施の形態１０の半導体記憶装置の主要部分の構成を示すブロック図である。
【図１８】本発明の実施の形態１１の半導体記憶装置の構成を示すブロック図である。
【図１９】図１８のＶＤＣ回路の一例であるＶＤＣ回路を示す回路図である。
【図２０】本発明の実施の形態１２の半導体記憶装置の構成を示す回路図である。
【図２１】本発明の実施の形態１３の半導体記憶装置を示す回路図である。
【図２２】本発明の実施の形態１４の半導体記憶装置を示す回路図である。
【図２３】本発明の実施の形態１５の半導体記憶装置を示す回路図である。
【図２４】本発明の実施の形態１６の半導体記憶装置内のＶｐｐポンプを示す回路図である。
【図２５】本発明の実施の形態１７の半導体記憶装置内のＶｂｂポンプを示す回路図である。
【図２６】従来の半導体記憶装置における内部電圧供給回路２６００の構成を示す図である。
【符号の説明】
【０２１０】
１００，３００，４００，６００，８００，９００，１０００，１８００，２０００，２１００，２２００，２３００  半導体記憶装置、１０３  ＲＡＳバッファ回路、３０３  ＣＡＳバッファ回路、１０５，３０５  クロック信号生成回路、１０７  アドレスバッファ、１０９，１１１，２５００  Ｖｂｂポンプ、４０９，４１１，２４００  Ｖｐｐポンプ、６０９、６１１、１００１，１３００，１４００，１５００，１６１０，１７０１，１７０３，１８０１，１９００，２１０１  ＶＤＣ回路、１３０１，１３０３，１６０１，１６０３  内部電圧出力回路、１１３  メモリセルアレイ、Ｂ１〜Ｂ８  バンク、Ｎ３  内部電圧出力ノード、２００１Ｂ１〜２００１Ｂ８  内部電源線、２００３Ｂ１〜２００３Ｂ８  グラウンド線、２０２０，２０２０Ｇ１，２０２１，２０２１Ｇ２  デカップリングキャパシタ。
【図１】
2006323995.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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