(57)【要約】【課題】  ＭＩＭ(Metal Insulator Metal)構造を有するキャパシタの信頼性、製造歩留まりを向上させる。【解決手段】  キャパシタ（Ｃ）は、層間絶縁膜２８の電極溝２９内に形成された下部電極３３と、下部電極３３上に形成された誘電膜３５と、誘電膜３５上に形成された上部電極３６とからなるＭＩＭ構造を有している。さらに、上部電極３６および誘電膜３５は、下部電極３３よりも大きい面積で形成され、下部電極３３の全体が上部電極３６および誘電膜３５の内側に配置されるようになっている。【選択図】  図１１
2006319174.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、前記第１電極の上部に形成された誘電膜と、前記誘電膜の上部に形成された第２電極とからなるキャパシタを備えた半導体装置であって、
前記第１電極は、半導体基板上の絶縁膜に形成された溝の内部に埋め込まれた第１導電膜によって構成され、
前記誘電膜の面積と前記第２電極の面積は互いに同一で、かつ前記第１電極の面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記絶縁膜の下層には複数の下層配線が形成され、前記絶縁膜の上層には複数の上層配線が形成され、前記第１電極は、前記複数の下層配線の一部と電気的に接続され、前記第２電極は、前記複数の上層配線の一部と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の下層配線の他の一部と前記複数の上層配線の他の一部とは、前記絶縁膜に形成された第１ビアホール内のプラグを介して電気的に接続されており、前記プラグは、前記第１電極を構成する前記第１導電膜と同層の導電膜によって構成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記絶縁膜に形成された前記溝は、電極溝と、前記電極溝の下部に形成され、前記電極溝よりも面積の小さい第２ビアホールとからなることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１電極の面積は、前記第１ビアホールの面積よりも大きいことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第１電極の面積は、１μｍ２〜２５μｍ２であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１電極の面積は、４μｍ２〜１６μｍ２であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記下層配線は銅を主成分とする金属膜で構成され、前記第１導電膜は、タングステンを主成分とする金属膜で構成され、前記上層配線は、アルミニウム合金を主成分とする金属膜で構成されていることを特徴とする請求項２記載の半導体装置。
【請求項９】
前記下層配線および前記上層配線は、銅を主成分とする金属膜で構成され、前記第１導電膜は、タングステンを主成分とする金属膜で構成されていることを特徴とする請求項２記載の半導体装置。
【請求項１０】
第１電極と、前記第１電極の上部に形成された誘電膜と、前記誘電膜の上部に形成された第２電極とからなるキャパシタを備えた半導体装置の製造方法であって、
（ａ）半導体基板上の絶縁膜に溝を形成する工程と、
（ｂ）前記溝の内部を含む前記絶縁膜上に第１導電膜を形成した後、前記溝の外部の前記第１導電膜を化学的機械研磨法で除去し、前記溝の内部に前記第１導電膜を残すことにより、前記溝の内部に前記第１電極を形成する工程と、
（ｃ）前記第１電極の上部を含む前記絶縁膜上に前記誘電膜を形成し、前記誘電膜の上部に第２導電膜を形成する工程と、
（ｄ）フォトレジスト膜をマスクに用いて前記第２導電膜および前記誘電膜をドライエッチングすることにより、前記第１電極の上部に、前記第１電極よりも面積の大きい前記誘電膜を残し、前記誘電膜の上部に、前記第２導電膜からなり、かつ前記第１電極よりも面積の大きい前記第２電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ａ）に先立って、前記絶縁膜の下層に複数の下層配線を形成する工程と、
前記工程（ａ）において、前記絶縁膜に第１ビアホールを形成する工程と、
前記工程（ｂ）において、前記第１ビアホールの内部に前記第１導電膜を残すことにより、前記第１ビアホールの内部にプラグを形成する工程と、
前記工程（ｄ）の後、前記絶縁膜の上層に複数の上層配線を形成する工程とをさらに有し、
前記第１電極を前記プラグを介して前記複数の下層配線の一部と電気的に接続し、前記第２電極を前記複数の上層配線の一部と電気的に接続することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜に前記溝を形成する工程は、前記絶縁膜に電極溝を形成する工程と、前記電極溝の下部の前記絶縁膜に前記電極溝よりも面積の小さい第２ビアホールを形成する工程とからなり、前記絶縁膜に前記第１ビアホールを形成する工程と前記第２ビアホールを形成する工程は、同一の工程であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１電極の面積は、１μｍ２〜２５μｍ２であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記第１電極の面積は、４μｍ２〜１６μｍ２であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記下層配線および前記第１導電膜は、銅を主成分とする金属膜で構成し、前記上層配線は、アルミニウム合金を主成分とする金属膜で構成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記下層配線、前記第１導電膜および前記上層配線は、銅を主成分とする金属膜で構成することを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＭ(Metal Insulator Metal)構造のキャパシタを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
通信用ＬＳＩや高速ＣＭＯＳロジックデバイスは、回路の高速動作を実現するための技術として、層間絶縁膜の低誘電率化とダマシン（Damascene）法を用いたＣｕ配線の採用が必須になっている。また、上記通信用ＬＳＩや高速ＣＭＯＳロジックデバイスは、一般にアナログ回路中にＭＩＭ構造のキャパシタを含んでいる。
【０００３】
ＭＩＭ構造のキャパシタを製造する技術については、例えば特開２００４−１４６８１４号公報（特許文献１）、特開２００４−２５３４８１号公報（特許文献２）、特開２００４−２４７５２０号公報（特許文献３）、特開２００４−１１９４６１号公報（特許文献４）などに記載がある。このうち、特許文献１は、キャパシタの下部電極をダマシン法で形成する技術を開示している。
【特許文献１】特開２００４−１４６８１４号公報
【特許文献２】特開２００４−２５３４８１号公報
【特許文献３】特開２００４−２４７５２０号公報
【特許文献４】特開２００４−１１９４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１８は、本発明者が検討したＭＩＭ構造のキャパシタ（Ｃ）を示す半導体基板の要部断面図である。図中の符号１は単結晶シリコンからなる半導体基板、符号１４は酸化シリコン膜、符号１７はＳｉＯＣ（炭酸化シリコン）膜、符号２２、２８はそれぞれＳｉＯＣ膜からなる層間絶縁膜である。また、符号１９は第１層配線、符号２６は第２層配線であり、いずれもダマシン法で形成されたＣｕ膜からなる。
【０００５】
キャパシタ（Ｃ）は、例えば窒化チタン（ＴｉＮ）膜からなる下部電極５０と、窒化シリコン膜からなる誘電膜５１と、ＴｉＮ膜からなる上部電極５２とで構成されている。下部電極５０は、層間絶縁膜２８に形成したプラグ５３を介して第２層配線２６と電気的に接続されている。また、上部電極５２は図示しない上層配線と電気的に接続されている。
【０００６】
上記キャパシタ（Ｃ）を形成するには、層間絶縁膜２８上にＴｉＮ膜、窒化シリコン膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしてＴｉＮ膜、窒化シリコン膜およびＴｉＮ膜を順次ドライエッチングする。
【０００７】
ところが、上記のように、フォトレジスト膜をマスクにして３層の膜（ＴｉＮ膜、窒化シリコン膜およびＴｉＮ膜）を順次ドライエッチングした場合は、キャパシタ（Ｃ）の側壁に電極材料（ＴｉＮ）のエッチング残渣を含むポリマーが付着する。そのため、このポリマーを介して上部電極５２と下部電極５０とが短絡する不良の発生が避けられないことが本発明者の検討によって明らかとなった。
【０００８】
その対策として、例えば３層の膜（ＴｉＮ膜、窒化シリコン膜およびＴｉＮ膜）のドライエッチングを２回に分けて行い、下部電極５０の寸法と上部電極５２の寸法を変えることが考えられる。このようにすれば、電極材料のエッチング残渣を含むポリマーが上部電極５２の側壁や下部電極５０の側壁に付着しても、上部電極５２の側壁と下部電極５０の側壁とが離れているために、上部電極５２と下部電極５０とが短絡し難くなる。
【０００９】
例えば前記特許文献２および特許文献３では、第１のフォトレジスト膜を用いたドライエッチングで上部電極と誘電膜とを形成し、その後、第２のフォトレジスト膜を用いたドライエッチングで下部電極を形成することにより、下部電極の寸法を上部電極および誘電膜よりも大きくしている。
【００１０】
また、前記特許文献４では、第１のフォトレジスト膜を用いたドライエッチングで下部電極を形成し、その後、第２のフォトレジスト膜を用いたドライエッチングで上部電極と誘電膜とを形成することにより、下部電極の寸法を上部電極および誘電膜よりも大きくしている。
【００１１】
しかしながら、寸法の異なる２種類のフォトレジスト膜を使ってドライエッチングを行う上記の方法は、フォトマスクの数が増加し、工程が煩雑になるという問題がある。また、下部電極の寸法と上部電極の寸法を変えたとしても、それぞれの側壁にポリマーが残留するので、両者の短絡を確実に防止することは困難である。
【００１２】
本発明の目的は、ＭＩＭ構造を有するキャパシタの上部電極と下部電極とが短絡する不良の発生を確実に防止することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置は、第１電極と、前記第１電極の上部に形成された誘電膜と、前記誘電膜の上部に形成された第２電極とからなるキャパシタを備え、前記第１電極は、半導体基板上の絶縁膜に形成された溝の内部に埋め込まれた第１導電膜によって構成され、前記誘電膜の面積と前記第２電極の面積は互いに同一で、かつ前記第１電極の面積よりも大きいものである。
【００１６】
本発明の半導体装置の製造方法は、第１電極と、前記第１電極の上部に形成された誘電膜と、前記誘電膜の上部に形成された第２電極とからなるキャパシタを備えた半導体装置の製造方法であって、（ａ）半導体基板上の絶縁膜に溝を形成する工程と、（ｂ）前記溝の内部を含む前記絶縁膜上に第１導電膜を形成した後、前記溝の外部の前記第１導電膜を化学的機械研磨法で除去し、前記溝の内部に前記第１導電膜を残すことにより、前記溝の内部に前記第１電極を形成する工程と、（ｃ）前記第１電極の上部を含む前記絶縁膜上に前記誘電膜を形成し、前記誘電膜の上部に第２導電膜を形成する工程と、（ｄ）フォトレジスト膜をマスクに用いて前記第２導電膜および前記誘電膜をドライエッチングすることにより、前記第１電極の上部に、前記第１電極よりも面積の大きい前記誘電膜を残し、前記誘電膜の上部に、前記第２導電膜からなり、かつ前記第１電極よりも面積の大きい前第２電極を形成する工程とを有している。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
キャパシタの第１電極を絶縁膜の溝内に形成し、この第１電極の上部に第１電極よりも面積の大きい誘電膜および第２電極を形成することにより、第１電極と第２電極とが短絡する不良の発生を確実に防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
本実施の形態は、例えば、３層配線とＭＩＭ構造のキャパシタとを有するＣＭＯＳ−ＬＳＩを示すものであり、その製造方法を図１〜図１２を用いて工程順に説明する。
【００２１】
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。なお、図の左側部分はＭＩＳＦＥＴ形成領域であり、右側部分はキャパシタ形成領域である。また、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルである。素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００２２】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
【００２３】
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部にプラグ１６および第１層配線１９を形成し、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）と第１層配線１９とをプラグ１６を介して電気的に接続する。
【００２４】
第１層配線１９を形成するには、まず基板１上にＣＶＤ法でエッチングストッパ膜１３として窒化シリコン膜１３と、絶縁膜１４として酸化シリコン膜１４とを堆積した後、酸化シリコン膜１４の表面を化学的機械研磨法で平坦化する。続いて、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１４と窒化シリコン膜１３とをエッチングしてコンタクトホール１５を形成した後、それぞれのコンタクトホール１５の内部にプラグ１６を形成する。プラグ１６は、例えばＴｉＮ（窒化チタン）膜とＷ（タングステン）膜との積層膜で構成する。また、ＴｉＮ膜はＷ膜のバリアメタル膜として機能しており、ＴｉＮ膜とＴｉ（チタン）膜の積層膜で形成されていてもよい。
【００２５】
次に、酸化シリコン膜１４の上部にＣＶＤ法で絶縁膜１７として、例えばＳｉＯＣ（炭酸化シリコン）膜１７と、キャップ絶縁膜１８として、例えば酸化シリコン膜１８とを堆積した後、フォトレジスト膜(図示せず)をマスクにしてキャップ絶縁膜１８およびＳｉＯＣ膜１７をドライエッチングすることにより、酸化シリコン膜１４の上部に配線溝２０を形成し、配線溝２０の底部にプラグ１６を露出させる。
【００２６】
次に、バリアメタル膜として配線溝２０の内部に薄い（５０ｎｍ程度）ＴｉＮ膜、若しくはＴｉＮ膜とＴｉ膜の積層膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝２０の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法で除去する。ここまでの工程により、配線溝２０の内部にバリアメタル膜とＣｕ膜との積層膜からなる第１層配線１９が形成される。ここで、上記のＴｉＮ膜等のバリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防止するバリア膜として機能する。バリア膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した膜、あるいはＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、若しくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００２７】
次に、図３に示すように、第１層配線１９の上部にバリア絶縁膜２１、層間絶縁膜２２、キャップ絶縁膜２３を堆積する。バリア絶縁膜２１は、第１層配線１９中のＣｕが層間絶縁膜２２中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣ（炭化シリコン）膜またはＳｉＣＮ（炭窒化シリコン）膜で構成する。層間絶縁膜２２は、第１層配線１９と後の工程でその上層に形成する第２層配線（２６）との間に形成される容量を低減するために、誘電率の低い絶縁膜、例えばＳｉＯＣ膜で構成する。このＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。キャップ絶縁膜２３は、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜２２を保護するための絶縁膜であり、例えばＣＶＤ法で堆積した膜厚５０ｎｍ程度の酸化シリコン膜で構成する。
【００２８】
次に、フォトレジスト膜をマスクにしてキャップ絶縁膜２３、層間絶縁膜２２およびバリア絶縁膜をドライエッチングすることにより、酸化シリコン膜１４の上部にビアホール２４を形成し、ビアホール２４の底部に第１層配線１９を露出させる。
【００２９】
次に、図４に示すように、フォトレジスト膜をマスクにしてキャップ絶縁膜２３および層間絶縁膜２２をドライエッチングすることにより、ビアホール２４の上部に配線溝２５を形成し、続いて配線溝２５およびビアホール２４の内部に第２層配線２６を形成する。第２層配線２６を形成するには、まず配線溝２５およびビアホール２４の内部にバリアメタル膜として５０ｎｍ程度の薄いＴｉＮ膜をスパッタリング法で堆積する。続いて配線溝２５およびビアホール２４の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝２５の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法で除去する。
【００３０】
次に、図５に示すように、第２層配線２６の上部にバリア絶縁膜２７および層間絶縁膜２８を堆積する。バリア絶縁膜２７は、例えばプラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣ膜またはＳｉＣＮ膜で構成し、層間絶縁膜２８は、例えばプラズマＣＶＤ法で堆積した膜厚４００ｎｍ〜１０００ｎｍ程度の酸化シリコン膜で構成する。続いて、フォトレジスト膜をマスクにしてキャパシタ形成領域の層間絶縁膜２８をドライエッチングすることにより、電極溝２９を形成する。電極溝２９の深さは、例えば２００ｎｍ程度である。
【００３１】
次に、図６に示すように、フォトレジスト膜をマスクにして電極溝２９の底部の層間絶縁膜２８およびその下層のバリア絶縁膜２７をドライエッチングすることにより、第２層配線２６に達するビアホール３０を形成する。このとき、ＭＩＳＦＥＴ形成領域の層間絶縁膜２８およびバリア絶縁膜２７も同時にドライエッチングすることにより、第２層配線２６に達するビアホール３１を形成する。なお、電極溝２９とビアホール３０、３１は、上記と逆の順序で形成してもよい。すなわち、ビアホール３０、３１を形成した後に電極溝２９を形成してもよい。
【００３２】
図７は、キャパシタ形成領域に形成された電極溝２９およびビアホール３０の平面パターンを示したものであり、同図のＡ−Ａ線に沿った断面図が図６の右側部分（キャパシタ形成領域）に相当する。図７に示すように、キャパシタ形成領域には、例えば６個の電極溝２９が形成される。それぞれの電極溝２９の平面形状は、例えば一辺が３μｍ程度の正方形である。
【００３３】
次に、図８に示すように、電極溝２９の内部にキャパシタ（Ｃ）の下部電極（第１電極）３３を形成する。下部電極３３は、第２層配線２６と同じ方法で形成する。すなわち、電極溝２９およびビアホール３０の内部に薄いＴｉＮ膜、またはＴｉＮ膜とＴｉ膜の積層膜をスパッタリング法で堆積し、続いて電極溝２９およびビアホール３０の内部を完全に埋め込む厚いＷをＣＶＤ法で堆積した後、電極溝２９の外部のＷ膜とＴｉＮ膜とを化学的機械研磨法で除去する。このとき、ＭＩＳＦＥＴ形成領域のビアホール３１内には、ＴｉＮ膜（またはＴｉＮ膜とＴｉ膜の積層膜）とＷ膜とからなるプラグ３４が形成される。電極溝２９の内部に形成された下部電極３３は、電極溝２９の下部のビアホール３０を通じて第２層配線２６と電気的に接続される。また、ＭＩＳＦＥＴ形成領域に形成されたプラグ３４は、その下部の第２層配線２６と電気的に接続される。
【００３４】
下部電極３３が埋め込まれる電極溝２９の数と大きさは、所望するキャパシタ（Ｃ）の容量値に応じて適宜設計変更される。このとき、それぞれの電極溝２９の寸法を大きくすると、電極溝２９の内部に埋め込んだＷ膜の表面を化学的機械研磨法で研磨した際、溝２９の中心部のＷ膜が周辺部のＷ膜よりも過剰に研磨されるエロージョン現象が顕著になる。これにより、極端な場合には、電極溝２９の中心部のＷ膜が消失し、下部電極３３の面積が減少するために、キャパシタ（Ｃ）の容量値が設計値よりも小さくなることがある。他方、それぞれの電極溝２９の寸法を小さくし過ぎると、電極溝２９同士の寸法のばらつきが顕著になる。これにより、下部電極３３の面積もばらつくために、キャパシタ（Ｃ）の容量値が設計値と異なってくる。
【００３５】
従って、電極溝２９の寸法は、上記したエロージョン現象や容量値のばらつきが顕著にならないように最適化することが望ましい。本発明者が検討したところによると、電極溝２９の好ましい面積は、１μｍ２〜２５μｍ２、より好ましくは４μｍ２〜１６μｍ２であった。すなわち、下部電極３３が形成される電極溝２９の面積を上記の範囲内とすることにより、ほぼ設計値通りの容量値を有するキャパシタ（Ｃ）を製造することができた。
【００３６】
また、本実施の形態では、下部電極の形成のために電極溝２９とビアホール３０を作り分けているが、その理由を以下に述べる。仮に電極溝２９の工程を無くし、ビアホール３０の口径を電極溝２９と同じ寸法（上記の寸法１μｍ２〜２５μｍ２）として形成したとすると、そのビアホール３０に埋め込むＷ膜の膜厚がかなり厚くなってしまう。この結果として、ビアホール３０外部のＷ膜を化学的機械研磨法で研磨するときに、Ｗ膜の研磨量が多すぎるため、研磨残りが発生してし、膜厚均一性が保てなくなってしまう。また、他の問題として、Ｗ膜の膜厚が厚すぎると、Ｗ膜からの応力により周辺の配線が影響を受ける場合がある。この場合、配線にクラックが発生しやすくなり、その結果として、断線等の不良事項につながってしまう。したがって、本実施の形態では、下部電極の膜厚が厚くなりすぎないよう、電極溝２９とビアホール３０とに作り分けている。
【００３７】
次に、図９に示すように、下部電極３３の上部に誘電膜３５および上部電極（第２電極）３６を形成する。誘電膜３５および上部電極３６を形成するには、まず下部電極３３およびプラグ３４の上部を含む層間絶縁膜２８上に、キャパシタの誘電膜３５として、例えば、ＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜を堆積し、続いて窒化シリコン膜上に、キャパシタの上部電極３６として、スパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜を堆積する。次に、フォトレジスト膜をマスクにしてＴｉＮ膜および窒化シリコン膜をドライエッチングすることにより、下部電極３３の上部にＴｉＮ膜および窒化シリコン膜を残す。ここまでの工程により、Ｗ膜からなる下部電極３３、窒化シリコン膜からなる誘電膜３５およびＴｉＮ膜からなる上部電極３６によって構成されるキャパシタ（Ｃ）が完成する。図１０は、キャパシタ（Ｃ）の平面パターンを示したもので、同図のＡ−Ａ線に沿った断面図が図９の右側部分に相当する。
【００３８】
図９および図１０に示すように、上部電極３６および誘電膜３５は、下部電極３３よりも面積が大きく、下部電極３３は、その全体が上部電極３６および誘電膜３５の内側に配置される。このようにすると、フォトレジスト膜をマスクにしてＴｉＮ膜および窒化シリコン膜をドライエッチングした際、上部電極３６および誘電膜３５の側壁下部に下部電極３３の表面や側壁が露出することがない。従って、ドライエッチング時に上部電極３６および誘電膜３５の側壁に上部電極材料（ＴｉＮ）のエッチング残渣を含むポリマーが付着しても、このポリマーを介して上部電極３６と下部電極３３とが短絡する不良の発生を確実に防ぐことができる。
【００３９】
また、上記したキャパシタ（Ｃ）の製造方法によれば、化学的機械研磨によって表面を平坦化した下部電極３３上に誘電膜３５を形成するので、誘電膜３５の膜厚均一性が向上する結果、キャパシタ（Ｃ）の信頼性が向上する。
【００４０】
なお、誘電膜３５は、窒化シリコン膜に限定されるものではなく、酸化シリコン膜で構成することもできる。また、窒化シリコン膜よりも誘電率の高い高融点金属酸化膜（例えばＴａ２Ｏ５膜）で構成することもできる。また、上部電極３６は、ＴｉＮ膜に限定されるものではなく、例えばＴａＮ膜のような窒化金属膜やＷ膜のような高融点金属膜で構成することもできる。
【００４１】
次に、図１１および図１２に示すように、上部電極３６の上部に最上層の配線である第３層配線３７を形成する。第３層配線３７を形成するには、上部電極３６およびプラグ３４の上部を含む層間絶縁膜２８上にスパッタリング法でＡｌ（アルミニウム）合金膜を堆積した後、フォトレジスト膜をマスクにしてＡｌ合金膜をドライエッチングする。ＭＩＳＦＥＴ形成領域に形成された第３層配線３７は、プラグ３４を通じて第２層配線２６と電気的に接続される。また、ＭＩＳＦＥＴ形成領域に形成された第３層配線３７の一部は、ボンディングパッドを構成する。
【００４２】
上記したキャパシタ（Ｃ）の構造によれば、下部電極３３が電極溝２９の内部に形成され、かつその表面は、下部電極３３よりも面積の大きい誘電膜３５で覆われているので、上部電極３６の上部に第３層配線３７を直接形成しても、第３層配線３７と下部電極３３とが短絡することはない。すなわち、上記したキャパシタ（Ｃ）の構造によれば、下部電極３３と第３層配線３７との短絡を防ぐための絶縁膜を形成する工程や、この絶縁膜をエッチングして上部電極３６の表面を露出させる工程が不要となる。
【００４３】
なお、本実施の形態では、配線層を３層（第１層配線１９、第２層配線２６および第３層配線３７）としたが、４層以上としてもよいことは勿論である。また、本実施の形態では、最上層配線（第３層配線３７）をＡｌ合金膜で構成したが、第１層配線１９および第２層配線２６と同様にＣｕ膜で構成することもできる。
【００４４】
最上層配線（第３層配線３７）をＣｕ膜で構成する場合は、キャパシタ（Ｃ）を形成した後、まず図１３に示すように、上部電極３６の上部にエッチングストッパ用の絶縁膜３８と層間絶縁膜３９とを堆積する。絶縁膜３８は、ＣＶＤ法で堆積した窒化シリコン膜または炭窒化シリコン（ＳｉＣＮ）膜で構成し、層間絶縁膜３９は、ＣＶＤ法で堆積した酸化シリコン膜などで構成する。
【００４５】
次に、図１４に示すように、フォトレジスト膜をマスクにしてキャパシタ（Ｃ）の上部の層間絶縁膜３９をドライエッチングすることにより、配線溝４０を形成する。このドライエッチングは、上部電極３６や下層の層間絶縁膜２８がエッチングされるのを防ぐために、絶縁膜３８をエッチングストッパとして利用する。
【００４６】
次に、図１５に示すように、配線溝４０の底部の絶縁膜３８をドライエッチングで除去する。このとき、キャパシタ（Ｃ）の上部電極３６と誘電膜３５の側壁に絶縁膜３８が残っても支障はない。
【００４７】
次に、図１６に示すように、配線溝４０の内部にＣｕ膜からなる第３層配線４１を形成する。第３層配線４１を形成するには、配線溝４０の内部に薄いＴｉＮ膜をスパッタリング法で堆積し、続いて配線溝４０の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝４０の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。
【００４８】
このように、本実施の形態によれば、キャパシタ（Ｃ）の上部電極３６と下部電極３３とが短絡する不良の発生を確実に防ぐことができるので、ＭＩＭ構造のキャパシタ（Ｃ）を有するＣＭＯＳ−ＬＳＩの信頼性および製造歩留まりをさせることができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
前記実施の形態では、キャパシタ（Ｃ）の平面形状を正方形にしたが、例えば図１７に示すように、上部電極３６、誘電膜３５および下部電極３３の平面形状を長方形にしてもよい。この場合も、上部電極３６および誘電膜３５は、下部電極３３よりも面積を大きくし、下部電極３３の全体を上部電極３６および誘電膜３５の内側に配置する。また、下部電極３３の寸法は、エロージョン現象や容量値のばらつきが顕著にならないように最適化することが望ましい。
【産業上の利用可能性】
【００５１】
本発明は、ＭＩＭ構造のキャパシタ（Ｃ）を有する半導体装置に適用して有用なものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】半導体基板上に形成された電極溝およびビアホールの平面パターンを示す要部平面図である。
【図８】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】半導体基板上に形成されたキャパシタの平面パターンを示す要部平面図である。
【図１１】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図９に続く半導体装置の製造方法を示す半導体基板の要部平面図である。
【図１３】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】半導体基板上に形成されたキャパシタの平面パターンの別例を示す要部平面図である。
【図１８】本発明者が検討したＭＩＭ構造のキャパシタを示す半導体基板の要部断面図である。
【符号の説明】
【００５３】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
８  サイドウォールスペーサ
９  Ｃｏシリサイド膜
１１  ｎ型半導体領域（ソース、ドレイン）
１２  ｐ型半導体領域（ソース、ドレイン）
１３  窒化シリコン膜
１４  酸化シリコン膜
１５  コンタクトホール
１６  プラグ
１７  ＳｉＯＣ膜
１８  キャップ絶縁膜
１９  第１層配線
２０  配線溝
２１  バリア絶縁膜
２２  層間絶縁膜
２３  キャップ絶縁膜
２４  ビアホール
２５  配線溝
２６  第２層配線
２７  バリア絶縁膜
２８  層間絶縁膜
２９  電極溝
３０、３１  ビアホール
３３  下部電極
３４  プラグ
３５  誘電膜
３６  上部電極
３７  第３層配線
３８  絶縁膜
３９  層間絶縁膜
４０  配線溝
４１  第３層配線
５０  下部電極
５１  誘電膜
５２  上部電極
５３  プラグ
Ｃ  キャパシタ
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ
【図１】
2006319174.tif 000003
【図２】
2006319174.tif 000004
【図３】
2006319174.tif 000005
【図４】
2006319174.tif 000006
【図５】
2006319174.tif 000007
【図６】
2006319174.tif 000008
【図７】
2006319174.tif 000009
【図８】
2006319174.tif 000010
【図９】
2006319174.tif 000011
【図１０】
2006319174.tif 000012
【図１１】
2006319174.tif 000013
【図１２】
2006319174.tif 000014
【図１３】
2006319174.tif 000015
【図１４】
2006319174.tif 000016
【図１５】
2006319174.tif 000017
【図１６】
2006319174.tif 000018
【図１７】
2006319174.tif 000019
【図１８】
2006319174.tif 000020