(57)【要約】【課題】  配線パターンの引き回しが容易になったり、基板の小型化を図ったりすることができる半導体素子の実装構造等を提供する。【解決手段】  基板に対して、フェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、基板上の配線パターンと、を電気接続した半導体素子の実装構造等であって、バンプ電極群が、半導体素子の一辺に沿って配列された第１のバンプ電極列と、半導体素子の対向する一辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列とを含み、基板上に、第１のバンプ電極列に対応した第１の配線パターンと、第２のバンプ電極列に対応した第２の配線パターンとがそれぞれ形成してあり、かつ、鉛直方向に眺めた場合に、第１の配線パターンが半導体素子の一辺と交差するように引き出して形成してあるとともに、第２の配線パターンが、半導体素子の一辺以外の複数辺と交差するように引き出して形成してある。【選択図】  図４
2006019370.tif 000002
【特許請求の範囲】
【請求項１】
基板に対してフェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、前記基板上の配線パターンと、を電気接続した半導体素子の実装構造であって、
前記バンプ電極群が、前記半導体素子の一辺に沿って配列された第１のバンプ電極列と、当該半導体素子の一辺に対向する辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列と、を含み、
前記配線パターンが、前記第１のバンプ電極列に対応した第１の配線パターンと、前記第２のバンプ電極列に対応した第２の配線パターンと、を含み、かつ、
前記基板を鉛直方向に眺めた場合に、前記第１の配線パターンが、前記半導体素子の一辺と交差するように引き出して形成してあるとともに、前記第２の配線パターンが、前記半導体素子の一辺以外の複数辺と交差するように引き出して形成してあることを特徴とする半導体素子の実装構造。
【請求項２】
前記半導体素子は、前記半導体素子の一辺に対向する辺と、前記第２のバンプ電極列との間に、導電性材料からなるダミーバンプ及び電気絶縁性材料からなるダミーバンプ、あるいはいずれか一方のダミーバンプを備えることを特徴とする請求項１に記載の半導体素子の実装構造。
【請求項３】
前記バンプ電極群が、金属バンプ、又は高分子材料上に金属メッキを施したメッキバンプであることを特徴とする請求項１又は２に記載の半導体素子の実装構造。
【請求項４】
前記基板を鉛直方向に眺めた場合に、前記ダミーバンプが導電性材料からなる場合には、前記第２の配線パターンは当該ダミーバンプを迂回するように形成してあり、前記ダミーバンプが電気絶縁性材料からなる場合には、当該ダミーバンプと平面的に重なる位置にも前記第２の配線パターンが形成してあることを特徴とする請求項２又は３に記載の半導体素子の実装構造。
【請求項５】
基板に対してフェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、前記基板上の配線パターンと、を電気接続した半導体素子の実装構造を含む電気光学装置であって、
前記半導体素子のバンプ電極群が、前記半導体素子の一辺に沿って配列された第１のバンプ電極列と、当該半導体素子の一辺に対向する辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列と、を含み、
前記配線パターンが、前記第１のバンプ電極列に対応した第１の配線パターンと、前記第２のバンプ電極列に対応した第２の配線パターンと、を含み、かつ、
前記基板を鉛直方向に眺めた場合に、前記第１の配線パターンが、前記半導体素子の一辺と交差するように引き出して形成してあるとともに、前記第２の配線パターンが、前記半導体素子の一辺以外の複数辺と交差するように引き出して形成してあることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の実装構造及び電気光学装置に関する。特に、所定配置された第１のバンプ電極列及び第２のバンプ電極列からなるバンプ電極群を備えた半導体素子を用いることにより、基板の小型化を図ったり、配線パターンの引き回しの自由度を向上させたりすることができる半導体素子の実装構造及び電気光学装置に関する。
【背景技術】
【０００２】
従来、フェイスダウン方式で半導体素子（半導体素子）を基板上に実装する例としては、例えば、液晶表示装置において、液晶パネルを構成する透明基板に駆動用半導体素子（半導体チップ）を、異方性導電膜などを用いてＣＯＧ（Chip on Glass）実装するものがある。この異方性導電膜を用いた実装方法は、ファインピッチへの対応が可能であるとともに、多接点を一括して電気的に接続できるという利点がある。
【０００３】
かかる実装方法に適した実装構造として、基板との実装面にフェイスダウンボンディング用のバンプ電極群を備える半導体素子を用いた実装構造が提案されている。このバンプ電極群には、少なくとも、チップ辺のうちの一辺に沿って配列された第１のバンプ電極列と、該第１のバンプ電極列の両端から各々内側に向けて斜めに配列された第２及び第３のバンプ電極列とが含まれている（特許文献１参照）。
より詳細には、図１１（ｂ）に示すように、駆動用半導体素子のバンプ電極群には、チップ辺に沿って配列された第１の電極列６５１と、第１の電極列６５１に対向する第４の電極列６５４のほかに、第１の電極列６５１の両端から、第４の電極列６５４に向けて斜めに配列された第２及び第３の電極列６５２、６５３とが設けられているので、図１１（ａ）に示すように、第２及び第３の電極列のバンプ電極６５２、６５３が実装される基板側の電極端子６６２、６６３も斜めに配列されている。
従って、これらの電極端子は互いに位置がずれているので、電極端子から引き出された配線パターンを第１の電極列６５１とは反対側に引き出す際には、側方に向けて真っ直ぐに引き出した後に直角に屈曲させることなく、第１の電極列６５１とは反対方向に向けて直接、引き出すことができる。すなわち、配線パターンを迂回させる必要がない分、無駄なスペースを削減できる。また、最短経路を辿るように配線パターンを引き出すことができるので、配線パターンの電気的な抵抗を低減することができる。さらに、第１〜第４の配線パターン６５１〜６５４をすべて略平行に引き出すことが可能であり、このように配置すると、駆動用半導体素子の実装位置が配線パターンの引き出し方向にずれたとしても、第１ないし第３のバンプ電極列を構成する全てのバンプ電極が電極端子（配線パターン）の上に位置している。
【特許文献１】特開平１１−２９７７６０号公報  （特許請求の範囲  図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された実装構造は、半導体素子の横幅を実質的に拡大させることにより、半導体素子の両端付近から引き出される配線パターンを直角に屈曲する場合をなくして、配線パターンの長さを短くしたものであるため、使用される半導体素子が大型化してしまう場合があった。したがって、基板の張出部の面積を小さくして、電気光学装置の小型化を図ることが困難であるという問題が見られた。
また、特許文献１に開示された実装構造は、半導体素子の両端付近から引き出される配線パターンも含めて、すべての配線パターンをできる限り平行に引き出すことができるものの、そのピッチ間隔等については、従来と実質的に変わることなく、引き回しの自由度を向上させることができるものではなかった。
さらに、かかる実装構造に使用される半導体素子におけるバンプ電極群は、実質的に直線状をなしていないために、半導体素子の設計上の制約が多くなり、このような半導体素子の製造が困難な場合があった。
【０００５】
そこで、本発明の発明者らは鋭意努力し、所定配置された第１のバンプ電極列及び第２のバンプ電極列からなるバンプ電極群を備えた半導体素子を用いることにより、半導体素子と重なる領域を有効に活用することができ、このような問題を解決できることを見出し、本発明を完成させたものである。
すなわち、本発明は、第１のバンプ電極列と第２のバンプ電極列との距離を近づけて配置したバンプ電極群を備えた半導体素子を用いることにより、配線パターンの引き回しの自由度を向上させたり、基板の張出部の面積を小さくして、電気光学装置の小型化を図ったりすることができる半導体素子の実装構造体及び電気光学装置を効率的に提供することである。
【課題を解決するための手段】
【０００６】
本発明によれば、基板に対してフェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、前記基板上の配線パターンと、を電気接続した半導体素子の実装構造であって、バンプ電極群が、半導体素子の一辺に沿って配列された第１のバンプ電極列と、当該半導体素子の一辺と対向する辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列と、を含み、配線パターンが、第１のバンプ電極列に対応した第１の配線パターンと、第２のバンプ電極列に対応した第２の配線パターンと、を含み、かつ、基板を鉛直方向に眺めた場合に、第１の配線パターンが、半導体素子の一辺と交差するように引き出して形成してあるとともに、第２の配線パターンが、半導体素子の一辺以外の複数辺と交差するように引き出して形成してある半導体素子の実装構造が提供され、上述した問題点を解決することができる。
すなわち、半導体素子における第１のバンプ電極列と第２のバンプ電極列との距離を近づけることにより、第１の配線パターンの端子と第２の配線パターンの端子との距離を近づけることができる。したがって、半導体素子と平面的に重なる領域についても、第２の配線パターンの引回し領域として有効に利用することができる。そのため、第２の基板の外形寸法を当該距離分短くした場合には、基板張出部の面積を小さくして、電気光学装置の小型化を図ることができる。一方で、第２の基板の外形寸法を変えない場合には、配線パターンの引き回し領域を広くすることができ、配線パターンのピッチ間隔を広げたり、配線幅を広げたりすることができる。よって、隣接する配線パターン間でのショートの発生を防止したり、配線パターンの電気抵抗を低下させたりできる電気光学装置を提供することができる。
なお、第２のバンプ電極列を所定の辺から所定距離だけ離してあるとは、第１のバンプ電極列が半導体素子の一辺に沿って配置されているのに対して、第２のバンプ電極列が当該半導体素子の一辺と対向する辺と第１のバンプ電極列との間において、第１のバンプ電極列に近づけるように配置してあることを意味する。
【０００７】
また、本発明の半導体素子の実装構造を構成するにあたり、半導体素子は、半導体素子の一辺に対向する辺と、第２のバンプ電極列との間に、導電性材料からなるダミーバンプ及び電気絶縁性材料からなるダミーバンプ、あるいはいずれか一方のダミーバンプを備えることが好ましい。
このように構成することにより、半導体素子の安定性を高めることができ、半導体素子と配線パターンの端子との接続不良や、半導体素子による配線パターンの断線等を効果的に防止することができる。
【０００８】
また、本発明の半導体素子の実装構造を構成するにあたり、バンプ電極群が、金属バンプ、又は高分子材料上に金属メッキを施したメッキバンプであることが好ましい。
このように構成することにより、金属バンプを使用した場合には、電気的接続を確実にすることができる。一方、高分子材料上に金属メッキを施したメッキバンプである場合には、配置の自由度を向上させたり、配線パターンの狭ピッチ化に対応しやすくすることができる。
【０００９】
また、本発明の半導体素子の実装構造を構成するにあたり、基板を鉛直方向に眺めた場合に、ダミーバンプが導電性材料からなる場合には、第２の配線パターンは当該ダミーバンプを迂回するように形成してあり、ダミーバンプが電気絶縁性材料からなる場合には、当該ダミーバンプと平面的に重なる位置にも第２の配線パターンが形成してあることが好ましい。
このように構成することにより、ダミーバンプによって配線パターン同士のショートを発生させることを有効に防止することができる。
【００１０】
また、本発明の別の態様は、基板に対してフェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、基板上の配線パターンと、を電気接続した半導体素子の実装構造を含む電気光学装置であって、半導体素子のバンプ電極群が、半導体素子の一辺に沿って配列された第１のバンプ電極列と、当該半導体素子の一辺と対向する辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列と、を含み、配線パターンが、第１のバンプ電極列に対応した第１の配線パターンと、第２のバンプ電極列に対応した第２の配線パターンと、を含み、かつ、基板を鉛直方向に眺めた場合に、第１の配線パターンが、半導体素子の一辺と交差するように引き出して形成してあるとともに、第２の配線パターンが、半導体素子の一辺以外の複数辺と交差するように引き出して形成してある電気光学装置である。
すなわち、半導体素子における第１のバンプ電極列と第２のバンプ電極列との距離を近づけることにより、第１の配線パターンの端子と第２の配線パターンの端子との距離を近づけることができる。したがって、第２の基板の外形寸法を当該距離分短くした場合には、基板張出部の面積を小さくして、電気光学装置の小型化を図ることができる。一方、第２の基板の外形寸法を変えずに、配線パターンの引き回し領域を広くした場合には、配線パターンの引回しの自由度を高めることができ、ショートの発生を少なくしたり、電気抵抗を低下させたりすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の半導体素子の実装構造及びそれを含む電気光学装置に関し、半導体素子の実装構造を備えた電気光学装置の実施形態について具体的に説明する。
ただし、かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更することが可能である。
【００１２】
本実施形態は、基板に対してフェイスダウンボンディングするためのバンプ電極群を備えた半導体素子と、基板上の配線パターンと、を電気接続した半導体素子の実装構造を含む電気光学装置であって、半導体素子のバンプ電極群が、半導体素子の一辺に沿って配列された第１のバンプ電極列と、当該半導体素子の一辺と対向する辺から所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列と、を含み、配線パターンが、第１のバンプ電極列に対応した第１の配線パターンと、第２のバンプ電極列に対応した第２の配線パターンと、を含み、かつ、基板を鉛直方向に眺めた場合に、第１の配線パターンが、半導体素子の一辺と交差するように引き出して形成してあるとともに、第２の配線パターンが、半導体素子の一辺以外の複数辺と交差するように引き出して形成してある電気光学装置である。
なお、本実施形態においては、半導体素子の実装構造を備えた電気光学装置として、ＴＦＤ素子（Thin Film Diode）を備えたアクティブマトリクス型構造の液晶表示装置を例に採って説明する。また、かかる液晶表示装置は、パッシブマトリクス型構造の液晶表示装置、あるいはＴＦＴ素子（Thin Film Transistor）を備えたアクティブマトリクス型構造の液晶表示装置のいずれであっても構わない。
【００１３】
１．電気光学装置（液晶表示装置）の基本構造
まず、図１〜図３を参照して、本実施形態に係る液晶表示装置の基本構造、すなわち、セル構造や配線等について具体的に説明する。ここで、図１は液晶表示装置２０の概略斜視図であり、図２は当該液晶表示装置２０の概略断面図である。また、図３（ａ）は第１の基板３０の平面図であり、図３（ｂ）は第２の基板６０の平面図であり、図３（ｃ）は第１の基板３０及び第２の基板６０を重ね合わせた状態の平面図である。
【００１４】
図１や図２に示される液晶表示装置２０は、透明な第１のガラス基板３１を基体とする第１の基板３０と、透明な第２のガラス基板６１を基体とする第２の基板６０とが、対向配置されるとともに、接着剤等のシール材２３を介して貼り合わせられている。また、第１の基板３０と、第２の基板６０とが形成する空間であって、シール材２３の内側部分に対して、開口部２３ａを介して液晶材料２１を注入した後、封止材２５にて封止されてなるセル構造を備えている。すなわち、第１の基板３０と第２の基板６０との間に液晶材料２１が充填されている。
そして、かかる液晶表示装置２０には、図示しないものの、バックライトやフロントライト等の照明装置やケース体などを必要に応じて適宜取付けることもできる。
【００１５】
また、図１や図２に示される液晶表示装置２０を構成する第１の基板３０は、一例として、第１のガラス基板３１と、反射層３５と、着色層３７と、遮光層３９と、平坦化層４１と、第１の電極３３と、から構成されている。また、第１の電極３３の上には、ポリイミド樹脂等からなる第１の配向膜４５が形成されている。なお、本実施形態の電気光学装置は、ＴＦＤ素子を備えたアクティブマトリクス型構造の液晶表示装置であり、第１の電極３３は走査電極を意味する。
そして、第１のガラス基板３１の所定位置に、鮮明な画像表示が認識できるように、位相差板（１／４波長板）４７及び偏光板４９が配置されている。
【００１６】
また、第１の基板３０と対向する第２の基板６０は、一例として、第２のガラス基板６１と、配線パターン６５、６６、６７と、スイッチング素子６９と、第２の電極６３と、から構成されている。なお、本実施形態に係る電気光学装置は、ＴＦＤ素子を備えたアクティブマトリクス型構造の液晶表示装置であり、第２電極６３は画素電極を、スイッチング素子６９はＴＦＤ素子を、それぞれ意味する。
また、配線パターン６５や第２の電極６３等の上には、第１の基板３０における第１の配向膜４５と同様のポリイミド樹脂等からなる第２の配向膜７５が形成されている。さらに、第２のガラス基板６１の外面においても、位相差板（１／４波長板）７７及び偏光板７９が配置されている。
【００１７】
そして、それぞれの基板上に形成された第１の電極３３と第２の電極６３との交差領域がマトリクス状に配列された多数の画素（以下、画素領域と称する場合がある。）を構成し、これら多数の画素の配列が、全体として液晶表示領域Ａを構成することになる。
なお、図１中、それぞれの画素領域に対応する第２の電極６３やスイッチング素子６９については、一部の画素領域にのみ図示してあるが、その他の画素領域についても同様に存在する。また、本実施形態の電気光学装置の例では、着色層３７を第１のガラス基板３１上に設けてあるが、第２のガラス基板６１上に設けることもできる。
【００１８】
また、図１や図２に示される第２のガラス基板６１は、第１のガラス基板３１の外形よりも外側に張り出してなる基板張出部６１Ｔを有し、かかる基板張出部６１Ｔ上には、配線パターン６５、６６、６７が形成されている。かかる配線パターン６５、６６、６７は、スイッチング素子６９を形成する材料であるタンタルやクロムの金属材料や、第２の電極６３等を形成する材料であるＩＴＯ（Indium Tin Oxide：インジウムスズ酸化物）等の透明導電性材料から形成することができる。
また、これらの配線パターンのうち、配線パターン６５、６７の端部が端子となって、半導体素子（Ｘドライバ）９１の実装領域９８ａが形成されているとともに、配線パターン６６、６７の端部が端子となって、半導体素子（Ｙドライバ）９４の実装領域９８ｂが形成されている。このうち、画像表示領域Ａ内に向けて引き出されている配線パターン（データ線と称する場合がある。）６５は、スイッチング素子６９を介して第２の電極（画素電極）６３に対して電気的に接続されている。
また、図２に概略断面を示すように、画像表示領域Ａ側の基板の縁部に向けて引き出されている配線パターン（引回し配線）６６は、導電性粒子を含むシール材２３を介して第１の基板３０上の第１の電極３３に対して電気的に接続されている。さらに、画像表示領域Ａとは反対側に向けて引き出されている配線パターン６７は、フレキシブル基板９３や、コネクタと電気的に接続されている。
そして、それぞれの実装領域９８ａ、９８ｂにおいて、それぞれの配線パターン６５、６６、６７に対して電気的に接続されるように、液晶駆動回路等を内蔵した半導体素子（ＩＣ）９１、９４がフェイスダウンボンディングにより、いわゆるＣＯＧ（Chip on Glass）実装されることにより、本発明の半導体素子の実装構造１００を構成している。
【００１９】
２．半導体素子の実装構造
（１）概要
本実施形態の電気光学装置における半導体素子の実装構造１００を図４に示す。
かかる図４に示される半導体素子の実装構造１００は、所定の半導体素子９１、９４と、第２の基板６０上の配線パターン６５、６６、６７と、を電気接続した半導体素子の実装構造であって、半導体素子９１のバンプ電極群１２０が、所定の第１のバンプ電極列１２１及び第２のバンプ電極列１２２を含み、配線パターン６５、６６、６７が、所定の第１の配線パターン６７及び第２の配線パターン６５、６６を含み、かつ、第２の基板６０を鉛直方向に眺めた場合に、第１の配線パターン６７が、半導体素子９１、９４の一辺９１ａ、９４ａと交差するように引き出して形成してあるとともに、第２の配線パターン６５、６６が、半導体素子９１、９４の一辺９１ａ、９４ａ以外の複数辺と交差するように引き出して形成してあることを特徴とする。
なお、以下の説明においては、第２の電極６３に対して信号電圧を供給するための半導体素子（Ｘドライバ）９１の実装構造についてのみ説明するが、第１の電極３３に対して信号電圧を供給するための半導体素子（Ｙドライバ）９４の実装構造についても同様の構成とすることができる。
【００２０】
すなわち、本発明の半導体素子の実装構造によれば、半導体素子９１における第１のバンプ電極列１２１と第２のバンプ電極列１２２との距離を近づけることにより、半導体素子９１と平面的に重なる領域を有効活用して第２の配線パターン６５を引回すことができる。より具体的には、図５（ａ）に示すように、第１の配線パターン９７の端子と、第２の配線パターン６５の端子と、の距離（Ｒ）を近づけることができるため、半導体素子９１と平面的に重なる領域を第２の配線パターン６５の引回し領域として確保できるようになる。したがって、従来であれば、半導体素子９１における画像表示領域Ａ側の一辺９１ｂから引き出されていた第２の配線パターン６５は、当該辺９１ｂと併せて、直交する二辺９１ｃ、９１ｄからも引き出されることとなる。
【００２１】
このとき、図５（ａ）に示すように、半導体素子９１の実装位置を、第１の配線パターン６７の端子と第２の配線パターン６５の端子とを近づけた距離に相当する分、画像表示領域Ａ側にずらして、第２のガラス基板６１の長さもその分短くすることが好ましい。この理由は、このように構成した場合には、第２のガラス基板６１の基板張出部６１Ｔの面積を小さくして、電気光学装置の小型化を図ることができるためである。
また、図５（ｂ）及び（ｃ）に示すように、第２のガラス基板６１の外形寸法を変えずに、半導体素子９１の実装位置も従来と同様にすることも好ましい。この理由は、このように構成することにより、第２の配線パターン６５の引回し領域を広く確保することができ、第２の配線パターン６５の引き回しの自由度を向上させることができる。したがって、図５（ｂ）に示すように、第２の配線パターン６５のピッチ間隔（Ｗ）を広げてショートの発生を防止したり、図５（ｃ）に示すように、第２の配線パターン６５の配線自体の幅を広くして電気抵抗を低下させたりすることができる。
さらに、図５（ｄ）に示すように、第２のガラス基板６１の外形寸法を変えずに、半導体素子９１の実装位置を、第１の配線パターン６７の端子と第２の配線パターン６５の端子とを近づけた距離に相当する分、画像表示領域Ａ側にずらすことも好ましい。この理由は、このように構成することにより、第１の配線パターン６７の引き回しの自由度を向上させることができるためである。したがって、図５（ｄ）に示すように、第１の配線パターン６７と、フレキシブル基板９３等との接続位置を、例えば、第２のガラス基板６１における端部付近等、所望の位置に選択ができるようになる。
【００２２】
（２）半導体素子
（２）−１  概要
図４に示される半導体素子の実装構造１００において、半導体素子（Ｘドライバ）９１は、配線パターン６５を介して第２の電極（画素電極）６３に対して信号電圧を供給するための部材である。また、半導体素子（Ｙドライバ）９４は、配線パターン６６を介して、第１の基板３０上の第１の電極（走査電極）３３に対して信号電圧を供給するための部材である。そして、これらの半導体素子９１、９４によって、第１の電極３３及び第２の電極６３によって構成される画素領域における液晶材料２１に対して電圧を印加するとともに、それぞれの画素に応じて印加する電圧を変化させて、画像を表示させることができる。
なお、半導体素子は、必ずしも複数の半導体素子を実装する必要はなく、まとめて制御可能な一つの半導体素子のみであっても構わない。
【００２３】
また、半導体素子を実装する際には、例えば、ワイヤーボンディングや、半導体のＡｕバンプをＡｇペーストにより基板に接続する方法、異方性導電膜を用いる方法、あるいは半田バンプを用いるフリップチップ方法、熱硬化性樹脂を用いる圧接工法等、種々の方法を採用することができる。中でも、薄型化を図ることができるとともに、半導体素子の接続箇所を周囲から絶縁する役割を果たすことができることから、異方性導電膜を用いる方法や熱硬化性樹脂を用いる圧接工法により実装されていることが好ましい。
【００２４】
（２）−２  バンプ電極群
次に、図６（ａ）〜（ｂ）を参照して、バンプ電極群１２０について説明する。ここで、図６（ａ）は、半導体素子９１を第２の基板６０上へ実装する際の実装面９２側から見た平面図であり、図６（ｂ）は、図６（ａ）中のＸＸ断面を矢印方向に見た断面図である。
かかる半導体素子９１は、第２の基板６０上の第１の配線パターン６７、及び第２の配線パターン６５と電気的に接続されるバンプ電極群１２０を備えている。また、かかるバンプ電極群１２０は、半導体素子９１の一辺９１ａに沿って配列された第１のバンプ電極列１２１と、当該一辺９１ａに対向する辺９１ｂから所定距離だけ離して、実質的に直線状に面内配置された第２のバンプ電極列１２２と、を含んでいる。
このうち、第１のバンプ電極列１２１のバンプ電極は、他方側の端子が、上述のフレキシブル基板９３や、コネクタ等と接続された、第１の配線パターン６７の端子と接続され、半導体素子９１に対して信号入力するための入力端子である。また、第２のバンプ電極列１２２のバンプ電極は、第２の配線パターン６５の端子と接続され、第２の電極６３に信号出力するための出力端子である。
【００２５】
ここで、図４に示す半導体素子の実装構造１００においては、かかる第１のバンプ電極列１２１が配列される半導体素子９１の一辺９１ａは、第２の基板６０上に実装する際に、液晶表示装置２０における画像表示領域Ａが存在する側とは反対側に向けて配置される辺９１ａである。
そして、図６（ａ）〜（ｂ）に示すように、第１のバンプ電極列１２１が半導体素子９１の一辺９１ａに沿って配置されているのに対して、第２のバンプ電極列１２２が当該半導体素子９１の一辺９１ａと対向する辺９１ｂと第１のバンプ電極列１２１との間において、第１のバンプ電極列１２１に近づくように配置されていることが好ましい。
この理由は、第２のバンプ電極列１２２を、第１のバンプ電極列１２１の存在する半導体素子９１の辺９１ａ側に近付けることにより、それぞれ対応する第１の配線パターン６７における端子と、第２の配線パターン６５における端子との距離（Ｒ）を小さくすることができるためである。その結果、上述したとおり、第２のガラス基板６１における基板張出部６１Ｔの面積を小さくして、電気光学装置の小型化を図ったり、あるいは、基板張出部６１Ｔの面積は変えずに、第１の配線パターン６７の引き回しの自由度を高くして、ショートの発生を防止したり、電気抵抗を低下させたりすることができる。
【００２６】
また、第２のバンプ電極列１２２の配置位置については、第１のバンプ電極列１２１が配列された半導体素子９１の一辺９１ａと対向する辺９１ｂから所定距離だけ離して、実質的に直線状に配置されていれば、特に制限されるものではない。すなわち、バンプ電極列１２２が直線状であれば、半導体素子９１の設計上の制約を比較的緩くすることができるためである。
したがって、例えば、図７（ａ）〜（ｃ）のような配置とすることができる。中でも、図７（ｃ）に示すように、第２のバンプ電極列１２２が、第１のバンプ電極列１２１が配置された一辺９１ａと対向する辺９１ｂよりも、当該一辺９１ａ側に近づけて配置してあることが好ましい。この理由は、電気光学装置の小型化や、第２の配線パターン６５の引回し領域の確保を、より確実に達成できるとともに、半導体素子９１が、基板張出部６１Ｔにおけるフレキシブル基板９３等の接続領域に影響を与えることがないためである。
【００２７】
より具体的には、図７（ａ）に示すように、第２のバンプ電極列１２２が、第１のバンプ電極列１２１が配置された一辺９１ａよりも、対向する辺９１ｂ側に近寄って配置される場合には、第１のバンプ電極列１２１と第２のバンプ電極列１２２との距離（Ｒ）を、例えば、５００〜２，０００μｍの範囲内の値とすることが好ましい。一方、図７（ｃ）に示すように、第２のバンプ電極列１２２が、対向する辺９１ｂよりも、第１のバンプ電極列１２１が配置された一辺９１ａ側に近寄って配置される場合には、第１のバンプ電極列１２１と第２のバンプ電極列１２２との距離（Ｒ）を、例えば、５０〜４００μｍの範囲内の値とすることが好ましい。
【００２８】
また、バンプ電極群が、金属バンプ、又は高分子材料上に金属メッキを施したメッキバンプであることが好ましい。
この理由は、バンプ電極が金属バンプである場合には、半導体素子と配線パターンとの電気的接続を確実にすることができるためである。
一方、高分子材料上に金属メッキを施したメッキバンプとした場合には、金属バンプの場合に必要とされるアルミニウムパッドが不要となるとともに、比較的小径のバンプ電極を形成することができるためである。したがって、バンプ電極の配置の自由度を高くすることができるとともに、配線パターンの狭ピッチ化に対応しやすくなるためである。また、半導体素子の小型化を図ることもできるようになるためである。さらには、異方性導電膜で使われているような導電粒子を使わずに実装できるため、配線のレイアウトやバンプ電極のピッチに自由度を持たせることができる。
【００２９】
（２）−３  ダミーバンプ
また、図８（ａ）〜（ｂ）に示すように、半導体素子９１の一辺９１ａに対向する辺９１ｂと、第２のバンプ電極列１２２との間に、導電性材料からなるダミーバンプ及び電気絶縁性材料からなるダミーバンプ、あるいはいずれか一方のダミーバンプ１２５が設けられている。
すなわち、本発明の半導体素子の実装構造に使用される半導体素子９１は、所定の一辺９１ａ側に偏って、第１のバンプ電極列１２１及び第２のバンプ電極列１２２が配置されているために、そのままで実装すると、バランスが悪くて、実装することができないためである。したがって、このようなダミーバンプ１２５を所定位置に設けることにより、実装した際の実装する際のバランスを良好にして、接続時の安定性を高めることができる。
なお、図８（ａ）はダミーバンプ１２５を備えた半導体素子９１を実装面側からみた平面図であり、図８（ｂ）は図８（ａ）のＸＸ断面を矢印方向に見た断面図である。
【００３０】
また、かかるダミーバンプ１２５を形成する数は特に制限されるものではないが、例えば、図８（ａ）〜（ｂ）に示すように、半導体素子９１における第１のバンプ電極列１２１が配置された辺９１ａと対向する辺９１ｂ側のそれぞれの角部に１個ずつ形成することが好ましい。この理由は、半導体素子９１の実装状態を安定させることができるとともに、後述するように、導電性材料からなるダミーバンプ１２５を形成する場合に、第２の配線パターン６５を迂回させて形成することが比較的容易になるためである。
【００３１】
また、ダミーバンプ１２５が導電性材料からなる場合には、図９（ａ）に示すように、第２の配線パターン６５は当該ダミーバンプ１２５を迂回するように形成してあることが好ましい。この理由は、第２の配線パターン６５のピッチ間隔にもよるが、ダミーバンプによって隣接する第２の配線パターン６５間に、ショートを発生させる場合があるためである。
一方、ダミーバンプが電気絶縁性材料（高分子材料）からなる場合には、図９（ｂ）に示すように、当該ダミーバンプ１２５´と平面的に重なる位置にも第２の配線パターン６５が形成してあることが好ましい。この理由は、電気絶縁性材料からなるダミーバンプ１２５´であれば、上述したようなショートを発生させるおそれがないために、第２の配線パターン６５の形成時に、ダミーバンプ１２５´の位置を考慮する必要がないためである。そして、このように構成した場合には、ダミーバンプ１２５を迂回させて形成した場合と比較して、最低限必要な引回し領域を小さくすることができるために、第２の基板６０の外形寸法を、より小さくすることができる。
【００３２】
３．応用例
図１０は、本実施形態の電子光学装置を備えた電子機器の全体構成を示す概略構成図である。この電子機器は、液晶表示装置２０の一部を構成する液晶パネル２０´と、これを制御するための制御手段２００とを有している。また、図１０中では、液晶パネル２０´を、パネル構造体２０Ａと、半導体素子（半導体素子）等で構成される駆動回路２０Ｂと、に概念的に分けて描いてある。また、制御手段２００は、表示情報出力源２０１と、表示処理回路２０２と、電源回路２０３と、タイミングジェネレータ２０４とを有することが好ましい。
また、表示情報出力源２０１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ２０４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路２０２に供給するように構成されていることが好ましい。
【００３３】
また、表示情報処理回路２０２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫと共に駆動回路２０Ｂへ供給することが好ましい。さらに、駆動回路２０Ｂは、第１の電極駆動回路、第２の電極駆動回路及び検査回路を含むことが好ましい。また、電源回路２０３は、上述の各構成要素にそれぞれ所定の電圧を供給する機能を有している。
そして、本実施形態の電気光学装置を備えた電子機器であれば、半導体素子における第１のバンプ電極列と第２のバンプ電極列とを近接させてあることにより、基板張出部の面積を小さくして全体として小型化を図ったり、あるいは、基板張出部の面積はそのままで、配線パターンの引き回しの自由度を高めてショートの発生を少なくしたり、電気抵抗を低下させることができる電子機器とすることができる。
【産業上の利用可能性】
【００３４】
本発明によれば、特定の半導体素子を用いて実装構造を形成することにより、基板の外形寸法を小さくして、全体として電気光学装置の小型化を図ることができる。また、配線パターンのピッチ間隔を広くして、ショートの発生を防止したり、配線自体の幅を広げて、電気抵抗を低下させたりすることができる。したがって、電気光学物質として液晶分子を用いた電気光学装置や電子機器、例えば、携帯電話機やパーソナルコンピュータ等をはじめとして、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電気泳動装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器や、電子放出素子を使用した装置（ＦＥＤ:Field Emission DisplayやＳＣＥＥＤ：Surface-Conduction Electron-Emitter Display）、プラズマディスプレイ装置、有機及び無機エレクトロルミネッセンス装置などに適用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る液晶表示装置の外観を示す概略斜視図である。
【図２】本発明に係る液晶表示装置を模式的に示す概略断面図である。
【図３】（ａ）は、第１の基板の平面図であり、（ｂ）は、第２の基板の平面図であり、（ｃ）は、第１の基板と第２の基板を重ね合わせた状態における平面図である。
【図４】本発明に係る半導体装置の実装構造を示す平面図である。
【図５】（ａ）〜（ｄ）は、それぞれ半導体素子の実装構造体の変形例を説明するために供する図である。
【図６】（ａ）〜（ｂ）は、それぞれ本発明に係る半導体素子の実装構造に用いられる半導体素子を示す平面図及び断面図である。
【図７】（ａ）〜（ｃ）は、それぞれ半導体素子における第１のバンプ電極列及び第２のバンプ電極列の配置を説明するために供する図である。
【図８】（ａ）〜（ｂ）は、それぞれダミーバンプを備えた半導体素子を示す平面図及び断面図である。
【図９】第２の配線パターンの形成方法について説明するために供する図である。
【図１０】応用例としての電子機器の概略構成を示すブロック図である。
【図１１】従来の半導体素子の実装構造を説明するために供する図である。
【符号の説明】
【００３６】
２０：電気光学装置（液晶表示装置）、２３：シール材、３０：第１の基板、６０：第２の基板、４１：平坦化膜、６５・６５ａ・６５ｂ：第１の配線パターン、９１：半導体素子（Ｘドライバ）、９２：実装面、９４：半導体素子（Ｙドライバ）、１００：実装構造、１２０：バンプ電極群、１２１：第１のバンプ電極列、１２２：第２のバンプ電極列、１２５：ダミーバンプ
【図１】
2006019370.tif 000003
【図２】
2006019370.tif 000004
【図３】
2006019370.tif 000005
【図４】
2006019370.tif 000006
【図５】
2006019370.tif 000007
【図６】
2006019370.tif 000008
【図７】
2006019370.tif 000009
【図８】
2006019370.tif 000010
【図９】
2006019370.tif 000011
【図１０】
2006019370.tif 000012
【図１１】
2006019370.tif 000013