(57)【要約】【課題】フィルター、より詳しくはフィルターの遮断周波数を補正するためのフィルターのチューニング回路を提供する。【解決手段】３個の端子を持って第１端子に印加される電圧に比例して第２端子で第３端子で流れる電流を変化させる第１トランジスターと前記第１トランジスターと直列接続された抵抗を含み、前記抵抗の抵抗値によって前記抵抗に流れる電流が変化される電流発生部と、３個の端子を持って前記第１トランジスターとカレントミラー回路を構成して第１端子に印加される電圧に比例して第２端子から第３端子にミラー電流が流れる第２トランジスター、前記第２トランジスターの第３端子に接続されてＲＣ時定数のキャパシターのキャパシタンスを変化させることができるキャパシター部、及び前記キャパシター部のキャパシタンスを変化させるように制御信号を送るアップダウンカウンター部を含むキャパシター補償部を含む。【選択図】図２
2006319985.tif 000002
【特許請求の範囲】
【請求項１】
３個の端子を持って第１端子に印加される電圧に比例して、第２端子で、第３端子で流れる電流を変化させる第１トランジスターと、前記第１トランジスターと直列接続された抵抗を含み、前記抵抗の抵抗値によって前記抵抗に流れる電流が変化される電流発生部と、
３個の端子を持って前記第１トランジスターとカレントミラー回路を構成して、第４端子に印加される電圧に比例して、第５端子から第６端子にミラー電流が流れる第２トランジスターと、前記第２トランジスターの第６端子に接続されてキャパシタンスを変化させることができるキャパシター部と、前記キャパシタ部のキャパシタンスを変化させるように制御信号を送るアップダウンカウンター部を含むキャパシター補償部と
を含むことを特徴とするチューニング回路。
【請求項２】
前記電流発生部は、前記抵抗両端にかかる電圧と基準電圧を比べて出力する第１比較器をさらに含み、前記第１比較器の出力は、前記第１トランジスタの第１端子に印加されることを特徴とする請求項１記載のチューニング回路。
【請求項３】
前記電流発生部の抵抗は、２つ以上の抵抗が並列形態で接続されて広帯域周波数による制御モードクロック信号によっていずれか一つの抵抗が活性化されることを特徴とする請求項２記載のチューニング回路。
【請求項４】
前記キャパシター補償部は、前記キャパシター補償部の出力電圧と基準電圧を比べて出力する第２比較器をさらに含み、前記第２比較器の出力信号は、前記アップダウンカウンター部の入力信号に印加されることを特徴とする請求項１記載のチューニング回路。
【請求項５】
前記キャパシター部は、多数個のキャパシターが並列で接続されて、それぞれのキャパシターはスイッチが接続されてスイッチングキャパシター構造を持ち、
前記スイッチは、前記アップダウンカウンター部のデジタル４-ビット制御信号によって制御されることを特徴とすることを特徴とする請求項４記載のチューニング回路。
【請求項６】
前記チューニング回路は、
前記キャパシター補償部の出力端と接地端子の間に接続される第１スイッチと、
前記第２トランジスターの第６端子と出力端の間に接続される第２スイッチと、
前記第２比較器の入力端と前記キャパシター補償部の出力端の間に接続される第３スイッチと
をさらに含むことを特徴とする請求項４記載のチューニング回路。
【請求項７】
前記第１ないし第３スイッチは、クロック信号によって制御されて、第１クロック信号によって第１スイッチがオンされ、第２及び第３スイッチはオフ状態を維持して、第２クロック信号によって第２スイッチがオンされ第１及び第３スイッチはオフ状態を維持して、第３クロック信号によって第３スイッチがオンされ第1及び第２スイッチはオフ状態を維持することを特徴とする請求項６記載のチューニング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルター（ｆｉｌｔｅｒ）に関し、より詳くはフィルターの遮断周波数（ｃｕｔ−ｏｆｆ ｆｒｅｑｕｅｎｃｙ）を補正するためのフィルターのチューニング回路に関する。
【背景技術】
【０００２】
図１ａは、従来のチューニング回路を示したものである。
【０００３】
図１ａに示すチューニング回路は、特許文献１に開示された回路である。
【０００４】
図１ａに示すように、チューニング回路はフィルター部１１０、比較器（comparator）１２０及びコントローラー部１３０を含む。
【０００５】
フィルター部１１０は、第１ＲＣ素子１１１ａ、第２ＲＣ素子１１１ｂ、第１ＲＣ素子１１１ａ及び第２ＲＣ素子１１１ｂの充放電のためのスイッチ（ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ）、及び第１ＲＣ素子１１１ａ及び第２ＲＣ素子１１１ｂに含まれたキャパシタンス値を調節するキャパシターアレイ１１２を含む。
【０００６】
比較器１２０は２個の入力（(1)、(2)）を比べ、コントローラー部１３０は、シーケンス制御機１３１とメモリー１３２を含む。
【０００７】
ここで、シーケンス制御機１３１が開始入力（Ｓｔａｒｔ）を受けると、シーケンス制御機１３１の出力端の制御信号（Ａ）によって、第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオン(ｃｌｏｓｅ)になり、シーケンス制御機１３１が終了入力（Ｓｔｏｐ）を受けると、シーケンス制御機１３１の出力端の制御信号（Ｂ）によって第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオフ（ｏｐｅｎ）になる。
【０００８】
チューニング作業を遂行するためには、先ず第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオン（ｃｌｏｓｅ）になって、第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオフ（ｏｐｅｎ）になって、第１キャパシター（Ｃ１ａ）は放電状態で、第２キャパシター（Ｃ１ｂ）は充電状態でなければならない。
【０００９】
このような先行過程後、シーケンス制御機１３１の入力端に開始制御信号（Ｓｔａｒｔ）が印加されれば、第１スイッチ（ＳＷ１ａ）と第３スイッチ（ＳＷ１ｂ）がオフ（ｏｐｅｎ）になり、第２スイッチ（ＳＷ２ａ）と第４スイッチ（ＳＷ２ｂ）はオン（ｃｌｏｓｅ）になって、第１キャパシター（Ｃ１ａ）は第1 抵抗（Ｒ１ａ）と接続されて時間が経つによって徐徐に充電が行われ、第２キャパシター（Ｃ１ｂ）は第２抵抗（Ｒ１ｂ）と接続されて時間が経つにつれて徐徐に放電が行われる。
【００１０】
このような過程が遂行されることによって、比較器１２０は第１ＲＣ素子１１１ａの第1 ノード（(1)）の電圧値と第２ＲＣ素子１１１ｂの第２ノード（(2)）の電圧値を比べる。
【００１１】
ここで、比較器１２０の入力である第1 ノード（(1)）の電圧と第２ノード（(2)）の電圧を比べて、最初の比較状態に比べて第１ＲＣ素子１１１ａと第２ＲＣ素子１１１ｂの出力電圧が逆転されれば、比較器１２０は停止信号（Ｓｔｏｐ）を出力して、シーケンス制御機１３１では、その時点をチェックしてメモリー１３２にデジタルカウンターのクロック時間を貯臓する。
【００１２】
結局、第１ＲＣ素子１１１ａは第１時定数ｔ１をもって、第２RC素子１１１ｂは、第２時定数ｔ２を持つようになるので、第１時定数ｔ１と第２時定数ｔ２が互いに同じくなるように第１キャパシター（Ｃ１ａ）と第２キャパシター（Ｃ１ｂ）をキャパシターアレイ１１２で調節する。
【００１３】
図１ｂは、図１ａに示す従来のチューニング のチューニングを説明するためのグラフである。 図１ｂに示すように、先に図１ａで説明したようにチューニングを始めるための制御信号（Ａ）はオフ（ｏｐｅｎ）され、制御信号（Ｂ）はオン（ｃｌｏｓｅ）されて開始時点（ｓｔａｒｔ）から第１ＲＣ素子は充電が始まって、第２ＲＣ素子は放電が始まるようになる。
すなわち、第１ＲＣ素子の時定数（ｔ１）は、Ｒ１＊Ｃ１になり、第２ＲＣ素子の時定数（ｔ２）はＲ２＊Ｃ２になる。
【００１４】
図１ｂに示すように、素子に従ってＳ１、Ｓ２またはＳ３で第１ＲＣ素子と第２ＲＣ素子の充／放電が等しくなる時点がΔｔ１、Δｔ２またはΔｔ３に変更される。
【００１５】
しかし、前述した従来の方法によれば、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変化に関係ない外部の絶対基準を使わず、ＰＶＴ変化に従ってチューニングされるインターセクション（ｉｎｔｅｒｓｅｃｔｉｏｎ）ノードが変わることがあるという問題がある。
【００１６】
また、前述した従来の方法によれば、整合は第１ＲＣ素子と第２ＲＣ素子の変化に対応するので、結果的にチップによってインターセクションノードＳ１、Ｓ２ またはＳ３のみチューニングが成り立つのでチューニング範囲が非常に狭く、チップごとにチューニングシミュレーションが必要という短所がある。
【００１７】
【特許文献１】米国特許出願公開第２００４／０１６９５６５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述した問題点を解決するための本発明の目的は、フィルターの最初の設計時に設定した特性に比べて一定範囲以上特性の変化が発生して遮断周波数が変動された場合、変動された特性を償うことができるチューニング回路を提供することにある。
【００１９】
本発明の他の目的は、外部変化に関係ないクロックの周期にチューニングされるようにしてチューニングの効果を最大限具現することができるチューニング回路を提供することにある。
【００２０】
本発明のまた他の目的は、チップの種類に無関係に外部変化に関係ないクロックの周期にチューニングされるようにして、すべてのチップが一定のＲ＊Ｃ値を持つチューニング回路を提供することにある。
【課題を解決するための手段】
【００２１】
前述した課題を解決するための本発明によるチューニング回路は、３個の端子を持って第１端子に印加される電圧に比例して、第２端子から、第３端子に流れる電流を変化させる第１トランジスターと、前記第１トランジスターと直列接続された抵抗を含み、前記抵抗の抵抗値によって前記抵抗に流れる電流が変化される電流発生部と、３個の端子を持って前記第１トランジスターとカレントミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）回路を構成して、第４端子に印加される電圧に比例して、第５端子から第６端子にミラー電流が流れる第２トランジスターと、前記第２トランジスターの第６端子に接続されてＲＣ時定数のキャパシター（Ｃ）のキャパシタンスを変化させることができるキャパシター部と、前記キャパシター部のキャパシタンスを変化させるように制御信号を送るアップダウンカウンター部を含むキャパシター補償部とを含む。
【００２２】
ここで、前記電流発生部は前記抵抗両端にかかる電圧と基準電圧を比べて出力する第１比較器をさらに含み、前記第１比較器の出力は、前記第1トランジスターの第１端子に印加されることが望ましい。
【００２３】
ここで、前記電流発生部の抵抗は、２つ以上の抵抗が並列形態で接続されて、広帯域周波数による制御モードクロック信号によっていずれか一つの抵抗が活性化されることが望ましい。
【００２４】
ここで、前記キャパシター補償部は、前記キャパシター補償部の出力電圧と基準電圧を比べて出力する第２比較器をさらに含み、前記第２比較器の出力信号は前記アップダウンカウンター部の入力信号に印加されることが望ましい。
【００２５】
ここで、前記キャパシター部は、複数個のキャパシターが並列で接続されて、それぞれのキャパシターは、スイッチが接続されてスイッチングキャパシター構造を持って、前記スイッチは前記アップダウンカウンター部のデジタル４-ビット制御信号によって制御されることが望ましい。
【００２６】
ここで、前記チューニング回路は、前記キャパシター補償部の出力端と接地端子間に接続される第１スイッチ、 前記第２トランジスターの第６端子と出力端の間に接続される第２スイッチ、 前記第２比較器の入力端と前記キャパシター補償部の出力端の間に接続される第３スイッチをさらに含むことが望ましい。
【００２７】
ここで、前記第１ないし第３スイッチは、クロック信号によって制御されて、第１クロック信号によって第１スイッチがオンされ第２及び第３スイッチはオフ状態を維持して、第２クロック信号によって第２スイッチがオンされ第１及び第３スイッチはオフ状態を維持して、第３クロック信号によって第３スイッチがオンされ第1 及び第２スイッチは、オフ状態を維持することが望ましい。
【００２８】
本発明は、以下で開示される実施形態に限定されるのではなく、互いに異なり多様な形態に具現されることができるし、明細書全体にかけて同一の参照符号は、同一の構成要素を指称する。
【発明の効果】
【００２９】
前述した本発明の構成によれば、フィルターの最初の設計時に設定した特性に比べて、一定範囲以上特性の変化が発生して、遮断周波数が変動された場合に変動された特性を償うことができるチューニング回路を提供するのが可能になる。
【００３０】
また、外部変化に関係ないクロックの周期にチューニングされるようにしてチューニングの効果を最大限具現することができるチューニング回路を提供することが可能になる。
【００３１】
また、チップの種類に無関係に外部変化に関係ないクロックの周期にチューニングされるようにしてすべてのチップが一定なＲ＊Ｃ値を持つチューニング回路を提供するのが可能になる。
【発明を実施するための最良の形態】
【００３２】
以下、添付された図面を参照して本発明の望ましい実施形態を詳しく説明する。
【００３３】
図２は、本発明の実施形態によるフィルターの遮断周波数変化を償うチューニング回路の図である。
【００３４】
示すように、チューニング回路は、電流発生部２１０及びキャパシター補償部２２０で構成される。
【００３５】
電流発生部２１０は、入力信号により抵抗（Ｒ）値によって抵抗（Ｒ）に流れる電流を変化させて、キャパシター補償部２２０は、電流発生部２１０で発生する電流を基準にしてキャパシタンス（Ｃ）成分を償うことで遮断周波数の時定数を償う。
【００３６】
電流発生部２１０は、２個の入力端子と１個の出力端子で構成された第１比較器２１１、 ３個の端子で構成された第１トランジスター（ＭＮ２１）及び抵抗（Ｒ）を含む。
【００３７】
キャパシター補償部２２０は、２個の入力端子と１個の出力端子で構成された第２比較器２２１、３個の端子で構成された第２トランジスター（ＭＮ２２）、アップ／ダウンカウンター部２２２、キャパシター部２２３、第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）及び第３スイッチ（Ｓ３）を含む。
【００３８】
ここで、電流発生部２１０の第１トランジスター（ＭＮ２１）とキャパシター補償部２２０の第２トランジスター（ＭＮ２２）は、互いにカレント-ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）回路２１２を構成して、電流発生部２１０の電流の大きさそのままにキャパシター補償部２２０の第２トランジスター（ＭＮ２２）に電流が流れるようにする。
【００３９】
ここで、それぞれの構成要素の連結構造を注意深くみる。
【００４０】
電流発生部２１０で、第１比較器２１１の第１端子（−）に入力信号が印加されて、第１比較器２１１の出力は第１トランジスター（ＭＮ２１）の第１端子に接続されて、第１トランジスター（ＭＮ２１）の第２端子は電圧（ＶＤＤ）が印加されて、第１トランジスター（ＭＮ２１）の第２端子は抵抗（Ｒ）と第１比較器２１１の第２端子（＋）に接続される。
【００４１】
キャパシター補償部２２０で、第２比較器２２１の第２端子（−）に入力信号が印加されて、第２比較器２２１の出力はアップ／ダウンカウンター部２２２に入力されて、第１トランジスター（ＭＮ２１）の第１端子と第２トランジスター（ＭＮ２２）の第１端子は互いに接続されてカレント-ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）回路２１２を構成して、第２トランジスター（ＭＮ２２）の第２端子には電圧（ＶＤＤ）が印加されて、第２トランジスター（ＭＮ２２）の第３端子は２個の端子で構成された第２スイッチ（Ｓ２）の一端に接続されて、第２スイッチ（Ｓ２）の他端は、出力端（ＯＵＴ）とキャパシター部２２３の一端と第２比較器２２１の第１端（＋）に接続された第３スイッチ（Ｓ３）の他端に接続される。
【００４２】
出力端（ＯＵＴ）は２個の端子で構成された第１スイッチ(S1)と２個の端子で構成された第３スイッチ（Ｓ３）とに、それぞれ接続される。
【００４３】
キャパシター部２２３は基本キャパシター（Ｃｄｅｆ）と、スイッチングキャパシター-バンク２２４を含む。
【００４４】
スイッチングキャパシター-バンク２２４は、キャパシター部２２３の入力端子に２個の端子で構成されたスイッチ（ＳＷ２１乃至ＳＷ２４）の第１端子が接続されて、スイッチ（ＳＷ２１ないしＳＷ２４）の第２端子はキャパシター（Ｃｂ２１乃至Ｃｂ２４）の一端が接続されて、アップ／ダウンカウンター部２２２の制御信号によってスイッチ（ＳＷ２１乃至ＳＷ２４）のオン／オフスイッチングがなり、オン／オフスイッチ（ＳＷ２１乃至ＳＷ２４）のオン／オフによって、キャパシター（Ｃｂ２１乃至Ｃｂ２４）の活性化を行うか否かが決まる。
【００４５】
ここで、電流発生部２１０の抵抗（Ｒ）は二つ以上の抵抗が並列で接続されて、多様な抵抗値を設定することができる。
【００４６】
また、スイッチングキャパシター-バンク２２４は、スイッチ（ＳＷ２１乃至ＳＷ２４）とキャパシター（Ｃｂ２１ないしＣｂ２４）で構成される第１スイッチングキャパシターのような構造で、第２ないし第４スイッチングキャパシターが形成される。第１乃至第４スイッチングキャパシターは、互いに並列で接続されてスイッチングキャパシター-バンク２２４を形成する。
【００４７】
以下、本発明による望ましい実施形態の動作を説明する。
【００４８】
入力端（ＩＮ）に基準電圧（Ｖｒｅｆ）が印加されると、第１スイッチ（Ｓ１）がオン（ｃｌｏｓｅ）し、キャパシター部２２３に充電されている電荷を皆放電させた後、第１スイッチ（Ｓ１）をオフ（ｏｐｅｎ）する。
【００４９】
第１スイッチ（Ｓ１）がオフされるのと同時に第２スイッチ（Ｓ２）をオンされ、第３スイッチ（Ｓ３）は最初オフ状態でスイッチングをしない。
【００５０】
電流発生部２１０の第１比較器２１１の第１入力端（−）に基準電圧が印加され、第１比較器２１１の出力は第１トランジスター（ＭＮ２１）の第１端子(ｇａｔｅ)に印加される。
【００５１】
第１トランジスター（ＭＮ２１）の第２端子(ｄｒａｉｎ)には電圧が印加されると、第１トランジスター（ＭＮ２１）の第３端子(ｓｏｕｒｃｅ)に電流（Ｉ）が流れる。
【００５２】
第１トランジスター（ＭＮ２１）の第３端子(ｓｏｕｒｃｅ)に電流（Ｉ）が流れると、その電流は、抵抗（Ｒ）と第１比較器２１１の第２入力端子（＋）にそれぞれ印加される。
【００５３】
第１比較器２１１では、入力される基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）に電流（Ｉ）が流れて発生する電圧（ＩＲ）を比べ、基準電圧（Ｖｒｅｆ）と抵抗（Ｒ）で発生する電圧（ＩＲ）の差が消滅するように、第１トランジスター（ＭＮ２１）の増幅作用が増加または減少して、電流（Ｉ）が加減される。
【００５４】
ここで、遮断周波数（ｆｃ）は、抵抗とキャパシターの積に反比例する特性があり、次の式１に表現される。
【数１】
2006319985.tif 000003
ここで、ｆｃは遮断周波数で、Ｒは抵抗、Ｃはキャパシタンスである。
【００５５】
すなわち、本発明は抵抗の成分が生産工程の変動によって変更されたとしても、実質的にその変動幅が頻繁には発生しないという点に着眼して、キャパシタンスを補正することで遮断周波数の補正をする。
【００５６】
結局、電流発生部２１０で発生した電流（Ｉ）は、カレントミラー（ｃｕｒｒｅｎｔ−ｍｉｒｒｏｒ）回路２１２によって、第１トランジスター（ＭＮ２１）の第３端子(ｓｏｕｒｃｅ )に流れる電流(I)と大きさが等しい電流（Ｉ）が、キャパシター補償部２２０の第２トランジスター（ＭＮ２２）の第３端子(ｓｏｕｒｃｅ)に流れる。
【００５７】
このように生成されたキャパシター補償部２２０の電流（Ｉ）は、キャパシター部２２３の基本キャパシター（Ｃｄｅｆ）に流れる。
【００５８】
ここで、基本キャパシター（Ｃｄｅｆ）で発生される電圧（Ｖｏｕｔ）は、次の式２で表現される。
【数２】
2006319985.tif 000004
ここで、Ｖｏｕｔは出力電圧、Ｑは電荷量、Ｃはキャパシタンス、Ｉはキャパシターに流れる電流、ｔはキャパシターに電流が流れる時間である。
【００５９】
基本キャパシター（Ｃｄｅｆ）に電流（Ｉ）の流れる時間が持続して発生した電圧（Ｖｏｕｔ）は、キャパシター補償部２２０の第２比較器２２１の第１入力端子に印加されて、第２入力端子には基準電圧（Ｖｒｅｆ）が印加される。
【００６０】
第２比較器２２１の出力は、アップ／ダウンカウンター部２２２に印加されて、アップ／ダウンカウンター部２２２では、キャパシター部２２３のスイッチングキャパシター-バンク２２４のスイッチをオン／オフする。
【００６１】
すなわち、アップ／ダウンカウンター部２２２に印加された電圧によって、アップ／ダウンカウンター部２２２は、キャパシター部２２３のスイッチングキャパシター-バンク２２４の第１スイッチ（ＳＷ２１）、 第２スイッチ（ＳＷ２２）、第３スイッチ（ＳＷ２３）及び第４スイッチ（ＳＷ２４）をスイッチングし、各スイッチ（ＳＷ２１乃至 ＳＷ２４）に対応するキャパシター（Ｃｂ２１ないしＣｂ２４）に電流が流れて、スイッチングキャパシター-バンクのすべての電荷量を調節する。
【００６２】
ここで、キャパシター部２２３の総キャパシタンスをＣである時、電流（Ｉ）は基準電圧（Ｖｒｅｆ）を抵抗（Ｒ）で除算した値なので、出力電圧は、時定数に関する数式で表現すれば次の式３乃至５のようになる。
【数３】
2006319985.tif 000005
【００６３】
ここで、Ｖｒｅｆ ＝ Ｖｏｕｔで同じはずであるから、２つの基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じならば、Ｖｒｅｆは、次のように表現される。
【数４】
2006319985.tif 000006
【００６４】
結局、式４を整理すると、次のように式５に整理される。
【数５】
2006319985.tif 000007
【００６５】
結局、式５によれば、基準電圧（Ｖｒｅｆ）と出力電圧（Ｖｏｕｔ）が同じならば、フィルターの時定数にあたるＲとＣの関係式に導出されて、キャパシタンスを変更することでフィルターの時定数を補正することができる。
【００６６】
ここで、キャパシター補償部２２０のキャパシター部２２３は、基本キャパシター（Ｃｄｅｆ）とスイッチングキャパシター-バンク２２４の第４キャパシター（Ｃｂ２４）が互いに並列で接続できるように第４スイッチ（ＳＷ２４）がオンになるような構造を持っている。
【００６７】
また、キャパシター容量を増やすために、必要に応じて、スイッチング-キャパシター部２２４のスイッチとキャパシターを並列で追加することができる。
【００６８】
ここで、キャパシター部２２３のすべての合成キャパシタンスによって発生される電圧（Ｖｏｕｔ）が基準電圧（Ｖｒｅｆ）より大きくなると、キャパシター補償部２２０のオン／オフカウンター２２２によって、キャパシター部２２３のキャパシタンスが増加するようにスイッチングして補正し、一方、キャパシター部２２３のすべての合成キャパシタンスで発生する電圧（Ｖｏｕｔ）が基準電圧（Ｖｒｅｆ）より小さくなると、キャパシター補償部２２０のオン／オフカウンター２２２によって、キャパシターバンク２２３のキャパシタンスが減少するようにスイッチングして補正する。
【００６９】
このような過程を通して、第２スイッチ（Ｓ２）はオフされて、第３スイッチ（Ｓ３）はオンになる。
【００７０】
すなわち、本発明によって、フィルターの遮断周波数が変動されることを補正するためのチューニング時間の基準は、ｔ（ＲｘＣ）とＴ(外部ＣＬＫ周期)によっており、第１及び第２比較器（２１１、２２１）の比較対象の入力電圧（ＩＮ）とキャパシター部２２４に充電される電圧が同じに制御されれば、ｔ（ＲｘＣ）＝Ｔ（外部ＣＬＫ周期）になるようにチューニングがされる。
【００７１】
このようにすることでｔ＝Ｔが成立されると、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）と全然関係ない外部の絶対基準の、ＣＬＫの周期Ｔにチューニングすることができ、どんなチップでも皆ＣＬＫ周期Ｔにチューニングされる方式であるため、すべてのチップが一定な時定数を持つようになる。
【００７２】
図３は、本発明の一つの実施形態による、フィルターの遮断周波数変化を償うチューニング回路のスイッチングキャパシター-バンクのスイッチング制御による、制御信号とキャパシター容量との関係を示したものである。
【００７３】
図３に示すように、アップ／ダウンカウンター部で発生する制御ビット信号によってキャパシター容量が決まる。４-ビットキャパシター部の制御ビット信号［１０００］は基準キャパシター容量（Ｃｒｅｆ）に初期設定され、キャパシター容量を減少または増加させるように制御信号を発生する。
【００７４】
すなわち、キャパシター容量を減少するためには、基準制御ビット［１０００］は［００００］に減少され、キャパシター容量を増加するためには、基準制御ビット［１０００］は［１１１１］に増加されることで、キャパシター容量を変更する。
【００７５】
図４は、本発明の一つの実施形態によるフィルターの遮断周波数変化を償うチューニング回路で時間によってチューニング回路の全般的な動作を現わすタイムチャートを示したものである。
【００７６】
図４に示すように、キャパシター容量補正を始めるための信号をＳ１、キャパシター容量補正が成り立つための信号をＳ２、キャパシター容量補正が完了したという信号をＳ３及び出力電圧をＶｏｕｔと定義する。
【００７７】
すなわち、Ｓ１の信号によってキャパシター補正が始まって、Ｓ２の信号によって一定の時間（ｔ）間キャパシター補正がなされ、出力電圧（Ｖｏｕｔ）が基準電圧に近似して一定時間維持されれば、Ｓ３の信号によってキャパシター容量補正が完了する。
【００７８】
ここで、Ｓ１はキャパシター部を放電させるためのスイッチング動作で、Ｓ２はキャパシター補正部を動作させるためのスイッチング動作で、Ｓ３はオン／オフカウンターによるキャパシター補正のためのスイッチング動作である。
【００７９】
すなわち、本発明によって構成することで、キャパシター容量を補正してフィルターの遮断周波数の変化を補正できる。
【図面の簡単な説明】
【００８０】
【図１ａ】従来のチューニング回路を示す図である。
【図１ｂ】図１ａに示す従来のチューニング回路のチューニングを説明するためのグラフである。
【図２】本発明の実施形態によるフィルターの遮断周波数変化を償うチューニング回路図である。
【図３】本発明の実施形態によるフィルターの遮断周波数変化を償うチューニング回路のスイッチングキャパシター-バンクのスイッチング制御による制御信号とキャパシター容量との関係を示す図である。
【図４】本発明の実施形態によるフィルターの遮断周波数変化を償うチューニング回路に印加されるクロック信号を示す図である。
【符号の説明】
【００８１】
２１０； 電流発生部
２２０： キャパシター補償部
２１２： カレント-ミラー回路
２２２： アップ／ダウンカウンター部 
２２３： キャパシター部
２２４： スイッチングキャパシター-バンク
【図１ａ】
2006319985.tif 000008
【図１ｂ】
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【図２】
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【図３】
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【図４】
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