(57)【要約】【課題】ＤＣ−ＤＣコンバータの発振器による消費電力を低減する。【解決手段】ＤＣ−ＤＣコンバータの制御回路(6)は、発振器(10)のパルス信号ＶOSCに同期してＭＯＳＦＥＴ(3)の制御端子にオン・オフ信号を出力する信号出力回路(11)と、出力電圧検出回路(5)の検出信号レベルに応じて信号出力回路(11)に制御信号ＶC1を出力し、軽負荷時にＭＯＳＦＥＴ(3)を間欠動作状態に切り換える間欠動作制御回路(12)と、間欠動作制御回路(12)の制御信号ＶC1に応答して、発振器(10)への駆動用電力ＶCCの供給を停止する電力制御回路(16)とを有するので、間欠動作するＭＯＳＦＥＴ(3)の休止期間に、発振器(10)のパルス信号ＶOSCの発生を停止することができる。【選択図】図１
2006280138.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に対して直列に接続されたトランスの１次巻線及び少なくとも一つのスイッチング素子と、前記トランスの１次巻線又は２次巻線に接続され且つ負荷に直流電力を供給する整流平滑回路と、前記負荷への出力電圧を検出して検出信号を発生する出力電圧検出回路と、該出力電圧検出回路の検出信号を受信して前記スイッチング素子の制御端子にオン・オフ信号を付与する制御回路とを備えたＤＣ−ＤＣコンバータにおいて、
前記制御回路は、所定周波数のパルス信号を発生する発振器と、該発振器のパルス信号に同期して前記スイッチング素子の制御端子にオン・オフ信号を出力する信号出力回路と、前記出力電圧検出回路の検出信号レベルに応じて前記信号出力回路に制御信号を付与し、軽負荷時に前記スイッチング素子を間欠動作状態に切り換える間欠動作制御回路と、該間欠動作制御回路の制御信号に応答して、前記発振器への駆動用電力の供給を停止する電力制御回路とを有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記信号出力回路は、前記スイッチング素子の制御端子に駆動信号を出力するゲート回路と、前記出力電圧検出回路の検出信号により、出力電圧の上昇に応じて下降する比較電圧が前記スイッチング素子のスイッチング電流に対応する電圧より低いときに、制御信号を発生して前記ゲート回路の駆動信号を停止する第１の比較回路とを有し、
前記間欠動作制御回路は、前記比較電圧が基準電圧より低いときに、制御信号を前記信号出力回路のゲート回路に出力し、ゲート回路の駆動信号を停止する第２の比較回路を有する請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第２の比較回路は、軽負荷時に前記基準電圧を第１の基準電圧から第１の基準電圧より電圧レベルの高い第２の基準電圧に切り換えて、上昇する前記比較電圧が基準電圧より低い期間を延長する請求項２に記載のスイッチング電源装置。
【請求項４】
前記電力制御回路は、駆動用電力を供給する駆動用電力源と前記発振器との間に接続されたスイッチ素子を有し、前記間欠動作制御回路の制御信号により前記スイッチ素子をオフに切り換える請求項１〜３の何れか１項に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記発振器は、パルス信号を生成する信号生成回路と、前記発振器に供給される駆動用電力を前記信号生成回路に供給する電力供給回路とを備え、
前記電力供給回路は、前記信号生成回路と駆動用電力を供給する駆動用電力源との間に接続されたスイッチ素子を有し、
前記電力制御回路は、前記間欠動作制御回路の制御信号により前記スイッチ素子をオフに切り換える請求項１〜３の何れか１項に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ、特に軽負荷時にスイッチング素子を間欠動作に切り換える際に、発振器の発振動作を停止して消費電力を低減できるＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング素子のオン・オフにより直流電源からの直流電圧を断続して高周波電力に変換し、トランスから整流平滑回路を介して負荷に安定化された直流電力を供給するＤＣ−ＤＣコンバータは、公知である。例えば、図７に示す従来のＤＣ−ＤＣコンバータは、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及びスイッチング素子としてのＮチャネル型のＭＯＳＦＥＴ(3)と、トランス(2)の２次巻線(2b)に接続された主整流ダイオード(29)及び主平滑コンデンサ(30)から成る主整流平滑回路(14)と、トランス(2)の１次巻線(2a)及び２次巻線(2b)と電磁的に結合する補助巻線(2c)と、補助巻線(2c)に接続された補助整流ダイオード(31)及び補助平滑コンデンサ(32)から成る補助整流平滑回路(20)と、主整流平滑回路(14)から出力される直流出力電圧ＶO1を検出する出力電圧検出回路(5)と、トランス(2)の１次側の閉回路に流れるＭＯＳＦＥＴ(3)のスイッチング電流ＩDをそれに対応する電圧ＶR1として検出する電流検出用抵抗(28)と、出力電圧検出回路(5)からフォトカプラ(34)を介して入力される検出信号及び電流検出用抵抗(28)の検出電圧ＶR1に基づいてＭＯＳＦＥＴ(3)をオン・オフ制御する駆動信号ＶGを発生する制御回路(6)とを備える。
【０００３】
トランス(2)の１次巻線(2a)と２次巻線(2b)及び補助巻線(2c)とは互いに逆極性で結合される。出力電圧検出回路(5)は、出力電圧ＶO1のレベルを検出し、出力電圧と所定の基準電圧との誤差電圧により発光ダイオード(34a)を発光させる。例えば、図７に示す出力電圧検出回路(5)は、主平滑コンデンサ(30)の両端に直列に接続された抵抗(33)、抵抗(35)、電圧検出用ＮＰＮトランジスタ(36)及びツェナダイオード(37)を有し、フォトカプラ(34)を構成する発光ダイオード(34a)が抵抗(33)に並列に接続される。また、抵抗(38)及び抵抗(39)は、主平滑コンデンサ(30)の両端に直列に接続され、抵抗(38)と抵抗(39)との接続点に電圧検出用ＮＰＮトランジスタ(36)のベース端子が接続される。直流出力端子間の直流出力電圧ＶO1が、ツェナダイオード(37)の降伏電圧及び抵抗(38,39)により設定される電圧を超えると、発光ダイオード(34a)、電圧検出用ＮＰＮトランジスタ(36)及びツェナダイオード(37)に電流が流れ、発光ダイオード(34a)から光出力が発生する。
【０００４】
図７に示すＤＣ−ＤＣコンバータでは、ＭＯＳＦＥＴ(3)のオン・オフにより、トランス(2)の２次巻線(2b)及び主整流平滑回路(14)を介して直流出力端子から出力される直流出力電圧ＶO1が負荷(4)に供給されると共に、トランス(2)の補助巻線(2c)を介して補助整流平滑回路(20)から出力される直流駆動電圧ＶO2が制御回路(6)に印加される。起動時に直流電源(1)から起動抵抗(40)を介して補助平滑コンデンサ(32)が充電され、その充電電圧が動作電圧に達すると、制御回路(6)が動作を開始し、それ以降は補助整流平滑回路(20)から出力される直流駆動電圧ＶO2により駆動される。制御回路(6)は、一定周波数のパルス信号ＶOSCを発生する発振器(10)と、発振器(10)のパルス信号ＶOSCに同期してＭＯＳＦＥＴ(3)の制御端子にオン・オフ信号を出力する信号出力回路(11)と、出力電圧検出回路(5)の検出信号レベルに応じて信号出力回路(11)に制御信号ＶC1を出力し、軽負荷時にＭＯＳＦＥＴ(3)を間欠動作状態に切り換える間欠動作制御回路(12)とを備える。
【０００５】
信号出力回路(11)は、ＭＯＳＦＥＴ(3)のゲート端子に駆動信号ＶGを出力するゲート回路としてのＡＮＤゲート(22)と、発振器(10)のパルス信号ＶOSCがセット端子(S)に入力されたときセットされて、出力端子(Q)から出力信号ＶQをＡＮＤゲート(22)の入力端子に出力するＲＳフリップフロップ(21)と、基準電圧ＶES1を発生する基準電源(25)と、非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧ＶR1と比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して反転入力端子(-)に入力される比較電圧ＶFBとを比較する第１の比較回路としての第１のコンパレータ(23)とを備える。第１のコンパレータ(23)からのリセット信号がリセット端子(R)に入力されたとき、ＲＳフリップフロップ(21)は、リセットされる。
【０００６】
間欠動作制御回路(12)は、基準電圧ＶES2／ＶES3を発生する基準電源(27)と、比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して非反転入力端子(+)に入力される比較電圧ＶFBと基準電源(27)から反転入力端子(-)に入力される基準電圧ＶES2／ＶES3とを比較する第２の比較回路としての第２のコンパレータ(24)とを備える。比較電圧ＶFBは、直流出力電圧ＶO1の上昇に応じて下降し、電流検出用抵抗(28)は、ＭＯＳＦＥＴ(3)のスイッチング電流ＩDに対応する電圧ＶR1を検出する。第１のコンパレータ(23)は、比較電圧ＶFBが検出電圧ＶR1より低いときに、制御信号を発生してＡＮＤゲート(22)の駆動信号ＶGを停止し、ＭＯＳＦＥＴ(3)のオン期間を決定する。第２のコンパレータ(24)は、比較電圧ＶFBが基準電圧ＶES2／ＶES3より低いときに、制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力し、ＡＮＤゲート(22)の駆動信号ＶGを停止して、ＭＯＳＦＥＴ(3)にスイッチング動作を停止するオフ期間を形成することにより、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換える。
【０００７】
図８、図９及び図１０は、図７のＤＣ−ＤＣコンバータの各部の電圧波形を表す波形図であり、各図において、（Ａ）は、ＭＯＳＦＥＴ(3)のドレイン−ソース間の電圧ＶDS、（Ｂ）は、発振器(10)から出力される一定周波数のパルス信号の電圧ＶOSC、（Ｃ）は、ＲＳフリップフロップ(21)の出力端子(Q)からの出力電圧ＶQ、（Ｄ）は、ＡＮＤゲート(22)から出力される駆動信号の電圧ＶG、（Ｅ）は、比較電圧ＶFB及び電流検出用抵抗(28)の検出電圧ＶR1、（Ｆ）は、制御回路(6)に供給される駆動用電力の電圧ＶCCを示す。図８は、非軽負荷時の波形を示し、図９は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作する寸前の波形を示し、図１０は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作状態にあるときの波形図である。また、波形図（Ｅ）の破線は、基準電圧ＶES2とＶES3の電圧レベルを示す。
【０００８】
図７に示すＤＣ−ＤＣコンバータを動作する際に、図示しないスイッチをオンして電源を投入すると、直流電源(1)からの直流電圧Ｅが起動抵抗(40)を介して補助整流平滑回路(20)の補助平滑コンデンサ(32)に印加され、補助平滑コンデンサ(32)が充電される。補助平滑コンデンサ(32)の電圧ＶO2が制御回路(6)の動作電圧に達すると、制御回路(6)を構成する各回路(10,11,12)に駆動電圧ＶCCが供給され、制御回路(6)が動作を開始する。このため、発振器(10)からＲＳフリップフロップ(21)のセット端子(S)に付与される所定周波数の高い電圧レベルの出力信号（パルス信号）ＶOSCにより、ＲＳフリップフロップ(21)がセットされ、ＲＳフリップフロップ(21)の出力端子(Q)からＡＮＤゲート(22)の一方の入力端子に高い電圧レベルの出力信号ＶQが付与される。このとき、第１のコンパレータ(23)の非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧ＶR1は、反転入力端子(-)に入力される比較電圧ＶFBより低い電圧レベルであるため、第１のコンパレータ(23)からＲＳフリップフロップ(21)のリセット端子(R)に低い電圧レベルの出力信号が付与される。これに対し、第２のコンパレータ(24)の非反転入力端子(+)に入力される比較電圧ＶFBは、反転入力端子(-)に入力される基準電圧ＶES2／ＶES3より高い電圧レベルであるため、第２のコンパレータ(24)からＡＮＤゲート(22)の他方の入力端子に高い電圧レベルの制御信号ＶC1が出力され、ＭＯＳＦＥＴ(3)のゲート端子に高い電圧レベルの駆動信号ＶGが付与されて、ＭＯＳＦＥＴ(3)がオンに切り換えられる。
【０００９】
ＭＯＳＦＥＴ(3)がオンになると、直流電源(1)、トランス(2)の１次巻線(2a)、ＭＯＳＦＥＴ(3)及び電流検出用抵抗(28)を通じてトランス(2)の１次側の閉回路にスイッチング電流ＩDが流れ、トランス(2)にエネルギが蓄積されると共に、電流検出用抵抗(28)によりスイッチング電流ＩDに対応する検出電圧ＶR1に変換される。図８（Ｅ）に示すように、検出電圧ＶR1が比較電圧ＶFBに達すると、第１のコンパレータ(23)からＲＳフリップフロップ(21)のリセット端子(R)に高い電圧レベルのリセット信号が入力され、ＲＳフリップフロップ(21)がリセットされる。これにより、ＲＳフリップフロップ(21)の出力端子(Q)からＭＯＳＦＥＴ(3)のゲート端子に低い電圧レベルの駆動信号ＶGが付与され、ＭＯＳＦＥＴ(3)がオフに切り換えられる。ＭＯＳＦＥＴ(3)がオフになると、トランス(2)の２次巻線(2b)から主整流平滑回路(14)の主整流ダイオード(29)及び主平滑コンデンサ(30)を介して流れる電流により、トランス(2)に蓄積されたエネルギが放出され、負荷(4)に直流出力電圧ＶO1が印加される。これと同時に、トランス(2)の補助巻線(2c)から補助整流平滑回路(20)の補助整流ダイオード(31)及び補助平滑コンデンサ(32)を介して電流が流れて、トランス(2)に蓄積されたエネルギが放出され、補助整流平滑回路(20)から制御回路(6)に直流駆動電圧ＶO2が印加される。直流出力電圧ＶO1は、出力電圧検出回路(5)にて基準電圧と比較され、それらの誤差信号がフォトカプラ(34)の発光ダイオード(34a)により光出力信号に変換され、１次側の受光トランジスタ(34b)に伝達される。出力電圧検出回路(5)からフォトカプラ(34)の発光ダイオード(34a)を介して受光トランジスタ(34b)に伝達される誤差信号により、直流出力電圧ＶO1のレベルに対応する大きさの電流がフォトカプラ(34)の受光トランジスタ(34b)に流れる。これにより、比較電圧用抵抗(26)とフォトカプラ(34)の受光トランジスタ(34b)との分圧点に比較電圧ＶFBが発生する。
【００１０】
負荷(4)が重負荷及び通常負荷を含む非軽負荷状態のとき、直流出力電圧ＶO1が低くなり、受光トランジスタ(34b)に流れる電流が小さくなって、比較電圧ＶFBのレベルが高くなる。従って、検出電圧ＶR1が比較電圧ＶFBに達するまで、第１のコンパレータ(23)は、ＲＳフリップフロップ(21)のリセット端子(R)に低い電圧レベルの出力信号を付与して、ＲＳフリップフロップ(21)をリセットしない。しかしながら、ＭＯＳＦＥＴ(3)を流れる電流が増大して、検出電圧ＶR1が比較電圧ＶFBより高くなると、第１のコンパレータ(23)は、ＲＳフリップフロップ(21)のリセット端子(R)に高い電圧レベルの出力信号を付与して、ＲＳフリップフロップ(21)をリセットする。負荷(4)が軽負荷状態のとき、直流出力電圧ＶO1が高くなり、受光トランジスタ(34b)に流れる電流が大きくなるため、比較電圧ＶFBのレベルが低下する。このため、ＭＯＳＦＥＴ(3)がオンした後の早い時点で、検出電圧ＶR1が比較電圧ＶFBより高くなるため、第１のコンパレータ(23)は、ＲＳフリップフロップ(21)のリセット端子(R)に高い電圧レベルのリセット信号を付与して、ＲＳフリップフロップ(21)をリセットする。ＲＳフリップフロップ(21)がリセットされると、ＲＳフリップフロップ(21)の出力端子(Q)から低い電圧レベルの信号ＶQが出力されるので、ＭＯＳＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低レベルに切り換えられて、ＭＯＳＦＥＴ(3)のゲート端子へのパルス幅が制御される。これにより、ＭＯＳＦＥＴ(3)のオン幅が制御され、トランス(2)の１次側の閉回路に流れるスイッチング電流ＩDが制御される。以上の動作により、負荷(4)に供給される直流出力電圧ＶO1が略一定の値に制御される。
【００１１】
更に負荷が軽くなり、無負荷を含む軽負荷状態のとき、直流出力電圧ＶO1が上昇し、比較電圧ＶFBが下がって基準電圧ＶES2以下になると、第２のコンパレータ(24)は、低い電圧レベルの制御信号ＶC1を出力して、ＡＮＤゲート(22)は、駆動信号ＶGの出力を阻止する。同時に、第２のコンパレータ(24)の低い電圧レベルの制御信号ＶC1は、基準電圧ＶES2をこれより高い基準電圧ＶES3に切り換える。ＭＯＳＦＥＴ(3)のスイッチング動作は、停止するため、出力電圧は、徐々に低下する。その結果、比較電圧ＶFBは、徐々に高くなる。やがて比較電圧ＶFBが基準電圧ＶES3以上になると、第２のコンパレータ(24)は、高い電圧レベルの制御信号ＶC1を出力して、ＡＮＤゲート(22)は、駆動信号ＶGを出力し、ＭＯＳＦＥＴ(3)のゲート端子に付与する。同時に、第２のコンパレータ(24)の高い電圧レベルの制御信号ＶC1は、基準電圧ＶES3をこれより低い基準電圧ＶES2に切り換える。ＭＯＳＦＥＴ(3)がスイッチングを再び開始することにより、直流出力電圧ＶO1が上昇する。以上のように、無負荷を含む軽負荷時は、図１０に示すように、スイッチング動作を停止する期間を有する間欠動作状態にＭＯＳＦＥＴ(3)を切り換えることができる。
【００１２】
例えば、図１１に示すように、間欠動作制御回路(12)は、第２のコンパレータ(24)の反転入力端子(-)とグランドとの間に接続された抵抗(41)及び基準電圧ＶESを発生する基準電源(27)の直列回路と、抵抗(41)及び基準電源(27)の直列回路に並列に接続された抵抗(42)及び間欠動作用ＮＰＮトランジスタ(43)の直列回路とを備える。間欠動作用ＮＰＮトランジスタ(43)のベース端子は、抵抗(44)を介して第２のコンパレータ(24)の出力端子に接続される。非軽負荷状態から軽負荷状態に移行したとき、間欠動作用ＮＰＮトランジスタ(43)は、第２のコンパレータ(24)から出力される高い電圧レベルの制御信号ＶC1によりオン状態にあり、抵抗(41)及び抵抗(42)により基準電圧ＶESを分圧した第１の基準電圧ＶES2が第２のコンパレータ(24)の反転入力端子(-)に印加される。第２のコンパレータ(24)は、比較電圧ＶFBと第１の基準電圧ＶES2とを比較し、比較電圧ＶFBが第１の基準電圧ＶES2より低いため、低い電圧レベルの制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力して、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換える。
【００１３】
ＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられると、出力電圧ＶO1が直ちに低下して出力電圧検出回路(5)の検出信号レベルが下降するため、比較電圧ＶFBが上昇する。よって、再び第２のコンパレータ(24)が高い電圧レベルの制御信号ＶC1を出力してＭＯＳＦＥＴ(3)をオンし、ＭＯＳＦＥＴ(3)の間欠動作状態を十分に維持することができない。しかしながら、図１１に示す間欠動作制御回路(12)では、間欠動作用ＮＰＮトランジスタ(43)は、第２のコンパレータ(24)から出力される低い電圧レベルの制御信号ＶC1によりオフされ、第２のコンパレータ(24)の反転入力端子(-)に第１の基準電圧ＶES2よりも高い第２の基準電圧ＶES3が印加されるため、比較電圧ＶFBが第２の基準電圧ＶES3より低い状態が維持される。よって、第２のコンパレータ(24)は、低い電圧レベルの制御信号ＶC1を信号出力回路(11)のＡＮＤゲート(22)に出力し続け、ＭＯＳＦＥＴ(3)の間欠動作状態を維持する。即ち、ＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられた直後に比較電圧ＶFBが上昇するが、第２のコンパレータ(24)は、軽負荷時に基準電圧ＶES2／ＶES3を第１の基準電圧ＶES2から第１の基準電圧ＶES2より電圧レベルの高い第２の基準電圧ＶES3に切り換えて、上昇する比較電圧ＶFBが基準電圧ＶES3より低い期間を延長することができる。第２のコンパレータ(24)は、第１の基準電圧ＶES2及び第２の基準電圧ＶES3によるヒステリシス特性を有するため、間欠動作の休止期間を長くして、軽負荷時のＭＯＳＦＥＴ(3)のスイッチングロスを低減することができる。
【００１４】
しかしながら、図７のＤＣ−ＤＣコンバータでは、図１０の（Ｂ）に示すように、ＭＯＳＦＥＴ(3)が間欠動作状態の際に発振器(10)がパルス信号ＶOSCを出力し続けるため、軽負荷時でも消費電力が非軽負荷時とあまり変わらず、軽負荷時の変換効率が悪い欠点があった。ＭＯＳＦＥＴ(3)が間欠動作状態のとき、発振器(10)は、制御回路(6)に供給される電力の殆どを消費するのに対し、停止している制御回路(6)の他の回路は、殆ど電力を消費しない。下記特許文献１は、軽負荷時に、出力電圧検出回路の検出結果に応じて制御回路への駆動用電力の供給を停止して、制御回路によりスイッチング素子を間欠動作させる高効率型ＤＣ−ＤＣコンバータを開示する。制御回路への駆動用電力の供給を停止するため、制御回路内の発振器による消費電力を低減することができる。
【００１５】
【特許文献１】特開平４−４２７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１のＤＣ−ＤＣコンバータでは、制御回路全体に供給される駆動用電力を遮断するため、発振器以外の基準電源又は比較器若しくは増幅器等の回路の電源もスイッチング素子の間欠動作の度に停止される。また、電源投入時と同様に、制御回路内部の基準電圧が定常状態になるまで時間がかかるため、スイッチング素子が間欠動作状態から通常の作動状態に切り換わるときに、スイッチング素子の応答遅れにより、直流出力に大きな出力リップルが発生することがある。そのため、スイッチング電源に接続される装置に動作不良が発生する問題があった。出力リップルを抑制するため、整流平滑回路に大容量のコンデンサを使用し又は負荷電流を小さく抑える必要があり、大容量のコンデンサによる価格上昇及び装置の大型化又は負荷電流の抑制による供給電力の不足が生じた。
よって、本発明は、軽負荷時にスイッチング素子を間欠動作状態に切り換えた際に、発振器の発振動作を良好に停止して、発振器による消費電力を低減できるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のＤＣ−ＤＣコンバータは、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及び少なくとも一つのスイッチング素子(3)と、トランス(2)の１次巻線(2a)又は２次巻線(2b)に接続され且つ負荷(4)に直流電力を供給する整流平滑回路(14)と、負荷(4)への出力電圧(ＶO1)を検出して検出信号を発生する出力電圧検出回路(5)と、出力電圧検出回路(5)の検出信号を受信してスイッチング素子(3)の制御端子にオン・オフ信号を付与する制御回路(6)とを備える。制御回路(6)は、所定周波数のパルス信号(ＶOSC)を発生する発振器(10)と、発振器(10)のパルス信号(ＶOSC)に同期してスイッチング素子(3)の制御端子にオン・オフ信号を出力する信号出力回路(11)と、出力電圧検出回路(5)の検出信号レベルに応じて信号出力回路(11)に制御信号(ＶC1)を出力し、軽負荷時にスイッチング素子(3)を間欠動作状態に切り換える間欠動作制御回路(12)と、間欠動作制御回路(12)の制御信号(ＶC1)に応答して、発振器(10)への駆動用電力(ＶCC)の供給を停止する電力制御回路(16)とを有する。電力制御回路(16)は、間欠動作制御回路(12)の制御信号(ＶC1)に応答して、間欠動作状態のスイッチング素子(3)のオフ時に発振器(10)への駆動用電力(ＶCC)の供給を停止し、発振器(10)のパルス信号(ＶOSC)の発生を停止させる。これにより、軽負荷時に、スイッチング動作を停止する期間を有する間欠動作状態にスイッチング素子(3)を切り換えて、スイッチングロスを低減してスイッチング効率を改善することができると共に、間欠動作により出力が停止する期間に発振器(10)のパルス信号(ＶOSC)の発生を停止して、発振器(10)による消費電力を低減することができる。また、電力制御回路(16)により消費電力の高い発振器(10)への駆動用電力(ＶCC)の供給のみを停止するため、スイッチング素子(3)が間欠動作状態から通常の動作状態に切り換わるときに、制御回路(6)の駆動用電力(ＶCC)が供給されている他の回路の立ち上がり時間が早く、制御回路全体の電源を遮断する従来方式のようにスイッチング素子(3)の応答遅れにより、直流出力に大きな出力リップルが発生することを防止できる。
【発明の効果】
【００１８】
本発明によれば、出力リップルの発生を防止して、軽負荷時に発振器による消費電力を低減し、良好に変換効率を改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明によるＤＣ−ＤＣコンバータの実施の形態を図１〜図６について説明する。これらの図面では図７及び図１０に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００２０】
図１に示す本実施の形態のＤＣ−ＤＣコンバータは、間欠動作制御回路(12)の制御信号ＶC1に応答して、発振器(10)への駆動用電力ＶCCの供給を停止する電力制御回路(16)を有する点で、図７に示す従来のＤＣ−ＤＣコンバータと異なる。詳細には、電力制御回路(16)は、間欠動作制御回路(12)の第２のコンパレータ(24)から信号出力回路(11)のＡＮＤゲート(22)に出力される低い電圧レベルの制御信号ＶC1を受信したとき、発振器(10)への駆動用電力ＶCCの供給を停止する。その他の構成は、図７に示す従来のＤＣ−ＤＣコンバータと同様である。
【実施例１】
【００２１】
実施例１の電力制御回路(16)は、図２に示すように、発振器(10)と駆動用電力ＶCCを供給する駆動用電力源(13)との間にスイッチ素子としてのＰチャネル型ＭＯＳＦＥＴ(17)を有し、間欠動作制御回路(12)の第２のコンパレータ(24)から信号出力回路(11)のＡＮＤゲート(22)に出力される低い電圧レベルの制御信号ＶC1を受信したとき、Ｐチャネル型ＭＯＳＦＥＴ(17)をオフに切り換える。電力制御回路(16)は、駆動用電力源(13)とＰチャネル型ＭＯＳＦＥＴ(17)との接続点とグランドとの間に接続された抵抗(45)、抵抗(46)及びＮチャネル型ＭＯＳＦＥＴ(47)の直列回路を備え、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子が抵抗(45)と抵抗(46)との接続点に接続され、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子が抵抗(48)を介して第２のコンパレータ(24)の出力端子に接続される。
【００２２】
図３は、軽負荷時にＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられたときの本実施例の波形図である。第２のコンパレータ(24)がＡＮＤゲート(22)に高い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオンしたとき、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子には、高い電圧レベルの出力信号が付与される。Ｎチャネル型ＭＯＳＦＥＴ(47)がオンし、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子には、抵抗(45)及び抵抗(46)により分圧された閾値電圧より低い電圧が駆動用電力源(13)から印加される。よって、Ｐチャネル型ＭＯＳＦＥＴ(17)がオンし、駆動用電力ＶCCが駆動用電力源(13)から発振器(10)へ供給される。これに対し、第２のコンパレータ(24)がＡＮＤゲート(22)に低い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオフしたとき、Ｎチャネル型ＭＯＳＦＥＴ(47)のゲート端子には、低い電圧レベルの出力信号が付与される。Ｎチャネル型ＭＯＳＦＥＴ(47)がオフし、Ｐチャネル型ＭＯＳＦＥＴ(17)のゲート端子には、閾値電圧より高い電圧が駆動用電力源(13)から印加される。よって、Ｐチャネル型ＭＯＳＦＥＴ(17)がオフし、駆動用電力源(13)から供給される駆動用電力ＶCCが発振器(10)に供給されずに遮断される。図３の（Ｂ）及び（Ｆ）に示すように、ＭＯＳＦＥＴ(3)がオフしてスイッチング動作を停止したときに、発振器(10)がＭＯＳＦＥＴ(3)のオフ動作に同期してパルス信号ＶOSCの出力を停止し、制御回路(6)に供給される駆動用電力ＶCCが低下することが分かる。
【実施例２】
【００２３】
図４に示すように、実施例２では、発振器(10)は、パルス信号ＶOSCを生成する信号生成回路(7)と、発振器(10)に供給される駆動用電力ＶCCを信号生成回路(7)に供給する電力供給回路(8)とを備える。電力供給回路(8)は、信号生成回路(7)と駆動用電力ＶCCを供給する駆動用電力源(13)との間に接続されたスイッチ素子としての供給用ＰＮＰトランジスタ(9a〜9c)を有する。実施例２の電力制御回路(16)は、第２のコンパレータ(24)から信号出力回路(11)のＡＮＤゲート(22)に出力される低い電圧レベルの制御信号ＶC1を受信したとき、供給用ＰＮＰトランジスタ(9a〜9c)をオフに切り換える。駆動用電力ＶCCは、定電圧電源(49)により定電圧に制御されて発振器(10)内に供給される。電力制御回路(16)は、定電圧電源(49)とグランドとの間に接続された第１の制御用ＰＮＰトランジスタ(19)、抵抗(50)及び第２の制御用ＮＰＮトランジスタ(59)の直列回路を備え、第２の制御用ＮＰＮトランジスタ(59)のベース端子は、抵抗(58)を介して第２のコンパレータ(24)の出力端子に接続される。図４に例示する電力供給回路(8)は、電力制御回路(16)の制御用ＰＮＰトランジスタ(19)と共にカレントミラー回路を構成する複数の供給用ＰＮＰトランジスタ(9a〜9c)を備え、駆動用電力ＶCCが印加される定電圧電源(49)を介して信号生成回路(7)に電流が供給される。
【００２４】
信号生成回路(7)は、複数の供給用ＰＮＰトランジスタ(9a〜9c)を構成する第１の供給用ＰＮＰトランジスタ(9a)から供給される電流をそれに対応する電圧ＶAとして検出する抵抗(51)と、第２の供給用ＰＮＰトランジスタ(9b)から供給される電流により充電されるコンデンサ(53)と、抵抗(51)により検出される電圧ＶAと第２の供給用ＰＮＰトランジスタ(9b)のコレクタ及びコンデンサ(53)の接続点に発生する電圧ＶBとを比較する生成用コンパレータ(52)と、電圧ＶBを発生する接続点と生成用コンパレータ(52)の非反転入力端子(+)との接続点とグランドとの間に接続された抵抗(54)及び生成用ＮＰＮトランジスタ(60)の直列回路とを備え、生成用ＮＰＮトランジスタ(60)のベース端子は、抵抗(55)を介して生成用コンパレータ(52)の出力端子に接続される。第３の供給用ＰＮＰトランジスタ(9c)のコレクタは、生成用コンパレータ(52)の一方の電源接続端子(+)に接続され、生成用コンパレータ(52)の他方の電源接続端子(-)がグランドに接続される。
【００２５】
図５は、図４の発振器(10)の各部の電圧波形を表す波形図であり、（ａ）は、第２のコンパレータ(24)から電力制御回路(16)に入力される制御信号ＶC1、（ｂ）は、抵抗(51)に発生する電圧ＶA及びコンデンサ(53)に発生する電圧ＶB、（ｃ）は、生成用コンパレータ(52)からＲＳフリップフロップ(21)に出力される出力信号の電圧ＶCを示す。第２のコンパレータ(24)がＡＮＤゲート(22)に高い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオンに切り換えたとき、第２の制御用ＮＰＮトランジスタ(59)のベース端子には、高い電圧レベルの出力信号が付与される。同時に、第２の制御用ＮＰＮトランジスタ(59)がオンに切り換えられ、電圧降下により制御用ＰＮＰトランジスタ(19)のベース端子に閾値電圧より低い電圧が印加され、制御用ＰＮＰトランジスタ(19)がオンに切り換えられる。制御用ＰＮＰトランジスタ(19)に定電圧電源(49)から電流が流れると共に、複数の供給用ＰＮＰトランジスタ(9a〜9c)に定電圧電源(49)から電流が流れる。カレントミラー回路を構成する制御用ＰＮＰトランジスタ(19)及び複数の供給用ＰＮＰトランジスタ(9a〜9c)には、同一レベルの定電流が流れるため、図５の（ｂ）に示すように、抵抗(51)に一定の電圧ＶAが発生し、定電流で充電されるコンデンサ(53)に直線的な充電電圧ＶBが発生する。充電電圧ＶBが一定の電圧ＶAを超えると、生成用コンパレータ(52)は、高い電圧レベルの出力信号ＶCをＲＳフリップフロップ(21)に出力する。生成用ＮＰＮトランジスタ(60)は、生成用コンパレータ(52)の高い電圧レベルの出力信号ＶCによりオンに切り換えられ、コンデンサ(53)を放電する。よって、充電電圧ＶBが一定の電圧ＶAより低下して、生成用コンパレータ(52)は、低い電圧レベルの出力信号ＶCを出力し、図５の（ｃ）に示すように、生成用コンパレータ(52)は、ＲＳフリップフロップ(21)のセット端子(S)へのパルス信号ＶOSCを発生する。
【００２６】
第２のコンパレータ(24)がＡＮＤゲート(22)に低い電圧レベルの制御信号ＶC1を出力して、ＭＯＳＦＥＴ(3)をオフに切り換えたとき、第２の制御用ＮＰＮトランジスタ(59)のベース端子に低い電圧レベルの出力信号が付与される。第２の制御用ＮＰＮトランジスタ(59)がオフに切り換えられ、制御用ＰＮＰトランジスタ(19)及び制御用ＰＮＰトランジスタ(19)とカレントミラー回路を構成する複数の供給用ＰＮＰトランジスタ(9a〜9c)もオフに切り換わるため、定電圧電源(49)から信号生成回路(7)に電流が流れない。よって、駆動用電力源(13)から発振器(10)の定電圧電源(49)へ供給される駆動用電力ＶCCが停止して、発振器(10)による駆動用電力ＶCCの消費を抑制することができる。
【００２７】
実施例１及び２に示すように、電力制御回路(16)は、間欠動作制御回路(12)の制御信号ＶC1の電圧レベルに応じて、間欠動作状態のＭＯＳＦＥＴ(3)のオフ時に発振器(10)への駆動用電力ＶCCの供給を停止し、発振器(10)のパルス信号ＶOSCの発生を停止させる。これにより、軽負荷時に、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換えて、スイッチングロスを低減してスイッチング効率を改善することができると共に、間欠動作により出力が停止する期間に発振器(10)のパルス信号ＶOSCの発生を停止して、発振器(10)による消費電力を低減することができる。また、電力制御回路(16)により消費電力の高い発振器(10)への駆動用電力ＶCCの供給のみを停止するため、ＭＯＳＦＥＴ(3)が間欠動作状態から通常の動作状態に切り換わるときに、制御回路(6)の駆動用電力ＶCCが供給されている他の回路の立ち上がり時間が早く、制御回路全体の電源を遮断する従来方式のようにＭＯＳＦＥＴ(3)の応答遅れにより、直流出力に大きな出力リップルが発生することを防止できる。
【００２８】
本発明は、上述の実施の形態に限定されず、更に種々の変更が可能である。例えば、図１１に示す間欠動作制御回路(12)を図６に示すヒステリシスコンパレータにより構成してもよい。図６に示すように、間欠動作制御回路(12)の第２のコンパレータ(24)は、反転入力端子(-)とグランドとの間に接続された基準電圧ＶESを発生する基準電源(27)を備え、正帰還抵抗(56)を介して出力を非反転入力端子(+)に正帰還させている。ＭＯＳＦＥＴ(3)が間欠動作状態に切り換えられた際に、出力電圧ＶO1が直ぐに低下して比較電圧ＶFBが上昇しても、第２のコンパレータ(24)のヒステリシス特性により、非反転入力端子(+)に入力される電圧レベルが以前の電圧レベルに保持されるため、上昇する比較電圧ＶFBが基準電圧ＶESより低い期間が延長される。よって、図１１に示す間欠動作制御回路(12)と同様に、比較電圧ＶFBが基準電圧ＶESより低い期間を延長して、ＭＯＳＦＥＴ(3)の間欠動作期間を十分に維持することができる。電力制御回路(16)は、ＭＯＳＦＥＴ(3)を間欠動作状態に切り換える第２の比較回路(24)の制御信号ＶC1に応じて、発振器(10)への駆動用電力ＶCCの供給を停止するので、延長分も含むＭＯＳＦＥＴ(3)の間欠動作期間全体で、ＭＯＳＦＥＴ(3)の休止期間に発振器(10)のパルス信号ＶOSCの発生を停止することができる。
【産業上の利用可能性】
【００２９】
本発明は、スイッチング素子をオン・オフ制御する制御回路内に発振器を有するＤＣ−ＤＣコンバータに良好に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明によるＤＣ−ＤＣコンバータの実施の形態を示す電気回路図
【図２】図１の電力制御回路の実施例１を示す電気回路図
【図３】図１の各部の電圧を示す波形図
【図４】図１の電力制御回路の実施例２を示す電気回路図
【図５】図４の各部の電圧を示す波形図
【図６】間欠動作制御回路の一実施例を示す電気回路図
【図７】従来のＤＣ−ＤＣコンバータを示す電気回路図
【図８】非軽負荷時の図７の各部の電圧を示す波形図
【図９】軽負荷時にＭＯＳＦＥＴが間欠動作する寸前の図７の各部の電圧を示す波形図
【図１０】軽負荷時にＭＯＳＦＥＴが間欠動作状態である図７の各部の電圧を示す波形図
【図１１】間欠動作制御回路の他の実施例を示す電気回路図
【符号の説明】
【００３１】
(1)・・直流電源、  (2)・・トランス、  (2a)・・１次巻線、  (2b)・・２次巻線、  (3)・・ＭＯＳＦＥＴ（スイッチング素子）、  (4)・・負荷、  (5)・・出力電圧検出回路、  (6)・・制御回路、  (7)・・信号生成回路、  (8)・・電力供給回路、  (9a〜9c)・・供給用ＰＮＰトランジスタ（スイッチ素子）、  (10)・・発振器、  (11)・・信号出力回路、  (12)・・間欠動作制御回路、  (13)・・駆動用電力源、  (14)・・整流平滑回路、  (16)・・電力制御回路、  (17)・・Ｐチャネル型ＭＯＳＦＥＴ（スイッチ素子）、  (22)・・ＡＮＤゲート（ゲート回路）、  (23)・・第１のコンパレータ（第１の比較回路）、  (24)・・第２のコンパレータ（第２の比較回路）、
【図１】
2006280138.tif 000003
【図２】
2006280138.tif 000004
【図３】
2006280138.tif 000005
【図４】
2006280138.tif 000006
【図５】
2006280138.tif 000007
【図６】
2006280138.tif 000008
【図７】
2006280138.tif 000009
【図８】
2006280138.tif 000010
【図９】
2006280138.tif 000011
【図１０】
2006280138.tif 000012
【図１１】
2006280138.tif 000013