(57)【要約】【課題】本発明は、不揮発性半導体装置に発生するカラム不良に対応可能な、半導体記憶装置およびシステムを提供するものである。【解決手段】たとえば、コントローラ５０は、書き込みエラーのあったカラムアドレスを格納する不良アドレスレジスタ５３を有する。そして、書き込み時や読み出し時にＥＣＣエラーが検出されるとエラーのあったカラムアドレスを不良アドレスレジスタ５３に格納する。コントローラ５０は、この不良アドレスレジスタに格納されたカラムアドレスの一致により書き込みや読み出し時のエラーをカラム不良によるものと判断する。【選択図】      図７
2006048777.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤフラッシュメモリとこれを制御するコントローラとを備え、ホストから与えら
れるデータを前記ＮＡＮＤフラッシュメモリへ格納するメモリシステムにおいて、
前記ＮＡＮＤフラッシュメモリに発生したカラム不良のカラムアドレスを前記コントロ
ーラが特定するステップと、
前記ＮＡＮＤフラッシュメモリへの書き込み時には、前記コントローラから与えられる
書き込みデータに関わらず、前記特定されたカラムアドレスに対応するメモリセルへ第１
の論理レベルのデータを書き込むステップと、を有することを特徴とするデータ書き込み
方法。
【請求項２】
前記カラムアドレスをコントローラが特定するステップは、データ読み出しコマンドを
前記ＮＡＮＤフラッシュメモリに対し発行した後に、前記ＮＡＮＤフラッシュメモリから
読み出したデータに対してＥＣＣをするステップを含むことを特徴とする請求項１に記載
のデータ書き込み方法。
【請求項３】
前記カラムアドレスをコントローラが特定するステップは、レジスタリードコマンドを
前記ＮＡＮＤフラッシュメモリに対し発行した後に、前記ＮＡＮＤフラッシュメモリのペ
ージバッファからから読み出したベリファイ結果から第２の論理レベルを検出するステッ
プを含むことを特徴とする請求項１に記載のデータ書き込み方法。
【請求項４】
前記カラムアドレスをコントローラが特定するステップは、カラム不良検出コマンドを
前記ＮＡＮＤフラッシュメモリに対し発行した後に、前記ＮＡＮＤフラッシュメモリのペ
ージバッファからから読み出したデータから前記第１の論理レベルまたは第２の論理レベ
ルを検出するステップを含むことを特徴とする請求項１に記載のデータ書き込み方法。
【請求項５】
データをページ単位で書き込み可能なメモリセルアレイと、
このメモリセルアレイに書き込まれる１ページ分のデータを保持するページバッファと
、
外部から書き込みデータを受け付ける入力端子と、
前記入力端子と前記ページバッファとに接続され、前記入力端子が受け付けた書き込み
データの一部をマスクするマスク回路と、を有し、
前記メモリセルアレイを構成するメモリセルに電荷の注入を行わない場合に、このメモ
リセルに対応した前記ページバッファのラッチ回路は第１の論理レベルを保持し、
前記マスク回路は、この第１の論理レベルの信号により前記書き込みデータの一部をマ
スクすることを特徴とする、ＮＡＮＤフラッシュメモリ。
【請求項６】
前記マスク回路は、前記ページバッファと同じビット幅を有し、カラム不良が検出され
たカラムアドレスに対応するビットには前記第１の論理レベルの信号を保持し得ることを
特徴とする請求項４記載のＮＡＮＤフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリおよびそれを利用したデータ書き込み方法に関するも
ので、特に、不揮発性半導体メモリのビット線不良への対応に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリにおいては、先天的あるいは後
天的なセル不良が発生する虞がある。これらのセル不良については、不揮発性半導体メモ
リを制御するコントローラが、このような不揮発性半導体メモリのデータ書き換え時の消
去単位となるブロック毎に管理することで、これらのセル不良を含む虞のある不揮発性半
導体メモリをストレージデバイスとして利用することが可能となっている（たとえば、特
許文献１参照）。しかしながら近年の不揮発性フラッシュメモリの大容量化およびプロセ
スの微細化に伴い、ブロック単位で管理可能な不良に加え、ビット線単位での対処が必要
となる不良（以下、カラム不良と呼ぶ。）が顕在化しつつある。カラム不良が発生した場
合、これらの影響は同一ビット線を共有するメモリセルアレイ複数のブロックにまたがり
影響を与えることから、従来のブロック単位での不良管理ではこのカラム不良については
対処不可能である。
【０００３】
ブロック単位の不良管理においては、例えばあるデータ書き込みまたは消去対象となる
ブロックに書き込みエラーあるいは消去不良が検出された場合、予め用意された予備ブロ
ックが代替先として使用される。しかしながらカラム不良が発生した場合においては、一
般的に不良の発生したブロックと予備ブロックはビット線を共有していることから、代替
先においても書き込みあるいは消去不良の発生したブロックと同様の現象が発生している
虞がある。このようなカラム不良が先天的に発生している場合、つまり、不揮発性半導体
メモリの製品としての出荷前に発生している場合には、カラムリダンダンシーと呼ばれる
技術を用いて、予め冗長的に準備されたカラムと置き換えるようカラムでコーダ回路をプ
ログラマブルに変更することにより対応が可能である（たとえば、特許文献２参照）。し
かしながら、カラム不良が後天的に発生した場合、つまり、不揮発性半導体メモリの出荷
後に発生した場合には、上記カラムリダンダンシー技術を用いて対応することが不可能で
ある。また、このような不揮発性半導体メモリとコントローラとを含むシステムにおいて
は、コントローラが不揮発性半導体メモリに対する書き込みエラーや消去エラーを検出し
た場合であっても、それがカラム不良に起因するものか否かをコントローラが検出するこ
とができない。
【特許文献１】特開平７−２９３９２号公報
【特許文献２】特開２００２−１１７６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の問題点を解決すべくなされたもので、不揮発性半導体装置に発生する
カラム不良に対応可能な、半導体記憶装置およびシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、ＮＡＮＤフラッシュメモリとこれを制御するコントローラ
とを備え、ホストから与えられるデータを前記ＮＡＮＤフラッシュメモリへ格納するメモ
リシステムにおいて、前記ＮＡＮＤフラッシュメモリに発生したカラム不良のカラムアド
レスを前記コントローラが特定するステップと、前記ＮＡＮＤフラッシュメモリへの書き
込み時には、前記コントローラから与えられる書き込みデータに関わらず、前記特定され
たカラムアドレスに対応するメモリセルへ第１の論理レベルのデータを書き込むステップ
と、を有することを特徴とするデータ書き込み方法が提供される。
【０００６】
また、本願発明の一態様によれば、データをページ単位で書き込み可能なメモリセルア
レイと、このメモリセルアレイに書き込まれる１ページ分のデータを保持するページバッ
ファと、外部から書き込みデータを受け付ける入力端子と、前記入力端子と前記ページバ
ッファとに接続され、前記入力端子が受け付けた書き込みデータの一部をマスクするマス
ク回路と、を有し、前記メモリセルアレイを構成するメモリセルに電荷の注入を行わない
場合に、このメモリセルに対応した前記ページバッファのラッチ回路は第１の論理レベル
を保持し、前記マスク回路は、この第１の論理レベルの信号により前記書き込みデータの
一部をマスクすることを特徴とする、ＮＡＮＤフラッシュメモリが提供される。
【発明の効果】
【０００７】
この発明によれば、不揮発性半導体装置に発生するカラム不良に対応可能な、半導体記
憶装置およびシステムを提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。
【０００９】
［第１の実施形態］
図１は、この発明の第１の実施形態に従った、ＮＡＮＤフラッシュメモリの構成例であ
る。図１に示すように、ＮＡＮＤフラッシュメモリ１は、メモリセルアレイ３と、このメ
モリセルアレイに格納されるべきデータ若しくはこのメモリセルアレイから読み出された
データを保持するページバッファ５、とを有する。メモリセルアレイ３は、入力されるユ
ーザデータを格納するデータ格納領域７と、このデータ格納領域７とビット線９を共用す
るがユーザデータの格納には使用されない期待値格納領域１１とを有する。メモリセルア
レイは複数のブロックを含む、個々のブロックは複数のページを含む。期待値格納領域１
１には、カラム不良が発生する前、例えばＮＡＮＤフラッシュメモリの出荷前に所定パタ
ーンのデータを予め格納しておくことで、これら所定パターンのデータを期待値としてカ
ラム不良を検出することが可能である。なお、期待値格納領域１１は、そこに格納されて
いる筈のデータが所定パターンいうことであり、カラム不良が存在する場合には実施に読
み出されるデータは所定パターンとは一致しない。
【００１０】
データ格納領域７へのユーザデータの書き込み時にエラーが検出された場合、書き込み
対象のページに含まれる特定のメモリセルの不良に起因するエラー、あるブロックの不良
に起因するエラー、あるいはメモリセルアレイに延在するビット線の不良（カラム不良）
に起因するエラー、が想定される。この際、期待値格納領域からデータを読み出し、この
読み出されたデータが所定パターンに一致していなければカラム不良が発生したものと判
断できる。
【００１１】
カラム不良としては、メモリセルトランジスタが常に導通状態であるかのように見える
ビット線リーク、あるいは、メモリセルトランジスタが常に非導通状態であるかのように
見えるビット線オープン、とがある。期待値となるデータの所定パターンとしては、ビッ
ト線リークの検出のためには“００００・・・００”（つまり、１ページのすべてのビッ
トについて“０”）を、ビット線オープンの検出のためには“ＦＦＦＦ・・・ＦＦ”（つ
まりすべてのビット“１”）を利用する。たとえば、不揮発性半導体メモリの製造プロセ
ス上の理由から、ビット線リークのみが発生する傾向にある場合、期待値格納領域に“０
０００・・・００”をパターンのデータとして格納しておけばよい。また、ビット線オー
プンのみが発生する傾向にある場合、期待値格納領域に“ＦＦＦＦ・・・ＦＦ”を所定パ
ターンのデータとして格納しておけばよい。あるいは、ビット線リーク状態とビット線オ
ープン状態とのどちらも発生する虞がある場合には、たとえば、期待値として、偶数ペー
ジに“００００…００”を、奇数ページに“ＦＦＦＦ…ＦＦ”を格納しておく。
【００１２】
例えば、ページの先頭にあたるビット線にビット線オープンが発生している場合、読み
出されたデータは、本来は“ＦＦＦＦ・・・ＦＦ”となるべきだが実際は “７ＦＦＦ・
・・ＦＦ”となる。この状態が期待値格納領域１１複数のページで検出されることから、
期カラム不良が発生したものと考えることができる。
【００１３】
なお、カラム不良検出の精度を高くするため、複数のブロックを期待値格納領域１１に
割り当てることも可能である。異なるブロックから読み出されたページのそれぞれが記憶
されている筈の所定パターンと一致していなければ、それはまさに特定のブロックに起因
する不良ではなく、カラム不良である。
【００１４】
［第２の実施形態］
この実施形態においては、上述の期待値格納領域を有するＮＡＮＤフラッシュメモリに
おいて、ＮＡＮＤフラッシュメモリが備えている通常の読み出しコマンド（例えば００ｈ
）を利用して、カラム不良の有無を検出する方法を説明する。
【００１５】
図２は、コントローラ２０とＮＡＮＤフラッシュメモリ２２とを含むストレージシステ
ムである。コントローラ２０は、ＣＰＵ２５、ホストから受領したデータを一時格納する
バッファＲＡＭ２６、およびＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ＆  Ｃｏｒｒｅｃ
ｔｉｏｎ）回路２７を備えている。コントローラ２０がＥＣＣ回路２７を備えている場合
、ＮＡＮＤフラッシュメモリ２２のあるブロック内のあるページへの書き込み動作におい
てエラーが検出された後に、当該ページのデータをＮＡＮＤフラッシュメモリが供えてい
る通常の読み出しコマンド（例えば００ｈ）を利用して読み出すことで、ＥＣＣ回路２７
の訂正能力の範囲内でカラム不良が発生しているカラムアドレスを特定することが可能で
ある。同様にあるブロック内のあるページの読み出し動作において、ＥＣＣエラーが検出
された場合も不良の発生しているカラムアドレスを特定することが可能である。そして、
上記の実施形態に基づき、前記期待値格納領域のデータを読み出すことにより特定された
カラムアドレスと、通常の読み出しコマンドとＥＣＣ回路２７とを利用してデータ格納領
域で特定されたカラムアドレスとを比較し、それらが一致していればカラム不良が発生し
ていると言える。
【００１６】
図３は、上記で説明したカラム不良検出の手順を示すフローチャートである。まず、コ
ントローラはＮＡＮＤフラッシュメモリに対し、Ｉ／Ｏ端子を介して、データ入力コマン
ド（例えば００ｈ）、アドレス、データ、およびプログラムコマンド（例えば１０ｈ）を
入力して、ＮＡＮＤフラッシュメモリのあるブロック内のあるページへのデータ書き込み
を開始する３０１。次にコントローラは、ＮＡＮＤフラッシュメモリがＲｅａｄｙ信号を
出力するまで、ＮＡＮＤフラッシュメモリのＲｅａｄｙ／Ｂｕｓｙ＃端子に出力される信
号を観測する３０２。Ｒｅａｄｙ信号を検出すると、コントローラはＮＡＮＤフラッシュ
メモリに対しＩ／Ｏ端子を介してステータスリードコマンド（例えば７０ｈ）を発行し、
ＮＡＮＤフラッシュメモリに対する書き込みのステータスをＮＡＮＤフラッシュメモリの
Ｉ／Ｏ端子からリードする３０３。次に、コントローラはステータスの判定をする３０４
。ステータスがＰａｓｓであれば、コントローラは当該書き込み処理を終了する３１４。
ステータスがＦａｉｌであれば、コントローラは書き込みを行った当該ページからデータ
を読み出す３０５。次にコントローラは、読み出されたデータに対しＥＣＣ回路による検
査を行い、エラーが発生しているカラムアドレスを特定する３０６。次に、コントローラ
はこの特定されたカラムアドレスを内部のレジスタに記憶する３０７。次に、コントロー
ラは、ＮＡＮＤフラッシュメモリの期待値格納領域からデータを読み出す３０８。次に、
コントローラは、期待値格納領域から読み出されたデータに対しＥＣＣ回路による検査を
行い３０９、ＥＣＣエラーを検出しなければ当該書き込みエラーは特定のページにのみ発
生しているエラーと判定する３１３。ＥＣＣエラーを検出した場合、コントローラはエラ
ーが発生しているカラムアドレスを内部のレジスタに記憶する３１０。次にコントローラ
は、上記の処理３０７および３１０で記憶されたカラムアドレスを比較し３１１、不一致
であれば当該書き込みエラーは特定のページにのみ発生しているエラーと判定する３１３
。カラムアドレスが一致していれば、コントローラは、当該書き込みエラーはカラム不良
によるものと判定する３１２。
【００１７】
書き込みエラーが検出された際であれは、コントローラ２０はＥＣＣ回路２７を使用せ
ずに不良の発生しているカラムアドレスを特定することが可能である。コントローラは、
その内部のバッファＲＡＭ２６内に、ＮＡＮＤフラッシュメモリ２２に書き込もうとして
データを保持しているからである。コントローラ２０は、書き込みエラー検出後に、ＮＡ
ＮＤフラッシュメモリ中の当該書き込みエラーが発生したページアドレス（ロウアドレス
）の領域から通常の読み出し動作でデータを読み出す。そして、バッファＲＡＭ２６内に
保持されているデータと当該ページアドレスの領域から読み出されたデータとのを比較す
れば、コントローラは、書き込みエラーのあったカラムアドレスを特定できる。この手法
であれば書き込みエラーの発生ビット数がＥＣＣ回路２７の訂正能力を上回っている場合
でも検出可能である。このように検出されたカラムアドレスと、既に説明した期待値格納
領域を利用して特定したカラムアドレスとが一致すれば、カラム不良の検出を行うことが
可能となる。
【００１８】
［第３の実施形態］
この実施形態におけるＮＡＮＤフラッシュメモリは、それ自体が、ビット線リークある
いはビット線オープンを検出するための機能を備えている。
【００１９】
図４に示すように、ＮＡＮＤフラッシュメモリ３０は、メモリセルアレイ３１と、この
メモリセルアレイに格納されるべきデータ若しくはこのメモリセルアレイ３１から読み出
されたデータを保持するページバッファ３２、とを有する。ページバッファ３２は、ビッ
ト線３３に接続された複数のラッチ回路３４を含んでいる。なお、図４においては、１本
のビット線３３と１個のラッチ回路３４のみを記載しているが、実際のＮＡＮＤフラッシ
ュメモリは、メモリセルアレイ３１のページ長に対応して複数のビット線およびラッチ回
路を含んでいる。以下の説明においては、ラッチ回路３４が”１”を保持しているとは、
ラッチ回路３４のビット線に接続されたノード３５が”１”を示していることである。ラ
ッチ回路３４のデータは、クロックトインバータ３６を介してＩ／Ｏ端子３７から読み出
される。
【００２０】
この実施形態では、ＮＡＮＤフラッシュメモリ３０が通常の読み出しコマンド（００ｈ
）とは異なるカラム不良検出用の読み出しコマンドに対応している。このカラム不良検出
用の読み出しコマンドが入力されると、コマンドデコーダおよびステートマシン３８が、
メモリセルアレイ３１を制御し、すべてのメモリセルを強制導通状態若しくは非導通状態
とするような電位がそれらのメモリセルのコントロールゲートに印加される。そして、ビ
ット線３３の電位に応じたデータがＮＡＮＤフラッシュメモリ３０のページバッファ３２
を構成するラッチ回路３４に取り込まれる。メモリアレイ３１中のすべてのブロックを選
択状態にし、かつ、すべてのメモリセルを強制導通状態にした場合、ビット線３３にてビ
ット線オープンの不良が生じていれば、ページバッファ３２を構成するラッチ回路３４の
ビット線側のノード３５は”１”を示す。すべてのメモリセルを強制導通状態にした場合
、しかし、ビット線オープンの不良が生じていなければ、３４ラッチ回路のビット線側の
ノードは”０”を示す。また、メモリアレイ３１中のすべてのブロックを非選択状態にし
た場合、ビット線３３にてビット線リークの不良が生じていれば、ラッチ回路３４のビッ
ト線側のノード３５は”０”を示す。メモリアレイ３１中のすべてのブロックを非選択状
態にした場合、しかし、ビット線リークの不良が生じていなければ、このラッチ回路のビ
ット線側のノード３５は”１”を示す。
【００２１】
図５は、このようなＮＡＮＤフラッシュメモリ３０と、これを制御するコントローラ４
２とを含むメモリカード４０である。ＮＡＮＤフラッシュメモリ３０の詳細な構成につい
ては、図４を参照されたい。このようなメモリカード４０において、コントローラ４２は
ＮＡＮＤフラッシュメモリ３０に対し、上記のカラム不良検出用のコマンドをＩ／Ｏ端子
４３から入力する。このコマンドは、すべてのブロックを選択状態にし、かつ、すべての
メモリセルを強制導通状態にするビット線オープン検出用コマンド（例えばＡＡｈ）、ま
たは、メモリアレイ中のすべてのブロックを非選択状態にするビット線リーク検出用コマ
ンド（例えばＡＢｈ）である。ＮＡＮＤフラッシュメモリ３０はこのコマンドを受け付け
るとカラム不良検出動作に入り、そのＲｅａｄｙ/Ｂｕｓｙ＃端子４４にＢｕｓｙ状態が
出力される。ＮＡＮＤフラッシュメモリ３０内でカラム不良検出動作が終了するとこのＲ
ｅａｄｙ/Ｂｕｓｙ＃信号端子４４にＲｅａｄｙ状態が出力される。コントローラはこの
Ｒｅａｄｙ状態に応答にして、ＲＥ＃端子４５に与えられるＲＥ＃信号をクロッキングし
、ＮＡＮＤフラッシュメモリ３０中のページバッファの内容を読み出す。なお、コントロ
ーラ４２からＮＡＮＤフラッシュメモリ３０へは、上記の他に電源Ｖｄｄ／Ｖｓｓ、アド
レスラッチイネーブルＡＬＥ、コマンドラッチイネーブルＣＬＥ、チップイネーブルＣＥ
＃、等の信号が与えられるが図５においてそれらは省略されている。
【００２２】
例えば、あるビット線がオープン状態となっている場合、読み出し時のそのビット線の
電位は常に”１”として検出され、ビット線オープン検出用コマンドを入力した結果とし
て、ページバッファから読み出されたデータの中に、”０”が検出される筈である。これ
は、ラッチ回路３４に保持されたデータがクロックトインバータ３６により反転して読み
出されるからである。
【００２３】
ＮＡＮＤフラッシュメモリ３０へのデータの書き込みは一般に、データ入力コマンド（
例えば８０ｈ）の入力、アドレスの入力、書き込みデータの入力、書き込みコマンド（例
えば１０ｈ）の入力の手順で行われる。入力されたデータはまずページバッファ３２に格
納され、書き込みコマンドの入力に応答してメモリセルアレイ３１へプログラムされる。
プログラム時はビット毎にベリファイが行われ、プログラムが完了したカラムからページ
バッファ３２のラッチ回路３４に”１”がセットされる。ラッチ回路３４に”０”がセッ
トされているカラムのメモリセルには、再度プログラムが行われる。予め規定された書き
込み回数内にページバッファ上の全てのビットが”１”となれば、書き込みが正常に完了
したことととなり、少なくとも１ビット以上の”０”が存在すれば書き込みは正常に完了
しなかったこととなる。ＮＡＮＤフラッシュメモリ３０内部では、このようにページバッ
ファ３２のすべてのビットが”１”になっているか否かで書き込みが正常に完了したか否
かが判別される。
【００２４】
コントローラ４２は、ＮＡＮＤフラッシュメモリ３０のＲｅａｄｙ/Ｂｕｓｙ＃端子４
４に出力される信号がＲｅａｄｙ状態になったことにより、書き込み動作の完了を検知す
る。コンロトーラ４２は、書き込みの完了を検知すると当該書き込み操作が正常に完了し
たか否かをステータスリードコマンド（例えば７０ｈ）を使用して判定する。コントロー
ラは、この段階において書き込みエラーが検出された場合、上記のビット線リーク検出コ
マンドを利用し、ビット線リーク不良が発生しているか否か判定する。
【００２５】
図６はこの方法を説明するフローチャートである。なお、図３と同じ処理については同
じ符号が付与されているため、説明を省略する。あるページへの書き込み後のステータス
判定でＦａｉｌを検出すると、コントローラは、ビット線リーク検出コマンドをＮＡＮＤ
フラッシュメモリに発行する６０１。次にコントローラは、ＮＡＮＤフラッシュメモリか
らビット線リーク検出結果を読み出す６０２。コントローラは、ビット線リークを検出す
ると、当該ページへの書き込みエラーはビット線リークによるものと判定する６０４。ビ
ット線リーク不良を検出しない場合、コントローラは当該書き込みエラーが当該ページに
特定のものと判定する６０５。
【００２６】
なお、このカラム不良を検出する処理は書き込みエラーが発生した直後のみならず、デ
ータの読み出し時あるいは消去時にエラーが検出された後に実行しても良い。あるいは、
メモリカードやホストシステムの起動直後あるいは終了直前に実行してもかまわない。
【００２７】
ＮＡＮＤフラッシュメモリ３０のメモリセルアレイ３１の構成例を詳しく説明する。メ
モリセルアレイ３１は、そのページ長が、５２８バイト（データ部５１２バイト＋冗長部
１６バイト）、２１１２バイト（データ部２０４８バイト＋冗長部６４バイト）、４２２
４バイト（データ部４０９６バイト＋冗長部１２８バイト）、のいずれかである。ここで
の冗長部とは、出荷前のカラムリダンダンシーに使用される予備のビット線によるものと
は異なる。８ビット並列（いわゆるＸ８）の構成にした場合、１つのＩ／Ｏあたりのペー
ジ長は５２８ビット、２１１２ビット、あるいは４２２４ビットとなる。メモリセルアレ
イ３１は、複数のブロックを含んでおり、１つのブロックが消去時の単位となる。１つの
ブロックには、例えば、６４ページが含まれる。メモリセル３１への書き込み／読み出し
回路は、２値あるいは４値に対応させることが可能である。なお、ここで説明したメモリ
セルアレイの構成例は、本実施形態に限定されるものではなく、他の実施形態のＮＡＮＤ
フラッシュメモリにも適用可能である。
【００２８】
［第４の実施形態］
ここでは、書き込み動作完了後にページバッファの内容をリセットすることなくそのま
ま読み出すことが可能なＮＡＮＤフラッシュメモリにおいて、ビット線リーク不良が発生
しているカラムアドレスを特定する手法を図７を参照して説明する。
【００２９】
コントローラ５０は、ＣＰＵ５１、バッファＲＡＭ５２、および不良アドレスレジスタ
５３、ＥＣＣ回路５４を備えており、ＮＡＮＤフラッシュメモリとはＩ／Ｏ、Ｖｄｄ、Ｖ
ｓｓ，Ｒｅａｄｙ/Ｂｕｓｙ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネ
ーブルＡＬＥ、チップイネーブルＣＥ＃、リードイネーブルＲＥ＃、およびライトイネー
ブルＷＥ＃等の信号線にて接続されている。
【００３０】
ビット線リークの検出のためには、コントローラ５０は先ず、あるブロックのあるペー
ジに対しすべて”０”のデータを書き込む動作を行う。そして書き込み動作完了後に、ペ
ージバッファの内容をリセットすることなくそのまま読み出す。このためにはコントロー
ラはレジスタリードコマンド（例えばＥ０ｈ）を信号線Ｉ／Ｏを介してＮＡＮＤフラッシ
ュメモリに入力する。このコマンドをライトイネーブルＷＥ＃信号に応答してＮＡＮＤフ
ラッシュに取り込ませた後に、アドレスラッチイネーブルＡＬＥ信号を非選択状態にする
とともに、ＲＥ＃信号をクロッキングすることで、ページバッファの内容をリセットする
ことなく、ページバッファ内のデータを読み出すことが可能である。
【００３１】
もし、書き込みが正常に完了していれば、ページバッファ内のすべてのデータは”１”
になっている筈である。しかし、書き込みが正常に完了していない場合、ページバッファ
内のデータの一部は”０”となっている。この“０”の位置を検出することで、コントロ
ーラは書き込みエラーのあったカラムを検出できる。この動作のみでは、特定のセルにお
ける不良であったのか、ビット線リークによる不良であったのかは判別できない。コント
ローラは、不良のあったカラムアドレスをコントローラ内部の不良アドレスレジスタ５３
に格納する。そして、コントローラは再度、先ほどのブロックとは異なるブロックのある
ページに対してすべて”０”のデータを書き込む動作を行う。そして書き込み動作完了後
に、ページバッファの内容をリセットすることなくそのまま読み出す。もし、書き込みが
正常に完了しており、ページバッファ内のすべてのデータは”１”になっていれば、先ほ
どの書き込みエラーはカラム不良によるものではなかったと判断できる。書き込みが正常
に完了しておらず、ページバッファ内のデータの一部が”０”となっている場合、不良の
発生しているカラムアドレスを特定し、この特定されたカラムアドレスと先ほど不良カラ
ムアドレスレジスタ５３に格納したカラムアドレスと比較する。もし、これらのアドレス
が一致していれば、発生している書き込みエラーはビット線リークによるものと判定でき
る。
【００３２】
あるいは、既に説明した期待値格納領域からのデータ読み出しによって特定した不良カ
ラムアドレスとの比較により、ビット線リーク不良を判定することも可能である。この方
法を図８のフローチャートを使用して説明する。なお、図３と同じ処理については同じ符
号が付与されているため、説明を省略する。あるページへの書き込み後のステータス判定
でＦａｉｌを検出すると、コントローラはレジスタリード（Ｅ０ｈ）コマンドによりペー
ジバッファ内のデータをそのまま読み出す８０５。次に、コントローラは、ページバッフ
ァから読み出されたデータのうち“０”となっているビットを特定し、エラーの発生して
いるカラムアドレスを特定する８０６。次に、コントローラは、このカラムアドレスを不
良アドレスレジスタに記憶する８０７。残りの処理については、図３についての説明を参
照されたい。
【００３３】
［第５の実施形態］
既に述べたが、コントローラがＥＣＣ回路を備えている場合、あるブロックのページへ
の書き込み動作において不良が検出された後に、当該ページのデータを通常の読み出しコ
マンド（例えば００ｈ）を利用して読み出すことで、ＥＣＣの訂正能力の範囲内で不良の
発生しているカラムアドレスを特定することが可能である。同様にあるブロックのページ
の読み出し動作において、コントローラのＥＣＣ回路でＥＣＣエラーが検出された場合も
不良カラムアドレスの特定は可能である。しかし、これだけでは、書き込み対象のページ
のみに限定される不良、同一ビット線ではあるがブロック内に限定される不良、あるいは
カラム不良か、を特定することはできない。これに対し、不良が発生しているカラムアド
レスを複数個蓄積することで、共通カラムアドレスに発生しているとの知見が得られれば
、ビット線に起因する不具合が発生しているとの推定が可能となる。これらの蓄積情報が
、同一ビット線に接続される広範囲のページまたはブロックアドレスに関する情報である
ことが望ましいが、少なくとも２つ以上の異なるブロックのそれぞれのページで同じカラ
ム位置に不良が発生していれば、カラム不良が発生していると判断してよい。これらの不
良カラムアドレスを蓄積するタイミングとしては、あるアドレスで示されるページに書き
込みエラーが発生した直後に当該ページのデータを読み出すことにより不良カラムアドレ
スが得られた際、あるいは、通常の読み出し時にＥＣＣ回路により検出された不良カラム
アドレス情報が得られた際、でよい。また、あるブロックに対して消去不良が検出された
場合に、当該ブロック内のあるページを読み出せば、同様に不良カラムアドレスを蓄積す
ることが可能である。これら蓄積情報の保存については、コントローラのＲＡＭ上若しく
は不良アドレスレジスタに蓄積しシステムの稼動時（通電時）にのみ蓄積されている情報
から判定する方法と、ＮＡＮＤ型フラッシュメモリの不良の発生していない領域に不揮発
に蓄積しておき、システムの累積稼動状況の中で得られた情報から判定する方法が考えら
れる。
【００３４】
書き込みエラーが検出された際であれは、コントローラはＥＣＣ回路を使用せずに不良
の発生しているカラムアドレスを特定することが可能である。コントローラは、その内部
のバッファＲＡＭ内に、ＮＡＮＤフラッシュメモリに書き込もうとしていたデータを保持
しているからである。コントローラは、書き込みエラー検出後に、当該書き込みエラーが
発生したあるブロック内のページアドレス（ロウアドレス）の領域から通常の読み出し動
作でデータを読み出す。そして、バッファＲＡＭ内に保持されているデータと当該ページ
アドレスの領域から読み出されたデータとのを比較すれば、コントローラは、書き込みエ
ラーのあったカラムアドレスを特定できる。このカラムアドレスを不良アドレスレジスタ
に格納する。次に、上記とは異なるブロックのあるページに対し、上記と同様の動作を行
う。そして得られた二つのカラムアドレスが一致している場合、カラム不良であると判断
できる。この手法であれば書き込みエラーの発生ビット数がＥＣＣ回路の訂正能力を上回
っている場合でも検出可能である。
【００３５】
［第６の実施形態］
この実施形態においては、ＮＡＮＤフラッシュメモリに擬似パスという機能を持たせた
場合の書き込みエラー検出について説明する。
【００３６】
すでに説明したとおりＮＡＮＤフラッシュメモリ内は、書き込み時にページバッファ内
のすべてのデータが”１”になったことで、書き込みが正常に完了したと判断される。メ
モリセルにプログラム、つまり、電荷の注入を行う際、ページバッファを構成するラッチ
回路には、”０”のデータが保持される。そして、書き込み対象のページのワード線（コ
ントロールゲート）に約２０Ｖの高電圧を印加することで、トンネリング現象によりメモ
リセルのフローティングゲートに電荷が注入される。そして、ベリファイ動作時において
は、このメモリセルからラッチにデータを読み出すことにより、もしフローティングゲー
トへの電荷注入が十分に行われていれば、メモリセルトランジスタは読み出し電圧を印加
されても導通しないため、ビット線は”１”を示す。このビット線電位はラッチ回路を強
制的に反転させるようになっており、ラッチ回路には”１”のデータが保持される。この
ようなタイプの回路については、既に説明した図４に記載されているが、米国特許第５，
７２６，８８２号にも開示されている。しかしながら、ビット線リーク不良が発生してい
る場合、たとえ、フローティングゲートへの電荷注入が十分に行われていてもビット線の
電位は”０”のままであるため、フローティングゲートへの電荷注入が不完全であるかの
ように見える。このため、ＮＡＮＤフラッシュメモリ内では、予め設定されている最大回
数までプログラムおよびベリファイの動作が繰り返される。
【００３７】
ＮＡＮＤフラッシュメモリでは書き込み動作が開始されると、ＮＡＮＤフラッシュメモ
リに接続されたコントローラがこの状態を検出できるように、ＮＡＮＤフラッシュメモリ
が有するＲｅａｄｙ／Ｂｕｓｙ＃端子の信号がＢｕｓｙ（”０”）に設定され、書き込み
の完了と共にＲｅａｄｙ（”１”）に設定される。またＮＡＮＤフラッシュメモリ内では
Ｂｕｓｙ期間中に内部のステータスレジスタのＰａｓｓ／Ｆａｉｌビットに、書き込みが
正常に終了したか否かの情報が書き込まれる。その後コントローラは、ステータスリード
コマンド（例えば７０ｈ）をＮＡＮＤフラッシュメモリのＩ／Ｏ端子に入力して、ＮＡＮ
ＤフラッシュメモリからＩ／Ｏ端子に出力されるステータスレジスタ上のＰａｓｓ／Ｆａ
ｉｌビットにより、書き込みが正常に完了したか否かを判別する。ビット線リークがある
場合、このステータスリードコマンドにより最終的に書き込みエラーを検出することは可
能であるが、ＮＡＮＤフラッシュメモリ内でプログラム回数が最大まで到達するため、Ｎ
ＡＮＤフラッシュメモリの書き込み速度が低下することとなり、ＮＡＮＤフラッシュメモ
リを使用したカードやストレージシステムのフォーマンスが低下する。例えば、東芝の５
１２ＭビットＮＡＮＤフラッシュメモリＴＣ５８５１２ＦＴでは典型的書き込み時間ｔＰ
ＲＯＧを２００マイクロ秒と想定している。しかし、プログラム回数が最大まで到達した
場合にはｔＰＲＯＧが１０００マイクロ秒になる虞がある。
【００３８】
ＮＡＮＤフラッシュメモリにおけるビット線不良そのものは、発生頻度の高いものでは
ないことから、エラー発生後のデータにおいては、コントローラ側のＥＣＣ回路によりこ
れを救済することも可能である。従って、一部のシステムにおいては、ＮＡＮＤフラッシ
ュメモリに擬似パスという機能を持たせることで、ＮＡＮＤフラッシュメモリがコントロ
ーラへ通知する書き込みエラーの回数を低減することが可能となる。擬似パス機能とは、
ＮＡＮＤフラッシュメモリ内部で、例えばあるページに対するデータのプログラム不良が
発生した場合、予め規定された許容ビット数以内の不良であれば、すべてのビットに対し
てプログラムが正常に終了したとみなして書き込み完了直後のステータスリードコマンド
に対し、ＮＡＮＤフラッシュメモリが擬似的にＰａｓｓを返すものである。ここで、無視
する不良ビット数をコントローラ側からＮＡＮＤフラッシュメモリへ設定することが可能
であり、コントローラは自身の有するＥＣＣ回路の訂正能力にあわせ、前記のビット数を
少なくとも１ビット以上設定することで、書き込み後のエラー処理の頻度を減らすことが
可能である。つまり、ＮＡＮＤフラッシュメモリ内部ではエラーが発生しているが、訂正
可能な範囲であるため、ＮＡＮＤフラッシュメモリがコントローラ側には通知しないこと
で、コントローラがエラー処理を実行する必要がない。そこで既に説明した手法でカラム
不良を検出した後、コントローラがＮＡＮＤフラッシュメモリの擬似パス動作における許
容ビット数を変更すれば良い。例えば、当初は擬似パスの許容ビット数を０（つまり、擬
似パスを許容しない状態）に設定しておく。そして、あるカラムについてビット線リーク
不良が検出された際、コントローラがＮＡＮＤフラッシュメモリの擬似パスの許容ビット
数を１に変更する。この変更は、ＮＡＮＤフラッシュメモリに対し擬似パス設定用のコマ
ンドを入力して行う。擬似パスの許容ビット数が１に変更にされた後には、ある１カラム
でビット線リーク不良が発生していても、ＮＡＮＤフラッシュメモリは書き込みが正常に
終了していると判断するため、コントローラがステータスレジスタを読み出した際には、
書き込み結果がＰａｓｓとなっている。ここでは擬似パスの許容ビット数を０から１に変
更する場合を説明したが、この許容ビット数は、コントローラのＥＣＣ回路の能力やフラ
ッシュメモリでの不良発生状況（頻度）に応じ変更することが可能である。
【００３９】
ＮＡＮＤフラッシュメモリ内での書き込み動作および擬似パス動作を図９のフローチャ
ートに沿って説明する。まず、ステップ６１において書き込み開始動作に入り、プログラ
ム回数カウンタＮを１に設定する。次にステップ６２においてページバッファからメモリ
セルアレイへデータを転送するプログラム動作を行う。ここでは実際に選択されたページ
のワード線に約２０ＶのＶｐｐが印加される。次にステップ６３においてベリファイリー
ドを行う。ここでは、ページバッファを構成するラッチのうち、電荷の注入が十分に行わ
れたメモリセルに対応するラッチでは、データが“０”から“１”に反転される。次にス
テップ６４において、ページバッファ中のすべてのデータが“１”になっているか判定す
る。すべて“１”になっていればステップ６５へ進む。すべて“１”になっていなければ
ステップ６６へ進む。ステップ６６ではプログラム回数Ｎを１インクリメントする。次に
ステップ６７では、プログラム回数Ｎが設定されている最大値ＮＭＡＸに到達したかを判
定する。到達していなければステップ６２へ戻る。到達していればステップ６８へ進む。
ステップ６８では、ページバッファ中で“０”となっているビットの数が設定された許容
値以下かを判定する。許容値以下であればステップ６５へ進む。許容値を超えていればス
テップ６９へ進む。ステップ６５ではステータスレジスタにＰａｓｓを設定し、ステップ
６９ではステータスレジスタにＦａｉｌを設定する。次にステップ７０で、Ｒｅａｄｙ／
Ｂｕｓｙ＃信号をＲｅａｄｙ状態に戻し、書き込み動作が完了する。
【００４０】
この例では、ＮＡＮＤフラッシュメモリ内でプログラム回数が最大まで到達した後に、
ページバッファ中の“０”となっているビット数が許容ビット数以下か否かを判断してい
る。しかしながら、ＮＡＮＤフラッシュメモリがステップ６８の判断を高速に処理するこ
とが可能な回路であれば、これとは異なる処理フローを採用することも可能である。その
フローを図１０のフローチャートに沿って説明する。
【００４１】
まず、ステップ７１において書き込み開始動作に入り、プログラム回数カウンタＮを１
に設定する。次にステップ７２においてページバッファからメモリセルアレイへデータを
転送するプログラム動作を行う。ここでは実際に選択されたページのワード線に約２０Ｖ
のＶｐｐが印加される。次にステップ７３においてベリファイリードを行う。ここでは、
ページバッファを構成するラッチのうち、電荷の注入が十分に行われたメモリセルに対応
するラッチでは、データが“０”から“１”に反転される。次にステップ７４において、
ページバッファ中のすべてのデータが“１”になっているか判定する。すべて“１”にな
っていればステップ７５へ進む。すべて“１”になっていなければステップ７６へ進む。
ステップ７６では、ページバッファ中で“０”となっているビットの数が設定された許容
値以下かを判定する。許容値以下であればステップ７５へ進む。許容値を超えていればス
テップ７７へ進む。ステップ７７ではプログラム回数Ｎを１インクリメントする。次にス
テップ７８では、プログラム回数Ｎが設定されている最大値ＮＭＡＸに到達したかを判定
する。到達していなければステップ７２へ戻る。到達していればステップ７９へ進む。ス
テップ７５ではステータスレジスタにＰａｓｓを設定し、ステップ７９ではステータスレ
ジスタにＦａｉｌを設定する。次にステップ７０で、Ｒｅａｄｙ／Ｂｕｓｙ＃信号をＲｅ
ａｄｙ状態に戻し、書き込み動作が完了する。この例では、ＮＡＮＤフラッシュメモリ内
でプログラム回数が最大まで到達する前に適宜、ページバッファ中の“０”となっている
ビット数が許容ビット数以下か否かを判断している。したがって、ビット線リーク不良が
発生しているビット線の本数が許容値以下であれば、プログラム回数が最大値に達するこ
とがない。
【００４２】
［第７の実施形態］
この実施形態においても、カラム不良が検出されたＮＡＮＤフラッシュメモリに擬似パ
スという機能を持たせた場合の書き込みエラー検出について説明する。
【００４３】
前記第６の実施形態においては、ＮＡＮＤフラッシュメモリの擬似パス機能を利用する
ことを説明したが、コントローラが擬似的なＰａｓｓ結果を得られるのはＮＡＮＤフラッ
シュメモリの書き込み動作において、内部タイムアウトが発生した（プログラム回数が最
大まで達した）後である。このため、例えば、ビット線リーク不良があると書き込みの都
度、最大のプログラム回数まで達するため、ＮＡＮＤフラッシュメモリを利用したシステ
ム全体の書き込みパフォーマンスが低下する。そこでこの実施形態では、ビット線リーク
不良が発生していた場合においてもシステムの性能低下を招くことなく、書き込みＰａｓ
ｓの結果を得られる方法を提供する。
【００４４】
先にも記載したが、ＮＡＮＤフラッシュメモリにおいては、データの書き込み時、コン
トローラから入力されたデータは一旦、フラッシュメモリ内部のページバッファに蓄えら
れた後、選択されたアドレスに該当するセルアレイに同時に書き込みが実行される。ビッ
ト線リーク不良があるカラムのメモリセルに“０”のデータをプログラムしようとすると
、既に説明したとおりラッチ回路が強制的に反転されず、最大回数までプログラム動作が
繰り返される。そこで、コントローラがＮＡＮＤフラッシュメモリにデータを書き込む場
合、予め検出されているビット線リーク不良のあるカラムに対しては、ホスト機器が本来
書き込みを行いたいデータの値に関わらず常に“１”を書き込む。つまり、本来のデータ
を“１”でマスキングする。この場合、書き込みデータの値に関わらず、不良アドレスに
該当するデータを"1"でマスクするため、読み出し時にはコントローラのＥＣＣ回路によ
り訂正されることを前提としている。不良アドレスのマスキングを行う場合、ビット単位
の"1"でマスキングする方法、バイト（或いはワード）単位の“ＦＦｈ”（或いは“ＦＦ
ＦＦｈ”でマスキングする方法が考えられる。どのような方法を選択するかはシステム及
び上記のカラム不良の検出方法にて得られたアドレス情報の単位に依存して自由に選択で
きる。またマスキングする際はシステムが予めマスキングされたデータをＮＡＮＤフラッ
シュメモリに入力するケースとフラッシュメモリにデータを転送した後、ＮＡＮＤフラッ
シュメモリの内部ページバッファ上の該当アドレスのデータをマスキングする方法が考え
られる。
【００４５】
またＮＡＮＤフラッシュメモリが特定のビット線に対し、書き込み時あるいは消去時の
検証対象から外す機能、或いは、データの書き込みに対し、特定のカラムアドレスのメモ
リセルには常に"1"または“ＦＦｈ”を書き込むような機能を有している場合においては
、この機能をシステムが利用することで、同様の目的を達成できることは言うまでもない
。
【００４６】
［第８の実施形態］
この実施形態では、特定のカラムアドレスのメモリセルには常に"1"または“ＦＦｈ”
を書き込むよう機能を有するＮＡＮＤフラッシュメモリを説明する。
【００４７】
図１１に示されるように、ＮＡＮＤフラッシュメモリのメモリセルアレイは、ＲＯＭフ
ューズ領域８１とユーザ領域８２とを有する。ＲＯＭフューズ領域８１とは、メモリセル
アレイの一部ではあるが、ＮＡＮＤフラッシュメモリ自体を制御する様々なデータの格納
に用いられる領域である。ページバッファＡ８３はメモリセルアレイにビット線で接続さ
れており、ページバッファＡ８３からはクロックトインバータ８４を介してマスキングレ
ジスタ８５にデータを書き込めるようになっている。マスキングレジスタ８５は、ＯＲ回
路８６の一方入力を介してページバッファＡ８３にデータを書き戻せるようになっている
。ＯＲ回路８６の他方入力はページバッファＢ８７に接続されている。ページバッファＢ
８７は、ＭＯＳトランジスタ８８を介してページバッファＡ８３と接続されており、メモ
リセルアレイからデータを外部へ読み出す際には、このＭＯＳトランジスタ８８を介して
ページバッファＡ８３からページバッファＢ８７へデータが転送される。ページバッファ
Ａ８３、マスキングレジスタ８５、およびページバッファＢ８７は、メモリセルアレイの
ページ長と同じビット幅を有している。なお、ＯＲ回路８４およびＭＯＳトランジスタ８
６もこのビット幅に対応して設けられている。このＮＡＮＤフラッシュメモリでは、この
ようなＮＡＮＤフラッシュメモリにおいて、ビット線リーク不良が発生していない状況に
おいては、ＲＯＭフューズ領域８１の所定ページにすべて“１”のデータが記載されてい
る。ＮＡＮＤフラッシュメモリは電源が投入されたことを検知すると、ＮＡＮＤフラッシ
ュメモリ内のステートマシンが、ＲＯＭフューズ領域８１内の当該所定ページからデータ
を読み出し、ページバッファＡ８３およびクロックトインバータ８４を介してマスキング
レジスタ８５に、所定ページに格納されたデータを反転したデータ、つまり、すベて“０
”を格納する。ＮＡＮＤフラッシュメモリの外部からＩ／Ｏ端子８９に与えられページバ
ッファＢ８７に取り込まれたデータは、この時点ではマスキングレジスタ内のデータがす
べて“０”であるため、そのままページバッファＡ８３に格納される。さて、ある時点で
あるカラムにビット線リークが発生すると、ＮＡＮＤフラッシュメモリの電源投入直後に
マスキングレジスタに格納されるデータは、当該カラムに対応したビットが“１”で残り
がすべて“０”のデータとなる。そして以後の書き込みの際には、外部からページバッフ
ァＢに格納されたデータに対し、マスキングレジスタ８５のデータパターンでマスクキン
グしてページバッファＡ８３に格納することとなる。つまり、外部からＩ／Ｏ端子８９に
入力されるデータに関わらず、ビット線リークが発生したカラムについては常に“１”デ
ータがページバッファに取り込まれるため、書き込み時のプログラム回数が最大に到達す
るのを回避することが可能となる。
【００４８】
さらに上記の回路の信頼性を高めたい場合には、電源投入時にあるページのみを読み出
すのではなく先に説明したビット線リーク検出コマンドを利用してＲＯＭフューズ領域の
全ページを選択するようにしても良い。また、少なくとも異なる二つのブロックについて
ビット線リーク検出コマンドを実行して、それらの一致によりマスキングレジスタにデー
タパターンを登録するようにしても良い。
【００４９】
本願発明の実施態様においては、図２および図５に示したように、ＮＡＮＤフラッシュ
メモリとコントローラとが同一のメモリカードに含まれる場合を説明した。しかし、本願
発明は、図１２に示すように、ＮＡＮＤフラッシュメモリ１００を含むメモリカード１１
０にはコントローラが含まれず、デジタルカメラ等のホスト１２０側がコントローラ１３
０を含むようにしてもよい。
【００５０】
また、複数のブロックのエラー情報の一致によりカラム不良を検出する場合で、ＮＡＮ
Ｄフラッシュメモリのメモリセルアレイが複数プレーンからなる場合には、異なるプレー
ンではビット線は共用されていないので、同一プレーン内で複数ブロックを選択するよう
にしなければならない。ここで、もし不良アドレスレジスタを設ける場合には、各プレー
ンに対応して設けることが必要となる。
【００５１】
さらに、本発明におけるＮＡＮＤフラッシュメモリは、例えば、０．１ミクロンメート
ル未満の配線幅を有し、その容量が２ギガビット以上のものとすることが可能である。こ
のようなＮＡＮＤフラッシュメモリの場合、配線材料として、例えばＣｕ（銅）を含むも
のを使用することが可能である。
【００５２】
以上の説明においては、カラム不良の検出方法ならびにこれにより発生する書き込みエ
ラーの回避方法をＮＡＮＤフラッシュメモリを例に説明してきたが、カラム不良はＮＡＮ
Ｄフラッシュメモリに限られたものではなく、本願発明を他の不揮発性メモリを使用する
不揮発性半導体メモリシステムに対しても適用可能である。
【００５３】
その他、本願発明は、各実施形態に限定されるものではなく、実施段階ではその要旨を
逸脱しない範囲で種々に変形することが可能である。さらに、各実施形態には種々の段階
の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々
の発明が抽出され得る。たとえば、各実施形態に示される全構成要件からいくつかの構成
要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ
）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場
合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態にしたがった、ＮＡＮＤフラッシュメモリの構成例を示すブロック図。
【図２】本発明の第２の実施形態にしたがった、ストレージシステムのブロック図。
【図３】本発明の第２の実施形態にしたがった、カラム不良検出の手順を示すフローチャート。
【図４】本発明の第３の実施形態にしたがった、ＮＡＮＤフラッシュメモリの回路図。
【図５】本発明の第３の実施形態にしたがった、メモリカードのブロック図。
【図６】本発明の第３の実施形態にしたがった、カラム不良検出の手順を示すフローチャート。
【図７】本発明の第４の実施形態にしたがった、メモリカードのブロック図。
【図８】本発明の第４の実施形態にしたがった、カラム不良検出の手順を示すフローチャート。
【図９】本発明の第６の実施形態にしたがった、書き込みエラー検出の手順を示すフローチャート。
【図１０】本発明の第６の実施形態にしたがった、書き込みエラー検出の手順を示すフローチャート。
【図１１】本発明の第８の実施形態にしたがった、ＮＡＮＤフラッシュメモリのブロック図。
【図１２】本発明を適用したシステムを示す図。
【符号の説明】
【００５５】
１…ＮＡＮＤフラッシュメモリ、３…メモリセルアレイ、５…ページバッファ、７…デ
ータ格納領域、９…ビット線、１１…期待値格納領域１１、２０…コントローラ、２２…
ＮＡＮＤフラッシュメモリ、２５…ＣＰＵ２５、２６…バッファＲＡＭ２６、２７…ＥＣ
Ｃ回路、３０…ＮＡＮＤフラッシュメモリ、３１…メモリセルアレイ、３２…ページバッ
ファ、３３…ビット線、３４…ラッチ回路、３５…ノード３５、３６…クロックトインバ
ータ３６、３７…Ｉ／Ｏ端子、５０…コントローラ、５１…ＣＰＵ、５２…バッファＲＡ
Ｍ、５３…不良アドレスレジスタ、５４…ＥＣＣ回路、８１…ＲＯＭフューズ領域、８２
…ユーザ領域、８３…ページバッファＡ、８５…マスキングレジスタ、８６…ＯＲ回路、
８７…ページバッファＢ、８８…ＭＯＳトランジスタ、１００…ＮＡＮＤフラッシュメモ
リ、１１０…メモリカード１１０、１２０…ホスト、１３０…コントローラ。
【図１】
2006048777.tif 000003
【図２】
2006048777.tif 000004
【図３】
2006048777.tif 000005
【図４】
2006048777.tif 000006
【図５】
2006048777.tif 000007
【図６】
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【図７】
2006048777.tif 000009
【図８】
2006048777.tif 000010
【図９】
2006048777.tif 000011
【図１０】
2006048777.tif 000012
【図１１】
2006048777.tif 000013
【図１２】
2006048777.tif 000014