(57)【要約】【課題】所望のパターンをエッチングにより形成する際のエッチング残渣を有効に除去することができる半導体装置の製造方法を提供する。【解決手段】エッチングされる材料層１８上にパターニングされたマスク層２０を形成し、マスク層２０をマスクとして材料層１８をエッチングして材料層１８をパターニングし、第１の温度でのドライ処理により、マスク層２０の表面側を除去し、残存したマスク層２０を、第１の温度よりも低い第２の温度でのウエット処理により除去して、マスク層２０上に乗っている欠片２２ａをリフトオフして除去する。【選択図】図２
2006203029.tif 000002
【特許請求の範囲】
【請求項１】
エッチングされる材料層上にパターニングされたマスク層を形成する工程と、
前記マスク層をマスクとして前記材料層をエッチングして前記材料層をパターニングする工程と、
第１の温度でのドライ処理により、前記マスク層の表面側を除去する工程と、
残存した前記マスク層を、前記第１の温度よりも低い第２の温度でのウエット処理により除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記マスク層はレジスト層であり、
前記第１の温度でのドライ処理は、ふっ素を含むエッチングガスによるドライ処理である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記マスク層はレジスト層であり、
前記第２の温度でのウエット処理は、前記材料層をエッチングする工程の際に前記材料層と前記マスク層の側壁に付着した層を固化させずに、残存した前記マスク層と共に除去する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の温度は、摂氏１００度〜１５０度である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記エッチングされる材料層は、ポリシリコン層、アルミニウム層、ＩｒＯＸ層、Ｉｒ層、Ｒｕ層、ＲｕＯ２層、ＳＲＯ層、Ｐｄ層、ＳｉＮ層、ＳｉＯ２層、又は、これらの層の積層膜である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、パターニングされたマスク層をマスクとして材料層をエッチングする半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
【０００３】
例えば、スタック型の強誘電体キャパシタの場合、下部電極となる下部導電層と、誘電体層となる強誘電体材料層と、上部電極となる上部導電層とを積層し、上部導電層上に形成されたレジスト層をマスクとして、これら下部導電層と強誘電体材料層と上部導電層をエッチングして柱状のキャパシタ（ピラーキャパシタ）を形成する。
【０００４】
このピラーキャパシタを形成するためのエッチングにおいて、ピラーキャパシタとレジスト層の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜が形成される。この側壁膜はレジスト層の側壁にも達することがある。
【０００５】
従来は、通常のエッチング処理と同様に、レジスト層を例えばドライアッシングにより除去している。
【０００６】
しかしながら、ドライアッシング等によりレジスト層を除去すると、レジスト層の側壁に付着していた側壁膜が剥離して上部電極の上に堆積し、それによりキャパシタ特性が劣化するという問題があった。
【０００７】
導電層等にコンタクトホールを形成する際のエッチング残渣を除去する処理として、レジストをアッシングにより除去した後にカルボン酸や過酸化水素水で洗浄する技術（特許文献１参照）や、ハーフアッシング後の洗浄処理によりアルミニウムクラウンを除去する技術（特許文献２参照）等が知られている。
【特許文献１】特開２００４−１６５５３４号公報
【特許文献２】特開平０６−３７１８８号公報
【特許文献３】特開２００４−１７２４５６号公報
【特許文献４】特開２００２−３５３１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、導電層等にコンタクトホールを形成する際のエッチング残渣を除去するための技術では、上述したピラーキャパシタや、配線、ゲート電極等のような線状パターンをエッチングにより形成する際のエッチング残渣を有効に除去することができなかった。
【０００９】
本発明の目的は、所望のパターンをエッチングにより形成する際のエッチング残渣を有効に除去することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置の製造方法は、エッチングされる材料層上にパターニングされたマスク層を形成する工程と、前記マスク層をマスクとして前記材料層をエッチングして前記材料層をパターニングする工程と、第１の温度でのドライ処理により、前記マスク層の表面側を除去する工程と、残存した前記マスク層を、前記第１の温度よりも低い第２の温度でのウエット処理により除去する工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、エッチングされる材料層上にパターニングされたマスク層を形成する工程と、マスク層をマスクとして材料層をエッチングして材料層をパターニングする工程と、第１の温度でのドライ処理により、マスク層の表面側を除去する工程と、残存したマスク層を、第１の温度よりも低い第２の温度でのウエット処理により除去する工程とを有するようにしたので、線状パターンをエッチングにより形成する際のエッチング残渣を有効に除去することができる。
【発明を実施するための最良の形態】
【００１２】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図３を用いて説明する。図１及び図２は本実施形態による半導体装置の製造方法を示す工程断面図であり、図３は従来の半導体装置の製造方法の問題点を説明するための図である。
【００１３】
本実施形態はトランジスタのゲート電極をエッチングする際に本発明を適用したものである。
【００１４】
まず、例えばシリコンよりなる半導体基板１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離膜１２を形成する。次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４を形成する。次いで、素子領域の表面に膜厚５〜１０ｎｍのゲート絶縁膜１６を形成する（図１（ａ））。
【００１５】
次いで、全面にゲート電極となる膜厚５００〜８００ｎｍのポリシリコン層１８を形成し、ポリシリコン層１８上に膜厚５００〜１０００ｎｍのレジスト層２０を形成し、ゲート電極の形状にパターニングする（図１（ｂ））。
【００１６】
次いで、レジスト層２０をマスクとしてポリシリコン層１８をエッチングする。このときのエッチングは、ＣＦ４、Ａｒ、Ｏ２のエッチングガスを用い、６００Ｗのパワーで、誘導プラズマエッチングを行う。
【００１７】
ポリシリコン層１８をエッチングの際に、パターニングされたポリシリコン層１８とレジスト層２０の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜２２が形成される。この側壁膜２２はポリシリコン層１８の側壁だけでなくレジスト層２０の側壁にも達する（図１（ｃ））。
【００１８】
この状態で、従来のようにレジスト層２０を一度にアッシングにより除去すると、図３（ａ）に示すように、レジスト層２０側壁に形成されていた側壁膜２２が不安定な状態で残る。側壁膜２２は、膜厚は約８００ｎｍ程度であり、エッチング残渣であるのでもろい。製造工程中に、図３（ｂ）に示すように、側壁膜２２の先端が倒れ、欠片２２ｂがゲート電極１８上に乗っかってしまう。欠片２２ｂは、その後の処理によっても除去されず、トランジスタとしての性能を劣化させてしまう。また、レジスト層２０のアッシング処理は一般に高温であるため、側壁膜２２が硬化し、その後に処理により取り除くことを更に困難にしている。
【００１９】
本実施形態では、従来のように、レジスト層２０を一度に除去するのではなく、２回に分けてレジスト層２０を除去するようにする。
【００２０】
ポリシリコン層１８のエッチング後、まず、ドライ処理により、レジスト層２０の表面側を膜厚５００〜８００ｎｍ程度除去して、ゲート電極１８上にレジスト層２０を残しておく（図２（ａ））。このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度で、レジストハーフ剥離を行う。
【００２１】
レジスト層２０の表面側が一部除去されるため、レジスト層２０側壁に形成されていた膜厚７００〜１３００ｎｍ程度の側壁膜２２が不安定な状態で残り、側壁膜２２の先端が倒れてしまうが、その欠片２２ａはレジスト層２０上に乗っかった状態となる（図２（ａ））。
【００２２】
次いで、残存したレジスト層２０を、ウエット処理により除去する。このとき、レジスト層２０上に乗っかっていた側壁膜２２の欠片２２ａもリフトオフされて共に除去される（図２（ｂ））。
【００２３】
このときのウエット処理は、ふっ酸混合液、硫酸混合液、アンモニア混合液を含む溶液を用い、摂氏２０〜１１０度の温度で行い、レジスト剥離を行う。
【００２４】
次いで、イオン注入法により、ドーパント不純物を導入することにより、ソース／ドレイン拡散層２４を形成してトランジスタが形成される（図２（ｃ））。
【００２５】
このように、本実施形態によれば、レジスト層の表面側だけをドライ処理により除去し、その後ドライ処理よりも低温のウエット処理により残存したレジスト層を除去するようにしたので、ポリシリコン層とレジスト層の側壁にエッチング残渣が付着して直立した側壁膜が形成されても、レジスト層と一緒に除去することができ、エッチング残渣によるトランジスタの性能劣化を防止することができる。
【００２６】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図４を用いて説明する。図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２７】
本実施形態は配線層をエッチングにより形成する場合に本発明を適用したものである。
【００２８】
まず、例えばシリコンよりなる半導体基板３０の全面に、例えば、スパッタ法により、配線層となる膜厚３００〜８００ｎｍのアルミニウム層を堆積する。次いで、アルミニウム層を所定形状にパターニングして配線層３２を形成する。次いで、全面に、例えば、プラズマＴＥＯＳＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５００〜１５００ｎｍのシリコン酸化膜を堆積して、層間絶縁膜３４を形成する（図４（ａ））。
【００２９】
次いで、全面に、例えば、スパッタ法により、配線層となる膜厚３００〜８００ｎｍのアルミニウム層３６を堆積する。次いで、アルミニウム層３６上に膜厚１０００〜２０００ｎｍのレジスト層３８を形成し、所定の配線層としての形状にパターニングする（図４（ａ））。
【００３０】
次いで、レジスト層３８をマスクとしてアルミニウム層３６をエッチングして所定形状の配線層３６を形成する。このときのエッチングは、Ｃｌ２、ＢＣｌ３、Ａｒ、ＣＨＦ３のエッチングガスを用い、９００Ｗのパワーで、誘導プラズマエッチングを行う。
【００３１】
アルミニウム層３６をエッチングの際に、パターニングされたアルミニウム層３６とレジスト層３８の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜４０が形成される。この側壁膜４０はアルミニウム層３６の側壁だけでなくレジスト層３８の側壁にも達する（図４（ｂ））。
【００３２】
次いで、本実施形態では、従来のように、レジスト層３８を一度に除去するのではなく、２回に分けてレジスト層３８を除去するようにする。
【００３３】
アルミニウム層３６のエッチング後、まず、ドライ処理により、レジスト層３８の表面側を膜厚５００〜８００ｎｍ程度除去して、配線層３６上にレジスト層３８を残しておく（図４（ｃ））。このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度で行い、レジストハーフ剥離を行う。
【００３４】
レジスト層３８の表面側が一部除去されるため、レジスト層３８側壁に形成されていた膜厚５００〜１３００ｎｍ程度の側壁膜４０が不安定な状態で残り、側壁膜４０の先端が倒れてしまうが、その欠片４０ａはレジスト層３８上に乗っかった状態となる（図４（ｃ））。
【００３５】
次いで、残存したレジスト層３８を、ウエット処理により除去する。このとき、レジスト層３８上に乗っかっていた側壁膜４０の欠片４０ａもリフトオフされて共に除去される（図４（ｄ））。このときのウエット処理は、モノエタノールアミン、水、アロマティクトリオールを含む溶液を用い、摂氏５０〜１００度の温度で行い、レジスト剥離を行う。
【００３６】
このように、本実施形態によれば、レジスト層の表面側だけをドライ処理により除去し、その後ドライ処理よりも低温のウエット処理により残存したレジスト層を除去するようにしたので、アルミニウム層とレジスト層の側壁にエッチング残渣が付着して直立した側壁膜が形成されても、レジスト層と一緒に除去することができ、エッチング残渣による配線不良等を防止することができる。
【００３７】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図５及び図６を用いて説明する。図５及び図６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３８】
本実施形態は、レジスト層をマスクとして積層された下部導電層と強誘電体材料層と上部導電層をエッチングしてピラーキャパシタを形成する場合に本発明を適用したものである。
【００３９】
まず、例えばシリコンよりなる半導体基板５０の全面に、例えば、プラズマＴＥＯＳＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５００〜８００ｎｍのシリコン酸化膜を堆積して、層間絶縁膜５４を形成する。次いで、例えばＣＭＰ法により、層間絶縁膜５４の表面を平坦化する（図５（ａ））。
【００４０】
次いで、全面に、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜１５０ｎｍのＰｔ膜からなる導電層５６を形成する。この導電層５６は、強誘電体キャパシタの下部電極となるものである（図５（ａ））。
【００４１】
次いで、全面に、ＭＯＣＶＤ法（有機金属気相成長法）により、強誘電体膜５８を形成する。強誘電体膜５８としては、例えば膜厚１５０〜２５０ｎｍのＰＺＴ膜を形成する（図５（ａ））。
【００４２】
次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍのＩｒＯＸ膜からなる導電膜６０を形成する（図５（ａ））。
【００４３】
次いで、導電膜６０上にレジスト層６１を塗布し、レジスト層６１に所定のパターンを露光し、現像してパターニングする（図５（ａ））。
【００４４】
次いで、パターニングされたレジスト層６１をマスクとして、導電層６０と強誘電体膜５８と導電層５６を一緒にエッチングして所定形状のピラーキャパシタを形成する。このときのエッチングは、Ｃｌ２、Ａｒのガスを用い、トップ１４００Ｗ、ボトム８００Ｗのパワーで、誘導プラズマエッチングを行う。
【００４５】
ピラーキャパシタの形成の際に、パターニングされた導電層６０と強誘電体膜５８と導電層５６とレジスト層６１の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜６２が形成される。この側壁膜６２はピラーキャパシタの側壁だけでなくレジスト層６１の側壁にも達する（図５（ｂ））。
【００４６】
次いで、本実施形態では、従来のように、レジスト層６１を一度に除去するのではなく、２回に分けてレジスト層６１を除去するようにする。
【００４７】
ピラーキャパシタの形成後、まず、ドライ処理により、レジスト層５１の表面側を膜厚５００〜１０００ｎｍ程度除去して、導電層６０上にレジスト層６１を残しておく（図５（ｃ））。このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度で行い、レジストハーフ剥離を行う。
【００４８】
レジスト層６１の表面側が一部除去されるため、レジスト層６１側壁に形成されていた膜厚５００〜８００ｎｍ程度の側壁膜６２が不安定な状態で残り、側壁膜６２の先端が倒れてしまうが、その欠片６２ａはレジスト層６１上に乗っかった状態となる（図５（ｃ））。
【００４９】
次いで、残存したレジスト層６１を、ウエット処理により除去する。このとき、レジスト層６１上に乗っかっていた側壁膜６２の欠片６２ａもリフトオフされて共に除去される（図６（ａ））。
【００５０】
このときのウエット処理は、モノエタノールアミン、水、アロマティクトリオールを含む溶液を用い、摂氏５０〜１００度の温度で行い、レジスト剥離を行う。
【００５１】
このように、本実施形態によれば、レジスト層の表面側だけをドライ処理により除去し、その後ドライ処理よりも低温のウエット処理により残存したレジスト層を除去するようにしたので、ピラーキャパシタとレジスト層の側壁にエッチング残渣が付着して直立した側壁膜が形成されても、レジスト層と一緒に除去することができ、エッチング残渣による強誘電体キャパシタの容量減少等の不良を防止することができる。
【００５２】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法を図７乃至図１０を用いて説明する。図７乃至図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５３】
本実施形態は、第３実施形態と同様な強誘電体キャパシタであって、下部導電層と強誘電体材料層と上部導電層を順次エッチングしてプレーナ型の強誘電体キャパシタを形成する場合に本発明を適用したものである。第３実施形態と同一又は同種の部材には同じ番号を付して説明を省略又は簡略にする。
【００５４】
まず、例えばシリコンよりなる半導体基板５０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離膜５２を形成する。次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル（図示せず）を形成する（図７（ａ））。
【００５５】
次いで、半導体基板５０上に層間絶縁膜５４を形成する。次いで、層間絶縁膜５４上に、導電層５６、強誘電体膜５８、導電膜６０を順次形成する（図７（ａ））。
【００５６】
次いで、導電膜６０上にレジスト層６３を塗布し、レジスト層６３に所定のパターンを露光し、現像してパターニングする（図７（ａ））。
【００５７】
次いで、パターニングされたレジスト層６３をマスクとして、導電層６０をエッチングして上部電極６０を形成する。このときのエッチングは、Ｃｌ２、Ａｒのガスを用い、トップ１４００Ｗ、ボトム８００Ｗのパワーで行い、誘導プラズマエッチングを行う。
【００５８】
上部電極６０の形成の際に、パターニングされた導電層６０とレジスト層６３の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜６４が形成される。この側壁膜６２は上部電極６０の側壁だけでなくレジスト層６３の側壁にも達する（図７（ｂ））。
【００５９】
次いで、本実施形態では、従来のように、レジスト層６３を一度に除去するのではなく２回に分けて除去する。
【００６０】
まず、ドライ処理により、レジスト層６３の表面側を膜厚３００〜５００ｎｍ程度除去して、導電層６０上にレジスト層６３を残しておく（図７（ｃ））。
【００６１】
このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度で行い、レジストハーフ剥離を行う。
【００６２】
レジスト層６３の表面側が一部除去されるため、レジスト層６３側壁に形成されていた膜厚７００〜１３００ｎｍ程度の側壁膜６４が不安定な状態で残り、側壁膜６４の先端が倒れてしまうが、その欠片６４ａはレジスト層６３上に乗っかった状態となる（図７（ｃ））。
【００６３】
次いで、残存したレジスト層６３を、ウエット処理により除去する。このとき、レジスト層６３上に乗っかっていた側壁膜６４の欠片６４ａもリフトオフされて共に除去される（図８（ａ））。
【００６４】
このときのウエット処理は、モノエタノールアミン、水、アロマティクトリオールを含む溶液を用い、摂氏５０〜１００度の温度で行い、レジスト剥離を行う。
【００６５】
次いで、強誘電体膜５８上にレジスト層６６を塗布し、レジスト層６６に所定のパターンを露光し、現像してパターニングする（図８（ｂ））。
【００６６】
次いで、パターニングされたレジスト層６６をマスクとして、強誘電体膜５８をエッチングしてキャパシタ用の強誘電体膜５８を形成する。このときのエッチング条件として、Ｃｌ２、Ａｒのガスを用い、トップ１４００Ｗ、ボトム８００Ｗのパワーで、誘導プラズマエッチングを行う。
【００６７】
強誘電体膜５８の形成の際に、パターニングされた強誘電体膜５８とレジスト層６６の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜６８が形成される。この側壁膜６８は強誘電体膜５８の側壁だけでなくレジスト層６６の側壁にも達する（図８（ｃ））。
【００６８】
次いで、本実施形態では、従来のように、レジスト層６６を一度に除去するのではなく２回に分けて除去する。
【００６９】
まず、ドライ処理により、レジスト層６６の表面側を膜厚３００〜５００ｎｍ程度除去して、上部電極６０と強誘電体膜５８上にレジスト層６６を残しておく（図９（ａ））。
【００７０】
このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度で行い、レジストハーフ剥離を行う。
【００７１】
レジスト層６６の表面側が一部除去されるため、レジスト層６６側壁に形成されていた膜厚７００〜１３００ｎｍ程度の側壁膜６８が不安定な状態で残り、側壁膜６８の先端が倒れてしまうが、その欠片６８ａはレジスト層６６上に乗っかった状態となる（図９（ａ））。
【００７２】
次いで、残存したレジスト層６６を、ウエット処理により除去する。このとき、レジスト層６６上に乗っかっていた側壁膜６８の欠片６８ａもリフトオフされて共に除去される（図９（ｂ））。
【００７３】
このときのウエット処理は、モノエタノールアミン、水、アロマティクトリオールを含む溶液を用い、摂氏５０〜１００度の温度で行い、レジスト剥離を行う。
【００７４】
次いで、導電層５６上にレジスト層７０を塗布し、レジスト層７０に所定のパターンを露光し、現像してパターニングする（図９（ｃ））。
【００７５】
次いで、パターニングされたレジスト層７０をマスクとして、導電層５６をエッチングして下部電極５６を形成する。このときのエッチングは、Ｃｌ２、Ａｒのガスを用い、トップ１４００Ｗ、ボトム８００Ｗのパワーで行い、誘導プラズマエッチングを行う。
【００７６】
下部電極５６の形成の際に、パターニングされた下部電極５６とレジスト層７０の側壁にエッチング残渣が付着して、直立したサイドウオールである側壁膜７２が形成される。この側壁膜７２は下部電極５６の側壁だけでなくレジスト層７０の側壁にも達する（図１０（ａ））。
【００７７】
次いで、本実施形態では、従来のように、レジスト層７０を一度に除去するのではなく２回に分けて除去する。
【００７８】
まず、ドライ処理により、レジスト層７０の表面側を膜厚５００〜１３００ｎｍ程度除去して、強誘電体膜５８と下部電極５６上にレジスト層７０を残しておく（図１０（ｂ））。
【００７９】
このときのドライ処理は、ふっ素（Ｆ）を含むガスを用い、摂氏１００〜１５０度の温度であり、レジストハーフ剥離を行う。
【００８０】
レジスト層７０の表面側が一部除去されるため、レジスト層７０側壁に形成されていた膜厚７００〜１３００ｎｍ程度の側壁膜７２が不安定な状態で残り、側壁膜７２の先端が倒れてしまうが、その欠片７２ａはレジスト層７０上に乗っかった状態となる（図１０（ｂ））。
【００８１】
次いで、残存したレジスト層７０を、ウエット処理により除去する。このとき、レジスト層７０上に乗っかっていた側壁膜７２の欠片７２ａもリフトオフされて共に除去される（図１０（ｃ））。このときのウエット処理の条件は、モノエタノールアミン、水、アロマティクトリオールを含む溶液を用い、摂氏５０〜１００度の温度で行い、レジスト剥離を行う。
【００８２】
このように、本実施形態によれば、レジスト層の表面側だけをドライ処理により除去し、その後ドライ処理よりも低温のウエット処理により残存したレジスト層を除去するようにしたので、パターニングされた層とレジスト層の側壁にエッチング残渣が付着して直立した側壁膜が形成されても、レジスト層と一緒に除去することができ、エッチング残渣による強誘電体キャパシタの容量減少等の不良を防止することができる。
【００８３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００８４】
例えば、上記実施形態では、トランジスタのゲート電極や、配線層、強誘電体キャパシタを形成する場合に本発明を適用したが、それに限定されるものではなく、本発明は、マスク層をマスクとして材料層をエッチングするあらゆる場合に適用可能である。
【００８５】
また、マスク層の表面側を除去するドライ処理と、残存したマスク層を除去するウエット処理は、上記実施形態での処理に限定されるものではない。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】従来の半導体装置の製造方法の問題点を説明するための図である。
【図４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
【００８７】
１０…半導体基板
１２…素子分離膜
１４…ウェル
１６…ゲート絶縁膜
１８…ポリシリコン層
２０…レジスト層
２２…側壁膜
２２ａ、２２ｂ…欠片
２４…ソース／ドレイン拡散層
３０…半導体基板
３２…配線層
３４…層間絶縁膜
３６…配線層
３８…レジスト層
４０…側壁膜
４０ａ…欠片
５０…半導体基板
５２…素子分離膜
５４…層間絶縁膜
５６…導電層
５８…強誘電体膜
６０…導電膜
６１…レジスト層
６２…側壁膜
６２ａ…欠片
６３…レジスト層
６４…側壁膜
６４ａ…欠片
６６…レジスト層
６８…側壁膜
６８ａ…欠片
７０…レジスト層
７２…側壁膜
７２ａ…欠片
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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