(57)【要約】      （修正有）【課題】ホスト装置との伝送において、設計アルゴリズムを簡素化し、アクセス時間を減少させることが可能なフラッシュメモリ装置の提供。【解決手段】入力データ信号、コマンド信号、書き込みアドレス信号、および読み出しアドレス信号のうち受信されるいずれか一つをデコードすると同時にそのエラーを検出および訂正して、デコードされた入力データ信号、デコードされたコマンド信号、デコードされた書き込みアドレス信号、およびデコードされた読み出しアドレス信号のいずれかを出力し、読み出しデータ信号と、状態情報およびチップ情報のうち受信されるいずれか一つをエンコードすると同時にそのエラーを検出および訂正して、エンコードされた読み出しデータ信号と、エンコードされた状態情報およびエンコードされたチップ情報のいずれか一つを出力するＦＳＭチェック部を含む。【選択図】図２
2006293982.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号、コマンド信号、書き込みアドレス信号、および読み出しアドレス信号のうち受信されるいずれか一つをデコードすると同時にそのエラーを検出および訂正して、デコードされた入力データ信号、デコードされたコマンド信号、デコードされた書き込みアドレス信号、およびデコードされた読み出しアドレス信号のいずれか一つを出力し、読み出しデータ信号と、状態情報およびチップ情報のうち受信されるいずれか一つをエンコードすると同時にそのエラーを検出および訂正して、エンコードされた読み出しデータ信号と、エンコードされた状態情報およびエンコードされたチップ情報のいずれか一つを出力するＦＳＭ(finite state machine)チェック部と、
前記デコードされたコマンド信号と前記デコードされた書き込みアドレス信号に応答して前記デコードされた入力データ信号を格納し、前記デコードされたコマンド信号と前記デコードされた読み出しアドレス信号に応答して前記読み出しデータ信号を出力し、制御信号に応答して前記状態情報および前記チップ情報を出力するフラッシュメモリコアとを含むことを特徴とするフラッシュメモリ装置。
【請求項２】
制御情報信号に応答して前記制御信号を出力する制御ロジック部と、
前記制御ロジック部および前記ＦＳＭチェック部と、外部のホスト装置とをインタフェースするホストインタフェース装置と、をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記ホストインタフェース装置は、前記ホスト装置から受信される第１伝送信号から前記入力データ信号、前記コマンド信号、および前記書き込みアドレス信号または前記読み出しアドレス信号を抽出して、前記入力データ信号を前記制御ロジック部に出力し、前記コマンド信号および前記書き込みまたは読み出しアドレス信号を前記ＦＳＭチェック部に出力し、前記ホスト装置から受信される第２伝送信号から前記制御情報信号を抽出して前記制御ロジック部に出力し、
前記制御ロジック部は、前記入力データ信号を前記ＦＳＭチェック部に出力し、前記制御情報信号に応答して、前記制御信号と追加の制御信号をさらに出力することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記ホストインタフェース装置は、前記エンコードされた読み出しデータ信号を第３伝送信号に変換して前記ホスト装置に出力し、前記エンコードされた状態情報およびエンコードされたチップ情報を第４伝送信号に変換して前記ホスト装置に出力し、
前記制御ロジック部は、前記ＦＳＭチェック部から受信される前記エンコードされた読み出し信号を前記ホストインタフェース装置に出力することを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項５】
前記ＦＳＭチェック部は、
入力信号をエンコードまたはデコードし、第１エンコーディング信号および第２エンコーディング信号、または第１デコーディング信号および第２デコーディング信号を出力する第１組み合わせ回路と、
クロック信号に応答して、前記第１および第２エンコーディング信号を格納し、第１および第２格納信号を出力するか、或いは前記第１および第２デコーディング信号を格納し、第２および第４格納信号を出力するレジスタ回路と、
前記入力信号をエンコードまたはデコードして第３および第４エンコーディング信号または第３および第４デコーディング信号を出力し、前記第１および第２格納信号をエンコードして第５および第６エンコーディング信号を出力するか、または前記第３および第４格納信号をデコードして第５および第６デコーディング信号を出力する第２組み合わせ回路と、
前記第３エンコーディング信号と前記第５エンコーディング信号とを混合して第１マルチプレキシング信号を出力し、または前記第３デコーディング信号と前記第５デコーディング信号とを混合して第２マルチプレキシング信号を出力する第１マルチプレキシング部と、
前記第４エンコーディング信号と前記第６エンコーディング信号とを混合して第３マルチプレキシング信号を出力し、または前記第４デコーディング信号と前記第６デコーディング信号とを混合して第４マルチプレキシング信号を出力する第２マルチプレキシング部と、
前記第１および第２格納信号のエラーを検出および訂正し、第１エラー検出および訂正情報を出力するか、または前記第３および第４格納信号のエラーを検出および訂正し、第２エラー検出および訂正情報を出力する第１エラーチェック部と、
前記第１マルチプレキシング信号と前記第３マルチプレキシング信号のエラーを検出および訂正し、第３エラー検出および訂正情報を出力するか、または第２マルチプレキシング信号と第４マルチプレキシング信号のエラーを検出および訂正し、第４エラー検出および訂正情報を出力する第２エラーチェック部と、
前記第１エラー検出および訂正情報と前記第３エラー検出および訂正情報とを比較して、その比較結果に基づいて第１エラー判断信号を発生し、または前記第２エラー検出および訂正情報と前記第４エラー検出および訂正情報とを比較して、その比較結果に基づいて第２エラー判断信号を発生するエラー比較部とを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記エラー比較部は、第１エラー検出および訂正情報と前記第３エラー検出および訂正情報とが一致するとき、前記第１エラー判断信号をディスエーブルさせ、前記第１エラー検出および訂正情報と前記第３エラー検出および訂正情報とが一致しないとき、前記第１エラー判断信号をイネーブルさせると同時に前記第１および第３エラー検出および訂正情報を出力し、前記第２エラー検出および訂正情報と前記第４エラー検出および訂正情報とが一致するとき、前記第２エラー判断信号をディスエーブルさせ、前記第２エラー検出および訂正情報と前記第４エラー検出および訂正情報とが一致しないとき、前記第２エラー判断信号をイネーブルさせると同時に前記第２および第４エラー検出および訂正情報を出力することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記入力信号は、前記入力データ信号、前記コマンド信号、前記書き込みアドレス信号および前記読み出しアドレス信号のいずれか一つ、または前記読み出しデータ信号、前記状態情報および前記チップ情報のいずれか一つであり、
前記第１マルチプレキシング信号は、前記エンコードされた読み出しデータ信号、前記エンコードされた状態情報およびエンコードされたチップ情報のいずれか一つであり、
前記第２マルチプレキシング信号は、前記デコードされた入力データ信号、前記デコードされたコマンド信号、前記デコードされた書き込みアドレス信号、および前記デコードされた読み出しアドレス信号のいずれか一つであることを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記第１組み合わせ回路は、
前記入力信号をエンコードまたはデコードし、前記第１エンコーディング信号または前記第１デコーディング信号を出力するメイン組み合わせ回路と、
前記入力信号をエンコードまたはデコードし、前記第２エンコーディング信号または前記第２デコーディング信号を出力するサブ組み合わせ回路とを含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項９】
前記メイン組み合わせ回路は、前記第１エラー判断信号に応答して、前記第１エラー検出および訂正情報を前記第１エンコーディング信号にエンコードして出力し、または前記第２エラー判断信号に応答して、前記第２エラー検出および訂正情報を前記第１デコーディング信号にエンコードして出力する第１エンコーダを含み、
前記サブ組み合わせ回路は、前記第１エラー判断信号に応答して、前記第１エラー検出および訂正情報を前記第２エンコーディング信号にエンコードして出力し、あるいは前記第２エラー判断信号に応答して、前記第２エラー検出および訂正情報を前記第２デコーディング信号にエンコードして出力する第２エンコーダを含むことを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記レジスタ回路は、
前記クロック信号に応答して、前記第１エンコーディング信号をそれぞれ格納し、前記第１格納信号をそれぞれ出力するか、または前記第１デコーディング信号をそれぞれ格納し、前記第３格納信号をそれぞれ出力する第１レジスタを含む第１レジスタ部と、
前記クロック信号に応答して、前記第２エンコーディング信号をそれぞれ格納し、前記第２格納信号をそれぞれ出力するか、または前記第２デコーディング信号をそれぞれ格納し、前記第４格納信号をそれぞれ出力する第２レジスタを含む第２レジスタ部を含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項１１】
前記第２組み合わせ回路は、
前記入力信号をエンコードまたはデコードして前記第３および第４エンコーディング信号または前記第３および第４デコーディング信号を出力するアップ組み合わせ回路部と、
前記第１および第２格納信号をエンコードして第５および第６エンコーディング信号を出力するか、または前記第３および第４格納信号をデコードして第５および第６デコーディング信号を出力するダウン組み合わせ回路部とを含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項１２】
前記アップ組み合わせ回路部は、
前記入力信号をエンコードして前記第３エンコーディング信号を出力し、または前記入力信号をデコードして前記第３デコーディング信号を出力するメインアップ組み合わせ回路と、
前記入力信号をエンコードして前記第４エンコーディング信号を出力し、または前記入力信号をデコードして前記第４デコーディング信号を出力するサブアップ組み合わせ回路とを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記メインアップ組み合わせ回路は、前記第１エラー判断信号に応答して、前記第３エラー検出および訂正情報を前記第３エンコーディング信号にエンコードして出力し、または前記第２エラー判断信号に応答して、前記第４エラー検出および訂正情報を前記第３デコーディング信号にエンコードして出力する第１エンコーダを含み、
前記サブアップ組み合わせ回路は、前記第１エラー判断信号に応答して、前記第３エラー検出および訂正情報を前記第４エンコーディング信号にエンコードして出力し、あるいは前記第２エラー判断信号に応答して、前記第４エラー検出および訂正情報を前記第４デコーディング信号にエンコードして出力する第２エンコーダを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記ダウン組み合わせ回路部は、
前記第１格納信号をエンコードして前記第５エンコーディング信号を出力し、または前記第３格納信号をデコードして前記第５デコーディング信号を出力するメインダウン組み合わせ回路と、
前記第２格納信号をエンコードして前記第６エンコーディング信号を出力し、または前記第４格納信号をデコードして前記第６デコーディング信号を出力するサブダウン組み合わせ回路とを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１５】
前記メインダウン組み合わせ回路は、前記第１エラー判断信号に応答して、前記第３エラー検出および訂正情報を前記第５エンコーディング信号にエンコードして出力し、または前記第２エラー判断信号に応答して、前記第４エラー検出および訂正情報を前記第５デコーディング信号にエンコードして出力する第１エンコーダを含み、
前記サブダウン組み合わせ回路は、前記第１エラー判断信号に応答して、前記第３エラー検出および訂正情報を前記第６エンコーディング信号にエンコードして出力し、または前記第２エラー判断信号に応答して、前記第４エラー検出および訂正情報を前記第６デコーディング信号にエンコードして出力する第２エンコーダを含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にフラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置を含むシステム内において、フラッシュメモリ装置は、ホスト装置（または制御装置）から受信される各種データを格納し、前記ホスト装置から要請されたデータを読み出して前記ホスト装置に伝送する。このようなホストとのデータ伝送のために、フラッシュメモリ装置は有限状態マージン(ＦＳＭ；finite state machine)のようなエンコーディングおよびデコーディング装置を含む。有限状態マージンを含む従来のフラッシュメモリ装置が図１に示されている。図１を参照すると、フラッシュメモリ装置１０は、ホストインタフェース装置１１、制御ロジック部１２、内部レジスタ部１３、有限状態マージン１４、ＥＣＣ(error correction code)部１５、およびフラッシュメモリコア１６を含む。前記有限状態マージン１４は、前記制御ロジック部１２から受信されるデータ信号ＤＡＴと、前記内部レジスタ部１３から受信されるコマンド信号ＣＭＤおよびアドレス信号ＡＤＤをデコードする。また、前記有限状態マージン１４は、前記フラッシュメモリコア１６から受信されるデータ信号ＤＡＴをエンコードする。前記ＥＣＣ部１５は、前記有限状態マージン１４によってデコードされた信号ＤＥＣまたはエンコードされた信号ＥＮＣのエラーをチェックし訂正する。その後、前記有限状態マージン１４は、最終的にエラーが訂正されたデータ信号を前記フラッシュメモリコア１６に格納し、あるいは前記制御ロジック部１２に出力する。上述したように、前記フラッシュメモリ装置１０では、前記内部レジスタ部１３、前記有限状態マーシン１４および前記ＥＣＣ部１５が互いに分離されている。したがって、これらがＶＨＤＬ(Very-high-speed integrated circuit Hardware Description Language：超高速直接回路ハードウェア技術言語)またはベリルログハードウェア技術言語(Hardware Description Language)によって設計されるとき、そのアルゴリズム(algorithm)が複雑になるという問題点がある。また、前記ホスト装置２０から伝送されるかまたは前記フラッシュメモリコア１６から読み出された、前記データ信号ＤＡＴに対して、前記有限状態マーシン１４が全体的にエンコーディングまたはデコーディング動作を完了した以後、前記ＥＣＣ部１５が有限状態マージン１４によってエンコードまたはデコードされた信号ＥＮＣまたはＤＥＣのエラーを検出し訂正することができるので、その処理時間が増加する。したがって、前記ホスト装置２０からみるとき、前記フラッシュメモリ装置１０のアクセス時間が増加するので、全体的なシステムの性能が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、ホスト装置との送受信信号をデコードまたはデコードすると同時にエラーの検出および訂正動作を実行することにより、その設計アルゴリズムを簡素化し、アクセス時間を減少させることが可能なフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明に係るフラッシュメモリ装置は、入力データ信号、コマンド信号、書き込みアドレス信号、および読み出しアドレス信号のうち受信されるいずれか一つをデコードすると同時にそのエラーを検出および訂正して、デコードされた入力データ信号、デコードされたコマンド信号、デコードされた書き込みアドレス信号、およびデコードされた読み出しアドレス信号のいずれかを出力し、読み出しデータ信号と、状態情報およびチップ情報のうち受信されるいずれか一つをエンコードすると同時にそのエラーを検出および訂正して、エンコードされた読み出しデータ信号と、エンコードされた状態情報およびエンコードされたチップ情報のいずれか一つを出力するＦＳＭ(finite state machine)チェック部と、デコードされたコマンド信号とデコードされた書き込みアドレス信号に応答してデコードされた入力データ信号を格納し、デコードされたコマンド信号とデコードされた読み出しアドレス信号に応答して読み出しデータ信号を出力し、制御信号に応答して状態情報およびチップ情報を出力するフラッシュメモリコアとを含む。
【発明の効果】
【０００５】
以上述べたように、本発明によれば、フラッシュメモリ装置がホスト装置との送受信信号をエンコードまたはデコードすると同時にエラーの検出および訂正動作を実行することにより、その設計アルゴリズムが簡素化でき、そのアクセス時間が減少して、前記フラッシュメモリ装置を含む全体システムの性能が向上できる。
【発明を実施するための最良の形態】
【０００６】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【０００７】
図２は本発明の一実施例に係るフラッシュメモリ装置のブロック図である。図２を参照すると、フラッシュメモリ装置１０１は、ホストインタフェース装置１１０、制御ロジック部１２０、フラッシュメモリコア１３０、およびＦＳＭ(finite state machine)チェック部２００を含む。前記ホストインタフェース装置１１０は、前記制御ロジック部１２０および前記ＦＳＭチェック部２００と、外部のホスト装置１０２とをインタフェースする。より詳しくは、前記ホストインタフェース装置１１０が前記ホスト装置１０２から受信される第１伝送信号ＴＲＳＩ１からコマンド信号ＥＣＯＭ、入力データ信号ＥＩＤＡＴおよび書き込みアドレス信号ＥＡＤＲ１を抽出し、または前記コマンド信号ＥＣＯＭと読み出しアドレス信号ＥＡＤＲ２を抽出する。前記コマンド信号ＥＣＯＭは、プログラム命令または読み出し命令を含む。前記ホストインタフェース装置１１０は、前記入力データ信号ＥＩＤＡＴを前記制御ロジック部１２０に出力し、前記コマンド信号ＥＣＯＭと前記書き込みおよび読み出しアドレス信号ＥＡＤＲ１またはＥＡＤＲ２を前記ＦＳＭチェック部２００に出力する。また、前記ホストインタフェース装置１１０は、前記ホスト装置１０２から受信される第２伝送信号ＴＲＳＩ２から制御情報信号ＳＩＧを抽出して前記制御ロジック部１２０に出力する。前記ホストインタフェース装置１１０は、前記制御ロジック部１２０から受信されるエンコードされた読み出しデータ信号ＥＯＤＡＴを第３伝送信号ＴＲＳＯ１に変換して前記ホスト装置１０２へ出力する。前記ホストインタフェース装置１１０は、前記ＦＳＭチェック部２００から受信されるエンコードされた状態情報ＥＳＴＡＴＳおよびエンコードされたチップ情報ＥＣＯＮＦを第４伝送信号ＴＲＳＯ２に変換して前記ホスト装置１０２へ出力する。
【０００８】
前記制御ロジック部１２０は、前記入力データ信号ＥＩＤＡＴを受信して前記ＦＳＭチェック部２００に出力し、前記ＦＳＭチェック部２００から前記エンコードされた読み出しデータ信号ＥＯＤＡＴを受信して前記ホストインタフェース装置１１０へ出力する。また、前記制御ロジック部１２０は、前記制御情報信号ＳＩＧに応答して、制御信号ＣＴＬ１〜ＣＴＬ３を発生して前記ホストインタフェース装置１１０、前記ＦＳＭチェック部２００および前記フラッシュメモリコア１３０を制御する。より詳しくは、前記制御ロジック部１２０が前記制御信号ＣＴＬ１を前記ホストインタフェース装置１１０に、前記制御信号ＣＴＬ２を前記ＦＳＭチェック部２００に、前記制御信号ＣＴＬ３を前記フラッシュメモリコア１３０にそれぞれ出力して各装置の動作を制御する。
【０００９】
前記ＦＳＭチェック部２００は、前記入力データ信号ＥＩＤＡＴ、前記コマンド信号ＥＣＯＭ、前記書き込みアドレス信号ＥＡＤＲ１および前記読み出しアドレス信号ＥＡＤＲ２のうち受信されるいずれか一つをデコードすると同時に、エラーを検出し訂正する。より詳しくは、前記ＦＳＭチェック部２００が前記入力データ信号ＥＩＤＡＴを受信するとき、前記入力データ信号ＥＩＤＡＴをデコードすると同時に、そのエラーを検出し訂正して、デコードされた入力データ信号ＤＩＥＡＴを出力する。これと類似に、前記ＦＳＭチェック部２００が前記コマンド信号ＥＣＯＭ、前記書き込みアドレス信号ＥＡＤＲ１および前記読み出しアドレス信号ＥＡＤＲ２をそれぞれ受信するとき、それぞれデコードすると同時にそのエラーを検出し訂正して、デコードされたコマンド信号ＤＣＯＭ、デコードされた書き込みおよび読み出しアドレス信号ＤＡＤＲ１またはＤＡＤＲ２を出力する。前記ＦＳＭチェック部２００のエラー検出および訂正機能は、エラーを検出し訂正することが可能なハミング(Hamming)コードに基づいて設計できる。
【００１０】
また、前記ＦＳＭチェック部２００は、読み出しデータ信号ＤＯＤＡＴ、状態情報ＳＴＡＴＳおよびチップ情報ＣＯＮＦのうち受信されるいずれか一つをエンコードすると同時に、エラーを検出し訂正する。好ましくは、前記状態情報ＳＴＡＴＳは前記フラッシュメモリ装置１０１の現在の動作状態を示す情報を含み、前記チップ情報ＣＯＮＦは前記フラッシュメモリ装置１０１のスペック(spec)情報を含む。前記状態情報ＳＴＡＴＳと前記チップ情報ＣＯＮＦは前記フラッシュメモリコア１３０に格納され、前記フラッシュメモリコア１３０は、前記制御ロジック部１２０から受信される前記制御信号ＣＴＬ３に応答して、前記状態情報ＳＴＡＴＳと前記チップ情報ＣＯＮＦを前記ＦＳＭチェック部２００に出力する。
【００１１】
前記ＦＳＭチェック部２００は、前記読み出しデータ信号ＤＯＤＡＴを受信するとき、前記読み出しデータ信号ＤＯＤＡＴをエンコードすると同時にエラーを検出し訂正して、前記エンコードされた読み出しデータ信号ＥＯＤＡＴを出力する。また、前記ＦＳＭチェック部２００が前記状態情報ＳＴＡＴＳおよび前記チップ情報ＣＯＮＦをエンコードすると同時にエラーを検出し訂正して、前記エンコードされた状態情報ＥＳＴＡＴＳおよび前記エンコードされたチップ情報ＥＣＯＮＦを出力する。
【００１２】
前記フラッシュメモリコア１３０は、前記デコードされたコマンド信号ＤＣＯＭと前記デコードされた書き込みアドレス信号ＤＡＤＲ１に応答して、前記デコードされた入力データ信号ＤＩＤＡＴを格納する。また、前記フラッシュメモリコア１３０は、前記デコードされたコマンド信号ＤＣＯＭと前記デコードされた読み出しアドレス信号ＤＡＤＲ２に応答して前記読み出しデータ信号ＤＯＤＡＴを出力し、前記制御信号ＣＴＬ３に応答して前記状態情報ＳＴＡＴＳおよび前記チップ情報ＣＯＮＦを出力する。
【００１３】
図３は図２に示されたＦＳＭチェック部の詳細なブロック図である。図３を参照すると、ＦＳＭチェック部２００は、第１組み合わせ回路２１０、レジスタ回路２２０、第２組み合わせ回路２３０、第１マルチプレキシング(muxing)部２４０、第２マルチプレキシング部２５０、第１エラーチェック部２６０、第２エラーチェック部２７０およびエラー比較部２８０を含む。前記第１組み合わせ回路２１０は、メイン組み合わせ回路２１１とサブ組み合わせ回路２１２を含む。前記メイン組み合わせ回路２１１はエンコーダ２１３を含む。前記メイン組み合わせ回路２１１は入力信号ＩＮをエンコードまたはデコードし、第１エンコーディング信号ＥＸ１〜ＥＸｎ（ｎは整数）または第１デコーディング信号ＤＸ１〜ＤＸｎ（ｎは整数）を出力する。好ましくは、前記入力信号ＩＮは、コマンド信号ＥＣＯＭ、書き込みアドレス信号ＥＡＤＲ１、読み出しアドレス信号ＥＡＤＲ２、入力データ信号ＥＩＤＡＴのいずれか一つ、または読み出しデータ信号ＤＯＤＡＴ、状態情報ＳＴＡＴＳおよびチップ情報ＣＯＮＦのいずれか一つである。前記エンコーダ２１３は、第１エラー判断信号ＥＲＲ１がイネーブルされるとき、前記第１エラー判断信号ＥＲＲ１に応答して、第１エラー検出および訂正情報ＥＤＮ１を前記第１エンコーディング信号ＥＸ１〜ＥＸｎと共にエンコードする。その結果、前記メイン組み合わせ回路２１１が、前記第１エラー検出および訂正情報ＥＤＮ１を含む前記第１エンコーディング信号ＥＸ１〜ＥＸｎを出力する。また、前記エンコーダ２１３は、第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第２エラー検出および訂正情報ＥＤＮ２を前記第１デコーディング信号ＤＸ１〜ＤＸｎと共にエンコードする。その結果、前記メイン組み合わせ回路２１１が、前記第２エアー検出および訂正情報ＥＤＮ２を含む前記第１デコーディング信号ＤＸ１〜ＤＸｎを出力する。
【００１４】
前記サブ組み合わせ回路２１２もエンコーダ２１４を含む。前記サブ組み合わせ回路２１２は、前記入力信号ＩＮをエンコードまたはデコードし、第２エンコーディング信号ＥＸＣ１〜ＥＸＣｍ（ｍは整数）または第２デコーディング信号ＤＸＣ１〜ＤＸＣｍ（ｍは整数）を出力する。前記エンコーダ２１４は、前記第１エラー判断信号ＥＲＲ１に応答して、前記第１エラー検出および訂正情報ＥＤＮ１を前記第２エンコーディング信号ＥＸＣ１〜ＥＸＣｍと共にエンコードする。その結果、前記サブ組み合わせ回路２１２が、前記第１エラー検出および訂正情報ＥＤＮ１を含む前記第２エンコーディング信号ＥＸＣ１〜ＥＸＣｍを出力する。また、前記エンコーダ２１４は、第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第２エラー検出および訂正情報ＥＤＮ２を前記第２デコーディング信号ＤＸＣ１〜ＤＸＣｍと共にエンコードする。その結果、前記サブ組み合わせ回路２１２が、前記第２エラー検出および訂正情報ＥＤＮ２を含む前記第２デコーディング信号ＤＸＣ１〜ＤＸＣｍを出力する。
【００１５】
前記レジスタ回路２２０は、第１レジスタ部２２１と第２レジスタ部２２２を含む。前記第１レジスタ部２２１は、複数のレジスタＲＭ１〜ＲＭｎ（ｎは整数）を含む。前記複数のレジスタＲＭ１〜ＲＭｎは、クロック信号ＣＬＫに応答して、前記第１エンコーディング信号ＥＸ１〜ＥＸｎをそれぞれ格納し、第１格納信号ＥＹ１〜ＥＹｎをそれぞれ出力する。また、複数のレジスタＲＭ１〜ＲＭｎは、クロック信号ＣＬＫに応答して、前記第１デコーディング信号ＤＸ１〜ＤＸｎをそれぞれ格納し、第３格納信号ＤＹ１〜ＤＹｎをそれぞれ出力する。前記第１格納信号ＥＹ１〜ＥＹｎは、前記第１エンコーディング信号ＥＸ１〜ＥＸｎが前記複数のレジスタＲＭ１〜ＲＭｎによってそれぞれ設定された時間だけ遅延した信号である。また、前記第３格納信号ＤＹ１〜ＤＹｎは、前記第１デコーディング信号ＤＸ１〜ＤＸｎが前記複数のレジスタＲＭ１〜ＲＭｎによってそれぞれ設定された時間だけ遅延した信号である。
【００１６】
前記第２レジスタ部２２２は、複数のレジスタＲＳ１〜ＲＳｍ（ｍは整数）を含む。前記複数のレジスタＲＳ１〜ＲＳｍは、前記クロック信号ＣＬＫに応答して、前記第２エンコーディング信号ＥＸＣ１〜ＥＸＣｍをそれぞれ格納し、第２格納信号ＥＹＣ１〜ＥＹＣｍをそれぞれ出力する。また、前記複数のレジスタＲＳ１〜ＲＳｍは、前記クロック信号ＣＬＫに応答して、前記第２デコーディング信号ＤＸＣ１〜ＤＸＣｍをそれぞれ格納し、第４格納信号ＤＹＣ１〜ＤＹＣｍをそれぞれ出力する。前記第２格納信号ＥＹＣ１〜ＥＹＣｍは、前記第２エンコーディング信号ＥＸＣ１〜ＥＸＣｍが前記複数のレジスタＲＳ１〜ＲＳｍによってそれぞれ設定される時間だけ遅延した信号である。また、前記第４格納信号ＤＹＣ１〜ＤＹＣｍは、前記第２デコーディング信号ＤＸＣ１〜ＤＸＣｍが前記複数のレジスタＲＳ１〜ＲＳｍによってそれぞれ設定された時間だけ遅延した信号である。
【００１７】
前記第２組み合わせ回路２３０は、アップ組み合わせ回路部２３１とダウン組み合わせ回路部２３２を含む。前記アップ組み合わせ回路部２３１は、メインアップ組み合わせ回路１４１とサブアップ組み合わせ回路１４２を含む。前記メインアップ組み合わせ回路１４１は、エンコーダ１４３を含む。前記メインアップ組み合わせ回路１４１は、前記入力信号ＩＮをエンコードまたはデコードし、第３エンコーディング信号ＥＫまたは第３デコーディング信号ＤＫを出力する。前記エンコーダ１４３は、前記第１エラー判断信号ＥＲＲ１がイネーブルされるとき、前記第１エラー判断信号ＥＲＲ１に応答して、第３エラー検出および訂正情報ＥＵＰ１を前記第３エンコーディング信号ＥＫと共にエンコードする。その結果、前記メインアップ組み合わせ回路１４１が、前記第３エラー検出および訂正情報ＥＵＰ１を含む前記第３エンコーディング信号ＥＫを出力する。また、前記エンコーダ１４３は、前記第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第４エラー検出および訂正情報ＥＵＰ２を前記第３デコーディング信号ＤＫと共にエンコードする。その結果、前記メインアップ組み合わせ回路１４１が、前記第４エラー検出および訂正情報ＥＵＰ２を含む前記第３デコーディング信号ＤＫを出力する。
【００１８】
前記サブアップ組み合わせ回路１４２は、エンコーダ１４４を含む。前記サブアップ組み合わせ回路１４２は、前記入力信号ＩＮをエンコードまたはデコードし、第４エンコーディング信号ＥＪまたは第４デコーディング信号ＤＪを出力する。前記エンコーダ１４４は、前記第１エラー判断信号ＥＲＲ１がイネーブルされるとき、前記第１エラー判断信号ＥＲＲ１に応答して、第３エラー検出および訂正情報ＥＵＰ１を前記第４エンコーディング信号ＥＪと共にエンコードする。その結果、前記サブアップ組み合わせ回路１４２が、前記第３エラー検出および訂正情報ＥＵＰ１を含む前記第４エンコーディング信号ＥＪを出力する。また、前記エンコーダ１４４は、前記第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第４エラー検出および訂正情報ＥＵＰ２を前記第４デコーディング信号ＤＪと共にエンコードする。その結果、前記サブアップ組み合わせ回路１４２が、前記第４エラー検出および訂正情報ＥＵＰ２を含む前記第４デコーディング信号ＤＪを出力する。
【００１９】
前記ダウン組み合わせ回路部２３２は、メインダウン組み合わせ回路１４５とサブダウン組み合わせ回路１４６を含む。前記メインダウン組み合わせ回路１４５は、エンコーダ１４７を含む。前記メインダウン組み合わせ回路１４５は、前記第１格納信号ＥＹ１〜ＥＹｎをエンコードして第５エンコーディング信号ＥＫＹを出力し、または前記第３格納信号ＤＹ１〜ＤＹｎをデコードして第５デコーディング信号ＤＫＹを出力する。前記エンコーダ１４７は、前記第１エラー判断信号ＥＲＲ１がイネーブルされるとき、前記第１エラー判断信号ＥＲＲ１に応答して、前記第３エラー検出および訂正情報ＥＵＰ１を前記第５エンコーディング信号ＥＫＹと共にエンコードする。その結果、前記メインダウン組み合わせ回路１４５が、前記第３エラー検出および訂正情報ＥＵＰ１を含む前記第５エンコーディング信号ＥＫＹを出力する。また、前記エンコーダ１４７は、前記第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第４エラー検出および訂正情報ＥＵＰ２を前記第５デコーディング信号ＤＫＹと共にエンコードする。その結果、前記メインダウン組み合わせ回路１４５が、前記第４エラー検出および訂正情報ＥＵＰ２を含む前記第５デコーディング信号ＤＫＹを出力する。
【００２０】
前記サブダウン組み合わせ回路１４６も、エンコーダ１４８を含む。前記サブダウン組み合わせ回路１４６は、前記第２格納信号ＥＹＣ１〜ＥＹＣｍをエンコードして、第６エンコーディング信号ＥＪＹを出力し、あるいは前記第４格納信号ＤＹＣ１〜ＤＹＣｍをデコードして第６デコーディング信号ＤＪＹを出力する。前記エンコーダ１４８は、前記第１エラー判断信号ＥＲＲ１がイネーブルされるとき、前記第１エラー判断信号ＥＲＲ１に応答して、前記第３エラー検出および訂正情報ＥＵＰ１を前記第６エンコーディング信号ＥＪＹと共にエンコードする。その結果、前記サブダウン組み合わせ回路１４６が、前記第３エラー検出および訂正情報ＥＵＰ１を含む前記第６エンコーディング信号ＥＪＹを出力する。また、前記エンコーダ１４８は、前記第２エラー判断信号ＥＲＲ２がイネーブルされるとき、前記第２エラー判断信号ＥＲＲ２に応答して、第４エラー検出および訂正情報ＥＵＰ２を前記第６デコーディング信号ＤＪＹと共にエンコードする。その結果、前記サブダウン組み合わせ回路１４６が前記第４エラー検出および訂正情報ＥＵＰ２を含む前記第６デコーディング信号ＤＪＹを出力する。
【００２１】
前記第１マルチプレキシング部２４０は、前記第３エンコーディング信号ＥＫと第５エンコーディング信号ＥＫＹとを混合して第１マルチプレキシング信号ＥＭＸ１を出力し、または第３デコーディング信号ＤＫと第５デコーディング信号ＤＫＹとを混合して第２マルチプレキシング信号ＤＭＸ１を出力する。好ましくは、前記第１マルチプレキシング信号ＥＭＸ１は、前記エンコードされた読み出しデータ信号ＥＯＤＡＴ、前記エンコードされた状態情報ＥＳＴＡＴＳ、およびエンコードされたチップ情報ＥＣＯＮＦのいずれか一つである。また、前記第２マルチプレキシング信号ＤＭＸ１は、前記デコードされた入力データ信号ＤＩＤＡＴ、前記デコードされたコマンド信号ＤＣＯＭ、前記デコードされた書き込みアドレス信号ＤＡＤＲ１、および前記デコードされた読み出しアドレス信号ＤＡＤＲ２のいずれか一つである。前記第２マルチプレキシング部２５０は、前記第４エンコーディング信号ＥＪと前記第６エンコーディング信号ＥＪＹとを混合して第３マルチプレキシング信号ＥＭＸ２を出力し、または前記第４デコーディング信号ＤＪと前記第６デコーディング信号ＤＪＹとを混合して第４マルチプレキシング信号ＤＭＸ２を出力する。
【００２２】
前記第１エラーチェック部２６０は、前記第１および第２格納信号ＥＹ１〜ＥＹｎ、ＥＹＣ１〜ＥＹＣｍのエラーを検出および訂正し、第１エラー検出および訂正情報ＥＤＮ１を出力し、あるいは前記第３および第４格納信号ＤＹ１〜ＤＹｎ、ＤＹＣ１〜ＤＹＣｍのエラーを検出および訂正し、第２エラー検出および訂正情報ＥＤＮ２を出力する。前記第２エラーチェック部２７０は、前記第１および第３マルチプレキシング信号ＥＭＸ１、ＥＭＸ２のエラーを検出および訂正して第３エラー検出および訂正情報ＥＵＰ１を出力し、あるいは前記第２および第４マルチプレキシング信号ＤＭＸ１、ＤＭＸ２のエラーを検出および訂正して第４エラー検出および訂正情報ＥＵＰ２を出力する。
【００２３】
前記エラー比較部２８０は、前記第１エラー検出および訂正情報ＥＤＮ１と第３エラー検出および訂正情報ＥＵＰ１とを比較し、その比較結果に基づいて前記第１エラー判断信号ＥＲＲ１を発生する。より詳しくは、前記第１エラー検出および訂正情報ＥＤＮ１と第３エラー検出および訂正情報ＥＵＰ１とが互いに一致するとき、前記エラー比較部２８０が前記第１エラー判断信号ＥＲＲ１をディスエーブルさせる。また、前記第１エラー検出および訂正情報ＥＤＮ１と第３エラー検出および訂正情報ＥＵＰ１とが互いに一致しないとき、前記エラー比較部２８０が前記第１エラー判断信号ＥＲＲ１をイネーブルさせる。これと同時に、前記エラー比較部２８０は、前記第１エラー検出および訂正情報ＥＤＮ１を前記エンコーダ２１３、２１４に出力し、前記第３エラー検出および訂正情報ＥＵＰ１を前記エンコーダ１４３、１４４、１４７、１４８にそれぞれ出力する。
【００２４】
また、前記エラー比較部２８０は、前記第２エラー検出および訂正情報ＥＤＮ２と前記第４エラー検出および訂正情報ＥＵＰ２とを比較し、その比較結果に基づいて第２エラー判断信号ＥＲＲ２を発生する。より詳しくは、前記第２エラー検出および訂正情報ＥＤＮ２と前記第４エラー検出および訂正情報ＥＵＰ２とが互いに一致するとき、前記エラー比較部２８０が第２エラー判断信号ＥＲＲ２をディスエーブルさせる。また、前記第２エラー検出および訂正情報ＥＤＮ２と前記第４エラー検出および訂正情報ＥＵＰ２とが互いに一致しないとき、前記エラー比較部２８０が前記第２エラー判断信号ＥＲＲ２をイネーブルさせる。これと同時に、前記エラー比較部２８０は、前記第２エラー検出および訂正情報ＥＤＮ２を前記エンコーダ２１３、２１４に出力し、前記第３エラー検出および訂正情報ＥＵＰ２を前記エンコーダ１４３、１４４、１４７、１４８にそれぞれ出力する。上述したように、前記フラッシュメモリ装置１０１は、前記ＦＳＭチェック部２００がエンコーディングまたはデコーディング動作と同時にエラーの検出および訂正動作を行うので、前記フラッシュメモリ装置１０１のアクセス時間が減少できる。
【００２５】
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解することができるであろう。
【図面の簡単な説明】
【００２６】
【図１】従来のフラッシュメモリ素子の概略的なブロック図である。
【図２】本発明の一実施例に係るフラッシュメモリ装置のブロック図である。
【図３】図２に示したＦＳＭ(finite state machine)チェック部の詳細なブロック図である。
【符号の説明】
【００２７】
１０１    フラッシュメモリ装置
１１０    ホストインタフェース装置
１２０    制御ロジック部
１３０    フラッシュメモリコア
２００    ＦＳＭチェック部
２１０    第１組み合わせ回路
２１１    メイン組み合わせ回路
２１２    サブ組み合わせ回路
２２０    レジスタ回路
２２１    第１レジスタ部
２２２    第２レジスタ部
２３０    第２組み合わせ回路
２３１    アップ組み合わせ回路部
２３２    ダウン組み合わせ回路部
２４０    第１マルチプレキシング部
２５０    第２マルチプレキシング部
２６０    第１エラーチェック部
２７０    第２エラーチェック部
２８０    エラー比較部
【図１】
2006293982.tif 000003
【図２】
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【図３】
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