(57)【要約】【課題】  より高速でより効率的な磁気ランダムアクセスメモリ要素を提供する。【解決手段】  磁気ランダムアクセスメモリ要素が第一磁気トンネル接合及び第二磁気トンネル接合から構成されている。ラッチ回路が、第一磁気トンネル接合へ接続されている偽ノードと、第二磁気トンネル接合へ接続されている真ノードとを包含している。一対の相補的ビット線が該要素と関連して設けられている。第一アクセストランジスタが、該ビット線のうちの偽のものを該ラッチ回路の偽ノードへ相互接続させ、一方第二アクセストランジスタが、該ビット線のうちの真のものを該ラッチ回路の真ノードへ相互接続させる。従って、本メモリ要素は、ＳＲＡＭ４トランジスタ（４Ｔ）２負荷（２Ｒ）アーキテクチャを有しており、該２個の磁気トンネル接合と関連する抵抗が２個の負荷抵抗を与える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
磁気ランダムアクセスメモリ要素において、
第一磁気トンネル接合、
第二磁気トンネル接合、
前記第一磁気トンネル接合へ接続している偽ノード及び前記第二磁気トンネル接合へ接続している真ノードを包含しているラッチ回路、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項２】
請求項１において、更に、
一対の相補的ビット線、
前記ビット線のうちの偽のものを前記ラッチ回路の前記偽ノードへ相互接続させる第一アクセストランジスタ、
前記ビット線のうちの真のものを前記ラッチ回路の前記真ノードへ相互接続させる第二アクセストランジスタ、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項３】
請求項２において、更に、前記第一及び第二アクセストランジスタの各々のゲート端子へ接続されているワード線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項４】
請求項１において、更に、前記第一及び第二磁気トンネル接合の各々と関連している書込ビット線及び書込データ線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項５】
請求項４において、前記第一及び第二磁気トンネル接合を通過して同一方向に電流を担持するために前記書込データ線が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項６】
請求項５において、前記第一及び第二磁気トンネル接合を通過して反対方向に電流を担持するために前記書込ビット線が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項７】
請求項５において、前記第一及び第二磁気トンネル接合を通過してトグル書込動作で電流を担持するために前記書込ビット線を別々に制御することを特徴とする磁気ランダムアクセスメモリ要素。
【請求項８】
磁気ランダムアクセスメモリ要素において、
第一論理レベル値を格納する第一磁気トンネル接合、
第二の相補的な論理レベル値を格納する第二磁気トンネル接合、
前記第一及び第二磁気トンネル接合の各々と関連しており且つ前記第一論理レベル値を前記第一磁気トンネル接合内に及び前記第二の相補的な論理レベル値を前記第二磁気トンネル接合内に書込む形態とされている書込ビット線及び書込データ線、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項９】
請求項８において、前記第一及び第二磁気トンネル接合を通過して同一方向に電流を担持するために前記書込データ線が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１０】
請求項８において、前記第一及び第二磁気トンネル接合を通過する反対方向に電流を担持するために前記書込ビット線が直列接続されていることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１１】
請求項８において、更に、前記第一磁気トンネル接合へ接続している偽ノード及び前記第二磁気トンネル接合へ接続している真ノードを包含しているラッチ回路を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１２】
請求項１１において、前記ラッチ回路が一対の交差結合されたラッチトランジスタを有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１３】
請求項８において、前記第一及び第二磁気トンネル接合を通過してトグル書込動作で電流を担持するために前記書込ビット線が別々に制御されることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１４】
請求項８において、更に、
一対の相補的なビット線、
前記ビット線のうちの偽のものを前記ラッチ回路の前記偽ノードへ相互接続させる第一アクセストランジスタ、
前記ビット線のうちの真のものを前記ラッチ回路の前記真ノードへ相互接続させる第二アクセストランジスタ、
を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１５】
請求項１４において、更に、前記第一及び第二アクセストランジスタの各々のゲート端子へ接続しているワード線を有していることを特徴とする磁気ランダムアクセスメモリ要素。
【請求項１６】
４トランジスタ（４Ｔ）２負荷（２Ｒ）アーキテクチャを有するＳＲＡＭメモリにおいて、前記２個の負荷が一対の磁気トンネル接合と関連している抵抗値を有していることを特徴とするＳＲＡＭメモリセル。
【請求項１７】
請求項１６において、更に、前記磁気トンネル接合の各々と関連しており且つ前記磁気トンネル接合のうちの第一のものに第一論理レベル値を及び前記磁気トンネル接合のうちの第二のものに第二の相補的な論理レベル値を書込む形態とされている書込ビット線及び書込データ線を有していることを特徴とするＳＲＡＭメモリセル。
【請求項１８】
請求項１６において、前記４トランジスタが、
第一及び第二の交差結合されているラッチトランジスタ、
第一及び第二のビット線アクセストランジスタ、
を有していることを特徴とするＳＲＡＭメモリセル。
【請求項１９】
請求項１８において、前記４トランジスタがＮチャンネルトランジスタを有していることを特徴とするＳＲＡＭメモリセル。
【請求項２０】
請求項１６において、更に、前記磁気トンネル接合の各々と関連している書込ビット線及び書込データ線を有しており、前記一対の磁気トンネル接合を通過して同一方向に電流を担持するために前記書込データ線が直列接続されていることを特徴とするＳＲＡＭメモリセル。
【請求項２１】
請求項１６において、更に、前記磁気トンネル接合の各々と関連している書込ビット線及び書込データ線を有しており、前記一対の磁気トンネル接合における個々のものを通過して反対方向に電流を担持するために前記書込ビット線が直列接続されていることを特徴とするＳＲＡＭメモリセル。
【請求項２２】
請求項１６において、更に、前記磁気トンネル接合の各々と関連している書込ビット線及び書込データ線を有しており、前記第一及び第二磁気トンネル接合を通過してトグル書込動作で電流を担持するために前記書込ビット線が別々に制御されることを特徴とするＳＲＡＭメモリセル。
【請求項２３】
メモリ装置において、
複数個のメモリ要素を包含しているメモリアレイ、
を有しており、各要素は４トランジスタ（４Ｔ）２負荷（２Ｒ）アーキテクチャを具備するＳＲＡＭメモリセルであって、前記２個の負荷が一対の磁気トンネル接合と関連する抵抗値を有していることを特徴とするメモリ装置。
【請求項２４】
請求項２３において、各メモリ要素が相補的な対のビット線と関連していることを特徴とするメモリ装置。
【請求項２５】
請求項２４において、更に、前記相補的な対のビット線の各々へ接続されているセンスアンプを有していることを特徴とするメモリ装置。
【請求項２６】
請求項２３において、前記メモリアレイが半導体基板上に製造されていることを特徴とするメモリ装置。
【請求項２７】
メモリ装置において、
複数個のメモリ要素を包含するメモリアレイ、
を有しており、各要素が、
第一論理レベル値を格納する第一磁気トンネル接合、
第二の相補的な論理レベル値を格納する第二磁気トンネル接合、
前記第一及び第二磁気トンネル接合の各々と関連しており且つ前記第一論理レベル値を前記第一磁気トンネル接合内に且つ前記第二の相補的な論理レベル値を前記第二磁気トンネル接合内に書込む形態とされている書込ビット線及び書込データ線、
を有していることを特徴とするメモリ装置。
【請求項２８】
請求項２７において、各メモリ要素が相補的な対のビット線と関連していることを特徴とするメモリ装置。
【請求項２９】
請求項２８において、更に、前記相補的な対のビット線の各々へ接続しているセンスアンプを有していることを特徴とするメモリ装置。
【請求項３０】
請求項２７において、前記メモリアレイが半導体基板上に製造されることを特徴とするメモリ装置。
【請求項３１】
メモリ装置において、
複数個のメモリ要素を包含するメモリアレイ、
を有しており、各要素が、
第一磁気トンネル接合、
第二磁気トンネル接合、
前記第一磁気トンネル接合へ接続している偽ノード及び前記第二磁気トンネル接合へ接続している真ノードを包含しているラッチ回路、
を有していることを特徴とするメモリ装置。
【請求項３２】
請求項３１において、各メモリ要素が相補的な対のビット線と関連していることを特徴とするメモリ装置。
【請求項３３】
請求項３２において、更に、前記相補的な対のビット線の各々へ接続されているセンスアンプを有していることを特徴とするメモリ装置。
【請求項３４】
請求項３１において、前記メモリアレイが半導体基板上に製造されていることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリに関するものであって、更に詳細には、磁気ランダムアクセスメモリ要素に関するものである。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）要素は、典型的に、非磁気層によって分離されている第一及び第二磁気層を包含する構造を有している。該２個の磁気層のうちの一方における磁気ベクトルは磁気的に固定即ちピン止めされており、一方該２個の磁気層のうちの他方の磁気ベクトルは固定されておらず、従って、その磁化方向は自由に制御され且つスイッチする。該２個の磁気層のうちの該他方における固定されていない磁化ベクトルの方向を変化させることにより論理「１」又は論理「０」として情報を該要素へ書込み且つそれから情報を読取る。磁化ベクトル方向における差異は、該要素内に抵抗値変化を発生させ、それを測定することが可能である。例えば、磁化ベクトル方向のシフトは、２つの異なる抵抗値即ち電位を表わすことが可能であり、それらは論理「１」又は論理「０」のいずれかとしてメモリ回路により読取られる。磁化ベクトル方向のシフトに起因するこれらの抵抗値又は電位差の検知は、ＭＲＡＭ要素ヘ情報を書込み且つそれから情報を読取ることを可能とする。
【０００３】
図１を参照すると、従来のＭＲＡＭ要素１０の概略図が示されている。該要素は、ビット線１２とワード線１４とを包含している。要素１０のメモリ格納構造は「磁気トンネル接合」１６（ＭＴＪ）と呼称され、それは可変抵抗によって模式的に表わされ且つ物理的には上述した第一及び第二磁気層及びそれらを分離する非磁気層から構成されている。この抵抗の一方の端部はビット線１２へ接続している。該抵抗の他方の端部はアクセストランジスタ１８の導通端子へ接続している。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴでありそのソース導通端子は接地へ接続しており且つそのドレイン導通端子は該抵抗の他方の端部へ接続している。アクセストランジスタ１８のゲート端子はワード線１４へ接続している。
【０００４】
要素１０に対する書込デジット線２０（ＷＤＬ）及び書込ビット線２２（ＷＢＬ）は磁気トンネル接合１４において交差する。これらの線２０及び２２は、選択的に電流を担持し、従って、各々は磁気トンネル接合１６に近接して選択的に磁束を形成する。線２０及び２２における電流の流れにより誘起される磁界は、磁気トンネル接合１６内の磁気ベクトルの固定されていない方向を設定するために使用することが可能である。上述したように、この方向の設定は、磁気トンネル接合１６の抵抗値に影響を与える。ある大きさで線２０及び２２における電流の流れを選択的に印加することにより、論理「１」又は論理「０」を格納するためにその変化する抵抗値を介して磁気トンネル接合１６をプログラムすることが可能である。
【０００５】
要素１０から格納されている情報を読取るために、ビット線１２及びワード線１４が選択される。ワード線１４の選択はアクセストランジスタ１８をターンオンさせ且つ磁気トンネル接合１６抵抗の第二端部を接地させる。磁気トンネル接合内の磁気ベクトルのプログラムされている固定されていない方向に依存する大きさを有している電流が該抵抗を介してビット線１２から流れる。ビット線１２へ接続されているセンスアンプ（不図示）は、磁気トンネル接合１６の可変抵抗を介して流れる電流により影響されるビット線１２内を流れる電流を測定し、且つ要素１０の論理状態を「読取る」ことが可能である。
【０００６】
この従来のＭＲＡＭ要素１０構造及び動作の場合に多数の欠点が存在することが知られている。低供給電圧の場合に、測定される電流の大きさは極めて小さい。従って、読取動作期間中に使用されるセンスアンプは遅く且つ大きなシリコン面積を占有する。従って、より速く且つより効率的なＭＲＡＭ要素アーキテクチャが所望されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良された磁気ランダムアクセスメモリ要素を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１実施例によれば、磁気ランダムアクセスメモリ要素は、ラッチ回路と共に、第一及び第二磁気トンネル接合を有している。該ラッチ回路の偽ノードが該第一磁気トンネル接合へ接続しており、一方該ラッチ回路の真ノードは該第二磁気トンネル接合へ接続している。該要素は、更に、一対の相補的なビット線を包含しており、第一アクセストランジスタが該ビット線のうちの偽のものを該ラッチ回路の偽ノードへ相互接続させ、且つ第二アクセストランジスタが、該ビット線のうちの真のものを該ラッチ回路の真ノードへ相互接続させる。
【０００９】
本発明の別の実施例によれば、磁気ランダムアクセスメモリ要素は、第一論理レベル値を格納する第一磁気トンネル接合、及び第二の相補的な論理レベル値を格納する第二磁気トンネル接合を有している。書込ビット線及び書込データ線が、該第一及び第二磁気トンネル接合の各々と関連しており、且つ該第一論理レベル値を該第一磁気トンネル接合内に及び該第二の相補的な論理レベル値を該第二磁気トンネル接合内に書込む形態とされている。
【００１０】
本発明の更に別の実施例によれば、ＳＲＡＭメモリセルが４トランジスタ（４Ｔ）２負荷（２Ｒ）アーキテクチャを有しており、該２個の負荷は一対の磁気トンネル接合と関連する抵抗値を有している。
【００１１】
本発明のその他の側面は、上述した実施例のうちのいずれか１つに基づく複数個のメモリ要素からなるメモリアレイを包含している。これらのメモリアレイは半導体基板上に製造される集積回路として実現される。
【発明を実施するための最良の形態】
【００１２】
図２を参照すると、本発明の１実施例に基づく磁気ランダムアクセスメモリ（ＭＲＡＭ）要素１００の概略図が示されている。各要素１００は第一及び第二磁気トンネル接合１０２及び１０４を包含しており、それらは、各々、模式的に可変抵抗により表わされ、且つ各々は、物理的に、第一及び第二磁気層及びそれらを分離する非磁気層から構成されている。各抵抗の一方の端部は第一基準電圧１０６（好適には、正電圧Ｖｄｄ）へ接続されている。各抵抗の他方の端部はノードＦ及びＴにおいて、夫々、別個のラッチトランジスタ１０８及び１１０の導通端子へ接続している。ラッチトランジスタ１０８及び１１０は、交差結合されてラッチ回路を形成しており、従って第一ラッチトランジスタ１０８のゲートは第二ラッチトランジスタ１１０の導通端子へ接続している（及び、ノードＴにおいて第二磁気トンネル接合１０４に対する抵抗の他方の端部へ）。逆に、第二ラッチトランジスタ１１０のゲートは第一ラッチトランジスタ１０８の導通端子へ接続している（及び、ノードＦにおいて第一磁気トンネル接合１０２に対する抵抗の他方の端部へ）。ラッチトランジスタ１０８及び１１０用の他方の導通端子は第二基準電圧（好適には、接地基準）へ接続されている。例示した要素１００におけるラッチトランジスタ１０８及び１１０の各々はＮチャンネルＦＥＴであり、そのソース導通端子は接地へ接続しており且つそのドレイン導通端子は、夫々、ノードＦ及びＴにおいて該２つの磁気トンネル接合抵抗のうちの一方の他方の端部へ接続している。各ラッチトランジスタ１０８及び１１０のゲート端子は、図示した如く、ノードＦ及びＴに対して交差結合接続を形成している。
【００１３】
要素１００は、更に、２本の相補的なビット線を有しており、その一方は偽ビット線（ＢＬＦ）１１２ｆであり且つその他方は真ビット線（ＢＬＴ）１１２ｔである。これら２本のビット線は一対のアクセストランジスタ１１４及び１１６を介してノードＦ及びＴにおいて要素１００のラッチ回路トランジスタ構造ヘ接続している。第一アクセストランジスタ１１４は偽ビット線１１２ｆをノードＦにおいて第一ラッチトランジスタ１０８及び第一磁気トンネル接合１０２と相互接続させる。同様に、第二アクセストランジスタ１１６は、真ビット線１１２ｔを、ノードＴにおいて、第二ラッチトランジスタ１１０及び第二磁気トンネル接合１０４と相互接続させる。これら２個のアクセストランジスタ１１４及び１１６のゲート端子は、両方共、要素１００のワード線（ＷＬ）１１８へ接続されている。
【００１４】
これら２個の包含される磁気トンネル接合１０２及び１０４の各々に対して書込デジット線１２０（ＷＤＬ）及び書込ビット線１２２（ＷＢＬ）が設けられている。これら２本の書込デジット線１２０は直列接続されており且つ２個の磁気トンネル接続１０２及び１０４に関して共通方向の電流の流れを与える。これら２本の書込ビット線１２２は、又、直列に接続されているが、その代わりに、２個の磁気トンネル接続１０２及び１０４に関して逆方向の電流の流れを有する１実施例において設けられている。この２個の磁気トンネル接合１０２及び１０４を介しての逆方向の電流の流れは、２個のトンネル接合１０２及び１０４に対して相補的なデータの書込を与える。換言すると、第一磁気トンネル接合１０２の書込ビット線を介して１つの方向の電流の流れを有し且つ第二磁気トンネル接合１０４の書込ビット線を介して別の方向の同一の流れを有することにより、磁気ベクトルの固定されない方向は各接合において異なり（即ち、反対）且つ各接合における関連する可変抵抗値は異なる。従って、各磁気トンネル接続（従って、ラッチ構造の各側）はノードＴ及びＦにおいて交差結合されたラッチトランジスタにより使用可能とされる２つの相補的な論理値のうちの一方を格納する。
【００１５】
更に理解されるように、２本の書込ビット線１２２は、別の実施例においては、別々に制御することが可能である（即ち、直列に接続されていない）。偽及び真磁気トンネル接合１０２及び１０４を夫々介してセル１００のトグル書込のために書込ビット線１２２の各々に関して電流又は電流無しを選択的に適用することが可能である。
【００１６】
当業者により理解されるように、図２に例示したようなＭＲＡＭ要素１００は、従来の４トランジスタ２抵抗（又は負荷）（４Ｔ−２Ｒ）スタチックランダムアクセスメモリ（ＳＲＡＭ）セルに類似したアーキテクチャ構造を有している。その動作も類似している。第一基準電圧が印加される場合に、第一磁気トンネル接合１０２の抵抗値が低く且つ第二磁気トンネル接合１０４の抵抗値が高い場合には、ＭＲＡＭ要素１００は論理「０」状態へ初期化され且つ適宜の相補的論理信号がノードＴ及びＦに与えられる。逆に、第一基準電圧が印加される場合に、第一磁気トンネル接合１０２の抵抗値が高く且つ第二磁気トンネル接合１０４の抵抗値が低い場合には、ＭＲＡＭ要素１００は論理「１」状態で初期化され且つ適宜の相補的論理信号がノードＴ及びＦに与えられる。換言すると、該２個の磁気トンネル接合の抵抗値により特定されて要素１００の論理状態が２個の交差結合されたラッチトランジスタ１０８及び１１０のラッチ機能によりロックされ且つノードＴ及びＦに与えられる。
【００１７】
磁気トンネル接合における抵抗値の設定（即ち、要素１００に対するデータの書込）は、直列接続されている書込デジット線１２０及び書込ビット線１２２に対して適宜の電流を印加することにより達成される。この動作も当業者により良く理解される。
【００１８】
要素１００の読取は、選択した要素１００と関連する一対の相補的なビット線に対するセンスアンプを活性化させ且つワード線を選択することにより、従来の４Ｔ−２Ｒセルの場合と同一の態様で達成される。同様に、この動作も当業者により良く理解されている。
【００１９】
本発明のＭＲＡＭ要素１００は、図１に例示した従来のＭＲＡＭ要素１０よりも著しく迅速に読取ることが可能である（実際に、従来のＳＲＡＭセルの速度に近づくか又はそれと実質的に等価な速度）。更に、本発明のＭＲＡＭ要素１００は、従来のＭＲＡＭ要素１０のものよりも大きいが、それでも、従来の４Ｔ−２Ｒ（又は６Ｔ）ＳＲＡＭセルに対して必要とされる面積よりもより小さなシリコン面積を使用する。ＭＲＡＭ要素１００は、より迅速に読取ることが可能であるばかりか、従来の要素１０よりもより小さく且つより感度の低いセンスアンプを使用することを可能とする。
【００２０】
図２に例示した模式的な構造は、大きなメモリアレイにおける１つの要素１００（即ちセル）として使用することが可能である。このアレイは、図３に示したように、メモリブロック２００においてＮ×ＭのＭＲＡＭ要素１００を包含している。一群のセンスアンプ２０２が、ワード線選択により選択されて要素１００のうちのあるものを読取る目的のためにビット線の相補的な対へ接続されている。行及び列デコード回路２０４及び２０６が要素１００のグループに対して選択を行うために使用されている。書込制御回路２０８（それは入力回路を包含している）が、選択した要素１００に対して論理データを書込む目的のためにメモリブロック２００内の書込ビット線及び書込データ線へ適切な電流を印加するために設けられている。出力回路２１０が要素１００から読取論理データを出力するためにセンスアンプ２０２へ接続されている。全体的なメモリ回路２１２は、好適には、単一の半導体基板上で集積化される。一方、所望により、メモリ回路２１２のある部分のみを単一の半導体基板上に集積化することが可能である。
【００２１】
製造に関しては、該２個の磁気トンネル接合を４トランジスタ（４Ｔ）構造の上に積層させ、従って、かなりのスペースを節約することが可能である。
【００２２】
本明細書において使用される「接続」又は「結合」という用語は、関連するコンポーネントの間の直接的な接続を必ずしも必要とするものではない。そうではなく、当業者により理解されるように、図面は例示的なものであり且つ他のコンポーネント又は装置又は層を介しての間接的な接続又は結合も本発明の範囲を逸脱すること無しに可能なものである。
【００２３】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００２４】
【図１】従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）要素を示した概略図。
【図２】本発明の１実施例に基づく磁気ランダムアクセスメモリ要素を示した概略図。
【図３】図２のＭＲＡＭ要素を使用したメモリアレイを示したブロック図。
【符号の説明】
【００２５】
１００  磁気ランダムアクセスメモリ（ＭＲＡＭ）要素
１０２  第一磁気トンネル接合
１０４  第二磁気トンネル接合
１０６  第一基準電圧
１０８，１１０  ラッチトランジスタ
１１２ｆ  偽ビット線（ＢＬＦ）
１１２ｔ  真ビット線（ＢＬＴ）
１１４  第一アクセストランジスタ
１１６  第二アクセストランジスタ
１２０  書込デジット線（ＷＤＬ）
１２２  書込ビット線（ＷＢＬ）
２００  メモリブロック
２０２  センスアンプ
２０４  行デコード回路
２０６  列デコード回路
２０８  書込制御回路
２１０  出力回路
２１２  メモリ回路
【図１】
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【図２】
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【図３】
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