(57)【要約】【課題】  入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電源電圧である外部電圧に対応した論理電圧に変換することができ、半導体装置の、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を得る。【解決手段】  低電圧系入力信号ＩＮ１の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ａにおいて、高電源電圧を耐圧とする複数の高耐圧ＭＯＳトランジスタからなるラッチ回路１１０と、該ラッチ回路の一方のラッチノードＮ１０を放電する第１の高耐圧Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と、前記ラッチ回路１１０のもう一方のラッチノードＮ１１を放電する第２の高耐圧Ｎチャネル型ＭＯＳトランジスタＱｈｎ４とを備え、入力信号が遷移したときに、第１あるいは第２の高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートに、低電圧系のパルス信号を昇圧して得られる昇圧パルス信号を印加する。【選択図】  図１
2006025241.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧に対応した論理電圧を有する入力信号を、該第１の電源電圧より高い第２の電源電圧に対応した論理電圧を有する出力信号に変換して出力する回路であって、
第２の電源電圧を耐圧とする複数のＭＯＳトランジスタからなり、第１のラッチノードに入力信号に対応する非反転論理を、第２のラッチノードに入力信号に対する反転論理をラッチするラッチ回路と、
前記第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタと、
前記第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタと、
前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタあるいは第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加する、第１の電源電圧を電源電圧とするトランジスタ駆動回路とを備えた、
ことを特徴とする電圧レベル変換回路。
【請求項２】
請求項１記載の電圧レベル変換回路において、
前記第１のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタを、前記第１のＮチャネル型ＭＯＳトランジスタと直列に接続し、
前記第２のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第４のＮチャネル型ＭＯＳトランジスタを、前記第２のＮチャネル型ＭＯＳトランジスタと直列に接続した、
ことを特徴とする電圧レベル変換回路。
【請求項３】
請求項２記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項４】
請求項３記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項５】
請求項３記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項６】
請求項２記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
前記入力信号が遷移したとき、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３のＮチャネル型ＭＯＳトランジスタ及び前記第４のＮチャネル型ＭＯＳトランジスタのゲートには、入力信号に対応した論理信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項７】
請求項６記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項８】
請求項６記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項９】
請求項１記載の電圧レベル変換回路において、
前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項１０】
請求項９記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項１１】
請求項９記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項１２】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の直列回路と、
前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の直列回路とを有し、
前記第１の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第２の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第１のラッチノードとし、
前記第２の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第１の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第２のラッチノードとした、
ことを特徴とする電圧レベル変換回路。
【請求項１３】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と第１のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第１の直列回路と、
前記第２の電源と第２のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第２の直列回路とを有し、
前記第１の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第１の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第２のラッチノードに接続し、
前記第２の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第２の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第１のラッチノードに接続し、
前記第１及び第２の直列回路におけるラッチノード側のＰチャネル型ＭＯＳトランジスタのゲートに、前記トランジスタ駆動回路にて前記入力信号が遷移したときに発生されるパルス信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項１４】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と第１のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと、
前記第２の電源と第２のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタとを有し、
前記第１のＰチャネル型ＭＯＳトランジスタのゲートを前記第２のラッチノードとし、前記第２のＰチャネル型ＭＯＳトランジスタのゲートを前記第１のラッチノードとした、
ことを特徴とする電圧レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベル変換回路に関するものであり、特に、第１の電源電圧に対応した論理電圧レベルを有する入力信号を、第１の電源電圧より高い第２の電源電圧に対応した論理電圧レベルを有する出力信号に変換して出力する回路に関するものである。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴ない、半導体装置では外部電圧と内部電圧との２種類の電圧を用い、内部電圧を外部電圧より低く設定している。このため、外部電圧により駆動される回路と、内部電圧により駆動される回路との間で、信号の論理電圧レベルを変換する回路が必要となる。
【０００３】
以下では、低電源電圧に対応した論理電圧を、高電源電圧に対応した論理電圧に変換する回路（以下、電圧レベル変換回路という。）について従来技術の説明を行う。
【０００４】
この種の従来技術の一例として、特開平７−３２１６３８号公報には、高電源電圧により駆動される電圧レベル変換回路が開示されている。
【０００５】
図１３は、この公報に記載の電圧レベル変換回路を説明する図である。
この電圧レベル変換回路１０１は、第１の入力ノードＩｉｎと内部ノードＮ１０１との間に接続された第１のＮチャネル型ＭＯＳトランジスタＱｎ１０１と、高電源電圧ＶＰＰと上記内部ノードＮ１０１との間に接続された第１のＰチャネル型ＭＯＳトランジスタＱｐ１０１と、該高電源電圧ＶＰＰと接地電圧ＶＳＳとの間に直列に接続された電源側の第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２及び接地側の第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２とを有している。
【０００６】
ここで、上記第１の入力ノードＩｉｎには、低電源電圧ＶＣＣに対応した論理電圧を有する第１の入力信号Ｉ１が入力され、第２の入力ノードＳｉｎには、第１の入力信号Ｉ１に基づいて発生された、第１の入力信号Ｉ１より論理電圧が高い第２の入力信号Ｓ１が入力される。また、第１のＮチャネル型ＭＯＳトランジスタＱｎ１０１のゲートは、第２の入力ノードＳｉｎに接続され、第１のＰチャネル型ＭＯＳトランジスタＰｎ１０１のゲートは、第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２と第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２との接続点である出力ノードＮｏｕｔに接続されている。第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２のゲートは上記内部ノードＮ１０１に接続され、第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２のゲートは第１の入力ノードＩｉｎに接続されている。そして、第１及び第２のＰチャネル型ＭＯＳトランジスタＱｐ１０１及びＱｐ１０２により、第１の入力ノードＩｉｎに入力された入力信号Ｉ１をラッチし、その反転信号Ｏ１を出力ノードＮｏｕｔから出力するラッチ回路が構成されている。
【０００７】
次に動作について説明する。
電圧レベル変換回路１０１の第１，第２の入力ノードＩｉｎ、Ｓｉｎに、それぞれ第１，第２の入力信号Ｉ１，Ｓ１が入力されると、電圧レベル変換回路１０１の内部ノードＮ１０１は、第１の入力信号Ｉ１の論理レベルに応じた電位レベルとなる。
【０００８】
具体的には、第１の入力信号Ｉ１の論理レベルがＬレベルであるとき、電圧レベル変換回路１０１の内部ノードＮ１０１はＬレベルとなる。このとき、電圧レベル変換回路１０１では、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２はオフ、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２はオンとなり、出力ノードＯＵＴからは、Ｈレベルの出力信号Ｏ１が出力される。また、このときＰチャネル型ＭＯＳトランジスタＱｐ１０１は完全にオフする。
【０００９】
この状態で、第１の入力信号Ｉ１の論理レベルがＬレベルからＨレベルに遷移すると、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２は完全にオンする。このとき、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１のゲートに入力される第２の入力信号Ｓ１の電圧レベルは第１の入力信号Ｉ１のＨレベル電圧ＶＣＣより高い電圧レベルに昇圧されているため、電圧レベル変換回路１０１のノードＮ１０１は、電源電圧（ＶＣＣ）よりトランジスタの閾値電圧Ｖｔｈだけ低い電位（ＶＣＣ−Ｖｔｈ）ではなく、電源電圧（ＶＣＣ）となり、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２はほぼオフする。
【００１０】
これにより、出力信号Ｏ１がＬレベルになると、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１が完全にオンし、ノードＮ１０１は第２の電源電圧ＶＰＰとなり、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２は完全にオフとなる。
【００１１】
このような従来の電圧レベル変換回路１０１では、Ｎチャネル型ＭＯＳトランジスタは、高電源電圧ＶＰＰに対応した耐圧を有する高耐圧トランジスタで構成しているため、一般にその閾値が高いものとなっている。このため、入力信号の論理電圧を低電圧化したときに、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２のオン状態が不完全となり、出力信号Ｏ１の電圧レベルがＬレベルに確定するまでに時間を要するという問題がある。
【００１２】
このように電圧レベル変換回路を低電圧動作させる上での問題の対策として、上記公報には、図１３に示す電圧レベル変換回路１０１のＮチャネル型ＭＯＳトランジスタＱｎ１０１のゲート電位を電源電圧ＶＣＣとした回路において、電源電圧ＶＰＰとＰチャネル型ＭＯＳトランジスタＱｐ１０２との間に、そのゲートに入力ノードＩｉｎを接続したＰチャネル型ＭＯＳトランジスタを挿入し、入力信号がＨレベルからＬレベルに変化したとき、電源電圧ＶＰＰから出力端子Ｎｏｕｔに流れ込む電流が早期カットオフされるようにしたものが提案されている。
【００１３】
このような回路構成では、入力信号がＨレベルからＬレベルに変化したとき、出力信号Ｏ１の電圧レベルをより早くＬレベルに確定することができるが、高電源電圧ＶＰＰを耐圧とするＶＰＰ電源系ＮチャネルＭＯＳトランジスタをそのしきい値より低い電圧で動作させることはやはり困難であるという、電圧レベル変換回路の低電圧動作における本質的な問題は改善されない。
【特許文献１】特開平０７−３２１６３８号公報（第１０−１１頁，第１５−１６頁  図１−図３，図１２−図１３）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上説明したように、図１３に示す従来の電圧レベル変換回路は、高電圧である外部電圧を電源電圧とする高耐圧系トランジスタを、低電圧である内部電圧に対応した信号により制御するものであるため、この高耐圧系トランジスタのしきい値が高く、かつ内部電圧が前記しきい値より低い電圧である場合には、高耐圧系トランジスタを動作させることが困難である。このため、このような電圧レベル変換回路は、半導体装置における低電圧駆動による低消費電力化やトランジスタの微細化を阻害する要因になるという課題があった。
【００１５】
本発明は、前記課題に鑑みてなされたもので、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電源電圧である外部電圧に対応した論理電圧に変換することができ、半導体装置の、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願請求項１に係る発明は、第１の電源電圧に対応した論理電圧を有する入力信号を、該第１の電源電圧より高い第２の電源電圧に対応した論理電圧を有する出力信号に変換して出力する回路であって、第２の電源電圧を耐圧とする複数のＭＯＳトランジスタからなり、第１のラッチノードに入力信号に対応する非反転論理を、第２のラッチノードに入力信号に対する反転論理をラッチするラッチ回路と、前記第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタと、前記第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタと、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタあるいは第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加する、第１の電源電圧を電源電圧とするトランジスタ駆動回路とを備えた、ものである。
【００１７】
本願請求項２に係る発明は、請求項１記載の電圧レベル変換回路において、前記第１のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタを、前記第１のＮチャネル型ＭＯＳトランジスタと直列に接続し、前記第２のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第４のＮチャネル型ＭＯＳトランジスタを、前記第２のＮチャネル型ＭＯＳトランジスタと直列に接続した、ものである。
【００１８】
本願請求項３に係る発明は、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動する、ものである。
【００１９】
本願請求項４に係る発明は、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２０】
本願請求項５に係る発明は、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２１】
本願請求項６に係る発明は、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したとき、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３のＮチャネル型ＭＯＳトランジスタ及び前記第４のＮチャネル型ＭＯＳトランジスタのゲートには、入力信号に対応した論理信号を印加する、ものである。
【００２２】
本願請求項７に係る発明は、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２３】
本願請求項８に係る発明は、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２４】
本願請求項９に係る発明は、請求項１記載の電圧レベル変換回路において、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加する、ものである。
【００２５】
本願請求項１０に係る発明は、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２６】
本願請求項１１に係る発明は、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２７】
本願請求項１２に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の直列回路と、前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の直列回路とを有し、前記第１の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第２の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第１のラッチノードとし、前記第２の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第１の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第２のラッチノードとした、ものである。
【００２８】
本願請求項１３に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と第１のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第１の直列回路と、前記第２の電源と第２のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第２の直列回路とを有し、前記第１の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第１の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第２のラッチノードに接続し、前記第２の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第２の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第１のラッチノードに接続し、前記第１及び第２の直列回路におけるラッチノード側のＰチャネル型ＭＯＳトランジスタのゲートに、前記トランジスタ駆動回路にて前記入力信号が遷移したときに発生されるパルス信号を印加する、ものである。
【００２９】
本願請求項１４に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と第１のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと、前記第２の電源と第２のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタとを有し、前記第１のＰチャネル型ＭＯＳトランジスタのゲートを前記第２のラッチノードとし、前記第２のＰチャネル型ＭＯＳトランジスタのゲートを前記第１のラッチノードとした、ものである。
【発明の効果】
【００３０】
本願請求項１の発明によれば、入力信号の論理電圧を低電源電圧に対応する電圧レベルから高電源電圧に対応する電圧レベルに変換する回路であって、高電源電圧を耐圧とする複数の高耐圧ＭＯＳトランジスタからなるラッチ回路と、該ラッチ回路の一方のラッチノードを放電する第１の高耐圧Ｎチャネル型ＭＯＳトランジスタと、前記ラッチ回路のもう一方のラッチノードを放電する第２の高耐圧Ｎチャネル型ＭＯＳトランジスタとを備え、前記入力信号が遷移したときに、前記第１あるいは第２の高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートに、パルス高さを低電源電圧より昇圧したパルス信号を印加するので、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電圧である外部電圧に対応した論理電圧に変換することができる。これにより、半導体装置の、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を得ることができる。
【００３１】
本願請求項２の発明によれば、請求項１記載の電圧レベル変換回路において、一方のラッチノードと接地電圧源との間に、第３の低耐圧Ｎチャネル型ＭＯＳトランジスタを、前記第１の高耐圧Ｎチャネル型ＭＯＳトランジスタと直列に接続し、もう一方のラッチノードと接地電圧源との間に、第４の低耐圧Ｎチャネル型ＭＯＳトランジスタを、前記第２の高耐圧Ｎチャネル型ＭＯＳトランジスタと直列に接続したので、ラッチノードにＨレベル電圧を保持している状態で、該ラッチノードから接地側へのリーク電流を、オフ状態の低耐圧Ｎチャネル型ＭＯＳトランジスタにより阻止することができる。
【００３２】
本願請求項３の発明によれば、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動するので、各ラッチノードを放電するトランジスタが、入力信号の遷移に応じた発生するパルス信号のパルス区間だけオン状態となり、入力信号の遷移後は、ラッチノードに保持されているＨレベル論理電位を安定に保持することができる。
【００３３】
本願請求項４の発明によれば、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号を前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００３４】
本願請求項５の発明によれば、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号を、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００３５】
本願請求項６の発明によれば、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したとき、前記第１または第２の高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３及び第４の低耐圧Ｎチャネル型ＭＯＳトランジスタのゲートには、入力信号に対応した論理信号を印加するので、前記トランジスタ駆動回路を、前記第３及び第４の低耐圧Ｎチャネル型ＭＯＳトランジスタのゲートにパルス信号を印加するものに比べて簡単な回路構成とすることができる。
【００３６】
本願請求項７の発明によれば、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００３７】
本願請求項８の発明によれば、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００３８】
本願請求項９の発明によれば、請求項１記載の電圧レベル変換回路において、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加するので、ラッチノードを放電する高耐圧トランジスタの完全なオン状態と完全なオフ状態とを、該トランジスタのゲートに印加するパルス信号により実現することができる。これにより、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電圧である外部電圧に対応した論理電圧に変換することができるだけでなく、高電源電圧により駆動されるラッチ回路のトランジスタを駆動制御する回路構成を簡単なものとできる。
【００３９】
本願請求項１０の発明によれば、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００４０】
本願請求項１１の発明によれば、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００４１】
本願請求項１２の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、各ラッチノードを充電するトランジスタと、各ラッチノードを放電するトランジスタとから構成したので、ラッチノードの電位を、すばやく入力信号に応じた論理に設定することができる。
【００４２】
本願請求項１３の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、第１及び第２のラッチノードを放電する際に、高電源電圧から該ラッチノードに電荷が供給されるのを抑えるＰチャネル型ＭＯＳトランジスタを有するものとしたので、入力信号が遷移したとき、ラッチノードの電位がより高速にＨレベルからＬレベルに遷移することとなり、より高速な動作が可能な電圧レベル変換回路を得ることができる。
【００４３】
本願請求項１４の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、各ラッチノードを充電するトランジスタのみから構成したので、ラッチ回路の構成を簡単なものとすることができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施の形態による電圧レベル変換回路は、低電源電圧を電源電圧とする低電圧回路系（ＶＤＤ１系）の論理電圧を有する入力信号を、高電源電圧を電源電圧とする高電圧回路系（ＶＤＤ２系）の論理電圧を有する出力信号に変換して出力する回路であって、ＶＤＤ２系ラッチ回路と、該ラッチ回路のラッチノードと接地電圧の間に挿入された、高耐圧のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタと、入力信号の論理レベルの遷移を検知して、ＶＤＤ１系の論理電圧を有するパルス信号を発生するパルス発生回路とを備え、該パルス信号をその電圧レベルを昇圧して上記Ｎチャネル型ＭＯＳトランジスタのゲートに印加するものを基本構成とし、低電源電圧が、高耐圧のＶＤＤ２系トランジスタのしきい値より低い電圧であっても動作するようにしたものである。
【００４５】
以下、本発明の各実施の形態について説明する。
（実施の形態１）
本実施の形態１は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間にＶＤＤ２系のＮチャネル型ＭＯＳトランジスタとＶＤＤ１系のＮチャネル型ＭＯＳトランジスタを直列に接続し、入力信号が遷移したときに、ＶＤＤ１系のＮチャネル型ＭＯＳトランジスタのゲートには、ＶＤＤ１系の論理電圧を有するパルス信号を印加し、ＶＤＤ２系のＮチャネル型ＭＯＳトランジスタのゲートには、上記パルス信号をそのＶＤＤ１系の論理電圧を昇圧して印加する回路構成を基本とするものである。ここで、ＶＤＤ２系ＭＯＳトランジスタは高電源電圧を耐圧とするものであり、ＶＤＤ１系ＭＯＳトランジスタは低電源電圧を耐圧とするものである。
【００４６】
図１は、この実施の形態１による電圧レベル変換回路１００ａの全体構成を示す回路図である。
この電圧レベル変換回路１００ａは、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下具体的な回路構成について詳述する。
【００４７】
この電圧レベル変換回路１００ａは、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、第１のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ１と第１のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ１とを直列に接続してなる第１の直列回路と、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、第２のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ２と第２のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ２とを直列に接続してなる第２の直列回路とを有している。
【００４８】
ここで、第１の直列回路における、電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ１と接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ１との接続ノードＮ１０は、第２の直列回路の電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ２のゲート及び接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに接続されている。第２の直列回路における、電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ２と接地側Ｎチャネル型ＭＯＳトランジスタとの接続ノードＮ１１は、第１の直列回路の電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ１のゲート及び接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ１のゲートに接続されている。そして、上記第１及び第２の直列回路を構成するＭＯＳトランジスタによりラッチ回路１１０が構成されており、上記接続ノードＮ１０及びＮ１１が該ラッチ回路１１０の一対のラッチノードとなっている。
【００４９】
電圧レベル変換回路１００ａは、接続ノードＮ１０と接地電圧ＶＳＳとの間に第３のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と第１のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１を直列に接続してなる、上記接続ノードＮ１０を放電する第３の直列回路と、接続ノードＮ１１と接地電圧ＶＳＳとの間に第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２を直列に接続してなる、上記接続ノードＮ１１を放電する第４の直列回路とを有している。
【００５０】
ここで、第１，第２のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２、及び第１〜第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ１〜Ｑｈｎ４は、しきい値の高い高耐圧トランジスタであり、高電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属している。また、第１及び第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｎｐ１及びＱｈｎ２は、しきい値の低い低耐圧トランジスタであり、低電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ１系）Ａ１に属している。
【００５１】
電圧レベル変換回路１００ａは、入力信号ＩＮ１の論理レベルが遷移したとき、パルス信号を発生する第１のパルス信号発生回路Ｃ１１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ２１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号を波形整形して第３の直列回路の接地側Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する第１の論理回路Ｃ３１とを有している。また、電圧レベル変換回路１００ａは、入力信号ＩＮ１を入力とし、該入力信号の反転信号を出力する否定回路Ｃ１と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第２のパルス信号発生回路Ｃ１２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第４の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ２２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号を波形整形して第４の直列回路の接地側Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートに印加する第２の論理回路Ｃ３２とを有している。
【００５２】
ここで、否定回路Ｃ１、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２、第１，第２の昇圧回路Ｃ２１，Ｃ２２、及び第１，第２の論理回路Ｃ３１，Ｃ３２により、上記第３及び第４の直列回路のＮチャネル型ＭＯＳトランジスタを駆動するトランジスタ駆動回路が構成されており、このトランジスタ駆動回路は、低電源電圧ＶＤＤ１を電源電圧とするものである。
【００５３】
以下、該トランジスタ駆動回路におけるパルス信号発生回路及び昇圧電位発生回路について具体的に説明する。
図２（ａ）は、第１のパルス信号発生回路Ｃ１１の具体的な回路構成を示している。
【００５４】
第１のパルス信号発生回路Ｃ１１は、入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに変化したとき、５段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、入力信号ＩＮ１が入力される入力ノードＩＮＰに順次に接続された５段の否定回路Ｃ１１ａ〜Ｃ１１ｅと、最終段の否定回路Ｃ１１ｅの出力と入力信号ＩＮ１との論理演算を行うＮＡＮＤ回路Ｃ１１ｆと、ＮＡＮＤ回路Ｃ１１ｆの出力を反転して出力ノードＯＵＴＰに出力する否定回路Ｃ１１ｇとから構成されている。
【００５５】
また、第２のパルス信号発生回路Ｃ１２は、入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号の論理レベルがＬレベルからＨレベルに変化したとき、つまり、入力ノードＩＮＰに入力される入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに変化したとき、５段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、上記第１のパルス信号発生回路Ｃ１１と同一の回路構成を有している。
【００５６】
図２（ｂ）は、第１の昇圧電位発生回路Ｃ２１の具体的な回路構成を示している。
【００５７】
第１の昇圧電位発生回路Ｃ２１は、第１のパルス信号発生回路Ｃ１１から出力されるパルス信号を昇圧して出力するものである。この第１の昇圧電位発生回路Ｃ２１は、入力ノードＩＮＨに印加された信号を反転する第１の否定回路Ｃ２１ａと、該第１の否定回路の出力を反転する第２の否定回路Ｃ２１ｂと、入力ノードＩＮＨに印加された信号と第２の否定回路Ｃ２１ｂの出力の論理積を算出する２入力ＡＮＤ回路Ｃ２１ｃと、該２入力ＡＮＤ回路Ｃ２１ｃの出力端と出力ノードＯＵＴＨとの間に接続されたキャパシタＣ２１ｅとを有している。また、第１の昇圧電位発生回路Ｃ２１は、低電源電圧ＶＤＤ１と出力ノードＯＵＴＨ１との間に接続されたＶＤＤ１系Ｐチャネル型ＭＯＳトランジスタＣ２１ｆと、入力ノードＩＮＨに印加された入力信号と第２の否定回路Ｃ２１ｂの出力信号の論理和を算出して、該論理和信号を該Ｐチャネル型ＭＯＳトランジスタＣ２１ｆのゲートに印加するＯＲ回路Ｃ２１ｄとを有している。
【００５８】
また、第２の昇圧電位発生回路Ｃ２２は、上記第２のパルス信号発生回路Ｃ１２から出力されるパルス信号を、昇圧して出力するものであり、第１の昇圧電位発生回路Ｃ２１と同一の回路構成を有している。
【００５９】
第１の論理回路Ｃ３１は、入力ノードＴｉｎに入力された入力信号ＩＮ１と、第１のパルス信号発生回路Ｃ１１の出力信号とを入力とするＮＡＮＤ回路Ｃ３１ａと、該ＮＡＮＤ回路３１ａの出力信号を反転する否定回路Ｃ３１ｂとからなり、第１のパルス信号発生回路Ｃ１１で発生したパルス信号を波形整形して上記第１のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する出力するものである。第２の論理回路Ｃ３２は、入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号と、第２のパルス信号発生回路Ｃ１２の出力信号とを入力とするＮＡＮＤ回路Ｃ３２ａと、該ＮＡＮＤ回路３２ａの出力信号を反転する否定回路Ｃ３２ｂとからなり、第２のパルス信号発生回路Ｃ１２で発生したパルス信号を波形整形して上記第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートに印加するものである。
【００６０】
なお、否定回路Ｃ１の具体的な回路構成は図示していないが、否定回路Ｃ１は、低電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列に接続し、これらのトランジスタのゲートを共通接続してなる回路構成となっている。
【００６１】
次に動作について説明する。
図３は、実施の形態１の電圧レベル変換回路１００ａの動作を説明する波形図である。
【００６２】
この電圧レベル変換回路１００ａでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子ＯＵＴ１から出力される。
【００６３】
例えば、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると、第１のパルス信号発生回路Ｃ１１は、入力信号ＩＮ１の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち上がりタイミングｔuに同期したＶＤＤ１系のワンショットパルス信号を発生する。
【００６４】
つまり、この第１のパルス信号発生回路Ｃ１１では、入力信号ＩＮ１がＬレベルからＨレベルに遷移したとき、ＮＡＮＤ回路Ｃ１１ｆの一方の入力電位は、入力信号の遷移タイミングと同時にＬレベルからＨレベルに変化し、他方の入力電位は、入力信号ＩＮ１の遷移タイミングから、５段の否定回路Ｃ１１ａ〜Ｃ１１ｅに相当する遅延時間だけ遅れてＨレベルからＬレベルに変化する。このため、ＮＡＮＤ回路Ｃ１１ｆの両入力電位がＨレベルである期間の間、ＮＡＮＤ回路Ｃ１１ｆの出力電位はＬレベルとなり、その後段の否定回路Ｃ１１ｇからは、入力信号ＩＮ１の遷移に同期して立ち上がるパルス信号が出力されることとなる。なお、入力信号のレベルがＨレベルからＬレベルに変化したときは、ＮＡＮＤ回路Ｃ１１ｆの両入力電位がＨレベルである期間はなく、否定回路Ｃ１１ｇの出力電位はＬレベルのまま変化することはない。また、入力信号ＩＮ１がＬレベルからＨレベルに遷移したときには、否定回路Ｃ１の出力信号の論理レベルはＨレベルからＬレベルに変化することとなるので、第２のパルス信号発生回路Ｃ１２では、入力信号ＩＮ１の遷移は検出されない。
【００６５】
そして、第１のパルス信号発生回路Ｃ１１から出力されたパルス信号が第１の昇圧電位発生回路Ｃ２１に入力されると、該第１の昇圧電位発生回路Ｃ２１は、該ＶＤＤ１系のワンショットパルス信号を、そのパルス高さ電圧ＶＤＤ１がその２倍の電圧（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。
【００６６】
つまり、この第１の昇圧電位発生回路Ｃ２１では、入力ノードＩＮＨに印加された信号の論理レベルがＬレベルであるときは、ＡＮＤ回路Ｃ２１ｃの出力及びＯＲ回路Ｃ２１ｄの出力がともにＬレベルであるため、ＰチャンネルＭＯＳトランジスタＣ２１ｆがオンし、出力ノードＯＵＴＨの電位は、低電源電圧ＶＤＤ１と等しい電位となる。このとき、キャパシタＣ２１ｃは、出力端ＯＵＴＨ側ノードが低電源電圧ＶＤＤ１と等しい電位となるよう充電される。
【００６７】
また、昇圧電位発生回路Ｃ２１は、入力端ＩＮＨにパルス信号発生回路Ｃ１１からのパルス信号が入力され、入力端ＩＮＨの電位レベルがＬレベルからＨレベルに遷移すると、ＡＮＤ回路Ｃ２１ｃ及びＯＲ回路Ｃ２１ｄの一方の入力電位は、入力端ＩＮＨ１の電位遷移タイミングと同時にＬレベルからＨレベルに変化し、これらの回路Ｃ２１ｃ及びＣ２１ｄの他方の入力電位は、入力端ＩＮＨ１の電位遷移タイミングから、２段の否定回路Ｃ２１ａ及びＣ２１ｂに相当する遅延時間だけ遅れてＬレベルからＨレベルに変化する。このため、ＯＲ回路Ｃ２１ｄの出力電位がＬレベルからＨレベルに遷移した後に、ＡＮＤ回路Ｃ２１ｃの出力電位がＬレベルからＨレベルに遷移する。言い換えると、Ｐチャネル型ＭＯＳトランジスタＣ２１ｆがオフした後に、キャパシタＣ２１ｅのＡＮＤ回路側ノードが低電源電圧ＶＤＤ１と等しい電位となる。これにより、キャパシタＣ２１ｅの出力端側ノードは、接地電圧ＶＳＳに対して、低電源電圧ＶＤＤ１の約２倍に相当する電位に昇圧される。また、入力端ＩＮＨに入力されたパルス信号が立ち下がりタイミング（Ｔ＝ｔu1）で、ＡＮＤ回路Ｃ２１ｃの出力電位がＨレベルからＬレベルに遷移すると、キャパシタＣ２１ｅの出力端側ノードの電位は、昇圧された電圧（２・ＶＤＤ１）から、低電源電圧ＶＤＤ１に戻ることとなる。
【００６８】
上記パルス信号発生回路Ｃ１１から出力されたパルス信号が第１の論理回路Ｃ３１に入力されると、該第１の論理回路Ｃ３１は、該パルス信号を波形整形して、上記ラッチノードＮ１０から電荷を引き抜くＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する。つまり、第１の論理回路Ｃ３１では、入力信号ＩＮ１と、パルス信号発生回路Ｃ１１から出力されるパルス信号とがＮＡＮＤ回路Ｃ３１ａに入力されると、ＮＡＮＤ回路Ｃ３１ａは、入力信号とパルス信号の論理積の反転信号を否定回路Ｃ３１ｂに出力し、否定回路Ｃ３１ｂは、該反転信号を反転して、入力信号とパルス信号の論理積信号をＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに出力する。
【００６９】
このように、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移したときには（Ｔ＝ｔu）、一方のラッチノードＮ１０を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートには、入力信号ＩＮ１の遷移と同期したパルス信号が印加され、同時に、該ラッチノードＮ１０とＮチャネル型ＭＯＳトランジスタＱｌｎ１との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１０の電位がＬレベルとなる。
【００７０】
一方、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると、該入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号がＬレベルからＨレベルに遷移することとなる。このため、第２のパルス信号発生回路Ｃ１２が、第１のパルス信号発生回路Ｃ１１と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち下がりタイミング（Ｔ＝ｔd）に同期したＶＤＤ１系のワンショットパルス信号を、第２の昇圧電位発生回路Ｃ２２及び第２の論理回路Ｃ３２に出力する。なお、このとき、第１のパルス信号発生回路Ｃ１１では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【００７１】
すると、第２の昇圧電位発生回路Ｃ２２は、上記第１の昇圧電位発生回路Ｃ２１と同様に動作して、該ＶＤＤ１系のワンショットパルス信号に同期した、そのパルス高さ電圧ＶＤＤ１をその２倍の電圧レベル（２・ＶＤＤ１）まで昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードＮ１１から電荷を引き抜くＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。また、第２の論理回路Ｃ３２は、上記第１の論理回路Ｃ３１と同様に動作して、上記第２のパルス信号発生回路Ｃ１２から信号されたＶＤＤ１系のパルス信号を波形整形し、該波形整形されたパルス信号を、上記ラッチノードＮ１１から電荷を引き抜く、上記ＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と直列に接続されたＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する。
【００７２】
従って、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移したときには（Ｔ＝ｔd）、他方のラッチノードＮ１１を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ２のゲートには、入力信号ＩＮ１の遷移と同期したパルス信号が印加され、同時に、該ラッチノードＮ１１とＮチャネル型ＭＯＳトランジスタＱｌｎ２との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１１の電位がＬレベルとなる。
【００７３】
次にラッチ回路１１０の動作について説明する。
ＶＤＤ１系の入力信号Ｎ１がＬレベルからＨレベルに遷移したとき（Ｔ＝ｔu）、ラッチ回路１１０のラッチノードＮ１０はＬレベルとなり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２がオンし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ２がオフする。これにより、ラッチノードＮ１１の電位は高電源電圧ＶＤＤ２となり、出力端子ＯＵＴ１は、ＶＤＤ２系のＨレベル電位となる。
【００７４】
一方、ＶＤＤ１系の入力信号Ｎ１がＨレベルからＬレベルに遷移したとき（Ｔ＝ｔd）、ラッチ回路１１０のラッチノードＮ１１はＬレベルとなり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ１がオンし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１がオフする。これにより、ラッチノードＮ１０の電位は、ＶＤＤ２系のＨレベル電位ＶＤＤ２となり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２がオンし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ２がオフする。従って、ラッチノードＮ１１の電位は接地電圧ＶＳＳとなり、出力端子ＯＵＴ１はＬレベル電位となる。
【００７５】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、パルス信号発生回路Ｃ１１，Ｃ１２はパルス信号を発生することはなく、昇圧電位発生回路Ｃ２１，Ｃ２２の出力ノードＮ１５，Ｎ１６は、ＶＤＤ１系Ｈレベル電位ＶＤＤ１に保持され、論理回路Ｃ３１，Ｃ３２の出力ノードＮ１８，Ｎ２０の電位はＬレベルに保持される。従って、この状態では、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフとなり、ラッチ回路１１０は、ラッチノードの電位をそのまま保持する。
【００７６】
このように本実施の形態１では、低電圧系入力信号ＩＮ１の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ａにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して第１のパルス信号を発生するパルス信号発生回路Ｃ１１と、入力信号の立ち下がりを検出して第２のパルス信号を発生するパルス信号発生回路Ｃ１２と、上記第１，第２のパルス信号を昇圧する第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４に印加するので、低電圧系入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を実現することができる。
【００７７】
また、この実施の形態１では、ラッチ回路を、各ラッチノードＮ１０，Ｎ１１を充電するＰチャネル型ＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２と、各ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ１，Ｑｈｎ２とから構成したので、ラッチノードの電位を、すばやく入力信号に応じた論理に設定することができる。
【００７８】
また、この実施の形態１では、ラッチノードを放電する各高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｈｎ４と直列に、第１、第２パルス信号により制御される低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を接続しているので、入力信号が遷移せずに一定の論理電圧レベルに維持されている状態では、低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフすることとなり、Ｈレベル電位をラッチしているラッチノードから接地側へのリーク電流を阻止することができる。
【００７９】
さらに、低電圧系Ｎチャネル型ＭＯＳトランジスタが高電圧系Ｎチャネル型ＭＯＳトランジスタを介して高電源電圧ＶＤＤ２に接続されているので、低電圧系Ｎチャネル型ＭＯＳトランジスタのドレインに高電源電圧ＶＤＤ２が印加されるのを回避することができる。
【００８０】
なお、上記実施の形態１では、昇圧電位発生回路は、ＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタのゲートに印加される昇圧される電圧を、低電源電圧ＶＤＤ１の２倍の電圧とするものであるが、この昇圧電位発生回路は、昇圧電圧を、ＶＤＤ１電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
【００８１】
このような昇圧電位発生回路は、具体的には、図２（ｂ）に示す昇圧回路において、電源電圧ＶＤＤ１と昇圧ノードである出力ノードＯＵＴＨ１との間にＮチャネル型ＭＯＳトランジスタを接続し、そのドレイン及びゲートを出力ノードＯＵＴＨ１に接続することにより実現できる。
【００８２】
（実施の形態２）
図４は、本発明の実施の形態２による電圧レベル変換回路を説明する図である。
本実施の形態２の電圧レベル変換回路１００ｂは、実施の形態１の４つのＭＯＳトランジスタからなるラッチ回路１１０に代わる、６つのＭＯＳトランジスタからなるラッチ回路１２０を備えたものであり、その他の構成は、実施の形態１と同一である。
【００８３】
ここで、ラッチ回路１２０は、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、電源側から順次、第１のＰチャネル型ＭＯＳトランジスタＱｈｐ１、第３のＰチャネル型ＭＯＳトランジスタＱｈｐ３、第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１を直列に接続してなる第１の直列回路と、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、電源側から順次、第２のＰチャネル型ＭＯＳトランジスタＱｈｐ２、第４のＰチャネル型ＭＯＳトランジスタＱｈｐ４、第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２を直列に接続してなる第２の直列回路とを備えたものである。そして、このラッチ回路１２０では、Ｐチャネル型ＭＯＳトランジスタＱｈｐ１とＰチャネル型ＭＯＳトランジスタＱｈｐ３の接続点であるラッチノードＮ１０は、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２及びＮチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに接続されている。Ｐチャネル型ＭＯＳトランジスタＱｈｐ２とＰチャネル型ＭＯＳトランジスタＱｈｐ４の接続点であるラッチノードＮ１１は、Ｐチャネル型ＭＯＳトランジスタＱｈｐ１及びＮチャネル型ＭＯＳトランジスタＱｈｎ１のゲートに接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｈｐ３のゲートは、第１の論理回路Ｃ３１の出力ノードＮ１８に接続され、Ｐチャネル型ＭＯＳトランジスタＱｈｐ４のゲートは、第２の論理回路Ｃ３２の出力ノードＮ２０に接続されている。
【００８４】
次に動作について説明する。
この実施の形態２の電圧レベル変換回路１００ｂは、ラッチ回路１２０が入力信号の電圧レベルをラッチする動作のみ実施の形態１のものと異なっている。
【００８５】
つまり、この実施の形態２のラッチ回路１２０では、ＶＤＤ１系の入力信号Ｎ１がＬレベルからＨレベルに遷移したとき、第１の論理回路Ｃ３１で波形整形されたパルス信号が、ラッチノードＮ１０を放電する低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲート、及びラッチ回路１２０の高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３のゲートに印加され、第１の昇圧電位発生回路Ｃ２１で昇圧されたパルス信号が、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加される。すると、トランジスタＱｈｎ３及びＱｌｎ１がオンし、ラッチノードＮ１０から電荷がこれらのトランジスタＱｈｎ３及びＱｌｎ１を介して引き抜かれる。このとき、ラッチノードＮ１０と高電位電源ＶＤＤ２との間に接続されている高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３はほぼオフ状態となる。これにより、高電源電圧ＶＤＤ２からラッチノードＮ１０への電荷の供給が小さく抑えられ、ラッチノードＮ１０の電位はすばやくＨレベルからＬレベルに遷移することとなる。
【００８６】
一方、ＶＤＤ１系の入力信号Ｎ１がＨレベルからＬレベルに遷移したときには、トランジスタＱｈｎ４及びＱｌｎ２がオンし、ラッチノードＮ１１から電荷がこれらのトランジスタＱｈｎ４及びＱｌｎ２を介して引き抜かれる。このとき、ラッチノードＮ１１と高電位電源ＶＤＤ２との間に接続されている高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ４はほぼオフ状態となる。これにより、高電源電圧ＶＤＤ２からラッチノードＮ１１への電荷の供給が小さく抑えられ、ラッチノードＮ１１の電位はすばやくＨレベルからＬレベルに遷移することとなる。
【００８７】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、実施の形態１と同様、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフとなり、ラッチ回路１２０は、ラッチノードの電位をそのまま保持する。
【００８８】
このように本実施の形態２では、実施の形態１のラッチ回路１１０に代わる、入力信号の論理レベルをラッチし、かつラッチノードＮ１０，Ｎ１１の放電の際に、高電源電圧ＶＤＤ２からラッチノードＮ１０，Ｎ１１に電荷が供給されるのを抑える高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３、Ｑｈｐ４を有するラッチ回路１２０を備えたので、入力信号ＩＮ１が遷移したとき、ラッチノードＮ１０あるいはＮ１１がより高速にＨレベルからＬレベルに遷移することとなり、より高速な動作が可能な電圧レベル変換回路を得ることができる。
【００８９】
（実施の形態３）
図５は、本発明の実施の形態３による電圧レベル変換回路を説明する図である。
本実施の形態３の電圧レベル変換回路１００ｃは、実施の形態２の電圧レベル変換回路１００ｂを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【００９０】
すなわち、この実施の形態３の電圧レベル変換回路１００ｃは、実施の形態２の電圧レベル変換回路１００ｂと同様、ラッチ回路１２０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、第１，第２の論理回路Ｃ３１，Ｃ３２と、ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【００９１】
そして、この実施の形態３の電圧レベル変換回路１００ｃは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号をパルス信号発生回路Ｃ１１、第１の論理回路Ｃ３１、及び否定回路Ｃ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【００９２】
次に動作について説明する。
この実施の形態３の電圧レベル変換回路１００ｃは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態２のものと異なっている。
【００９３】
つまり、この実施の形態３の電圧レベル変換回路１００ｃでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【００９４】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２のパルス信号発生回路Ｃ１１及びＣ１２が順次パルス信号を発生することとなり、ラッチ回路１２０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【００９５】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１のパルス信号発生回路Ｃ１２及びＣ１１が順次パルス信号を発生することとなり、ラッチ回路１２０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【００９６】
このように本実施の形態３の電圧レベル変換回路１００ｃでは、実施の形態２の電圧レベル変換回路１００ｂを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１のパルス信号発生回路Ｃ１１，第１の論理回路Ｃ３１，及び否定回路Ｃ１に出力するので、電源投入時には、ラッチ回路１２０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【００９７】
なお、本実施の形態３では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【００９８】
さらに、この実施の形態３では、実施の形態２の電圧レベル変換回路１００ｂにおいて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにした電圧レベル変換回路を示したが、この実施の形態３の電圧レベル変換回路は、実施の形態１の電圧レベル変換回路１００ａにおいて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものであってもよい。
【００９９】
（実施の形態４）
本実施の形態４は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Ｎチャネル型ＭＯＳトランジスタと低電圧系Ｎチャネル型ＭＯＳトランジスタを直列に接続し、低電圧系Ｎチャネル型ＭＯＳトランジスタのゲートには入力信号あるいはその反転信号を印加し、高電圧系のＮチャネル型ＭＯＳトランジスタのゲートには、入力信号が遷移したとき、低電圧系の論理電圧レベルを有するパルス信号を、パルス高さ電圧を昇圧して印加する回路構成を基本とするものである。
【０１００】
図６は、この実施の形態４による電圧レベル変換回路１００ｄの全体構成を示す回路図である。
【０１０１】
この電圧レベル変換回路１００ｄは、実施の形態１と同様、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下詳述する。
【０１０２】
すなわち、この電圧レベル変換回路１００ｄは、高電源電圧と接地電圧との間にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１及び第２の直列回路を有し、各直列回路とトランジスタ接続点を一対のラッチノードＮ１０及びＮ１１とするラッチ回路１１０と、ラッチノードＮ１０と接地電源ＶＳＳとの間に高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１を直列に接続してなる、ラッチノードＮ１０を放電する第３の直列回路と、ラッチノードＮ１１と接地電圧ＶＳＳとの間に高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２を直列に接続してなる、ラッチノードＮ１１を放電する第４の直列回路とを有している。ここで、ラッチ回路及びラッチノードを放電する直列回路は、実施の形態１のものと同一のものである。
【０１０３】
また、電圧レベル変換回路１００ｄは、入力信号ＩＮ１の論理レベルが遷移したとき、パルス信号を発生する第１のパルス信号発生回路Ｃ１１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ２１と有している。また、電圧レベル変換回路１００ｄは、入力信号ＩＮ１を入力とし、該入力信号の反転信号を出力する否定回路Ｃ１と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第２のパルス信号発生回路Ｃ１２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第４の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ２２とを有している。
【０１０４】
ここで、否定回路Ｃ１、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２、第１，第２の昇圧回路Ｃ２１，Ｃ２２は、実施の形態１におけるものと同一のものである。
【０１０５】
そして、この実施の形態４では、第３の直列回路の接地側トランジスタＱｌｎ１のゲートは入力端子Ｔｉｎに接続され、第４の直列回路の接地側トランジスタＱｌｎ２のゲートは否定回路Ｃ１の出力ノードＮ１４に接続されている。
【０１０６】
次に動作について説明する。
【０１０７】
この電圧レベル変換回路１００ｄでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子Ｔｏｕｔから出力される。
【０１０８】
例えば、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると、上記ラッチノードＮ１０から電荷を引き抜くＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートの電位は、ＬレベルからＨレベルに変化する。また、このとき、第１のパルス信号発生回路Ｃ１１は、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち上がりタイミングｔuに同期したＶＤＤ１系のワンショットパルス信号を発生する。そして、第１のパルス信号発生回路Ｃ１１から出力されたパルス信号が第１の昇圧電位発生回路Ｃ２１に入力されると、該第１の昇圧電位発生回路Ｃ２１は、該ＶＤＤ１系のワンショットパルス信号をそのパルス高さ電圧ＶＤＤ１がその２倍の電圧レベル（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。なお、このとき、第２のパルス信号発生回路Ｃ１１では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【０１０９】
このように、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移したときには、一方のラッチノードＮ１０を放電するＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートの電位は、ＬレベルからＨレベルに変化し、同時に、該ラッチノードＮ１０とＮチャネル型ＭＯＳトランジスタＱｌｎ１との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１０の電位がＬレベルとなる。
【０１１０】
すると、ラッチ回路１１０は実施の形態１と同様に動作して、出力信号ＯＵＴ１のの論理電圧は、Ｌレベル電圧からＶＤＤ２系のＨレベル電圧となる。
【０１１１】
一方、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると、該入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号がＬレベルからＨレベルに遷移することとなる。このため、上記ラッチノードＮ１１から電荷を引き抜くＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートの電位は、ＬレベルからＨレベルに変化する。また、このとき、第２のパルス信号発生回路Ｃ１２が、第１のパルス信号発生回路Ｃ１１と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち上がりタイミングに同期したＶＤＤ１系のワンショットパルス信号を、第２の昇圧電位発生回路Ｃ２２に出力する。なお、このとき、第１のパルス信号発生回路Ｃ１１では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【０１１２】
すると、第２の昇圧電位発生回路Ｃ２２は、上記第１の昇圧電位発生回路Ｃ２１と同様に動作して、該ＶＤＤ１系のワンショットパルス信号をそのパルス高さ電圧ＶＤＤ１がその２倍の電圧レベル（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードＮ１１から電荷を引き抜くＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。
【０１１３】
従って、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移したときには、他方のラッチノードＮ１１を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ２のゲートの電位は、ＬレベルからＨレベルに変化し、同時に、該ラッチノードＮ１１とＮチャネル型ＭＯＳトランジスタＱｌｎ２との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１１の電位がＬレベルとなる。
【０１１４】
すると、ラッチ回路１１０は実施の形態１と同様に動作して、出力信号ＯＵＴ１の論理電圧は、高電圧系のＨレベル電圧からＬレベル電圧となる。
【０１１５】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、パルス信号発生回路Ｃ１１，Ｃ１２はパルス信号を発生することはなく、昇圧電位発生回路Ｃ２１，Ｃ２２の出力ノードＮ１５，Ｎ１６は、ＶＤＤ１系Ｈレベル電位ＶＤＤ１に保持される。従って、この状態では、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフとなり、ラッチ回路１１０は、ラッチノードの電位をそのまま保持する。
【０１１６】
このように本実施の形態４では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ｄにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して第１のパルス信号を発生するパルス信号発生回路Ｃ１１と、入力信号の立ち下がりを検出して第２のパルス信号を発生するパルス信号発生回路Ｃ１２と、上記第１，第２のパルス信号を昇圧する第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４に印加するので、低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。
【０１１７】
また、この実施の形態４では、ラッチノードを放電する各高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｈｎ４と直列に低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を接続しているので、入力信号が遷移せずに一定の論理電圧レベルに維持されている状態では、低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフすることとなり、Ｈレベル電位をラッチしているラッチノードからのリーク電流を回避することができる。
【０１１８】
さらに、低電圧系Ｎチャネル型ＭＯＳトランジスタが高電圧系Ｎチャネル型ＭＯＳトランジスタを介して高電源電圧ＶＤＤ２に接続されているので、低電圧系Ｎチャネル型ＭＯＳトランジスタのドレインに高電源電圧が印加されるのを回避することができる。
【０１１９】
そして、この実施の形態４では、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を、入力信号あるいはその反転信号により制御するので、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を制御する回路構成を簡略化することができる。
【０１２０】
（実施の形態５）
図７は、本発明の実施の形態５による電圧レベル変換回路を説明する図である。
【０１２１】
本実施の形態５の電圧レベル変換回路１００ｅは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１２２】
すなわち、この実施の形態５の電圧レベル変換回路１００ｅは、実施の形態４の電圧レベル変換回路１００ｄと同様、ラッチ回路１１０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチノードＮ１０及びＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【０１２３】
そして、この実施の形態５の電圧レベル変換回路１００ｅは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号を、第１のパルス信号発生回路Ｃ１１、第１の論理回路Ｃ３１、及びＮチャネル型ＭＯＳトランジスタＱｌｎ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【０１２４】
次に動作について説明する。
【０１２５】
この実施の形態５の電圧レベル変換回路１００ｅは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態４のものと異なっている。
【０１２６】
つまり、この実施の形態５の電圧レベル変換回路１００ｅでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【０１２７】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２のパルス信号発生回路Ｃ１１及びＣ１２が順次パルス信号を発生することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１２８】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１のパルス信号発生回路Ｃ１２及びＣ１１が順次パルス信号を発生することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１２９】
このように本実施の形態５の電圧レベル変換回路１００ｅでは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１のパルス信号発生回路Ｃ１１，Ｎチャネル型ＭＯＳトランジスタＱｌｐ１のゲート，及び否定回路Ｃ１に出力するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、この実施の形態５の電圧レベル変換回路１００ｅは、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１３０】
なお、本実施の形態５では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１３１】
（実施の形態６）
図８は、本発明の実施の形態６による電圧レベル変換回路を説明する図である。
本実施の形態６の電圧レベル変換回路１００ｆは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４２を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１３２】
すなわち、この実施の形態６の電圧レベル変換回路１００ｆは、実施の形態４の電圧レベル変換回路１００ｄと同様、ラッチ回路１１０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチノードＮ１０及びＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【０１３３】
そして、この実施の形態６の電圧レベル変換回路１００ｆは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４２と、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ５と、ラッチノードＮ１１を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ６とを備え、電源投入時にパルス信号発生回路Ｃ４２で発生されたワンショットパルス信号を上記ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加するものである。
【０１３４】
次に動作について説明する。
この実施の形態６の電圧レベル変換回路１００ｆは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態４のものと異なっている。
【０１３５】
つまり、この実施の形態６の電圧レベル変換回路１００ｆでは、電源投入時には、パルス信号発生回路Ｃ４２がワンショットパルス信号を発生し、該ワンショットパルス信号を、Ｎチャネル型ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加する。このため、電源投入時に、排他的論理和回路Ｃ４２の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、Ｎチャネル型ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６が一旦オンすることとなる。
【０１３６】
従って、入力信号の論理レベルがＬレベルである場合、ラッチノードＮ１１の電位が一旦Ｌレベルとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１３７】
一方、電源投入時に入力信号の論理レベルがＨレベルである場合、ラッチノードＮ１０を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ１がオンしている。この状態で、パルス信号発生回路Ｃ４２からのパルス信号により、ラッチノードＮ１０の電位が一旦Ｌレベルとなると、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１３８】
このように本実施の形態６の電圧レベル変換回路１００ｆでは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及びトランジスタに加えて、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ５と、ラッチノードＮ１１を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ６とを備え、電源投入時にパルス信号発生回路Ｃ４２で発生されたワンショットパルス信号を上記ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルと一致した論理レベルに確定されることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１３９】
なお、本実施の形態６では、１つの電圧レベル変換回路Ｃ４２が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４２は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４２がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における、ラッチノードを放電するトランジスタと並列に接続されたトランジスタが一時的にオンし、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１４０】
（実施の形態７）
本実施の形態７は、高電源電圧を電源電圧とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Ｎチャネル型ＭＯＳトランジスタを接続し、入力信号が遷移したときに、高電圧系Ｎチャネル型ＭＯＳトランジスタのゲートには、低電圧系の論理電圧レベルを有するパルス信号を、その論理電圧レベルを２倍に昇圧して印加する回路構成を基本とするものである。
【０１４１】
図９は、この実施の形態７による電圧レベル変換回路１００ｇの全体構成を示す回路図である。
この電圧レベル変換回路１００ｇは、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下詳述する。
【０１４２】
この電圧レベル変換回路１００ｇは、実施の形態１のラッチ回路と同一構成のラッチ回路１１０と、該ラッチ回路１１０の一方のラッチノードＮ１０と接地電圧ＶＳＳとの間に接続された第３のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と、該ラッチ回路のもう一方のラッチノードＮ１１と接地電圧ＶＳＳとの間に接続された第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４とを有している。ここで、ラッチ回路１１０を構成する４つのＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２，Ｑｈｎ１，Ｑｈｎ２、並びに第３及び第４のＮチャネル型ＭＯＳトランジスタＱｎｎ３及びＱｈｎ４は、しきい値の高い高耐圧トランジスタであり、高電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属している。
【０１４３】
電圧レベル変換回路１００ｇは、入力信号ＩＮ１を入力とし、該入力信号ＩＮ１に基づいて、４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４から論理信号を出力する第１の信号発生回路Ｃ５１と、該信号発生回路Ｃ５１からの４つの論理信号が入力される４つの入力ノードＩＮＨ１〜ＩＮＨ４を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第３のＮチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ６１とを有している。また、電圧レベル変換回路１００ｇは、入力信号ＩＮ１を反転する否定回路Ｃ１と、該否定回路の出力信号に基づいて４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４から論理信号を出力する第２の信号発生回路Ｃ５２と、該信号発生回路Ｃ５２からの４つの論理信号が入力される４つの入力ノードＩＮＨ１〜ＩＮＨ４を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第４のＮチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ６２とを有している。
【０１４４】
ここで、否定回路Ｃ１、第１，第２の信号発生回路Ｃ５１，Ｃ５２、及び第１，第２の昇圧電位発生回路Ｃ６１，Ｃ６２は、低電源電圧ＶＤＤ１により駆動されるものであり、以下具体的に説明する。
【０１４５】
図１０（ａ）は、第１の信号発生回路Ｃ５１の具体的な回路構成を説明する図である。
この第１の信号発生回路Ｃ５１は、１つの入力ノードＩＮＰ１と、第１〜第４の４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４とを有するものである。そして、この第１の信号発生回路Ｃ５１は、入力ノードＩＮＰ１に入力された入力信号ＩＮ１の立ち上がりタイミングｔ１（＝ｔｕ）に同期してパルス信号を発生する第１のパルス信号発生回路Ｃ１Ａと、該回路Ｃ１Ａの出力ノードＮ２１の電位を反転して、第１の出力ノードＯＵＴＰ１に出力する否定回路Ｃ１０とを有している。
【０１４６】
第１の信号発生回路Ｃ５１は、該出力ノードＯＵＴＰ１に出力された反転信号の立ち上がりタイミングｔ２に同期してパルス信号を発生し、第２の出力ノードＯＵＴＰ２に出力する第２のパルス信号発生回路Ｃ１Ｂと、該第２の出力ノードＯＵＴＰ２を入力とする否定回路Ｃ２０とを有している。
【０１４７】
第１の信号発生回路Ｃ５１は、否定回路Ｃ２０の出力ノードＮ２２に出力された反転信号の立ち上がりタイミングｔ３に同期してパルス信号を発生する第３のパルス信号発生回路Ｃ１Ｃと、該回路Ｃ１Ｃから出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の出力ノードＯＵＴＰ３に出力する昇圧電位発生回路Ｃ２Ａと、上記第１及び第２のパルス信号発生回路Ｃ１Ａ及びＣ１Ｂの出力を入力とする論理回路Ｃ３Ａｃとを有している。
【０１４８】
ここで、上記第１〜第３のパルス信号発生回路Ｃ１Ａ〜Ｃ１Ｃは、図２に示す実施の形態１の第１のパルス信号発生回路Ｃ１１と同一の回路構成を有し、また、上記昇圧電位発生回路Ｃ２Ａは、図３に示す実施の形態１の第１の昇圧電位発生回路Ｃ２１と同一の回路構成を有している。また、上記論理回路Ｃ３Ａは、上記第１のパルス信号発生回路Ｃ１Ａの出力信号を遅延する２段の否定回路Ｃ３Ａａ及びＣ３Ａｂと、その後段の否定回路Ｃ３Ａｂの出力ノードＮ２４、第１のパルス信号発生回路Ｃ１Ａの出力ノードＮ２１、及び第２のパルス信号発生回路Ｃ１Ｂの出力ノードＯＵＴＰ２を入力ノードとし、これらの出力ノードからの論理信号の論理和を第４の出力ノードＯＵＴＰ４に出力する３入力ＮＯＲ回路Ｃ３Ａｃとから構成されている。
【０１４９】
なお、上記第２の信号発生回路Ｃ５２は、図１０（ａ）に示す第１の信号発生回路Ｃ５１と同一の回路構成を有している。
図１０（ｂ）は、上記第１の昇圧電位発生回路Ｃ６１の具体的な回路構成を説明する図である。
【０１５０】
この第１の昇圧電位発生回路Ｃ６１は、第１〜第４の４つの入力ノードＩＮＨ１〜ＩＮＨ４と、１つの出力ノードＯＵＴＨ１とを有している。そして、この第１の昇圧電位発生回路Ｃ６１は、低電源電圧ＶＤＤ１と出力ノードＯＵＴＨ１との間に接続された低電圧系Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａと、出力ノードＯＵＴＨ１と接地電圧ＶＳＳとの間に直列に接続された低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂと、上記第２の入力ノードＩＮＨ２と出力ノードＯＵＴＨ１との間に接続されたキャパシタＣ６１ｂとを有している。ここで、第１の入力ノードＩＮＨ１は上記Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａのゲートに接続され、上記第３及び第４の入力ノードＩＮＨ３及びＩＮＨ４は、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂのゲートに接続されている。
【０１５１】
次に動作について説明する。
この電圧レベル変換回路１００ｇでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子Ｔｏｕｔから出力される。
【０１５２】
例えば、入力端子Ｔｉｎに入力された入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると（Ｔ＝ｔｕ）、第１の信号発生回路Ｃ５１は、該入力信号ＩＮ１に基づいて４つの論理信号を出力ノードＯＵＴＰ１〜ＯＵＴＰ４から、第１の昇圧電位発生回路Ｃ６１の対応する４つの入力ノードＩＮＨ１〜ＩＮＨ４に出力する。すると、該第１の昇圧電位発生回路Ｃ６１は、第１の信号発生回路Ｃ５１からの４つの出力信号に基づいて、低電源電圧ＶＤＤ１の２倍の電位に昇圧されたパルス信号を発生し、高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。
【０１５３】
なお、第２の信号発生回路Ｃ５２には、入力信号の反転信号が入力されるため、入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移するときは（Ｔ＝ｔu）、第２の信号発生回路Ｃ５２の入力ノードＩＮＰ１の電位レベルはＨレベルからＬレベルに変化することとなる。このため、該第２の信号発生回路Ｃ５２における第１のパルス信号発生回路Ｃ１Ａはパルス信号を発生せず、第２の信号発生回路Ｃ５２及びその後段の第２の昇圧電位発生回路Ｃ６２は動作しない。従って、ラッチ回路１１０のラッチノードＮ１１を放電するＮチャネル型トランジスタは動作しない。
【０１５４】
一方、入力端子Ｔｉｎに入力された入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると（Ｔ＝ｔｄ）、第２の信号発生回路Ｃ５２は、該入力信号ＩＮ１の反転信号である否定回路Ｃ１の出力信号に基づいて４つの論理信号を出力ノードＯＵＴＰ１〜ＯＵＴＰ４から、第２の昇圧電位発生回路Ｃ６２の対応する４つの入力ノードＩＮＨ１〜ＩＮＨ４に出力する。すると、該第２の昇圧電位発生回路Ｃ６２は、第２の信号発生回路Ｃ５２からの４つの出力信号に基づいて、低電源電圧ＶＤＤ１の２倍の電位に昇圧されたパルス信号を発生し、高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。
【０１５５】
なお、第１の信号発生回路Ｃ５１には、入力信号が入力されるため、入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移するときは（Ｔ＝ｔｄ）、第１の信号発生回路Ｃ５１の入力ノードＩＮＰ１の電位レベルはＨレベルからＬレベルに変化することとなる。このため、該第１の信号発生回路Ｃ５１における第１のパルス信号発生回路Ｃ１Ａはパルス信号を発生せず、第１の信号発生回路Ｃ５１及びその後段の第１の昇圧電位発生回路Ｃ６１は動作しない。従って、ラッチ回路１１０のラッチノードＮ１０を放電するＮチャネル型トランジスタは動作しない。
【０１５６】
以下、上記第１の信号発生回路Ｃ５１及び第１の昇圧回路の動作について詳しく説明する。
図１１は、第１の信号発生回路Ｃ５１の内部ノード及び出力ノードの電位レベルの変化を説明する図である。
【０１５７】
上記第１の信号発生回路Ｃ５１は、入力信号のレベル変化により動作する。
【０１５８】
つまり、この信号発生回路Ｃ５１の入力ノードＩＮＰ１の電位がＬレベルからＨレベルに変化すると（Ｔ＝ｔ１＝ｔu）、第１のパルス信号発生回路Ｃ１Ａは、その電位レベルの変化に同期したワンショットパルスを発生し、否定回路Ｃ１０が該第１のパルス信号発生回路Ｃ１Ａの電位を反転して第１の出力ノードＯＵＴＰ１に出力する。すると、第２のパルス信号発生回路Ｃ１Ｂは、否定回路Ｃ１０からの出力信号の立ち上がりに同期してワンショットパルス信号を発生し（Ｔ＝ｔ２）、該ワンショットパルス信号を出力ノードＯＵＴＰ２に出力する。否定回路Ｃ２０は、出力ノードＯＵＴＰ２の電位を反転して第３のパルス信号発生回路Ｃ１Ｃに出力する。すると、第３のパルス信号発生回路Ｃ１Ｃは、否定回路Ｃ２０の出力信号の立ち上がりに同期して、ワンショットパルス信号を昇圧電位発生回路Ｃ２Ａに出力し（Ｔ＝ｔ３）、昇圧電位発生回路Ｃ２Ａは、第３のパルス信号発生回路Ｃ１Ｃからのパルス信号を昇圧して第３の出力ノードＯＵＴＰ３に出力する。また、論理回路Ｃ３Ａは、第１のパルス信号発生回路Ｃ１Ａの出力信号と、これを２段の否定回路Ｃ３Ａａ及びＣ３Ａｂにより遅延した信号と、第２のパルス信号発生回路Ｃ１Ｂの出力信号との論理和を演算し、論理和信号を第４の出力ノードＯＵＴＰ４に出力する。
【０１５９】
第１の昇圧回路Ｃ６１は、第１の信号発生回路Ｃ５１の出力ノードから出力された４つの論理信号を入力として動作する。
【０１６０】
つまり、入力信号がＬレベルである状態では、入力ノードＩＮＨ１，ＩＮＨ３，ＩＮＨ４はＨレベル電位ＶＤＤ１であり、従って、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオフ状態、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂはオン状態であり、出力ノードＯＵＴＨ１は接地電圧ＶＳＳとなっている。また、このとき、入力ノードＩＮＨ２はＬレベルであり、キャパシタＣ６１ｂの両電極は接地電位ＶＳＳ（０ｖ）となっている。
【０１６１】
この状態で、入力信号ＩＮ１がＬレベルからＨレベルに変化すると（Ｔ＝ｔ１）、入力ノードＩＮＨ１，ＩＮＨ４はＨレベルからＬレベルに変化し、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオンし、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ｂはオフする。これにより、出力ノードＯＵＴＨ１の充電が開始され、その電位レベルは電源電圧ＶＤＤ１となる。そして、その後、入力ノードＩＮＨ１がＬレベルからＨレベルに変化して（Ｔ＝ｔ２）、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオフ状態となると、出力ノードＯＵＴＨ１がフローティング状態となり、入力ノードＩＮＨ１のレベル変化と同時に、入力ノードＩＮＨ２の電圧レベルがＬレベルからＨレベルに変化すると、出力ノードＯＵＴＨ１は電源電圧ＶＤＤ１からその２倍の電圧まで昇圧され、この昇圧された電位が高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｎ３に印加される。これにより、ラッチ回路１１０のラッチノードＮ１０がＬレベルとなり、ラッチ回路１１０の出力ノードＴｏｕｔが、入力信号の論理レベルに対応したＨレベルとなる。
【０１６２】
その後さらに、入力ノードＩＮＨ４がＨレベルからＬレベルに変化すると（Ｔ＝ｔ３）、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ｂがオンし、その直後に、入力ノードＩＮＨ３の電位が電源電圧ＶＤＤ１からその２倍の電圧まで上昇すると、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ｂがオンし、これにより、出力ノードＯＵＴＨ１は放電され、接地電圧ＶＳＳとなる。
【０１６３】
また、第２のパルス信号発生回路Ｃ５２及び第２の昇圧回路Ｃ６２は、入力信号がＨレベルからＬレベルに変化したとき（Ｔ＝ｔｄ）、入力信号を反転する否定回路Ｃ１の出力信号がＬレベルからＨレベルに変換するのを検出して、上記第１のパルス信号発生回路Ｃ５１及び第１の昇圧回路Ｃ６１と同様に動作して、ラッチ回路１１０の高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに、昇圧されたパルス信号を印加する。これにより、ラッチ回路のラッチノードＮ１１がＬレベルとなり、ラッチ回路の出力ノードＴｏｕｔの電位は、入力信号の論理レベルに対応したＬレベルとなる。
【０１６４】
ここで、入力信号が遷移しないときには、ラッチノードＮ１０及びＮ１１に接続されているＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４のゲートは接地電圧であり、完全にオフ状態となり、ラッチ回路は、ラッチ状態を保持することとなる。
【０１６５】
このように本実施の形態７では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ｇにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して複数の論理信号を発生する第１の信号発生回路Ｃ５１と、入力信号の立ち下がりを検出して複数の論理信号を発生する第２の信号発生回路Ｃ５２と、第１の信号発生回路Ｃ５１の出力信号に基づいて、昇圧した第１のパルス信号を発生する第１の昇圧回路Ｃ６１と、第２の信号発生回路Ｃ５２の出力信号に基づいて、昇圧した第２のパルス信号を発生する第２の昇圧回路Ｃ６２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４に印加するので、ラッチノードを放電する高耐圧トランジスタを完全にオンあるいはオフさせることができる。つまり低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。また、入力信号の論理レベルが一定である状態では、ラッチノードを放電するＮチャネル型ＭＯＳトランジスタが完全にオフしているため、リーク電流がない電圧レベル変換回路を実現できる。
【０１６６】
なお、上記実施の形態７では、昇圧回路は、ＶＤＤ２系のＮチャネル型ＭＯＳトランジスタのゲートに印加される昇圧される電圧を、電源電圧ＶＤＤ１の２倍の電圧とするものであるが、この昇圧回路は、昇圧電圧を、ＶＤＤ１電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
【０１６７】
このような昇圧回路は、具体的には、図１０（ｂ）に示す昇圧回路において、低電源電圧ＶＤＤ１と昇圧ノードである出力ノードＯＵＴＨ１との間にＮチャネル型ＭＯＳトランジスタを接続し、そのドレイン及びゲートを出力ノードＯＵＴＨ１に接続することにより実現できる。
【０１６８】
（実施の形態８）
図１２は、本発明の実施の形態８による電圧レベル変換回路を説明する図である。
本実施の形態８の電圧レベル変換回路１００ｈは、実施の形態７の電圧レベル変換回路１００ｇを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１６９】
すなわち、この実施の形態８の電圧レベル変換回路１００ｈは、実施の形態７の電圧レベル変換回路１００ｇと同様、ラッチ回路１１０と、第１，第２の信号発生回路Ｃ５１，Ｃ５２と、第１，第２の昇圧回路Ｃ６１，Ｃ６２と、ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４とを有している。
【０１７０】
そして、この実施の形態８の電圧レベル変換回路１００ｈは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号を第１の信号発生回路Ｃ５１、及び否定回路Ｃ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【０１７１】
次に動作について説明する。
この実施の形態８の電圧レベル変換回路１００ｈは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態７のものと異なっている。
【０１７２】
つまり、この実施の形態８の電圧レベル変換回路１００ｈでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【０１７３】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２の信号発生回路Ｃ５１及びＣ５２が順次動作することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１７４】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１の信号発生回路Ｃ５２及びＣ５１が順次動作することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１７５】
このように本実施の形態８の電圧レベル変換回路１００ｈでは、実施の形態７の電圧レベル変換回路１００ｇを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１及び第２の信号発生回路Ｃ５１及びＣ５２に出力するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１７６】
なお、本実施の形態８では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１７７】
また、上記実施の形態では、２つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタとからなるラッチ回路、あるいは４つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタとからなるラッチ回路を示したが、ラッチ回路の具体的な回路構成はこれらに限るものではない。
【０１７８】
例えば、実施の形態１におけるラッチ回路を構成するＮチャネル型ＭＯＳトランジスタＱｈｎ１のオンオフ状態と、ラッチノードＮ１０を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ１及びＱｈｎ３のオンオフ状態が同じで、該ラッチ回路を構成するＮチャネル型ＭＯＳトランジスタＱｈｎ２のオンオフ状態と、ラッチノードＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ２及びＱｈｎ４のオンオフ状態が同じであれば、このラッチ回路におけるＮチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４は省略し、ラッチ回路の構成を簡単なものとすることができる。
【０１７９】
さらに、本発明の実施の形態は、上記実施の形態１ないし８に限定されるものではなく、上記実施の形態の電圧レベル変換回路の特徴を組み合わせたものでもよい。
【０１８０】
例えば、実施の形態４〜６の電圧レベル変換回路は、そのラッチ回路１１０に代わる実施の形態３のラッチ回路１２０を有するものであってもよい。
【産業上の利用可能性】
【０１８１】
本発明の電圧レベル変換回路は、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電源電圧である外部電圧に対応した論理電圧に変換することができ、より低い内部電圧による低電圧動作が求められる半導体装置で有用なものである。
【図面の簡単な説明】
【０１８２】
【図１】本発明の実施の形態１に係る電圧レベル変換回路１００ａを説明する図である。
【図２（ａ）】上記実施の形態１の電圧レベル変換回路１００ａにおけるパルス信号発生回路Ｃ１１を説明する図である。
【図２（ｂ）】上記実施の形態１の電圧レベル変換回路１００ａにおける昇圧電位発生回路Ｃ２１を説明する図である。
【図３】上記実施の形態１のパルス信号発生回路Ｃ１１，Ｃ２１及び昇圧電位発生回路Ｃ２１，Ｃ２２の動作を説明する信号波形図である。
【図４】本発明の実施の形態２に係る電圧レベル変換回路１００ｂを説明する図である。
【図５】本発明の実施の形態３に係る電圧レベル変換回路１００ｃを説明する図である。
【図６】本発明の実施の形態４に係る電圧レベル変換回路１００ｄを説明する図である。
【図７】本発明の実施の形態５に係る電圧レベル変換回路１００ｅを説明する図である。
【図８】本発明の実施の形態６に係る電圧レベル変換回路１００ｆを説明する図である。
【図９】本発明の実施の形態７に係る電圧レベル変換回路１００ｇを説明する図である。
【図１０（ａ）】上記実施の形態７の電圧レベル変換回路１００ｇにおける信号発生回路Ｃ５１を説明する図である。
【図１０（ｂ）】上記実施の形態７の電圧レベル変換回路１００ｇにおける昇圧回路Ｃ６１を説明する図である。
【図１１】上記実施の形態７の信号発生回路Ｃ５１，Ｃ５２及び昇圧電位発生回路Ｃ６１，Ｃ６２の動作を説明する信号波形図である。
【図１２】本発明の実施の形態８に係る電圧レベル変換回路１００ｈを説明する図である。
【図１３】従来の電圧レベル変換回路を説明する図である。
【符号の説明】
【０１８３】
１００ａ〜１００ｈ  電圧レベル変換回路
１１０，１２０  ラッチ回路
Ｃ１，Ｃ１０，Ｃ１１ａ〜Ｃ１１ｅ，Ｃ１１ｇ，Ｃ２０，Ｃ２１ａ，Ｃ２１ｂ，Ｃ３Ａａ，Ｃ３Ａｂ  否定回路
Ｃ１１ｆ  ＮＡＮＤ回路
Ｃ２１ｃ  ＡＮＤ回路
Ｃ２１ｄ  ＯＲ回路
Ｃ１１，Ｃ１２  第１及び第２のパルス信号発生回路
Ｃ１Ａ〜Ｃ１Ｃ  パルス信号発生回路
Ｃ２１，Ｃ２２  第１，第２の昇圧電位発生回路
Ｃ２Ａ  昇圧電位発生回路
Ｃ２１ｅ，Ｃ６１ｂ  キャパシタ
Ｃ２１ｆ，Ｑｌｐ６ａ  低電圧系Ｐチャネル型ＭＯＳトランジスタ
Ｃ３１，Ｃ３２  第１，第２の論理回路
Ｃ３３，Ｃ３Ａｃ  排他的論理和回路
Ｃ３Ａ  論理回路
Ｃ４１，Ｃ４２  電源投入時パルス信号発生回路
Ｃ５１，Ｃ５２  第１，第２の信号発生回路
Ｃ６１，Ｃ６２  第１，第２の昇圧回路
ＩＮ１  入力信号
ＩＮＨ，ＩＮＰ，ＩＮＰ１  入力ノード
ＩＮＨ１〜ＩＮＨ４  第１〜第４の入力ノード
Ｎ１０，Ｎ１１  ラッチノード
Ｎ１２〜Ｎ２２  ノード
ＯＵＴＰ，ＯＵＴＨ，ＯＵＴＨ１  出力ノード
ＯＵＴＰ１〜ＯＵＴＰ４  第１〜第４の出力ノード
ＯＵＴ１  出力信号
Ｑｈｎ１〜Ｑｈｎ４  高電圧系Ｎチャネル型ＭＯＳトランジスタ
Ｑｈｐ１〜Ｑｈｐ４  高電圧系Ｐチャネル型ＭＯＳトランジスタ
Ｑｌｎ１，Ｑｌｎ２，Ｑｌｎ６ａ，Ｑｌｎ６ｂ  低電圧系Ｎチャネル型ＭＯＳトランジスタ
Ｔｉｎ  入力端子
Ｔｏｕｔ  出力端子
ＶＤＤ１  低電源電圧
ＶＤＤ２  高電源電圧
ＶＳＳ  接地電圧
【図１】
2006025241.tif 000003
【図２（ａ）】
2006025241.tif 000004
【図２（ｂ）】
2006025241.tif 000005
【図３】
2006025241.tif 000006
【図４】
2006025241.tif 000007
【図５】
2006025241.tif 000008
【図６】
2006025241.tif 000009
【図７】
2006025241.tif 000010
【図８】
2006025241.tif 000011
【図９】
2006025241.tif 000012
【図１０（ａ）】
2006025241.tif 000013
【図１０（ｂ）】
2006025241.tif 000014
【図１１】
2006025241.tif 000015
【図１２】
2006025241.tif 000016
【図１３】
2006025241.tif 000017
【手続補正書】
【提出日】平成17年7月26日(2005.7.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源電圧に対応した論理電圧を有する入力信号を、該第１の電源電圧より高い第２の電源電圧に対応した論理電圧を有する出力信号に変換して出力する回路であって、
第２の電源電圧を耐圧とする複数のＭＯＳトランジスタからなり、第１のラッチノードに入力信号に対応する非反転論理を、第２のラッチノードに入力信号に対する反転論理をラッチするラッチ回路と、
前記第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタと、
前記第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタと、
前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタあるいは第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加する、第１の電源電圧を電源電圧とするトランジスタ駆動回路とを備えた、
ことを特徴とする電圧レベル変換回路。
【請求項２】
請求項１記載の電圧レベル変換回路において、
前記第１のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタを、前記第１のＮチャネル型ＭＯＳトランジスタと直列に接続し、
前記第２のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第４のＮチャネル型ＭＯＳトランジスタを、前記第２のＮチャネル型ＭＯＳトランジスタと直列に接続した、
ことを特徴とする電圧レベル変換回路。
【請求項３】
請求項２記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項４】
請求項３記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項５】
請求項３記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項６】
請求項２記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
前記入力信号が遷移したとき、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３のＮチャネル型ＭＯＳトランジスタまたは前記第４のＮチャネル型ＭＯＳトランジスタのゲートには、前記入力信号、又はその反転信号に対応した論理信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項７】
請求項６記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項８】
請求項６記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項９】
請求項１記載の電圧レベル変換回路において、
前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項１０】
請求項９記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、
ことを特徴とする電圧レベル変換回路。
【請求項１１】
請求項９記載の電圧レベル変換回路において、
前記トランジスタ駆動回路は、
電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタを駆動する、
ことを特徴とする電圧レベル変換回路。
【請求項１２】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の直列回路と、
前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の直列回路とを有し、
前記第１の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第２の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第１のラッチノードとし、
前記第２の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第１の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第２のラッチノードとした、
ことを特徴とする電圧レベル変換回路。
【請求項１３】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と第１のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第１の直列回路と、
前記第２の電源と第２のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第２の直列回路とを有し、
前記第１の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第１の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第２のラッチノードに接続し、
前記第２の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第２の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第１のラッチノードに接続し、
前記第１及び第２の直列回路におけるラッチノード側のＰチャネル型ＭＯＳトランジスタのゲートに、前記トランジスタ駆動回路にて前記入力信号が遷移したときに発生されるパルス信号を印加する、
ことを特徴とする電圧レベル変換回路。
【請求項１４】
請求項１記載の電圧レベル変換回路において、
前記ラッチ回路は、
前記第２の電源と第１のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと、
前記第２の電源と第２のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタとを有し、
前記第１のＰチャネル型ＭＯＳトランジスタのゲートを前記第２のラッチノードとし、前記第２のＰチャネル型ＭＯＳトランジスタのゲートを前記第１のラッチノードとした、
ことを特徴とする電圧レベル変換回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベル変換回路に関するものであり、特に、第１の電源電圧に対応した論理電圧レベルを有する入力信号を、第１の電源電圧より高い第２の電源電圧に対応した論理電圧レベルを有する出力信号に変換して出力する回路に関するものである。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴ない、半導体装置では外部電圧と内部電圧との２種類の電圧を用い、内部電圧を外部電圧より低く設定している。このため、外部電圧により駆動される回路と、内部電圧により駆動される回路との間で、信号の論理電圧レベルを変換する回路が必要となる。
【０００３】
以下では、低電源電圧に対応した論理電圧を、高電源電圧に対応した論理電圧に変換する回路（以下、電圧レベル変換回路という。）について従来技術の説明を行う。
【０００４】
この種の従来技術の一例として、特開平７−３２１６３８号公報には、高電源電圧により駆動される電圧レベル変換回路が開示されている。
【０００５】
図１３は、この公報に記載の電圧レベル変換回路を説明する図である。
この電圧レベル変換回路１０１は、第１の入力ノードＩｉｎと内部ノードＮ１０１との間に接続された第１のＮチャネル型ＭＯＳトランジスタＱｎ１０１と、高電源電圧ＶＰＰと上記内部ノードＮ１０１との間に接続された第１のＰチャネル型ＭＯＳトランジスタＱｐ１０１と、該高電源電圧ＶＰＰと接地電圧ＶＳＳとの間に直列に接続された電源側の第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２及び接地側の第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２とを有している。
【０００６】
ここで、上記第１の入力ノードＩｉｎには、低電源電圧ＶＣＣに対応した論理電圧を有する第１の入力信号Ｉ１が入力され、第２の入力ノードＳｉｎには、第１の入力信号Ｉ１に基づいて発生された、第１の入力信号Ｉ１より論理電圧が高い第２の入力信号Ｓ１が入力される。また、第１のＮチャネル型ＭＯＳトランジスタＱｎ１０１のゲートは、第２の入力ノードＳｉｎに接続され、第１のＰチャネル型ＭＯＳトランジスタＰｎ１０１のゲートは、第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２と第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２との接続点である出力ノードＮｏｕｔに接続されている。第２のＰチャネル型ＭＯＳトランジスタＱｐ１０２のゲートは上記内部ノードＮ１０１に接続され、第２のＮチャネル型ＭＯＳトランジスタＱｎ１０２のゲートは第１の入力ノードＩｉｎに接続されている。そして、第１及び第２のＰチャネル型ＭＯＳトランジスタＱｐ１０１及びＱｐ１０２により、第１の入力ノードＩｉｎに入力された入力信号Ｉ１をラッチし、その反転信号Ｏ１を出力ノードＮｏｕｔから出力するラッチ回路が構成されている。
【０００７】
次に動作について説明する。
電圧レベル変換回路１０１の第１，第２の入力ノードＩｉｎ、Ｓｉｎに、それぞれ第１，第２の入力信号Ｉ１，Ｓ１が入力されると、電圧レベル変換回路１０１の内部ノードＮ１０１は、第１の入力信号Ｉ１の論理レベルに応じた電位レベルとなる。
【０００８】
具体的には、第１の入力信号Ｉ１の論理レベルがＬレベルであるとき、電圧レベル変換回路１０１の内部ノードＮ１０１はＬレベルとなる。このとき、電圧レベル変換回路１０１では、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２はオフ、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２はオンとなり、出力ノードＯＵＴからは、Ｈレベルの出力信号Ｏ１が出力される。また、このときＰチャネル型ＭＯＳトランジスタＱｐ１０１は完全にオフする。
【０００９】
この状態で、第１の入力信号Ｉ１の論理レベルがＬレベルからＨレベルに遷移すると、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２は完全にオンする。このとき、Ｎチャネル型ＭＯＳトランジスタＱｎ１０１のゲートに入力される第２の入力信号Ｓ１の電圧レベルは第１の入力信号Ｉ１のＨレベル電圧ＶＣＣより高い電圧レベルに昇圧されているため、電圧レベル変換回路１０１のノードＮ１０１は、電源電圧（ＶＣＣ）よりトランジスタの閾値電圧Ｖｔｈだけ低い電位（ＶＣＣ−Ｖｔｈ）ではなく、電源電圧（ＶＣＣ）となり、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２はほぼオフする。
【００１０】
これにより、出力信号Ｏ１がＬレベルになると、Ｐチャネル型ＭＯＳトランジスタＱｐ１０１が完全にオンし、ノードＮ１０１は第２の電源電圧ＶＰＰとなり、Ｐチャネル型ＭＯＳトランジスタＱｐ１０２は完全にオフとなる。
【００１１】
このような従来の電圧レベル変換回路１０１では、Ｎチャネル型ＭＯＳトランジスタは、高電源電圧ＶＰＰに対応した耐圧を有する高耐圧トランジスタで構成しているため、一般にその閾値が高いものとなっている。このため、入力信号の論理電圧を低電圧化したときに、Ｎチャネル型ＭＯＳトランジスタＱｎ１０２のオン状態が不完全となり、出力信号Ｏ１の電圧レベルがＬレベルに確定するまでに時間を要するという問題がある。
【００１２】
このように電圧レベル変換回路を低電圧動作させる上での問題の対策として、上記公報には、図１３に示す電圧レベル変換回路１０１のＮチャネル型ＭＯＳトランジスタＱｎ１０１のゲート電位を電源電圧ＶＣＣとした回路において、電源電圧ＶＰＰとＰチャネル型ＭＯＳトランジスタＱｐ１０２との間に、そのゲートに入力ノードＩｉｎを接続したＰチャネル型ＭＯＳトランジスタを挿入し、入力信号がＨレベルからＬレベルに変化したとき、電源電圧ＶＰＰから出力端子Ｎｏｕｔに流れ込む電流が早期カットオフされるようにしたものが提案されている。
【００１３】
このような回路構成では、入力信号がＨレベルからＬレベルに変化したとき、出力信号Ｏ１の電圧レベルをより早くＬレベルに確定することができるが、高電源電圧ＶＰＰを耐圧とするＶＰＰ電源系ＮチャネルＭＯＳトランジスタをそのしきい値より低い電圧で動作させることはやはり困難であるという、電圧レベル変換回路の低電圧動作における本質的な問題は改善されない。
【特許文献１】特開平０７−３２１６３８号公報（第１０−１１頁，第１５−１６頁  図１−図３，図１２−図１３）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上説明したように、図１３に示す従来の電圧レベル変換回路は、高電圧である外部電圧を電源電圧とする高耐圧系トランジスタを、低電圧である内部電圧に対応した信号により制御するものであるため、この高耐圧系トランジスタのしきい値が高く、かつ内部電圧が前記しきい値より低い電圧である場合には、高耐圧系トランジスタを動作させることが困難である。このため、このような電圧レベル変換回路は、半導体装置における低電圧駆動による低消費電力化やトランジスタの微細化を阻害する要因になるという課題があった。
【００１５】
本発明は、前記課題に鑑みてなされたもので、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電源電圧である外部電圧に対応した論理電圧に変換することができ、半導体装置の、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願請求項１に係る発明は、第１の電源電圧に対応した論理電圧を有する入力信号を、該第１の電源電圧より高い第２の電源電圧に対応した論理電圧を有する出力信号に変換して出力する回路であって、第２の電源電圧を耐圧とする複数のＭＯＳトランジスタからなり、第１のラッチノードに入力信号に対応する非反転論理を、第２のラッチノードに入力信号に対する反転論理をラッチするラッチ回路と、前記第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタと、前記第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタと、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタあるいは第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加する、第１の電源電圧を電源電圧とするトランジスタ駆動回路とを備えた、ものである。
【００１７】
本願請求項２に係る発明は、請求項１記載の電圧レベル変換回路において、前記第１のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタを、前記第１のＮチャネル型ＭＯＳトランジスタと直列に接続し、前記第２のラッチノードと接地電圧源との間に、第１の電源電圧を耐圧とする第４のＮチャネル型ＭＯＳトランジスタを、前記第２のＮチャネル型ＭＯＳトランジスタと直列に接続した、ものである。
【００１８】
本願請求項３に係る発明は、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動する、ものである。
【００１９】
本願請求項４に係る発明は、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２０】
本願請求項５に係る発明は、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２１】
本願請求項６に係る発明は、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したとき、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３のＮチャネル型ＭＯＳトランジスタまたは前記第４のＮチャネル型ＭＯＳトランジスタのゲートには、前記入力信号、又はその反転信号に対応した論理信号を印加する、ものである。
【００２２】
本願請求項７に係る発明は、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２３】
本願請求項８に係る発明は、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１ないし第４のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２４】
本願請求項９に係る発明は、請求項１記載の電圧レベル変換回路において、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加する、ものである。
【００２５】
本願請求項１０に係る発明は、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットされないよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタのオフ状態を維持する、ものである。
【００２６】
本願請求項１１に係る発明は、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットされるよう、前記第１及び第２のＮチャネル型ＭＯＳトランジスタを駆動する、ものである。
【００２７】
本願請求項１２に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の直列回路と、前記第２の電源と接地電圧源との間に、第２の電源電圧を耐圧とするＰチャネル型ＭＯＳトランジスタと、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の直列回路とを有し、前記第１の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第２の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第１のラッチノードとし、前記第２の直列回路における電源側Ｐチャネル型ＭＯＳトランジスタと接地側Ｎチャネル型ＭＯＳトランジスタの接続点を、前記第１の直列回路におけるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲートに接続して、前記第２のラッチノードとした、ものである。
【００２８】
本願請求項１３に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と第１のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第１のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第１の直列回路と、前記第２の電源と第２のラッチノードとの間に直列に接続された、第２の電源電圧を耐圧とする直列接続の２つのＰチャネル型ＭＯＳトランジスタと、該第２のラッチノードと接地電圧源との間に接続された、第２の電源電圧を耐圧とするＮチャネル型ＭＯＳトランジスタとからなる第２の直列回路とを有し、前記第１の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第１の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第２のラッチノードに接続し、前記第２の直列回路における電源側のＰチャネル型ＭＯＳトランジスタのゲートと、該第２の直列回路におけるＮチャネル型ＭＯＳトランジスタのゲートとを第１のラッチノードに接続し、前記第１及び第２の直列回路におけるラッチノード側のＰチャネル型ＭＯＳトランジスタのゲートに、前記トランジスタ駆動回路にて前記入力信号が遷移したときに発生されるパルス信号を印加する、ものである。
【００２９】
本願請求項１４に係る発明は、請求項１記載の電圧レベル変換回路において、前記ラッチ回路は、前記第２の電源と第１のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと、前記第２の電源と第２のラッチノードとの間に接続された、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタとを有し、前記第１のＰチャネル型ＭＯＳトランジスタのゲートを前記第２のラッチノードとし、前記第２のＰチャネル型ＭＯＳトランジスタのゲートを前記第１のラッチノードとした、ものである。
【発明の効果】
【００３０】
本願請求項１の発明によれば、入力信号の論理電圧を低電源電圧に対応する電圧レベルから高電源電圧に対応する電圧レベルに変換する回路であって、高電源電圧を耐圧とする複数の高耐圧ＭＯＳトランジスタからなるラッチ回路と、該ラッチ回路の一方のラッチノードを放電する第１の高耐圧Ｎチャネル型ＭＯＳトランジスタと、前記ラッチ回路のもう一方のラッチノードを放電する第２の高耐圧Ｎチャネル型ＭＯＳトランジスタとを備え、前記入力信号が遷移したときに、前記第１あるいは第２の高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートに、パルス高さを低電源電圧より昇圧したパルス信号を印加するので、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電圧である外部電圧に対応した論理電圧に変換することができる。これにより、半導体装置の、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を得ることができる。
【００３１】
本願請求項２の発明によれば、請求項１記載の電圧レベル変換回路において、一方のラッチノードと接地電圧源との間に、第３の低耐圧Ｎチャネル型ＭＯＳトランジスタを、前記第１の高耐圧Ｎチャネル型ＭＯＳトランジスタと直列に接続し、もう一方のラッチノードと接地電圧源との間に、第４の低耐圧Ｎチャネル型ＭＯＳトランジスタを、前記第２の高耐圧Ｎチャネル型ＭＯＳトランジスタと直列に接続したので、ラッチノードにＨレベル電圧を保持している状態で、該ラッチノードから接地側へのリーク電流を、オフ状態の低耐圧Ｎチャネル型ＭＯＳトランジスタにより阻止することができる。
【００３２】
本願請求項３の発明によれば、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したときに、前記第１及び第３のＮチャネル型ＭＯＳトランジスタの両方、または前記第２及び第４のＮチャネル型ＭＯＳトランジスタの両方を、パルス信号により駆動するので、各ラッチノードを放電するトランジスタが、入力信号の遷移に応じた発生するパルス信号のパルス区間だけオン状態となり、入力信号の遷移後は、ラッチノードに保持されているＨレベル論理電位を安定に保持することができる。
【００３３】
本願請求項４の発明によれば、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号を前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００３４】
本願請求項５の発明によれば、請求項３記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号を、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００３５】
本願請求項６の発明によれば、請求項２記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、前記入力信号が遷移したとき、前記第１または第２の高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートに、パルス高さを第１の電源電圧より昇圧したパルス信号を印加するとともに、前記第３または第４の低耐圧Ｎチャネル型ＭＯＳトランジスタのゲートには、前記入力信号、又はその反転信号に対応した論理信号を印加するので、前記トランジスタ駆動回路を、前記第３及び第４の低耐圧Ｎチャネル型ＭＯＳトランジスタのゲートにパルス信号を印加するものに比べて簡単な回路構成とすることができる。
【００３６】
本願請求項７の発明によれば、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００３７】
本願請求項８の発明によれば、請求項６記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００３８】
本願請求項９の発明によれば、請求項１記載の電圧レベル変換回路において、前記入力信号が遷移したときに、前記第１のＮチャネル型ＭＯＳトランジスタまたは前記第２のＮチャネル型ＭＯＳトランジスタのゲートに、パルス高さが接地電圧から第１の電源電圧より高い昇圧電圧まで変化するパルス信号を印加するので、ラッチノードを放電する高耐圧トランジスタの完全なオン状態と完全なオフ状態とを、該トランジスタのゲートに印加するパルス信号により実現することができる。これにより、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電圧である外部電圧に対応した論理電圧に変換することができるだけでなく、高電源電圧により駆動されるラッチ回路のトランジスタを駆動制御する回路構成を簡単なものとできる。
【００３９】
本願請求項１０の発明によれば、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が前記入力信号に対応した論理にリセットしないので、該トランジスタ駆動回路を、電源投入時に出力信号のリセットを行うものに比べて簡単な回路構成とすることができる。
【００４０】
本願請求項１１の発明によれば、請求項９記載の電圧レベル変換回路において、前記トランジスタ駆動回路は、電源投入時には、前記出力信号が、前記入力信号に対応した論理にリセットするので、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、電圧レベル変換回路を、ＤＣ的な信号の電圧レベルを低電圧系レベルから高電圧系レベルに変換する回路としても使用することができる。
【００４１】
本願請求項１２の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、各ラッチノードを充電するトランジスタと、各ラッチノードを放電するトランジスタとから構成したので、ラッチノードの電位を、すばやく入力信号に応じた論理に設定することができる。
【００４２】
本願請求項１３の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、第１及び第２のラッチノードを放電する際に、高電源電圧から該ラッチノードに電荷が供給されるのを抑えるＰチャネル型ＭＯＳトランジスタを有するものとしたので、入力信号が遷移したとき、ラッチノードの電位がより高速にＨレベルからＬレベルに遷移することとなり、より高速な動作が可能な電圧レベル変換回路を得ることができる。
【００４３】
本願請求項１４の発明によれば、請求項１記載の電圧レベル変換回路において、前記ラッチ回路を、各ラッチノードを充電するトランジスタのみから構成したので、ラッチ回路の構成を簡単なものとすることができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施の形態による電圧レベル変換回路は、低電源電圧を電源電圧とする低電圧回路系（ＶＤＤ１系）の論理電圧を有する入力信号を、高電源電圧を電源電圧とする高電圧回路系（ＶＤＤ２系）の論理電圧を有する出力信号に変換して出力する回路であって、ＶＤＤ２系ラッチ回路と、該ラッチ回路のラッチノードと接地電圧の間に挿入された、高耐圧のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタと、入力信号の論理レベルの遷移を検知して、ＶＤＤ１系の論理電圧を有するパルス信号を発生するパルス発生回路とを備え、該パルス信号をその電圧レベルを昇圧して上記Ｎチャネル型ＭＯＳトランジスタのゲートに印加するものを基本構成とし、低電源電圧が、高耐圧のＶＤＤ２系トランジスタのしきい値より低い電圧であっても動作するようにしたものである。
【００４５】
以下、本発明の各実施の形態について説明する。
（実施の形態１）
本実施の形態１は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間にＶＤＤ２系のＮチャネル型ＭＯＳトランジスタとＶＤＤ１系のＮチャネル型ＭＯＳトランジスタを直列に接続し、入力信号が遷移したときに、ＶＤＤ１系のＮチャネル型ＭＯＳトランジスタのゲートには、ＶＤＤ１系の論理電圧を有するパルス信号を印加し、ＶＤＤ２系のＮチャネル型ＭＯＳトランジスタのゲートには、上記パルス信号をそのＶＤＤ１系の論理電圧を昇圧して印加する回路構成を基本とするものである。ここで、ＶＤＤ２系ＭＯＳトランジスタは高電源電圧を耐圧とするものであり、ＶＤＤ１系ＭＯＳトランジスタは低電源電圧を耐圧とするものである。
【００４６】
図１は、この実施の形態１による電圧レベル変換回路１００ａの全体構成を示す回路図である。
この電圧レベル変換回路１００ａは、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下具体的な回路構成について詳述する。
【００４７】
この電圧レベル変換回路１００ａは、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、第１のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ１と第１のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ１とを直列に接続してなる第１の直列回路と、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、第２のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ２と第２のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ２とを直列に接続してなる第２の直列回路とを有している。
【００４８】
ここで、第１の直列回路における、電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ１と接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ１との接続ノードＮ１０は、第２の直列回路の電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ２のゲート及び接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに接続されている。第２の直列回路における、電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ２と接地側Ｎチャネル型ＭＯＳトランジスタとの接続ノードＮ１１は、第１の直列回路の電源側Ｐチャネル型ＭＯＳトランジスタＱｈｐ１のゲート及び接地側Ｎチャネル型ＭＯＳトランジスタＱｈｎ１のゲートに接続されている。そして、上記第１及び第２の直列回路を構成するＭＯＳトランジスタによりラッチ回路１１０が構成されており、上記接続ノードＮ１０及びＮ１１が該ラッチ回路１１０の一対のラッチノードとなっている。
【００４９】
電圧レベル変換回路１００ａは、接続ノードＮ１０と接地電圧ＶＳＳとの間に第３のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と第１のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１を直列に接続してなる、上記接続ノードＮ１０を放電する第３の直列回路と、接続ノードＮ１１と接地電圧ＶＳＳとの間に第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２を直列に接続してなる、上記接続ノードＮ１１を放電する第４の直列回路とを有している。
【００５０】
ここで、第１，第２のＶＤＤ２系Ｐチャネル型ＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２、及び第１〜第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ１〜Ｑｈｎ４は、しきい値の高い高耐圧トランジスタであり、高電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属している。また、第１及び第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１及びＱｌｎ２は、しきい値の低い低耐圧トランジスタであり、低電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ１系）Ａ１に属している。
【００５１】
電圧レベル変換回路１００ａは、入力信号ＩＮ１の論理レベルが遷移したとき、パルス信号を発生する第１のパルス信号発生回路Ｃ１１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ２１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号を波形整形して第３の直列回路の接地側Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する第１の論理回路Ｃ３１とを有している。また、電圧レベル変換回路１００ａは、入力信号ＩＮ１を入力とし、該入力信号の反転信号を出力する否定回路Ｃ１と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第２のパルス信号発生回路Ｃ１２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第４の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ２２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号を波形整形して第４の直列回路の接地側Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートに印加する第２の論理回路Ｃ３２とを有している。
【００５２】
ここで、否定回路Ｃ１、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２、第１，第２の昇圧回路Ｃ２１，Ｃ２２、及び第１，第２の論理回路Ｃ３１，Ｃ３２により、上記第３及び第４の直列回路のＮチャネル型ＭＯＳトランジスタを駆動するトランジスタ駆動回路が構成されており、このトランジスタ駆動回路は、低電源電圧ＶＤＤ１を電源電圧とするものである。
【００５３】
以下、該トランジスタ駆動回路におけるパルス信号発生回路及び昇圧電位発生回路について具体的に説明する。
図２（ａ）は、第１のパルス信号発生回路Ｃ１１の具体的な回路構成を示している。
【００５４】
第１のパルス信号発生回路Ｃ１１は、入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに変化したとき、５段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、入力信号ＩＮ１が入力される入力ノードＩＮＰに順次に接続された５段の否定回路Ｃ１１ａ〜Ｃ１１ｅと、最終段の否定回路Ｃ１１ｅの出力と入力信号ＩＮ１との論理演算を行うＮＡＮＤ回路Ｃ１１ｆと、ＮＡＮＤ回路Ｃ１１ｆの出力を反転して出力ノードＯＵＴＰに出力する否定回路Ｃ１１ｇとから構成されている。
【００５５】
また、第２のパルス信号発生回路Ｃ１２は、入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに変化し、該入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号の論理レベルがＬレベルからＨレベルに変化したとき、５段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、上記第１のパルス信号発生回路Ｃ１１と同一の回路構成を有している。
【００５６】
図２（ｂ）は、第１の昇圧電位発生回路Ｃ２１の具体的な回路構成を示している。
【００５７】
第１の昇圧電位発生回路Ｃ２１は、第１のパルス信号発生回路Ｃ１１から出力されるパルス信号を昇圧して出力するものである。この第１の昇圧電位発生回路Ｃ２１は、入力ノードＩＮＨに印加された信号を反転する第１の否定回路Ｃ２１ａと、該第１の否定回路の出力を反転する第２の否定回路Ｃ２１ｂと、入力ノードＩＮＨに印加された信号と第２の否定回路Ｃ２１ｂの出力の論理積を算出する２入力ＡＮＤ回路Ｃ２１ｃと、該２入力ＡＮＤ回路Ｃ２１ｃの出力端と出力ノードＯＵＴＨとの間に接続されたキャパシタＣ２１ｅとを有している。また、第１の昇圧電位発生回路Ｃ２１は、低電源電圧ＶＤＤ１と出力ノードＯＵＴＨ１との間に接続されたＶＤＤ１系Ｐチャネル型ＭＯＳトランジスタＣ２１ｆと、入力ノードＩＮＨに印加された入力信号と第２の否定回路Ｃ２１ｂの出力信号の論理和を算出して、該論理和信号を該Ｐチャネル型ＭＯＳトランジスタＣ２１ｆのゲートに印加するＯＲ回路Ｃ２１ｄとを有している。
【００５８】
また、第２の昇圧電位発生回路Ｃ２２は、上記第２のパルス信号発生回路Ｃ１２から出力されるパルス信号を、昇圧して出力するものであり、第１の昇圧電位発生回路Ｃ２１と同一の回路構成を有している。
【００５９】
第１の論理回路Ｃ３１は、入力ノードＴｉｎに入力された入力信号ＩＮ１と、第１のパルス信号発生回路Ｃ１１の出力信号とを入力とするＮＡＮＤ回路Ｃ３１ａと、該ＮＡＮＤ回路３１ａの出力信号を反転する否定回路Ｃ３１ｂとからなり、第１のパルス信号発生回路Ｃ１１で発生したパルス信号を波形整形して上記第１のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加するものである。第２の論理回路Ｃ３２は、入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号と、第２のパルス信号発生回路Ｃ１２の出力信号とを入力とするＮＡＮＤ回路Ｃ３２ａと、該ＮＡＮＤ回路３２ａの出力信号を反転する否定回路Ｃ３２ｂとからなり、第２のパルス信号発生回路Ｃ１２で発生したパルス信号を波形整形して上記第２のＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートに印加するものである。
【００６０】
なお、否定回路Ｃ１の具体的な回路構成は図示していないが、否定回路Ｃ１は、低電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列に接続し、これらのトランジスタのゲートを共通接続してなる回路構成となっている。
【００６１】
次に動作について説明する。
図３は、実施の形態１の電圧レベル変換回路１００ａの動作を説明する波形図である。
【００６２】
この電圧レベル変換回路１００ａでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子Ｔｏｕｔから出力される。
【００６３】
例えば、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると、第１のパルス信号発生回路Ｃ１１は、入力信号ＩＮ１の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち上がりタイミングｔuに同期したＶＤＤ１系のワンショットパルス信号を発生する。
【００６４】
つまり、この第１のパルス信号発生回路Ｃ１１では、入力信号ＩＮ１がＬレベルからＨレベルに遷移したとき、ＮＡＮＤ回路Ｃ１１ｆの一方の入力電位は、入力信号の遷移タイミングと同時にＬレベルからＨレベルに変化し、他方の入力電位は、入力信号ＩＮ１の遷移タイミングから、５段の否定回路Ｃ１１ａ〜Ｃ１１ｅに相当する遅延時間だけ遅れてＨレベルからＬレベルに変化する。このため、ＮＡＮＤ回路Ｃ１１ｆの両入力電位がＨレベルである期間の間、ＮＡＮＤ回路Ｃ１１ｆの出力電位はＬレベルとなり、その後段の否定回路Ｃ１１ｇからは、入力信号ＩＮ１の遷移に同期して立ち上がるパルス信号が出力されることとなる。なお、入力信号のレベルがＨレベルからＬレベルに変化したときは、ＮＡＮＤ回路Ｃ１１ｆの両入力電位がＨレベルである期間はなく、否定回路Ｃ１１ｇの出力電位はＬレベルのまま変化することはない。また、入力信号ＩＮ１がＬレベルからＨレベルに遷移したときには、否定回路Ｃ１の出力信号の論理レベルはＨレベルからＬレベルに変化することとなるので、第２のパルス信号発生回路Ｃ１２では、入力信号ＩＮ１の遷移は検出されない。
【００６５】
そして、第１のパルス信号発生回路Ｃ１１から出力されたパルス信号が第１の昇圧電位発生回路Ｃ２１に入力されると、該第１の昇圧電位発生回路Ｃ２１は、該ＶＤＤ１系のワンショットパルス信号を、そのパルス高さ電圧ＶＤＤ１がその２倍の電圧（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。
【００６６】
つまり、この第１の昇圧電位発生回路Ｃ２１では、入力ノードＩＮＨに印加された信号の論理レベルがＬレベルであるときは、ＡＮＤ回路Ｃ２１ｃの出力及びＯＲ回路Ｃ２１ｄの出力がともにＬレベルであるため、ＰチャンネルＭＯＳトランジスタＣ２１ｆがオンし、出力ノードＯＵＴＨの電位は、低電源電圧ＶＤＤ１と等しい電位となる。このとき、キャパシタＣ２１ｅは、出力端ＯＵＴＨ側ノードが低電源電圧ＶＤＤ１と等しい電位となるよう充電される。
【００６７】
また、昇圧電位発生回路Ｃ２１は、入力端ＩＮＨにパルス信号発生回路Ｃ１１からのパルス信号が入力され、入力端ＩＮＨの電位レベルがＬレベルからＨレベルに遷移すると、ＡＮＤ回路Ｃ２１ｃ及びＯＲ回路Ｃ２１ｄの一方の入力電位は、入力端ＩＮＨ１の電位遷移タイミングと同時にＬレベルからＨレベルに変化し、これらの回路Ｃ２１ｃ及びＣ２１ｄの他方の入力電位は、入力端ＩＮＨ１の電位遷移タイミングから、２段の否定回路Ｃ２１ａ及びＣ２１ｂに相当する遅延時間だけ遅れてＬレベルからＨレベルに変化する。このため、ＯＲ回路Ｃ２１ｄの出力電位がＬレベルからＨレベルに遷移した後に、ＡＮＤ回路Ｃ２１ｃの出力電位がＬレベルからＨレベルに遷移する。言い換えると、Ｐチャネル型ＭＯＳトランジスタＣ２１ｆがオフした後に、キャパシタＣ２１ｅのＡＮＤ回路側ノードが低電源電圧ＶＤＤ１と等しい電位となる。これにより、キャパシタＣ２１ｅの出力端側ノードは、接地電圧ＶＳＳに対して、低電源電圧ＶＤＤ１の約２倍に相当する電位に昇圧される。また、入力端ＩＮＨに入力されたパルス信号の立ち下がりタイミング（Ｔ＝ｔu1）で、ＡＮＤ回路Ｃ２１ｃの出力電位がＨレベルからＬレベルに遷移すると、キャパシタＣ２１ｅの出力端側ノードの電位は、昇圧された電圧（２・ＶＤＤ１）から、低電源電圧ＶＤＤ１に戻ることとなる。
【００６８】
上記パルス信号発生回路Ｃ１１から出力されたパルス信号が第１の論理回路Ｃ３１に入力されると、該第１の論理回路Ｃ３１は、該パルス信号を波形整形して、上記ラッチノードＮ１０から電荷を引き抜くＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに印加する。つまり、第１の論理回路Ｃ３１では、入力信号ＩＮ１と、パルス信号発生回路Ｃ１１から出力されるパルス信号とがＮＡＮＤ回路Ｃ３１ａに入力されると、ＮＡＮＤ回路Ｃ３１ａは、入力信号とパルス信号の論理積の反転信号を否定回路Ｃ３１ｂに出力し、否定回路Ｃ３１ｂは、該反転信号を反転して、入力信号とパルス信号の論理積信号をＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートに出力する。
【００６９】
このように、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移したときには（Ｔ＝ｔu）、一方のラッチノードＮ１０を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲートには、入力信号ＩＮ１の遷移と同期したパルス信号が印加され、同時に、該ラッチノードＮ１０とＮチャネル型ＭＯＳトランジスタＱｌｎ１との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１０の電位がＬレベルとなる。
【００７０】
一方、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると、該入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号がＬレベルからＨレベルに遷移することとなる。このため、第２のパルス信号発生回路Ｃ１２が、第１のパルス信号発生回路Ｃ１１と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち下がりタイミング（Ｔ＝ｔd）に同期したＶＤＤ１系のワンショットパルス信号を、第２の昇圧電位発生回路Ｃ２２及び第２の論理回路Ｃ３２に出力する。なお、このとき、第１のパルス信号発生回路Ｃ１１では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【００７１】
すると、第２の昇圧電位発生回路Ｃ２２は、上記第１の昇圧電位発生回路Ｃ２１と同様に動作して、該ＶＤＤ１系のワンショットパルス信号に同期した、そのパルス高さ電圧ＶＤＤ１をその２倍の電圧レベル（２・ＶＤＤ１）まで昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードＮ１１から電荷を引き抜くＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。また、第２の論理回路Ｃ３２は、上記第１の論理回路Ｃ３１と同様に動作して、上記第２のパルス信号発生回路Ｃ１２から出力されたＶＤＤ１系のパルス信号を波形整形し、該波形整形されたパルス信号を、上記ラッチノードＮ１１から電荷を引き抜く、上記ＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と直列に接続されたＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ２のゲートに印加する。
【００７２】
従って、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移したときには（Ｔ＝ｔd）、他方のラッチノードＮ１１を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ２のゲートには、入力信号ＩＮ１の遷移と同期したパルス信号が印加され、同時に、該ラッチノードＮ１１とＮチャネル型ＭＯＳトランジスタＱｌｎ２との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１１の電位がＬレベルとなる。
【００７３】
次にラッチ回路１１０の動作について説明する。
ＶＤＤ１系の入力信号Ｎ１がＬレベルからＨレベルに遷移したとき（Ｔ＝ｔu）、ラッチ回路１１０のラッチノードＮ１０はＬレベルとなり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２がオンし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ２がオフする。これにより、ラッチノードＮ１１の電位は高電源電圧ＶＤＤ２となり、出力端子ＯＵＴ１は、ＶＤＤ２系のＨレベル電位となる。
【００７４】
一方、ＶＤＤ１系の入力信号Ｎ１がＨレベルからＬレベルに遷移したとき（Ｔ＝ｔd）、ラッチ回路１１０のラッチノードＮ１１はＬレベルとなり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ１がオンし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１がオフする。これにより、ラッチノードＮ１０の電位は、ＶＤＤ２系のＨレベル電位ＶＤＤ２となり、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２がオフし、Ｎチャネル型ＭＯＳトランジスタＱｈｎ２がオンする。従って、ラッチノードＮ１１の電位は接地電圧ＶＳＳとなり、出力端子ＯＵＴ１はＬレベル電位となる。
【００７５】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、パルス信号発生回路Ｃ１１，Ｃ１２はパルス信号を発生することはなく、昇圧電位発生回路Ｃ２１，Ｃ２２の出力ノードＮ１７，Ｎ１９は、ＶＤＤ１系Ｈレベル電位ＶＤＤ１に保持され、論理回路Ｃ３１，Ｃ３２の出力ノードＮ１８，Ｎ２０の電位はＬレベルに保持される。従って、この状態では、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフとなり、ラッチ回路１１０は、ラッチノードの電位をそのまま保持する。
【００７６】
このように本実施の形態１では、低電圧系入力信号ＩＮ１の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ａにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して第１のパルス信号を発生するパルス信号発生回路Ｃ１１と、入力信号の立ち下がりを検出して第２のパルス信号を発生するパルス信号発生回路Ｃ１２と、上記第１，第２のパルス信号を昇圧する第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４に印加するので、低電圧系入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を実現することができる。
【００７７】
また、この実施の形態１では、ラッチ回路を、各ラッチノードＮ１０，Ｎ１１を充電するＰチャネル型ＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２と、各ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ１，Ｑｈｎ２とから構成したので、ラッチノードの電位を、すばやく入力信号に応じた論理に設定することができる。
【００７８】
また、この実施の形態１では、ラッチノードを放電する各高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｈｎ４と直列に、第１、第２パルス信号により制御される低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を接続しこれらのゲートに第１、第２の論理回路Ｃ３１、Ｃ３２の出力を印加しているので、入力信号が遷移せずに一定の論理電圧レベルに維持されている状態では、低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフすることとなり、Ｈレベル電位をラッチしているラッチノードから接地側へのリーク電流を阻止することができる。
【００７９】
さらに、低電圧系Ｎチャネル型ＭＯＳトランジスタが高電圧系Ｎチャネル型ＭＯＳトランジスタを介して高電源電圧ＶＤＤ２に接続されているので、低電圧系Ｎチャネル型ＭＯＳトランジスタのドレインに高電源電圧ＶＤＤ２が印加されるのを回避することができる。
【００８０】
なお、上記実施の形態１では、昇圧電位発生回路は、ＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタのゲートに印加する昇圧電圧を、低電源電圧ＶＤＤ１の２倍の電圧とするものであるが、この昇圧電位発生回路は、昇圧電圧を、ＶＤＤ１電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
【００８１】
このような昇圧電位発生回路は、具体的には、図２（ｂ）に示す昇圧回路において、電源電圧ＶＤＤ１と昇圧ノードである出力ノードＯＵＴＨとの間にＮチャネル型ＭＯＳトランジスタを接続し、そのドレイン及びゲートを出力ノードＯＵＴＨに接続することにより実現できる。
【００８２】
（実施の形態２）
図４は、本発明の実施の形態２による電圧レベル変換回路を説明する図である。
本実施の形態２の電圧レベル変換回路１００ｂは、実施の形態１の４つのＭＯＳトランジスタからなるラッチ回路１１０に代わる、６つのＭＯＳトランジスタからなるラッチ回路１２０を備えたものであり、その他の構成は、実施の形態１と同一である。
【００８３】
ここで、ラッチ回路１２０は、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、電源側から順次、第１のＰチャネル型ＭＯＳトランジスタＱｈｐ１、第３のＰチャネル型ＭＯＳトランジスタＱｈｐ３、第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１を直列に接続してなる第１の直列回路と、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に、電源側から順次、第２のＰチャネル型ＭＯＳトランジスタＱｈｐ２、第４のＰチャネル型ＭＯＳトランジスタＱｈｐ４、第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２を直列に接続してなる第２の直列回路とを備えたものである。そして、このラッチ回路１２０では、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１とＰチャネル型ＭＯＳトランジスタＱｈｐ３の接続点であるラッチノードＮ１０は、Ｐチャネル型ＭＯＳトランジスタＱｈｐ２及びＮチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに接続されている。Ｎチャネル型ＭＯＳトランジスタＱｈｎ２とＰチャネル型ＭＯＳトランジスタＱｈｐ４の接続点であるラッチノードＮ１１は、Ｐチャネル型ＭＯＳトランジスタＱｈｐ１及びＮチャネル型ＭＯＳトランジスタＱｈｎ１のゲートに接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱｈｐ３のゲートは、第１の論理回路Ｃ３１の出力ノードＮ１８に接続され、Ｐチャネル型ＭＯＳトランジスタＱｈｐ４のゲートは、第２の論理回路Ｃ３２の出力ノードＮ２０に接続されている。
【００８４】
次に動作について説明する。
この実施の形態２の電圧レベル変換回路１００ｂは、ラッチ回路１２０が入力信号の電圧レベルをラッチする動作のみ実施の形態１のものと異なっている。
【００８５】
つまり、この実施の形態２のラッチ回路１２０では、ＶＤＤ１系の入力信号Ｎ１がＬレベルからＨレベルに遷移したとき、第１の論理回路Ｃ３１で波形整形されたパルス信号が、ラッチノードＮ１０を放電する低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１のゲート、及びラッチ回路１２０の高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３のゲートに印加され、第１の昇圧電位発生回路Ｃ２１で昇圧されたパルス信号が、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加される。すると、トランジスタＱｈｎ３及びＱｌｎ１がオンし、ラッチノードＮ１０から電荷がこれらのトランジスタＱｈｎ３及びＱｌｎ１を介して引き抜かれる。このとき、ラッチノードＮ１０と高電位電源ＶＤＤ２との間に接続されている高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３はほぼオフ状態となる。これにより、高電源電圧ＶＤＤ２からラッチノードＮ１０への電荷の供給が小さく抑えられ、ラッチノードＮ１０の電位はすばやくＨレベルからＬレベルに遷移することとなる。
【００８６】
一方、ＶＤＤ１系の入力信号Ｎ１がＨレベルからＬレベルに遷移したときには、トランジスタＱｈｎ４及びＱｌｎ２がオンし、ラッチノードＮ１１から電荷がこれらのトランジスタＱｈｎ４及びＱｌｎ２を介して引き抜かれる。このとき、ラッチノードＮ１１と高電位電源ＶＤＤ２との間に接続されている高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ４はほぼオフ状態となる。これにより、高電源電圧ＶＤＤ２からラッチノードＮ１１への電荷の供給が小さく抑えられ、ラッチノードＮ１１の電位はすばやくＨレベルからＬレベルに遷移することとなる。
【００８７】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、実施の形態１と同様、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフとなり、ラッチ回路１２０は、ラッチノードの電位をそのまま保持する。
【００８８】
このように本実施の形態２では、実施の形態１のラッチ回路１１０に代わる、入力信号の論理レベルをラッチし、かつラッチノードＮ１０，Ｎ１１の放電の際に、高電源電圧ＶＤＤ２からラッチノードＮ１０，Ｎ１１に電荷が供給されるのを抑える高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｐ３、Ｑｈｐ４を有するラッチ回路１２０を備えたので、入力信号ＩＮ１が遷移したとき、ラッチノードＮ１０あるいはＮ１１がより高速にＨレベルからＬレベルに遷移することとなり、より高速な動作が可能な電圧レベル変換回路を得ることができる。
【００８９】
（実施の形態３）
図５は、本発明の実施の形態３による電圧レベル変換回路を説明する図である。
本実施の形態３の電圧レベル変換回路１００ｃは、実施の形態２の電圧レベル変換回路１００ｂを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【００９０】
すなわち、この実施の形態３の電圧レベル変換回路１００ｃは、実施の形態２の電圧レベル変換回路１００ｂと同様、ラッチ回路１２０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、第１，第２の論理回路Ｃ３１，Ｃ３２と、ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【００９１】
そして、この実施の形態３の電圧レベル変換回路１００ｃは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号をパルス信号発生回路Ｃ１１、第１の論理回路Ｃ３１、及び否定回路Ｃ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【００９２】
次に動作について説明する。
この実施の形態３の電圧レベル変換回路１００ｃは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態２のものと異なっている。
【００９３】
つまり、この実施の形態３の電圧レベル変換回路１００ｃでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【００９４】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２のパルス信号発生回路Ｃ１１及びＣ１２が順次パルス信号を発生することとなり、ラッチ回路１２０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【００９５】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１のパルス信号発生回路Ｃ１２及びＣ１１が順次パルス信号を発生することとなり、ラッチ回路１２０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【００９６】
このように本実施の形態３の電圧レベル変換回路１００ｃでは、実施の形態２の電圧レベル変換回路１００ｂを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１のパルス信号発生回路Ｃ１１，第１の論理回路Ｃ３１，及び否定回路Ｃ１に出力するので、電源投入時には、ラッチ回路１２０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化し入力信号に対応した論理にリセットされることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【００９７】
なお、本実施の形態３では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【００９８】
さらに、この実施の形態３では、実施の形態２の電圧レベル変換回路１００ｂにおいて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにした電圧レベル変換回路を示したが、この実施の形態３の電圧レベル変換回路は、実施の形態１の電圧レベル変換回路１００ａにおいて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものであってもよい。
【００９９】
（実施の形態４）
本実施の形態４は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Ｎチャネル型ＭＯＳトランジスタと低電圧系Ｎチャネル型ＭＯＳトランジスタを直列に接続し、低電圧系Ｎチャネル型ＭＯＳトランジスタのゲートには入力信号あるいはその反転信号を印加し、高電圧系のＮチャネル型ＭＯＳトランジスタのゲートには、入力信号が遷移したとき、低電圧系の論理電圧レベルを有するパルス信号を、パルス高さ電圧を昇圧して印加する回路構成を基本とするものである。
【０１００】
図６は、この実施の形態４による電圧レベル変換回路１００ｄの全体構成を示す回路図である。
【０１０１】
この電圧レベル変換回路１００ｄは、実施の形態１と同様、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下詳述する。
【０１０２】
すなわち、この電圧レベル変換回路１００ｄは、高電源電圧と接地電圧との間にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１及び第２の直列回路を有し、各直列回路のトランジスタ接続点を一対のラッチノードＮ１０及びＮ１１とするラッチ回路１１０と、ラッチノードＮ１０と接地電源ＶＳＳとの間に高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１を直列に接続してなる、ラッチノードＮ１０を放電する第３の直列回路と、ラッチノードＮ１１と接地電圧ＶＳＳとの間に高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２を直列に接続してなる、ラッチノードＮ１１を放電する第４の直列回路とを有している。ここで、ラッチ回路及びラッチノードを放電する直列回路は、実施の形態１のものと同一のものである。
【０１０３】
また、電圧レベル変換回路１００ｄは、入力信号ＩＮ１の論理レベルが遷移したとき、パルス信号を発生する第１のパルス信号発生回路Ｃ１１と、該第１のパルス信号発生回路Ｃ１１から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ２１とを有している。また、電圧レベル変換回路１００ｄは、入力信号ＩＮ１を入力とし、該入力信号の反転信号を出力する否定回路Ｃ１と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第２のパルス信号発生回路Ｃ１２と、該第２のパルス信号発生回路Ｃ１２から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第４の直列回路のラッチノード側ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ２２とを有している。
【０１０４】
ここで、否定回路Ｃ１、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２、第１，第２の昇圧回路Ｃ２１，Ｃ２２は、実施の形態１におけるものと同一のものである。
【０１０５】
そして、この実施の形態４では、第３の直列回路の接地側トランジスタＱｌｎ１のゲートは入力端子Ｔｉｎに接続され、第４の直列回路の接地側トランジスタＱｌｎ２のゲートは否定回路Ｃ１の出力ノードＮ１４に接続されている。
【０１０６】
次に動作について説明する。
【０１０７】
この電圧レベル変換回路１００ｄでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子Ｔｏｕｔから出力される。
【０１０８】
例えば、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると、上記ラッチノードＮ１０から電荷を引き抜くＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートの電位は、ＬレベルからＨレベルに変化する。また、このとき、第１のパルス信号発生回路Ｃ１１は、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち上がりタイミングｔuに同期したＶＤＤ１系のワンショットパルス信号を発生する。そして、第１のパルス信号発生回路Ｃ１１から出力されたパルス信号が第１の昇圧電位発生回路Ｃ２１に入力されると、該第１の昇圧電位発生回路Ｃ２１は、該ＶＤＤ１系のワンショットパルス信号をそのパルス高さ電圧ＶＤＤ１がその２倍の電圧レベル（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。なお、このとき、第２のパルス信号発生回路Ｃ１２では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【０１０９】
このように、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移したときには、一方のラッチノードＮ１０を放電するＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１のゲートの電位は、ＬレベルからＨレベルに変化し、同時に、該ラッチノードＮ１０とＮチャネル型ＭＯＳトランジスタＱｌｎ１との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１０の電位がＬレベルとなる。
【０１１０】
すると、ラッチ回路１１０は実施の形態１と同様に動作して、出力信号ＯＵＴ１の論理電圧は、Ｌレベル電圧からＶＤＤ２系のＨレベル電圧となる。
【０１１１】
一方、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると、該入力信号ＩＮ１を入力とする否定回路Ｃ１の出力信号がＬレベルからＨレベルに遷移することとなる。このため、上記ラッチノードＮ１１から電荷を引き抜くＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｌｎ２のゲートの電位は、ＬレベルからＨレベルに変化する。また、このとき、第２のパルス信号発生回路Ｃ１２が、第１のパルス信号発生回路Ｃ１１と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号ＩＮ１の立ち下がりタイミングに同期したＶＤＤ１系のワンショットパルス信号を、第２の昇圧電位発生回路Ｃ２２に出力する。なお、このとき、第１のパルス信号発生回路Ｃ１１では、その入力信号がＨレベルからＬレベルに遷移するので、入力信号ＩＮ１の遷移は検出されない。
【０１１２】
すると、第２の昇圧電位発生回路Ｃ２２は、上記第１の昇圧電位発生回路Ｃ２１と同様に動作して、該ＶＤＤ１系のワンショットパルス信号をそのパルス高さ電圧ＶＤＤ１がその２倍の電圧レベル（２・ＶＤＤ１）となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードＮ１１から電荷を引き抜くＶＤＤ２系のＰチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。
【０１１３】
従って、ＶＤＤ１系の入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移したときには、他方のラッチノードＮ１１を放電するＶＤＤ１系のＮチャネル型ＭＯＳトランジスタＱｌｎ２のゲートの電位は、ＬレベルからＨレベルに変化し、同時に、該ラッチノードＮ１１とＮチャネル型ＭＯＳトランジスタＱｌｎ２との間に接続されたＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートには、昇圧されたＶＤＤ１系パルス信号が印加される。これによりラッチノードＮ１１の電位がＬレベルとなる。
【０１１４】
すると、ラッチ回路１１０は実施の形態１と同様に動作して、出力信号ＯＵＴ１の論理電圧は、高電圧系のＨレベル電圧からＬレベル電圧となる。
【０１１５】
なお、入力信号ＩＮ１がＬレベルあるいはＨレベルを保持している状態では、パルス信号発生回路Ｃ１１，Ｃ１２はパルス信号を発生することはなく、昇圧電位発生回路Ｃ２１，Ｃ２２の出力ノードＮ１７，Ｎ１９は、ＶＤＤ１系Ｈレベル電位ＶＤＤ１に保持される。従って、この状態では、ラッチ回路１１０は、ラッチノードの電位をそのまま保持する。
【０１１６】
このように本実施の形態４では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ｄにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して第１のパルス信号を発生するパルス信号発生回路Ｃ１１と、入力信号の立ち下がりを検出して第２のパルス信号を発生するパルス信号発生回路Ｃ１２と、上記第１，第２のパルス信号を昇圧する第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４に印加するので、低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。
【０１１７】
また、この実施の形態４では、ラッチノードを放電する各高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｈｎ４と直列に低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を接続しこれらのゲートに入力端子Ｔｉｎの電圧、あるいはその反転電圧を印加しているので、入力信号がＬレベルに維持されている状態では、低電圧系のＮチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２は完全にオフすることとなり、Ｈレベル電位をラッチしているラッチノードからのリーク電流を回避することができる。
【０１１８】
さらに、低電圧系Ｎチャネル型ＭＯＳトランジスタが高電圧系Ｎチャネル型ＭＯＳトランジスタを介して高電源電圧ＶＤＤ２に接続されているので、低電圧系Ｎチャネル型ＭＯＳトランジスタのドレインに高電源電圧が印加されるのを回避することができる。
【０１１９】
そして、この実施の形態４では、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を、入力信号あるいはその反転信号により制御するので、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２を制御する回路構成を簡略化することができる。
【０１２０】
（実施の形態５）
図７は、本発明の実施の形態５による電圧レベル変換回路を説明する図である。
【０１２１】
本実施の形態５の電圧レベル変換回路１００ｅは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１２２】
すなわち、この実施の形態５の電圧レベル変換回路１００ｅは、実施の形態４の電圧レベル変換回路１００ｄと同様、ラッチ回路１１０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチノードＮ１０及びＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【０１２３】
そして、この実施の形態５の電圧レベル変換回路１００ｅは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号を、第１のパルス信号発生回路Ｃ１１、否定回路Ｃ１、及びＮチャネル型ＭＯＳトランジスタＱｌｎ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【０１２４】
次に動作について説明する。
【０１２５】
この実施の形態５の電圧レベル変換回路１００ｅは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態４のものと異なっている。
【０１２６】
つまり、この実施の形態５の電圧レベル変換回路１００ｅでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【０１２７】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２のパルス信号発生回路Ｃ１１及びＣ１２が順次パルス信号を発生することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１２８】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１のパルス信号発生回路Ｃ１２及びＣ１１が順次パルス信号を発生することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１２９】
このように本実施の形態５の電圧レベル変換回路１００ｅでは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１のパルス信号発生回路Ｃ１１，Ｎチャネル型ＭＯＳトランジスタＱｌｐ１のゲート，及び否定回路Ｃ１に出力するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化し入力信号に対応した理論にリセットされることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態５の電圧レベル変換回路１００ｅは、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１３０】
なお、本実施の形態５では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１３１】
（実施の形態６）
図８は、本発明の実施の形態６による電圧レベル変換回路を説明する図である。
本実施の形態６の電圧レベル変換回路１００ｆは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４２を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１３２】
すなわち、この実施の形態６の電圧レベル変換回路１００ｆは、実施の形態４の電圧レベル変換回路１００ｄと同様、ラッチ回路１１０と、第１，第２のパルス信号発生回路Ｃ１１，Ｃ１２と、第１，第２の昇圧電位発生回路Ｃ２１，Ｃ２２と、ラッチノードＮ１０及びＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３，Ｑｌｎ１及びＱｈｎ４，Ｑｌｎ２とを有している。
【０１３３】
そして、この実施の形態６の電圧レベル変換回路１００ｆは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４２と、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ５と、ラッチノードＮ１１を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ６とを備え、電源投入時にパルス信号発生回路Ｃ４２で発生されたワンショットパルス信号を上記ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加するものである。
【０１３４】
次に動作について説明する。
この実施の形態６の電圧レベル変換回路１００ｆは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態４のものと異なっている。
【０１３５】
つまり、この実施の形態６の電圧レベル変換回路１００ｆでは、電源投入時には、パルス信号発生回路Ｃ４２がワンショットパルス信号を発生し、該ワンショットパルス信号を、Ｎチャネル型ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加する。これにより、電源投入直後には、Ｎチャネル型ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６が一旦オンすることとなる。
【０１３６】
従って、入力信号の論理レベルがＬレベルである場合、ラッチノードＮ１１の電位が一旦Ｌレベルとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１３７】
一方、電源投入時に入力信号の論理レベルがＨレベルである場合、ラッチノードＮ１０を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ１がオンしている。この状態で、パルス信号発生回路Ｃ４２からのパルス信号により、ラッチノードＮ１０の電位が一旦Ｌレベルとなると、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１３８】
このように本実施の形態６の電圧レベル変換回路１００ｆでは、実施の形態４の電圧レベル変換回路１００ｄを構成する回路及びトランジスタに加えて、ラッチノードＮ１０を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ５と、ラッチノードＮ１１を放電する高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４と並列に接続された高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ６とを備え、電源投入時にパルス信号発生回路Ｃ４２で発生されたワンショットパルス信号を上記ＭＯＳトランジスタＱｈｎ５及びＱｈｎ６のゲートに印加するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルと一致した論理レベルに変化し入力信号に対応した論理にリセットされることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１３９】
なお、本実施の形態６では、１つの電圧レベル変換回路Ｃ４２が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４２は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４２がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における、ラッチノードを放電するトランジスタと並列に接続されたトランジスタが一時的にオンし、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１４０】
（実施の形態７）
本実施の形態７は、高電源電圧を電源電圧とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Ｎチャネル型ＭＯＳトランジスタを接続し、入力信号が遷移したときに、高電圧系Ｎチャネル型ＭＯＳトランジスタのゲートには、低電圧系の論理電圧レベルを有するパルス信号を、その論理電圧レベルを２倍に昇圧して印加する回路構成を基本とするものである。
【０１４１】
図９は、この実施の形態７による電圧レベル変換回路１００ｇの全体構成を示す回路図である。
この電圧レベル変換回路１００ｇは、低電源電圧ＶＤＤ１に対応した論理電圧を有する入力信号ＩＮ１を、高電源電圧ＶＤＤ２に対応した論理電圧を有する出力信号ＯＵＴ１に変換して出力する回路であり、以下詳述する。
【０１４２】
この電圧レベル変換回路１００ｇは、実施の形態１のラッチ回路と同一構成のラッチ回路１１０と、該ラッチ回路１１０の一方のラッチノードＮ１０と接地電圧ＶＳＳとの間に接続された第３のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３と、該ラッチ回路のもう一方のラッチノードＮ１１と接地電圧ＶＳＳとの間に接続された第４のＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４とを有している。ここで、ラッチ回路１１０を構成する４つのＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２，Ｑｈｎ１，Ｑｈｎ２、並びに第３及び第４のＮチャネル型ＭＯＳトランジスタＱｎｎ３及びＱｈｎ４は、しきい値の高い高耐圧トランジスタであり、高電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属している。
【０１４３】
電圧レベル変換回路１００ｇは、入力信号ＩＮ１を入力とし、該入力信号ＩＮ１に基づいて、４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４から論理信号を出力する第１の信号発生回路Ｃ５１と、該信号発生回路Ｃ５１からの４つの論理信号が入力される４つの入力ノードＩＮＨ１〜ＩＮＨ４を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第３のＮチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する第１の昇圧電位発生回路Ｃ６１とを有している。また、電圧レベル変換回路１００ｇは、入力信号ＩＮ１を反転する否定回路Ｃ１と、該否定回路の出力信号に基づいて４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４から論理信号を出力する第２の信号発生回路Ｃ５２と、該信号発生回路Ｃ５２からの４つの論理信号が入力される４つの入力ノードＩＮＨ１〜ＩＮＨ４を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第４のＮチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する第２の昇圧電位発生回路Ｃ６２とを有している。
【０１４４】
ここで、否定回路Ｃ１、第１，第２の信号発生回路Ｃ５１，Ｃ５２、及び第１，第２の昇圧電位発生回路Ｃ６１，Ｃ６２は、低電源電圧ＶＤＤ１により駆動されるものであり、以下具体的に説明する。
【０１４５】
図１０（ａ）は、第１の信号発生回路Ｃ５１の具体的な回路構成を説明する図である。
この第１の信号発生回路Ｃ５１は、１つの入力ノードＩＮＰ１と、第１〜第４の４つの出力ノードＯＵＴＰ１〜ＯＵＴＰ４とを有するものである。そして、この第１の信号発生回路Ｃ５１は、入力ノードＩＮＰ１に入力された入力信号ＩＮ１の立ち上がりタイミングｔ１（＝ｔｕ）に同期してパルス信号を発生する第１のパルス信号発生回路Ｃ１Ａと、該回路Ｃ１Ａの出力ノードＮ２１の電位を反転して、第１の出力ノードＯＵＴＰ１に出力する否定回路Ｃ１０とを有している。
【０１４６】
第１の信号発生回路Ｃ５１は、該出力ノードＯＵＴＰ１に出力された反転信号の立ち上がりタイミングｔ２に同期してパルス信号を発生し、第２の出力ノードＯＵＴＰ２に出力する第２のパルス信号発生回路Ｃ１Ｂと、該第２の出力ノードＯＵＴＰ２を入力とする否定回路Ｃ２０とを有している。
【０１４７】
第１の信号発生回路Ｃ５１は、否定回路Ｃ２０の出力ノードＮ２２に出力された反転信号の立ち上がりタイミングｔ３に同期してパルス信号を発生する第３のパルス信号発生回路Ｃ１Ｃと、該回路Ｃ１Ｃから出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第３の出力ノードＯＵＴＰ３に出力する昇圧電位発生回路Ｃ２Ａと、上記第１及び第２のパルス信号発生回路Ｃ１Ａ及びＣ１Ｂの出力を入力とする論理回路Ｃ３Ａとを有している。
【０１４８】
ここで、上記第１〜第３のパルス信号発生回路Ｃ１Ａ〜Ｃ１Ｃは、図２（ａ）に示す実施の形態１の第１のパルス信号発生回路Ｃ１１と同一の回路構成を有し、また、上記昇圧電位発生回路Ｃ２Ａは、図２（ｂ）に示す実施の形態１の第１の昇圧電位発生回路Ｃ２１と同一の回路構成を有している。また、上記論理回路Ｃ３Ａは、上記第１のパルス信号発生回路Ｃ１Ａの出力信号を遅延する２段の否定回路Ｃ３Ａａ及びＣ３Ａｂと、その後段の否定回路Ｃ３Ａｂの出力ノードＮ２４、第１のパルス信号発生回路Ｃ１Ａの出力ノードＮ２１、及び第２のパルス信号発生回路Ｃ１Ｂの出力ノードＯＵＴＰ２を入力ノードとし、これらの出力ノードからの論理信号の論理和を第４の出力ノードＯＵＴＰ４に出力する３入力ＮＯＲ回路Ｃ３Ａｃとから構成されている。
【０１４９】
なお、上記第２の信号発生回路Ｃ５２は、図１０（ａ）に示す第１の信号発生回路Ｃ５１と同一の回路構成を有している。
図１０（ｂ）は、上記第１の昇圧電位発生回路Ｃ６１の具体的な回路構成を説明する図である。
【０１５０】
この第１の昇圧電位発生回路Ｃ６１は、第１〜第４の４つの入力ノードＩＮＨ１〜ＩＮＨ４と、１つの出力ノードＯＵＴＨ１とを有している。そして、この第１の昇圧電位発生回路Ｃ６１は、低電源電圧ＶＤＤ１と出力ノードＯＵＴＨ１との間に接続された低電圧系Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａと、出力ノードＯＵＴＨ１と接地電圧ＶＳＳとの間に直列に接続された低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂと、上記第２の入力ノードＩＮＨ２と出力ノードＯＵＴＨ１との間に接続されたキャパシタＣ６１ｂとを有している。ここで、第１の入力ノードＩＮＨ１は上記Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａのゲートに接続され、上記第３及び第４の入力ノードＩＮＨ３及びＩＮＨ４は、低電圧系Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂのゲートに接続されている。
【０１５１】
次に動作について説明する。
この電圧レベル変換回路１００ｇでは、入力端子Ｔｉｎに入力されたＶＤＤ１系の入力信号ＩＮ１は、ＶＤＤ２系の出力信号ＯＵＴ１に変換され、出力端子Ｔｏｕｔから出力される。
【０１５２】
例えば、入力端子Ｔｉｎに入力された入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移すると（Ｔ＝ｔｕ）、第１の信号発生回路Ｃ５１は、該入力信号ＩＮ１に基づいて４つの論理信号を出力ノードＯＵＴＰ１〜ＯＵＴＰ４から、第１の昇圧電位発生回路Ｃ６１の対応する４つの入力ノードＩＮＨ１〜ＩＮＨ４に出力する。すると、該第１の昇圧電位発生回路Ｃ６１は、第１の信号発生回路Ｃ５１からの４つの出力信号に基づいて、低電源電圧ＶＤＤ１の２倍の電位に昇圧されたパルス信号を発生し、高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３のゲートに印加する。
【０１５３】
なお、第２の信号発生回路Ｃ５２には、入力信号の反転信号が入力されるため、入力信号ＩＮ１の論理レベルがＬレベルからＨレベルに遷移するときは（Ｔ＝ｔu）、第２の信号発生回路Ｃ５２の入力ノードＩＮＰ１の電位レベルはＨレベルからＬレベルに変化することとなる。このため、該第２の信号発生回路Ｃ５２における第１のパルス信号発生回路Ｃ１Ａはパルス信号を発生せず、第２の信号発生回路Ｃ５２及びその後段の第２の昇圧電位発生回路Ｃ６２は動作しない。従って、ラッチ回路１１０のラッチノードＮ１１を放電するＮチャネル型トランジスタは動作しない。
【０１５４】
一方、入力端子Ｔｉｎに入力された入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移すると（Ｔ＝ｔｄ）、第２の信号発生回路Ｃ５２は、該入力信号ＩＮ１の反転信号である否定回路Ｃ１の出力信号に基づいて４つの論理信号を出力ノードＯＵＴＰ１〜ＯＵＴＰ４から、第２の昇圧電位発生回路Ｃ６２の対応する４つの入力ノードＩＮＨ１〜ＩＮＨ４に出力する。すると、該第２の昇圧電位発生回路Ｃ６２は、第２の信号発生回路Ｃ５２からの４つの出力信号に基づいて、低電源電圧ＶＤＤ１の２倍の電位に昇圧されたパルス信号を発生し、高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに印加する。
【０１５５】
なお、第１の信号発生回路Ｃ５１には、入力信号が入力されるため、入力信号ＩＮ１の論理レベルがＨレベルからＬレベルに遷移するときは（Ｔ＝ｔｄ）、第１の信号発生回路Ｃ５１の入力ノードＩＮＰ１の電位レベルはＨレベルからＬレベルに変化することとなる。このため、該第１の信号発生回路Ｃ５１における第１のパルス信号発生回路Ｃ１Ａはパルス信号を発生せず、第１の信号発生回路Ｃ５１及びその後段の第１の昇圧電位発生回路Ｃ６１は動作しない。従って、ラッチ回路１１０のラッチノードＮ１０を放電するＮチャネル型トランジスタは動作しない。
【０１５６】
以下、上記第１の信号発生回路Ｃ５１及び第１の昇圧回路の動作について詳しく説明する。
図１１は、第１の信号発生回路Ｃ５１の内部ノード及び出力ノードの電位レベルの変化を説明する図である。
【０１５７】
上記第１の信号発生回路Ｃ５１は、入力信号のレベル変化により動作する。
【０１５８】
つまり、この信号発生回路Ｃ５１の入力ノードＩＮＰ１の電位がＬレベルからＨレベルに変化すると（Ｔ＝ｔ１＝ｔu）、第１のパルス信号発生回路Ｃ１Ａは、その電位レベルの変化に同期したワンショットパルスを発生し、否定回路Ｃ１０が該第１のパルス信号発生回路Ｃ１Ａの電位を反転して第１の出力ノードＯＵＴＰ１に出力する。すると、第２のパルス信号発生回路Ｃ１Ｂは、否定回路Ｃ１０からの出力信号の立ち上がりに同期してワンショットパルス信号を発生し（Ｔ＝ｔ２）、該ワンショットパルス信号を出力ノードＯＵＴＰ２に出力する。否定回路Ｃ２０は、出力ノードＯＵＴＰ２の電位を反転して第３のパルス信号発生回路Ｃ１Ｃに出力する。すると、第３のパルス信号発生回路Ｃ１Ｃは、否定回路Ｃ２０の出力信号の立ち上がりに同期して、ワンショットパルス信号を昇圧電位発生回路Ｃ２Ａに出力し（Ｔ＝ｔ３）、昇圧電位発生回路Ｃ２Ａは、第３のパルス信号発生回路Ｃ１Ｃからのパルス信号を昇圧して第３の出力ノードＯＵＴＰ３に出力する。また、論理回路Ｃ３Ａは、第１のパルス信号発生回路Ｃ１Ａの出力信号と、これを２段の否定回路Ｃ３Ａａ及びＣ３Ａｂにより遅延した信号と、第２のパルス信号発生回路Ｃ１Ｂの出力信号との論理和を演算し、論理和信号を第４の出力ノードＯＵＴＰ４に出力する。
【０１５９】
第１の昇圧回路Ｃ６１は、第１の信号発生回路Ｃ５１の出力ノードから出力された４つの論理信号を入力として動作する。
【０１６０】
つまり、入力信号がＬレベルである状態では、入力ノードＩＮＨ１，ＩＮＨ３，ＩＮＨ４はＨレベル電位ＶＤＤ１であり、従って、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオフ状態、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａ及びＱｌｎ６ｂはオン状態であり、出力ノードＯＵＴＨ１は接地電圧ＶＳＳとなっている。また、このとき、入力ノードＩＮＨ２はＬレベルであり、キャパシタＣ６１ｂの両電極は接地電位ＶＳＳ（０ｖ）となっている。
【０１６１】
この状態で、入力信号ＩＮ１がＬレベルからＨレベルに変化すると（Ｔ＝ｔ１）、入力ノードＩＮＨ１，ＩＮＨ４はＨレベルからＬレベルに変化し、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオンし、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ｂはオフする。これにより、出力ノードＯＵＴＨ１の充電が開始され、その電位レベルは電源電圧ＶＤＤ１となる。そして、その後、入力ノードＩＮＨ１がＬレベルからＨレベルに変化して（Ｔ＝ｔ２）、Ｐチャネル型ＭＯＳトランジスタＱｌｐ６ａはオフ状態となると、出力ノードＯＵＴＨ１がフローティング状態となり、入力ノードＩＮＨ１のレベル変化と同時に、入力ノードＩＮＨ２の電圧レベルがＬレベルからＨレベルに変化すると、出力ノードＯＵＴＨ１は電源電圧ＶＤＤ１からその２倍の電圧まで昇圧され、この昇圧された電位が高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｎ３に印加される。これにより、該高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３はオンとなって、ラッチ回路１１０のラッチノードＮ１０がＬレベルとなり、ラッチ回路１１０の出力ノードＴｏｕｔが、入力信号の論理レベルに対応したＨレベルとなる。また、昇圧回路Ｃ６１では、出力ノードＯＵＴＨ１が電源ＶＤＤ１の２倍まで昇圧されたときは、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａの高電位側端子電圧がゲート電圧の２倍となり、このトランジスタＱｌｎ６ａはオフすることとなる。
【０１６２】
その後さらに、入力ノードＩＮＨ４がＬレベルからＨレベルに変化すると（Ｔ＝ｔ３）、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ｂがオンし、その直後に、入力ノードＩＮＨ３の電位が電源電圧ＶＤＤ１からその２倍の電圧まで上昇すると、Ｎチャネル型ＭＯＳトランジスタＱｌｎ６ａがオンとなり、これにより、昇圧回路Ｃ６１の出力ノードＯＵＴＨ１は放電され、接地電圧ＶＳＳ、すなわちＬレベルとなる。
【０１６３】
また、第２のパルス信号発生回路Ｃ５２及び第２の昇圧回路Ｃ６２は、入力信号がＨレベルからＬレベルに変化したとき（Ｔ＝ｔｄ）、入力信号を反転する否定回路Ｃ１の出力信号がＬレベルからＨレベルに変換するのを検出して、上記第１のパルス信号発生回路Ｃ５１及び第１の昇圧回路Ｃ６１と同様に動作して、ラッチ回路１１０の高電圧系Ｐチャネル型ＭＯＳトランジスタＱｈｎ４のゲートに、昇圧されたパルス信号を印加する。これにより、ラッチ回路のラッチノードＮ１１がＬレベルとなり、ラッチ回路の出力ノードＴｏｕｔの電位は、入力信号の論理レベルに対応したＬレベルとなる。
【０１６４】
ここで、入力信号が遷移しないときには、ラッチノードＮ１０及びＮ１１に接続されているＶＤＤ２系Ｎチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４のゲートは接地電圧であり、完全にオフ状態となり、ラッチ回路は、ラッチ状態を保持することとなる。
【０１６５】
このように本実施の形態７では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路１００ｇにおいて、高電圧系トランジスタからなるラッチ回路１１０と、入力信号の立ち上がりを検出して複数の論理信号を発生する第１の信号発生回路Ｃ５１と、入力信号の立ち下がりを検出して複数の論理信号を発生する第２の信号発生回路Ｃ５２と、第１の信号発生回路Ｃ５１の出力信号に基づいて、昇圧した第１のパルス信号を発生する第１の昇圧回路Ｃ６１と、第２の信号発生回路Ｃ５２の出力信号に基づいて、昇圧した第２のパルス信号を発生する第２の昇圧回路Ｃ６２と、ラッチ回路の１対のラッチノードの一方及び他方を放電する第１及び第２の高電圧系Ｎチャネル型ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４とを備え、昇圧した第１及び第２のパルス信号を該ＭＯＳトランジスタＱｈｐ３及びＱｈｐ４に印加するので、ラッチノードを放電する高耐圧トランジスタを完全にオンあるいはオフさせることができる。つまり低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。また、入力信号の論理レベルが一定である状態では、ラッチノードを放電するＮチャネル型ＭＯＳトランジスタが完全にオフしているため、リーク電流がない電圧レベル変換回路を実現できる。
【０１６６】
なお、上記実施の形態７では、昇圧回路は、ＶＤＤ２系のＮチャネル型ＭＯＳトランジスタのゲートに印加される昇圧される電圧を、電源電圧ＶＤＤ１の２倍の電圧とするものであるが、この昇圧回路は、昇圧電圧を、ＶＤＤ１電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
【０１６７】
このような昇圧回路は、具体的には、図１０（ｂ）に示す昇圧回路において、低電源電圧ＶＤＤ１と昇圧ノードである出力ノードＯＵＴＨ１との間にＮチャネル型ＭＯＳトランジスタを接続し、そのドレイン及びゲートを出力ノードＯＵＴＨ１に接続することにより実現できる。
【０１６８】
（実施の形態８）
図１２は、本発明の実施の形態８による電圧レベル変換回路を説明する図である。
本実施の形態８の電圧レベル変換回路１００ｈは、実施の形態７の電圧レベル変換回路１００ｇを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路Ｃ４１を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
【０１６９】
すなわち、この実施の形態８の電圧レベル変換回路１００ｈは、実施の形態７の電圧レベル変換回路１００ｇと同様、ラッチ回路１１０と、第１，第２の信号発生回路Ｃ５１，Ｃ５２と、第１，第２の昇圧回路Ｃ６１，Ｃ６２と、ラッチノードＮ１０，Ｎ１１を放電するＮチャネル型ＭＯＳトランジスタＱｈｎ３及びＱｈｎ４とを有している。
【０１７０】
そして、この実施の形態８の電圧レベル変換回路１００ｈは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１と、該パルス信号発生回路Ｃ４１から出力されたパルス信号と入力信号ＩＮ１との排他的論理和を算出し、算出した論理演算信号を第１の信号発生回路Ｃ５１、及び否定回路Ｃ１に出力する排他的論理和回路Ｃ３３とを有している。ここでは、パルス発生回路Ｃ４１はＶＤＤ１系の回路である。
【０１７１】
次に動作について説明する。
この実施の形態８の電圧レベル変換回路１００ｈは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態７のものと異なっている。
【０１７２】
つまり、この実施の形態８の電圧レベル変換回路１００ｈでは、電源投入時には、パルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、排他的論理和回路Ｃ３３は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
【０１７３】
例えば、電源投入時に、入力信号の論理レベルがＬレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｌレベルから一旦Ｈレベルとなった後、Ｌレベルに戻る。これにより、電源投入直後には、第１及び第２の信号発生回路Ｃ５１及びＣ５２が順次動作することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＨレベルに確定した後、Ｌレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＬレベルである場合、電圧レベル変換回路の出力信号は、必ずＬレベルとなる。
【０１７４】
一方、電源投入時に、入力信号の論理レベルがＨレベルである場合、排他的論理和回路Ｃ３３の出力信号の論理レベルは、Ｈレベルから一旦Ｌレベルとなった後、Ｈレベルに戻る。これにより、電源投入直後には、第２及び第１の信号発生回路Ｃ５２及びＣ５１が順次動作することとなり、ラッチ回路１１０は、出力端子Ｔｏｕｔの電位レベルをＬレベルに確定した後、Ｈレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がＨレベルである場合、電圧レベル変換回路の出力信号は、必ずＨレベルとなる。
【０１７５】
このように本実施の形態８の電圧レベル変換回路１００ｈでは、実施の形態７の電圧レベル変換回路１００ｇを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を備え、ワンショットパルス信号と入力信号との排他的論理和を、第１及び第２の信号発生回路Ｃ５１及びＣ５２に出力するので、電源投入時には、ラッチ回路１１０のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化し入力信号に対応した論理にリセットされることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、ＤＣ的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
【０１７６】
なお、本実施の形態８では、１つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１を１つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路Ｃ４１は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路Ｃ４１がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
【０１７７】
また、上記実施の形態では、２つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタとからなるラッチ回路、あるいは４つのＰチャネル型ＭＯＳトランジスタと２つのＮチャネル型ＭＯＳトランジスタとからなるラッチ回路を示したが、ラッチ回路の具体的な回路構成はこれらに限るものではない。
【０１７８】
例えば、実施の形態１におけるラッチ回路を構成するＮチャネル型ＭＯＳトランジスタＱｈｎ１のオンオフ状態と、ラッチノードＮ１０を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ１及びＱｈｎ３のオンオフ状態が同じで、該ラッチ回路を構成するＮチャネル型ＭＯＳトランジスタＱｈｎ２のオンオフ状態と、ラッチノードＮ１１を放電するＮチャネル型ＭＯＳトランジスタＱｌｎ２及びＱｈｎ４のオンオフ状態が同じであれば、このラッチ回路におけるＮチャネル型ＭＯＳトランジスタＱｈｎ１及びＱｈｎ２は省略し、ラッチ回路の構成を簡単なものとすることができる。
【０１７９】
さらに、本発明の実施の形態は、上記実施の形態１ないし８に限定されるものではなく、上記実施の形態の電圧レベル変換回路の特徴を組み合わせたものでもよい。
【０１８０】
例えば、実施の形態４〜６の電圧レベル変換回路は、そのラッチ回路１１０に代わる実施の形態３のラッチ回路１２０を有するものであってもよい。
【産業上の利用可能性】
【０１８１】
本発明の電圧レベル変換回路は、入力信号の論理電圧を、より低い内部電圧に対応した論理電圧から、高電源電圧である外部電圧に対応した論理電圧に変換することができ、より低い内部電圧による低電圧動作が求められる半導体装置で有用なものである。
【図面の簡単な説明】
【０１８２】
【図１】本発明の実施の形態１に係る電圧レベル変換回路１００ａを説明する図である。
【図２（ａ）】上記実施の形態１の電圧レベル変換回路１００ａにおけるパルス信号発生回路Ｃ１１を説明する図である。
【図２（ｂ）】上記実施の形態１の電圧レベル変換回路１００ａにおける昇圧電位発生回路Ｃ２１を説明する図である。
【図３】上記実施の形態１のパルス信号発生回路Ｃ１１，Ｃ２１及び昇圧電位発生回路Ｃ２１，Ｃ２２の動作を説明する信号波形図である。
【図４】本発明の実施の形態２に係る電圧レベル変換回路１００ｂを説明する図である。
【図５】本発明の実施の形態３に係る電圧レベル変換回路１００ｃを説明する図である。
【図６】本発明の実施の形態４に係る電圧レベル変換回路１００ｄを説明する図である。
【図７】本発明の実施の形態５に係る電圧レベル変換回路１００ｅを説明する図である。
【図８】本発明の実施の形態６に係る電圧レベル変換回路１００ｆを説明する図である。
【図９】本発明の実施の形態７に係る電圧レベル変換回路１００ｇを説明する図である。
【図１０（ａ）】上記実施の形態７の電圧レベル変換回路１００ｇにおける信号発生回路Ｃ５１を説明する図である。
【図１０（ｂ）】上記実施の形態７の電圧レベル変換回路１００ｇにおける昇圧回路Ｃ６１を説明する図である。
【図１１】上記実施の形態７の信号発生回路Ｃ５１，Ｃ５２及び昇圧電位発生回路Ｃ６１，Ｃ６２の動作を説明する信号波形図である。
【図１２】本発明の実施の形態８に係る電圧レベル変換回路１００ｈを説明する図である。
【図１３】従来の電圧レベル変換回路を説明する図である。
【符号の説明】
【０１８３】
１００ａ〜１００ｈ  電圧レベル変換回路
１１０，１２０  ラッチ回路
Ｃ１，Ｃ１０，Ｃ１１ａ〜Ｃ１１ｅ，Ｃ１１ｇ，Ｃ２０，Ｃ２１ａ，Ｃ２１ｂ，Ｃ３Ａａ，Ｃ３Ａｂ  否定回路
Ｃ１１ｆ  ＮＡＮＤ回路
Ｃ２１ｃ  ＡＮＤ回路
Ｃ２１ｄ  ＯＲ回路
Ｃ１１，Ｃ１２  第１及び第２のパルス信号発生回路
Ｃ１Ａ〜Ｃ１Ｃ  パルス信号発生回路
Ｃ２１，Ｃ２２  第１，第２の昇圧電位発生回路
Ｃ２Ａ  昇圧電位発生回路
Ｃ２１ｅ，Ｃ６１ｂ  キャパシタ
Ｃ２１ｆ，Ｑｌｐ６ａ  低電圧系Ｐチャネル型ＭＯＳトランジスタ
Ｃ３１，Ｃ３２  第１，第２の論理回路
Ｃ３３，Ｃ３Ａｃ  排他的論理和回路
Ｃ３Ａ  論理回路
Ｃ４１，Ｃ４２  電源投入時パルス信号発生回路
Ｃ５１，Ｃ５２  第１，第２の信号発生回路
Ｃ６１，Ｃ６２  第１，第２の昇圧回路
ＩＮ１  入力信号
ＩＮＨ，ＩＮＰ，ＩＮＰ１  入力ノード
ＩＮＨ１〜ＩＮＨ４  第１〜第４の入力ノード
Ｎ１０，Ｎ１１  ラッチノード
Ｎ１２〜Ｎ２２  ノード
ＯＵＴＰ，ＯＵＴＨ，ＯＵＴＨ１  出力ノード
ＯＵＴＰ１〜ＯＵＴＰ４  第１〜第４の出力ノード
ＯＵＴ１  出力信号
Ｑｈｎ１〜Ｑｈｎ４  高電圧系Ｎチャネル型ＭＯＳトランジスタ
Ｑｈｐ１〜Ｑｈｐ４  高電圧系Ｐチャネル型ＭＯＳトランジスタ
Ｑｌｎ１，Ｑｌｎ２，Ｑｌｎ６ａ，Ｑｌｎ６ｂ  低電圧系Ｎチャネル型ＭＯＳトランジスタ
Ｔｉｎ  入力端子
Ｔｏｕｔ  出力端子
ＶＤＤ１  低電源電圧
ＶＤＤ２  高電源電圧
ＶＳＳ  接地電圧
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2006025241.tif 000018
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2006025241.tif 000019
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2006025241.tif 000020