(57)【要約】【課題】  デジタル的にフォーマットされたデータを保存するメモリ装置を提供する。【解決手段】  外部からデジタル的にフォーマットされたデータを受信して、アナログフォーマットされたデータに変換するデジタル−アナログ変換回路と、デジタル−アナログ変換回路に連結され、アナログフォーマットされたデータをデジタル的にフォーマットされたデータに変換して、メモリ装置に保存するアナログ−デジタル変換回路と、を備えるメモリ装置。【選択図】  図２
2006048916.tif 000002
【特許請求の範囲】
【請求項１】
デジタル的にフォーマットされたデータを保存するメモリ装置において、
前記メモリ装置の外部からデジタル的にフォーマットされたデータを受信して、アナログフォーマットされたデータに変換するデジタル−アナログ変換回路と、
前記デジタル−アナログ変換部に連結され、前記アナログフォーマットされたデータを前記デジタル的にフォーマットされたデータに変換して、前記メモリ装置に保存するためのアナログ−デジタル変換回路と、
を備えることを特徴とするメモリ装置。
【請求項２】
前記アナログフォーマットされたデータは、前記メモリ装置の外部から受信される前記デジタル的にフォーマットされたデータを表すために、一つのアナログフォーマットされたデータから構成されることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記メモリ装置は、前記デジタル−アナログ変換回路から前記アナログフォーマットされたデータを前記アナログ−デジタル変換回路に連結するシングルデータラインを更に備えることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記デジタル−アナログ変換回路は、前記デジタル的にフォーマットされたデータを、前記シングルデータラインを介して電流信号フォーマットで前記アナログ−デジタル変換回路に伝達することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記デジタル−アナログ変換回路は、
第１デジタル−アナログ変換回路を構成し、
前記メモリ装置は、
前記メモリ装置の外部から第２のデジタル的にフォーマットされたデータを受信して、第２のアナログフォーマットされたデータに変換する第２デジタル−アナログ変換回路と、
前記メモリ装置が第１データ入出力モードで動作する時、前記第２デジタル−アナログ変換回路の出力を前記シングルデータラインから分離させ、前記メモリ装置が第２データ入出力モードである時、前記シングルデータラインに前記第２デジタル−アナログ変換回路の出力を連結するスイッチとを更に備えることを特徴とする請求項３に記載のメモリ装置。
【請求項６】
前記スイッチは、
第１スイッチを構成し、
前記メモリ装置は、
前記メモリ装置の外部から第３のデジタル的にフォーマットされたデータを受信して、第３のアナログフォーマットされたデータに変換する第３デジタル−アナログ変換回路と、
前記メモリ装置が前記第２データ入出力モードで動作する時、前記第３デジタル−アナログ変換回路の出力を前記シングルデータラインに連結させ、前記メモリ装置が前記第１データ入出力モードである時、前記シングルデータラインから前記第３デジタル−アナログ変換回路の出力を分離するスイッチとを更に備えることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記メモリ装置は、
前記メモリ装置の外部から第４のデジタル的にフォーマットされたデータを受信して、第４のアナログフォーマットされたデータに変換する第４デジタル−アナログ変換回路と、
前記メモリ装置が前記第２データ入出力モードで動作する時、前記第４デジタル−アナログ変換回路の出力を前記シングルデータラインに連結させ、前記メモリ装置が前記第１データ入出力モードである時、前記シングルデータラインから前記第４デジタル−アナログ変換回路の出力を分離するスイッチと、を更に備えることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記第１データ入出力モードは、Ｘ１６モードを表し、前記第２データモードは、Ｘ４モードを表すことを特徴とする請求項７に記載のメモリ装置。
【請求項９】
並列データ入力を順次に処理する複数のデータ入出力ブロックと、
前記データ入出力ブロックから提供される前記並列データを、それぞれのアナログ電流信号に変換させるデジタル−アナログ変換部回路と、
前記デジタル−アナログ変換回路のそれぞれと連結されて、前記アナログ信号が伝達される一つのデータラインと、
前記データラインのそれぞれと連結され、前記アナログ電流信号をデジタル電圧信号に変換させるアナログ−デジタル変換部回路と、
前記隣接したデータラインの間にそれぞれ連結され、前記メモリ装置のデータ入出力モードによって選択的にオンになるスイッチと、
を備えることを特徴とするメモリ装置。
【請求項１０】
前記デジタル−アナログ変換回路は、前記データラインのそれぞれに該当するバイナリウェイトによって電流駆動量を異ならせる電流ミラーを備え、前記データラインに伝達されるデータに応答して流れる前記電流ミラーの電流量を前記アナログ電流信号として出力することを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記アナログ−デジタル変換部は、所定の電流駆動回路を備え、前記アナログ電流信号から前記電流減衰器の該当電流を差し引くことにより決定される電流量により制御信号を出力し、前記制御信号に応答して前記デジタル電圧信号を出力することを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
第１データ入出力パッドないし第４データ入出力パッドのそれぞれに順次に受信される直列データを並列処理する第１データ入出力ブロックないし第４データ入出力ブロックと、
前記第１データ入出力ブロックないし第４データ入出力ブロックのそれぞれから提供される並列データをアナログ信号に変換させるデジタル−アナログ変換部と、
前記デジタル−アナログ変換部のそれぞれと連結され、前記アナログ信号が載せられる第１データラインないし第４データラインと、
前記データラインのそれぞれと連結され、前記アナログ信号をデジタル信号に変換させるアナログ−デジタル変換部と、
前記第１データラインと前記第２データラインとの間に連結される第１スイッチ、前記第１データラインと前記第３データラインとの間に連結される第２スイッチ、前記第１データラインと前記第４データラインとの間に連結される第３スイッチ、及び前記第３データラインと前記第４データラインとの間にそれぞれ連結される第４スイッチを含むスイッチと、
を備えることを特徴とするメモリ装置。
【請求項１３】
前記第１スイッチが第１データ入出力モードである時、前記第１データラインから前記第２データラインを分離させ、第２データ入出力モードである時、前記第２データラインを前記第１データラインに連結させ、
前記第２スイッチが前記第１データ入出力モードである時、前記第１データラインから前記第３データラインを分離させ、第２データ入出力モードである時、前記第３データラインを前記第１データラインに連結させ、
前記第３スイッチが第１データ入出力モードである時、前記第１データラインから前記第４データラインを分離させ、第２データ入出力モードである時、前記第４データラインを前記第１データラインに連結させ、
前記第４スイッチが前記第１データ入出力モードである時、前記第３データラインから前記第４データラインを分離させ、第２データ入出力モードである時、前記第４データラインを前記第３データラインに連結させることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記デジタル−アナログ変換回路は、
所定の基準電流を供給する第１電流駆動部と、
前記データ入出力パッドに入力されるデータに応答して、前記基準電流の２倍に該当する電流を供給する第２電流駆動部と、
前記データ入出力パッドに入力されるデータに応答して、前記基準電流を供給する第３電流駆動部と、
前記基準電流の半分に該当する電流を供給する第４電流駆動部と、
前記２倍の基準電流駆動部、前記１倍基準の電流駆動部及び前記１／２倍基準の電流駆動部から供給される電流を合わせた前記アナログ電流信号を前記データラインに伝達する第５電流駆動部とを備えることを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
前記アナログ−デジタル変換回路は、
前記データラインに伝達される前記アナログ電流信号から２倍の基準電流を差し引いた電流を供給する第１電流駆動部と、
前記２倍の基準電流から前記アナログ電流信号を差し引いた電流を供給する第２電流駆動部と、
前記第１電流駆動部の電流から１倍基準電流を差し引いた電流を供給する第３電流駆動部と、
前記第２電流駆動部の電流から前記１倍基準電流を差し引いた電流を供給する第４電流駆動部と、
前記第１電流駆動部及び第２電流駆動部の出力に応答して、制御信号及び前記デジタル電圧信号の上位ビット信号を発生させる電流電圧変換部と、
前記第３電流駆動部及び第４電流駆動部の出力と前記制御信号とに応答して、前記デジタル電圧信号の下位ビット信号を発生させるデコーダとを備えることを特徴とする請求項１２に記載のメモリ装置。
【請求項１６】
前記電流電圧変換部は、
電源電圧がそのソースに連結され、前記第１電流駆動部の出力がそのゲートに連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレインに連結されて、前記デジタル電圧信号の上位ビット信号を発生させる第１インバータと、
前記電源電圧がそのソースに連結され、前記第２電流駆動部の出力がそのゲートに連結される第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのドレインに連結されて、前記制御信号を発生させる第２インバータとを備えることを特徴とする請求項１２に記載のメモリ装置。
【請求項１７】
前記デコーダは、
前記電源電圧がそのソースに連結され、前記第３電流駆動部の出力がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第３ＮＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのドレインにその入力が連結される第３インバータと、
前記電源電圧がそのソースに連結され、前記第４電流駆動部の出力がそのゲートに連結される第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第４ＮＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタのドレインにその入力が連結され、直列連結される第４インバータ及び第５インバータと、
前記制御信号及び前記デジタル電圧信号の上位ビット信号に応答して、前記第３インバータの出力を前記デジタル電圧信号の下位ビット信号に出力する第１伝送ゲートと、
前記制御信号及び前記デジタル電圧信号の上位ビット信号に応答して、前記第５インバータの出力を前記デジタル電圧信号の下位ビット信号に出力する第２伝送ゲートとを備えることを特徴とする請求項１２に記載のメモリ装置。
【請求項１８】
メモリ装置に／からデータを提供する方法において、
前記メモリ装置の外部から受信されるデジタル的にフォーマットされたデータをアナログフォーマットされたデータに変換するステップと、
シングルデータラインを介して、前記アナログフォーマットされたデータをアナログ−デジタル変換回路に伝達するステップと、
前記アナログフォーマットされたデータを、前記デジタル的にフォーマットされたデータに変換するステップと、
前記デジタル的にフォーマットされたデータを、前記メモリ装置のメモリセルに保存するステップとを含むことを特徴とするデータ提供方法。
【請求項１９】
前記アナログフォーマットされたデータは、前記メモリ装置の外部から受信される前記デジタル的にフォーマットされたデータを表すために、一つのアナログフォーマットされたデータから構成されることを特徴とする請求項１８に記載のデータ提供方法。
【請求項２０】
前記メモリ装置は、
Ｘ１６モード、Ｘ８モード、及びＸ４モードを備える複数の動作モードで動作されることを特徴とする請求項１８に記載のデータ提供方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置に関する。
【背景技術】
【０００２】
広い帯域幅を具現するために、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、内部的に多いビット数のバスラインを使用している。図１は、典型的にデータ入出力モードが×１６、×８、×４、×２、×１モードで動作するＤＲＡＭを説明する図面である。１.２Ｇｂｐｓ／ｓの帯域幅を有するＤＲＡＭの場合、一つのＤＱパッド当り８ビットバスラインを使用すると仮定すれば、例えば、１６個のＤＱパッドを備えるＤＲＡＭは、内部的に１６×８＝１２８ビットバスラインを使用する。
【０００３】
×１６モードを説明すれば、メモリセルアレイブロックと１６個のＩＯブロックとの間に８個のデータラインが連結され、各ＩＯブロックは、１６個のＤＱパッドと連結される。例えば、８個のデータラインを介してＩＯブロック１４に伝達されたメモリセルデータは、ＤＱ１４パッドに出力される。そして、ＩＯブロック６に伝達されたメモリセルデータは、ＤＱ６ブロックに、ＩＯブロック１０に伝達されたメモリセルデータは、ＤＱ１０パッドに出力され、ＩＯブロック２に伝達されたメモリセルデータは、ＤＱ２パッドに出力される。
【０００４】
×８モードを説明すれば、×１６モードでＩＯブロック１４と連結された８個のデータラインをＩＯブロック６と連結させるように、８個の内部バスラインが配列される。更に、ＩＯブロック１０と連結された８個のデータラインをＩＯブロック２と連結させるように、８個の内部バスラインが配列される。
【０００５】
×４モードを説明すれば、×１６モードでＩＯブロック１４、６、１０、２とそれぞれ連結された８個のデータラインをＩＯブロック２と連結させるように、８、１６、３２個の内部バスラインが配列される。×２モードを説明すれば、×１６モードでＩＯブロック１４、６、１０、２、１２、４、８、０とそれぞれ連結された８個のデータラインをＩＯブロック（０）と連結させるように、８、１６、３２、４０、４８、５６、６４個の内部バスラインが配列される。そして、×１モードを説明すれば、×１６モードでＩＯブロック１４、６、１０、２、１２、４、８、０、１、９、５、１３、３、１１、７、１５とそれぞれ連結された８個のデータラインをＩＯブロック０と連結させるように、最大１２８個の内部バスラインが配列される。
【０００６】
このように多様なデータ入出力仕様を支援するために、メモリ装置の内部的に複数のデータラインがルーティングされねばならない。これは、データラインの信号レベルが電圧駆動モードで動作されるため、複数のデータラインを必要とする。複数のデータラインは、メモリ装置のチップの面積における相当の部分を占める負担となる。
【０００７】
したがって、内部データライン等のルーティングのためのチップの面積を最小化できるマルチビットバス構造のメモリ装置が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置を提供するところにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明は、電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置において、複数のデータ入出力パッドと、データ入出力パッドのそれぞれに受信されるデータをアナログ信号に変換させるデジタル−アナログ変換部（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣ）と、ＤＡＣのそれぞれと連結されて、アナログ信号が伝達される一つのデータラインと、データラインのそれぞれと連結され、アナログ電流信号をデジタル電圧信号に変換させるアナログ−デジタル変換部（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＡＤＣ）と、隣接したデータラインの間にそれぞれ連結され、メモリ装置のデータ入出力仕様によって選択的にオンになるスイッチと、を備える。
【００１０】
したがって、本発明に係る電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置は、一つのデータラインを利用して多様なデータ入出力仕様を満足させるため、内部データラインのルーティングのためのチップの面積を最小化する。
【発明の効果】
【００１１】
本発明に係る電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置は、一つのデータラインを利用して多様なデータ入出力仕様を満足させるため、内部データラインのルーティングのためのチップの面積を最小化する。
【発明を実施するための最良の形態】
【００１２】
本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１３】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明することにより本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１４】
図２は、本発明の一実施形態に係る電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置を説明する図面である。図２を参照すれば、メモリ装置２００は、複数のＤＱブロックを備え得るが、例示的に４個のＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を備える。図１で説明されたデータの入出力仕様とマッチングさせるために、４個のＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３が４回繰り返し配列されて、１６個のＤＱブロックに拡張されうる。
【００１５】
ＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は、ＤＡＣ ２１０、２１１、２１２、２１３とそれぞれ連結される。ＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は、ＤＱパッドに順次に入力されるバースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：“ＢＬ”）に該当する直列データを並列処理する。本明細書では、ＢＬ＝８である場合について記述される。
【００１６】
ＤＡＣ ２１０、２１１、２１２、２１３は、ＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に入力されるＢＬ＝８データをアナログ信号に変換する。ＤＡＣ ２１０、２１１、２１２、２１３から出力されるアナログ信号のそれぞれは、データライン２２０、２２１、２２２、２２３を介してＡＤＣ ２３０、２３１、２３２、２３３にそれぞれ伝達される。ＡＤＣ ２３０、２３１、２３２、２３３は、アナログ信号を８ビットデジタル信号に変換させた後、メモリセルアレイブロック２４０に伝達する。
【００１７】
第１データライン２２０と第２データライン２２１との間に第１スイッチ２５０が連結され、第１データライン２２０と第３データライン２２２との間に第２スイッチ２５１が連結され、第１データライン２２０と第４データライン２２３との間に第３スイッチ２５２が連結され、第３データライン２２２と第４データライン２２３との間に第４スイッチ２５３が連結される。第１スイッチないし第４スイッチ２５０、２５１、２５２、２５３は、データ入出力仕様によって選択的にオンになって、データ入出力仕様を合わせる。
【００１８】
すなわち、４個のＤＱブロックＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３が４回繰り返し配列されて、１６個のＤＱブロックに拡張された場合において、第１スイッチないし第４スイッチ２５０、２５１、２５２、２５３が何れもオフになれば、メモリ装置２００は、データ入出力仕様が×１６に設定される。第１スイッチ２５０及び第４スイッチ２５３がオンになれば、×８に設定され、第１スイッチ、第２スイッチまたは第３スイッチ２５０、２５１、２５２のうち、何れか一つがオンになれば、×４に設定される。
【００１９】
このように、本発明は、一つのデータライン２２０、２２１、２２２、２２３を利用して、多様なデータ入出力仕様を支援する。端的に、図１の×４と比較すれば、内部データライン数が８、１６、３２個であることに比べて、本発明は、ラインルーティングのためのチップの面積が非常に減ることが分かる。一つのデータライン２２０上で作動される電流モードシグナリングは、ＤＡＣ ２１０、２１１、２１２、２１３により変換されたアナログ信号がＡＤＣ ２３０、２３１、２３２、２３３に伝達される動作で説明される。
【００２０】
代表的に、第１データライン２１０と連結される第１ＤＡＣ ２１０と第１ＡＤＣ ２３０との動作を連携させて、第１データライン２１０の電流モードシグナリングを説明する。これは、具体的に図３に図示されている。図３は、説明の便宜上、ＢＬ＝２である場合について説明される。ＢＬ＝２である場合以外に、ＢＬ＝４、８などの多様なＢＬに拡張して適用されうることは言うまでもない。
【００２１】
図３を参照すれば、第１ＤＡＣ ２１０は、ＤＱブロックＤＱ０を介して入力されるＢＬ＝２に該当する２個の直列データｄ０、ｄ１を受信して、第１アナログ信号に変換する。第１アナログ信号は、ｄ１、ｄ０データによって第１データライン２５０を介して流れる電流ＩＢＵＳとして表される。第１ＤＡＣ ２１０は、基準電流（Ｉｒｅｆ）駆動部、２倍の基準電流（Ｉｒｅｆ×２）駆動部、１倍基準電流（Ｉｒｅｆ×１）駆動部、１／２倍の基準電流（Ｉｒｅｆ×０.５）駆動部、及び合算電流（Ｉｂｕｓ）駆動部を備える。基準電流（Ｉｒｅｆ）を２０μＡに設定すると、ｄ１ｄ０データが００であればＩｂｕｓは１０μＡが流れ、ｄ１ｄ０データが０１であれば３０μＡが、ｄ１ｄ０データが１０であれば５０μＡが、そして、ｄ１ｄ０データが１１であれば７０μＡが流れる。
【００２２】
第１データライン２５０上の合算電流ＩＢＵＳは第１ＡＤＣ ２３０に伝達されて、２ビットデジタル信号Ｄｄ１、Ｄｄ０を発生する。第１ＡＤＣ ２３０は、電流駆動部３１０と電流電圧変換及びデコーダ部３２０とに大別される。電流駆動部３１０は、合算電流から２倍の基準電流を差し引いた第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部、２倍の基準電流から合算電流を差し引いた第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部、第１電流から１倍基準電流を差し引いた第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部、及び第２電流から１倍基準電流を差し引いた第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部を備える。電流駆動部は、電流ミラーで具現される。
【００２３】
第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部の出力と第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部の出力とにより、第１制御信号ｖａ４０及び第２制御信号ｖｂ４０が発生する。そして、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力と第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力とにより、第３制御信号ｖａ２０及び第４制御信号ｖｂ２０が発生する。第１制御信号ないし第４制御信号ｖａ４０、ｖｂ４０、ｖａ２０、ｖｂ２０は、電流電圧変換及びデコーダ部３２０に提供されて、デジタル信号Ｄｄ１、Ｄｄ０に発生する。
【００２４】
電流電圧変換及びデコーダ部３２０は、第１制御信号ｖａ４０及び第２制御信号ｖｂ４０を入力して、第５制御信号Ｄｖｂ４０とＭＳＢである第２デジタル信号Ｄｄ１を発生させる電流電圧変換部３３０、３４０と、第３制御信号ないし第５制御信号ｖａ２０、ｖｂ２０、Ｄｖｂ４０に応答して、ＬＳＢである第１デジタル信号Ｄｄ０を発生させるデコーダ部３５０とを備える。
【００２５】
第１電流電圧変換部３３０は、電源電圧ＶＤＤがそのソースに連結され、第１電流駆動部（ＩＢＵＳ−Ｉｒｅｆ×２）の出力がそのゲートに連結される第１ＰＭＯＳトランジスタ３３１と、第１ＰＭＯＳトランジスタ３３１のドレインがそのドレインに連結され、電源電圧ＶＤＤがそのゲートに連結され、接地電圧ＶＳＳがそのソースに連結される第１ＮＭＯＳトランジスタ３３２と、第１ＰＭＯＳトランジスタ３３１とＮＭＯＳトランジスタ３３２とのドレインに連結されて、デジタル電圧信号の上位ビット信号（ＭＳＢ）Ｄｄ１を発生させる第１インバータ３３３とを備える。
【００２６】
第２電流電圧変換部３４０は、電源電圧ＶＤＤがそのソースに連結され、第２電流駆動部（Ｉｒｅｆ×２−Ｉｂｕｓ）の出力がそのゲートに連結される第２ＰＭＯＳトランジスタ３４１と、第２ＰＭＯＳトランジスタ３４１のドレインがそのドレインに連結され、電源電圧ＶＤＤがそのゲートに連結され、接地電圧ＶＳＳがそのソースに連結される第２ＮＭＯＳトランジスタ３４２と、第２ＰＭＯＳトランジスタ３４１と第２ＮＭＯＳトランジスタ３４２とのドレインに連結されて、制御信号Ｄｖｂ４０を発生させる第２インバータ３４３とを備える。
【００２７】
デコーダ部３５０は、電源電圧ＶＤＤがそのソースに連結され、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力がそのゲートに連結される第３ＰＭＯＳトランジスタ３５１と、第３ＰＭＯＳトランジスタ３５１のドレインがそのドレインに連結され、電源電圧ＶＤＤがそのゲートに連結され、接地電圧ＶＳＳがそのソースに連結される第３ＮＭＯＳトランジスタ３５２と、第３ＰＭＯＳトランジスタ３５１と第３ＮＭＯＳトランジスタ３５２とのドレインにその入力が連結される第３インバータ３５３と、電源電圧ＶＤＤがそのソースに連結され、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力がそのゲートに連結される第４ＰＭＯＳトランジスタ３５４と、第４ＰＭＯＳトランジスタ３５４のドレインがそのドレインに連結され、電源電圧ＶＤＤがそのゲートに連結され、接地電圧ＶＳＳがそのソースに連結される第４ＮＭＯＳトランジスタ３５５と、第４ＰＭＯＳトランジスタ３５４と第４ＮＭＯＳトランジスタ３５５とのドレインにその入力が連結され、直列連結される第４インバータ３５６及び第５インバータ３５７と、制御信号Ｄｖｂ４０及びデジタル電圧信号の上位ビット信号Ｄｄ１に応答して、第３インバータ３５３の出力をデジタル電圧信号の下位ビット信号（ＬＳＢ）Ｄｄ０に出力する第１伝送ゲート３５８と、制御信号Ｄｖｂ４０及びデジタル電圧信号の上位ビット信号Ｄｄ１に応答して、第５インバータ３５７の出力をデジタル電圧信号の下位ビット信号Ｄｄ０に出力する第２伝送ゲート３５９と、を備える。
【００２８】
第１ＤＡＣ ２１０と第１ＡＤＣ ２３０との動作は、図４のように整理される。図４で、ＤＱ０ブロックに入力されるＢＬ＝２データｄ１、ｄ０が、第１ＤＡＣ ２１０と第１ＡＤＣ ２３０とによりデジタル信号Ｄｄ１、Ｄｄ０として再現されることが分かる。基準電流Ｉｒｅｆは、２０μＡであると仮定する。
【００２９】
ｄ１ｄ０データが００である場合、第１ＤＡＣ ２１０から出力されるＩｂｕｓ電流は、１０μＡになり、第１ＡＤＣ ２３０の第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）は、−３０μＡになり、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）は、ほとんど流れずに、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）は、３０μＡになり、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）は、１０μＡになる。そして、第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部の出力である第１制御信号ｖａ４０は、ロジック“０”を、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部の出力である第２制御信号ｖｂ４０は、ロジック“１”を、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力である第３制御信号ｖａ２０は、ロジック“０”を、そして第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力である第４制御信号ｖｂ２０は、ロジック“１”をそれぞれ発生される。これにより、Ｄｄ１Ｄｄ０データが００として発生される。
【００３０】
ｄ１ｄ０データが０１である場合、第１ＤＡＣ ２１０から出力されるＩｂｕｓ電流は、３０μＡになり、第１ＡＤＣ ２３０の第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）は、−１０μＡになり、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）は、ほとんど流れずに、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）は、１０μＡになり、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）は、−１０μＡになる。そして、第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部の出力である第１制御信号ｖａ４０は、ロジック“０”を、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部の出力である第２制御信号ｖｂ４０は、ロジック“１”を、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力である第３制御信号ｖａ２０は、ロジック“０”を、そして、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力である第４制御信号ｖｂ２０は、ロジック“０”をそれぞれ発生される。これにより、Ｄｄ１Ｄｄ０データが０１として発生される。
【００３１】
ｄ１ｄ０データが１０である場合、第１ＤＡＣ ２１０から出力されるＩｂｕｓ電流は、５０μＡになり、第１ＡＤＣ ２３０の第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）は、１０μＡになり、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）は、−１０μＡになり、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）は、−１０μＡになり、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）は、ほとんど流れない。そして、第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部の出力である第１制御信号ｖａ４０は、ロジック“１”を、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部の出力である第２制御信号ｖｂ４０は、ロジック“０”を、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力である第３制御信号ｖａ２０は、ロジック“０”を、そして、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力である第４制御信号ｖｂ２０は、ロジック“０”をそれぞれ発生される。これにより、Ｄｄ１Ｄｄ０データが１０として発生される。
【００３２】
ｄ１ｄ０データが１１である場合、第１ＤＡＣ ２１０から出力されるＩｂｕｓ電流は、７０μＡになり、第１ＡＤＣ ２３０の第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）は、３０μＡになり、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）は、１０μＡになり、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）は、−３０μＡになり、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）は、ほとんど流れない。そして、第１電流（ＩＢＵＳ−Ｉｒｅｆ×２）駆動部の出力である第１制御信号ｖａ４０は、ロジック“１”を、第２電流（Ｉｒｅｆ×２−ＩＢＵＳ）駆動部の出力である第２制御信号ｖｂ４０は、ロジック“０”を、第３電流（ＩＢＵＳ−Ｉｒｅｆ×２−Ｉｒｅｆ）駆動部の出力である第３制御信号ｖａ２０は、ロジック“１”を、そして、第４電流（Ｉｒｅｆ×２−ＩＢＵＳ−Ｉｒｅｆ）駆動部の出力である第４制御信号ｖｂ２０は、ロジック“０”をそれぞれ発生される。これにより、Ｄｄ１ Ｄｄ０データが１ １として発生される。
【００３３】
本発明は、図面に示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、当業者ならば、それから多様な変形及び均等な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００３４】
本発明は、半導体メモリ装置に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００３５】
【図１】典型的にデータ入出力モードが×１６、×８、×４、×２、×１モードで動作するＤＲＡＭを説明する図面である。
【図２】本発明の一実施形態に係る電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置を説明する図面である。
【図３】図２のＤＡＣとＡＤＣとの動作を連係してデータライン上の電流モードシグナリングを説明する図面である。
【図４】図２のＤＡＣとＡＤＣとの動作を整理した図表である。
【符号の説明】
【００３６】
２００  メモリ装置
ＤＱ０  ＤＱブロック
ＤＱ１  ＤＱブロック
ＤＱ２  ＤＱブロック
ＤＱ３  ＤＱブロック
２１０  ＤＡＣ
２１１  ＤＡＣ
２１２  ＤＡＣ
２１３  ＤＡＣ
２２０  データライン
２２１  データライン
２２２  データライン
２２３  データライン
２３０  ＡＤＣ
２３１  ＡＤＣ
２３２  ＡＤＣ
２３３  ＡＤＣ
２５０  第１スイッチ
２５１  第２スイッチ
２５２  第３スイッチ
２５３  第４スイッチ
【図１】
2006048916.tif 000003
【図２】
2006048916.tif 000004
【図３】
2006048916.tif 000005
【図４】
2006048916.tif 000006