(57)【要約】【課題】ＳＯＮＯＳメモリ素子の動作方法を提供する。【解決手段】基板に離隔して形成されており、所定の導電性不純物がドーピングされた第１及び第２不純物領域（１４、１２）と、第１及び第２不純物領域間の基板上に形成されたゲート酸化膜（１６）と、ゲート酸化膜上に形成された第１トラップ層（１８）と、第１トラップ層上に形成された絶縁膜（２０）と、絶縁膜上に形成されたゲート電極（２２）と、を備えるＳＯＮＯＳメモリ素子の動作方法において、第１不純物領域（１４）及びゲート電極（２２）にそれぞれ第１電圧（Ｖ１）及びゲート電圧（Ｖｇ）を印加し、第２不純物領域（１２）に０Ｖよりも小さな第２電圧（Ｖ２）を印加してＳＯＮＯＳメモリ素子にデータを記録する。【選択図】図６
2006319341.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板に離隔して形成されており、所定の導電性不純物がドーピングされた第１及び第２不純物領域と、前記第１及び第２不純物領域間の前記基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された第１トラップ層と、前記第１トラップ層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を備えるＳＯＮＯＳメモリ素子の動作方法において、
前記第１不純物領域及び前記ゲート電極にそれぞれ第１電圧（Ｖ１）及びゲート電圧（Ｖｇ）を印加し、前記第２不純物領域に０Ｖよりも小さな第２電圧（Ｖ２）を印加して前記ＳＯＮＯＳメモリ素子にデータを記録することを特徴とするＳＯＮＯＳメモリ素子の動作方法。
【請求項２】
前記第１トラップ層の長さは、前記ゲート電極よりも短いことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項３】
前記絶縁膜と前記ゲート電極との間に、順次に積層された第２トラップ層及び遮断膜がさらに備わったことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項４】
前記第１及び第２トラップ層のうち少なくともいずれか一つの長さは、前記ゲート電極よりも短いことを特徴とする請求項３に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項５】
前記第１電圧及び前記ゲート電圧は、それぞれ４．７Ｖ及び４Ｖであり、前記第２電圧は、−０．４Ｖであることを特徴とする請求項２ないし４のうちいずれか１項に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項６】
前記データ記録後、前記第１及び第２不純物領域と前記ゲート電極とにそれぞれ所定の電圧を印加して消去動作を行うことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項７】
前記第１トラップ層は、窒化物層であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子の動作方法。
【請求項８】
前記第１及び第２不純物領域のうちいずれか一つはソース領域であり、残りはドレイン領域であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の動作方法に係り、より詳細には、ＳＯＮＯＳメモリ素子の動作方法に関する。
【背景技術】
【０００２】
インターネットの普及及び情報技術の発展につれてグロ−バルネットワーク化が進み、ユーザが利用できる情報の量が過去に比べて急速に増加しつつある。
【０００３】
多くの情報を効率的に利用するためには、情報の保存が不回避である。情報を正常な状態で長期間保存するためには、電源が除去された後にも保存された情報が消去されない不揮発性メモリ素子が必要である。
【０００４】
現在、不揮発性メモリ素子の主流はフラッシュメモリ素子であるが、多様な種類の不揮発性メモリ素子が次々に紹介されており、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｃｏｎｄｕｃｔｏｒ）メモリ素子もそのうちの一つである。
【０００５】
図１は、ＳＯＮＯＳメモリ素子の一般的構成を示す。
【０００６】
図１を参照すれば、基板１０にドレイン及びソース領域１２、１４が離隔された状態で形成されている。ドレイン及びソース領域１２、１４間の基板１０上にゲート酸化膜１６が存在する。ゲート酸化膜１６上にトラップ層１８が存在する。トラップ層１８は、実際ビットデータが記録されるストレージノード層であって、窒化膜（Ｓｉ３Ｎ４）が一般的に使われる。データ書き込み動作で、トラップ層１８のトラップサイトに電子がトラップされる。トラップ層１８上には、電子がトラップ層１８にトラップされる過程で電子がトラップ層１８を通過してゲート２２に流れ込むことを遮断するための遮断膜２０が形成されている。遮断膜２０は、シリコン酸化膜でありうる。遮断膜２０上にゲート２２が存在する。図面に図示されていないが、ゲート酸化膜１６、トラップ層１８、遮断膜２０及びゲート２２から形成されたゲート積層物の側面は、絶縁物質からなるゲートスペーサで覆われる。
【０００７】
図１のＳＯＮＯＳメモリ素子の書き込み動作では、前記のように電子がトラップ層１８の広い領域にトラップされる。電子がトラップ層１８の広い領域に分布する場合、消去動作でトラップ層１８に注入されたホールはトラップ状態にあるので、移動し難い。したがって、前記消去動作で前記ホールが注入された位置にトラップされた電子のみ除去され、トラップ層１８の残りの部分にあるトラップされた電子は除去されない。このような結果は、消去効率を大きく落とす。
【０００８】
これにより、トラップ層１８で電子がトラップされる領域を縮めるために、トラップ層１８の長さを短くした、変形されたＳＯＮＯＳメモリ素子が紹介されたことがある。図２は、前記変形されたＳＯＮＯＳメモリ素子の構成を示す。
【０００９】
図２を参照すれば、トラップ層１８はゲート２２の長さよりも短い。図１でトラップ層１８が存在したところはゲート２２が対応している。
【００１０】
図３は、図２に示したＳＯＮＯＳメモリ素子の動作方法のうち書き込み及び消去動作でトラップ層１８に現れる電場強度分布を示す。
【００１１】
図３で、第１グラフ２４Ｇは、ビットデータを記録するためにトラップ層１８に電子をトラップする過程での電場強度分布を表す。そして、第２グラフ２６Ｇは、ビットデータを消去するためにトラップ層１８にホールを注入する過程での電場強度分布を表す。
【００１２】
図３の第１及び第２グラフ２４Ｇ、２６Ｇを参照すれば、第１グラフ２４Ｇの中心と第２グラフ２６Ｇの中心とは横に離隔している。トラップ層１８にトラップされる電子及びホールの分布は、それぞれ第１及び第２グラフ２４Ｇ、２６Ｇで表した電場の強度によるということを考慮すれば、第１及び第２グラフ２４Ｇ、２６Ｇは、トラップ層１８で電子がトラップされる位置とホールがトラップされる位置とが相異なるということを意味する。電子やホールが一旦トラップ層１８にトラップされた後には、トラップ層１８内で周りに移動（ｈｏｐｉｎｇ）し難いところ、このような結果は、消去過程によりトラップ層１８にトラップされた電子が完全に除去されていないことを意味する。したがって、書き込み動作及び消去動作が反復されると、消去動作後にトラップ層１８にトラップされた状態で残っている電子の数は次第に増加する。これにより、消去動作後、３Ｖと測定される電流（以下、オンセル電流という）が順次に減る。これにより、書き込み動作と消去動作の効率が低下し、オンセル電流とオフセル電流との間のマージンが小さくなって誤動作の可能性が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、オンセル電流の減少を最小化して書き込みと消去動作の効率を高め、誤動作を防止できるＳＯＮＯＳメモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するために、本発明は、基板に離隔して形成されており、所定の導電性不純物がドーピングされた第１及び第２不純物領域と、前記第１及び第２不純物領域間の前記基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された第１トラップ層と、前記第１トラップ層上に形成された絶縁膜と、及び前記絶縁膜上に形成されたゲート電極を含むＳＯＮＯＳメモリ素子の動作方法において、前記第１不純物領域及び前記ゲート電極にそれぞれ第１電圧（Ｖ１）及びゲート電圧（Ｖｇ）を印加し、前記第２不純物領域に０Ｖよりも小さな第２電圧（Ｖ２）を印加して、前記ＳＯＮＯＳメモリ素子にデータを記録することを特徴とするＳＯＮＯＳメモリ素子の動作方法を提供する。
【００１５】
かかる動作方法で、前記第１トラップ層の長さは、前記ゲート電極よりも短い。
【００１６】
また、前記絶縁膜と前記ゲート電極との間に、順次に積層された第２トラップ層及び遮断膜がさらに備わる。このとき、前記第１及び第２トラップ層のうち少なくともいずれか一つの長さは、前記ゲート電極よりも短い。
【００１７】
本発明の実施形態によれば、前記第１電圧及び前記ゲート電圧は、それぞれ４．７Ｖ及び４Ｖであり、前記第２電圧は、−０．４Ｖである。
【００１８】
前記データ記録後、前記第１及び第２不純物領域と前記ゲート電極とにそれぞれ所定の電圧を印加して消去動作を行うことができる。
【００１９】
前記第１トラップ層は、窒化物層である。
【００２０】
前記第１及び第２不純物領域のうちいずれか一つはソース領域であり、残りはドレイン領域である。
【発明の効果】
【００２１】
本発明のＳＯＮＯＳメモリ素子の動作方法を利用すれば、書き込み及び消去動作の反復によるオンセル電流の減少を最小化でき、したがって、オンセル電流とオフセル電流との間に十分のマージンを維持できるので、メモリ素子の誤動作を防止でき、書き込み及び消去動作の効率を高めることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態によるＳＯＮＯＳメモリ素子の動作方法を、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは明細書の明確性のために誇張して図示されたものである。
【００２３】
本発明者は、ＳＯＮＯＳメモリ素子の動作のために印加される電圧の条件を現在と異ならせることによって、現在広く使われているソースメモリ素子の問題点が大きく改善されることを確認した。
【００２４】
現在のＳＯＮＯＳメモリ素子の動作方法で、書き込み動作はＣＨＥＩ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）法を利用し、消去動作はＨＨＩ（Ｈｏｔ  Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ）法を利用する。現在のＳＯＮＯＳメモリ素子の書き込み動作での電圧印加条件と消去動作での電圧印加条件とは、それぞれ図４及び図５に示した通りである。
【００２５】
図４を参照すれば、現在のＳＯＮＯＳメモリ素子の書き込み動作で、ソース領域１４に５Ｖまたは５．１Ｖのソース電圧（Ｖｓ）が印加される。そして、ドレイン領域１２に１Ｖまたは０Ｖのドレイン電圧（Ｖｄ）が印加される。また、ゲート２２に４Ｖのゲート電圧（Ｖｇ）が印加され、半導体基板１０は接地される。
【００２６】
図５を参照すれば、現在のＳＯＮＯＳメモリ素子の消去動作で、ソース領域１４に５Ｖのソース電圧（Ｖｓ）が印加され、ドレイン領域１２に０Ｖのドレイン電圧（Ｖｄ）が印加され、ゲート２２に−８Ｖのゲート電圧（Ｖｇ）が印加される。基板１０は接地される。
【００２７】
図３に示す第１グラフ２４Ｇは、前述した現在のＳＯＮＯＳメモリ素子の書き込み動作での電圧印加条件によるトラップ層１８に現れる電場強度分布を示し、第２グラフ２６Ｇは、消去動作での電圧印加条件によるトラップ層１８に現れる電場強度分布を示したものである。
【００２８】
一方、本発明の実施形態によるＳＯＮＯＳメモリ素子の書き込み動作での電圧印加条件（以下、本発明の電圧印加条件）は、前述した現在のＳＯＮＯＳメモリ素子の書き込み動作方法での電圧印加条件と全く異なる。
【００２９】
図６を参照すれば、本発明の電圧印加条件は、次の通りである。
【００３０】
ＳＯＮＯＳメモリ素子の電子が注入される位置に近い不純物領域、例えばソース領域１４に＋４．７Ｖのソース電圧（Ｖｓ）を印加する。そして、電子が注入される位置から相対的に遠い所に位置した不純物領域、すなわち、ドレイン領域１２に０よりも小さな電圧、例えば、−０．４Ｖのドレイン電圧（Ｖｄ）を印加する。また、ゲート２２に４Ｖのゲート電圧（Ｖｇ）を印加し、半導体基板１０は接地させる。この時、ドレイン電圧（Ｖｄ）は、−０．４Ｖよりも小さくなりうる。具体的には、書き込み動作でドレイン電圧（Ｖｄ）が−０．４よりも小さくなり、例えば、−０．５Ｖまたはそれ以下になると、図７に示すように、基板１０に流れる電流が大きく増加する。しかし、書き込み動作で基板１０に電流が流れるとしても特別な問題はなく、ドレイン電圧（Ｖｄ）は、−０．４Ｖよりも小さな値（−２Ｖ〜−３Ｖ）になりうる。
【００３１】
一方、本発明の実施形態によるＳＯＮＯＳメモリ素子の消去動作での電圧印加条件は、図８に示す通りである。
【００３２】
図８は、本発明の電圧印加条件によってＳＯＮＯＳメモリ素子のトラップ層１８に現れる電場強度の分布と、消去動作での電圧印加条件によってトラップ層１８に現れる電場強度分布とを示す。図８で、第１グラフ３０Ｇは、前記本発明の電圧印加条件によってトラップ層１８に現れる電場強度分布を表し、第２グラフ３２Ｇは、消去動作での電圧印加条件によってトラップ層１８に現れる電場強度分布を表す。
【００３３】
図８の第１及び第２グラフ３０Ｇ、３２Ｇを比較すると、二つのグラフ３０Ｇ、３２Ｇの中心はわずかに離隔しており、したがって、本発明の実施形態によるＳＯＮＯＳメモリ素子の動作方法でも、書き込み動作と消去動作時にトラップ層１８に現れる電場強度分布（以下、本発明の電場強度分布）は完全には一致していないということが分かる。しかし、図８を、従来のＳＯＮＯＳメモリ素子の動作方法において、書き込み動作と消去動作時にトラップ層１８に現れる電場強度分布（以下、従来の電場強度分布）を示す図３と比較すれば、本発明の電場強度分布を表す第１及び第２グラフ３０Ｇ、３２Ｇの中心間隔が、前記従来の電場強度分布を表す第１及び第２グラフ２４Ｇ、２６Ｇの中心間隔よりもはるかに小さくなっているということが分かる。このような結果は、本発明の電圧印加条件によって書き込み電圧を印加する場合、消去動作以後、トラップ層１８にトラップされた状態に残る電子の数が従来よりもはるかに少なくなり、したがって、書き込み及び消去を反復した後、トラップ層１８に累積された電子の数も従来の場合よりはるかに少ないということを意味する。
【００３４】
次いで、本発明者は、本発明の動作方法の優秀性を検証するために、書き込み動作と消去動作とについての実験を行った。前記実験は、図２に示したＳＯＮＯＳメモリ素子（以下、実験用メモリ素子）を利用した。
【００３５】
前記実験は第１ないし第３ケースに分けて実施した。前記第１及び第３ケースは、従来の動作方法を適用したケースであり、第２ケースは、本発明の動作方法を適用したケースである。前記第１ケースでは、前記実験用メモリ素子のゲート２２、ソース領域１４及びドレイン領域１２にそれぞれ４Ｖ、５Ｖ及び１Ｖの電圧を印加した。そして、前記第２ケースでは、ゲート２２、ソース領域１４及びドレイン領域１２にそれぞれ４Ｖ、４．７Ｖ及び−０．４Ｖを印加した。また、前記第３ケースでは、ゲート２２、ソース領域１４及びドレイン領域１２にそれぞれ４Ｖ、５．１Ｖ及び０Ｖの電圧を印加した。前記第１ないし第３ケースで、基板１０に印加される電圧はいずれも同一にした。また、前記第１ないし第３ケースで、消去動作時の電圧印加条件は、図５に示したものと同様にした。前記実験で、本発明者は、オンセル電流、耐久性、トラップ層での電場強度分布、オフセル電流及びＩｄ−Ｖｇ特性を測定した。
【００３６】
図９ないし図１７は、前記実験結果を示す。
【００３７】
図９は、前記第１ないし第３ケースで書き込み／消去回数によるオンセル電流の変化を示す。図９で、第１グラフＧ１は、前記第１ケースに対するオンセル電流の変化を表し、第２グラフＧ２は、前記第２ケースについてのものを、第３グラフＧ３は、前記第３ケースについてのものをそれぞれ表す。
【００３８】
第１ないし第３グラフＧ１、Ｇ２、Ｇ３を比較すれば、書き込み／消去回数が増加することによって、前記第１ないし第３ケースいずれもオンセル電流が減少する。しかし、前記第２ケースでオンセル電流の減少程度は、前記第１及び第３ケースに比べてはるかに少ない。さらに具体的に説明すれば、従来技術の場合、すなわち、前記第１及び第３ケースで書き込み／消去を１，０００回実施した時、オンセル電流は１０ｆＡ近くに減少した一方、本発明の場合、すなわち、前記第２ケースでは、書き込み／消去を１，０００回実施した後にもオンセル電流は２０ｆＡよりも大きい。このような結果から、書き込み／消去動作を１，０００回反復した時点で、本発明の動作方法が従来の動作方法よりオンセル電流を２０％以上増加させるということが分かる。
【００３９】
図１０は、図９の結果を正規化したものである。
【００４０】
図１１は、耐久性の変化を示したものであり、前記第１ないし第３ケースで、書き込み／消去回数によるしきい電圧の変化を示す。図１１の結果は、Ｉｄ−Ｖｇグラフで、電流が１マイクロアンペアである時の電圧をしきい電圧とする１マイクロアンペア（μＡ）法を適用して得たものである。図１１で、第１グラフ群ＧＧ１は、消去動作がなされた後に測定されたしきい電圧の変化を表し、第２グラフ群ＧＧ２は、書き込み動作がなされた後、すなわち、ビットデータがトラップ層１８に記録された後に測定されたものを表す。
【００４１】
図１１で、第１グラフＧ１１は、前記第１ケースに対するしきい電圧の変化を表し、第２グラフＧ２２は、前記第２ケースについてのものを表し、第３グラフＧ３３は、前記第３ケースについてのものを表す。
【００４２】
図１１の第１ないし第３グラフＧ１１、Ｇ２２、Ｇ３３を比較すれば、第１ないし第３ケースいずれも書き込み／消去が反復されるとしきい電圧が上昇する傾向を示すということが分かる。しかし、程度面では、前記第１及び第３ケースが前記第２ケースよりはるかに大きいということが分かる。例えば、書き込み／消去を１，０００回実施した後、前記第１及び第３ケースはしきい電圧が８Ｖ以上に上昇したが、本発明の前記第３ケースは、しきい電圧が７Ｖまでにしか増加していない。このような結果は、前記第１及び第３ケースでは、書き込み／消去動作が反復されるとトラップ層１８に累積される電子の数が大きく増加するのに対し、前記第２ケースでは、トラップ層１８に累積される電子の数が前記第１及び第３ケースよりもはるかに小さいということを示している。図１１の結果によって、Ｉｄ−Ｖｇグラフについての勾配は、前記第２ケースが前記第１及び第３ケースよりも大きくなる。図１２は、図１１の第２グラフ群ＧＧ２を正規化したものである。
【００４３】
図１３は、前記第１ないし第３ケースに対して、ドレイン領域１２とソース領域１４との間で測定した電場強度分布を示す。図１３で、第１グラフＧＡ１は、前記第１ケースに対する電場強度分布を表したものであり、第２グラフＧＡ２は、前記第２ケースについてのものを表し、第３グラフＧＡ３は、前記第３ケースについてのものを表す。
【００４４】
図１３の第１ないし第３グラフＧＡ１、ＧＡ２、ＧＡ３を比較すれば、電場強度のピークＡ１はトラップ層１８内の狭い領域に位置し、この領域は、前記第１ないし第３ケースにおいて同一であること分かる。また、前記電場強度分布でピークＡ１近辺を除いては、第２ケースについての電場強度が前記第１及び第３ケースよりも常に小さいということが分かる。特に、トラップ層１８が存在する領域でピークＡ１近辺を除いて、前記第２ケースについての電場強度が前記第１及び第３ケースについての電場強度よりも小さいということは次のような意味がある。すなわち、トラップ層１８領域で電場強度のピークＡ１近辺に該当する部分を除外した残りの部分で前記第２ケースの電場強度が最も小さいために、書き込み動作でトラップ層１８の前記残りの部分に電子がトラップされる数は、前記第２ケースで最も小さい。このような結果で、書き込み及び消去が反復されつつ、消去後にもトラップ層１８に残っている電子の数は、前記第２ケースで最も小さい。したがって、書き込み及び消去動作の多くの反復過程でしきい電圧の変化も、図１１に説明したように、前記三つのケースのうち前記第２ケースが最も小さくなる。
【００４５】
図１４は、前記第１ないし第３ケースに対して、書き込み及び消去回数によるオフセル電流の変化を示す。図１４で、第１グラフＧ１Ａは、前記第１ケースについてのオフセル電流の変化を表し、第２グラフＧ２Ａは、前記第２ケースについてのものを表し、第３グラフＧ３Ａは前記第３ケースについてのものを表す。
【００４６】
図１４の第１ないし第３グラフＧＡ１−ＧＡ３を比較すれば、書き込み及び消去回数が反復されると前記第１ないし第３ケースでオフセル電流が若干変化することが分かるが、いずれのケースでもその変化量は無視できる程度に少ないということが分かる。前記第１ないし第３ケース相互間にもオフセル電流の差は存在するが、前記三つのケースいずれでもオフセル電流は１００ｆＡよりも小さいために、前記第１ないし第３ケース相互間のオフセル電流の差はあまりにも少ないので、特別な意味を持っていない。したがって、前記第１ないし第３ケースのオフセル電流は同じと見なすことができ、それにメモリ素子の動作に何の影響も与えない。
【００４７】
図１５ないし図１７は、それぞれ前記第１ないし第３ケースについてのＩｄ−Ｖｇ特性を示す。
【００４８】
図１５ないし図１７で、第１グラフ１５Ａ、１６Ａ、１７Ａは、ＳＯＮＯＳメモリ素子を初期化した状態で測定したＩｄ−Ｖｇ特性を表し、第２グラフ１５Ｂ、１６Ｂ、１７Ｂは、消去動作を１回実施した後に測定したものを表す。そして、第３グラフ１５Ｃ、１６Ｃ、１７Ｃは、書き込み動作を１回実施した後に測定したものを表す。また、第４グラフ１５Ｄ、１６Ｄ、１７Ｄは、消去動作を１０回実施した後に測定したものを表し、第５グラフ１５Ｅ、１６Ｅ、１７Ｅは、書き込み動作を１０回実施した後に測定したものを表し、第６グラフ１５Ｆ、１６Ｆ、１７Ｆは、消去動作を１００回実施した後に測定したものを表す。また、第７グラフ１５Ｇ、１６Ｇ、１７Ｇは、書き込み動作を１００回実施した後に測定したＩｄ−Ｖｇ特性を表し、第８グラフ１５Ｈ、１６Ｈ、１７Ｈは、消去動作を１，０００回実施した後に測定したものを表し、第９グラフ１５Ｉ、１６Ｉ、１７Ｉは、書き込み動作を１，０００回実施した後に測定したものを表す。
【００４９】
図１５ないし図１７で、消去動作後に測定されたＩｄ−Ｖｇ特性グラフを比較すれば、前記第１ないし第３ケースいずれも消去動作回数によってＩｄ−Ｖｇ特性は大きく変わらないということが分かる。
【００５０】
しかし、図１５ないし図１７で書き込み動作後に測定されたＩｄ−Ｖｇ特性グラフを比較すれば、前記第１及び第３ケースは、書き込み動作回数が増加するにつれてグラフの上部が右側に大きく移動することが分かる。これは、すなわち、１マイクロメートル法で意味するしきい電圧が、書き込み動作回数が増加するにつれて大きく増加することを意味する。しかし、本発明の場合である前記第２ケースは、書き込み動作回数が増加するにもかかわらずグラフに特別な変化が現れないが、これは、前記第２ケースでは、前記１マイクロメートル法で意味するしきい電圧が書き込み動作回数にあまり影響を受けないということを意味する。このような測定結果は、図１１の結果を裏付けする。
【００５１】
一方、前述した本発明の電圧印加条件は、図１８に示すように、図１に示したＳＯＮＯＳメモリ素子にも適用でき、図１９に示すように、第１及び第２トラップ層９０、９２を備えてマルチビットデータを表現できるＳＯＮＯＳメモリ素子にも適用できる。この時、前記第１及び第２トラップ層９０、９２のうち少なくともいずれか一つの長さは、ゲートの長さよりも短くもできる。
【００５２】
前記した説明で多くの事項が具体的に記載されているが、これらは、発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、前述した構造と異なるＳＯＮＯＳメモリ素子の動作方法にも本発明を適用できる。ゆえに、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００５３】
本発明は、メモリ素子が使われるあらゆる製品に使われうる。例えば、コンピュータのメモリ装置に使われ、携帯電話、カムコーダ、デジタルカメラ、ＭＰ３、ＧＰＳ、ＰＤＡ、ＤＭＢなどに使われ、メモリ機能を持つ各種家電製品にも使われうる。
【図面の簡単な説明】
【００５４】
【図１】ＳＯＮＯＳメモリ素子の構成を示す断面図である。
【図２】ＳＯＮＯＳメモリ素子の構成を示す断面図である。
【図３】図２のＳＯＮＯＳメモリ素子の書き込み及び消去動作で、トラップ層に現れる電場強度分布をＳＯＮＯＳメモリ素子に表した断面図である。
【図４】図２のＳＯＮＯＳメモリ素子の書き込み動作で、ソース及びドレイン領域とゲートに印加される電圧条件を示す断面図である。
【図５】図２のＳＯＮＯＳメモリ素子の消去動作で、ソース及びドレイン領域とゲートに印加される電圧条件を示す断面図である。
【図６】本発明の実施形態によるＳＯＮＯＳメモリ素子の動作方法で、ソース及びドレイン領域とゲートに印加される電圧条件を示す断面図である。
【図７】図６のＳＯＮＯＳメモリ素子の動作方法で、ドレイン電圧の変化によるドレイン電流の変化を示すグラフである。
【図８】図６のＳＯＮＯＳメモリ素子の動作方法で、トラップ層に現れる電場強度分布を示す断面図である。
【図９】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１０】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１１】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１２】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１３】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１４】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１５】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１６】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１７】本発明のＳＯＮＯＳメモリ素子の動作方法の優秀性を検証するために実施した実験の結果を示すグラフである。
【図１８】図６のＳＯＮＯＳメモリ素子の動作方法を図１に示したＳＯＮＯＳメモリ素子に適用した場合を示す断面図である。
【図１９】図６のＳＯＮＯＳメモリ素子の動作方法を第１及び第２トラップ層を備えるＳＯＮＯＳメモリ素子に適用した場合を示す断面図である。
【符号の説明】
【００５５】
１０    基板、
１２    ドレイン領域、
１４    ソース領域、
１６    ゲート酸化膜、
１８    トラップ層、
２０    遮断膜、
２２    ゲート。
【図１】
2006319341.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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