(57)【要約】【課題】厚さを異にする複数のゲート酸化膜を１回の熱酸化処理により形成する際に厚いゲート酸化を効率的に行なう。【解決手段】半導体基板１０の一方の主表面にフィールド絶縁膜１２を形成した後、酸化膜１４ａ，１４ｂとして犠牲酸化膜又はゲート酸化膜を形成する。素子孔１２ａ内にレジスト層１６をマスクとし且つ酸化膜１４ａを介してアルゴン（又はフッ素）イオンを１又は複数回の注入処理により注入してイオン注入層１８を形成する。酸化膜１４ａ，１４ｂを犠牲酸化膜としたときはレジスト層１６及び酸化膜１４ａ，１４ｂの除去後に素子孔１２ａ，１２ｂ内にゲート酸化膜を形成する。酸化膜１４ａ，１４ｂをゲート酸化膜としたときはレジスト層１６の除去後に酸化膜１４ａ，１４ｂをエッチングで薄くしてから酸化膜１４ａ，１４ｂを厚くする。イオン注入層１８を形成したことで１４ｂ対応のゲート酸化膜より１４ａ対応のゲート酸化膜が厚くなる。【選択図】図２
2006024888.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分にアルゴンイオンを注入してイオン注入層を形成する工程であって、前記アルゴンイオンの注入を加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で行なうものと、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むゲート酸化膜形成法。
【請求項２】
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分にフッ素イオンを注入してイオン注入層を形成する工程であって、前記フッ素イオンの注入を加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうものと、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むゲート酸化膜形成法。
【請求項３】
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１のゲート酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを注入してイオン注入層を形成する工程と、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、エッチング処理により前記第１及び第２のゲート酸化膜を薄くする工程と、
前記第１及び第２のゲート酸化膜を薄くした後、第２の熱酸化処理により前記第１及び第２のゲート酸化膜をそれぞれ厚くする工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚くするものと
を含むゲート酸化膜形成法。
【請求項４】
前記イオン注入層を形成する工程では、前記不純物イオンとしてアルゴンイオンを２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で注入する請求項３記載のゲート酸化膜形成法。
【請求項５】
前記イオン注入層を形成する工程では、前記不純物イオンとしてフッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入する請求項３記載のゲート酸化膜形成法。
【請求項６】
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを加速電圧が異なる複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成する工程と、
前記複数のイオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記複数のイオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むゲート酸化膜形成法。
【請求項７】
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１のゲート酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを加速電圧が異なる複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成する工程と、
前記複数のイオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、エッチング処理により前記第１及び第２のゲート酸化膜を薄くする工程と、
前記第１及び第２のゲート酸化膜を薄くした後、第２の熱酸化処理により前記第１及び第２のゲート酸化膜をそれぞれ厚くする工程であって、前記複数のイオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚くするものと
を含むゲート酸化膜形成法。
【請求項８】
前記複数回のイオン注入処理では前記不純物イオンとしてアルゴンイオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではアルゴンイオンの注入を加速電圧５０〜１００［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではアルゴンイオンの注入を加速電圧１０〜４０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なう請求項６又は７記載のゲート酸化膜形成法。
【請求項９】
前記複数回のイオン注入処理では前記不純物イオンとしてフッ素イオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではフッ素イオンの注入を加速電圧３０〜６０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではフッ素イオンの注入を加速電圧１０〜２５［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なう請求項６又は７記載のゲート酸化膜形成法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型ＩＣ等の製造に用いるに好適なゲート酸化膜形成法に関し、更に詳しくは厚さを異にする複数のゲート酸化膜を１回の熱酸化処理により形成するゲート酸化膜形成法に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ型ＩＣ等を製造する際に１つの半導体基板の上にゲート酸化膜の厚さを異にする複数のＭＯＳ型トランジスタを形成することは知られている。また、このような技術に関連して厚さを異にする複数のゲート酸化膜を１回の熱酸化処理により形成する方法が種々提案されている。図１６〜１８には、この種のゲート酸化膜形成法の一例を示す（詳しくは、例えば特許文献１参照）。
【０００３】
図１６の工程では、シリコン基板１の一方の主表面にシリコン酸化膜からなるフィールド絶縁膜２を選択酸化処理により形成する。そして、絶縁膜２の素子孔２ａ，２ｂ内のシリコン表面には、シリコン酸化膜からなる犠牲酸化膜３ａ，３ｂを熱酸化処理によりそれぞれ形成する。酸化膜３ａ，３ｂの厚さは、いずれも１５ｎｍ程度である。
【０００４】
次に、基板上面には、素子孔２ａに対応する孔４ａを有するレジスト層４をホトリソグラフィ処理により形成する。素子孔２ａ内のシリコン表面には、レジスト層４をマスクとし且つ酸化膜３ａを介してアルゴン（Ａｒ）イオンを注入することによりイオン注入層５を形成する。このときのＡｒイオンの加速電圧は、１５ｋｅＶ程度である。イオン注入層５では、注入イオンによりシリコンの結晶性が破壊されるため、シリコンの酸化速度が増大する。
【０００５】
図１７の工程では、薬液処理等によりレジスト層４を除去した後、酸化膜３ａ，３ｂをフッ酸処理により除去する。このときのフッ酸処理は、酸化膜３ａ，３ｂの厚さをいずれも１５ｎｍとしたとき、３０ｎｍの酸化膜を除去する条件で行なう。このため、絶縁膜２も若干薄くなる。この後、シリコン基板１の表面には、熱酸化処理の前処理としてエッチング作用を有するＲＣＡ洗浄等の洗浄処理を施す。
【０００６】
図１８の工程では、素子孔２ａ，２ｂ内のシリコン表面にシリコン酸化膜からなる酸化膜６ａ，６ｂを熱酸化処理によりそれぞれ形成する。このときの熱酸化処理をゲート酸化膜６ｂの厚さが５０ｎｍとなる条件で行うと、素子孔２ａ内のシリコン表面の近傍ではイオン注入層５によりシリコンの酸化速度が増大しているため、ゲート酸化膜６ａとして８０〜１００ｎｍの厚さのシリコン酸化膜を得ることができる。この後は、通常のシリコンゲートプロセス等により各々酸化膜６ａ，６ｂをゲート絶縁膜とする第１，第２のＭＯＳ型トランジスタを素子孔２ａ，２ｂ内にそれぞれ形成する。
【特許文献１】特開２０００−１９５９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した従来技術によると、１回の熱酸化処理により厚さの異なるゲート酸化膜６ａ，６ｂを形成するので、生産性が向上すること、レジスト層４の形成時や除去時にシリコン表面が犠牲酸化膜３ａ，３ｂで覆われているため、シリコン表面の汚染を防止して高信頼化を達成できることなどの実益が得られる。
【０００８】
しかしながら、Ａｒイオンの注入を犠牲酸化膜３ａを介して１５ｋｅＶ程度の低い加速電圧で行なっているので、注入イオンの飛程は、１７．１ｎｍ程度であり、イオン注入層５は、シリコン表面近傍の浅い領域に形成される。このため、図１７の工程において、犠牲酸化膜３ａ，３ｂを除去した後、熱酸化処理の前処理としてＲＣＡ洗浄等のエッチング作用のある洗浄処理を行なうと、イオン注入層５においてイオン濃度のピークを含む表面層部分がエッチングにより除去される。この後、図１８の工程で熱酸化処理を行なうと、イオン注入層５では、外方拡散によりイオン濃度が一層低下する。従って、素子孔２ａ内での酸化効率が低下し、酸化膜６ｂに比べて十分に厚い酸化膜６ａを得るのが容易でない。
【０００９】
この発明の目的は、厚さを異にする複数のゲート酸化膜を１回の熱酸化処理により形成する際に厚いゲート酸化を効率的に行なうことができる新規なゲート酸化膜形成法を提供することにある。
【課題を解決するための手段】
【００１０】
この発明に係る第１のゲート酸化膜形成法は、
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分にアルゴンイオンを注入してイオン注入層を形成する工程であって、前記アルゴンイオンの注入を加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で行なうものと、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むものである。
【００１１】
第１のゲート酸化膜形成法によれば、イオン注入層を形成する工程においてアルゴンイオンを加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で注入するようにしたので、イオン注入層が半導体表面から比較的深い領域に形成される。このため、第２の熱酸化処理の前処理としてエッチング作用のある洗浄処理を行なっても、イオン注入層においてイオン濃度のピークを含む層部分は、半導体表面から比較的深い位置にあるため、エッチングにより除去されない。この後、第２の熱酸化処理を行なうと、注入イオンは、半導体表面近傍では若干外方拡散されるものの、半導体表面から比較的深い位置では殆ど外方拡散されず、全体としてのイオン濃度の低下はわずかである。従って、第１の素子孔内での酸化効率が向上し、第１のゲート酸化膜を短時間の処理により第２のゲート酸化膜に比べて十分に厚く形成することができる。
【００１２】
最近、ＤＺ（デニューデッドゾーン［欠陥低減層］）を有するウェハの製造には水素の代りにアルゴンが使用されている。第１のゲート酸化膜形成法では、半導体表面から比較的深い領域にアルゴンイオン注入層を形成した後、第２の熱酸化処理を行なうようにしたので、基板（ウェハ）表面では欠陥を誘起する酸素の濃度が酸素の外方拡散により低減されると共に基板内部では重金属等の有害不純物を捕獲する微小欠陥が成長し、基板表面領域がＤＺに変換される。このため、基板表面のＤＺには、第１のゲート酸化膜をゲート絶縁膜とする高性能のＭＯＳ型トランジスタを形成することができる。
【００１３】
この発明に係る第２のゲート酸化膜形成法は、
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分にフッ素イオンを注入してイオン注入層を形成する工程であって、前記フッ素イオンの注入を加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうものと、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むものである。
【００１４】
第２のゲート酸化膜形成法によれば、イオン注入層を形成する工程においてフッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入するようにしたので、イオン注入層が半導体表面から比較的深い位置に形成される。このため、第１のゲート酸化膜形成法に関して前述したと同様に第１の素子孔内での酸化効率が向上し、第１のゲート酸化膜を短時間の処理に第２のゲート酸化膜に比べて十分に厚く形成することができる。
【００１５】
また、フッ素は、酸化速度を速める効果の他に、酸化膜質を改善する効果があるとの報告がある。第２のゲート酸化膜形成法では、第２の熱酸化処理中に第１のゲート酸化膜にフッ素が取り込まれるので、第１のゲート酸化膜のホットキャリア耐性及び絶縁耐圧が向上する。
【００１６】
さらに、フッ素は、シリコン中でボロン、リン等の導電型決定不純物の拡散を抑える効果があるとの報告がある。ＭＯＳ型トランジスタ特性に最も影響のある最もショートチャンネル効果の厳しいところは、ソース及びドレイン領域のうちゲート側の最も深い部分にある。第２のゲート酸化膜形成法では、フッ素イオン注入層を半導体表面から比較的深い領域に形成するので、ソース及びドレイン領域形成後の各種熱処理では、ソース及びドレイン領域中のボロン、リン等の不純物の拡散が抑制され、ＭＯＳ型トランジスタの特性を安定化させることができる。
【００１７】
この発明に係る第３のゲート酸化膜形成法は、
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１のゲート酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを注入してイオン注入層を形成する工程と、
前記イオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、エッチング処理により前記第１及び第２のゲート酸化膜を薄くする工程と、
前記第１及び第２のゲート酸化膜を薄くした後、第２の熱酸化処理により前記第１及び第２のゲート酸化膜をそれぞれ厚くする工程であって、前記イオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚くするものと
を含むものである。
【００１８】
第３のゲート酸化膜形成法によれば、第１のゲート酸化膜を介して第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しないアルゴン又はフッ素等の不純物イオンを注入してイオン注入層を形成した後、エッチング処理により第１，第２のゲート絶縁膜を薄くする。そして、第２の熱酸化処理では、イオン注入層に基づく増速酸化により第１のゲート酸化膜を第２のゲート酸化膜より厚くする。第１のゲート酸化膜でイオン注入層を覆った状態で第２の熱酸化処理を行なうので、不純物イオンの外方拡散が第１のゲート酸化膜により抑制され、第１の素子孔内での酸化効率が向上する。このため、第１のゲート酸化膜を短時間の処理により第２のゲート酸化膜に比べて十分に厚く形成することができる。第３のゲート酸化膜形成法において、前記イオン注入層を形成する工程では、前記不純物イオンとしてアルゴンイオンを２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で注入するようにしてもよい。このようにすると、第１のゲート酸化膜形成法に関して前述したと同様に基板表面にＤＺを形成することができる。
【００１９】
第３のゲート酸化膜形成法において、前記イオン注入層を形成する工程では、前記不純物イオンとしてフッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入するようにしてもよい。このようにすると、第２のゲート酸化膜形成法に関して前述したと同様に第１のゲート酸化膜のホットキャリア耐性及び絶縁耐圧が向上すると共にトランジスタ特性を安定化させることができる。
【００２０】
この発明に係る第４のゲート酸化膜形成法は、
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２の犠牲酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１の犠牲酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを加速電圧が異なる複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成する工程と、
前記複数のイオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、前記第１及び第２の犠牲酸化膜を除去する工程と、
前記第１及び第２の犠牲酸化膜を除去した後、前記第１及び第２の素子孔内の半導体表面に第２の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程であって、前記複数のイオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚く形成するものと
を含むものである。
【００２１】
第４のゲート酸化膜形成法において、前記複数回のイオン注入処理では前記不純物イオンとしてアルゴンイオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではアルゴンイオンの注入を加速電圧５０〜１００［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではアルゴンイオンの注入を加速電圧１０〜４０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうことができる。また、前記複数回のイオン注入処理では前記不純物イオンとしてフッ素イオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではフッ素イオンの注入を加速電圧３０〜６０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではフッ素イオンの注入を加速電圧１０〜２５［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうことができる。
【００２２】
第４のゲート酸化膜形成法によれば、第１の犠牲酸化膜を介して第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しないアルゴン又はフッ素等の不純物イオンを複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成するようにしたので、複数のイオン注入層により深さ方向の注入イオン濃度分布が均一化される。このため、前述した第１のゲート酸化膜形成法に比べて酸化効率が一層向上し、厚い第１のゲート酸化膜をより短時間で形成することができる。また、第１のゲート酸化膜に取り込まれるアルゴン又はフッ素等の不純物の量が一定となり、第１のゲート酸化膜の膜質が安定する。
【００２３】
この発明に係る第５のゲート酸化膜形成法は、
半導体基板の一方の主表面に第１及び第２の素子孔を有するフィールド絶縁膜を形成する工程と、
前記第１及び第２の素子孔内の半導体表面に第１の熱酸化処理により第１及び第２のゲート酸化膜をそれぞれ形成する工程と、
前記フィールド絶縁膜の上に前記第１の素子孔を露呈し且つ前記第２の素子孔を覆うようにレジスト層を形成する工程と、
前記レジスト層をマスクとし且つ前記第１のゲート酸化膜を介して前記第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しない不純物イオンを加速電圧が異なる複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成する工程と、
前記複数のイオン注入層を形成した後、前記レジスト層を除去する工程と、
前記レジスト層を除去した後、エッチング処理により前記第１及び第２のゲート酸化膜を薄くする工程と、
前記第１及び第２のゲート酸化膜を薄くした後、第２の熱酸化処理により前記第１及び第２のゲート酸化膜をそれぞれ厚くする工程であって、前記複数のイオン注入層に基づく増速酸化により前記第１のゲート酸化膜を前記第２のゲート酸化膜より厚くするものと
を含むものである。
【００２４】
第５のゲート酸化膜形成法において、前記複数回のイオン注入処理では前記不純物イオンとしてアルゴンイオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではアルゴンイオンの注入を加速電圧５０〜１００［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではアルゴンイオンの注入を加速電圧１０〜４０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうことができる。また、前記複数回のイオン注入処理では前記不純物イオンとしてフッ素イオンを第１及び第２のステップの２回の処理で注入し、前記第１のステップではフッ素イオンの注入を加速電圧３０〜６０［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行ない、前記第２のステップではフッ素イオンの注入を加速電圧１０〜２５［ｋｅＶ］、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］の条件で行なうことができる。
【００２５】
第５のゲート酸化膜形成法によれば、第１のゲート酸化膜を介して第１の素子孔内の半導体部分に酸化速度を増大させるが導電型決定に寄与しないアルゴン又はフッ素等の不純物イオンを複数回のイオン注入処理により注入して深さが異なる複数のイオン注入層を形成するようにしたので、複数のイオン注入層により深さ方向の注入イオン濃度分布が均一化される。このため、前述した第３のゲート酸化膜形成法に比べて酸化効率が一層向上し、厚い第１のゲート酸化膜をより短時間で形成することができる。また、第１のゲート酸化膜に取り込まれるアルゴン又はフッ素等の不純物の量が一定となり、第１のゲート酸化膜の膜質が安定する。
【発明の効果】
【００２６】
この発明によれば、熱酸化処理の前にアルゴン又はフッ素のイオン注入層を半導体表面から比較的深い領域に形成したり、イオン注入層をゲート酸化膜で覆った状態で熱酸化処理を行なったり、複数回のイオン注入処理により深さが異なる複数のイオン注入層を形成したりして酸化効率を向上させるようにしたので、第１のゲート酸化膜を短時間の処理により第２のゲート酸化膜に比べて十分に厚く形成できる効果が得られる。
【発明を実施するための最良の形態】
【００２７】
図１〜６は、この発明の一実施形態に係るＭＯＳ型ＩＣの製法を示すもので、各々の図に対応する工程（１）〜（６）を順次に説明する。
【００２８】
（１）例えばＰ型シリコンからなる半導体基板１０の一方の主表面には、素子孔１２ａ，１２ｂを有するシリコン酸化膜からなるフィールド絶縁膜１２を周知の選択酸化法により形成する。フィールド絶縁膜１２は、基板表面に選択エッチング処理により凹部を設けた後、凹部を埋めるようにＣＶＤ（ケミカル・ベーパー・デポジション）法等により絶縁膜を形成する方法によっても形成可能である。
【００２９】
次に、素子孔１２ａ，１２ｂ内の半導体表面には、シリコン酸化膜からなる犠牲酸化膜１４ａ，１４ｂを熱酸化処理によりそれぞれ形成する。このときの熱酸化は、一例としてドライＯ２（又はドライエア）雰囲気中９５０［℃］の条件で行ない、犠牲酸化膜１４ａ，１４ｂの厚さは、いずれも４０［ｎｍ］とすることができる。犠牲酸化膜１４ａ，１４ｂは、ゲート酸化膜の形成前に素子孔１２ａ，１２ｂ内の半導体表面を清浄化すべく付着不純物等を除去するために形成されるもので、図４に関して後述するようにゲート酸化膜の形成前に除去される。
【００３０】
（２）フィールド絶縁膜１２の上に、素子孔１２ａを露呈する孔１６ａを有するレジスト層１６を周知のホトリソグラフィ処理により形成する。レジスト層１６は、素子孔１２ｂ内で犠牲酸化膜１４ｂを覆うように形成する。
【００３１】
次に、レジスト層１６をマスクとする選択的イオン注入処理によりレジスト層１６の孔１６ａ及び犠牲酸化膜１４ａを介して素子孔１２ａ内の半導体部分にアルゴンイオンＡｒ＋を注入してイオン注入層１８を形成する。このときのイオン注入は、一例として加速電圧４０［ｋｅＶ］、ドーズ量１．５×１０１６［ｉｏｎｓ／ｃｍ２］とすることができる。アルゴンイオンを加速電圧４０［ｋｅＶ］でシリコン基板に注入したときの飛程は、３１．０［ｎｍ］である。アルゴンイオンは、加速電圧５０［ｋｅＶ］で注入してもよく、このときの飛程は、４９．８［ｎｍ］である。イオン注入層１８は、素子孔１２ａ内の半導体部分の酸化速度を増大させるために形成されるものである。
【００３２】
（３）薬液処理によりレジスト層１６を除去してフィールド絶縁膜１２及び犠牲酸化膜１４ａ，１４ｂを露呈させる。薬液処理としては、硫酸＋過酸化水素水処理を用いることができる。
【００３３】
（４）希フッ酸処理により犠牲酸化膜１４ａ，１４ｂを除去して素子孔１２ａ，１２ｂ内に半導体表面を露呈させる。このときの希フッ酸処理は、１０：１ＨＦを用いて７０［秒］間行なうことができる。この後、ＲＣＡ洗浄等のエッチング作用のある洗浄処理を施して素子孔１２ａ，１２ｂ内の半導体表面を清浄化する。なお、希フッ酸処理及び洗浄処理によりフィールド絶縁膜１２も若干エッチングされる。
【００３４】
（５）素子孔１２ａ，１２ｂ内の半導体表面にシリコン酸化膜からなるゲート酸化膜２０ａ，２０ｂを熱酸化処理によりそれぞれ形成する。このときの熱酸化の条件は、ドライＯ２雰囲気中９５０［℃］とすることができる。
【００３５】
素子孔１２ａ内の半導体表面には図４に示すようにイオン注入層１８を形成してあるので、素子孔１２ａ内のシリコン酸化速度は、素子孔１２ｂ内のシリコン酸化速度より速い。このため、１回の熱酸化処理により厚いゲート酸化膜２０ａ及び薄いゲート酸化膜２０ｂがそれぞれ素子孔１２ａ及び１２ｂ内に同時的に形成される。一例として前述したようにアルゴンイオンを加速電圧４０［ｋｅＶ］、ドーズ量１．５×１０１６［ｉｏｎｓ／ｃｍ２］の条件で注入してイオン注入層１８を形成した場合、ゲート酸化膜２０ａ，２０ｂの厚さは、それぞれ５０［ｎｍ］、２５［ｎｍ］とすることができる。
【００３６】
（６）素子孔１２ａ，１２ｂ内にＮチャンネルＭＯＳ型トランジスタＴ１，Ｔ２をそれぞれ形成する。トランジスタＴ１，Ｔ２は、ゲート酸化膜２０ａ，２０ｂをそれぞれゲート絶縁膜とするように形成する。図６には、トランジスタＴ１，Ｔ２としてＬＤＤ（Lightly  Doped  Drain）構造のものを形成する例を示すが、他の構造のものを形成してもよいこと勿論である。
【００３７】
基板上面に導電材層を形成した後、導電材層をホトリソグラフィ及びドライエッチング処理によりパターニングして残存する導電材からなるゲート電極層２２ａ，２２ｂを形成する。導電材層としては、導電性ポリシリコンの単層、導電性ポリシリコンにＴｉ，Ｗ，Ｍｏ等の高融点金属又はそのシリサイドを重ねた積層等を用いることができる。
【００３８】
次に、フィールド絶縁膜１２と、ゲート酸化膜２０ａ及びゲート電極層２２ａの積層と、ゲート酸化膜２０ｂ及びゲート電極層２２ｂの積層とをマスクとするリン等のＮ型決定不純物のイオン注入処理により比較的不純物濃度が低いソース領域２４，２８及びドレイン領域２６，３０を形成する。
【００３９】
次に、基板上面にゲート電極層２２ａ，２２ｂを覆ってシリコン酸化膜をＣＶＤ法により堆積する。堆積したシリコン酸化膜をエッチバックすることによりゲート電極層２２ａの一方側及び他方側に残存する酸化シリコンからなるサイドスペーサ３２，３４をそれぞれ形成すると共にゲート電極層２２ｂの一方側及び他方側に残存する酸化シリコンからなるサイドスペーサ３６，３８をそれぞれ形成する。このときのエッチング処理では、ゲート酸化膜２０ａ，２０ｂをいずれもソース配置領域及びドレイン配置領域が露呈されるように除去する。
【００４０】
次に、フィールド絶縁膜１２と、ゲート酸化膜２０ａ、ゲート電極層２２ａ及びサイドスペーサ３２，３４を含むゲート部と、ゲート酸化膜２０ｂ、ゲート電極層２２ｂ及びサイドスペーサ３６，３８を含むゲート部とをマスクとするＮ型決定不純物のイオン注入処理により比較的不純物濃度が高いソース領域４０，４４及びドレイン領域４２，４６を形成する。この後は、通常のＩＣ構成法に従って層間絶縁膜の形成、層間絶縁膜への接続孔の形成、各接続孔毎の配線の形成等の処理を行なう。
【００４１】
上記した例とは基板の導電型及びソース，ドレインの導電型を逆にすることによりトランジスタＴ１，Ｔ２としてＰチャンネルＭＯＳ型トランジスタを形成してもよい。また、図１の工程においてフィールド絶縁膜１２を形成する前にＰ型ウェル領域１１ａ及びＮ型ウェル領域１１ｂを形成しておき、ウェル領域１１ａ，１１ｂにトランジスタＴ１，Ｔ２としてＮチャンネルのもの，Ｐチャンネルのものをそれぞれ形成してもよい。この場合、ウェル領域１１ａ，１１ｂをそれぞれＮ型，Ｐ型とし、トランジスタＴ１，Ｔ２をそれぞれＰチャンネル，Ｎチャンネルとしてもよい。
【００４２】
図６に示したＴ１等の各トランジスタでは、ゲート絶縁膜を２０ａ等のゲート酸化膜の単層で構成したが、積層構造としてもよい。例えば、ゲート酸化膜２０ａ（又は２０ｂ）の上にシリコン窒化膜、シリコン酸化窒化膜、酸化タンタル膜及び高誘電率膜のうちの少なくとも１つの膜を重ねた積層としたり、ゲート酸化膜２０ａ（又は２０ｂ）の上にシリコン窒化膜又はシリコン酸化窒化膜を介してＣＶＤシリコン酸化膜等を重ねたサンドイッチ状積層としたりしてもよい。
【００４３】
本願の発明者は、アルゴンイオンの注入がシリコンの酸化に及ぼす影響を調べるために基礎実験を行なった。基礎実験では、いずれもＰ型シリコン基板からなるＮｏ．１〜１０のウェハを用意した後、次の表１に示すようにＮｏ．１のウェハを除いてＮｏ．２〜１０のウェハに対して加速電圧４０［ｋｅＶ］でドーズ量を異にしてアルゴンイオンＡｒ＋を注入した上でＮｏ．１〜１０のウェハに熱酸化処理を施した。この後、各ウェハ毎に酸化膜厚を測定すると共にＮｏ．２〜１０のウェハについてはＮｏ．１のウェハに対する酸化膜厚の増大分（差分）を求めた。表１には、Ｎｏ．１〜１０の各ウェハ毎にＡｒ＋のドーズ量と、酸化膜厚と、酸化膜厚の増大分とが示されている。
【００４４】
【表１】
2006024888.tif 000003
【００４５】
図７は、表１のデータに基づいてＡｒ＋のドーズ量と酸化膜厚の増大分との関係を示すものである。図７によれば、Ａｒ＋のドーズ量が１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の範囲Ｒにおいて酸化膜厚の増大が認められる。
【００４６】
図２に示したイオン注入工程では、アルゴンイオンの注入条件を加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］（好ましくは加速電圧２０〜４５［ｋｅＶ］、ドーズ量６×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］）とすることができる。また、アルゴンイオンの代わりに、フッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入し、図３〜６の工程を上記したと同様に実行してもよい。アルゴンイオン及びフッ素イオンについて加速電圧をそれぞれ２０［ｋｅＶ］及び１５［ｋｅＶ］より低くすると、注入イオンの濃度が外方拡散により低下するため、十分な酸化速度を得るのが困難となる。また、アルゴンイオン及びフッ素イオンについて加速電圧をそれぞれ５０［ｋｅＶ］及び２５［ｋｅＶ］より高くすると、イオンの注入深さが大きくなるため、基板中の結晶欠陥が増大してリーク電流の増大を招く。
【００４７】
本願の発明者は、イオン注入を１ステップで行なう場合と２ステップで行なう場合とでシリコンの酸化状況を比較するための比較実験を行なった。比較実験では、Ｐ型シリコン基板からなるＮｏ.０のウエハを基準ウエハとし、これにはイオン注入を施さなかった。各々Ｐ型シリコン基板からなるＮｏ．１１〜１４のウエハには、１ステップのイオン注入を施した。このときのイオン注入ではアルゴンイオンＡｒ＋を加速電圧４０［ｋｅＶ］で注入し、ドーズ量は、各ウエハ毎に次の表２に示す通りとした。
【００４８】
【表２】
2006024888.tif 000004
【００４９】
一方、各々Ｐ型シリコン基板からなるＮｏ．２１〜２４のウエハには、２ステップのイオン注入を施した。このときのイオン注入では、アルゴンイオンＡｒ＋を第１ステップにて加速電圧６０［ｋｅＶ］で深く注入し、第２ステップにて加速電圧２０［ｋｅＶ］で浅く注入した。第１及び第２ステップでのＡｒ＋のドーズ量は各ウエハ毎に次の表３に示す通りとした。
【００５０】
【表３】
2006024888.tif 000005
【００５１】
各ウエハ毎に表３の第１，第２ステップのドーズ量を加算すると、Ｎｏ．２１〜２４の各々のウエハの加算ドーズ量は、表１のＮｏ．１１〜１４の各々のウエハのドーズ量にそれぞれ等しい。換言すれば、２ステップイオン注入では、１ステップイオン注入で注入したドーズ量を２等分し、２回に分けて深さを異にして注入した。
【００５２】
次に、Ｎｏ．０，１１〜１４，２１〜２４のウエハに同一の酸化条件で熱酸化処理を施した。この後、各ウエハ毎に酸化膜厚を測定すると共に、Ｎｏ．１１〜１４，２１〜２４のウエハについてはＮｏ．０の基準ウエハの酸化膜厚（１５．１［ｎｍ］）に対する酸化膜厚の増大分（差分）を求めた。次の表４には、Ｎｏ．１１〜１４，２１〜２４の各ウエハ毎にＡｒ＋のドーズ量と、酸化膜厚の増大分とが示されている。Ｎｏ．２１〜２４のウエハに関するＡｒ＋のドーズ量は、第１，第２ステップの加算ドーズ量を示す。
【００５３】
【表４】
2006024888.tif 000006
【００５４】
図８は、表４のデータに基づいてＡｒ＋のドーズ量と酸化膜厚の増大分との関係を示すもので、ラインＳ１が１ステップ注入の場合を、ラインＳ２が２ステップ注入の場合をそれぞれ示す。図８によれば、１ステップ注入の場合に比べて２ステップ注入の場合の方が酸化膜厚の増大分が大きいことから酸化速度が速いことがわかる。このように２ステップ注入の場合に酸化速度が向上するのは、深さ方向の注入イオン濃度分布が１ステップ注入の場合のガウス分布に比べて均一化されることによるものと考えられる。
【００５５】
図９は、図２のイオン注入工程においてイオン注入処理として図２に関して前述した１ステップ注入の代りに表３，４及び図８に関して上記したような２ステップ注入を採用した場合のイオン注入層の形成状況を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００５６】
図９のイオン注入処理では、一例として、第１ステップにてアルゴンイオンＡｒ＋を加速電圧６０［ｋｅＶ］、ドーズ量２×１０１５［ｉｏｎｓ／ｃｍ２］の条件で素子孔１２ａ内の半導体部分に注入して比較的深いイオン注入層１８ａを形成し、第２ステップにてＡｒ＋を加速電圧２０［ｋｅＶ］、ドーズ量２×１０１５［ｉｏｎｓ／ｃｍ２］の条件で素子孔１２ａ内の半導体部分に注入して比較的浅いイオン注入層１８ｂを形成する。この場合、第１ステップにおけるＡｒ＋の注入条件は、加速電圧５０〜１００［ｋｅＶ］（好ましくは６０〜８０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とし、第２ステップにおけるＡｒ＋の注入条件は、加速電圧１０〜４０［ｋｅＶ］（好ましくは２０〜３０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）としてもよい。イオン注入処理の後は、図３〜６の工程を前述したと同様に実行する。
【００５７】
図９のイオン注入処理においては、アルゴンイオンの代りにフッ素イオンＦ＋を第１，第２の２ステップで注入してイオン注入層１８ａ，１８ｂをそれぞれ形成してもよい。この場合、第１ステップにおけるＦ＋の注入条件は、加速電圧３０〜６０［ｋｅＶ］（好ましくは４０〜５０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とし、第２ステップにおけるＦ＋の注入条件は、加速電圧１０〜２５［ｋｅＶ］（好ましくは１５〜２０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とすることができる。イオン注入処理の後は、図３〜６の工程を前述したと同様に実行する。
【００５８】
図５に示した熱酸化工程において、アルゴン又はフッ素のイオン注入に基づいて厚く形成されるゲート酸化膜２０ａの厚さは、３５〜７０［ｎｍ］（好ましくは４５〜６０［ｎｍ］、更に好ましくは５０［ｎｍ］）とすることができる。また、アルゴン又はフッ素のイオン注入なしで薄く形成されるゲート酸化膜２０ｂの厚さは、６．５〜３５［ｎｍ］（好ましくは１２〜２０［ｎｍ］、更に好ましくは１５［ｎｍ］）とすることができる。
【００５９】
上記した実施形態では、注入イオンのドーズ量を異なる２つの値に設定して２種類のゲート酸化膜を得るようにしたが、注入イオンのドーズ量を異なる３つ以上の値に設定して３種類以上のゲート酸化膜を得るようにしてもよい。
【００６０】
上記した実施形態によれば、図２のイオン注入工程においてアルゴンイオンを加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］の条件で注入したり、フッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入したり、アルゴンイオン又はフッ素イオンを２ステップで注入したりしてイオン注入層１８又は１８ａを形成したので、イオン注入層１８又は１８ａがシリコン表面から比較的深い領域に形成される。このため、図４の洗浄工程においてエッチング作用のある洗浄処理を行なっても、イオン注入層１８又は１８ａにおいてイオン濃度のピークを含む層部分は、シリコン表面から比較的深い位置にあるため、エッチングにより除去されない。この後、図５の工程で熱酸化処理を行なうと、注入イオンは、シリコン表面で若干外方拡散されるものの、シリコン表面から比較的深い位置では殆ど外方拡散されず、全体としてのイオン濃度の低下はわずかである。従って、素子孔１２ａ内での酸化効率が向上し、ゲート酸化膜２０ａを短時間の処理によりゲート酸化膜２０ｂより十分に厚く形成することができる。特に、図９に関して前述したようにアルゴンイオン又はフッ素イオンを２ステップで注入した場合には、素子孔１２ａ内での酸化効率が一層向上し、厚いゲート酸化膜２０ａをより短時間で形成可能となる。
【００６１】
図２のイオン注入工程においてアルゴンイオンを注入する場合には、アルゴンイオン注入層１８又は１８ａがシリコン表面から比較的深い領域に形成されるため、図５の熱酸化工程において素子孔１２ａ内のシリコン表面領域がＤＺに変換される。従って、図６の工程では、素子孔１２ａ内の欠陥の少ないシリコン表面領域に高性能のトランジスタＴ１を形成することができる。
【００６２】
図２のイオン注入工程においてフッ素イオンを注入する場合には、フッ素イオン注入層１８又は１８ａがシリコン表面から比較的深い領域に形成されるので、図６の工程でトランジスタＴ１を形成した後の各種熱処理では、ソース領域２４，４０及びドレイン領域２６，４２中のリン等の導電型決定不純物の拡散が抑制され、トランジスタ特性を安定化させることができる。また、図５の熱酸化工程では、イオン注入層１８又は１８ａからゲート酸化膜２０ａにフッ素が取り込まれるので、ゲート酸化膜２０ａのホットキャリア耐性及び絶縁耐圧が向上する。
【００６３】
図２のイオン注入工程においてアルゴンイオン又はフッ素イオンを２ステップで注入した場合には、イオン注入層１８ａ，１８ｂによりシリコン基板中の注入イオン濃度分布の均一性が良好になるため、図５の熱酸化処理時にゲート酸化膜２０ａに取り込まれる不純物（アルゴン又はフッ素）の量が一定となり、ゲート酸化膜２０ａの膜質が安定する。
【００６４】
図１０〜１５は、この発明の他の実施形態に係るＭＯＳ型ＩＣの製法を示すものである。図１０〜１５において、図１〜５と同様の部分には同様の符号を付して詳細な説明を省略する。
【００６５】
図１０の工程では、図１に関して前述したと同様に半導体基板（Ｐ型シリコン基板）１０の一方の主表面に素子孔１２ａ，１２ｂを有するフィールド絶縁膜１２を形成する。そして、図１に関して前述したと同様に素子孔１２ａ，１２ｂ内の半導体表面に犠牲酸化膜１４ａ，１４ｂを形成した後、図４に関して前述したと同様に犠牲酸化膜１４ａ，１４ｂを除去し、その除去面にエッチング作用のある洗浄処理を施す。この結果、素子孔１２ａ，１２ｂ内の半導体表面が洗浄化される。
【００６６】
図１１の工程では、素子孔１２ａ，１２ｂ内の半導体表面にシリコン酸化膜からなるゲート酸化膜５０ａ，５０ｂを熱酸化処理によりそれぞれ形成する。このときの熱酸化の条件は、ドライＯ２雰囲気中９５０［℃］とし、ゲート酸化膜５０ａ，５０ｂの厚さは、いずれも２５［ｎｍ］とすることができる。
【００６７】
図１２の工程では、フィールド絶縁膜１２の上に、素子孔１２ａを露呈する孔５２ａを有するレジスト層５２を周知のホトリソグラフィ処理により形成する。レジスト層５２は、素子孔１２ｂ内でゲート酸化膜５０ｂを覆うように形成する。
【００６８】
次に、レジスト層５２をマスクとする選択的イオン注入処理によりレジスト層５２の孔５２ａ及びゲート酸化膜５０ａを介して素子孔１２ａ内の半導体部分にアルゴンイオンＡｒ＋を注入してイオン注入層５４を形成する。このときのイオン注入は、加速電圧２０〜５０［ｋｅＶ］、ドーズ量１×１０１４〜２×１０１６［ｉｏｎｓ／ｃｍ２］（好ましくは加速電圧２０〜４５［ｋｅＶ］、ドーズ量６×１０１５〜１×１０１６［ｉｏｎｓ／ｃｍ２］）とすることができる。また、アルゴンイオンの代わりに、フッ素イオンを加速電圧１５〜２５［ｋｅＶ］、ドーズ量６×１０１４〜１×１０１５［ｉｏｎｓ／ｃｍ２］の条件で注入することによりイオン注入層５４を形成してもよい。
【００６９】
図１２のイオン注入工程では、図９に関して前述したようにアルゴンイオンＡｒ＋又はフッ素イオンＦ＋を２ステップで注入して比較的深いイオン注入層と比較的浅いイオン注入層とからなるイオン注入層５４を形成してもよい。Ａｒ＋を注入する場合、第１ステップにおけるＡｒ＋の注入条件は、加速電圧５０〜１００［ｋｅＶ］（好ましくは６０〜８０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とし、第２ステップにおけるＡｒ＋の注入条件は、加速電圧１０〜４０［ｋｅＶ］（好ましくは２０〜３０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とすることができる。また、Ａｒ＋の代りにＦ＋を注入する場合、第１ステップにおけるＦ＋の注入条件は、加速電圧３０〜６０［ｋｅＶ］（好ましくは４０〜５０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とし、第２ステップにおけるＦ＋の注入条件は、加速電圧１０〜２５［ｋｅＶ］（好ましくは１５〜２０［ｋｅＶ］）、ドーズ量５×１０１３〜５×１０１５［ｉｏｎｓ／ｃｍ２］（好ましくは５×１０１４〜４×１０１５［ｉｏｎｓ／ｃｍ２］）とすることができる。
【００７０】
図１３の工程では、図３に関して前述したと同様にレジスト層５２を除去する。そして、図１４の工程では、エッチング作用のある洗浄処理によりゲート酸化膜５０ａ，５０ｂを薄くする。ゲート酸化膜５０ａ，５０ｂのエッチング量は、いずれも２［ｎｍ］とすることができる。洗浄処理としては、アンモニア＋過酸化水素水＋ＨＦ（２００：１ＨＦ）処理を用いることができる。このような洗浄処理は、ゲート酸化膜５０ａ，５０ｂがレジスト層５２の被着や除去（レジスト除去漕への浸漬）により汚染されるので、このような汚染不純物を除去して清浄な表面を得るために行なわれるものである。なお、このときの洗浄処理によりフィールド絶縁膜１２を若干エッチングされる。
【００７１】
図１５の工程では、熱酸化処理によりゲート酸化膜５０ａ，５０ｂを厚くする。このときの熱酸化の条件は、ドライＯ２雰囲気中９５０［℃］とすることができる。素子孔１２ａ内の半導体表面には図１４に示すようにイオン注入層５４を形成してあるので、素子孔１２ａ内のシリコン酸化速度は、素子孔１２ｂ内のシリコン速度より速い。このため、１回の熱酸化処理により厚いゲート酸化膜５０ａ及び薄いゲート酸化膜５０ｂがそれぞれ素子孔１２ａ及び１２ｂ内に同時的に形成される。厚いゲート酸化膜５０ａの厚さは、３５〜７０［ｎｍ］（好ましくは４５〜６０［ｎｍ］、更に好ましくは５０［ｎｍ］）とすることができる。また、薄いゲート酸化膜５０ｂの厚さは、６．５〜３５［ｎｍ］（好ましくは１２〜２０［ｎｍ］、更に好ましくは１５［ｎｍ］）とすることができる。
【００７２】
図１５の工程の後は、図６に関して前述したと同様に各々ゲート酸化膜５０ａ，５０ｂをゲート絶縁膜とするＭＯＳ型トランジスタを素子孔１２ａ，１２ｂ内にそれぞれ形成することができる。また、図６に関して前述したようにＴ１等の各トランジスタでは、ゲート絶縁膜を積層構造としてもよい。さらに、図１０〜１５に関して上記した実施形態では、注入イオンのドーズ量を異なる２つの値に設定して２種類のゲート酸化膜を得るようにしたが、注入イオンのドーズ量を異なる３つ以上の値に設定して３種類以上のゲート酸化膜を得るようにしてもよい。
【００７３】
図１０〜１５に関して上記した実施形態によれば、図１２の工程でアルゴン又はフッ素等の不純物（酸化速度を増大させるが導電型決定に寄与しない不純物）のイオン注入によりイオン注入層５４を形成した後、図１５の工程では、イオン注入層５４を薄くなったゲート酸化膜５０ａにより覆った状態で熱酸化処理を行なうことでゲート酸化膜５０ａを厚くするので、イオン注入層５４からの注入イオンの外方拡散がゲート酸化膜５０ａにより効果的に抑制される。このため、素子孔１２ａ内での酸化速度が向上し、ゲート酸化膜５０ａを短時間の処理によりゲート酸化膜５０ｂより厚くすることができる。特に、図９に関して前述したようにアルゴンイオン又はフッ素イオンを２ステップで注入した場合には、素子孔１２ａ内での酸化効率が一層向上し、厚いゲート酸化膜５０ａをより短時間で形成可能となる。
【００７４】
図１２の工程においてアルゴンイオンを注入する場合には、図５，６に関して前述したと同様に素子孔１２ａ内の欠陥の少ないシリコン表面領域に高性能のＭＯＳ型トランジスタを形成することができる。また、フッ素イオンを注入する場合には、図５，６に関して前述したと同様にゲート酸化膜５０ａのホットキャリア耐性及び絶縁耐圧が向上すると共にＭＯＳ型トランジスタの特性を安定化させることができる。さらに、図１２のイオン注入工程においてアルゴンイオン又はフッ素イオンを２ステップで注入した場合には、深いイオン注入層と浅いイオン注入層とからなるイオン注入層５４によりシリコン基板中の注入イオン濃度分布の均一性が良好になるため、図１５の熱酸化処理時にゲート酸化膜５０ａに取り込まれる不純物（アルゴン又はフッ素）の量が一定となり、ゲート酸化膜５０ａの膜質が安定する。
【図面の簡単な説明】
【００７５】
【図１】この発明の一実施形態に係るＭＯＳ型ＩＣの製法における犠牲酸化膜形成までの工程を示す断面図である。
【図２】図１の工程に続くレジスト層形成工程及びイオン注入工程を示す断面図である。
【図３】図２の工程に続くレジスト層除去工程を示す断面図である。
【図４】図３の工程に続く犠牲酸化膜除去工程を示す断面図である。
【図５】図４の工程に続く酸化工程を示す断面図である。
【図６】図５の工程に続くＭＯＳ型トランジスタ形成工程を示す断面図である。
【図７】アルゴンイオンのドーズ量と酸化膜厚の増大分との関係を示すグラフである。
【図８】２ステップ注入の場合におけるアルゴンイオンのドーズ量と酸化膜厚の増大分との関係を示すグラフである。
【図９】図２の工程で２ステップ注入を行なった場合のイオン注入層の形成状況を示す断面図である。
【図１０】この発明の他の実施形態に係るＭＯＳ型ＩＣの製法における犠牲酸化膜除去工程を示す断面図である。
【図１１】図１０の工程に続く酸化工程を示す断面図である。
【図１２】図１１の工程に続くレジスト層形成工程及びイオン注入工程を示す断面図である。
【図１３】図１２の工程に続くレジスト層除去工程を示す断面図である。
【図１４】図１３の工程に続く酸化膜洗浄工程を示す断面図である。
【図１５】図１４の工程に続く酸化工程を示す断面図である。
【図１６】従来のゲート酸化膜形成法におけるイオン注入工程を示す断面図である。
【図１７】図１６の工程に続くレジスト層除去工程及び犠牲酸化膜除去工程を示す断面図である。
【図１８】図１７の工程に続く酸化工程を示す断面図である。
【符号の説明】
【００７６】
１０：半導体基板、１２：フィールド絶縁膜、１４ａ，１４ｂ：犠牲酸化膜、１６，５２：レジスト層、１８，１８ａ，１８ｂ，５４：イオン注入層、２０ａ，２０ｂ，５０ａ，５０ｂ：ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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