(57)【要約】【課題】本発明は、低電源電圧で駆動させた場合であっても、安定して動作することが可能な電流制限型のオシレータ及びこれを用いたチャージポンプ回路を提供する。【解決手段】複数のインバータが直列接続され、電流制限レベル指示信号に基づいて出力パルスを遅延させる遅延部を備える電流制限型のオシレータ２であって、インバータと高電位電源間の第１電流を制限する第１トランジスタと、インバータと低電位電源間の第２電流を制限する第２トランジスタとを備え、複数のインバータのうち少なくとも１つ以上が、第１トランジスタとは接続するが第２トランジスタとは接続しない第１インバータで、且つ複数のインバータのうち他の少なくとも１つ以上が、第１トランジスタとは接続しないが第２トランジスタとは接続する第２インバータである。【選択図】図７
2006203856.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータが直列接続され、電流制限レベル指示信号に基づいて出力パルスを遅延させる遅延部を備える電流制限型のオシレータであって、
前記インバータと高電位電源間の第１電流を制限する第１トランジスタと、
前記インバータと低電位電源間の第２電流を制限する第２トランジスタとを備え、
前記複数のインバータのうち少なくとも１つ以上が、前記第１トランジスタとは接続するが前記第２トランジスタとは接続しない第１インバータで、且つ前記複数のインバータのうち他の少なくとも１つ以上が、前記第１トランジスタとは接続しないが前記第２トランジスタとは接続する第２インバータであることを特徴とするオシレータ。
【請求項２】
請求項１に記載のオシレータであって、
前記遅延部は、前記第１インバータと前記第２インバータとが連続した部分を含むことを特徴とするオシレータ。
【請求項３】
請求項１に記載のオシレータであって、
前記複数のインバータは、前記出力パルスの立ち上がり部分を遅延させる第１ブロックと、前記出力パルスの立ち下がり部分を遅延させる第２ブロックとに分けられ、
それぞれ１つ以上の前記インバータを含む前記第１ブロック及び前記第２ブロックは、前記第１インバータ、前記第２インバータ、前記第１インバータの順にそれぞれ接続されていることを特徴とするオシレータ。
【請求項４】
請求項３に記載のオシレータであって、
前記第２ブロックに接続する前記第１インバータをさらに備えることを特徴とするオシレータ。
【請求項５】
請求項１に記載のオシレータであって、
前記複数のインバータは、前記出力パルスの立ち下がり部分を遅延させる第１ブロックと、前記出力パルスの立ち上がり部分を遅延させる第２ブロックとに分けられ、
それぞれ１つ以上の前記インバータを含む前記第１ブロック及び前記第２ブロックは、前記第２インバータ、前記第１インバータ、前記第２インバータの順にそれぞれ接続されていることを特徴とするオシレータ。
【請求項６】
請求項１に記載のオシレータであって、
前記複数のインバータのうち、前段において前記第２電流が制限されず、低電位が入力される前記インバータを第１インバータとすることを特徴とするオシレータ。
【請求項７】
請求項１に記載のオシレータであって、
前記複数のインバータのうち、前段において前記第１電流が制限されず、高電位が入力される前記インバータを第２インバータとすることを特徴とするオシレータ。
【請求項８】
前記電流制限レベル指示信号を出力する定電流発生回路と、
前記電流制限レベル指示信号に基づき動作する請求項１乃至請求項７のいずれか１つに記載のオシレータと、
前記オシレータの出力に基づいて出力電位を発生する電圧発生回路とを備えるチャージポンプ回路。
【請求項９】
請求項８に記載のチャージポンプ回路であって、
前記定電流発生回路が出力する前記電流制限レベル指示信号を所定のレベルに変換し、当該変換後の前記電流制限レベル指示信号を前記オシレータに供給するレベル変換部をさらに備えることを特徴とするチャージポンプ回路。
【請求項１０】
請求項３に記載のオシレータであって、
前記第１ブロック及び前記第２ブロックの前記第１インバータのうち、少なくとも最初の前記第１インバータは、前記第１トランジスタのトランジスタサイズが、前記インバータのトランジスタサイズの２倍以上であることを特徴とするオシレータ。
【請求項１１】
請求項５に記載のオシレータであって、
前記第１ブロック及び前記第２ブロックの前記第２インバータのうち、少なくとも最初の前記第２インバータは、前記第２トランジスタのトランジスタサイズが、前記インバータのトランジスタサイズの２倍以上であることを特徴とするオシレータ。
【請求項１２】
請求項８又は請求項９に記載のチャージポンプ回路であって、
外部電源の出力電力に対して所定の降圧を行い内部電源の出力電圧を生成する降圧回路をさらに備え
前記降圧回路は、少なくとも前記定電流発生回路及び前記オシレータに、前記内部電源の出力電位を供給することを特徴とするチャージポンプ回路。
【請求項１３】
請求項１２に記載のチャージポンプ回路であって、
前記内部電源の出力電位が供給される前記オシレータの出力を、前記外部電源の出力電位が供給される前記電圧発生回路に入力できるように、前記オシレータの出力レベルを変換するレベルシフタをさらに設けることを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オシレータ及びこれを用いたチャージポンプ回路に係る発明であって、特に、電流制限型のオシレータ及びこれを用いたチャージポンプ回路に関するものである。
【背景技術】
【０００２】
近年、プロセスの微細化技術の進展に伴い、半導体回路において低電源電圧化が進んでいる。具体的には、通常のロジック回路において電源電圧は１．０Ｖ〜１．２Ｖ程度である。しかし、トランジスタの閾値（Ｖｔｈ）は、低電源電圧化に伴って改善されておらず、０．５Ｖ〜０．７Ｖ程度のままである。つまり、トランジスタの閾値（Ｖｔｈ）の約２倍（２Ｖｔｈ）が、電源電圧となっているのが現状である。
【０００３】
一方、ＤＲＡＭ（Dynamic Random Access Memory）等のストレージ型メモリでは、電源電圧より高いＶＰＰ電圧やＧＮＤ電圧より低いＶＢＢ電圧が必要となる。そのため、半導体回路内に電源電圧やＧＮＤ電圧を昇圧するためのチャージポンプ回路が設けられており、このチャージポンプ回路には、電流制限型のオシレータが設けられている。オシレータに関する先行文献としては、特許文献１及び特許文献２がある。
【０００４】
【特許文献１】特開平７−６６６９３号公報
【特許文献２】特開平８−３３０９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電流制限型のオシレータは、比較的高い電源電圧で駆動させる場合には、プロセスの仕上がりや温度条件の変化による遅延した出力の周期変化が小さく、安定した動作を行うことができる。しかし、電流制限型のオシレータは、低い電源電圧で駆動させる場合には、プロセスの仕上がりや温度条件の変化による出力パルスの周期変化が大きく、動作が不安定になる問題があった。
【０００６】
そこで、本発明は、低電源電圧で駆動させた場合であっても、安定して動作することが可能な電流制限型のオシレータ及びこれを用いたチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る解決手段は、複数のインバータが直列接続され、電流制限レベル指示信号に基づいて出力パルスの周期を遅延させる遅延部を備える電流制限型のオシレータであって、インバータと高電位電源間の第１電流を制限する第１トランジスタと、インバータと低電位電源間の第２電流を制限する第２トランジスタとを備え、複数のインバータのうち少なくとも１つ以上が、第１トランジスタとは接続するが第２トランジスタとは接続しない第１インバータで、且つ複数のインバータのうち他の少なくとも１つ以上が、第１トランジスタとは接続しないが第２トランジスタとは接続する第２インバータである。
【発明の効果】
【０００８】
本発明に記載のオシレータは、複数のインバータのうち少なくとも１つ以上が、第１トランジスタとは接続するが第２トランジスタとは接続しない第１インバータで、且つ複数のインバータのうち他の少なくとも１つ以上が、第１トランジスタとは接続しないが第２トランジスタとは接続する第２インバータであるので、低電源電圧で駆動させた場合であっても、安定して動作することが可能である。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
図１に、本実施の形態に係るチャージポンプ回路のブロック図を示す。図１に示すチャージポンプ回路は、定電流発生回路１、電流制限型オシレータ２及びＶＰＰ又はＶＢＢの電圧発生回路３で構成されている。定電流発生回路１の回路図を図２に示す。図２に示す定電流発生回路１は、Ｐチャネル（以下、Ｐｃｈと記す）トランジスタＰ１，Ｐ２，Ｐ３、Ｎチャネル（以下、Ｎｃｈと記す）トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５と抵抗素子Ｒ１とで構成されている。ＰｃｈトランジスタＰ３のソースに供給される電流Ｉ１は、主に抵抗素子Ｒ１により制限される。
【００１０】
また、ＰｃｈトランジスタＰ２，Ｐ３とＮｃｈトランジスタＮ４，Ｎ５はカレントミラー回路を構成するので、ＰｃｈトランジスタＰ２及びＮｃｈトランジスタＮ５を流れる電流Ｉ２は電流Ｉ１と同じ値となるように、Ｐｃｈトランジスタ電流制限レベル指示信号（以下、単にＰｃｈトランジスタ電流制限レベルという）とＮｃｈトランジスタ電流制限レベル指示信号（以下、単にＮｃｈトランジスタ電流制限レベルという）を発生する。
【００１１】
次に、図３に、本実施の形態に係る電圧発生回路３の回路図を示す。なお、図３に示す電圧発生回路３は、ＶＰＰ電圧を発生する回路であり、チャージポンプイネーブル信号と電流制限型オシレータ２からのオシレータ出力とが入力されるＮＡＮＤゲートＤ１とインバータＤ２を備えている。また、図３に示す電圧発生回路３は、インバータＤ２の出力とインバータＤ３及びインバータＤ４を経たインバータＤ２の出力とがＮＯＲゲートＤ５入力され、ＮＯＲゲートＤ５の出力がＰｃｈトランジスタＰ１１のソース・トレインに入力される。インバータＤ２の出力は、インバータＤ６〜Ｄ９を経てＰｃｈトランジスタＰ１２のソース・トレインに入力するものと、インバータＤ６，Ｄ７，Ｄ１０，Ｄ１１を経てＰｃｈトランジスタＰ１３のソース・トレインに入力するものとがある。
【００１２】
図３に示す電圧発生回路３は、ＰｃｈトランジスタＰ１１のゲートにＮｃｈトランジスタＮ１１，Ｎ１２のゲートが接続され、ＰｃｈトランジスタＰ１２のゲートにＮｃｈトランジスタＮ１３のゲートが接続されている。ＮｃｈトランジスタＮ１３のソースは、ＰｃｈトランジスタＰ１３のゲートが接続され、ＮｃｈトランジスタＮ１３のドレインは、出力電位が出力される。さらに、図３に示す電圧発生回路３は、高電位電源である電源とＰｃｈトランジスタＰ１２のゲートとの間にＮｃｈトランジスタＮ１４，Ｎ１５，Ｎ１６、電源とＰｃｈトランジスタＰ１１のゲートとの間にＮｃｈトランジスタＮ１７，Ｎ１８，Ｎ１９、電源とＰｃｈトランジスタＰ１１のゲートとの間にＮｃｈトランジスタＮ２０及びＮｃｈトランジスタＮ２１を備える。
【００１３】
図４に、本発明の前提条件となる電流制限型オシレータ２の回路図を示す。図４に示す電流制限型オシレータ２は、制御部と遅延部とを備えている。この制御部には、ＰｃｈトランジスタＰ４１とＮｃｈトランジスタＮ４１とで構成されるインバータと、ＰｃｈトランジスタＰ４２とＮｃｈトランジスタＮ４２とで構成されるインバータとが設けられている。さらに、制御部では、電源とＰｃｈトランジスタＰ４１との間にＰｃｈトランジスタＰ４３と、電源とＰｃｈトランジスタＰ４２との間にＰｃｈトランジスタＰ４４と、低電位電源であるＧＮＤとＮｃｈトランジスタＮ４１との間にＮｃｈトランジスタＮ４３と、ＧＮＤとＮｃｈトランジスタＮ４２との間にＮｃｈトランジスタＮ４４が設けられている。また、制御部には、電源とＰｃｈトランジスタＰ４１のドレインとの間にＰｃｈトランジスタＰ４５が設けられている。
【００１４】
一方、遅延部は、６段のインバータが設けられている。ＰｃｈトランジスタＰ４２のドレインと接続している１段目のインバータは、ＰｃｈトランジスタＰ５１とＮｃｈトランジスタＮ５１で構成され、ＰｃｈトランジスタＰ５１と電源との間に電源電流制限トランジスタＰ６１と、ＮｃｈトランジスタＮ５１とＧＮＤとの間にＧＮＤ電流制限トランジスタＮ６１とが設けられている。同様に２段目以降インバータも、ＰｃｈトランジスタＰ５２〜Ｐ５６とＮｃｈトランジスタＮ５２〜Ｎ５６でそれぞれ構成され、ＰｃｈトランジスタＰ５２〜Ｐ５６とそれぞれの電源との間にそれぞれ電源電流制限トランジスタＰ６２〜Ｐ６６と、ＮｃｈトランジスタＮ５２〜Ｎ５６とＧＮＤとの間にそれぞれＧＮＤ電流制限トランジスタＮ６２〜Ｎ６６とが設けられている。
【００１５】
電流制限型オシレータ２に入力される制御信号のオシレータイネーブル信号は、インバータＤ４１を介してＰｃｈトランジスタＰ４３とＮｃｈトランジスタＮ４４のゲートに、インバータＤ４１及びＤ４２を介してＮｃｈトランジスタＮ４３とＰｃｈトランジスタＰ４４にそれぞれ入力される。
【００１６】
ＰｃｈトランジスタＰ４１及びＰ４２のドレインからの出力がインバータＤ４３及びＤ４４を介してオシレータ出力となる。また、定電流発生回路１で発生したＰｃｈトランジスタ電流制限レベルは、電源電流制限トランジスタＰ６１〜Ｐ６６のゲートにそれぞれ供給され、Ｎｃｈトランジスタ電流制限レベルは、ＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６のゲートにそれぞれ供給される。なお、電源電流制限トランジスタＰ６１〜Ｐ６６及びＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６のトランジスタサイズが定電流発生回路１のＰｃｈトランジスタＰ２やＮｃｈトランジスタＮ５と同じであれば、電源電流制限トランジスタＰ６１〜Ｐ６６及びＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６の動作電流のピークは、電流Ｉ１に近い値に制限される。
【００１７】
次に、図４に示す電流制限型オシレータ２の遅延部の動作について説明する。例えば、１段目のインバータ（ＰｃｈトランジスタＰ５１，ＮｃｈトランジスタＮ５１）は、電源電流制限トランジスタＰ６１とＧＮＤ電流制限トランジスタＮ６１とにより電源側もＧＮＤ側も電流制限がなされている。そのため、１段目のインバータの出力は、”１”から”０”への切り替わりと”０”から”１”への切り替わりのいずれもが遅延することになる。また、電源電流制限トランジスタＰ６２は、過渡領域でＯＮ状態であるため、２段目のインバータのＰｃｈトランジスタＰ５２は、ソース電位が電源電圧ＶＤＤより１／２Ｖｔｈ程度電圧降下している。これに伴い、ＰｃｈトランジスタＰ５２の論理閾値も低下することになる。
【００１８】
また、ＧＮＤ電流制限トランジスタＮ６２は、過渡領域でＯＮ状態であるため、２段目のインバータのＮｃｈトランジスタＮ５２は、ソース電位が電源電圧ＶＤＤより１／２Ｖｔｈ程度電圧が高くなる。これに伴い、ＮｃｈトランジスタＮ５２の論理閾値も高くなることになる。なお、ＰｃｈトランジスタＰ５２及びＮｃｈトランジスタＮ５２のソース電位の電圧変化は、電流制限型オシレータ２に要求する周波数や電力消費量により、例えば１／３Ｖｔｈ〜２／３Ｖｔｈの範囲で変化する。
【００１９】
次に、１段目のインバータの出力が”０”から”１”、２段目のインバータの出力が”１”から”０”に切り替わる際、１段目のインバータの電源が電源電流制限トランジスタＰ６１により電流が制限され、２段目のインバータのＧＮＤがＧＮＤ電流制限トランジスタＮ６１により電流が制限されていた場合、１段目のインバータの出力である”０”から”１”への変化は電源電流制限により遅延することになる。また、２段目のＮｃｈトランジスタＮ５２のソース電位が１／２Ｖｔｈ程度高くなるのに伴い論理閾値も１／２Ｖｔｈ程度高くなっているので、２段目のインバータの入力”１”は、論理閾値に達するまで時間が遅くなる。
【００２０】
次に、図４に示す電流制限型オシレータ２と同様、本発明の前提条件となる電流制限型オシレータ２を図５，６に示す。図５に示す電流制限型オシレータ２は、遅延部のインバータにＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６のみを設けた例である。図６に示す電流制限型オシレータ２は、遅延部のインバータに電源電流制限トランジスタＰ６１〜Ｐ６６のみを設けた例である。
【００２１】
図４乃至図６に示した電流制限型オシレータ２は、以下のような問題点もしくは課題が含まれていた。図４に示した電流制限型オシレータ２では、遅延部のインバータに設けられた電源電流制限トランジスタＰ６１〜Ｐ６６とＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６が過渡領域で動作するため、遅延部のインバータは電源電圧よりも低い電圧で駆動されることになる。上記の例で考えると、電源電圧ＶＤＤが２Ｖｔｈで、電源電流制限トランジスタＰ６１〜Ｐ６６とＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６の電圧変化がそれぞれ１／２Ｖｔｈ程度であれば、遅延部のインバータは１Ｖｔｈ程度で動作することになり安定した動作を行うことができない問題があった。
【００２２】
また、図５に示す電流制限型オシレータ２では、例えば、１段目のインバータにはＧＮＤ電流制限トランジスタＮ６１のみが設けられているので、出力の”１”から”０”への切り替わりは遅延する。しかし、２段目のインバータのＰｃｈトランジスタＰ５２は、図４に示す電流制限型オシレータ２のように、ソース電位が電源電圧ＶＤＤより１／２Ｖｔｈ程度電圧降下することも、ＰｃｈトランジスタＰ５２の論理閾値の低下もない。そのため、図５に示す２段目のインバータの入力”０”は、論理閾値に達するまで時間が図４に示す場合に比べて短くなる。つまり、図５に示す電流制限型オシレータ２は、図４に示す電流制限型オシレータ２に比べ遅延効果が小さくなる。特に低電源電圧では、遅延部での振幅が小さくなるので、さらに遅延効果が小さくなる。なお、図５に示す電流制限型オシレータ２では、ＧＮＤ電流制限トランジスタＮ６１〜Ｎ６６による電圧変化のみであるので、図４に示す電流制限型オシレータ２に比べ安定した動作を行うことができる。
【００２３】
また、図６に示す電流制限型オシレータ２では、例えば、１段目のインバータには電源電流制限トランジスタＰ６１のみが設けられているので、出力の”０”から”１”への切り替わりは遅延する。しかし、２段目のインバータのＮｃｈトランジスタＮ５２は、図４に示す電流制限型オシレータ２のように、ソース電位がＧＮＤより１／２Ｖｔｈ程度高くなることも、ＮｃｈトランジスタＮ５２の論理閾値が高くなることもない。そのため、図６に示す２段目のインバータの入力”１”は、論理閾値に達するまで時間が図４に示す場合に比べて短くなる。つまり、図６に示す電流制限型オシレータ２は、図４に示す電流制限型オシレータ２に比べ遅延効果が小さくなる。特に低電源電圧では、遅延部での振幅が小さくなるので、さらに遅延効果が小さくなる。なお、図６に示す電流制限型オシレータ２では、電源電流制限トランジスタＰ６１〜Ｐ６６による電圧変化のみであるので、図４に示す電流制限型オシレータ２に比べ安定した動作を行うことができる。
【００２４】
そこで、上記の問題点を解決するために、本実施の形態に係る電流制限型オシレータ２を図７に示す。図７に示す電流制限型オシレータ２は、図４に示す電流制限型オシレータ２と遅延部の構成のみが異なるので、当該部分についてのみ説明し、他は説明を省略する。なお、本実施の形態に係る電流制限型オシレータ２は、制御信号であるオシレータイネーブル信号で動作をストップさせ、ストップ直前のオシレータ出力を保持する機能を有している。
【００２５】
本実施の形態に係る電流制限型オシレータ２も、遅延部は６段のインバータを備えている。１段目のインバータ（ＰｃｈトランジスタＰ５１、ＮｃｈトランジスタＮ５１）は、電源電流制限トランジスタＰ６１のみが設けられ、２段目のインバータ（ＰｃｈトランジスタＰ５２、ＮｃｈトランジスタＮ５２）は、ＧＮＤ電流制限トランジスタＮ６２のみが設けられ、３段目のインバータ（ＰｃｈトランジスタＰ５３、ＮｃｈトランジスタＮ５３）は、電源電流制限トランジスタＰ６３のみが設けられている。１段目から３段目のインバータは、オシレータ出力パルスの立ち上がり部分を遅延させるブロックを構成している。
【００２６】
一方、４段目のインバータ（ＰｃｈトランジスタＰ５４、ＮｃｈトランジスタＮ５４）は、電源電流制限トランジスタＰ６４のみが設けられ、５段目のインバータ（ＰｃｈトランジスタＰ５５、ＮｃｈトランジスタＮ５５）は、ＧＮＤ電流制限トランジスタＮ６５のみが設けられ、６段目のインバータ（ＰｃｈトランジスタＰ５６、ＮｃｈトランジスタＮ５６）は、電源電流制限トランジスタＰ６６のみが設けられている。４段目から６段目のインバータは、オシレータ出力パルスの立ち下がり部分を遅延させるブロックを構成している。
【００２７】
本実施の形態に係る電流制限型オシレータ２は、図７に示すように遅延部を構成することで、電源電流制限トランジスタＰ６３のみ設けた３段目のインバータと電源電流制限トランジスタＰ６４のみ設けた４段目のインバータとが連続する。ここで、３段目のインバータにおける”１”から”０”への出力は、ＧＮＤ電流が制限されていないので急峻に変化する。そして、４段目のインバータのＰｃｈトランジスタＰ５４がＯＦＦ状態の際に、電源電流制限トランジスタＰ６４のドレインに蓄積していた電荷は、ＰｃｈトランジスタＰ５４が急峻にＯＮ状態となることで、急激に放出される。そのため、この３段目と４段目の関係は、オシレータ出力の遅延効果を小さくすることができる。
【００２８】
上記関係を利用して、プロセスの仕上がりばらつきや温度変化によってトランジスタの論理閾値が高くなりオシレータ出力が遅延し、オシレータ出力の周期がばらつくことを抑えることができる。なお、電源電流制限トランジスタＰ６４のドレイン容量を電源電流制限トランジスタＰ６４のサイズを調整することで、オシレータ出力の周期のばらつきを最適に抑えることができる。また、３段目と４段目の関係は、０段目と１段目の関係にも同様に適用することができる。
【００２９】
３段目と４段目の関係を一般化すると、前段においてＧＮＤ電流が制限されず、低電位である”０”が入力されるインバータに、電源電流制限トランジスタを設けることである。このような関係を遅延部に設けることで、プロセスの仕上がりばらつきや温度変化によるオシレータ出力の周期ばらつきを抑えることができる。
【００３０】
次に、本実施の形態に係る電流制限型オシレータ２の遅延部における各インバータの出力波形及びオシレータ出力波形を図８に示す。ノード１〜６は、各段のインバータの入力部を示し、ノード７は、６段目のインバータの出力を示す。ノード１の波形が１段目のインバータに入力され、ノード２の波形として出力される。制御段のインバータ（ＰｃｈトランジスタＰ４１、ＮｃｈトランジスタＮ４１）と１段目のインバータは上記で説明した３段目と４段目のインバータと同様の関係を有しているので、ノード１の前段ノード７の鈍りの影響は多少有っても、電流制限トランジスタＰ６１の蓄積電荷が急激に放出されノード２のような波形になる。ノード２の波形は２段目のインバータに入力され、ノード３の波形は、立ち下がり部（ノード２の立ち上がり部に対応する部分）で遅延が生じている。
【００３１】
次に、ノード３の波形が３段目のインバータに入力され、ノード４の波形として出力される。３段目のインバータは電源電流制限トランジスタＰ６３を設けているので、ノード４の波形は、立ち上がり部（ノード２の立ち上がり部に対応する部分）で遅延が生じている。ノード４の波形が４段目のインバータに入力され、ノード５の波形として出力される。３段目と４段目とは上記で説明したような関係を有しているので、電源電流制限トランジスタＰ６４の蓄積電荷が急激に放出され、ノード５のような波形となる。ノード５の波形が５段目のインバータに入力され、ノード６の波形として出力される。５段目のインバータはＧＮＤ電流制限トランジスタＮ６５を設けているので、ノード６の波形は、立ち下がり部で遅延が生じている。ノード６の波形が６段目のインバータに入力され、ノード７の波形として出力される。６段目のインバータは電源電流制限トランジスタＰ６６を設けているので、ノード７の波形は、立ち上がり部（ノード６の立ち下がり部に対応する部分）で遅延が生じている。
【００３２】
本実施の形態に係る電流制限型オシレータ２は、遅延部を図７に示すように電源電流のみ制限するトランジスタを設けたインバータとＧＮＤ電流のみ制限するトランジスタを設けたインバータとが連続するように構成しているので、図４に示した電流制限型オシレータ２のように論理閾値を変化させることで遅延効果をより大きくすることができる。そのため、図５や図６で示した電流制限型オシレータ２に比べ、本実施の形態に係る電流制限型オシレータ２は遅延部のインバータの段数を少なくすることができる。
【００３３】
また、本実施の形態に係る電流制限型オシレータ２は、図７に示すように遅延部のインバータには電源電流を制限するトランジスタか、ＧＮＤ電流を制限するトランジスタかのいずれかしか設けられていない。そのため、例えば、電源電圧ＶＤＤが２Ｖｔｈで、電源電流制限トランジスタとＧＮＤ電流制限トランジスタの電圧変化がそれぞれ１／２Ｖｔｈ程度であれば、図４に示す遅延部のインバータは１Ｖｔｈ程度で動作し不安定であったが、本実施の形態に係る遅延部のインバータは、電源電流制限トランジスタ又はＧＮＤ電流制限トランジスタのみの電圧変化（１／２Ｖｔｈ程度）で動作するので安定している。つまり、本実施の形態に係る電流制限型オシレータ２は、低電源電圧であっても安定して駆動することができる効果を有している。
【００３４】
また、本実施の形態に係る電流制限型オシレータ２のように、遅延部を電源電流の制限を行ったインバータとＧＮＤ電流の制限を行ったインバータとを交互に２段以上繰り返した場合、オシレータ出力パルスの立ち上がりエッジか立ち下がりエッジのいずれか一方のみに電流制限が働くことになる。この結果、オシレータ出力パルスの”１”の状態のパルス幅又は”０”の状態のパルス幅いずれか一方のみが狭くなる。インバータの段数が多くなるとパルス幅が狭くなりすぎて、オシレータ出力パルスの読み出しが困難になる場合がある。
【００３５】
そこで、インバータの一部をオシレータ出力パルスの逆エッジに働くように、電源電流の制限を行ったインバータとＧＮＤ電流の制限を行ったインバータとの配置を入れ換える。例えば、遅延部に４段のインバータを持つ電流制限型オシレータ２では、電源電流制限、ＧＮＤ電流制限、電源電流制限、ＧＮＤ電流制限の順で並べるのではなく、電源電流制限、ＧＮＤ電流制限、ＧＮＤ電流制限、電源電流制限とする。これにより、前の２段がオシレータ出力パルスの立ち上がりエッジに、後ろ２段がオシレータ出力パルスの立ち下がりエッジに電流制限が働くことになる。
【００３６】
オシレータ出力パルスの立ち上がりエッジに働くインバータと、立ち下がりエッジに働くインバータとが共に２段であるので、オシレータ出力パルスの”１”の状態のパルス幅と”０”の状態のパルス幅との割合は約５０％ずつとなる。図７に示した電流制限型オシレータ２も、オシレータ出力パルスの立ち上がりエッジに働くインバータと、立ち下がりエッジに働くインバータとが共に３段であるので、オシレータ出力パルスの”１”の状態のパルス幅と”０”の状態のパルス幅との割合は約５０％ずつとなる。なお、オシレータ出力パルスの立ち上がりエッジに働くインバータの段数と、立ち下がりエッジに働くインバータの段数を変化させることにより、オシレータ出力パルスの”１”の状態のパルス幅の割合と、”０”の状態のパルス幅との割合を任意の変更することができる。
【００３７】
なお、図７に示したオシレータは例示であり、本発明において、遅延部のインバータは６段に限定されず、また、各ブロックを構成するインバータの数も奇数段であれば段数は制限されない。
【００３８】
（実施の形態２）
図９に、本実施の形態に係る電流制限型オシレータ２の回路図を示す。図９に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２の遅延部に７段目と８段目のインバータを設けている。なお、図９の回路図において、図７の回路図と同じ部分については同一の符号を付し、詳細な説明は省略する。
【００３９】
７段目のインバータは、ＰｃｈトランジスタＰ５７とＮｃｈトランジスタＮ５７とで構成され、電源とＰｃｈトランジスタＰ５７との間には電源電流制限トランジスタＰ６７が設けられている。この電源電流制限トランジスタＰ６７のゲートには、Ｐｃｈトランジスタ電流制限レベルが入力される。８段目のインバータは、ＰｃｈトランジスタＰ５８とＮｃｈトランジスタＮ５８とで構成されている。
【００４０】
実施の形態１でも説明したように、プロセスの仕上がりばらつきや温度変化によってトランジスタの論理閾値が高くなりオシレータ出力が遅延し、オシレータ出力の周期がばらつく。このオシレータ出力の周期ばらつきを、ＧＮＤ電流が制限されていない前段インバータの出力”０”が入力されるインバータに電流制限トランジスタを設けることで、抑えることができる。
【００４１】
プロセスの仕上がりばらつきや温度変化が大きくなり、オシレータ出力の周期ばらつきも大きくなると、図７に示す電流制限型オシレータ２のように、１段目と４段目のインバータに電源電流制限トランジスタＰ６１，Ｐ６４を設けるだけでは十分抑えることができない。そこで、本実施の形態では、７段目のインバータに電源電流制限トランジスタＰ６７を設けている。つまり、６段目のインバータはＧＮＤ電流が制限されておらず、この出力”０”が入力される７段目のインバータに電流制限トランジスタＰ６７を設けている。
【００４２】
８段目のインバータは、７段目のインバータを追加することにより遅延部が奇数になったことに伴い、オシレータ出力の同じにするために追加されている。
【００４３】
本実施の形態に係る電流制限型オシレータ２は、遅延部において、ＧＮＤ電流が制限されていない前段インバータの出力”０”が入力されるインバータに電流制限トランジスタが設けられている箇所が３つ（Ｐ６１，Ｐ６４，Ｐ６７）となるので、プロセスの仕上がりばらつきや温度変化によるオシレータ出力の周期ばらつきを抑える効果が大きくなる。
【００４４】
（実施の形態３）
図１０に、本実施の形態に係る電流制限型オシレータ２の回路図を示す。図１０に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２と遅延部のインバータに設けられた電流制限トランジスタの構成が異なる。なお、図１０の回路図において、図７の回路図と同じ部分については同一の符号を付し、詳細な説明は省略する。
【００４５】
図１０に示す電流制限型オシレータ２は、遅延部の１段目のインバータにはＧＮＤ電流制限トランジスタＮ６１、２段目のインバータには電源電流制限トランジスタＰ６２、３段目のインバータにはＧＮＤ電流制限トランジスタＮ６３、４段目のインバータにはＧＮＤ電流制限トランジスタＮ６４、５段目のインバータには電源電流制限トランジスタＰ６５、６段目のインバータにはＧＮＤ電流制限トランジスタＮ６６がそれぞれ設けられている。
【００４６】
本実施の形態に係る電流制限型オシレータ２は、図１０に示すように遅延部を構成することで、ＧＮＤ電流制限トランジスタのみ設けた３段目のインバータとＧＮＤ電流制限トランジスタのみ設けた４段目のインバータが連続する。ここで、３段目のインバータにおける”０”から”１”への出力は、電源電流が制限されていないので急峻に変化する。そして、４段目のインバータのＮｃｈトランジスタＮ５４がＯＦＦ状態の際に、ＧＮＤ電流制限トランジスタＮ６４のドレインに蓄積していた電荷が、ＮｃｈトランジスタＮ５４が急峻にＯＮ状態となることで、急激に放出される。そのため、この３段目と４段目の関係は、オシレータ出力の遅延効果を小さくすることができる。
【００４７】
上記関係を利用して、プロセスの仕上がりばらつきや温度変化によってトランジスタの論理閾値が高くなりオシレータ出力が遅延し、オシレータ出力の周期がばらつくことを抑えることができる。なお、ＧＮＤ電流制限トランジスタＮ６４のドレイン容量をＧＮＤ電流制限トランジスタＮ６４のサイズを調整することで、オシレータ出力の周期のばらつきを最適に抑えることができる。また、３段目と４段目の関係は、０段目と１段目の関係にも同様に適用することができる。
【００４８】
３段目と４段目の関係を一般化すると、前段において、電源電流が制限されず、高電位である”１”が入力されるインバータに、ＧＮＤ電流制限トランジスタを設けることである。このような関係を遅延部に設けることで、プロセスの仕上がりばらつきや温度変化によるオシレータ出力の周期ばらつきを抑えることができる。
【００４９】
（実施の形態４）
図１１に、本実施の形態に係る電流制限型オシレータ２の回路図を示す。図１１に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２と遅延部のインバータに設けられた電流制限トランジスタの構成が異なる。なお、図１１の回路図において、図７の回路図と同じ部分については同一の符号を付し、詳細な説明は省略する。
【００５０】
図１１に示す電流制限型オシレータ２は、遅延部の１段目のインバータには電源電流制限トランジスタＰ６１、２段目のインバータにはＧＮＤ電流制限トランジスタＮ６２、４段目のインバータには電源電流制限トランジスタＰ６４、５段目のインバータにはＧＮＤ電流制限トランジスタＮ６５がそれぞれ設けられている。
【００５１】
図１１に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２に比べ電流制限されているインバータが２段分少ない構成である。そのため、図１１に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２に比べ遅延効果が小さくなる。なお、１段目と４段目のインバータに設けられている電源電流制限トランジスタＰ６１，Ｐ６４は、ＧＮＤ電流が制限されていない前段インバータの出力”０”が入力されるインバータに設けられた電源電流制限トランジスタである。そのため、本実施の形態に係る電流制限型オシレータ２であっても、プロセスの仕上がりばらつきや温度変化によるオシレータ出力の周期ばらつきを抑えることができる。
【００５２】
また、本実施の形態に係る電流制限型オシレータ２は、遅延部を図１１に示すように電源電流のみ制限するトランジスタを設けたインバータとＧＮＤ電流のみ制限するトランジスタを設けたインバータとが連続する部分を２箇所設けているので、図４に示した電流制限型オシレータ２のように論理閾値を変化させることで遅延効果をより大きくすることができる。さらに、本実施の形態に係る遅延部のインバータは、電源電流のみ制限するトランジスタ又はＧＮＤ電流のみ制限するトランジスタのいずれかしか設けていないため、図４で示した電流制限型オシレータ２に比べ、低電源電圧で駆動を行った場合でも安定して駆動することができる。
【００５３】
（実施の形態５）
図１２に、本実施の形態に係る電流制限型オシレータ２の回路図を示す。図１２に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２と遅延部のインバータに設けられた電流制限トランジスタの構成が異なる。なお、図１２の回路図において、図７の回路図と同じ部分については同一の符号を付し、詳細な説明は省略する。
【００５４】
図１２に示す電流制限型オシレータ２は、遅延部の１段目のインバータには電源電流制限トランジスタＰ６１、２段目のインバータにはＧＮＤ電流制限トランジスタＮ６２、３段目のインバータには電源電流制限トランジスタＰ６３、４段目のインバータにはＧＮＤ電流制限トランジスタＮ６４、５段目のインバータには電源電流制限トランジスタＰ６５、６段目のインバータにはＧＮＤ電流制限トランジスタＮ６６がそれぞれ設けられている。つまり、本実施の形態に係る遅延部は、電源電流のみ制限するトランジスタを設けたインバータとＧＮＤ電流のみ制限するトランジスタを設けたインバータとが交互に連続している。そのため、本実施の形態に係る電流制限型オシレータ２は、オシレータ出力パルスの立ち上がり部分を遅延させる構成である。
【００５５】
本実施の形態に係る電流制限型オシレータ２は、遅延部を図１２に示すように電源電流のみ制限するトランジスタを設けたインバータとＧＮＤ電流のみ制限するトランジスタを設けたインバータとが交互に連続しているので、図４に示した電流制限型オシレータ２のように論理閾値を変化させることで遅延効果をより大きくすることができる。さらに、本実施の形態に係る遅延部のインバータは、電源電流のみ制限するトランジスタ又はＧＮＤ電流のみ制限するトランジスタのいずれかしか設けていないため、図４で示した電流制限型オシレータ２に比べ、低電源電圧で駆動を行った場合でも安定して駆動することができる。
【００５６】
（実施の形態６）
図１３に、本実施の形態に係る電流制限型オシレータ２の回路図を示す。図１３に示す電流制限型オシレータ２は、図７に示す電流制限型オシレータ２と遅延部のインバータに設けられた電流制限トランジスタの構成が異なる。なお、図１３の回路図において、図７の回路図と同じ部分については同一の符号を付し、詳細な説明は省略する。
【００５７】
図１３に示す電流制限型オシレータ２は、遅延部の１段目のインバータには電源電流制限トランジスタＰ６１、３段目のインバータにはＧＮＤ電流制限トランジスタＮ６３がそれぞれ設けられている。つまり、本実施の形態に係る電流制限型オシレータ２は、遅延部に電源電流のみ制限するトランジスタを設けたインバータとＧＮＤ電流のみ制限するトランジスタを設けたインバータとが各１段設けられた構成である。
【００５８】
本実施の形態に係る電流制限型オシレータ２は、図７に示す電流制限型オシレータ２に比べてオシレータ出力の遅延効果を大きくする必要がない場合に有効である。また、本実施の形態に係る遅延部のインバータは、電源電流のみ制限するトランジスタ又はＧＮＤ電流のみ制限するトランジスタのいずれかしか設けていないため、図４で示した電流制限型オシレータ２に比べ、低電源電圧で駆動を行った場合でも安定して駆動することができる。なお、図１２に示す電流制限型オシレータ２も、オシレータ出力パルスの立ち上がりエッジに働く１段目のインバータと、立ち下がりエッジに働く３段目のインバータとが１段ずつ設けられているので、オシレータ出力パルスの”１”の状態のパルス幅と”０”の状態のパルス幅との割合は約５０％ずつとなる。
【００５９】
（実施の形態７）
図１４に、本実施の形態に係るチャージポンプ回路のブロック図を示す。図１４に示すチャージポンプ回路は、図１に示すチャージポンプ回路の定電流発生回路１と電流制限型オシレータ２との間にレベル変換回路４を設けた構成となっている。本実施の形態に係るレベル変換回路４は、定電流発生回路１から供給されたＰｃｈトランジスタ電流制限レベルとＮｃｈトランジスタ電流制限レベルを、それぞれ所定のレベルに変換する。そして、本実施の形態に係るレベル変換回路４は、変換後のＰｃｈトランジスタ電流制限レベルと変換後のＮｃｈトランジスタ電流制限レベルを、電流制限型オシレータ２に供給する。
【００６０】
図１５に、本実施の形態に係るレベル変換回路４の回路図を示す。図１５に示すレベル変換回路４は、Ｐｃｈトランジスタ電流制限レベルを変換する部分と、Ｎｃｈトランジスタ電流制限レベルを変換する部分とに分けられる。Ｐｃｈトランジスタ電流制限レベルを変換する部分は、電源とＧＮＤとの間にＰｃｈトランジスタＰ８１とＮｃｈトランジスタＮ８１とが設けられており、ＰｃｈトランジスタＰ８１のゲートにＰｃｈトランジスタ電流制限レベルが入力される。ＮｃｈトランジスタＮ８１とゲート同士が接続しているＮｃｈトランジスタＮ８２は、ドレインがスイッチＳＷ１を介してＮｃｈトランジスタＮ８３のドレインと接続している。
【００６１】
ＮｃｈトランジスタＮ８３は、ドレインがスイッチＳＷ２を介してＮｃｈトランジスタＮ８４のドレインと切り離され、ＮｃｈトランジスタＮ８４は、ドレインがスイッチＳＷ３を介してＮｃｈトランジスタＮ８５のドレインと切り離されている。ＮｃｈトランジスタＮ８２のドレインは、ＰｃｈトランジスタＰ８２のドレインと接続され、ＰｃｈトランジスタＰ８２のソースは電源に接続されている。スイッチＳＷ１〜ＳＷ３を任意に切り替えることにより、Ｐｃｈトランジスタ電流制限レベルを任意のレベルに変換することができる。変換後のＰｃｈトランジスタ電流制限レベルは、ＮｃｈトランジスタＮ８２のドレインから出力される。
【００６２】
一方、Ｎｃｈトランジスタ電流制限レベルを変換する部分は、電源とＧＮＤとの間にＰｃｈトランジスタＰ９１とＮｃｈトランジスタＮ９１とが設けられており、ＮｃｈトランジスタＮ９１のゲートにＮｃｈトランジスタ電流制限レベルが入力される。ＰｃｈトランジスタＰ９１とゲート同士が接続しているＰｃｈトランジスタＰ９２は、ドレインがスイッチＳＷ４を介してＰｃｈトランジスタＰ９３のドレインと接続している。
【００６３】
ＰｃｈトランジスタＰ９３は、ドレインがスイッチＳＷ５を介してＰｃｈトランジスタＰ９４のドレインと切り離され、ＰｃｈトランジスタＰ９４は、ドレインがスイッチＳＷ６を介してＰｃｈトランジスタＰ９５のドレインと切り離されている。ＰｃｈトランジスタＰ９２のドレインは、ＮｃｈトランジスタＮ９２のドレインと接続され、ＮｃｈトランジスタＮ９２のソースはＧＮＤに接続されている。スイッチＳＷ４〜ＳＷ６を任意に切り替えることにより、Ｎｃｈトランジスタ電流制限レベルを任意のレベルに変換することができる。変換後のＮｃｈトランジスタ電流制限レベルは、ＰｃｈトランジスタＰ９２のドレインから出力される。
【００６４】
本実施の形態に係るチャージポンプ回路は、レベル変換回路４を備えているので、スイッチＳＷ１〜ＳＷ６をＯＮ／ＯＦＦすることで電流制限トランジスタに流す電流を増やしたり減らしたりすることができる。つまり、本実施の形態に係るチャージポンプ回路は、電流制限レベルを変更することによりオシレータ出力の遅延効果を変更することができ、容易にオシレータ出力の周期を変更することができる。
【００６５】
なお、図１５に示したレベル変換回路４では、Ｐｃｈトランジスタ電流制限レベルの変換用に３個、Ｎｃｈトランジスタ電流制限レベルの変換用に３個、計６個のスイッチＳＷ１〜ＳＷ６を設けている。しかし、本発明はこれに限定されず、要求される変換レベルによりスイッチの個数が決定される。
【００６６】
（実施の形態８）
まず、図７に示した電流制限型オシレータ２の出力遅延について具体的に説明する。その前に、図７に示す電流制限型オシレータ２と同じ構成であるが、電流制限トランジスタを設けていない電流制限型オシレータ２を図１６に示し、当該図に示す電流制限型オシレータ２の出力遅延について説明する。図１６に示す電流制限型オシレータ２では、遅延部が６段のインバータ（ＰｃｈトランジスタＰ５１〜Ｐ５６，ＮｃｈトランジスタＮ５１〜Ｎ５６）で構成されている。なお、ＰｃｈトランジスタＰ５１〜Ｐ５６の論理閾値は０．８Ｖ、ＮｃｈトランジスタＮ５１〜Ｎ５６の論理閾値は０．４Ｖである。
【００６７】
図１６に示す電流制限型オシレータ２のノード１〜７及びオシレータ出力の波形を図１７に示す。なお、図１７に示す波形は、図１６に示す電流制限型オシレータ２の本来の波形ではなく、出力遅延を説明するためにその一部を切り取った波形である。図１７に示す波形からも分かるように、図１６に示す電流制限型オシレータ２の場合、ＰｃｈトランジスタＰ５１〜Ｐ５６の論理閾値は０．８Ｖで一定で、ＮｃｈトランジスタＮ５１〜Ｎ５の論理閾値も０．４Ｖで一定である。そのため、図１６に示す電流制限型オシレータ２では、図１７に示すように各インバータでの遅延量にほとんど差が生じない。
【００６８】
一方、図７に示す電流制限型オシレータ２では、電流制限トランジスタ（電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５）を設けているので、ＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６の論理閾値が変動する。つまり、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６が過渡領域でＯＮ状態になると、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６はそれぞれ電源を供給する遅延部のインバータに例えば１／２Ｖｔｈ程度の電圧降下を生じさせる。そのため、ＰｃｈトランジスタＰ５１，Ｐ５３，Ｐ５４，Ｐ５６の論理閾値が０．６Ｖに降下するが、ＮｃｈトランジスタＮ５１，Ｎ５３，Ｎ５４，Ｎ５６の論理閾値は０．４Ｖのまま変化しない。
【００６９】
また、ＧＮＤ電流制限トランジスタＮ６２，Ｎ６５はそれぞれＧＮＤを供給する遅延部のインバータに例えば１／２Ｖｔｈ程度の電圧上昇を生じさせる。そのため、ＮｃｈトランジスタＮ５２，Ｎ５５の論理閾値が０．６Ｖに上昇するが、ＰｃｈトランジスタＰ５２，Ｐ５５の論理閾値は０．８Ｖのまま変化しない。
【００７０】
図１８に、図７に示す電流制限型オシレータ２の出力遅延を説明するためのノード１〜７及びオシレータ出力の波形を示す。なお、図１８に示す波形は、出力遅延を説明するために、図７に示す電流制限型オシレータ２の本来の波形の一部を切り取った波形となっている。図１８に示す波形では、図１６に示した波形と異なり、電源電流が制限されているＰｃｈトランジスタＰ５１，Ｐ５３，Ｐ５４，Ｐ５６の論理閾値が０．８Ｖから０．６Ｖに下がり、ＮｃｈトランジスタＮ５２，Ｎ５５の論理閾値が０．４Ｖから０．６Ｖに上がっている。
【００７１】
図１８に示す波形では、ノード１の立ち上がりエッジに対応するノード２の立ち下がりエッジ、ノード３の立ち上がりエッジ及びノード４の立ち下がりエッジについては電流制限がかからないので、当該エッジでの遅延量が図１６に示す波形と比較して大きく変わらない。次に、ノード１の立ち下がりエッジに対応するノード２の立ち上がりエッジについては、実施の形態１で説明したように電源電流制限トランジスタＰ６１のドレイン容量からの急激な電荷の放出により、図１８に示すノード２の波形のように急激な波形の立ち上がりが起こる。この急激な波形の立ち上がりにより、短時間でＮｃｈトランジスタＮ５２の閾値に達するので、ノード１の立ち下がりエッジに対応するノード２の立ち上がりエッジで大きな遅延は生じない。
【００７２】
次に、ノード１の立ち下がりエッジに対応するノード３の立ち下がりエッジについては、ノード２の立ち上がりがＮｃｈトランジスタＮ５２の閾値に達してからノード３の立ち下がりが始まるが、ＧＮＤ電流制限トランジスタＮ６２のＧＮＤ制限によりゆっくり立ち下がることになる。また、電源電流制限トランジスタＰ６３により、次段のＰｃｈトランジスタＰ５３の論理閾値が０．８Ｖから０．６Ｖに下がるので、ノード３の立ち下がりが当該閾値に達するまでの時間がかかり、効率良く当該エッジの遅延量を増やすことができる。
【００７３】
また、図１８に示す波形では、ノード５の立ち下がりエッジに対応するノード６の立ち上がりエッジ及びノード７の立ち下がりエッジについては電流制限がかからないので、当該エッジでの遅延量が図１６に示す波形と比較して大きく変わらない。次に、ノード５の立ち上がりエッジについては、実施の形態１で説明したように電源電流制限トランジスタＰ６４のドレイン容量からの急激な電荷の放出により、図１８に示すノード５の波形のように急激な波形の立ち上がりが起こる。この急激な波形の立ち上がりにより、短時間でＮｃｈトランジスタＮ５５の閾値に達するので、ノード５の立ち上がりエッジで大きな遅延は生じない。
【００７４】
次に、ノード５の立ち上がりエッジに対応するノード６の立ち下がりエッジについては、ノード５の立ち上がりがＮｃｈトランジスタＮ５５の閾値に達してからノード６の立ち下がりが始まるが、ＧＮＤ電流制限トランジスタＮ６５のＧＮＤ制限によりゆっくり立ち下がることになる。また、電源電流制限トランジスタＰ６６により、次段のＰｃｈトランジスタＰ５６の論理閾値が０．８Ｖから０．６Ｖに下がるので、ノード６の立ち下がりが当該閾値に達するまでの時間がかかり、効率良く当該エッジの遅延量を増やすことができる。
【００７５】
このように、図７に示す電流制限型オシレータ２では、図１８に示すようにノード１の立ち下がりエッジに対応する各ノードのエッジと、ノード５の立ち上がりエッジに対応する各ノードのエッジとでそれぞれ遅延が生じるので、オシレータ出力パルスの”１”の状態のパルス幅と”０”の状態のパルス幅との割合は約５０％ずつとなる。なお、図示していないが、図１０に示す電流制限型オシレータ２では、図１８に示した波形とパターンが反対の波形となる。
【００７６】
上述したように、図７に示す電流制限型オシレータ２では、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５を設けることで遅延量を調整している。つまり、図７に示す電流制限型オシレータ２では、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５で遅延部のインバータに供給される電流量を変化させて遅延量を調整している。電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５における電流量の変化は、チャネル長（以下、Ｌという）及びトランジスタサイズ（以下、Ｗという）を調整することで可能である。なお、トランジスタサイズＷはチャネル幅とも呼ばれる。
【００７７】
電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５は、Ｌを大きくすること又はＷを小さくすることで電流量をより制限して遅延量を大きくできる。なお、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５は、Ｌを大きくし、且つＷを小さくしても良い。また、遅延部のインバータ（ＰｃｈトランジスタＰ５１〜Ｐ５６，ＮｃｈトランジスタＮ５１〜Ｎ５６）については、Ｌを他のロジックトランジスタ（例えば、ＰｃｈトランジスタＰ４３）より大きくすることで遅延量が大きくなる。
【００７８】
具体的に説明すると、遅延部のインバータを構成するＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６のＬは約０．４μｍであるが、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６及びＧＮＤ電流制限トランジスタＮ６２，Ｎ６５のＬは約１〜２μｍと大きい。なお、他のロジックトランジスタのＬは約０．１μｍである。また、ＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６のＷは約２〜４μｍであるが、ＧＮＤ電流制限トランジスタＮ６２，Ｎ６５のＷは約１〜２μｍと小さい。
【００７９】
しかし、電源電流制限トランジスタＰ６１，Ｐ６３，Ｐ６４，Ｐ６６のＷは約２０〜３０μｍと、ＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６のＷより大きい。これは、例えば電源電流制限トランジスタＰ６１のＷが小さい場合、図１９に示す波形のように、電源電流制限トランジスタＰ６１のドレイン容量が小さくなり急激に立ち上がる部分が短くなるので、ＮｃｈトランジスタＮ５２の閾値変動の影響を受け遅延時間のバラツキが大きくなるためである。つまり、ＮｃｈトランジスタＮ５２の閾値はプロセスの仕上がりや温度変化により変動するが、その変動が図１９に示すように緩やかに立ち上がる部分で生じた場合は、ノード３における立ち下がりエッジの遅延時間のバラツキが大きくなる。
【００８０】
そこで、本実施の形態では、電源電流制限トランジスタＰ６１のＷを約２０〜３０μｍとし、ＰｃｈトランジスタＰ５１等のＷの約５倍以上に設定している。これにより、電源電流制限トランジスタＰ６１のドレイン容量が大きくなり急激に立ち上がる部分が長くなるので、ＮｃｈトランジスタＮ５２の閾値の変動部分が急激に立ち上がる部分と重なることになる。図２０に示すように、ＮｃｈトランジスタＮ５２の閾値が変動がノード２における急激に立ち上がる部分の範囲内で起こるので、ノード３における立ち下がりエッジの遅延時間のバラツキは小さくなる。
【００８１】
電源電流制限トランジスタＰ６４も、電源電流制限トランジスタＰ６１と同様、ドレイン容量からの急激な電荷の放出により急激な波形の立ち上がりを生じさせているので、Ｗを約２０〜３０μｍとし、ＰｃｈトランジスタＰ５１等のＷの約５倍以上に設定する必要がある。
【００８２】
電源電流制限トランジスタＰ６４によって遅延時間のバラツキが抑えられる原理について説明する。まず、３段目のインバータ（ＰｃｈトランジスタＰ５３とＮｃｈトランジスタＮ５３）は、ＧＮＤについて電流制限されていない。この３段目のインバータの”０”出力が電源電流制限トランジスタＰ６４を備える４段目のインバータに入力されるとき、ＰｃｈトランジスタＰ５４は短時間でオンして、十分な大きさを有する電源電流制限トランジスタＰ６４のドレイン容量に蓄積された正の電荷が急激に放出される。このとき、５段目のインバータを構成するＮｃｈトランジスタＮ５５の閾値がプロセス変動または温度変化により高い場合でも低い場合でも、入力電位は短時間で閾値に達するため、遅延時間のバラツキは小さく抑えられ、次段のインバータは”０”を出力することになる。
【００８３】
なお、電源電流制限トランジスタＰ６３，Ｐ６６については、上述した電源電流制限トランジスタＰ６１，Ｐ６４のような構成でないため、Ｗを小さくして回路サイズを小さくすることも可能ではある。しかし、電源電流制限トランジスタＰ６３，Ｐ６６も、電源電流制限トランジスタＰ６１，Ｐ６４と同じＰｃｈトランジスタ電流制限レベルで駆動されるため、同じＷとすることが望ましい。なお、電源電流制限トランジスタＰ６１、Ｐ６４のＷを上記では５倍以上としているが、必要なドレイン容量を確保できれば良く少なくとも２倍以上であれば良い。
【００８４】
図７に示す電流制限型オシレータ２と電流制限トランジスタの構成が逆である図１０に示す電流制限型オシレータ２について以下に説明する。
【００８５】
図１０に示す電流制限型オシレータ２でも、電源電流制限トランジスタＰ６２，Ｐ６５及びＧＮＤ電流制限トランジスタＮ６１，Ｎ６３，Ｎ６４，Ｎ６６を設けることで遅延量を調整している。また、電源電流制限トランジスタＰ６２，Ｐ６５及びＧＮＤ電流制限トランジスタＮ６１，Ｎ６３，Ｎ６４，Ｎ６６における電流量の変化も、Ｌ及びＷを調整することで可能である。
【００８６】
具体的に説明すると、遅延部のインバータを構成するＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６のＬは約０．４μｍであるが、電源電流制限トランジスタＰ６２，Ｐ６５及びＧＮＤ電流制限トランジスタＮ６１，Ｎ６３，Ｎ６４，Ｎ６６のＬは約１〜２μｍと大きい。なお、他のロジックトランジスタのＬは約０．１μｍである。また、ＰｃｈトランジスタＰ５１〜Ｐ５６及びＮｃｈトランジスタＮ５１〜Ｎ５６のＷは約２〜４μｍであるが、電源電流制限トランジスタＰ６２，Ｐ６５のＷは約１〜２μｍと小さい。
【００８７】
しかし、ＧＮＤ電流制限トランジスタＮ６１，Ｎ６３，Ｎ６４，Ｎ６６のＷは約２０〜３０μｍと、ＰｃｈトランジスタＰ５１等のＷより大きい。これは、例えばＧＮＤ電流制限トランジスタＮ６１のＷが小さい場合、図２１に示す波形のように、ＧＮＤ電流制限トランジスタＮ６１のドレイン容量が小さくなり急激に立ち下がる部分が短くなるので、ＰｃｈトランジスタＰ５２の閾値変動の影響を受け遅延時間のバラツキが大きくなるためである。つまり、ＰｃｈトランジスタＰ５２の閾値はプロセスの仕上がりや温度変化により変動するが、その変動が図２１に示すように緩やかに立ち下がる部分で生じた場合は、ノード３における立ち上がりエッジの遅延時間のバラツキが大きくなる。
【００８８】
そこで、本実施の形態では、ＧＮＤ電流制限トランジスタＮ６１のＷを約２０〜３０μｍとし、ＰｃｈトランジスタＰ５１等のＷの約５倍以上に設定している。これにより、ＧＮＤ電流制限トランジスタＮ６１のドレイン容量が大きくなり急激に立ち下がる部分が長くなるので、ＰｃｈトランジスタＰ５２の閾値の変動部分が急激に立ち下がる部分に重なる。図２２に示すように、ノード２における急激に立ち下がる部分でＰｃｈトランジスタＰ５２の閾値が変動しても、ノード３における立ち上がりエッジの遅延時間のバラツキは小さい。
【００８９】
ＧＮＤ電流制限トランジスタＮ６４も、ＧＮＤ電流制限トランジスタＮ６１と同様、ドレイン容量からの急激な負電荷の放出により急激な波形の立ち下がりを生じさせているので、Ｗを約２０〜３０μｍとし、ＰｃｈトランジスタＰ５１等のＷの約５倍以上に設定する必要がある。
【００９０】
なお、ＧＮＤ電流制限トランジスタＮ６３，Ｎ６６については、上述したＧＮＤ電流制限トランジスタＮ６１，Ｎ６４のような構成でないため、Ｗを小さくして回路サイズを小さくすることも可能ではある。しかし、ＧＮＤ電流制限トランジスタＮ６３，Ｎ６６も、ＧＮＤ電流制限トランジスタＮ６１，Ｎ６４と同じＮｃｈトランジスタ電流制限レベルで駆動されるため、同じＷとすることが望ましい。なお、電源電流制限トランジスタＮ６１、Ｎ６４のＷを上記では５倍以上としているが、必要なドレイン容量を確保できれば良く少なくとも２倍以上であれば良い。
【００９１】
以上のように、本実施の形態に係る電流制限オシレータは、第１ブロック（遅延段の１段目から３段目）及び第２ブロック（遅延段の４段目から６段目）の電源電流制限トランジスタを設けたインバータのうち、少なくとも最初のインバータ（１段目と４段目）は、電源電流制限トランジスタＰ６１，Ｐ６４（又はＧＮＤ電流制限トランジスタＮ６１，Ｎ６４）のトランジスタサイズ（Ｗ）が、ＰｃｈトランジスタＰ５１，ＮｃｈトランジスタＮ５１のトランジスタサイズ（Ｗ）の２倍以上であるので、インバータの論理閾値がプロセスの仕上がりや温度変化により変動しても遅延時間のバラツキを小さくすることができる効果がある。
【００９２】
（実施の形態９）
比較的高い外部電源（例えば、約２Ｖ〜約５Ｖ）から降圧回路を用いて、比較的低い内部電源（例えば、約１．０Ｖ〜約１．２Ｖ）を作り、この内部電源で生成した電圧を内部回路に供給する構成が考えられる。本実施の形態では、この内部電源で生成した電圧（約１．０Ｖ〜約１．２Ｖ）で駆動するトランジスタ、又は当該トランジスタに近い特性を持つトランジスタを用いて、定電流発生回路、電流制限型オシレータ及びＶＰＰ又はＶＢＢの電圧発生回路等を含むチャージポンプ回路を構成する。
【００９３】
図２３に、本実施の形態に係るチャージポンプ回路のブロック図を示す。図２３に示すチャージポンプ回路は、定電流発生回路１、電流制限型オシレータ２、ＶＰＰ又はＶＢＢの電圧発生回路３及び降圧回路１０で構成されている。降圧回路１０は、降圧回路イネーブル信号、参照電位及び電流制限レベルに基づき、外部電源（以下、外部ＶＣＣともいう）からの出力電圧（例えば、約２Ｖ〜約５Ｖ）を内部電源（以下、内部ＶＣＣともいう）の出力電圧（例えば、約１．０Ｖ〜約１．２Ｖ）を生成する。降圧回路１０で生成した内部ＶＣＣの出力電圧は、定電流発生回路１、電流制限型オシレータ２及びＶＰＰ又はＶＢＢの電圧発生回路３の電源電圧として供給される。
【００９４】
内部ＶＣＣの出力電圧が供給される定電流発生回路１は、図２に示したような回路構成であるが、構成するトランジスタＰ１，Ｎ１等は内部ＶＣＣの出力電圧で駆動するトランジスタ、又は当該トランジスタに近い特性を持つトランジスタとなっている。
【００９５】
同様に、電圧発生回路３は、図３に示したような回路構成であるが、構成するトランジスタＰ１１，Ｎ１１等は内部ＶＣＣの出力電圧で駆動するトランジスタ、又は当該トランジスタに近い特性を持つトランジスタとなっている。また、電流制限型オシレータ２も、図７等に示したような回路構成であるが、構成するトランジスタＰ４１，Ｎ４１等は内部ＶＣＣの出力電圧で駆動するトランジスタ、又は当該トランジスタに近い特性を持つトランジスタとなっている。
【００９６】
一方、降圧回路１０の回路図を図２４に示す。図２４に示す降圧回路１０では、降圧回路イネーブルの信号がゲートに入力されソースが外部ＶＣＣに接続されたＰｃｈトランジスタＰ１０１と、ドレインがＰｃｈトランジスタＰ１０１のゲートと接続されたＰｃｈトランジスタＰ１０２と、ＰｃｈトランジスタＰ１０２とゲート同士が接続されたＰｃｈトランジスタＰ１０３と、ＰｃｈトランジスタＰ１０２のドレインがゲートに接続されたＰｃｈトランジスタＰ１０４とを備えている。さらに、図２４に示す降圧回路１０では、参照電位がゲートに入力されるＮｃｈトランジスタＮ１０１と、ＮｃｈトランジスタＮ１０１とドレイン同士が接続されているＮｃｈトランジスタＮ１０２と、降圧回路イネーブルの信号がゲートに入力されるＮｃｈトランジスタＮ１０３と、電流制限レベルがゲートに入力されるＮｃｈトランジスタＮ１０４と、ＰｃｈトランジスタＰ１０４のドレインとＧＮＤとの間に直列に接続されたＮｃｈトランジスタＮ１０５〜Ｎ１０７とを備えている。
【００９７】
また、図２４に示す降圧回路１０では、ＰｃｈトランジスタＰ１０４のドレインから内部ＶＣＣの出力電圧が供給されている。ＰｃｈトランジスタＰ１０４のドレインは、抵抗Ｒ１及び容量素子Ｃ１を介してＮｃｈトランジスタＮ１０２のゲートとも接続されている。図２４に示す降圧回路１０では、ＰｃｈトランジスタＰ１０１〜Ｐ１０４及びＮｃｈトランジスタＮ１０１〜Ｎ１０７は、外部ＶＣＣの出力電圧で駆動するトランジスタで構成されており、ゲート絶縁膜が厚膜となっている。図２４では、外部ＶＣＣの出力電圧で駆動するトランジスタであることを示すために、ゲート電極を太線で記載している。また、図２４では、容量素子Ｃ１も外部ＶＣＣの出力電圧で駆動可能な耐圧を有しており、一方の電極を太線で示している。
【００９８】
以上のように、本実施の形態に係るチャージポンプ回路では、降圧回路１０を設けているので、外部ＶＣＣの出力電圧より低い電位で駆動する定電流発生回路１等で構成されていても、適切な内部ＶＣＣの出力電圧を生成して駆動させることができ、全体の回路を１電源で構成することができる。
【００９９】
次に、本実施の形態に係るチャージポンプ回路の変形例として図２５を示す。図２５に示すチャージポンプ回路では、降圧回路１０で生成された内部ＶＣＣの出力電圧が定電流発生回路１及び電流制限型オシレータ２に供給されるが、ＶＰＰ又はＶＢＢの電圧発生回路３には供給されていない。また、図２５に示す電圧発生回路３には、降圧回路１０に供給されている外部ＶＣＣの出力電圧が供給されている。
【０１００】
そのため、図２５に示すチャージポンプ回路では、内部ＶＣＣの出力電圧で駆動されている電流制限型オシレータ２と、外部ＶＣＣの出力電圧で駆動されている電圧発生回路３とを直接繋ぐことができない。つまり、電流制限型オシレータ２のオシレータ出力１を外部ＶＣＣの出力電圧で駆動される場合の出力であるオシレータ出力２のレベルに変換する必要がある。図２５に示すチャージポンプ回路では、レベルシフタ１１を設けてオシレータ出力１をオシレータ出力２に変換している。
【０１０１】
図２６に、レベルシフタ１１の回路図を示す。図２６に示すレベルシフタ１１では、オシレータ出力１がゲートに入力されるＰｃｈトランジスタＰ１１１及びＮｃｈトランジスタＮ１１１を備えており、このＰｃｈトランジスタＰ１１１及びＮｃｈトランジスタＮ１１１は内部ＶＣＣの出力電圧で駆動されている。一方、図２６に示すレベルシフタ１１では、ＰｃｈトランジスタＰ１１１のドレインと接続されているＰｃｈトランジスタＰ１１２及びそれ以降のＰｃｈトランジスタＰ１１３〜Ｐ１１６、並びにＮｃｈトランジスタＮ１１１のドレインと接続されているＮｃｈトランジスタＮ１１２及びそれ以降のＮｃｈトランジスタＮ１１３，Ｎ１１４は、外部ＶＣＣの出力電圧で駆動されている。なお、オシレータ出力２は、ＰｃｈトランジスタＰ１１６のドレインから出力される。
【０１０２】
以上のように、本変形例に係るチャージポンプ回路では、定電流発生回路１及び電流制限型オシレータ２が内部ＶＣＣの出力電圧で駆動され、電圧発生回路３が外部ＶＣＣの出力電圧で駆動されるので２電源で駆動するチャージポンプ回路を構成することができる。
【０１０３】
また、本実施の形態に係るチャージポンプ回路では、内部ＶＣＣの出力電圧が約１．０Ｖ〜約１．２Ｖと低い場合でも、プロセスの仕上がりや温度条件の変化に対し周波数が一定で、安定した動作を実現でき、且つ、電流制限型オシレータ２を少ない遅延段数、少ないレイアウト面積で構成することができる。
【０１０４】
また、本実施の形態に係るチャージポンプ回路では、全部又は定電流発生回路１、電流制限型オシレータ２及びレベルシフタ１１等の一部に内部ＶＣＣの出力電圧を供給し、内部ＶＣＣの出力電圧に対応するトランジスタ、又はそれに近い特性を持つトランジスタで構成することで、内部ＶＣＣの出力電圧の変化やトランジスタ等のプロセス上のバラツキ又は温度に対するのバラツキに対して特性を合わせることができる。
【０１０５】
本発明は、ＤＲＡＭ等の半導体記憶装置に適用でき、また、オシレータやチャージポンプ回路が用いられる半導体装置にも適用できる。また、ＤＲＡＭのメモリセルを構成するトランジスタがＰｃｈトランジスタであって、Ｐｃｈトランジスタのゲートに接続されるリード線をマイナス電位とする場合に、そのマイナス電位の発生に本発明のチャージポンプ回路を適用しても良い。また、低電源電圧として、１．０〜１．２Ｖ程度に用いることができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施の形態１に係るチャージポンプ回路のブロック図である。
【図２】本発明の実施の形態１に係る定電流発生回路の回路図である。
【図３】本発明の実施の形態１に係るＶＰＰ電圧発生回路の回路図である。
【図４】本発明の前提となる電流制限型オシレータの回路図である。
【図５】本発明の前提となる電流制限型オシレータの回路図である。
【図６】本発明の前提となる電流制限型オシレータの回路図である。
【図７】本発明の実施の形態１に係る電流制限型オシレータの回路図である。
【図８】本発明の実施の形態１に係る電流制限型オシレータの波形図である。
【図９】本発明の実施の形態２に係る電流制限型オシレータの回路図である。
【図１０】本発明の実施の形態３に係る電流制限型オシレータの回路図である。
【図１１】本発明の実施の形態４に係る電流制限型オシレータの回路図である。
【図１２】本発明の実施の形態５に係る電流制限型オシレータの回路図である。
【図１３】本発明の実施の形態６に係る電流制限型オシレータの回路図である。
【図１４】本発明の実施の形態７に係るチャージポンプ回路の回路図である。
【図１５】本発明の実施の形態７に係るレベル変換回路の回路図である。
【図１６】本発明の実施の形態８に係る電流制限型オシレータを説明するための従来の電流制限型オシレータの回路図である。
【図１７】本発明の実施の形態８に係る電流制限型オシレータを説明するための従来の電流制限型オシレータの波形図である。
【図１８】本発明の実施の形態８に係る電流制限型オシレータを説明するための波形図である。
【図１９】本発明の実施の形態８に係る電流制限型オシレータの遅延時間のバラツキを説明するための波形図である。
【図２０】本発明の実施の形態８に係る電流制限型オシレータの遅延時間のバラツキを説明するための波形図である。
【図２１】本発明の実施の形態８に係る電流制限型オシレータの遅延時間のバラツキを説明するための波形図である。
【図２２】本発明の実施の形態８に係る電流制限型オシレータの遅延時間のバラツキを説明するための波形図である。
【図２３】本発明の実施の形態９に係るチャージポンプ回路のブロック図である。
【図２４】本発明の実施の形態９に係る降圧回路の回路図である。
【図２５】本発明の実施の形態９の変形例に係るチャージポンプ回路のブロック図である。
【図２６】本発明の実施の形態９に係るレベルシフタの回路図である。
【符号の説明】
【０１０７】
１  定電流発生回路、２  電流制限型オシレータ、３  電圧発生回路、４  レベル変換回路、１０  降圧回路、１１  レベルシフタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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