(57)【要約】【課題】  小さなセル面積で大きな容量を確保可能なシリンダ型の容量素子を備える半導体装置を提供する。【解決手段】  半導体装置１０は、半導体基板１１上部に形成されたシリンダ孔形成用絶縁膜３６のシリンダ孔３８の内部に順次に形成された、第１の電極膜３９、容量絶縁膜４２、及び、上部電極４３を有する第１の容量素子部分４４と、シリンダ孔形成用絶縁膜３６の上部に第１の容量素子部分４４に連続して形成された、第２の電極膜４０、容量絶縁膜４２、及び、上部電極４３を有する第２の容量素子部分４５とを有する容量素子を備える。第２の電極膜４０は、第１の電極膜３９から連続して第１の電極膜３９の上部に形成され、且つ、第１の電極膜３９よりも大きな膜厚を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上部に形成された絶縁膜の孔の内部に順次に形成された、第１の下部電極、第１の容量絶縁膜、及び、第１の上部電極を有する第１の容量素子部分と、前記絶縁膜の上部に前記第１の容量素子部分に連続して形成された、第２の下部電極、第２の容量絶縁膜、及び、第２の上部電極を有する第２の容量素子部分とを有する容量素子を備える半導体装置において、
前記第２の下部電極は、前記第１の下部電極から連続して該第１の下部電極の上部に形成され、且つ、該第１の下部電極よりも大きな膜厚を有することを特徴とする半導体装置。
【請求項２】
前記第２の下部電極が筒形状に形成され、前記第２の容量絶縁膜は前記第２の下部電極の内周面及び外周面を覆って形成され、前記第２の上部電極が前記第２の容量絶縁膜を介して前記第２の下部電極の内周面及び外周面の双方に対向することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の下部電極は、該第１の下部電極の底面に接続されたプラグを介して、前記半導体基板に形成された拡散層に接続されていることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
シリンダ型容量素子を有する半導体装置を製造する方法であって、
半導体基板上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の内部に第１のシリンダ孔を形成する工程と、
前記第１のシリンダ孔の内部に筒状の第１の導電膜を形成する工程と、
前記第１の導電膜の内部を埋め込むと共に前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内部に、前記第１のシリンダ孔に整列する第２のシリンダ孔を形成し、該第２のシリンダ孔の内部で前記第１の導電膜の上端を露出する工程と、
前記第２のシリンダ孔の内部に、前記第１の導電膜に連続する筒状の第２の導電膜を形成する工程と、
前記第２の絶縁膜を除去し、前記第２の導電膜の外周面を露出する工程と、
前記第１の導電膜の内周面と前記第２の導電膜の内周面及び外周面を被覆する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の表面を覆い、前記第１及び第２の導電膜と対向する第３の導電膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜が、前記第２の絶縁膜と同じ材料の下層絶縁膜と、該下層絶縁膜上に形成される上層絶縁膜とを含む積層膜であり、前記第２の絶縁膜を除去する工程では、前記上層絶縁膜をエッチストッパ膜とすることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の導電膜が前記第１の導電膜よりも膜厚が大きいことを特徴とする、請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
シリンダ型容量素子を有する半導体装置を製造する方法であって、
半導体基板上部に第１及び第２の絶縁膜を順次に形成する工程と、
前記第１及び第２の絶縁膜の内部に第１のシリンダ孔を形成する工程と、
前記第１のシリンダ孔の内部に筒状の第１の導電膜を形成する工程と、
前記第２の絶縁膜を除去する工程と、
前記筒状の第１の導電膜の内部を、前記第１の絶縁膜と同程度の高さまで第３の絶縁膜で埋め込む工程と、
前記第１の導電膜の露出した内周面を第２の導電膜で被覆する工程と、
前記第３の絶縁膜を除去する工程と、
前記第１の導電膜の露出した内周面及び外周面と前記第２の導電膜の内周面とを第４の絶縁膜で被覆する工程と、
前記第４の絶縁膜の露出した表面を覆い、前記第１及び第２の導電膜と対向する第３の導電膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、シリンダ型の容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の大容量化が進められている。半導体記憶装置の大容量化に伴い、その主要構成要素である容量セルに許容される面積も必然的に縮小され、小さな面積で所要の容量を確保することが要請されている。小さなセル面積で大きな容量が得られる容量素子として、絶縁膜にシリンダ状の孔（シリンダ孔）を開孔し、シリンダ孔の内部に下部電極、容量絶縁膜、及び上部電極を形成したシリンダ型の容量素子がある。シリンダ型の容量素子では、シリンダ孔を深くすることによって電極の表面積を拡大し、容量を増大させることが出来る。
【０００３】
図１７に、シリンダ型の容量素子を備える半導体装置の一例を示す（特許文献１）。半導体装置１００では、図示しないシリコン基板の主面上部に厚い絶縁膜１０３が成膜されている。絶縁膜１０３を貫通して接続プラグ１０２に達するシリンダ孔１０４が開孔され、シリンダ孔１０４の底面及び側面に沿って下部電極１０５が成膜されている。下部電極１０５上には容量絶縁膜１０６が成膜され、容量絶縁膜１０６上には、シリンダ孔１０４の内部を埋め込んで、上部電極１０７が形成されている。符号１０１は、接続プラグ１０２を収容する絶縁膜を示している。
【０００４】
図１８に、シリンダ型の容量素子を備える半導体装置の別の例を示す（特許文献２）。半導体装置１１０では、容量素子は、シリンダ孔１０４の内部に形成されており、図１７の容量素子と同様の構成を有する第１の容量素子部分１１１と、絶縁膜１０３上に突出する第２の容量素子部分１１２とを備える。第２の容量素子部分１１２では、下部電極１０５の外周面についても容量素子として利用している。
【０００５】
半導体装置１１０では、下部電極１０５は、特許文献１の容量素子の下部電極に比して厚く形成されている。これは、第２の容量素子部分１１２で、下部電極１０５の機械的強度が不足すると、製造段階で、倒壊や破損等の恐れがあるためである。
【特許文献１】特開２００２−１１０６４７号公報（図４３，４４）
【特許文献２】特開２０００−３３２２１６号公報（図８、９等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年の半導体記憶装置の高集積化に伴い、セル面積は更に縮小され、電極の表面積を確保するために、シリンダ孔を更に深くすることが要求されている。図１７、１８に示した半導体装置１００，１１０を、例えばワード線及びビット線のハーフピッチが８０ｎｍ（Ｆ８０）に微細化されたＤＲＡＭに適用すると、シリンダ孔の深さと断面径との比、つまり、アスペクト比が２０以上のシリンダ孔を開孔する必要がある。
【０００７】
ところが、ドライエッチングでシリンダ孔を開孔すると、シリンダ孔の深部でテーパが生じることによってその先端が細くなり、アスペクト比が２０以上ではそれ以上のエッチングが進行しないことが判っている。このため、セル面積の縮小及びこれに伴うアスペクト比の増大に対応して、小さなセル面積で更に大きな容量を確保可能な容量素子が要望されている。
【０００８】
本発明は、上記に鑑み、小さなセル面積で大きな容量を確保可能なシリンダ型の容量素子を備える半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上部に形成された絶縁膜の孔の内部に順次に形成された、第１の下部電極、第１の容量絶縁膜、及び、第１の上部電極を有する第１の容量素子部分と、前記絶縁膜の上部に前記第１の容量素子部分に連続して形成された、第２の下部電極、第２の容量絶縁膜、及び、第２の上部電極を有する第２の容量素子部分とを有する容量素子を備える半導体装置において、
前記第２の下部電極は、前記第１の下部電極から連続して該第１の下部電極の上部に形成され、且つ、該第１の下部電極よりも大きな膜厚を有することを特徴とする。
【００１０】
本発明の第１の視点に係る半導体装置の製造方法は、シリンダ型容量素子を有する半導体装置を製造する方法であって、
半導体基板上部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の内部に第１のシリンダ孔を形成する工程と、
前記第１のシリンダ孔の内部に筒状の第１の導電膜を形成する工程と、
前記第１の導電膜の内部を埋め込むと共に前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内部に、前記第１のシリンダ孔に整列する第２のシリンダ孔を形成し、該第２のシリンダ孔の内部で前記第１の導電膜の上端を露出する工程と、
前記第２のシリンダ孔の内部に、前記第１の導電膜に連続する筒状の第２の導電膜を形成する工程と、
前記第２の絶縁膜を除去し、前記第２の導電膜の外周面を露出する工程と、
前記第１の導電膜の内周面と前記第２の導電膜の内周面及び外周面を被覆する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の表面を覆い、前記第１及び第２の導電膜と対向する第３の導電膜を形成する工程とを備えることを特徴とする。
【００１１】
本発明の第２の視点に係る半導体装置の製造方法は、シリンダ型容量素子を有する半導体装置を製造する方法であって、
半導体基板上部に第１及び第２の絶縁膜を順次に形成する工程と、
前記第１及び第２の絶縁膜の内部に第１のシリンダ孔を形成する工程と、
前記第１のシリンダ孔の内部に筒状の第１の導電膜を形成する工程と、
前記第２の絶縁膜を除去する工程と、
前記筒状の第１の導電膜の内部を、前記第１の絶縁膜と同程度の高さまで第３の絶縁膜で埋め込む工程と、
前記第１の導電膜の露出した内周面を第２の導電膜で被覆する工程と、
前記第３の絶縁膜を除去する工程と、
前記第１の導電膜の露出した内周面及び外周面と前記第２の導電膜の内周面とを第４の絶縁膜で被覆する工程と、
前記第４の絶縁膜の露出した表面を覆い、前記第１及び第２の導電膜と対向する第３の導電膜を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置によれば、第２の下部電極が大きな膜厚を有するため、第２の下部電極の機械的強度を損なうことなく、十分な高さを持つ下部電極を形成することが出来る。また、第１の下部電極が第２の下部電極より小さな膜厚を有するため、第１の下部電極の内周面の断面径を拡大し、第１の下部電極の表面積を拡大できる。これらによって、容量素子全体の容量を効果的に増大できる。
【００１３】
本発明の半導体装置の好適な実施態様では、前記第２の下部電極が筒形状に形成され、前記第２の容量絶縁膜は前記第２の下部電極の内周面及び外周面を覆って形成され、前記第２の上部電極が前記第２の容量絶縁膜を介して前記第２の下部電極の内周面及び外周面の双方に対向する。第２の下部電極の外周面についても容量素子として利用することによって、容量を増大できる。
【００１４】
本発明の半導体装置では、第１の下部電極と第２の下部電極とを相互に異なる導電膜として構成してもよい。或いはこれに代えて、第１の下部電極を第１の導電膜から、第２の下部電極を第１の導電膜と第１の導電膜上に形成された第２の導電膜から、それぞれ構成してもよい。後者の場合、第１の導電膜は、第１の容量素子部分と第２の容量素子部分に連続して形成される。
【００１５】
本発明の半導体装置では、前記第１の下部電極は、該第１の下部電極の底面に接続されたプラグを介して、前記半導体基板に形成された拡散層に接続されてもよい。
【００１６】
本発明の第１の視点に係る半導体装置の製造方法によれば、上記本発明の半導体装置を製造する製造方法を実現している。本発明の第１の視点に係る半導体装置の製造方法では、前記第１の絶縁膜が、前記第２の絶縁膜と同じ材料の下層絶縁膜と、該下層絶縁膜上に形成される上層絶縁膜とを含む積層膜であり、前記第２の絶縁膜を除去する工程では、前記上層絶縁膜をエッチストッパ膜としてもよい。
【００１７】
本発明の第１の視点に係る半導体装置の製造方法の好適な実施態様では、前記第２の導電膜が前記第１の導電膜よりも膜厚が大きい。第２の導電膜の機械的強度を確保し、製造段階での倒壊や破損を抑制できる。
【００１８】
本発明の第２の視点に係る半導体装置の製造方法によれば、上記本発明の半導体装置を製造する別の製造方法を実現している。第２の絶縁膜上に突出する第１の導電膜及び第２の導電膜の機械的強度を確保し、製造段階での倒壊や破損を抑制できる。
【００１９】
本発明の第２の視点に係る半導体装置の製造方法では、好ましくは、第２の絶縁膜を除去する工程を、第１の導電膜の露出した内周面を第２の導電膜で被覆する工程の後に備える。第２の導電膜の被覆に先立って、第１の導電膜を第２の絶縁膜で支持できる。第２の絶縁膜の除去と、第３の絶縁膜の除去とを同時に行うことも好ましい態様であり、製造工程を短縮できる。
【発明を実施するための最良の形態】
【００２０】
以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０では、シリコン基板１１の表面部分に素子分離領域１２が形成され、ＭＯＳトランジスタが配設される素子形成領域を区画している。素子分離領域１２は、また、容量セルがアレイ状に配設されるメモリ領域１０Ａと、周辺回路が配設される周辺回路領域１０Ｂとを区画している。
【００２１】
素子形成領域のシリコン基板１１上には、ゲート酸化膜１４が形成され、更にその上には、膜厚が７０ｎｍのポリシリコン層１５、膜厚が１００ｎｍの金属層１６、及び、膜厚が１００ｎｍの窒化シリコン層１７が順次に形成されている。ポリシリコン層１５及び金属層１６は、ゲート電極１８を構成する。ゲート電極１８を挟んだシリコン基板１１の表面部分には拡散層１９が形成され、ゲート電極１８と拡散層１９とが、ＭＯＳトランジスタを構成している。ゲート電極１８の側面部分には、窒化シリコンから成るサイドウォール２０が形成されている。ゲート酸化膜１４、ポリシリコン層１５、金属層１６、窒化シリコン層１７、及びサイドウォール２０が、ゲート電極構造体１３を構成する。
【００２２】
シリコン基板１１上には、ゲート電極構造体１３を覆って第１の層間絶縁膜２１が成膜されている。第１の層間絶縁膜２１を貫通して拡散層１９に達するコンタクトホール２２が開孔され、コンタクトホール２２の内部には、導電性材料から成るプラグ２３が埋め込まれている。プラグ２３は、サイドウォール２０に接して自己整合的に形成されている。
【００２３】
第１の層間絶縁膜２１上には、第２の層間絶縁膜２４が成膜されている。メモリ領域１０Ａでは、第２の層間絶縁膜２４を貫通してプラグ２３に達するスルーホール２５が開孔され、スルーホール２５の内部にはタングステンから成るプラグ２６が埋め込まれている。周辺回路領域１０Ｂでは、第２の層間絶縁膜２４及び第１の層間絶縁膜２１を貫通して拡散層１９に達するコンタクトホール２７が開孔され、コンタクトホール２７の内部には、タングステンから成るプラグ２８が埋め込まれている。
【００２４】
第２の層間絶縁膜２４上には、プラグ２６，２８に接続して、膜厚が５０ｎｍの導電材料から成るビット線３０がそれぞれ形成されている。ビット線３０上には、膜厚が１００ｎｍの窒化シリコン層３１が形成されている。ビット線３０の側面部分には、膜厚が３０ｎｍの窒化シリコンから成るサイドウォール３２が形成されている。
【００２５】
第２の層間絶縁膜２４上には、窒化シリコン層３１及びサイドウォール３２を覆って、第３の層間絶縁膜３３が成膜されている。メモリ領域１０Ａでは、第３の層間絶縁膜３３及び第２の層間絶縁膜２４を貫通して、プラグ２３を露出するスルーホール３４が開孔され、スルーホール３４の内部には、ポリシリコンから成るプラグ３５が埋め込まれている。
【００２６】
第３の層間絶縁膜３３上には、膜厚が１．３μｍの酸化シリコンから成るシリンダ孔形成用絶縁膜３６、及び膜厚が５０ｎｍの窒化シリコンから成るエッチストッパ膜３７が順次に成膜されている。エッチストッパ膜３７及びシリンダ孔形成用絶縁膜３６を貫通して、プラグ３５を露出するシリンダ孔３８が開孔されている。シリンダ孔３８の底面及び側面には、膜厚が１０ｎｍで高さが１．３μｍの、ポリシリコンから成るシリンダ状の第１の電極膜（第１の下部電極）３９が成膜されている。
【００２７】
エッチストッパ膜３７上には、第１の電極膜３９に接続して、１．８μｍの高さを有するシリンダ状の第２の電極膜（第２の下部電極）４０が形成されている。第２の電極膜４０は、高いほど電極膜の面積を増大できるが、高くなり過ぎると機械的強度が不足する。従って、１．５〜２．０μｍの範囲に設定することが望ましい。第２の電極膜４０は、膜厚が４０ｎｍのポリシリコンから成り、第１の電極膜３９と第２の電極膜４０とが、下部電極４１を構成する。下部電極４１の表面には、容量絶縁膜４２が成膜されている。容量絶縁膜４２上には、シリンダ状の空間を埋め込んで、上部電極４３が形成されている。
【００２８】
下部電極４１、容量絶縁膜４２、及び上部電極４３は、容量素子を構成し、容量素子は、シリンダ孔３８に収容される第１の容量素子部分４４と、エッチストッパ膜３７上に突出する第２の容量素子部分４５とから成る。符号４６は、上部電極４３内に形成された空隙を示している。
【００２９】
本実施形態の半導体装置によれば、第２の容量素子部分４５の下部電極４１が、大きな膜厚を有する第２の電極膜４０で構成されており、機械的強度を損なうことなく形成し、十分な高さを持つことが出来る。また、第１の容量素子部分４４の下部電極４１を、小さな膜厚を有する第１の電極膜３９で構成するので、シリンダ状の第１の電極膜３９の内径を拡大し、表面積を拡大できる。これらによって、容量素子の容量を効果的に増大できる。
【００３０】
図２〜８は、図１の半導体装置を製造する各製造段階を順次に示している。先ず、図２（ａ）に示すように、シリコン基板１１の表面部分に素子分離領域１２を形成し、素子形成領域を区画する。次に、シリコン基板１１上にゲート酸化膜１４を形成する。引き続き、ゲート酸化膜１４上に、膜厚が７０ｎｍのポリシリコン層１５、膜厚が１００ｎｍの金属層１６、及び、膜厚が１００ｎｍの窒化シリコン層１７を成膜する。金属層１６として、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次に堆積する。
【００３１】
公知の方法を用いて、窒化シリコン層１７、金属層１６、ポリシリコン層１５、及びゲート酸化膜１４をパターニングする。これによって、ポリシリコン層１５及び金属層１６から成るゲート電極１８を形成する。次いで、全面に窒化シリコン膜を成膜した後、エッチバックを行い、ゲート電極１８の側面部分にサイドウォール２０を形成し、ゲート酸化膜１４、ポリシリコン層１５、金属層１６、窒化シリコン層１７、及び、サイドウォール２０から成るゲート電極構造体１３を形成する。更に、ゲート電極構造体１３をマスクとしてイオン注入を行い、シリコン基板１１の表面部分に拡散層１９を形成する。
【００３２】
シリコン基板１１上に、ゲート電極構造体１３を覆って、第１の層間絶縁膜２１を成膜する。次いで、公知の方法を用い、且つサイドウォール２０をマスクとする自己整合法によって、メモリ領域１０Ａで第１の層間絶縁膜２１をエッチングし、拡散層１９に達するコンタクトホール２２を開孔する。引き続き、コンタクトホール２２の内部をポリシリコンで埋め込み、プラグ２３を形成する（図２（ｂ））。
【００３３】
次いで、第１の層間絶縁膜２１上に第２の層間絶縁膜２４を成膜する。引き続き、公知のフォトリソグラフィ法及びエッチング法を用いて、第２の層間絶縁膜２４を開孔し、プラグ２３の上面を露出するスルーホール２５を形成する。次いで、このスルーホール２５の内部にタングステンを埋め込み、プラグ２６を形成する。また、第２の層間絶縁膜２４及び第１の層間絶縁膜２１を開孔し、周辺回路領域１０Ｂの拡散層１９を露出するコンタクトホール２７を形成する。次いで、コンタクトホール２７の内部にタングステンを埋め込み、プラグ２８を形成する。
【００３４】
引き続き、第２の層間絶縁膜２４上に、膜厚が５０ｎｍの導電層、及び膜厚が１００ｎｍの窒化シリコン層３１を成膜する。導電層として、窒化タングステン及びタングステンを順次に成膜する。次いで、公知の方法を用いて、窒化シリコン層３１及び導電層をパターニングする。これによって、ビット線３０を形成する。このパターニングに際しては、ビット線３０がプラグ２６，２８に接続されるように行う。引き続き、全面に膜厚が３０ｎｍの窒化シリコン膜を成膜した後、エッチバックを行い、ビット線３０の側面にサイドウォール３２を形成する（図２（ｃ））。
【００３５】
次いで、第２の層間絶縁膜２４上に、窒化シリコン層３１及びサイドウォール３２を覆って、第３の層間絶縁膜３３を成膜する。引き続き、公知の方法を用いて、第３の層間絶縁膜３３及び第２の層間絶縁膜２４をエッチングし、プラグ２３を露出するスルーホール３４を開孔する。更に、スルーホール３４の内部にポリシリコンを埋め込み、プラグ３５を形成する（図２（ｄ））。
【００３６】
引き続き、第３の層間絶縁膜３３上に、厚さが１．３μｍのシリンダ孔形成用絶縁膜３６、及び、厚さが５０ｎｍの窒化シリコンから成るエッチストッパ膜３７を順次に成膜する。次いで、公知のフォトリソグラフィ法及びエッチング法により、エッチストッパ膜３７及びシリンダ孔形成用絶縁膜３６をエッチングし、シリンダ孔（第１のシリンダ孔）３８を開孔する（図３）。
【００３７】
次いで、シリンダ孔３８の底面及び側面を含めて全面に、膜厚が１０ｎｍのポリシリコン膜を成膜する。引き続き、公知の方法を用いて、エッチストッパ膜３７上に成膜されたポリシリコン膜を除去し、高さが１．３μｍのシリンダ状の第１の電極膜３９を形成する（図４）。
【００３８】
引き続き、図５に示すように、シリンダ孔３８内及びエッチストッパ膜３７上に、酸化シリコンから成る第２のシリンダ孔形成用絶縁膜４７を成膜する。このシリンダ孔形成用絶縁膜４７の成膜に際しては、エッチストッパ膜３７上に成膜される厚さが１．８μｍになるようにする。次いで、図６に示すように、公知のフォトリソグラフィ法及びエッチング法を用いて、シリンダ孔形成用絶縁膜４７をエッチングし、シリンダ孔３８の上部に更に上部シリンダ孔（第２のシリンダ孔）４８を開孔する。上部シリンダ孔４８の開孔に際しては、シリンダ孔形成用絶縁膜３６の上面より若干下側の位置までエッチングを行い、第１の電極膜３９の上部を僅かに露出させる。
【００３９】
次いで、上部シリンダ孔４８の底面及び内側面を含めて全面に、膜厚が４０ｎｍのポリシリコン膜を成膜する。ポリシリコン膜は、その下端で第１の電極膜３９の上端に接続される。引き続き、エッチバックによって、シリンダ孔形成用絶縁膜４７上に成膜されたポリシリコン膜を除去し、高さが１．８μｍのシリンダ状の第２の電極膜４０を形成する（図７）。これによって、第１の電極膜３９と第２の電極膜４０とから成る、下部電極４１を形成する。
【００４０】
引き続き、図８に示すように、フッ酸系のエッチング液を用いたウエットエッチングにより、エッチストッパ膜３７上及びシリンダ孔３８内に形成されたシリンダ孔形成用絶縁膜４７を除去する。エッチストッパ膜３７上のシリンダ孔形成用絶縁膜４７の除去に際して、エッチングがエッチストッパ膜３７で停止するため、シリンダ孔形成用絶縁膜３６は除去されない。エッチストッパ膜３７上のシリンダ孔形成用絶縁膜４７の除去によって、第２の電極膜４０の外周面が露出する。
【００４１】
次いで、下部電極４１の露出する表面を含め全面に、絶縁材料から成る薄膜を成膜する。引き続き、下部電極４１に囲まれるシリンダ状の空間の内部を含め全面に、金属層を堆積する。更に、これら金属層及び薄膜をパターニングすることにより、上部電極４３及び容量絶縁膜４２を形成し、下部電極４１、容量絶縁膜４２、及び上部電極４３から成るシリンダ型の容量素子を形成する。これによって、図１に示した半導体装置１０を完成する。
【００４２】
本実施形態に係る半導体装置の製造方法によれば、第２の容量素子部分４５の下部電極４１を大きな膜厚で形成するので、第２の容量素子部分４５の下部電極４１の機械的強度を確保し、製造段階での倒壊や破損を抑制できる。
【００４３】
なお、上記実施形態で、シリンダ孔３８の深さを１．３μｍとしたが、シリンダ孔３８は更に深く開孔することが可能であり、例えば、Ｆ９０のＤＲＡＭでは、３μｍ程度までの深さに形成することが出来る。また、上記実施形態の半導体装置の製造方法では、図７に示した工程に後続し、シリンダ孔３８内に堆積した酸化シリコン膜を選択的に除去した後、下部電極４１上に容量絶縁膜４２及び上部電極４３を形成することによって、全ての下部電極４１がシリンダ孔に収容される容量素子を形成することも出来る。
【００４４】
図９は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。本実施形態の半導体装置５０では、第１の電極膜３９が、第２の容量素子部分４５に延在し、且つ第２の電極膜４０の外側面に沿って形成されている。第２の電極膜４０は、３０ｎｍの膜厚を有する。上記を除いては、第１実施形態の半導体装置１０と同様の構成を有している。本実施形態では、シリンダ孔５６の内部に形成された第１の電極膜３９の部分が第１の下部電極を、エッチストッパ膜５３上に形成された第１の電極膜３９の部分及び第２の電極膜４０が第２の下部電極をそれぞれ構成する。
【００４５】
本実施形態の半導体装置によれば、第２の容量素子部分４５の下部電極４１が、第１の電極膜３９と第２の電極膜４０との積層膜で構成されており、大きな膜厚を有するため、機械的強度を損なうことなく形成し、十分な高さを持つことが出来る。また、第１の容量素子部分４４の下部電極４１が、小さな膜厚を有する第１の電極膜３９で構成され、小さな膜厚を有するので、シリンダ状の第１の電極膜３９の内径を拡大し、表面積を拡大できる。これらによって、容量素子の容量を効果的に増大させることが出来る。
【００４６】
図１０〜１６は、図９の半導体装置を製造する各製造段階を順次に示している。図２（ｄ）に示した工程に後続し、図１０に示すように、第３の層間絶縁膜３３上に、エッチストッパ膜５１、厚さが１．３μｍのシリンダ孔形成用絶縁膜５２、エッチストッパ膜５３、膜厚が１．８μｍのシリンダ孔形成用絶縁膜５４、及び、エッチストッパ膜５５を順次に成膜する。シリンダ孔形成用絶縁膜５２，５４は酸化シリコンで、エッチストッパ膜５１，５３，５５は窒化シリコンで形成する。エッチストッパ膜５１は、シリンダ孔の開孔の際のドライエッチングを安定させるために形成するが、形成しなくても構わない。
【００４７】
次いで、図１１に示すように、公知のフォトリソグラフィ法及びエッチング法を用いて、エッチストッパ膜５５、シリンダ孔形成用絶縁膜５４、エッチストッパ膜５３、シリンダ孔形成用絶縁膜５２、及びエッチストッパ膜５１に、プラグ３５を露出するシリンダ孔５６を開孔する。
【００４８】
引き続き、シリンダ孔５６の内部を含み全面に、膜厚が１０ｎｍのポリシリコン膜を成膜する。次いで、公知の方法を用いて、エッチストッパ膜５５上に成膜されたポリシリコン膜を除去し、高さが３．１μｍ程度のシリンダ状の第１の電極膜３９を形成する（図１２）。
【００４９】
次いで、シリンダ孔５６内及びエッチストッパ膜５５上に、酸化シリコン膜５７を成膜する。引き続き、公知のエッチング法を用いて、エッチストッパ膜５５上に成膜された酸化シリコン膜５７を除去する（図１３）。この工程では、エッチング法に代えて、公知のＣＭＰ法を用いることも出来る。
【００５０】
引き続き、図１４に示すように、ウエットエッチングにより、シリンダ孔５６の内部に埋め込まれた酸化シリコン膜５７を、シリンダ孔形成用絶縁膜５２の上面より若干下側の位置まで除去する。この工程では、エッチングはエッチストッパ膜５５で停止するため、シリンダ孔形成用絶縁膜５４は除去されない。
【００５１】
次いで、シリンダ孔５６の内部を含め全面に、膜厚が３０ｎｍのポリシリコン膜を成膜する。引き続き、エッチバックにより、酸化シリコン膜５７上及びエッチストッパ膜５５上に成膜されたポリシリコン膜を除去し、高さが１．８μｍ程度のシリンダ状の第２の電極膜４０を形成する。これによって、第１の電極膜３９と第２の電極膜４０から成る下部電極４１を形成する。この工程で、エッチストッパ膜５５も除去される。
【００５２】
引き続き、図１６に示すように、フッ酸系のエッチング液を用いたウエットエッチングにより、シリンダ孔形成用絶縁膜５４及びシリンダ孔５６の内部の酸化シリコン膜５７を除去する。この工程では、エッチングはエッチストッパ膜５３で停止するため、シリンダ孔形成用絶縁膜５２は除去されない。これにより、エッチストッパ膜５３上に突出する第１の電極膜３９の外周面が露出する。
【００５３】
次いで、下部電極４１の露出する表面を覆って全面に、絶縁材料から成る薄膜を成膜する。引き続き、下部電極４１に囲まれる空間の内部を含めて全面に、導電材料を堆積する。更に、公知の方法を用いて、これら薄膜及び導電材料をパターニングし、容量絶縁膜４２及び上部電極４３を形成し、下部電極４１、容量絶縁膜４２、及び上部電極４３から成るシリンダ型の容量素子を形成する。これによって、図９に示した半導体装置５０を完成する。
【００５４】
本実施形態に係る半導体装置の製造方法によれば、第２の容量素子部分４５の下部電極４１を、第１の電極膜３９及び第２の電極膜４０の積層膜として、大きな膜厚で形成するので、第２の容量素子部分４５の下部電極４１の機械的強度を確保し、製造段階での倒壊や破損を抑制できる。
【００５５】
なお、第１実施形態及び第２実施形態では、電極膜３９，４０をポリシリコンで形成した例を示したが、金属系の材料で形成してもよく、更に、第１の電極膜３９と第２の電極膜４０とを異なる材料で形成しても構わない。電極膜３９，４０を形成する金属系の材料として、例えばＴｉＮ、Ｗを用いることが出来る。
【００５６】
図９に示した第２実施形態の半導体装置、及び、図１７、１８に示した従来の半導体装置をＦ８０のＤＲＡＭに適用し、それらの容量について比較検討した。条件を同じにするため、図１７の半導体装置の下部電極の膜厚を１０ｎｍ、図１８の半導体装置の下部電極の膜厚を４０ｎｍとした。また、図１８の半導体装置で、第２の容量素子部分の下部電極の高さを１．８μｍとした。ＤＲＡＭのセルレイアウトはフォールデットビット線型とし、シリンダ孔の孔断面の径は、Ｆ８０に対応して０．１８μｍとし、容量絶縁膜の酸化膜換算膜厚を２．５ｎｍとした。
【００５７】
図１９は、計算によって得られた容量と、第１の容量素子部分及び第２の容量素子部分の各下部電極部分の高さとの関係を示している。同図中、グラフ（ｉ）は、下部電極の膜厚を１０ｎｍとした第１の容量素子部分の容量を、グラフ（ii）は、下部電極の膜厚を４０ｎｍとした第１の容量素子部分の容量をそれぞれ示している。また、グラフ（iii）は、下部電極の膜厚を４０ｎｍとした第２の容量素子部分の容量を示している。
【００５８】
Ｆ８０のＤＲＡＭの容量素子で必要な容量を３０ｆＦと仮定する。図１７の半導体装置で、この容量を確保しようとすると、グラフ（ｉ）より、４μｍの高さの下部電極が必要であり、４μｍの深さの孔を開孔する必要がある。しかし、ドライエッチングでアスペクト比が２０以上の孔を開孔することは難しく、孔断面の径が０．１８μｍの場合には、開孔可能な孔の深さは３．０〜３．６μｍ程度が限界である。従って、図１７の半導体装置で、この容量を確保することが出来ない。
【００５９】
図１８の半導体装置では、下部電極の形成に際して、下部電極と同程度の深さのシリンダ孔を絶縁膜に形成している。つまり、絶縁膜に形成されたシリンダ孔の内部に下部電極を形成した後、この絶縁膜の上部を除去することによって、第２の容量素子部分の下部電極を絶縁膜上に突出させている。
【００６０】
同半導体装置では、グラフ（iii）より、第２の容量素子部分で確保できる容量は、その高さ１．８μｍに対応し、２０ｆＦなので、残りの１０ｆＦを第１の容量素子部分で確保する必要がある。１０ｆＦを第１の容量素子部分で確保するには、グラフ（ii）より、第１の容量素子部分の深さを２．６μｍとする必要がある。この場合、第１の容量素子部分と第２の容量素子部分との合計の高さが４．４μｍとなり、上記開孔可能な孔の深さ限界を上回る。従って、図１８の半導体装置でも、必要な容量を確保できない。
【００６１】
図９の半導体装置では、第２の容量素子部分の構成が図１８の半導体装置と同様のため、第２の容量素子部分で確保できる容量は２０ｆＦである。残りの１０ｆＦを第１の容量素子部分で確保するには、グラフ（ｉ）より、第１の容量素子部分の深さを１．３μｍにすればよい。この場合、第１の容量素子部分及び第２の容量素子部分の高さの合計が３．１μｍとなり、上記開孔可能な孔の深さ３．０〜３．６μｍ程度の範囲に収まる。従って、図９の半導体装置で必要な容量を確保できることが判る。
【００６２】
なお、図１に示した第１実施形態の半導体装置では、第１の電極膜３９を収容するシリンダ孔３８と、第２の電極膜４０を形成する上部シリンダ孔４８とを別々のドライエッチング工程で形成している。従って、第２実施形態の半導体装置に比して、第１の容量素子部分４４のシリンダ孔３８を更に深く形成することによって、容量素子の容量を更に効果的に増大させることが出来る。
【００６３】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】図２に後続する製造段階を順次に示す断面図である。
【図４】図３に後続する製造段階を順次に示す断面図である。
【図５】図４に後続する製造段階を示す断面図である。
【図６】図５に後続する製造段階を示す断面図である。
【図７】図６に後続する製造段階を示す断面図である。
【図８】図７に後続する製造段階を示す断面図である。
【図９】本発明の第２実施形態に係る半導体装置の構成を示す断面図である。
【図１０】図９の半導体装置を製造する一製造段階を示す断面図である。
【図１１】図１０に後続する製造段階を示す断面図である。
【図１２】図１１に後続する製造段階を示す断面図である。
【図１３】図１２に後続する製造段階を示す断面図である。
【図１４】図１３に後続する製造段階を示す断面図である。
【図１５】図１４に後続する製造段階を示す断面図である。
【図１６】図１５に後続する製造段階を示す断面図である。
【図１７】従来の半導体装置の構成示す断面図である。
【図１８】従来の半導体装置の別の構成を示す断面図である。
【図１９】容量素子の容量と各下部電極部分の高さとの関係を示すグラフである。
【符号の説明】
【００６５】
１０，５０：半導体装置
１１：シリコン基板
１２：素子分離領域
１３：ゲート電極構造体
１４：ゲート酸化膜
１５：ポリシリコン層
１６：金属層
１７：窒化シリコン層
１８：ゲート電極
１９：拡散層
２０：サイドウォール
２１：第１の層間絶縁膜
２２：コンタクトホール
２３：プラグ
２４：第２の層間絶縁膜
２５：スルーホール
２６：プラグ
２７：コンタクトホール
２８：プラグ
３０：ビット線
３１：窒化シリコン層
３２：サイドウォール
３３：第３の層間絶縁膜
３４：スルーホール
３５：プラグ
３６：シリンダ孔形成用絶縁膜
３７：エッチストッパ膜
３８：シリンダ孔
３９：第１の電極膜
４０：第２の電極膜
４１：下部電極
４２：容量絶縁膜
４３：上部電極
４４：第１の容量素子部分
４５：第２の容量素子部分
４６：空隙
４７：シリンダ孔形成用絶縁膜
４８：上部シリンダ孔
５１：エッチストッパ膜
５２：シリンダ孔形成用絶縁膜
５３：エッチストッパ膜
５４：シリンダ孔形成用絶縁膜
５５：エッチストッパ膜
５６：シリンダ孔
５７：酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006319121.tif 000018
【図１７】
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【図１８】
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【図１９】
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