(57)【要約】【課題】半導体不揮発性メモリセルに対して電流効率よく情報の記録を行う方法を提供する。【解決手段】半導体不揮発性メモリ１０１は、制御電極３０と、第１主電極領域２１及び第２主電極領域２２とを有するトランジスタ、抵抗変化部２３，２６、及び電荷蓄積部を備えている。抵抗変化部は、半導体基板の表層領域のうち、第１及び第２主電極領域のうちの少なくとも一方の電極領域と、制御電極と対向するチャネル形成領域１２とによって挟まれる部分に第１及び第２主電極領域よりも不純物濃度の低い第２導電型で設けられている。電荷蓄積部は、抵抗変化部上に設けられていて、絶縁層を含みかつ電荷を蓄積可能である。電荷蓄積部に、予め電荷を蓄積することで情報が消去されている半導体不揮発性メモリに情報を記録するに当たり、第１導電型がｐ型であってかつ第２導電型がｎ型の場合には、一方の主電極領域に正の高電圧を印加するステップと、他方の主電極領域を接地電圧とするステップと、制御電極に、チャネル形成領域が弱反転する正の電圧を印加するステップとを含んでいる。【選択図】図３
2006024680.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１絶縁膜を介して設けられた制御電極と、前記半導体基板の表面領域であってかつ前記制御電極を挟む位置に設けられた、一対の前記第１導電型とは異なる第２導電型不純物の拡散領域である第１主電極領域及び第２主電極領域とを有するトランジスタ、
前記半導体基板の表面領域のうち、前記第１及び第２主電極領域のうちの少なくとも一方の電極領域と、前記制御電極と対向するチャネル形成領域とによって挟まれる部分に、前記一方の電極領域よりも不純物濃度の低い前記第２導電型の抵抗変化部、
及び、該抵抗変化部上に設けられており、絶縁層を含みかつ電荷を蓄積可能な電荷蓄積部
を備えている半導体不揮発性メモリであって、予め電荷を蓄積することで情報が消去されている半導体不揮発性メモリに情報を記録するに当たり、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、
前記一方の電極領域に正の高電圧を印加するステップと、
他方の電極領域を接地電圧とするステップと、
前記制御電極に、前記チャネル形成領域が弱反転する正の電圧を印加するステップと
を含み、
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、
前記一方の電極領域に負の高電圧を印加するステップと、
前記他方の電極領域を接地電圧とするステップと、
前記制御電極に、前記チャネル形成領域が弱反転する負の電圧を印加するステップと
を含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２】
第１導電型の半導体基板上に第１絶縁膜を介して設けられた制御電極と、前記半導体基板の表面領域であってかつ前記制御電極を挟む位置に設けられた、一対の前記第１導電型とは異なる第２導電型不純物の拡散領域である第１主電極領域及び第２主電極領域とを有するトランジスタ、
前記半導体基板の表層領域のうち、前記第１及び第２主電極領域のうちの少なくとも一方の電極領域と、前記制御電極と対向するチャネル形成領域とによって挟まれる部分に、前記一方の電極領域よりも不純物濃度の低い前記第２導電型の抵抗変化部、
及び、該抵抗変化部上に設けられており、絶縁層を含みかつ電荷を蓄積可能な電荷蓄積部
を備えている半導体不揮発性メモリであって、予め電荷を蓄積することで情報が消去されている半導体不揮発性メモリに情報を記録するに当たり、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、
前記一方の電極領域に正の高電圧を印加し、他方の電極領域を接地電圧とし、及び、  前記制御電極に、電圧を印加することにより電荷の中和を行うステップと、
前記一方の電極領域を接地電圧とし、前記他方の電極領域及び前記制御電極に、正の電圧を印加することにより記録した情報の読み出しを行うステップと
を繰り返すことで、前記電荷蓄積部への電荷の蓄積量を制御し、
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、
前記一方の電極領域に負の高電圧を印加し、他方の電極領域を接地電圧とし、及び、  前記制御電極に、負の電圧を印加することにより電荷の中和を行うステップと、
前記一方の電極領域を接地電圧とし、前記他方の電極領域及び前記制御電極に、負の電圧を印加することにより記録した情報の読み出しを行うステップと
を繰り返すことで、前記電荷蓄積部への電荷の蓄積量を制御する
ことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリへの情報の記録方法に関するものである。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯機器等の低電力機器のメモリとして利用されている。近年、半導体不揮発性メモリとして、例えば、少なくとも2つのゲート電極を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルを具えた構造が提案されている（例えば、特許文献１、２及び３参照）。これらのＭＯＮＯＳ型のメモリセルは、チャネル形成領域上に、一般的なゲート絶縁膜を有するトランジスタのほかに、電荷を蓄積可能なＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜からなるゲート絶縁膜を有するトランジスタを具えた構成である。
【特許文献１】米国特許第５，４０８，１１５号明細書
【特許文献２】米国特許第６，２５５，１６６号明細書
【特許文献３】特開平０９−２５２０５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１及び特許文献２に開示の半導体不揮発性メモリの場合は、ＯＮＯ積層絶縁膜下及びゲート絶縁膜下に形成されるチャネル形成領域のチャネル濃度を、それぞれ個別に最適化する必要がある。また、上記２つのゲート電極に別々の電圧を印加する場合、それぞれに対する電圧発生回路とデコーダーなどの周辺回路が必要となり、装置の複雑化を招く。また、メモリを動作させる際の動作機構の複雑化を招き、ＯＮＯ積層絶縁膜への電荷の注入を簡便かつ効率的に行うことが困難であった。
【０００４】
また、最低でも２つのゲート電極、及びこれらに伴いＯＮＯ積層絶縁膜を含むゲート絶縁膜を有する構造であることから、メモリセル構造が複雑となり、製造コストが高い。
【０００５】
そこで、この発明の発明者は、既に半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能である半導体不揮発性メモリに関する検討を進め、その検討結果の一部を特許出願（特願２００３−２９３６４８：以後、「先の出願」という。）している。
【０００６】
発明の理解に資するために、上述の先の出願に関する半導体不揮発性メモリセルの構造等についての概略を、図１及び図２を参照して説明する。
【０００７】
図１は、上記先の出願の主たる発明である半導体不揮発性メモリセル１００の、概略的断面構造図である。ｐ型シリコン基板１０に形成されたｐウェル１１にｎ＋拡散層で形成されたドレイン領域２１とソース領域２２とが離れて存在し、その間にチャネル形成領域１２が配置されている。チャネル形成領域１２上には、ゲート絶縁膜１３が形成されており、更にゲート絶縁膜１３上にゲート電極３０が形成されている。ｐ型シリコン基板１０のｐウェル１１上にゲート電極３０、ゲート絶縁膜１３、ｎ＋拡散層のドレイン領域２１及びソース領域２２が形成されることで、ｐ型シリコン基板１０は、ＮＭＯＳ（ｎ−ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える構成となる。
【０００８】
ドレイン領域２１とチャネル形成領域１２との間に第１抵抗変化部２３を有し、第１抵抗変化部２３の上に、シリコン酸化膜（第１酸化膜）４１、シリコン窒化膜４２及びシリコン酸化膜（第２酸化膜）４３を具えて構成される第１電荷蓄積部５０が設置されている。また、ソース領域２２とチャネル形成領域１２との間に第２抵抗変化部２６を有し、第２抵抗変化部２６の上にシリコン酸化膜（第１酸化膜）４４、シリコン窒化膜４５及びシリコン酸化膜（第２酸化膜）４６を具えて構成される第２電荷蓄積部５２が設置されている。
【０００９】
ホットキャリアを上述の第１又は第２電荷蓄積部５０又は５２に注入し、電荷を蓄積させることで情報が記録される。すなわち、電荷が蓄積されていない状態と電荷が蓄積されている状態とを論理値"０"又は"１"に対応させることで１ビットの情報を記録することができる。例えば、第１電荷蓄積部５０に電荷が蓄積されているか否かは次の現象を利用することで、知ることができる。すなわち、第１電荷蓄積部５０に電荷が蓄積されている場合には第１抵抗変化部２３の抵抗が上昇するために電流が減少し、また第１電荷蓄積部５０に電荷が蓄積されていない場合には第１の抵抗変化部２３の抵抗値が低いために十分に電流が流れるという現象が利用される。
【００１０】
電荷の蓄積は、ドレイン領域２１及びゲート電極３０に正電圧を印加し、ソース領域２２を接地電圧とすることで行われる。
【００１１】
第１電荷蓄積部５０に情報を記録する場合につき説明したが、第２電荷蓄積部５２に情報を記録する場合についても、上述の説明と同様である。上述の先の出願に関する半導体不揮発性メモリセルを用いれば、第１及び第２電荷蓄積部５０及び５２にそれぞれ情報を記録し、それを読み出すことができるので、1つの半導体不揮発性メモリセルに、2ビットの情報を記録し、またそれを読み出すことが可能となる。そのために、半導体不揮発性メモリセルをアレイ化した半導体不揮発性メモリセルアレイにおいて、単位面積あたりの情報記録密度を高めることができることになる。この結果、同一情報量を記録するために要するメモリセルアレイの製造コストを低くすることが可能となる。
【００１２】
上述した構成を有するメモリセル１００の等価回路図を図２に示す。図２に示すように、メモリセル１００が具えるＮＭＯＳを構成する、ドレイン（Ｄ）領域２１及びソース（Ｓ）領域２２側の双方に、可変抵抗器として、第１抵抗変化部２３及び第２抵抗変化部２６がそれぞれ接続された回路である。
【００１３】
以上説明した先の出願に係る半導体不揮発性メモリセルでは、電荷の蓄積時に通常１００μＡ以上の電流を流す必要がある。また、特許文献３に開示の半導体不揮発性メモリにおいても、多くの電流を流すことでホットキャリアの注入効率を上げている。このため、消費電流が大きくなってしまうという点から、低消費電力化に対して、更なる検討の余地が残されていた。
【００１４】
そこで、この発明の主目的は、上述の問題点を解決しつつ、半導体不揮発性メモリセルに対して電流効率よく情報の記録を行う方法を提供することである。
【課題を解決するための手段】
【００１５】
この目的の達成を図るため、請求項1に記載のこの発明の半導体不揮発性メモリに情報を記録する方法は、下記のような特徴を有する。
【００１６】
半導体不揮発性メモリは、制御電極と、第１主電極領域及び第２主電極領域とを有するトランジスタ、抵抗変化部、及び電荷蓄積部を備えている。
【００１７】
制御電極は、第１導電型の半導体基板上に第１絶縁膜を介して設けられている。第１主電極領域及び第２主電極領域は、半導体基板の表面領域であって、かつ、制御電極を挟む位置に設けられた、一対の第１導電型とは異なる第２導電型の不純物の拡散領域である。
【００１８】
抵抗変化部は、半導体基板の表層領域のうち、第１及び第２主電極領域のうちの少なくとも一方の電極領域と、制御電極と対向するチャネル形成領域とによって挟まれる部分に設けられている。また、抵抗変化部は、第１主電極領域及び第２主電極領域よりも不純物濃度の低い第２導電型である。
【００１９】
電荷蓄積部は、抵抗変化部上に設けられていて、絶縁層を含みかつ電荷を蓄積可能である。
【００２０】
電荷蓄積部に、予め電荷を蓄積することで情報が消去されている半導体不揮発性メモリに情報を記録するに当たり、第１導電型がｐ型であってかつ第２導電型がｎ型の場合には、一方の電極領域に正の高電圧を印加するステップと、他方の電極領域を接地電圧とするステップと、制御電極に、チャネル形成領域が弱反転する正の電圧を印加するステップとを含んでいる。
【００２１】
また、第１導電型がｎ型であってかつ第２導電型がｐ型の場合には、一方の電極領域に負の高電圧を印加するステップと、他方の電極領域を接地電圧とするステップと、制御電極に、チャネル形成領域が弱反転する負の電圧を印加するステップとを含んでいる。
【発明の効果】
【００２２】
請求項１に記載のこの発明の半導体不揮発性メモリへの情報の記録方法によれば、制御電極に、チャネル形成領域が弱反転する正の電圧を印加する。このため、しきい値電圧以上の電圧を制御電極に印加する場合に比べて、ソース−ドレイン間を流れる電流を抑えることができ、電流効率良く情報の書き込み、すなわち、電荷の中和を行うことができる。さらに、電荷蓄積部に電子を蓄積することで情報が消去されている場合、ホットホールの注入は、電荷蓄積部に電子がなくなると行われなくなる。従って、例えば、電荷蓄積部が、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜を含んで構成されている場合、ホットホールによる電荷蓄積部のシリコン酸化膜の劣化を最小限に抑えることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００２４】
（第１実施形態）
図３は、半導体不揮発性メモリ（以下、単にメモリと称することもある。）１０１の概略的断面構造図である。ここでは、第１導電型がｐ型であり、第２導電型がｎ型であるとした例について説明する。
【００２５】
ｐ型シリコン基板１０の表面領域側にｐウェル１１が形成されている。ｐウェル１１の表面領域には、ｎ＋拡散層で形成された第１主電極領域としてのドレイン領域２１と第２主電極領域としてのソース領域２２とが所定距離離間して設けられている。尚、周知の通り、ドレイン領域２１及びソース領域２２は、それぞれコンタクト層を介して金属電極層が設けられている。これらコンタクト層及び金属電極層は、ソース電極及びドレイン電極をそれぞれ構成する。以下の説明においては、ソース領域及びドレイン領域と称するが、これらは、ソース電極及びドレイン電極とそれぞれ等価である。
【００２６】
ドレイン領域２１及びソース領域２２に挟まれる、ｐウェル１１上の部分領域には、第１絶縁膜であるゲート絶縁膜１３を介して、制御電極であるゲート電極３０が形成されている。ｐ型シリコン基板１０のｐウェル１１上にゲート電極３０、ゲート絶縁膜１３、ｎ＋拡散層のドレイン領域２１及びソース領域２２が形成されることで、ｐ型シリコン基板１０は、ＮＭＯＳ（ｎ−ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える構成となる。
【００２７】
ｐウェル１１の表面領域部分のうち、ゲート電極３０と対向する部分が、ＮＭＯＳの動作時にソース・ドレイン領域間のチャネル（電流路）が形成されるチャネル形成領域１２となる。
【００２８】
ここでは、ゲート酸化膜１３をシリコン酸化膜とし、ゲート電極３０をポリシリコン（多結晶シリコン）としている。尚、上述した、ＮＭＯＳの構造については従来公知であるので、その詳細な説明をここでは省略する。
【００２９】
ドレイン領域２１とチャネル形成領域１２との間に第１抵抗変化部２３が設けられている。第１抵抗変化部２３は、ドレイン領域よりもｎ型不純物の濃度が低いｎ−領域である。第１抵抗変化部２３の上に、第１電荷蓄積部５０が設置されている。第１電荷蓄積部５０は、シリコン酸化膜（第１酸化膜）４１、シリコン窒化膜４２及びシリコン酸化膜（第２酸化膜）４３を具えるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜で構成されている。
【００３０】
また、ソース領域２２とチャネル形成領域１２との間に第２抵抗変化部２６が設けられている。第２抵抗変化部２６は、ソース領域２２よりもｎ型不純物の濃度が低いｎ−領域である。第２抵抗変化部２６の上に、第１電荷蓄積部５０と同じ構成であって、シリコン酸化膜（第１酸化膜）４４、シリコン窒化膜４５及びシリコン酸化膜（第２酸化膜）４６を具えて構成される第２電荷蓄積部５２が設置されている。
【００３１】
尚、第１及び第２電荷蓄積部５０及び５２は、構成されるメモリの目的や設計に応じて任意好適に選択可能であり、例えば、シリコン酸化膜等の第１及び第２酸化膜（４１及び４３、あるいは４４及び４６）の間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ2Ｏ3）及び酸化ハフニウム膜（ＨｆＯx）の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜が挟まれた構造等を任意好適に選択することができる。また、この構成例では、第１及び第２電荷蓄積部５０及び５２が、第１及び第２抵抗変化部２３及び２６上からそれぞれゲート電極３０の側壁上にわたって形成されているため、注入された電荷の蓄積・保持が確実になされる。また、抵抗変化部及び電荷蓄積部は、ドレイン領域２１及びソース領域２２のうちのいずれか一方の電極とチャネル形成領域１２との間に設けた構造でも良いが、ここでは、ドレイン領域２１及びソース領域２２側の双方にそれぞれ設けてあることにより、１メモリセル当たり２ビットの情報の書き込みが可能であるとする。
【００３２】
また、第２酸化膜４３及び４６は、必須構成要件でないが、電荷保持特性をよくするために、第２酸化膜４３及び４６を設けるのが好適である。
【００３３】
半導体不揮発性メモリは、第１及び第２電荷蓄積部５０及び５２に対する電荷の蓄積及び電荷の中和によって情報を記録する。
【００３４】
図３と合せて、表１を参照してドレイン領域２１側の第１電荷蓄積部５０への情報の記録について説明する。
【００３５】
【表１】
2006024680.tif 000003
【００３６】
ソース領域２２に正電圧（＋Ｖｓｒ）を印加し、ゲート電極３０に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域２１を接地電圧とすることでメモリに備えられるＮＭＯＳをオン状態とし、ソース−ドレイン電流を流してドレイン領域２１側の情報の読み出しを行う。
【００３７】
第１電荷蓄積部５０のシリコン窒化膜４２に電荷として電子が蓄積されている場合、第１抵抗変化部２３の抵抗が上昇する。その結果、チャネル形成領域１２にキャリアが供給されにくい状態となり、ＮＭＯＳがオン状態であってもソース２２−ドレイン２１間に充分な電流が流れなくなる。この状態を論理値"０"とする。
【００３８】
一方、第１電荷蓄積部５０に電荷として電子が蓄積されていない場合は、第１抵抗変化部２３の抵抗は変動しない。その結果、メモリに備えられるＮＭＯＳをオン状態とするとチャネル形成領域１２にキャリアが供給されて、充分な電流が流れる。この状態を論理値"１"とする。このように、ソース−ドレイン電流の電流値の違いを利用して、論理値"１"または"０"のどちらが書き込まれているかを確実に判別することができる。
【００３９】
予め、第１電荷蓄積部５０に電荷として電子を蓄積させておくことで、第１電荷蓄積部５０に記録された情報を論理値"０"とする。また、第１電荷蓄積部５０に電子を蓄積させる行為を、第１電荷蓄積部の情報の消去とする。情報の消去については後述する。
【００４０】
図４を参照して、第１電荷蓄積部５０への情報の書き込みについて説明する。情報の書き込みは、第１電荷蓄積部５０に蓄積された電荷としての電子を中和することで行う。半導体不揮発性メモリのゲート電極３０に、チャネル形成領域１２の表面が弱反転するような、すなわち、ＮＭＯＳのしきい値電圧以下のゲート電圧（＋Ｖｇｗ）を印加する。ゲート電極３０に印加するゲート電圧（＋Ｖｇｗ）は、好ましくは、ＮＭＯＳのしきい値電圧近傍の電圧にするのが良く、例えば１Ｖ程度である。ドレイン領域２１は、正の高電圧（＋Ｖｄｗ）を印加し、ソース領域２２は接地電圧とすることで、ソース−ドレイン電流が流れる。ドレイン領域２１に印加される高電圧は、３〜１０Ｖ程度が望ましく、ここでは６Ｖとする。
【００４１】
ソース−ドレイン電流により、ホットキャリアが第１抵抗変化部２３中で発生する。ここで発生したホットキャリアのうちホットホール（正孔）は、第１電荷蓄積部５０に蓄積されている電子に引き寄せられて、その電子を中和していく。ホットホールの注入は、第１電荷蓄積部５０の電子が中和されるにつれ、第１電荷蓄積部５０に向かわなくなる。
【００４２】
図５を参照して、第１電荷蓄積部５０に対する情報の消去について説明する。情報の消去、すなわち、電子の注入は、ソース−ドレイン間に電流を流すことにより第１抵抗変化部２３中で発生するホットキャリアのうちホットエレクトロン（電子）を、第１電荷蓄積部５０に注入することで行われる。情報の消去では、ドレイン電圧（＋Ｖｄｅ）は、３〜１０Ｖ程度が望ましく、ここでは６Ｖとする。また、ゲート電圧（＋Ｖｇｅ）は３〜１２Ｖ程度が望ましく、ここでは８Ｖとする。
【００４３】
ここで、ＯＴＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）など、書き込みが１回のみ可能な不揮発性メモリでは、出荷前に情報の消去をしておき、出荷後に利用者が情報の書き込みを行う。この場合、情報の消去、すなわち、電荷の注入を外部電源で行って、情報の書き込みのみを、例えば半導体不揮発性メモリを搭載しているチップ上の昇圧回路で行うようにするのが好適である。情報の書き込み、すなわち電荷の中和は、情報の消去、すなわち電荷の注入よりも電流効率がよく、ＯＴＰＲＯＭでは、情報の書き込みの電流効率の良さのみを活用することができるからである。
【００４４】
なお、ここでは、半導体不揮発性メモリのドレイン領域２１側の第１電荷蓄積部５０に対して、情報の書き込み、消去、及び読み出しをする例について説明したが、ドレイン領域２１及びソース領域２２間の電圧を入れ替えて同様の操作をすることで、ソース領域２２側の第２電荷蓄積部５２についても、同様に情報の書き込み、消去、及び読み出しを行うことができる。
【００４５】
図６及び表２を参照して、上述した半導体不揮発性メモリ（以下、メモリセルと称することもある。）１０１を複数個用いて行列状に配列した、メモリセルアレイに対する情報の記録方法について説明する。
【００４６】
【表２】
2006024680.tif 000004
【００４７】
図６は、メモリセルアレイの概略を説明するための図である。図６に示すように、各メモリセル１０１のうちのゲート電極３０の各々は、行方向に設けられたワード線ＷＬ（ｉ）（ｉ：自然数）に接続されている。また、メモリセル１０１のうちのドレイン領域２１及びソース領域２２の各々は、行方向と直交する列方向に設けられた、ビット線ＢＬ（ｉ）（ｉ：自然数）及びビット線ＢＬ（ｉ＋１）（ｉ：自然数）に接続されている。尚、メモリセルアレイを駆動するその他の構成要素（例えば、駆動回路等）については従来公知であるので、その詳細な説明及び図示をここでは省略する。
【００４８】
表２は、ビット線ＢＬ（ｉ）及びＢＬ（ｉ＋１）、並びにワード線ＷＬ（ｉ）で接続されたメモリに情報を記録する場合の条件を示す表である。ワード線ＷＬ（ｉ）、ビット線ＢＬ（ｉ）及び、ビット線ＢＬ（ｉ＋１）に印加する電圧を、表１を参照して説明したゲート電極３０、ソース領域２２、及びドレイン領域２１に印加する電圧とすることで、各メモリセルに対する情報の書き込み、消去、及び読み出しをすることができる。なお、メモリセル１０１とワード線ＷＬ（ｉ）及びビット線ＢＬ（ｉ＋１）を共有する隣接するメモリセル１０１ａに、誤って情報の書き込みが行われるのを抑制するために、メモリ１０１ａに接続されるビット線ＢＬ（ｉ＋２）を開放しておくことができる。また、情報の消去を行う場合には、禁止電圧（＋Ｖｄｅｉｈ）をビット線ＢＬ（ｉ＋２）に印加しておくのが良い。
【００４９】
（第２実施形態）
第１実施形態では、不揮発性半導体メモリがトランジスタとしてＮＭＯＳを備える例について説明したが、ｎウェル上にゲート電極、ゲート絶縁膜、ｐ＋拡散層のドレイン領域及びソース領域を形成することで、ＰＭＯＳ（ｐ−ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える構成としても良い。
【００５０】
図７は、トランジスタとしてＰＭＯＳを備える半導体不揮発性メモリ２００の概略的断面構造図である。この場合、第１導電型がｎ型であり、第２導電型がｐ型となる。
【００５１】
ｐ型あるいはｎ型シリコン基板１１０の表面領域側にｎウェル１１１が形成されている。ｎウェル１１１の表面領域には、ｐ＋拡散層で形成された第１主電極領域としてのドレイン領域１２１と第２主電極領域としてのソース領域１２２とが所定距離離間して設けられている。
【００５２】
ドレイン領域１２１とチャネル形成領域１１２との間に第１抵抗変化部１２３が設けられている。第１抵抗変化部１２３は、ドレイン領域１２１よりもｐ型不純物の濃度が低いｐ−領域である。第１抵抗変化部１２３の上に、第１電荷蓄積部１５０が設置されている。第１電荷蓄積部１５０は、シリコン酸化膜（第１酸化膜）１４１、シリコン窒化膜１４２及びシリコン酸化膜（第２酸化膜）１４３を具えるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜で構成されている。
【００５３】
また、ソース領域１２２とチャネル形成領域１１２との間に第２抵抗変化部１２６が設けられている。第２抵抗変化部１２６は、ソース領域１２２よりもｐ型不純物の濃度が低いｐ−領域である。第２抵抗変化部１２６の上に、第１電荷蓄積部１５０と同じ構成であって、シリコン酸化膜（第１酸化膜）１４４、シリコン窒化膜１４５及びシリコン酸化膜（第２酸化膜）１４６を具えて構成される第２電荷蓄積部１５２が設置されている。
【００５４】
第２実施形態の半導体不揮発性メモリ２００は、図３を参照して説明した第１実施形態の半導体不揮発性メモリ１０１と導電型が反転してＰＭＯＳとなっている点が異なっていて、それ以外の点は、上述の半導体不揮発性メモリと同様なので、ここでは、説明を省略する。
【００５５】
以下の説明では、図７と合せて、表３を参照してドレイン領域１２１側の第１電荷蓄積部１５０への情報の記録について説明する。
【００５６】
【表３】
2006024680.tif 000005
【００５７】
ソース領域１２２及びゲート電極１３０を接地電圧とし、ドレイン領域１２１に正電圧（＋Ｖｄｒ）を印加することで、ドレイン領域１２１側の情報の読み出しを行う。
【００５８】
第１電荷蓄積部１５０のシリコン窒化膜１４２に電荷として正孔が蓄積されている場合、第１抵抗変化部１２３の抵抗が上昇する。その結果、チャネル形成領域１１２にキャリアが供給されにくい状態となり、充分な電流が流れなくなる。この状態を論理値"０"とする。
【００５９】
一方、第１電荷蓄積部１５０に電荷として正孔が蓄積されていない場合は、第１抵抗変化部１２３の抵抗は変動しない。その結果、チャネル形成領域１１２にキャリアが供給されて、充分な電流が流れる。この状態を論理値"１"とする。このように、ＰＭＯＳを流れる電流値の違いを利用して、論理値"１"または"０"のどちらが書き込まれているかを確実に判別することができる。
【００６０】
予め、第１電荷蓄積部１５０に電荷として正孔を蓄積させておくことで、第１電荷蓄積部１５０に記録された情報を論理値"０"とする。また、第１電荷蓄積部１５０に正孔を蓄積させる行為を、第１電荷蓄積部１５０の情報の消去とする。
【００６１】
図８を参照して、第１電荷蓄積部１５０への情報の書き込みについて説明する。情報の書き込みは、第１電荷蓄積部１５０に蓄積された電荷としての正孔を中和することで行う。半導体不揮発性メモリ２００のゲート電極１３０に、チャネル形成領域１１２の表面が弱反転するような、すなわち、ＰＭＯＳのしきい値電圧以下のゲート電圧（−Ｖｇｗ）を印加する。好ましくは、ゲート電極１３０に印加するゲート電圧（−Ｖｇｗ）は、ＰＭＯＳのしきい値電圧近傍の電圧にするのが良い。
【００６２】
ドレイン領域１２１は、負の高電圧（−Ｖｄｗ）を印加し、ソース領域１２２は接地電圧とすることで、ソース−ドレイン電流が流れる。
【００６３】
ここで、ｎウェル１１１に１Ｖ程度の電圧を印加した場合、チャネル形成領域１１２の表面が弱反転するようなゲート電圧は接地電圧になり、ドレイン領域１２１に印加する負の高電圧は、−２Ｖ〜―９Ｖがよく、−５Ｖ程度とするのが好適である。
【００６４】
ソース−ドレイン電流により、ホットキャリアが第１抵抗変化部１２３中で発生する。ここで発生したホットキャリアのうちホットエレクトロンは、第１電荷蓄積部１５０に蓄積されている正孔に引き寄せられて、その正孔を中和していく。ホットエレクトロンの注入は、第１電荷蓄積部１５０の正孔が中和されるにつれ、第１電荷蓄積部１５０に向かわなくなる。
【００６５】
図９を参照して、第１電荷蓄積部１５０に対する情報の消去について説明する。正孔の注入、すなわち、情報の消去は、ソース−ドレイン間に電流を流すことにより第１抵抗変化部１２３中で発生するホットキャリアのうちホットホールを、第１電荷蓄積部１５０に注入することで行われる。情報の消去では、ｎウェル１１１及びソース領域は、３〜１０Ｖ程度の電圧を印加し、ドレイン領域１２１及びゲート電極１３０は接地電圧とするのが望ましい。
【００６６】
なお、ＰＭＯＳとした場合も、ＯＴＰＲＯＭなど、書き込みが１回のみ可能な不揮発性メモリとして用いると、情報の書き込みの電流効率の良さのみを活用することができる。
【００６７】
以上説明したように、ゲート電圧を低くすることでソース−ドレイン間を流れる電流を抑えることができ、電流効率良く情報の書き込み、すなわち、電荷の中和をすることができる。さらに、電荷蓄積部に電子を蓄積することで情報が消去されている場合、ホットホールの注入は、電荷蓄積層に電子がなくなると行われなくなる。従って、電荷蓄積部が、ＯＮＯ積層絶縁膜を含んで構成されている場合、電荷蓄積部のシリコン酸化膜の、ホットエレクトロンによる劣化を最小限に抑えることが可能となる。
【００６８】
特にＯＴＰＲＯＭでは、電流効率の悪い情報の消去は外部電源を用いて行われるので、電荷の中和における電流効率の良さのみを活用することができる。
【００６９】
（第３実施形態）
トランジスタがＮＭＯＳである半導体不揮発性メモリを用いた場合の、情報の記録方法の第３実施形態について説明する。半導体不揮発性メモリの構造は図３を参照して説明したのと同様である。
【００７０】
第１電荷蓄積部５０のシリコン窒化膜４２に電荷として電子が蓄積されている場合、第１抵抗変化部２３の抵抗が上昇する。その結果、チャネル形成領域１２にキャリアが供給されにくい状態となり、充分な電流が流れなくなる。この状態を論理値"０、０"とする。
【００７１】
一方、第１電荷蓄積部５０に電荷として電子が蓄積されていない場合は、第１抵抗変化部２３の抵抗は変動しない。その結果、チャネル形成領域１２にキャリアが供給されて、充分な電流が流れる。この状態を論理値"１、１"とする。
【００７２】
さらに、第１電荷蓄積部５０に電荷として電子を論理値"０、０"と"１、１"を示す電荷量の中間の量だけ蓄積することで、読み出し時のソース−ドレイン電流を論理値"０、０"と"１、１"の中間にすることができる。読み出し時のソース−ドレイン電流と第１電荷蓄積部５０に記録された論理値の関係を図１０に示す。このように、ＮＭＯＳを流れる電流値を４段階に調整することで、電流値がＩ１以上Ｉ２以下の場合は"０、０"、Ｉ３以上Ｉ４以下の場合は"０、１"、Ｉ５以上Ｉ６以下の場合は"１、０"、及び、Ｉ７以上Ｉ８以下の場合は"１、１"のように、電流値と論理値を対応させることで、第１電荷蓄積部５０に２ビットの情報を記録することができる（ここで、Ｉ１＜Ｉ２＜Ｉ３＜Ｉ４＜Ｉ５＜Ｉ６＜Ｉ７＜Ｉ８とする）。なお、この電流値Ｉ１〜Ｉ８は、ソース−ドレイン電流の大きさを相対的に示したものである。このように、第１電荷蓄積部５０に蓄積される電荷の量に応じて、２ビットの情報を記録することができる。
【００７３】
また、第２電荷蓄積部５２についても同様に、２ビットの情報を記録することができる。従って、第１電荷蓄積部５０と第２電荷蓄積部５２の両方で２ビットずつの情報が記録できるので、１つの半導体不揮発性メモリに対して４ビットの情報を記録することができる。
【００７４】
情報の書き込みは、第１電荷蓄積部５０に蓄積された電荷としての電子を中和することで行う。ドレイン領域２１に正の高電圧（＋Ｖｄｗ）を印加し、ソース領域２２は接地電圧とする。ゲート電極３０には、表１を参照して説明した第１実施形態と同様に、チャネル形成領域１２の表面が弱反転するようなゲート電圧を印加すればよい。また、ゲート電極３０に負電圧を印加するか、又は、ゲート電極３０を接地電圧とすることでチャネルをオフ状態として、ドレイン領域２１に高電圧を印加することでバンド間トンネル電流によるホットキャリアを発生させても良い。情報の記録、すなわち、電荷の中和と、情報の読み出しを繰り返し行うことにより、電荷の蓄積量を制御する。
【００７５】
上述の記録方法を用いれば、１つの電荷蓄積部に２ビットの情報を記録することができるので、従来のメモリと同じサイズであっても、約２倍の情報を記録することが可能となる。
【図面の簡単な説明】
【００７６】
【図１】半導体不揮発性メモリの主要部の概略断面図である。
【図２】半導体不揮発性メモリの主要部の等価回路図である。
【図３】第１実施形態の半導体不揮発性メモリの動作を説明するための概略断面図である。
【図４】第１実施形態の半導体不揮発性メモリに対する情報の記録（書き込み）を説明するための概略断面図である。
【図５】第１実施形態の半導体不揮発性メモリに対する情報の記録（消去）を説明するための概略断面図である。
【図６】半導体不揮発性メモリを構成部分とするメモリセルアレイの概略図である。
【図７】第２実施形態の半導体不揮発性メモリの動作を説明するための概略断面図である。
【図８】第２実施形態の半導体不揮発性メモリに対する情報の記録（書き込み）を説明するための概略断面図である。
【図９】第２実施形態の半導体不揮発性メモリに対する情報の記録（消去）を説明するための概略断面図である。
【図１０】第３実施形態の半導体不揮発性メモリのソース−ドレイン電流を説明するための概略図である。
【符号の説明】
【００７７】
１０、１１０    半導体基板
１１    ｐウェル
１２、１１２    チャネル形成領域
１３、１１３    ゲート絶縁膜
２１、１２１    ドレイン領域
２２、１２２    ソース領域
２３、１２３    第１抵抗変化部
２６、１２６    第２抵抗変化部
３０、１３０    ゲート電極
４１、４４、１４１、１４４    シリコン酸化膜（第１酸化膜）
４２、４５、１４２、１４５    シリコン窒化膜
４３、４６、１４３、１４６    シリコン酸化膜（第２酸化膜）
５０、１５０    第１電荷蓄積部
５２、１５２    第２電荷蓄積部
１００、１０１、１０１ａ、２００    半導体不揮発性メモリ（メモリセル）
１１１    ｎウェル
【図１】
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【図２】
2006024680.tif 000007
【図３】
2006024680.tif 000008
【図４】
2006024680.tif 000009
【図５】
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【図６】
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【図７】
2006024680.tif 000012
【図８】
2006024680.tif 000013
【図９】
2006024680.tif 000014
【図１０】
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