(57)【要約】      （修正有）【課題】  ＳＯＩ基板の埋込み誘電体層に対して、所望する位置に簡単に閉空間を作成することができる方法を提供する。【解決手段】  ＳＯＩ基板のｎ−型半導体層２８の表面から埋込み誘電体層２６に達するとともに、ｎ−型半導体層２８の島状領域を周辺領域から絶縁分離する絶縁体充填トレンチ３２を形成する工程と、ＳＯＩ基板の裏面から半導体基板９２を研磨して埋込み誘電体層２６を露出させる工程と、露出した埋込み誘電体層２６を、島状領域に対応する領域の少なくとも一部において除去する工程と、残存する埋込み誘電体層２６の裏面にｐ型半導体層２４を固定する工程を備えている半導体装置の製造方法。【選択図】  図１
2006173204.tif 000002
【特許請求の範囲】
【請求項１】
基板と誘電体層と第１半導体層が順に積層されている積層構造体の第１半導体層の表面から誘電体層に達するとともに第１半導体層の島状領域を周囲領域から絶縁分離する絶縁体充填トレンチを形成する工程と、
積層構造体の裏面から基板を研磨して誘電体層を露出させる工程と、
露出した誘電体層を、前記島状領域に対応する領域の少なくとも一部において除去する工程と、
残存する誘電体層の裏面に第２半導体層を固定する工程と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
積層構造体を裏面から研磨するのに先立って、第１半導体層の表面に支持板を固定する工程をさらに備えていることを特徴とする請求項１の製造方法。
【請求項３】
第２半導体層を、酸化シリコンを主成分とする接着層を介して、誘電体層の裏面に固定することを特徴とする請求項１又は２の製造方法。
【請求項４】
絶縁体充填トレンチを形成した後に、島状領域内に横型半導体スイッチング素子を形成する工程をさらに備えていることを特徴とする請求項１から３のいずれかの製造方法。
【請求項５】
誘電体層の除去工程では、横型半導体スイッチング素子の高電位領域から、高電位領域と低電位領域間の距離の５０％を超えて伸びる範囲において、誘電体層を除去することを特徴とする請求項４の製造方法。
【請求項６】
誘電体層を除去した後に、露出した第１半導体層の裏面の少なくとも一部を除去する工程をさらに備えていることを特徴とする請求項１から５のいずれかの製造方法。
【請求項７】
第２半導体層の表面に凹陥を形成する工程を備えており、
誘電体層の除去領域と凹陥を対応位置させて、誘電体層の裏面に第２半導体層を固定することを特徴とする請求項１から６のいずれかの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部半導体層と誘電体層と上部半導体層が順に積層されている積層構造体を利用して形成される半導体装置において、その誘電体層に空間（空気あるいは真空等）を作成する方法に関する。なお、本明細書でいう誘電体とは、物性的には絶縁体と同義の意味で解釈される。
【背景技術】
【０００２】
埋込み誘電体層上に形成されている半導体層に、絶縁体充填トレンチによって残部の半導体層から絶縁分離された島状領域を形成し、その島状領域内に横型の半導体スイッチング素子を形成した半導体装置が知られている。この種の半導体装置では、一般的にリサーフ効果といわれる技術が用いられる。リサーフ効果とは、半導体層の不純物濃度や厚み等を最適化することによって、横型半導体スイッチング素子がオフしたときに半導体層の広い範囲を空乏化する技術のことである。このリサーフ効果によって半導体層の表面部における電界集中が緩和されるので、この領域における破壊を回避することができるようになる。即ち、横方向に大きな電位差を保持することができるようになる。
したがって、リサーフ効果が得られるように半導体層が調整されている場合、半導体装置の耐圧（ＢＶ）は、縦方向で保持することができる電位差によって決定される。この電位差が大きいほど半導体装置は高耐圧化される。この関係は、次の式で表すことができる。
ＢＶ＝Ｅcr・（ｄ／２）＋Ｅcr・（εsemi・Ｔins／εins）        （１）
ここで、Ｅcrはアバランシェ破壊を起こす臨界電界強度である。εsemiは半導体層の比誘電率である。εinsは埋込み誘電体層の比誘電率である。ｄは半導体層の厚みである。Ｔinsは埋込み誘電体層の厚みである。（１）式の右辺の第１項は半導体層の厚み方向で保持し得る分担電圧を示し、第２項は埋込み誘電体層の厚み方向で保持し得る分担電圧を示す。
【０００３】
リサーフ効果が得られる状態を維持するために、半導体層の厚み（ｄ）を変更することは好ましくない。したがって、半導体装置の耐圧（ＢＶ）を向上するには、（１）式の右辺の第２項の埋込み誘電体層の厚み（Ｔins）あるいは比誘電率（εins）を変更することによって対策を講じるのが好ましい。ところが、厚み（Ｔins）の大きい埋込み誘電体層を得るには極めて長い処理時間を要する。したがって、埋込み誘電体層に空間を形成することによって、埋込み誘電体層に相当する部分の比誘電率を変更する対策のほうが好ましい。例えば、比誘電率が約３．９の酸化シリコン（ＳｉＯ２）からなる埋込み誘電体層に比誘電率が約１．０の空間を形成すると、保持し得る電位差を３．９倍に増加させることができる。埋込み誘電体層に空間を形成する技術は、特許文献１と特許文献２で開示されている。
【特許文献１】特開平６−１８８４３８
【特許文献２】特開２００４−１４６４６１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１と特許文献２はいずれも貼り合わせ技術を利用する。例えば、特許文献１では、埋込み誘電体層に空間を形成するために、表面が酸化膜で被覆されている半導体層と、裏面が酸化膜で被覆されているとともにその酸化膜の一部に凹陥が形成されている半導体層を貼り合わせることによって、前記凹陥によって画定される空間を製造する方法を提案している。
しかしながら、これら貼り合わせの製造技術を採用すると、半導体層の存在によって、形成された空間の位置を特定することが困難となってしまう。このため、空間を形成した後に半導体スイッチング素子を形成する場合、空間の位置に合わせて半導体スイッチング素子を形成することが困難となる。特許文献１では、空間の位置を特定するために、別の酸化膜の領域に位置合わせ用の凹陥を作成する技術を提案している。しかしながら、この別個の凹陥に対して位置合わせするための工程が余分に増加するという問題がある。
本発明は、上下の半導体層間に介在している誘電体層に対して、所望する位置に簡単に空間を作成することができる方法を提案する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、基板と誘電体層と第１半導体層が順に積層されている積層構造体の第１半導体層の表面から誘電体層に達するとともに第１半導体層の島状領域を周囲領域から絶縁分離する絶縁体充填トレンチを形成する工程を備えている。さらに、積層構造体の裏面から基板を研磨して誘電体層を露出させる工程を備えている。その他に、露出した誘電体層を、前記島状領域に対応する領域の少なくとも一部において除去する工程と、残存する誘電体層の裏面に第２半導体層を固定する工程を備えている。
基板と誘電体層と第１半導体層のそれぞれは、単一の材料よって構成されている場合に限らず、それぞれが複数の部材によって構成されていてもよい。例えば、第１半導体層が複数の半導体層によって積層されていてもよい。
半導体スイッチング素子は、絶縁体充填トレンチによって囲まれている島状領域内に形成される。半導体スイッチング素子の耐圧、ひいては半導体装置の耐圧を向上させるには、島状領域に対応する誘電体層に空間を形成する必要がある。
上記の製造方法では、裏面から基板を研磨し誘電体層を露出させる。このとき、光学的な手法を利用すると、誘電体層を透して一巡する絶縁体充填トレンチの位置を裏面側から容易に確認することができる。したがって、この一巡する絶縁体充填トレンチの内側に存在する誘電体層の少なくとも一部を除去した後に、残存する誘電体層の裏面に第２半導体層を固定することによって、島状領域に対応する領域に空間を容易に形成することができる。既存の研磨技術や貼り合わせ技術等の十分に洗練された技術を用いることによって、高耐圧な半導体装置を確実に得ることができる。
【０００６】
積層構造体を裏面から研磨するのに先立って、第１半導体層の表面に支持板を固定する工程をさらに備えていることが好ましい。
基板を研磨した場合でも、第１半導体層の機械的強度を支持板によって大きくすることができるので、安定して製造工程を実施できる。
【０００７】
第２半導体層を、酸化シリコンを主成分とする接着層を介して、誘電体層の裏面に固定することが好ましい。第２半導体層と誘電体層の接着性を強固にすることができる。
【０００８】
絶縁体充填トレンチを形成した後に、その島状領域内に横型半導体スイッチング素子を形成する工程をさらに備えていることが好ましい。
横型半導体スイッチング素子は、絶縁充填トレンチを形成した後であれば、空間を形成する前、あるいは閉空間を形成した後のいずれのタイミングで形成してもよい。
【０００９】
誘電体層の除去工程では、横型半導体スイッチング素子の高電位領域から、高電位領域と低電位領域間の距離の５０％の範囲を超えて伸びる範囲において、誘電体層を除去することが好ましい。
上記範囲を超えて伸びる空間が形成されると、半導体装置の耐圧を効果的に向上させることができる。
【００１０】
誘電体層を除去した後に、露出した第１半導体層の裏面の少なくとも一部を除去する工程をさらに備えていることが好ましい。
第１半導体層の裏面から第１半導体層内に侵入する除去量を調整することによって、半導体装置の高耐圧化に必要とされる空間の厚みを確保することができる。
【００１１】
第２半導体層の表面に凹陥を形成する工程を備えているのが好ましい。さらに、誘電体層の除去領域と凹陥を対応位置させて、誘電体層の裏面に第２半導体層を固定することが好ましい。
第２半導体層の凹陥の深さを調整することによって、半導体装置の高耐圧化に必要とされる閉空間の厚みを確保することができる。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によると、上下の半導体層間に介在している誘電体層に対して、所望する位置に簡単に空間を製造することができる。
【発明を実施するための最良の形態】
【００１３】
実施例の主要な特徴を列記する。
（第１形態）  積層構造体は汎用ＳＯＩ基板である。
（第２形態）  絶縁体充填トレンチは円環状に形成されている。
（第３形態）  ドリフト領域はリサーフ効果が得られるように、その厚みと不純物濃度が調整されている。
（第４形態）  空間は、高電位領域（例えばドレイン領域）と低電位領域（例えばソース領域）を結ぶ方向と平行な面内で、高電位領域から低電位領域に向けて略扁平状に形成されている。
【実施例】
【００１４】
図１（ａ）に、実施例の半導体装置の要部断面図を示す。図１（ｂ）に、図１（ａ）のｂ−ｂ線に対応する要部横断面図を示す。本実施例では、シリコンを主成分とする半導体材料が用いられている半導体装置を例に示すが、他の半導体材料であっても以下に説明するのと同様の作用効果を得ることができる。
この半導体装置は、例えばアルミニウムからなる裏面電極２２と、裏面電極２２上に形成されているｐ型の半導体層２４を備えている。ｐ型半導体層２４上の一部の領域には、酸化シリコン（ＳｉＯ２）を主成分とする接着層８２を介して酸化シリコンからなる埋込み誘電体層２６が形成されている。接着層８２には、例えば膜厚が数μm程度のホウ珪酸ガラス等の低融点ガラスを好適に用いることができる。この埋込み誘電体層２６の厚みは約４μmである。埋込み誘電体層２６が形成されていない残部には、空気が閉じ込められた閉空間７２が形成されている。閉空間７２を平面視すると円状であり、その空間形状は高さの低い略円柱状である。後述するように、この閉空間７２は、ドレイン領域５４の下方から、埋込み誘電体層２６に平行な面内において周辺に向けて伸びて広がる略扁平状である。ここではその閉空間７２の横幅をＬ１２とする。
【００１５】
埋込み誘電体層２６と閉空間７２の上には、ｎ−型の半導体層２８が形成されている。ｎ−型半導体層２８には、閉空間７２が形成されている位置の周囲を円環状に一巡する絶縁体充填トレンチ３２が形成されている。絶縁体充填トレンチ３２は、酸化シリコンで形成されており、ｎ−型半導体層２８の表面から埋込み誘電体層２６まで達している。この埋込み誘電体層２６は、その内側の島状領域を残部のｎ−型半導体層２８から絶縁分離しており、この島状領域内に横型のＭＯＳＦＥＴが形成されている。なお、島状領域内のｎ−型半導体層２８は、ＭＯＳＦＥＴの機能面から評価するとドリフト領域２９ということができる。ドリフト領域２９の厚み（ｎ−型半導体層２８の層厚であり、紙面上下方向の厚みである）と不純物濃度は、リサーフ効果が得られるように調整されている。リサーフ効果は、ドリフト領域２９の厚みと不純物濃度の積が、約１．２×１０１２cm−２となる場合に得ることができる。本実施例では、ドリフト領域２９の厚みが３０μmであり、不純物濃度は４×１０１４cm−３に調整されている。
【００１６】
島状領域の表面部の周縁側には、一巡する絶縁体充填トレンチ３２に沿ってｐ型のボディ拡散領域３４が形成されている。ボディ拡散領域３４は、ｐ＋型のトレンチ側拡散領域３６を介して埋込み誘電体層２６の表面と同電位に固定されている。このトレンチ側拡散領域３６は、ボディ拡散領域３４とドリフト領域２９のｐｎ接合、なかでもその曲率の大きい箇所に集中し易い電界を緩和することができる。ボディ拡散領域３４内の表面部に、ｎ＋型のソース拡散領域３８が形成されている。このソース拡散領域３８は、ボディ拡散領域３４に沿って一巡して形成されている。ソース拡散領域３８は、ボディ拡散領域３４によってドリフト領域２９と隔てられている。このソース拡散領域３８とドリフト領域２９を隔てているボディ拡散領域３４の表面に酸化シリコンからなるゲート絶縁膜４６を介してポリシリコンからなるゲート電極４４が対向している。ソース拡散領域３８とボディ拡散領域３４は、ソース電極４２に接触している。
島状領域の略中心部にｎ＋型のドレイン拡散領域５４が形成されている。ドレイン拡散領域５４はドレイン電極５２と接触している。なお、図１（ａ）に示すように、ドレイン領域５４とソース拡散領域３８間の距離を、ここではＬ１０とする。本実施例では、このＬ１０は２００μmで形成されている。
【００１７】
次に、この半導体装置のオン時の動作を説明する。
裏面電極２２とソース電極４２が接地され、ドレイン電極５２に正電圧が印加されている状態で、ゲート電極４４に閾値電圧より高い電圧が印加されると、ゲート電極４４が対向するボディ拡散領域３４内に反転層が形成され、半導体装置はターンオンする。電流は、ソース拡散領域３８から反転層とドリフト領域２９を経由してドレイン拡散領域５４へと流れる。
【００１８】
次に、この半導体装置のオフ時の動作を説明する。
裏面電極２２とソース電極４２が接地され、ドレイン電極５２に正電圧が印加されている状態で、ゲート電極４４に閾値電圧より低い電圧が印加されると、ゲート電極４４が対向するボディ拡散領域３４内の反転層が消失し、半導体装置はターンオフする。このとき、ドリフト領域２９は、ボディ拡散領域３４とのｐｎ接合から伸びる空乏層と、裏面の埋込み誘電体層２６もしくは閉空間７２との界面から伸びる空乏層によって、その広い範囲が空乏化される。また、本実施例の半導体装置は同心円状構造であるので、空乏層の広がる領域をバランス良く形成することができる。これにより、ドリフト領域２９の表面部の電界が緩和され、リサーフ効果を得ることができる。即ち、ドレイン電極５２とソース電極４２の間の横方向の電位差が極めて大きい範囲まで、この半導体装置は破壊されることなく耐えることができる。
したがって、このようなリサーフ効果が得られる状態の半導体装置の耐圧は、ドレイン電極５２と裏面電極２２との間の縦方向で保持し得る電位差によって決定される。この関係は、本明細書の段落［０００２］で示す（１）式によって表すことができる。本実施例の場合、ドリフト領域２９の厚み方向で保持し得る分担電圧は約３７５Ｖとなる。そして、閉空間７２の厚み方向で保持し得る分担電圧は約１１７０Ｖとなる。したがって、本実施例の半導体装置の耐圧は、約１５５０Ｖとなる。なお、閉空間７２が形成されていない場合、即ち、埋込み誘電体層２６がｐ型半導体層２４とｎ−型半導体層２８の間の全面に介在して形成されている場合、埋込み誘電体層２６の厚み方向で保持し得る分担電圧は６７５Ｖとなる。したがって、この半導体装置の耐圧は約１０５０Ｖとなる。このことから、埋込み誘電体層２６に閉空間７２を形成することによって、耐圧は優位に向上することが分かる。
【００１９】
次に、閉空間７２の横方向の横幅Ｌ１２が、半導体装置の耐圧向上効果に影響することを図２を用いて説明する。なお、図２に示す結果は、図１の半導体装置の同心円状構造を基本とするダイオード構造を用いて検討した。つまり、ソース領域３８に相当する領域を高濃度のｐ型半導体拡散領域（ダイオード構造ではカソード拡散領域となる）に代えて、ドリフト領域２９の厚みを５０μmとし、埋込み誘電体膜２６の厚みを５μmとした場合の結果である。ドレイン拡散領域５４（ダイオード構造ではアノード拡散領域となる）とソース拡散領域３８間の距離（Ｌ１０）は２００μmで変わらない。なお、この図２に示す結果は、検討したダイオード構造に限らず、図１のＭＯＳＦＥＴ、あるいはその他の半導体装置においても同様の結果が得られる。
図２は、閉空間の横幅（図１（ａ）に示すＬ１２に相当する）を様々に変更した場合の半導体装置の耐圧を示す。
図２に示すように、閉空間の横幅を大きくすると、半導体装置は高耐圧化されることが分かる。とくに、閉空間が、ドレイン拡散領域とソース拡散領域間の距離の約半分に相当する１００μmを超えて伸びて形成されると、半導体装置は極めて高耐圧化されていることが分かる。
この結果から、埋込み誘電体層に形成する閉空間は、高電位領域から、高電位領域と低電位領域間の距離の５０％を超えて伸びて形成することが極めて有効であることが示された。
【００２０】
次に、図３から図９を用いて、図１に示す半導体装置の閉空間を作成する方法を説明する。
まず、図３に示すように、シリコン単結晶からなる半導体基板９２と、酸化シリコンからなる埋込み誘電体層２６と、ｎ−型のシリコン単結晶からなるｎ−型半導体層２８が積層されたＳＯＩ基板を用意する。このＳＯＩ基板は汎用品を利用することができるので、製造コストを低く抑えることができる。
【００２１】
次に、図４に示すように、例えば、ＲＩＥ（Reactive Ion Etching）法によって、ｎ−型半導体層２８の表面から埋込み誘電体層２６に達するトレンチを形成する。次に、熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition）法 を実施して、そのトレンチ内に酸化シリコンを充填することによって、絶縁体充填トレンチ３２を形成する。この絶縁体充填トレンチ３２は、図１（ｂ）に示すように、円環状に一巡して形成されており、絶縁体充填トレンチ３２によって囲まれた島状領域は残部のｎ−型半導体層２８から絶縁分離されている。
【００２２】
次に、図５に示すように、島状領域内にＭＯＳＦＥＴを作り込む。この製造方法は、既存の製造方法、あるいは当業者が容易に想到し得る製造方法を用いることによって作り込むことができる。なお、このＭＯＳＦＥＴを作り込む工程は、次に説明する閉空間を作成した後に実施することもできる。
【００２３】
次に、図６に示すように、研磨用の支持板９６をｎ−型半導体層２８の表面に接着剤９４を介して固定する。接着剤９４には、例えば紫外線（ＵＶ）照射硬化型接着剤からなるウェハ用接着テープ等を好適に用いることができる。
【００２４】
次に、図７に示すように、裏面から半導体基板９２を化学的あるいは機械的に研磨して、埋込み誘電体層２６を露出させる。なお、この研磨工程は、必要に応じて、例えば四フッ化メタン（ＣＦ４）等を用いるプラズマエッチングや、水酸化カリウム（ＫＯＨ）等を用いたケミカルエッチング法、あるいはその他の手法と組み合わせて実施してもよい。
【００２５】
次に、図８に示すように、埋込み誘電体層２６の裏面に、フォトリソグラフィー法を用いてフォトレジスト膜９８をパターニングする。このパターニングの際に、例えば、光学顕微鏡、ＣＣＤ等を用いた画像認識等の光学的手法を利用すると、埋込み誘電体層２６を透して、一巡する絶縁体充填トレンチ３２の位置や絶縁体充填トレンチ構造で形成されたアライメントマークを、裏面側から容易に確認することができる。表面側に形成された支持板９６の存在によって、島状領域の位置を表面側から確認することが困難なことが多いが、本製造方法では、絶縁体充填トレンチ３２の存在によって裏面側から島状領域の位置やマークを容易に確認することができる。したがって、通常のアライメントの手法によって、フォトレジスト膜９８をパターニングすることができる。フォトレジスト膜９８は、一巡する絶縁体充填トレンチ３２の内側に存在する埋込み誘電体層２６が露出するようにパターニングする。埋込み誘電体層２６は、ドレイン拡散領域５４から、ドレイン拡散領域５４とソース領域３８間の距離の５０％を超えて伸びる範囲において露出するようにパターニングされる。
次に、フォトレジスト膜９８から露出する埋込み誘電体層２６を、フッ酸を含むエッチング液に浸漬することによってウェットエッチングする。露出する部分の埋込み誘電体層２６は除去され、ｎ−型半導体層２８が露出する。
【００２６】
次に、図９に示すように、シリコン単結晶からなるｐ型半導体層２４を用意し、残存する埋込み誘電体層２６の裏面に接着層８２を介して固定する。接着層８２は、酸化シリコンを主成分とする材料を好適に用いることができる。典型的には、例えばホウ珪酸ガラス等の低融点ガラスを接着層８２として用いることができる。これにより、ＭＯＳＦＥＴが作り込まれている島状領域に対応する位置に閉空間７２を容易に形成することができる。
次に、ｐ型半導体層２４の裏面にアルミニウムを蒸着して裏面電極を形成することによって、図１に示す高耐圧な半導体装置を得ることができる。なお、予め裏面電極が形成されているｐ型半導体層２４を、埋込み誘電体層２６の裏面に固定することによって、図１に示す高耐圧な半導体装置を得てもよい。
なお、閉空間７２を形成した後に横型半導体スイッチング素子を作り込む場合も同様に、閉空間７２が、ドレイン拡散領域５４とソース領域３８間の距離の５０％を超えて、ドレイン拡散領域５４からソース領域３８に向けて存在するように、横型半導体スイッチング素子を作り込むのが好ましい。
【００２７】
上記した実施例の半導体装置は、次に示すような変形例として構成することもできる。
図１０に示す第１変形例は、閉空間１７２がドリフト領域１２９内に侵入している例である。この閉空間１７２は、例えば、埋込み誘電体層１２６をウェットエッチングした後に、四フッ化メタン（ＣＦ４）を用いて、露出するドリフト領域１２９の裏面をプラズマエッチングすることによって形成することができる。四フッ化メタン（ＣＦ４）に代えて、例えば六フッ化イオウ（ＳＦ６）、四フッ化メタンと酸素の混合ガス等を用いてプラズマエッチングしてもよく、あるいは水酸化カリウム（ＫＯＨ）等のケミカルエッチングによってもドリフト領域１２９の裏面を低損傷な状態で形成することができる。この変形例は、埋込み誘電体層１２６の層厚が薄い場合に、高耐圧化に必要な閉空間１７２の高さを確保したいときにとくに有効である。なお、この場合でも、ドリフト領域１２９は、リサーフ効果が得られるように、その層厚や不純物濃度が調整されているのが好ましい。
図１１に示す第２変形例は、閉空間２７２がｐ型半導体層２２４内に侵入している例である。この閉空間２７２は、例えば、用意するｐ型半導体層２２４に対して、ドライエッチングやケミカルエッチング等によって予め凹陥を形成しておくことで形成することができる。即ち、埋込み誘電体層２２６の除去領域とその凹陥を対応位置させて、ｐ型半導体層２２４を埋込み誘電体層２２６の裏面に固定することによって形成することができる。この変形例も同様に、埋込み誘電体層２２６の層厚が薄い場合に、高耐圧化に必要な閉空間２７２の高さを確保したいときに有効である。なお、この場合でも、ドリフト領域２２９は、リサーフ効果が得られるように、その層厚や不純物濃度が調整されているのが好ましい。
【００２８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記の実施例では、ＭＯＳＦＥＴの例を説明したが、この他にダイオード、ＩＧＢＴ等の他の半導体スイッチング素子においても、同様の作用効果を得ることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２９】
【図１】（ａ）実施例の半導体装置の要部断面図を示す。（ｂ）図１（ａ）のｂ−ｂ線に対応する要部断面図を示す。
【図２】閉空間の横幅と半導体装置の耐圧の関係を示す。
【図３】実施例の半導体装置の製造工程を示す（１）。
【図４】実施例の半導体装置の製造工程を示す（２）。
【図５】実施例の半導体装置の製造工程を示す（３）。
【図６】実施例の半導体装置の製造工程を示す（４）。
【図７】実施例の半導体装置の製造工程を示す（５）。
【図８】実施例の半導体装置の製造工程を示す（６）。
【図９】実施例の半導体装置の製造工程を示す（７）。
【図１０】第１変形例の要部断面図を示す。
【図１１】第２変形例の要部断面図を示す。
【符号の説明】
【００３０】
２２：裏面電極
２４：ｐ型半導体層
２６：埋込み誘電体層
２８：ｎ−型半導体層
３２：絶縁体充填トレンチ
３４：ボディ拡散領域
３６：トレンチ側拡散領域
３８：ソース拡散領域
４２：ソース電極
４４：ゲート電極
４６：ゲート絶縁膜
５２：ドレイン電極
５４：ドレイン拡散領域
６２：フィールド絶縁膜
７２：閉空間
８２：接着層
９２：半導体基板
９４：接着剤
９６：支持板
【図１】
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【図２】
2006173204.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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