(57)【要約】【課題】  電位設定のタイミング制御の困難性を回避しつつ、電源電圧の供給が停止されない回路ブロックの入力端子の電位を指定されたレベルに固定する。【解決手段】  ＣＰＵ４の電源が投入されると、第１レジスタ７に保持されているデータをリセットし、ＣＰＵ４からの出力に基づいて、第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルを制御し、ＣＰＵ４の動作中に第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルを指定するデータを第２レジスタ８に書き込むとともに、第１回路ブロック１ａへの電源供給が停止される際に、第１回路ブロック１ａへの電源供給の停止を示すデータを第１レジスタ７に書き込み、第１回路ブロック１ａへの電源供給の停止を示すデータが第１レジスタ７に書き込まれると、第２レジスタ８からの出力を第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子に供給する。【選択図】      図１
2006323444.tif 000002
【特許請求の範囲】
【請求項１】
互いに独立して動作可能な第１および第２回路ブロックと、
前記第２回路ブロックに設けられたレジスタと、
前記第２回路ブロックの入力端子のレベルを指定するデータを前記第１回路ブロックの動作中に前記レジスタに書き込むレジスタ書き込み手段と、
前記第１回路ブロックの動作中に前記第１回路ブロックからの信号が前記入力端子に供給され、前記第１回路ブロックへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備えることを特徴とする端子電圧制御回路。
【請求項２】
ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、
前記メインシステムは、
省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックを備え、
前記サブシステムは、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第２回路ブロックと、
前記第２回路ブロックの入力端子のレベルを指定するデータを保持するレジスタと、
前記ＣＰＵの動作中に前記ＣＰＵからの信号が前記入力端子に供給され、前記ＣＰＵへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備え、
前記ＣＰＵは前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記レジスタに書き込むことを特徴とする端子電圧制御回路。
【請求項３】
ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、
前記メインシステムは、
省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックと、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給され、前記ＣＰＵの再起動時に必要なデータを保持する記憶手段を含む第２回路ブロックとを備え、
前記サブシステムは、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第３回路ブロックと、
前記第２および第３回路ブロックの入力端子のレベルを指定するデータを保持するレジスタと、
前記ＣＰＵの動作中に前記ＣＰＵからの信号が前記入力端子に供給され、前記ＣＰＵへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備え、
前記ＣＰＵは前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記レジスタに書き込むことを特徴とする端子電圧制御回路。
【請求項４】
ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、
前記メインシステムは、
省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックを備え、
前記サブシステムは、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第２回路ブロックと、
リセット信号にてリセットされるとともに、前記第１回路ブロックへの電源供給の停止を示すデータを保持する第１レジスタと、
前記第２回路ブロックの入力端子のレベルを指定するデータを保持する第２レジスタと、
前記第１レジスタからの出力に基づいて切り替えを行うことにより、前記ＣＰＵの動作中に前記ＣＰＵからの信号を前記入力端子に供給し、前記ＣＰＵへの電源供給の停止中に前記第２レジスタからの出力を前記入力端子に供給する切り替え手段とを備え、
前記ＣＰＵは、前記第１回路ブロックへの電源供給が停止される際に前記入力端子を介して第１回路ブロックへの電源供給の停止を示すデータを前記第１レジスタに書き込むととともに、前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記第２レジスタに書き込むことを特徴とする端子電圧制御回路。
【請求項５】
ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、
前記メインシステムは、
省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックと、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給され、前記ＣＰＵの再起動時に必要なデータを保持する記憶手段を含む第２回路ブロックとを備え、
前記サブシステムは、
前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第３回路ブロックと、
リセット信号にてリセットされるとともに、前記第１回路ブロックへの電源供給の停止を示すデータを保持する第１レジスタと、
前記第２および第３回路ブロックの入力端子のレベルを指定するデータを保持する第２レジスタと、
前記第１レジスタからの出力に基づいて切り替えを行うことにより、前記ＣＰＵの動作中に前記ＣＰＵからの信号を前記入力端子に供給し、前記ＣＰＵへの電源供給の停止中に前記第２レジスタからの出力を前記入力端子に供給する切り替え手段とを備え、
前記ＣＰＵは、前記第１回路ブロックへの電源供給が停止される際に前記入力端子を介して第１回路ブロックへの電源供給の停止を示すデータを前記第１レジスタに書き込むととともに、前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記第２レジスタに書き込むことを特徴とする端子電圧制御回路。
【請求項６】
前記サブシステムは、
前記ＣＰＵから出力されるアドレス信号、ライトイネーブル信号およびチップイネーブル信号に基づいて、前記入力端子のレベルを指定するデータを保持するレジスタを選択するためのクロック信号を生成するクロック生成回路をさらに備えることを特徴とする請求項２から５のいずれか１項記載の端子電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は端子電圧制御回路に関し、特に、複数の回路ブロックのうちの一部の回路ブロックの電源をオンさせたまま他の回路ブロックの電源をオフさせた場合において、電源がオンされている回路ブロックの入力端子の電位の制御方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体集積回路では、ＣＰＵが搭載されたメインシステムと、メインシステムと独立して動作するサブシステムとが１チップ上に混載されたものがある。そして、例えば、スタンバイモードなどにおいて、サブシステムに搭載された計時カウンタなどを動作させたまま、メインシステムに搭載されたＣＰＵの動作を停止、及びＣＰＵへの電源供給を停止させることにより、半導体集積回路の省電力化を図る方法がある。
【０００３】
ここで、メインシステムに搭載されたＣＰＵの動作を停止、及びＣＰＵへの電源供給を停止させると、ＣＰＵからの信号を受けるサブシステムの入力端子の電位が不安定となり、サブシステムの誤動作を引き起こす原因となる。このため、メインシステムに搭載されたＣＰＵの動作が停止、及びＣＰＵへの電源供給が停止された時に、ＣＰＵからの信号を受けるサブシステムの入力端子の電位を固定することが行われている。
【０００４】
ここで、ＣＰＵからの信号を受けるサブシステムの入力端子の電位を固定する方法としては、（１）サブシステムの入力端子を外部ピンで制御する回路を設ける方法、（２）レジスタ出力またはプルアップ抵抗にて入力端子の電位を固定する方法、（３）サブシステムの入力端子が“Ｈ”アクティブになるように回路構成する方法などがある。
また、例えば、特許文献１には、回路の誤動作を防止しつつ省電力化を図るため、チップ内部を複数の回路ブロックに分割するとともに、いずれかの回路ブロックへの電源電圧の供給を遮断可能に構成し、電源電圧の供給を遮断可能な回路ブロックから他の回路ブロックへ出力される信号の経路上に、信号の伝達を遮断可能なゲートと電源遮断直前の信号を記憶可能な記憶手段を含む回路ブロック間インターフェースを設ける方法が開示されている。
【特許文献１】特開２００３−９２３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、サブシステムの入力端子を外部ピンで制御する回路を設ける方法では、メインシステムに搭載されたＣＰＵへの電源供給の停止時やＣＰＵの再起動時に、サブシステムの入力端子の電位設定のタイミングを外部から制御する必要があるため、電位設定のタイミング制御が困難であるという問題があった。
また、プルアップ抵抗にて入力端子の電位を固定する方法では、サブシステムの通常動作時にプルアップ電流が流れるため、消費電流の増大を招くという問題があった。一方、レジスタ出力にて入力端子の電位を固定する方法では、レジスタに保持されたデータがＣＰＵのリセット時に初期化されるため、ＣＰＵの再起動時にレジスタに保持されたデータが書き換わることがあるという問題があった。同様に、サブシステムの入力端子が“Ｈ”アクティブになるように回路構成する方法では、保持されたデータがＣＰＵの再起動時に書き換わる可能性がある。
【０００６】
また、特許文献１に開示された方法では、電源電圧の供給が遮断された回路ブロックの入力端子の電位が電源遮断直前の信号の電位に固定されるため、電源電圧の供給が遮断された回路ブロックの入力端子の電位を自由に設定することができないという問題があった。
そこで、本発明の目的は、電位設定のタイミング制御の困難性を回避しつつ、電源電圧の供給が停止された回路ブロックの入力端子の電位を指定されたレベルに固定することが可能な端子電圧制御回路を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る端子電圧制御回路によれば、互いに独立して動作可能な第１および第２回路ブロックと、前記第２回路ブロックに設けられたレジスタと、前記第２回路ブロックの入力端子のレベルを指定するデータを前記第１回路ブロックの動作中に前記レジスタに書き込むレジスタ書き込み手段と、前記第１回路ブロックの動作中に前記第１回路ブロックからの信号が前記入力端子に供給され、前記第１回路ブロックへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備えることを特徴とする。
【０００８】
これにより、第１回路ブロックが動作中に第１回路ブロックからの信号を第２回路ブロックに出力することを可能とした上で、第２回路ブロックの入力端子のレベルを指定するデータをレジスタに書き込むことが可能となるとともに、第１回路ブロックへの電源供給が停止された場合には、レジスタからの出力を第２回路ブロックの入力端子に供給することが可能となる。このため、第１回路ブロックへの電源供給が停止された場合においても、第２回路ブロックの入力端子の電位を固定することが可能となり、第２回路ブロックの誤動作を防止しつつ、第１回路ブロックの省電力化を図ることが可能となるとともに、入力端子の電位設定の切り替え制御を内部で行うことが可能となり、電位設定のタイミング制御の困難性を回避することが可能となる。
【０００９】
また、本発明の一態様に係る端子電圧制御回路によれば、ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、前記メインシステムは、省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックを備え、前記サブシステムは、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第２回路ブロックと、前記第２回路ブロックの入力端子のレベルを指定するデータを保持するレジスタと、前記ＣＰＵの動作中に前記ＣＰＵからの信号が前記入力端子に供給され、前記ＣＰＵへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備え、前記ＣＰＵは前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記レジスタに書き込むことを特徴とする。
【００１０】
これにより、ＣＰＵが動作中にＣＰＵからの信号をサブシステムに出力することを可能とした上で、第２回路ブロックの入力端子のレベルを指定するデータをレジスタに書き込むことが可能となるとともに、ＣＰＵへの電源供給が停止された場合には、レジスタからの出力を第２回路ブロックの入力端子に供給することが可能となる。このため、ＣＰＵへの電源供給が停止された場合においても、第２回路ブロックの入力端子の電位を指定されたレベルに固定することが可能となり、第２回路ブロックの誤動作を防止しつつ、第１回路ブロックの省電力化を図ることが可能となるとともに、入力端子の電位設定の切り替え制御を内部で行うことが可能となり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００１１】
また、本発明の一態様に係る端子電圧制御回路によれば、ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、前記メインシステムは、省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックと、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給され、前記ＣＰＵの再起動時に必要なデータを保持する記憶手段を含む第２回路ブロックとを備え、前記サブシステムは、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第３回路ブロックと、前記第２および第３回路ブロックの入力端子のレベルを指定するデータを保持するレジスタと、前記ＣＰＵの動作中に前記ＣＰＵからの信号が前記入力端子に供給され、前記ＣＰＵへの電源供給の停止中に前記レジスタからの出力が前記入力端子に供給されるように切り替え制御を行う切り替え制御手段とを備え、前記ＣＰＵは前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記レジスタに書き込むことを特徴とする。
【００１２】
これにより、ＣＰＵが動作中にＣＰＵからの信号をメインシステムおよびサブシステムに出力することを可能とした上で、第２および第３回路ブロックの入力端子のレベルを指定するデータをレジスタに書き込むことが可能となるとともに、ＣＰＵへの電源供給が停止された場合には、レジスタからの出力を第２および第３回路ブロックの入力端子に供給することが可能となる。このため、ＣＰＵへの電源供給が停止された場合においても、第２および第３回路ブロックの入力端子の電位を指定されたレベルに固定することが可能となり、第２および第３回路ブロックの誤動作を防止しつつ、第１回路ブロックの省電力化を図ることが可能となるとともに、入力端子の電位設定の切り替え制御を内部で行うことが可能となり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００１３】
また、本発明の一態様に係る端子電圧制御回路によれば、ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、前記メインシステムは、省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックを備え、前記サブシステムは、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第２回路ブロックと、リセット信号にてリセットされるとともに、前記第１回路ブロックへの電源供給の停止を示すデータを保持する第１レジスタと、前記第２回路ブロックの入力端子のレベルを指定するデータを保持する第２レジスタと、前記第１レジスタからの出力に基づいて切り替えを行うことにより、前記ＣＰＵの動作中に前記ＣＰＵからの信号を前記入力端子に供給し、前記ＣＰＵへの電源供給の停止中に前記第２レジスタからの出力を前記入力端子に供給する切り替え手段とを備え、前記ＣＰＵは、前記第１回路ブロックへの電源供給が停止される際に前記入力端子を介して第１回路ブロックへの電源供給の停止を示すデータを前記第１レジスタに書き込むととともに、前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記第２レジスタに書き込むことを特徴とする。
【００１４】
これにより、ＣＰＵが動作中にＣＰＵからの信号をサブシステムに出力することを可能とした上で、第１回路ブロックへの電源供給の停止を示すデータを第１レジスタに書き込むことが可能となるとともに、第２回路ブロックの入力端子のレベルを指定するデータを第２レジスタに書き込むことが可能となる。また、ＣＰＵへの電源供給が停止された場合には、第１レジスタからの出力に基づいて切り替え制御を行うことが可能となり、第２レジスタからの出力を第２回路ブロックの入力端子に供給することが可能となる。このため、ＣＰＵへの電源供給が停止された場合においても、第２回路ブロックの入力端子の電位を指定されたレベルに固定することが可能となり、第２回路ブロックの誤動作を防止しつつ、第１回路ブロックの省電力化を図ることが可能となるとともに、入力端子の電位設定の切り替え制御を外部から行う必要がなくなり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００１５】
また、本発明の一態様に係る端子電圧制御回路によれば、ＣＰＵが設けられたメインシステムと、前記メインシステムと独立して動作可能なサブシステムとを備える端子電圧制御回路において、前記メインシステムは、省電力モード時に電源供給が停止される電源ラインから電源が供給され、前記ＣＰＵを含む第１回路ブロックと、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給され、前記ＣＰＵの再起動時に必要なデータを保持する記憶手段を含む第２回路ブロックとを備え、前記サブシステムは、前記省電力モード時に電源供給が停止されない電源ラインから電源が供給される第３回路ブロックと、リセット信号にてリセットされるとともに、前記第１回路ブロックへの電源供給の停止を示すデータを保持する第１レジスタと、前記第２および第３回路ブロックの入力端子のレベルを指定するデータを保持する第２レジスタと、前記第１レジスタからの出力に基づいて切り替えを行うことにより、前記ＣＰＵの動作中に前記ＣＰＵからの信号を前記入力端子に供給し、前記ＣＰＵへの電源供給の停止中に前記第２レジスタからの出力を前記入力端子に供給する切り替え手段とを備え、前記ＣＰＵは、前記第１回路ブロックへの電源供給が停止される際に前記入力端子を介して第１回路ブロックへの電源供給の停止を示すデータを前記第１レジスタに書き込むととともに、前記ＣＰＵの動作中に前記入力端子を介して前記入力端子のレベルを指定するデータを前記第２レジスタに書き込むことを特徴とする
これにより、ＣＰＵが動作中にＣＰＵからの信号をメインシステムおよびサブシステムに出力することを可能とした上で、第１回路ブロックへの電源供給の停止を示すデータを第１レジスタに書き込むことが可能となるとともに、第２および第３回路ブロックの入力端子のレベルを指定するデータを第２レジスタに書き込むことが可能となる。また、ＣＰＵへの電源供給が停止された場合には、第１レジスタからの出力に基づいて切り替え制御を行うことが可能となり、第２レジスタからの出力を第２および第３回路ブロックの入力端子に供給することが可能となる。このため、ＣＰＵへの電源供給が停止された場合においても、第２および第３回路ブロックの入力端子の電位を指定されたレベルに固定することが可能となり、第２および第３回路ブロックの誤動作を防止しつつ、第１回路ブロックの省電力化を図ることが可能となるとともに、入力端子の電位設定の切り替え制御を外部から行う必要がなくなり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００１６】
また、本発明の一態様に係る端子電圧制御回路によれば、前記サブシステムは、前記ＣＰＵから出力されるアドレス信号、ライトイネーブル信号およびチップイネーブル信号に基づいて、前記入力端子のレベルを指定するデータを保持するレジスタを選択するためのクロック信号を生成するクロック生成回路をさらに備えることを特徴とする。
これにより、入力端子のレベルを指定するデータをＣＰＵにて選択されたレジスタに書き込むことが可能となり、メインシステムの電源供給が停止された場合においても、電源供給が停止されないサブシステムの入力端子のレベルを入力端子ごとに個別に設定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る端子電圧制御回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る端子電圧制御回路の概略構成を示すブロック図である。
図１において、半導体チップ１には、第１回路ブロック１ａ、第２回路ブロック１ｂおよび第３回路ブロック１ｃが設けられている。そして、例えば、第１回路ブロック１ａにはＣＰＵ４を搭載し、第２回路ブロック１ｂにはＳＲＡＭ５を搭載し、第３回路ブロック１ｃには計時タイマ６、第１レジスタ７および第２レジスタ８を搭載することができる。
【００１８】
ここで、第１回路ブロック１ａおよび第２回路ブロック１ｂはメインシステム２ａとして動作し、第３回路ブロック１ｃはメインシステム２ａと独立して動作可能なサブシステム２ｂとして動作することができる。また、第１回路ブロック１ａには、省電力モード時に電源供給が停止される電源ラインから電源を供給し、第２回路ブロック１ｂおよび第３回路ブロック１ｃには、省電力モード時に電源供給が停止されない電源ラインから電源を供給することができる。そして、第１回路ブロック１ａは、省電力モード時に電源供給の停止が可能な回路ブロック３ａを構成し、第２回路ブロック１ｂおよび第３回路ブロック１ｃは、省電力モード時に電源供給が停止されない回路ブロック３ｂを構成することができる。
【００１９】
ここで、ＳＲＡＭ５はＣＰＵ４の再起動時に必要なデータを保持することができる。また、第１レジスタ７はリセット信号にてリセットされるとともに、第１回路ブロック１ａへの電源供給の停止を示すデータを保持することができる。さらに、第２レジスタ８は、第１回路ブロック１ａへの電源供給が停止された時の第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルをそれぞれ指定するデータを保持することができる。
【００２０】
そして、ＣＰＵ４の電源が投入されると、第１レジスタ７に保持されているデータがリセットされ、ＣＰＵ４からの出力に基づいて、第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルが制御される。そして、ＣＰＵ４は、ＣＰＵ４の動作中に第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルを指定するデータを第２レジスタ８に書き込む。そして、ＣＰＵ４は、第１回路ブロック１ａへの電源供給が停止される際に、ＣＰＵ４の再起動時に必要なデータをＳＲＡＭ５に書き込むとともに、第１回路ブロック１ａへの電源供給の停止を示すデータを第１レジスタ７に書き込む。そして、第１回路ブロック１ａへの電源供給の停止を示すデータが第１レジスタ７に書き込まれると、第２レジスタ８からの出力が第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子に供給される。
【００２１】
次に、ＣＰＵ４の再起動が行われると、第１レジスタ７に保持されているデータがリセットされ、ＣＰＵ４からの出力に基づいて、第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルが制御される。そして、ＣＰＵ４は、ＣＰＵ４の再起動時に必要なデータをＳＲＡＭ５から読み出すことにより動作を再開することができる。
図２は、図１の端子電圧制御回路の端子電圧制御方法を示すフローチャートである。
【００２２】
図２において、ＣＰＵ４の電源が投入されると、第１レジスタ７に保持されているデータがリセットされ、第２回路ブロック１ｂおよび第３回路ブロック１ｃに対してＣＰＵ４からのアクセスが許可される（ステップＳ１）。
次に、ＣＰＵ４は、ＣＰＵ４の動作が開始されると、第２回路ブロック１ｂおよび第３回路ブロック１ｃの入力端子のレベルを指定するデータを第２レジスタ８に書き込む。そして、ＣＰＵ４は、第１回路ブロック１ａへの電源供給が停止される直前に、ＣＰＵ４の再起動時に必要なデータをＳＲＡＭ５に書き込むとともに、第１回路ブロック１ａへの電源供給の停止を示すデータを第１レジスタ７に書き込み、第２回路ブロック１ｂおよび第３回路ブロック１ｃに対してＣＰＵ４からのアクセスが禁止される（ステップＳ２）。
【００２３】
次に、ＣＰＵ４の再起動が行われると、第１レジスタ７に保持されているデータがリセットされ、第２回路ブロック１ｂおよび第３回路ブロック１ｃに対してＣＰＵ４からのアクセスが許可される（ステップＳ３）。
図３は、本発明の第２実施形態に係る端子電圧制御回路の概略構成を示すブロック図である。
【００２４】
図３において、半導体チップには、ＣＰＵ１２および周辺回路１３が搭載されたメインシステム１１およびメインシステム１１と独立して動作可能なサブシステム２１が設けられている。ここで、メインシステム１１には、省電力モード時に電源供給が停止される電源ラインから電源を供給し、サブシステム２１には、省電力モード時に電源供給が停止されない電源ラインから電源を供給することができる。
【００２５】
そして、サブシステム２１には、計時用クロックに基づいて計時を行う計時タイマ２２、リセット信号を検出するリセット検出回路２３、フリップフロップＦ１〜Ｆ９を選択するためのクロック信号を生成するクロック生成回路２４、サブシステム２１内で論理演算を行うロジック回路２５、リードデータを選択するリードデータ選択回路２６、データを保持するレジスタＲ１〜Ｒ３およびサブシステム２１への入力の切り替えを行うセレクタＬ１〜Ｌ６が設けられている。
【００２６】
ここで、レジスタＲ１にはフリップフロップＦ１〜Ｆ５が設けられ、レジスタＲ２にはフリップフロップＦ６、Ｆ７が設けられ、レジスタＲ３にはフリップフロップＦ８、Ｆ９が設けられている。そして、フリップフロップＦ１は、リセット信号にてリセットされるとともに、メインシステム１１への電源供給の停止を示すデータを保持することができる。また、フリップフロップＦ２〜Ｆ９は、メインシステム１１への電源供給が停止された時のサブシステム２１の入力端子のレベルを指定するデータを保持することができる。また、セレクタＬ１〜Ｌ６は、フリップフロップＦ１からの出力に基づいてサブシステム２１への入力を切り替えることにより、メインシステム１１の動作中にＣＰＵ１２からの信号をサブシステム２１の入力端子に供給し、メインシステム１１への電源供給の停止中にフリップフロップＦ２〜Ｆ９からの出力をサブシステム２１の入力端子に供給することができる。また、クロック生成回路２４は、ＣＰＵ１２から出力されるアドレス信号、ライトイネーブル信号およびチップイネーブル信号に基づいて、サブシステム２１の入力端子のレベルを指定するデータを保持するフリップフロップＦ２〜Ｆ９を選択するためのクロック信号を生成することができる。
【００２７】
ここで、計時タイマ２２には計時用クロックが入力される。また、リセット検出回路２３にはリセット信号が入力されるとともに、計時タイマ２２からの出力が入力され、リセット検出回路２３からの出力はフリップフロップＦ１のリセット端子Ｒに入力される。また、セレクタＬ１には、ＣＰＵ１２からのクロック信号が入力されるとともに、フリップフロップＦ２からの出力Ｑが入力される。また、セレクタＬ２には、ＣＰＵ１２からのリード信号が入力されるとともに、フリップフロップＦ３からの出力Ｑが入力される。また、セレクタＬ３には、ＣＰＵ１２からのライトイネーブル信号が入力されるとともに、フリップフロップＦ４からの出力Ｑが入力される。また、セレクタＬ４には、ＣＰＵ１２からのアドレス信号が入力されるとともに、フリップフロップＦ８、Ｆ９からの出力が入力される。また、セレクタＬ５には、ＣＰＵ１２からのチップイネーブル信号が入力されるとともに、フリップフロップＦ５からの出力Ｑが入力される。また、セレクタＬ６には、ＣＰＵ１２からのデータが入力されるとともに、フリップフロップＦ６、Ｆ７からの出力Ｑが入力される。
【００２８】
また、セレクタＬ１からの出力はロジック回路２５に入力され、セレクタＬ２からの出力はリードデータ選択回路２６に入力され、セレクタＬ３〜Ｌ５からの出力はクロック生成回路２４に入力され、セレクタＬ６からの出力はフリップフロップＦ１〜Ｆ９の入力端子Ｄに入力される。そして、セレクタＬ１〜Ｌ６には、フリップフロップＦ１からの出力Ｑが入力され、フリップフロップＦ１がリセットされた時にはセレクタＬ１〜Ｌ６はＣＰＵ１２からの信号を選択し、メインシステム１１への電源供給の停止を示すデータがフリップフロップＦ１に書き込まれた時にはセレクタＬ１〜Ｌ６はフリップフロップＦ２〜Ｆ９からの信号を選択することができる。
【００２９】
また、フリップフロップＦ１〜Ｆ９のクロック入力端子Ｃにはクロック生成回路２４にて生成されたクロック信号が入力される。また、ロジック回路２５には、クロック生成回路２４にて生成されたクロック信号が入力されるとともに、セレクタＬ１からの出力が入力される。また、リードデータ選択回路２６には、ロジック回路２５およびセレクタＬ２、Ｌ４、Ｌ５からの出力がそれぞれ入力されるとともに、フリップフロップＦ１〜Ｆ９からの出力が入力され、リードデータ選択回路２６からの出力はＣＰＵ１１に入力される。
【００３０】
そして、ＣＰＵ１１の電源が投入されると、リセット信号がリセット検出回路２３に入力される。そして、リセット検出回路２３は、リセット信号が入力されてから、計時タイマ２２で所定のクロック数がカウントされた後、リセット信号の検出結果をフリップフロップＦ１のリセット端子Ｒに出力することができる。そして、リセット信号の検出結果がフリップフロップＦ１のリセット端子Ｒに入力されると、フリップフロップＦ１に保持されているデータがリセットされ、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ１〜Ｌ６に入力される。そして、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ１に入力されると、セレクタＬ１は、ＣＰＵ１２からのクロック信号を選択してロジック回路２５に出力する。また、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ２に入力されると、セレクタＬ２は、ＣＰＵ１２からのリード信号を選択してリードデータ選択回路２６に出力する。また、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ３に入力されると、セレクタＬ３は、ＣＰＵ１２からのライトイネーブル信号を選択してクロック生成回路２４に出力する。また、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ４に入力されると、セレクタＬ４は、ＣＰＵ１２からのアドレス信号を選択してクロック生成回路２４、及びリードデータ選択回路２６に出力する。また、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ５に入力されると、セレクタＬ５は、ＣＰＵ１２からのチップイネーブル信号を選択してクロック生成回路２４、及びリードデータ選択回路２６に出力する。また、リセットされたフリップフロップＦ１からの出力ＱがセレクタＬ６に入力されると、セレクタＬ６は、ＣＰＵ１２からのデータを選択してフリップフロップＦ１〜Ｆ９に出力する。
【００３１】
そして、クロック生成回路２４は、ライトイネーブル信号、アドレス信号およびチップイネーブル信号がＣＰＵ１２から出力されると、それらのライトイネーブル信号、アドレス信号およびチップイネーブル信号に基づいて、サブシステム２１の入力端子のレベルを指定するデータを保持するフリップフロップＦ２〜Ｆ９を選択するためのクロック信号を生成する。そして、サブシステム２１の入力端子のレベルを指定するデータを保持するフリップフロップＦ２〜Ｆ９が選択されると、ＣＰＵ１２は、その選択されたフリップフロップＦ２〜Ｆ９にデータを書き込むことにより、メインシステム１１の電源供給が停止された場合においても、電源供給が停止されないサブシステム２１の入力端子のレベルを入力端子ごとに個別に設定することができる。
【００３２】
そして、ＣＰＵ１２は、メインシステム１１への電源供給が停止される際に、メインシステム１１への電源供給の停止を示すデータを、セレクタＬ６を介してフリップフロップＦ１に書き込む。そして、メインシステム１１への電源供給の停止を示すデータがフリップフロップＦ１に書き込まれると、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ１〜Ｌ６に入力される。そして、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ１に入力されると、セレクタＬ１は、フリップフロップＦ２からの出力Ｑを選択してロジック回路２５に出力する。また、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ２に入力されると、セレクタＬ２は、フリップフロップＦ３からの出力Ｑを選択してリードデータ選択回路２６に出力する。また、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ３に入力されると、セレクタＬ３は、フリップフロップＦ４からの出力Ｑを選択してクロック生成回路２４に出力する。また、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ４に入力されると、セレクタＬ４は、フリップフロップＦ８、Ｆ９からの出力Ｑを選択してクロック生成回路２４、及びリードデータ選択回路２６に出力する。また、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ５に入力されると、セレクタＬ５は、フリップフロップＦ５からの出力Ｑを選択してクロック生成回路２４、及びリードデータ選択回路２６に出力する。また、メインシステム１１への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１からの出力ＱがセレクタＬ６に入力されると、セレクタＬ６は、フリップフロップＦ６、Ｆ７からの出力Ｑを選択してフリップフロップＦ１〜Ｆ９に出力する。
【００３３】
これにより、メインシステム１１の動作中にＣＰＵ１２からの信号をサブシステム２１に出力することを可能とした上で、メインシステム１１への電源供給の停止を示すデータをフリップフロップＦ１に書き込むことが可能となるとともに、サブシステム２１の入力端子のレベルを指定するデータをフリップフロップＦ２〜Ｆ９に個別に書き込むことが可能となる。また、ＣＰＵ１２への電源供給が停止された場合には、フリップフロップＦ１からの出力に基づいてセレクタＬ１〜Ｌ６の切り替え制御を行うことが可能となり、フリップフロップＦ２〜Ｆ９からの出力をサブシステム２１の入力端子に供給することが可能となる。このためメインシステム１１への電源供給が停止された場合においても、サブシステム２１の入力端子の電位を指定されたレベルに個別に固定することが可能となり、サブシステム２１の誤動作を防止しつつ、メインシステム１１の省電力化を図ることが可能となるとともに、サブシステム２１の入力端子の電位設定の切り替え制御を外部から行う必要がなくなり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００３４】
なお、フリップフロップＦ２〜Ｆ９は、駆動能力が互いに異なるＰチャネルトランジスタとＮチャンネルトランジスタとを用いることにより、フリップフロップＦ２〜Ｆ９をそれぞれ構成するようにしてもよい。これにより、サブシステム２１の電源が投入されたと時に、フリップフロップＦ２〜Ｆ９にリセット信号を入力することなく、フリップフロップＦ２〜Ｆ９の出力レベルをロウレベル、もしくはハイレベルに一律に設定することができる。
【００３５】
図４は、本発明の第３実施形態に係る端子電圧制御回路の概略構成を示すブロック図である。
図４において、半導体チップには、ＣＰＵ３２、周辺回路３３およびＳＲＡＭ３４が搭載されたメインシステム３１およびメインシステム３１と独立して動作可能なサブシステム４１が設けられている。ここで、メインシステム３１のＣＰＵ３２および周辺回路３３には、省電力モード時に電源供給が停止される電源ラインから電源を供給し、メインシステム３１のＳＲＡＭ３４には、省電力モード時に電源供給が停止されない電源ラインから電源を供給することができる。また、サブシステム４１には、省電力モード時に電源供給が停止されない電源ラインから電源を供給することができる。
【００３６】
そして、メインシステム３１には、ＳＲＡＭ３４への入力の切り替えを行うセレクタＬ２１〜Ｌ２５が設けられている。また、サブシステム４１には、計時用クロックに基づいて計時を行う計時タイマ４２、リセット信号を検出するリセット検出回路４３、フリップフロップＦ１１〜Ｆ１９を選択するためのクロック信号を生成するクロック生成回路４４、サブシステム４１内で論理演算を行うロジック回路４５、リードデータを選択するリードデータ選択回路４６、データを保持するレジスタＲ１１〜Ｒ１３およびサブシステム４１への入力の切り替えを行うセレクタＬ１１〜Ｌ１６が設けられている。
【００３７】
ここで、レジスタＲ１１にはフリップフロップＦ１１〜Ｆ１５が設けられ、レジスタＲ１２にはフリップフロップＦ１６、Ｆ１７が設けられ、レジスタＲ１３にはフリップフロップＦ１８、Ｆ１９が設けられている。そして、フリップフロップＦ１１は、リセット信号にてリセットされるとともに、ＣＰＵ３２への電源供給の停止を示すデータを保持することができる。また、フリップフロップＦ２〜Ｆ９は、ＣＰＵ３２への電源供給が停止された時のＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを指定するデータを保持することができる。また、セレクタＬ１１〜Ｌ１６は、フリップフロップＦ１１からの出力に基づいてＳＲＡＭ３４およびサブシステム４１への入力を切り替えることにより、ＣＰＵ３２の動作中にＣＰＵ３２からの信号をＳＲＡＭ３４およびサブシステム４１の入力端子に供給し、ＣＰＵ３２への電源供給の停止中にフリップフロップＦ１２〜Ｆ１９からの出力をＳＲＡＭ３４およびサブシステム４１の入力端子に供給することができる。また、クロック生成回路４４は、ＣＰＵ３２から出力されるアドレス信号、ライトイネーブル信号およびチップイネーブル信号に基づいて、ＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを指定するデータを保持するフリップフロップＦ１２〜Ｆ１９を選択するためのクロック信号を生成することができる。また、ＳＲＡＭ３４は、ＣＰＵ３２への電源供給の停止中に、ＣＰＵ３２の再起動時に必要なデータを保持することができる。
【００３８】
ここで、メインシステム３１において、セレクタＬ２１には、ＣＰＵ３２からのＲＡＭリード信号が入力されるとともに、フリップフロップＦ１３からの出力Ｑが入力される。また、セレクタＬ２２には、ＣＰＵ３２からのＲＡＭライトイネーブル信号が入力されるとともに、フリップフロップＦ１４からの出力Ｑが入力される。また、セレクタＬ２３には、ＣＰＵ３２からのＲＡＭアドレス信号が入力されるとともに、フリップフロップＦ１８、Ｆ１９からの出力が入力される。また、セレクタＬ２４には、ＣＰＵ３２からのＲＡＭチップイネーブル信号が入力されるとともに、フリップフロップＦ１５からの出力Ｑが入力される。また、セレクタＬ２５には、ＣＰＵ３２からのＲＡＭデータが入力されるとともに、フリップフロップＦ１６、Ｆ１７からの出力Ｑが入力される。
【００３９】
また、セレクタＬ２１〜Ｌ２５からの出力はＳＲＡＭ３４に入力される。そして、セレクタＬ２１〜Ｌ２５には、フリップフロップＦ１１からの出力Ｑが入力され、フリップフロップＦ１１がリセットされた時にはセレクタＬ２１〜Ｌ２５はＣＰＵ３２からの信号を選択し、ＣＰＵ３２への電源供給の停止を示すデータがフリップフロップＦ１１に書き込まれた時にはセレクタＬ２１〜Ｌ２５はフリップフロップＦ１２〜Ｆ１９からの信号を選択することができる。
【００４０】
一方、サブシステム４１において、計時タイマ４２には計時用クロックが入力される。また、リセット検出回路４３にはリセット信号が入力されるとともに、計時タイマ４２からの出力が入力され、リセット検出回路４３からの出力はフリップフロップＦ１１のリセット端子Ｒに入力される。また、セレクタＬ１１には、ＣＰＵ３２からのクロック信号が入力されるとともに、フリップフロップＦ１２からの出力Ｑが入力される。また、セレクタＬ１２には、ＣＰＵ３２からのリード信号が入力されるとともに、フリップフロップＦ１３からの出力Ｑが入力される。また、セレクタＬ１３には、ＣＰＵ３２からのライトイネーブル信号が入力されるとともに、フリップフロップＦ１４からの出力Ｑが入力される。また、セレクタＬ１４には、ＣＰＵ３２からのアドレス信号が入力されるとともに、フリップフロップＦ１８、Ｆ１９からの出力が入力される。また、セレクタＬ１５には、ＣＰＵ３２からのチップイネーブル信号が入力されるとともに、フリップフロップＦ１５からの出力Ｑが入力される。また、セレクタＬ１６には、ＣＰＵ３２からのデータが入力されるとともに、フリップフロップＦ１６、Ｆ１７からの出力Ｑが入力される。
【００４１】
また、セレクタＬ１１からの出力はロジック回路４５に入力され、セレクタＬ１２からの出力はリードデータ選択回路４６に入力され、セレクタＬ１３からの出力はクロック生成回路４４に入力され、セレクタＬ１４〜Ｌ１５からの出力はクロック生成回路４４、及びリードデータ選択回路４６に入力され、セレクタＬ１６からの出力はフリップフロップＦ１１〜Ｆ１９の入力端子Ｄに入力される。そして、セレクタＬ１１〜Ｌ１６には、フリップフロップＦ１１からの出力Ｑが入力され、フリップフロップＦ１１がリセットされた時にはセレクタＬ１１〜Ｌ１６はＣＰＵ３２からの信号を選択し、ＣＰＵ３２への電源供給の停止を示すデータがフリップフロップＦ１１に書き込まれた時にはセレクタＬ１１〜Ｌ１６はフリップフロップＦ１２〜Ｆ１９からの信号を選択することができる。
【００４２】
また、フリップフロップＦ１１〜Ｆ１９のクロック入力端子Ｃにはクロック生成回路４４にて生成されたクロック信号が入力される。また、ロジック回路４５には、クロック生成回路４４にて生成されたクロック信号が入力されるとともに、セレクタＬ１１からの出力が入力される。また、リードデータ選択回路４６には、ロジック回路４５およびセレクタＬ１２、Ｌ１４、Ｌ１５からの出力がそれぞれ入力されるとともに、フリップフロップＦ１１〜Ｆ１９からの出力が入力され、リードデータ選択回路４６からの出力はＣＰＵ３１に入力される。
【００４３】
そして、ＣＰＵ３１の電源が投入されると、リセット信号がリセット検出回路４３に入力される。そして、リセット検出回路４３は、リセット信号が入力されてから、計時タイマ４２で所定のクロック数がカウントされた後、リセット信号の検出結果をフリップフロップＦ１１のリセット端子Ｒに出力することができる。そして、リセット信号の検出結果がフリップフロップＦ１１のリセット端子Ｒに入力されると、フリップフロップＦ１１に保持されているデータがリセットされ、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１１〜Ｌ１６およびセレクタＬ２１〜Ｌ２５に入力される。そして、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１１に入力されると、セレクタＬ１１は、ＣＰＵ３２からのクロック信号を選択してロジック回路２５に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１２に入力されると、セレクタＬ１２は、ＣＰＵ３２からのリード信号を選択してリードデータ選択回路４６に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１３に入力されると、セレクタＬ１３は、ＣＰＵ３２からのライトイネーブル信号を選択してクロック生成回路４４に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１４に入力されると、セレクタＬ１４は、ＣＰＵ３２からのアドレス信号を選択してクロック生成回路４４、及びリードデータ選択回路４６に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１５に入力されると、セレクタＬ１５は、ＣＰＵ３２からのチップイネーブル信号を選択してクロック生成回路４４、及びリードデータ選択回路４６に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１６に入力されると、セレクタＬ１６は、ＣＰＵ３２からのデータを選択してフリップフロップＦ１１〜Ｆ１９に出力する。
【００４４】
さらに、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ２１に入力されると、セレクタＬ２１は、ＣＰＵ３２からのＲＡＭリード信号を選択してＳＲＡＭ３４に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ２２に入力されると、セレクタＬ２２は、ＣＰＵ３２からのＲＡＭライトイネーブル信号を選択してＳＲＡＭ３４に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ２３に入力されると、セレクタＬ２３は、ＣＰＵ３２からのＲＡＭアドレス信号を選択してＳＲＡＭ３４に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ２４に入力されると、セレクタＬ２４は、ＣＰＵ３２からのＲＡＭチップイネーブル信号を選択してＳＲＡＭ３４に出力する。また、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ２５に入力されると、セレクタＬ２５は、ＣＰＵ３２からのＲＡＭデータを選択してＳＲＡＭ３４に出力する。
【００４５】
そして、クロック生成回路４４は、ライトイネーブル信号、アドレス信号およびチップイネーブル信号がＣＰＵ３２から出力されると、それらのライトイネーブル信号、アドレス信号およびチップイネーブル信号に基づいて、ＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを指定するデータを保持するフリップフロップＦ１２〜Ｆ１９を選択するためのクロック信号を生成する。そして、ＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを指定するデータを保持するフリップフロップＦ１２〜Ｆ１９が選択されると、ＣＰＵ３２は、その選択されたフリップフロップＦ１２〜Ｆ１９にデータを書き込むことにより、ＣＰＵ３２の電源供給が停止された場合においても、電源供給が停止されないＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを入力端子ごとに個別に設定することができる。
【００４６】
そして、ＣＰＵ３２は、ＣＰＵ３２への電源供給が停止される際に、ＣＰＵ３２の再起動時に必要なデータをＳＲＡＭ３４に書き込むとともに、ＣＰＵ３２への電源供給の停止を示すデータを、セレクタＬ１６を介してフリップフロップＦ１１に書き込む。そして、ＣＰＵ３２への電源供給の停止を示すデータがフリップフロップＦ１１に書き込まれると、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力Ｑが、セレクタＬ１１〜Ｌ１６およびセレクタＬ２１〜Ｌ２５に入力される。そして、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１１に入力されると、セレクタＬ１１は、フリップフロップＦ１２からの出力Ｑを選択してロジック回路４５に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１２に入力されると、セレクタＬ１２は、フリップフロップＦ１３からの出力Ｑを選択してリードデータ選択回路４６に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１３に入力されると、セレクタＬ１３は、フリップフロップＦ１４からの出力Ｑを選択してクロック生成回路４４に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１４に入力されると、セレクタＬ１４は、フリップフロップＦ１８、Ｆ１９からの出力Ｑを選択してクロック生成回路４４、及びリードデータ選択回路４６に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１５に入力されると、セレクタＬ１５は、フリップフロップＦ１５からの出力Ｑを選択してクロック生成回路４４、及びリードデータ選択回路４６に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ１６に入力されると、セレクタＬ１６は、フリップフロップＦ１６、Ｆ１７からの出力Ｑを選択してフリップフロップＦ１１〜Ｆ１９に出力する。
【００４７】
さらに、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ２１に入力されると、セレクタＬ２１は、フリップフロップＦ１３からの出力Ｑを選択してＳＲＡＭ３４に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ２２に入力されると、セレクタＬ２２は、フリップフロップＦ１４からの出力Ｑを選択してＳＲＡＭ３４に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ２３に入力されると、セレクタＬ２３は、フリップフロップＦ１８、Ｆ１９からの出力Ｑを選択してＳＲＡＭ３４に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ２４に入力されると、セレクタＬ２４は、フリップフロップＦ１５からの出力Ｑを選択してＳＲＡＭ３４に出力する。また、ＣＰＵ３２への電源供給の停止を示すデータが書き込まれたフリップフロップＦ１１からの出力ＱがセレクタＬ２５に入力されると、セレクタＬ２２は、フリップフロップＦ１６、Ｆ１７からの出力Ｑを選択してＳＲＡＭ３４に出力する。
【００４８】
次に、ＣＰＵ３２の再起動が行われると、リセット信号がリセット検出回路４３にて検出され、フリップフロップＦ１１に保持されているデータがリセットされる。そして、リセットされたフリップフロップＦ１１からの出力ＱがセレクタＬ１１〜Ｌ１６およびセレクタＬ２１〜Ｌ２５に入力され、セレクタＬ１１〜Ｌ１６およびセレクタＬ２１〜Ｌ２５は、ＣＰＵ３２からの信号を選択してサブシステム４１およびＳＲＡＭ３４に供給する。そして、ＣＰＵ３２は、ＣＰＵ３２の再起動時に必要なデータをＳＲＡＭ３４から読み出すことにより動作を再開することができる。
【００４９】
これにより、ＣＰＵ３２が動作中にＣＰＵ３２からの信号をＳＲＡＭ３４およびサブシステム４１に出力することを可能とした上で、ＣＰＵ３２への電源供給の停止を示すデータをフリップフロップＦ１１に書き込むことが可能となるとともに、ＳＲＡＭ３４およびサブシステム４１の入力端子のレベルを指定するデータをフリップフロップＦ１２〜Ｆ１９に書き込むことが可能となる。また、ＣＰＵ３２への電源供給が停止された場合には、フリップフロップＦ１からの出力に基づいてセレクタＬ１１〜Ｌ１６およびセレクタＬ２１〜Ｌ２５の切り替え制御を行うことが可能となり、フリップフロップＦ１２〜Ｆ１９からの出力をＳＲＡＭ３４およびサブシステム４１の入力端子に供給することが可能となる。このため、ＣＰＵ３２への電源供給が停止された場合においても、ＳＲＡＭ３４およびサブシステム４１の入力端子の電位を指定されたレベルに固定することが可能となり、ＳＲＡＭ３４およびサブシステム４１の誤動作を防止しつつ、ＣＰＵ３２の省電力化を図ることが可能となるとともに、ＳＲＡＭ３４およびサブシステム４１の入力端子の電位設定の切り替え制御を外部から行う必要がなくなり、電位設定のタイミング制御の困難性を回避することが可能となる。
【００５０】
なお、上述した実施形態では、セレクタＬ２〜Ｌ６への入力を行うフリップフロップＦ２〜Ｆ９とセレクタＬ２１〜Ｌ２５への入力を行うフリップフロップＦ２〜Ｆ９とを共通に設ける方法について説明したが、セレクタＬ２〜Ｌ６への入力を行うフリップフロップＦ２〜Ｆ９とセレクタＬ２１〜Ｌ２５への入力を行うフリップフロップＦ２〜Ｆ９とを別個に設けるようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態に係る端子電圧制御回路の概略構成を示すブロック図。
【図２】図１の端子電圧制御回路の端子電圧制御方法を示すフローチャート。
【図３】第２実施形態に係る端子電圧制御回路の概略構成を示すブロック図。
【図４】第３実施形態に係る端子電圧制御回路の概略構成を示すブロック図。
【符号の説明】
【００５２】
１  半導体チップ、１ａ  第１回路ブロック、１ｂ  第２回路ブロック、１ｃ  第３回路ブロック、２ａ、１１、３１  メインシステム、２ｂ、２１、４１  サブシステム、３ａ  電源供給を停止可能な回路ブロック、３ｂ  電源供給が停止されない回路ブロック、４、１２、３２  ＣＰＵ、５、３４  ＳＲＡＭ、６、２２、４２  計時タイマ、７  第１レジスタ、８  第２レジスタ、１３、３３  周辺回路、２３、４３  リセット検出回路、２４、４４  クロック生成回路、２５、４５  ロジック回路、２６、４６  リードデータ選択回路、Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１３  レジスタ、Ｆ１〜Ｆ９、Ｆ１１〜Ｆ１９  フリップフロップ、Ｌ１〜Ｌ６、Ｌ１１〜Ｌ１６、Ｌ２１〜Ｌ２５  セレクタ
【図１】
2006323444.tif 000003
【図２】
2006323444.tif 000004
【図３】
2006323444.tif 000005
【図４】
2006323444.tif 000006