(57)【要約】【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。【選択図】図１
2006203225.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体主面に第１ゲート絶縁膜を介して第１ゲート電極を、第２半導体主面に第２ゲート絶縁膜を介して第２ゲート電極を、それぞれパターン形成する工程と、
前記第１ゲート電極でマスクされていない前記第１半導体主面に、前記第１半導体の導電型とは反対の導電型を示す不純物を導入し、第１の不純物濃度を有する第１領域を形成する工程と、
前記第２ゲート電極でマスクされていない前記第２半導体主面に、前記第１半導体の第１導電型とは反対の第２導電型を示す不純物を導入し、第３の不純物濃度を有する第３領域を形成する工程と、
前記第１ゲート電極が形成された第１半導体主面および前記第２ゲート電極が形成された第２半導体主面にそれぞれ絶縁膜を形成する工程と、
前記第１半導体主面上の絶縁膜を異方性エッチングを行うことにより前記第１ゲート電極の側壁に第１の絶縁膜を残す工程と、
前記第２半導体主面上の絶縁膜にパターンマスクを設け、そのマスクにより前記絶縁膜をパターンエッチングすることにより前記第２ゲート電極の側壁に第２の絶縁膜を残す工程と、
前記第１の絶縁膜でマスクされていない第１半導体主面に第２導電型を示す不純物を導入し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２領域を形成し、前記第２の絶縁膜でマスクされていない第２半導体主面に第２導電型を示す不純物を導入し、前記第３不純物濃度よりも高い第４不純物濃度を有する第４領域を形成する工程と、
前記第２領域表面に前記第１の絶縁膜で整合された金属・半導体反応層を、前記第４領域表面に前記第２の絶縁膜で整合された金属・半導体反応層をそれぞれ形成する工程と、
より成ることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１において、前記第２、第４領域を形成した後、前記第２、第４領域表面に金属膜を堆積し、その金属膜を熱処理することにより前記第２、第４領域表面それぞれに前記金属・半導体反応層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２において、前記金属膜はコバルトであり、その金属膜の熱処理によって形成された前記金属・半導体反応層はコバルトシリサイドであることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１において、前記第１、第２ゲート電極は多結晶半導体より成り、その第１、第２ゲート電極表面に前記金属層が堆積され、前記金属・半導体層形成工程で前記第１、第２ゲート電極表面にそれぞれ金属・半導体反応層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４において、前記金属・半導体反応層はコバルトシリサイドであることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
第１半導体主面に第１ゲート絶縁膜を介して第１ゲート電極を、第２半導体主面に第２ゲート絶縁膜を介して第２ゲート電極を、それぞれパターン形成する工程と、
前記第１ゲート電極でマスクされていない前記第１半導体主面に、前記第１半導体の導電型とは反対の導電型を示すための不純物を導入し、前記第１ゲート電極で整合された第１の不純物濃度を有する第１領域を形成する工程と、
前記第２ゲート電極でマスクされていない前記第２半導体主面に、前記第１半導体の第１導電型とは反対の第２導電型を示すための不純物を導入し、前記第２ゲート電極で整合された第３の不純物濃度を有する第３領域を形成する工程と、
前記第１ゲート電極が形成された第１半導体主面および前記第２ゲート電極が形成された第２半導体主面にそれぞれ絶縁膜を形成する工程と、
前記第１半導体主面上の絶縁膜を異方性エッチングを行うことにより前記第１ゲート電極の側壁に第１の絶縁膜を残す工程と、
前記第２半導体主面上の絶縁膜に前記第２ゲート電極の加工寸法よりも大きなパターンマスクを設け、そのパターンマスクに規定されるように前記絶縁膜をパターンエッチングし、前記第２ゲート電極の側壁に前記第１の絶縁膜の側壁幅よりも大なる側壁幅を有する第２の絶縁膜を残す工程と、
前記第１の絶縁膜でマスクされていない第１半導体主面に第２導電型を示すための不純物を導入し、前記第１不純物濃度よりも高い第２不純物濃度を有し、前記第１の絶縁膜に整合された第２領域を形成する工程と、
前記第２の絶縁膜でマスクされていない第２半導体主面に第２導電型を示すための不純物を導入し、前記第３不純物濃度よりも高い第４不純物濃度を有し、前記第２の絶縁膜に整合された第４領域を形成する工程と、
前記第２領域表面に前記第１の絶縁膜で整合された金属・半導体層を、前記第４領域表面に前記第２の絶縁膜で整合された金属・半導体反応層をそれぞれ形成する工程と、
より成ることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６において、前記第２ゲート絶縁膜を前記第１ゲート絶縁膜の膜厚よりも厚く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項６において、前記第２、第４領域を形成した後、前記第２、第４領域表面に金属膜を堆積し、その金属膜を熱処理することにより前記第２、第４領域表面それぞれに前記金属・半導体反応層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８において、前記金属膜はコバルトであり、その金属膜と前記第２領域および第４領域表面を熱処理により反応させ、しかる後、未反応の金属膜を除去することによりコバルトシリサイドから成る前記金属・半導体反応層を選択的に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項６において、前記第１、第２ゲート電極は多結晶半導体により形成し、その第１、第２ゲート電極表面に前記金属層を堆積させ、前記金属・半導体層形成工程で前記第１、第２ゲート電極表面露出部にそれぞれ金属・半導体反応層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０において、前記第１、第２ゲート電極表面の金属・半導体反応層として、コバルトシリサイドが形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板に第１導電型チャネルを構成する第１の絶縁ゲート電界効果トランジスタと第２導電型チャネルを構成する第２の絶縁ゲート電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、
（１）前記第１のトランジスタのゲート電極に第１のサイドウオール層を形成する工程と、
（２）前記第２のトランジスタのゲート電極に第２のサイドウオール層を形成する工程と、
（３）前記第１のトランジスタのソースおよびドレイン領域表面に第１のサイドウオール層に整合して金属シリサイド層を形成する工程と、
（４）前記第２のトランジスタのソースおよびドレイン領域表面に第２のサイドウオール層に整合して金属シリサイド層を形成する工程と、
から成ることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２において、前記工程（１）と前記工程（２）はそれぞれ別工程で行われ、前記工程（３）と前記工程（４）とは同一工程で行われることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１２において、前記工程（１）と前記工程（２）は同一工程で行われ、前記工程（３）と前記工程（４）とは同一工程で行われることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、フラシュメモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable ROM）とＣＭＯＳ論理演算回路とをワンチップ上に搭載したシステムオンチップあるいはＤＲＡＭ(Dynamic Random Access Memory)とＣＭＯＳ論理演算回路(Complementary Metal Oxide Semiconductor Logic circuit)とをワンチップ上に搭載したシステムオンチップに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、マルチメデイア、情報通信などの先端技術分野においては、マイクロコンピュータ、ＤＲＡＭ、ＡＳＩＣ（Application Specific Integrated Circuit）、フラシュメモリなどをワンチップ内に混載したシステムオンチップ構造を実現することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化を図る動きが活発になっている。
【０００３】
例えば、市場ニーズの低消費電力化にともなってさらなる低電圧化の動きが強まっている。具体的には電源電圧が５Ｖから３.３Ｖに低減されている。この低電力化の動きにより、ＬＳＩ（Large Scale Integrated Circuit）プロセス技術も０．２５ミクロンプロセスの製品時代となり、その製品は２.５Ｖまたは１.８Ｖ動作であり、インターフェースを高電圧で受け、内部は低電圧動作とする方式が主流になってきている。
【０００４】
そして、デバイス構造では、微細化、高速化に対応して、高融点金属シリサイド膜を用いた低抵抗化技術が注目されている。特に、サリサイド(ｓａｌｉｃｉｄｅ: self-aligned  silicideの略称）技術と称される低抵抗化技術の採用は、システムオンチップを実現する上で有効である。
【０００５】
なお、サリサイド技術として、以下に述べる特許文献１〜６がある。
【０００６】
特開平７-２１１８９８号公報（特許文献１）には、Ｉ／Ｏ部半導体装置のゲート酸化膜耐性を確保する半導体装置及びその製造方法が開示されている。そして、ＣＭＯＳ適用技術が開示され、ソース、ドレイン拡散層とゲートとの間に、ソース、ドレイン拡散層よりも低濃度な拡散層を形成し、さらにこの低濃度拡散層は、ソース、ドレイン拡散層とは異なり、非サリサイド領域とすることを特徴としている。この特許文献１は、後で詳しく述べる。
【０００７】
特開平７-１０６５５９号公報（特許文献２）には、ゲート電極の側面を覆う絶縁膜と素子分離領域とトランジスタ活性領域の境界を覆う絶縁膜を同時に形成することによって高信頼性かつ、低コスト化を実現した半導体装置の製造方法を提供することが開示されている。そして、ゲート周辺のサイドスペーサ絶縁膜（酸化シリコン膜）の加工時に、素子分離領域端部にもマスクをかけて残し、ソース、ドレインとシリサイド膜を素子分離からオフセットさせてリーク低減する技術が開示されている。
【０００８】
特開平７-１８３５０６号公報（特許文献３）には、特に、ゲート電極を構成するチタンシリサイド膜の層抵抗とサリサイド構造のソース・ドレイン領域を構成するチタンシリサイド膜の層抵抗とが、同時に最小となる構造のトランジスタを提供することが開示されている。そして、チタンシリサイド膜が形成されるゲート電極として、（１１１）配向性の優位な多結晶シリコン膜を用いるという技術が開示されている。すなわち、特許文献２は、特に、ゲート電極へのチタンシリサイド形成を前提にしたサリサイド技術を提供している。
【０００９】
特開平７-２６３６８２号公報（特許文献４）には、リーク電流を低減できかつ寄生抵抗を低減することができる、サリサイド構造を有するＭＩＳＦＥＴの製造方法が開示されている。
【００１０】
特許文献４によれば、イオン注入および加熱処理により第１の拡散層を形成した後、サイドウオールをマスクとして第２のイオン注入を行って第２の拡散層を形成し、そして、高温短時間熱処理法（ＲＴＡ）を用いて第２の拡散層の不純物を活性化させる。このことにより、イオン注入によって生じた拡散層中の結晶欠陥をさせ、かつ拡散層の表面とシリサイド層の底面との界面付近での不純物の低濃度化を防ぎ、寄生抵抗を低減している。
【００１１】
特開平９-８２９４９号公報（特許文献５）には、リーク電流が少なく、メタルシリサイド層やメタル層をソース、ドレイン上に形成しない場合に比べて動作速度が大きい半導体装置およびその製造方法が開示されている。特許文献５によれば、ソース、ドレインのｐｎ接合界面とメタルシリサイド層またはメタル層の端部との間にオフセット層を設け、両者間のリーク電流の発生を抑制することを目的にしている。オフセット層はゲート側壁に設けられるサイドウオールスペーサの厚み（チャネル長方向のサイドウオール幅）で制御される。
【００１２】
特開平１０-１２７４８号公報（特許文献６）には、異なる導電型の不純物を導入して形成した異種ゲート構造（デュアルゲート構造）のＣＭＯＳ半導体装置を提供し、サリサイド構造を採用すること、そのサリサイド構造を得るための具体的金属材料としてチタン（Ｔｉ）またはコバルト（Ｃｏ）を用いることが開示されている。
【００１３】
一方、一つの半導体基板に複数のＬＤＤ（Lightly Doped Drain）構造のＭＩＳＦＥＴを組み込む場合において、種々の異なる電気特性のＭＩＳＦＥＴを提供する技術が下記の文献に開示されている。
【００１４】
特開昭６２-２８３６６６号公報（特許文献７）には、サイドウオールの幅を変えることで、そのサイドウオール下部の低不純物濃度の半導体領域の幅を変えるという技術を開示している。つまり、ゲート電極端から高不純物濃度の半導体領域端までのオフセット幅の異なるＭＩＳＦＥＴを提供している。なお、この特許文献７にはサリサイド技術の適用は全く開示されていない。
【００１５】
特開昭６３-２２６０５５号公報（特許文献８）には、ｎチャネルＭＩＳＦＥＴの耐圧を確保するとともにｐチャネルＭＩＳＦＥＴの電流駆動力を向上する技術が開示されている。この特許文献８に開示された技術は、ｎチャネルＭＩＳＦＥＴのＬＤＤ部の寸法を長くし、高不純物濃度のソース、ドレイン領域間を隔離し、両領域間の耐圧を確保するとともに、ｐチャネルＭＩＳＦＥＴのＬＤＤ部の寸法を短くしてソース領域の直列抵抗値及びドレイン領域の直列抵抗値を低減し、電流駆動力を向上させるというものである。この特許文献８もまたサリサイド技術の適用は全く開示されていない。
【特許文献１】特開平７-２１１８９８号公報
【特許文献２】特開平７-１０６５５９号公報
【特許文献３】特開平７-１８３５０６号公報
【特許文献４】特開平７-２６３６８２号公報
【特許文献５】特開平９-８２９４９号公報
【特許文献６】特開平１０-１２７４８号公報
【特許文献７】特開昭６２-２８３６６６号公報
【特許文献８】特開昭６３-２２６０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
フラシュメモリアレイおよびマイコンなどの論理演算回路を内蔵するシステムオンチップの場合、例えば、３.３Ｖの外部電源を用いて、その外部電源電圧３.３Ｖで駆動させる複数のＭＩＳＦＥＴと、低消費、高速化のために、降圧回路により１.８Ｖの第１内部電源電圧を発生させ、その第１内部電源電圧で駆動させる複数のＭＩＳＦＥＴとが必要とされる。そしてさらに、昇圧回路により１０Ｖ〜１２Ｖの第２内部電源電圧を発生させ、その第２内部電源電圧（１０〜１２Ｖ）でフラシュメモリアレイ中の選択されたメモリセルへの書き込み等のために駆動させる複数のＭＩＳＦＥＴが必要とされる。以下、前者のような３.３Ｖあるいは１.８Ｖで駆動させるＭＩＳＦＥＴを低耐圧ＭＩＳと称し、後者のような１０〜１２Ｖで駆動させるＭＩＳＦＥＴを高耐圧ＭＩＳと称する。これら低耐圧ＭＩＳおよび高耐圧ＭＩＳは、それぞれ一つの半導体本体（半導体チップ）内にＣＭＯＳ構成（ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴとのペア）で内蔵される。
【００１７】
このシステムオンチップを構成するデバイス（ＭＩＳＦＥＴ）の能力向上のために、サリサイド技術によりゲート電極と拡散層（ソース・ドレイン領域）の抵抗を低減することが考えられた。
【００１８】
また、システムオンチップの中の第２内部電源回路（高電圧電源回路）において、デバイスの技術として高濃度の拡散層（コンタクト領域）をゲート電極やフィールド酸化膜からオフセットさせることが考えられた。このようなデバイスを“オフセットＭＯＳ”と言う。
【００１９】
この技術により、拡散層の耐圧を大きくし、高電圧発生に対するマージンを確保することが可能となる。すなわち、ゲート電極下のチャネル領域と高濃度の拡散層との間にその拡散層よりも低濃度の領域を設け、チャネル領域と高濃度の拡散層とがオフセットすることでその間に低濃度の領域（イクステンション層）のみからなる高抵抗層が形成されることで、デバイスのドレイン・ソース破壊電圧（ゲート電圧オープン）BVds0などの特性を向上させている。
【００２０】
フラッシュメモリとマイコンを同じチップ上に搭載するような製品（すなわち、システムLSI）を高いデバイス性能を維持しつつ製造するためには、上記オフセットＭＯＳとサリサイド技術を両立する技術が要求される。しかし、この二つの技術を両立する上で、以下の問題点が明らかとなった。
【００２１】
オフセットＭＯＳを形成した拡散層上のシリサイデーションにより、オフセット領域の低濃度拡散層（イクステンション層）上もシリサイド化された。このため、シリサイド反応時の拡散層中の不純物の吸い上げによる接合リークの増大が生じる。
【００２２】
また、表面の低抵抗化による電流集中などの要因によりオフセットＭＯＳが要求どうりの性能を発揮できない。すなわち、拡散層にシリサイド層（低抵抗層）から急激にイクステンション層（高抵抗層）に変わった部分が存在し、その部分に電流が集中すると局所的な溶断が生じ、デバイス特性の劣化に至る。
【００２３】
この問題を解決するために、オフセットＭＯＳの低濃度拡散層上をフォトレジストマスクで覆い、高濃度拡散層上のみにシリサイド層を形成する方法が考えられた。
【００２４】
上記の方法により、低濃度拡散層表面のシリサイデーションを防止し、サリサイドとオフセットＭＯＳを同一チップ内で特性を劣化させることなく実現することができる。
【００２５】
なお、先に述べた特許文献１において、図１（ｅ）は、非サリサイド領域を有するオフセット構造のＩ／Ｏ部半導体装置を示している。すなわち、シリサイド層（サリサイド領域：TiSi2１３）は高濃度の拡散層上のみに選択的に形成されている。そして、公報第３頁左欄、[００１２]項の記載から明らかなように、このような半導体装置構造にすると、ソース、ドレイン拡散層に動作電圧以上の電圧が印加されても、ゲート酸化膜だけではなくＬＯＣＯＳ酸化膜端の耐性をも確保することができるとある。
【００２６】
しかしながら、この方法では、上記低濃度の拡散層表面がシリサイド化されないようにフォトレジストマスクで覆う工程が必要であるために、マスク枚数の増加によるコスト増加を余儀なくされる。
【００２７】
また、非シリサイド領域を形成するためのマスクとその領域を取り囲む拡散層との合わせずれを考慮したレイアウト設計を行う必要があるため微細化が困難という問題がある。
【００２８】
システムオンチップの高集積化、低コスト化を実現させるためにはマスク枚数をいかに低減させるかが重要な技術課題となっている。
【００２９】
なぜならば、マスク枚数の低減は、マスクそのものの製作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像および洗浄・乾燥の一連の処理を削減することができ、半導体集積回路装置のプロセスコストを大幅に低減できるからである。そしてさらに、異物による不良発生率を低減でき、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となるからである。
【００３０】
そこで、発明者等は、オフセットＭＯＳにおけるサリサイド領域形成用のフォトレジストマスク工程を省略することを検討し、そして、ＣＭＯＳにおけるＮ＋（高濃度）拡散層形成用マスクおよびＰ＋（高濃度）拡散層形成用マスクに注目した。
【００３１】
本発明の第１の目的は、高速動作が可能なＭＩＳＦＥＴと、かつ高電圧駆動が可能なＭＩＳＦＥＴとを内蔵する新規な半導体集積回路装置を提供することにある。
【００３２】
本発明の第２の目的は、互いに異なる特性を有する同一導電型チャネルＭＩＳＦＥＴを内蔵する半導体集積回路装置を低コストで、かつその製造歩留まりの向上を実現させる方法を提供することにある。
【００３３】
本発明の第３の目的は、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとを内蔵した新規な半導体集積回路装置を提供することにある。
【００３４】
本発明の第４の目的は、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴとを内蔵した半導体集積回路装置を低コストで実現させる方法を提供することにある。
【００３５】
本発明の第５の目的は、高速動作が可能なＭＩＳＦＥＴと、かつ高電圧駆動が可能なＭＩＳＦＥＴとを内蔵する新規なＣＭＯＳ半導体集積回路装置を提供することにある。
【００３６】
本発明の第６の目的は、互いに異なる特性を有するｐチャネルＭＩＳＦＥＴと、互いに異なる特性を有するｎチャネルＭＩＳＦＥＴとを内蔵するＣＭＯＳ半導体集積回路装置を低コストで実現させる方法を提供することにある。
【００３７】
本発明の第７の目的は、一つの半導体チップにフラシュメモリと高速動作可能な論理演算回路とを内蔵した新規な半導体集積回路装置を提供するものである。
【００３８】
本発明の第８の目的は、一つの半導体チップにフラシュメモリと高速動作可能な論理演算回路とを内蔵した半導体集積回路装置を低コストで実現する方法を提供するものである。
【００３９】
本発明の第９の目的は、一つの半導体チップにＳＲＡＭと高速動作可能な論理演算回路とを内蔵した新規な半導体集積回路装置を提供するものである。
【００４０】
本発明の第１０の目的は、一つの半導体チップにＳＲＡＭと高速動作可能な論理演算回路とを内蔵した半導体集積回路装置を低コストで実現する方法を提供するものである。
【００４１】
本発明の第１１の目的は、一つの半導体チップにＤＲＡＭと高速動作可能な論理演算回路とを内蔵した新規な半導体集積回路装置を提供するものである。
【００４２】
本発明の第１２の目的は、一つの半導体チップにＤＲＡＭと高速動作可能な論理演算回路とを内蔵した半導体集積回路装置を低コストで実現する方法を提供するものである。
【００４３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００４５】
（１）本発明の第１の手段は、一つの半導体本体に互いに区画された第１半導体主面と第２半導体主面を有し、前記第１半導体主面にゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極に整合され、前記第１半導体主面の導電型とは反対の導電型を示す比較的低濃度の第１領域と、前記第１領域上であって、前記第１ゲート電極の側壁に設けられた第１の絶縁膜と、前記第１の絶縁膜の端部に整合され、前記第１領域と同一導電型を示し、その第１領域に接する比較的高濃度の第２領域と、前記第２領域主面に前記第１の絶縁膜の端部に整合された金属・半導体反応層とから成る第１ＭＩＳＦＥＴと、前記第２半導体主面にゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極に整合され、前記第２半導体主面の導電型とは反対の導電型を示す比較的低濃度の第３領域と、前記第３領域上であって、前記第２ゲート電極の側壁に設けられ、前記第１の絶縁膜に対してゲート長方向の幅が大きい第２の絶縁膜と、前記第２の絶縁膜の端部に整合され、前記第３領域と同一導電型を示し、その第３領域に接する比較的高濃度の第４領域と、前記第４領域主面に前記第２の絶縁膜の端部に整合された金属・半導体反応層とから成る第２ＭＩＳＦＥＴとを有するものである。
【００４６】
（２）本発明の第２の手段は、互いに絶縁分離層により区画された第１半導体と第２半導体を有し、前記第１半導体上に絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極および前記絶縁分離層に整合され、前記第１半導体の導電型とは反対の導電型を示す第１不純物濃度の第１領域と、前記第１領域上であって、前記第１ゲート電極の側壁に選択的に残された第１の絶縁膜と、前記第１の絶縁膜および前記絶縁分離層に整合され、前記第１領域と同一導電型で、かつ前記第１不純物濃度と比較して高濃度を示し、その第１領域に接する第２領域と、前記第２領域主面に前記第１の絶縁膜によって整合された金属・半導体反応層とから成る第１ＭＩＳＦＥＴと、前記第２半導体上に絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極および絶縁分離層に整合され、前記第２半導体の導電型とは反対の導電型を示す第３不純物濃度の第３領域と、前記第３領域上であって、前記第２ゲート電極の側壁および前記絶縁分離層より張り出して選択形成された第２の絶縁膜と、前記第２の絶縁膜および前記絶縁分離層によって整合され、前記第３領域と同一導電型で、かつ前記第３不純物濃度と比較して高濃度を示し、その第３領域に接する第４領域と、前記第４領域主面に前記第２の絶縁膜によって整合された金属・半導体反応層とから成る第２ＭＩＳＦＥＴとを有し、前記第２ゲート電極端からの前記第２の絶縁膜のパターン幅は前記第１ゲート電極端からの前記第１の絶縁膜のパターン幅よりも大きく設定されている。
【００４７】
（３）本発明の第３の手段は、第１半導体主面に第１ゲート絶縁膜を介して第１ゲート電極を、第２半導体主面に第２ゲート絶縁膜を介して第２ゲート電極を、それぞれパターン形成する工程と、前記第１ゲート電極でマスクされていない前記第１半導体主面に、前記第１半導体の導電型とは反対の導電型を示す不純物を導入し、第１の不純物濃度を有する第１領域を形成する工程と、前記第２ゲート電極でマスクされていない前記第２半導体主面に、前記第１半導体の第１導電型とは反対の第２導電型を示す不純物を導入し、第３の不純物濃度を有する第３領域を形成する工程と、が形成された第２半導体主面にそれぞれ絶縁膜を形成する工程と、前記第１半導体主面上の絶縁膜を異方性エッチングを行うことにより前記第１ゲート電極の側壁に第１の絶縁膜を残す工程と、前記第２半導体主面上の絶縁膜にパターンマスクを設け、そのマスクにより前記絶縁膜をパターンエッチングすることにより前記第２ゲート電極の側壁に第２の絶縁膜を残す工程と、前記第１の絶縁膜でマスクされていない第１半導体主面に第２導電型を示す不純物を導入し、前記第１不純物濃度よりも高い第２不純物濃度を有する第２領域を形成し、前記第２の絶縁膜でマスクされていない第２半導体主面に第２導電型を示す不純物を導入し、前記第３不純物濃度よりも高い第４不純物濃度を有する第４領域を形成する工程と、前記第２領域表面に前記第１の絶縁膜で整合された金属・半導体層を、前記第４領域表面に前記第２の絶縁膜で整合された金属・半導体反応層をそれぞれ形成する工程とより成る。
【００４８】
（４）本発明の第４の手段は、基板に第１半導体領域と第２半導体領域とを有し、前記第１半導体領域主面に第１の膜厚を有するゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極に整合され、前記第１半導体領域内に前記第１半導体領域の導電型とは反対の導電型を示す第１不純物濃度の第１領域と、前記第１領域上であって、前記第１ゲート電極の側壁に第１側壁幅を有して選択形成された第１側壁幅を有する第１の絶縁膜と、前記第１の絶縁膜に整合され、前記第１領域と同一導電型で、かつ前記第１不純物濃度と比較して高濃度を示し、一部がその第１領域にオーバラップする第２領域と、前記第２領域主面に形成された金属・半導体反応層とから成る第１ＭＩＳＦＥＴと、前記第２半導体領域主面に前記第１の膜厚よりも厚い第２の膜厚を有するゲート絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極に整合され、前記第２半導体領域内に前記第１半導体領域の導電型とは反対の導電型を示す第３不純物濃度の第３領域と、前記第３領域上であって、前記第２ゲート電極の側壁に選択形成された、前記第１側壁幅よりも大きい第２側壁幅を有する第２の絶縁膜と、前記第２の絶縁膜によって整合され、前記第３領域と同一導電型で、かつ前記第３不純物濃度と比較して高濃度を示し、その第３領域にオーバラップする第４領域と、前記第４領域主面に形成された金属・半導体反応層とから成る第２ＭＩＳＦＥＴとを有するものである。
【００４９】
（５）本発明の第５の手段は、第１半導体主面に第１ゲート絶縁膜を介して第１ゲート電極を、第２半導体主面に第２ゲート絶縁膜を介して第２ゲート電極を、それぞれパターン形成する工程と、前記第１ゲート電極でマスクされていない前記第１半導体主面に、前記第１半導体の導電型とは反対の導電型を示すための不純物を導入し、前記第１ゲート電極で整合された第１の不純物濃度を有する第１領域を形成する工程と、前記第２ゲート電極でマスクされていない前記第２半導体主面に、前記第１半導体の第１導電型とは反対の第２導電型を示すための不純物を導入し、前記第２ゲート電極で整合された第３の不純物濃度を有する第３領域を形成する工程と、前記第１ゲート電極が形成された第１半導体主面および前記第２ゲート電極が形成された第２半導体主面にそれぞれ絶縁膜を形成する工程と、前記第１半導体主面上の絶縁膜を異方性エッチングを行うことにより前記第１ゲート電極の側壁に第１の絶縁膜を残す工程と、前記第２半導体主面上の絶縁膜にパターンマスクを設け、そのパターンマスクに規定されるように前記絶縁膜をパターンエッチングし、前記第２ゲート電極の側壁に前記第１の絶縁膜の側壁幅よりも大なる側壁幅を有する第２の絶縁膜を残す工程と、前記第１の絶縁膜でマスクされていない第１半導体主面に第２導電型を示すための不純物を導入し、前記第１不純物濃度よりも高い第２不純物濃度を有し、前記第１の絶縁膜に整合された第２領域を形成し、前記第２の絶縁膜でマスクされていない第２半導体主面に第２導電型を示すための不純物を導入し、前記第３不純物濃度よりも高い第４不純物濃度を有し、前記第２の絶縁膜に整合された第４領域を形成する工程と、前記第２領域表面に前記第１の絶縁膜で整合された金属・半導体層を、前記第４領域表面に前記第２の絶縁膜で整合された金属・半導体反応層をそれぞれ形成する工程とより成る。
【００５０】
（６）本発明の第６の手段は、一つの半導体本体に互いに区画された第１導電型の第１ウエルと前記第１導電型とは反対の導電型を示す第２導電型の第２ウエルとを有し、前記第１ウエル主面に絶縁膜を介して設けられた第１ゲート電極と、前記第１ウエル内に形成された第２導電型の第１領域と、前記第１領域上であって、前記第１ゲート電極の側壁に設けられた第１の絶縁膜と、前記第１の絶縁膜によって整合され、その第１領域に接する第２導電型の第２領域と、前記第２領域主面に前記第１の絶縁膜によって整合された金属・半導体反応層とから成る第２導電型チャネルの第１ＭＩＳＦＥＴと、前記第２ウエル主面に絶縁膜を介して設けられた第２ゲート電極と、前記第２ウエル内に第１導電型の第３領域と、前記第３領域上であって、前記第２ゲート電極の側壁に設けられた第２の絶縁膜と、前記第２の絶縁膜によって整合され、前記第３領域に接する第１導電型の第４領域と、前記第４領域主面に前記第２の絶縁膜によって整合された金属・半導体反応層とから成る第１導電型チャネルの第２ＭＩＳＦＥＴとを有することを特徴とするＣＭＩＳ半導体集積回路装置。
【発明の効果】
【００５１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５２】
（１）上述した第１の手段によれば、第１ＭＩＳＦＥＴ の第２領域と金属半導体反応層とがそれぞれ第１の絶縁膜の端部に整合され、また第２ＭＩＳＦＥＴのの第４領域と金属半導体反応層とが第２の絶縁膜の端部にそれぞれ整合されており、また第２、第４領域の電極引き出し部は金属・半導体反応膜により低抵抗化される。
【００５３】
したがって、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴそれぞれは高速動作が可能となる。そして、上記第２の絶縁膜の幅を上記第１の絶縁膜の幅よりも大きくしたことにより、上記第２半導体と上記第１領域とで構成されたＰＮ接合端から金属・半導体反応層までの距離が上記第１半導体と上記第２領域とで構成されたＰＮ接合端から金属・半導体反応層までの距離に比較して大きい。このため、上記第３領域内での空乏層の延びを充分確保でき、第１ＭＩＳＦＥＴよりも耐圧の高い第２ＭＩＳＦＥＴ、すなわち高電圧駆動が可能なＭＩＳＦＥＴが得られる。
【００５４】
（２）上述した第２の手段によれば、上記第３領域内での空乏層の延びを充分確保でき、第１ＭＩＳＦＥＴよりも耐圧の大きい第２ＭＩＳＦＥＴが得られる。また、第２ＭＩＳＦＥＴの金属・半導体反応層は前記第３領域および絶縁分離層から離れて形成されているため、接合リークの問題が解消される。
【００５５】
（３）上述した第３の手段によれば、第２領域とその表面の金属・半導体層とは前記第１の絶縁膜によって、第４領域とその表面の金属・半導体層とは第２の絶縁膜によってそれぞれ自己整合形成されるため、マスク枚数の低減が図れる。したがって、マスクそのものの製作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像および洗浄・乾燥の一連の処理を削減することができ、半導体集積回路装置のプロセスコストを大幅に低減できる。また、異物による不良発生率を低減でき、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となるからである。
【００５６】
（４）上述した第４の手段によれば、第１ＭＩＳＦＥＴのコンタクト領域である第２領域表面および第２ＭＩＳＦＥＴのコンタクト領域である第４領域表面にはそれぞれ金属・半導体反応層が形成されて低抵抗化されているため、高速化、低消費電力化を図ることができる。そして、第２ＭＩＳＦＥＴの第４領域は第１側壁幅よりも大きい第２側壁幅を有する第２の絶縁膜に整合されて形成されているため、第２の絶縁膜下の第３領域のオフセット長が第１の絶縁膜下の第２領域のオフセット長より長い。したがって、第３領域内での空乏層の延びを充分確保でき、第１ＭＩＳＦＥＴよりも耐圧の高い第２ＭＩＳＦＥＴが得られる。
【００５７】
なお、ここでのオフセット長は、チャネル長方向のゲート電極端から高濃度領域端までの距離を示す。
【００５８】
（５）上述した第５の手段によれば、第２ゲート電極端から第４領域端までの第２領域の幅を第１ゲート電極端から第２領域端までの第１領域の幅よりも大きくできる。したがって、第１ＭＩＳＦＥＴは高速動作で、比較的低電圧駆動に適した低耐圧ＭＩＳＦＥＴとしてのデバイス機能（特性）が得られる。一方、第２ＭＩＳＦＥＴは高速動作で、比較的低電圧駆動に適した高耐圧ＭＩＳＦＥＴとしてのデバイス機能（特性）が得られる。また、第２領域とその表面の金属・半導体層とは前記第１の絶縁膜によって、第４領域とその表面の金属・半導体層とは第２の絶縁膜によってそれぞれ自己整合形成されるため、マスク枚数の低減が図れる。したがって、半導体集積回路装置のプロセスコストも大幅に低減できる。
【００５９】
（６）上述した第６の手段によれば、第１ＭＩＳＦＥＴ（具体的にはｐチャネルＭＩＳＦＥＴ）のためのコンタクト領域である第２領域とその第２領域表面に形成される金属・半導体反応層とが第１の絶縁膜に整合され、第２ＭＩＳＦＥＴ（具体的にはｎチャネルＭＩＳＦＥＴ）のためのコンタクト領域である第４領域とその第４領域表面に形成される金属・半導体反応層とが第２の絶縁膜に整合されている。そして、第２、第４領域表面は金属・半導体反応層を設けて低抵抗化されている。
【００６０】
以上、代表的な本発明の課題を解決するための手段とその作用を簡単に述べた。さらに、前述の目的を達成するための本発明の解決手段は、以下に述べる発明の実施の形態で明らかにする。
【発明を実施するための最良の形態】
【００６１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００６２】
（実施の形態１）
本実施の形態１では、例えば８Ｍビットフラシュメモリと、高速ロジック回路と、その周辺回路とを同一半導体チップ内に設けた半導体集積回路装置に適用した場合について説明する。
【００６３】
図１は本発明の技術思想が適用された半導体集積回路装置であり、フラシュメモリとＣＭＩＳ（Complementary Metal Insulator Semiconductor)デバイス構成の論理演算回路(Logic circuit)とをワンチップ上に搭載したシステムオンチップ（以下、フラシュメモリ内蔵システムＬＳＩと称す。）の断面図を示す。そして、図２はこのフラッシュメモリ内蔵システムＬＳＩのブロック図の一例を簡単に示している。
【００６４】
なお、ＣＭＩＳデバイスは、第１導電型（ｎ）チャネルＭＩＳＦＥＴと第１導電型に対して反対の導電型を示す第２導電型（ｐ）チャネルＭＩＳＦＥＴとを組み合わせた相補型絶縁ゲート電界効果トランジスタで構成されている。この相補型絶縁ゲート電界効果トランジスタは、通常“ＣＭＯＳ”と呼ばれている。
【００６５】
まず、図２を用いてフラッシュメモリ内蔵システムＬＳＩの回路ブロックを簡単に説明する。
【００６６】
フラッシュメモリ内蔵システムＬＳＩ（半導体チップ１）は、ＣＭＯＳ素子を基本デバイスとして、高速論理演算を行う高速ロジック回路ＬＯＧＩＣ（例えばプロセッサ）、プログラムメモリとしてのフラッシュメモリアレイＦＭＡＹ、ＬＯＧＩＣとＦＭＡＹとの間にはＦＭＡＹのデータを一時的に格納させておくデータバッファＤＢ、書込み・消去に必要な高電圧電源回路ＰＣ、データ書込み・消去のための制御回路ＣＯＮＴ１そしてデータ読出しのための制御回路ＣＯＮＴ２を構成している。前記ＦＭＡＹは、電気的な書込み・消去によって情報を書換え可能であって、ＥＰＲＯＭ(ErasableＰＲＯＭ）と同様にそのメモリセルを１個のトランジスタで構成することができ、さらにメモリセルの全てを一括して、またはメモリセルのブロック（メモリブロック）を一括して電気的に消去する機能を持つ。このＦＭＡＹは、一括消去可能な単位として複数個のメモリブロックを有する。
【００６７】
このフラッシュメモリ内蔵システムＬＳＩは、例えば、外部電源電圧３.３Ｖが使用される。そして、チップ１内に組み込まれた降圧回路（たとえば電圧リミッタ：図示せず）により降圧させて内部低電圧１.８Ｖが発生される。また、高電圧電源回路ＰＣ内の昇圧回路（図示せず）により昇圧させて内部高電圧１０〜１２Ｖが発生される。そして、それらの使用電源電圧に応じたデバイス特性を有するＭＩＳＦＥＴにより上記の回路ブロックが構成されている。
【００６８】
なお、内部電圧１.８Ｖで駆動されるＭＩＳＦＥＴは１.８Ｖ駆動ＭＩＳＦＥＴ(1.8V-driverMISFET)と言う。また、外部電源電圧３.３Ｖが内部低電圧として用いられ、その電圧３.３Ｖで駆動されるＭＩＳＦＥＴを３.３Ｖ駆動ＭＩＳＦＥＴ(3.3V-driverMISFET)と言う。さらに、例えば、高電圧電源回路ＰＣを構成するＭＩＳＦＥＴのように内部高電圧１０〜１２Ｖで駆動されるＭＩＳＦＥＴを１２Ｖ駆動ＭＩＳＦＥＴ(12V-driverMISFET)と言う。
【００６９】
さらに、１.８Ｖ駆動ＭＩＳＦＥＴや３.３Ｖ駆動ＭＩＳＦＥＴのような相対的に低い電圧駆動のＭＩＳＦＥＴは高速化のためデバイス構造も微細化される。したがって、このようなＭＩＳＦＥＴはゲート耐圧も低い。以下、このようなＭＩＳＦＥＴを低耐圧ＭＩＳＦＥＴ（低耐圧ＭＩＳ）と言う。
【００７０】
一方、１２Ｖ駆動ＭＩＳＦＥＴのような相対的に高い電圧駆動のＭＩＳＦＥＴはゲート耐圧も高くされる。以下、このようなＭＩＦＥＴを高耐圧ＭＩＳＦＥＴ（高耐圧ＭＩＳ）と言う。
【００７１】
高速化、低消費電力および低コスト化を図った本発明のフラッシュメモリ内蔵システムＬＳＩを図１を用いて以下に説明する。図１は、フラッシュメモリ内蔵システムＬＳＩの要部断面図であって、低耐圧ＭＩＳ部、高耐圧ＭＩＳ部およびメモリセル部のＭＩＳＦＥＴの断面構造を示す。
【００７２】
図１において、一つのｐ型半導体本体（ｐ型シリコン基板）1主面の低耐圧ＭＩＳ部には、基板に対し反対導電型を示すｎウエル(N-Well)4aと基板に対し同一導電型を示すｐウエル(P-Well)5aとが選択形成されている。高耐圧ＭＩＳ部には、 ｎウエル4ｂとｐウエル5ｂとが選択形成されている。そして、メモリセル部（ＦＭＡＹ）には埋め込みｎウエル(N-ISO)3を介してｐウエル5cが選択形成されている。それぞれのウエル表面には、活性領域（ＭＩＳＦＥＴが形成される領域）を区画するための素子分離領域（浅溝分離領域）2が選択形成されている。この浅溝分離領域2は、基板1に形成した溝の内部にシリコン酸化膜を埋め込んだ構成になっており、その表面は、それぞれのウエルの表面とほぼ同じ高さになるように平坦化されている。
【００７３】
低耐圧ＭＩＳ部において、ｎウエル4a内に、ｐチャネルＭＩＳＦＥＴ（ＰＭＯＳ１）が、ｐウエル5a内にｎチャネルＭＩＳＦＥＴ（ＮＭＯＳ１）がそれぞれ形成されている。 ＰＭＯＳ１およびＮＭＯＳ１のそれぞれは、１.８Ｖ駆動ＭＩＳＦＥＴを構成する。それらのソース・ドレイン領域は、低不純物濃度領域と高不純物濃度領域とから成るＬＤＤ構造が採用され、短チャネル効果を抑制している。そして、ＰＭＯＳ１、ＮＭＯＳ１のソース・ドレイン領域表面およびゲート電極表面のそれぞれには、低抵抗化のための金属・半導体反応層21s,21d,21gが形成されている。これら金属・半導体反応層は、後で詳しく述べるが、サリサイド構造が採られている。
【００７４】
高耐圧ＭＩＳ部において、ｎウエル4b内にｐチャネルＭＩＳＦＥＴ（ＰＭＯＳ２）が、ｐウエル5b内におよびｎチャネルＭＩＳＦＥＴ（ＮＭＯＳ２）がそれぞれ形成されている。 ＭＯＳ２およびＮＭＯＳ２のそれぞれは、１２Ｖ駆動ＭＩＳＦＥＴを構成する。それらのソース・ドレイン領域もまた、低不純物濃度領域と高不純物濃度領域とから成るＬＤＤ構造が採用されている。そして、ＰＭＯＳ１、ＮＭＯＳ１のソース・ドレイン領域表面およびゲート電極表面のそれぞれには、低抵抗化のための金属・半導体反応層21s,21dが形成されている。
【００７５】
さらに、メモリセル部において、ｐウエル5c内に複数のメモリセルが形成されている。メモリセルのそれぞれは、フローティング電極FGと、そのフローティング電極FG上に層間絶縁膜を介して設けられたコントロール電極CGとから成るゲート電極と、ＬＤＤ構造のソース・ドレイン領域から成る。そして、ソース・ドレイン領域の表面には金属・半導体反応層21s,21dが形成され、コントロール電極CG表面に金属・半導体反応層21gが形成されている。これらのメモリセルにより、例えば、ＮＯＲ型のフラシュメモリセルアレイが構成されている。なお、埋込みｎウエルN-ISOにより、ｐウエルは基板(P-sub)から分離され、独立した基板バイアスが与えられる。
【００７６】
本実施の形態１によれば、低耐圧ＭＩＳ（ＰＭＯＳ１、ＮＭＯＳ１）のソース・ドレイン領域の高濃度領域（配線コンタクト領域）19s,19d;16s,16dと金属・半導体反応層21s,21dとは、ゲート電極9a,9bのそれぞれの側壁に異方性エッチングにより形成された第１の絶縁膜（いわゆるサイドウオール膜またはサイドウオールスペーサ）15d,15aの端部に整合(align)されている。すなわち、低耐圧ＭＩＳ部のＭＩＳＦＥＴは、図３に示したように、配線コンタクト領域(9s,19d)と金属・半導体反応層(21s,21d)とが一致したパターン形状となり、その配線コンタクト領域主面全体が低抵抗化されたデバイス構造になっている。
【００７７】
この低耐圧ＭＩＳは主に高速ロジック回路を構成する。したがって、そのロジック回路の高速動作を実現するために、低耐圧ＭＩＳのゲート電極（配線）21gも、その表面にサリサイド層が形成され、低抵抗化が図られている。
【００７８】
一方、高耐圧ＭＩＳ（ＰＭＯＳ２、ＮＭＯＳ２）は、上述したオフセットＭＩＳの問題点を解決したデバイス構造になっている。すなわち、ソース・ドレイン領域の高濃度領域（配線コンタクト領域）20s,20d;17s,17dと金属・半導体反応層21s,21dとは、マスクパターンによって形成された第２の絶縁膜15e,15cの端部に整合されている。この第２の絶縁膜15e,15cは、図３に示すように、ゲート長Ｌの方向の第１の絶縁膜のパターン幅Ｗ１よりも大きいパターン幅Ｗ２を有するように形成されている。このため、同一導電型チャネルのＮＭＯＳ１（低耐圧ＭＩＳ）およびＮＭＯＳ２（高耐圧ＭＩＳ）における低不純物濃度領域のオフセット長を対比した場合、ＮＭＯＳ１オフセット長（OFF1)＞ＰＭＯＳオフセット長(OFF2)の関係にある。したがって、高耐圧ＭＩＳにおいては、低不純物濃度領域内での空乏層が充分に延びるため、ドレイン端での電界が緩和される。このため、アバランシェ現象が生じにくくなり、ドレイン耐圧を向上させることができる。また、低抵抗化のための金属・半導体反応層21s,21dは、その第２の絶縁膜15cによって高濃度領域（配線コンタクト領域）17s,17dとともに整合されたものである。したがって、低不純物濃度領域内にその金属・半導体反応層が形成されていないため、接合リークの増大を招くこともない。
【００７９】
この高耐圧ＭＩＳのゲート電極21gは、サリサイド層が形成されていない。その理由は、以下に述べる製造方法から理解されるであろう。高耐圧ＭＩＳは、低耐圧ＭＩＳに比べてシステムＬＳＩの中で占める割合が極めて小さい。すなわち、高耐圧ＭＩＳは電源回路や書込み・消去のための制御回路の一部に適用されるものである。また、高耐圧ＭＩＳは低耐圧ＭＩＳに比べ、高速性は要求されていない。したがって、高耐圧ＭＩＳにおいて、ゲート電極表面をサリサイド層とする必要性はない。
【００８０】
次に、本実施の形態１のフラッシュメモリ内蔵システムＬＳＩの製造方法を図４〜図３１を参照して説明する。
【００８１】
（素子分離領域形成工程）
図４は、浅溝分離領域２が半導体本体(P-sub)1に形成された段階を示している。図は省略されているが、この浅溝分離領域２を形成するまでの製造プロセスは以下のとおりである。
【００８２】
抵抗率１０Ω・ｃｍを有するｐ型シリコン（Ｓｉ）単結晶からなる半導体本体1を準備する。この半導体本体1の主面に、例えば厚さ10〜30nm程度のシリコン酸化膜からなるパッド膜を熱酸化法により形成する。続いて、そのパッド膜上に、厚さ100〜200nm程度のシリコン窒化膜を化学気相成長法(CVD法)により堆積する。このパッド膜は、シリコン窒化膜からなる絶縁膜（溝形成用マスク）が直接シリコン主面に被覆した場合にその表面に熱的歪が残留し、結晶欠陥を引き起こすのを防止するためのバッファ膜である。
【００８３】
続いて、上記窒化膜上に、素子分離領域部が開口したフォトレジストマスクを公知のフォトリゾグラフィ技術を用いて形成する。そして、このフォトレジストマスクをエッチングマスクとして素子分離領域部の窒化シリコン膜、パッド膜および半導体本体を順次エッチングすることにより、半導体本体１に深さ350〜400nm程度の溝2a（図４）を形成する。
【００８４】
なお、窒化シリコン膜をドライエッチングするガスは、例えばCF4+CHF3+ArまたはCF4+Arが使用される。また、半導体本体１をドライエッチングするガスは、HBr+Cl2+He+O2が使用される。
【００８５】
次いで、フォトレジストマスクを除去した後、溝の表面を含む半導体本体1の主面上に、例えば、厚さ400nmのシリコン酸化膜をＣＶＤ法で堆積した後、そのシリコン酸化膜を溝2a内のみに残るようにＣＭＰ（化学的機械研磨：Chemical Mechanical Polishing）法によって平坦化することにより、素子分離領域2を形成する。その後、約１０００℃の熱処理を施して溝2aに埋め込まれたシリコン酸化膜をデンシファイ（焼締め）する。この後、熱リン酸を用いたウエットエッチングにより半導体本体１上に残ったシリコン窒化膜を除去する。この結果、半導体本体１に埋め込まれた深さ350〜400nmの素子分離領域2が得られる。なお、パッド膜は半導体本体１表面の汚染防止のために、そのまま残してもよい。また、パッド膜をウエットエッチングにより除去し、再度熱酸化によりその半導体本体1表面にクリーンなシリコン酸化膜を形成してもよい。このシリコン酸化膜は次のウエル形成工程でのイオン打ち込み法によるイオンダメージを軽減する保護膜として作用する。
【００８６】
（ウエル形成工程）
図５〜図７において、各図、ウエル形成のためにイオン打ち込み技術を用いた不純物導入を示している。
【００８７】
まず、図５に示すように、半導体本体１主面のメモリセル部にｐ型半導体本体１からメモリセルアレイが形成されるｐウエルを分離するために、埋込みｎウエル(N-ISO)3を形成する。
【００８８】
半導体本体1主面上に、メモリセル部が開口された厚さ5μm程度のフォトレジストパターンPR1をフォトリゾグラフィ技術により形成する。そして、埋込みｎウエル(N-ISO)3を形成するために、フォトレジストパターンPR1をマスクとして半導体本体１内に選択的に高エネルギーイオン打ち込みを行う。すなわち、フォトレジストパターンPR1（および素子分離領域２の一部）をマスクとして、ｎ型不純物のリンを、例えば、加速エネルギー23OOkeV、ドーズ量1×1O13/cm2の条件で、半導体本体１の深い位置にイオン打ち込みする。この後、引き延ばし拡散のための熱処理（アニール）を行い、半導体本体１の主面から深さ２〜３μmの深さに不純物濃度のピークがくるように埋込みｎウエル３が形成される。
【００８９】
次いで、フォトレジストパターン（マスク）PR1を除去した後、図６に示すように、半導体本体１の主面の低耐圧ＭＩＳ部のＰＭＯＳ１および高耐圧ＭＩＳ部のＰＭＯＳ２が形成される部分にそれぞれｎウエル(N-Well)4a,4bを形成するためのイオン打ち込みが行われる。
【００９０】
イオン打ち込みは、フォトレジストパターンPR2をマスクとして、ｎ型不純物のリンを、例えば加速エネルギー13OOkeV、ドーズ量1×1O13/cm2の条件、加速エネルギー6OOkeV、ドーズ量5×1O12/cm2の条件そして加速エネルギー2OOkeV、ドーズ量5×1O11/cm2の条件よりなる3つの条件で段階的に行う。さらに、ｐ型不純物の２フッ化ホウ素(BF2)を、例えば加速エネルギー70keV、ドーズ量2×lO12/cm2の条件でイオン打ち込みを行う。
【００９１】
段階的なリンのイオン打ち込みは、深さ方向のウエル濃度分布を均一にさせ、引き延ばし拡散のための熱処理（高温アニール）を回避するためである。一方、BF2のイオン打ち込みは、ｐチャネルＭＩＳＦＥＴのしきい電圧を設定するために実行される。
【００９２】
次いで、フォトレジストパターン（マスク）PR2を除去した後、図７に示すように、半導体本体１の主面の低耐圧ＭＩＳ部のＮＭＯＳ１、高耐圧ＭＩＳ部のＮＭＯＳ２が形成される部分そしてメモリセル部に、それぞれｐウエル(Ｐ-Well)5a,5b,5cを形成するためのイオン打ち込みが行われる。
【００９３】
このイオン打ち込みは、フォトレジストパターンPR3をマスクとして、ｐ型不純物のホウ素を、例えば加速エネルギ450keV、ドーズ量1×1O13/cm2の条件、加速エネルギ2OOkeV、ドーズ量3×1O12/cm2の条件そして加速エネルギー5OkeV、ドーズ量l.2×lOl2/cm2の条件の3つの条件で段階的に行う。段階的なイオン打ち込みは、上記ｎウエル形成と同様の理由により実行される。
【００９４】
ｎウエルおよびｐウエル形成のためのイオン打ち込みした後、950℃程度の熱処理（ウエルアニール）でリンとホウ素とを引き伸ばし拡散してウエル形成が完了する。
【００９５】
（メモリセル部ゲート絶縁膜形成工程）
図８に示すように、半導体本体1の主面にフラシュメモリのためのゲート絶縁膜（トンネル酸化膜）6aをする。
【００９６】
例えば、半導体本体1の主面をＨＦ（フツ酸）系の洗浄液を用いて洗浄し、各ウエル表面をクリーンにした後、８００℃程度のウエット雰囲気での熱酸化により各ウエル表面に厚さ10nm程度のトンネル酸化膜(SiO2)6を形成する。
【００９７】
（メモリセル部ゲート電極形成工程）
図９は、メモリセルのゲート幅方向を規定するパターン形成を行ったフローティング電極6b構造を示す。このフローティング電極CGは、最終的なフローティング電極パータンを示すものではない。
【００９８】
まず、トンネル酸化膜6aが形成された半導体本体1主面全体に、抵抗値を低減する不純物（例えばリン）を含む多結晶シリコン層7がＣＶＤ(Chemical Vapor Deposition) 法により、厚さ70nm程度に形成される。
【００９９】
続いて、多結晶シリコン層7の表面に層間絶縁膜8としてＣＶＤ法によってシリコン酸化膜(SiO2)を形成する。層間絶縁膜8の膜厚は、トンネル酸化膜の厚さのほぼ５倍程度の厚さ50nmであり、トンネル酸化膜との容量結合比を考慮して決定される。また、層間絶縁膜8は、フラシュメモリのデバイス特性の向上、特に誘電率を上げるために酸窒化膜（具体的にはＯＮＯ積層膜)の適用される。
【０１００】
続いて、フォトレジストパターンPR4をマスクとして、層間膜8、多結晶シリコン層7そしてトンネル酸化膜6aを、順次、エッチング除去し、高耐圧ＭＩＳ部および低耐圧ＭＩＳ部の各ウエル表面を露出する。
【０１０１】
（高耐圧ＭＩＳゲート絶縁膜形成工程）
厚いゲート酸化膜を必要とする高耐圧ＭＩＳのゲート酸化膜形成が低耐圧ＭＩＳのゲート酸化膜形成に先行して行われる。
【０１０２】
図１０に示すように、半導体本体1主面上に高耐圧ＭＩＳ部におけるＭＩＳＦＥＴのためのゲート絶縁膜6bを形成する。
【０１０３】
ゲート絶縁膜6bは、シリコン酸化膜から成り、高耐圧ＭＩＳ部および低耐圧ＭＩＳ部における各ウエル4a,4b,5a,5bの表面を熱酸化法によって形成される。ゲート絶縁膜6bの膜厚は１５〜１６nm程度であるが、この膜厚は最終的なゲート絶縁膜の厚さではない。
【０１０４】
（低耐圧ＭＩＳゲート絶縁膜形成工程）
ゲート絶縁膜6bを約９５０℃、２０minアニールした後、図１１に示すように、フォトレジストパターンPR5をマスクとして、ＨＦ系エッチング液を用いて、ゲート絶縁膜6bを選択除去し、低耐圧ＭＩＳ部における各ウエル4a,5aの表面を露出させる。
【０１０５】
フォトレジストパターンPR5を除去した後、図１２に示すように、低耐圧ＭＩＳ部のＭＩＳＦＥＴのためのゲート絶縁膜6cを形成する。ゲート絶縁膜6cは、膜厚４.５〜５nm程度のシリコン酸化膜より成り、露出したウエル4a,5a表面を熱酸化することにより形成される。また、高耐圧ＭＩＳ部のウエル4b,5b上のゲート絶縁膜6bは、ゲート絶縁膜6c形成時に、高耐圧ＭＩＳ部のウエル4b,5b表面が再酸化され、厚さ約１８nmの熱酸化膜（サーマルSiO2膜）で構成される。このような熱酸化膜により充分なゲート耐圧が得られる。
【０１０６】
（メモリセル、高耐圧ＭＩＳ＆低耐圧ＭＩＳのゲート電極形成工程）
図１３に示すように、ゲート酸化膜が形成された半導体本体１の主面全体に、ゲート電極のための導体層9を堆積する。導体層9は、多結晶シリコンから成り、ＣＶＤ法によって形成される。導体層9の膜厚は２５０nm程度である。続いて、導体層9をエッチングダメージから守るために、導体層9表面に、CVD- SiO2より成るキャップ層100を形成する。キャップ層の膜厚は５０nm程度である。
【０１０７】
続いて、図１４に示したように、フォトレジストパターンPR6をマスクとして、低耐圧ＭＩＳ部と高耐圧ＭＩＳ部のキャップ層100を除去する。
【０１０８】
続いて、図１５に示したフォトレジストパターン（マスク）PR5を除去した後、図１６に示したように、半導体本体１主面（低耐圧ＭＩＳ部、高耐圧ＭＩＳ部およびメモリセル部）全体に、再度、 CVD- SiO2より成る厚さ５０nmのキャップ層を堆積させる。この結果、低耐圧ＭＩＳ部および高耐圧ＭＩＳ部の導体層9上のキャップ層100aの厚さは５０nmとなり、メモリセル部の導体層9上のキャップ層100bの厚さは１００nmとなる。キャップ層の膜厚を異ならせた理由は、以下に述べるゲート電極をパターン加工する工程で詳しく述べる。
【０１０９】
続いて、導体層9を選択除去することによりメモリセル、高耐圧ＭＩＳおよび低耐圧ＭＩＳのゲート電極をパターン加工する。
【０１１０】
まず、図１６に示したように、フォトレジストパターンPR7をマスクとして、まず、キャップ層100a,100bを選択除去する。
【０１１１】
続いて、フォトレジストパターン（マスク）PR7を除去した後、図１７に示したように、キャップ層100a,100bをマスクとして、塩素系ガスを用いて多結晶シリコン層9を選択エッチング（ドライエッチング）し、低耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート電極9a,9b;9c,9dが、メモリセルのコントロールゲート電極9eがパターン形成される。このエッチング時に、キャップ層100a,100bもエッチングされる。図１７において、キャップ層100a,100bのそれぞれの膜厚はほぼ同じ厚さで示しているが、この時点でのキャップ層100aの膜厚は２０nm程度であり、キャップ層100bの膜厚は７０nm程度である。
【０１１２】
キャップ層をゲート電極パターン加工のマスクとした理由は以下のとおりである。フォトレジストをマスクに塩素系ガスを用いたゲート電極パターン加工を行うと、その加工時にフォトレジストの側壁に反応生成物が徐々に被着される。この反応生成物がマスクとなり、ゲート電極のパターン幅は、上部に比べて下部が広くなったテーパ状にパターン加工されてしまう。このため、目的としたチャネル長のＭＩＳＦＥＴが得られない。すなわち、ゲート微細パターン加工が困難となる問題が生じた。この問題解決のために、フォトレジストパターン（マスク）PR7を除去し、キャップ層100a,100bをマスクとしてゲート電極パターンの加工が行われる。
【０１１３】
続いて、図１８に示すように、メモリセル部に開口部を有するフォトレジストパターンPR8をマスクとして、フローティング電極7のパターン加工を行う。
【０１１４】
まず、メモリセル部の層間絶縁膜8をエッチング除去する。このとき、キャップ層100bもエッチングされ、残されたその膜厚は２０nmとなる。したがって、マスクPR8で覆われたキャップ層100aと同一もしくは、ほぼ同一の膜厚となる。このため、後で述べるように、キャップ層100a,100bのエッチングが容易になる。キャップ層100bの膜厚をキャップ層100aの膜厚よりも大きくした理由は、この段階でキャップ層100a,100bの膜厚を揃えるためである。
【０１１５】
続いて、コントロールゲート電極9eに規定されるようにフローティング電極7を選択エッチングを行う。この結果、図１８に示すように、ゲート長方向において、コントロールゲート電極9eと一致したフローティング電極7のパターンが形成される。
【０１１６】
（ＮＭＯＳのＬＤＤ部形成工程）
フォトレジストパターン（マスク）PR8を除去した後、図１９に示すように、低耐圧ＭＩＳ部と高耐圧ＭＩＳ部のＮＭＯＳ形成領域およびメモリセル部に低不純物濃度の半導体領域（ＬＤＤ部10s,10d;11s,11d;12d,12s)を形成する。
【０１１７】
まず、低耐圧ＭＩＳ部と高耐圧ＭＩＳ部のＮＭＯＳ形成領域およびメモリセル部に開口部を有するフォトレジストパターン（マスク）PR9を半導体本体１上に形成する。
【０１１８】
続いて、ｎ型不純物として砒素（As）を、ゲート電極9bによって規定されるようにｐウエル5a内に、ゲート電極9dによって規定されるようにｐウエル5b内に、そしてゲート電極9eによって規定されるようにｐウエル5c内に、それぞれイオン打ち込みにより導入する。イオン打込みは、加速エネルギー20keV、ドーズ量１×lO14atoms/cm2程度の条件で行われる。
【０１１９】
（ＰＭＯＳのＬＤＤ部形成工程）
フォトレジストパターン（マスク）PR9を除去した後、図２０に示すように、低耐圧ＭＩＳ部と高耐圧ＭＩＳ部のＰＭＯＳ形成領域に低不純物濃度の半導体領域（ＬＤＤ部13s,13d;14s,14d)を形成する。
【０１２０】
まず、低耐圧ＭＩＳ部と高耐圧ＭＩＳ部のＰＭＯＳ形成領域に開口部を有するフォトレジストパターン（マスク）PR9を形成する。そして、ｎ型不純物、としてボロン（Ｂ）を、ゲート電極9aによって規定されるようにｎウエル4a内に、ゲート電極9cによって規定されるようにｎウエル4b内に、それぞれイオン打ち込みにより導入する。このイオン打込みは、例えば加速エネルギー10〜20keV、ドーズ量1×lO14atoms /cm2程度の条件で行われる。そして、この時のイオン打込みにより、ゲート電極9a,9cのそれぞれにもボロンが導入される。
【０１２１】
続いて、アニール処理による不純物の引き延ばし拡散を行い、ＮＭＯＳおよびＰＭＯＳそれぞれの低不純物濃度の半導体領域（ＬＤＤ部）を形成する。
【０１２２】
（絶縁膜形成工程）
フォトレジストパターン（マスク）PR10を除去した後、図２1に示すように、ＬＤＤ部が形成された低耐圧ＭＩＳ部、高耐圧ＭＩＳ部およびメモリセル部主面上にそれぞれのＭＩＳＦＥＴにおける高不純物濃度領域を規定するためのマスクとなる絶縁膜15を形成する。絶縁膜15は、プラズマ処理によって形成された窒化シリコン膜より成る。この絶縁膜15は、窒化シリコン膜に制限されるものではなく、CVDSiO2膜であってもよい。そして、その膜厚は１００nm程度である。
【０１２３】
（ＮＭＯＳ高濃度領域形成工程）
図２２に示すように、フォトレジストパターンPR11をマスク（以下、第１のマスクと言う）として、窒化シリコン膜15を異方性エッチング加工により選択除去する。
【０１２４】
第１のマスクPR11の開口部は、低耐圧ＭＩＳ部のＮＭＯＳ形成領域では、その開口端部が素子分離領域2上に位置して、余裕度を持った開口パターンで構成されている。一方、高耐圧ＭＩＳ部のＮＭＯＳ形成領域では、図３に示したオフセット構造の高耐圧ＭＩＳ（ＮＭＯＳ２）を得るために、第１のマスクPR11の開口端部は素子分離領域2およびゲート電極9d端部よりオフセットされている。
【０１２５】
この第１のマスクPR11を用いて窒化シリコン膜15に対し異方性エッチングを行う。この結果、ゲート電極9b、9e上部は除去され、そのゲート電極9b,9eの側壁にサイドウオール膜15a,15b（第１の絶縁膜）が残る。一方、ゲート電極9dの側壁には第１のマスクPR11によって窒化シリコン膜15が選択エッチングされ、窒化シリコン膜15c（第２の絶縁膜）がパターン形成される。
【０１２６】
続いて、図２３に示すように、この窒化シリコン膜15a,15b（第１の絶縁膜）と窒化シリコン膜15c（第２の絶縁膜）によって規定されるようにｐウエル5a,5b,5c内にそれぞれｎ型不純物、例えばヒ素（As）をイオン打込みにより導入する。このイオン打込みは、例えば加速エネルギー60keV、ドーズ量3×lO15atoms /cm2の条件で行われる。そして、このイオン打込みにより、ゲート電極9b,9eのそれぞれにも不純物が導入される。すなわち、ｎゲート（ｎ導電型ゲート電極）ＮＭＯＳが得られる。
【０１２７】
（ＰＭＯＳ高濃度領域形成工程）
第１のマスクPR11を除去した後、図２４に示すように、フォトレジストパターンPR12をマスク（以下、第２のマスクと言う）として、窒化シリコン膜15を異方性エッチング加工により選択除去する。
【０１２８】
第２のマスクPR12の開口部は、低耐圧ＭＩＳ部のＰＭＯＳ形成領域では、その開口端部が素子分離領域2上に位置して、余裕度を持った開口パターンで構成されている。一方、高耐圧ＭＩＳ部のＰＭＯＳ形成領域では、図３に示したオフセット構造の高耐圧ＭＩＳ（ＮＭＯＳ２）と同様な構造を得るために、第２のマスクPR12の開口端部は素子分離領域2およびゲート電極9a端部よりオフセットされている。
【０１２９】
第２のマスクPR12を用いて窒化シリコン膜15に対し異方性エッチングを行うことにより、ゲート電極9a上部は除去され、そのゲート電極9aの側壁にサイドウオール膜15d（第３の絶縁膜）が残る。一方、ゲート電極9cの側壁には第２のマスクPR11（マスクパターン）によって窒化シリコン膜15が選択エッチングされ、窒化シリコン膜15e（第４の絶縁膜）がパターン形成される。
【０１３０】
続いて、図２５に示すように、この窒化シリコン膜15d（第３の絶縁膜）と窒化シリコン膜15e（第４の絶縁膜）によって規定されるようにｎウエル4a,4b内にそれぞれｐ型不純物、例えばボロン（B）をイオン打込みにより導入する。このイオン打込みは、例えば加速エネルギー10keV、ドーズ量3×lO15/cm2の条件で行われる。そして、このイオン打込みにより、ゲート電極9aにも不純物が導入される。すなわち、ｐゲート（ｐ導電型ゲート電極）ＰＭＯＳが得られる。
【０１３１】
（シリサイド層形成工程）
図２６に示したように、金属・半導体反応層21s,21d,21gを形成する。
【０１３２】
続いて、低抵抗化のためのシリサイデーションに適した金属（高融点金属）を半導体本体１主面上に堆積する。この金属としてはコバルト（Co）が用いられ、スパッタリングにより厚さ７〜１０nm程度堆積される。コバルト以外には、チタン（Ti）が選ばれる。しかし、発明者等の検討によれば、チタンに比べコバルトが低抵抗化とともに微細化に適していることが明らかとなった。すなわち、コバルトの場合、細線効果がチタンに比べて少ないからである。この細線効果とは、ゲート加工寸法、あるいは配線加工寸法を小さくすると、逆に抵抗が大きくなることをいう。
【０１３３】
コバルトを堆積した後、窒素雰囲気中で５００℃、１分程度のアニール処理を行う。この処理によりゲート電極（9a,9b,9e）表面および高濃度領域（19s,19d;16s16d,20s,20d:17s,17d;18s,18d）のそれぞれの表面はシリサイデーションがなされる。そして、窒化シリコン15および素子分離領域２上の未反応のコバルトをエッチングにより除去した後、再度、窒素雰囲気中で７００℃、１分程度のアニール処理を行う。この結果、コバルトシリサイド(CoSi2)より成る金属・半導体反応層が形成される。コバルトシリサイド層21s,21d,21gは、露出する半導体（ゲート電極および高濃度領域）表面のみに自己整合形成される。すなわち、低耐圧ＭＩＳ部にはサイドウオール（第１、第３の絶縁膜）15a,15dによって整合された高濃度領域にサリサイド層（コバルトシリサイド層21s,21d,21g）が形成される。また、高耐圧ＭＩＳ部にはマスクパターン形成の絶縁膜（第２、第４の絶縁膜）15c,15eによって整合された高濃度領域にサリサイド層（コバルトシリサイド層21s,21d,21g）が形成される。つまり、サリサイド層は低濃度領域（ＬＤＤ部）には形成されることなく、高濃度領域（配線コンタクト領域）表面全体に形成される。
【０１３４】
なお、図２６において、ｎウエル4a とｐウエル5aとの境界部に位置する素子分離領域2上に、窒化シリコン膜15xがエッチング残りとして存在する。これは第１のマスクと第２のマスクとを互いに合わせずれを起こさせ、常にフィールド上に0.５μm程度の幅でその窒化シリコン膜15xが残るように２回のレジスト境界を充分重ねてレイアウトする。この手段により、境界部のその窒化シリコン膜15xが細い筋状になり剥がれることを防ぐためである。
【０１３５】
（コンタクト形成工程）
図２７に示すように、層間絶縁膜22を形成した後、コンタクト孔THを形成する。
【０１３６】
まず、シリサイデーションが完了した半導体本体１主面上に層間絶縁膜として、ＣＶＤ法で酸化シリコン膜22を堆積し、次いでＣＭＰ法を用いてこの酸化シリコン膜22の表面を平坦化する。酸化シリコン膜22の膜厚は、ＣＭＰ法による平坦化を考慮して、適宜、設定される。
【０１３７】
続いて、高濃度領域表面に形成されたサリサイド層（コバルトシリサイド層21s,21d）表面を露出するコンタクト孔THを形成する。このコンタクト孔THの形成は、フォトレジストパターンをマスクとした周知技術の方法により行われる。
【０１３８】
（第１層目配線形成工程）
図２８に示すように、第１層目の配線M1をパターン形成する。
【０１３９】
まず、コンタクト孔THを埋め込むようにプラグP1を形成する。このプラグP1はタングステンプラグより成り、以下の順序で形成される。
【０１４０】
タングステンと下地サリサイド層との反応を防ぐための反応防止膜として、窒化チタン（TiN）をスパッタリングにより薄く堆積する。続いて、この窒化チタン膜上にタングステン（Ｗ）をコンタクト孔を埋め込むように堆積する。Ｗによりコンタクト孔THを完全に埋め込むために、Ｗの膜厚はコンタクト孔径の1/2以上必要とされる。この後、堆積したタングステン（Ｗ）および窒化チタン（TiN）全体をエッチングする方法（エッチバック）により、プラグP1をコンタクト孔内のみに残す。
【０１４１】
次に、金属層をスパッタ法により堆積し、フォトレジストパターンをマスクとした周知のフォトリゾグラフィ技術により、第１層目の配線としてパターン形成する。第１層目配線は、TiN/Ti/AlCu/Ti（最上層/上層/主配線層/下層）で構成される。すなわち、第１層目配線は、下から順にSiO2膜（層間絶縁膜）との接着性およびＷプラグとの接触抵抗を低減するためのTi（厚さ：10nm）、Alを主要配線材料としたAl-0.5%Cu（厚さ：500nm）、AlCuとTiNとの間の接着性を良好にするためのTi（厚さ：10nm）そして反射防止膜としてのTiN（厚さ：75nm）を順にスパッタ法で形成した積層配線より成る。反射防止膜（TiN）はフォトレジストの露光時に金属層からの反射光により過剰にフォトレジストが露光されるのを防止するための膜である。
【０１４２】
（第２層目配線形成工程）
図２９に示すように、層間絶縁膜23上にプラグP2を介して第１層目の配線M1に接続される第2層目の配線M2をパターン形成する。
【０１４３】
まず、図２７に示した層間絶縁膜22の形成と同様に、ＣＶＤ法で酸化シリコン膜23を堆積し、次いでＣＭＰ法を用いてこの酸化シリコン膜23の表面を平坦化する。
【０１４４】
続いて、酸化シリコン膜23のコンタクト孔を形成し、そして図２８に示した第１層目の配線形成工程と同様の材料および形成順序により第２層目の配線M2をパターン形成する。
【０１４５】
（第３層目配線形成工程）
図３０に示すように、層間絶縁膜24上にプラグP3を介して第２層目の配線M2に接続される第３層目の配線M3をパターン形成する。
【０１４６】
第３層目の配線M3は、第２層目配線形成工程と同様の順序により形成される。
【０１４７】
（第４層目配線形成工程）
図３１に示すように、層間絶縁膜25上にプラグP4を介して第３層目の配線M2に接続される第４層目の配線M4をパターン形成する。
【０１４８】
本実施の形態では第４層目の配線M4が最上層になる。しかし、配線Ｍ４は、第２層目配線形成工程）と同様の順序により形成される。
【０１４９】
（パッシベーション膜形成工程）
図３１に示すように、配線M4の一部（ボンデイングパッド部）を露出するように、パッシベーション膜26,27を形成する。
【０１５０】
下層のパッシベーション膜26は、窒化シリコン(TiN)/シリコン酸化膜(SiO2)の積層より成る無機絶縁膜からなる。すなわち、パッシベーション膜26は、珪酸エチルを原料としたテトラ・エチル・オルソ・シリケート（Tetra-Ethyl-Ortho-Silicate）膜（厚さ：800nm）と窒化シリコン膜（厚さ：1.3um（マイクロメートル）)とが、プラズマ法により順次形成された積層膜で構成されている。
【０１５１】
パッシベーション膜27はポリイミド系樹脂膜からなり、エポキシ系封止樹脂体に対するバッファ膜として形成される。パッシベーション膜26,27に設けられた開口は、第４層目の配線M4のボンデイングパッド部を露出し、その露出表面はボンダビイリティ向上のために主配線（AlCu）より成る。
【０１５２】
上述したパッシベーション膜形成工程までのプロセスは、前工程プロセスと呼ばれ、半導体本体が円盤状の半導体ウエハの状態で行われる。しかる後、後工程プロセスとして、以下の工程が行われる。
【０１５３】
半導体ウエハは複数のＩＣペレットを構成する。したがって、半導体ウエハをＩＣペレットに分割するために、まず、ＩＣペレットに適した厚さに半導体ウエハを裏面研削する。そして、半導体ウエハをダイシングすることによりＩＣペレットに分割する。続いて、ＩＣペレットを公知のリードフレームに結合（ボンデイング）する。続いて、リードフレームの外部リードとＩＣペレットの主面に設けられているボンデイングパッド（上記配線M4から成るボンデイングパッド部）とをワイヤで電気的接続する。ワイヤはAlワイヤもしくはAuワイヤから成る。続いて、ＩＣペレット、ワイヤおよびリードフレームの一部をエポキシ系樹脂により封止する。そして、リードフレームの外枠を切断することにより、図５４に示すようなフラッシュメモリ内蔵システムＬＳＩを構成する樹脂封止型半導体集積回路装置が完成する。図５４に示した樹脂封止型半導体装置は面実装型パッケージと称されるものである。この面実装型パッケージは、中央にＩＣペレット100が配置され、システムＬＳＩを構成するＩＣペレット100に設けられたボンデイングパッドとインナーリード103との間にワイヤ101が電気的に接続されている。そして、ＩＣペレット100、ワイヤ101およびインナーリード103が樹脂封止体104により封止されている。樹脂封止体104の四辺から導出したリード102はアウタリードと称され、ガルウイング構造を成す。図は斜視図のため樹脂封止体二辺から導出したリードを示す。
【０１５４】
本実施の形態１によれば、低耐圧ＭＩＳおよび高耐圧ＭＩＳのいずれの高濃度領域表面全体にシリサイド層が形成されているため、その高濃度領域の表面全体を低抵抗化できる。このため、高速化が図れたフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１５５】
本実施の形態１のように一つの半導体本体に互いにデバイス特性の異なるＭＩＳＦＥＴを得る場合、すなわち低耐圧ＭＩＳ（ＰＭＯＳ１、ＮＭＯＳ２）と高耐圧ＭＩＳ（ＰＭＯＳ２、ＮＭＯＳ２）を得る場合において、いずれのＭＩＳＦＥＴの高濃度領域とシリサイド層とが整合されて形成されるため、マスク枚数を低減でき、低コスト、高歩留りのフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１５６】
本実施の形態１によれば、高耐圧ＭＩＳの高濃度領域とシリサイド層とが整合されて形成されるため、ＬＤＤ部（オフセット部）にはサリサイド層が形成されない。このため、接合リークやＬＤＤ部表面の電流の不良を懸念する必要なく、高速ロジックに適したＭＩＳＦＥＴを含むフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１５７】
本実施の形態１によれば、ｐゲートＰＭＯＳ、ｎゲートＮＭＯＳより成るディアルゲート構造ＣＭＩＳが得られ、微細化でかつ短チャネル効果を抑制した高性能のフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１５８】
本実施の形態１によれば、多層配線形成にＣＭＰ法が採用されているため、微細多層配線が実現でき、高集積化されたフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１５９】
本実施の形態１によれば、低耐圧ＭＩＳのゲート絶縁膜厚は4.5〜5nm程度であり、高耐圧ＭＩＳのゲート絶縁膜厚18nm程度であり、その形成順序は“（高耐圧ＭＩＳ部ゲート絶縁膜形成工程）”続いて、“（低耐圧ＭＩＳ部ゲート絶縁膜形成工程）”の順に行われ、要求仕様に応じた低耐圧ＭＩＳが容易に得られ、高性能のフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１６０】
本実施の形態１では、高耐圧ＭＩＳのゲート電極上を高濃度領域を形成する際にレジストマスクで被覆されているため、そのゲート電極上はシリサイデーションされない。一般には高耐圧ＭＩＳの動作には高速ロジック（例えば１.８Ｖ駆動ＭＩＳＦＥＴで構成されたロジック回路）ほどの高速性は要求されないため、問題はない。
【０１６１】
本実施の形態１の素子分離領域は、高集積化に適した浅溝分離(Shallow Groove Isolation)技術が採用される。特に、浅溝分離技術は、ＬＯＣＯＳ(Local Oxidation of Silicon）技術で形成されるバーズビーク(Bird's beak)が存在しないため、素子分離領域の占有面積を低減できる。このため、システムＬＳＩの高集積化が図れる。
【０１６２】
（実施の形態２）
高耐圧ＭＩＳのゲート遅延を低減した実施の形態を以下に述べる。
【０１６３】
図３２に示すように、上記実施の形態１での“（ＮＭＯＳ高濃度領域形成工程）”で適用された第１のマスクPR11に対し、本実施の形態のマスクPR11mは、高耐圧ＭＩＳ部のゲート電極9上にも開口パターンを有する。このマスクPR11mを用いて、絶縁膜15は選択的にエッチングされ、第１の絶縁膜15aおよび第２の絶縁膜15cが形成される。この第１、第２の絶縁膜15a,15cが形成された後は上記実施の形態１と同様な方法で高濃度領域16s,16s;17s,17dが形成される。
【０１６４】
続いて、図３３に示すように、上記実施の形態１での“（ＰＭＯＳ高濃度領域形成工程）”で適用された第１のマスクPR12に対し、本実施の形態のマスクPR12mは、高耐圧ＭＩＳ部のゲート電極9上にも開口パターンを有する。このマスクPR12mを用いて、絶縁膜15は選択的にエッチングされ、第３の絶縁膜15dおよび第４の絶縁膜15eが形成される。この第３、第４の絶縁膜15d,15eが形成された後は上記実施の形態１と同様な方法で高濃度領域19s,19s;20s,20dが形成される。
【０１６５】
続いて、図３４に示すように、上記実施の形態１と同様な“（シリサイド層形成工程）”が行われる。
【０１６６】
したがって、高耐圧ＭＩＳ部のＰＭＯＳ２、ＮＭＯＳ２のそれぞれのゲート電極表面にはシリサイド層21gが形成される。
【０１６７】
本実施の形態２によれば、低耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート遅延を低減した次世代（０.１８umプロセス）のフラッシュメモリ内蔵システムＬＳＩの実現に有効な技術である。
【０１６８】
（実施の形態３）
図２に示したフラッシュメモリ内蔵システムＬＳＩは、高速ロジック部LOGIC、例えば演算回路部(CPU)にキャッシュメモリが搭載される。本実施の形態は、そのキャシュメモリセルに関する。キャシュメモリは内部メモリセルとしてＳＲＡＭセルにより構成される。
【０１６９】
図３５にＳＲＡＭセルの回路図を示す。ＮＭＯＳQnd1,Qnd2は、メモリセルの駆動用ＭＩＳＦＥＴとして機能している。ＰＭＯＳQpr1,Qpr2は、負荷用ＭＩＳＦＥＴとして機能している。そして、ＮＭＯＳQt1,t2は、データ転送のスイッチＭＩＳＦＥＴとして機能している。ワード線WLはＮＭＯＳQt1,t2のゲートに接続されている。また、ビット線BL1,BL2には互いに反転した信号（データ）が伝送される。
【０１７０】
ＳＲＡＭセルの具体的なレイアウト平面図を図３６に示す。同図において、セル上部に、素子分離領域2によって区画されたＬ型の活性領域が左右対象に配置されている。この両活性領域を横切るＸ方向に延びるワード線WLが配置され、ＮＭＯＳQt1,Qt2を構成する。ゲート電極9b1が反転Ｌ型の活性領域を横切るＹ方向に延びて配置され、ＮＭＯＳQnd1を構成する。ゲート電極9b2がＬ型の活性領域を横切るようにＹ方向に延びて配置され、ＮＭＯＳQnd2を構成する。
【０１７１】
セルの下方に、素子分離領域2によって区画された上下反転Ｕ型の活性領域が左右対象に配置されている。ゲート電極9b1と一体化されたゲート電極9a1が前記一方の活性領域を横切るようにＹ方向に延びて配置され、ＰＭＯＳQpr1を構成する。ゲート電極9b2と一体化されたゲート電極9a2が前記他方の活性領域を横切るようにＹ方向に延びて配置され、ＰＭＯＳQpr2を構成する。
【０１７２】
そして、ゲート電極9a1,9b1の一部がＮＭＯＳQnd2とＮＭＯＳQt2との共用半導体領域L1に接続されている。また、ゲート電極9a2,9b2の一部がＰＭＯＳQpr1の半導体領域L2に接続されている。
【０１７３】
上記ＮＭＯＳQt1, Qt2, Qnd1, Qnd2は、図１に示した低耐圧ＭＩＳ、すなわちＮＭＯＳ1のようにＬＤＤ構造およびサリサイド構造を構成している。また、上記ＰＭＯＳQpr1, Qpr2は図１に示した低耐圧ＭＩＳ、すなわちＰＭＯＳ1のようにＬＤＤ構造およびサリサイド構造を構成している。
【０１７４】
このような構成のメモリセルを一単位として、互いに隣り合うメモリセルはX1-X1線、X2-X2線、Y1-Y1線、 Y2-Y2線を中心に線対称配置される。
【０１７５】
図から明らかなように、ＮＭＯＳQnd1,Qnd2とＮＭＯＳQt1,Qt2はｐウエル（P-Well)5a内に形成されている。一方、ＰＭＯＳQpr1,Qpr2はｎウエル(N-Well)4a内に形成されている。
【０１７６】
ｐウエル（P-Well)5a形成はマスクP-maskが用いられ、そのマスクにより覆われていない半導体本体主面に選択的に形成される。
【０１７７】
一方、ｎウエル(N-Well)4a形成はマスクN-maskが用いられ、そのマスクにより覆われていない半導体本体主面に選択的に形成される。
【０１７８】
前記実施の形態１で説明したＰＭＯＳのＬＤＤ部形成にはマスクP-maskが、ＮＭＯＳのＬＤＤ部に形成にはマスクN-maskがそれぞれ用いられる。
【０１７９】
図３６において、コンタクト孔BL1-CONT,BL2-CONT,Vcc-CONT,Vss-CONT内には、例えば、図２８に示したようにプラグP1が埋め込まれている。そして、図３５に示したビット線BL1,BL2は、一対の第２層目配線で構成され、それぞれコンタクト孔BL1-CONT,BL2-CONT内のプラグ上に設けられた第１層目配線（導体）から成るパッド層を介して半導体領域（ソースまたはドレイン領域）に電気的接続され、そしてＹ方向に延びる。
【０１８０】
電源線Vccは、一対の第２層目配線で構成され、それぞれコンタクト孔Vcc-CONT内のプラグ上に設けられた第１層目配線（導体）から成るパッド層を介して半導体領域（ソースまたはドレイン領域）に電気的に接続され、ビット線と同様にＹ方向に延びる。
【０１８１】
基準電位（接地）線Vssは、第１層目配線で構成され、コンタクト孔Vss-CONTのプラグを介して半導体領域に電気的に接続され、Ｘ方向に延びる。
【０１８２】
図３６に示す配線M1aは、第１層目配線で構成され、Ｑpr1の半導体領域(L2)とＱnd1の半導体領域とを電気的接続している。また、配線M1bは、第１層目配線で構成され、Ｑpr2の半導体領域とＱn2の半導体領域(L1)とを電気的接続している。
【０１８３】
ところで、図３６に示すように、高濃度領域形成工程で適用されるマスクが、マスクP-maskとマスクN-maskとの関係にようにマスク重なり部44が存在すると、その重なり部下に位置したゲート電極（斜線）上には、図２６に示した窒化シリコン膜15Xのように窒化シリコン膜が残る。このため、ゲート電極9a1,9a2の一部のシリサイデーションが阻止され、ＮＭＯＳQnd1、ＰＭＯＳQpr1を繋ぐゲート電極9a1,9b1および、ＮＭＯＳQnd2、ＰＭＯＳQpr2を繋ぐゲート電極9a2,9b2の抵抗がわずかであるが高くなる。
【０１８４】
（実施の形態４）
図３７および図３８を参照し、実施の形態４を説明する。本実施の形態は、実施の形態３に比べ、さらに高速動作の対応が可能なキャシュメモリセルを提供する。すなわち、本実施の形態は上記ゲート電極9a1,9a2の抵抗を低減するものである。
【０１８５】
図３７はマスク配置に工夫がされたＳＲＡＭセルのレイアウト平面図を示す。そして、図３８はキャッシュメモリ（ＳＲＡＭセル）の一部を構成するＣＭＯＳ（ＰＭＯＳ１、ＮＭＯＳ１）と高耐圧ＭＩＳ部のＣＭＯＳ（ＰＭＯＳ２、ＮＭＯＳ２）が一つの半導体本体１に形成された半導体集積回路装置の断面図である。図３７に示すＰＮＭＯＳQnd2とＰＭＯＳQpr2は、図３８に示すＰＭＯＳ１とＮＭＯＳ１にそれぞれ対応する。すなわち、図３８に示すキャッシュメモリ部の断面図は、図３７に示すＡ−Ａ’線の切断断面図である。
【０１８６】
本実施の形態によれば、図３７に示すように、マスクP-maskとマスクN-maskとの重なりが回避されている。このようなマスクを用いて高濃度領域形成のための絶縁膜（窒化シリコン膜15)をパターン形成する。したがって、マスクP-maskとマスクN-maskとの境界部46は２度エッチングされることになり、ゲート電極9a1,9b1およびゲート電極9a2,9b2表面全体のシリサイデーションが可能となる。すなわち、ゲート電極9a1,9b1およびゲート電極9a2,9b2表面全体にシリサイド層が形成されるので、それらゲート電極の低抵抗化が図れる。
【０１８７】
なお、境界部46内において、ゲート電極の存在しない部分は素子分離領域の酸化膜が窒化シリコン膜15のエッチングにより削られるため、図３８に示すように溝部2gが形成される。しかしながら、この溝部2gは層間絶縁膜（たとえば、実施の形態１における層間絶縁膜22により埋め込まれるため、ＭＩＳＦＥＴの特性、配線形成への影響はない。
【０１８８】
よって、本実施の形態４によれば、高速動作の対応が可能なキャシュメモリセルが実現でき、高性能のフラッシュメモリ内蔵システムＬＳＩが得られる。
【０１８９】
（実施の形態５）
本実施の形態５では、ＤＲＡＭと高速動作可能な論理演算回路（高速ロジック回路）と、その周辺回路とを同一半導体チップ内に設けた半導体集積回路装置に適用した場合について説明する。
【０１９０】
図３９はＤＲＡＭと高速動作可能な論理演算回路（高速ロジック回路）と、その周辺回路とがワンチップ上に搭載されたシステムオンチップ（以下、ＤＲＡＭ内蔵システムＬＳＩと称す。）のブロック図の一例を簡単に示している。
【０１９１】
ＤＲＡＭ内蔵システムＬＳＩ（半導体チップ１）は、ＣＭＯＳ素子を基本デバイスとして、ＤＲＡＭメモリアレイＤＭＡＹ、センスアンプＳＡ、制御回路ＣＯＮＴから成るＤＲＡＭ部、高速論理演算を行う高速ロジック回路部LOGIC（例えば、プロセッサＣＰＵやＡＳＩＣ:Application Specific Integration）、そしてバッファ機能の入出制御部I/Oで構成されている。
【０１９２】
高速ロジック回路部LOGICは、キャッシュメモリ（キャシュＳＲＡＭ）を内蔵しており、例えば１.８Ｖ駆動ＣＭＯＳで構成される。入出制御部I/Oは３.３Ｖ駆動ＣＭＯＳで構成される。
【０１９３】
次に、図４０〜図５３を参照し、ＤＲＡＭ内蔵システムＬＳＩの形成方法を説明する。
【０１９４】
（ゲート電極形成工程）
図４０は、半導体本体１主面のＤＲＡＭセル部および高速ロジック部にそれぞれゲート電極が形成されたＤＲＡＭ内蔵システムＬＳＩの製造過程を示す断面図である。本実施の形態５でのウエル形成工程までの基本的なプロセスは、前記実施の形態１と同様であるため省略した。すなわち、図４０に示す各ウエル形成順序は前記実施の形態１が参照される。
【０１９５】
図４０に示す高速ロジック部のゲート電極9aおよびＤＲＡＭセル部のゲート電極9wの形成順序を、同図を参照して、以下に説明する。
【０１９６】
まず、半導体本体１主面全体に、高速ロジック部のＣＭＯＳのためのゲート絶縁膜としてシリコン酸化膜（厚さ：4.5nm）を熱酸化により形成する。次に、シリコン酸化膜上に第１の多結晶シリコン層9aをＣＶＤ法により堆積する。次に、第１の多結晶シリコン層9aを、フォトリゾグラフィ技術によりＤＲＡＭセル部はエッチング除去し、高速ロジック部は主面全体に残すようにパターンニングする。ＤＲＡＭセル部のシリコン酸化膜もエッチング除去され、Ｐウエル5a表面が露出される。
【０１９７】
続いて、ＤＲＡＭセル部のＰウエル5a表面に、熱酸化によりゲート絶縁膜としてシリコン酸化膜（厚さ：10nm以下、好ましくは8nm）を形成する。この時、高速ロジック部の多結晶シリコン層9a表面も酸化され、層間絶縁膜としてのシリコン酸化膜がその表面に形成される。次に、半導体本体1主面全体に、第２の多結晶シリコン層とその第２の多結晶シリコン層表面に接する金属シリサイド層（例えば、タングステンシリサイド層WSi）との積層構造から成るポリサイド層9wを形成する。さらに、このポリサイド層表面を覆うように、SiNより成るキャップ層（厚さ：60〜100nm）を形成する。
【０１９８】
続いて、ポリサイド層をパターニングし、ＤＲＡＭセル部のゲート電極（ワード線）9wを形成する。この時、高速ロジック部におけるポリサイド層はエッチングされ、第１の多結晶シリコン層表面に形成されているシリコン酸化膜（層間絶縁膜）はエッチングストッパとして作用する。このため、第１の多結晶シリコン膜はエッチングされない。
【０１９９】
そしてこの後、第１の多結晶シリコン層をパターニングし、高速ロジック部のゲート電極9a,9bを形成する。
【０２００】
本実施の形態によれば、ＤＲＡＭセル部のワード線はポリサイド層により低抵抗化を図っている。そして、高速ロジック部の第１の多結晶シリコン層は、ＤＲＡＭセル部のポリサイド層よりも先行して堆積される。その理由は、ＤＲＡＭセル部のゲート絶縁膜形成と同時に第１の多結晶シリコン膜表面に層間絶縁膜（エッチングストッパ）を形成し、デバイスプロセスの簡略化を図るためである。したがって、ＤＲＡＭセル部のワード線（ゲート電極）パターン加工は高速ロジック部のゲート電極パターン加工に先行して行われる。
【０２０１】
（低濃度領域形成工程）
続いて、図４１に示すように、ゲート電極9w,9a,9bによって自己整合された低濃度領域（ＬＤＤ部）12s,12d;13s,13d;16s,16dを形成する。ＮＭＯＳおよびＰＭＯＳの低濃度領域形成工程はそれぞれ、前記実施の形態１で説明した方法と同様に、フォトレジストマスク(PR9,PR10)を用いてイオン打ち込みにより達成される。
【０２０２】
（絶縁膜形成工程）
図４２に示すように、ＬＤＤ部が形成されたＤＲＡＭセル部、高速ロジック部主面上に高濃度領域を規定するための絶縁膜15を形成する。絶縁膜15は、窒化シリコン膜（膜厚：100nm）から成り、公知のプラズマＣＶＤ法により形成される。
【０２０３】
（ＤＲＡＭセル部コンタクト形成）
図４３に示すように、層間絶縁膜（第１の層間絶縁膜）23を形成した後、フォトレジストパターンPR100をマスクとして、層間絶縁膜23にコンタクト孔THを形成する。
【０２０４】
同図において、まず、層間絶縁膜としてＣＶＤ法でシリコン酸化(SiO2)膜23を堆積し、次いでＣＭＰ法を用いてSiO2膜23の表面を平坦化する。 SiO2膜23の膜厚は、ＣＭＰ法による平坦化を考慮して、適宜、設定される。 
【０２０５】
層間絶縁膜23は 、より具体的には珪酸エチルを原料としたテトラ・エチル・オルソ・シリケート（Tetra-Ethyl-Ortho-Silicate）膜から成る。この膜はプラズマＣＶＤ法により堆積される。
【０２０６】
また、層間絶縁膜23は、デバイス特性の安定化のため、ホスホシリケートガラス(ＰＳＧ）とテトラ・エチル・オルソ・シリケート膜とが順次、堆積された積層膜が選択される。
【０２０７】
続いて、ＬＤＤ部12s,12d表面を露出するコンタクト孔THを形成する。このコンタクト孔THの形成は、フォトレジストパターンPR100をマスクとした周知のフォトリゾグラフィ技術により行われる。コンタクト孔THはゲート電極9w上に位置されて形成された。すなわち、コンタクト孔THの加工寸法は厳密なものではなく、コンタクト孔THの開口幅は、ゲート電極間の幅より大きく形成できる。その理由を以下に説明する。
【０２０８】
まず、層間絶縁膜23がドライエッチング加工される。引き続いて、エッチングガスを変え、窒化シリコン膜15をドライエッチング（異方性エッチング）し、コンタクト孔THを形成する。この時、ポリサイド層9w上にはキャップ層が存在しているため、窒化シリコン膜15のエッチングの際のポリサイド層9wは露出しない。すなわち、ここでの工程では自己整合によるコンタクト孔THの形成がなされる。
【０２０９】
（ビット線形成）
図４４に示すように、コンタクト孔THに埋め込まれたプラグP1を介してビット線BLを形成する。
【０２１０】
まず、コンタクト孔THを埋め込むように、Ｎ型不純物を含んだ多結晶シリコン層（ドープドポリシリコン）を堆積した後、その多結晶シリコン層全体をエッチングする処理、いわゆるエッチバック処理により、プラグP1を形成する。このプラグP1形成はＣＭＰ法の適用も可能である。むしろ、過剰エッチングによるプラグP1の落ち込みをなくすためにＣＭＰ法の適用が推奨される。
【０２１１】
続いて、層間絶縁膜23上部にビット線BLを形成する。ビット線BLは、層間絶縁膜23上部にスパッタリング法でTiN膜とＷ膜とを堆積し、次いでW膜の上部にＣＶＤ法で窒化シリコン膜（図示せず）を堆積した後、フォトレジストパターンをマスクにしたエッチングでこれらの膜をパターニングして形成する。
【０２１２】
（ＤＲＡＭセル部キャパシタ形成工程）
まず、図４５に示すように、層間絶縁膜（第２の層間絶縁膜）24としてＣＶＤ法でシリコン酸化膜を堆積し、次いでＣＭＰ法を用いてこのシリコン酸化膜24の表面を平坦化する。シリコン酸化膜24の膜厚は、ＣＭＰ法による平坦化を考慮して、適宜、設定される。層間絶縁膜24は 、層間絶縁膜23と同様に、珪酸エチルを原料としたテトラ・エチル・オルソ・シリケート（Tetra-Ethyl-Ortho-Silicate）膜から成る。
【０２１３】
続いて、フォトレジストパターンPR101をマスクとして、キャパシタが接続されるプラグP1の表面を露出させるようにエッチングにより層間絶縁膜24に開口24hを設ける。
【０２１４】
続いて、図４６に示すように、開口24hの側壁に沿って下部電極（蓄積電極）30を形成する。蓄積電極30は、ＣＶＤ法またはスパッタリング法でＷ膜を堆積し、フォトレジストパターンをマスクにしたエッチングでパターニングすることにより形成する。次に、下部電極30の露出する表面にキャパシタ用絶縁膜（誘電体膜）31を形成する。
【０２１５】
このキャパシタ用絶縁膜31は、例えば、比較的誘電率の高い酸化タンタル(Ta2O5)より成る。酸化タンタル膜31は、厚さ約20nmの非晶質の酸化タンタルをＣＶＤ法によって堆積した後、熱酸化処理を施すことにより、その酸化タンタルを結晶化することにより形成される。そして、キャパシタ用絶縁膜上部（プレート）電極31を形成を形成する。この上部（プレート）電極31はスパッタリング法で形成されたTiN膜より成る。
【０２１６】
なお、キャパシタ用絶縁膜に酸化タンタル膜を用いたが、その他の金属酸化膜、たとえば(Ba,Sr)TiO3膜またはPb(Zr,Ti)O3膜などの高誘電体膜を用いてもよい。また、上記プレート電極を構成する膜にTiN膜を用いたが、タングステンナイトライド(WN)膜やタングステン(W)膜などから選択された高融点金属膜を用いることができる。さらに、上記プレート電極は不純物を含む多結晶シリコン膜であってもよい。多結晶シリコン膜が適用される場合は、後で述べるシリサイド層形成工程で、その多結晶シリコン膜の表面にもシリサイデーションを行い、プレート電極の低抵抗化を図ることができる。
【０２１７】
（ＰＭＯＳゲート電極サイドウオールスペーサ形成工程）
図４７に示すように、フォトレジストパターンPR102をマスクに用いて、層間絶縁膜23,24（シリコン酸化膜）を選択的にエッチングする。この層間絶縁膜のエッチングは、下地の窒化シリコン膜15をエッチングすることなく、その窒化シリコン膜表面で止まる。
【０２１８】
続いて、図４８に示すように、露出した窒化シリコン膜15を反応性イオンエッチング（異方性エッチング）手段によりＰＭＯＳゲート電極9aの側壁にサイドウオールスペーサ15dを形成する。
【０２１９】
（ＰＭＯＳ高濃度領域形成工程）
続いて、図４８に示すように、サイドウオールスペーサ15dによって整合された高濃度領域19s,19dを形成する。すなわち、サイドウオールスペーサ15dによって規定されるようにｎウエル4a内にそれぞれｐ型不純物、例えばボロン（B）をイオン打込みにより導入する。イオン打込みは、例えば加速エネルギー10keV、ドーズ量3×lO15atoms /cm2程度の条件で行われる。そして、このイオン打込みにより、ゲート電極9aにも不純物が導入され、ｐゲート（ｐ導電型ゲート電極）ＰＭＯＳが得られる。
【０２２０】
（ＮＭＯＳゲート電極サイドウオールスペーサ形成工程）
まず、図４９に示すように、フォトレジストパターンPR103をマスクとして、層間絶縁膜23,24（シリコン酸化膜）を選択的にエッチングする。この層間絶縁膜のエッチングは、下地の窒化シリコン膜15をエッチングすることなく、その窒化シリコン膜表面で止まる。
【０２２１】
続いて、図５０に示すように、露出した窒化シリコン膜15を反応性イオンエッチング（異方性エッチング）手段によりＮＭＯＳゲート電極9aの側壁にサイドウオールスペーサ15dを形成する。
【０２２２】
（ＮＭＯＳ高濃度領域形成工程）
続いて、図５０に示すように、サイドウオールスペーサ15dによって規定された高濃度領域16s,16dを形成する。
【０２２３】
すなわち、サイドウオールスペーサ15dによって規定されるようにｐウエル内にそれぞれｎ型不純物、例えばヒ素（As）をイオン打込みにより導入する。イオン打込みは、例えば加速エネルギー60keV、ドーズ量3×lO15atoms /cm2程度の条件で行われる。そして、このイオン打込みにより、ゲート電極9b,9eのそれぞれにも不純物が導入され、ｎゲート（ｎ導電型ゲート電極）ＮＭＯＳが得られる。
【０２２４】
（シリサイド層形成工程）
図５１に示すように、高速ロジック部（ＮＭＯＳおよびＰＭＯＳ）のゲート電極および高濃度領域表面に金属・半導体反応層（サリサイド層）を形成する。具体的にはコバルトシリサイド層が前記実施の形態１と同様のシリサイデーション技術により形成される。図示していないが、シリサイデーションに先立ってコバルトを堆積する場合、プレート電極32表面には、シリコン酸化膜等の絶縁膜で保護される。この結果、ＮＭＯＳのコバルトシリサイド層は高濃度領域形成のサイドウオールスペーサ15aによって整合されて形成される。一方、ＰＭＯＳのコバルトシリサイド層は高濃度領域形成のサイドウオールスペーサ15aによって整合されて形成される。
【０２２５】
先に述べたように、プレート電極として多結晶シリコン膜が採用されるならば、そのプレート電極表面は絶縁膜による保護は必要としない。この場合、プレート電極32の表面にもコバルトが堆積される。そして、上記ゲート電極および高濃度領域表面にコバルトシリサイド層を形成すると同時に、上記プレート電極32表面にコバルトシリサイド層を形成することができる。
【０２２６】
（第１層目配線形成工程）
図５２において、まず、シリサイデーションが完了した半導体本体１主面上に層間絶縁膜（第３の層間絶縁膜）28を堆積する。この層間絶縁膜28は、スピン塗布法によって高速ロジック部を埋め込むように塗布されたスピンオングラス膜と、このピンオングラス膜上にＣＶＤ法により堆積された酸化シリコン膜とから成る積層膜で構成される。この層間絶縁膜28の平坦化のために、化学機械研磨（ＣＭＰ）法やエッチバック法が適用される。
【０２２７】
続いて、高濃度領域表面に形成されたサリサイド層（コバルトシリサイド層21d）表面を露出するコンタクト孔THを形成する。このコンタクト孔THの形成は、フォトレジストパターンをマスクとしたドライエッチング加工により達成される。
【０２２８】
続いて、コンタクト孔THを埋め込むようにプラグP1を形成する。このプラグP1はタングステンプラグより成り、以下の順序で形成される。まず、タングステンと下地サリサイド層との反応を防ぐための反応防止膜として、窒化チタン（TiN）をスパッタリングにより薄く堆積する。続いて、この窒化チタン膜上にタングステン（Ｗ）をコンタクト孔を埋め込むように堆積する。そして、堆積したタングステン（Ｗ）および窒化チタン（TiN）全体をエッチングする方法（エッチバック）により、プラグP1をコンタクト孔TH内に残す。
【０２２９】
続いて、金属層を堆積し、フォトレジストパターンをマスクとした周知技術の方法により、第１層目配線を形成する。配線となる金属層は、実施の形態１と同様に、例えばTiN/Ti/AlCu/TiN（最上層/上層/主配線層/下層）で構成される。すなわち、第１層目配線は、下から順にSiO2膜（層間絶縁膜）との接着性およびＷプラグとの接触抵抗を低減するためのTi（厚さ：10nm）、Alを主要配線材料としたAl-0.5%Cu（厚さ：500nm）、AlCuとTiNとの間の接着性を良好にするためのTi（厚さ：10nm）そして反射防止膜としてのTiN（厚さ：75nm）を順にスパッタ法で形成した積層配線より成る。
【０２３０】
（第２層目配線形成工程）
図５２において、まず、第１層目配線を覆うように層間絶縁膜(第４の層間絶縁膜）29を堆積する。層間絶縁膜29はＣＶＤ法により堆積したシリコン酸化膜23から成る。次いで、ＣＭＰ法を用いて層間絶縁膜29の表面を平坦化する。
【０２３１】
続いて、第１層目配線M1の一部が露出するように、シリコン酸化膜29にコンタクト孔THを形成する。そして、金属層を堆積し、フォトレジストパターンをマスクとした周知技術の方法により、第２層目配線M2を形成する。配線となる金属層は、第１層目配線と同様に、例えばTiN/Ti/AlCu/TiN（最上層/上層/主配線層/下層）で構成される。図示したように、層間絶縁膜29はＣＭＰ法により平坦化されているため、例えば、第２層目配線M2により、ＤＲＡＭセル部（ＤＲＡＭメモリアレー）上に延ばし、回路ブロック間の相互接続も可能となる。したがって、半導体チップ内における回路ブロック配置の自由度が増すため、高速動作に適したＤＲＡＭ内蔵システムＬＳＩが得られる。なお、回路ブロックとは、図３９に示したＤＲＭメモリアレー(DMAY)、入出力制御部(I/O)、高速ロジック回路部(LOGIC)等を言う。
【０２３２】
第２層目配線M2が最終配線であるならば、実施の形態１の”パシベーション膜形成工程”で説明した手段により、第２層目配線M2はパシベーション膜により保護される。また、必要に応じて、第２層目配線M2上に層間絶縁膜および配線を順次形成することにより、３層配線、４層配線あるいは５層配線構造のＤＲＡＭ内蔵システムＬＳＩが得られる。
【０２３３】
本実施の形態５によれば、高速ロジック部のＮＭＯＳ、ＰＭＯＳのいずれの高濃度領域表面全体にシリサイド層が形成されているため、その高濃度領域の表面全体を低抵抗化できる。このため、高速化が図れたＤＲＡＭ内蔵システムＬＳＩが得られる。
【０２３４】
また、高速ロジック部のＮＭＯＳ、ＰＭＯＳのいずれの高濃度領域とシリサイド層とが整合されて形成されるため、マスク枚数を低減でき、低コスト、高歩留りのＤＲＡＭ内蔵システムＬＳＩが得られる。
【０２３５】
また、ｐゲートＰＭＯＳ、ｎゲートＮＭＯＳより成るディアルゲート構造ＣＭＩＳが得られ、微細化でかつ短チャネル効果を抑制した高性能のＤＲＡＭ内蔵システムＬＳＩが得られる。
【０２３６】
さらに、ＤＲＡＭセル部はポリサイドゲート構造で、高速ロジック部はサリサイドゲート構造のＣＭＯＳで構成されているため、高速化と低消費電力を同時解決し、高集積化されたＤＲＡＭ内蔵システムＬＳＩが得られる。
【０２３７】
上記の各実施の形態において、ＰＭＯＳ及びＮＭＯＳのゲート絶縁膜は、酸化膜（具体的にはシリコン酸化膜）よりなる単層膜の他に、デバイス特性の向上や信頼性のニーズに応じて、窒化膜（具体的にはシリコンナイトライド）と酸化膜との積層膜、あるいは酸窒化膜（オキシナイトライド）と称した複合膜、そしてさらには窒化膜よりなる単層膜などの選択が可能である。
【０２３８】
（実施の形態６）
実施の形態１で述べたフラシュメモリ内蔵システムＬＳＩの製造方法は、以下の変形例が考えられる。本実施の形態６を図２０のＰＭＯＳのＬＤＤ部形成工程に続いて説明する。
【０２３９】
（絶縁膜形成工程）
図５５に示すように、ＬＤＤ部が形成された低耐圧ＭＩＳ部、高耐圧ＭＩＳ部およびメモリセル部主面上にそれぞれのＭＩＳＦＥＴにおける高不純物濃度領域を規定するためのマスクとなる絶縁膜15を形成する。絶縁膜15は、プラズマ処理によって形成された窒化シリコン膜より成る。この絶縁膜15は、低圧ＣＶＤ法（生成温度：約７４０℃）により形成した、厚さ１５０nm程度のSiO2膜からなる。
【０２４０】
（サイドウオール形成工程）
図５６に示すように、絶縁膜15をエッチバックすることによりサイドウオール15a,15b,15c,15d,15eを形成する。図から明らかなように、ＮＭＯＳ、ＰＭＯＳのサイドウオールは同一工程でエッチバックすることにより形成されることになる。絶縁膜15のオーバエッチングにより、キャップ層100a,100bはほとんど除去されてしまうこともあるが、問題にはならない。
【０２４１】
（絶縁膜形成工程）
図５７に示すように、サイドウオール15a,15b,15c,15d,15eが形成された基板主面に、再度、絶縁膜115をデポジションする。この絶縁膜115は、低圧ＣＶＤ法（生成温度：約７４０℃）により形成した、厚さ２０nm程度のSiO2膜（シリコン酸化膜）からなる。
【０２４２】
（ＮＭＯＳ高濃度領域形成工程）
図５８に示すように、フォトレジストパターンPR11をマスク（以下、第１のパターンマスクと言う）として、 SiO2膜115を選択除去する。
【０２４３】
第１のパターンマスクPR11の開口部は、低耐圧ＭＩＳ部のＮＭＯＳ形成領域では、その開口端部が素子分離領域2上に位置して、余裕度を持った開口パターンで構成されている。
【０２４４】
一方、高耐圧ＭＩＳ部のＮＭＯＳ形成領域では、オフセット構造の高耐圧ＭＩＳを得るために、第１のパターンマスクPR11の開口端部はゲート電極9d端部よりオフセットされている。
【０２４５】
この第１のパターンマスクPR11を用いてSiO2膜（シリコン酸化膜）115に対しエッチングを行う。この結果、ゲート電極9b、9e上部は除去され、そのゲート電極9b,9eの側壁にサイドウオール膜15a,15b（第１の絶縁膜）が残る。一方、ゲート電極9dの側壁には第１のパターンマスクPR11によってSiO2膜115が選択エッチングされ、 SiO2膜115c（第２の絶縁膜）がパターン形成される。
【０２４６】
続いて、SiO2膜15a,15b（第１の絶縁膜）とSiO2膜115c（第２の絶縁膜）によって規定されるようにｐウエル5a,5b,5c内にそれぞれｎ型不純物、例えばヒ素（As）をイオン打込みにより導入する。このイオン打込みは、例えば加速エネルギー60keV、ドーズ量3×lO15atoms /cm2の条件で行われる。そして、このイオン打込みにより、ゲート電極9b,9eのそれぞれにも不純物が導入される。すなわち、ｎゲート（ｎ導電型ゲート電極）ＮＭＯＳが得られる。
【０２４７】
（ＰＭＯＳ高濃度領域形成工程）
第１のマスクPR11を除去した後、図５９に示すように、フォトレジストパターンPR12をマスク（以下、第２のパターンマスクと言う）として、SiO2膜115を選択除去する。
【０２４８】
第２のマスクPR12の開口部は、低耐圧ＭＩＳ部のＰＭＯＳ形成領域では、その開口端部が素子分離領域2上に位置して、余裕度を持った開口パターンで構成されている。一方、高耐圧ＭＩＳ部のＰＭＯＳ形成領域では、オフセット構造の高耐圧ＭＩＳ構造を得るために、第２のパターンマスクPR12の開口端部はゲート電極9a端部よりオフセットされている。
【０２４９】
第２のパターンマスクPR12を用いてSiO2膜115に対し異方性エッチングを行うことにより、ゲート電極9a上部は除去され、そのゲート電極9aの側壁にサイドウオール膜15d（第３の絶縁膜）が残る。一方、ゲート電極9cの側壁には第２のパターンマスクPR11によってSiO2膜115が選択エッチングされ、SiO2膜115e（第４の絶縁膜）がパターン形成される。
【０２５０】
続いて、このSiO2膜15d（第３の絶縁膜）とSiO2膜115e（第４の絶縁膜）によって規定されるようにｎウエル4a,4b内にそれぞれｐ型不純物、例えばボロン（B）をイオン打込みにより導入する。このイオン打込みは、例えば加速エネルギー10keV、ドーズ量3×lO15/cm2の条件で行われる。そして、このイオン打込みにより、ゲート電極9aにも不純物が導入される。すなわち、ｐゲート（ｐ導電型ゲート電極）ＰＭＯＳが得られる。
【０２５１】
（シリサイド層形成工程）
図６０に示したように、金属・半導体反応層21s,21d,21gを形成する。
【０２５２】
続いて、低抵抗化のためのシリサイデーションに適した金属（高融点金属）を半導体本体１主面上に堆積する。この金属としてはコバルト（Co）が用いられ、スパッタリングにより厚さ７〜１０nm程度堆積される。コバルト以外には、チタン（Ti）が選ばれる。
【０２５３】
コバルトを堆積した後、窒素雰囲気中で５００℃、１分程度のアニール処理を行う。この処理によりゲート電極（9a,9b,9e）表面および高濃度領域（19s,19d;16s16d,20s,20d:17s,17d;18s,18d）のそれぞれの表面はシリサイデーションがなされる。そして、窒化シリコン15および素子分離領域２上の未反応のコバルトをエッチングにより除去した後、再度、窒素雰囲気中で７００℃、１分程度のアニール処理を行う。この結果、コバルトシリサイド(CoSi2)より成る金属・半導体反応層が形成される。コバルトシリサイド層21s,21d,21gは、露出する半導体（ゲート電極および高濃度領域）表面のみに自己整合形成される。すなわち、低耐圧ＭＩＳ部にはサイドウオール（第１、第３の絶縁膜）15a,15dによって整合された高濃度領域にサリサイド層（コバルトシリサイド層21s,21d,21g）が形成される。また、高耐圧ＭＩＳ部にはマスクパターン形成の絶縁膜（第２、第４の絶縁膜）15c,15eによって整合された高濃度領域にサリサイド層（コバルトシリサイド層21s,21d,21g）が形成される。つまり、サリサイド層は低濃度領域（ＬＤＤ部）には形成されることなく、高濃度領域（配線コンタクト領域）表面全体に形成される。
【０２５４】
そして、サリサイド形成工程の後は、前記実施の態様１で述べたコンタクト形成工程（図２７）に続く。
【０２５５】
本実施の態様６によれば、 ＮＭＯＳ、ＰＭＯＳのサイドウオールは同時にエッチバックすることにより形成されるため、ＮＭＯＳ、ＰＭＯＳサイドウオール長のずれがなくなる。すなわち、 ＮＭＯＳ、ＰＭＯＳサイドウオール長は等しい。
【０２５６】
また、本実施の形態６によれば、サイドウオールスペーサはCVD SiO2膜15,115よりなり、窒化シリコンのサイドウオールスペーサによる電子トラップの影響がなくなる。
【０２５７】
（実施の形態７）
前記実施の形態６では高耐圧ＭＩＳのオフセット部はソース及びドレイン領域の両方に形成されたが、そのオフセット部は片側（特に高耐圧がかかるドレイン側）のみ形成した高耐圧ＭＩＳでもよい。システムＬＳＩの中には、両方の領域にオフセット部を有する高耐圧ＭＩＳと、片方の領域にオフセット部を有する高耐圧ＭＩＳとが共存する。
【０２５８】
図６１に本実施の形態７のドレイン領域にオフセット部を有する高耐圧ＭＩＳの断面構造を示す。図はＮＭＯＳを示しているが、ＰＭＯＳも同様な構造が適用される。
【０２５９】
このような片側オフセット高耐圧ＭＩＳは、図６２に示したパターンマスクPR12により高濃度領域が形成される。
【０２６０】
以上、本発明の実施の形態を詳しく述べた。これらの実施の形態から導き出される本発明の具体的な特徴事項を以下に列挙する。
【０２６１】
（１）実施の形態３で述べたように、本発明はＣＭＯＳ構成のフリップフロップ型ＳＲＡＭセルを内蔵する半導体集積回路装置であって、ＳＲＡＭセルは一対の負荷ＰＭＯＳ、一対の駆動ＮＭＯＳおよび一対の転送ＮＭＯＳとで構成され、上記ＰＭＯＳ、一対の駆動ＮＭＯＳおよび一対の転送ＮＭＯＳはサリサイド電極構造から成ることを特徴とする。本構成はキャッシュメモリに適した６ＭＯＳタイプのＳＲＡＭセルである。
【０２６２】
（２）前記一対の負荷ＰＭＯＳのゲート電極は、Ｐ型不純物を含む多結晶シリコン層と、該多結晶シリコン層表面に形成された金属シリサイド層とから成り、前記一対の駆動ＮＭＯＳおよび一対の転送ＭＯＳのそれぞれのゲート電極は、 Ｎ型不純物を含む多結晶シリコン層と、該多結晶シリコン層表面に形成された金属シリサイド層とから成ることを特徴とする。
【０２６３】
（３）実施の形態３で述べたように、本発明は半導体基体内に、高耐圧用の第１の絶縁ゲート電界効果型トランジスタと低耐圧用の第２の絶縁ゲート電界効果型トランジスタとが形成された半導体集積回路装置であって、前記第１のトランジスタのゲート電極は、多結晶シリコン層から成り、該多結晶シリコン層表面に絶縁膜が被覆され、前記第１のトランジスタのソース及びドレイン領域それぞれの高濃度領域表面に金属シリサイド層が形成され、前記第２のトランジスタのゲート電極は、多結晶シリコン層から成り、該多結晶シリコン層表面に金属シリサイド層が形成され、かつ前記ゲート電極の側壁には絶縁材料からなるサイドウオール層が形成され、前記第１のトランジスタのソース及びドレイン領域それぞれの高濃度領域表面に金属シリサイド層が前記サイドウオール層により整合形成されていることを特徴とする。
【０２６４】
（４）前記金属シリサイド層はコバルトシリサイドより成ることを特徴とする。
【０２６５】
（５）実施の形態６で述べたように、前記サイドウオール層はシリコン酸化膜より成ることを特徴とする。
【０２６６】
（６）実施の形態１で述べたように、本発明は半導体基体内に、高耐圧用の第１の絶縁ゲート電界効果型トランジスタと低耐圧用の第２の絶縁ゲート電界効果型トランジスタとが形成された半導体集積回路装置であって、前記第１のトランジスタのゲート電極は、多結晶シリコン層から成り、該多結晶シリコン層の上面部および側面部に絶縁膜が被覆され、前記第１のトランジスタのソース及びドレイン領域それぞれは高濃度領域と低濃度領域とから成り、前記絶縁膜には前記第１のトランジスタのソース及びドレイン領域それぞれの高濃度領域表面上に開口部が設けられ、前記開口部内の前記高濃度領域表面に金属シリサイド層が形成され、前記第２のトランジスタのゲート電極は、多結晶シリコン層から成り、該多結晶シリコン層表面に金属シリサイド層が形成され、かつ前記ゲート電極の側壁には絶縁材料からなるサイドウオール層が形成され、前記第１のトランジスタのソース及びドレイン領域それぞれは高濃度領域と低濃度領域とから成り、前記第１のトランジスタのソース及びドレイン領域それぞれの高濃度領域表面に金属シリサイド層が前記サイドウオール層により整合形成されていることを特徴とする。
【０２６７】
（７）実施の形態１で述べたように、本発明は、半導体基板に第１導電型チャネルを構成する第１の絶縁ゲート電界効果トランジスタと第２導電型チャネルを構成する第２の絶縁ゲート電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記第１のトランジスタのゲート電極に第１のサイドウオール層を形成する工程と、前記第２のトランジスタのゲート電極に第２のサイドウオール層を形成する工程と、前記第１のトランジスタのソースおよびドレイン領域表面に第１のサイドウオール層に整合して金属シリサイド層を形成する工程と、前記第２のトランジスタのソースおよびドレイン領域表面に第２のサイドウオール層に整合して金属シリサイド層を形成する工程と、から成ることを特徴とする。
【０２６８】
（８）実施の形態１で述べたように、本発明は、第１、第２のサイドウオール層は、それぞれ別工程で形成し、第１のトランジスタのソースおよびドレイン領域表面に第１のサイドウオール層に整合して金属シリサイド層を、前記第２のトランジスタのソースおよびドレイン領域表面に第２のサイドウオール層に整合して金属シリサイド層を同一工程で形成することを特徴とする。
【０２６９】
（９）実施の形態６で述べたように、本発明は、第１、第２のサイドウオール層は、それぞれ同一工程で形成し、第１のトランジスタのソースおよびドレイン領域表面に第１のサイドウオール層に整合して金属シリサイド層を、前記第２のトランジスタのソースおよびドレイン領域表面に第２のサイドウオール層に整合して金属シリサイド層を同一工程で形成することを特徴とする。
【０２７０】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２７１】
（１）本発明によれば、第１ＭＩＳＦＥＴ の第２領域（高濃度領域）と金属半導体反応層とが第１の絶縁膜に整合され、また第２ＭＩＳＦＥＴのの第４領域（高濃度領域）と金属半導体反応層とが第２の絶縁膜にそれぞれ整合されており、また第２、第４領域の電極引き出し部は金属・半導体反応膜により低抵抗化されている。このため、微細化され、高速動作が可能なＭＩＳＦＥＴを内蔵する半導体集積回路装置が得られる。
【０２７２】
特に、上記第１ゲート電極の側壁に形成された第１の絶縁膜と、上記第２ゲート電極の側壁に形成された第２の絶縁膜とはゲート長方向における幅を異ならせたことにより互いにデバイス特性の異なるＭＩＳＦＥＴが得られる。具体的には、第２の絶縁膜の幅を上記第１の絶縁膜の幅よりも大きくしたことにより、第２半導体（第２ウエル）と第１領域とで構成されたＰＮ接合端から金属・半導体反応層までの距離が第１半導体（第１ウエル）と第２領域とで構成されたＰＮ接合端から金属・半導体反応層までの距離に比較して大きい。このため、第３領域内での空乏層の延びを充分確保でき、第１ＭＩＳＦＥＴよりも耐圧の高い第２ＭＩＳＦＥＴ、すなわち高電圧駆動が可能なＭＩＳＦＥＴが得られる。
【０２７３】
したがって、微細化され、高速動作が可能で、かつ高電圧駆動が可能なＭＩＳＦＥＴを内蔵する半導体集積回路装置が得られる。
【０２７４】
（２）本発明によれば、第２領域とその表面の金属・半導体層とは第１の絶縁膜によって、第４領域とその表面の金属・半導体層とは第２の絶縁膜によってそれぞれ自己整合形成されるため、マスク枚数の低減が図れる。したがって、マスクそのものの製作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像および洗浄・乾燥の一連の処理を削減することができ、半導体集積回路装置のプロセスコストを大幅に低減できる。また、異物による不良発生率を低減でき、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【０２７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２７６】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０２７７】
【図１】本発明の一実施の形態である半導体集積回路装置の断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置に構成された回路ブロック図である。
【図３】本発明の一実施の形態である半導体集積回路装置の要部の平面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３２】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３５】ＳＲＡＭメモリセルの回路図である。
【図３６】本発明の他の実施の形態であるＳＲＡＭメモリセルのレイアウト図である。
【図３７】本発明の他の実施の形態であるＳＲＡＭメモリセルのレイアウト図である。
【図３８】本発明の他の実施の形態である半導体集積回路装置の要部断面図である。
【図３９】本発明の他の実施の形態である半導体集積回路装置の要部の平面図である。
【図４０】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図４１】図４０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４４】図４３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４５】図４４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４６】図４５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４７】図４６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４８】図４７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４９】図４８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５０】図４９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５１】図５０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５２】図５１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５３】図５２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５４】本発明に係わる樹脂封止型半導体集積回路装置の斜視図である。
【図５５】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図５６】図５５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５７】図５６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５８】図５７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５９】図５８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６０】図５９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６１】本発明の他の実施の形態である半導体集積回路装置の要部断面図である。
【図６２】図６１に示した半導体集積回路装置の製造工程中における要部断面図である。
【符号の説明】
【０２７８】
1  半導体本体（基板）
2  素子分離領域
3  埋込みｎウエル
4a,4b  ｎウエル
5a,5b,5c  ｐウエル
6a,6b,6c  ゲート絶縁膜
9a,9b,9c,9d,9e,9w  ゲート電極
10s,10d  低濃度領域(n-)
11s,11d  低濃度領域(n-)
12s,12d  低濃度領域(n-)
13s,13d  低濃度領域(p-)
14s,14d  低濃度領域(p-)
15a,15b,15c,15d,15e,115,115e  絶縁膜（マスク）
16s,16d  高濃度領域(n+)
17s,17d  高濃度領域(n+)
18s,18d  高濃度領域(n+)
19s,19d  高濃度領域(p+)
20s,20d  高濃度領域(p+)
21,21s,21d,21g  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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