(57)【要約】【課題】  サリサイド膜による漏洩電流を最小化すると共に、収率を向上させることのできるＣＭＯＳイメージセンサーの製造方法を提供する。【解決手段】   周辺の回路部とフォトダイオード、およびリードアウト回路部を備えたピクセルアレイ領域を有する半導体基板を用意する段階、前記半導体基板を活性領域と、フィールド領域とに定義して、前記フィールド領域にフィールド酸化膜を形成する段階、前記周辺の回路部と、ピクセルアレイ領域のリードアウト回路部にゲートを形成する段階、前記ピクセルアレイ領域のフォトダイオード領域にフォトダイオードを形成する段階、前記ゲート両側の活性領域の半導体基板にソース/ドレイン接合を形成する段階、前記ピクセルアレイ領域の前記半導体基板にサリサイド防止膜を形成する段階、前記サリサイド防止膜をマスクに用いて、前記周辺の回路部のゲート電極及びソース/ドレインジャンクションの表面にサリサイド膜を形成する段階を備えてなることを特徴とする。【選択図】  図３ｆ
2006024934.tif 000002
【特許請求の範囲】
【請求項１】
周辺の回路部とフォトダイオード、およびリードアウト回路部を備えたピクセルアレイ領域を有する半導体基板を用意する段階、
前記半導体基板を活性領域と、フィールド領域とに定義して、前記フィールド領域にフィールド酸化膜を形成する段階、
前記周辺の回路部と、ピクセルアレイ領域のリードアウト回路部にゲートを形成する段階、
前記ピクセルアレイ領域のフォトダイオード領域にフォトダイオードを形成する段階、
前記ゲート両側の活性領域の半導体基板にソース/ドレイン接合を形成する段階、
前記ピクセルアレイ領域の前記半導体基板にサリサイド防止膜を形成する段階、
前記サリサイド防止膜をマスクに用いて、前記周辺の回路部のゲート電極及びソース/ドレインジャンクションの表面にサリサイド膜を形成する段階を備えてなることを特徴とするＣＭＯＳイメージセンサーの製造方法。
【請求項２】
前記サリサイド防止膜の平坦化工程を、前記ゲートの上部表面が露出するまで行うことを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項３】
前記サリサイド防止膜の平坦化工程を、前記ゲートの上部表面が露出しないように行うことを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項４】
前記サリサイド防止膜の平坦化工程は、化学的機械的研磨(ＣＭＰ)工程を用いて行うことを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項５】
前記サリサイド膜を形成する段階は、周辺回路領域のゲート表面と、ソース/ドレイン接合表面にサリサイド防止膜を形成する段階であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項６】
前記サリサイド膜を形成する段階は、ピクセルアレイ領域のゲート表面と、周辺回路領域のゲート表面、及び周辺回路領域のソース/ドレイン接合表面にサリサイド膜を形成する段階であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーの製造方法に関し、特に漏洩電流を減らすためのＣＭＯＳイメージセンサーの製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサーとは、光学イメージを電気的な信号に変換させる半導体素子として、電荷結合素子（Charge  Coupled  Device；以下、ＣＣＤ）、ＣＭＯＳイメージセンサーなどがある。
【０００３】
この中、電荷結合素子(ＣＣＤ)は、個々のＭＯＳ(Metal-Oxide-Silicon)キャパシターが互いに非常に近接した位置にあり電荷キャリアがキャパシターに格納され、移送される素子であり、ＣＭＯＳ(Complementary  MOS)イメージセンサーは、制御回路及び信号処理回路を周辺回路に用いるＣＭＯＳ技術を用いて、画素の数だけＭＯＳトランジスターを作り、これを用いて順次に出力を検出するスイッチング方式を採用する素子である。
【０００４】
前記ＣＣＤは、駆動方式が複雑で電力消耗が多く、マスク工程数が多くて工程が複雑であり、信号処理回路をＣＣＤチップ内に実現できないため、ワンチップ化が困難であるなど、様々な短所がある。このような短所を克服するために、サブマイクロンＣＭＯＳ製造技術を用いたＣＭＯＳイメージセンサーの開発に活発な研究が進められている。
【０００５】
ＣＭＯＳイメージセンサーに用いられるピクセルは様々な種類があるが、その中、代表的に常用されているピクセルの種類として、３つの基本トランジスターと、１つのフォトダイオードとで構成された３−Ｔ(３−Transistor)構造のピクセルと、４つの基本トランジスターと、１つのフォトダイオードとで構成された４−Ｔ(４−Transistor)構造のピクセルがある。
【０００６】
図１は、通常的な３−Ｔ構造のＣＭＯＳイメージセンサーの２×２ピクセルアレイを示す図面である。
単位ピクセルは、１つのフォトダイオード(ＰＤ)とリードアウト回路部とで構成されている。前記リードアウト回路部は、３つのトランジスターで構成される。即ち、前記フォトダイオード(ＰＤ)で集められた光電荷をリセットさせるためのリセットトランジスター(Ｒｘ)と、ソースフォロウバッファ増幅器の役割をするドライブトランジスター(Ｄｘ)、及びスイッチングの役割でアドレッシングできるようにするセレクトトランジスター(Ｓｘ)とで構成されている。
【０００７】
上記のようにフォトダイオード及びリードアウト回路部を備えた単位ピクセルが複数個形成されたピクセルアレイが構成され、前記ピクセルアレイ領域で作られた光電荷を出力するための別途の周辺回路部が備えられる。
【０００８】
ここで、フォトダイオード(ＰＤ)が含まれたフォトダイオード領域(Ａ)にはサリサイドが形成されないが、前記フォトダイオード領域(Ａ)以外の前記リードアウト回路部、及び周辺回路部にはサリサイドが形成される。
【０００９】
前記リードアウト回路部及び周辺回路部にサリサイドを形成させる理由は、信号ライン及びゲートの抵抗を減らして、速度を向上させるためであり、前記フォトダイオード領域(Ａ)にサリサイドを形成しない理由は、フォトダイオード(ＰＤ)に受光された光でイメージを再生するが、前記サリサイドは光を反射する物質であるからである。
【００１０】
以下、添付の図面を参照にして、従来技術に係るＣＭＯＳイメージセンサーの製造方法を説明する。
【００１１】
図２ａ乃至図２ｈは、従来技術に係るＣＭＯＳイメージセンサーの製造工程を示す断面図であり、図面の左側は周辺回路部の断面を示すもので、右側はピクセルアレイ領域の断面を示すものである。
【００１２】
まず、図２ａに示したように、周辺回路部及びピクセルアレイ領域のシリコン半導体基板１０に活性領域とフィールド領域を定義して、前記フィールド領域の半導体基板１０にトレンチを形成する。そして、前記トレンチ内に絶縁膜を満たして、ＳＴＩ構造のフィールド酸化膜１１を形成する。したがって、活性領域とフィールド領域とが区分される
【００１３】
図２ｂに示したように、全面にゲート絶縁膜及び多結晶シリコンなどの導電層を順次に蒸着し、ゲート電極パターン用マスクを用いたエッチング工程で前記ゲート絶縁膜及び導電層を選択的に除去して、前記周辺回路部及び単位ピクセルアレイ領域のリードアウト回路部にゲート絶縁膜１９、及びゲート電極１２を形成する。
【００１４】
図２ｃに示したように、前記ピクセルアレイ領域の半導体基板１０のうち、フォトダイオード領域を限定するマスクを用いて前記半導体基板１０に不純物イオンを注入して、フォトダイオード(ＰＤ)を形成する。前記半導体基板１０がＰ型半導体基板１０である場合、前記フォトダイオード(ＰＤ)を形成するためにｎ型不純物イオンを注入する。
【００１５】
そして、上記のように形成された基板の全面にシリコン窒化膜(ＳｉＮ)を形成し、前記シリコン窒化膜をエッチバックして、前記ゲート電極１２の両側に絶縁膜スペーサー１３を形成する。
【００１６】
図２ｄに示したように、全面にオキサイド系列などの絶縁膜１４ａを蒸着する。
【００１７】
図２ｅに示したように、前記絶縁膜１４ａ上にフォトレジスト(ＰＲ)を塗布し、露光及び現像して、前記フォトダイオード(ＰＤ)領域の上側にのみ残るように、前記フォトレジスト(ＰＲ)をパターニングする。
【００１８】
図２ｆに示したように、前記パターニングされたフォトレジスト(ＰＲ)をマスクに用いて前記絶縁膜１４ａを除去して、サリサイド防止膜１４を形成する。即ち、前記サリサイド防止膜１４は、前記フォトダイオード（ＰＤ）領域上にのみ存在する。
この際、前記サリサイド防止膜１４、及び前記フィールド酸化膜１１はオキサイド系列なので、前記サリサイド防止膜１４の形成時に前記フィールド酸化膜１１も損失され、“Ａ”部分に示したように、活性領域のエッジ部分の半導体基板１０が露出される。
【００１９】
図２ｇに示したように、前記フォトレジスト(ＰＲ)を除去する。
【００２０】
図２ｈに示したように、前記ゲート電極１２及び絶縁膜スペーサー１３をマスクに用いて、前記周辺回路部及びリードアウト回路部の半導体基板１０の活性領域に不純物イオンを注入して、ソース/ドレイン接合１５を形成する。
その後、サリサイド工程を実施して、ピクセルアレイのリードアウト回路部と、周辺回路部のゲート電極１２と、ソース/ドレイン接合１５の表面にサリサイド膜１６を形成する。
【００２１】
即ち、前記サリサイド防止膜１４を含む基板の全面に高融点の金属膜(Ｃｏ，Ｗなど)を蒸着し、熱処理して、前記蒸着された金属膜と下部層のシリコンが反応するようにして、前記金属膜とシリコン層との界面にサリサイド膜１６を形成する。前記半導体基板及びゲート電極などはシリコン物質なので、前記ソース/ドレインジャンクション１５、及びゲート電極１２の上部にサリサイド膜１６が形成されるが、前記フォトダイオード(ＰＤ)領域は、前記サリサイド防止膜１４によってマスキングされているので、前記フォトダイオード(ＰＤ)領域にはサリサイド膜１６が形成されない。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、かかる従来のＣＭＯＳイメージセンサーの製造方法においては次のような問題点がある。
【００２３】
即ち、図２ｈのＢ部分に示したように、前記サリサイド防止膜１４の形成時、前記フィールド酸化膜１１が損失されるので、前記フィールド酸化膜と活性領域の境界面の活性領域のエッジ部分にもサリサイド膜が形成される。このように活性領域のエッジ部分に形成されたサリサイド膜は、ピクセルアレイ領域内のフォトダイオード(ＰＤ)とソース/ドレイン接合１５で漏洩電流の原因として作用する。
【００２４】
漏洩電流は、ＣＭＯＳイメージセンサーの特性に致命的な悪影響を与え、特に全ての素子の漏洩電流が増加する場合、収率がほぼ０％まで落ちる。
【００２５】
本発明は上記のような問題点を解決するためのもので、サリサイド膜による漏洩電流を最小化すると共に、収率を向上させることのできるＣＭＯＳイメージセンサーの製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサーの製造方法は、周辺の回路部とフォトダイオード、およびリードアウト回路部を備えたピクセルアレイ領域を有する半導体基板を用意する段階、前記半導体基板を活性領域と、フィールド領域とに定義して、前記フィールド領域にフィールド酸化膜を形成する段階、前記周辺の回路部と、ピクセルアレイ領域のリードアウト回路部にゲートを形成する段階、前記ピクセルアレイ領域のフォトダイオード領域にフォトダイオードを形成する段階、前記ゲート両側の活性領域の半導体基板にソース/ドレイン接合を形成する段階、前記ピクセルアレイ領域の前記半導体基板にサリサイド防止膜を形成する段階、前記サリサイド防止膜をマスクに用いて、前記周辺の回路部のゲート電極及びソース/ドレインジャンクションの表面にサリサイド膜を形成する段階を備えてなることを特徴とする。
【発明の効果】
【００２７】
以上で説明したような本発明のＣＭＯＳイメージセンサーの製造方法においては次のような効果がある。
【００２８】
即ち、ピクセルアレイ領域のサリサイド防止膜をエッチングしないので、サリサイド防止膜のエッチング時にピクセルアレイ領域内のフィールド酸化膜の損失を予防できる。したがって、従来におけるピクセルアレイ領域内のフィールド酸化膜の損失による活性領域の露出や、後続するサリサイド工程によって多量の漏洩電流が発生する現象を防止できる。
また、漏洩電流を防止することで、ＣＭＯＳイメージセンサーの生産収率を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係るＣＭＯＳイメージセンサーの製造方法を添付の図面に基づいて詳細に説明する。
【００３０】
通常、ピクセルアレイ領域内でゲート電極は抵抗を低くすることが必要なので、サリサイドを形成することが好ましいが、ソース/ドレイン接合にはサリサイドを形成しなくとも素子デザインに大きく問題はならない。
【００３１】
したがって、本発明では、ピクセルアレイ領域のリードアウト回路部ではゲート電極上にのみサリサイド膜を形成し、ソース/ドレインジャンクション部分にはサリサイド膜を形成しない。
【００３２】
図３ａ乃至図３ｆは、本発明の実施例に係るＣＭＯＳイメージセンサーの製造工程を示す断面図で、図面の左側は周辺の回路領域を、図面の右側はピクセルアレイ領域を示す。
【００３３】
図３ａに示したように、周辺の回路部、及びピクセルアレイ領域のシリコン半導体基板２０に活性領域とフィールド領域を定義し、前記フィールド領域の半導体基板１０にトレンチを形成する。そして、前記トレンチ内に絶縁膜を満たして、ＳＴＩ(Shallow  Trench  Isolation)構造のフィールド酸化膜２１を形成する。したがって、活性領域とフィールド領域とが区分される。
【００３４】
図３ｂに示したように、全面にゲート絶縁膜および多結晶シリコンなどの導電層を順次に蒸着し、ゲート電極パターン用マスクを用いたエッチング工程で前記ゲート絶縁膜及び導電層を選択的に除去して、前記周辺回路部、及び単位ピクセルアレイ領域のリードアウト回路部にゲート絶縁膜２９、及びゲート電極２２を形成する。
【００３５】
図３ｃに示したように、前記ピクセルアレイ領域の半導体基板２０のうち、フォトダイオード領域を限定するマスクを用いて、前記半導体基板２０に不純物イオンを注入して、フォトダイオード(ＰＤ)を形成する。前記半導体基板１０がＰ型半導体基板２０である場合、前記フォトダイオード(ＰＤ)を形成するために、ｎ型不純物イオンを注入する。
【００３６】
そして、上記のように形成された基板の全面にシリコン窒化膜(ＳｉＮ)を形成し、前記シリコン窒化膜をエッチバックして、前記ゲート電極２２の両側に絶縁膜スペーサー２３を形成する。
【００３７】
前記ゲート電極２２及び絶縁膜スペーサー２３をマスクに用いて、前記周辺回路部及びリードアウト回路部の活性領域に不純物イオンを注入して、ソース/ドレイン接合２５を形成する。
【００３８】
図３ｄに示したように、全面にオキサイド系列のサリサイド防止膜２４を蒸着し、化学的機械的研磨工程を実施して、前記サリサイド防止膜２４を平坦化する。
この際、前記サリサイド防止膜２４の平坦化工程は、図面に示したように、前記ゲート電極２２の上部表面を露出させることができ、図面には示してはいないが、ゲート電極２２の上部表面を露出させなくとも良い。
【００３９】
前記平坦化工程でゲート電極２２の上部表面を露出させると、以後に実施するサリサイド工程でリードアウト回路部のゲート電極２２の表面にサリサイド膜が形成されるので、ゲート電極２２の抵抗を低めることができる効果が得られる。
【００４０】
図３ｅに示したように、前記サリサイド防止膜２４上にフォトレジスト(ＰＲ)を塗布し、露光及び現象工程で前記ピクセルアレイ領域上に残るように前記フォトレジスト(ＰＲ)をパターニングする。そして、前記パターニングされたフォトレジスト(ＰＲ)をマスクに用いて、前記周辺回路部のサリサイド防止膜２４をエッチングする。この際、前記フィールド酸化膜２１は、サリサイド防止膜２４と同様にオキサイド系列の物質を材料とするが、ピクセルアレイ領域の前記サリサイド防止膜２４はエッチングしないので、上記工程でピクセルアレイ領域内のフィールド酸化膜２１の損失はない。
【００４１】
図３ｆに示したように、前記フォトレジスト(ＰＲ)を除去し、前記サリサイド防止膜２４をマスクにサリサイド工程を行って、前記ゲート電極２２及びソース/ドレインジャンクションの表面にサリサイド膜２６を形成する。
【００４２】
即ち、前記サリサイド防止膜２４を含む基板の全面に高融点の金属膜(Ｃｏ，Ｗなど)を蒸着し、熱処理して、前記蒸着された金属膜と下部層のシリコンが反応するようにして、前記金属膜とシリコン層の界面にサリサイド膜２６を形成する。前記半導体基板及びゲート電極などはシリコン物質なので、前記周辺回路部のソース/ドレインジャンクション２５及びゲート電極２２と、前記リードアウト回路部のゲート電極２２の表面にサリサイド膜２６が形成されるが、前記フォトダイオード(ＰＤ)領域及びリードアウト回路部のソース/ドレインジャンクション２５は、前記サリサイド防止膜２４によってマスキングされているので、その上にはサリサイド膜２６が形成されない。
【００４３】
一方、前記サリサイド防止膜２４の平坦化工程時、ゲート電極２２の表面を露出させない場合には、ピクセルアレイ領域はサリサイド防止膜２４によってマスキングされているので、周辺回路部のゲート電極２２と、ソース/ドレイン接合２５の表面にのみサリサイド膜２６が形成される。
【００４４】
そして、未反応した金属膜を選択的に除去して、本発明の実施例によるＣＭＯＳイメージセンサーを完成する。
【００４５】
以上で説明した内容を通じて、当業者であれば本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施例に記載された内容に限られるわけではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００４６】
【図１】通常的な３−Ｔ構造のＣＭＯＳイメージセンサーのピクセルアレイ(２×２)を示す図面である。
【図２ａ−２ｈ】従来技術に係るＣＭＯＳイメージセンサーの製造工程を示す断面図である。
【図３ａ−３ｆ】本発明に係るＣＭＯＳイメージセンサーの製造工程を示す断面図である。
【符号の説明】
【００４７】
２０  半導体基板
２１  フィールド酸化膜
２２  ゲート電極
２３  絶縁膜スペーサー
２４  サリサイド防止膜
２５  ソース/ドレイン接合
２６  サリサイド膜
ＰＤ  フォトダイオード
ＰＲ  フォトレジスト
【図１】
2006024934.tif 000003
【図２ａ】
2006024934.tif 000004
【図２ｂ】
2006024934.tif 000005
【図２ｃ】
2006024934.tif 000006
【図２ｄ】
2006024934.tif 000007
【図２ｅ】
2006024934.tif 000008
【図２ｆ】
2006024934.tif 000009
【図２ｇ】
2006024934.tif 000010
【図２ｈ】
2006024934.tif 000011
【図３ａ】
2006024934.tif 000012
【図３ｂ】
2006024934.tif 000013
【図３ｃ】
2006024934.tif 000014
【図３ｄ】
2006024934.tif 000015
【図３ｅ】
2006024934.tif 000016
【図３ｆ】
2006024934.tif 000017