(57)【要約】【課題】半導体回路の電源配線の面積を小さくする。【解決手段】相補型半導体回路において、低電位側の電源配線と高電位側の電源配線の幅を変える。好ましくは低電位電源配線の線幅を高電位電源配線の線幅に比べ、１．５倍以上にする。【選択図】    図４
2006024630.tif 000002
【特許請求の範囲】
【請求項１】
基板上にｎチャネル電界効果型トランジスターである第一の半導体素子と、ｐチャネル電界効果型トランジスターである第二の半導体素子と、前記第一の半導体素子と接続されて基準電位ＶＳを供給する第一の電源配線と、前記第二の半導体素子と接続されて基準電位ＶＤを供給する第二の電源配線とを形成してなる半導体回路であって、前記第一の配線の平均または最大線幅をＷA、前記第二の配線の平均または最大線幅をＷBとした時、ＷAとＷBは互いに異なっていることを特徴とする半導体回路。
【請求項２】
前記第一の電源配線に流れる瞬間最大電流をＩN、前記第二の電源配線に流れる瞬間最大電流をＩPとしたとき、ＷA÷ＷBはＩN÷ＩPに概略等しいことを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記第一の電源配線に流れる瞬間最大電流の製品間ばらつき及び製品寿命内の経時変化によるばらつきを含めたばらつき最大値をＩNMAX、ばらつき最小値をＩNMIN、前記第二の電源配線に流れる瞬間最大電流の製品間ばらつき及び製品寿命内の経時変化によるばらつきを含めたばらつき最大値をＩPMAX、ばらつき最小値をＩPMINとした時、ＷA÷ＷBは（ＩNMAX÷ＩNMIN）÷（ＩPMAX÷ＩPMIN）に概略等しいことを特徴とする請求項１に記載の半導体回路。
【請求項４】
前記ＷA÷ＷBは１より大きく、より好ましくは１．５以上であることを特徴とする請求項１から３に記載の半導体回路。
【請求項５】
前記第一の半導体素子はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であることを特徴とする請求項１から４に記載の半導体回路。
【請求項６】
前記第一の半導体素子及び前記第二の半導体素子はポリシリコン薄膜を能動層としたトランジスターである事を特徴とする請求項１から５に記載の半導体回路。
【請求項７】
前記ポリシリコン薄膜はアモルファスシリコン薄膜をレーザーアニール法によって結晶化する事で製造されたことを特徴とする請求項６に記載の半導体回路。
【請求項８】
前記半導体回路は相補型インバーター回路を１ないし複数直列に接続したバッファ回路である請求項１から７に記載の半導体回路。
【請求項９】
請求項１から８に記載の半導体回路を用いたアクティブマトリクス駆動用の半導体回路。
【請求項１０】
請求項９に記載の半導体回路によって駆動される表示装置。
【請求項１１】
請求項１０に記載の表示装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路、表示装置及び電子機器に関するものであり、特にアクティブマトリクス基板上に内蔵した表示装置の駆動回路に関するものである。
【背景技術】
【０００２】
ｎチャネル電界効果型トランジスター（ｎ型トランジスター）とｐチャネル電界効果型トランジスター（ｐ型トランジスター）を組み合わせて構成するいわゆるＣＭＯＳ（相補型）半導体回路においては、主としてｎ型トランジスターに基準電位ＶＳを供給する電源配線（低電位電源配線）と、主としてｐ型トランジスターに基準電位ＶＤを供給する電源配線（高電位電源配線）の少なくとも二本の電源配線を必要とする。ここで、ＶＳ＜ＶＤ、ＶＤ−ＶＳ＞｜Ｖｔｈ（トランジスターのしきい値電圧）｜である。
【０００３】
これらの電源配線の抵抗は有限であるので、大電流が流れると配線上に電圧勾配が生じ、電圧が一時的に変動する。また、配線に一定値以上の密度の電流が流れるとジュール熱、マイグレーション等によって断線を生じ、回路が不良となる。これらの問題はいずれも配線幅を太くし、電気抵抗および電流密度を下げることで回避できる。すなわち、回路の電源配線は該当回路の瞬間最大消費電流に応じて幅を広くする必要があるため回路面積もそれだけ増大する事になり、これに対して様々な提案がなされている。例えば特許文献１では出力バッファの瞬間最大消費電流を抑制する事で電源配線幅を抑制する方法を提案しており、特許文献２では回路ブロックごとに電源幅を最適化する手法を提案している。
【０００４】
ＣＭＯＳ半導体回路においては、低電位電源配線に流れる電流と高電位電源配線に流れる電流は十分長い時間積分で見ると同じ値になる。このことから、特定回路の低電位電源配線と高電位電源配線の線幅は同じに設定するのが一般的である。通常、同じＣＭＯＳ回路素子（例えばＮＯＴ回路など）を構成するｎ型トランジスターとｐ型トランジスターはその駆動能力が同じになるように、チャネル長やチャネル幅の比を調整する。すなわち、ｎ型トランジスターはｐ型トランジスターに比べ一般に駆動能力が高いのでチャネル長を長く、あるいはチャネル幅を短くするのである。このように構成すれば低電位電源配線と高電位電源配線に流れる瞬間最大電流密度はほぼ等しくなるので従来手法で問題は無い。
【０００５】
最近になって、ポリシリコン薄膜を能動層としたポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）をガラス基板上に形成し、表示装置の駆動回路を内蔵することで精細度向上・コスト低減・信頼性確保を実現した駆動回路内蔵型の表示装置が実用化されて普及している。このようなポリシリコンＴＦＴによるＣＭＯＳ半導体回路ではシリコンウェハー上の半導体回路に比べ、以下のような特徴がある。
【０００６】
第一に、ポリシリコンＴＦＴ、特にレーザーアニール法を用いて６００℃以下で形成される、いわゆる低温ポリシリコンＴＦＴ（ＬＴＰＳ）ではレーザービームのエネルギー分布などによりトランジスター特性のばらつきが非常に大きく、同じ設定電圧に対してソース・ドレイン電流値で３〜１０倍程度のばらつきが生じる。このため、特性ばらつき規格の下限でも回路が動作するように設計を行うのだが、このばらつき範囲がｎ型トランジスターとｐ型トランジスターで異なるため、ばらつき規格の上限においては駆動能力が異なってくる。特にポリシリコンＴＦＴはシリコンウェハー上のＭＯＳトランジスターに比べチャネル部およびゲート絶縁膜の欠陥密度が高く信頼性に劣るため、ホットキャリア劣化がより問題になるｎ型トランジスターではＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を採用することが多い。しかし、ＬＤＤ領域の抵抗値や長さの制御は非常に難しく、ＬＤＤ構造のトランジスターのばらつきは通常のＳＡ（Ｓｅｌｆ  Ａｌｉｇｍｅｎｔ）構造のトランジスター等に対して大きくなるため、この問題は一層顕著になる。
【０００７】
第二に、ポリシリコンＴＦＴのチャネル長・チャネル幅の最小値は加工規格やソース・ドレイン耐圧で、最大値は発熱やキンク現象などによって規定され、その自由度はシリコンウェハーに比べ少ない。また、ショートチャネル効果の問題であまりチャネル長に差異をつけると出力特性曲線が大きく異なってくるため回路動作上、好ましくない。以上のような理由でチャネル長やチャネル幅の調整が制限され、必ずしも同じ駆動能力になるように設定できない場合が生じる。
【０００８】
第三に、ポリシリコンＴＦＴはホットキャリア等によるオン電流劣化が激しく、かつｎ型とｐ型でその程度に差異が大きい。すなわち、回路製造直後と一定時間動作後では後者の駆動能力の方が低くなるため、これを計算して一定時間使用後でも十分な駆動能力を有するように回路を構成する必要があるが、劣化の程度に差異があるため、回路製造・動作開始直後においてはｎ型トランジスターとｐ型トランジスターで駆動能力に差が生じる。
【０００９】
第四に、チャネル長やチャネル幅をｎ型とｐ型で大きく異なった値にすると、回路レイアウトに支障が生じる場合が多い。回路面積を最小にするにはｎ型とｐ型で同じチャネル長・チャネル幅にするのが理想である。
【００１０】
これらの結果、製品間ばらつきならびに信頼性まで考慮した時のトランジスター特性の瞬間最大電流は同じ回路内のｎ型トランジスターとｐ型トランジスターで著しく異なる場合が生ずる。すなわち、低電位電源配線と高電位電源配線に流れる瞬間最大電流密度は等しくなく、瞬間最大電流密度の大きい方の配線が信頼性および電圧変動への問題を発生しやすくなる。以上のような課題はシリコンウェハー上でも生ずる問題であるが、ポリシリコン薄膜トランジスターの場合は非常に顕著になる。ポリシリコンＴＦＴの性能があまり高くない場合は、このような配線上の最大電流密度が問題になる回路は少なく、低電位電源配線の幅と高電位電源配線の幅が等しくても特段の問題は無かった。
【００１１】
しかしながら、近年ガラス基板上のポリシリコン薄膜トランジスターの性能は急激に向上しているため、より小さなチャネル幅の回路でも信頼性を低下せしめるような瞬間最大電流が電源配線に流れるようになってきているため、電源配線幅を相応に太くする必要があり、回路面積への影響が無視しえなくなってきている。
【００１２】
【特許文献１】特開平７−２７３６３５号公報
【特許文献２】特開平９−６９５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のように述べたような理由で、瞬間最大電流による信頼性への影響が無視出来なくなってきた現在では、従来のように低電位電源配線の幅と高電位電源配線の幅を一律に設定すると回路面積の増大をまねく。本発明はこのような問題を回避する手段を提供するものである。
【課題を解決するための手段】
【００１４】
本発明は上記の問題点を解決するため、瞬間最大電流の差異を考慮してＣＭＯＳ回路の低電位電源配線と高電位電源配線の線幅を異なった値に設定する事で提案するものである。より具体的には、低電位電源配線の平均（または最大）線幅と高電位電源配線の平均（または最大）線幅の比を、低電位電源配線の瞬間最大電流と高電位電源配線の瞬間最大電流の比に近い値にすればよい。低電位電源配線の瞬間最大電流は回路を構成する最も駆動能力の高いｎ型トランジスターのオン電流で規定され、高電位電源配線の瞬間最大電流は回路を構成する最も駆動能力の高いｐ型トランジスターのオン電流で規定される。あるいは、製品間ばらつき及び製品寿命内での使用中のばらつきを考慮した低電位電源配線の瞬間最大電流のばらつき最大値ＩNMAX、ばらつき最小値ＩNMIN、高電位電源配線の瞬間最大電流のばらつき最大値をＩPMAX、ばらつき最小値をＩPMINとした時、（ＩNMAX÷ＩNMIN）÷（ＩPMAX÷ＩPMIN）とすれば、ばらつき最小値の時に十分な能力を有した設計としつつ、ばらつき最大値のときに配線の信頼性ならびに電圧降下幅を同等にできる。このように構成する事で、低電位電源配線と高電位電源配線の信頼性をともに確保しつつ、回路面積を最小とする事ができるのである。
【００１５】
また本発明では、ｎ型トランジスターの方がｐ型トランジスターに比べ、移動度の平均値、ばらつきともに大きくなる上にホットキャリア等での劣化が激しいことから、低電位電源配線の方が高電位電源配線に比べ太い線幅に設定すること、より好ましくは１．５倍以上とすることを提案する。
【００１６】
本発明はｎ型トランジスターがＬＤＤ構造である場合、およびｎ型トランジスター及びｐ型トランジスターがポリシリコン薄膜トランジスターである場合、特にレーザーアニール法によって作成された場合に適用すると効果が高い事はこれまで述べてきたとおりである。
【００１７】
本発明は特に回路がインバーター（ＮＯＴ回路）を直列に複数接続したバッファ回路である場合に適用することを提案する。このようなバッファ回路は大きな駆動能力が必要であるために半導体素子のチャネル幅（Ｗ）が大きく、相対的に大きな電流を消費するので電源配線の信頼性や電圧降下が問題となり易く、本発明の効果が高い。
【００１８】
また、本発明は液晶表示装置や有機ＥＬ表示装置などのためのアクティブマトリクスを駆動する回路に適用すると効果が高い。このようなアクティブマトリクスは画面サイズが大きい場合には非常に大きな容量を有するため、この駆動には非常に大きな電流を流さなくてはならず、電源配線の信頼性が問題となり易いからである。
【００１９】
また、本発明の半導体回路を用いた表示装置及びその表示装置を搭載した電子機器は駆動回路の面積が小さくなっているため、外形サイズを小さくしつつ信頼性も確保できるという効果を有する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００２１】
図１は本発明の駆動回路を用いた液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。無アルカリガラスであるアクティブマトリクス基板（１０１）上には４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行かつ交互に配置されている。データ線（２０２−１〜１９２０）はデータ線入力端子（３０２−１〜１９２０）に接続されている。容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（３０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（３０３）に接続される。
【００２２】
走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）は容量線（２０３−ｎ）と補助容量コンデンサーを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対抗基板電極（ＣＯＭ）とやはりコンデンサーを形成する。
【００２３】
走査線（２０１−１〜４８０）はアクティブマトリクス基板上にレーザーアニール法に結晶化されたポリシリコン薄膜を用いたトランジスターを集積することで形成された走査線駆動回路（８００）に接続されて駆動される。
【００２４】
走査線駆動回路（８００）にはＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）が接続され、クロック・スタートパルス信号及び各電源電位が供給される。ここでＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）はＣＬＫ信号配線（６０１）、高電位電源端子（６５１）、低電位電源端子（６５０）に接続され、これらの端子は外部ＩＣにＦＰＣ等を通じて接続されることで所望の信号・電源電位を供給される。ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）から入力された信号はバッファ回路（８１０−１、８１０−２）でＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）の容量を駆動するに十分な駆動能力に増幅され、走査線駆動回路７０２に入力される構成となっている。このような構成により、外部ＩＣの信号駆動能力がさほど高くなくても大面積のパネルでも信号を大きな遅延無く駆動できる。
【００２５】
図２は走査線駆動回路（８００）の詳細である。第一クロックドインバーター（３５１−ｎ）、第二クロックドインバーター（３５２−ｎ）、第一インバーター（３５３−ｎ）、第五インバーター（３５４−ｎ）で一つのシフトレジスタ段が形成され、全部で４８０段のシフトレジスタ（３５０）となっており、初端・終端を含めて計４８１本の出力端子（５０４−１〜４８１）を有している。
【００２６】
シフトレジスタ回路（３５０）からのｎ（＝１〜４８０）番目の出力端子（５０４−ｎ）とｎ＋１番目の出力端子（５０４−ｎ＋１）がＮＡＮＤ回路（５０５−ｎ）の入力端子にそれぞれ接続され、ＮＡＮＤ回路（５０５−ｎ）の出力信号は第二から第四インバーター（５０７〜５０９−ｎ）を通って駆動能力を高められて走査線（２０１−ｎ）に接続される。ここで、第一及び第二クロックドインバーター（３５１−ｎ、３５２−ｎ）、第一から第四インバーター（３５３−ｎ、５０７〜５０９−ｎ）、ＮＡＮＤ回路（５０５−ｎ）はそれぞれ、電源として電位ＶＤの高電位電源配線（７５１）及び電位ＶＳ（ＶＤ＞ＶＳ）の低電位電源配線（７５０）に接続されている。本実施例ではＶＤ＝８Ｖ、ＶＳ＝０Ｖとする。
【００２７】
図３は第一の実施例におけるバッファ回路（８１０−１、８１０−２）の具体的な回路図である。第一のＮＯＴ回路（８２１）及び第二のＮＯＴ回路（８２２）を二段直列に接続した構成になっており、第一のＮＯＴ回路（８２１）を構成するトランジスター（８２１Ｎ、８２１Ｐ）より第二のＮＯＴ回路（８２２）を構成するトランジスター（８２２Ｎ、８２２Ｐ）の方がチャネル幅（Ｗ）が大きくなるように設定する。電源配線８５０は図３の低電位電源配線７５０より分岐している枝配線であり、電源配線８５１は図３の高電位電源配線７５１より分岐している枝配線であって、ともに白丸が分岐点方向を示している。
【００２８】
ここで、図３のＩＮ端子（８３０）にはＣＬＫ信号端子（６０１）またはＳＰ信号端子（６０２）を通じて電位ＶＤ〜ＶＳのデジタル信号が入力される。ＩＮ端子（８３０）の電位がＶＳからＶＤに変化すると、第一のＮＯＴ回路（８２１）を構成するＰ型トランジスター（８２１Ｐ）がＯＦＦし、Ｎ型トランジスター（８２１Ｎ）がＯＮする。この時、第二のＮＯＴ回路の入力部（８２３）の電位は電位ＶＤから電位ＶＳへと変動する。このため、第二のＮＯＴ回路（８２２）を構成するＰ型トランジスター（８２２Ｐ）がＯＮし、Ｎ型トランジスター（８２２Ｎ）がＯＦＦする。このため、Ｐ型トランジスター（８２２Ｐ）を通じ、ＯＵＴ端子（８４０）に繋がる容量へ電位ＶＤを書き込む。この時、第二のＮＯＴ回路（８２２）を構成するＰ型トランジスター（８２２Ｐ）に流れる最大電流ＩPはＶｇｓ＝Ｖｄｓ＝ＶＳ−ＶＤ＝−８Ｖの時のＯＮ電流になる。
【００２９】
同様に、ＩＮ端子（８３０）の電位がＶＤからＶＳに変化すると、第一のＮＯＴ回路（８２１）を構成するＰ型トランジスター（８２１Ｐ）がＯＮし、Ｎ型トランジスター（８２１Ｎ）がＯＦＦする。この時、第二のＮＯＴ回路（８２２）の入力部（８２３）の電位は電位ＶＳから電位ＶＤへと変動する。このため、第二のＮＯＴ回路（８２２）を構成するＰ型トランジスター（８２２Ｐ）がＯＦＦし、Ｎ型トランジスター（８２２Ｎ）がＯＮする。この時、第二のＮＯＴ回路（８２２）を構成するＮ型トランジスター（８２２Ｎ）に流れる最大電流ＩNはＶｇｓ＝Ｖｄｓ＝ＶＤ−ＶＳ＝８Ｖの時のＯＮ電流になる。
【００３０】
図４は図３の第二のＮＯＴ回路（８２２）に関する実際のアクティブマトリクス基板上での平面図であり、図５は図４のＡ−Ａ’線に沿った断面図である。第二のＮＯＴ回路（８２２）を構成するＰ型トランジスター（８２２Ｐ）およびＮ型トランジスター（８２２Ｎ）はそれぞれいわゆるコプレーナー型のＴＦＴ構造である。
【００３１】
第二のＮＯＴ回路の入力部（８２３）はＮ型チャネルトランジスター（８２２Ｎ）のゲート電極（８２３Ｎ）及びＰ型チャネルトランジスター（８２２Ｐ）のゲート電極（８２３Ｐ）にそれぞれ接続されており、それぞれゲート絶縁膜（８２４Ｎ、Ｐ）を介して真性ポリシリコン薄膜よりなるチャネル部（８６０Ｎ、８６０Ｐ）が配置されている。低電位電源配線（８５０）はＮ型ソース導電部（８６１Ｎ）に、高電位電源配線（８５１）はＰ型のソース導電部（８６１Ｐ）に、ＯＵＴ端子（８４０）はＮ型ドレイン部（８６２Ｎ）及びＰ型ドレイン部にそれぞれコンタクトホールを通じて接続されている。また、Ｎ型チャネルトランジスター（８２２Ｎ）のみチャネル部（８６０Ｎ）とソース導電部（８６１Ｎ）・ドレイン導電部（８６２Ｎ）間に高抵抗導電部（８６３Ｎ）を挟む、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造をとっている。ここでＮ型チャネルトランジスター（８２２Ｎ）のみＬＤＤ構造を取るのは、キャリアが電子の場合、ホットキャリアによる劣化が無視できないためにドレイン端の電界集中を緩和して信頼性を向上させる必要があるためである。低電位電源配線（８５０）、高電位電源配線（８５１）、ＯＵＴ端子（８４０）は同層の金属配線をパターニングすることによって形成されており、同じ金属構成・膜厚である。
【００３２】
Ｎ型チャネルトランジスター（８２２Ｎ）のチャネル部（８６０Ｎ）、Ｎ型ソース導電部（８６１Ｎ）、Ｎ型ドレイン部（８６２Ｎ）、高抵抗導電部（８６３Ｎ）は一つのポリシリコンアイランドにリンイオンの注入量を打ち分けることで形成されており、Ｐ型チャネルトランジスター（８２２Ｐ）のチャネル部（８６０Ｐ）、Ｐ型ソース導電部（８６１Ｐ）、Ｐ型ドレイン部（８６２Ｐ）は一つのポリシリコンアイランドにボロンイオンの注入量を打ち分けることで形成されている。ただし、しきい値制御のためにＰ型チャネル部（８６０Ｐ）に微量のリンイオン、あるいはＮ型チャネル部（８６０Ｐ）に微量のボロンイオンを注入してあっても良い。
【００３３】
ここで、ＭＯＳトランジスター飽和電流の式を用いると、ＩN＝ＷN×ＣOXN÷（２・ＬN）×μN×（ＶＤ−ＶＳ−ＶｔｈN）2、ＩP＝ＷP×ＣOXP÷（２・ＬP）×μP×（ＶＳ−ＶＤ−ＶｔｈP）2である。なお、ＷN,PはＮ型トランジスター（８２２Ｎ）及びＰ型トランジスター（８２２Ｐ）のチャネル幅、ＣOXN,Pは同じくＭＯＳ容量、ＬNは同じくチャネル長、μN,Pは同じく移動度、ＶｔｈN,Pは同じくしきい値電圧である。特にポリシリコン薄膜を用いたＴＦＴの場合、ＩN,Pはプロセスの様々な要因によってかなり大きな製品間ばらつきが生じる。ＷN,P、ＬN、Pは加工寸法精度で、ＣOXN,Pは加工寸法及び絶縁膜厚ばらつきで、ＶｔｈN,PはＭＯＳ界面の不純物密度やチャネルシリコン（８６０Ｎ，Ｐ）内のアクセプター・ドナー準位の分布ばらつきによりそれぞれのばらつきを有するが、これらはＮ型・Ｐ型トランジスターでの差異は無い。しかし、μN,Pのばらつきは主としてポリシリコンの結晶粒サイズや欠陥密度のばらつきなどによって決まり、一般にキャリアが電子であるＮチャネルの方が移動度の中心値もばらつきも共に約１．５〜２倍と大きくなる。
【００３４】
さらに、実際にはＴＦＴではソース部（８６１Ｎ，Ｐ）、ドレイン部（８６２Ｎ，Ｐ）の抵抗値も無視できない。すなわち、特に大電流が流れる場合はソース部（８６１Ｎ，Ｐ）、ドレイン部（８６２Ｎ，Ｐ）の抵抗によりトランジスターのチャネル両端にかかる電位差が低下するためにソース・ドレイン電流が頭打ちになるのである。Ｎ型トランジスターの場合、高抵抗導電部（８６３Ｎ）があるためにこの傾向は顕著であり、かつ高抵抗導電部（８６３Ｎ）は製造工程に置いてドープ量が少ないために均一な抵抗値制御が難しい。このため、頭打ちのばらつきはＮ型トランジスターの方が顕著になる。
【００３５】
また、一般にホットキャリア等の問題による特性劣化は例えＬＤＤ構造をとっていてもＮ型トランジスターの方が激しい。すなわち、同一のトランジスターの製品寿命中でのＩNの低下率はＩPよりもかなり大きく、ＩNが製品寿命時点で製品製造直後に比べ１０〜５０％低下するのに対し、ＩPは２％〜５％程度しか低下しない。
【００３６】
これらの効果を全て合算すると、ＩNのばらつき最大÷ばらつき最小の電流比はＩPのばらつき最大÷ばらつき最小の電流比に対して１．５〜５倍くらいとなる。ここではこれらのばらつきの合算値をＩN＝ＷN÷ＬN×２０〜１２０（μＡ）、ＩP＝ＷP÷ＬP×１０〜３０（μＡ）とＩNがＩPの２倍ばらついているとする。
【００３７】
さて、デバイスの設計においては回路の動作最低速度が決まっているため、ＴＦＴのばらつきに対してワーストケースでも最低速度を上回るように設計しなくてはならない。バッファ回路（８１０−１、８１０−２）内においては入力信号が切り替わってからＯＵＴ端子（８４０）に出力される電位が切り替わるまでの遅延時間を一定以下にしなくてはならず、この値はＶＤ→ＶＳ、ＶＳ→ＶＤどちらでも同じである。遅延時間はＩN及びＩPに反比例するので、ＩN、ＩPともにばらつき範囲の中で最小値は同じとなるようにＷN,P、ＬN、Pを調整する。具体的には、ＩN＝ＩP＝２（ｍＡ）の時に規定の遅延時間上限であるとすると、例えばＷN＝１０００μｍ、ＷP＝１４００μｍ、ＬN＝１０μｍ、ＬP＝７μｍとすれば良い。
【００３８】
この時、製品間ばらつきおよび経時変化範囲の最大ケースでのＩN、ＩPをＩNMAX、ＩPMAXとすれば、ＩNMAX＝１２（ｍＡ）、ＩPMAX＝６（ｍＡ）となって遅延時間が立ち上がりと立ち下りで異なるが、いずれも規定の遅延時間内ではあるので回路動作上は問題ない。この場合、低電位電源配線（８５０）に流れる最大電流は１２（ｍＡ）、高電位電源配線（８５１）に流れる最大電流は６（ｍＡ）ということになる。
【００３９】
さて、前述のとおり、金属薄膜の配線に一定以上の断面積あたりの電流密度を流すと断線したり、長期間使用により抵抗が増大したりする危険性があるため、配線幅１μｍあたりの最大電流値は配線の金属種類・膜厚などによって決まっている。ここではこれが１ｍＡ／μｍとすると、低電位電源配線（８５０）の幅ＷAは１２μｍ以上でなくてはならない。回路内の電源配線幅を全て一定の幅で設計する従来の方式ではＷBも１２μｍ以上となるが、これでは回路面積を無意味に増大させるだけであるので、ＷA＝１２μｍ、ＷB＝６μｍなどとすれば電源配線が断線する危険無しに回路面積を最小に出来る。
【００４０】
なお、同一アクティブマトリクス基板上での他の回路についても、Ｎチャネル電界効果型トランジスターとＰチャネル電界効果型トランジスターのばらつきの差異は同じ範疇であるので、同じように各ＣＭＯＳ回路で低電位電源配線の幅を高電位電源配線の幅の２倍程度とすればよい。また、各ＣＭＯＳ回路へ電源を供給している幹電源配線についても同様であり、例えば、図１の高電位電源配線（７５１）を５０μｍ、低電位電源配線（７５０）を１００μｍなどとすれば良い。ただし、十分小さな消費電流の回路については配線幅自体が加工デザインルール下限に近づくため必ずしもこのような対策を施さなくてもよい。
【００４１】
このように本実施例ではアクティブマトリクス基板上に形成されたポリシリコン薄膜トランジスターで構成されたＣＭＯＳ回路の低電位電源配線と高電位電源配線の幅を非対称とする事で、回路面積を最小としつつ、配線の断線防止、信頼性確保を可能とするものである。
【００４２】
図６は本発明に記載の液晶表示装置を実現する第一の実施例を示した透過型液晶表示装置の斜視構成図（一部断面図）である。カラーフィルター基板上にＩＴＯを成膜することでコモン電極を形成した対抗基板（９０１）をアクティブマトリクス基板（１０１）とシール材（９２０）により貼り合わせ、その中にネマティック相液晶材料（９１０）を封入している。図示しないが、アクティブマトリクス基板（１０１）、対抗基板（９０１）ともに液晶材料（９１０）と接触する面にはポリイミドなどからなる配向材料が塗布され、互いに直交する方向にラビング処理されている。また、アクティブマトリクス基板（１０１）上の対向導通部（３０４）には導通材が配置され、対抗基板（９０１）のコモン電極と短絡されている。
【００４３】
データ線入力端子（３０２−１〜１９２０）、コモン電位入力端子（３０３）、ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）、高電位電源端子（６５１）、低電位電源端子（６５０）にはアクティブマトリクス基板（１０１）上に実装されたＦＰＣ（９３０）を通じて回路基板（９３５）上の１ないし複数の外部ＩＣ（９４０）に接続され、必要な電気信号・電位を供給される。
【００４４】
さらに対抗基板の外側には上偏向板（９５１）を、アクティブマトリクス基板の外側には下偏向板（９５２）を配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏向板（９５２）下にバックライトユニット（９６０）を取り付けて完成する。バックライトユニット（９６０）は冷陰極管に導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって発光するユニットでもよい。図示しないが、さらに必要に応じ、周囲を外殻で覆うあるいは上偏向板のさらに上に保護用のガラスやアクリル版を取り付けても良いし、視野角改善のため、光学補償フィルムを貼っても良い。
【００４５】
このように構成された液晶表示装置では、信頼性を損なうことなく、周辺回路面積面積が小さいためにモジュール外形を小さく出来る。
【実施例２】
【００４６】
図７は本発明の第二の実施例でのバッファ回路の構成を説明する回路の平面図であり、第一の実施例の図４に相当するものである。なお、本実施例ではアクティブマトリクス基板の全体図、各回路の構成、液晶表示装置の構成などは第一の実施例と同じであるので説明を略し、第一の実施例の図４との相違点を中心に説明する。
【００４７】
本発明ではバッファ回路の回路面積を縮小するため、ＷP＝ＷN＝１４００μｍとしている。このように構成する事で、Ｎ型トランジスター（８２２Ｎ）、Ｐ型トランジスター（８２２Ｐ）それぞれのシリコン薄膜アイランドの幅が等しくなり、図７にみるようにアイランドを一つにしても屈曲部がない。従って、屈曲部周辺の幅の変動を考慮する必要が無く、両ゲート電極（８２３Ｎ、８２３Ｐ）間距離を最小とすることが出来る。従って、回路の面積を第一の実施例に対して小さく出来る。
【００４８】
バッファ回路に対する許容遅延時間が第一の実施例と同じであるとするなら、ＩN≧２（ｍＡ）、ＩP≧２（ｍＡ）でなくてはならない。同じく第一の実施例より、ＩN＝ＷN÷ＬN×２０〜１２０（μＡ）、ＩP＝ＷP÷ＬP×１０〜３０（μＡ）であるとすれば、ＬN＝１４μｍ以下、ＬP＝７μｍ以下であれば条件を満たす。ＬPはソース・ドレイン耐圧の問題でこれ以下に出来ないとし、配線幅１μｍあたりの最大電流値は第一の実施例での値の２倍である２ｍＡ／μｍとする。
【００４９】
ばらつき最大で信頼性を確保するための条件はＷB≧１４００÷７×３０÷２０００、ＷA≧１４００÷ＬN×１２０÷２０００であり、ＷA＋ＷB＋ＬN＋ＬP＋Ａがバッファ回路の幅（＝ＷCIR）である。ここでＡは定数であり、コンタクトホールの最小径、コンタクトホール周りの余裕などによって決まる。従って、ＷCIR∝（ＬN＋８４÷ＬN＋Ａ）μｍとなり、ＷCIRを最小にするＬNを求めるとおよそＬN＝９．２μｍ程度であるのでここではＬN＝９μｍとする。この時、ＩPmax＝６ｍＡ、ＩNMAX＝１９ｍＡとなるので、ＷA＝９．５μｍ、ＷB＝３μｍと設定すれば信頼性上、問題ない。
【００５０】
このように回路を構成すると、回路面積を従来の事例に比べて著しく小さくする事ができ、本発明の効果は一層顕著となる。
【産業上の利用可能性】
【００５１】
本発明は前述の実施の形態に限定されるものではなく、有機ＥＬ素子をアクティブマトリクス基板上に形成した有機ＥＬ表示装置に用いても良い。また、データ線駆動回路も内蔵した完全ドライバ内蔵表示装置でも構わないし、ポリシリコンでなくアモルファスシリコン薄膜トランジスターを用いてもよい。また、絶縁基板上に薄膜トランジスターを形成するのではなく、結晶シリコンウェハー上に画素スイッチング素子や駆動回路を作りこんだアクティブマトリクス基板でも良い。
【００５２】
また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。さらに実施例のようにノーマリー・ホワイトモードのみならず、ノーマリー・ブラックモードを使用してもよい。特にこの場合は液晶の配向モードとして垂直配向モード（ＶＡ）や横電界スイッチングモード（ＩＰＳ）を用いても差し支えない。後者の場合、コモン電極はアクティブマトリクス基板（１０１）上にのみ形成される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例を説明するためのアクティブマトリクス基板構成図。
【図２】本発明の第一の実施例を説明するための走査線駆動回路図。
【図３】本発明の第一の実施例を説明するためのバッファ回路図。
【図４】本発明の第一の実施例を説明するためのバッファ回路の平面図。
【図５】本発明の第一の実施例を説明するためのバッファ回路の断面図。
【図６】本発明の第一の実施例を説明するための液晶表示装置の斜視図（一部断面図）。
【図７】本発明の第二の実施例を説明するためのバッファ回路の平面図。
【符号の説明】
【００５４】
１０１：アクティブマトリクス基板
２０１−１〜４８０：走査線１〜４８０
２０２−１〜１９２０：データ線１〜１９２０
３５０：シフトレジスタ
８００：走査線駆動回路
８１０−１〜２：バッファ回路
８２１：第一のＮＯＴ回路
８２２：第二のＮＯＴ回路
８２２Ｎ：第二のＮＯＴ回路を構成するｎチャネル電界効果型トランジスター
８２２Ｐ：第二のＮＯＴ回路を構成するｐチャネル電界効果型トランジスター
８５０、７５０：低電位電源配線
８５１、７５１：高電位電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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