(57)【要約】【課題】  符号化処理を高速化する。【解決手段】  符号化テーブル４ｂ、４ｃは共に６つのテーブル要素Ｓk＝０、１、２、３、４、５）からなっており、入力ビットパターンＤkに対する符号化出力Ｃkと次の状態を示す状態情報Ｓk+1が得られる。シフトレジスタ４ａの符号化対象出力ｄ０〜ｄ１２の、Ｎビット＋２ビット＝１３ビットに基づいて、符号化対象（ｄ０、ｄ１）及び（ｄ２、ｄ３）がそれぞれ符号語（ｃ０、ｃ１、ｃ２）及び（ｃ３、ｃ４、ｃ５）に同時に変換され、２符号化単位の符号化対象（ｄ０、ｄ１）、（ｄ２、ｄ３）を並行して符号化する。【選択図】  図１
2006203585.tif 000002
【特許請求の範囲】
【請求項１】
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する方法において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトステップと、
Ｎビットの前記符号化対象データの上位ｍビットをｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素をそれぞれ備えたｒ個の符号化テーブルの各々により、前記シフトステップによりｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換ステップと、
前記変換ステップにより変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御ステップとを、
備えたことを特徴とする符号化方法。
【請求項２】
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する装置において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトレジスタと、
Ｎビットの前記符号化対象データの上位ｍビットをｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素をそれぞれ備えたｒ個の符号化テーブルと、
前記ｒ個の符号化テーブルの各々により、前記シフトレジスタ上のｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換手段と、
前記変換手段により変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御手段とを、
備えたことを特徴とする符号化装置。
【請求項３】
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する方法において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトステップと、
ｍビットずつずれたｒ個のＮビットの前記符号化対象データの上位ｍビットをｒ個のｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に同時に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素を備えた符号化テーブルにより、前記シフトステップによりシフトされたｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換ステップと、
前記変換ステップにより変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御ステップとを、
備えたことを特徴とする符号化方法。
【請求項４】
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する装置において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトレジスタと、
ｍビットずつずれたｒ個のＮビットの前記符号化対象データの上位ｍビットをｒ個のｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に同時に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素を備えた符号化テーブルと、
前記符号化テーブルにより、前記シフトレジスタ上のｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換手段と、
前記変換手段により変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御手段とを、
備えたことを特徴とする符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入力データを記録媒体に記録あるいは伝送媒体を介して伝送するために適する符号語に変換するための符号化に関するもので、例えば光ディスクなどの記録媒体に情報データを記録する際の記録装置を構成するための符号化方法及び符号化装置に関する。
【背景技術】
【０００２】
従来より磁気記録媒体、光ディスクなどの光記録媒体にデジタル情報を記録するための符号化法として、符号語の最小０ラン長をｄビット、最大０ラン長をｋビットにランレングス制限したＲＬＬ（ｄ、ｋ）符号が用いられている。デジタル情報をＲＬＬ（ｄ、ｋ）符号に符号化する方法としては、ＤＶＤに採用されているＥＦＭ Plus などのブロック符号化と磁気記録でよく用いられてきたＲＬＬ（１、７）に代表される可変長符号化がある。前者は８ビットのデータビットに対して必ず１６ビットの符号語が割り当て可能な符号化テーブルを用いて符号化を行うもので、符号化の際にはＲＬＬ（ｄ、ｋ）制限を満たすための例外はあるものの、８ビットのデータは１６ビットに必ず変換することが可能である。一方、後者は２ビットデータを３ビット符号語に変換するのが基本であるが、ＲＬＬ（ｄ、ｋ）制限を満足するために４ビットを６ビット、さらに６ビットを９ビットのように入力ビットパターンによって符号化の拘束長が異なる変換をする。
【０００３】
従来例として例えば下記の特許文献１では、可変長符号の効果的な符号化方法について提案がなされている。また、下記の特許文献２では、最大拘束長が８ビット（２ビットを符号化単位とすると拘束長は４）のＲＬＬ（１、７）について提案がなされ、さらにその符号化法について明示されている。また、下記の特許文献３、４によれば、可変長符号に対してブロック符号の符号化と同様な符号化テーブルによって符号化が可能であり、データビットパターンと状態情報とであたかも固定長符号化のような符号化が可能な符号化装置が構成でき、さらに同期語の挿入点あるいはデータ終了点での符号語の終端が可能な符号化方法あるいは符号化装置が開示されている。
【特許文献１】特開平９−２３２９６３号公報（要約書）
【特許文献２】特開平１１−３４６１５４号公報（要約書）
【特許文献３】特開２００３−１９８３７６号公報（要約書）
【特許文献４】特開２００４−８８７２５号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の可変長符号の符号化法によれば、変換された符号語に不確定な要素を含むため、不確定ビットの処理と共に拘束長の判別をしながら符号化を行わなければならず、符号化器が複雑になるという問題を有している。特許文献２に記載の符号化法においても可変長符号によるための拘束長判定を行わなければならないなどの処理を必要とする。
【０００５】
ところで、光ディスクなどの情報記録装置において高速コピーなどのために記録の高速化が実現できることが望ましいが、従来の方法では符号化単位ごと、すなわち特許文献２で挙げた従来例では２ビットの入力データごとに符号化が行われるので、記録を高速に行うに伴って符号化処理を短時間で行うことが必要となる。
【０００６】
本発明は上記従来例の問題点に鑑み、符号化処理を高速化することができ、ひいては符号化データを記録媒体へ記録する時間を短縮することができる符号化方法及び符号化装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上記目的を達成するために、
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する方法において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトステップと、
Ｎビットの前記符号化対象データの上位ｍビットをｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素をそれぞれ備えたｒ個の符号化テーブルの各々により、前記シフトステップによりｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換ステップと、
前記変換ステップにより変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御ステップとを、
備えた。
【０００８】
また、本発明は上記目的を達成するために、
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する装置において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトレジスタと、
Ｎビットの前記符号化対象データの上位ｍビットをｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素をそれぞれ備えたｒ個の符号化テーブルと、
前記ｒ個の符号化テーブルの各々により、前記シフトレジスタ上のｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換手段と、
前記変換手段により変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御手段とを、
備えた。
【０００９】
また、本発明は上記目的を達成するために、
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する方法において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトステップと、
ｍビットずつずれたｒ個のＮビットの前記符号化対象データの上位ｍビットをｒ個のｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に同時に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素を備えた符号化テーブルにより、前記シフトステップによりシフトされたｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換ステップと、
前記変換ステップにより変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御ステップとを、
備えた。
【００１０】
また、本発明は上記目的を達成するために、
入力データに対して所定のビット数間隔でＤＳＶ制御ビットを付加した符号化対象データを、最大拘束長がＮビット（Ｎは２以上の整数）、符号語の最小０ラン長をｄ個（ｄは１以上の整数）、最大０ラン長をｋ個（ｋは２以上の整数）にランレングス制限したＲＬＬ（ｄ、ｋ）符号に符号化する装置において、
前記符号化対象データをｍビット（ｍは２以上の整数）×ｒ個（ｒは２以上の整数）単位でシフトするシフトレジスタと、
ｍビットずつずれたｒ個のＮビットの前記符号化対象データの上位ｍビットをｒ個のｎビット（ｎは２以上の整数）のＲＬＬ（ｄ、ｋ）符号に同時に変換するとともに、次の符号化対象データを符号化する符号化テーブル要素を指定する複数の符号化テーブル要素を備えた符号化テーブルと、
前記符号化テーブルにより、前記シフトレジスタ上のｍビットずつずれたｒ個の前記符号化対象データの上位ｍビットをｒ個のｎビットのＲＬＬ（ｄ、ｋ）符号に同時に変換する変換手段と、
前記変換手段により変換された前記ＲＬＬ（ｄ、ｋ）符号列のＣＤＳを求め、前記ＣＤＳに基づいて前記ＤＳＶ制御ビットを決定するＤＳＶ制御手段とを、
備えた。
【発明の効果】
【００１１】
本発明によれば、可変長符号であってもブロック符号の符号化と同様な符号化テーブルを用いて、データビットパターンと次の符号化対象データを符号化する符号化テーブル要素を指定する状態情報とであたかも固定長符号化のような符号化が可能であり、しかも複数の符号化単位のデータを同時に並行して符号化できるので、高速処理に適した符号化装置が構成できるという効果がある。このため、符号化装置に用いるクロックは低い周波数を用いて処理できることになるので、半導体集積回路の実現に低消費電力素子の使用が可能になり、省電力化が図れるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は本発明に係る符号化装置の第１の実施の形態を示すブロック図、図２は図１の符号化装置の処理を説明するためのブロック図である。
【００１３】
まず、第１の実施の形態の符号化規則と符号化テーブルについて説明する。第１の実施の形態では、特許文献２、３、４に示されている公知の符号化規則を用い、その符号化規則を図３に示す。また、図３に示す符号化規則を実現する符号化テーブルを図８に示す。図３に示す符号化規則によれば、ＲＬＬ（ｄ、ｋ）においてｄ＝１、ｋ＝７で符号化レートが２／３の符号化規則のもとで、データビットの１の偶奇性と符号ビットの偶奇性とが等しい符号化が可能であり、最小０ラン長ｄ＝１すなわち、記録データで２Ｔの繰り返しを制限可能な符号化を行うことが可能である。
【００１４】
図４〜図７は図３に示す符号化規則から図８に示す符号化テーブルを実現する場合の説明図であり、以下に詳しく説明する。図３において、拘束長が１ビットの場合は次のようになる。
データ      符号
１１        ＊０＊
１０        ００１
０１        ０１０
これらの符号語のうち、＊０＊は前の符号ビットが０の場合は１０１、１の場合は０００と定められている。そこで状態Ｓk＝０を前の符号ビットが０の場合、Ｓk＝１を前の符号ビットが１の場合とすると、図４のような２つのテーブル要素（状態）Ｓk＝０、１を持つ符号化テーブルが拘束長１ビットの符号語について構成できる。図４において、Ｄkは入力データビット（符号化対象データ）であり、Ｃkは出力符号語であって左が１０進数、右が２進数での表記である。また、Ｓkが次に遷移をする状態を表す状態情報である。
【００１５】
拘束長が２ビットの符号語は、図３において
データ      符号
００１１    ０１０  １００
００１０    ０１０  ０００
０００１    ０００  １００
の３種類がある。これは前のビットにかかわらず、データが００１ｘ（ｘは不定)の場合にはデータ００に対する符号ビットが０１０で与えられ、０００１の場合は符号ビットが０００になることを表している。そこで、図４にさらにテーブル要素を加えて図５のテーブル（テーブル要素Ｓk＝０、１、２）が構成される。Ｓk＝２は拘束長が２ビットの場合に遷移する状態であって、例えばＳk＝０でＤk＝００が入力されたのち、１０が入力されたならば、Ｃk＝０１０を出力し、Ｓk＝２に遷移をして０００を出力してまたＳk＝０に遷移する。Ｓk＝０でＤk＝００が入力されたのち、Ｄk＝０００又は００１が入力されたならば、Ｄkの上位２ビットに対して、Ｃk＝１００を出力するが、この符号は拘束長が２ビットより大であって、まだ説明をしていないが、Ｓk＝３に遷移する。
【００１６】
拘束長が３ビットの符号語は図３において
データ            符号
００００１１      ０００  １００  １００
００００１０      ０００  １００  ０００
０００００１      ０１０  １００  １００
００００００      ０１０  １００  ０００
の４種類が与えられている。
【００１７】
このような要素を加えて図６のように符号化テーブル（テーブル要素Ｓk＝０、１、２、３）が構成できる。例えば、Ｓk＝０でＤk＝００が入力されたのち、Ｄk＝００１が入力されたならば、まず、符号語＝０００を出力した後、Ｄkの上位２ビットに対して、Ｃk＝１００を出力するが、この符号の拘束長が２より大であって、Ｓk＝３に遷移をする。ここでＤk＝１０であれば、０００を出力してＳk＝０に遷移する。この時、入力ビット系列は００００１０に対して、符号語は０００  １００  ０００となり、図３の符号化規則とあっていることがわかる。
【００１８】
図６の符号化テーブルにおいて、Ｓk＝３のデータ語の順序が００ＸＸＸより００００Ｘの方が、上に配置されているのは、Ｄk＝００００Ｘに対する判定を先に行う必要があるためで、同様に１０００Ｘの判定を１０ＸＸＸの判定より先に行う。すなわち、本テーブルは上から順にデータ語の比較を行って符号語を出力する配置をしている。なお、テーブル要素Ｓk＝３に含まれるＳk＋1＝４については拘束長が４ビットになる場合であり、次に述べる。
【００１９】
拘束長が４ビットの符号語は図３において
データ              符号
００００１０００    ０００  １００  １００  １００
００００００００    ０１０  １００  １００  １００
である。これを満足するには図６にさらにテーブル要素を加えて、図７のように符号化テーブル（テーブル要素Ｓk＝０、１、２、３、４）が作成できる。例えばＳk＝０で、拘束長が４ビットのデータ系列００  ００  １０  ００が入力された場合の動作は
データ  符号    Ｓk+1
００    ０００    ２
００    １００    ３
１０    １００    ４
００    １００    ０
であり、符号系列として０００ １００ １００ １００であり、図３の符号化規則と等しい結果が得られていることがわかる。
【００２０】
さて、１１ ０１ １１の例外条件が入ってきた場合を満足するには図７の符号化テーブルでは対応できない。そのため、例外条件を付加すると図８のような符号化テーブル（テーブル要素Ｓk＝０、１、２、３、４、５）が構成される。例えば、１１０１１１０００００なるデータ系列がＳk＝０から符号化されるとすると
データ    符号    Ｓk+１
１１      ００１      ５
０１      ０００      ５
１１      ０００      ０
００      ０１０      ２
００      １００      ３
００      ０００      ０
であり、図３の符号化規則と等しい結果が得られることがわかる。
【００２１】
以上のように、図３の符号化規則は図８のように、符号化テーブル要素を６個備えた符号化テーブルによって構成でき、図８に示す符号化テーブルを１個用いた場合のシフトレジスタは１１ビットのレジスタで構成され、１１ビットの比較によって、符号化テーブルにおける入力データＤkの上位２ビットが符号語の３ビットに変換されるとともに、次に遷移をする状態Ｓk+1を出力する。
【００２２】
すなわち、１１ビットのシフトレジスタに蓄えられた入力ビット系列のうちの上位ｍ＝２ビットの入力データに対してｎ＝３ビットの固定長出力符号語を得ることが可能である。さらに次に符号化をする符号化テーブル要素を状態情報Ｓk+1として出力し、Ｓk+1に対応するテーブル要素で次の入力ビットを符号化していくことによって図３に示したような可変長符号であってもブロック符号と同様な符号化が可能であることがわかる。
【００２３】
図１における入力データとしては、ユーザデータや誤り訂正符号などからなるデータがあり、これらのデータは図中の入力バッファメモリ１に一時蓄積される。図１において、符号化は入力データないしは後述するＤＳＶ（Digital Sum Value）制御ビットが入力されるシフトレジスタ４ａと、符号化テーブル４ｂ、４ｃのｒ＝２個の符号化テーブル４ｂ、４ｃを用いて複数（ここではｒ＝２個）の符号化単位のデータが同時に並行して符号化される。
【００２４】
以下、第１の実施の形態の処理を詳述する。図１において、まずＤＳＶ制御部５により、ＤＳＶ制御ビットを決定するためにＤＳＶ制御演算処理が行われる。ＤＳＶ制御ビットは図９に示すように所定間隔で配置され、１又は０の値を適宜選択することによって低域成分を抑圧する働きをする。まず入力バッファ１から入力データを読み出すとともに、ＤＳＶ制御部５のＤＳＶ演算部５ａにより、所定間隔ごとにＤＳＶ制御ビットを０としたときのＤＳＶ値ＤＳＶ０を求め、続いてＤＳＶ制御ビットを１としたときのＤＳＶ値ＤＳＶ１を求め、ＤＳＶ制御部５のＤＳＶビット決定部５ｂにより、小さいＤＳＶ値が得られる方のＤＳＶ制御ビットを決定してＤＳＶ制御ビットメモリ５ｃに蓄積する。これを各ＤＳＶ制御ビットに対して行って、同期フレーム中のすべてのＤＳＶ制御ビットが決定される。
【００２５】
記録信号出力の符号化は、同期フレームに格納する入力データを入力バッファ１から読み出すとともに、上記のように決定されたＤＳＶ制御ビットを選択器２、３により入力データの所定間隔で挿入して１−７符号化部４により符号化し、ＮＲＺＩ（Non Return to Zero Inversion）変換部６にてＮＲＺＩ変換されて出力バッファ７を介して記録信号として出力される。この記録信号出力の符号化の間に、ＤＳＶ制御ビットを決定する処理が次の同期フレームの記録信号出力に備えて同時に行われる。
【００２６】
図２は図１の１−７符号化部４をより詳細に説明する図であって、図２において、入力データとＤＳＶ制御ビットが１３ビット（ｄ０〜ｄ１２）のシフトレジスタ４ａに入力される。第１の実施の形態の可変長符号の符号化規則での最大拘束長Ｎは１１ビットであるので、符号化テーブル４ｂを用いて上位の１１ビット（ｄ０〜ｄ１０）に基づいて最上位２ビット（ｄ０、ｄ１）に対する３ビットの符号化出力（ｃ０、ｃ１、ｃ２）が得られる。一方、符号化テーブル４ｃを参照して最上位から３ビット目からの１１ビット（ｄ２〜ｄ１２）と、符号化テーブル４ｂで出力される状態情報Ｓk+1に基づいて最上位から３ビット及び４ビット（ｄ２、ｄ３）に対する３ビットの符号化出力（ｃ３、ｃ４、ｃ５）が符号化データ（ｃ０、ｃ１、ｃ２）と同時に得られる。これらの符号化データ（ｃ０、ｃ１、ｃ２）及び（ｃ３、ｃ４、ｃ５）はパラレル−シリアル変換部４ｆを介してＮＲＺＩ変換部６に加えられる。
【００２７】
符号化テーブル４ｂ、４ｃは共に図８で示される６つのテーブル要素（Ｓk＝０、１、２、３、４、５）からなっており、入力ビットパターンＤkに対する符号化出力Ｃkと次の状態を示す状態情報Ｓk+1が得られる。状態情報Ｓk+1は次の符号化に対して参照すべきテーブル要素を指定するものであり、図２において符号化テーブル４ｂを参照して（ｄ０、ｄ１）を符号化した結果の状態情報Ｓk+1を符号化テーブル４ｃに入力するようにし、次の（ｄ２、ｄ３）の符号化に参照すべきテーブル要素を指定するよう構成する。
【００２８】
図２のように構成することによって、シフトレジスタ４ａの符号化対象出力ｄ０〜ｄ１２の、Ｎビット＋２ビット＝１３ビットに基づいて、符号化対象（ｄ０、ｄ１）及び（ｄ２、ｄ３）がそれぞれ符号語（ｃ０、ｃ１、ｃ２）及び（ｃ３、ｃ４、ｃ５）に同時に変換され、２符号化単位の符号化対象を並行して符号化することができるようになる。なお符号化テーブル４ｃの次の状態情報出力Ｓk+2はレジスタ４ｄに一時蓄積し、次の符号化の際、符号化テーブル４ｂヘの状態情報入力とする。
【００２９】
図２中のＣＤＳ（Codeword Digital Sum）算出部４ｅはこの２符号化単位の（ｃ０、ｃ１、ｃ２）及び（ｃ３、ｃ４、５）に相当するＣＤＳ値を算出し、図１で説明したようにＤＳＶ演算部５ａに出力して前述のＤＳＶ制御ビットの決定に用いられる。この最初のｍ（＝２ビット）×ｒ（＝２個）＝４ビットの符号化対象（ｄ０、ｄ１）及び（ｄ２、ｄ３）が符号化されると、シフトレジスタ４ａは４ビットのシフトを行い、次の２ビット×２個の符号化対象（ｄ４、ｄ５）及び（ｄ６、ｄ７）の符号化を行う。
【００３０】
このように２符号化単位の入力データの符号化、あるいはＤＳＶ演算が終了すると、入力されたデータは、シフトレジスタ４ａで２符号化単位｛ここではｍ（＝２ビット）×ｒ（＝２個）＝４ビット｝シフトされ、引き続き上記と同様に１−７符号化部４で入力データの符号化、ＤＳＶ演算が行われる。なおシフトレジスタ４ａヘのデータ入力は逐次適当なタイミングで入力バッファ１、あるいはＤＳＶ制御ビットの選択器２、３から入力される。
【００３１】
第１の実施の形態では、それぞれＭ＝６個のテーブル要素からなる符号化テーブル４ｂ、４ｃのｒ＝２組を用いた例を説明したが、同様にしてさらにｒ＝３組の符号化テーブルを用いて構成すれば、３符号化単位ごと、すなわち符号化対象（ｄ０、ｄ１）、（ｄ２、ｄ３）、（ｄ４、ｄ５）に対して、それぞれ符号語（ｃ０、ｃ１、ｃ２）、（ｃ３、ｃ４、ｃ５）、（ｃ６、ｃ７、ｃ８）に同時に符号化する構成に拡張することが可能である。この場合は、シフトレジスタ４ａにはＮビット＋２ビット＋２ビット＝１５ビットの符号化対象ｄ０〜ｄ１４を格納して参照し、符号化を行う。ＣＤＳ値についても３符号化単位分を同時に算出して出力する。
【００３２】
上記の説明で明らかなように、第１の実施の形態によれば１−７符号化部４及びＤＳＶ制御部５の処理ステップが少なくて済むことになり、したがってこの回路部分のクロック周波数は低くても処理できることになる。また言い換えれば同じ周波数であれば符号化及びＤＳＶ制御の処理が短時間でできることになり、高速化が可能となる。
【００３３】
＜第２の実施の形態＞
第２の実施の形態の符号化装置を図１０、図１１に示し、第２の実施の形態の符号化テーブルを図１２、図１３に示す。第２の実施の形態では、第１の実施の形態において図３に示す符号化規則を実現する符号化テーブルを１つの符号化テーブル４０で構成したものである。図１２、図１３に示す符号化テーブル４０は第１の実施の形態の符号化テーブル４ｂ、４ｃで構成した論理回路と等価な出力を得られるよう構成されており、６個のテーブル要素Ｓk＝０〜５からなり、Ｎビット＋２ビット＝１３ビットの符号化対象入力Ｄk＝ｄ０〜ｄ１２に対してｍ×ｒ＝２ビット×２個ごとに、それぞれｎ＝３ビットのｒ＝２個の符号語ＣkO及びＣk1（両方で３×２＝６ビットの符号語）と、次の符号化のための状態情報Ｓk+2とを出力するテーブルとなっている。
【００３４】
図１０、図１１ではこの符号化テーブル４０から、符号化対象データ（ｄ０、ｄ１）、（ｄ２、ｄ３）にそれぞれ対する符号語（ｃ０、ｃ１、ｃ２）、（ｃ３、ｃ４、ｃ５）が同時に得られる。ＣＤＳ算出部４ｅ、ＤＳＶ制御部５については第１の実施の形態と同様であるので説明を省略する。
【００３５】
上記と同様にさらに、第１の実施の形態で３組の符号化テーブルを用いて３符号化単位の符号化を行う構成と等価な出力を得る符号化テーブルに拡張することが可能であり、その場合も６個の符号化テーブル要素からなる１組の符号化テーブルを用いた符号化回路を構成することが可能である。このような拡張を行っていけば、一般に（Ｎ＋ｓ・ｍ）ビットを符号化対象入力として、（ｓ＋１）ｎビットの符号語を出力する符号化テーブルが実現可能であり、また、そのような符号化テーブルを用いた符号化回路を構成することが可能となる。
【００３６】
第２の実施の形態は、第１の実施の形態のように６個の符号化テーブル要素からなる複数組の符号化テーブルで構成したときとその論理関数が等価で状態情報に対応した６個の符号化テーブル要素からなる１組の論理回路を構成したものということができる。すなわち、（Ｎ＋ｓ・ｍ）ビットを符号化対象入力と状態情報入力を入力とし、（ｓ＋１）ｎビットの符号語と次の状態情報を出力する論理回路（例えばＲＯＭ：Read Only Memory）で、第１の実施の形態の６個の符号化テーブル要素からなる複数組の符号化テーブルと論理関数が等価な論理回路と状態情報を蓄積するためのレジスタで構成して実現することも可能である。
【００３７】
第２の実施の形態によっても１−７符号化部４及びＤＳＶ制御部５の処理ステップが少なくて済むことになり、したがってこの回路部分のクロック周波数は低くても処理できることになる。また言い換えれば同じ周波数であれば符号化及びＤＳＶ制御の処理が短時間でできることになり、高速化が可能となる。
【００３８】
本発明の方法は固定長符号化に比べ、一般にその符号化単位のビット数が小さい可変長符号化に有効な方法であるが、可変長符号に限定されるものではなく、所定のビット数の符号化入力データから所定のビット数の符号化出力を得る固定長符号化にも適用して、符号化処理を同時に平行して行って高速化を図る場合にも適用可能な方法である。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る符号化装置の第１の実施の形態を示すブロック図である。
【図２】図１の符号化装置の処理を説明するためのブロック図である。
【図３】図１の符号化装置の符号化規則を示す説明図である。
【図４】図３の符号化規則において拘束長が１ビットの場合の符号化テーブルを示す説明図である。
【図５】図３の符号化規則において拘束長が２ビットの場合の符号化テーブルを示す説明図である。
【図６】図３の符号化規則において拘束長が３ビットの場合の符号化テーブルを示す説明図である。
【図７】図３の符号化規則において拘束長が４ビットの場合の符号化テーブルを示す説明図である。
【図８】図３の符号化規則を実現する符号化テーブルを示す説明図である。
【図９】ＤＳＶ制御ビットの配置位置を示す説明図である。
【図１０】本発明に係る符号化装置の第２の実施の形態を示すブロック図である。
【図１１】図１０の符号化装置の処理を説明するためのブロック図である。
【図１２】図１０、図１１の符号化テーブルを示す説明図である。
【図１３】図１０、図１１の符号化テーブルを示す説明図である。
【符号の説明】
【００４０】
１  入力バッファ
２、３  選択器
４  １−７符号化部
４ａ  シフトレジスタ
４ｂ、４ｃ、４０  符号化テーブル
４ｅ  ＣＤＳ算出部
４ｄ  レジスタ
４ｆ  パラレル−シリアル変換部
５  ＤＳＶ制御部
５ａ  ＤＳＶ演算部
５ｂ  ＤＳＶビット決定部
５ｃ  ＤＳＶ制御ビットメモリ
６  ＮＲＺＩ変換部
７  出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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