(57)【要約】【課題】  本発明の目的は、以下に記載の構成をとることにより従来と比較して優良な特性を有する薄膜トランジスターを作成するための方法を提供することにある。【解決手段】  薄膜トランジスターは、アモルファスシリコンを堆積させ、ゲート構造を形成し、次いで、高圧酸化を用いて、層化構造を有する高性能ゲート酸化物を形成することにより作成される。【選択図】      図１
2006024958.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスターであって、前記トランジスターが、
絶縁基板（１）、
前記基板（１）上に堆積され、ソース及びドレイン領域有する再結晶化シリコン層（３）、ここで、前記再結晶化シリコン層（3）は、層化構造を有するシリコン層から形成されたものであり、
前記再結晶化シリコン層（３）に接触し、ソース及びドレイン領域（５）の間に位置するゲート構造（９）を含み、前記ゲート構造が、
前記再結晶化シリコン層（３）上に形成された１００Å以下の厚さを有する第１の酸化物層（１１３）、
前記第１の酸化物層（１１３）に接触する、ＴＥＯＳの低圧分解により形成されたＳｉＯ２よりなる１００Å乃至１５０Åの厚さを有する圧縮された第２の酸化物層（１１５）、
前記第２の酸化物層（１１５）に接触する伝導領域（１３）、及び
前記第１の酸化物層（１１３）と前記再結晶化されたシリコン層（３）の間に５乃至１０気圧、８００乃至８２５℃の温度の条件下で成長された第３の酸化物層（１１１）を含むことを特徴とする薄膜トランジスター。
【請求項２】
前記再結晶化シリコン層（３）がアニーリング後に複数の層を含むことを特徴とする請求項１記載の薄膜トランジスター。
【請求項３】
前記基板（１）が、集積回路構築において形成される誘電層を含むことを特徴とする請求項１記載の薄膜トランジスター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層状に形成されたアモルファスシリコンを堆積させ、次いで、該アモルファスシリコンを加熱処理することよりなる、薄膜トランジスターの製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスターは、現代電子技術分野において良く用いられるものである。このタイプのトランジスターは、主として単結晶シリコン、即ち、単結晶ウエハー又は、単結晶ウエハー上に生長したエピタキシャル層により構成される。高性能単結晶シリコンは、例えば、キャリヤー輸送及びインターフェイス特性の点から、トランジスター用として、良好な特性を有する。
【０００３】
しかしながら、単結晶シリコンの使用が困難であるか又は不可能である場合に他に応用が可能である。例えば、電界効果トランジスターはアクティブマトリックス液晶ディスプレイを製造する場合に用いられる。これらのトランジスターはガラス基板上に構築される。加えて、静電ランダムアクセスメモリー（ＳＲＡＭ）は、６つのトランジスターを有するセル中に構築できる。２つのトランジスターは、電気的負荷として機能し、その負荷トランジスターを、同一平面上でなくむしろ、他の４つのトランジスターの上方に構築した場合に、セルサイズを小さくできる。この場合、他の４つのトランジスターから負荷トランジスターを分離させる誘電層上に形成された材料中に負荷トランジスターを構築する。上記用途に加えて他の応用として、薄膜トランジスター（ＴＦＴ）が開発されている。そういったトランジスターは通常、電流が流れる材料であるチャンネル材料として、単結晶シリコンよりむしろポリシリコンを用いて製造される。
【０００４】
ＳＲＡＭにおける能動負荷のためのＴＦＴは、種々の基準を満たし、どの程度容易にこれらの基準を満たすことができるかは、ポリシリコンの特質により定まる。非常に重要な一つの基準は、ＯＦＦ状態電流に対するＯＮ状態電流の比である。この比率は、出来る限り大きいことが好ましい。低いＯＦＦ状態電流は、低い準備電流を示すこととなり、高いＯＮ状態電流は、性能及びセル安定性のいずれをも向上させる。この比率に影響する２つの重要なファクターとして、チャンネルにおけるシリコンの粒径及び、酸化物／ポリシリコンインターフェイス、即ち、ゲート構造体の酸化物とチャンネルのポリシリコンの間のインターフェイスが挙げられる。より大きい粒径は、より小さい粒径に比較してキャリヤー移動性を向上させ、さらに、ＯＮ状態電流を増大させる。大粒径は又、ソース／ドレーン領域から、チャンネルまでのドーパント分散をより少なくする。そういった分散は、より小さい有効チャンネルに帰結し、より大きいＯＦＦ状態電流は、より長いチャンネルに帰結する。大粒径は、又、バックチャンネル漏れ電流を減少させ、それにより、ＯＦＦ状態電流を減少させる。酸化物／ポリシリコンインターフェイスは、劣性インターフェイスがチャージトラッピッングをもたらす多くのダングリングボンドを有しうることから重要である。より重要なことは、劣性インターフェイスが、キャリヤーの表面的ばらつきを増大させ、それにより、有効キャリヤー移動性を減少させることである。同様なポイントは、ディスプレイ目的に使用されるＴＦＴにも当てはまる。
【０００５】
従って、ポリシリコンの属性は、デバイス目的のために重要であり、注目点の多くは、所望の特性を有するポリシリコンを形成する方向に向けられている。例えば、ミムラ、ＩＥＥＥトランスアクションズ  オン  コレクトロン  デバイセス（Transactions on Electron Devices）３６，１９８９年２月，３５１−３５９頁は、５００℃と５５０℃の間の温度で、次いで、シリコンを再結晶化するために窒素中６００℃（アニール）２４時間、低圧化学的気相堆積を行うことによりなるシリコンの堆積について記載する。アモルファスとポリ構造の間の転移温度は、約５４５℃である。完全なアモルファス構造を達成するためには、転移温度より十分低い温度でＳｉを堆積させる必要がある。大粒径ポリシリコンを得るためには、第二の再結晶化を防ぐために長時間転移温度よりもわずかに高い温度下、低再生長速度でアモルファスＳｉを再生長させる必要がある。ジャパニーズ  ジャーナル  オブ  アプライド  フィジックス（Japanese Journal of Applied Physics ），３０，１９９１年１月，１８４−１８７頁、アオヤマには、漏れ電流を減少させる２段階アニーリング工程が記載されている。アモルファスシリコンは５５０℃で堆積され、シリコンの再結晶化のために６００℃で窒素雰囲気下１０時間アニールされる。薄膜トランジスターの考察のためには、ＩＥＥＥトランスアクションズオンエレクトロンデバイセス，ＥＤ−３３，１９８６年４月，４７７−４８１頁をも参照可能。
【０００６】
酸化物／ポリシリコンインターフェイスの重要性とともに、酸化物の特性も重要である。堆積された酸化物は、典型的には、劣性な誘電特性を有し、ポリシリコン構造及びドーパント濃度のいずれに対しても感受性である。生長酸化物を構築することは、トランジスターソース−ドレーン形成後の熱供給が限定されている故に困難である。加えて、限定温度供給ともとに、ポリシリコンの表面形態は、従来の酸化を実行不可能とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、薄膜トランジスターであって、前記トランジスターが、
絶縁基板（１）、
前記基板（１）上に堆積され、ソース及びドレイン領域有する再結晶化シリコン層（３）、ここで、前記再結晶化シリコン層（3）は、層化構造を有するシリコン層から形成されたものであり、
前記再結晶化シリコン層（３）に接触し、ソース及びドレイン領域（５）の間に位置するゲート構造（９）を含み、前記ゲート構造が、
前記再結晶化シリコン層（３）上に形成された１００Å以下の厚さを有する第１の酸化物層（１１３）、
前記第１の酸化物層（１１３）に接触する、ＴＥＯＳの低圧分解により形成されたＳｉＯ２よりなる１００Å乃至１５０Åの厚さを有する圧縮された第２の酸化物層（１１５）、
前記第２の酸化物層（１１５）に接触する伝導領域（１３）、及び
前記第１の酸化物層（１１３）と前記再結晶化されたシリコン層（３）の間に５乃至１０気圧、８００乃至８２５℃の温度の条件下で成長された第３の酸化物層（１１１）を含むことを特徴とする薄膜トランジスタを提供することにある。
【０００８】
本発明は、特有の態様を参考として記載するものであり、他の異なる態様については従来技術より明らかである。
【０００９】
図１は本発明の一態様により構築された薄膜トランジスターの断面図であり、基板３、ソース／ドレーン領域５及びチャンネル領域７を有するシリコン領域３、酸化物領域１１を有するゲート構造９及びシリコン領域３から分離した伝導領域１３を示す。領域３は基板上に存在する。酸化物領域１１は、チャンネル領域７及び伝導領域１３の間に存在する。用語「基板」は、他の材料を支持し下部に位置する材料を意味する。基板はガラス層であってもよく、半導体集積回路にて形成されるごとき誘電層であってもよい。
【００１０】
トランジスターの形成について記載する。基板を従来技術に従って容易に形成する。もし、基板が、例えばＳＲＡＭセルのごとき集積回路において使用されるような誘電層である場合には、デバイス及び誘電層の下部のデバイス接触物を、従来技術により容易に形成する。シリコン領域３は、約５７５℃の再結晶温度以下の温度でシリコンを堆積させることにより望ましくは形成される。シリコンは、アモルファスシリコンとして堆積され、アモルファスシリコンは、再結晶化アニーリングの後にポリシリコン以上の大粒子を導く。大粒子の形成は、領域３が層化構造を有するよう堆積条件を用いることにより容易に行える。適切な層化構造は、堆積速度のような堆積パラメータを変化させることにより得ることができる。堆積は、シリコン含有前駆体ガスの分解を含む、例えば、低圧化学的堆積（ＬＰＣＶＤ）により達成できる。そういった堆積技術及び適切な前駆体ガスは、従来知られており容易に選択できる。再結晶化アニーリングは、ただちに、即ち、堆積後に実行可能である。使用される温度は、６２５℃以下が望ましい。６５０℃以上の温度では、均一でない粒子構造をもたらす第二再結晶化が生ずるため望ましくない。そういった不均一性は、局在化した異状粒子生長を生じ得る。酸化物１１によりシリコン３から分離された、典型的にはポリシリコンである伝導領域１３を有するゲート構造は、ソース／ドレーン領域５と同様に従来技術を用いて容易に形成される。チャンネルの移植は、ゲート構造が形成される前に行われ、ＴＦＴの好ましいチャンネル限界電圧を調節する。
【００１１】
酸化層１１は、領域１１１、１１３及び１１５を有する実質的に複合積層構造である。複合積層構造は１００Å以下の薄生長層１１３、全積重酸化物厚２５０Å〜３００Åを形成するために高圧酸化（ＨｉＰＯＸ）により圧縮されるＴＥＯＳ  ＳｉＯ２層（１００Å〜１５０Å厚）のような任意堆積層１１５より形成される。酸化物層１１は、ゲート構造構成の一部としてパターン化されている。酸化物は、もし望む場合には、シリコン全体上に残し得る。生長層は、非常に薄く、多量の熱供給を費やすことはなく、８２５℃以下の温度で又はＨｉＰＯＸにより熱的に生長する。堆積層は、コンフォーマル層であり、従来技術により容易に形成される。高圧酸化は、従来技術において知られており、詳細には記載することを要しない。圧力５〜１０気圧、温度８００℃ないし８２５℃により、好結果がもたらされることが見い出されている。ＴＦＴ誘電体の生長には、満足させなければならない２つの対抗する条件がある。その１つは高性能誘電性（高い絶縁破壊強度及び絶縁破壊までの電荷、低欠陥及びインターフェイストラップ密度、及び相対的ストレス−フリーＳｉ／ＳｉＯ２インターフェイス）であり、他の１つは、限定熱供給のために８２５℃以下の温度で、酸化物を生長させなければならないことである。
【００１２】
これらの条件は、堆積ＨｉＰＯＸ酸化工程を用いることによって満たされる。この工程は、８２５℃以下の温度で、従来の又は高圧酸化により第一の層１１３（５０Å〜１００Å厚）の生長及びその上に第二の層を形成するためにＳｉＯ２の層１１５（１００Å〜１５０Å厚）が、６５０℃でＴＥＯＳの低圧（約０．２５トル）分解により堆積できることを包含する。第三の層１１１は、１ないし１０気圧下、８２５℃以下の温度で酸化ＨｉＰＯＸアニーリングにより第一の層の下方に生長させる。ＴＥＯＳ−ＳｉＯ２層の目的は、熱及び厚さの供給を可能とするためのものである。ＨｉＰＯＸ圧縮、即ち酸化ＨｉＰＯＸアニーリングは、以前に記載した方法と比較して、優位なＳｉ／ＳｉＯ２インターフェイス特性を有する良好な誘電性をもたらす。酸化物は、表示されたように層化酸化物であることは明らかである。各層は公称的に同様の組成を有するが、それら層は、構造的に本質的に異なることが認識できる。それら層が公称的に一様の組成を有するとはいえ、酸化物のために用いられる異なる形成方法は、構造的な相異及び層化構造をもたらす。薄膜トランジスターは、ＳＲＡＭセルにおける負荷として用いることもでき、アクティブマトリックス液晶ディスプレイにおいて用いることもできる。他の用途は従来技術において明らかである。
【００１３】
本発明の方法により構築された薄膜トランジスターは図２に表示する。このトランジスターは、シリコン堆積とゲート構造形成の手順が逆転しているが、一般的に図１に示したものと同様であり、図１に関連して記載したものと同様な方法により形成される。明確化の理由から、ゲート酸化物の構成要素は、デポジットされていない。この態様は、図１に示したものよりも、いくぶん望ましいものではない。ＨｉＰＯＸは図１におけるポリシリコン表面で及び図２におけるゲート低部で酸化物特性を向上させる。前者は、わずかなトラップ電荷をもたらし、これにより、高ＯＮ／ＯＦＦ比を導く。図１及び図２に示された態様において、ＨｉＰＯＸ−積重酸化工程は漏れ路（低Ｄｏ）及びＴＦＴの絶縁破壊及び電荷フルエンス特性を減少させる。また、これは、ＴＦＴゲート誘電体厚のさらなるスケールダウンを可能とし、高ＯＮ状態電流を得る。
【００１４】
さらに他の変形は、当業者にとって予期できることである。
【図面の簡単な説明】
【００１５】
【図１】本発明により構築された薄膜トランジスターの断面図の１である。
【図２】本発明により構築された薄膜トランジスターの断面図の２である。
【符号の説明】
【００１６】
１    基板
３    シリコン領域
５    ソース／ドレーン領域
７    チャンネル領域
１１  酸化物領域
１３  伝導領域
【図１】
2006024958.tif 000003
【図２】
2006024958.tif 000004