(57)【要約】【課題】プログラマブルロジックデバイスの内部信号伝送電力消費を削減する低電圧スイング信号経路回路を提供する。【解決手段】低電圧スイング信号経路回路は、ドライバ回路の出力信号の電圧レンジを制限するための逆転ルーティングドライバ回路を備えている。本発明によれば、第１の演算回路と、第２の演算回路と、第１の演算回路の１出力信号に結合されたルーティングドライバ回路と、第２の演算回路の１入力に結合されたルーティングレシーバ回路と、ドライバ回路からレシーバ回路へ延在している相互接続コンダクタを備えた、プログラマブルロジックデバイスが提供される。ドライバ回路はルーティング信号の電圧スイングが第１の演算回路の出力信号の電圧スイングよりも小さくなるように相互接続コンダクタ上にルーティング信号を駆動するよう構成される。【選択図】図１
2006203898.tif 000002
【特許請求の範囲】
【請求項１】
第１の演算回路と；
第２の演算回路と；
第１の演算回路の１出力信号に結合されたルーティングドライバ回路と；
第２の演算回路の１入力に結合されたルーティングレシーバ回路と；
ドライバ回路からレシーバ回路へ延在している相互接続コンダクタを備えた、プログラマブルロジックデバイスであり；
ルーティング信号の電圧スイングが第１の演算回路の出力信号の電圧スイングよりも小さくなるように、相互接続コンダクタ上にルーティング信号を駆動するようにドライバ回路が構成されるプログラマブルロジックデバイス。
【請求項２】
第１の演算回路の出力信号の電圧スイングは第１の低位信号および第１の高位信号によって定義され、ルーティング信号の電圧スイングは第２の低位信号および第２の高位信号によって定義され、１）第２の低位信号が第１の低位信号よりも高い状態か、２）第２の高位信号が第１の高位信号よりも低い、状態群のうちの少なくとも一方が成り立つことからなる請求項１記載のプログラマブルロジックデバイス。
【請求項３】
ドライバ回路はＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備えてなる請求項２記載のプログラマブルロジックデバイス。
【請求項４】
ＰＭＯＳトランジスタのベースおよびＮＭＯＳトランジスタのベースが第１の演算回路の出力に結合される請求項３記載のプログラマブルロジックデバイス。
【請求項５】
１）第１の演算回路の出力信号が第１の低位信号によって定義される際にＰＭＯＳトランジスタが第２の低位信号を相互接続コンダクタ上にルーティング信号として駆動するか、２）第１の演算回路の出力信号が第１の高位信号によって定義される際にＮＭＯＳトランジスタが第２の高位信号を相互接続コンダクタ上にルーティング信号として駆動する、状態群のうちの１つが成立する、請求項４記載のプログラマブルロジックデバイス。
【請求項６】
レシーバ回路は相互接続コンダクタからのルーティング信号を受信して第２の演算回路の入力に入力信号を提供するように構成され、第２の演算回路への入力信号の電圧スイングは第３の低位信号および第３の高位信号によって定義され、１）第２の低位信号が第３の低位信号よりも高いか、２）第２の高位信号が第３の高位信号よりも低い、状態群のうちの少なくとも１つの状態が成立する、請求項２記載のプログラマブルロジックデバイス。
【請求項７】
レシーバ回路はインバータに結合されたフルラッチを含む請求項６記載のプログラマブルロジックデバイス。
【請求項８】
レシーバ回路はインバータに結合された低漏電入力バッファを含む請求項６記載のプログラマブルロジックデバイス。
【請求項９】
レシーバ回路はプルアップ回路を含む請求項６記載のプログラマブルロジックデバイス。
【請求項１０】
処理回路と；
前記処理回路に結合されたメモリと；
この処理回路およびメモリに結合された請求項１記載のプログラマブルロジックデバイスとからなるデジタル処理システム。
【請求項１１】
請求項１記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
【請求項１２】
プリント回路基板上に装着されプログラマブルロジックデバイスに結合されたメモリをさらに備える請求項１１記載のプリント回路基板。
【請求項１３】
プリント回路基板上に装着されるとともにプログラマブルロジックデバイスに結合された処理回路をさらに備える請求項１２記載のプリント回路基板。
【請求項１４】
第１の演算回路と、第２の演算回路と、第１の演算回路の１出力信号に結合されたルーティングドライバ回路と、第２の演算回路の１入力に結合されたルーティングレシーバ回路と、ドライバ回路からレシーバ回路へ延在している相互接続コンダクタを備えた、プログラマブルロジックデバイス内の電力を低減するためのものであり：
ルーティング信号の電圧スイングが第１の演算回路の出力信号の電圧スイングよりも小さくなるように、ルーティングドライバ回路からのルーティング信号を相互接続コンダクタ上に駆動してなる方法。
【請求項１５】
第１の演算回路の出力信号の電圧スイングは第１の低位信号および第１の高位信号によって定義され、ルーティング信号の電圧スイングは第２の低位信号および第２の高位信号によって定義され、１）第２の低位信号が第１の低位信号よりも高い状態か、２）第２の高位信号が第１の高位信号よりも低い、状態群のうちの少なくとも一方が成り立つことからなる請求項１４記載の方法
【請求項１６】
ドライバ回路はＮＭＯＳトランジスタに結合されたＰＭＯＳトランジスタを備えてなる請求項１５記載の方法。
【請求項１７】
ルーティング信号の駆動が第１の演算回路の出力信号をＰＭＯＳトランジスタのベースおよびＮＭＯＳトランジスタのベースに提供することを含む、請求項１６記載の方法。
【請求項１８】
１）第１の演算回路の出力信号が第１の低位信号によって定義される際にＰＭＯＳトランジスタが第２の低位信号を相互接続コンダクタ上にルーティング信号として駆動することをルーティング信号の駆動がさらに含むか、２）第１の演算回路の出力信号が第１の高位信号によって定義される際にＮＭＯＳトランジスタが第２の高位信号を相互接続コンダクタ上にルーティング信号として駆動することをルーティング信号の駆動がさらに含む、状態群のうちの１つが成立する、請求項１７記載の方法。
【請求項１９】
レシーバ回路は相互接続コンダクタからのルーティング信号を受信して第２の演算回路の入力に入力信号を提供するように構成され、第２の演算回路への入力信号の電圧スイングは第３の低位信号および第３の高位信号によって定義され、１）第２の低位信号が第３の低位信号よりも高いか、２）第２の高位信号が第３の高位信号よりも低い、状態群のうちの少なくとも１つの状態が成立する、請求項１５記載の方法。
【請求項２０】
レシーバ回路はインバータに結合されたフルラッチを含む請求項１９記載の方法。
【請求項２１】
レシーバ回路はインバータに結合された低漏電入力バッファを含む請求項１９記載の方法。
【請求項２２】
レシーバ回路はプルアップ回路を含む請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プログラマブルロジックデバイス（ＰＬＤ）に係り、より具体的にはこの種のデバイスにおける消費電力の削減に関する。
【背景技術】
【０００２】
ここで使用する用語ＰＬＤとは広範な種類のプログラマブルロジックを包括するものである。これには、例えばカリフォルニア州サンノゼ市のアルテラ社製のＭＡＸ７０００（登録商標）等の一般的にＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）として知られているデバイス、アルテラ社製のＳｔｒａｔｉｘ（登録商標）等のＦＰＧＡ（フィールドプログラマブルゲートアレイ）、または同じくアルテラ社製のＨａｒｄｃｏｐｙ（登録商標）等のストラクチャードＡＳＩＣ（メタルプログラマブルロジック）が含まれる。
【０００３】
既知のプログラマブルロジックデバイスの例は、クリフ氏等の米国特許第５，９０９，１２６号明細書および米国特許第５，９６３，０４９号明細書に開示されており、これはここで全体的に参照に組み入れるものとする。ＰＬＤは、通常多数のプログラマブルロジック領域およびメモリ、入出力回路等のその他の動作リソースを含んでおり、それらはデバイス上のプログラマブルロジック相互接続リソースを介して選択的に相互接続可能である。例えば、ＰＬＤ上の各プログラマブルロジック領域はいくつかの比較的単純なロジック機能のうちのいずれかをその領域に付加されたいくつかの入力信号上で実行するようにプログラム可能であり、それによって選択された機能を入力信号上で実行した結果を示す１つまたは複数の出力信号を形成する。相互接続リソースは、電圧信号（接地電圧ＶＳＳ（例えば“ロー”（低位）電圧信号）からソース電圧ＶＣＣ（例えば“ハイ”（高位）電圧信号）までの範囲）をロジック領域に対して、ロジック領域から、あるいはロジック領域間で広範な種類のパターンあるいは構成で伝送するようプログラム可能である。例えば、相互接続リソースはいくつかのロジック領域を連結して１つのロジック領域が実行できるものよりもはるかに複雑なロジックタスクをするために使用することができる。
【０００４】
ＰＬＤ内の個別の各相互接続経路あるいは経路分節に対して単一のコンダクタを使用することが一般的である。各コンダクタを他のコンダクタに選択的に相互接続してデバイスの相互接続リソースを介して多様な信号ルーティングを提供するために、単一あるいは複数のＭＯＳパスゲート（ＰＬＤ上のプログラマブルメモリ要素あるいは回路によって制御される）が使用される。
【０００５】
典型的な信号伝送パスゲートの動作をＮＭＯＳパスゲートの説明によって簡単に示すことができる（当業者において理解されるように、同様な動作原理がＰＭＯＳパスゲートに適用される）。そのゲート端子ＶＧＡＴＥとソース端子ＶＳＯＵＲＣＥとの間の電位差が閾値電圧ＶＴを超過したかどうかに従って、ＮＭＯＳパスゲートは“開”または“閉”スイッチとして作用する。（同技術分野において知られているように、ＭＯＳデバイスの“ソース”と“ドレイン”との間には物理的な差が無い。）ＶＧＡＴＥ−ＶＳＯＵＲＣＥがＶＴより小さい場合、このＮＭＯＳパスゲートは“カットオフ”状態となり、従って“開”スイッチとして作用し；ＶＧＡＴＥ−ＶＳＯＵＲＣＥがＶＴよりも大きい場合、このＮＭＯＳパスゲートは導通状態となり従って“閉”スイッチとして作用する。
【０００６】
同業界において知られているように、ＶＴはＭＯＳトランジスタに対する明確な数値ではなく；これは例えば基板のバイアスまたは閾値条件等の多様な二次的効果によって影響を被り得る幅広い範囲の数値であることが考えられる。しかしながら、本発明の原理の説明を単純化するために、ここではＶＴは数値の範囲ではなく明確な数値であるものとして説明する。
【０００７】
現在の傾向においてデバイス寸法の小型化し（例えば、０．１８μｍから０．１３μｍ，９０ｎｍ，６５ｎｍ、またはさらに小さい加工幅への低下）それに伴って動作電圧（例えば、供給電圧、バイアス電圧等）が一層低くなり、これがＶＴと近いレベルのものとなり、そのためトランジスタパスゲート構造が比較的高速度で動作しながら同時に漏れ電流を最小化し得るよう設計することは克服困難なハードルとなっている。
【０００８】
加えて、このデバイス寸法の小型化傾向ならびにそれに伴った低動作電圧の使用は、スピード（例えば、パスゲートトランジスタがターンオンする応答時間）と漏れ電流（例えば、ターンオフしている際のパスゲートトランジスタを介して通流する電流）の間の設計相反性をもたらし、これは従来のより大きなデバイス寸法ならびにより高い動作電圧においては経験し得なかったものである。すなわち、従来の設計技術をより小さいデバイスに適用した場合、高速パスゲート動作は大きな漏れ電流を伴ったものとなり、一方少ない漏れ電流とすると低速パスゲート動作を伴ったものとなる。大きな漏れ電流は過熱、電力損失、および低い性能をもたらすため、望まれないものである。
【０００９】
サイズの小型化に伴った別の問題点はより低い動作電圧の使用に起因するものである。このより低い動作電圧は通常デバイスに供給される公称電圧であり、例えばデバイス内の構成可能なメモリセル（例えばＳＲＡＭ）等の特定の回路を適正に動作させるためには不十分なものとなる。例えば、供給電圧が低下すると、セルを（１つのロジック状態から他のものへ）フリップさせるために必要な臨界チャージが低下するためソフトエラー率が高くなる。
【００１０】
高い割合のデバイス電力がキャパシタンス荷電ならびに相互接続コンダクタの放電によって消費される。より低い動作電圧においては、ＮＭＯＳのＶＴの降下が動作電圧のより大きな部分あるいは割合となる。このことは、従来のＰＬＤ相互接続回路においていくつかの問題につながっていた。例えば、信号伝送速度が低下し、また回路は徐々に平行するコンダクタ間で容量性クロストークが生じ易くなる。
【００１１】
従って、プログラマブルロジックデバイスの内部信号伝送電力消費を低下させる改良された技術、システムならびに方法を提供することが要望されている。
【００１２】
【特許文献１】米国特許第５，９０９，１２６号明細書
【特許文献２】米国特許第５，９６３，０４９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明によれば、プログラマブルロジックデバイスの内部信号伝送電力消費を低下させる改良された技術、システムならびに方法が提供される。
【００１４】
本発明によれば、相互接続リソースを介してルーティングすることが必要な総荷電量を削減することによってプログラマブルロジックデバイスの消費電力の低減が達成される。ソース演算回路から相互接続コンダクタを介してレシーバ回路への信号ルーティングを駆動するためのドライバ回路が設けられる。このドライバ回路によって、プログラマブルロジックデバイスの電源の極値までの全域にわたってルーティング信号が駆動されることが制限される。
【課題を解決するための手段】
【００１５】
本発明によれば、第１の演算回路と、第２の演算回路と、第１の演算回路の１出力信号に結合されたルーティングドライバ回路と、第２の演算回路の１入力に結合されたルーティングレシーバ回路と、ドライバ回路からレシーバ回路へ延在している相互接続コンダクタを備えた、プログラマブルロジックデバイスが提供される。ドライバ回路はルーティング信号の電圧スイングが第１の演算回路の出力信号の電圧スイングよりも小さくなるように相互接続コンダクタ上にルーティング信号を駆動するよう構成される。
【発明を実施するための最良の形態】
【００１６】
本発明の上記ならびにその他の利点は、添付図面を参照しながら以下に記述する実施例の説明によって明らかにされる。図中において、同一の構成要素は同一の参照符号をもって示してある。
【００１７】
図１には、本発明に従って構成することができるＰＬＤ１０の代表的な部分が示されている。ＰＬＤ１０は入力／出力（Ｉ／Ｏ）回路領域２０とプログラマブルロジック領域３０とユーザ使用メモリ領域４０とを備えている。ＰＬＤ１０は、その他のタイプの演算回路（例えばマイクロプロセッサ回路）も備えることができる。例えば、この種の別の回路は図１に示されているものに追加するものか、あるいは領域４０のいずれかに代わるものとすることができる。さらにＰＬＤ１０上には相互接続リソースが設けられている。このリソースには、水平相互接続リソース５０と、垂直相互接続リソース６０と、領域供給リソース７０と、領域出力リソース８０と、Ｉ／Ｏサーブリソース９０とが含まれている。（図１内の単線は、実質的に平行な、多重線を示すこともあり得る。）相互接続リソースは、多様な種類の他の相互接続リソース間のプログラム可能な接続をさらに含んでいる。これらのプログラム可能な接続は、考えられる接続可能なコンダクタの交差部上において参照符号１００で示されている円またはその他の形状によって図示されている。接続部１００は比較的単純なもので、従来のプログラマブル機能制御要素（ＦＣＥ）によって制御されるプログラマブルロジックコネクタとすることができる。
【００１８】
相互接続リソースはＰＬＤ１０内において実質的に任意の信号ソースを実質的に任意の信号目的地に接続するようプログラムすることができる。その一例として、相互接続リソースを介して左上のＩ／Ｏ領域２０からの信号を図１中央付近のロジック領域３０への最も底部の入力７０にルーティングすることができる。この種のルーティングを提供するために多様なリソース５０，６０，９０および１００が使用される。別の一例として、左上のロジック領域３０の出力信号を図１の中央付近のロジック領域３０の最上の入力７０にルーティングすることができる。この種のルーティングを提供するために多様なリソース５０，６０，８０および１００が使用される。
【００１９】
図２には、本発明に従ったＰＬＤ１０（図１）上の例示的な信号伝送経路構成１１０が示されている。経路１１０内の信号ソースはＩ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の信号源のいずれかとすることができる。ソース２０／３０／４０／１００によって生成されるソース信号１１２はルーティングドライバ回路２００に付加される。ドライバ回路２００はソース信号１１２をコンダクタ上に駆動し、これはリソース５０，６０，７０，８０または９０のタイプ、あるいはＰＬＤ１０上でルーティング信号１１３として使用されるその他の任意のタイプのものとすることができる。ドライバ回路２００から延伸しているコンダクタ５０／６０／７０／８０／９０は、ルーティングレシーバ回路３００まで通じている。レシーバ回路３００はコンダクタ５０／６０／７０／８０／９０上にルーティング信号１１３を対応する信号目的地に付加する目的信号１１４として伝送し、これは（信号源と同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号目的地のいずれかとすることができる。本発明に係る例示的な回路構造２００および３００の詳細については本明細書において後に詳細に記述する。
【００２０】
本発明に係るＰＬＤ１０（図１）上の別の例示的な信号伝送経路構成１２０が図３に示されている。信号ソース要素２０／３０／４０／１００、ルーティングドライバ回路２００、ならびに回路２００の出力コンダクタ５０／６０／７０／９０は、該当する図２の各要素と同様である。“水平”コンダクタ５０／６０／７０／８０／９０は、２つ（あるいはそれ以上）のスイッチング回路１０６ａおよび１０６ｂのそれぞれの入力ゲートに接続されている。これらの回路１０６のそれぞれの入力ゲートは関連付けられたプログラマブル機能制御要素（ＦＣＥ）１０２ａ／１０２ｂによって制御される。回路１０６に対して水平コンダクタ５０／６０／７０／８０／９０上の信号を入力および伝送することが必要である場合、この回路１０６と関連付けられているＦＣＥ１０２がこの回路の入力ゲートを付勢するようにプログラムされる。その後回路１０６は水平コンダクタ５０／６０／７０／８０／９０上のルーティング信号１１３を受信して関連付けられた“垂直”コンダクタ５０／６０／７０／８０／９０上に伝送することができる。従ってルーティング信号１１３を受信する各ルーティングレシーバ回路３００ａまたは３００ｂは、その信号を目的地信号１１４として関連付けられた目的地要素２０／３０／４０／１００で使用するために伝送する。図３の各レシーバ回路３００はそれぞれ図２の回路３００と同様なものとし、図３の各信号目的地要素２０／３０／４０／１００はそれぞれ図２の信号目的地要素と同様なものとすることができる。
【００２１】
本発明に係るＰＬＤ１０（図１）のさらに別の例示的な信号伝送経路構成１３０が図４に示されている。図４の各信号ソース要素２０／３０／４０／１００は図２および図３の信号ソース要素と同様なものとすることができる。図４の各ルーティングドライバ回路２００は、図４のドライバ回路２００がＦＣＥ２０２によって制御される出力ゲートを備えて示されていることを除いて、図２および図３のドライバ回路２００と同様なものとすることができる。従って、図４の各ドライバ回路２００は、関連付けられた出力ゲートが関連付けられたＦＣＥ２０２によって能動化されている場合にのみルーティング信号１１３を出力する。この方式によって、“垂直”相互接続コンダクタ５０／６０／７０／８０／９０を２つ（あるいはそれ以上）のドライバ回路２００によって駆動することができる。
【００２２】
図４の各ルーティングレシーバ回路３００は、図４のドライバ回路３００がＦＣＥ３０２によって制御される入力ゲートを備えて示されていることを除いて、図２および図３のドライバ回路３００と同様なものとすることができる。従って、各レシーバ回路３００は、関連付けられた入力が関連付けられたＦＣＥ３０２によって付勢されている場合にのみ、垂直コンダクタ５０／６０／７０／８０／９０からルーティング信号１１３を受信して目的信号１１４を伝送する。図４内の各目的地要素２０／３０／４０／１００は、図２および図３の信号目的地要素と同様なものとすることができる。
【００２３】
図４のスイッチング回路１０６は、図４の回路がＦＣＥ１０４によって制御される出力ゲートを追加的に備えることを除いて図３のスイッチング回路１０６と同様なものである。従って、図４の回路１０６はその出力ゲートが関連付けられたＦＣＥ１０４によって付勢されている場合にのみ信号を出力する。
【００２４】
図２ないし図４に示されている例から、例示的なＰＬＤ１０（図１）の相互接続リソース５０／６０／７０／８０／９０がどのように係る信号伝送回路あるいはルーティング回路とされるかが理解される。
【００２５】
本発明に係る回路および方法はプログラマブルロジックデバイスの内部信号伝送電力消費を低減するシステムを提供する。特に、本発明に係る回路は、デバイスの多様な信号伝送経路を介してルーティングする必要がある総荷電量を削減することによってプログラマブルロジックデバイスの電力消費の低減を達成する。通常、動作電圧はデバイスの信号経路回路へ供給される供給電圧であり、一般的にＶＣＣとして呼称される。
【００２６】
本発明に係る信号経路回路は、“逆転”ルーティングドライバ回路を使用してソース電圧よりも低い電圧を変換する。この逆転ルーティングドライバ回路は、ルーティングされた信号がデバイス電力源の極値までの全域（すなわち接地からＶＣＣまで）で駆動されることを防止するために、信号経路回路内におけるその出力レンジを制限する。例えば、本発明のルーティングドライバ回路の一実施例において、ハイ（高位）入力ソース信号（例えばＶＣＣ）がルーティング信号として入力ソース信号の電圧より低い出力電圧（例えば、ＶＣＣＰ＝ＶＣＣ−ＶＴＮ）に駆動される。同様に、ロー（低位）入力ソース電圧（例えばＶＳＳ）がルーティング信号としてこの入力ソース信号よりも高い電圧の出力信号（例えば、ＶＳＳＰ＝ＶＴＰ）へ駆動される。この場合、ルーティングドライバ回路は信号経路回路内の相互接続リソース上のその出力電圧レンジをＰＬＤ上の電力消費がより小さくなるように制限する（すなわち電圧スイングを低下させる）。本発明に係る信号経路回路はさらに、ルーティング信号を目的地信号としてフルレール（全軌道）に記録するためのパスゲートとラッチ／バッファ回路の混成を有するルーティングレシーバ回路含むこともできる。
【００２７】
図５には、従来のＶＣＣ−ＶＳＳ電圧信号経路回路１４０の一例が示されている。従来の信号経路回路１４０はルーティングドライバ回路２００ａおよびルーティングレシーバ回路３００ａを備えている。（図５ないし図７において使用されている、２００ａ，２００ｂ，３００ａ，３００ｂ等のアルファベットを付した参照符号は一般的に同等な回路の異なった例示的な実施形態の区別を補助するためのものである。その以前の図面においては、アルファベットを付した同様な参照番号は異なった目的で使用されている（すなわち、同じ回路における異なった実施例を区別するため）。例えば、図４の回路３００ａは図５の３００ａと同様にのみ構成可能であると理解される。むしろ、図５、図６、および図７の構成例３００ａないし３００ｃのいずれかが図４の回路３００ａに対して使用可能であるか、あるいは図２ないし図４のルーティングレシーバ回路３００のいずれかの構成例に対して使用可能である。）
【００２８】
図５の各信号ソース要素２０／３０／４０／１００は図２ないし図４の信号ソース要素と同様のものとすることができる。信号経路回路１４０内における信号のソースは、Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。ソース２０／３０／４０／１００によって形成されるソース信号１１２ａは、ルーティングドライバ回路２００ａに付加される。ドライバ回路２００ａはソース信号１１２ａをコンダクタ上に駆動し、これは５０，６０，７０，８０または９０のいずれか、あるいはＰＬＤ１０上で使用されるその他の任意のタイプのコンダクタとすることができる。コンダクタ５０／６０／７０／８０／９０はドライバ回路２００ａから延在してルーティングレシーバ回路３００ａまで通じている。図５の各信号目的地要素２０／３０／４０／１００は、図２ないし図４の各信号目的地要素と同様なものとすることができる。レシーバ回路３００ａはルーティング信号１１３ａをコンダクタ５０／６０／７０／８０／９０上に関連付けられた信号目的地に付加するための目的地信号１１４ａとして伝送し、この目的地は（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００２９】
図５において、関連付けられた信号ソース２０／３０／４０／１００からのソース信号１１２ａは、ルーティングドライバ回路２００ａの入力端子２１２ａに付加される。ＶＣＣは電源、またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素２１４ａはＰＭＯＳトランジスタまたはゲートである。要素２１６ａおよび２１８ａはＮＭＯＳトランジスタまたはゲートである。要素２０２ａはＦＣＥ（前述した）である。端子２２０ａはルーティングドライバ回路２００ａの出力端子である。要素２０２ａおよび２１８ａは全て選択的なものであり、関連付けられた相互接続コンダクタ５０／６０／７０／８０／９０に対する駆動のみを行う任意の回路２００ａに対しては省略することができる。
【００３０】
ＰＭＯＳトランジスタ２１４ａとＮＭＯＳトランジスタ２１６ａのゲート間に形成された接点Ａは、ドライバ回路２００ａの入力端子２１２ａに接続されている。ＰＭＯＳトランジスタ２１４ａのドレインとＮＭＯＳトランジスタ２１６ａのソースとの間に形成された接続点Ｂは、回路２００ａの出力端子２２０ａに接続されている（必要であれば、追加的なトランジスタ２１８ａを接続点Ｂと端子２２０ａとの間に結合することができる）。ＰＭＯＳトランジスタ２１４ａのソースはＶＣＣに結合され、ＮＭＯＳトランジスタ２１６ａのドレインがＶＳＳに結合されている。
【００３１】
ここでドライバ回路２００ａに関して記載されたトランジスタのソースおよびドレインの向きは単にトランジスタ構成の例示のためのものであり、この構成に限定されるものではない。従って、“ソース”および“ドレイン”という用語はここでは広義の意味で理解すべきである。
【００３２】
図５に示されている従来のドライバ回路２００ａの動作は以下の通りである。（この説明においては、追加的な要素２０２ａと２１８ａが存在する場合ＦＣＥ２０２ａがトランジスタ２１８ａをターンオンするようにプログラムされると仮定している。）ソース信号１１２ａがハイ（すなわち＝ＶＣＣ）である場合、ＮＭＯＳトランジスタ２１６ａがオンになりＰＭＯＳトランジスタ２１４ａはオフとなる。ＮＭＯＳトランジスタ２１６ａがオンである場合、トランジスタ２１６ａを介してＶＳＳと接続点Ｂとの間に直接的な接続が存在する。従って、ドライバ回路２００ａの出力端子２２０ａは停止の信号ＶＳＳをルーティング信号１１３ａとして相互接続コンダクタ５０／６０／７０／８０／９０に伝送する。他方、ソース信号１１２ａがロー（すなわち＝ＶＳＳ）である場合、ＰＭＯＳトランジスタ２１４ａがオンとなり、ＮＭＯＳトランジスタ２１６ａがオフとなる。ＰＭＯＳトランジスタ２１４ａがオンである際、トランジスタ２１４ａを介してＶＣＣと接続点Ｂとの間に直接的な接続が存在する。従って、ドライバ回路２００ａの出力端子２２０ａが高位の信号ＶＣＣをルーティング信号１１３ａとして相互接続コンダクタ５０／６０／７０／８０／９０に伝送する。従って、ルーティングドライバ回路２００ａが明確にインバータとして機能する。接続点Ｂ（従って出力端子２２０ａ）の高位および低位の出力レベルはそれぞれＶＣＣおよびＶＳＳに等しくなる。言い換えると、ルーティングドライバ回路２００ａの電圧スイングが供給電圧に等しくなる。ルーティングドライバ回路２００ａによってルーティング信号１１３ａとして駆動される出力電圧のレンジは、ＶＣＣとＶＳＳ間の全域にわたって変化する。
【００３３】
相互接続コンダクタ５０／６０／７０／８０／９０上に駆動されるルーティング信号１１３ａは、ルーティングレシーバ回路３００ａに付加される。レシーバ回路３００ａはコンダクタ５０／６０／７０／８０／９０上のルーティング信号１１３ａを目的地信号１１４ａとして関連付けられた信号目的地に付加するために伝送し、図２ないし図４の信号目的地要素と同様に、これは（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００３４】
図５において、相互接続コンダクタ５０／６０／７０／８０／９０からのルーティング信号１１３ａが従来方式のルーティングレシーバ回路３００ａの入力端子３１２ａに付加される。ＶＣＣは電源またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素３１４ａおよび３１５ａはＮＭＯＳトランジスタまたはゲートである。要素３１６ａおよび３１７ａはＰＭＯＳトランジスタまたはゲートである。要素３０１ａおよび３０２ａはＦＣＥである。要素３０３ａは能動広域信号（すなわち、パワーアップ（起動）ラッチリセット信号）であり、これはパワーアップ時にはローである。要素３１８ａと３１９ａはインバータである。端子３２０ａはルーティングレシーバ回路３００ａの出力端子である。ＮＭＯＳトランジスタ３１５ａおよびＦＣＥ３０２ａが共になって、追加的なＮＭＯＳトランジスタ３１４ａおよびＦＣＥ３０１ａとの組み合わせによってパスゲート回路を構成している。インバータ３１８ａはＰＭＯＳトランジスタ３１７ａとの組み合わせによって共通ハーフラッチを形成する。ＰＭＯＳトランジスタ３１６ａはパワーアップ信号３０３ａとの組み合わせによって“プルアップ”回路を形成する。
【００３５】
接続点ＣはＮＭＯＳ“パスゲート”トランジスタ３１５ａのドレインとＰＭＯＳトランジスタ３１６ａおよび３１７ａのドレインとの間に形成される。ＮＭＯＳパスゲートトランジスタ３１５ａのソースが入力端子３１２ａに結合される（必要に応じて、追加的なＮＭＯＳパスゲートトランジスタ３１４ａを端子３１２ａとＮＭＯＳパスゲートトランジスタ３１５ａのソースとの間の接続点（Ｃ）に結合することができる）。接続点Ｄは、ＰＭＯＳトランジスタ３１７ａのゲートとインバータ３１８ａの出力との間に形成される。接続点Ｅがインバータ３１９ａの出力に形成されており、これは回路３００ａの出力端子３２０ａに接続されている。ＮＭＯＳトランジスタ３１４ａのゲートはＦＣＥ３０１ａに結合され、ＮＭＯＳトランジスタ３１５ａのゲートはＦＣＥ３０２ａに結合されている。ＰＭＯＳトランジスタ３１６ａのゲートはパワーアップ信号３０３ａに結合され、一方各ＰＭＯＳトランジスタ３１６ａおよび３１７ａのソースはＶＣＣに結合されている。
【００３６】
ここでルーティングレシーバ回路３００ａに関して記載されたトランジスタのソースおよびドレインの向きは単にトランジスタ構成の例示のためのものであり、この構成に限定されるものではない。従って、“ソース”および“ドレイン”という用語はここでは広義の意味で理解すべきである。
【００３７】
図５に示されている従来のレシーバ回路３００ａの動作は以下の通りである。（この説明においては、追加的な要素３０１ａおよび３１４ａが存在する場合ＦＣＥ３０２ａがトランジスタ３１４ａをターンオンするようにプログラムされると仮定している。）ルーティング信号１１３ａがハイ（すなわち、ソース信号１１２ａ＝ＶＳＳ）である際、ＦＣＥ３０１ａおよび３０２ａがそれぞれトランジスタ３１４ａおよび３１５ａをターンオンするようにプログラムされている場合、ＮＭＯＳパスゲート３１４ａおよび３１５ａがハイのルーティング信号１１３ａを伝送する。ＦＣＥ３０１ａおよびＦＣＥ３０２ａの一方あるいは両方がそれぞれ相関するパストランジスタをターンオンするようにプログラムされていない場合（すなわち、ＦＣＥ３０１ａおよびＦＣＥ３０２ａのいずれか一方あるいは両方がローである場合）、ルーティング信号１１３ａはレシーバ回路３００ａの接続点Ｃに伝送されず、従って接続点Ｃはフローティングになる。この例は、少なくとも、信号経路回路１４０が含まれているプログラマブルロジックデバイスのパワーアップ時に全てのＦＣＥがクリアされている（すなわちローである）際に発生し、ここでプルアップ回路のパワーアップ信号３０３ａがＰＭＯＳトランジスタ３１６ａをターンオンし、それによってトランジスタ３１６ａを介してＶＣＣを伝送して接続点Ｃをハイにセットする。その他の全てのケースにおいて、ＦＣＥ３０１ａおよび３０２ａの両方がトランジスタ３１４ａおよび３１５ａをそれぞれターンオンするようにプログラムされている際、プルアップ回路が非能動になり、接続点Ｃはトランジスタ３１５ａ（設けられている場合はさらにトランジスタ３１４ａ）を通じてルーティング信号１１３ａによって駆動される。
【００３８】
一度、ルーティング信号１１３ａが１つあるいは両方のＮＭＯＳパスゲートによって接続点Ｃに伝送されると（または一度接続点Ｃがプルアップ回路によってハイにセットされると）、ＰＭＯＳトランジスタ３１７ａおよび３１８ａによって形成された共通のハーフラッチ回路が接続点Ｄ上の信号をＶＣＣあるいはＶＳＳに保持し、これはいずれにしても接続点Ｃの信号の逆のものとなる。従って、パスゲートによって電流漏れが生じたとしても、ハーフラッチが接続点Ｄ上の信号を供給電圧のフルレールの値（すなわちＶＣＣまたはＶＳＳ）のうちの１つに等しくセットする。さらにインバータ３１９ａも接続点Ｅ上の信号をＶＣＣまたはＶＳＳに保持するために設けられ、これはいずれにしても接続点Ｄの信号の逆のものとなる。従って、ＦＣＥ３０１ａがトランジスタ３１４ａをターンオンするようにプログラムされ、ＦＣＥ３０２ａがトランジスタ３１５ａをターンオンするようにプログラムされていれば必ず、ソース信号１１２ａがローである際はレシーバ回路３００ａの出力端子３２０ａがハイの信号ＶＣＣを目的地信号１１４ａとして目的回路２０／３０／４０／１００に伝送し、従って接続点Ｂ上のルーティング信号１１３ａがハイとなる。また、ＦＣＥ３０１ａがトランジスタ３１４ａをターンオンするようにプログラムされ、ＦＣＥ３０２ａがトランジスタ３１５ａをターンオンするようにプログラムされていれば必ず、ソース信号１１２ａがハイである際はレシーバ回路３００ａの出力端子３２０ａがローの信号ＶＳＳを目的地信号１１４ａとして目的回路２０／３０／４０／１００に伝送し、従って接続点Ｂ上のルーティング信号１１３ａがローとなる。さらに、ＦＣＥ３０１ａおよび３０２ａのいずれか一方あるいは両方がトランジスタ３１４ａおよび３１５ａをそれぞれターンオンするようにプログラムされていない場合は必ず、レシーバ回路３００ａのプルアップ回路のため、またソース信号１１２ａとは無関係に、レシーバ回路３００ａの出力端子３２０ａがハイの信号ＶＣＣを目的地信号１１４ａとして目的回路２０／３０／４０／１００に伝送する。
【００３９】
従って、従来の信号経路回路１４０はドライバ回路２００ａを介してＶＣＣソース信号１１２ａを相互接続コンダクタ５０／６０／７０／８０／９０に沿ってＶＳＳルーティング信号１１３ａとして駆動し、このＶＳＳルーティング信号１１３ａをＶＳＳ目的地信号１１４ａとしてソース目的回路２０／３０／４０／１００に伝送する。同様に、従来の信号経路回路１４０は、ドライバ回路２００ａを介してＶＳＳソース信号１１２ａをＶＣＣルーティング信号１１３ａとして相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動し、このＶＣＣルーティング信号１１３ａをＶＣＣ目的地信号１１４ａとしてソース目的回路２０／３０／４０／１００に伝送する。従って、相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動されるルーティング信号１１３ａの電圧スイングは信号経路回路１４０の供給電圧に等しくなる（すなわちＶＣＣないしＶＳＳ）。
【００４０】
図６には、本発明に従った電圧スイング低減信号経路回路１５０のより詳細なブロック線図が示されている。信号経路回路１５０は“逆転された”ルーティングドライバ回路２００ｂとルーティングレシーバ回路３００ｂを備えている。
【００４１】
図６の各信号ソース要素２０／３０／４０／１００は、図２ないし図５の信号ソース要素と同様なものとすることができる。信号経路回路１５０内の信号ソースは、Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。ソース２０／３０／４０／１００によって形成されるソース信号１１２ｂは、ルーティングドライバ回路２００ｂに付加される。ドライバ回路２００ｂはソース信号１１２ｂをコンダクタ上に駆動し、これは５０，６０，７０，８０または９０のいずれか、あるいはＰＬＤ１０上で使用されるその他の任意のタイプのコンダクタとすることができる。コンダクタ５０／６０／７０／８０／９０はドライバ回路２００ｂから延在してルーティングレシーバ回路３００ｂまで通じている。図６の各信号目的地要素２０／３０／４０／１００は、図２ないし図５の各信号目的地要素と同様なものとすることができる。レシーバ回路３００ｂはコンダクタ５０／６０／７０／８０／９０上の信号を関連付けられた信号目的地に付加するための目的地信号１１４ｂとして伝送し、この目的地は（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００４２】
図６において、関連付けられた信号ソース２０／３０／４０／１００からのソース信号１１２ｂは、ルーティングドライバ回路２００ｂの入力端子２１２ｂに付加される。ＶＣＣは電源またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素２１４ｂはＰＭＯＳトランジスタまたはゲートである。要素２１６ｂおよび２１８ｂはＮＭＯＳトランジスタまたはゲートである。要素２０２ｂはＦＣＥ（前述した）である。端子２２０ｂはルーティングドライバ回路２００ｂの出力端子である。要素２０２ｂおよび２１８ｂは全て選択的なものであり、関連付けられた相互接続コンダクタ５０／６０／７０／８０／９０に対する駆動のみを行う任意の回路２００ｂに対しては省略することができる。
【００４３】
ＰＭＯＳトランジスタ２１４ｂとＮＭＯＳトランジスタ２１６ｂのゲート間に形成された接点Ａ′は、ドライバ回路２００ｂの入力端子２１２ｂに接続されている。ＰＭＯＳトランジスタ２１４ｂのソースとＮＭＯＳトランジスタ２１６ｂのドレインとの間に形成された接続点Ｂ′は、回路２００ｂの出力端子２２０ｂに接続されている（必要であれば、追加的なトランジスタ２１８ｂを接続点Ｂ′と端子２２０ｂとの間に結合することができる）。ＰＭＯＳトランジスタ２１４のドレインはＶＳＳに結合され、ＮＭＯＳトランジスタ２１６のソースがＶＣＣに結合されている。
【００４４】
ここでドライバ回路２００ｂに関して記載されたトランジスタのソースおよびドレインの向きは単にトランジスタ構成の例示のためのものであり、この構成に限定されるものではない。従って、“ソース”および“ドレイン”という用語はここでは広義の意味で理解すべきである。
【００４５】
図６に示されているドライバ回路２００ｂの動作は以下の通りである。（この説明においては、追加的な要素２０２ｂと２１８ｂが存在する場合ＦＣＥ２０２ｂがトランジスタ２１８ｂをターンオンするようにプログラムされると仮定している。）ソース信号１１２ｂがハイ（すなわち＝ＶＣＣ）である場合、ＮＭＯＳトランジスタ２１６ｂがオンになりＰＭＯＳトランジスタ２１４ｂはオフとなる。ＮＭＯＳトランジスタ２１６ｂがオンである場合、トランジスタ２１６ｂを介してＶＣＣと接続点Ｂ′との間に直接的な接続が存在する。従って、ドライバ回路２００ｂの出力端子２２０ｂは低減されたハイの信号ＶＣＣＮ（すなわち、ＶＣＣ−ＶＴＮ）をルーティング信号１１３ｂとして相互接続コンダクタ５０／６０／７０／８０／９０に伝送する。他方、ソース信号１１２ｂがロー（すなわち＝ＶＳＳ）である場合、ＰＭＯＳトランジスタ２１４ｂがオンとなり、ＮＭＯＳトランジスタ２１６ｂがオフとなる。ＰＭＯＳトランジスタ２１４ｂがオンである際、トランジスタ２１４ｂを介してＶＳＳと接続点Ｂ′との間に直接的な接続が存在する。従って、ドライバ回路２００ｂの出力端子２２０ｂが増強されたローの信号ＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）をルーティング信号１１３ｂとして相互接続コンダクタ５０／６０／７０／８０／９０に伝送する。従って、ルーティングドライバ回路２００ｂが明確に低減された電圧スイングを有するインバータとして機能する。接続点Ｂ′（従って出力端子２２０ｂ）の“ハイ”（高位）および“ロー”（低位）の出力レベルはそれぞれＶＣＣＮ（すなわち、ＶＣＣ−ＶＴＮ）およびＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）に等しくなる。言い換えると、ルーティングドライバ回路２００ｂの電圧スイングは供給電圧に等しくならない。図５の従来のドライバ回路２００ａと異なって、図６のルーティングドライバ回路２００ｂによってルーティング信号１１３ｂとして駆動される出力電圧のレンジは、ＶＣＣとＶＳＳ間の全域にわたっては変化しない。
【００４６】
相互接続コンダクタ５０／６０／７０／８０／９０上に駆動されるルーティング信号１１３ｂは、ルーティングレシーバ回路３００ｂに付加される。レシーバ回路３００ｂはコンダクタ５０／６０／７０／８０／９０上のルーティング信号１１３ｂを目的地信号１１４ｂとして関連付けられた信号目的地に付加するために伝送し、図２ないし図５の信号目的地要素と同様に、これは（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００４７】
図６において、相互接続コンダクタ５０／６０／７０／８０／９０からのルーティング信号１１３ｂがルーティングレシーバ回路３００ｂの入力端子３１２ｂに付加される。ＶＣＣは電源またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素３１４ｂおよび３１７ｂはＮＭＯＳトランジスタまたはゲートであり、要素３１５ｂおよび３１６ｂはＰＭＯＳトランジスタまたはゲートである。要素３０１ｂおよび３０２ｂはＦＣＥである。要素３０３ｂおよび３０４ｂは能動広域信号（すなわち、パワーアップ（起動）ラッチリセット信号）であり、これらはパワーアップ時にそれぞれローとハイである。要素３１３ｂ，３１８ｂおよび３１９ｂはインバータである。端子３２０ｂはルーティングレシーバ回路３００ｂの出力端子である。ＮＭＯＳトランジスタ３１４ｂおよびＦＣＥ３０１ｂが共になって、ＰＭＯＳトランジスタ３１５ｂおよびＦＣＥ３０２ｂとの組み合わせによってパスゲート回路を構成している。（ＮＭＯＳトランジスタ３１４ｂとＰＭＯＳトランジスタ３１５ｂの順序は交替可能であり、これらのトランジスタはルーティング信号１１３ｂが接続点Ｃ′において回路３００ｂのフルラッチによってフルレールに伝送されることを防止することができる。）インバータ３１３ｂはインバータ３１８ｂとの組み合わせによって共通フルラッチを形成する。ＰＭＯＳトランジスタ３１６ｂはパワーアップ信号３０３ｂとの組み合わせによって“プルアップ”回路を形成し、一方ＮＭＯＳトランジスタ３１７ｂはパワーアップ信号３０４ｂとの組み合わせによって“プルダウン”回路を形成する。プルアップデバイスとプルアップ回路のうちのいずれか一方のみが必要であることが理解される。
【００４８】
接続点Ｃ′はＮＭＯＳ“パスゲート”トランジスタ３１５ｂおよび３１６ｂのドレイン、ＮＭＯＳトランジスタ３１７ｂのソース、インバータ３１３ｂの出力、およびインバータ３１８ｂの入力の間に形成される。ＮＭＯＳパスゲートトランジスタ３１５ｂのソースがＮＭＯＳパスゲート３１４ｂのドレインに結合される。ＮＭＯＳパスゲート３１４ｂのソースは入力端子３１２ｂに結合される。接続点Ｄ′は、インバータ３１３ｂおよび３１９ｂの入力とインバータ３１６ｂの出力との間に形成される。接続点Ｅ′がインバータ３１９ｂの出力上に形成されており、これは回路３００ｂの出力端子３２０ｂに接続されている。ＮＭＯＳトランジスタ３１４ｂのゲートはＦＣＥ３０１ｂに結合され、ＮＭＯＳトランジスタ３１５ｂのゲートはＦＣＥ３０２ｂに結合されている。ＰＭＯＳトランジスタ３１６ｂのゲートはパワーアップ信号３０３ｂに結合され、一方ＮＭＯＳトランジスタ３１７ｂのゲートはパワーアップ信号３０４ｂに結合されている。ＰＭＯＳトランジスタ３１６ｂのソースはＶＣＣに結合され、一方ＮＭＯＳトランジスタ３１７ｂのドレインはＶＳＳに結合されている。
【００４９】
ここでルーティングレシーバ回路３００ｂに関して記載されたトランジスタのソースおよびドレインの向きは単にトランジスタ構成の例示のためのものであり、この構成に限定されるものではない。従って、“ソース”および“ドレイン”という用語はここでは広義の意味で理解すべきである。
【００５０】
図６に示されているレシーバ回路３００ｂの動作は以下の通りである。ルーティング信号１１３ｂが低減されたハイの信号ＶＣＣＮ（すなわち、ソース信号１１２ｂ＝ＶＣＣ）である際、ＦＣＥ３０１ｂおよび３０２ｂがそれぞれトランジスタ３１４ｂおよび３１５ｂをターンオンするようにプログラムされている場合、パスゲート３１４ｂおよび３１５ｂが低減されたハイのルーティング信号１１３ｂを伝送する。ＦＣＥ３０１ｂおよびＦＣＥ３０２ｂの一方あるいは両方がそれぞれ相関するパストランジスタをターンオンするようにプログラムされていない場合（すなわち、ＦＣＥ３０１ｂがローおよび／またはＦＣＥ３０２ｂがハイである場合）、ルーティング信号１１３ｂはレシーバ回路３００ｂの接続点Ｃ′に駆動されず、従って接続点Ｃ′はフローティングになる。この例は、少なくとも回路１５０が含まれているプログラマブルロジックデバイスのパワーアップ時に発生し、ここで、どちらのタイプの回路が設計上求められているかに従って、プルアップ回路のパワーアップ信号３０３ｂがＰＭＯＳトランジスタ３１６ｂをターンオンしそれによってトランジスタ３１６ｂを介してＶＣＣを伝送して接続点Ｃ′を高位にセットするようにプログラムされるか、あるいはプルダウン回路のパワーアップ信号３０４ｂがＮＭＯＳトランジスタ３１７ｂをターンオンしそれによってトランジスタ３１７ｂを介してＶＳＳを伝送して接続点Ｃ′を低位にセットするようにプログラムされることが可能である。その他の全てのケースにおいて、ＦＣＥ３０１ｂおよび３０２ｂの両方がトランジスタ３１４ｂおよび３１５ｂをそれぞれターンオンするようにプログラムされている際、プルアップ回路あるいはプルダウン回路が非能動になり、接続点Ｃ′はトランジスタ３１４ｂおよび３１５ｂを通じてルーティング信号１１３ｂによって駆動される。
【００５１】
プルアップ回路を必要としている図５の従来のレシーバ回路と異なって、本発明のレシーバ回路３００ｂの利点の一つは、回路設計要件に従ってプルアップあるいはプルダウン回路のいずれかを使用して信号をゲートし得る点である。
【００５２】
一度、ルーティング信号１１３ｂがパスゲート３１４ｂおよび３１５ｂによって接続点Ｃ′に伝送されると（または一度接続点Ｃ′がプルアップ回路によってハイにセットされるかあるいはプルダウン回路によってローにセットされると）、インバータ３１３ｂおよび３１８ｂによって形成されたフルラッチ回路が接続点Ｄ′上の信号をフルレールのＶＣＣあるいはＶＳＳに移行し、これはいずれにしても接続点Ｃ′上の信号の低減されたあるいは増強された値のものの逆数となる。従って、パスゲートによって電流漏れが生じたとしても、フルレールの値の逆数ではあるものの、フルラッチが接続点Ｄ′上の信号を供給電圧のフルレールの値（すなわちＶＣＣまたはＶＳＳ）のうちの１つに等しくセットする。さらにインバータ３１９ｂは接続点Ｅ′上の信号値を反転させる。従って、ＦＣＥ３０１ｂがトランジスタ３１４ｂをターンオンするようにプログラムされ、ＦＣＥ３０２ｂがトランジスタ３１５ｂをターンオンするようにプログラムされていれば必ず、ソース信号１１２ｂがハイである際はレシーバ回路３００ｂの出力端子３２０ｂがハイの信号ＶＣＣを目的地信号１１４ｂとして目的回路２０／３０／４０／１００に伝送し、従って接続点Ｂ′上のルーティング信号１１３ｂが低減されたハイ信号ＶＣＣＮ（すなわちＶＣＣ−ＶＴＮ）となる。また、ＦＣＥ３０１ｂがトランジスタ３１４ｂをターンオンするようにプログラムされ、ＦＣＥ３０２ｂがトランジスタ３１５ｂをターンオンするようにプログラムされていれば必ず、ソース信号１１２ｂがローである際はレシーバ回路３００ｂの出力端子３２０ｂがローの信号ＶＳＳを目的地信号１１４ｂとして目的回路２０／３０／４０／１００に伝送し、従って接続点Ｂ′上のルーティング信号１１３ｂが増強されたロー信号ＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）となる。さらに、ＦＣＥ３０１ｂおよび３０２ｂのいずれか一方あるいは両方がトランジスタ３１４ｂおよび３１５ｂをそれぞれターンオンするようにプログラムされていない場合は必ず、ソース信号１１２ｂに関係なく、プルダウン回路が設けられている場合はこのためにレシーバ回路３００ｂの出力端子３２０ｂがローの信号ＶＳＳを目的地信号１１４ｂとして伝送するか、あるいはプルアップ回路が設けられている場合はこのためにハイの信号ＶＣＣを目的地信号１１４ｂとして伝送する。
【００５３】
従って、本発明の信号経路回路１５０はドライバ回路２００ｂを介してＶＣＣソース信号１１２ｂを相互接続コンダクタ５０／６０／７０／８０／９０に沿って低減されたハイＶＣＣＮルーティング信号１１３ｂとして駆動し、一方レシーバ回路３００ｂはこの低減されたハイＶＣＣＮルーティング信号１１３ｂをフルレールのＶＣＣ目的地信号１１４ｂとしてソース目的回路２０／３０／４０／１００に伝送する。同様に、信号経路回路１５０は、ドライバ回路２００ｂを介してＶＳＳソース信号１１２ｂを増強されたローＶＳＳＰルーティング信号１１３ｂとして相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動し、一方レシーバ回路３００ｂはこの増強されたローＶＳＳＰルーティング信号１１３ｂをフルレールのＶＳＳ目的地信号１１４ｂとしてソース目的回路２０／３０／４０／１００に伝送する。従って、相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動されるルーティング信号１１３ｂの電圧スイングは信号経路回路１５０の供給電圧（すなわちＶＣＣないしＶＳＳ）に等しくならないが、それに代わってＶＣＣＮないしＶＳＳＰのレンジに限定される。
【００５４】
図７には、本発明に従った電圧スイング低減信号経路回路１６０のより詳細なブロック線図が示されている。信号経路回路１６０は図６の“逆転された”ルーティングドライバ回路２００ｂとルーティングレシーバ回路３００ｃを備えている。
【００５５】
図７の各信号ソース要素２０／３０／４０／１００は、図２ないし図６の信号ソース要素と同様なものとすることができる。信号経路回路１６０内の信号ソースは、Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。ルーティングドライバ回路２００ｂは図６を参照して前述したものと同様である。ドライバ回路２００はソース信号１１２ｂをコンダクタ上に駆動し、これは５０，６０，７０，８０または９０のいずれか、あるいはＰＬＤ１０上で使用されるその他の任意のタイプのコンダクタとすることができる。コンダクタ５０／６０／７０／８０／９０はドライバ回路２００ｂから延在してルーティングレシーバ回路３００ｃまで通じている。図７の各信号目的地要素２０／３０／４０／１００は、図２ないし図６の各信号目的地要素と同様なものとすることができる。レシーバ回路３００ｃはコンダクタ５０／６０／７０／８０／９０上のルーティング信号１１３ｃを関連付けられた信号目的地に付加するための目的地信号１１４ｃとして伝送し、この目的地は（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００５６】
図７において、関連付けられた信号ソース２０／３０／４０／１００からのソース信号１１２ｂは、ルーティングドライバ回路２００ｂの入力端子２１２ｂに付加される。ＶＣＣは電源またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素２１４ｂはＰＭＯＳトランジスタまたはゲートである。要素２１６ｂおよび２１８ｂはＮＭＯＳトランジスタまたはゲートである。要素２０２ｂはＦＣＥ（前述した）である。端子２２０ｂはルーティングドライバ回路２００ｂの出力端子である。要素２０２ｂおよび２１８ｂは全て選択的なものであり、関連付けられた相互接続コンダクタ５０／６０／７０／８０／９０に対する駆動のみを行う任意の回路２００ｂに対しては省略することができる。
【００５７】
図６に関して前述したように、ドライバ回路２００ｂの出力端子２２０ｂが増強されたローの信号ＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）をルーティング信号（すなわち、図７の信号経路回路１６０においてはルーティング信号１１３ｃ）として相互接続コンダクタ５０／６０／７０／８０／９０に伝送する。ルーティングドライバ回路２００ｂは低減された電圧スイングを有するインバータとして機能する。接続点Ｂ″（従って出力端子２２０ｂ）の“ハイ”（高位）および“ロー”（低位）の出力レベルはそれぞれＶＣＣＮ（すなわち、ＶＣＣ−ＶＴＮ）およびＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）に等しくなる。言い換えると、ルーティングドライバ回路２００ｂの電圧スイングは供給電圧に等しくならない。図５の従来のドライバ回路２００ａと異なって、図７のルーティングドライバ回路２００ｂによってルーティング信号１１３ｃとして駆動される出力電圧のレンジは、ＶＣＣとＶＳＳ間の全域にわたっては変化しない。
【００５８】
相互接続コンダクタ５０／６０／７０／８０／９０上に駆動されるルーティング信号１１３ｃは、ルーティングレシーバ回路３００ｃに付加される。レシーバ回路３００ｃはコンダクタ５０／６０／７０／８０／９０上のルーティング信号１１３ｃを目的地信号１１４ｃとして関連付けられた信号目的地に付加するために伝送し、図２ないし図６の信号目的地要素と同様に、これは（信号ソースと同様に）Ｉ／Ｏ領域２０、ロジック領域３０、メモリ領域４０、プログラマブル相互接続１００、またはＰＬＤ１０上のその他の任意の信号ソースのいずれかとすることができる。
【００５９】
図７において、相互接続コンダクタ５０／６０／７０／８０／９０からのルーティング信号１１３ｃがルーティングレシーバ回路３００ｃの入力端子３１２ｃに付加される。ＶＣＣは電源またはロジック１電圧あるいは電位である。ＶＳＳは接地またはロジック０電圧あるいは電位である。要素３１４ｃ，３１５ｃ，３１７ｃおよび３１８ｃはＮＭＯＳトランジスタまたはゲートであり、要素３１３ｃ，３１６ｃおよび３２１ｃはＰＭＯＳトランジスタまたはゲートである。要素３０１ｃおよび３０２ｃはＦＣＥである。要素３０３ｃは能動広域信号（すなわち、パワーアップ（起動）ラッチリセット信号）であり、これはパワーアップ時にローである。要素３１９ｃはインバータである。端子３２０ｃはルーティングレシーバ回路３００ｃの出力端子である。要素３０１ｃおよび３１４ｃは全て選択的なものであり、ＰＬＤ上のＣＲＡＭカウントを増加させてデバイスを高速化させるいずれかの回路３００ｃに対しては省略することができる。ＮＭＯＳトランジスタ３１５ｃおよびＦＣＥ３０２ｃが共になって、追加的なＮＭＯＳトランジスタ３１４ｃおよびＦＣＥ３０１ｃとの組み合わせによってパスゲートを構成している。ＰＭＯＳトランジスタ３２１ｃはパワーアップ信号３０３ｃとの組み合わせによって“プルアップ”回路を形成する。ＰＭＯＳトランジスタ３１３ｃおよび３１６ｃはＮＭＯＳトランジスタ３１７ｃおよび３１８ｃとの組み合わせによって低漏電入力バッファを形成する。
【００６０】
接続点Ｃ″はＮＭＯＳトランジスタ３１５ｃおよびＰＭＯＳトランジスタ３２１ｃのドレイン間、ならびにトランジスタ３１３ｃおよび３１６ｃ−３１８ｃのゲート間に形成される。ＮＭＯＳパスゲートトランジスタ３１５ｃのソースがＮＭＯＳパスゲート３１４ｃのドレインに結合される。ＮＭＯＳパスゲート３１４ｃのソースは入力端子３１２ｃに結合される。接続点Ｄ″は、ＰＭＯＳトランジスタ３１６ｃのドレイン、ＮＭＯＳトランジスタ３１７ｃのソース、インバータ３１９ｃの入力の間に形成される。接続点Ｅ″がインバータ３１９ｃの出力上に形成されており、これは回路３００ｃの出力端子３２０ｃに接続されている。ＮＭＯＳトランジスタ３１４ｃのゲートはＦＣＥ３０１ｃに結合され、ＮＭＯＳトランジスタ３１５ｃのゲートはＦＣＥ３０２ｃに結合されている。ＰＭＯＳトランジスタ３１３ｃのドレインはＰＭＯＳトランジスタ３１６ｃのソースに結合され、一方ＮＭＯＳトランジスタ３１７ｃのドレインはＮＭＯＳトランジスタ３１８ｃのソースに結合されている。ＰＭＯＳトランジスタ３１３ｃのソースはＶＣＣに結合され、一方ＮＭＯＳトランジスタ３１８ｃのドレインはＶＳＳに結合されている。
【００６１】
ここでルーティングレシーバ回路３００ｃに関して記載されたトランジスタのソースおよびドレインの向きは単にトランジスタ構成の例示のためのものであり、この構成に限定されるものではない。従って、“ソース”および“ドレイン”という用語はここでは広義の意味で理解すべきである。
【００６２】
図７に示されているレシーバ回路３００ｃの動作は以下の通りである。ルーティング信号１１３ｃが低減されたハイの信号ＶＣＣＮ（すなわち、ソース信号１１２ｂ＝ＶＣＣ）である際、ＦＣＥ３０１ｃおよび３０２ｃがそれぞれトランジスタ３１４ｃおよび３１５ｃをターンオンするようにプログラムされている場合、パスゲート３１４ｃおよび３１５ｃが低減されたハイのルーティング信号１１３ｂを接続点Ｃ″伝送する。ＦＣＥ３０１ｃおよびＦＣＥ３０２ｃの一方あるいは両方がそれぞれ相関するパストランジスタをターンオンするようにプログラムされていない場合（すなわち、ＦＣＥ３０１ｃまたはＦＣＥ３０２ｃがローである場合）、ルーティング信号１１３ｃはレシーバ回路３００ｃの接続点Ｃ″に駆動されず、従って接続点Ｃ″はフローティングになる。この例は、少なくとも、回路１６０が含まれているプログラマブルロジックデバイスのパワーアップ時に全てのＦＣＥがクリアされている（すなわちロー）際に発生し、プルアップ回路のパワーアップ信号３０３ｃがＰＭＯＳトランジスタ３２１ｃをターンオンしそれによってトランジスタ３２１ｃを介してＶＣＣを伝送して接続点Ｃ″をハイにセットする。その他の全てのケースにおいて、ＦＣＥ３０１ｃおよび３０２ｃの両方がトランジスタ３１４ｃおよび３１５ｃをそれぞれターンオンするようにプログラムされている際、接続点Ｃ″はトランジスタ３１４ｃおよび３１５ｃを通じてルーティング信号１１３ｃによって駆動される。
【００６３】
前述した他のレシーバ回路と異なって、レシーバ回路３００ｂのパスゲートの後においてはラッチ回路を使った接続点Ｃ″のフルレールへの復旧の試みは行われない。代替として、入力上の低電圧スイングを許容することができるバッファ回路が設けられる。ルーティング信号１１３ｃがパスゲート３１４ｃおよび３１５ｃによって接続点Ｃ″に伝送されると、トランジスタ３１３ｃおよび３１６ｃ−３１８ｃによって構成された入力バッファ回路が接続点Ｄ″上の信号を実質的に接続点Ｃ″上の信号の低減されたあるいは増強された数値の逆数に移行させるが、これはフルレールで行う。従って、パスゲートによって電流漏れが生じたとしても、低漏電入力バッファが接続点Ｄ″上の信号を、逆数値ではあるものの、ルーティング信号１１３ｃのハイ（すなわちＶＣＣ）またはロー（すなわちＶＳＳ）値に等しくセットする。その後、インバータ３１９ｃが接続点Ｅ″上の信号値を反転させる。従って、ＦＣＥ３０１ｃおよびＦＣＥ３０２ｃがそれぞれトランジスタ３１４ｃおよび３１５ｃをターンオンするようにプログラムされていれば必ず、ソース信号１１２ｂがハイである際、従って接続点Ｂ″上のルーティング信号１１３ｃが低減されたハイ信号ＶＣＣＮ（すなわちＶＣＣ−ＶＴＮ）である際は、レシーバ回路３００ｃの出力端子３２０ｃがハイの信号ＶＣＣを目的地信号１１４ｃとして伝送する。また、ＦＣＥ３０１ｃおよびＦＣＥ３０２ｃがトランジスタ３１４ｃおよび３１５ｃをそれぞれターンオンするようにプログラムされていれば必ず、ソース信号１１２ｂがローである際、従って接続点Ｂ″上のルーティング信号１１３ｃが増強されたロー信号ＶＳＳＰ（すなわち、ＶＳＳ＋ＶＴＰ）である際は、レシーバ回路３００ｃの出力端子３２０ｃがローの信号ＶＳＳを目的地信号１１４ｃとして伝送する。
【００６４】
従って、本発明の信号経路回路１６０はドライバ回路２００ｂを介してＶＣＣソース信号１１２ｂを相互接続コンダクタ５０／６０／７０／８０／９０に沿って低減されたハイＶＣＣＮルーティング信号１１３ｃとして駆動し、一方レシーバ回路３００ｃはこの低減されたハイＶＣＣＮルーティング信号１１３ｃをフルレールのＶＣＣ目的地信号１１４ｃとしてソース目的回路２０／３０／４０／１００に伝送する。同様に、信号経路回路１６０は、ドライバ回路２００ｂを介してローＶＳＳソース信号１１２ｂを増強されたローＶＳＳＰルーティング信号１１３ｃとして相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動し、一方レシーバ回路３００ｃはこの増強されたローＶＳＳＰルーティング信号１１３ｃをフルレールのローＶＳＳ目的地信号１１４ｃとしてソース目的回路２０／３０／４０／１００に伝送する。従って、相互接続コンダクタ５０／６０／７０／８０／９０に沿って駆動されるルーティング信号１１３ｃの電圧スイングは信号経路回路１６０の供給電圧（すなわちＶＣＣないしＶＳＳ）に等しくならないが、それに代わってＶＣＣＮないしＶＳＳＰのレンジに限定される。
【００６５】
レシーバ回路３００ｃの別の利点の１つは、ロジックデバイス内のプロセスの各コーナを介したルーティングに関連して機能の発行を削減できることである。例えば、図５の従来の信号経路回路１４０が図４の例示的な信号伝送構成１３０内で使用される際、ルーティングドライバ回路２００ａは多数のレシーバ回路に結合され、従ってドライバ回路２００ａは多数のハーフラッチに同等に多数のＮＭＯＳパスゲートを介して結合される。ドライバ回路２００ａのＮＭＯＳプルダウントランジスタ２１６ａは、信号伝送構成内で使用されるレシーバ回路３００ａのそれぞれのＰＭＯＳフィードバックトランジスタ３１７ａを超える必要があることが理解される。過多のドライバ回路２００ａに結合されたＰＭＯＳフィードバックトランジスタ３１７ａがターンオンしている場合、あるいはＮＭＯＳプルダウントランジスタ２１６ａがロジックデバイスの変化を処理するために弱過ぎる場合、図５の従来の信号伝送回路はＶＣＣからＶＳＳへの転換に失敗する。しかしながら、図７の低電圧スイング信号経路回路１６０のレシーバ回路３００ｃ内にはフィードバックが存在しない。従って、全てのプロセスのコーナを介して関数をシミュレーションする必要無しに、ドライバ回路２００ｂに結合され得るレシーバ回路３００ｃの最大数を使用することができる。
【００６６】
図８にはデータプロセッシングシステム５００の一部として使用されている、前述した低電圧スイング信号経路回路のいずれかを用いて構成したプログラマブルロジックデバイス１０が示されている。データ処理システム５００は、さらに：プロセッサ５０１；メモリ５０２；Ｉ／Ｏ回路５０３；ならびに周辺機器５０４のうちの１つまたは複数を含むことができる。これらの構成要素はシステムバス５０５によって互いに結合されるとともにエンドユーザシステム５０７内に含まれた回路基板５０６上に実装されている。
【００６７】
システム５００は、コンピュータネットワーキング、データネットワーキング、計測、ビデオ処理、デジタル信号処理、またはその他のマスクプログラマブルロジックの利点を活用することが望まれる、広範な適用形態で使用することができる。プログラマブルロジックデバイス１０は多様なロジック機能を広範囲に実行するために構成することができる。例えば、プログラマブルロジックデバイス１０はプロセッサ５０１と組合されて動作するプロセッサまたはコントローラとして構成することができる。プログラマブルロジックデバイス１０は、さらにシステム５００内の共有リソースへのアクセスを仲介するアービタとして構成することもできる。さらに別の例として、プログラマブルロジックデバイス１０は、プロセッサ５０１とシステム５００内の他の構成要素との間のインタフェースとして構成することもできる。システム５００は１つの例であり、本発明の範囲ならびに精神は特許請求の範囲によってのみ定義されることは勿論である。
【００６８】
前述した本発明に係るロジックデバイス１０を実施するために多様な集積回路処理技術を使用することができる。加えて、前述した信号コンダクタ信号伝送に代えて低電圧差動信号伝送（ＬＶＤＳ）等のその他の既知の信号伝送技術を使用し、本発明の原理を実施することも可能である。
【００６９】
以上の記述は単に本発明の原理を説明したものであり、当業者においては本発明の範囲および精神を逸脱することなく種々の設計変更をなし得ることは勿論であり、本発明は特許請求の範囲の記載によってのみ限定されるものである。
【図面の簡単な説明】
【００７０】
【図１】本発明に従って構成することが可能な例示的なＰＬＤの代表的な部分を示した概略ブロック線図である。
【図２】本発明に従って構成された例示的な信号伝送回路を示した概略ブロック線図である。
【図３】本発明に従って構成された別の例示的な信号伝送回路を示した概略ブロック線図である。
【図４】本発明に従って構成されたさらに別の例示的な信号伝送回路を示した概略ブロック線図である。
【図５】図２ないし図４に示されたタイプの従来の回路を示したより詳細な概略ブロック線図である。
【図６】本発明に従った、図５に示された回路のいくつかの部分の例示的な変更例を示した図５のものに類似のより詳細な概略ブロック線図である。
【図７】本発明に従った、図５に示された回路のいくつかの部分の第２の例示的な変更例を示した図５および図６のものに類似のより詳細な概略ブロック線図である。
【図８】本発明に従った信号伝送回路を備えたプログラマブルロジックデバイスを使用した例示的なシステムを示した概略ブロック線図である。
【符号の説明】
【００７１】
１０  ＰＬＤ
２０  Ｉ／Ｏ領域
３０  ロジック領域
４０  メモリ領域
５０，６０，７０，８０，９０  コンダクタ
１００  相互接続リソース
１０２，１０４，２０２，３０１，３０２  ＦＣＥ
１０６  スイッチング回路
１１２  ソース信号
１１３  ルーティング信号
１１４  目的地信号
１２０，１３０，１４０，１５０，１６０  信号経路回路
２００  ルーティングドライバ回路
２１４，２１６，２１８，３１４，３１５，３１６，３１７  トランジスタ
３０３  能動広域信号
３１８，３１９  インバータ
２２０，３１２  端子
３００  ルーティングレシーバ回路
５００  データ処理システム
５０１  プロセッサ
５０２  メモリ
５０３  Ｉ／Ｏ回路
５０４  周辺機器
５０５  システムバス
５０６  回路基板
５０７  エンドユーザシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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