(57)【要約】【課題】  階調特性を好適に変更できる変調信号発生回路の実現。【解決手段】  立ち上がり点から最高波高値を有する部分に至るまでの間もしくは最高波高値から立ち下がり点までの間に所定の中間波高値を有する部分を有する変調信号を、入力された階調データに基づいて生成する変調信号発生回路であって、前記所定の中間波高値を有する部分が取り得る最大長さが所定の値に設定された変調信号発生条件で変調信号が発生される状態から、前記最大長さが前記所定の値とは異なる値に設定された変調信号発生条件で変調信号が発生される状態に変更する制御回路を有することを特徴とする変調信号生成回路。【選択図】  図１
2006048002.tif 000002
【特許請求の範囲】
【請求項１】
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路であって、
前記変調信号を出力する出力部であり、
一つの前記変調信号を出力する期間内の第１の期間の間、前記変調信号の波高値を所定の波高値にするように制御され、前記一つの変調信号を出力する前記期間内の前記第１の期間とは異なる第２の期間の間、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするように制御される出力部と、
前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定する制御回路と、
を有する変調信号発生回路。
【請求項２】
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路であって、
前記変調信号を出力する出力部と、
制御回路と、
を有しており、
該出力部は、第１のトランジスタと第２のトランジスタとを有しており、
該第１のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を所定の波高値にするための第１の電源側に接続され、他方はこの出力部の出力端側に接続されており、
前記第２のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするための第２の電源側に接続され、他方は前記出力端側に接続されており、
前記第１のトランジスタは、一つの前記変調信号を発生させる期間の内の第１の期間オン状態にされることで、前記出力端と前記第１の電源とが前記第１のトランジスタを介して接続されている状態にするものであり、前記第２のトランジスタは前記一つの変調信号を発生させる前記期間のうちの前記第１の期間とは異なる第２の期間オン状態にされることで、前記出力端と前期第２の電源とが前記第２のトランジスタを介して接続されている状態にするものであり、
前記制御回路は、前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定する制御回路と、
を有する変調信号発生回路。
【請求項３】
画像表示装置であって、
請求項１もしくは２に記載の変調信号発生回路と、
前記変調信号によって駆動される表示素子と、
を有する画像表示装置。
【請求項４】
画像表示装置であって、
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路と、
前記変調信号によって駆動される表示素子と、
を有しており、
該変調信号発生回路は、
前記変調信号を出力する出力部であり、
一つの前記変調信号を出力する期間内の第１の期間の間、前記変調信号の波高値を所定の波高値にするように制御され、前記一つの変調信号を出力する前記期間内の前記第１の期間とは異なる第２の期間の間、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするように制御される出力部と、
前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するものであるか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定するものであるか、もしくは
この画像表示装置の設置環境の明るさを示す信号に応じて前記最大時間幅を規定するものである制御回路と、
を有するものである画像表示装置。
【請求項５】
画像表示装置であって、
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路と、
前記変調信号によって駆動される表示素子と、
を有しており、
該変調信号発生回路は、
前記変調信号を出力する出力部と、
制御回路と、
を有しており、
該出力部は、第１のトランジスタと第２のトランジスタとを有しており、
該第１のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を所定の波高値にするための第１の電源側に接続され、他方はこの出力部の出力端側に接続されており、
前記第２のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするための第２の電源側に接続され、他方は前記出力端側に接続されており、
前記第１のトランジスタは、一つの前記変調信号を発生させる期間の内の第１の期間オン状態にされることで、前記出力端と前記第１の電源とが前記第１のトランジスタを介して接続されている状態にするものであり、前記第２のトランジスタは前記一つの変調信号を発生させる前記期間のうちの前記第１の期間とは異なる第２の期間オン状態にされることで、前記出力端と前期第２の電源とが前記第２のトランジスタを介して接続されている状態にするものであり、
前記制御回路は、前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するものであるか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定するものであるか、もしくは
この画像表示装置の設置環境の明るさを示す信号に応じて前記最大時間幅を規定するものである制御回路と、
を有するものである画像表示装置。
【請求項６】
複数の走査配線と、複数の変調配線と、前記複数の走査配線に対して順次に走査信号を印加する走査回路と、を有しており、前記変調信号発生回路は前記複数の変調配線のそれぞれに対応して複数配されており、
複数の前記表示素子が前記複数の走査配線と複数の変調配線によってマトリクス接続されている請求項３乃至５のいずれかに記載の画像表示装置。
【請求項７】
テレビジョン放送信号用チューナーと、
該チューナが出力する信号に基づいて画像を表示する請求項３乃至６のいずれかに記載の画像表示装置と、
を有することを特徴とするテレビジョン装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変調信号発生回路及び画像表示装置に関する。
【背景技術】
【０００２】
特開平１１−３３７９０９（特許文献１）には、液晶表示装置において、入力画像によって階調特性カーブを切り替える構成が記載されている。
【０００３】
特開平６−１７８１５３（特許文献２）には入力画像によってガンマ補正カーブを切り替える構成が開示されている。
【０００４】
特開２０００−０２９４２５（特許文献３）には、不均一ＰＣＬＫを用いる構成が開示されている。
【０００５】
特開２００３−１７３１５９（特許文献４）には、信号波形を順次に立ち上げていく構成が開示されている。
【０００６】
特開平７−１８１９１７（特許文献５）には輝度値の与えられたシーケンスを得るために、輝度／電圧反応曲線の点から単一のシーケンスを捜すことが可能であることが示されている。
【特許文献１】特開平１１−３３７９０９
【特許文献２】特開平６−１７８１５３
【特許文献３】特開２０００−０２９４２５
【特許文献４】特開２００３−１７３１５９
【特許文献５】特開平７−１８１９１７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
階調特性を変更できる変調信号発生回路が望まれている。本願発明はその要求を満たすことを課題とする。
【課題を解決するための手段】
【０００８】
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路であって、
前記変調信号を出力する出力部であり、
一つの前記変調信号を出力する期間内の第１の期間の間、前記変調信号の波高値を所定の波高値にするように制御され、前記一つの変調信号を出力する前記期間内の前記第１の期間とは異なる第２の期間の間、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするように制御される出力部と、
前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定する制御回路と、
を有する変調信号発生回路である。
【０００９】
また以下の発明を本願は含んでいる。すなわち、
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路であって、
前記変調信号を出力する出力部と、
制御回路と、
を有しており、
該出力部は、第１のトランジスタと第２のトランジスタとを有しており、
該第１のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を所定の波高値にするための第１の電源側に接続され、他方はこの出力部の出力端側に接続されており、
前記第２のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするための第２の電源側に接続され、他方は前記出力端側に接続されており、
前記第１のトランジスタは、一つの前記変調信号を発生させる期間の内の第１の期間オン状態にされることで、前記出力端と前記第１の電源とが前記第１のトランジスタを介して接続されている状態にするものであり、前記第２のトランジスタは前記一つの変調信号を発生させる前記期間のうちの前記第１の期間とは異なる第２の期間オン状態にされることで、前記出力端と前期第２の電源とが前記第２のトランジスタを介して接続されている状態にするものであり、
前記制御回路は、前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定する制御回路と、
を有する変調信号発生回路である。
【００１０】
またこれら変調信号発生回路と、変調信号によって駆動される表示素子とを含む画像表示装置の発明を本願は含んでいる。
【００１１】
また本願は以下の発明を含んでいる。すなわち、
画像表示装置であって、
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路と、
前記変調信号によって駆動される表示素子と、
を有しており、
該変調信号発生回路は、
前記変調信号を出力する出力部であり、
一つの前記変調信号を出力する期間内の第１の期間の間、前記変調信号の波高値を所定の波高値にするように制御され、前記一つの変調信号を出力する前記期間内の前記第１の期間とは異なる第２の期間の間、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするように制御される出力部と、
前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するものであるか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定するものであるか、もしくは
この画像表示装置の設置環境の明るさを示す信号に応じて前記最大時間幅を規定するものである制御回路と、
を有するものである画像表示装置である。
【００１２】
また本願は以下の発明を含んでいる。すなわち、
画像表示装置であって、
入力された階調データに応じた時間幅を有する変調信号を発生する変調信号発生回路と、
前記変調信号によって駆動される表示素子と、
を有しており、
該変調信号発生回路は、
前記変調信号を出力する出力部と、
制御回路と、
を有しており、
該出力部は、第１のトランジスタと第２のトランジスタとを有しており、
該第１のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を所定の波高値にするための第１の電源側に接続され、他方はこの出力部の出力端側に接続されており、
前記第２のトランジスタの２つの主電極のうちの一方は、前記変調信号の波高値を前記所定の波高値よりも高い波高値にするための第２の電源側に接続され、他方は前記出力端側に接続されており、
前記第１のトランジスタは、一つの前記変調信号を発生させる期間の内の第１の期間オン状態にされることで、前記出力端と前記第１の電源とが前記第１のトランジスタを介して接続されている状態にするものであり、前記第２のトランジスタは前記一つの変調信号を発生させる前記期間のうちの前記第１の期間とは異なる第２の期間オン状態にされることで、前記出力端と前期第２の電源とが前記第２のトランジスタを介して接続されている状態にするものであり、
前記制御回路は、前記第１の期間がとり得る最大の時間幅である最大時間幅を規定する制御回路であり、
使用者の指定に基づいて発生した信号に応じて前記最大時間幅を規定するものであるか、もしくは、
前記階調データの特性を示す信号に応じて前記最大時間幅を規定するものであるか、もしくは
この画像表示装置の設置環境の明るさを示す信号に応じて前記最大時間幅を規定するものである制御回路と、
を有するものである画像表示装置である。
【００１３】
また複数の走査配線と、複数の変調配線と、前記複数の走査配線に対して順次に走査信号を印加する走査回路と、を有しており、前記変調信号発生回路は前記複数の変調配線のそれぞれに対応して複数配されており、
複数の前記表示素子が前記複数の走査配線と複数の変調配線によってマトリクス接続されている構成を好適に採用できる。
【００１４】
また上述の各画像表示装置の構成に加え、テレビジョン放送信号用チューナを備えたテレビジョン装置の発明を本願は含んでいる。
【発明の効果】
【００１５】
本願発明によると、階調特性を好適に変更できる変調信号発生回路を実現することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の画像表示装置は、液晶表示装置、プラズマ表示装置、電子線表示装置などを包含しており、特に、電子線表示装置は多ビット表示という点から本発明が適用される好ましい形態である。
【００１７】
（第１の実施の形態）
図１は本発明の第１の実施形態に関わる駆動装置の概略ブロック図である。同図に示すように、駆動装置は、変調回路Ａ２、走査回路Ａ３、データ出力回路を構成するタイミング発生回路Ａ４及びデータ変換回路Ａ５、パラレル／シリアル変換回路Ａ６、マルチ電源回路Ａ７および走査電源回路Ａ８で構成される。この駆動装置は、画像表示装置の画像表示部を構成するマルチ電子源Ａ１を駆動するための回路である。走査回路Ａ３は複数の出力端子を有している。該複数の出力端子は画像表示部Ａ１の複数の走査配線（行方向配線）のそれぞれに接続されている。変調回路Ａ２は複数の出力端子を有している。該複数の出力端子は画像表示部Ａ１の複数の変調配線（列方向配線）のそれぞれに接続されている。複数の走査配線と複数の変調配線はマトリクス配線を構成している。複数の表示素子が該マトリクス配線によってマトリクス接続されている。表示素子は走査配線と変調配線の交点の夫々に対応させて配置しているが、不明瞭な図になるのを避けるため一部の表示素子の見を表示している。ここでは電子放出素子を表示素子として用いている。表示部Ａ１は電子放出素子が放出する電子が照射されることにより発光する蛍光体を有しており、蛍光体の発光により画像を形成する。特に本実施形態では電子放出素子として表面伝導型放出素子を採用した。図１には画像表示部を構成する電子源の部分を示している。走査配線と変調配線の各交点のそれぞれに対応して表示素子Ａ０が配置されている。ただし図１では一部の表示素子のみを示している。
【００１８】
本実施形態において、所定の変調信号発生条件で変調信号が発生されている状態から他の変調信号発生条件で変調信号が発生している状態に変更するための制御回路となるのはデータ変換回路Ａ５である。
【００１９】
データ変換回路Ａ５は、外部からマルチ電子源Ａ１の輝度階調制御する輝度階調データを変調回路Ａ２に適した駆動波形データフォーマットに変換するデータ変換する回路である。このデータ変換回路Ａ５は、本願発明に係わる制御回路を構成している。この制御回路から所定の波高値のとり得る最大期間を規定するためのステップ数設定データが出力される。またこの制御回路は輝度階調データをＰＨＭデータとＰＷＭデータとして出力する。このデータ変換回路Ａ５の構成は図１１を用いて後で説明する。
【００２０】
パラレル／シリアル変換回路Ａ６は、データ変換回路Ａ５から出力された輝度階調データをＰＨＭデータとＰＷＭデータ毎にパラレルデータをシリアルデータに変換する回路である。
【００２１】
走査回路Ａ３は、マルチ電子源Ａ１の行方向配線に接続されており、変調回路Ａ２の出力をマルチ電子源Ａ１のどの行に信号を与えるかを選択する回路である。一般的には、一行ずつ順次行選択する線順次走査を行うが、これに限定されることなく、飛び越し走査を行っても、複数行を選択しても面上に選択しても構わない。すなわち、走査回路Ａ３は、マルチ電子源Ａ１に含まれる複数電子源のうち駆動対象となる複数の電子源が接続される行方向配線に対して所定時間の間に選択電位を与え、それ以外の時間の間に非選択電位を与えて、行選択をする選択手段として機能する。
【００２２】
タイミング発生回路Ａ４は、変調回路Ａ２、走査回路Ａ３、データ変換回路Ａ５およびパラレル／シリアル変換回路Ａ６の各回路のタイミング信号を発生する回路である。
【００２３】
マルチ電子源Ａ７は、複数の電源値を出力する電源回路であり、変調回路Ａ２を制御する回路である。一般的には、電圧源回路であるが、これに限定されるものではない。
【００２４】
走査電源回路Ａ８は、複数の電源値を出力する電源回路であり、走査回路Ａ３を制御する回路である。一般的には、電圧源回路であるが、これに限定されるものではない。
【００２５】
次に、図２のブロック図により、変調回路Ａ２の詳しい説明をする。図２は、変調回路Ａ２の内部構成を表したブロック図である。
【００２６】
変調回路Ａ２は、シフトレジスタＡ９、ＰＷＭ回路Ａ１０および出力段回路Ａ１１で構成される。
【００２７】
シフトレジスタＡ９には、パラレル／シリアル変換回路Ａ６でシリアル変換されたＰＨＭシリアルデータとＰＷＭシリアルデータが入力され、シフトレジスタＡ９によりマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭパラレルデータおよびＰＷＭパラレルデータが転送される。ＰＷＭ回路Ａ１０はシフトレジスタＡ９からマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭパラレルデータ及びＰＷＭパラレルデータが入力され、出力段回路Ａ１１のそれぞれの出力電圧に応じた出力を発生させる回路である。また、シフトレジスタＡ９およびＰＷＭ回路Ａ１０の制御のためのタイミング信号がタイミング発生回路Ａ４から入力される。出力段回路Ａ１１はマルチ電源回路Ａ７に接続され、後述する駆動波形を有した変調信号を出力する回路である。
【００２８】
更に、図３のブロック図により、シフトレジスタＡ９の詳しい説明をする。図３はシフトレジスタＡ９の内部構成を表したブロック図である。
【００２９】
シフトレジスタＡ９は、複数の制御回路Ａ１２および複数の記録回路Ａ１３で構成される。なお、ここではＤフリップフロップ回路を用いて制御回路Ａ１２および記録回路を構成した場合を例に説明を行うが、これに限定されるものではない。
【００３０】
第１の記憶回路Ａ１３−１には、パラレル／シリアル変換回路Ａ６でシリアル変換されたＰＨＭシリアルデータが入力されシフトレジスタＡ９によりマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭパラレルデータが転送される。第２の記憶回路Ａ１３−２には、パラレル／シリアル変換回路Ａ６でシリアル変換されたＰＷＭシリアルデータが入力されシフトレジスタＡ９によりマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＷＭパラレルデータが転送される。制御回路Ａ１２には、タイミング発生回路Ａ４で発生したタイミング信号の一つであるシフトスタートパルスとシフトクロックが入力され、マルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭシリアルデータおよびＰＷＭデータを第１の記録回路Ａ１３−１および第２の記録回路Ａ１３−２に記録するための制御信号を発生させる回路である。制御回路Ａ１２が発生した記録制御信号に応じて、ＰＨＭシリアルデータを第１の記録回路Ａ１３−１に記録し、同時にＰＷＭシリアルデータを第２の記録回路Ａ１３−２に記録する。
【００３１】
次に、図４のブロック図によりＰＷＭ回路Ａ１０の詳しい説明をする。図４は、図２に示すＰＷＭ回路Ａ１０が、列方向配線１本当たりに備わる回路として有する回路の構成の一例を表したブロック図である。ただし、この回路に限定されるものではない。
【００３２】
ＰＷＭ回路Ａ１０は、ＰＷＭパラレルデータ用ラッチ回路Ａ１４、ＰＨＭパラレルデータ用ラッチ回路Ａ１５、カウンタ回路Ａ１６、カウンタクリア信号発生回路Ａ１７、ＰＨＭデータデコード回路Ａ１８、初期データセット信号デコード回路Ａ１９、Ｖ１スタートデータ記録回路Ａ２０、Ｖ２スタートデータ記録回路Ａ２１、Ｖ３スタートデータ記録回路Ａ２２、Ｖ４スタートデータ記録回路Ａ２３、Ｖ１エンドデータ記録回路Ａ２４、Ｖ２エンドデータ記録回路Ａ２５、Ｖ３エンドデータ記録回路Ａ２６、Ｖ４エンドデータ記録回路Ａ２７、Ｖ１エンドデータ選択回路Ａ２８、Ｖ２エンドデータ選択回路Ａ２９、Ｖ３エンドデータ選択回路Ａ３０、Ｖ４エンドデータ選択回路Ａ３１、Ｖ１スタートデータ比較器Ａ３２、Ｖ２スタートデータ比較器Ａ３３、Ｖ３スタートデータ比較器Ａ３４、Ｖ４スタートデータ比較器Ａ３５、Ｖ１エンドデータ比較器Ａ３６、Ｖ２エンドデータ比較器Ａ３７、Ｖ３エンドデータ比較器Ａ３８、Ｖ４エンドデータ比較器Ａ３９、Ｖ１パルス幅発生回路Ａ４０、Ｖ２パルス幅発生回路Ａ４１、Ｖ３パルス幅発生回路Ａ４２およびＶ４パルス幅発生回路Ａ４３で構成される。なおここではＤフリップフロップ回路とＸＯＲ回路を用いてカウンタクリア信号回路Ａ１７を構成した場合を例に説明を行うが、これに限定されるものではない。
【００３３】
ＰＷＭパラレルデータ用ラッチ回路Ａ１４は、シフトレジスタＡ９内部の第２の記録回路１３−２に記録されたマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＷＭパラレルデータを、タイミング発生回路Ａ４で発生したタイミング信号の一つであるロード信号のタイミングに応じてラッチする回路である。ＰＨＭパラレルデータ用ラッチ回路Ａ１５は、シフトレジスタＡ９内部の第１の記録回路１３−１に記録されたマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路Ａ４で発生したタイミング信号の一つであるロード信号のタイミングに応じてラッチする回路である。
【００３４】
カウンタクリア信号発生回路Ａ１７は、タイミング発生回路Ａ４で発生したタイミング信号の一つであるロード信号とＰＷＭクロックから、内部タイミングを規定するカウンタのクリア信号を発生する回路である。カウンタ回路Ａ１６は、タイミング発生回路Ａ４で発生したタイミング信号の一つであるＰＷＭクロックとカウンタクリア信号発生回路Ａ１７で発生したカウンタクリア信号を基に内部タイミングを規定するカウントデータをＡ３２〜Ａ３９の各種比較器に出力する。
【００３５】
ＰＨＭデータデコード回路Ａ１８は、ＰＨＭパラレルデータ用ラッチ回路Ａ１５でラッチされたＰＨＭパラレルデータに応じて、Ｖ１エンドデータ選択回路Ａ２８、Ｖ２エンドデータ選択回路Ａ２９およびＶ３エンドデータ選択回路Ａ３０の選択信号を発生するデコード回路である。ここでは、２ビットのＰＨＭパラレルデータに応じて４本の選択信号を発生し、ＰＨＭデータ＝”００”の場合はＶ１エンドデータ選択回路Ａ２８の選択信号に”１”が入力され、他の選択回路の選択信号は”０”である。ここで、”００”とはバイナリ表示の数値を表している。ＰＨＭデータ＝”０１”の場合はＶ２エンドデータ選択回路Ａ２９の選択信号に”１”が入力され、他の選択回路の選択信号は”０”である。ＰＨＭデータ＝”１０”の場合はＶ３エンドデータ選択回路Ａ３０の選択信号に”１”が入力され、他の選択回路の選択信号は”０”である。ＰＨＭデータ＝”１１”の場合はＶ４エンドデータ選択回路Ａ３１の選択信号に”１”が入力され、他の選択回路の選択信号は”０”である。
【００３６】
初期データセット信号デコード回路Ａ１９は、タイミング発生回路Ａ４で発生したタイミング信号の一つである初期データセット信号に応じて、Ｖ１スタートデータ記録回路Ａ２０、Ｖ２スタートデータ記録回路Ａ２１、Ｖ３スタートデータ記録回路Ａ２２、Ｖ４スタートデータ記録回路Ａ２３、Ｖ１エンドデータ記録回路Ａ２４、Ｖ２エンドデータ記録回路Ａ２５、Ｖ３エンドデータ記録回路Ａ２６およびＶ４エンドデータ記録回路Ａ２７に、ＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータ（これは駆動波形の発生条件（各波高値に制御される期間の最大の時間幅）を設定するためのパラメータとなるデータであり、変調を行うためのＰＷＭデータと同じ経路で伝送されてくるデータである）を記録するための書込み信号を順次に発生するデコード回路である。ここでは、３ビットの初期データセット信号に応じて８本の選択信号を発生し、初期データセット信号＝”０００”の場合はＶ１スタートデータ記録回路Ａ２０の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ１スタートデータ記録回路Ａ２０に記録される。
【００３７】
初期データセット信号＝”００１”の場合はＶ２スタートデータ記録回路Ａ２１の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ２スタートデータ記録回路Ａ２１に記録される。
【００３８】
初期データセット信号＝”０１０”の場合はＶ３スタートデータ記録回路Ａ２２の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ３スタートデータ記録回路Ａ２２に記録される。
【００３９】
初期データセット信号＝”０１１”の場合はＶ４スタートデータ記録回路Ａ２３の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ４スタートデータ記録回路Ａ２３に記録される。
【００４０】
初期データセット信号＝”１００”の場合はＶ１エンドデータ記録回路Ａ２４の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ１エンドデータ記録回路Ａ２４に記録される。
【００４１】
初期データセット信号＝”１０１”の場合はＶ２エンドデータ記録回路Ａ２５の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ２エンドデータ記録回路Ａ２５に記録される。
【００４２】
初期データセット信号＝”１１０”の場合はＶ３エンドデータ記録回路Ａ２６の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ３エンドデータ記録回路Ａ２６に記録される。
【００４３】
初期データセット信号＝”１１１”の場合はＶ４エンドデータ記録回路Ａ２７の書込み信号だけがオンになりＰＷＭパラレルデータ用ラッチ回路Ａ１４でラッチしたＰＷＭデータがＶ４エンドデータ記録回路Ａ２７に記録される。
【００４４】
データ記憶回路Ａ２０〜Ａ２７には、装置起動時、もしくは後述するように使用者が指示したとき、もしくは表示の対象となる画像信号の特性が変更されたときに、画像非表示期間中に、後述の駆動波形を形成するためのパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）を輝度階調データとして順次転送することにより、データ記録回路Ａ２０〜Ａ２７にパラメータ（Ｖ１スタートデータ、Ｖ２スタートデータ、Ｖ３スタートデータ、Ｖ４スタートデータ、Ｖ１エンドデータ、Ｖ２エンドデータ、Ｖ３エンドデータおよびＶ４エンドデータ）を記録しておく。
【００４５】
Ｖ１エンドデータ選択回路Ａ２８は、ＰＨＭデータデコード回路Ａ１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１４によりラッチされたＰＷＭデータとＶ１エンドデータ記録回路Ａ２４に記録されたＶ１エンドデータのどちらかを選択する選択回路である。
【００４６】
Ｖ２エンドデータ選択回路Ａ２９は、ＰＨＭデータデコード回路Ａ１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１４によりラッチされたＰＷＭデータとＶ２エンドデータ記録回路Ａ２５に記録されたＶ２エンドデータのどちらかを選択する選択回路である。
【００４７】
Ｖ３エンドデータ選択回路Ａ３０は、ＰＨＭデータデコード回路Ａ１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１４によりラッチされたＰＷＭデータとＶ３エンドデータ記録回路Ａ２６に記録されたＶ３エンドデータのどちらかを選択する選択回路である。
【００４８】
Ｖ４エンドデータ選択回路Ａ３１は、ＰＨＭデータデコード回路Ａ１８から出力されるＰＨＭデータに応じた選択信号により、ＰＷＭパラレルデータ用ラッチ回路Ａ１４によりラッチされたＰＷＭデータとＶ４エンドデータ記録回路Ａ２６に記録されたＶ４エンドデータのどちらかを選択する選択回路である。
【００４９】
Ｖ１スタートデータ比較器Ａ３２は、Ｖ１スタートデータ記録回路Ａ２０に記録されたＶ１スタートデータと内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ１スタートパルスを発生する比較器である。
【００５０】
Ｖ２スタートデータ比較器Ａ３３は、Ｖ２スタートデータ記録回路Ａ２１に記録されたＶ２スタートデータと内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ２スタートパルスを発生する比較器である。
【００５１】
Ｖ３スタートデータ比較器Ａ３４は、Ｖ３スタートデータ記録回路Ａ２２に記録されたＶ３スタートデータと内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ３スタートパルスを発生する比較器である。
【００５２】
Ｖ４スタートデータ比較器Ａ３５は、Ｖ４スタートデータ記録回路Ａ２３に記録されたＶ４スタートデータと内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ４スタートパルスを発生する比較器である。
【００５３】
Ｖ１エンドデータ比較器Ａ３６は、Ｖ１エンドデータ選択回路Ａ２８により選択されたＶ１エンドデータもしくはＰＷＭデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ１エンドパルスを発生する比較器である。
【００５４】
Ｖ２エンドデータ比較器Ａ３７は、Ｖ２エンドデータ選択回路Ａ２９により選択されたＶ２エンドデータもしくはＰＷＭデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ２エンドパルスを発生する比較器である。
【００５５】
Ｖ３エンドデータ比較器Ａ３８は、Ｖ３エンドデータ選択回路Ａ３０により選択されたＶ３エンドデータもしくはＰＷＭデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ３エンドパルスを発生する比較器である。
【００５６】
Ｖ４エンドデータ比較器Ａ３９は、Ｖ４エンドデータ選択回路Ａ３１により選択されたＶ４エンドデータもしくはＰＷＭデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときＶ４エンドパルスを発生する比較器である。
【００５７】
Ｖ１パルス幅発生回路Ａ４０は、Ｖ１スタートデータ比較器Ａ３２で発生したＶ１スタートパルスで立ち上がり、Ｖ１エンドデータ比較器Ａ３６で発生したＶ１エンドパルスで立ち下がるパルス幅波形ＴＶ１を出力するＰＷＭ回路である。
【００５８】
Ｖ２パルス幅発生回路Ａ４１は、Ｖ２スタートデータ比較器Ａ３３で発生したＶ２スタートパルスで立ち上がり、Ｖ２エンドデータ比較器Ａ３７で発生したＶ２エンドパルスで立ち下がるパルス幅波形ＴＶ２を出力するＰＷＭ回路である。
【００５９】
Ｖ３パルス幅発生回路Ａ４２は、Ｖ３スタートデータ比較器Ａ３４で発生したＶ３スタートパルスで立ち上がり、Ｖ３エンドデータ比較器Ａ３８で発生したＶ３エンドパルスで立ち下がるパルス幅波形ＴＶ３を出力するＰＷＭ回路である。
【００６０】
Ｖ４パルス幅発生回路Ａ４３は、Ｖ４スタートデータ比較器Ａ３５で発生したＶ４スタートパルスで立ち上がり、Ｖ４エンドデータ比較器Ａ３９で発生したＶ４エンドパルスで立ち下がるパルス幅波形ＴＶ４を出力するＰＷＭ回路である。
【００６１】
上記ＰＷＭ回路の一例としては、ＲＳフリップフロップ回路のセット入力にスタートパルスをリセット入力にエンドパルスを入力する回路である。ただし、これに限定されるものではない。
【００６２】
図５は、出力部を構成する出力段回路Ａ１１の構成を示す図である。図２に示す出力段回路Ａ１１として列方向配線１本当たりに備わる回路の一例を示す。図５において、電位Ｖ１〜Ｖ４は、０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４であり、それぞれＰＷＭ出力波形ＴＶ１〜ＴＶ４に対応して出力される。Ｑ１〜Ｑ４はオンすることによりそれぞれ電位Ｖ１〜Ｖ４を出力端子ＯＵＴＰＵＴに出力するトランジスタまたはペアトランジスタである。電位Ｖ１〜Ｖ４をそれぞれが供給する電源（それぞれ独立な電源であっても、その一部が抵抗分割などによって他の電源から電位を発生させる電源であってもよい）と列方向配線との接続の関係を、ＰＷＭ出力波形ＴＶ１〜ＴＶ４（に基づいて発生される制御信号）によって制御する構成となっている。具体的には、例えばトランジスタの２つの主電極の一方が電位Ｖ１を供給する電源側に接続され、他方が列配線側に接続されており、そのトランジスタの制御電極であるゲート電極に、ＰＷＭ出力波形ＴＶ１〜ＴＶ４から得られる制御信号が供給されるようになっている。なおトランジスタとしてＦＥＴを使う場合、２つの主電極の一方はソース電極であり、他方はドレイン電極である。制御信号によってそのトランジスタがオンになると電位Ｖ１が列方向配線側にトランジスタを介して供給される。他の電源と列方向配線との間の接続関係も同様に各電源と列方向配線の間に接続されるトランジスタの制御電極に制御信号が印加されることで制御される。
【００６３】
図６において、出力端子ＯＵＴＰＵＴから出力される駆動波形について説明する。図６Ａは、ＰＨＭデータ＝”１１”の場合の駆動波形で、電位Ｖ１〜Ｖ４まで使用した駆動波形で、
電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路Ａ２０に記憶されたＶ１スタートデータにより規定され、
電位Ｖ２の立ち上がり位置はＶ２スタートデータ記憶回路Ａ２１に記憶されたＶ２スタートデータにより規定され、
電位Ｖ３の立ち上がり位置はＶ３スタートデータ記憶回路Ａ２２に記憶されたＶ３スタートデータにより規定され、
電位Ｖ４の立ち上がり位置はＶ４スタートデータ記憶回路Ａ２３に記憶されたＶ４スタートデータにより規定され、
電位Ｖ１の立ち下がり位置はＶ１エンドデータ記憶回路Ａ２４に記憶されたＶ１エンドデータにより規定され、
電位Ｖ２の立ち下がり位置はＶ２エンドデータ記憶回路Ａ２５に記憶されたＶ２エンドデータにより規定され、
電位Ｖ３の立ち下がり位置はＶ３エンドデータ記憶回路Ａ２６に記憶されたＶ３エンドデータにより規定され、
電位Ｖ４の立ち下がり位置はＰＷＭデータにより規定される。
【００６４】
図６Ｂは、ＰＨＭデータ＝”１０”の場合の駆動波形で、電位Ｖ１〜Ｖ３まで使用した駆動波形で、
電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路Ａ２０に記憶されたＶ１スタートデータにより規定され、
電位Ｖ２の立ち上がり位置はＶ２スタートデータ記憶回路Ａ２１に記憶されたＶ２スタートデータにより規定され、
電位Ｖ３の立ち上がり位置はＶ３スタートデータ記憶回路Ａ２２に記憶されたＶ３スタートデータにより規定され、
電位Ｖ１の立ち下がり位置はＶ１エンドデータ記憶回路Ａ２４に記憶されたＶ１エンドデータにより規定され、
電位Ｖ２の立ち下がり位置はＶ２エンドデータ記憶回路Ａ２５に記憶されたＶ２エンドデータにより規定され、
電位Ｖ３の立ち下がり位置はＰＷＭデータにより規定される。
【００６５】
図６Ｃは、ＰＨＭデータ＝”０１”の場合の駆動波形で、電位Ｖ１とＶ２を使用した駆動波形で、
電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路Ａ２０に記憶されたＶ１スタートデータにより規定され、
電位Ｖ２の立ち上がり位置はＶ２スタートデータ記憶回路Ａ２１に記憶されたＶ２スタートデータにより規定され、
電位Ｖ１の立ち下がり位置はＶ１エンドデータ記憶回路Ａ２４に記憶されたＶ１エンドデータにより規定され、
電位Ｖ２の立ち下がり位置はＰＷＭデータにより規定される。
【００６６】
図６Ｄは、ＰＨＭデータ＝”００”の場合の駆動波形で、電位Ｖ１を使用した駆動波形で、
電位Ｖ１の立ち上がり位置はＶ１スタートデータ記憶回路Ａ２０に記憶されたＶ１スタートデータにより規定され、
電位Ｖ１の立ち下がり位置はＰＷＭデータにより規定される。
【００６７】
また本実施形態のＰＷＭ回路Ａ１０は、図４に示す回路と合わせて、図７に示す回路も有している。図４に示す回路を用いて駆動波形の立ち上がり部分と立ち下がり部分の形状を設定するモードと、駆動波形の立ち上がり部分は図４に示す回路を用いて設定し、駆動信号の立ち下がり部分を図７に示す回路で設定するモード（以下このモードを単にＰＷＭ  駆動と称する）を選択できる。
【００６８】
図７は、ＰＷＭ駆動時の立ち下がり波形を生成するため立ち下がり波形回路Ａ５０のブロック図である。立ち下がり波形回路Ａ５０は、
ＰＷＭパラレルデータ用ラッチ回路Ａ５１、
ＰＨＭパラレルデータ用ラッチ回路Ａ５２、
立ち下がりステップ数記録回路Ａ５３、
ＰＨＭパラレルデータ記録回路Ａ５４、
ＰＷＭパラレルデータ比較回路Ａ５５、
ステップ数比較回路Ａ５６、
データ減算器Ａ５７、
ＰＨＭカウント回路Ａ５８、
ＰＷＭパルス幅回路Ａ５９、
で構成される。
【００６９】
ＰＷＭパラレルデータ用ラッチ回路Ａ５１は、シフトレジスタＡ９内部の第２の記録回路１３−２に記録されたマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＷＭパラレルデータを、タイミング発生回路Ａ４で発生したタイミング信号の一つであるロード信号のタイミングに応じてラッチする回路である。
【００７０】
ＰＨＭパラレルデータ用ラッチ回路Ａ５２は、シフトレジスタＡ９内部の第１の記録回路１３−１に記録されたマルチ電子源Ａ１の列方向配線に応じた変調データであるＰＨＭパラレルデータを、タイミング発生回路Ａ４で発生したタイミング信号の一つであるロード信号のタイミングに応じてラッチする回路である。
【００７１】
立ち下がりステップ数記録回路Ａ５３は、タイミング発生回路Ａ４で発生したタイミング信号の一つである、ＭＯＤＥ信号に応じて、ＰＷＭパラレルデータのバスを通じて転送される、ステップ数データを記録する回路である。
【００７２】
ＰＨＭパラレルデータ記録回路Ａ５４は、ＰＨＭパラレルデータを記録する回路である。
【００７３】
ＰＷＭパラレルデータ比較回路Ａ５５は、ＰＷＭデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときパルスを発生する比較器である。
【００７４】
ステップ数比較回路Ａ５６は、波形立ち下がり時の各電位の出力期間を設定するためのデータであるステップ数データと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したときパルスを発生する比較器である。
【００７５】
データ減算器Ａ５７は、ＰＨＭパラレルデータ記録回路Ａ５４に保持しているＰＨＭデータを１減算し、保持する。
【００７６】
ＰＨＭカウント回路Ａ５８は、データ減算器Ａ５７からの出力と、ステップ数比較回路Ａ５６からの出力パルスをカウントパルスとしてカウントし、データ減算器Ａ５７からの出力と一致した場合、ステップ数比較回路Ａ５６を停止する信号を出力する。
【００７７】
ＰＷＭパルス幅回路Ａ５９は、ステップ数比較回路Ａ５６から出力と、データ減算器Ａ５７から、各電位の立ち下がりタイミングを出力する。
【００７８】
次に回路の動作を、説明する。
【００７９】
装置起動時を含む画像非表示期間中に、駆動波形を形成するためのパラメータ、Ｖ１〜Ｖ４スタートデータ、Ｖ１〜Ｖ４エンドデータ、そしてステップ数データ、を輝度階調データとして順次転送することにより、各記憶回路に記録しておく。このステップ数を調整することによって階調データに対する明るさの特性を後述のように変更することができるものである。なおここでは、各波高値に制御される期間が取り得る最大時間幅を設定するためのデータを、輝度階調データと同じ経路で伝送してＰＷＭ回路に記憶させる構成を示したが、これに限るものではない。それらの設定データを輝度階調データとは異なる経路で伝送することも可能である。
【００８０】
ＭＯＤＥ信号により、第１の駆動モード（以下第１の駆動モードを簡単ためＰＷＭ駆動とも称する）を選択した場合、ＰＷＭパラレルデータ比較回路Ａ５５は、ＰＷＭデータとカウンタ出力を比較し、一致した場合、ステップ数比較回路Ａ５６、および後述するセレクタＡ６０に向けて、動作を開始するためのパルスを出力する。
【００８１】
ステップ数比較回路Ａ５６は、波形立ち下がり時の各電位の出力期間を設定するためのデータ値であるステップデータと、内部タイミングを規定するカウンタ回路Ａ１６のカウントデータが一致したとき、ＰＨＭカウント回路Ａ５８とＰＷＭパルス幅回路Ａ５９にパルスを出力する。
【００８２】
ＰＨＭカウント回路Ａ５８は、データ減算器Ａ５７の値と、ステップ数比較回路Ａ５６からの出力パルスの数を比較し、
一致した場合、ステップ数比較回路Ａ５６の動作を停止する。
【００８３】
一致しない場合、ステップ数比較回路Ａ５６の計数をリセットし、再度ステップデータとの比較を開始する。
【００８４】
ＰＷＭパルス幅回路Ａ５９は、ＰＷＭパラレルデータ比較回路Ａ５５の出力パルスを受け、データ減算器Ａ５７のＰＨＭデータ値に対応する電位、
（１）例えばＶ３の場合、Ｖ３以下各電位の波形立ち下がり用のパルス幅波形ＴＶ１〜ＴＶ３を出力する。
（２）例えばＶ２の場合、Ｖ２以下の電位の立ち下がり波形立ち下がり部用のパルス幅波形ＴＶ１〜ＴＶ２を出力する。
（３）例えばＶ１の場合、Ｖ１の電位の立ち下がり波形立ち下がり部用のパルス幅波形ＴＶ１を出力する。
【００８５】
その後、ステップ数比較回路Ａ５６からの出力パルスを検知する度に、次の電位（下位電位）を出力するように動作する。これをＧＮＤレベルまで繰り返す事で、ＰＷＭ駆動の立ち下がり部分を形成する。
【００８６】
図８に示すように、立ち下がり波形回路Ａ５０から出力されたＴＶ１〜ＴＶ３は、セレクタＡ６０に入力される。セレクタＡ６０には、図４に示す回路からのＴＶ１〜ＴＶ４も入力される。
【００８７】
第２の駆動モード（以下簡単のため第２の駆動モードを通常駆動とも称する）時、セレクタＡ６０は図４に示す回路からのＴＶ１〜ＴＶ４をスルーし、図５の出力段回路に向けて送出する。
【００８８】
ＭＯＤＥ信号により、ＰＷＭ駆動が選択された場合について説明する。
【００８９】
ＰＷＭパラレルデータ比較回路Ａ５５からの出力信号ＰＷＭ＿ｏｎにより、セレクタＡ６０が機能する。具体的には、
（１）ＰＷＭ＿ｏｎが入るまでは、通常駆動する。つまり、「図４の回路からのＴＶ１〜ＴＶ４」をスルーする。
（２）ＰＷＭ＿ｏｎが入力された場合、それ以降は、「立ち下がり波形回路Ａ５０からのＴＶ１〜ＴＶ３」を選択し、出力する。
【００９０】
図９及び図１０は、通常駆動時とＰＷＭ駆動時の駆動波形を表している。
【００９１】
図９はＭＯＤＥ信号により、ＰＷＭ駆動を選択した場合の波形、図１０は図６と同じ波形（通常波形）を表している。
【００９２】
ＰＷＭ駆動時、階調データの位置（図中斜線ブロック）まで、通常波形と同じの動作する。しかし、階調データの位置（ＰＷＭデータが指定する位置；図中斜線ブロック）以降は、図９のように１レベル下のレベルであるＶ３を、ステップ数（図９では２）分の時間出力する。次にＶ２を選択し、ステップ数（図９では２）分の時間出力する。以下、ＧＮＤレベルまで順次繰り返す。これにより、ＰＷＭ駆動用の波形を生成する事ができる。
【００９３】
図１１は、図１および図２におけるデータ変換回路Ａ５の詳細ブロック図である。
【００９４】
一例としてケース信号が１の場合、駆動波形の電圧間で繰り上がるまでの前方ステップ数＝４、４，４であり、ケース信号が２の場合、駆動波形の電圧間で繰り上がるまでの前方ステップ数は、それぞれ４、６４、６４である場合を、以下説明する。すなわち、前方ステップ数がこれらの値になるように、図４の回路におけるＶ１スタートデータからＶ４スタートデータまでが設定される。具体的には、波高値がＶ１に立ち上がってから４クロックカウントした後、波高値がＶ２まで上昇されるようにＶ２スタートデータが設定される。これにより駆動波形の前端で波高値がＶ１に制御される期間の取り得る時間幅がクロックの周期４つ分に設定される。他の波高値Ｖ２、Ｖ３の取り得る時間幅についても同様である。なお後方ステップ数は、全て４とする。この後方ステップ数は図７の回路のステップデータメモリＡ５３に記録される。
【００９５】
ステップ数設定データ１は、４，４，４，４，４，４という値を持っている。
【００９６】
この値はそれぞれ、前方Ｖ１２間ステップ、前方Ｖ２３間ステップ、前方Ｖ３４間ステップ、後方Ｖ４３間ステップ、後方Ｖ３２間ステップ、後方Ｖ２１間ステップ、の設定値である。この値が、セレクタＡ１１３でケース１の時選択され、フレームの最初のタイミングはセレクタＡ１１７で選択され、出力される。これによりステップ数設定データがＰＷＭ回路Ａ１０に記憶される。以降はこのパラメータと、表示対象となる輝度データ（ＰＷＭデータ、ＰＨＭデータ）に基づいて駆動波形の出力が行われる。具体的には、パラメータに基づいて、ＰＨＭデータが指定するその駆動波形における最高波高値までの立ち上がり部分の各波高値の部分のステップ数が決められる。またＰＷＭデータに基づいて、その駆動波形における最高波高値からの波高値の立ち下げを開始するタイミングが決定され、その後、ステップ数データに基づいてこの駆動信号の最高波高値よりも低い各波高値のステップ数が決められる。
【００９７】
また、上記ステップ数に最適化された変換テーブルが変換テーブル１Ａ１１４に格納されており、輝度データが変換テーブル１を通って駆動波形データ（ＰＷＭデータ、ＰＨＭデータ）に変換されたものが、セレクタＡ１１６においてケース１では選択される。そしてフレームの最初の部分以外では、セレクタＡ１１７で、該変換された輝度データ（ＰＨＭデータ、ＰＷＭデータ）が選択される。このデータと上記ＰＷＭ回路に記憶させているパラメータとを用いて駆動波形が出力される。
【００９８】
また、ステップ数設定データ２は、４，６４，６４，４，４，４という値を持っている。この条件を満たすように、Ｖ１スタートデータからＶ４スタートデータまで、及びステップデータメモリＡ５３のデータが設定される。ケース２の時は、セレクタＡ１１３で、この値が選択されるので、フレームの最初のタイミングにて出力される。また、このステップ数に最適化された変換テーブルが変換テーブル２Ａ１１５に格納されており、輝度データが変換テーブル２を通って駆動波形データに変換されたものが、セレクタＡ１１６においてケース２では選択される。そしてフレームの最初の部分以外では、セレクタＡ１１７で選択されるので、輝度に応じたケース２の駆動波形が出力される。
【００９９】
ここで、最適化された変換テーブル１および２は、入力された階調データを駆動波形データに変換するものであり、そのテーブル内の値は、表示器に表示した時の明るさが階調データと整合するように決められる。よって駆動波形だけではなく、表示器の蛍光体など表示特性を加味したテーブルである。なお、別の実施形態として、表示器の表示特性を階調データに整合させるテーブルを別に持ち、本発明の複数の変換テーブルは駆動波形の切り替えに対応する部分のテーブルだけにすることも、考えられる。
【０１００】
このように、駆動波形を変更して階調数を増やした場合において、駆動波形ごとに変換テーブルを持ち、駆動波形に応じて切り替えることにより、表示モードの変更に関わらず、一定の階調特性を保持することが可能になる。
【０１０１】
図１２はＰＷＭ駆動波形例１を示している。
【０１０２】
図中、立ち上がり用のステップは「４、４、４」、立ち下がり用のステップ数は「４、４、４」としている。
【０１０３】
ＰＷＭデータの位置（図中斜線ブロック）を図１２のように変化させる事で、ＰＷＭ駆動用の波形を形成する事ができる。
【０１０４】
図１３はＰＷＭ駆動波形例１における、駆動波形データ値と表示階調（明るさであり、１行の選択期間の間の輝度の積分値である）の関係を示している。
【０１０５】
駆動波形データ値が１から８までは、波高値Ｖ１の期間がデータ値が大きくなるに従って長くなるので、駆動波形データ値が大きくなるに従って明るさもほぼ線形に大きくなる。駆動波形データ値が９から１６までは、波高値Ｖ１の期間はその上限の８スロットまで使用されており、それに加えて波高値Ｖ２の期間がデータ値が大きくなるに従って長くなるので、駆動波形データ値が大きくなるに従って明るさもほぼ線形に大きくなる。ただし駆動波形データ値が大きくなるに従って時間幅が伸びていく部分の波高値が、駆動波形データ値が１から８までの時よりも大きいので、駆動波形データ値を横軸にとり明るさを縦軸に取った座標上で得られる特性線の傾きは、より大きくなる。駆動波形データ値が１７から２４までは、波高値Ｖ１の期間はその上限の８スロットまで使用されており、また波高値Ｖ２の期間はその上限の８スロットまで使用されており、それに加えて波高値Ｖ３の期間がデータ値が大きくなるに従って長くなるので、駆動波形データ値が大きくなるに従って明るさもほぼ線形に大きくなる。ただし駆動波形データ値が大きくなるに従って時間幅が伸びていく部分の波高値が、駆動波形データ値が１から８までの時よりも大きく、かつ駆動波形データ値が９から１６までのときよりも大きいので、駆動波形データ値を横軸にとり明るさを縦軸に取った座標上で得られる特性線の傾きは、より大きくなる。駆動波形データ値が２５以降は、波高値がＶ４の期間が駆動波形データ値が大きくなるに従って順次長くなる。その部分の特性線の傾きは駆動波形データ値が１から２４までの間のいずれの傾きよりも大きい。図１３では、不明瞭な図になるのを避けるために、駆動波形データ値が０から２４までの間の特性線の傾きが本来は上述のとおり異なるものであるが、それを一定のものとして図示している。
【０１０６】
ＰＷＭ駆動波形例１では、フル階調（１０２３）においてＶ４で駆動する時間が９９９ステップであり、比較的長いので、最高輝度の到達点が高い。
【０１０７】
図１４はＰＷＭ駆動波形例２を示している。
【０１０８】
図中、立ち上がり用のステップは「４、６４、６４」、立ち下がり用のステップ数は「４、４、４」としている。従って、波高値Ｖ１に制御される期間の取り得る最大時間幅は８（＝４＋４）である。また波高値Ｖ２に制御される期間の取り得る最大時間幅は６８（＝６４＋４）である。また波高値Ｖ３に制御される期間の取り得る最大時間幅は６８（＝６４＋４）である。
【０１０９】
ＰＷＭデータの位置（図中斜線ブロック）を図１４のように変化させる事で、ＰＷＭ駆動用の波形を形成する事ができる。
【０１１０】
図１５はＰＷＭ駆動波形例２における、駆動波形データ値と明るさの関係を示している。
【０１１１】
このＰＷＭ駆動波形例２では、Ｖ４を使う前に、Ｖ２やＶ３など低い電圧にて多くの階調に対応するので、暗部の階調性が良い（滑らかな階調表現を実現できる）。
【０１１２】
今まで説明してきたように、ケース１では、最高輝度が高い波形を生成し、ケース２では、暗部の階調性の良い波形を生成するので、必要に応じてケース信号を切り替えることが肝要である。
【０１１３】
図１６は、ケース信号を切り替える例をブロックで示した図である。
【０１１４】
Ａ１６１は、ユーザ指示によって、ケース信号を切り替える場合である。
例えば、市販ＴＶでダイナミックモードのごとく呼ばれている輝度優先の場合をケース１とし、シネマモードのごとく呼ばれている暗部階調優先の場合をケース２とすることで、ユーザの選択により切り替えることが出来る。勿論、ケースの種類はこの２種類に限定されるものではなく、いくつあっても良い。
【０１１５】
Ａ１６２は、映像ソースがシネマであることを認識して、ケース信号を切り替える場合である。
【０１１６】
シネマの映像ソースのもとは、２４Ｈｚのプログレッシブのものを６０Ｈｚのインターレースに変換したものであるから、フレーム間の規則性を利用することで当業者においてはＩＰ変換における既知の技術において、シネマ認識をすることが出来る。このシネマ認識手段により映像ソースがシネマである場合に、ケース２とし、その他の場合をケース１とすることで、ユーザの手をまぎらわすことなくシネマ特有の暗い映像を階調性豊かに表現することが可能になる。
【０１１７】
Ａ１６３は、ユーザが、ソースごとに任意のステップ数に設定しておく場合である。市販ＴＶの場合はいわゆるユーザ調整１、ユーザ調整２のそれぞれに、任意のステップ数を設定したケース１、ケース２を割り当てる。勿論、ケースの種類はこの２種類に限定されるものではなく、いくつあっても良い。
【０１１８】
Ａ１６４は、ＡＰＬの値によって、ケースを切り替える場合である。
例えば、ＡＰＬ値が０．３から０．６の間にあれば、適度な明るさの映像なのでケース１を使用し輝度を高めた表示を行なう。
【０１１９】
ＡＰＬ値が０．３以下であれば、暗い映像なので、ケース２にて暗階調を重視した表示を行なう。
【０１２０】
ＡＰＬ値が０．６以上であれば、ＡＢＬが働いて高輝度部分は抑えられるので、ケース１の高輝度部分は不要であり、ケース２を使用する。というようにＡＰＬ値によって、ケースを切り替えて常に表示機の持つ性能をフルに発揮することが可能である。
【０１２１】
Ａ１６５は、周囲環境の明るさによって、ケースを切り替える場合である。
【０１２２】
ＴＶの設置された場所の照度をモニターし、ある照度より明るければケース１、暗ければケース２を使用する。これにより、従来では、周囲の明るさに応じて表示の明るさを変えた時に階調性が無駄になっていたが、本発明においては、表示機の性能を犠牲にすることなく、表示の明るさを変えることが可能である。
【０１２３】
なお図１７は図１に記載の画像表示装置を用いたテレビジョン装置８０４の構成を示す図である。図１７のテレビジョン装置８０４はテレビジョン放送信号用のチューナ８０２と図１に示した画像表示装置８０３とを有している。チューナ８０２にはテレビジョン放送信号８０１が入力される。チューナ８０２は入力された信号から所望の信号を取り出し、画像表示装置８０３に出力する。画像表示装置８０３はチューナ８０２からの信号に基づいてテレビジョン番組を表示する。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施の形態に係る駆動回路のブロック図である。
【図２】図１における変調回路のブロック図である。
【図３】図２におけるシフトレジスタのブロック図である。
【図４】図２におけるＰＷＭ回路が有する回路のブロック図である。
【図５】図２における出力段回路のブロック図である。
【図６】図２における出力段回路の出力駆動波形の一例である。
【図７】本発明に係るＰＷＭ駆動時の立ち下がり波形回路である。
【図８】実施形態で用いたセレクタ回路である。
【図９】実施形態で用いた力駆動波形の一例である。
【図１０】実施形態で用いた出力駆動波形の一例である。
【図１１】実施形態で用いたデータ変換回路の詳細ブロック図である。
【図１２】実施形態で用いた出力駆動波形１の例である。
【図１３】実施形態で用いた駆動波形例１における、データと輝度の関係である。
【図１４】実施形態で用いた駆動波形例２の例である。
【図１５】実施形態で用いた駆動波形例２における、データと輝度の関係である。
【図１６】実施形態におけるケース信号を切り替える例を示した図である。
【図１７】本発明に係わるテレビジョン装置の例を示した図である。
【符号の説明】
【０１２５】
Ａ１  マルチ電子源
Ａ２  変調回路
Ａ３  走査回路
Ａ４  タイミング発生回路
Ａ５  データ変換回路
Ａ６  パラレル／シリアル変換回路
Ａ７  マルチ電源回路
Ａ８  走査電源回路
Ａ９  シフトレジスタ
Ａ１０  ＰＷＭ回路
Ａ１１  出力段回路
Ａ１２  制御回路
Ａ１３  記録回路
Ａ１４  ＰＷＭパラレルデータ用ラッチ回路
Ａ１５  ＰＨＭパラレルデータ用ラッチ回路
Ａ１６  カウンタ回路
Ａ１７  カウンタクリア信号発生回路
Ａ１８  ＰＨＭデータデコード回路
Ａ１９  初期データセット信号デコード回路
Ａ２０  Ｖ１スタートデータ記録回路
Ａ２１  Ｖ２スタートデータ記録回路
Ａ２２  Ｖ３スタートデータ記録回路
Ａ２３  Ｖ４スタートデータ記録回路
Ａ２４  Ｖ１エンドデータ記録回路
Ａ２５  Ｖ２エンドデータ記録回路
Ａ２６  Ｖ３エンドデータ記録回路
Ａ２７  Ｖ４エンドデータ記録回路
Ａ２８  Ｖ１エンドデータ選択回路
Ａ２９  Ｖ２エンドデータ選択回路
Ａ３０  Ｖ３エンドデータ選択回路
Ａ３１  Ｖ４エンドデータ選択回路
Ａ３２  Ｖ１スタートデータ比較器
Ａ３３  Ｖ２スタートデータ比較器
Ａ３４  Ｖ３スタートデータ比較器
Ａ３５  Ｖ４スタートデータ比較器
Ａ３６  Ｖ１エンドデータ比較器
Ａ３７  Ｖ２エンドデータ比較器
Ａ３８  Ｖ３エンドデータ比較器
Ａ３９  Ｖ４エンドデータ比較器
Ａ４０  Ｖ１パルス幅発生回路
Ａ４１  Ｖ２パルス幅発生回路
Ａ４２  Ｖ３パルス幅発生回路
Ａ４３  Ｖ４パルス幅発生回路
Ａ５０  立ち下がり波形回路
Ａ５１  ＰＷＭパラレルデータ用ラッチ回路
Ａ５２  ＰＨＭパラレルデータ用ラッチ回路
Ａ５３  立ち下がりステップ数記録回路
Ａ５４  ＰＨＭパラレルデータ記録回路
Ａ５５  ＰＷＭパラレルデータ比較回路
Ａ５６  ステップ数比較回路
Ａ５７  データ減算器
Ａ５８  ＰＨＭカウント回路
Ａ５９  ＰＷＭパルス幅回路
Ａ６０  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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