(57)【要約】【課題】  埋め込みビット線構造を備えたＭＯＮＯＳ型不揮発性半導体のＯＮＯ膜等の電荷蓄積膜のエッジ付近にかかる電界集中を抑制して電荷蓄積膜の信頼性を確保する。【解決手段】  半導体基板１中に形成された埋め込みビット線と、埋め込みビット線に対して交差方向の半導体基板１上に形成されたワード線と、埋め込みビット線上に形成されたビット線酸化膜８と、埋め込みビット線８の領域が開口するように半導体基板表面に形成された電荷蓄積保持するＯＮＯ膜とを有し、半導体基板表面よりも下側に位置するビット線酸化膜８の膜厚に対する半導体基板表面よりも上側に位置するビット線酸化膜８の膜厚の比が１より小さくしてある。これにより、ＯＮＯ膜はビット線酸化膜８のエッジ付近においても実質的に平坦となるように構成されるため、ＯＮＯ膜にかかる電界集中が緩和され、ＯＮＯ膜のＴＤＤＢ特性が改善される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板中に形成された埋め込みビット線と、前記埋め込みビット線に対して交差方向の半導体基板上に形成されたワード線と、前記埋め込みビット線上に形成されたビット線酸化膜と、前記埋め込みビット線の領域が開口するように前記半導体基板表面に形成された電荷蓄積保持する電荷蓄積膜とを有する半導体装置であって、
前記半導体基板表面よりも下側に位置する前記ビット線酸化膜の膜厚に対する前記半導体基板表面よりも上側に位置する前記ビット線酸化膜の膜厚の比が１より小さいことを特徴とする半導体装置。
【請求項２】
前記半導体基板表面と前記ビット線酸化膜表面とがほぼ等しい高さである請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、前記電荷蓄積膜がＯＮＯ膜からなるＭＯＮＯＳ型不揮発性半導体記憶装置である請求項１または２記載の半導体装置。
【請求項４】
半導体基板中に第１導電型のウエル領域を形成する工程と、
前記半導体基板表面に第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を順次形成する工程と、
前記半導体基板の前記埋め込みビット線を形成するビット線領域における、前記第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を除去する工程と、
前記ビット線領域における、前記半導体基板を所定の深さまでエッチング除去する工程と、
前記エッチング除去工程の後、イオン注入法により第２導電型のビット線拡散層を、前記ビット線領域に形成する工程と、
前記シリコン窒化膜をマスクとして前記ビット線拡散層上を選択的に酸化し、ビット線酸化膜を形成する工程と、
前記ビット線酸化膜上を含む前記半導体基板上に多結晶シリコン膜を形成し、前記多結晶シリコン膜の所定領域をパターニングしてワード線を形成する工程とを含む半導体装置の製造方法。
【請求項５】
前記半導体基板をエッチング除去する所定の深さは、前記ビット線酸化膜を形成した後の前記ビット線酸化膜表面が前記半導体基板表面とほぼ等しい高さとなるように設定する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に埋め込みビット線構造を備えたＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型不揮発性半導体記憶装置についての半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来のＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜に電荷蓄積、保持することにより情報を不揮発的に記憶保持させる機能を持つ半導体装置としては、たとえば図５に示すような半導体装置が開示されている（例えば特許文献１参照）。
【０００３】
図５（ａ）において、半導体基板１の中にたとえばＰ型ウエル領域２が構成されており、半導体基板１の表面に第１のシリコン酸化膜３、シリコン窒化膜４および第２のシリコン酸化膜５からなるＯＮＯ膜が形成されている。また、半導体基板１にはビット線酸化膜８とＮ型の不純物イオンたとえば砒素などをイオン注入法により導入したビット線拡散層７からなる埋め込みビット線構造が形成されており、この埋め込みビット線構造は図５（ａ）の紙面に対して垂直な方向に走っており、これにより半導体基板１にビット線を形成している。さらに、ビット線拡散層７の上にはビット線酸化膜８が形成されている。また、多結晶シリコン膜９が紙面に対して水平な方向に形成されており、これにより半導体基板１上にワード線を形成している。
【０００４】
図５（ｂ）は従来の半導体装置のアレイ構成を示す平面図を示す。図においてビット線４０とワード線５０がアレイ状に配置されており、図５（ａ）はＡ−Ａ’の断面図を示している。
【０００５】
次に、従来の半導体装置の製造方法について図６および図７で示す工程概略断面図を用いて説明する。
【０００６】
まず、図６（ａ）に示すように、半導体基板１にシリコン酸化膜２０をたとえば熱酸化により１０ｎｍ酸化した後、ボロンなどをイオン注入法によりたとえば２６０ＫｅＶ、１Ｅ１３（ｃｍ−２）程度注入することによりウエル領域２を形成する。
【０００７】
次に、図６（ｂ）に示すように、シリコン酸化膜２０を除去し、半導体基板１の表面に第１のシリコン酸化膜３を熱酸化により５ｎｍ程度形成し、さらに減圧ＣＶＤ法によりシリコン窒化膜４を１８ｎｍ堆積する。次に、例えば１０００℃程度のドライ雰囲気でアニールすることによりシリコン窒化膜４の上部を１０ｎｍ程度酸化することにより第２のシリコン酸化膜５を形成する。
【０００８】
次に、図６（ｃ）に示すように、図５（ｂ）におけるビット線領域４０を開口するレジストパターン３０をリソグラフィー技術により形成する。前記レジストパターン３０をエッチングマスクとして第２のシリコン酸化膜５およびシリコン窒化膜４をドライエッチングにより除去する。
【０００９】
次に、図７（ａ）に示すように、例えば砒素などのＮ型の不純物をイオン注入法により３０ＫｅＶ、２Ｅ１５（ｃｍ−２）程度注入する。これによりビット線領域４０にＮ型拡散層７を形成する。
【００１０】
次に、図７（ｂ）に示すように、前記レジストパターン３０を除去し、シリコン窒化膜４を酸化マスクとして半導体基板１の表面を例えば９００℃、ドライ雰囲気で酸化することにより半導体基板表面にビット線酸化膜８を３０ｎｍ程度形成する。これにより埋め込みビット線をビット線領域に形成する。
【００１１】
次に、図７（ｃ）に示すように、半導体基板表面に減圧ＣＶＤ法で多結晶シリコン膜９を２３０ｎｍ程度堆積し、図５（ｂ）におけるワード線領域５０に相当するレジストパターンを形成し、これをエッチングマスクとしてドライエッチングによりワード線を形成する。
【００１２】
以上のような製造工程を経て従来の半導体装置を得ることができる。
【特許文献１】ＵＳＰ  ５，９６６，６０３
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の図６および図７で示した従来の半導体装置の工程概略断面図で説明したように、従来の半導体装置では、ビット線領域を開口するようなレジストパターン３０をエッチングマスクに第２のシリコン酸化膜５とシリコン窒化膜４をドライエッチングにより除去し、シリコン窒化膜４を酸化マスクとしてシリコン基板１の表面を３０ｎｍ程度に比較的厚く酸化することによってビット線酸化膜８を形成しているので、図８に示すように、ビット線酸化膜はシリコン基板表面１ａを基準面とみなすと、シリコン基板１の表面１ａから上側のビット線酸化膜厚（Ｔａ）とシリコン基板１の表面１ａから下側のビット線酸化膜厚（Ｔｂ）との膜厚比はおよそ１対１となる。この結果、半導体基板表面１ａに対して比較的大きな凸部が形成される。
【００１４】
そのため、第１のシリコン酸化膜３、シリコン窒化膜４および第２のシリコン酸化膜５からなるＯＮＯ膜のエッジ付近には、ビット線酸化膜８を形成した際にバーズビークが形成され、ＯＮＯ膜のエッジ付近ではビット線酸化膜が入り込むように形成されるのでＯＮＯ膜は応力を受け、また、ＯＮＯ膜のエッジ付近ではワード線の多結晶シリコン膜９との間に電界集中が生じる。
【００１５】
この結果、ＯＮＯ膜のＴＤＤＢ特性などの信頼性が劣化し、ひいてはＭＯＮＯＳ型不揮発性メモリの電荷保持特性を低下させるという問題が生じる。
【００１６】
したがって、この発明の目的は、上記課題に鑑みてなされたもので、埋め込みビット線構造を備えたＭＯＮＯＳ型不揮発性半導体のＯＮＯ膜等の電荷蓄積膜のエッジ付近にかかる電界集中を抑制して電荷蓄積膜の信頼性を確保し、電荷保持特性のすぐれた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１７】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体基板中に形成された埋め込みビット線と、前記埋め込みビット線に対して交差方向の半導体基板上に形成されたワード線と、前記埋め込みビット線上に形成されたビット線酸化膜と、前記埋め込みビット線の領域が開口するように前記半導体基板表面に形成された電荷蓄積保持する電荷蓄積膜とを有する半導体装置であって、前記半導体基板表面よりも下側に位置する前記ビット線酸化膜の膜厚に対する前記半導体基板表面よりも上側に位置する前記ビット線酸化膜の膜厚の比が１より小さくしてある。
【００１８】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記半導体基板表面と前記ビット線酸化膜表面とがほぼ等しい高さである。
【００１９】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記半導体装置は、前記電荷蓄積膜がＯＮＯ膜からなるＭＯＮＯＳ型不揮発性半導体記憶装置である。
【００２０】
請求項４記載の半導体装置の製造方法は、半導体基板中に第１導電型のウエル領域を形成する工程と、前記半導体基板表面に第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を順次形成する工程と、前記半導体基板の前記埋め込みビット線を形成するビット線領域における、前記第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を除去する工程と、前記ビット線領域における、前記半導体基板を所定の深さまでエッチング除去する工程と、前記エッチング除去工程の後、イオン注入法により第２導電型のビット線拡散層を、前記ビット線領域に形成する工程と、前記シリコン窒化膜をマスクとして前記ビット線拡散層上を選択的に酸化し、ビット線酸化膜を形成する工程と、前記ビット線酸化膜上を含む前記半導体基板上に多結晶シリコン膜を形成し、前記多結晶シリコン膜の所定領域をパターニングしてワード線を形成する工程とを含む。
【００２１】
請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、前記半導体基板をエッチング除去する所定の深さは、前記ビット線酸化膜を形成した後の前記ビット線酸化膜表面が前記半導体基板表面とほぼ等しい高さとなるように設定する。
【発明の効果】
【００２２】
この発明の請求項１記載の半導体装置によれば、半導体基板表面よりも下側に位置するビット線酸化膜の膜厚に対する半導体基板表面よりも上側に位置するビット線酸化膜の膜厚の比が１より小さいので、実質的に平坦なビット線酸化膜とその実質的に平坦な面に電荷蓄積膜が形成される。このため、電荷蓄積膜にかかる応力が減少するとともに、電荷蓄積膜のエッジ付近で生じるワード線と基板との間で生じる電界集中を緩和することができる。したがって、ＯＮＯ膜のＴＤＤＢ特性などの信頼性低下を防止することができ電荷保持特性のすぐれた半導体装置を得ることができる。
【００２３】
請求項２では、請求項１記載の半導体装置において、半導体基板表面とビット線酸化膜表面とがほぼ等しい高さであることが好ましい。
【００２４】
請求項３では、請求項１または２記載の半導体装置において、半導体装置は、電荷蓄積膜がＯＮＯ膜からなるＭＯＮＯＳ型不揮発性半導体記憶装置であることが好ましい。
【００２５】
この発明の請求項４記載の半導体装置の製造方法によれば、半導体基板の埋め込みビット線を形成するビット線領域における、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を除去する工程と、ビット線領域における、半導体基板を所定の深さまでエッチング除去する工程と、エッチング除去工程の後、イオン注入法により第２導電型のビット線拡散層を、ビット線領域に形成する工程と、シリコン窒化膜をマスクとしてビット線拡散層上を選択的に酸化し、ビット線酸化膜を形成する工程とを含むので、半導体基板表面よりも下側に位置するビット線酸化膜の膜厚に対する半導体基板表面よりも上側に位置するビット線酸化膜の膜厚の比が１より小さくでき、実質的に平坦なビット線酸化膜を形成することができ、請求項１と同様の効果が得られる。
【００２６】
請求項５では、請求項４記載の半導体装置の製造方法において、半導体基板をエッチング除去する所定の深さは、ビット線酸化膜を形成した後のビット線酸化膜表面が半導体基板表面とほぼ等しい高さとなるように設定することが好ましい。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態の半導体装置について図１〜図４に基づいて説明する。なお、実施形態を説明するための全図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
【００２８】
図１は、本発明の実施形態を示す半導体装置の概略断面図である。図１に示すように、半導体基板１中に形成された埋め込みビット線と、埋め込みビット線に対して交差方向の半導体基板上に形成されたワード線と、埋め込みビット線上に形成されたビット線酸化膜８と、埋め込みビット線の領域が開口するように半導体基板表面１ａに形成された電荷蓄積保持する電荷蓄積膜とを有する。
【００２９】
この場合、従来の半導体装置と同様、半導体基板１の中に例えばＰ型ウエル領域２が構成されており、半導体基板１の表面に第1のシリコン酸化膜３、シリコン窒化膜４および第２のシリコン酸化膜５からなるＯＮＯ膜が形成されている。また、半導体基板１には実質的に平坦なビット線酸化膜８とＮ型の不純物イオンたとえば砒素などをイオン注入法により導入したビット線拡散層７からなる埋め込みビット線構造が形成されている。ここで、従来の半導体装置と同様に埋め込みビット線構造は図１の紙面に対して垂直な方向に走っており、これにより半導体基板１にビット線を形成している。また、多結晶シリコン膜９が紙面に対して水平な方向に形成されており、これにより半導体基板１上にワード線を形成している。
【００３０】
上記構成において、半導体基板表面１ａよりも下側に位置するビット線酸化膜８の膜厚に対する半導体基板表面１ａよりも上側に位置するビット線酸化膜８の膜厚の比が１より小さくしてある。
【００３１】
次に、本発明の実施形態にかかる半導体装置の製造方法について図２および図３で示す工程概略断面図を用いて説明する。
【００３２】
まず、図２（ａ）に示すように、半導体基板１にシリコン酸化膜２０をたとえば熱酸化により１０ｎｍ酸化した後、ボロンなどをイオン注入法によりたとえば２６０ＫｅＶ、１Ｅ１３（ｃｍ−２）程度注入することによりＰ型ウエル領域２を形成する。
【００３３】
次に、図２（ｂ）に示すように、シリコン酸化膜２０を除去し、半導体基板１の表面に第１のシリコン酸化膜３を熱酸化により５ｎｍ程度形成し、さらに減圧ＣＶＤ法によりシリコン窒化膜４を１８ｎｍ堆積する。次に、例えば１０００℃程度のドライ雰囲気でアニールすることによりシリコン窒化膜４の上部を１０ｎｍ程度酸化することにより第２のシリコン酸化膜５を形成する。
【００３４】
次に、図２（ｃ）に示すように、図４（ｂ）に示す従来例と同じビット線領域４０を開口するレジストパターン３０をリソグラフィー技術により形成する。前記レジストパターン３０をエッチングマスクとして第２のシリコン酸化膜５、シリコン窒化膜４および第１のシリコン酸化膜３を除去する。
【００３５】
ここで、本実施形態においては、さらに半導体基板１であるシリコン基板をたとえば１０ｎｍ程度エッチングすることにより、ビット線領域４０のシリコン基板を除去する。６はエッチング除去されたシリコン基板領域である。
【００３６】
次に、図３（ａ）に示すように、例えば砒素などのＮ型の不純物をイオン注入法により４０ＫｅＶ、３Ｅ１５（ｃｍ−２）程度注入する。これによりビット線領域４０にＮ型拡散層７を形成する。
【００３７】
次に、図３（ｂ）に示すように、前記レジストパターン３０を除去し、第２のシリコン窒化膜４を酸化マスクとして半導体基板１の表面を例えばドライ雰囲気で酸化することにより半導体基板表面にビット線酸化膜８を３０ｎｍ程度の厚さに形成する。これにより埋め込みビット線をビット線領域４０に形成する。
【００３８】
このとき、前工程においてシリコン基板１を１０ｎｍ程度エッチング除去させた後にビット線酸化を行っているので、半導体基板表面に対して実質的に平坦なビット線酸化膜８を形成することができる。
【００３９】
次に、図３（ｃ）に示すように、従来の半導体装置の製造方法と同様、半導体基板表面に減圧ＣＶＤ法で多結晶シリコン膜９を２３０ｎｍ程度堆積し、ワード線領域５０に相当するレジストパターンを形成し、これをエッチングマスクとしてドライエッチングによりワード線を形成する。
【００４０】
以上のような製造工程を経て本実施形態の半導体装置を得ることができる。
【００４１】
本発明の実施形態によれば、図４に示すように、ビット線酸化膜８は半導体基板１の表面１ａを基準面としたときにビット線酸化膜８の下側の膜厚（Ｔｂ）に対するビット線酸化膜８の上側の膜厚（Ｔａ）の比が１より小さくなり実質的に平坦なビット線酸化膜８を形成することができる。半導体基板表面１ａとビット線酸化膜８表面とがほぼ等しい高さとしてもよい。そして、その実質的に平坦なビット線酸化膜８の上面にＯＮＯ膜が形成されるため、ＯＮＯ膜にかかる応力が減少するとともに、ＯＮＯ膜のエッジ付近で生じるワード線の多結晶シリコンとシリコン基板との間で生じる電界集中を緩和することができる。したがって、ＯＮＯ膜のＴＤＤＢ特性などの信頼性低下を防止することができ電荷保持特性のすぐれた半導体装置を得ることができる。
【００４２】
また、ワード線を構成する多結晶シリコン膜も実質的に平坦なビット線酸化膜が形成された平坦な半導体基板表面１ａに形成されることになるので、ワード線の形成において寸法の制御性が向上する。したがって、ワード線の寸法ばらつきに起因した特性ばらつきを抑制することができるという効果も有する。
【００４３】
なお、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００４４】
本発明に係る半導体装置およびその製造方法は、電荷蓄積膜により記憶保持する半導体装置の電荷蓄積膜の電界集中を抑制し、電荷蓄積膜のＴＤＤＢ特性などの信頼性劣化を防止することができるものであり、特に、埋め込みビット線構造を備えたＭＯＮＯＳ型不揮発性メモリおよびその製造方法等に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態における半導体装置の構造を示す概略断面図である。
【図２】本発明の実施形態における半導体装置の製造方法を示す工程概略断面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す工程概略断面図である。
【図４】本発明の効果を説明するためのビット線酸化膜エッジ付近の概略断面図である。
【図５】従来例における半導体装置の構造を示す概略断面図である。
【図６】従来例における半導体装置の製造方法を示す工程概略断面図である。
【図７】従来例における半導体装置の製造方法を示す工程概略断面図である。
【図８】本発明の課題を説明するためのビット線酸化膜エッジ付近の概略断面図である。
【符号の説明】
【００４６】
１  半導体基板
２  ウエル領域
３  第１のシリコン酸化膜
４  シリコン窒化膜
５  第２のシリコン酸化膜
６  エッチング除去されたシリコン基板領域
７  ビット線拡散層
８  ビット線酸化膜
９  多結晶シリコン酸化膜
３０  レジスト
４０  ビット線領域
５０  ワード線領域
【図１】
2006173226.tif 000003
【図２】
2006173226.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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