(57)【要約】 【課題】  個別の制御信号に細かな設定ができ、信号間の関係も同時に設定することで設定情報を減らし、外部デバイスが要求するタイミングに柔軟に対応するとともに、レジスタ等のハードウェア量を少なくする制御信号を作成するための設定データの構造を提供することを目的とする。【解決手段】  制御信号を作成するための設定データの構造であって、制御信号中の信号変化のタイミング情報をクロック信号に対応させる。【選択図】  図１
2006024152.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を作成するための設定データの構造であって、制御信号中の信号変化のタイミング情報をクロック信号に対応させたことを特徴とする設定データの構造。
【請求項２】
前記設定データの構造には、クロック信号のビット毎にカウンタを設けることで、前記制御信号の信号変化のタイミング情報を設定することを特徴とする請求項１記載の設定データの構造。
【請求項３】
前記設定データの構造において、クロック信号単位の状態情報の任意ビットの設定を行うことで、前記タイミング情報の信号変化の回数を追加あるいは削除できるように構成したことを特徴とする請求項１記載の設定データの構造。
【請求項４】
前記制御信号中の個々の信号に対して、同一の状態を保持する回数を特定するウェイトレジスタを別途設け、制御信号の設定情報を減少させるように設定データを構成したことを特徴とする請求項１記載の設定データの構造。
【請求項５】
外部からの複数の入出力情報に対応して入出力信号のタイミングを制御するタイミング制御回路において、
制御信号中の信号変化のタイミング情報をクロック信号に対応させたことを特徴とする設定データの構造を有する複数のレジスタ情報と、
個々の入出力情報に対応するレジスタ情報を前記複数のレジスタ情報から選択するレジスタ情報選択手段と、
信号の入出力を前記レジスタ情報選択手段に基づいて実際の入出力信号のタイミング制御する制御手段、とで構成されたことを特徴とするタイミング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的にはデータ転送に関し、特に外部デバイスとのデータ転送を柔軟に行うためのリコンフィギャラブルな設定データの構造とタイミング制御回路に関する。
【背景技術】
【０００２】
マイクロプロセッサに代表されるコントロールを行うような集積回路は、多くの場合、ある機能を実現するために他の集積回路と接続しなくてはならない。そのような外部デバイスの例は、メモリ、シリアルインタフェース、ＬＡＮインタフェース、ＰＣＭＣＩＡインタフェース、ＰＣＩインタフェース、オーディオモジュール、ＬＣＤモジュールなど数多くあげられる。
【０００３】
外部デバイスとのインタフェースを行うためには外部制御信号を必要とする。たとえばスタティックランダムアクセスメモリ（ＳＲＡＭ）は読出しおよび書込みアクセスを制御するためにチップセレクト（〜ＣＳ）、出力イネーブル（〜ＯＥ）、書込みイネーブル（〜ＷＥ）制御信号を必要とし、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）はロウアドレスストローブ（〜ＲＡＳ）、カラムアドレスストローブ（〜ＣＡＳ）、出力イネーブル、書込みイネーブル制御信号を必要とする。これらの信号の動作方法はデバイスにより規定されているが、チップセレクトをアサート（有効な状態）にしてから出力イネーブルをアサートするまでに一定時間の経過を必要とするものや、同時にアサートを行う必要があるものなど、その方法は様々である。
【０００４】
また、アクセス時間が一意に決まらない、もしくは長い時間を要する場合には、データアクノリッジやウェイト制御信号を使用したハンドシェイクを行うデバイスなどがある。
【０００５】
このようなデバイスによる動作方法の違いはあらかじめ想定されるいくつかの方法を集積回路に実装するが、すべての動作方法をあらかじめ予測することは困難なため想定外のデバイスに対してはデバイスとの間に別途インタフェースのための専用回路を設けるなどの措置が行われる。
【０００６】
しかしながら上記別途インタフェースを確立するための専用ＩＣのコスト構造は、設計・マスク製造などのイニシャルコストとデバイス単価である大量生産可能ならば個々のデバイスに薄く積み上げることによりイニシャルコストは”０”に近づくが、少量多品種のようなものにたいしてはイニシャルコストによるコスト上昇分が無視できない。
【０００７】
さらに昨今の半導体微細化に伴い設計・マスク製造のイニシャルコストは増加傾向である。また、ウェハから取れるデバイス数が増加し、現実には最小ロット数が規定され少量のデバイス製造を請け負ってもらえない問題を有する。
【０００８】
具体的な少量多品種の組込み機器の例として、視覚検査装置があげられる。視覚検査装置は工場ラインに数台しか組み込まれず少量であるが、ライン毎に検査対象が異なりアルゴリズムを変えた多種のバリエーションを持つ組込み機器である。アルゴリズムの具体的な例は、文字認識ならばエッジ抽出、対象の動きを見る場合には濃淡抽出を行うことが必要となる。このような製品は上記の問題が顕在化する。
【０００９】
このコスト構造を解決するためには、機器毎に作成していた専用ＩＣの処理性能を保持したまま、他の機器にも同じＩＣを使用できるような仕組みが必要となってくる。
【００１０】
さらに機器毎の性能を保持するためにはそれぞれにあったハードウェアに組替えられるリコンフィギャラブル（再構成可能）な技術が必要になる。
【００１１】
もっともリコンフィギャラブルなＩＣにはＦＰＧＡ（Field Programmable Gate Array）がある。これは論理ゲートとフリップフロップをアレイ上に敷き詰めて、その間の結線を自由に変更ができるデバイスである。
【００１２】
しかしながらこのＦＰＧＡも汎用的に作られているため、冗長な回路が埋め込まれていてコストが高く組込みの分野への適応部分は限られ、また論理規模が増大すれば、内部の基本セル間を結ぶ配線の最適化が十分にできないため性能が得られないという問題点を有する。
【００１３】
そのため専用ＩＣの性能を保持したまま、リコンフィギャラブルな回路を構成する技術が必要となる。このため予め想定して実装する回路には、書込みイネーブルのアサート時間などを後から変更可能にする制御レジスタを設けることにより、より多くのデバイスを接続できるようにする方法がとられている。これらのリコンフィギャラブルな回路を構成する技術は、例えば特開平９−１５７１４８号公報や特開２０００−３３９２１３号公報に開示されている。
【００１４】
【特許文献１】特開平９−１５７１４８号公報
【特許文献２】特開２０００−３３９２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら外部デバイスにあわせてそれぞれ動作方法を実装するのではハードウェア量が増加する不具合がある一方で、上述の特開２０００−３３９２１３号公報のように個別の制御信号に対して、アサート／ネゲート（無効な状態）に変化するまでの時間設定を行うことは柔軟で、ハードウェア量も比較的少なくなるが、それでも個々の設定に対して大きなレジスタを割り当てなければ設定量の大きくなる遅いデバイスには対応できない。また変化までの時間を個別に設定するため、複数回変化する信号に対しては変化回数分の設定および比較回路が必要となり、あらかじめ変化回数に応じた回路を作りこんでおかなければ対応できない問題点を有する。
【００１６】
本発明は、かかる従来技術の欠点に鑑み、個別の制御信号に細かな設定ができ、信号間の関係も同時に設定することで設定情報を減らし、外部デバイスが要求するタイミングに柔軟に対応するとともに、レジスタ等のハードウェア量を少なくする制御信号を作成するための設定データの構造を提供することを目的とする。
【００１７】
さらに本発明は、複数回変化する信号に対して予め変化回数に対応できる十分大きなレジスタを設けたり、比較回路を設けることなく、機器毎の性能を保持するたの夫々に合致したハードウェアに組替えられるリコンフィギャラブル（再構成可能）な制御信号を作成するための設定データの構造を提供することを目的とする。
【００１８】
さらにまた本発明は、設定データのビット毎に状態保持を追加実行する設定データの構造を設けることで、設定情報を減少させることを目的とする。
【課題を解決するための手段】
【００１９】
制御信号のタイミングチャート（波形データ）を設定情報とすることで、簡単な回路で制御信号のプログラミングを可能とする。またタイミングチャートの任意位置にウェイト設定を行う仕組みを設けることにより、設定情報を縮小する。
【００２０】
図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）は、従来技術に係るＩ／Ｏ構成と本発明に係るＩ／Ｏ構成を比較した概念図である。例えば制御用ＩＣが外部デバイスＡ，外部デバイスＢの制御を行なう場合、図１５（Ａ）に示すように、制御用ＩＣは夫々のデバイスＡまたはデバイスＢ用の専用インタフェースを持つ必要がある。或いは図１５（Ｂ）に示すように、制御用ＩＣを外部デバイスＡ用のインタフェースのままで、外部デバイスＢを制御する場合には、両者の間に変換プログラムを設けて、制御信号の変換を行なう必要がある。これに対して、本発明では図１５（Ｃ）に示すように、制御用ＩＣのデータ構造を、フレキシブルＩ／Ｏとし、外部デバイスＡ、Ｂの両者に対応することを簡便に行なうように構成する。
【００２１】
より具体的には図１６（Ａ）、図１６（Ｂ）および図１４（Ａ）、図１７（Ｂ）はそれぞれ制御信号を作成するための設定データに関する従来技術と本発明を対比させた概念図である。図中、Ｃｌｋは基本クロック波形、Ａ波形およびＢ波形は出力したい波形を表し、レジスタＡ、およびレジスタＢは、それぞれの波形に対応する設定データの構造である。
【００２２】
図１６（Ａ）の従来技術では、レジスタＡとレジスタＢはそれぞれ信号波形が４回変化するという前提（すなわちＨｉｇｈ状態からＬｏｗ状態、Ｈｉｇｈ状態、そしてＬｏｗ状態へ変化する制御信号）でレジスタ長を合計１６ビットで構成し、各信号変化までの時間長を４ビットで表現する設定データの構造である。図１７（Ａ）では、同様にレジスタＡとレジスタＢはそれぞれ信号波形が４回変化するという前提でレジスタ長を合計２４ビットで構成し、各信号変化までの時間長を６ビットで表現する設定データの構造である。なお図１７（Ａ）のレジスタＡおよびレジスタＢが、図１７（Ｂ）のレジスタＡおよびレジスタＢに比較して長いレジスタ長を必要とするのは、設定データが信号サイクル開始からの時間長で構成されており、図１７（Ａ）に示す制御信号が図１６（Ａ）に示す制御信号に比べて長いためである。
【００２３】
これに対して本発明では図１６（Ｂ）、図１７（Ｂ）にそれぞれ示すレジスタＡおよびレジスタＢのように、制御信号の１サイクルに対応するだけのビット数、すなわち１２ビットを有すレジスタＡおよびレジスタＢを予め設け、制御信号の信号変化に対応するレジスタ内のビットに信号状態（Ｈｉｇｈ状態とＬｏｗ状態）を反映させたものである。従って図１６（Ｂ）に示すように、その後に波形が追加する場合にも容易にその追加波形を同一レジスタで表現することが可能となる。図中では破線で示した追加信号（基本クロックの９番目）をレジスタＡの９ビット目で表現している。
【００２４】
さらに本発明では図１７（Ｂ）に示すようにＷａｉｔレジスタおよびＷａｉｔカウンタを設けて、それぞれ同一状態を保持する回数を設定できるように構成する。すなわち図中で、Ｗａｉｔ１レジスタはレジスタＡおよびレジスタＢの０ビット目に対してＷａｉｔを３回実行し（Ｗａｉｔが０回を含めて合計４回実行）、Ｗａｉｔ２レジスタはレジスタＡおよびレジスタＢの１ビット目から１１ビット目に対してＷａｉｔを２回実行し（Ｗａｉｔが０回を含めて合計３回実行）するように構成する。このようにレジスタを構成することで、少ないハードウェア資源で対応することが可能であり、かつ信号波形の追加等に対してもフレキシブルに対応することが可能となる。
【００２５】
具体的には本発明の請求項１では、制御信号を作成するための設定データの構造であって、制御信号中の信号変化のタイミング情報をクロック信号に対応させたことを特徴とする設定データの構造を開示する。従来の制御信号を作成するための設定データの構造にあっては、信号変化すなわち一つの信号がＨｉｇｈ状態またはＬｏｗ状態から、Ｌｏｗ状態またはＨｉｇｈ状態へ変化するまでの時間で制御信号を特定しているために、その変化までの時間が長い制御信号では、その時間データを特定できる十分に長いレジスタを必要とする。これはハードウェア量を増大させる弊害を有する。また信号変化の回数が予定された変化の回数以上になると、その予定以上の信号変化に対応したレジスタが無いという不具合を有していた。このため本発明の制御信号を作成するための設定データの構造では、制御信号中のＨｉｇｈ状態またはＬｏｗ状態から、Ｌｏｗ状態またはＨｉｇｈ状態へ変化する信号変化のタイミング情報をクロック信号に対応させるようにした。制御信号を作成する設定データの構造をこのようにクロック信号に対応させることにより、信号変化をフレキシブルに所定のレジスタに表示することが可能となる。
【００２６】
そして請求項２の設定データの構造では、クロック信号のビット毎にカウンタを設けることで、前記制御信号の信号変化のタイミング情報を設定するようにした。すなわちプログラム作成時にレジスタ長を、制御すべき信号波形の全体に十分対応できる長さに設定する。そして上述のように制御信号中のＨｉｇｈ状態またはＬｏｗ状態から、Ｌｏｗ状態またはＨｉｇｈ状態へ変化する信号変化のタイミング情報をクロック信号のビット毎に対応させるようにする。従って従来技術のように、制御信号の所定のスタート点から信号変化のタイミングまでの時間をレジスタ内の所定のビット数で表示するのではなく、信号変化のタイミングをクロック信号のビット毎に表示する。換言すると従来技術ではレジスタの各ビットは時間長を表示するための機能であり各ビット自体には意味は無いのに反し、本発明のレジスタ内の各ビットは直接対応する制御信号の波形を表現する点で異なる。このようにレジスタを、クロック信号のビット毎に制御信号の波形を直接表現するために、信号変化点の追加、削除が容易になる。また一つの制御信号が時間的に長い場合にも、従来技術に比較して短いレジスタで表現することが可能となるために、少ないハードウェア資源でシステムを設計することが可能となる。
【００２７】
さらに請求項３の設定データの構造では、クロック信号単位の状態情報の任意ビットの設定を行うことで、前記タイミング情報の信号変化の回数を追加あるいは削除できるようにした。これは上述のようにレジスタがクロック信号単位で制御信号の変化点を直接表現しているために、任意ビット毎に信号変化の回数を追加あるいは削除することが可能となる。
【００２８】
また請求項４の設定データの構造では、前記制御信号中の個々の信号に対して、同一の状態を保持する回数を特定するウェイトレジスタを別途設け、制御信号の設定情報を減少させるように設定データを構成した。すなわち制御信号のＨｉｇｈ状態またはＬｏｗ状態が連続して維持する間隔をクロック信号のビット毎に対応させる場合に、全ての信号に対して共通でウェイト（Ｗａｉｔ）を設定することで、短いレジスタで表現することが可能となる。例えばクロック信号の３ビット毎にレジスタ内容をまとめて表現することで、より少ないハードウェア資源で表現することが可能となる。また本発明では請求項５で、上記データ構造を用いたタイミング制御回路を開示する。
【発明の効果】
【００２９】
上述のように従来技術では信号を作成するための設定データの構造が、信号の変化点までの時間で表現したが、本発明では制御信号中の信号変化のタイミング情報をクロック信号に対応させるために、レジスタ長すなわちハードウェア資源を減少させるだけでなく、信号の変化点をフレキシブルに追加、削除することが可能となる。すなわち制御信号のタイミングチャート（波形データ）を設定情報とすることで、簡単な回路で制御信号のプログラミングが可能となる。またタイミングチャートの任意位置にウェイト設定を行う仕組みを設けることにより、設定情報を縮小することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を図に示した実施例を用いて詳細に説明する。但し、この実施例に記載されている構成部品の寸法、材質、形状、その相対配置などは特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。
【００３１】
図１は本発明の制御信号を作成するための設定データの構造を実施するためのタイミング制御回路のブロック図である。このタイミング制御回路の構成は下記のようになる。なお以下の（１）から（１０）は図１に示す各ブロック番号に対応する。
（１）マスタからのリード要求
（２）マスタからのライト要求
（３）マスタからのアドレス（バス）
（４）マスタからのライトデータ（バス）
（５）マスタへのリードデータ（バス）
（６）マスタへのアクセス終了通知
（７）タイミング設定情報
本発明に係る制御信号を作成するための設定データが複数個記憶されている。このタイミング情報の詳細については、後述する。
（８）タイミング情報の選択回路、複数のデバイスに対応した設定情報が格納されている場合、リード要求／ライト要求／アドレス信号からデバイスを特定し、（７）に格納されているタイミング情報を選択し（９）に渡す。
（９）入出力制御回路、（８）から渡されたタイミング情報に従い（１０）の信号を制御する。波形情報をそのまま出力するためシフトレジスタまたは出力ビットのポインタ制御のみの簡単なハードウェアで実現可能である。
（１０）外部デバイス制御信号
【００３２】
上記タイミング制御回路において、（１）から（６）までのコマンドおよびデータの入出力に対して、このタイミング制御回路は（８）のタイミング情報の選択回路で（７）の複数のタイミング設定情報から必要とするタイミング情報を選択し、（９）の入出力制御回路を経由して（１０）の外部デバイス制御信号の入出力を行う。以下に本発明の課題である制御信号を作成するための設定データの構造に関して、各種の信号に対応したレジスタのデータ設定を図２から図１２を参照して例示する。なお図中左側にはクロック信号に対応した０ビット目から９ビット目の合計１０ビット長のレジスタ長を有する（７）のタイミング設定情報を示し、図中右側には（１０）の制御信号を示し、両者の関係を夫々示している。（７）のタイミング設定情報の格納先は、（８）（９）と同じハードウェアのレジスタもしくは内蔵ＲＡＭが適しているが、外部メモリに格納することも可能である。
以下は、上述の（７）タイミング設定情報に関する詳細である。
【００３３】
（７−１）タイミング設定情報／出力信号の設定情報
図２に示すように、出力信号の設定情報（７−１−１）に設定した情報が（１）リード要求／（２）ライト要求の発行によりクロック毎に位置をずらしながら出力される。設定された”１”は、（７−１−２）に示すように制御信号に”Ｈｉ”を出力し、”０”は”Ｌｏｗ”を出力するものとする。
【００３４】
（７−２）タイミング設定情報／入力信号の設定情報
図３に示すように、（１）リード要求／（２）ライト要求の発行によりクロック毎に位置をずらしながら（７−２−１）のレジスタに格納する。格納された”１”は、制御信号の”Ｈｉ”を表し、”０”は”Ｌｏｗ”を表すものとする。ウェイトが設定され複数のクロックで実行される場合は、ウェイトが解除される最後の実行時にデータを格納するものとする。
【００３５】
（７−３）タイミング設定情報／入出力信号の設定情報
図４に示すように、（７−３−２）は入出力の切り替えを行うためのものであり、”１”は出力を”０”は入力を表す。（７−３−１）に設定した情報が（１）リード要求／（２）ライト要求の発行により出力され、入力データが（７−３−３）のレジスタに格納される。（７−３−４）は出力側の波形を示し、（７−３−２）で”１”と設定された４フェーズまで（７−３−１）を出力し、移行は入力設定となるため”Ｈｉ−Ｚ”となる。（７−３−５）は入力側の波形を示し、出力設定の４フェーズまでは”Ｈｉ−ｚ”となり、移行の入力設定となった段階で外部デバイスから信号が入力されているところを示している。（７−３−６）の波形は（７−３−４）（７−３−５）を重ね合わせた入出力波形を表す。
【００３６】
（７−４）タイミング設定情報／出力バス信号の設定情報
図５に示すように、（７−４）はこれまでの信号と違い、１つの設定で複数の信号（バス）を制御する。（７−４−１）で設定されている”１”はバスのドライブ許可を表し、”０”はドライブ禁止を表す。（７−４−２）は出力するバスデータを格納するレジスタを示すが、マスタからの（３）アドレスおよび（４）ライトデータを直接出力する場合は必要ない。
【００３７】
（７−５）タイミング設定情報／入力バス信号の設定情報
図６に示すように、（７−５−１）はデータのドライブではなく、入力されているデータバスをいつ取込むかを表す。”１”が設定されているフェーズで（７−５−１）のレジスタが更新され、”０”が設定されている状態ではレジスタの値を保持することを表す。（７−５−１）はデータを保持するためのレジスタとしているが、（５）リードデータに直接出力する場合は必要ない。（７−５−１）の設定はデータの取込みタイミングを制御するものとしたが、マスタに（６）アクセス終了通知として返すタイミングとして使用することもできる。また（６）アクセス終了通知の出力タイミング設定を別途設ける方法も考えられる。
【００３８】
（７−６）タイミング設定情報／入出力バス信号の設定情報
図７に示すように、（７−６−１）は入出力の切り替えを行うためのものであり、”１”は出力を”０”は入力を表す。（７−６−２）に設定した情報が出力され、入力データが（７−６−３）に”１”が設定されているタイミングで（７−６−４）のレジスタに格納される。（７−６−５）は出力側の波形を示し、（７−６−１）で”１”と設定された４フェーズまで（７−６−２）を出力し、移行は入力設定となるため”Ｈｉ−Ｚ”となる。（７−６−７）は入力側の波形を示し、出力設定の４フェーズまでは”Ｈｉ−ｚ”となり、移行の入力設定となった段階で外部デバイスから信号が入力されているところを示している。（７−６−８）の波形は（７−６−５）（７−６−７）を重ね合わせた入出力波形を表す。
【００３９】
（７−７）タイミング設定情報／内部ウェイトの設定情報
図８に示すように、内部ウェイトの設定方法を出力信号の設定とあわせて記述している。（７−７−１）は（７−１−１）で示した出力信号の設定方法と同じものである。（７−７−２）はウェイトを挿入したいフェーズに対して”１”を設定し、ノーウェイト部分には”０”を設定することを表す。（７−７−３）は実際に挿入されるウェイト数を設定するレジスタである。（７−７−１）において３フェーズと６フェーズに”１”が設定されているため、（７−７−４）の波形において３フェーズ、６フェーズともに（７−７−３）で設定された２回のウェイトが挿入され３回繰り返し実行される。
【００４０】
（７−８）タイミング設定情報／外部ウェイトの設定情報
図９に示すように、デバイスからの入力信号を使用した外部ウェイトの設定方法を出力信号の設定とあわせて記述している。（７−８−１）は（７−１−１）で示した出力信号の設定方法と同じものである。（７−８−２）は入力信号を評価したいフェーズに対して”１”を設定し、評価する必要のない部分には”０”を設定することを表す。評価は（７−８−３）のレジスタに設定された状態と一致するかどうかで行われる。一致する場合はそのフェーズで待機し、一致しない場合は次のフェーズに遷移する。（７−８−４）の波形は（７−８−２）で４フェーズと６フェーズに評価ポイントをセットし、”０”状態でウェイトを挿入するようにしているため、（７−８−５）の入力波形が評価されウェイトが挿入されている。
【００４１】
（７−９）タイミング設定情報／アクセスサイクルの設定情報
図１０に示すように、いままでの説明では０−９に設定されたすべての情報が入出力されるものとして使用されてきたが、あらかじめ想定するビット数が必ずしも最小サイクル構成とはならないため、設定した波形データのどこを使用するかという情報を別途設ける。（７−９−１）に示される情報は、値は異なるが（７−１−１）で示した出力信号の設定方法と同じものである。（７−９−２）で”１”と示された部分と対応する（７−９−１）の情報が使用され、”０”と示された部分に対応するものは無視することを表す。（７−９−３）では（７−９−２）で０フェーズは無効と設定されているため１フェーズからサイクルが開始され、有効部分の４フェーズでアクセスが終了し、次のマスタからのアクセス要求があるまで状態を保持していることを表している。
【００４２】
（７−１０）タイミング設定情報／繰り返しサイクルの設定情報
図１１に示すように、（７−１０−１）（７−１０−２）は（７−９−１）（７−９−２）と同じもので、使用する設定情報を制限したものを示す。（７−１０−３）で”１”と示される部分は、いままでの設定と異なり連続する”１”に意味を持たせ、”１”が連続している部分を（７−１０−４）回、繰り返すことを示す。（７−１０−５）では１−２フェーズを２回繰り返し実行していることを表している。従って前者では合計２回、後者では合計３回繰り返すことになる。
【００４３】
（７−１１）タイミング設定情報／マルチドライブの設定情報
図１２に示すように、前記バスの制御方式ではバス信号１組に対して１設定情報であったが、バス信号１組に対して複数の設定情報により制御する回路を設ける。（７−１１−１）が（７−１１−２）レジスタを制御信号上に出力するタイミングに対応し、（７−１１−３）が（７−１１−４）レジスタのタイミングに対応する。どちらも同じバスを制御する設定情報で（７−１１−５）のような出力波形になる。
【００４４】
ここで上記図２から図１２に示す（７−１）から（７−１１）の各種タイミング情報を、実際のアプリケーションに用いて以下説明を行なう。図１３および図１４には、ＳＲＡＭ（スタティックランダムアクセスメモリ）に本発明を実施した場合のタイミング情報が開示されている。図１３に示す（１１−１）（１１−２）（１１−３）は上記図２の（７−１）で示される出力信号の設定情報である。それぞれの設定はＳＲＭＡへの制御信号〜ＣＳ，〜ＯＥ，〜ＷＥに接続され、〜ＣＳはリード／ライト要求に動作するため識別子”１１”が付加され、〜ＯＥはリード要求のみ動作するので”１０”が付加され、〜ＷＥはライト要求のみ動作するので”０１”が付加されている。片側でしか使用されない〜ＯＥ信号は動作しないライト要求が発生した場合は前回の状態を保持するものとする。
【００４５】
（１１−４）は上記図５の（７−４）で示される出力バス信号の設定情報である。制御信号Ａｄｄｒｅｓｓに接続され、リード／ライト要求に対応するので識別子”１１”が付加される。アドレスはマスタからの信号をそのまま使用するものとし、今回出力用のレジスタは設けていない。
【００４６】
（１１−５）は上記図７の（７−６）で示される入出力バス信号の設定情報であるが、ライト要求のときのみ動作させるため識別子”０１”をつけ、リード要求に対しては識別子”１０”をつけた（１１−６）によりバスをドライブしない設定を別途設けている。データもアドレス同様にマスタとの信号をそのまま使用するものとし、レジスタは設けていない。ただし設定されていない動作要求に対してバス信号は”Ｈｉ−ｚ”になると規定するならば（１１−６）は必要ない。
【００４７】
（１１−７）から（１１−１２）は上記図８の（７−７）で示した内部ウェイト設定情報である。それぞれ（１１−７）（１１−８）がリード要求のみ、（１１−９）（１１−１０）がライト要求のみ、（１１−１１）（１１−１２）がリード／ライト要求ともにウェイトを挿入する設定となっている。
【００４８】
（１１−１３）は上記図６の（７−５−１）で示したマスタに対して（６）アクセス終了通知を発行するタイミング設定情報である。今回リードデータはレジスタに格納せず、マスタ側にバス信号をそのまま出力する方法をとるためレジスタ書込みタイミングとしては機能しない。
【００４９】
（１１−１４）は上記図１０の（７−９）で示したアクセスサイクルの設定情報である。０〜４フェーズの５クロック期間が基本のアクセス期間となり、（１１−７）から（１１−１２）で示された内部ウェイトの設定情報により適時延長される。
【００５０】
この結果、図１４（Ａ）に示す（１２）は上記設定情報により作り出されるリード要求が発行された場合に対応する制御信号のタイミングチャートである。（１１−１１）（１１−１２）により０フェーズが４回繰り返され、（１１−７）（１１−８）により２フェーズが２回繰り返される波形となる。この２フェーズの繰り返し回数（１１−８）を変えることによりアクセススピードの異なるデバイスに対応する。
【００５１】
また図１４（Ｂ）の（１３）は上記設定情報により作り出されるライト要求が発行された場合に対応する制御信号のタイミングチャートである。（１１−１１）（１１−１２）により０フェーズが４回繰り返され、（１１−９）（１１−１０）により２フェーズが３回繰り返される波形となる。この２フェーズの繰り返し回数（１１−１０）を変えることによりアクセススピードの異なるデバイスに対応する。
【産業上の利用可能性】
【００５２】
以上のような設定情報を変更可能な状態で格納する領域と設定情報に対応する入出力回路を図１に示す（９）入出力回路に複数個実装しておけば幅広いデバイスへの対応が可能となる。
【００５３】
また実使用では、（１）リード要求／（２）ライト要求により制御する信号が異なるものがあり、どちらの要求で使用する信号であるかの識別情報を２ビット付加し、共通の制御信号を”１１”、リード要求にのみ対応するものを”１０”、ライト要求に対応するものを”０１”とする。リード／ライトで動作の異なる信号に対しては”１０”、”０１”のそれぞれの別々に設定が可能であるものとする。
【図面の簡単な説明】
【００５４】
【図１】本発明の制御信号を作成するための設定データの構造を実施するためのタイミング制御回路のブロック図である。
【図２】レジスタに設定された本発明に係る出力信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図３】レジスタに設定された本発明に係る入力信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図４】レジスタに設定された本発明に係る入出力信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図５】レジスタに設定された本発明に係る出力バス信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図６】レジスタに設定された本発明に係る入力バス信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図７】レジスタに設定された本発明に係る入出力バス信号のタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図８】レジスタに設定された本発明に係る内部ウェイトのタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図９】レジスタに設定された本発明に係る外部ウェイトのタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図１０】レジスタに設定された本発明に係るアクセスサイクルのタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図１１】レジスタに設定された本発明に係る繰り返しサイクルのタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図１２】レジスタに設定された本発明に係るマルチドライブのタイミング設定情報と制御信号の波形の関係を示す概念図である。
【図１３】本発明を具体的なＳＲＡＭに適用した場合の、各種設定情報である。
【図１４】（Ａ）は図１３の各種設定情報が設定された場合に、リード要求が発行された場合に対応する制御信号のタイミングチャートである。（Ｂ）は図１３の各種設定情報が設定された場合に、ライト要求が発行された場合に対応する制御信号のタイミングチャートである。
【図１５】従来技術（Ａ）、（Ｂ）による制御信号を作成するためのデータ構造と、本発明（Ｃ）に係るデータ構造とを比較するための概念図である。
【図１６】さらに具体的な、従来技術（Ａ）による制御信号を作成するためのデータ構造と、本発明（Ｂ）に係るデータ構造とを比較するための概念図である。
【図１７】さらに具体的な、従来技術（Ａ）による制御信号を作成するためのデータ構造と、本発明（Ｂ）に係るウェイトカウントを有するデータ構造とを比較するための概念図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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