(57)【要約】【課題】実装面積とノイズ抑圧性能とのトレードオフがあり、設計の自由度が低い。【解決手段】ダイナミック素子整合（ＤＥＭ）処理手段を、マスタＤＥＭ手段１とＮ個のスレーブＤＥＭ手段２に分ける。マスタＤＥＭ手段１は、マルチビットのデジタル入力信号ＩＮ０を、所定のＤＥＭアルゴリズムに基づいて複数の出力ノードの配列に対応するパラレルコードＣ１にエンコードする。Ｎ個のスレーブＤＥＭ手段２は、それぞれ３以上の出力ノードを備え、マスタＤＥＭ手段１からのコードＣ１を、所定のＤＥＭアルゴリズムに基づいて、３以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードＣ２にエンコードし、３以上の出力ノードから並列に出力する。【選択図】図１
2006019988.tif 000002
【特許請求の範囲】
【請求項１】
マルチビットのデジタル入力信号を、所定のパラレルコードにエンコードするマスタ処理手段と、
それぞれ３以上の出力ノードを備え、前記マスタ処理手段からパラレルに出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記３以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを３以上の出力ノードから並列に出力する複数のスレーブ処理手段と、
を有するデジタルエンコーダ。
【請求項２】
前記マスタ処理手段におけるデジタル入力信号のパラレルコードへのエンコードが所定のダイナミック素子整合アルゴリズムに基づいて複数の出力ノードの配列に対応するように行なわれる請求項１に記載のデジタルエンコーダ。
【請求項３】
前記マスタ処理手段は、
前記入力信号の値をスレーブ処理手段の個数であるＮで割った余りを表現する剰余値を示す剰余コードと、複数のスレーブ処理手段に共通に与えられることによってＮの逓倍値を示すことが可能なマルチプルコードとを算出して前記入力信号を前記剰余コードと前記マルチプルコードとに変換する入力変換手段と、
前記入力変換手段から出力される前記剰余コードを入力し、所定のダイナミック素子整合アルゴリズムに基づいて前記剰余コードを複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタＤＥＭ手段とを備え、
前記スレーブ処理手段は、前記入力変換手段から出力される前記マルチプルコードと前記マスタＤＥＭ手段から出力されるパラレルコードとを入力し、所定のダイナミック素子整合アルゴリズムに基づくエンコードを行うスレーブＤＥＭ手段を備える
請求項２に記載のデジタルエンコーダ。
【請求項４】
前記スレーブＤＥＭ手段の個数が２のベキ乗に設定されている
請求項３に記載のデジタルエンコーダ。
【請求項５】
前記入力変換手段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む
請求項４に記載のデジタルエンコーダ。
【請求項６】
前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む
請求項４に記載のデジタルエンコーダ。
【請求項７】
前記剰余コードと前記マルチプルコードのうち、少なくとも剰余コードについて、前記入力信号を入力してから前記スレーブＤＥＭ手段に入力されるまでの経路で、当該経路上の信号をサーモメータコードに変換するサーモメータエンコーダをさらに有する
請求項３〜６の何れかに記載のデジタルエンコーダ。
【請求項８】
デジタル入力信号を重み付けが各コードで同じコード列にエンコードして各コードを複数の出力ノードから並列に出力するデジタルエンコーダと、前記デジタルエンコーダから並列に出力されるコードをそれぞれ入力する複数の１ビット型デジタルアナログ変換部とを有するデジタルアナログ変換器であって、
前記デジタルエンコーダが、
前記入力信号を、所定のダイナミック素子整合アルゴリズムに基づいて複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタ処理手段と、
それぞれ３以上の出力ノードを備え、前記マスタ処理手段から並列に出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記３以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを３以上の出力ノードから前記複数の１ビット型デジタルアナログ変換部に並列に出力する複数のスレーブ処理手段と、
を有するデジタルアナログ変換器。
【請求項９】
前記マスタ処理手段は、
前記入力信号の値をスレーブ処理手段の個数であるＮで割った余りを表現する剰余値を示す剰余コードと、複数のスレーブ処理手段に共通に与えられることによってＮの逓倍値を示すことが可能なマルチプルコードとを算出して前記入力信号を前記剰余コードと前記マルチプルコードとに変換する入力変換手段と、
前記入力変換手段から出力される前記剰余コードを入力し、所定のダイナミック素子整合アルゴリズムに基づいて前記剰余コードを複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタＤＥＭ手段とを備え、
前記スレーブ処理手段は、前記入力変換手段から出力される前記マルチプルコードと前記マスタＤＥＭ手段から出力されるパラレルコートとを入力し、所定のダイナミック素子整合アルゴリズムに基づくエンコードを行うスレーブＤＥＭ手段を備える
請求項８に記載のデジタルアナログ変換器。
【請求項１０】
前記スレーブＤＥＭ手段の個数が２のベキ乗に設定されている
請求項９に記載のデジタルアナログ変換器。
【請求項１１】
前記入力変換手段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む
請求項１０に記載のデジタルアナログ変換器。
【請求項１２】
前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む
請求項１０に記載のデジタルアナログ変換器。
【請求項１３】
前記剰余コードと前記マルチプルコードのうち、少なくとも剰余コードについて、前記入力信号を入力してから前記スレーブＤＥＭ手段に入力されるまでの経路で、当該経路上の信号をサーモメータコードに変換するサーモメータエンコーダをさらに有する
請求項９〜１２の何れかに記載のデジタルアナログ変換器。
【請求項１４】
第１ダイナミック素子整合アルゴリズムに基づいてマルチビットのデジタル信号を第１配列に対応する第１コード列にエンコードする第１処理手段と、
第２ダイナミック素子整合アルゴリズムに基づいて前記第１コード列のコードを各コードの重み付けが同じでありかつ第２配列に対応する第２コード列にそれぞれエンコードする複数の第２処理手段と、
前記第２コード列のコードをそれぞれ入力する複数の１ビット型デジタルアナログ変換手段と、
前記複数の１ビット型デジタルアナログ変換手段の各出力を加算する加算手段と、
を有するデジタルアナログ変換器。
【請求項１５】
前記第１ダイナミック素子整合アルゴリズムが一次のミスマッチ低減構成により実現され、前記第２ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項１４に記載のデジタルアナログ変換器。
【請求項１６】
前記第１ダイナミック素子整合アルゴリズム及び前記第２ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項１４に記載のデジタルアナログ変換器。
【請求項１７】
前記第１処理手段が、
前記第２処理手段の数であるＮで前記デジタル信号を除算した結果の剰余を示す剰余コードと、前記除算の商に対応して前記Ｎの逓倍値を示すマルチプルコードとを算出し、前記デジタル信号を前記剰余コードと前記マルチプルコードとに変換する変換手段と、
前記剰余コードを入力して前記第１ダイナミック素子整合アルゴリズムに基づいて前記剰余コードを所定の配列に対応するコード列にエンコードする第１ＤＥＭ手段と、
を有し、
前記第２処理手段が、前記マルチプルコードと前記第１ＤＥＭ手段のエンコード結果とを入力して前記第２ダイナミック素子整合アルゴリズムに基づいてエンコードを行なう第２ＤＥＭ手段を有する請求項１４に記載のデジタルアナログ変換器。
【請求項１８】
前記第１ダイナミック素子整合アルゴリズムが一次のミスマッチ低減構成により実現され、前記第２ダイナミック素子整合アルゴリズムが二次のミスマッチ低減構成により実現される請求項１７に記載のデジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチビットのデジタル入力信号を、所定のダイナミック素子整合アルゴリズムに基づいて、複数の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードするデジタルエンコーダと、それを用いたデジタルアナログ変換器とに関する。
【背景技術】
【０００２】
素子間のミスマッチによる問題を低減する手法として、Dynamic Element Matching（ダイナミック素子整合：以下、ＤＥＭ）と呼ばれる手法が提案されている。ここで「ミスマッチ」とは、複数の同じ構成の回路構成素子に製造誤差や発生ノイズレベル等の違いがあり、そのどれを選ぶかによって回路全体の性能が変化する誤差要因をいう。
ＤＥＭはランダム、もしくは、ある所定のアルゴリズムを用いて、任意の時点で使用される素子を決定し、各素子における使用率を平均化することにより、ミスマッチを低減する技術である。
【０００３】
図８に、従来のＤＥＭ構成を示す。
ＤＥＭ部１００は、たとえばバイナリウエイトのデジタル入力信号ＩＮ０を入力し、素子数に相当する数Ｍで並列に出力され、重み付けが各コードで同じデジタルコード列に変換することから、一種のデジタルエンコーダである。ＤＥＭ部１００のＭ本の各出力ノードに素子１０１-１，１０２-２，…１０２-Ｍが順次結合している。
【０００４】
選択または動作させる素子数が、当該ＤＥＭ構成を内蔵した回路の、その時々の特性（たとえば出力信号レベル）を規定する。このためＤＥＭ部１００から出力されるコード列内の素子を選択または動作させるコード（以下、アクティブコードという）の数が重要である。
ＤＥＭを行わない場合、たとえば入力信号ＩＮ０のレベルが一定の状態が続くと、ある領域の幾つかの素子ばかりが何度も選択または動作し、使用率に偏りが生じ、これがミスマッチの要因となる。
ＤＥＭ部１００は、その時々で必要なアクティブコード数を堅持しながら、素子の使用率を平均化するようにアクティブコードを出力する素子の割り当てを決定する。これによりミスマッチによる誤差が低減し、ミスマッチ低減が達成される。
ＤＥＭのミスマッチ低減手法として、単にランダマイズする方法のほか、ある範囲の使用履歴を保持し、その範囲で未使用のものから優先的にアクティブコードを割り当てる方法などがある。
【０００５】
ＤＥＭ内の使用素子の決定手法として、ミスマッチを低減する一次および二次のミスマッチ低減構成が主に用いられる。ここでいう次数は、ミスマッチ低減性能の高さを表し、たとえば上記のように使用履歴を保持する場合は、どこまで過去に遡って使用履歴を保持できるかにより、ミスマッチ低減性能が決まる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
二次のミスマッチ低減構成は非常に高いノイズ抑圧性能を有している。ところが二次のミスマッチ低減構成は、素子数の増加に対し飛躍的に面積が増加する特性を持っており、素子数が多い場合に実装面積の増大が課題となる。
一方、一次のミスマッチ低減構成は小さい面積で実装可能であるが、性能が低く、大きなミスマッチを持つ素子の場合、ノイズ抑圧性能が不十分である。
このようにＤＥＭによるミスマッチ低減手法は、ノイズ抑圧性能と実装面積とがトレードオフの関係にある。
【０００７】
したがって、図８に示すＤＥＭ構成のデジタルエンコーダは、実装面積を抑制しながらノイズ抑圧性能を高めることが難しいという課題を有している。
【０００８】
本発明が解決しようとする課題は、実装面積とノイズ抑圧性能とのトレードオフを緩和し、デジタルエンコーダについて、実装面積を抑制しながらノイズ抑圧性能を高めることができるように設計の自由度を上げることができる構成を提案することにある。
また本発明の解決しようとする他の課題は、このデジタルエンコーダを用いることによってアナログ出力信号の誤差と実装面積の一方または双方を従来に比べ大幅に抑制したデジタルアナログ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るデジタルエンコーダは、マルチビットのデジタル入力信号を、所定のパラレルコードにエンコードするマスタ処理手段と、それぞれ３以上の出力ノードを備え、前記マスタ処理手段からパラレルに出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記３以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを３以上の出力ノードから並列に出力する複数のスレーブ処理手段とを有する。
【００１０】
本発明に係るデジタルアナログ変換器は、デジタル入力信号を重み付けが各コードで同じコード列にエンコードして各コードを複数の出力ノードから並列に出力するデジタルエンコーダと、前記デジタルエンコーダから並列に出力されるコードをそれぞれ入力する複数の１ビット型デジタルアナログ変換部とを有するデジタルアナログ変換器であって、前記デジタルエンコーダが、前記入力信号を、所定のダイナミック素子整合アルゴリズムに基づいて複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタ処理手段と、それぞれ３以上の出力ノードを備え、前記マスタ処理手段から並列に出力されたコードを、所定のダイナミック素子整合アルゴリズムに基づいて、前記３以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードにエンコードし、当該パラレルコードを３以上の出力ノードから前記複数の１ビット型デジタルアナログ変換部に並列に出力する複数のスレーブ処理手段とを有する。
【００１１】
本発明では、好適に、前記マスタ処理手段は、前記入力信号の値をスレーブ処理手段の個数であるＮで割った余りを表現する剰余値を示す剰余コードと、複数のスレーブ処理手段に共通に与えられることによってＮの逓倍値を示すことが可能なマルチプルコードとを算出して前記入力信号を前記剰余コードと前記マルチプルコードとに変換する入力変換手段と、前記入力変換手段から出力される前記剰余コードを入力し、所定のダイナミック素子整合アルゴリズムに基づいて前記剰余コードを複数の出力ノードの配列に対応するパラレルコードにエンコードするマスタＤＥＭ手段とを備え、前記スレーブ処理手段は、前記入力変換手段から出力される前記マルチプルコードと前記マスタＤＥＭ手段から出力されるパラレルコードとを入力し、所定のダイナミック素子整合アルゴリズムに基づくエンコードを行うスレーブＤＥＭ手段を備える。
本発明では、好適に、前記スレーブＤＥＭ手段の個数が２のベキ乗に設定されている。
この場合、さらに好適に、前記入力変換手段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む。
あるいは好適に、前記スレーブ処理手段の各々の入力段に、前記マルチプルコードをビットシフトして前記Ｎの逓倍値を出力する手段を含む。
【発明の効果】
【００１２】
本発明によれば、実装面積とノイズ抑圧性能とのトレードオフを緩和し、デジタルエンコーダについて、実装面積を抑制しながらノイズ抑圧性能を高めることができるように設計の自由度を上げることができる。
また、このデジタルエンコーダを用いることによってアナログ出力信号の誤差と実装面積の一方または双方を従来に比べ大幅に抑制したデジタルアナログ変換器を提供するができる。
【発明を実施するための最良の形態】
【００１３】
図１に、本発明が適用されたデジタルエンコーダのブロック図を示す。
本発明では、素子をＮ組のグループに分け、各々のグループにおいてＤＥＭによるミスマッチ低減手法を適用する。
より詳細には、ＤＥＭが適用されたブロック（スレーブ（Slave）処理手段）が、素子のグループ数Ｎと同じ数だけ設けられている。図１では、各スレーブ処理手段がスレーブＤＥＭ手段２から構成されている。
各スレーブＤＥＭ手段２は、並列出力ノードが３以上設けられ（本例では４）、各出力ノードに、対応するグループ内の素子Ｅａ〜Ｅｄの各々が結合されている。このため、各グループの素子数も、１つのスレーブＤＥＭ手段２が有する出力ノード数と同じ、４である。
各スレーブＤＥＭ手段２は、その入力信号（パラレルコードＣ１の一部）をＤＥＭの手法によって、並列出力ノードに割り当てるパレレルコードＣ２にエンコードする。このため、入力されるパラレルコードＣ１に応じてアクティブにする後段の素子数は同じ場合でも、その時々で、実際にアクティブにして使用する素子の組み合わせは動的に変化する。
【００１４】
スレーブＤＥＭ手段２の前段に、共通の１つのブロック（マスタ(Master)処理手段）が設けられている。マスタ処理手段は、ＤＥＭによるミスマッチ低減手法が適用されたマスタＤＥＭ手段１を有する。
マスタＤＥＭ手段１は、マルチビットの入力信号ＩＮ０を、マスタ処理手段に固有のＤＥＭの手法によって、４つのスレーブＤＥＭ手段２に割り当てるパレレルコードＣ１にエンコードする。このため、入力信号ＩＮ０に応じて選択するスレーブＤＥＭ手段２の数は同じでも、その時々で、実際に選択されるスレーブＤＥＭ手段２の組み合わせは動的に変化する。
【００１５】
なお、図１に示すグループ数Ｎは２以上なら任意の整数であり、また各グループ内の素子数も４に限らず、３以上なら任意の整数である。
【００１６】
本実施の形態では、この構成において、たとえば、マスタＤＥＭ手段１、スレーブＤＥＭ手段２でともに二次のミスマッチ低減構成を用いることによって、実装面積の削減とＤＥＭ性能の向上を図る。
【００１７】
図８において、通常の二次のミスマッチ低減構成を用いた場合の実装面積Ｓnormalは、その後段に結合される素子数を「Ｍ」、比例定数を「Ａ」とすると、おおよそ次式（１）で表すことができる。
【００１８】
［数１］
Ｓnormal＝Ａ×Ｍ２  …（１）
【００１９】
これに対し図１に示す本実施の形態のように素子をＮ個のグループに分けた場合、一つのグループの素子数は（Ｍ／Ｎ）となり、カスケードＤＥＭ構成の実装面積Ｓcascadedは次式（２）となる。
【００２０】
［数２］
Ｓcascaded＝（Ｎ＋１）×Ａ（Ｍ／Ｎ）２
＝［（Ｎ＋１）／Ｎ２］×ＡＭ２…（２）
【００２１】
また、通常の二次のミスマッチ低減構成単独のＤＥＭ性能（ノイズ抑圧性能）Ｐnormalは、素子のミスマッチ率「Ｘ」に比例し、シェービング係数「Ｂ」とオーバーサンプリング比「Ｏ」のそれぞれに反比例することから、次式（３）で表すことができる。
【００２２】
【数３】
2006019988.tif 000003
【００２３】
ここで係数「Ｂ」は、ＤＥＭの次数が大きくなればなるほど小さな値をとる係数である。また、オーバーサンプリング比「Ｏ」が高ければ高いほど、素子の使用率の平均化の速度が高くなるため、そのファクターをオーバーサンプリング比「Ｏ」として式に入れてある。
【００２４】
これに対し図１に示すように、本実施の形態に係るカスケードＤＥＭ構成のＤＥＭ性能Ｐcascadedは次式（４）となる。
【００２５】
【数４】
2006019988.tif 000004
【００２６】
図２は、これらの数式を基にして、素子数Ｍを１６とした場合の素子グループ数Ｎと実装面積比およびＤＥＭ性能比（図中、「Ratio」と表示）との関係をグラフ化したものである。このグラフの縦軸にとった「Ratio」は、通常の二次のＤＥＭ構成単独の場合の実装面積ＳnormalあるいはＤＥＭ性能Ｐnormalを１とした場合に、本実施の形態におけるカスケードＤＥＭ構成の実装面積ＳcascadedまたはＤＥＭ性能Ｐcascadedの相対値を表している。
【００２７】
このグラフからわかるように、素子数Ｍが１６の場合に本発明を適用することにより、グループ数２以上で従来型より高いＤＥＭ性能を、より小さい実装面積で実現できる。
また、素子グループ数Ｎを増やせば、それだけ二次のスレーブＤＥＭの出力ノード数（出力に結合された素子数）が減ることから、内部の比較回路や履歴情報保持のための回路の面積が減ることになり、二次のスレーブＤＥＭの実装面積が徐々に低下する。なお、比較回路や履歴情報保持のための回路等のＤＥＭ内部構成についは後述する。
これに対しＤＥＭ性能には最適値があり、図示例の場合、素子グループ数Ｎと、一つの二次のスレーブＤＥＭが担う素子数とがバランスするＮ＝４の付近でＤＥＭ性能が最も高くなっている。素子数ＭやＤＥＭの構成を変えれば、この傾向も変化する可能性がある。また、誤差要因であるミスマッチのばらつき方によっても、図２に示すグラフの変化の度合いが変わってくる。そのため一概にはいえないが、一般的に、実装面積に対し性能を優先させる場合は、素子グループ数Ｎと一つのスレーブＤＥＭが担う素子数とをバランスさせることが望ましい。
【００２８】
図３に、スレーブＤＥＭの次数は二次のままで、マスタＤＥＭを一次のミスマッチ低減構成に変更した場合を示す。
この場合、マスタＤＥＭとして二次のミスマッチ低減構成をとった図１の場合と比較すると、ＤＥＭ性能は多少低下するが実装面積をさらに削減することができる。なお、図３は変更例のほんの一例であり、本実施の形態ではスレーブ側とマスタ側の次数を任意に変更できる。
【００２９】
このように、本実施の形態ではミスマッチ低減性能（ＤＥＭ性能）と実装面積のどちらに対しより要求が高いかに応じて、自由に構成を変えることができる。
ミスマッチ低減性能より実装面積を優先させたい場合は、図３のようにマスタ側またはスレーブ側でミスマッチ低減構成をより低い次数のものに変更するとよい。その一方、実装面積の削減よりＤＥＭ性能の向上を優先させたい場合は、マスタ側またはスレーブ側で、より次数が高いミスマッチ低減構成に変更するとよい。この場合、３次以上のミスマッチ低減構成の採用も可能であり、そのとき個々のＤＥＭ構成の実装面積が格段に大きくなる可能性があることから、実装面積の増大を抑制するための工夫が必要となる。
【００３０】
その工夫の一つとして、一つのスレーブＤＥＭが担う素子数を減らすために素子グループ数、すなわちスレーブＤＥＭの個数を増やす手法がある。ただし、この手法は、場合によって実装面積の削減に寄与するが、一方でスレーブＤＥＭが出力ノードに結合された各素子にダイナミック素子整合のための処理を行う平均サイクル時間が短くなり、ＤＥＭ効率が向上する意味では、性能向上に寄与することがある。この手法が、面積削減と性能向上のどちらに多く寄与するかは、他の因子、たとえばＤＥＭ構成の次数やその具体的回路構成などにより決まる。
【００３１】
このように、本実施の形態では、ＤＥＭ構成をマスタ側とスレーブ側に分けたことにより、要求される設計優先事項の違いによってＤＥＭ性能と実装面積のバランスをとる際の自由度が高く、その結果、最適な設計が容易となる。言い換えると、素子グループ数（スレーブＤＥＭ数）、マスタ側とスレーブ側のミスマッチ低減構成における次数を最適化することによって、ＤＥＭ性能と実装面積とのトレードオフ関係で、そのバランス点を連続的に、かつ任意に選択可能となり、設計者の意図通りの性能と面積の構成が達成できる。
【００３２】
つぎに、より具体的な実装をΔΣ型のデジタルアナログ変換器に、当該カスケードＤＥＭ構成のデジタルエンコーダを組み込んだ場合を例として説明する。ここではカスケードＤＥＭ構成を、マスタ側を一次とし、スレーブ側を二次とした場合を示すが、これに限るものではない。なお、カスケードＤＥＭ構成の実装例は、以下に説明するΔΣ型のデジタルアナログ変換器に限るものではなく、同一の重みを持つ複数の１ビット型デジタルアナログ変換部を含むさまざまな形態のデジタルアナログ変換器への本発明の適用も可能である。
【００３３】
図４に、ΔΣ変調器を用いたオーバーサンプリング型のデジタルアナログ変換器の基本構成ブロックを示す。また、図６（Ａ）〜図６（Ｃ）に、本構成によるノイズ抑圧の様子を、横軸が周波数、縦軸が信号あるいはノイズパワーのグラフで模式的に示す。図６（Ａ）はＤＥＭなしの場合であり、図６（Ｂ）は一次のミスマッチ低減構成の場合であり、図６（Ｃ）は二次のミスマッチ低減構成の場合である。
図解したデジタルアナログ変換器は、インターポレータ９、ΔΣ変調器１０、サーモメータエンコーダ１１、ＤＥＭ処理手段１２、マッチングエラーの発生要因となる前記素子としてのＮ個の１ビットデジタルアナログ変換器（1-bit ＤＡＣ）１３-1，１３-2，…，１３-(N-1)，１３-N、加算器１４、および、ローパスフィルタ１５を備える。
【００３４】
ΔΣ変調器を用いたオーバーサンプリング型のデジタルアナログ変換器おけるオーバーサンプリングはインターポレータによって行われ、たとえばＤＳＰ（Digital Signal Processor）などのマイクロプロセッサなどにより実行される。
オーバーサンプリングされたデータはΔΣ変調器の入力とされる。たとえばΔΣ変調はＤＳＰ（Digital Signal Processor）などにより実行される。図５におけるΔΣ変調器１０内の量子化器３２において発生する量子化ノイズは、ループフィルタ３１により高域に移動するため、図６（Ａ）に示すように信号帯域における量子化ノイズは低減される。量子化器の出力はバイナリウエイトのマルチビットのデジタル信号ＩＮ０であり、次段のサーモメータエンコーダ１１に渡される。尚、図５において、３３は減算器である。
【００３５】
このサーモメータエンコーダ１１から加算器１４までの実装例を、図７に示す。
図７において、マスタＤＥＭ手段２０および４つのスレーブＤＥＭ手段２１により、図４におけるＤＥＭ処理手段１２が構成される。ただし、図１に示す本実施の形態に係るデジタルエンコーダの機能の分け方として「マスタ処理手段」と「スレーブ処理手段」があるが、この図７では、サーモメータエンコーダ１１とマスタＤＥＭ手段２０が「マスタ処理手段」に属し、個々のスレーブＤＥＭ手段２１が「スレーブ処理手段」に属するように記述している。
【００３６】
本実装例におけるサーモメータエンコーダ１１は、バイナリウエイトの入力信号ＩＮ０をサーモメータコードに変換する機能と、入力信号値（１０進数）をスレーブ処理手段の数「４」で割ることに相当する除算を実行し、入力信号値を、その剰余コードを示す剰余コードＣ０と、複数のスレーブ処理手段に共通に与えられるべきＮの逓倍値を示すマルチプルコードＣ１multipleとに変換する機能を有する。この機能は、本発明の「入力変換手段」の機能の実施例である。また、サーモメータエンコーダ１１は、Ｎの逓倍値を示すマルチプルコードＣ１multipleを求める際に、除算結果を２ビット分シフトするシフトレジスタ機能も備える。
【００３７】
剰余コードＣ０は、入力信号値（１０進数）の「０」,「１」,「２」,「３」をそれぞれ表す４つのパラレルコードであり、マルチプルコードＣ１multipleは、入力信号値（１０進数）の「４」,「８」,「１２」をそれぞれ表す３つのパラレルコードである。
剰余コードＣ０はマスタＤＥＭ手段２０に入力され、マルチプルコードＣ１multipleは４つのスレーブ処理手段２１に並列に入力される。
【００３８】
また、サーモメータエンコーダ１１は、入力信号ＩＮ０が「１６」（１０進数）の場合に例外処理を行い、剰余コードＣ０に「４」を出力し、マルチプルコードＣ１multipleに「１２」を出力する。この動作により、入力信号値（１０進数）「０」から「１６」すべてに対応する出力を生成する。
【００３９】
マスタＤＥＭ手段２０は、入力した剰余コードＣ０を、パラレルコードＣ１res.にエンコードし、１コードずつ４つのスレーブＳＥＭ部２１に割り当てる。
スレーブＤＥＭ手段２１は、サーモメータエンコーダ１１からのマルチプルコードＣ１multipleと、マスタＤＥＭ手段２０からの１つのパラレルコードＣ１とをパラレルに入力する。マルチプルコードＣ１multipleとパラレルコードＣ１res.とでパラレルコードＣ１を構成し、各スレーブＤＥＭ手段２１に入力されるパラレルコードを、以下、「ＩＮＡ」と表記する（図６参照）。スレーブＤＥＭ手段２１は、４値のパラレルコードＩＮＡを、４値のパラレルコードＣ２にエンコードし、対応するグループに属する１ビット型デジタルアナログ変換部に１コードずつ出力する。
【００４０】
マスタＤＥＭ手段２０とスレーブＤＥＭ手段２１は、それぞれ固有のＤＥＭアルゴリズムに基づいて、入力した４つのコードを、４つの出力ノードに割り当てる。そのアルゴリズムは任意であり、たとえば、２値を示すコードを、単なるランダマイズする方法と、履歴情報を参照して出力ノードの配列に対して今までと異なる配列のコードパターンにする方法とがある。
【００４１】
図８は、履歴情報を参照するＤＥＭアルゴリズムが適用された場合のＤＥＭ部の一実装例で、その基本概念を示す図である。図８（Ａ）に一次のミスマッチ低減構成（本例ではマスタＤＥＭ手段）を、図８（Ｂ）に二次のミスマッチ低減構成（本例ではスレーブＤＥＭ手段）を、それぞれ示す。
【００４２】
図８（Ａ）に示す一次のミスマッチ低減構成のマスタＤＥＭ手段２０は、いわゆるベクタ・量子化器（ＶＱ）２２、積分器２３Ａおよびビット反転器２４を有する。
ベクタ・量子化器２２は、入力パラレルコードＩＮＡを並べ替えて出力する。このとき並べ替えの規則を、制御入力に入る４つの制御パラレルコードＩＮＢを参照して決める。制御パラレルコードＩＮＢは、並べ替え後に出力される出力パラレルコードＣ１res.をビット反転した後、積分器で１入力信号処理時間だけ蓄積したものである。この蓄積したコードを、次の入力信号処理時に読み出して制御パラレルコードＩＮＢとして用いる。
この構成では、前回処理時の出力パラレルコードＣ１res.が反転され、その大きさが比較され、その結果を参照して、前回処理時に「０」が出力された出力ノードに、１ビット型デジタルアナログ変換部を動作させるアクティブコード「１」が優先的に割り当てられる。つまり、１入力信号分の履歴を参照して、前回動作しなかった１ビット型デジタルアナログ変換部を優先的に動作させ、その結果として、前回動作した１ビットＤＡＣを今回はできるだけ動作させない。
【００４３】
図８（Ｂ）に示す二次のミスマッチ低減構成のスレーブＤＥＭ手段２１は、図８（Ａ）の構成にもう一つ積分器２３Ｂが追加されている。２つの積分器２３Ａと２３Ｂは直列に結合され、積分器２３Ｂの出力が係数アンプ２５Ｂを介して加算器２６の一方の入力に結合されている。積分器２３Ａの出力が他の係数アンプ２５Ａを介して加算器２６の他の入力に結合されている。加算器２６の出力は、制御パラレルコードＩＮＢとしてベクタ・量子化器２２に入力される。
この構成では、前回と前々回の処理時の履歴情報が参照される。この２回の処理時の履歴情報をどのような比率で重み付けるかは係数アンプ２５Ａと２５Ｂのゲイン比で決まる。一次のミスマッチ低減構成の制御パラレルコードＩＮＢの値は、「１」と「０」の二値しかないので、優先順位を決める精度が相対的に低くなりやすいが、二次のミスマッチ低減構成は前回と前々回の履歴情報を重み付けされた値が用いられることから、その値が多様であり、より精度よく優先順位を決めることができる。
また、この構成では係数アンプ２５を通るフィードフォワードループによって発振防止が図られ、動作が安定する。
【００４４】
このように二次のミスマッチ低減構成では、履歴情報の参照範囲が一次の場合より広く、かつ精度が高いことから、図６（Ｂ）と図６（Ｃ）に比較して示すように、１ビット型デジタルアナログ変換部の特にアナログ素子などの製造バラツキ等に起因したミスマッチ・トーンが抑制され、より高いミスマッチ低減性能が得られる。また、このときゲイン比を最適化することによって、ミスマッチ低減性能の最適化が可能である。
【００４５】
ただし、二次のミスマッチ低減構成は、２つの積分器２３Ａと２３Ｂを搭載しており、加算器２６や係数アンプ２５Ａと２５Ｂなどの他の構成も一次の構成の場合に対して付加されている。積分器２３Ａと２３Ｂの各々は、たとえばメモリにデータを格納して読み出す構成が採られ、実装面積が大きくなりやすい。このため二次のミスマッチ低減構成は、性能は高いが実装面積が一次の場合より大きい。
これに対し、一次のミスマッチ低減構成は、前回の反転情報を保持するだけでよいので制御パラレルコードＩＮＢの生成が、簡単なシフタ動作で実現でき実装面積は随分と小さい。
【００４６】
なお、後段の１グループ内の１ビット型デジタルアナログ変換部数もミスマッチ低減構成の面積に密接に関係する。この数が減れば積分器２３Ａ，２３Ｂのメモリ容量が減り、またベクタ・量子化器２２内で、優先順位を決めるための制御コード値の大小比較を並列に行う構成がより簡素にできることから、ミスマッチ低減構成の実装面積が減る。
さらに、後段の１グループ内の１ビット型デジタルアナログ変換部数が小さいと、その平均の使用率が均一化しやすく、その意味でミスマッチ低減性能も良くなる。
【００４７】
本実施の形態では、図４に示す１ビットＤＡＣ１３-1〜１３-Nは入力が「１」の場合のみ動作してアナログの電流または電圧を出力し、Ｎ個のＤＡＣ出力が加算器１４によって加算されることによってアナログ出力ｙ［Ｎ］が得られる。これをローパスフィルタ１５に通すことによって広域ノイズ成分が除去されたアナログ出力信号ＯＵＴが得られる。
【００４８】
つぎに、実装例におけるバリエーションを説明する。
図７において、サーモメータエンコーダ１１によるサーモメータエンコーディングの機能は、各スレーブ処理手段の入力段に持たせることができる。
また、マルチプルコードＣ１multipleを生成するときのビットシフトの機能も各スレーブ処理手段の入力段に置いてもよい。
【００４９】
さらに、この実装例では、マスタＤＥＭ手段２０は剰余コードＣ０を各スレーブ処理手段に対しＤＥＭ手法に基づいて割り当てる制御を行うが、剰余値は頻繁に変化し、マルチプルコードＣ１multipleが示す逓培値に比べるとランダム性が高い。また、剰余値に対してスレーブＤＥＭで再度ＤＥＭ処理が行われる。そのため、マスタＤＥＭ手段２０自体を省略することができ、このようにしても大きくミスマッチ低減性能が劣ることはない。この場合、マスタ処理手段の機能としては、入力信号値を剰余値とＮの逓倍値に分ける機能とサーモメータエンコーディングの機能のみとなる。
【００５０】
図７に示すサーモメータエンコーダ１１からスレーブＤＥＭ手段２１までのデジタルエンコーダの機能は、その一部または全部をプログラム処理に置き換えが可能である。具体的には、たとえば、その前段のΔΣ変調器１０におけるＤＳＰで、これらの機能の一部または全部を実行させることが可能である。とくに図６に示すサーモメータエンコーダ１１が担う機能は比較的容易にＤＳＰに取り込めることができ、またマスタＤＥＭ手段２０、さらにはスレーブＤＥＭ手段２１が行う処理手順は比較、遅延、メモリの処理手順の集合であることからＤＳＰによるデジタル処理が可能であり、そのプログラム手順に置き換え可能である。
つまり本発明における「マスタ処理手段」、「スレーブ処理手段」、「マスタＤＥＭ手段」、「スレーブＤＥＭ手段」、「入力変換手段」の一部または全部をプログラム手順に置き換え、これらの手順をＤＳＰ等のコンピュータに実行させることが可能である。なお、本発明でＤＥＭ手段が行う処理をプログラムの処理手順に置き換える場合、実装面積という観点はなく、処理効率とミスマッチ低減性能のトレードオフの緩和が、本発明の目的であり効果となる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態に係るデジタルエンコーダのブロック図である。
【図２】素子数を１６とした場合の素子グループ数と実装面積比およびＤＥＭ性能比との関係を示すグラフである。
【図３】スレーブＤＥＭの次数は二次のままで、マスタＤＥＭを一次のシェービング構成に変更した場合を示すブロック図である。
【図４】本発明の実施の形態に係るΔΣ型のデジタルアナログ変換器の基本構成を示すブロック図である。
【図５】ΔΣ変調部１０の構成を示すブロック図である。
【図６】（Ａ）〜（Ｃ）は、ノイズ抑圧の様子を、横軸が周波数、縦軸が信号あるいはノイズパワーで模式的に示すグラフである。
【図７】サーモメータエンコーダから加算器までの実装例を示すブロック図である。
【図８】（Ａ）は一次のミスマッチ低減構成（本例ではマスタＤＥＭ手段）の基本構成を示す図、（Ｂ）は二次のミスマッチ低減構成（本例ではスレーブＤＥＭ手段）の基本構成を示す図である。
【図９】従来のＤＥＭ構成を示すブロック図である。
【符号の説明】
【００５２】
１，２０…マスタＤＥＭ手段、２，２１…スレーブＤＥＭ手段、１０…ΔΣ変調部、１１…サーモメータエンコーダ、１２…ＤＥＭ処理手段、１３-1〜１３-N…１ビットＤＡＣ、１４…加算器、１５…ローパスフィルタ、２２…ベクタ・量子化器、２３Ａ，２３Ｂ…積分器、２４…ビット反転器、２５Ａ，２５Ｂ…係数アンプ、２６…加算器、ＩＮ０…入力信号、ＯＵＴ…アナログ出力信号、Ｃ１，Ｃ１res.，Ｃ２，ＩＮＡ…パラレルコード、Ｃ０…剰余コード、Ｃ１multiple…マルチプルコード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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