(57)【要約】  【課題】出力電圧レベルをＧＮＤレベルに下げることができるとともに、出力電流能力を大きくした場合にも、アイドリング電流を小さく抑えることが可能な出力回路を提供する。【解決手段】定電流源Ｉ0と、トランジスタＱ1、Ｑ2よりなるカレントミラーが出力素子であるトランジスタＱ3のソース回路を構成し、トランジスタＱ3とカレントミラーを構成するアイドリング電流制御トランジスタＱ4が出力電流値Ｉoutに応じてソース回路の電流値を制御することにより、出力段のアイドリング電流を制御する。これにより、アイドリング電流を低減することができるとともに、出力電流Ｉoutが増加すると、トランジスタＱ3に流れる電流Ｉ3が減少するため、トランジスタＱ4に流れる電流Ｉ4も減少するので、トランジスタＱ2、Ｑ1に流れる電流Ｉ2、Ｉ1が増加し、出力電流能力がアップする。  【選択図】図１
2006203435.tif 000002
【特許請求の範囲】
【請求項１】
定電流源とカレントミラーとからなるソース手段と電流シンク手段とからなる出力回路であって、
出力電流値に応じて前記ソース手段の電流値を制御することにより、出力段のアイドリング電流を制御するアイドリング電流制御手段を備えたことを特徴とする出力回路。
【請求項２】
請求項１に記載の出力回路において、
前記アイドリング電流制御手段を構成する第１のトランジスタと前記電流シンク手段を構成する第２のトランジスタとがカレントミラーを構成していることを特徴とする出力回路。
【請求項３】
請求項２に記載の出力回路において、
前記第１のトランジスタと前記第２のトランジスタのベースに第１、第２の抵抗が付加されていることを特徴とする出力回路。
【請求項４】
請求項３に記載の出力回路において、
前記第１、第２の抵抗を第３のトランジスタと第３の抵抗との接続点に接続することによりダーリントン出力としたことを特徴とする出力回路。
【請求項５】
請求項３に記載の出力回路において、
前記第１、第２の抵抗を第３のトランジスタと電流源との接続点に接続することによりダーリントン出力としたことを特徴とする出力回路。
【請求項６】
請求項４または請求項５に記載の出力回路において、
前記第３のトランジスタのベースを第４のトランジスタと第４の抵抗との接続点に接続することにより３段ダーリントン出力としたことを特徴とする出力回路。
【請求項７】
請求項４または請求項５に記載の出力回路において、
前記第３のトランジスタのベースを第４のトランジスタと電流源との接続点に接続することにより３段ダーリントン出力としたことを特徴とする出力回路。
【請求項８】
請求項４または請求項５に記載の出力回路において、
前記第３のトランジスタに、第３のトランジスタのベース電流をキャンセルする電流キャンセル手段を設けたことを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプなどの出力段に使用される出力回路であって、負荷電流に応じてアイドリング電流を制御するアイドリング電流制御機能を設けた出力回路に関する。
【背景技術】
【０００２】
アクチュエータ用ドライバやオーディオ用パワーアンプなどの電流供給能力の大きいパワードライブ回路として種々の出力回路が用いられているが、オペアンプの出力形式として、一般的には、図８に示すようなＡＢ級出力回路が用いられている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２２７４７号公報
【０００３】
この回路では、ＮＰＮ型トランジスタＴr1とＰＮＰ型トランジスタＴr2とによりプッシュプル形式の出力増幅器が形成されており、出力電流能力を大きくしたい場合でもアイドリング電流はそれほど大きくならないが、出力のレベルがトランジスタＴr2のベース・エミッタ間電圧ＶBE分だけ高くなり、ＧＮＤレベルまで下げることができないという問題点がある。
【０００４】
出力がＧＮＤレベルまで下がる出力回路としては、図９に示すような、Ａ級出力回路が一般的に使用されている。このＡ級出力回路はオペアンプ１により電流をシンクするＮＰＮ型トランジスタＱ3のコレクタから出力電圧が取り出される構成となっており、また、定電流源Ｉ0とＮＰＮ型トランジスタＱ1及びトランジスタＱ2によって構成されるカレントミラーとがソース回路を構成し、ＮＰＮ型トランジスタＱ3のアイドリング電流の安定化を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の出力回路は上記のように構成されているが、図９のＡ級出力回路では、負荷電流が流れていない状態においても、トランジスタＱ3には、
Ｉ3＝Ｉ1＋Ｉ2＝Ｉ0＊（ａ＋１）・・・（式１）
のアイドリング電流が流れている。
なお、Ｉ1、Ｉ2、Ｉ3はトランジスタＱ1、Ｑ2、Ｑ3をそれぞれ流れる電流の電流値であり、カレントミラーのミラー比を１：ａとしている。
このアイドリング電流の電流値は使用する出力電流能力以上に設定しておく必要があるため、出力電流の能力を大きくしたい場合には、出力回路の消費電流が大きくなってしまうという欠点がある。
【０００６】
本発明は、上記の問題に鑑みてなされたもので、出力電圧レベルをＧＮＤレベルに下げることができるとともに、出力電流能力を大きくした場合にも、アイドリング電流を小さく抑えることが可能な出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明に係る出力回路（１）は、
定電流源とカレントミラーとからなるソース手段と電流シンク手段とからなる出力回路であって、
出力電流値に応じて前記ソース手段の電流値を制御することにより、出力段のアイドリング電流を制御するアイドリング電流制御手段を備えたことを特徴とする。
【０００８】
また、本発明に係る出力回路（２）は、出力回路（１）において、
前記アイドリング電流制御手段を構成する第１のトランジスタと前記電流シンク手段を構成する第２のトランジスタとがカレントミラーを構成していることを特徴とする。
【０００９】
さらに、本発明に係る出力回路（３）は、出力回路（２）において、
前記第１のトランジスタと前記第２のトランジスタのベースに第１、第２の抵抗が付加されていることを特徴とする。
【００１０】
また、本発明に係る出力回路（４）は、出力回路（３）において、
前記第１、第２の抵抗を第３のトランジスタと第３の抵抗との接続点に接続することによりダーリントン出力としたことを特徴とし、
本発明に係る出力回路（５）は、出力回路（３）において、
前記第１、第２の抵抗を第３のトランジスタと電流源との接続点に接続することによりダーリントン出力としたことを特徴とする。
【００１１】
さらに、本発明に係る出力回路（６）は、出力回路（４）または（５）において、
前記第３のトランジスタのベースを第４のトランジスタと第４の抵抗との接続点に接続することにより３段ダーリントン出力としたことを特徴とし、
本発明に係る出力回路（７）は、出力回路（４）または（５）において、
前記第３のトランジスタのベースを第４のトランジスタと電流源との接続点に接続することにより３段ダーリントン出力としたことを特徴とする。
【００１２】
また、本発明に係る出力回路（８）は、出力回路（４）または（５）において、
前記第３のトランジスタに、第３のトランジスタのベース電流をキャンセルする電流キャンセル手段を設けたことを特徴とする。
【発明の効果】
【００１３】
本発明に係る出力回路（１）、（２）によれば、アイドリング電流制御手段により出力電流値に応じてソース手段の電流値が制御されるので、アイドリング電流を低減することができるとともに、出力電流の増加に伴い電流シンク手段のトランジスタに流れる電流が減少し、出力電流能力をアップさせるように働くので、出力電流が大きく、アイドリング電流が小さいＡ級回路を簡素な回路で実現することができる。
【００１４】
また、本発明に係る出力回路（３）によれば、第１のトランジスタと第２のトランジスタのベースに第１、第２の抵抗が付加されているので、第１のトランジスタと第２のトランジスタの素子間のばらつきの影響を低減することができ、ミラー比の精度を向上できるとともに、第１、第２の抵抗の抵抗比を変えることにより、第１のトランジスタと第２のトランジスタのカレントミラー比を任意に設定することが可能となる。
【００１５】
さらに、本発明に係る出力回路（４）、（５）によれば、第１、第２の抵抗を第３のトランジスタと第３の抵抗または電流源との接続点に接続することによりダーリントン出力としたので、出力段の電流シンク能力をアップすることができる。
【００１６】
また、本発明に係る出力回路（６）、（７）によれば、第３のトランジスタのベースを第４のトランジスタと第４の抵抗または電流源との接続点に接続することにより３段ダーリントン出力としたので、さらに出力段の電流シンク能力をアップすることができる。
【００１７】
さらに、本発明に係る出力回路（８）によれば、第３のトランジスタに、第３のトランジスタのベース電流をキャンセルする電流キャンセル手段を設けたので、出力回路の入力インピーダンスを高くし、出力シンク電流の増加による入力オフセット電圧の増加を低減することが可能となる。
【実施例１】
【００１８】
以下、本発明の出力回路の実施例について、図面を用いて説明する。
図１は本発明の第１の実施例であり、図９の従来のＡ級出力回路にアイドリング電流制限トランジスタを設けたものである。
この出力回路は、出力素子であるＮＰＮ型トランジスタＱ3と、定電流源Ｉ0と、ＮＰＮ型トランジスタＱ1、Ｑ2よりなるカレントミラーと、ＮＰＮ型トランジスタＱ4で構成され、定電流源Ｉ0とカレントミラーがソース回路を構成している。
また、トランジスタＱ3とカレントミラーを構成するアイドリング電流制御トランジスタＱ4は出力電流値Ｉoutに応じてソース回路の電流値を制御することにより出力段のアイドリング電流を制御する。
【００１９】
図1の回路において、トランジスタＱ1、Ｑ2、Ｑ3、Ｑ4に流れる電流をＩ1、Ｉ2、Ｉ3、Ｉ4、トランジスタＱ1とトランジスタＱ2により構成されるカレントミラーのミラー比をａ：１、トランジスタＱ3とトランジスタＱ4により構成されるカレントミラーのミラー比をｂ：１とすると、
Ｉ3＋Ｉout＝Ｉ1＋Ｉ2＝Ｉ2＊（ａ＋１）
Ｉ2＝Ｉ0−Ｉ4
Ｉ3＝ｂ＊Ｉ4
であるので、
Ｉ3＋Ｉout＝（Ｉ0−Ｉ3／ｂ）＊（ａ＋１）
より
Ｉ3＝｛（ａ＋１）＊Ｉ0−Ｉout｝＊ｂ／（ａ＋ｂ＋１）・・・（式２）
となり、出力電流Ｉoutに応じてトランジスタＱ3に流れる電流Ｉ3が変化する。
【００２０】
いま、Ｉ0＝100μＡ、ａ＝１０、ｂ＝２とすると、図９の従来回路では、出力電流Ｉoutがゼロの時、トランジスタＱ3には（式１）より、
Ｉ3＝Ｉ0＊（ａ＋１）＝100＊（10＋１）＝1100μＡ
のアイドリング電流が流れる。
これに対し、本発明の図１の出力回路では、トランジスタＱ3に流れる電流Ｉ3は、（式２）より
Ｉ3＝｛（ａ＋１）＊Ｉ0−Ｉout｝＊ｂ／（ａ＋ｂ＋１）
＝｛（10＋１）＊100−０｝＊２／（10＋２＋１）＝169μＡ
となるので、アイドリング電流を低減することができる。
【００２１】
また、出力電流Ｉoutが増加すると、トランジスタＱ3に流れる電流Ｉ3が減少するため、トランジスタＱ4に流れる電流Ｉ4も減少するので、トランジスタＱ2、Ｑ1に流れる電流Ｉ2、Ｉ1が増加し、出力電流能力がアップする。最大ソース電流は図９の出力回路と同じ1100μＡである。すなわち、本発明の図１の出力回路によれば、出力電流が大きく、アイドリング電流が小さいＡ級出力回路を簡素な回路で実現することができる。
【実施例２】
【００２２】
上記の実施例１では、トランジスタＱ3、Ｑ4の素子間にばらつきがあると、そのばらつきの影響によりカレントミラー比が変わるが、図２の出力回路に示すように、トランジスタＱ3、Ｑ4のベースに抵抗Ｒ1、Ｒ2を追加することにより、トランジスタＱ3、Ｑ4の素子間のばらつきの影響を低減することができる。
【００２３】
抵抗Ｒ1、Ｒ2の抵抗比を、Ｒ1：Ｒ2＝１：ｂとすれば、トランジスタＱ3とＱ4のカレントミラー比は図１の出力回路と同様にＩ3：Ｉ4＝ｂ：１となり、トランジスタＱ3とＱ4の素子間ばらつきの影響を低減することができるので、ミラー比の精度を向上することができる。
また、抵抗Ｒ1、Ｒ2の抵抗比をＲ1：Ｒ2＝１：ｂから変えると、トランジスタＱ3とＱ4のカレントミラー比を、Ｉ3：Ｉ4＝ｂ：１以外に設定することができる。
【実施例３】
【００２４】
さらに、上記の実施例２の出力回路をダーリントン出力とすることにより、出力段の電流シンク能力をアップすることもでき、図３は図２に示す出力回路にトランジスタＱ5と抵抗Ｒ3を追加してダーリントン出力とした出力回路をＮＰＮ差動入力のオペアンプに適用した場合の実施例である。
このように、抵抗Ｒ1、Ｒ2をトランジスタＱ5と抵抗Ｒ3との接続点に接続してダーリントン出力とすることにより、出力電流Ｉoutが大きくなる場合に、電流供給能力をアップすることが可能となる。
なお、図３の実施例の出力回路の抵抗Ｒ3の代わりに、図４に示すように電流源Ｉaを用いてもよい。
【実施例４】
【００２５】
また、３段ダーリントン出力とすることにより、さらに出力段の電流シンク能力をアップすることができ、図５は図３に示す出力回路にさらにトランジスタＱ6と電流源Ｉbを追加して３段ダーリントン出力とした出力回路をＮＰＮ差動入力のオペアンプに適用した場合の実施例である。なお、抵抗Ｒ4は電流制限抵抗である。
このように、トランジスタＱ5のベースをトランジスタＱ6と電流源Ｉbとの接続点に接続して３段ダーリントン出力とすることにより、トランジスタＱ6によって電流を増やすことができるので、さらに出力段の電流シンク能力をアップすることが可能となる。
なお、上記の実施例３と同様に、図５の実施例の出力回路の電流源Ｉbの代わりに、図６に示すように抵抗Ｒ5を用いてもよく、また、抵抗Ｒ3の代わりに電流源を用いてもよい。
【実施例５】
【００２６】
また、図３の実施例の出力回路では、トランジスタＱ5のベースに流れるベース電流が大きくなると差動増幅回路のオフセットのずれが生じるので、カレントミラーを追加してトランジスタＱ5のベース電流をキャンセルすることが望ましい。
図７は図３に示す出力回路にトランジスタＱ7とトランジスタＱ8、トランジスタＱ9により構成されるカレントミラーを追加してトランジスタＱ5のベース電流をキャンセルするようにした出力回路をＮＰＮ差動入力のオペアンプに適用した場合の実施例である。
【００２７】
図７の出力回路において、トランジスタＱ5のコレクタ電流をＩ5とすると、トランジスタＱ7のコレクタ電流≒Ｉ5であるので、トランジスタＱ5のベース電流をＩb5、トランジスタＱ7のベース電流をＩb7、トランジスタＱ9のコレクタ電流をＩ9とし、トランジスタＱ8、トランジスタＱ9のカレントミラー比を１：１、トランジスタＱ5、Ｑ7の電流増幅率をβとすると、
Ｉb5＝Ｉb7＝Ｉ5／β
Ｉ9≒Ｉb7＝Ｉ5／β
となるため、出力回路の入力電流Ｉin＝Ｉb5−Ｉ9≒０となり、入力電流をキャンセルすることができる。
なお、上記と同様に、図７の実施例の出力回路の抵抗Ｒ3の変わりに、電流源を用いてもよい。
【００２８】
以上のように、電流キャンセル手段として、トランジスタＱ7とトランジスタＱ8、Ｑ9により構成されるカレントミラーとを追加し、トランジスタＱ5のベース電流をキャンセルすることにより、出力回路の入力インピーダンスを高くすることができ、出力シンク電流の増加による入力オフセット電圧の増加を低減することができる。
【００２９】
なお、以上の実施例で例示した出力電流値やミラー比は一例であって、出力電流値やミラー比は適宜設定することができ、また、上記の実施例のカレントミラーの回路構成も一例であり、様々な構成のカレントミラーを使用することが可能である。
【図面の簡単な説明】
【００３０】
【図１】アイドリング電流制限トランジスタを設けた本発明の出力回路の実施例を示す図である。
【図２】トランジスタの素子間のばらつきの影響を低減するようにした本発明の出力回路の実施例を示す図である。
【図３】ダーリントン出力とした本発明の出力回路の実施例を示す図である。
【図４】ダーリントン出力とした本発明の出力回路の他の実施例を示す図である。
【図５】３段ダーリントン出力とした本発明の出力回路の実施例を示す図である。
【図６】３段ダーリントン出力とした本発明の出力回路の他の実施例を示す図である。
【図７】出力回路の入力インピーダンスを高くした本発明の出力回路の実施例を示す図である。
【図８】従来のオペアンプのＡＢ級出力回路を示す図である。
【図９】従来のオペアンプのＡ級出力回路を示す図である。
【符号の説明】
【００３１】
１  オペアンプ
Ｑ1〜Ｑ9  トランジスタ
Ｒ1〜Ｒ5  抵抗
Ｉ0、Ｉa、Ｉb  電流源
【図１】
2006203435.tif 000003
【図２】
2006203435.tif 000004
【図３】
2006203435.tif 000005
【図４】
2006203435.tif 000006
【図５】
2006203435.tif 000007
【図６】
2006203435.tif 000008
【図７】
2006203435.tif 000009
【図８】
2006203435.tif 000010
【図９】
2006203435.tif 000011