(57)【要約】      （修正有）【課題】機械的堅牢性を有すると共に、、機能的な製品信頼性に対して悪影響を及ぼすことなく長寿命を保証できる半導体デバイスを提供する。【解決手段】半導体基板に集積された半導体素子と、半導体デバイス３００の上部に配置された導体パッド１１０とを含んだ半導体デバイス３００に関するものである。この導体パッド１１０は、半導体素子と電気的に接続されている。導体パッド１１０は、半導体デバイス３００に外部から接続するために配置されている。誘電体３１０は、半導体デバイス３００の、導体パッド１１０と埋め込み導電層２０との間に配置されている。誘電体３１０は、応力遮断構造を有している。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板に集積された半導体素子と、
上記半導体素子と電気的に接続されると共に、半導体デバイスに外部から接続すべく、上記半導体デバイスの上部に配置された導体パッドと、
上記半導体デバイスに設けられた埋め込み導電層と上記導体パッドとの間に配置され、応力遮断構造を有する誘電体と、を含む半導体デバイス。
【請求項２】
上記応力遮断構造は、縦方向の機械的な応力勾配を少なくとも部分的に横方向の応力勾配に変換する材料からなる、または当該材料を含む、応力除去層を含む請求項１に記載の半導体デバイス。
【請求項３】
上記誘電体は第１補助層を含む請求項２に記載の半導体デバイス。
【請求項４】
上記第１補助層は、上記応力除去層のＥ率よりも大きいＥ率を有する遮断層である請求項３に記載の半導体デバイス。
【請求項５】
上記遮断層は上記応力除去層の下に配置されている請求項４に記載の半導体デバイス。
【請求項６】
上記遮断層のＥ率は少なくとも２００ＧＰａよりも大きい、請求項５に記載の半導体デバイス。
【請求項７】
上記遮断層は、シリコンオキシナイトライド、窒化珪素、または、炭化珪素からなる請求項６に記載の半導体デバイス。
【請求項８】
上記遮断層は、上記埋め込み導電層上に直接配置された絶縁層によって、上記埋め込み導電層から分離されている請求項５に記載の半導体デバイス。
【請求項９】
上記絶縁層は窒化珪素からなる請求項８に記載の半導体デバイス。
【請求項１０】
上記誘電体は第２補助層を含む請求項５に記載の半導体デバイス。
【請求項１１】
上記第２補助層は、上記遮断層のＥ率よりも小さいＥ率を有する軟層である請求項１０に記載の半導体デバイス。
【請求項１２】
上記軟層は上記遮断層の下に配置されている請求項１１に記載の半導体デバイス。
【請求項１３】
上記軟層のＥ率は２００ＰＧａより小さい請求項１２に記載の半導体デバイス。
【請求項１４】
上記軟層はＦＳＧ酸化物からなる請求項１３に記載の半導体デバイス。
【請求項１５】
上記軟層は、上記埋め込み導電層上に直接配置された絶縁層によって、上記埋め込み導電層から分離されている請求項１２に記載の半導体デバイス。
【請求項１６】
上記絶縁層は窒化珪素からなる請求項１５に記載の半導体デバイス。
【請求項１７】
上記遮断層のＥ率は少なくとも２００ＧＰａよりも大きい、請求項１５に記載の半導体デバイス。
【請求項１８】
上記遮断層は、シリコンオキシナイトライド、窒化珪素、または、炭化珪素からなる請求項１７に記載の半導体デバイス。
【請求項１９】
上記応力遮断構造は、少なくとも、軟層と遮断層と応力除去層との３つの層を含み、
上記応力除去層は上記遮断層の上に配置されると共に、上記遮断層は上記軟層の上に配置され、
上記遮断層のＥ率は、上記軟層および上記応力除去層のＥ率よりも大きい、請求項１に記載の半導体デバイス。
【請求項２０】
上記軟層および上記応力除去層は互いに異なるＥ率を有する材料からなり、上記応力除去層のＥ率は上記軟層のＥ率よりも大きい、請求項１９に記載の半導体デバイス。
【請求項２１】
上記軟層のＥ率は２００ＧＰａよりも小さい、請求項２０に記載の半導体デバイス。
【請求項２２】
上記軟層はＦＳＧ酸化物からなる請求項２１に記載の半導体デバイス。
【請求項２３】
上記応力除去層のＥ率は２００ＧＰａよりも大きい、請求項２１に記載の半導体デバイス。
【請求項２４】
上記遮断層は、シリコンオキシナイトライド、窒化珪素、または、炭化珪素からなる請求項２３に記載の半導体デバイス。
【請求項２５】
上記軟層および上記応力除去層は同じ軟性の材料からなる請求項１９に記載の半導体デバイス。
【請求項２６】
上記軟層のＥ率は２００ＧＰａよりも小さい、請求項２５に記載の半導体デバイス。
【請求項２７】
上記軟性の材料はＦＳＧ酸化物である請求項２６に記載の半導体デバイス。
【請求項２８】
上記遮断層は、シリコンオキシナイトライド、窒化珪素、または、炭化珪素からなる請求項２７に記載の半導体デバイス。
【請求項２９】
半導体基板に半導体素子を集積する工程と、
導電層を堆積する工程と、
上記導電層上に応力遮断構造を有する誘電体を堆積する工程と、
上記誘電体上に導体パッドを形成し、上記導体パッドを上記半導体素子に接続する工程と、を含む半導体デバイスの製造方法。
【請求項３０】
上記応力遮断構造内に、縦方向の機械的な応力勾配を横方向の応力勾配に変換する材料からなる、または、上記材料を含む、応力除去層を形成する、請求項２９に記載の方法。
【請求項３１】
少なくとも、軟層と遮断層と応力除去層との３つの層を堆積することによって上記応力遮断構造を形成し、
上記応力除去層を上記遮断層の上に配置すると共に、上記遮断層を上記軟層の上に配置し、
上記遮断層のＥ率は、上記軟層および上記応力除去層のＥ率よりも大きい、請求項２９に記載の方法。
【請求項３２】
上記軟層および上記応力除去層は、互いに異なるＥ率を有する材料からなり、
上記応力除去層のＥ率は上記軟層のＥ率よりも大きい、請求項３１に記載の方法。
【請求項３３】
上記軟層のＥ率は２００ＧＰａよりも小さい、請求項３２に記載の方法。
【請求項３４】
上記軟層および上記応力除去層は同じ軟性の材料からなる、請求項３１に記載の方法。
【請求項３５】
上記軟性の材料のＥ率は２００ＧＰａよりも小さい、請求項３４に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、概して、半導体デバイス、例えばＤＲＡＭデバイスのような半導体メモリチップ、に関するものである。
【０００２】
また、本発明は、半導体デバイスの製造方法に関するものである。
【０００３】
〔発明の背景〕
アメリカ特許明細書６，６１７，２１１には、メモリ集積回路、および、メモリ集積回路のクラウンセルキャパシタ（クラウン電池；crown-cell capacitor）の製造方法が開示されている。このメモリ集積回路は、絶縁層によって他から絶縁された複数の導電層を備えた多層構造を有している。上記メモリ集積回路上には、該メモリ集積回路に外部から接続するために、導体パッドが配置されている。これらの導体パッドは、誘電体を介することによって、最上位に配置される導電層から分離されている。
【０００４】
〔発明の目的〕
半導体デバイスの製造コストを最小限に抑えるために、半導体デバイスの大きさは可能な限り小型化されている。また、半導体デバイスにおける製膜工程の時間を最小限に抑えるために、半導体デバイスの全ての層の厚さは、可能な限り薄いものが選択されている。そして、横方向および縦方向に小型化される結果、半導体デバイスの機械的な堅牢性が低下している。例えば、半導体デバイスの電気的特性を試験するために、導体パッド上に測定用の探針が配置される場合、これらの導体パッドに加えられる機械力は、大きすぎてはならない。この機械力がある値を超えると、絶縁体、つまり、導体パッドと最上位に位置する埋め込み導電層（導電層）との間の誘電体、または、埋め込み導電層同士の間の誘電体、が破損し内部亀裂が生じることになる。通常、これらの亀裂は、半導体デバイスを直ちに破壊するものではないが、製品の機能の観点からすると、半導体デバイスの寿命および信頼性を低下させる結果となる。例えば、銅に対する拡散障壁が不十分であるために移行（移動）が始まり、導電材料が、拡散障壁の亀裂を通って、および／または、亀裂に沿って絶縁体を貫いて移行し、絶縁性導電ワイヤ間の電気的短絡を引き起こすことになる。
【０００５】
この問題を解決するために、従来の半導体デバイスでは、通常、埋め込み導電層を導体パッドの下の領域には使用しない。従来の半導体デバイスでは、これらの導体パッドの下の領域は、機械的な亀裂に起因する短絡を回避するために、電気的に不活性になっている。つまり、上記領域は、いかなる構造も有していない純粋な誘電体から構成されている。また、上記領域の他の構成としては、該領域が、ユニットプロセス（単位工程）による断続的な構造で満たされていてもよい。このように、いかなる場合でも、上記導体パッドの下の領域は、機能的な電気配線には用いられていない。
【０００６】
したがって、本発明の目的は、低コストで製造できる半導体デバイスを提供することにある。
【０００７】
さらに、本発明の目的は、機械的堅牢性を有すると共に、機能的な製品信頼性に対して悪影響を及ぼすことなく長寿命を保証できる半導体デバイスを提供することにある。
【０００８】
本発明の更なる目的は、半導体デバイスの集積密度を向上させ、製造コストをさらに低減するために、埋め込み導電層を導体パッドの下の領域に用いることにある。
【０００９】
〔発明の概要〕
本発明のこれらの目的に鑑みて、改良された半導体デバイスが得られる。
【００１０】
本発明では、導体パッドと最も上に位置する埋め込み導電層との間の誘電体は、少なくとも１つの応力遮断構造を備えている。
【００１１】
本発明の重要な点は、例えば、測定用の探針、ワイヤボンディング、または、実装中の成型により、外部から導体パッドに加えられた縦方向および横方向の機械力が応力遮断構造によって吸収されるか、または、除去される、という点である。そして、この応力遮断構造により、短絡が生じる危険性が十分に低下する。その結果として、半導体デバイスの寿命が長くなり、信頼性が向上する。
【００１２】
本発明の更なる利点は、亀裂による短絡の危険性が非常に低い場合に、埋め込み導電層を導体パッドの真下に配置できるという点である。したがって、本発明の半導体デバイスの集積密度を向上させることができ、製造コストを低減することができる。
【００１３】
本発明の第１実施形態によれば、応力遮断構造は、縦方向の機械的の応力勾配（変化）を主に横方向の応力勾配（変化）に変換する材料からなる、または上記材料を含む、応力除去層を含んでいる。つまり、縦方向の機械力は、横方向の機械力に変換され、埋め込み導電層の領域（界面）から除去される。この応力除去層は、パターン形成（構造化）されていてもよいし、パターン形成されていなくてもよい。
【００１４】
このような応力除去層は、該応力除去層の堆積プロセスを操作することによって形成されていてもよい。例えば、応力除去層の堆積中に、所定の横方向および縦方向の層応力が応力除去層内に生じるように、プロセスパラメータを調整することによって形成してもよい。また、例えば、応力除去層の堆積中に、引張層応力および圧縮層応力が生じてもよい。これにより、応力除去層内に応力勾配が生じることになる。このような層は、応力除去層の上部および下部間の領域を最適な状態にするので、上部部分では支持層として、下部部分では停止層として機能する。応力除去層の近傍においては、亀裂を最適に抑える、いわゆる膜特性が変化する。例えば、所定の縦横方向の応力比によって縦方向および横方向の機械力を弱め、かつ補正するために、応力除去層の膜特性を変化させることができる。こうして、上記の作用を有する層が生じる。
【００１５】
誘電体は、さらに、十分に変化した膜特性を有する第１補助層を含んでいることが好ましい。この第１補助層は、応力除去層のＥ率（＝弾性率）よりも大きいＥ率を有する遮断層であってもよい。つまり、遮断層は、応力除去層よりも「硬い」。遮断層は、応力除去層によって変換および除去されなかった残りの縦方向の力（残留力）を遮断するために、応力除去層の下に配置される必要がある。ここで、Ｅ率（＝弾性率）とは、線弾性変形に対する物体の力を示すものである。この値が高くなればなる程、物体は分割力または引張力に対して強く（硬く）なる。縦方向の力を効果的に遮断するためには、遮断層のＥ率は、少なくとも２００ＧＰａよりも大きくなければならない。この遮断層は、シリコンオキシナイトライド、窒化珪素、または、炭化珪素からなっていてもよい。
【００１６】
さらに、誘電体は、第２補助層を含んでいてもよい。この第２補助層は、遮断層のＥ率よりも小さいＥ率を有する軟層であることが好ましい。この軟層は、遮断層を埋め込み導電層から分離するために、遮断層の下に配置される必要がある。
【００１７】
軟層のＥ率は、２００ＰＧａよりも小さいことが好ましい。この軟層は、フッ化酸素であり、「低誘電率」誘電体として用いられるＦＳＧのような酸化物材料からなっていてもよい。
【００１８】
また、軟層および応力除去層は、互いに異なる材料からなっていてもよく、また、同じ材料からなっていてもよい。同じ材料からなる場合、軟層と応力除去層との間に遮断層を含んだ一種のサンドイッチ構造が形成される。
【００１９】
本発明の第２実施形態では、応力遮断構造は、少なくとも、軟層と遮断層と応力除去層との３つの層を含んでいる。応力除去層は遮断層の上に配置されており、遮断層は軟層の上に配置されている。遮断層のＥ率は、軟層および応力除去層のＥ率よりも大きい。軟層および応力除去層は、標準的な製造プロセスにより堆積された酸化物のような、標準的な材料からなるものである。応力除去層は、例えば、標準的なＣＶＤ（ＣＶＤ：化学気相成長）酸化物からなるものである。
【００２０】
軟層および応力除去層は、互いに異なるＥ率を有する材料からなっていてもよい。この場合、応力除去層のＥ率は、軟層のＥ率よりも大きい。
【００２１】
あるいは、軟層および応力除去層は、同じ軟性の材料からなっていてもよい。この場合、軟性の材料のＥ率は、２００ＧＰａよりも小さいことが好ましい。この軟性の材料は、例えばＦＳＧ酸化物からなるものであってもよい。
【００２２】
本発明は、さらに、上述したように、応力遮断構造を有する半導体デバイスの製造方法に関するものである。
【００２３】
本発明の他の目的および利点は、発明の詳細な説明および特許請求の範囲を読み、図面を参照すれば、明らかになる。
【００２４】
〔好適な実施形態の詳細な説明〕
初めに、本発明の応力遮断構造を備えていない半導体デバイスについて記載する（図１〜図４）。なお、応力遮断構造を備えた本発明の半導体デバイスについては、図５〜図８を参照しながら後述する。
【００２５】
図１〜図８において、同一のまたは類似した部材には、同一の部材番号を付している。
【００２６】
図１は、第１埋め込み導電層（導電層）２０と第２埋め込み導電層（導電層）３０とを含む半導体デバイス１０を示している。両導電層は銅から成り、誘電体中間層４０（例えば、酸化珪素またはフッ化酸素）によって他から絶縁されている。これらの埋め込み導電層２０・３０は、パターン形成（構造化）されており、回路パス５０を備えている。
【００２７】
図１から分かるように、これら２つの銅層（埋め込み導電層）２０・３０は、窒化珪素からなる付加的な絶縁層６０・７０によって覆われている。これら窒化物層６０・７０の厚さは、例えば約１００ｎｍである。
【００２８】
２つの埋め込み導電層２０・３０の回路パス５０間を電気的に接続するために、両者の間にめっきスルーホール８０が配置されている。
【００２９】
上部埋め込み導電層２０の上には、誘電体１００が配置されている。この誘電体１００により、上部埋め込み導電層２０は、ＡｌＣｕ合金からなる導体パッド１１０から分離されている。誘電体１００は酸化珪素層からなり、その厚さｄは９００ｎｍであり、そのＥ率（弾性率）は約７０ＧＰａである。
【００３０】
図１には、探針１２０が示されている。この探針１２０を、試験（測定）目的で半導体デバイス１０に接触させるために、銅からなる導体パッド１１０（Ｅ率は約１１０ＧＰａ）の上部に加圧する。これについては図２に詳細に示す。
【００３１】
そして、図２に示すように、探針１２０の導体パッド１１０に対する加圧によって引き起こされる機械的応力によって、誘電体１００内部に亀裂１５０が生じる。
【００３２】
図３は、これらの亀裂１５０がさらに絶縁層６０および埋め込み導電層２０へと下方に広がっている状態を示している。そして、誘電体中間層４０および第２埋め込み導電層３０は、亀裂１５０の影響を受ける。
【００３３】
そして、図４に示すように、長期的には、導電材料が移行（移動）し、亀裂１５０に沿って短絡２００が生じることになる。短絡２００は、導体パッド１１０と埋め込み導電層２０との間、および、埋め込み導電層２０と埋め込み導電層３０との間に生じる。
【００３４】
半導体デバイス１０が２つ以上の埋め込み導電層を含んでいる場合には、それら全てが短絡２００の影響を受けることになる。
【００３５】
図５は、本発明の第１実施形態に係る半導体デバイス３００を示している。この半導体デバイス３００は、導体パッド１１０と上部埋め込み導電層２０との間に応力除去層（誘電体）３１０を含む応力遮断構造を有している。ここでいう応力遮断構造とは、誘電体１００（例えば図１参照）の内部に生じる応力が、半導体デバイスを構成する他の領域に移行（移動）することを防止（抑制）するための構造をいう。この応力除去層３１０は、探針１２０によって加えられた縦方向の機械力を、図５の矢印３２０に示すように、主に横方向の力に変換する。したがって、縦方向の応力の多くは、横方向の応力に変換される。
【００３６】
応力除去層３１０は酸化物からなり、この酸化物は、所定の縦横方向の応力変化（勾配）が応力除去層３１０内で生じるように堆積されている。この応力変化（勾配）が引張層応力および／または圧縮層応力を含んでいるため、上記「除去作用」が得られる。この除去作用は、堆積率を変化させる（例えば、化学成分または高周波パワー（RF power）を変化させる）ことにより、または、堆積中の層の処理（例えば、ウェハーの温度；付加的なガス）を変化させることにより得られる。
【００３７】
図６は、本発明の第２実施形態に係る半導体デバイス４００を示している。この半導体デバイス４００は、軟層（第２補助層）４１０と、遮断層（第１補助層）４２０と、応力除去層３１０とを含む応力遮断構造を有している。これら３つの層は、導体パッド１１０と、上部埋め込み導電層２０の上に位置する絶縁層６０との間において、誘電体１００を形成している。導体パッド１１０は、応力除去層３１０上に直接、配置されている。
【００３８】
応力除去層３１０は、酸化珪素のような酸化物からなり、上述した図５の説明のように堆積される。したがって、応力除去層３１０内で横方向および縦方向の応力変化が生じることにより、上記「除去作用」が得られる。
【００３９】
遮断層４２０は、窒化珪素（Ｅ率：約３００ＧＰａ）、シリコンオキシナイトライド、または、炭化珪素（Ｅ率：約４００ＧＰａ）からなるものである。遮断層４２０のＥ率は応力除去層３１０のＥ率および軟層４１０のＥ率よりも大きいため、遮断層４２０の「遮断機能」が得られる。また、遮断層４２０のＥ率は、２００ＧＰａよりも大きくなければならず、遮断層４２０の厚さは約５０ｎｍであることが好ましい。
【００４０】
軟層４１０は、上記応力遮断構造を構成する層の中で最もやわらかい層である。つまり、軟層のＥ率は２００ＧＰａより小さいことが好ましい。また、軟層４１０は、Ｅ率が約１８０ＧＰａであるＦＳＧ酸化物からなっていてもよい。
【００４１】
図６に示す構造は、以下のように機能する。まず、探針１２０によって生じた縦方向の機械的応力は、応力除去層３１０によって横方向の機械的応力に変換される。ここで、遮断層４２０は、残留応力が半導体デバイス４００の他の層に転移（移行）することを完全に遮断するために、応力除去層３１０の真下に配置されている。そして、遮断層４２０は軟性を有する軟層４１０上に配置されているため、遮断層４２０はわずかに動くことができる。そのため、応力除去層３１０によって除去されなかった力（例えば、少量の縦方向の力）は、遮断層４２０に吸収される。結果として、軟層４１０と遮断層４２０と応力除去層３１０とからなる応力遮断構造は、機械的応力によって生じる亀裂１５０が埋め込み導電層２０・３０へと下方に広がることを防止する。これにより、短絡が生じなくなる。
【００４２】
図７は、本発明の第３実施形態に係る半導体デバイス５００を示している。この半導体デバイス５００は、軟層５１０と、遮断層５２０と、応力除去層５３０とを含む応力遮断構造を有している。
【００４３】
応力除去層５３０は、酸化珪素のような標準的な酸化物からなり、従来技術の方法により従来通り堆積される。つまり、応力除去層５３０は、縦方向の外部応力を横方向の機械的応力に自動的に変換する内部層構造を有していない。この点で、応力除去層５３０は「普通の」層である。例えば、応力除去層５３０は、プラズマＣＶＤプロセスによって堆積されていてもよい。そして、応力除去層５３０の厚さｄ１は約７５０ｎｍであり、そのＥ率は約７０ＧＰａである。
【００４４】
遮断層５２０は、炭化珪素、窒化珪素、または、シリコンオキシナイトライドからなるものである。遮断層５２０は、応力遮断構造を構成する層の中で最も硬い層である。したがって、遮断層５２０Ｅ率は、応力除去層５３０および軟層５１０のＥ率よりも大きい。遮断層５２０のＥ率は、少なくとも２００ＧＰａよりも大きくなければならず、その厚さは約５０ｎｍであることが好ましい。
【００４５】
軟層５１０は、応力遮断構造を構成する層の中で最もやわらかい層である。つまり、軟層５１０のＥ率は２００ＧＰａよりも小さいことが好ましい。軟層５１０は、Ｅ率が約１８０ＧＰａであるＦＳＧ酸化物からなり、その厚さは約２００ｎｍである。
【００４６】
図７に示す応力遮断構造は、応力除去層５３０が力（応力）を縦方向から横方向に自動的に変換しないにも関わらず、効果的に機能する。そして、応力遮断構造は、亀裂により生じる半導体デバイスの故障を効果的に防止する。つまり、探針１２０によって加えられる機械力により、応力除去層５３０内で亀裂１５０が生じるが、これらの亀裂１５０は、遮断層５２０によって遮断されるため、埋め込み導電層４０へと下方に広がらない。これは、遮断層５２０が非常に硬い（Ｅ率が大きい）ため、亀裂１５０を遮断または固定できるためである。さらに、遮断層５２０は軟層５１０上に配置されているので、軟層５１０は残留する機械力を吸収することができる。
【００４７】
本発明の第４実施形態（図示せず）は、図７に示す実施形態と酷似している。応力除去層５３０の厚さｄだけが異なっており、厚さｄ１は約１５００ｎｍである。第４実施形態の応力除去層５３０以外の層は、第３実施形態と同一である。
【００４８】
図８は、本発明の第５実施形態に係る半導体デバイス７００を示している。この半導体デバイス７００は、応力遮断構造と同様のサンドイッチ構造を有している。このサンドイッチ構造は、下部ＦＳＧ酸化物層７１０と、上部ＦＳＧ酸化物層７２０と、ＦＳＧ酸化物層７１０・７２０との間に配置される遮断層７３０とを含んでいる。
【００４９】
上部ＦＳＧ層７２０の厚さｄ１は約５００ｎｍであり、下部ＦＳＧ層７１０の厚さｄ２は約２００ｎｍである。また、ＦＳＧ層のＥ率は約１８０ＧＰａである。遮断層４２０は、炭化珪素、窒化珪素、または、シリコンオキシナイトライドからなるものである。また、遮断層４２０の厚さは約５０ｎｍであることが好ましい。
【００５０】
本発明の第６実施形態（図示せず）では、上部ＦＳＧ層の厚さｄ１が１５００ｎｍである。第６実施形態の上部ＦＳＧ層以外の層は、第５実施形態と同一である。
【図面の簡単な説明】
【００５１】
【図１】第１埋め込み導電層と第２埋め込み導電層とを含む半導体デバイスを示す図である。
【図２】探針１２０により引き起こされる機械的応力によって、誘電体の内部に亀裂が生じた状態を示す図である。
【図３】亀裂がさらに絶縁層および埋め込み導電層へと下方に広がった状態を示す図である。
【図４】亀裂に沿って短絡が生じている状態を示す図である。
【図５】本発明の第１実施形態に係る半導体デバイスを示す図である。
【図６】本発明の第２実施形態に係る半導体デバイスを示す図である。
【図７】本発明の第３実施形態に係る半導体デバイスを示す図である。
【図８】本発明の第５実施形態に係る半導体デバイスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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