(57)【要約】【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。【選択図】図１７
2006019351.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１導電型を有する半導体基板上に第１保護膜を形成する工程；
（ｂ）前記第１保護膜上に第１膜からなるダミーゲートを形成する工程；
（ｃ）前記ダミーゲートの両側の前記半導体基板に第２導電型を有するソース、ドレインを形成する工程；
（ｄ）前記ダミーゲートを覆って前記半導体基板上に第２膜を形成した後、前記ダミーゲートの上面が露出するまで、前記第２膜を除去する工程；
（ｅ）前記ダミーゲートおよび前記ダミーゲート下の前記第１保護膜を除去して、ゲート溝を形成する工程；
（ｆ）前記ゲート溝の内壁に沿って前記第２膜上にゲート絶縁膜を形成する工程；
（ｇ）前記ゲート溝の内部を埋め込んで、前記ゲート絶縁膜上に第１材料膜を形成する工程；
（ｈ）前記第１材料膜に不純物をイオン注入する工程；
（ｉ）前記第１材料膜を相対的に低い温度で酸化処理する工程；
（ｊ）酸化処理された前記第１材料膜を除去する工程；
（ｋ）前記ゲート溝の内部に、金属膜からなるゲートを形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｉ）工程において、前記不純物が前記ゲート絶縁膜と前記第１材料膜との界面に偏析する半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記不純物は前記第２導電型である半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｉ）工程の酸化処理の温度は、８００℃以下である半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記ゲート絶縁膜は高誘電率膜である半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１材料膜はハフニウム、チタン、ジルコニウムまたはタンタルである半導体装置の製造方法。
【請求項７】
以下を含む半導体装置：
（ａ）第１導電型を有する半導体基板上に形成され、ゲート溝が形成された第２膜；
（ｂ）前記ゲート溝の内壁に沿って形成されたゲート絶縁膜；
（ｃ）前記ゲート溝の内部に埋め込まれ、前記ゲート絶縁膜上に形成された金属膜からなるゲート；
（ｄ）前記ゲート絶縁膜の前記ゲートに隣接する領域に偏析した不純物；
（ｅ）前記ゲートの両側の前記半導体基板に形成された第２導電型のソース、ドレイン。
【請求項８】
請求項７記載の半導体装置において、前記金属膜は単層膜である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
基板上に絶縁層を形成し、絶縁層上に不純物を含む多結晶シリコン膜を形成し、多結晶シリコン膜上に金属層を形成した後、シリサイド技術により絶縁層上の多結晶シリコン膜を実質的に全てシリサイド化して、半導体デバイスのゲートを形成する技術が米国特許第６５９９８３１ Ｂ１号明細書（特許文献１）に開示されている。
【特許文献１】米国特許第６５９９８３１ Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置の高集積化に伴うＭＩＳＦＥＴの微細化が進むに従い、ＭＩＳＦＥＴについては、以下に説明する種々の技術的課題が存在する。
【０００４】
例えば２ｎｍ以下の相対的に薄いゲート絶縁膜を用いると、量子トンネル効果によりゲート絶縁膜のリーク電流が増加する。また、ＭＩＳＦＥＴを縮小すると短チャネル効果が現れるため、チャネルの不純物濃度を相対的に高く設定する必要があるが、チャネルの不純物濃度を相対的に高くするとＭＩＳＦＥＴの電流駆動能力が低下し、さらにドレインとチャネルとの間でトンネル電流が流れるなどの問題が生じる。
【０００５】
さらに、ＭＩＳＦＥＴのゲートをシリコン（Ｓｉ）原子からなる多結晶シリコン膜で構成した場合は、多結晶シリコン膜の空乏化またはボロン（Ｂ）の突き抜けなどが問題となる。例えば多結晶シリコンゲートを用いたＭＩＳＦＥＴに、ＯＮ状態となるようにゲート電圧を加えると、ゲート絶縁膜の界面近傍近くでゲート中の自由電子がなくなる領域が僅かに形成されるゲート空乏化が起こる。これにより、見かけ上のゲート絶縁膜が厚くなり、ＭＩＳＦＥＴのＯＮ電流が本来得られるべき値よりも低下する。このゲート空乏化の影響はゲート絶縁膜の厚さが薄くなるに従い顕著となる。
【０００６】
このような問題を解決する手段の１つとして、例えばゲート材料を金属膜で構成するＭＩＳＦＥＴを挙げることができる。金属ゲートを用いたＭＩＳＦＥＴでは、ゲート抵抗が多結晶シリコンゲートよりも低くなり、ゲート空乏化が起こらず、さらに高誘電率の素材を使った絶縁膜（以下、Ｈｉｇｈ−ｋ絶縁膜と記す）との組合せができるといった利点があることから、多結晶シリコンゲートを用いたＭＩＳＦＥＴよりも高速で消費電力の少ないＬＳＩ（Large Scale Integration）を実現することが可能である。
【０００７】
金属ゲートの中でも、シリサイド技術によりゲート絶縁膜上の多結晶シリコン膜を全て反応させて形成されるニッケルシリサイド（ＮｉＳｉ）ゲート（以下、ＮｉＳｉゲートと記す）は、多結晶シリコン膜の中に添加された不純物種および不純物濃度、ならびにシリサイド反応条件等によりＭＩＳＦＥＴのしきい値電圧を制御できることから有望視されている。
【０００８】
しかしながら、本発明者らが検討したところ、ＮｉＳｉゲートを有するＭＩＳＦＥＴについては、以下のごとく進行する問題となる製造工程が存在する。すなわち、半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上に多結晶シリコン膜を形成した後、多結晶シリコン膜をマスクとして半導体基板に不純物をイオン注入する。次いで、活性化アニールを行い、この不純物を活性化させることにより、ＭＩＳＦＥＴのソース、ドレインを形成する。しかし、この活性化アニールは８００℃よりも高い温度で行われるため、ゲート絶縁膜と多結晶シリコン膜との界面に反応層が形成され、さらにゲート絶縁膜と半導体基板との界面に低誘電体層が形成される。特に、上記低誘電体層が形成されると、ゲート絶縁膜をＨｉｇｈ−ｋ絶縁膜によって形成しても見かけ上のゲート絶縁膜の誘電率は、Ｈｉｇｈ−ｋ絶縁膜の誘電率よりも低くなり、ＭＩＳＦＥＴのＯＮ電流が本来得られるべき値よりも低下してしまう。
【０００９】
本発明の目的は、相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置の製造方法は、第１導電型を有する半導体基板上に第１保護膜を形成した後、第１保護膜上に第１膜からなるダミーゲートを形成する工程と、ダミーゲートの両側の半導体基板に第２導電型を有するソース、ドレインを形成する工程と、ダミーゲートを覆って半導体基板上に第２膜を形成した後、ダミーゲートの上面が露出するまで、第２膜を除去する工程と、ダミーゲートおよびダミーゲート下の前記第１保護膜を除去して、ゲート溝を形成する工程と、ゲート溝の内壁に沿って第２膜上にゲート絶縁膜を形成する工程と、ゲート溝の内部を埋め込んで、ゲート絶縁膜上に第１材料膜を形成する工程と、第１材料膜に不純物をイオン注入する工程と、第１材料膜を相対的に低い温度で酸化処理する工程と、酸化処理された第１材料膜を除去する工程と、ゲート溝の内部に金属膜からなるゲートを形成する工程とを有する。
【００１３】
本発明による半導体装置は、第１導電型を有する半導体基板上に形成され、ゲート溝が形成された第２膜と、ゲート溝の内壁に沿って形成されたゲート絶縁膜と、ゲート溝の内部に埋め込まれ、ゲート絶縁膜上に形成された金属膜からなるゲートと、ゲート絶縁膜のゲートに隣接する領域に偏析した不純物と、ゲートの両側の半導体基板に形成された第２導電型のソース、ドレインとを有する。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本発明の一実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１〜図１７を用いて工程順に説明する。図１〜図１０および図１２〜図１７は、ゲート長方向の半導体基板の要部断面図であり、図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。また、図１１は、金属膜にイオン注入された不純物の酸化処理前後の概略濃度分布図である。
【００１９】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を用意する。次いで、この半導体基板１を熱酸化してその表面に、例えば厚さ０.０１μｍ程度の薄い酸化シリコン膜２を形成し、続いてその上層にＣＶＤ（Chemical Vapor Deposition）法で、例えば厚さ０.１μｍ程度の窒化シリコン膜３を堆積する。この後、レジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に、例えば深さ０.３５μｍ程度の素子分離溝４を形成する。
【００２０】
次に、図２に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜５を堆積した後、酸化シリコン膜５をＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝４の内部に酸化シリコン膜５を残すことにより素子分離領域を形成する。次いで、半導体基板１を、例えば１０００℃程度の温度でアニールすることにより、素子分離溝４に埋め込んだ酸化シリコン膜５をデンシファイする。
【００２１】
次に、図３に示すように、熱リン酸を用いて窒化シリコン膜３を除去し、続いてフッ酸系の水溶液を用いて酸化シリコン膜２を除去した後、半導体基板１を熱酸化して、半導体基板１の表面に第１保護膜６を形成する。次いで、半導体基板１のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域にｐ型ウェル７を形成するためのボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にｎ型ウェル８を形成するためのリン（Ｐ）をイオン注入した後、半導体基板１に、例えば９５０℃、６０秒程度のアニールを施して、上記ｎ型およびｐ型不純物を活性化させる。
【００２２】
その後、例えば厚さ２００ｎｍ程度のシリコン膜（第１膜）９および、例えば厚さ１０ｎｍ程度の第２保護膜１０をＣＶＤ法で半導体基板１上に堆積する。シリコン膜９は、例えばアモルファスシリコン膜または多結晶シリコン膜、第２保護膜１０は、例えば酸化シリコン膜または窒化シリコン膜を用いることができる。
【００２３】
次に、図４に示すように、レジストパターンをマスクとして第２保護膜１０およびシリコン膜９を順次エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域にシリコン膜９からなる、例えばゲート長０.１〜０.１２μｍ程度のダミーゲート１１ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にシリコン膜９からなる、例えばゲート長０.１〜０.１２μｍ程度のダミーゲート１１ｐを形成する。
【００２４】
次に、ｎ型ウェル８をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎの第２保護膜１０およびダミーゲート１１ｎをマスクとしてｐ型ウェル７にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの相対的に低濃度なＬＤＤ（Lightly Doped Drain）１２を形成する。上記ヒ素は、例えば注入エネルギー５ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入する。同様に、ｐ型ウェル７をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐの第２保護膜１０およびダミーゲート１１ｐをマスクとしてｎ型ウェル８にｐ型不純物、例えばフッ化ボロン（ＢＦ2）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの相対的に低濃度なＬＤＤ１３を形成する。上記フッ化ボロンは、例えば注入エネルギー５ｋｅＶ、ドーズ量５×１０14ｃｍ-2で注入する。
【００２５】
次に、図５に示すように、半導体基板１上に、例えば厚さ８０ｎｍ程度の酸化シリコン膜をＣＶＤ法で堆積した後、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのダミーゲート１１ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのダミーゲート１１ｐのそれぞれの側壁に側壁膜１４を形成する。
【００２６】
次に、ｎ型ウェル８をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎの第２保護膜１０、ダミーゲート１１および側壁膜１４をマスクとしてｐ型ウェル７にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎの相対的に高濃度なソース、ドレイン１５を形成する。上記ヒ素は、例えば注入エネルギー４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2で注入する。同様に、ｐ型ウェル７をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐの第２保護膜１０、ダミーゲート１１ｐおよび側壁膜１４をマスクとしてｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの相対的に高濃度なソース、ドレイン１６を形成する。上記フッ化ボロンは、例えば注入エネルギー２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入する。
【００２７】
その後、半導体基板１に、例えば１０００℃程度の温度でアニールを施して、上記ｎ型およびｐ型不純物を活性化させる。
【００２８】
次に、図６に示すように、半導体基板１上に、例えば厚さ１０ｎｍ程度のコバルト（Ｃｏ）膜をスパッタリング法で堆積した後、例えば５００〜６００℃程度、６０秒程度のアニールを半導体基板１に施して、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン１５およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン１６の表面に選択的に、例えば厚さ３０ｎｍ程度のシリサイド層１７を形成する。この後、例えば７００〜８００℃、９０秒程度のアニールを半導体基板１に施して、シリサイド層１７の低抵抗化を行う。この後、ウェットエッチングで未反応のコバルト膜を除去する。なお、このシリサイド層１７は形成しない場合もある。
【００２９】
次に、図７に示すように、半導体基板１上に、例えば厚さ約２００ｎｍ以上の酸化シリコン膜（第２膜）１８をＣＶＤ法で堆積する。酸化シリコン膜１８は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法または有機シランの熱分解によるＣＶＤ法で堆積することができる。
【００３０】
次に、ｎチャネル型ＭＩＳＦＥＴＱｎのダミーゲート１１ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのダミーゲート１１ｐの上面が露出するまで酸化シリコン膜１８および第２保護膜１０をＣＭＰ法で研磨する。
【００３１】
次に、図８に示すように、ＲＩＥ法で異方性エッチングして、シリコン膜９を選択的に除去し、ゲート溝１９を形成する。この時、第１保護膜６はエッチングのストッパ膜として機能する。次いで、フッ酸系の水溶液を用いて露出した第１保護膜６を除去する。
【００３２】
次に、図９に示すように、ゲート溝１９の内壁に沿って酸化シリコン膜１８上に比誘電率が相対的に高い絶縁材料（以下、高誘電率膜と記す）２０を形成する。高誘電率膜２０は、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能し、例えばＨｆＳｉＯx、ＨｆＡｌＯx、ＺｒＳｉＯx、ＺｒＡｌＯx、Ｌａ2Ｏ3またはＬａＳｉＯx等であり、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法で形成することができる。酸化シリコン膜１８上に堆積される高誘電率膜２０の厚さは、例えば５ｎｍ以下であり、比誘電率を考慮したＳｉＯ2換算膜厚（実効膜厚）が２ｎｍ以下となるように設定される。なお、高誘電率膜２０に代えて、例えば熱酸化法またはＣＶＤ法で形成した酸化シリコン膜を用いてもよい。
【００３３】
次に、高誘電率膜２０上に、例えば厚さ１００ｎｍ程度の金属膜（第１材料膜）２１ａをスパッタリング法で堆積する。この金属膜２１ａは相対的に低い温度、例えば温度１００〜６００℃程度のアニールで膜全体が容易に酸化される金属膜が好ましい。金属膜２１ａには、例えばハフニウム（Ｈｆ）膜、チタン（Ｔｉ）膜、ジルコニウム（Ｚｒ）膜またはタンタル（Ｔａ）膜等を用いることができる。
【００３４】
次に、ｎチャネル型ＭＩＳＦＥＴＱｎ形成領域の金属膜２１ａにシリコンに対してｎ型に働く不純物、例えばリン、ヒ素、アンチモン（Ｓｂ）またはビスマス（Ｂｉ）等をイオン注入する。上記不純物は、例えばドーズ量１×１０14〜１×１０16ｃｍ-2程度で注入する。同様に、ｐチャネル型ＭＩＳＦＥＴＱｐ形成領域の金属膜２１ａにシリコンに対してｐ型に働く不純物、例えばボロン、フッ化ボロン、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）等をイオン注入する。上記不純物は、例えばドーズ量１×１０14〜１×１０16ｃｍ-2程度で注入する。
【００３５】
次に、図１０に示すように、相対的に低い温度で半導体基板１に酸化処理を施して、金属膜２１ａの全てを酸化金属膜２１に変える。酸化処理は酸素を含有する雰囲気中、例えば酸素雰囲気中またはオゾン雰囲気中において行われる。相対的に高い温度、例えば８００℃よりも高い温度で金属膜２１ａを酸化すると、高誘電体膜２０と半導体基板１とが反応して、これらの界面に低誘電体層が形成される、また、後の製造工程において、酸化金属膜２１が希フッ酸水溶液により容易に除去できなくなるなどの問題が生ずる。これらのことから、酸化処理の温度は、例えば８００℃以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては６００℃以下が考えられるが、さらに５００℃以下が最も好適と考えられる。金属膜２１にハフニウム膜を用いた場合の好ましい酸化処理の温度範囲は、例えば４００〜５００℃程度であり、この酸化処理により酸化ハフニウム（ＨｆＯ2）膜が形成される。
【００３６】
さらに、金属膜２１ａにイオン注入された不純物（シリコンに対してｎ型に働く不純物およびシリコンに対してｐ型に働く不純物）は酸化金属膜２１中に固溶しづらいため、上記酸化処理では、上記不純物が高誘電率膜２０の方向へ移動して高誘電率膜２０と酸化金属膜２１との界面に偏析する。この界面での不純物の偏析量は、例えば１０12〜１０14ｃｍ-2程度である。
【００３７】
図１１（ａ）に、酸化処理前の半導体基板、高誘電率膜（Ｈｉｇｈ−ｋ）および金属膜に含まれる不純物の概略濃度分布図、図１１（ｂ）に、酸化処理後の半導体基板、高誘電率膜（Ｈｉｇｈ−ｋ）および酸化金属膜に含まれる不純物の概略濃度分布図を示す。図１１（ａ）および（ｂ）に示すように、金属膜の中にイオン注入された不純物は酸化処理により高誘電率膜の方向へ移動し、不純物の一部は酸化金属膜の中に残るものの、そのほとんどは高誘電率膜と酸化金属膜との界面に偏析する。
【００３８】
次に、図１２に示すように、希フッ酸水溶液を用いて、酸化金属膜２１を選択的にウェットエッチングにより実質的に全て除去する。この時、高誘電率膜２０はウェットエッチングのストッパ膜として機能する。前述したように、酸化金属膜２１は、金属膜２１ａを相対的に低い温度で酸化処理して形成しているので、短時間で容易にウェットエッチングされて、高誘電率膜２０へのダメージを防ぐことができる。なお、酸化金属膜２１を除去することにより、酸化金属膜２１中に含まれた不純物も同時に除去される。
【００３９】
次に、図１３に示すように、ゲート溝１９の内部を含む高誘電率膜２０上にアモルファスシリコン膜２２を堆積する。アモルファスシリコン膜２２はＣＶＤ法で形成され、例えば原料ガスにＳｉＨ4、Ｓｉ2Ｈ6またはＳｉ3Ｈ8等を用いて、例えば５００〜５５０℃の温度範囲において、高誘電率膜２０へのダメージを抑えて成膜される。その厚さは、例えば１００ｎｍ程度である。なお、アモルファスシリコン膜２２に代えて、多結晶シリコン膜を用いてもよい。多結晶シリコン膜はＣＶＤ法で形成され、例えば原料ガスにＳｉＨ4、Ｓｉ2Ｈ6またはＳｉ3Ｈ8等を用いて、例えば５５０〜６５０℃程度の温度範囲において成膜される。
【００４０】
次に、図１４に示すように、高誘電率膜２０およびアモルファスシリコン膜２２をＣＭＰ法で研磨して、ゲート溝１９以外の高誘電率膜２０およびアモルファスシリコン膜２２を除去し、ゲート溝１９の内壁に高誘電率膜２０を残し、ゲート溝１９の内部にアモルファスシリコン膜２２を残す。次いで、半導体基板１上に金属膜２３、例えばニッケル（Ｎｉ）膜をスパッタリング法で堆積する。
【００４１】
次に、図１５に示すように、半導体基板１にアニールを施して、金属膜２３とゲート溝１９の内部のアモルファスシリコン膜２２とをシリサイド反応させることにより、ゲート溝１９の内部に金属ゲート２４を形成する。アニールの温度は、例えば８００℃以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては６００℃以下が考えられるが、さらに５００℃以下が最も好適と考えられる。金属膜２３にニッケル膜を用いた場合の好ましいアニールの温度範囲は、例えば４００℃程度であり、このアニールによりニッケルシリサイド膜が形成される。形成したニッケルシリサイドと高誘電率膜２０との界面には、前記図１０に示した偏析した不純物が存在する。
【００４２】
次に、図１６に示すように、ゲート溝１９以外の未反応の金属膜２３を、例えばウェットエッチングにより除去して、ゲート溝１９の内部に、例えばニッケルシリサイド膜からなる金属ゲート２４を残す。
【００４３】
なお、金属ゲート２４は、ゲート溝１９の内部に埋め込まれたアモルファスシリコン膜２２をシリサイド反応させて形成したが、前記図１２で説明した工程の後、ゲート溝１９の内部を含む半導体基板１上にスパッタリング法で金属膜、例えばニッケルシリサイド膜を堆積し、続いてゲート溝１９以外の金属膜をＣＭＰ法で除去することにより、ゲート溝１９の内部に金属膜を残し、これを金属ゲート２４としてもよい。
【００４４】
また、金属ゲート２４の材料として、ニッケルシリサイド膜を例示したが、これに限定されるものではなく、例えば白金シリサイド（ＰｔＳｉ）膜、ニッケルゲルマニウム（ＮｉＧｅ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜またはアルミニウム膜等の抵抗率が相対的に低い（例えば約２０〜３０μΩｃｍ以下）金属膜を用いることもできる。
【００４５】
これまでの工程により、ｎチャネル型ＭＩＳＦＥＴＱｎを構成するソース、ドレイン１５、金属ゲート２４、および金属ゲート２４に隣接する領域に不純物が偏析した高誘電率膜２０が形成される。同様に、ｐチャネル型ＭＩＳＦＥＴＱｐを構成するソース、ドレイン１６、金属ゲート２４、および金属ゲート２４に隣接する領域に不純物が偏析した高誘電率膜２０が形成される。
【００４６】
本実施の形態では、ゲート絶縁膜を構成する高誘電率膜２０を形成した後の製造過程において、半導体基板１に施されるアニールまたは酸化処理の温度が相対的に低いことから、高誘電率膜２０と金属ゲート２４との界面における反応層、または高誘電率膜２０と半導体基板１との界面における低誘電体層の形成を抑制することができる。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネル型ＭＩＳＦＥＴＱｐにおいて、金属ゲート２４を用いることによるＯＮ電流の増加と、低誘電体層の形成に伴うＯＮ電流の低下を抑制することができる。さらに、高誘電率膜２０の金属ゲート２４に隣接する領域に不純物が偏析したことにより、金属ゲート２４と高誘電率膜２０との界面に電気双極子が形成され、そこで生じた電界によって見かけ上の仕事関数が変化すると考えられる。この効果によりｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を低減できると考えられる。
【００４７】
その後、図１７に示すように、半導体基板１上に層間絶縁膜２５を形成し、続いてレジストパターンをマスクとして層間絶縁膜２５をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのシリサイド層１７に達する接続孔２６ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのシリサイド層１７に達する接続孔２６ｐを開口する。この時、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの金属ゲート２４に達する接続孔も同時に形成される。
【００４８】
次に、層間絶縁膜２５の上層に金属膜、例えば窒化チタン（ＴｉＮ）膜、タングステン膜および窒化チタン膜からなる積層膜を形成した後、ＣＭＰ法でこの金属膜を研磨することによって上記接続孔２６ｎ，２６ｐの内部に金属膜を埋め込み、プラグ２７を形成する。その後、層間絶縁膜２５の上層に金属膜を堆積し、この金属膜をエッチングして配線層２８を形成することにより、本実施の形態のＣＭＯＳデバイスが完成する。
【００４９】
なお、本実施の形態では、ゲート溝１９に埋め込まれる第１材料膜に、相対的に低い温度で酸化する金属膜２１ａを用いたが、金属膜２１ａに代えてアモルファスシリコン膜またはアモルファスゲルマニウム膜を用いてもよく、あるいは多結晶シリコン膜または多結晶ゲルマニウム膜を用いてもよい。
【００５０】
このように、本実施の形態によれば、ｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネル型ＭＩＳＦＥＴＱｐにおいて、金属ゲート２４を用いたことにより、相対的に高いＯＮ電流が得られ、さらに、ゲート絶縁膜を構成する高誘電率膜２０を形成した後の製造過程において、半導体基板１に施されるアニールまたは酸化処理の温度を相対的に低くしたことから、高誘電率膜２０と金属ゲート２４との界面における反応層または高誘電率膜２０と半導体基板１との界面における低誘電体層の形成が抑制されて、ＯＮ電流の低下を抑制することが可能になる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば前記実施の形態では、ＣＭＯＳデバイスに適用した場合について説明したが、金属ゲートを用いたＭＩＳＦＥＴを含むいかなる半導体装置にも適用することができる。
【産業上の利用可能性】
【００５３】
本発明の半導体装置は、例えばＣＰＵ（Central Processing Unit）などの製造に用いられる高速動作と低消費電力とを両立するデバイスを含む半導体装置に利用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１１】（ａ）は、本発明の一実施の形態である酸化処理前の半導体基板、高誘電率膜および金属膜に含まれる不純物の概略濃度分布図、（ｂ）は、本発明の一実施の形態である酸化処理後の半導体基板、高誘電率膜および酸化金属膜に含まれる不純物の概略濃度分布図である。
【図１２】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００５５】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離溝
５  酸化シリコン膜
６  第１保護膜
７  ｐ型ウェル
８  ｎ型ウェル
９  シリコン膜（第１膜）
１０  第２保護膜
１１ｎ  ダミーゲート
１１ｐ  ダミーゲート
１２  ＬＤＤ
１３  ＬＤＤ
１４  側壁膜
１５  ソース、ドレイン
１６  ソース、ドレイン
１７  シリサイド層
１８  酸化シリコン膜（第２膜）
１９  ゲート溝
２０  高誘電率膜
２１ａ  金属膜（第１材料膜）
２１  酸化金属膜
２２  アモルファスシリコン膜
２３  金属膜
２４  金属ゲート
２５  層間絶縁膜
２６ｎ  接続孔
２６ｐ  接続孔
２７  プラグ
２８  配線層
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１０】
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