(57)【要約】【課題】ダブルゲート電界効果トランジスタとして用いられる層構造、および、その製造方法を提供する。【解決手段】本発明の方法では、補助基板上に、多孔質シリコン層を犠牲層として形成する。この犠牲層の上に第１半導体層、第１電気絶縁層を順次形成する。第１電気絶縁層の上に、導電層を形成し、ラテラルにパターン形成する。ラテラルにパターン形成された導電層を共通のマスクとして用いて、第１電気絶縁層、犠牲層、および、第１半導体層をラテラルにパターン形成する。さらに、パターン形成された犠牲層の側壁とパターン形成された第１半導体層の側壁とに隣接して、半導体部を形成する。基板を、パターン形成された導電層の上方に固定し、補助基板の材料を除去して、犠牲層を露出させる。さらに、犠牲層を選択的に除去することにより、トレンチを形成する。トレンチ中に、第２電気絶縁層を形成し、その上に導電部を形成する。【選択図】図６
2006024950.tif 000002
【特許請求の範囲】
【請求項１】
補助基板上に、多孔質シリコン層を犠牲層として形成する工程と、
上記犠牲層の上に第１半導体層を形成する工程と、
上記第１半導体層上に第１電気絶縁層を形成する工程と、
上記第１電気絶縁層の上に、導電層を形成する工程と、
上記導電層を、ラテラルにパターン形成する工程と、
ラテラルにパターン形成された上記導電層を共通のマスクとして用いて、上記第１電気絶縁層、上記犠牲層、および、上記第１半導体層をラテラルにパターン形成する工程と、
パターン形成された上記犠牲層の側壁とパターン形成された上記第１半導体層の側壁とに隣接して、半導体部を形成する工程と、
基板を、パターン形成された上記導電層の積層方向上方に固定する工程と、
上記補助基板の材料を除去し、上記犠牲層を露出させる工程と、
露出した上記犠牲層を選択的に除去することにより、トレンチを形成する工程と、
上記トレンチの中に、第２電気絶縁層と、上記第２電気絶縁層の上の導電部とを形成する工程と
を備えた層構造体の製造方法。
【請求項２】
上記補助基板として、バルク半導体基板を用いる請求項１に記載の方法。
【請求項３】
上記補助基板として、バルクシリコン基板を用いる請求項１または２に記載の方法。
【請求項４】
上記多孔質シリコン層として、第１多孔度を有するシリコン層と、上記第１多孔度を有するシリコン層上に配された第２多孔度を有するシリコン層とを用い、上記第１多孔度が上記第２多孔度よりも高い請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
上記第１半導体層として、単結晶シリコン層を用いる請求項１ないし４のいずれか１項に記載の方法。
【請求項６】
上記導電性層として、多結晶シリコン層を用いる請求項１ないし５のいずれか１項に記載の方法。
【請求項７】
上記半導体部として、単結晶シリコンを用いる請求項１ないし６のいずれか１項に記載の方法。
【請求項８】
上記犠牲層の選択的除去をエッチングにより行い、上記エッチングにより、上記犠牲層の除去を、半導体部の材料に対して選択的に行う請求項１ないし７のいずれか１項に記載の方法。
【請求項９】
上記導電部の材料として、多結晶シリコンを用いる請求項１ないし８のいずれか１項に記載の方法。
【請求項１０】
上記補助基板と上記犠牲層との間に、第２半導体層を形成する請求項１ないし９のいずれか１項に記載の方法。
【請求項１１】
上記第２半導体層として、ｐドープシリコン層と、上記ｐドープシリコン層上に配されたｎドープシリコン層とを用いる請求項１０に記載の方法。
【請求項１２】
上記ｐドープシリコン層のドーピング材料の濃度が、上記ｎドープシリコン層のドーピング材料の濃度よりも高い請求項１１に記載の方法。
【請求項１３】
上記第２半導体層として、ゲルマニウムシリコン層と、上記ゲルマニウムシリコン層上に配されたｎドープシリコン層とを用いる請求項１２に記載の方法。
【請求項１４】
上記基板の固定の前に、処理された上記補助基板から生成した積層体上に、平坦な表面を有する電気絶縁部を形成する請求項１ないし１３のいずれか１項に記載の方法。
【請求項１５】
上記基板をボンディングにより固定する請求項１ないし１４のいずれか１項に記載の方法。
【請求項１６】
上記半導体部上および／または上記導電部上および／またはラテラルにパターン化された上記導電層上に、金属を堆積する請求項１ないし１５のいずれか１項に記載の方法。
【請求項１７】
上記層構造体を、ダブルゲート電界効果トランジスタとして用いる請求項１ないし１６のいずれか１項に記載の方法。
【請求項１８】
チャネル領域として、上記第１半導体層を設ける工程と、
ソース／ドレイン領域として、上記半導体部を設ける工程と、
第１ゲート電極として、上記導電層を設ける工程と、
第１ゲートアイソレーション層として、上記第１電気絶縁層を設ける工程と、
第２ゲート電極として、上記導電部を設ける工程と、
第２ゲートアイソレーション層として、上記第２電気絶縁層を設ける工程と、
を含む請求項１７に記載の方法。
【請求項１９】
ダブルゲート電界効果トランジスタとして用いるための層構造体であって、
補助基板と、
上記補助基板上に犠牲層として設けられた多孔質シリコン層と、
上記犠牲層上に設けられた第１半導体層と、
上記第１半導体層上に設けられた第１電気絶縁層と、
上記第１電気絶縁層上に設けられた導電層と、
パターン化された上記導電層の積層方向上方に固定される基板と、
を有し、
上記導電層はラテラルにパターン化され、
上記第１電気絶縁層、上記犠牲層、および上記第１半導体層は、ラテラルにパターン化された上記導電層を共通のマスクとして使用して、ラテラルにパターン化されている層構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルゲート電界効果トランジスタとして用いられる層構造体、および、その製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体技術の分野では、電界効果トランジスタの性能の改善が新たに試みられている。これらの試みは、電界効果トランジスタの量産化および極小化だけではなく、新たなトランジスタ型を開発することである。
【０００３】
これらの新たなトランジスタ型としては、例えば、２つのソース／ドレイン領域間のチャネル領域を半導体フィン（これを介して、ゲート領域が堆積されている）において実現するフィン電界効果トランジスタが挙げられる。
【０００４】
また、他の新たなトランジスタ型として、いわゆるダブルゲートトランジスタが挙げられる。ダブルゲート電界効果トランジスタの場合、従来の電界効果トランジスタとは違ってサンドイッチ型の構造をしているので、チャネル領域を片側から駆動するだけではなく、両側（つまり、例えば、上および下から）の薄いチャネル領域を、ゲート電極を用いて駆動する。これにより、チャネル領域の導電率を非常に良く制御できるようになる。もっとも、このダブルゲートトランジスタ技術には、高度なプロセス技術が求められる。
【０００５】
プレーナ型ダブルゲート電界効果トランジスタを製造する際の主な問題点のうちの１つが、上部ゲート電極（トップゲート）と下部ゲート電極（ボトムゲート）とが互いに対をなす位置関係にあることである。電子線リソグラフィーによれば、２つのゲート領域を互いに最大１０ｎｍという精度で対をなすように位置調整することができる。言い換えると、プロセス技術の制限を受けて、対をなす２つのゲート電極が互いにラテラルに（基板面に平行な方向に）最低１０ｎｍずれる。然るに、ダブルゲート電界効果トランジスタの構造寸法を通常１０ｎｍ〜２０ｎｍとすることに特に興味が持たれている。したがって、トップゲートとボトムゲートとを互いに適切に対をなすように位置調整することが、ダブルゲート電界効果トランジスタの機能には非常に重要である。
【０００６】
プレーナ型ダブルゲートＭＯＳ電界効果トランジスタを製造するための他の問題点は、製造工程が非常に複雑であるという点と、ダブルゲート電界効果トランジスタの製造に必要な設備にコストがかかるという点である。
【０００７】
ダブルゲート電界効果トランジスタを、従来技術を用いて製造するために、いわゆるＳＯＩ基板（「シリコンオンインシュレータ：Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ」）を使用する。このＳＯＩ基板とは、シリコンバルクウェハーの上に酸化シリコン層が形成されており、この酸化シリコン層の上に薄い上端シリコン層が形成されている基板である。この上端シリコン層は、両側から適切に駆動できるように十分に薄くなっているので、ダブルゲート電界効果トランジスタのチャネル領域として用いられる。
【０００８】
つまり、従来技術から知られている、ダブルゲート電界効果トランジスタ構造として用いられる層構造体、の製造方法には、非常にコストがかかる。特に、ＳＯＩ技術にしたがって製造されたダブルゲート電界効果トランジスタがそうである。
【０００９】
非特許文献１は、シリコンウェハーボンディング技術の基本原理を開示している。
【００１０】
非特許文献２は、多孔質シリコンのエッチング方法を開示している。
【００１１】
非特許文献３は、多孔質シリコンの形成方法を開示している。
【００１２】
特許文献１は、層構造体、および、上記層構造体とシリコンオンインシュレータウェハー構造との製造方法を開示している。上記の層構造体は、熱処理によって溶出する第１剥離層を含んだ、第１主表面を有する第１基板を、含んでいる。
さらに、この層構造体は、第２主表面を有する第２基板を備えている。この第２基板の中には、一定温度の第２溶出可能剥離層が含まれている。第１基板の第１主表面は、第２基板の第２主表面に固定されている。
【００１３】
特許文献２では、ダブルゲート電界効果トランジスタの製造方法が開示されている。この方法は、第１ウェハーのシリコンオンインシュレータ基板に第１ゲート領域を形成する工程と、上記シリコンオンインシュレータ基板と第１ゲート領域との上に、平坦な表面を有する層を形成する工程と、第１ウェハーの平坦な表面に第２ウェハーを接着する工程と、シリコンオンインシュレータ基板の中に、第１ゲート領域と向かい合う第２ゲート領域を形成する工程とを有している。
【特許文献１】ＤＥ１０２２３７１９Ｃ１号
【特許文献２】ＤＥ１０２２３７０９Ａ１号
【非特許文献１】"Silicon Wafer Bonding Technology for VLSI and MEMs applications", Iyer, SS, Auberton-Herve著, AJ (eds.), Inspec IEE, 2002
【非特許文献２】Tserepi, A, Tamis, C, Gogolides, E, Nassiopoulou著, AG, (2003) PhysStatSol A 197, 153
【非特許文献３】Lehmann, Volker著, "Electrochemistry of Silicon" 第６章，Wiley-VCH出版、２００２年
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、特に、互いに位置調整されたゲート領域を備えたダブルゲート電界効果トランジスタを実現でき、かつ、経済的に見合うように製造することのできる層構造体を、提供することにある。
【課題を解決するための手段】
【００１５】
この目的を、独立請求項に記載の特徴を有する、層構造体、および、その製造方法によって、達成する。
【００１６】
本発明の層構造体の製造方法では、補助基板上に、多孔質シリコン層を犠牲層として形成し、この犠牲層の上に第１半導体層を形成する。第１半導体層上に第１電気絶縁層を形成する。第１電気絶縁層の上に、導電層を形成する。導電層を、ラテラルにパターン形成する。ラテラルにパターン形成された導電層を共通のマスクとして用いて、第１電気絶縁層、犠牲層、および、第１半導体層をラテラルにパターン形成する。パターン形成された犠牲層の側壁とパターン形成された第１半導体層の側壁とに隣接して、半導体部を形成する。基板を、パターン形成された導電層の積層方向上方に固定する。補助基板の材料を除去することにより、犠牲層を露出させる。この犠牲層を選択的に除去することにより、トレンチを形成する。トレンチ中に、第２電気絶縁層を形成し、その上に導電部を形成する。
【００１７】
本発明の層構造体は、補助基板と、補助基板上に犠牲層として設けられた多孔質シリコン層と、犠牲層上に設けられた第１半導体層と、第１半導体層上に設けられた第１電気絶縁層と、第１電気絶縁層上に設けられた導電層とを有する。導電層はラテラルにパターン形成される。第１電気絶縁層、犠牲層、および第１半導体層は、ラテラルにパターン形成された導電層を共通のマスクとして使用して、ラテラルにパターン形成され、さらに、本発明の層構造体は、パターン形成された犠牲層の側壁とパターン形成された第１半導体層の側壁とに隣接する半導体構造と、パターン形成された導電層の積層方向上方に固定される基板とを有する。
【００１８】
本発明の根本となる考え方は、所望の補助基板（例えば、従来より存在し、費用面から好ましいバルクシリコンウェハーでもよく、高価なＳＯＩ基板を用いる必要はない）上に、薄いチャネル領域としてパターン形成された第１半導体層と、このチャネル領域の両側側面に隣接し、かつ層構造体中に深く伸びたソース／ドレイン領域として形成された半導体部とを設けることである。堆積され、パターン形成された導電材料が，ゲート領域として設けられ、犠牲層をパターン形成するための共通のマスクとして使用される。こうして補助基板から積層体が生成される。処理された積層体の表面に基板を固定するウェハーボンディングの後、積層体が部分的に除去される、すなわち補助基板（さらにはそれに付随する層）が除去されるので、積層体を裏側から処理することが可能となる。そして本発明の重要な点は次のことにある。すなわち、ウェハーボンディングにより露出する多孔質のシリコン犠牲層を、半導体部に対して選択的に除去し、これにより、チャネルが裏側から露出し、積層体の裏面からの処理が可能になり、この結果、チャネル領域を別面側から駆動する第２ゲート電極を、第１ゲート電極に対して所定の位置関係で、形成することができるということである。導電層と多孔質シリコン犠牲層とを一緒にパターン形成することにより、両方のゲート領域を、自己整合させて配置することが可能になる。
【００１９】
犠牲層として、多孔質シリコン層が用いられる。隣接する層に対して、特に結晶シリコン層に対して高い選択性を有して除去されるように、犠牲層の材料を選択することになるので有利である。
【００２０】
多孔質シリコン層を形成する際には、非特許文献３に記載された方法を用いることが好ましい。非特許文献３には、多孔質シリコンを製造する方法が開示されている。
【００２１】
多孔質シリコンとは、特に、結晶シリコンを基に、この中に孔または小さな空洞が設けられたシリコンを言う。これらの孔の大きさは、例えば、ナノメータレベルである。バルクシリコン構造を適切なエッチング溶液に接触させると、このような孔がシリコン中に形成され、これにより多孔質シリコンが形成される。
【００２２】
犠牲層として多孔質シリコンを用いることにより、本発明の層構造体を製造する上での重要な機能性が得られ、この材料の特性が、ダブルゲート電界効果トランジスタとして設けられる層構造体を形成するために利用される。この特性とは、特に、多孔質シリコンは結晶半導体材料（特に、単結晶シリコン）に対して高い選択性を呈してエッチングされること、および、多孔質シリコン上に高品質の結晶半導体材料（特に、単結晶シリコン）が成長可能であるということである。さらに、窒化シリコンなどの電気絶縁材料に対する、多孔質シリコンのエッチング選択性も、同様に高い。
【００２３】
従って、本発明によれば、半導体技術としては標準的な処理工程を用い、好都合な基板と犠牲層に有用な材料とを組み合わせて用い、巧みな処理を行ない、これにより得られた層構造体は、２つの互いに自己整合したゲート領域を有するダブルゲート電界効果トランジスタとして用いることができる。特に、導電層、第１電気絶縁層、犠牲層、および第１半導体層を、実質的に共通の、ラテラルの方向に対する境界面を持つ層として形成するパターン形成を行なうことにより、自己整合処理が可能になる。その結果、ゲート領域として用いられる、ラテラルに寸法が制限された層（導電層および導電部）が互いに自己整合して形成される。
【００２４】
換言すれば、本発明により、ダブルゲート電界効果トランジスタとして作動可能な層構造体を形成するために、ＳＯＩウェハーではなく、より都合の良いバルクシリコン基板を用いた容易な標準的な製造工程で、自己整合が可能となる。この結果、費用と手間とを削減した製造方法が達成できる。
【００２５】
本発明の重要な点は、犠牲層の材料として、半導体部の材料に対して選択的に犠牲層をエッチングできるような材料（すなわち多孔質シリコン）を用いることである。例えば、多孔質シリコンからなる犠牲層を、追加的な半導体層上に配することが可能である。このような追加的な半導体層として適しているのは、例えば、ｐ＋＋ドープシリコンであり、ｐ＋＋ドープシリコンは、（ＳＯＩウェハーに埋め込まれたシリコン酸化物と同様に）、例えばアルカリ溶液中でエッチング停止層として用いられる。
【００２６】
本発明の方法には、補助基板と基板とを互いに固定する工程が含まれている。この固定工程は、室温におけるウェハーボンディングにより実施される。この処理により、チャネル領域として機能する第１半導体層（例えば、結晶シリコンからなる層）の上下両側に形成された２つのゲート領域を、自動的に互いに対をなすように配置することが可能になる。この２つのゲート領域を互いに自己整合して配置するための重要な役割を、選択的に除去可能な犠牲層が担っている。この犠牲層は多孔質シリコンから形成され、この多孔質シリコンを、トレンチの中にはめ込まれた材料として用いて選択エッチングすることにより、自己整合が可能となる。
【００２７】
本発明の方法は、特異な材料または新しい材料を必要とせず、半導体技術分野ではよく知られた標準的な材料を使用し、従来の半導体技術の標準的な方法、工程を用いているために、前工程には適しており、多数の実験室や工場において、手間をかけずに実現することができる。
【００２８】
換言すると、本発明は、例えば、（ＳＯＩウェハーではなく）シリコンまたは水晶などの半導体材料のバルクウェハーを処理して、自己整合するプレーナ型ダブルゲート電界効果トランジスタを作ることができる。当然、本発明をＳＯＩウェハーを基に実施することも可能である。この処理でも、バルクシリコンの場合での多孔質シリコンの高いエッチング選択性から得られる利点がある。本発明の別の利点は、このような多孔質シリコン層上では、高品質のシリコン単結晶を成長させることができるということを認識し、それを利用した点にある。
【００２９】
本発明の一連の処理により、ダブルゲート電界効果トランジスタを形成するためにＳＯＩ基板が不要になり、費用を抑えてプレーナ型のダブルゲート電界効果トランジスタを作ることができるだけでなく、容易な標準的製造工程を用いて、トップゲートとボトムゲートとを完全に自己整合させることができる。
【００３０】
本発明の好適なさらなる構成は、従属請求項より明らかになる。
【００３１】
補助基板として、（例えば、半導体材料または水晶材料を含む）バルク基板を使用してもよい。特に、補助基板として、バルクシリコンウェハーを使用してもよい。多孔質シリコン層として、第１多孔度を有するシリコン層と、第１多孔度を有するシリコン層上に配された第２多孔度を有するシリコン層とを使用してもよい。なお、第１多孔度は、第２多孔度よりも高い、または、大きい。多孔質シリコンの多孔度は様々でよい。多孔度の高い多孔質シリコンは、周囲のシリコン材料（シリコン総量）に対する孔の割合（孔総量）が高く、特に、多孔度のより低い多孔質シリコンよりも、孔の長さおよび／または孔の直径が大きくなり得る。多孔度の低い多孔質シリコンは、周囲のシリコン材料に対しする孔の割合が低く、特に、多孔質のより高い多孔質シリコンよりも、孔の長さおよび／または孔の直径が小さくなり得る。
【００３２】
第１半導体層として、単結晶シリコン層を使用してもよい。
【００３３】
導電性層として、多結晶シリコン層を使用してもよい。これにより、純粋なシリコン技術で、ダブルゲート電界効果トランジスタの第１ゲート領域として使用できる、充分に良好な伝導性を有する層が形成される。
【００３４】
半導体部として、単結晶シリコン材料を使用してもよい。犠牲層の選択的除去を、エッチングにより行い、このエッチングにより、犠牲層材料の除去を、半導体部の材料に対して選択的に行ってもよい。
【００３５】
補助基板と犠牲層との間に、第２半導体層を形成してもよい。第２半導体層は、特に、ｐドープシリコン層と、ｐドープシリコン層上に配置されたｎドープリコン層とを備えていてもよい。ｐドープシリコン層（例えば、ｐ＋＋シリコン）のドーピング材料の濃度は、ｎドープシリコン層（例えば、ｎ＋シリコン）ドーピング材料の濃度よりも高いことが好ましい。
【００３６】
この方法では、例えば、第２半導体層をエッチング停止層として使用してもよい。
【００３７】
あるいは、第２半導体層は、ゲルマニウムシリコン層およびゲルマニウムシリコン層上に配されたｎドープシリコン層を含んでいてもよい。
【００３８】
基板の固定の前に、処理された補助基板から生成した積層体上に、平坦な表面を有する電気絶縁部を形成してもよい。基板の表面に、同じく、電気絶縁層が備えられていることが好ましい。この電気絶縁層は、電気絶縁部と同じ材料で形成されていることが好ましい。このことにより、ボンディングが特に良好に行われる。
【００３９】
基板を、ボンディングによって固定してもよい。
【００４０】
（露出した）半導体部上および／または（露出した）導電部上および／または（露出した）ラテラルにパターン形成された導電層上に、例えば金属半導体コンタクトを形成するために、金属材料を設けてもよい。半導体部および／または導電部が、シリコン材料を備えていれば、金属材料を設けることにより、シリサイド化が行われる。シリサイド化によって（すなわち、金属半導体結合の形成によって）、ソース／ドレイン領域として使用できる半導体部、または、ゲート電極として使用できる導電部および導電層の抵抗を低くすることができる。
【００４１】
層構造体は、特に、ダブルゲート電界効果トランジスタとして用いられる、または、接続される、または、相互接続される。
【００４２】
特に、チャネル領域として、第１半導体層が設けられ、第１ソース／ドレイン領域および第２ソース／ドレイン領域として、半導体部が設けられ、第１ゲート電極として、導電層が設けられ、第１ゲートアイソレーション層として、第１電気絶縁層が設けられ、第２ゲート電極として、導電部が設けられ、第２ゲートアイソレーション層として、第２電気絶縁層が設けられる。
【発明の効果】
【００４３】
本発明によれば、互いに位置調整されたゲート領域を備えたダブルゲート電界効果トランジスタを実現でき、かつ、経済的に見合うように製造することのできる層構造体を、提供することができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施形態は図面中で示されているので、図面を参照して、詳細に説明する。
【００４５】
図１は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタの配置の平面図である。
【００４６】
図２は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第１時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【００４７】
図３は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第２時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【００４８】
図４は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第３時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【００４９】
図５は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第４時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【００５０】
図６は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタを、図１中のＡ−Ａ’に沿って示した断面図である。
【００５１】
図７は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【００５２】
図８は、本発明の第２実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【００５３】
図９は、本発明の第３実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【００５４】
異なる図中で、同じまたは類似の構成要素についは、同じ参照符号で示す。
【００５５】
図中の表示は、概略的なもので、縮尺的に正確なものではない。。
【００５６】
図１は、本発明の製造方法により製造されたダブルゲート電界効果トランジスタの素子全体の配置の平面図である。図２〜図６は、本発明の実施形態に係るダブルゲート電界効果トランジスタの製造方法の各工程毎の積層体を、図１中のＡ−Ａ’に沿って示した断面図である。図７は、図１中のＢ−Ｂ’に沿った断面を示した断面図である。図８は、図７で示した実施形態に代わるゲート領域のコンタクト用のコンタクト部材を示したもので、図１中のＢ−Ｂ’に沿った断面を示した断面図である。
【００５７】
図１は、本発明の第１実施形態に係るダブルゲート電界効果トランジスタ１００の配置の平面図である。
【００５８】
ダブルゲート電界効果トランジスタ１００には、第１リソグラフィ工程で領域が定められる活性領域１０１が備えられている。この活性領域１０１は、第１ソース／ドレイン領域１０５と第２ソース／ドレイン領域１０６との間にあるチャンネル領域（図１には不図示）を有する。
【００５９】
さらに、図１に、第２フォトリソグラフィ工程で領域が定められるゲート規定領域１０２を示す。
【００６０】
第３フォトリソグラフィ工程では、ボトムゲートコンタクト孔規定領域１０３の領域が定められ、このボトムゲートコンタクト孔規定領域１０３により、ボトムゲート領域１０８のコンタクト孔の領域が定められる。
【００６１】
第４フォトリソグラフィ工程により、別のコンタクト孔の領域が定められる、すなわち、別コンタクト孔規定領域１０４が区切られる。
【００６２】
図１には、ダブルゲート電界効果トランジスタ１００のトップゲート領域１０７とボトムゲート領域１０８とが示されている。
【００６３】
さらに、図１に、ダブルゲート電界効果トランジスタ１００の製造用に使用される材料を概略的に示す。参照符号１０９は、単結晶シリコン（単結晶、ｃ−シリコン）、参照符号１１０はシリコン酸化物（ＳｉＯ２）、参照符号１１１は金属、参照符号１１２はシリサイド（シリコンと金属との化合物）、参照符号１１３は窒化シリコン（Ｓｉ３Ｎ４）、参照符号１１４は多結晶シリコン、参照符号１１５は高多孔質シリコン（すなわち、多孔度が高いシリコン）参照符号１１６は低多孔質シリコン（すなわち、多孔度が低いシリコン）、参照符号１１７はＰ＋＋シリコン、参照符号１１８はｎ−シリコンをそれぞれ示す。高多孔質シリコン１１５の多孔度（第１多孔度）は、低多孔質シリコン１１６の多孔度（第２多孔度）よりも高い。
【００６４】
さらに、図２〜図７に、図１で示した本発明の第１実施形態によるダブルゲート電界効果トランジスタ１００の製造方法を示す。
【００６５】
図２で示す積層体２００を得るために、バルクシリコンウェハー（補助基板、バルク半導体基板、バルクシリコン基板）２０１から始め、その上にｐ＋＋シリコン層（ｐドープシリコン層）２０２を形成する。このＰ＋＋シリコン層２０２は、後にシリコンをエッチバックする際に、エッチング停止層として用いられる。ｐ＋＋２０２に代えて、ゲルマニウムを最適濃度、一般的には２０％以上の濃度含んだ層を成長させることも可能であり、これもｐ＋＋シリコン層２０２と同様に、エッチング停止層としての役割を果たすことができる。
【００６６】
次に、ｐ＋＋シリコン層２０２の上にｎ−シリコン層（ｎドープシリコン層）２０３をエピタキシャル成長させる。ｎ−シリコン層２０３は、多孔質シリコン中の孔を形成する際のエッチング停止層として組み込まれている。ｐ＋＋シリコン層２０２とｎ−シリコン層２０３とは、第２半導体層として用いられている。
【００６７】
この後、低ドープした単結晶シリコン層（ｃ−Ｓｉ）（図２には不図示）をエピタキシャル成長させるが、この層は、次に形成される多孔質シリコン層を育成する層として形成される。
【００６８】
次に、陽極酸化溶液中で、多孔質シリコン層の形成を制御する。好ましくは、この多孔質シリコン層は、低多孔質／高多孔質のシリコン層として形成され、その上側に良質のシリコン層を成長可能とする。これにより、ｎ−シリコン層２０３の上の高多孔質シリコン層（犠牲層）２０４と、高多孔質シリコン層２０４上の低多孔質シリコン層（犠牲層）２０５とが形成される。
【００６９】
上述で得られた積層体の上に、単結晶シリコン層（第１半導体層）２０６をエピタキシャル成長させる。この方法の詳細な工程は、ＥＬＴＲＡＮ−ＳＯＩ処理を用いて実施され、これにより、層２０４・２０５のような多孔質層上に非常に上質のｃ−シリコン層２０６が得られる（非特許文献１参照）。
【００７０】
図３に図示された積層体３００を得るために、まず、第１フォトリソグラフィ方法を用いて、ダブルゲートＳＯＩトランジスタ１００の活性領域を定める（図１の活性領域１０１を参照）。このために第１マスクを用いる。次に、このマスクを用いて、単結晶シリコン層２０６および高多孔質シリコン層２０４および低多孔質シリコン層２０５を、ドライエッチングで除去する。ここで、ｎ−シリコン層２０３は、エッチング停止層として機能する。
【００７１】
多孔質シリコン層および単結晶シリコン層のエッチングにおいては、選択性が高く、２０：１以上の選択比が得られる（非特許文献２参照）。
【００７２】
次に上述で得られた積層体の上にシリコン酸化物を堆積させ、ＣＭＰ法（化学的機械研磨法）により平坦化する。この際、チャンネル領域、すなわちパターン形成された単結晶シリコン層２０６が、停止層として機能する。
【００７３】
次に、ドライエッチングを実施し、これによりシリコンに対して選択的に、シリコン酸化物をエッチングする。この結果シリコン酸化物部３０１が得られる。
【００７４】
続いて、窒化シリコンを堆積させ、ＣＭＰ法を用いて平坦化させる。この際、チャネル領域、すなわちラテラルに（基板面に平行な方向に）パターン形成された単結晶シリコン層２０６が、停止層として機能する。このようにして、図３で図示した窒化シリコン層３０２が、シリコン酸化物部３０１上で得られる。選択事項ではあるが、チャンネル領域をＣＭＰ法により、軽く酸化しても良い。これにより、薄い保護層が形成される。窒化シリコン層３０２の厚さは、単結晶シリコン層２０６の厚さとほぼ同じ程度の厚さになるように選択される。
【００７５】
パターン形成された単結晶シリコン層２０６中の露出しているシリコンは、熱酸化処理され、これにより第１ゲートアイソレーション層（第１電気絶縁層）３０３（ボトムゲート酸化物）が得られる。
【００７６】
続いて、第１ゲートアイソレーション層３０３の上に多結晶シリコン（導電層）を堆積させ、この上に窒化シリコン、その上にシリコン酸化物を堆積させる。
【００７７】
続いて、第２フォトリソグラフィ方法を用いて、すなわち、第２マスクを用いて、ゲート規定領域１０２を定める。このマスクを用いて、エッチングにより、まず、堆積したシリコン酸化物層、次に、堆積した窒化シリコン層、最後に、堆積した多結晶シリコン層を、ラテラルに（基板面に平行な方向に）パターン形成し、これにより、第１ゲート電極（多結晶シリコンからなる導電層）３０４、その上に形成された窒化シリコン層３０５、およびその上に配されたシリコン酸化物層３０６からなるラテラルに（基板面に平行な方向に）寸法が制限された積層体が得られる。この際、第１ゲートアイソレーション層３０３は、エッチング停止層として機能する。
【００７８】
次に、ゲートスペーサを作るために窒化シリコン層を均一に堆積させる。ゲートスペーサを得るために、異方性エッチングを行い、これにより窒化シリコンからなるスペーサ３０７が、ラテラルに（基板面に平行な方向に）パターン形成された層３０４〜３０６の側壁に得られる。
【００７９】
さらに、図４に関連して、続くエッチング工程を順に説明する。このとき、ゲート積層壁および窒化シリコンアイソレーション層がマスクとして機能する。
【００８０】
図４で図示する積層体４００を得るために、まず、第１ゲートアイソレーション層３０３の露出している部分を、エッチングにより除去する。（第１ゲートアイソレーション層３０３の厚さは、一般的に数ナノメータである。）続いて、窒化シリコンおよびシリコン酸化物に対して選択的に、シリコンを異方性エッチングすることにより、単結晶シリコン層２０６の露出した表面部分が除去される。
【００８１】
この後、窒化シリコンに対して選択的に、多孔質シリコン（すなわち、露出している層２０４・２０５）をエッチングする。この際、ｎ−シリコン層２０３（および、ｐ＋＋シリコン層２０２）がエッチング停止層として用いられる。（これに代えて、シリコンゲルマニウム層をエッチング停止層として用いてもよい。）
層２０４・２０５が多孔質であることにより、ドライエッチング後に、表面が平坦ではない、すなわち粗面になりうる。選択事項ではあるが、水素雰囲気の下でべーク工程を実施して、または高温下で気体化したシリコンを少量加えて、表面を滑らかにすることができる（ＥＬＴＲＡＮ処理を参照）。この問題は、続いてシリコンを新たに成長させることにより、別途解決できる。
【００８２】
続いて、ｎ−シリコン層２０３上に、単結晶シリコンまたは多結晶シリコンを成長させる。図４では、この成長されたシリコンは、結晶シリコン部（半導体部）４０３として図示されている。
【００８３】
次に、窒化シリコンおよびシリコン酸化物をエッチングするための異方性エッチングを実施する。ここで、エッチングの異方性を十分に出すことがよい結果につながる。ゲート線（第１ゲート電極）３０４上の上方シリコン酸化物層３０６は、窒化シリコンがエッチングされる間に保護層として機能し、続いて、シリコン酸化物がエッチングされる際に、除去される。窒化シリコン層３０５は、第１ゲート電極３０４上に残っている。
【００８４】
この後、窒化シリコンを均一に堆積させ、これにより、窒化シリコン被覆層４０１が形成される。
【００８５】
この窒化シリコン被覆層４０１には、複数の目的があり、その１つは、後述する２つのゲート領域の自己整合を保護することであり、もう１つは電気的絶縁である。この窒化シリコン被覆層４０１は、また、これより前に行ったドライエッチングの結果、ボトムゲートのスペーサ３０７中で起こりうる損傷を埋め合わせる働きもある。
【００８６】
続いて、シリコン酸化物層を厚く堆積させ、ＣＭＰ方法により平坦化させ、これによりシリコン酸化物被覆層４０２が形成される。
【００８７】
図５に図示した積層体５００を得るために、まず、続くウェハーボンディング工程にむけて積層体４００を準備する。また、この続くボンディング工程用に、表面領域にシリコン酸化物を有するハンドルウェハー５０１を準備する。これらの準備は、ボンディングされるウェハー４００・５０１の表面を、化学的活性化する、またはプラズマにより活性化することにより行なわれる。続いて、ハンドルウェハー５０１を、ボンディングインタフェース５０２の位置で、ウェハーボンディングにより、平坦なシリコン酸化物被覆層４０２に固定し、得られた層構造体のボンディング領域での固定を強化するために、熱処理を行なう。
【００８８】
図４に図示した積層体４００の上面（積層方向上方側の面）が、ボンディングインタフェース５０２において、ハンドルウェハー５０１の表面と接触し、ウェハーボンディングにより連結されていることを、図６に明瞭に示した。
【００８９】
図６に図示したダブルゲート電界効果トランジスタ６００を得るために、まず、積層体５００の上部の材料、すなわち、バルクシリコンウェハー２０１、ｐ＋＋シリコン層２０２、およびｎ−シリコン層２０３を除去する。この上側ウェハーの材料を除去するには、材料の研磨（グラインディング）、または、スマートカット法で行い、残りのシリコンを、例えば、ＥＤＰ、ＫＯＨ、ＴＭＡＨ、またはコリンなどのアルカリ溶液中で選択的にエッチバックする。このとき、ｐ＋＋ドープ層２０２がエッチング停止層として機能する。続いて、ｐ＋＋ドープシリコン層２０２およびｎ−シリコン層２０３を除去するが、この除去はＣＭＰ方法を実施するか、または、酸化させてシリコン酸化物をウェットエッチングすることにより行なわれる。
【００９０】
次に、多孔質シリコンである高多孔質シリコン層２０４および低多孔質シリコン層２０５を、選択的なエッチングにより取り除く。ＨＦ／Ｈ２Ｏ２／Ｈ２Ｏの混合液を用いて、多孔質シリコン（すなわち、高多孔質シリコン層２０４および低多孔質シリコン層２０５）と結晶シリコン（すなわち、単結晶シリコン層２０６および結晶シリコン部４０３）との間のエッチング選択比を１０００００として、選択性を高くすることができる。これにより、高多孔質シリコン層２０４および低多孔質シリコン層２０５の下にあるあるいは隣接する非多孔質シリコンである単結晶シリコン層２０６および結晶シリコン部４０３は損傷しない。この選択的エッチング工程により、露出したシリコン酸化物も除去される。多孔質シリコンをエッチングすることにより、２つのゲート領域が自己整合する。このエッチング工程は、窒化シリコンに対して選択的であるので、形成されたトレンチの側壁は、追加的なフォトリソグラフィ工程がなくても自己整合を可能にする（図７のゲートの断面も参照）。
【００９１】
続いて、水素雰囲気中で、加熱処理が行なわれ、シリコン表面のミクロレベルでの凹凸を除去する。この除去は、犠牲酸化またはシリコン酸化物の除去により実施しても良い。
【００９２】
次に、窒化シリコンを堆積させ、トレンチの側壁に追加的な窒化シリコンスペーサ６０１を形成するために異方性ゲートスペーサエッチングを行なう。
【００９３】
続いて、単結晶シリコン層２０６の露出した表面を熱酸化させ、上側シリコン酸化物層、すなわち第２ゲートアイソレーション層（第２電気絶縁層）６０２が形成される。この工程で、結晶シリコン部４０３、すなわち後にダブルゲート電界効果トランジスタ６００のソース／ドレイン領域として使用される結晶シリコン部４０３の露出した面も酸化され、薄いシリコン酸化物層が設けられる。後にソース／ドレイン領域になる領域上の薄いシリコン酸化物層は、いわゆる「チャネリング」効果を避けるために、すなわち、続く注入工程において、シリコン酸化物層に拡散されるドーピング材料が深く浸透しないようにする。
【００９４】
第２ゲートアイソレーション層６０２を形成した後、多結晶シリコン（導電部）を堆積させ（選択事項として、その場ドーピングを行ってもよい。）、得られた積層体に対してＣＭＰ法による処理を行う。このＣＭＰ法では、窒化シリコン被覆層４０１が停止層として機能する。ある程度の量の多結晶シリコンをエッチバックし、これにより形成された第２ゲート電極（多結晶シリコンからなる導電部）６０３と、後のソース／ドレイン領域４０３との短絡が行なわれないようにする。すなわち、小さなトレンチが形成されるまで、多結晶シリコンを除去する。
【００９５】
次に、図６において、チャネル領域である単結晶シリコン層２０６の左右に隣接している結晶シリコン部４０３の両方の領域中で、ドーピング材料を注入する注入工程が実施され、これにより、ソース／ドレイン領域４０３が形成される。
【００９６】
続いて、場合によっては、第２ゲートアイソレーション層６０２の形成時に形成された、結晶シリコン部４０３の露出面上のシリコン酸化物が除去される。さらに、金属（例えば、コバルトなど）を堆積させ、これにより、ソース／ドレイン領域４０３および第２ゲート電極６０３上に、自己整合されたシリサイド（シリコンコバルト結合）が形成される。このシリサイド部は、参照符号６０４で示す。最後に、上述で得られた積層体上に、厚いシリコン酸化物層を堆積し、ＣＭＰ法により平坦化し、これにより、シリコン酸化物被覆層６０５を形成する。
【００９７】
図７は、図１をＢ−Ｂ’に沿って見た積層体７００の断面である。図７中、第１ゲート電極３０４および第２ゲート電極６０３の電気的な接続を行うためのコンタクトの様子を示す。
【００９８】
まず、第３フォトリソグラフィ工程により、第３マスクを用いて、ボトムゲートの第１ゲート電極３０４のコンタクト領域を定める（図１参照）。シリコン酸化物被覆層６０５のシリコン酸化物に対して、異方性エッチングを行う。このとき、シリサイド部６０４がエッチング停止層を形成する。続いて、シリサイド部６０４に対して、異方性エッチングを行う。このとき、多結晶シリコンが停止層として用いられる。この後、多結晶シリコンに対して異方性エッチングを行う。このとき、窒化シリコンが停止層として機能する。続いて、フォトレジストを、得られた積層体の表面から除去する。
【００９９】
シリサイド部６０４およびトップゲートである第２ゲート電極（多結晶シリコン層）６０３の側面に対して、制御された熱酸化を行い、この結果第２ゲート電極６０３とボトムゲート電極である第１ゲート電極３０４との間の電気的な絶縁が行なわれる。
【０１００】
続いて、窒化シリコンの異方性エッチングを行う。このとき、第１ゲート電極（多結晶シリコン）３０４が停止層として用いられる。金属が、形成されたトレンチ中に充填され、これによりコンタクト７０１が形成される。第２ゲート電極６０３を接続するためのコンタクト７０１と、シリサイド部６０４との間の境界領域には、金属―半導体遷移部が形成される。
【０１０１】
第４フォトリソグラフィマスクを用いて、コンタクト孔を定める追加領域（図１参照）が形成される。この後、後工程を実施する。
【０１０２】
図７に代えて、図８の積層体８００中に示すように、１つのヴィアコンタクト８０１とシリサイドコンタクト部８０２を用いて、第２ゲート電極６０３と第１ゲート電極３０４との接続を行なうように、第３のマスクを用いることも可能である。この際、両電極３０４・６０３は、共通のゲート電圧で駆動され、回路技術的には、特に容易な設計を実現することができる。
【０１０３】
図９は、図７と同様、積層体を図１中のＢ−Ｂ’に沿って示した断面図である。
【０１０４】
積層体９００は、図７および図８に代わるシリサイド形成方法を用いて得られる構造体である。積層体９００が、積層体７００と本質的に異なる点は、第１ゲート電極３０４、第２ゲート電極６０３、および第１および第２の両方のソース／ドレイン領域１０５・１０６(図９中は不図示)が、共通の工程により形成された共通のシリサイド部９０１を有する点である。
【０１０５】
積層体９００によるダブルゲート電界効果トランジスタを形成するために、図２〜図６に記載された処理を、以下に記載するように変更する。図２〜図５に関連して説明した処理は全く同じである。場合によっては、第２ゲートアイソレーション層６０２を形成する際に結晶シリコン部４０３の露出面上に形成されたシリコン酸化物を除去した後で、図６で記載した処理とは異なり、すぐに金属（例えば、コバルト）を堆積させない。シリサイド化は、後の工程で実施され、同様にシリコン酸化物被覆層６０５の形成も後の工程で実施される。その代わりに、第２ゲート電極６０３を完成したすぐ後に、第１ゲート電極３０４のコンタクト領域を形成するために、第３フォトリソグラフィ工程を実施する。これにより、第１ゲート電極３０４を接続するコンタクト孔を作った後に、第２ゲート電極６０３の露出している全領域、コンタクト孔により露出する第１ゲート電極３０４の表面領域、および露出している第１および第２ソース／ドレイン領域１０５・１０６が、共通の工程によりシリサイド化される。この処理工程では複数のシリサイド部９０１が、共通の工程により形成されるので、この工程は特に経済的である。この後、シリコン酸化物被覆層６０５が形成され、最後に積層体９００が得られる。この結果、図１のＡ−Ａ’の断面中で、図６のダブルゲート電界効果トランジスタが得られる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１実施形態に係るダブルゲート電界効果トランジスタの配置の平面図である。
【図２】本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第１時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【図３】本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第２時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【図４】本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第３時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【図５】本発明の第１実施形態に係るダブルゲート電界効果トランジスタの製造工程中の第４時点における積層体を、図１中のＡ−Ａ’に沿って示した断面図である。
【図６】本発明の第１実施形態に係るダブルゲート電界効果トランジスタを、図１中のＡ−Ａ’に沿って示した断面図である。
【図７】本発明の第１実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【図８】本発明の第２実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【図９】本発明の第３実施形態に係るダブルゲート電界効果トランジスタを、図１中のＢ−Ｂ’に沿って示した断面図である。
【符号の説明】
【０１０７】
１００    ダブルゲート電界効果トランジスタ
１０１    活性領域
１０２    ゲートを規定する領域
１０３    ボトムゲートコンタクト孔を規定する領域
１０４    別コンタクト孔規定領域
１０５    第１ソース／ドレイン領域
１０６    第２ソース／ドレイン領域
１０７    トップゲート領域
１０８    ボトムゲート領域
１０９    単結晶シリコン
１１０    シリコン酸化物
１１１    金属
１１２    シリサイド
１１３    窒化シリコン
１１４    多結晶シリコン
１１５    高多孔質シリコン
１１６    低多孔質シリコン
１１７    ｐ＋＋シリコン
１１８    ｎ−シリコン
２００    積層体
２０１    バルクシリコンウェハー
２０２    ｐ＋＋シリコン層
２０３    ｎ−シリコン層
２０４    高多孔質シリコン層
２０５    低多孔質シリコン層
２０６    単結晶シリコン層
３００    積層体
３０１    シリコン酸化物部
３０２    窒化シリコン部
３０３    第１ゲートアイソレーション層
３０４    第１ゲート電極
３０５    窒化シリコン層
３０６    シリコン酸化物層
３０７    窒化シリコンスペーサ
４００    積層体
４０１    窒化シリコン被覆層
４０２    シリコン酸化物被覆層
４０３    結晶シリコン部
５００    積層体
５０１    ハンドルウェハー
６００    ダブルゲート電界効果トランジスタ
６０１    窒化シリコンスペーサ
６０２    第２ゲートアイソレーション層
６０３    第２ゲート電極
６０４    シリサイド部
６０５    シリコン酸化物被覆層
６０６    チャネル領域
７００    積層体
７０１    ヴィアコンタクト
８００    積層体
８０１    ヴィアコンタクト
８０２    シリサイド部
９００    積層体
９０１    共通のシリサイド部
【図１】
2006024950.tif 000003
【図２】
2006024950.tif 000004
【図３】
2006024950.tif 000005
【図４】
2006024950.tif 000006
【図５】
2006024950.tif 000007
【図６】
2006024950.tif 000008
【図７】
2006024950.tif 000009
【図８】
2006024950.tif 000010
【図９】
2006024950.tif 000011