(57)【要約】【課題】キャッシュメモリを有効活用して処理の効率化を図ることのできる命令処理装置を提供する。【解決手段】周辺メモリ１４からプログラムを読み出して命令を解析し、該命令を実行する命令実行手段（２１，２３）と、該命令実行手段（２１，２３）と同一の半導体チップＣ上に集積され、周辺メモリ１４から読み出した命令及びデータを蓄積するキャッシュメモリ２２とを備えた命令処理装置（１０）において、前記命令実行手段（２１，２３）が実行するプログラムに応じて、キャッシュメモリ２２の容量を命令キャッシュ２２ａとデータキャッシュ２２ｂとに分配し、命令キャッシュ２２ａ及びデータキャッシュ２２ｂのキャッシュ領域を設定するための領域設定手段（２７）を備えた。【選択図】      図１
2006048488.tif 000002
【特許請求の範囲】
【請求項１】
周辺メモリからプログラムを読み出して命令を解析し、該命令を実行する命令実行手段と、該命令実行手段と同一の半導体チップ上に集積され、前記周辺メモリから読み出した前記命令及び該命令の実行により生成されたデータを蓄積するキャッシュメモリと、を備えた命令処理装置において、
前記命令実行手段が実行する前記プログラムに応じて、前記キャッシュメモリの容量を前記命令を蓄積する命令キャッシュと前記データを蓄積するデータキャッシュとに分配し、前記命令キャッシュ及び前記データキャッシュのキャッシュ領域を設定するための領域設定手段を備えたことを特徴とする命令処理装置。
【請求項２】
前記領域設定手段には、前記キャッシュメモリの容量を３以上に分割して同キャッシュメモリのメモリ領域を区分した複数の分割領域について、該各分割領域を前記命令キャッシュ及び前記データキャッシュのうちいずれに割り当てるかを指示する割当て情報が前記プログラムに応じて設定される、
請求項１記載の命令処理装置。
【請求項３】
前記割当て情報は、前記各分割領域を識別可能とするよう前記命令実行手段がアクセスする前記キャッシュメモリのアドレスに付与される所定ビット数の識別データである、
請求項２記載の命令処理装置。
【請求項４】
前記領域設定手段には、前記割当て情報が前記プログラム毎に予め設定される、
請求項２又は３記載の命令処理装置。
【請求項５】
前記割当て情報は、前記プログラムに初期設定コードとして埋め込まれ、
前記領域設定手段には、前記命令実行手段による前記命令の実行前に前記初期設定コードが読み込まれることによって前記割当て情報が設定される、
請求項２又は３記載の命令処理装置。
【請求項６】
請求項１乃至５のいずれか一項記載の命令処理装置を搭載した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、命令処理装置及び半導体装置にかかり、詳しくは、マイクロコンピュータ等の半導体装置に搭載されるキャッシュメモリを内蔵した命令処理装置に関する。
【背景技術】
【０００２】
近年、ＣＰＵ（命令処理装置）を内蔵したマイクロコンピュータにあっては動作周波数の向上のペースが著しく、ＣＰＵ内部の動作周波数とその外部に接続された周辺メモリ（メインメモリ）の動作周波数との差は開く一方である。このため、ＣＰＵ内部の動作周波数を向上させても周辺メモリからの読み出しが性能向上のボトルネックとなる事態が起きている。この改善策として、従来ではＣＰＵ内部にキャッシュメモリを備えることが一般的に行われている。これは、周辺メモリから一度読み込んだ命令やデータを高速なキャッシュメモリに保存しておくことで、低速な周辺メモリに対するアクセス頻度を極力抑えて処理の高速化を図るようにしたものである。
【０００３】
しかし、このような高速なキャッシュメモリはコストが高い。このため、ＣＰＵに搭載可能なキャッシュメモリの容量には限度があり、従ってキャッシュメモリに必要な命令やデータを全て保存しておくことはできない。この対策としては、従来よりプリフェッチ（命令の先読み）と呼ばれる手法が用いられている。これは、プログラムの実行中に、今後必要になると思われる命令やデータを先行してキャッシュメモリに読み込んでおくことで処理の効率化を図ったものである。
【０００４】
図４に、従来のＣＰＵ（命令処理装置）の概略構成を示す。同図に示すように、ＣＰＵ４０は、内部バス４１を通じてメモリコントローラ４２と接続され、該メモリコントローラ４２には、外部バス４３を通じて周辺メモリ４４が接続されている。この周辺メモリ４４には、ＣＰＵ４０が実行するプログラムや該プログラムの実行に必要なデータ等が格納されている。なお、ＣＰＵ４０とメモリコントローラ４２とは同一の半導体チップＣ上に集積されて構成されている。
【０００５】
ＣＰＵ４０は、制御回路５１、命令キャッシュ５２ａ、データキャッシュ５２ｂ、演算回路５３、プログラムカウンタ５４、アドレスレジスタ５５を備え、同ＣＰＵ４０がメモリ４４をアクセスして該メモリ４４からフェッチ或いはプリフェッチした命令は命令キャッシュ５２ａに蓄えられる。また、ＣＰＵ４０が命令を実行してメモリ４４から読み出したデータ或いは命令解析結果に基づいて演算処理したデータはデータキャッシュ５２ｂに蓄えられる。
【０００６】
制御回路５１は、命令キャッシュ５２ａに蓄えられた命令を読み出し、それを命令デコーダ５６にて解析する。プログラムカウンタ５４は、制御回路５１（ＣＰＵ４０）が次に読み出すべき命令のアドレスを保持しており、同制御回路５１が命令キャッシュ５２ａから命令を読み出して解析する毎に、内部に保持しているアドレスをインクリメントしてアドレスレジスタ５５に格納する。また、演算回路５３は、命令デコーダ５６による命令の解析結果をもとに該命令の実行に必要なデータをデータキャッシュ５２ｂから取り出してＡＬＵ（算術論理演算器）５７とアキュムレータ５８とにより演算処理を実行し、該演算処理の結果を制御回路５１に出力、或いはデータキャッシュ５２ｂに格納する。
【０００７】
このように、従来ではキャッシュメモリを命令キャッシュ５２ａ及びデータキャッシュ５２ｂとして補助的に利用し、周辺メモリ４４へのアクセス頻度を極力抑えることでパフォーマンスの低下を回避している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、例えば組込み型マイコン等のように、搭載されるＣＰＵが予め周辺メモリに格納された特定の複数種類のプログラムのみを実行するような装置の場合、キャッシュメモリに設定されるデータキャッシュの領域（容量）は各プログラム間で一定の大きさに固定される。一方、命令キャッシュ及びデータキャッシュとして利用可能な領域（容量）が各プログラム間で固定されているため、データキャッシュをあまり必要としないプログラムが実行されるときには、全体としてキャッシュメモリが有効活用されず、したがってパフォーマンスを最大限発揮することができないという問題があった。このため、こうした点においてなお改善の余地を残すものであった。
【０００９】
この発明は、このような従来の実情に鑑みてなされたものであり、その目的はキャッシュメモリを有効活用して処理の効率化を図ることのできる命令処理装置及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１，６に記載の発明では、周辺メモリから読み出した命令を解析して該命令を実行する命令実行手段と、該命令実行手段と同一の半導体チップ上に集積され、前記周辺メモリから読み出した命令及びデータを蓄積するキャッシュメモリとを備えた命令処理装置において、前記命令実行手段が実行する前記プログラムに応じて、前記キャッシュメモリの容量を前記命令を蓄積する命令キャッシュと前記データを蓄積するデータキャッシュとに分配し、前記命令キャッシュ及び前記データキャッシュのキャッシュ領域を設定するための領域設定手段を備えた。こうすれば、キャッシュメモリの容量を無駄なく有効に活用して処理の効率化を図ることができる。
【００１１】
請求項２に記載の発明によれば、前記領域設定手段には、前記キャッシュメモリの容量を３以上に分割して同キャッシュメモリのメモリ領域を区分した複数の分割領域について、該各分割領域を前記命令キャッシュ及び前記データキャッシュのうちいずれに割り当てるかを指示する割当て情報が前記プログラムに応じて設定される。こうすれば、命令キャッシュとデータキャッシュとに分配する容量を上記分割領域単位で変更させることができる。
【００１２】
請求項３に記載の発明では、前記割当て情報は、前記各分割領域を識別可能とするよう前記命令実行手段がアクセスする前記キャッシュメモリのアドレスに付与される所定ビット数の識別データとした。このような識別データを用いてキャッシュメモリをアクセスするようにすれば、１つのキャッシュメモリを各プログラム間でキャッシュ領域を変更しながら命令キャッシュ及びデータキャッシュとして利用することができる。
【００１３】
請求項４に記載の発明によれば、前記領域設定手段には、前記割当て情報が前記プログラム毎に予め設定されている。こうすれば、命令実行手段は、領域設定手段に予め設定されている割当て情報を読み込むことで、各プログラムに割り当てられている命令キャッシュとデータキャッシュとのキャッシュ領域を認識する。
【００１４】
請求項５に記載の発明によれば、前記割当て情報は、前記プログラムに初期設定コードとして埋め込まれ、前記領域設定手段には、前記命令実行手段による前記命令の実行前に前記初期設定コードが読み込まれることによって前記割当て情報が設定される。こうすれば、命令実行手段は、各プログラムの命令実行前に初期設定コードを読み込むことで、各プログラムに割り当てられている命令キャッシュとデータキャッシュとのキャッシュ領域を認識する。
【発明の効果】
【００１５】
上記したように、この発明によれば、キャッシュメモリを有効活用して処理の効率化を図ることのできる命令処理装置及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
【００１７】
図１に、本発明にかかる一実施の形態の命令処理装置の構成を示す。同図に示すように、命令処理装置としてのＣＰＵ１０は、内部バス１１を介してメモリコントローラ１２と接続されている。内部バス１１は、アドレスバス、データバス、コントロールバスを有して構成されている。なお、ＣＰＵ１０とメモリコントローラ１２とは、１個の半導体チップＣに集積されてマイクロコンピュータ等の半導体装置として構成されている。メモリコントローラ１２は、外部バス１３を介して外部の周辺メモリ（以下単に「メモリ」という）１４と接続されている。
【００１８】
メモリ１４には、後述するプログラムＰＲＧ１，ＰＲＧ２等のような、ＣＰＵ１０が実行するプログラムや該プログラムの実行に必要なデータが格納されている。ＣＰＵ１０は、メモリコントローラ１２を通じてメモリ１４をアクセスし、該メモリ１４から必要なプログラム（命令）やデータを読み出す。そして、読み出した命令やデータに従い演算処理等を行い、その処理結果のデータをメモリコントローラ１２を通じてメモリ１４に書き込む。
【００１９】
ＣＰＵ１０は、制御回路２１、キャッシュメモリ２２、演算回路２３、プログラムカウンタ２４及びアドレスレジスタ２５を備えて構成されている。なお、本実施の形態においては制御回路２１と演算回路２３とにより命令実行手段が構成されている。
【００２０】
キャッシュメモリ２２は、例えばＳＲＡＭ（Static RAM）にて構成され、本実施の形態においては、このキャッシュメモリ２２の容量が所定の割合で分割されてその内部に命令キャッシュ２２ａとデータキャッシュ２２ｂとが構築されている。このうち命令キャッシュ２２ａには、ＣＰＵ１０がメモリ１４からフェッチ或いはプリフェッチしたプログラムの命令が蓄えられる。また、データキャッシュ２２ｂには、ＣＰＵ１０が実行する命令に従ってメモリ１４から読み出したデータ或いは命令に従って演算結果したデータが蓄えられる。
【００２１】
制御回路２１は、命令デコーダ２６と領域設定レジスタ２７（領域設定手段）とを備えて構成され、命令キャッシュ２２ａに蓄えた命令を読み出して、それを命令デコーダ２６により解析する。プログラムカウンタ２４は、制御回路２１（ＣＰＵ１０）が次に読み出すべき命令のアドレスを保持しており、制御回路２１が命令キャッシュ２２ａから命令を読み出して解析する毎に、内部に保持しているアドレスをインクリメントしてアドレスレジスタ２５に格納する。
【００２２】
演算回路２３は、ＡＬＵ（算術論理演算器）２８と演算データを格納するアキュムレータ２９とを備えて構成され、命令デコーダ２６による命令解析結果をもとに該命令実行に必要なデータをデータキャッシュ２２ｂから取り出してＡＬＵ２８とアキュムレータ２９とにより所定の演算処理を実行する。そして、この演算処理の結果を制御回路２１に出力、或いはデータキャッシュ２２ｂに格納する。
【００２３】
このようなＣＰＵ１０において、制御回路２１は外部から供給されるクロックに基づいて動作し、命令デコーダ２６による命令解析の結果、メモリ１４をアクセスしてプリフェッチを行う際には、アドレスレジスタ２５から命令アドレスＡＤＤが出力されるのに同期
してメモリコントローラ１２に制御信号ＣＮＴを出力する。また、制御回路２１は、メモリ１４にデータアクセスする際には、データアドレスＤＡＴＡが出力されるのに同期してメモリコントローラ１２に制御信号ＣＮＴを出力する。
【００２４】
次に、本実施の形態のＣＰＵ１０に備えられるキャッシュメモリ２２の制御方法について説明する。
【００２５】
上記したように、本実施の形態のＣＰＵ１０において、キャッシュメモリ２２は、命令キャッシュ２２ａとデータキャッシュ２２ｂとに容量が分配されて使用される。ここで、キャッシュメモリ２２の容量を命令キャッシュ２２ａとデータキャッシュ２２ｂとにそれぞれどの割合で分配するかは、本実施の形態においては領域設定レジスタ２７によりＣＰＵ１０の実行するプログラム毎に設定される。
【００２６】
詳述すると、領域設定レジスタ２７には、キャッシュメモリ２２の容量を命令キャッシュ２２ａとデータキャッシュ２２ｂとにそれぞれ分配するにあたっての最小の単位とする複数の分割領域が設定されている。これらの各分割領域は、キャッシュメモリ２２の容量を３以上に分割して同キャッシュメモリ２２のメモリ領域を区分した領域であり、本実施の形態においてはキャッシュメモリ２２のメモリ領域を例えば４つに等分割して求められる第１〜第４領域３１〜３４がそれぞれ分割領域として設定されている。領域設定レジスタ２７には、これら分割された第１〜第４領域３１〜３４の各容量を命令キャッシュ２２ａ及びデータキャッシュ２２ｂのうちいずれに割り当てるかがＣＰＵ１０の実行するプログラム毎に設定されている。
【００２７】
図２は、このような領域設定レジスタ２７において、命令キャッシュ２２ａ及びデータキャッシュ２２ｂのキャッシュ領域（容量）をＣＰＵ１０の実行する２種類のプログラムＰＲＧ１，ＰＲＧ２について設定した例を示す。同図に示すように、プログラムＰＲＧ１を実行する際には、第１領域３１が命令キャッシュ２２ａとして割り当てられ、第２〜第４領域３２〜３４がデータキャッシュ２２ｂとして割り当てられる。また、プログラムＰＲＧ２を実行する際には、第１及び第２領域３１，３２が命令キャッシュ２２ａとして割り当てられ、第３及び第４領域３３，３４がデータキャッシュ２２ｂとして割り当てられる。
【００２８】
ここで、これら第１〜第４領域３１〜３４の各容量を命令キャッシュ２２ａまたはデータキャッシュ２２ｂに割り当てる手法としては、制御回路２１がアクセスするキャッシュメモリ２２のアドレスに上記各領域３１〜３４を識別可能な識別データ（割当て情報）を付与する、といった手法を採用している。具体的には、キャッシュメモリ２２のアドレスに上記各領域３１〜３４を識別可能とする２ビットの識別データを付与し、各プログラムＰＲＧ１，ＰＲＧ２に応じて割り当てる命令キャッシュ２２ａ及びデータキャッシュ２２ｂの領域を該識別データにより設定するようにしている。
【００２９】
即ち、プログラムＰＲＧ１については、第１領域３１を割り当てる命令キャッシュ２２ａの領域を識別データ「００」により設定し、第２〜第４領域３２〜３４を割り当てるデータキャッシュ２２ｂの領域を識別データ「０１」，「１０」，「１１」により設定している。また、プログラムＰＲＧ２については、第１及び第２領域３１，３２を割り当てる命令キャッシュ２２ａの領域を識別データ「００」，「０１」により設定し、第３及び第４領域３３，３４を割り当てるデータキャッシュ２２ｂの領域を識別データ「１０」，「１１」により設定している。
【００３０】
制御回路２１は、このような領域設定レジスタ２７の設定を読み込むことで、命令キャッシュ２２ａ及びデータキャッシュ２２ｂとして割り当てられている領域を認識する。そして、該領域設定レジスタ２７の設定に基づいて、第１〜第４領域３１〜３４に各々対応
する２ビットの識別データを付与したメモリアドレスにてキャッシュメモリ２２をアクセスすることで、該キャッシュメモリ２２を命令キャッシュ２２ａやデータキャッシュ２２ｂとして利用する。
【００３１】
上記のように構成されたＣＰＵ１０では、例えばプログラムＰＲＧ１が実行される際には、同ＣＰＵ１０は、キャッシュメモリ２２の第１領域３１、つまりはキャッシュメモリ２２の全容量の１／４を命令キャッシュ２２ａとして使用することが可能となる。一方、例えばプログラムＰＲＧ２が実行される際には、同ＣＰＵ１０は、キャッシュメモリ２２の第１及び第２領域３１，３２、つまりはキャッシュメモリ２２の全容量の１／２を命令キャッシュ２２ａとして使用することが可能となる。
【００３２】
図３に示すように、一般にプログラムフェッチ（より言えばプリフェッチ）に使用可能な命令キャッシュ２２ａのサイズ（容量）が大きくなれば、ＣＰＵ１０の実行速度を向上させることができる。しかし、ＣＰＵ１０に搭載する命令キャッシュ２２ａの容量を単に増加させることはチップ面積を増大させ、コストを上昇させるため好ましくない。
【００３３】
本実施の形態では、物理的に同一のキャッシュメモリ２２を用いて命令キャッシュ２２ａとデータキャッシュ２２ｂとを構築するとともに、ＣＰＵ１０の実行する各プログラムＰＲＧ１，ＰＲＧ２に応じて命令キャッシュ２２ａとデータキャッシュ２２ｂとの容量を可変させる構成としている。こうした構成では、データキャッシュ２２ｂの容量をあまり必要としないプログラム（本例ではプログラムＰＲＧ２がこれに該当する）が実行されるときには、同データキャッシュ２２ｂとして使用されないキャッシュメモリ２２内の容量を命令キャッシュ２２ａに分配してプリフェッチ用に使用することができる。従って、本構成によれば、チップ面積の増大を伴うことなく、実行するプログラムに応じてキャッシュメモリ２２内の容量を無駄なく有効活用することができるようになる。
【００３４】
以上記述した本実施の形態によれば、以下の効果を奏する。
【００３５】
（１）ＣＰＵ１０に領域設定レジスタ２７を備えたことにより、命令キャッシュ２２ａとデータキャッシュ２２ｂとに分配するキャッシュ領域（容量）をＣＰＵ１０の実行するプログラムＰＲＧ１，ＰＲＧ２に応じて変更させることができる。これにより、キャッシュメモリ２２の容量を無駄なく有効活用することができる。
【００３６】
（２）データキャッシュ２２ｂの容量をあまり必要としないプログラムＰＲＧ２がＣＰＵ１０により実行されるときには、命令キャッシュ２２ａの容量をその分大きくすることができる。これにより、ＣＰＵ１０の実行速度を向上させることができる。
【００３７】
（３）キャッシュメモリ２２の容量を３以上に分割してメモリ領域を区分した複数の分割領域（第１〜第４領域３１〜３４）について、これら各分割領域を命令キャッシュ２２ａ及びデータキャッシュ２２ｂのうちのいずれかに割り当てるようにした。こうすれば、命令キャッシュ２２ａとデータキャッシュ２２ｂとに分配する容量を各分割領域の単位で変更させることができる。
【００３８】
（４）制御回路２１がアクセスするキャッシュメモリ２２のアドレスに各分割領域（第１〜第４領域３１〜３４）を識別可能とする２ビットの識別データを付与するようにした。こうすれば、１つのキャッシュメモリ２２を各プログラムＰＲＧ１，ＰＲＧ２間でキャッシュ領域を変更しながら命令キャッシュ２２ａ及びデータキャッシュ２２ｂとして利用することができる。
【００３９】
なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。
【００４０】
（変形例１）上記実施の形態では、命令キャッシュ２２ａとデータキャッシュ２２ｂと
にキャッシュメモリ２２の容量を分配するための識別データ（割当て情報）を予めプログラムＰＲＧ１，ＰＲＧ２毎に領域設定レジスタ２７内に設定する態様としたが、こうした割当て情報を各プログラムＰＲＧ１，ＰＲＧ２内に初期設定コードとして埋め込んでおき、各プログラムＰＲＧ１，ＰＲＧ２の命令実行直後に該初期設定コードを読み込むことで割当て情報を領域設定レジスタ２７に設定するようにしてもよい。
【００４１】
（変形例２）上記実施の形態では、ＣＰＵ１０に搭載される１つのキャッシュメモリ２２の容量を命令キャッシュ２２ａとデータキャッシュ２２ｂとに分配する構成としたが、命令キャッシュ２２ａとデータキャッシュ２２ｂとが機能的に分割されてＣＰＵ１０に２つのキャッシュメモリが搭載される場合にも本発明を適用することは勿論可能である。この場合には、命令キャッシュ２２ａを構成するキャッシュメモリの容量と、データキャッシュ２２ｂを構成するキャッシュメモリの容量とを相補に分配するよう各キャッシュ領域の設定を行えばよい。こうすれば、上記実施の形態と同様、例えばデータキャッシュ２２ｂの容量をあまり必要としないプログラムが実行される場合には、命令キャッシュ２２ａを構成するキャッシュメモリ側の容量と、データキャッシュ２２ｂを構成するキャッシュメモリ側に残った容量とをプリフェッチ用のメモリとして使用することができる。
【００４２】
（変形例３）上記実施の形態では、領域設定レジスタ２７を制御回路２１の内部に備えたが、勿論、制御回路２１の外部に備えてもよい。
【００４３】
（変形例４）上記実施の形態では、キャッシュメモリ２２をＳＲＡＭにて構成したが、必ずしもＳＲＡＭに限定されない。
【００４４】
（変形例５）上記実施の形態では、キャッシュメモリ２２の容量を４つに等分割することで各分割領域を設定したが、区分する領域が３以上であれば４つに限らず、５以上であってもよい。また、この際必ずしも等分割にする必要もない。
【００４５】
上記実施の形態及び各変形例から把握できる本発明の技術的思想を以下に付記する。
【００４６】
（付記１）  請求項１乃至５のいずれか一項記載の命令処理装置において、
前記キャッシュメモリは前記半導体チップ上に１つ設けられており、前記プログラムに応じて分配する前記命令キャッシュ及び前記データキャッシュの容量を前記１つのキャッシュメモリ内で分配する、ことを特徴とする命令処理装置。
【００４７】
（付記２）  請求項１乃至５のいずれか一項記載の命令処理装置において、
前記キャッシュメモリは前記半導体チップ上に２以上設けられており、前記プログラムに応じて分配する前記命令キャッシュ及び前記データキャッシュの容量を前記２以上のキャッシュメモリ内で分配する、ことを特徴とする命令処理装置。
【００４８】
（付記３）  周辺メモリからプログラムを読み出して命令を解析し、該命令を実行する命令実行手段と、前記命令実行手段と同一の半導体チップ上に集積され、前記周辺メモリから読み出した前記命令を蓄積する命令キャッシュ及び該命令に従って前記周辺メモリから読み出したデータを蓄積するデータキャッシュと、を備えた命令処理装置において、
前記命令実行手段が実行する前記プログラムに応じて、前記命令キャッシュ及び前記データキャッシュの容量を相補に分配し、前記命令キャッシュ及び前記データキャッシュのキャッシュ領域を設定するための領域設定手段を備えたことを特徴とする命令処理装置。
【図面の簡単な説明】
【００４９】
【図１】一実施の形態のＣＰＵ（命令処理装置）の概略構成を示すブロック図。
【図２】領域設定レジスタ（領域設定手段）の設定例を示す説明図。
【図３】命令キャッシュのサイズとＣＰＵの実行速度の関係を示す説明図。
【図４】従来のＣＰＵ（命令処理装置）の概略構成を示すブロック図。
【符号の説明】
【００５０】
１０：命令処理装置としてのＣＰＵ、１４：周辺メモリ、２１：命令実行手段を構成する制御回路、２２：キャッシュメモリ、２２ａ：命令キャッシュ、２２ｂ：データキャッシュ、２３：命令実行手段を構成する演算回路、２７：領域設定手段としての領域設定レジスタ、３１〜３４：複数の分割領域としての第１〜第４領域、Ｃ：半導体チップ、ＰＲＧ１，ＰＲＧ２：プログラム。
【図１】
2006048488.tif 000003
【図２】
2006048488.tif 000004
【図３】
2006048488.tif 000005
【図４】
2006048488.tif 000006