(57)【要約】【課題】  従来の半導体集積回路の検証方法では、隣接する入出力バッファ同士の配線の接続や、内部回路を設計した後の、入出力バッファ内の電源配線を考慮したＬＶＳネットリストの作成が困難となっていた。【解決手段】  半導体集積回路の検証方法は、半導体素子の外周部に配置された入出力バッファと、内部回路とを含む半導体集積回路の検証方法であって、前記入出力バッファのライブラリに、前記入出力バッファの配線に関しての物理情報を保持させ、前記物理情報に基づいて前記入出力バッファの配置検証を行う。【選択図】  図３
2006155524.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の外周部に配置された入出力バッファと、内部回路とを含む半導体集積回路の検証方法であって、
前記入出力バッファのライブラリに、前記入出力バッファの配線に関しての物理情報を保持させ、
前記物理情報に基づいて前記入出力バッファの配置検証を行う半導体集積回路の検証方法。
【請求項２】
前記物理情報は、前記入出力バッファに含まれる配線の位置に関する情報を含むことを特徴とする請求項１に記載の半導体集積回路の検証方法。
【請求項３】
前記物理情報に加え、前記入出力バッファに含まれる配線の接続情報を有することを特徴とする請求項２に記載の半導体集積回路の検証方法。
【請求項４】
前記入出力バッファの配置時に、隣接して配置される入出力バッファそれぞれの接続情報と配線の位置に関する情報とを用いて隣接配置検証を行うことを特徴とする請求項３に記載の半導体集積回路の検証方法。
【請求項５】
請求項１乃至４いずれか１項記載の検証方法を行う半導体集積回路の検証装置。
【請求項６】
請求項１乃至４いずれか１項記載の検証をコンピュータに実行させるための半導体集積回路の設計検証プログラム。
【請求項７】
半導体素子の外周部に配置された入出力バッファと、内部回路とを含む半導体集積回路の検証方法であって、
前記入出力バッファのライブラリに、前記入出力バッファの配線に関しての接続情報を保持させ、
前記入出力バッファの接続情報と前記内部回路の接続情報から、前記半導体素子の回路接続情報を生成し、
前記入出力バッファと前記内部回路を含むレイアウトデータと前記回路接続情報とを比較することによりＬＶＳ検証を行うことを特徴とする半導体集積回路の検証方法。
【請求項８】
前記回路接続情報は、電源配線の回路接続情報であることを特徴とする請求項７に記載の半導体集積回路の検証方法。
【請求項９】
請求項６あるいは７に記載の検証方法を行う半導体集積回路の検証装置。
【請求項１０】
請求項６あるいは７に記載の検証をコンピュータに実行させるための半導体集積回路の設計検証プログラム。
【請求項１１】
入出力バッファを含む機能セルのレイアウトに関する物理情報と機能セルの論理接続に関する接続情報とを含むセルライブラリと、
前記機能セルを組み合わせて実現した回路のユーザネットリストと、
を用いて半導体集積回路の自動配置配線を行うレイアウト生成部を備えた半導体集積回路の自動配置配線検証装置であって、
前記レイアウト生成部は、前記自動配置配線に先立って、フロアプランを入力し、前記フロアプランと、前記入出力バッファに含まれる電源配線の種類と配線位置に基づいて、隣接配置される入出力バッファの間で隣接配置チェックを行う入出力バッファ配置検証部を有することを特徴とする半導体集積回路の自動配置配線検証装置。
【請求項１２】
前記自動配置配線検証装置は、ＬＶＳ検証部をさらに備え、前記レイアウト生成部は、前記セルライブラリの物理情報と前記ユーザネットリストとから前記半導体集積回路のレイアウトデータを生成するレイアウトデータ生成部と、セルライブラリに含まれる前記接続情報と、前記ユーザネットリストとに基づいて、入出力バッファを含む回路のネットリストを生成するＬＶＳ用ネットリスト生成部と、を含み、
前記ＬＶＳ検証部は、前記レイアウトデータ生成部が生成したレイアウトの図形データと、前記ＬＶＳ用ネットリスト生成部が生成した入出力バッファを含むネットリストの接続関係が一致しているか否かを検証することを特徴とする請求項１１記載の自動配置配線検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にその検証方法、検証装置および検証プログラムに関するものである。
【背景技術】
【０００２】
半導体集積回路の設計では、機能セルに対応する複数のライブラリを用いて、集積回路を設計することが行われている。また、その設計時のレイアウトデータなどを用いて設計した回路を検証することが知られている。
【０００３】
図１０は、従来の半導体集積回路の設計、および設計検証に関する工程を示す図である。半導体集積回路の設計ではユーザネットリストと呼ばれる回路の接続状態を表現したデータに基づいて、機能ブロックを、半導体素子内に配置するフロアプランが行われる。なお、このフロアプランに基づいた内部回路の配置に基づいてチップ周囲などに配置される入出力バッファの配置も決定される（図１０、Ｓ１０１参照）。その後、内部回路に対しての電源配線が設計される（図１０、Ｓ１０２参照）。内部回路に対しての電源配線の決定後に、内部回路の機能素子、信号配線などの配置、配線が決定される（図１０、Ｓ３参照）。
【０００４】
内部回路の電源配線、内部回路内の配置、配線決定後、ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈａｍａｔｉｃ）ネットリストが出力される（図１０、Ｓ１０４参照）。ここでＬＶＳとは、設計された内部回路のレイアウトデータに基づいて、レイアウトが、設計上の回路図と合致するかどうかを確認するための検証作業である。
【０００５】
その後、内部回路に対して電源、入出力パッドなどを接続する入出力バッファの配置を考慮した電源配線のネットリストが作成される（図１０、Ｓ１０５参照）。
この入出力バッファのＬＶＳネットリストを元に、設計されたレイアウトが回路図に合致するかどうかのＬＶＳ検証が行われる。
このような設計方法は例えば特許文献１に、ＬＶＳ検証を行う技術は特許文献２に示されている。
【０００６】
近年では、このように内部回路とその周辺に入出力バッファを有する半導体集積回路において、他の装置とのインターフェースが多くなってきている。そこで、それぞれのインターフェースに対応して多種の電源に対応した入出力バッファが用意される必要がある。また、入出力バッファの内部にも多種の電源電圧に対応する配線が形成され、隣接する入出力バッファと接続される場合がある。
このような複数種類のバッファが配置される場合の技術として特許文献３に示されている技術がある。
【特許文献１】特開平８−６９４８４号公報
【特許文献２】特開２００２−３４３８４６号公報
【特許文献３】特開２００１−４４３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の設計、検証に用いられるシステムにおいて、入出力バッファに関するデータは、その入力および出力に関するデータが示されているのみであった。したがって、隣接する入出力バッファ同士の配線の接続や、内部回路を設計した後の、入出力バッファ内の電源配線を考慮したＬＶＳネットリストの作成が困難となっていた。
【課題を解決するための手段】
【０００８】
本発明の実施の形態の半導体集積回路の検証方法は、半導体素子の外周部に配置された入出力バッファと、内部回路とを含む半導体集積回路の検証方法であって、前記入出力バッファのライブラリに、前記入出力バッファの配線に関しての物理情報を保持させ、前記物理情報に基づいて前記入出力バッファの配置検証を行う。
【０００９】
また、他の態様の検証方法は、半導体素子の外周部に配置された入出力バッファと、内部回路とを含む半導体集積回路の検証方法であって、前記入出力バッファのライブラリに、前記入出力バッファの配線に関しての接続情報を保持させ、前記入出力バッファの接続情報と前記内部回路の接続情報から、前記半導体 素子の回路接続情報を生成し、前記入出力バッファと前記内部回路を含むレイアウトデータと前記回路接続情報とを比較することによりＬＶＳ検証を行う。
【００１０】
また、半導体集積回路の自動配置配線検証装置は、入出力バッファを含む機能セルのレイアウトに関する物理情報と機能セルの論理接続に関する接続情報とを含むセルライブラリと、前記機能セルを組み合わせて実現した回路のユーザネットリストとを用いて半導体集積回路の自動配置配線を行うレイアウト生成部を備えた半導体集積回路の自動配置配線検証装置であって、前記レイアウト生成部は、前記自動配置配線に先立って、フロアプランを入力し、前記フロアプランと、前記入出力バッファに含まれる電源配線の種類と配線位置に基づいて、隣接配置される入出力バッファの間で隣接配置チェックを行う入出力バッファ配置検証部を有する。
【００１１】
入出力バッファのライブラリに、物理情報、接続情報を保持させ、入出力バッファの配置検証、ＬＶＳ検証時のネットリスト作成に用いることにより、半導体集積回路の検証工程の正確性が高くなり、工程の簡素化を図ることが可能となる。
【発明の効果】
【００１２】
隣接して配置される入出力バッファ同士の接続関係の検証や、回路レイアウト終了後のレイアウト検証を容易にすることが可能である。
【発明を実施するための最良の形態】
【００１３】
まず、本発明の実施の形態における半導体集積回路の検証方法に用いられる検証装置はセルライブラリ内に入出力バッファに関する物理情報と接続情報を対応づけた入出力バッファのライブラリを有している。ここで、このライブラリ内に保持される入出力バッファの物理情報の例を図１（ａ）を用いて説明する。
【００１４】
図１（ａ）は１つの入出力バッファの基本構成を示す一例である。この実施の形態のセルライブラリには、このような入出力バッファの種類に応じて、セルが複数用意されている。図１（ａ）に示した入出力バッファの例では、グランド配線ＧＮＤはもっとも入力パッドＩＮに近接して配線され、ついで第１の電源配線ＶＤＤ１が配線され、さらに第２の電源配線ＶＤＤ２が内部回路に電源を供給する端子ＯＵＴに接続するように配線されている。ここで、この実施の形態で用いられる検証装置のセルライブラリ内には、例えば図１（ａ）で示した電源配線ＧＮＤ、ＶＤＤ１およびＶＤＤ２の配線位置などの物理情報、また電源配線の接続情報が用意されている。
【００１５】
セルライブラリは、複数の入出力バッファに関して上述のような電源配線の配線幅、どの位置からどの位置まで配置されるかの物理情報などを有しているものとする。また、このような物理情報に伴って入出力バッファ内で配線に接続される電源や、内部に接続される電源などに関しての接続情報なども有しているものとする。
【００１６】
この物理情報の形式は任意であるが、例えば１つの電源配線を基本セル内に形成された多角形とみなして、記憶しても良い。これらの物理情報および接続情報は例えば入出力バッファの設計データから、必要なデータを抽出し、作成することが可能である。
【００１７】
実際の入出力バッファの配置は、例えば電源が異なる部分ごとに対応する異なるタイプの入出力バッファが外周部に複数配置されている（図１（ｂ）参照）。したがってセルライブラリ内には複数の入出力バッファの物理情報、接続情報が保持されている。
【００１８】
本発明の実施の形態の集積回路の検証装置は、上述のセルライブラリ、および与えられたユーザネットリストからレイアウトを設計し、そのレイアウトの回路図に対する検証を行うものである。この実施の形態の検証装置の概要構成を図２に示す。図２に示すように、実施の形態の検証装置は、セルライブラリ１、ユーザネットリスト２、レイアウト生成部３、ＬＶＳ検証部４を有している。セルライブラリ１は、上述の入出力バッファに関するライブラリの他に、他の機能 セルに関してのライブラリも含んでいる。 ユーザネットリスト２は設計する回路の接続情報を示したリストであり、設計すべき回路の回路図データに相当する。レイアウト生成部３は、セルライブラリ１ とユーザネットリストからレイアウト設計を行い、入出力バッファの配置検証や設計したレイアウトデータ、ＬＶＳ検証用のＬＶＳ用ネットリストなどの出力を 行う回路である。ＬＶＳ検証部４はレイアウトデータとＬＶＳ用ネットリストの比較を行いＬＶＳ検証を行う部分である。
【００１９】
上述のような、検証装置を用いて行われる集積回路の検証方法について、図３を用いて説明する。この実施の形態における検証方法では図３に示すように、まず回路接続情報であるユーザネットリストが入力される。次に、ネットリストに基づいて、半導体素子内に機能ブロッ クを配置するフロアプランが行われる。なお、このフロアプランに伴ってチップ周囲などに配置される入出力バッファの配置も行われる（図３、 Ｓ３１参照）。
【００２０】
ここで、図２の実施の形態のセルライブラリ１には、入出力バッファごとに上述の電源配線の物理情報と接続情報が含まれている。また、レイアウト生成部３は、入出力バッファ配置検証部３１を有している。入出力バッファ配置検証部３１は、入出力バッファの配置時に、セルライブラリ１が保持する入出力バッファの物理情報を利用して、隣接する入出力バッファ同士の接続の検証を行う（図３、Ｓ３２参照）。
【００２１】
この隣接配置の検証は、入出力バッファを配置する際に、隣接バッファ同士の電源配線の座標情報と、電源情報を比較することによって行われる。例えば、図１（ａ）に示した入出力バッファに隣接して、図１（ａ）のＧＮＤ配線の位置にＶＤＤ１配線が位置するような入出力バッファが配置された場合、隣接しあう入出力バッファ同士で異なる電源がショートされてしまう。そこで、この隣接バッファの検証では、入出力バッファの電源配線の物理情報、接続情報を利用して、入出力バッファの配置の正当性の検証が行われる。ここで隣接しあう入出力バッファ間で、異なる電源のショートなどが検出された場合はＳ３１に戻り入出力バッファの配置を再び行う。この配置の検証で隣接するバッファに異常がなく、入出力バッファの配置を終了した場合は次のステップへと進む。
【００２２】
入出力バッファの隣接配置検証が終了した後に、図２のレイアウト生成部３は、内部回路に対しての電源配線を配線する（図３、Ｓ３３参照）。内部回路に対しての電源配線の配線決定後に、内部回路内での配置、配線を決定する（図３、Ｓ３４参照）。
なお、この配置、配線結果に基いて、レイアウトされた回路が所定のタイミングを満たすか否かタイミング検証を行い、所定のタイミングを満たさない場合は、リピーターバッファの挿入、バッファの削除や、バッファのリサイズが行われ、最終的にレイアウトデータが決定される。
【００２３】
次に、上記決定されたレイアウトデータから抽出されたネットリストが、ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈａｍａｔｉｃ）用ネットリストとして、レイアウト生成部３から出力される（図３、Ｓ３５参照）。ここで、上記タイミング検証の結果、リピーターバッファの挿入や、バッファの削除等の回路修正が行われた場合は、その様な修正が加えられたレイアウトデータがオリジナル回路の論理を保持しているかどうか、オリジナルのネットリストと、上記ＬＶＳ用ネットリストが等価であるか否かを検証し、オリジナルの回路と論理的に等価であることを保証しておく。
【００２４】
この実施の形態では、セルライブラリ１に入出力バッファの接続情報が保持されている。そのため、入出力バッファの配置が決定されたときに、その入出力バッファ部（外周回路部）に関して、電源配線の接続情報（ネットリスト）を作成することが可能である。そこで、この実施の形態の検証方法では、レイアウト生成部３内のＬＶＳ用ネットリスト生成部３２がチップ設計に用いられたネットリストのデータに、入出力バッファに関する電源のネットリストを追加してＬＶＳ用ネットリストを生成し、ＬＶＳ検証部４に出力する（図３、Ｓ３５参照）。
【００２５】
その後、レイアウト生成部３は設計された内部回路の電源配線を用いてレイアウトデータからの接続情報（レイアウトネットリスト）を生成する（図３、Ｓ３６参照）。その後ＬＶＳ検証部４において、実際にレイアウトされた図形データと、セルライブラリの入出力バッファの接続情報を反映して作成されたＬＶＳ用ネットリストとを比較対照してＬＶＳ検証が行われる（図３、Ｓ３７参照）。
【００２６】
つまり、この実施の形態の半導体集積回路の検証方法では、回路設計時のセルライブラリ１に入出力バッファの物理的な情報と接続情報を含んでいる。このように、前もって入出力バッファの物理情報、接続情報を含んだセルライブラリ１を用意することが行われているため、入出力バッファの配置時に隣接するバッファ間の配置の異常を検証することが出来、回路のＬＶＳ検証時に入出力バッファ部分も含んだネットリストを作成することが可能となる。この結果入出力バッファの配置およびＬＶＳ検証に要する工数を削減することが可能となる。
【００２７】
図４は、図３における内部回路の配置、配線の処理を行わず、入出力バッファのセルライブラリと、内部回路の電源配線のレイアウトデータから、電源配線に関してのＬＶＳ検証を行う検証フローを示した例である。つまり、図３における、Ｓ３４に対応する工程を省略した場合の検証方法を示す図である。
【００２８】
一般的には隣接する入出力バッファ間で接続される配線は電源配線である。したがって、内部回路の電源配線が決定された後、電源系の配線に関してのみ、入出力バッファ部と組み合わせてＬＶＳ用のネットリストを作成することが可能である。このように電源系の配線に関して先に、ＬＶＳ検証を行うことで内部回路の配線形成の前に電源系の配線に関して、内部回路の電源系も含めたＬＶＳ検証が可能である。
【００２９】
以下、具体的な例に基づいて電源系ごとにネットリストを作成する場合について説明する。図５は、入出力バッファ部が第１の電源５１、第２の電源５２および第３の電源５３とを有する場合の入出力バッファ部の構成例を示す例である。図５に示すように、第１の電源５１は半導体素子の図５における右半分に供給されている。第２の電源５２は図３における左半分に供給されている。また、第３の電源５３はチップ外周を囲うように供給されている。
【００３０】
このように、入出力バッファ部で複数の電源系の配線を使い分ける場合であっても、入出力バッファ部がどの電源配線に接続されるべきかの情報が1チップの設計データで判 別出来るので、その接続情報を用いてＬＶＳ用のネットリストを作成することができる。このＬＶＳ用のネットリストを利用したＬＶＳ検証により、誤った電源系につながれていないかどうかをチェックすることができる。また、異なる電源系の配線の間には、カットバツファと呼ばれる電源配線を切断するための入出力バッファが配置されている。このため、電源間の分離が正常に行われているかどうかについても、ＬＶＳによりチェックすることができる。
【００３１】
図６は、図５に示した入出力バッファの複数の電源が内部回路に接続された状態を示す図である。図６に示すように内部回路が複数の電源系を用いる場合も、周辺との電源の接続が正しい電源に接続されているか否かについて、入出力バッファのセルライブラリを参照し、1チップの設計 データから、ＬＶＳ用のネットリストを作成し、このネットリストと内部回路のネットリストを結合することにより、電源配線全体のＬＶＳ検証 を行うことができる。
【００３２】
さらに、入出力バッファのセルライブラリに含まれる接続情報には、ウェルの電位の接続情報まで含むことが可能である。図７には、入出力バッファ部の電源と内部回路とでウェルの分離が必要な場合を示した例である。基板（ウェル）に印加する電源は電源ごとに電源ネットリスト上に定義され、ＬＶＳ検証が行われる。
【００３３】
つまり、内部回路領域の基板に与えられる電源と、入出力バッファの基板に与えられる電源が異なる場合でも電源ごとに電源ネットリストを定義することが可能である。この場合、入出力バッファのセルライブラリはウェル電位に関しての接続情報を有している。この接続情報を利用してウェル接続も考慮したネットリストを作成することが可能である。このネットリストを利用してＬＶＳ用のネットリストを作成することにより、ＬＶＳ時に分離が正しく行われているか否かチェックできる。
【００３４】
図８は、入出力バッファ部分でもウェルの分離が必要な場合を示す例である。図８（ａ）は入出力バッファの部分で、基板（ウェル）分離が行われる場合を示し、図８（ｂ）は、内部回路の部分で基板（ウェル）が分離され、基板によって与えられる電源が違う場合を示している。図８（ｃ）は内部回路領域および入出力バッファ部領域で基板が分離され、基板に与えられる電源が違う場合を示している。図７同様、こういった入出力バッファの接続情報は入出力バッファのセルライブラリ内に記憶されている。図８に示すように、周辺部の間でもウェル分離が必要な場合は、周辺回路のウェル接続まで含めたセルライブラリのデータからＬＶＳ用のネットリスト作成を行う。その後、ＬＶＳ検証を行い、正しくウェル分離されているか否かを検証することができる。
【００３５】
以上の説明では、入出力バッファのセルライブラリが有する物理情報として、配線幅なども含めた情報を有するものとして説明してきたが、前述したように座標情報などの形式は任意に変更が可能である。図９は、この変更の様子を概念的に示したものである。実際の入出力バッファの物理情報は図９（ａ）に示すように、電源配線の配線幅などを含めることが可能である。しかしながら、入出力バッファなどでは、その外周部に配線される電源配線の位置と電圧が分かれば、入出力バッファの隣接配置などの検証は可能である。そこで、図９（ｂ）に示すように入出力バッファのセルライブラリに含まれる情報を、その外周部における位置情報と、電圧情報などに限定して記憶することで、記憶する情報量の削減を図ることも可能である。
【００３６】
以上、本発明の実施の形態および具体例に基づいて詳細に説明したが本発明は上記の実施の形態に関わらず、種々の応用が可能である。つまり、本発明は半導体集積回路のフロアプラン時に利用される入出力バッファに関しての物理情報、接続情報を有するセルライブラリを用いることにより入出力バッファの配置の効率化、およびＬＶＳ検証の容易化をしたものである。実施の形態では検証装置としてレイアウト生成部内にＬＶＳ用ネットリスト生成部、入出力バッファ配置検証部などを有する例を示したが、これらはソフトウェア上で用意されてもよく本実施の形態に限られたものではない。
【図面の簡単な説明】
【００３７】
【図１】入出力バッファの概略図である。
【図２】半導体集積回路の検証装置の概要を示す図である。
【図３】本発明の実施の形態の検証方法を示す図である。
【図４】本発明の実施の形態の検証方法を示す図である。
【図５】異なる電源を用いた場合の入出力バッファの配置例を示した図である。
【図６】図５の入出力バッファを内部回路に接続した図である。
【図７】入出力バッファと内部回路に異なる基板電位を与えた場合の図である。
【図８】内部回路内でも異なる基板電位が用いられる例を示す図である。
【図９】入出力バッファのデータを縮小する模様を示す図である。
【図１０】従来の検証方法を示す図である
【符号の説明】
【００３８】
１    セルライブラリ
２    ネットリスト
３    レイアウト生成部
４    ＬＶＳ検証部
【図１】
2006155524.tif 000003
【図２】
2006155524.tif 000004
【図３】
2006155524.tif 000005
【図４】
2006155524.tif 000006
【図５】
2006155524.tif 000007
【図６】
2006155524.tif 000008
【図７】
2006155524.tif 000009
【図８】
2006155524.tif 000010
【図９】
2006155524.tif 000011
【図１０】
2006155524.tif 000012