(57)【要約】【課題】  内部回路における静電破壊防止対策及び長距離配線対策を施した半導体集積回路の実現を図る。【解決手段】  アナログ回路２の出力信号をデジタル回路３に伝える信号線４に静電破壊保護回路付きバッファセル４０を配置する。静電破壊保護回路付きバッファセル４０は、静電破壊対策用のダイオード型保護回路２０と長距離配線に伴う信号の減衰を回避するためのバッファセル３０から構成されている。アナログ回路２側で生じた不都合なサージノイズはダイオード型保護回路２０により電源配線を介してデジタル電源電圧に、あるいは接地配線を介して接地電圧に逃げるためデジタル回路３が静電破壊されるのを防止できる。また、バッファセル３０のドライブ能力によって、信号線４が長距離になったり、付加容量が大きくなったとしても信号を正確に伝えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に配置され、第１の外部電源電圧が入力された第１のアナログ回路と、
前記半導体基板上に配置され、第２の外部電源電圧が入力されたデジタル回路と、
前記第１のアナログ回路の信号端子と前記デジタル回路の第１信号端子とを繋ぐ第１の信号線と、
前記第１の信号線に接続された第１の静電破壊保護回路付きバッファセルとを備えることを特徴とする半導体集積回路。
【請求項２】
前記第１のアナログ回路の信号端子は前記第１のアナログ回路の出力端子であり、前記デジタル回路の第１信号端子は前記デジタル回路の第１入力端子であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の静電破壊保護回路付きバッファセルは、整流回路とインバータから成ることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記整流回路は、カソードに前記第２の外部電源電圧が供給され、アノードが前記第１の信号線に接続された第１のダイオードと、
カソードが前記第１のダイオード及び前記第１の信号線に接続され、アノードに接地電圧が供給された第２のダイオードから成ることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記整流回路は、ソースに前記第２の外部電源電圧が供給され、ドレインが前記第１の信号線に接続され、ゲートとソースが接続された第１のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタ及び前記第１の信号線に接続され、ソースに接地電圧が供給され、ゲートとソースが接続された第２のＭＯＳトランジスタから成ることを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記インバータは、ソースに前記第２の外部電源電圧が供給されたＰチャネル型ＭＯＳトランジスタと、
ソースに接地電圧が供給されたＮチャネル型ＭＯＳトランジスタとを直列接続して成ることを特徴とする請求項３乃至請求項５のいずれかに記載の半導体集積回路。
【請求項７】
前記半導体集積回路には、前記半導体基板上に配置された第２のアナログ回路と、
前記第２のアナログ回路の信号端子と前記デジタル回路の第２信号端子とを繋ぐ、前記第１の信号線と比べて長さの異なる第２の信号線と、
前記第２の信号線に接続され、前記第１の静電破壊保護回路付きバッファセルと異なるドライブ能力を有する第２の静電破壊保護回路付きバッファセルとを備えることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路。
【請求項８】
前記半導体集積回路には、前記半導体基板上に配置された第２のアナログ回路と、
前記第２のアナログ回路の信号端子と前記デジタル回路の第２信号端子とを繋ぐ第２の信号線と、
前記第２の信号線に接続され、前記第１の静電破壊保護回路付きバッファセルに比して大きなドライブ能力を有する第２の静電破壊保護回路付きバッファセルとを備え、
前記デジタル回路の第２信号端子のゲート容量が、前記デジタル回路の第１信号端子のゲート容量に比して大きいことを特長とする請求項１乃至請求項６のいずれかに記載の半導体集積回路。
【請求項９】
前記第２のアナログ回路の信号端子は前記第２のアナログ回路の出力端子であり、前記デジタル回路の第２信号端子は前記デジタル回路の第２入力端子であることを特徴とする請求項７または請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数電源を備える半導体集積回路に関し、特に内部回路においてアナログ回路とデジタル回路とが共に形成された半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路について、図３を参照して説明する。
【０００３】
シリコンウェハ等から成る半導体基板３００上には内部回路５０が設けられている。内部回路５０はアナログ回路５１やデジタル回路５２から成り、それらの信号端子間はアルミニウムや銅などから成る信号線５３を介して接続されている。なお、アナログ回路５１とデジタル回路５２にはそれぞれ異なる電源電圧（アナログ電源電圧ＶＤＤＨ１，デジタル電源電圧ＶＤＤＨ２）が不図示の外部電源から入力されているものとする。
【０００４】
アナログ回路５１のアナログ入力端子１００とアナログ回路５１を繋ぐ信号線１０１には、カソードにアナログ電源電圧ＶＤＤＨ１が供給され、アノードが信号線１０１に接続された第１のダイオード１０２と、カソードが第１のダイオード１０２のアノード及び信号線１０１に接続され、アノードに接地電圧ＧＮＤが供給された第２のダイオード１０３から成るダイオード型保護回路２００が接続されている。
【０００５】
また、信号線１０１には、ソースにアナログ電源電圧ＶＤＤＨ１が供給され、ドレインが信号線１０１に接続され、ゲートとソースとがいわゆるダイオード接続したＰチャネル型ＭＯＳトランジスタＰ０と、ソースに接地電圧ＧＮＤが供給され、ドレインが信号線１０１及びＰチャネル型ＭＯＳトランジスタＰ０のドレインに接続され、ゲートとソースとがダイオード接続したＮチャネル型ＭＯＳトランジスタＮ０から成るトランジスタ型保護回路２０１が接続されている。
【０００６】
ダイオード型保護回路２００及びトランジスタ型保護回路２０１はいずれも、アナログ入力端子１００を通して侵入した過大なサージパルスをアナログ電源電圧（ＶＤＤＨ１）または接地電圧（ＧＮＤ）へ逃がし、内部回路５０（アナログ回路５１，デジタル回路５２）を静電破壊から保護する役割を有している（特許文献１参照）。
【０００７】
なお、本発明に関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平５−１０２４１１号公報
【特許文献２】特開平６−１７７６６２号公報
【特許文献３】特開平６−７７４０４号公報
【特許文献４】特開平８−１０２５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体集積回路では、アナログ入力端子１００（あるいはデジタル入力端子）と内部回路５０の間には静電破壊対策として保護回路を配置してはいたが、内部回路５０内、さらに詳しく言えば内部回路５０におけるアナログ回路５１の信号端子とデジタル回路５２の信号端子との間を繋ぐ信号線５３では静電破壊対策用の保護回路を配置していなかった。
【０００９】
そのため、近年における半導体集積回路の微細化及び多電源化に伴い、内部回路の静電破壊が問題となっている。例えば、図３に示すようにアナログ回路５１で生じたサージノイズが信号線５３を介してデジタル回路５２に侵入しデジタル回路５２を構成するトランジスタのゲート酸化膜などの素子が静電破壊されるという問題があった。
【００１０】
逆に、デジタル回路５２で生じたサージノイズが信号線５３を介してアナログ回路５１に侵入しアナログ回路５１についても同様の静電破壊が起きるという問題もある。
【００１１】
また、アナログ回路５１とデジタル回路５２間の信号線５３は一般的に長距離配線（例えば、５００μｍ）となることが多く、それに伴ってアナログ回路５１から出力された信号が減衰して正確に伝わらず、誤動作の原因になるという問題がある。
【００１２】
そこで、本発明は内部回路内の静電破壊に対する保護を強化すると共に、長距離配線に起因して信号が正確に伝わらないという問題を回避した半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体集積回路は、半導体基板上に配置され、第１の外部電源電圧が入力された第１のアナログ回路と、半導体基板上に配置され、第２の外部電源電圧が入力されたデジタル回路と、前記第１のアナログ回路の信号端子と前記デジタル回路の第１信号端子とを繋ぐ第１の信号線と、前記第１の信号線に接続された第１の静電破壊保護回路付きバッファセルとを備えることを特徴とする。
【００１４】
また、本発明に係る前記第１の静電破壊保護回路付きバッファセルは、整流回路とインバータから成ることを特徴とする。
【００１５】
さらにまた、本発明にかかる整流回路は、カソードに前記第２の外部電源電圧が供給され、アノードが前記第１の信号線に接続された第１のダイオードと、カソードが前記第１のダイオード及び前記第１の信号線に接続され、アノードに接地電圧が供給された第２のダイオードから成ることを特徴とする。
【００１６】
ここで、本発明に係る整流回路はソースに前記第２の外部電源電圧が供給され、ドレインが前記第１の信号線に接続され、ゲートとソースが接続された第１のＭＯＳトランジスタと、ドレインが前記第１のＭＯＳトランジスタ及び前記第１の信号線に接続され、ソースに接地電圧が供給され、ゲートとソースが接続された第２のＭＯＳトランジスタから構成されていてもよい。
【００１７】
そして、静電破壊保護回路付きバッファセルに係るインバータはソースに前記第２の外部電源電圧が供給されたＰチャネル型ＭＯＳトランジスタと、ソースに接地電圧が供給されたＮチャネル型ＭＯＳトランジスタとを直列接続して成ることを特徴とする。
【００１８】
さらに、本発明に係る半導体集積回路ではアナログ回路とデジタル回路間の距離やアナログ回路，デジタル回路からの出力信号が入力される入力端子のゲート容量に応じて静電破壊保護回路付きバッファセルのドライブ能力が異なったものを配置するようにしている。
【発明の効果】
【００１９】
本発明では、内部回路におけるアナログ回路とデジタル回路とを繋ぐ信号線に静電破壊保護回路付きバッファセルを配置した。かかる構成によれば、内部回路において静電気放電等による何らかの過大なサージパルスが発生したとしても、それによって内部回路を構成するトランジスタ等の素子が静電破壊することを回避できる。
【００２０】
さらに、本発明に係る静電破壊保護回路付きバッファセルは、大きな付加容量をドライブできる能力を有するため、長距離配線になったとしてもアナログ回路から出力された信号が減衰せずに伝達されるため正確な動作が可能となる。
【００２１】
さらにまた、本発明に係る半導体集積回路では、アナログ回路とデジタル回路間を繋ぐ信号線の長さや信号端子のゲート容量に応じて静電破壊保護回路付きバッファセルのドライブ能力が異なるものを配置している。
【００２２】
このようにドライブ能力の異なるものを数種類用意しておくことで、信号線の長さに合わせて静電破壊保護回路付きバッファセルの選択が可能となり、合成・配置・配線ツールを用いて回路の自動最適化が可能となる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明を実施するための最良の形態に係る半導体集積回路について図面（図１，図２）を参照しながら説明する。図１は本発明の半導体集積回路の一例を示すレイアウト図である。
【００２４】
シリコンウェハなどの半導体基板から成るＬＳＩチップ内に内部回路１が設けられている。内部回路１はアナログ回路２とデジタル回路３から成り、アナログ回路２とデジタル回路３は互いに電気的に分離されている。アナログ回路２の信号端子（出力端子６０）とデジタル回路３の信号端子（入力端子６１）とは図１に示すようにアルミニウムや銅などから成る信号線４を介して接続されている。
【００２５】
アナログ回路２の使用例としては、例えばビデオ用のＤＣコンバータやアンプ等であり、デジタル回路３の使用例としては、例えばタイミングコントローラやデータセレクタ等である。
【００２６】
アナログ回路２には、不図示のアナログ電源端子及びアナログ接地端子からアナログ回路２の動作に必要な動作電圧を外部のアナログ電源（アナログ電源電圧ＶＤＤＨ１）から供給するアナログ用電源配線５及びアナログ用接地配線６が接続されており、同様にデジタル回路３にも不図示のデジタル電源端子及びデジタル接地端子からその動作に必要な動作電圧を外部のデジタル電源（デジタル電源電圧ＶＤＤＨ２）から供給するデジタル用電源配線７及びデジタル用接地配線８が接続されている。なお、ＶＤＤＨ１とＶＤＤＨ２は異なる電圧であってもよく、特に限定されない。
【００２７】
アナログ回路２の信号端子（出力端子６０）とデジタル回路３の信号端子（入力端子６１）とを接続する信号線４には、カソードにデジタル用電源配線７からデジタル電源電圧ＶＤＤＨ２が供給され、アノードが信号線４に接続された第１のダイオード１０と、カソードが第１のダイオード１０のアノード及び信号線４に接続され、アノードにデジタル用接地配線８から接地電圧ＧＮＤが供給された第２のダイオード１１とから成るダイオード型保護回路２０が接続されている。
【００２８】
ダイオード型保護回路２０は、静電破壊保護回路であってアナログ回路２側で発生した過大なサージパルスをデジタル用電源配線７を介してデジタル電源電圧（ＶＤＤＨ２）へ、またはデジタル用接地配線８を介して接地電圧（ＧＮＤ）へ逃がし、デジタル回路３を静電破壊から保護する役割を有している。なお、第１のダイオード１０のカソードをデジタル用電源配線７ではなく、アナログ用電源配線５またはそれら以外の電源配線と接続することで、サージパルスを逃がしてもよい。同様に第２のダイオード１１のアノードをアナログ電源用接地配線６またはそれら以外の電源配線と接続することでサージパルスを逃がしてもよい。
【００２９】
なお、ダイオード型保護回路２０の代わりに、同様の働きを有する整流回路（例えばそのゲートとソースとが接続されたトランジスタ型保護回路）を配置してもよい。トランジスタ型保護回路は、ソースにデジタル用電源配線７からデジタル電源電圧ＶＤＤＨ２が供給され、ドレインが信号線４に接続され、そのゲートとソースが接続された第１のＭＯＳトランジスタと、ドレインが第１のＭＯＳトランジスタ及び第１の信号線４に接続され、ソースにデジタル用接地配線８から接地電圧ＧＮＤが供給され、そのゲートとソースが接続された第２のＭＯＳトランジスタから構成される。
【００３０】
信号線４には第１のＣＭＯＳインバータＩＮＶ１が接続されている。第１のＣＭＯＳインバータＩＮＶ１はソースにデジタル用電源配線７からデジタル電源電圧（ＶＤＤＨ２）が供給されたＰチャネル型ＭＯＳトランジスタＰ１と、ソースにデジタル用接地配線８から接地電圧（ＧＮＤ）が供給されたＮチャネル型ＭＯＳトランジスタＮ１とを直列接続して構成されている。
【００３１】
また、信号線４には第２のＣＭＯＳインバータＩＮＶ２が接続されている。第２のＣＭＯＳインバータＩＮＶ２はソースにデジタル用電源配線７からデジタル電源電圧（ＶＤＤＨ２）が供給されたＰチャネル型ＭＯＳトランジスタＰ２と、ソースにデジタル用接地配線８から接地電圧（ＧＮＤ）が供給されたＮチャネル型ＭＯＳトランジスタＮ２とを直列接続して構成されている。
【００３２】
第１及び第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２はバッファセル３０として信号線４に接続されているのであり、バッファセル３０は、アナログ回路２から出力された信号を減衰させないでデジタル回路３に伝達させる役割を有している。
【００３３】
また、信号線４の長さに応じてバッファセル３０を構成するそれぞれのトランジスタのドライブ能力が異なるものを配置している。従って、信号線４が長いほど、ドライブ能力の大きいトランジスタを使用したバッファセル３０を用いることで、信号線４が長距離配線になったとしても、出力された信号を精度よく伝えることができる。
【００３４】
また、デジタル回路３の信号端子（入力端子６１）のゲート容量が大きい場合にもドライブ能力の大きいバッファセル３０を用いることが、出力された信号を精度よく伝える上で好ましい。
【００３５】
なお、本実施形態ではＣＭＯＳインバータを２つ縦列接続して成るバッファセル３０を説明しているが、本発明はこれに限定されずＣＭＯＳインバータの素子数は、上述のとおり配置する信号線４の長さや、入力端子６１のゲート容量、必要なドライブ能力に応じて適宜選択できる。
【００３６】
このようなダイオード型保護回路２０とバッファセル３０を組み合わせて一つの静電破壊保護回路付きバッファセル４０とし、アナログ回路の出力信号でデジタル回路へ入力される信号は全て当該静電破壊保護回路付きバッファセル４０を経由させるようにする。かかる構成によれば、半導体集積回路の内部回路における静電破壊防止対策と長距離配線対策とを同時に行う事ができる。
【００３７】
なお、本実施形態ではアナログ回路２の出力信号でデジタル回路３に入力される信号について静電破壊保護回路付きバッファセル４０を経由させるようにしているが、当然にデジタル回路３からの出力信号でアナログ回路２へ入力される信号に対しても静電破壊保護回路付きバッファセル４０を経由させるようにしてもよい。
【００３８】
この場合には、図示しないが、図１におけるアナログ回路２とデジタル回路３を入れ替えた形になり、デジタル回路３の出力端子とアナログ回路２の入力端子とを接続する信号線に、既に説明したようなダイオード型保護回路２０，バッファセル３０をこの順に配置すればよい。
【００３９】
かかる構成によれば、デジタル回路３側で発生した過大なサージパルスをアナログ電源電圧（ＶＤＤＨ１）または接地電圧（ＧＮＤ）へ逃がし、アナログ回路２を静電破壊から保護するとともに、デジタル回路３から出力された信号を減衰させないでアナログ回路２に伝達させることができる。また、アナログ回路同士、デジタル回路同士の信号を伝える場合についても適用できる。
【００４０】
次に、図２に示すように内部回路における複数のアナログ回路２１，２２の出力信号をデジタル回路２３へ入力する場合を説明する。半導体基板から成るＬＳＩチップ内に内部回路が設けられ、内部回路は第１及び第２のアナログ回路２１，２２とデジタル回路２３から構成されている。
【００４１】
各回路はそれぞれ電気的に分離されている。また、第２のアナログ回路２２は、回路設計上第１のアナログ回路２１よりもデジタル回路２３から遠くに配置されているものとする。さらにまた、デジタル回路２３の各入力段にはインバータＩＮＶ３，ＩＮＶ４が用いられており、この各インバータはそれぞれ、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとから成る。
【００４２】
なお、デジタル回路２３の入力段としてインバータ以外にも各種回路が使用できるとともに、内部回路（アナログ回路２１，２２、デジタル回路２３）は各種の回路素子を含んでいることは言うまでもない。
【００４３】
ここで、デジタル回路２３の第２信号端子６５（第２入力端子）のゲート容量（インバータＩＮＶ４のゲート容量）が第１信号端子６３（第１入力端子）のゲート容量（インバータＩＮＶ３のゲート容量）に比して大きいものであるとする。
【００４４】
なお、アナログ回路２１，２２にはその動作に必要な動作電圧が外部のアナログ電源（アナログ電源電圧ＶＤＤＨ３、ＶＤＤＨ４）から供給され、同様にデジタル回路２３にも動作電圧が外部のデジタル電源（デジタル電源電圧ＶＤＤＨ５）から供給されている。ＶＤＤＨ３，ＶＤＤＨ４，ＶＤＤＨ５はそれぞれ異なる電圧であってもよく特に限定されない。
【００４５】
第１のアナログ回路２１の信号端子６２（出力端子）とデジタル回路２３の第１信号端子６３（第１入力端子）とが第１の信号線２４を介して接続され、第１の信号線２４には既に説明した静電破壊保護回路付きバッファセル４０（図１参照）と同様の構成をした静電破壊保護回路付きバッファセル４１が配置されている。
【００４６】
また、第２のアナログ回路２２の信号端子６４（出力端子）とデジタル回路２３の第２信号端子６５（第２入力端子）とが第２の信号線２５を介して接続され、第２の信号線２５には静電破壊保護回路対バッファセル４１に比してドライブ能力の大きいトランジスタを用いた静電破壊保護回路付きバッファセル４２が配置されている。
【００４７】
アナログ回路２１，２２から出力される信号は、それぞれ静電破壊保護回路付きバッファセル４１，４２を経由してデジタル回路２３に入力される。そして、本実施形態ではアナログ回路２１とデジタル回路２３を繋ぐ信号線２４の長さが、アナログ回路２２とデジタル回路２３間を繋ぐ信号線２５の長さに比して短く、デジタル回路の入力端子のゲート容量も小さいので、ドライブ能力の小さい静電破壊保護回路付きバッファセル４１を信号線２４に配置し、ドライブ能力の大きい静電破壊保護回路付きバッファセル４２を信号線２５に配置している。
【００４８】
なお、ドライブ能力の大小は、バッファセル３０を構成するトランジスタのチャネル幅，チャネル長，ゲート酸化膜の単位面積当たりの容量などによって調節できる。
【００４９】
このように、アナログ回路とデジタル回路を繋ぐ信号線の長さ及びデジタル回路の入力端子のゲート容量に応じてドライブ能力の異なるものを数種類用意しておく。これにより、信号線の長さ及びデジタル回路の入力端子のゲート容量に合わせて静電破壊保護回路付きバッファセルの選択が可能となり、合成・配置・配線ツールを用いて回路の自動最適化が可能となる。また、いわゆるリピータとして用いることもできるため設計生産性が向上する。
【００５０】
なお、本実施形態において静電対策保護回路付きバッファセル４０，４１，４２は、それぞれのアナログ回路のできるだけ近く（例えば、１００μｍ以内）に配置することが静電破壊対策を強化し、アナログ回路から出力された信号を精度よくデジタル回路に伝える上で好ましい。
【００５１】
なお、本実施形態ではアナログ回路から出力された信号をデジタル回路に伝える場合を説明したが本発明はこれに限定されず、アナログ回路同士、デジタル回路同士、あるいはデジタル回路から出力された信号をアナログ回路に伝える場合についても適用できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体集積回路を説明する図である。
【図２】本発明の半導体集積回路を説明する図である。
【図３】従来の半導体集積回路を説明する図である。
【符号の説明】
【００５３】
１  内部回路    ２  アナログ回路    ３  デジタル回路
４  信号線    ５  アナログ用電源配線（ＶＤＤＨ１）
６  アナログ用接地配線    ７  デジタル用電源配線（ＶＤＤＨ２）
８  デジタル用接地配線
１０  第１のダイオード    １１  第２のダイオード
２０  ダイオード型保護回路    
２１，２２  アナログ回路    ２３  デジタル回路
２４  第１の信号線  ２５  第２の信号線
３０  バッファセル
４０  静電破壊対策保護回路付きバッファセル
４１  静電破壊対策保護回路付きバッファセル（ドライブ能力小）
４２  静電破壊対策保護回路付きバッファセル（ドライブ能力大）
５０  内部回路
５１  アナログ回路    ５２  デジタル回路
５３  信号線
６０  アナログ回路２の信号端子（出力端子）
６１  デジタル回路３の信号端子（入力端子）
６３  デジタル回路２３の第１信号端子（第１入力端子）
６５  デジタル回路２３の第２信号端子（第２入力端子）
１００  アナログ入力端子    １０１  信号線
１０２  第１のダイオード    １０３  第２のダイオード
２００  ダイオード型保護回路
２０１  トランジスタ型保護回路
ＶＤＤＨ１  アナログ用電源電圧
ＶＤＤＨ２  デジタル用電源電圧
ＶＤＤＨ３  アナログ用電源電圧
ＶＤＤＨ４  アナログ用電源電圧
ＶＤＤＨ５  デジタル用電源電圧
Ｐ０，Ｐ１，Ｐ２  Ｐチャネル型ＭＯＳトランジスタ
Ｎ０，Ｎ１，Ｎ２  Ｎチャネル型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４  インバータ
【図１】
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【図２】
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【図３】
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