(57)【要約】【課題】  ＮチャネルＭＩＳＦＥＴのゲート電極およびＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界効果トランジスタを含む半導体装置を実現する。【解決手段】  本発明の絶縁ゲート型電界効果トランジスタを含む半導体装置は、第１の素子領域に形成されると共に、ゲート電極膜におけるゲート絶縁膜に接する領域が、タングステンシリサイドで構成されたＮチャネルＭＩＳＦＥＴと、第２の素子領域に形成されると共に、ゲート電極膜が、白金シリサイド及びタングステンシリサイドと同じ構成材料でかつＮチャネルＭＩＳＦＥＴのゲート電極膜よりもシリコン含有量が少ないタングステンシリサイドで構成されたＰチャネルＭＩＳＦＥＴを有し、ＮチャネルＭＩＳＦＥＴのゲート電極膜の仕事関数が、ＰチャネルＭＩＳＦＥＴのゲート電極膜の仕事関数よりも小さい。【選択図】  図４
2006203237.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体に設けられ第１及び第２の素子領域を囲む素子分離領域と、
前記第１の素子領域に形成されると共に、少なくともゲート電極膜におけるゲート絶縁膜
に接する領域が、第１の金属シリサイドで構成されたＮチャネル電界効果トランジスタと
、
前記第２の素子領域に形成されると共に、ゲート電極膜が、固相反応によって形成され、
前記第１の金属シリサイドを構成する金属とは異なる金属からなる第２の金属シリサイド
、及び前記第１の金属シリサイドと同じ構成材料で、かつ、前記第１の金属シリサイドよ
りもシリコン含有量が少ない第３の金属シリサイドで構成されたＰチャネル電界効果トラ
ンジスタを有し、
前記Ｎチャネル電界効果トランジスタのゲート電極膜の仕事関数が、前記Ｐチャネル電界
効果トランジスタのゲート電極膜の仕事関数よりも小さいことを特徴とする絶縁ゲート型
電界効果トランジスタを含む半導体装置。
【請求項２】
前記Ｐチャネル電界効果トランジスタのゲート電極膜におけるゲート絶縁膜に接する領
域が、前記第２の金属シリサイド及び前記第３の金属シリサイドで構成されていることを
特徴とする請求項１に記載の絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項３】
前記Ｐチャネル電界効果トランジスタのゲート電極膜におけるゲート絶縁膜に接する領
域が、前記第３の金属シリサイドで構成されていることを特徴とする請求項１に記載の絶
縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項４】
前記第１の金属シリサイドは、単位体積当りのシリコンの原子数が、単位体積当りの金
属の原子数の２．５倍以上であることを特徴とする請求項１に記載の絶縁ゲート型電界効
果トランジスタを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴという。）を含む
半導体装置に関する。
【背景技術】
【０００２】
集積回路の高性能化要求に対し、その基本回路の一つである相補型回路の高速化が図ら
れている。これまで、相補型回路の高速化に対して、微細化技術によってその基本素子の
ＭＩＳＦＥＴのチャネル長を短くする方法が用いられてきた。この微細化にはＭＩＳＦＥ
Ｔを構成するゲート絶縁膜及びゲート電極膜の薄膜化も伴うため、従来用いられてきた材
料では、その高速化への対応も限界に到達しつつある。このため、近年、新たな材料とそ
れを応用した新たな素子構造及び製造方法が開発されている。
【０００３】
例えば、ゲート電極の材料として一般に用いられている多結晶シリコンは、抵抗率が高
いため、これに代えて、金属あるいは金属シリサイドが用いられている。しかし、これら
の材料は、多結晶シリコンに比べて耐熱性に劣るという欠点を有している。
【０００４】
それに対し、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成する技術と
して、ダマシンゲート技術がある。ダマシンゲート技術では、ゲート形成予定領域に予め
ダミーとなる酸化膜並びに多結晶シリコン膜を形成した後、ソース及びドレイン領域を形
成する。次に、そのダミーとなる膜を除去し、その除去した領域にゲート絶縁膜及び金属
若しくは金属シリサイドのゲート電極を埋め込む。
【０００５】
しかしながら、上述の方法を相補型回路で構成された集積回路に適用した場合、Ｎチャ
ネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのゲート電極に同じ金属を用いると、ゲー
ト電極の仕事関数は同じになるため、それぞれのしきい値電圧を回路動作上の適正な値に
制御することが困難になるという問題があった。このため、ＮチャネルＭＩＳＦＥＴとＰ
チャネルＭＩＳＦＥＴとで、異なる金属のゲート電極材料を用いることが必要とされてい
た。
【０００６】
例えば、特許文献１では、ダミーとなる多結晶シリコン膜を形成し、ソース及びドレイ
ン層を形成した後にそのダミー膜を除去し、その除去した領域に、ＮチャネルＭＩＳＦＥ
ＴとＰチャネルＭＩＳＦＥＴそれぞれ異なる材料のゲート電極を埋め込んでいる。この方
法によって、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのそれぞれのしきい値
電圧を制御し、集積回路の高性能化を図っている。
【０００７】
しかしながら、このような従来の方法では、ゲート電極の形成工程が複雑になり、製造
コストの増加を招くばかりでなく、ＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥ
Ｔそれぞれで仕事関数を回路動作上の適切な値に制御することが必ずしも容易ではないと
いう問題があった。
【特許文献１】特許第３２６４２６４号公報（第８頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情に鑑みてなされたもので、その目的は、ＮチャネルＭＩＳＦＥ
Ｔのゲート電極及びＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数を持ち、
しきい値電圧の制御が容易な絶縁ゲート型電界効果トランジスタを含む半導体装置を提供
することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明による絶縁ゲート型電界効果トランジスタを含む半
導体装置は、半導体基体と、前記半導体基体に設けられ第１及び第２の素子領域を囲む素
子分離領域と、前記第１の素子領域に形成されると共に、少なくともゲート電極膜におけ
るゲート絶縁膜に接する領域が、第１の金属シリサイドで構成されたＮチャネル電界効果
トランジスタと、前記第２の素子領域に形成されると共に、ゲート電極膜が、前記第１の
金属シリサイドを構成する金属とは異なる金属からなる第２の金属シリサイド、及び前記
第１の金属シリサイドと同じ構成材料で、かつ、前記第１の金属シリサイドよりもシリコ
ン含有量が少ない第３の金属シリサイドで構成されたＰチャネル電界効果トランジスタを
有し、前記Ｎチャネル電界効果トランジスタのゲート電極膜の仕事関数が、前記Ｐチャネ
ル電界効果トランジスタのゲート電極膜の仕事関数よりも小さいことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦＥＴの
ゲート電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界
効果トランジスタを含む半導体装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１２】
図１〜図４は、本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半
導体装置における製造方法を工程順に示す断面図である。また、図４（ｊ）は、本発明の
実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置を示す断面図であ
る。実施例１では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を形成す
るが、図１（ａ）〜図２（ｆ）の工程は、ＮチャネルＭＩＳＦＥＴの領域のみを代表的に
示す。図３（ｇ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方につ
いて示す。
【００１３】
先ず、図１（ａ）に示すように、Ｐ型のシリコン基板１０１の表面領域に、ＳＴＩ法（
浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形
成して、素子分離領域１０２とする。次に、イオン注入法でボロンイオンをドーズ量とし
て１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば、１０秒の急速加熱
を施し、導入した不純物を活性化し、Ｐ型ウェル領域１０１ａを形成する。素子分離領域
１０２に囲まれるＰ型ウェル領域１０１ａがＮチャネルＭＩＳＦＥＴ領域となる。
【００１４】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によ
りシリコン酸化膜を例えば６ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電
圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜を
ＣＶＤ法で例えば１００ｎｍ程度成長し、更に、シリコン窒化膜を例えば２０ｎｍ成長す
る。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニング
を行い、ダミーゲート構造となる第１のキャップ膜１０５、導電膜１０４、及び絶縁膜１
０３を形成する。次に、パターンニングされた第１のキャップ膜１０５、導電膜１０４、
及び絶縁膜１０３をマスクとしてイオン注入法によりエクステンション領域１０６、１０
７を形成する。即ち、砒素イオン若しくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜
５Ｅ１５ｃｍ−２注入し、その後、例えば、数秒の急速加熱を施し、導入した不純物を活
性化する。なお、絶縁膜１０３をパターニングせずに、イオン注入法によりエクステンシ
ョン領域１０６、１０７を形成し、その後、絶縁膜１０３をパターンニングしても良い。
【００１５】
次に、図１（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、
シリコン基板１０１の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、側
壁絶縁膜１０８をダミーゲート構造に接して、その周囲に選択的に残存させる。続いて、
砒素イオン若しくは燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２注入
し、その後、例えば、９５０℃、１０秒の急速加熱を施し、ソース及びドレイン領域１０
９、１１０を形成する。
【００１６】
更に、図示しないが、コバルト膜をスパッタ法でシリコン基板１０１の全面に形成した
後、熱処理を行って、ソース及びドレイン領域１０９、１１０のシリコン層とのみ反応さ
せ、コバルトシリサイド層に変換し、ソース及びドレイン領域１０９、１１０の上に第１
の金属シリサイド電極層１１１、１１２を選択的に形成する。続いて、残存するコバルト
膜をエッチングにより、選択的に除去する。
【００１７】
次に、図１（ｃ）に示すように、シリコン酸化膜をＣＶＤ法でシリコン基板１０１全面
に堆積し、その後、第１のキャップ膜１０５、側壁絶縁膜１０８の上面が露出するまでＣ
ＭＰ法により上記絶縁膜の研摩を行い、表面を平坦化して層間絶縁膜１１３を選択的に残
存させる。
【００１８】
次に、図２（ｄ）に示すように、例えば燐酸を用いて、シリコン窒化膜からなる第１の
キャップ膜１０５をシリコン酸化膜からなる層間絶縁膜１１３に対して選択的に除去する
。更に、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、多
結晶シリコン膜からなる導電膜１０４をシリコン酸化膜からなる層間絶縁膜１１３及びシ
リコン窒化膜からなる側壁絶縁膜１１８に対して選択的に除去する。更に、希フッ酸等に
より、絶縁膜１０３を除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋
め込まれる空間領域１０８ａを形成する。
【００１９】
次に、図２（ｅ）に示すように、高誘電体絶縁膜であるハフニウム酸化膜１１３ａをＣ
ＶＤ法若しくはスパッタ法によりシリコン基板１０１の全面に堆積する。続いて、タング
ステンシリサイド膜１１３ｂをＣＶＤ法若しくはスパッタ法を用いて堆積する。更に、図
２（ｆ）に示すように、ＣＭＰ法を用いてシリコン基板１０１の表面全体を研摩して平坦
化させ、空間領域１０８ａにタングステンシリサイド膜１１３ｂ並びにハフニウム酸化膜
１１３ａを埋め込むように残存させ、ＮチャネルＭＩＳＦＥＴのゲート電極となる第１の
金属シリサイド膜１１５、及びゲート絶縁膜１１４とする。
【００２０】
以上により、ＮチャネルＭＩＳＦＥＴが形成される。ＰチャネルＭＩＳＦＥＴについて
もＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル領域、エクステンション領域、並びに
ソース及びドレイン領域の製造工程について、適切な条件を選ぶことによって形成できる
。即ち、導入される不純物の導電型をＮチャネルＭＩＳＦＥＴとは異なるものとし、不純
物導入に際してはＮチャネルＭＩＳＦＥＴ側をマスクで覆っておく。図３及び図４では以
降の工程について、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴを合わせて図示
し、ＰチャネルＭＩＳＦＥＴの電極を形成する工程を示す。
【００２１】
先ず、図３（ｇ）に示すように、ＮチャネルＭＩＳＦＥＴのゲート電極を構成している
第１の金属シリサイド膜１１５並びにゲート絶縁膜１１４の反応を防ぐため、チタン窒化
膜をスパッタ法などでシリコン基板１０１全面に堆積した後、リソグラフィ技術とエッチ
ング技術を用いてＮチャネルＭＩＳＦＥＴ形成領域にのみ、チタン窒化膜が残存するよう
に選択的に加工し、バリヤ金属膜１１６とする。
【００２２】
次に、図３（ｈ）に示すように、白金膜を例えばスパッタ法等でシリコン基板１０１上
に堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の金属膜１１７と
する。更に、チタン窒化膜をスパッタ法等で堆積し、第２のキャップ膜１１８とする。そ
の後、熱処理を行うと、ＰチャネルＭＩＳＦＥＴの第１の金属シリサイド膜１１５上に形
成された第１の金属膜１１７が第１の金属シリサイド膜１１５と固相反応を起す。
【００２３】
即ち、基本的な反応としてタングステンシリサイドはタングステンとシリコンに分解し
、タングステンは析出し、シリコンは白金と結合して白金シリサイドを形成する。即ち、
図３（ｉ）に示すように、白金シリサイドが第２の金属シリサイド膜１１９としてＰチャ
ネルＭＩＳＦＥＴのゲート電極になる。但し、第２の金属シリサイド膜１１９にはタング
ステンも含まれており、この固相反応におけるタングステンの挙動は、タングステンシリ
サイド中のシリコン組成比、あるいは熱処理条件等により変化し、タングステンの存在形
態等も、それに伴って変化する。これに関しては後で述べる。
【００２４】
一方、ＮチャネルＭＩＳＦＥＴのゲート電極では、第１の金属膜１１７の下に形成した
バリヤ金属膜１１６が、第１の金属膜１１７の構成原子による第１の金属シリサイド膜１
１４への拡散及び反応を抑制するため、第１の金属シリサイド膜１１５はそのままの状態
で残存する。
【００２５】
次に、図４（ｊ）に示すように、ＣＭＰ技術、エッチング技術等により第２のキャップ
膜１１８、未反応の第１の金属膜１１７、バリヤ金属膜１１６を除去し、表面の平坦化を
行う。
【００２６】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板１０１全面に堆積する。こ
の層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極である第１
の金属シリサイド膜１１５、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金属シリ
サイド膜１１９、ソース及びドレインの電極層である第１の金属シリサイド電極層１１１
、１１２にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積
と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０１全
面を表面保護膜で覆い、パッド部を開口して本発明の実施例１に係わるＭＩＳＦＥＴを含
む半導体装置を完成させる。
【００２７】
次に、先に述べたＰチャネルＭＩＳＦＥＴのゲート電極になる第２の金属シリサイド膜
１１９の構造について図５を用いて説明する。第２の金属シリサイド膜１１９の構造は白
金シリサイド膜が主体となり、タングステンの存在形態はタングステンシリサイド膜及び
白金膜の厚さ、タングステンシリサイド膜中のシリコンとタングステンの組成比、反応時
の熱処理の条件等により異なってくる。
【００２８】
まず、第１の構造例を図５（ａ）に示す。この構造例では、第２の金属シリサイド膜１
１９において、ゲート絶縁膜１１４に接する部分にタングステン析出層１２１が形成され
ており、また、白金シリサイド層１２０にはタングステン粒子１２２が存在する。なお、
タングステン析出層１２１及びタングステン粒子１２２にはシリコンが含まれている場合
もあり、また、その結晶構造としてタングステンシリサイドが含まれている場合もある。
但し、そのタングステンシリサイドはＮチャネルＭＩＳＦＥＴのゲート電極を構成する、
第１の金属シリサイドとしてのタングステンシリサイドからシリコンが析出した後のもの
であるため、第１の金属シリサイドよりもシリコン含有量が少ない。即ち、タングステン
シリサイドとして、第１の金属シリサイドとはシリコン含有量が異なる、第３の金属シリ
サイドの形態をとる。なお、このような第３の金属シリサイドが含まれる場合もあること
は以下の第２の構造例乃至第４の構造例についても同じである。
【００２９】
次に、第２の金属シリサイド膜１１９の第２の構造例を図５（ｂ）に示す。タングステ
ン析出層１２１はゲート絶縁膜１１４全面を覆っておらず、一部は白金シリサイド層１２
０がゲート絶縁膜１１４に接している。次に、第２の金属シリサイド膜１１９の第３の構
造例を図５（ｃ）に示す。ゲート絶縁膜１１４の界面付近ではタングステン析出層がほと
んど粒子化しており、ゲート絶縁膜１１４と接している領域は白金シリサイド層１２０が
ほとんどである。
【００３０】
次に、第２の金属シリサイド膜１１９について第４の構造例を図５（ｄ）に示す。この
構造例は、上述した第１乃至第３の構造例を実現する条件よりも、タングステンシリサイ
ドの膜厚が薄い場合に起きる。即ち、ゲート絶縁膜１１４に接する部分にタングステンが
析出するほどタングステンの量が多くない場合である。従って、ゲート絶縁膜１１４と接
する部分はすべて白金シリサイド膜１２０によって覆われている。なお、図示しないが、
白金シリサイド層１２０中にタングステンがほとんど析出しない場合もあることは勿論で
ある。
【００３１】
図５（ａ）乃至（ｄ）のいずれの構造例においても、ゲート電極の仕事関数が決定され
るゲート絶縁膜１１４と接する厚さ１ｎｍ程度の領域は、白金シリサイド、タングステン
並びに第１の金属シリサイドであるタングステンシリサイドよりもシリコン含有量が少な
い第３の金属シリサイドのうち、少なくとも一種から構成される。白金シリサイド及びタ
ングステンの仕事関数は共に４．８〜４．９ｅＶ程度のため、ＰチャネルＭＩＳＦＥＴの
ゲート電極として適切な値になる。一方、ＮチャネルＭＩＳＦＥＴのゲート電極はタング
ステンシリサイドであり、その仕事関数は４．３〜４．６ｅＶ程度のため、ＮチャネルＭ
ＩＳＦＥＴのゲート電極として適切な値になる。
【００３２】
また、タングステンシリサイドはシリコン含有量が少ない程、その仕事関数は大きくな
るため、ＰチャネルＭＩＳＦＥＴのゲート電極に第３の金属シリサイドが含まれていた場
合においても、本実施例ではＰチャネルＭＩＳＦＥＴのゲート電極の仕事関数はＮチャネ
ルＭＩＳＦＥＴのゲート電極の仕事関数より大きな値をもつ。このため、集積回路を構成
する相補型回路として本実施例で示したゲート電極は最適な構造になる。
【００３３】
さらに、上述の理由から、ＮチャネルＭＩＳＦＥＴのゲート電極である第１の金属シリ
サイド膜１１５としては、シリコンの組成比が２よりも大きく、２．５以上が望ましい。
また、ＰチャネルＭＩＳＦＥＴのゲート電極である第３の金属シリサイド膜のシリコン組
成比は、タングステン組成比よりも小さいことが望ましい。更に、第１の金属シリサイド
を構成する金属としてタングステン以外にも、モリブデン、チタン、ジルコニウム、ハフ
ニウム、タンタル並びにニオブ等がある。一方、第２の金属シリサイドを構成する金属と
しては白金以外に、パラジウム及びロジウムがある。
【００３４】
上記実施例１によれば、ＮチャネルＭＩＳＦＥＴのゲート電極及びＰチャネルＭＩＳＦ
ＥＴのゲート電極が共に適切な仕事関数をもち、しきい値電圧を容易に制御することがで
きる。
【００３５】
また、上記実施例１によれば、ＰチャネルＭＩＳＦＥＴにおいて、ゲート絶縁膜表面を
エッチングガスや薬液等に曝さずに、ＮチャネルＭＩＳＦＥＴのゲート電極とは異なる材
料で構成されたゲート電極を形成でき、ゲート絶縁膜の信頼性の劣化を抑制することがで
きる。
【００３６】
例えば、ＮチャネルＭＩＳＦＥＴに第１のゲート電極材料を用い、ＰチャネルＭＩＳＦ
ＥＴに第２のゲート電極材料を用いる場合を考える。この場合、半導体基板の表面全体に
第１のゲート電極材料を形成した後、ＮチャネルＭＩＳＦＥＴ形成領域の第１のゲート電
極材料を残して、ＰチャネルＭＩＳＦＥＴ形成領域の第１のゲート電極材料をエッチング
によって剥離する。その後、表面処理、次の工程のための洗浄前処理等を行った後に、第
２のゲート電極材料をＰチャネルＭＩＳＦＥＴ形成領域にのみ形成する。
【００３７】
このため、第１のゲート電極材料をエッチングによって剥離する工程において、Ｐチャ
ネルＭＩＳＦＥＴのゲート絶縁膜は必ず、ガスあるいは薬液等のエッチング種に曝され、
表面で化学反応が生ずる。また、その後の洗浄工程等においても金属コンタミネーション
等を化学反応によって除去する薬液によって、同様な反応現象が引き起こされる。
【００３８】
ゲート絶縁膜は、特に昨今の微細化が著しく進む中で、原子層で数えられる程度にまで
薄膜化されている。従って、上述のようにガスあるいは薬液にゲート絶縁膜が曝された場
合、巨視的なレベルではゲート絶縁膜のエッチングが生じないようにエッチング種を選択
したとしても、微視的なレベルでのゲート絶縁膜の均一性を劣化させる問題が発生する。
【００３９】
集積回路においては、製造段階でのゲート絶縁膜の電気的絶縁特性が、長時間にわたる
製品使用中に経時的に劣化することを防ぎ、信頼性を確保することが重要である。上述の
不均一性はその信頼性に悪影響とバラツキを与える要因として働くため、大きな問題とな
る。
【００４０】
これに対し、上記実施例１によれば、ＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩＳ
ＦＥＴのゲート電極をまず同一の電極材料で形成し、その後、ＰチャネルＭＩＳＦＥＴの
ゲート電極を固相反応によって変化させているため、ゲート絶縁膜表面をエッチングガス
や薬液等に曝さずにＰチャネルＭＩＳＦＥＴのゲート電極における仕事関数を適切な値に
することができ、しきい値電圧を容易に制御することができる。
【実施例２】
【００４１】
図６は、本発明の実施例２に係わる絶縁ゲート型電界効果トランジスタを含む半導体装
置における製造方法を工程順に示す断面図である。工程の開始から第１の金属シリサイド
をダミーゲート構造の空間部に埋め込むまでは、図１（ａ）乃至図２（ｆ）に示す実施例
１と同様の工程である。従って、図２（ｆ）以降の工程を図６（ａ）乃至（ｃ）に示す断
面図を用いて順次説明する。又、図６（ｃ）は、本発明の実施例２に係わる絶縁ゲート型
電界効果トランジスタを含む半導体装置を示す断面図である。
【００４２】
図６では左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥＴ領域を図
示している。ＮチャネルＭＩＳＦＥＴのゲート電極を構成している第１の金属シリサイド
膜１１５並びにゲート絶縁膜１１４の反応を防ぐため、図６（ａ）に示すように、シリコ
ン基板１０１の全面にシリコン窒化膜をＣＶＤ法若しくはスパッタ法等で堆積した後、リ
ソグラフィ技術とエッチング技術等を用いて選択的にパターニングを行って、Ｎチャネル
ＭＩＳＦＥＴ領域にのみ、第１のバリヤ絶縁膜１２３を残存させる。実施例１ではチタン
窒化膜を用いたが、本実施例では酸素雰囲気中で熱処理を行っても酸化されない材料とし
て、例えばシリコン窒化膜を用いている。
【００４３】
次に、白金膜をスパッタ法等で堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材
料となる第１の金属膜１１７とする。更に、チタン窒化膜をスパッタ法等で堆積し、第２
のキャップ膜１１８とする。その後、熱処理を行うと、図６（ｂ）に示すように、Ｐチャ
ネルＭＩＳＦＥＴのゲート電極上に形成された第１の金属膜１１７がその下の第１の金属
シリサイド膜１１５と固相反応を起し、ＰチャネルＭＩＳＦＥＴのゲート電極は第２の金
属シリサイド膜１１９になる。
【００４４】
次に、第２のキャップ膜１１８を薬液で選択的に除去する。続いて、５００℃程度で酸
化雰囲気の熱処理を行うと、未反応の白金である第１の金属膜１１７は酸化されず、その
下面にある白金シリサイド中のシリコン原子が表面に移動し、優先的に酸化され、シリコ
ン酸化膜がＰチャネルＭＩＳＦＥＴのゲート電極上面に形成される。このシリコン酸化膜
を第２のバリヤ絶縁膜１２４とする。続いて、図６（ｃ）に示すように、第２のバリヤ絶
縁膜１２４をマスクとして、王水などで未反応の第１の金属膜１１７を選択的に除去する
。更に、燐酸などで第１のバリヤ絶縁膜１２３も除去する。
【００４５】
その後、図示してないＳｉＯ２等の層間絶縁膜をシリコン基板全面に堆積する。この層
間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲートゲート電極である第
１の金属シリサイド膜１１５、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金属シ
リサイド膜１１９、ソース及びドレインの電極層である第１の金属シリサイド電極層１１
１，１１２にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆
積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板全面を
表面保護膜で覆い、パッド部を開口して本発明の実施例２に係わるＭＩＳＦＥＴを含む半
導体装置を完成させる。
【００４６】
上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、バリヤ絶縁膜
であるシリコン酸化膜をマスクとして用いることにより、未反応の白金並びにバリヤ絶縁
膜を除去できるので、Ｐ型ＭＩＳＦＥＴのゲート電極に損傷を与えることなく、ＭＩＳＦ
ＥＴが形成可能になる。
【実施例３】
【００４７】
図７〜図１０は、本発明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む
半導体装置における製造方法を工程順に示す断面図である。また、図１０（ｋ）は、本発
明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置を示す断面図
である。本実施例では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を形
成するが、図７（ａ）乃至図８（ｅ）の工程は、ＮチャネルＭＩＳＦＥＴの領域のみを代
表的に示す。図９（ｆ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双
方について示す。本実施例による製造方法は、ゲート絶縁膜、ゲート電極の成膜を行った
後に、ソース及びドレイン領域上面に金属シリサイド電極層を形成することに特徴を有す
る。
【００４８】
先ず、図７（ａ）に示すように、半導体基体としてＰ型のシリコン基板２０１の表面領
域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸
化膜を選択的に形成して、素子分離領域２０２とする。次に、イオン注入法でボロンイオ
ンをドーズ量として１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば、
１０秒の急速加熱を施し、導入した不純物を活性化し、Ｐ型ウェル領域２０１ａを形成す
る。素子分離領域２０２に囲まれるＰ型ウェル領域２０１ａがＮチャネルＭＩＳＦＥＴ領
域となる。
【００４９】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によ
りシリコン酸化膜を例えば８ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電
圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜を
ＣＶＤ法で例えば２００ｎｍ程度堆積する、更に、リソグラフィ法、ドライエッチング法
等を用いてこれらの膜のパターニングを行い、ダミーゲート構造として導電膜２０４、及
び絶縁膜２０３を形成する。次に、パターニングされた導電膜２０４、及び絶縁膜２０３
をマスクとしてイオン注入法により不純物を導入し、エクステンション領域２０５、２０
６を形成する。即ち、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜
５Ｅ１５ｃｍ−２程度注入し、その後、例えば、９００℃、５秒の急速加熱を施し、導入
した不純物を活性化する。
【００５０】
次に、図７（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を３０ｎｍ程度シリ
コン基板２０１全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、ダミーゲ
ート構造に接して、その周囲に側壁絶縁膜２０７を選択的に残存させる。再度、砒素イオ
ン若しくは、燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度注入し
、その後、例えば、９００℃、１０秒の急速加熱を施し、ソース及びドレイン領域２０８
、２０９を形成する。続いて、図７（ｃ）に示すように、シリコン窒化膜を例えば１０ｎ
ｍ程度シリコン基板表面２０１に全面に堆積し、第３のキャップ膜２１０とする。
【００５１】
次に、図８（ｄ）に示すように、例えばシリコン酸化膜をＣＶＤ法により堆積し、更に
、ＣＭＰ技術を用いて第３のキャップ膜２１０の上面が露出するまで平坦化を行い、埋め
込み絶縁膜２１１とする。続いて、第３のキャップ膜２１０の一部である、導電膜２０４
の上にあるシリコン窒化膜を選択的に除去する。
【００５２】
次に、図８（ｅ）に示すように、例えばフッ素などのハロゲン原子のラジカルを用いた
エッチング技術により、導電膜２０４を埋め込み絶縁膜２１１及び側壁絶縁膜２０７対し
て選択的に除去する。次に、希フッ酸等により絶縁膜１０３を除去することにより、後で
述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域２１２を形成する。
【００５３】
以上のように、ゲート絶縁膜及びゲート電極を除くＮチャネルＭＩＳＦＥＴが形成され
る。ＰチャネルＭＩＳＦＥＴについてもＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル
領域、エクステンション領域、並びにソース及びドレイン領域の製造工程について、適切
な条件を選ぶことによって形成できる。即ち、導入される不純物の導電型をＮチャネルＭ
ＩＳＦＥＴとは異なるものとし、不純物導入に際してはＮチャネルＭＩＳＦＥＴ側をマス
クで覆っておく。
【００５４】
図９及び図１０は上述のようにして形成されたＮチャネル及びＰチャネルＭＩＳＦＥＴ
領域を示しており、左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥＴ
領域を図示する。先ず、図９（ｆ）に示すように、高誘電体絶縁膜であるハフニウム酸化
膜をＣＶＤ法、或いはスパッタ法によりシリコン基板２０１の全面に堆積する。次に、タ
ングステンシリサイドをＣＶＤ法もしくはスパッタ法を用いて成長し、更に、ＣＭＰ法を
用いてシリコン基板表面全体を研磨することにより、埋め込み絶縁膜２１１が露出するよ
うに平坦化し、ゲート絶縁膜２１３、ＮチャネルＭＩＳＦＥＴのゲート電極となる第１の
金属シリサイド膜２１４とする。
【００５５】
次に、図９（ｇ）に示すように、第１の金属シリサイド膜２１４並びにゲート絶縁膜２
１３の反応を防ぐため、チタン窒化膜をスパッタ法などでシリコン基板２０１の全面に成
膜した後、リソグラフィ技術とエッチング技術を用いてＮチャネルＭＩＳＦＥＴ領域にの
み残存するように、選択的にパターニングし、バリヤ金属膜２１５とする。次に、白金膜
をスパッタ法等で堆積し、ＰチャネルＭＩＳＦＥＴのゲート電極の構成材料となる第１の
金属膜２１６とする。更に、チタン窒化膜をスパッタ法等で堆積し、第２のキャップ膜２
１７とする。
【００５６】
その後、熱処理を行うと、図９（ｃ）に示すように、ＰチャネルＭＩＳＦＥＴゲート電
極領域の第１の金属シリサイド膜２１４とその上に形成された第１の金属膜２１６の固相
反応が生じる。この結果、第２の金属シリサイド膜２１８がＰチャネルＭＩＳＦＥＴのゲ
ート電極として形成される。次に、ＣＭＰ技術、エッチング技術等により第２のキャップ
膜２１７、未反応の白金である第１の金属膜２１６、バリヤ金属膜２１５を除去すると共
に、表面の平坦化を行う。
【００５７】
次に、図１０（ｉ）に示すように、弗酸などの薬液若しくはドライエッチングで、埋め
込み絶縁膜２１１を選択的に除去する。更にＲＩＥ法等のドライエッチング技術を用いて
シリコン窒化膜である第３のキャップ膜２１０を異方性エッチングして、側壁絶縁膜２０
７の側壁に残存させ、ソース及びドレイン領域２０８、２０９の上面を露出させる。
【００５８】
更に、ニッケルをスパッタ法等によってシリコン基板２０１全面に堆積し、第２の金属
膜２１９を形成し、その後、図１０（ｊ）に示すように、５００℃程度で熱処理を行い、
ソース及びドレイン領域２０８、２０９上にのみニッケルシリサイドを成長させ、第２の
金属シリサイド電極層２２０、２２１とする。続いて、未反応の第２の金属膜２１９を薬
液により除去する。
【００５９】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板２０１全面に堆積する。こ
の層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲートゲート電極であ
る第１の金属シリサイド膜２１４、ＰチャネルＭＩＳＦＥＴのゲート電極である第２の金
属シリサイド膜２１８、ソース及びドレイン領域の電極である第２の金属シリサイド電極
層２２０、２２１にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁
膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板
２０１全面を表面保護膜で覆い、パッド部を開口して本発明の実施例３に係わるＭＩＳＦ
ＥＴを含む半導体装置を完成させる。
【００６０】
上記実施例３によれば、実施例１と同様の効果を得られるばかりでなく、ゲート絶縁膜
及びゲート電極膜を含めたゲート電極構造を形成する比較的高温の熱処理工程の後に、ソ
ース及びドレイン領域にシリサイド電極層を形成できる。ニッケルは、コバルト、チタン
等と比較すると、より低温でシリコンと反応してシリサイドを形成するため、本実施例に
比較的適している。又、ニッケルシリサイドは比較的低抵抗のため、素子の高速動作に対
して優れた材料である。
【実施例４】
【００６１】
図１１〜図１３は、本発明の実施例４に係わる絶縁ゲート型電界効果トランジスタを含
む半導体装置における製造方法を工程順に示す断面図である。また、図１３（ｉ）は、本
発明の実施例４に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置を示す断面
図である。本実施例では、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴの双方を
形成するが、図１１（ａ）乃至図１１（ｃ）の工程は、ＮチャネルＭＩＳＦＥＴの領域の
みを代表的に示す。図１２（ａ）以降はＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦ
ＥＴの双方について示す。本実施例では、ソース及びドレイン領域として、シリコン膜を
シリコン基板表面に選択的に成長し、エレベーテッドソース及びエレベーテッドドレイン
領域を形成している。
【００６２】
先ず、図１１（ａ）に示すように、半導体基体としてＰ型のシリコン基板３０１の表面
領域に、ＳＴＩ法（浅いトレンチ分離法）もしくはＬＯＣＯＳ法（選択酸化法）により、
酸化膜を選択的に形成して、素子分離領域３０２とする。次に、イオン注入法でボロンイ
オンをドーズ量として１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度注入し、その後、例えば
、１０秒の急速加熱を施し、導入した不純物を活性化し、Ｐ型ウェル領域３０１ａを形成
する。素子分離領域３０２に囲まれるＰ型ウェル領域３０１ａがＮチャネルＭＩＳＦＥＴ
領域となる。
【００６３】
次に、後の工程において除去されるダミーゲート構造を形成する。即ち、熱酸化法によ
りシリコン酸化膜を例えば６ｎｍ成長する。次に、ＮチャネルＭＩＳＦＥＴのしきい値電
圧を制御するためにイオン注入法でＰ型不純物を導入する。続いて、多結晶シリコン膜を
ＣＶＤ法で例えば１００ｎｍ程度成長し、更に、シリコン窒化膜を例えば２０ｎｍ成長す
る。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニング
を行い、ダミーゲート構造となる第１のキャップ膜３０５、導電膜３０４、及び絶縁膜３
０３を形成する。次に、パターンニングされた第１のキャップ膜３０５、導電膜３０４、
及び絶縁膜３０３をマスクとしてイオン注入法によりエクステンション領域３０６、３０
７を形成する。即ち、砒素イオン若しくは燐イオンをドーズ量として１Ｅ１３ｃｍ−２〜
５Ｅ１５ｃｍ−２注入し、その後、例えば、数秒の急速加熱を施し、導入した不純物を活
性化する。
【００６４】
次に、図１１（ｂ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ
、シリコン基板３０１全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シ
リコン窒化膜からなる側壁絶縁膜３０８をダミーゲート構造に接して、その周囲に残存さ
せる。更に、エクステンション領域３０６、３０７上に選択的にシリコンを５０ｎｍ程度
成長させて、エレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０とす
る。
【００６５】
次に、砒素イオンもしくは燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ
−２程度注入し、その後、例えば、９５０℃、１０秒の急速加熱を施し、エレベーテッド
ソース及びエレベーテッドドレイン領域に不純物を導入する。また、エクステンション領
域を本工程のエレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０を形
成する時に不純物の固相拡散により同時に形成しても何ら問題無い。更に、シリコン酸化
膜をＣＶＤ法でシリコン基板３０１前面に堆積し、更に、ＣＭＰ技術によりキャップ膜３
０５の上面が露出するまで平坦化し、層間絶縁膜３１１とする。
【００６６】
次に、図１１（ｃ）に示すように、例えば燐酸を用いて、第１のキャップ膜３０５をエ
ッチングにより層間絶縁膜３１１に対して選択的に除去する。更に、例えばフッ素などの
ハロゲン原子のラジカルを用いたエッチング技術により、導電膜３０４を、共にシリコン
窒化膜である層間絶縁膜３１１及び側壁絶縁膜３０８に対して選択的に除去する。次に、
希フッ酸等の薬液により絶縁膜３０３を除去することにより、後で述べるゲート絶縁膜及
びゲート電極が埋め込まれる空間領域３０８ａを形成する。
【００６７】
以上のように、ゲート絶縁膜及びゲート電極を除くＮチャネルＭＩＳＦＥＴが形成され
る。ＰチャネルＭＩＳＦＥＴについてもＮチャネルＭＩＳＦＥＴと同じ製造手順でウェル
領域、エクステンション領域、並びにソース及びドレイン領域の製造工程について、適切
な条件を選ぶことによって形成できる。即ち、導入される不純物の導電型をＮチャネルＭ
ＩＳＦＥＴとは異なるものとし、不純物導入に際してはＮチャネルＭＩＳＦＥＴ側をマス
クで覆っておく。
【００６８】
図１２及び図１３は上述のようにして形成されたＮチャネル及びＰチャネルＭＩＳＦＥ
Ｔ領域を示しており、左側にＮチャネルＭＩＳＦＥＴ領域、右側にＰチャネルＭＩＳＦＥ
Ｔ領域を図示する。先ず、図１２（ｄ）に示すように、高誘電体絶縁膜であるハフニウム
酸化膜をＣＶＤ法、或いはスパッタ法によりシリコン基板３０１全面に堆積する。
【００６９】
次に、タングステンシリサイドをＣＶＤ法若しくはスパッタ法を用いて成長させ、更に
、ＣＭＰ法を用いて層間絶縁膜３１１並びにエレベーテッドソース及びエレベーテッドド
レイン領域３０９、３１０のシリコン膜上面が露出するまで研摩して平坦化する。
【００７０】
次に、図１２（ｅ）に示すように、白金膜をスパッタ法等で堆積し、更に、チタン窒化
膜をスパッタ法等で堆積した後、リソグラフィ技術とエッチング技術を用いてＰチャネル
ＭＩＳＦＥＴ領域上にだけ、選択的にＰチャネルＭＩＳＦＥＴのゲート電極の構成材料と
なる第１の金属膜３１４及び第４のキャップ膜３１５を残存させる。
【００７１】
その後、５００℃程度で熱処理を行うと、図１２（ｆ）に示すように、ＰチャネルＭＩ
ＳＦＥＴの第１の金属シリサイド膜３１３と、その上に形成された第１の金属膜３１４が
固相反応を起し、第２の金属シリサイド膜３１６がＰチャネルＭＩＳＦＥＴのゲート電極
として形成される。また、ＰチャネルＭＩＳＦＥＴ領域のエレベーテッドソース及びエレ
ベーテッドドレイン領域３０９、３１０においては白金シリサイド膜が成長し、第３の金
属シリサイド電極層３１７、３１８が形成される。次に、第４のキャップ膜３１５を硫酸
と過酸化水素水の混合液などで選択的に除去し、続いて、王水などで未反応の第１の金属
膜３１４を選択的に除去する。
【００７２】
次に、図１３（ｇ）に示すように、シリコン基板全面にチタンをスパッタ法などで堆積
した後、リソグラフィ技術とドライエッチング技術等で、ＮチャネルＭＩＳＦＥＴ領域に
のみチタンが残存するように選択的に加工し、第３の金属膜３１９とする。更に、５００
℃程度で熱処理を行う。これによって、図１３（ｅ）に示すように、ＮチャネルＭＩＳＦ
ＥＴ領域におけるエレベーテッドソース及びエレベーテッドドレイン領域３０９、３１０
の上のチタンがシリサイド化し、第４の金属シリサイド電極層３２０、３２１を形成する
。
【００７３】
次に薬液により未反応の第３の金属膜３１９を選択的に除去する。以上により、Ｎチャ
ネルＭＩＳＦＥＴのソース及びドレイン領域上にはチタンシリサイドが形成され、Ｐチャ
ネルＭＩＳＦＥＴのソース及びドレイン領域上には白金シリサイドが形成される。
【００７４】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板３０１の全面に堆積する。
この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極である第
１の金属シリサイド膜３１３、ＰチャネルＭＩＳＦＥＴの第２のゲート電極である金属シ
リサイド膜３１６、エレベーテッドソース及びエレベーテッドドレイン領域３０９、３１
０の電極である第３の金属シリサイド電極層３１７、３１８、第４の金属シリサイド電極
層３２０、３２１にそれぞれＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて
層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリ
コン基板３０１の全面を表面保護膜で覆い、パッド部を開口して本発明の実施例４に係わ
るＭＩＳＦＥＴを含む半導体装置を完成させる。
【００７５】
上記実施例４によれば、実施例１と同様の効果を得られるばかりでなく、ＮチャネルＭ
ＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのエレベーテッドソース及びエレベーテッドドレ
イン領域に金属シリサイド電極を形成することにより、ＭＩＳＦＥＴの更なる微細化に対
応可能な構造を形成することができる。
【００７６】
上述の実施例４では、エレベーテッドソース領域及びエレベーテッドドレイン領域に金
属シリサイドを形成する際、ＮチャネルＭＩＳＦＥＴ領域とＰチャネルＭＩＳＦＥＴ領域
とを別々に行ったが、本発明はこれに限られるものではなく、以下のようにこれらを同時
に行うことも可能である。即ち、第１の金属膜３１４と第４のキャップ膜３１５をＰ型Ｍ
ＩＳＦＥＴ領域に形成した後、熱処理を行わずに、第３の金属膜３１９を形成する。その
後に熱処理を行うことによって、Ｎ型ＭＩＳＦＥＴ領域とＰ型ＭＩＳＦＥＴ領域とに同時
に所望の金属シリサイドを形成できる。
【００７７】
また、ＰチャネルＭＩＳＦＥＴ領域のエレベーテッドソース及びエレベーテッドドレイ
ン領域に白金シリサイド膜を形成後、酸化雰囲気での熱処理を行って、金属シリサイド膜
並びにシリコン膜表面上にシリコン酸化膜を形成し、金属シリサイドが他の金属もしくは
金属シリサイドと反応し難くすることも可能である。
【００７８】
さらに、本発明は上述した実施１〜４に限定されるものではなく、基板材料は他の半導
体やＳＯＩ構造を持つ基板でも良く、また、ゲート絶縁膜としてはハフニウム酸化膜以外
にＳｉＯ２、ＳｉＯxＮy、ＳｉＮx、金属酸化物、金属シリケート、およびそれらの組み
合わせであってもよい。更に、他の絶縁膜、金属シリサイド、導入不純物等を変更しても
良く、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図２】本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図３】本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図４】本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図５】本発明の実施例１に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における、ＰチャネルＭＩＳＦＥＴの種々のゲート電極構造を示す断面図。
【図６】本発明の実施例２に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図７】本発明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図８】本発明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図９】本発明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図１０】本発明の実施例３に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図１１】本発明の実施例４に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図１２】本発明の実施例４に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【図１３】本発明の実施例４に係わる絶縁ゲート型電界効果トランジスタを含む半導体装置における製造方法を工程順に示す断面図。
【符号の説明】
【００８０】
１０１、２０１、３０１  シリコン基板
１０１ａ、２０１ａ、３０１ａ  Ｐ型ウェル領域
１０１ｂ、２０１ｂ、３０１ｂ  Ｎ型ウェル領域
１０２、２０２、３０２  素子分離領域
１０３、２０３、３０３  絶縁膜
１０４、２０４、３０４  導電膜
１０５、３０５  第１のキャップ膜
１０６、１０７、２０５、２０６、３０６、３０７  エクステンション領域
１０８、２０７、３０８  側壁絶縁膜
１０９、１１０、２０８、２０９  ソース及びドレイン領域
１１１、１１２  第１の金属シリサイド電極層
１１３、３１１  層間絶縁膜
１０８ａ、２１２、３０８ａ  空間領域
１１３ａ  ハフニウム酸化膜
１１３ｂ  タングステンシリサイド膜
１１４、２１３、３１２  ゲート絶縁膜
１１５、２１４、３１３  第１の金属シリサイド膜
１１６、２１５  バリヤ金属膜
１１７、２１６、３１４  第１の金属膜
１１８、２１７  第２のキャップ膜
１１９、２１８、３１６  第２の金属シリサイド膜
１２０  白金シリサイド層
１２１  タングステン析出層
１２２  タングステン粒子
１２３  第１のバリヤ絶縁膜
１２４  第２のバリヤ絶縁膜
２１０  第３のキャップ膜
２１１  埋め込み絶縁膜
２１９  第２の金属膜
２２０、２２１  第２の金属シリサイド電極層
３０９、３１０  エレベーテッドソース及びエレベーテッドドレイン領域
３１５  第４のキャップ膜
３１７、３１８  第３の金属シリサイド電極層
３１９  第３の金属膜
３２０、３２１  第４の金属シリサイド電極層
【図１】
2006203237.tif 000003
【図２】
2006203237.tif 000004
【図３】
2006203237.tif 000005
【図４】
2006203237.tif 000006
【図５】
2006203237.tif 000007
【図６】
2006203237.tif 000008
【図７】
2006203237.tif 000009
【図８】
2006203237.tif 000010
【図９】
2006203237.tif 000011
【図１０】
2006203237.tif 000012
【図１１】
2006203237.tif 000013
【図１２】
2006203237.tif 000014
【図１３】
2006203237.tif 000015