(57)【要約】【課題】３値出力多チャンネル半導体集積回路のレイアウトに関し、半導体集積回路の集積度向上と、出力特性を安定化させるための、最適な半導体集積回路レイアウトの設計を提供する。【解決手段】３値出力回路は、出力ボンディングパッドを中心に一方に第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７を配置し、もう一方にはローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９を配置することによって、各セルを１列に配置し、第２ハイサイドトランジスタ５とローサイドトランジスタ１０は出力ボンディングパッド１１を挟み、前記第１レベルシフト回路６と前記第２レベルシフト回路７と前記プリドライバ９のセル幅は、前記ローサイドトランジスタ１０のセル幅に相当する。【選択図】  図１
2006019709.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、第１金属層に位置する第１ソース電極と第１金属層に位置する第１ドレイン電極とを含み、第１ソース電極および第１ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第１出力トランジスタと、
半導体基板に形成され、第１金属層に位置する第２ソース電極と第１金属層に位置する第２ドレイン電極とを含み、第２ソース電極および第２ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第２出力トランジスタと、
第１出力トランジスタを挟んで第２出力トランジスタと一列に配置される出力パッドと、
第１金属層と異なる階層の第２金属層に位置し、出力パッドと第１ドレイン電極との間を電気的に接続している第１接続配線と、
第２金属層に位置し、第１出力トランジスタの第１ドレイン電極と第２出力トランジスタの第２ドレイン電極との間を電気的に接続している第２接続配線と、
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、さらに、
第１ソース電極および第１ドレイン電極と交差するように第２金属層によって配線され、電気的に接続された第１ソース電極に第１電源電圧を供給する第１電源配線と、
第２ソース電極の一部および第２ドレイン電極の一部と交差するように第２金属層によって配線され、電気的に接続された第２ソース電極に第２電源電圧を供給する第２電源配線と
を備えることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路であって、さらに、
出力パッドを挟んで第１出力トランジスタの反対側に配置され、第１金属層に位置する第３ソース電極と第１金属層に位置する第３ドレイン電極とを含み、第３ソース電極および第３ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第３出力トランジスタと、
第２金属層に位置し、出力パッドと第３ドレイン電極との間を電気的に接続する第３接続配線と
を備えることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路であって、さらに、
出力パッドを挟んで第１出力トランジスタの反対側に配置され、第１金属層に位置する第３ソース電極と第１金属層に位置する第３ドレイン電極とを含み、第３ソース電極および第３ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第３出力トランジスタと、
第２金属層によって位置し、出力パッドと第３ドレイン電極との間を電気的に接続する第３接続配線と
を備えることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路であって、
半導体集積回路のレイアウト幅は第１および第２出力トランジスタの幅に相当する
ことを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路であって、
第１出力トランジスタは、ハイレベル信号を出力するためのハイサイドトランジスタおよびローレベル信号を出力するためのローサイドトランジスタの一方であり、
第２出力トランジスタは、それらの他方である
ことを特徴とする半導体集積回路。
【請求項７】
請求項１の半導体集積回路であって、さらに、
第１出力トランジスタへのゲート制御信号を生成する第１制御回路部と、
第２出力トランジスタへのゲート制御信号を生成する第２制御回路部と、
第１および第２制御回路部を駆動するプリドライバ部とを備え、
第１、第２制御回路部およびプリドライバ部の各々の幅は第１、第２出力トランジスタのそれぞれの幅相当であり、
前記第１、第２制御回路部、プリドライバ部、第１、第２出力トランジスタおよび出力パッドは一列に配置される。
ことを特徴とする半導体集積回路。
【請求項８】
請求項３の半導体集積回路であって、さらに、
第１出力トランジスタへのゲート制御信号を生成する第１制御回路部と、
第２出力トランジスタへのゲート制御信号を生成する第２制御回路部と、
第３出力トランジスタへのゲート制御信号を生成する第３制御回路部と、
第１、第２および第３制御回路部を駆動するプリドライバ部とを備え、
前記第１、第２、第３制御回路部およびプリドライバ部の各々の幅は第１、第２および第３出力トランジスタのそれぞれの幅相当であり、
第１、第２、第３制御回路部、プリドライバ部、第１、第２、第３出力トランジスタおよび出力パッドは、一列に配置される
ことを特徴とする半導体集積回路。
【請求項９】
請求項１の半導体集積回路であって、
前記第１および第２出力トランジスタの耐圧は１００Ｖ以上である
ことを特徴とする半導体集積回路。
【請求項１０】
多チャンネル半導体集積回路であって、
複数個の基本セルの配列である多チャンネルセルアレイと、
半導体チップの中央部に配置され、各基本セルへのタイミング信号を出力するタイミング発生ブロックと、
複数の基本セルとタイミング発生ブロック間で前記タイミング信号を伝達する複数の配線とを備え、
前記複数の基本セルは、回路ブロックを中心にその両側に対称に配列され、
前記基本セルは、
半導体基板に形成され、第１金属層に位置する第１ソース電極と第１金属層に位置する第１ドレイン電極とを含み、第１ソース電極および第１ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第１出力トランジスタと、
半導体基板に形成され、第１金属層に位置する第２ソース電極と第１金属層に位置する第２ドレイン電極とを含み、第２ソース電極および第２ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第２出力トランジスタと、
第１出力トランジスタを挟んで第２出力トランジスタと一列に配置される出力パッドと、
第１金属層と異なる階層の第２金属層に位置し、出力パッドと第１ドレイン電極との間を電気的に接続している第１接続配線と、
前記第２金属層に位置し、第１出力トランジスタの第１ドレイン電極と第２出力トランジスタの第２ドレイン電極との間を電気的に接続している第２接続配線と、
を有することを特徴とする多チャンネル半導体集積回路。
【請求項１１】
請求項１０記載の多チャンネル半導体集積回路であって、
各基本セルは、さらに、
第１ソース電極および第１ドレイン電極と交差するように第２金属層によって配線され、電気的に接続された第１ソース電極に第１電源電圧を供給する第１電源配線と、
第２ソース電極の一部および第２ドレイン電極の一部と交差するように第２金属層によって配線され、電気的に接続された第２ソース電極に第２電源電圧を供給する第２電源配線とを備え、
前記第１電源配線、第２電源配線はそれぞれ直線状に配置される
ことを特徴とする多チャンネル半導体集積回路。
【請求項１２】
請求項１０記載の多チャンネル半導体集積回路であって、さらに、
前記タイミング発生ブロックの少なくとも２辺に沿う、接地電位を伝達する少なくとも２本の接地電位配線を備える
ことを特徴とする多チャンネル半導体集積回路。
【請求項１３】
請求項１１の多チャンネル半導体集積回路であって、さらに、
前記半導体チップ内の一端に配置され、接地電位である第１パッドと、
前記半導体チップ内の他端に配置され、接地電位である第２パッドとを備え、
前記第１電源配線および第２電源配線の１つは、接地電位であり、第１パッドおよび第２パッドに接続される
ことを特徴とする多チャンネル半導体集積回路。
【請求項１４】
請求項１０記載の多チャンネル半導体集積回路であって、
前記各基本セルは、さらに、
出力パッドを挟んで第１出力トランジスタの反対側に配置され、第１金属層に位置する第３ソース電極と第１金属層に位置する第３ドレイン電極とを含み、第３ソース電極および第３ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第３出力トランジスタと、
第２金属層に位置し、出力パッドと第３ドレイン電極との間を電気的に接続する第３接続配線とを備える
ことを特徴とする多チャンネル半導体集積回路。
【請求項１５】
請求項１４記載の多チャンネル半導体集積回路であって、
前記第１、第２及び第３出力トランジスタの組みは、ハイレベル信号を出力する第１ハイサイドトランジスタ、ミドルレベル信号を出力する第２ハイサイドトランジスタ、ローレベル信号を出力するローサイドトランジスタの組みに対応する
ことを特徴とする多チャンネル半導体集積回路。
【請求項１６】
請求項１０記載の多チャンネル半導体集積回路であって、
多チャンネルセルアレイは、ディスプレイ装置用の走査信号を生成する
ことを特徴とする多チャンネル半導体集積回路。
【請求項１７】
請求項１０記載の多チャンネル半導体集積回路であって、
前記第１および第２出力トランジスタの耐圧は１００Ｖ以上である
ことを特徴とする多チャンネル半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力用トランジスタと、各出力用トランジスタからの出力信号線に接続された出力パッドとを備える半導体集積回路、およびその半導体集積回路を基本セルとして複数個を配列した多チャンネル半導体集積回路に関し、特に、２値出力や３値出力の半導体集積回路および多チャンネル半導体集積回路のレイアウトに関する。
【背景技術】
【０００２】
従来、３値出力回路としては図７に示される回路が知られている。同図の３値出力回路は、第１ハイレベル出力用の第１ハイサイドトランジスタ４と、ミドルレベル出力用の第２ハイサイドトランジスタ５と、逆流防止用のダイオード８と、ローレベル出力用のローサイドトランジスタ１０と、ハイレベル出力制御信号を出力する第１レベルシフト回路６と、ミドルレベル出力制御信号を出力する第２レベルシフト回路７と、第１、第２レベルシフト回路およびローサイドトランジスタ１０を制御するプリドライバ９と、外部からハイレベルの電源電圧が印加される第１高電圧電源端子１２と、外部からミドルレベルの電源電圧が印加される第２高電圧電源端子１３と、出力端子１８と、プリドライバ９へトリガー信号を与えるための入力端子１９を備える。
【０００３】
図８は、図７に示した３値出力回路をスタンダードセルとする多チャンネル半導体集積回路の構成を示すブロック図である。同図のように多チャンネル半導体集積回路は、複数のスタンダードセルと、それらを制御する制御ロジックとから構成される。制御ロジックは、複数のスタンダードセルの順次出力等を制御するために各スタンダードセルのプリドライバ９を制御する。
【０００４】
図５は、図７に示した３値出力回路の半導体チップ上でのレイアウトを示す図である。同図のように、３値出力回路のレイアウトは、第１列目にローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９が配置され、第２列目に出力ボンディングパッド１１、第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７が配置され配線される。このように２列に配置しているのは、ハイレベル、ミドルレベル、ローレベルの入力から出力までの信号の流れとなるそれぞれの配線長を同程度の長さにするためである。
【０００５】
図６は、図８に示した多チャンネル半導体集積回路の半導体チップ上のレイアウト図である。同図では、図７に示した３値出力回路をスタンダードセルとしている。多チャンネル半導体集積回路の半導体チップ上のレイアウトは、例えば特許文献１等に従えば図６のようになる。同図のように複数のスタンダードセル２６は、ボンディング用の出力ボンディングパッド１１側を半導体チップ２１の外側に向け、２列に配列されている。この２列の間には、タイミング発生ブロック１５が配置される。タイミング発生ブロック１５は、スタンダードセル２６と同数のタイミング発生用単位セル１６が１列ずつ配置されてなる。
【０００６】
タイミング発生ブロック１５は、例えば、入力制御端子２０からの制御信号に従って、各プリドライバ９へのトリガー信号およびスタンダードセル出力のタイミングを制御するための１つのシフトレジスタとして機能する。各タイミング発生用単位セル１６の出力は、対応するスタンダードセル２６内の入力端子１９にバス配線３６を介して接続される。この場合、複数のスタンダードセル２６は、タイミング発生ブロック１５のシフト動作をトリガーとして順番にパルス波形を出力することになる。また、入力制御端子２０には内部回路を保護するためにサージや静電気ノイズを逃がす経路を形成するサージ保護素子３７が設けられている。
【特許文献１】特開平３−１９５０４５号（図３Ａ）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図５に示した３値出力回路のレイアウトによれば、第１列目にローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９が配置され、第２列目に出力ボンディングパッド１１、第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７を配置するという２列構成になっている。そのため、３値出力回路の出力特性として高耐圧・大電流が求められる場合、各出力用トランジスタ・レベルシフト回路を含む基本セル単体の面積が大きくなり、３値出力回路内のプリドライバ９の下方にできる空きスペース３８が増大し、３値出力回路の集積度の低下を招くという問題がある。
【０００８】
また、図６に示した多チャンネル半導体集積回路については、近年では１つの半導体チップにより多くの出力チャンネルを持たせられるよう集積度の向上が求められている。図５に示した３値出力回路をスタンダードセル２６として使用した場合、１つの半導体チップ内に配置するスタンダードセル２６の数が増加するほど、半導体チップの面積は同図の上下方向に増大してしまう。しかし、スタンダードセル２６を駆動するタイミング発生ブロック内のタイミング発生用単位セル１６のセルの幅は、スタンダードセル２６のセルの幅に比べ小さい。そのため多チャンネル半導体集積回路内のスタンダードセル２６とタイミング発生ブロック１５を従来技術図６に示されるようなレイアウトにした場合、半導体集積回路のタイミング発生ブロック１５の下方に不要に大きい空きスペース３８ができてしまい、集積度の低下を招くという問題がある。
【０００９】
さらに、図６においてタイミング発生用単位セル１６から各スタンダードセル２６内のプリドライバ９へのバス配線３６の長さに差があるため、高集積化に伴ってバス配線３６の距離が長大化し、その分、配線容量が増加し信号の遅延時間の増加を招くという問題がある。その結果、タイミング発生用単位セル１６とプリドライバ９のバス配線３６が短い箇所と長い箇所でそれぞれの３値出力回路の出力特性（特に遅延時間）に大きなアンバランスが生じるという問題がある。
【００１０】
上記課題に鑑み本発明は、スタンダードセルとしても出力回路および多チャンネル半導体集積回路の集積度を向上させ、出力回路間の出力特性のアンバランスを低減させるため最適にレイアウトされた半導体集積回路および多チャンネル半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため本発明の半導体集積回路は、半導体基板に形成され、第１金属層に位置する第１ソース電極と第１金属層に位置する第１ドレイン電極とを含み、第１ソース電極および第１ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第１出力トランジスタと、半導体基板に形成され、第１金属層に位置する第２ソース電極と第１金属層に位置する第２ドレイン電極とを含み、第２ソース電極および第２ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第２出力トランジスタと、第１出力トランジスタを挟んで第２出力トランジスタと一列に配置される出力パッドと、第１金属層と異なる階層の第２金属層に位置し、出力パッドと第１ドレイン電極との間を電気的に接続している第１接続配線と、第２金属層に位置し、第１出力トランジスタの第１ドレイン電極と第２出力トランジスタの第２ドレイン電極との間を電気的に接続している第２接続配線とを備える。
【００１２】
この構成によれば、２列配置する場合と比べて、半導体集積回路内の空きスペースを除去することができるので集積度を向上させることができる。加えて、第１ドレイン電極を第２出力トランジスタの出力用ジャンパー線として利用するので、第２出力トランジスタの第２ドレイン電極から出力パッドまでの信号経路を最短にすることができる。すなわち、第２ドレイン電極から出力パッドまでの出力信号の経路は、順に、第２出力トランジスタの第２ドレイン電極、第２接続配線、第１ドレイン電極、第１接続配線、出力パッドとなる。このように第１ドレイン電極は、第２出力トランジスタの出力信号を伝えるジャンパー線として利用されることから、第２ドレイン電極から出力パッドまでを独立した配線を形成しなくてもよいので、第２ドレイン電極から出力パッドまでの信号経路を最短にすることができる。また、第１、第２ソース電極と第１、第２ドレイン電極のうち一方がそれぞれ直線状なので、第１および第２出力トランジスタの電流駆動能力を高くすることができる。さらに直線状の電極により、第１および第２出力トランジスタの電流駆動能力を高くすることができる。しかも、第１および第２接続配線はそれぞれ２つの直線状のドレイン電極を覆うよう幅広に形成することができ配線抵抗を小さくすることができる
ここで、前記半導体集積回路は、さらに、第１ソース電極および第１ドレイン電極と交差するように第２金属層によって配線され、電気的に接続された第１ソース電極に第１電源電圧を供給する第１電源配線と、第２ソース電極の一部および第２ドレイン電極の一部と交差するように第２金属層によって配線され、電気的に接続された第２ソース電極に第２電源電圧を供給する第２電源配線とを備えるようにとしてもよい。
【００１３】
この構成によれば、さらに、第１電源配線を第１ドレイン電極の一部の上に配置することができ、第１金属層および第２金属層を含む少なくとも２つの金属層で、第１電源電圧を第１ソース電極に供給することができる。同様に、第２電源配線を第２ドレイン電極の一部の上に配置することができ、第１金属層および第２金属層を含む少なくとも２つの金属層で、第２電源電圧を第２ソース電極に供給することができる。その結果、第２金属層による配線スペースを最小限に抑えて効率よく金属配線を配置することができる。
【００１４】
ここで、前記半導体集積回路は、さらに、出力パッドを挟んで第１出力トランジスタの反対側に配置され、第１金属層に位置する第３ソース電極と第１金属層に位置する第３ドレイン電極とを含み、第３ソース電極および第３ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第３出力トランジスタと、第２金属層に位置し、出力パッドと第３ドレイン電極との間を電気的に接続する第３接続配線とを備えるようにしてもよい。
【００１５】
この構成によれば、第１から第３出力トランジスタを一列に配置して、かつ各出力トランジスタからの出力信号の経路を最短にすることができる。しかも第２金属層による配線スペースを最小限に抑えて効率よく金属配線を配置することができる。
【００１６】
ここで、前記半導体集積回路のレイアウト幅は第１および第２出力トランジスタの幅に相当するようにしてもよい。
【００１７】
この構成によれば、半導体集積回路のレイアウト内の幅方向の空きスペースを最小限にすることができる
ここで、前記第１出力トランジスタは、ハイレベル信号を出力するためのハイサイドトランジスタおよびローレベル信号を出力するためのローサイドトランジスタの一方であり、第２出力トランジスタは、それらの他方であるとしてもよい。
【００１８】
ここで、半導体集積回路は、さらに、第１出力トランジスタへのゲート制御信号を生成する第１制御回路部と、第２出力トランジスタへのゲート制御信号を生成する第２制御回路部と、第１および第２制御回路部を駆動するプリドライバ部とを備え、第１、第２制御回路部およびプリドライバ部の各々の幅は第１、第２出力トランジスタのそれぞれの幅相当であり、前記第１、第２制御回路部、プリドライバ部、第１、第２出力トランジスタおよび出力パッドは一列に配置されるようにしてもよい。
【００１９】
この構成によれば、各セルの幅が出力トランジスタの幅相当であるので、前記半導体集積回路内の空きスペースをさらに低減することができる。さらに、半導体集積回路をセルとして複数個を配列した場合に空きスペースの低減効果が累積するので、集積度の向上をより一層図ることができる。
【００２０】
ここで、  前記第１および第２出力トランジスタの耐圧は１００Ｖ以上であるようにしてもよい。
【００２１】
この構成によれば、前記半導体集積回路は、電流駆動能力が高くかつ耐圧も高いいわゆるパワートランジスタとして利用できる。
【００２２】
また、本発明の多チャンネル半導体集積回路は、複数個の基本セルの配列である多チャンネルセルアレイと、半導体チップの中央部に配置され、各基本セルへのタイミング信号を出力するタイミング発生ブロックと、複数の基本セルとタイミング発生ブロック間で前記タイミング信号を伝達する複数の配線とを備え、前記複数の基本セルは、回路ブロックを中心にその両側に対称に配列される。そして、前記基本セルは、半導体基板に形成され、第１金属層に位置する第１ソース電極と第１金属層に位置する第１ドレイン電極とを含み、第１ソース電極および第１ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第１出力トランジスタと、半導体基板に形成され、第１金属層に位置する第２ソース電極と第１金属層に位置する第２ドレイン電極とを含み、第２ソース電極および第２ドレイン電極の一方が１つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第２出力トランジスタと、第１出力トランジスタを挟んで第２出力トランジスタと一列に配置される出力パッドと、第１金属層と異なる階層の第２金属層に位置し、出力パッドと第１ドレイン電極との間を電気的に接続している第１接続配線と、前記第２金属層に位置し、第１出力トランジスタの第１ドレイン電極と第２出力トランジスタの第２ドレイン電極との間を電気的に接続している第２接続配線とを有する。
【００２３】
この構成によれば、１列配置により形成された半導体集積回路（基本セル）から多チャンネルセルアレイが形成されているので、従来回路ブロックの下方に現れる不要に大きい空きスペースを、大幅に削減することができ、多チャンネル半導体集積回路の集積度を向上させることができる。しかも、前記複数の基本セルが回路ブロックを中心にその両側に対称に配列されるので、回路ブロックからタイミング信号を基本セルに伝達する各配線の長さのアンバランスを最小限に抑えることができ、遅延特性のばらつきを低減することができる。
【００２４】
ここで、各基本セルは、さらに、第１ソース電極および第１ドレイン電極と交差するように第２金属層によって配線され、電気的に接続された第１ソース電極に第１電源電圧を供給する第１電源配線と、第２ソース電極の一部および第２ドレイン電極の一部と交差するように第２金属層によって配線され、電気的に接続された第２ソース電極に第２電源電圧を供給する第２電源配線とを備え、前記第１電源配線、第２電源配線はそれぞれ直線状に配置されるようにしてもよい。
【００２５】
この構成によれば、第１および第２電源配線は、直線状つまり最短配線で複数の基本セルへ接続することができる。
【００２６】
ここで、多チャンネル半導体集積回路は、さらに、前記タイミング発生ブロックの少なくとも２辺に沿う、接地電位を伝達する少なくとも２本の接地電位配線を備えるようにしてもよい。
【００２７】
この構成によれば、接地電位の配線によって、回路ブロックから基本セルへのクロストークやノイズの影響を抑制することができる。
【００２８】
ここで、多チャンネル半導体集積回路は、さらに、前記半導体チップ内の一端に配置され、接地電位である第１パッドと、前記半導体チップ内の他端に配置され、接地電位である第２パッドとを備え、前記第１電源配線および第２電源配線の１つは、接地電位であり、第１パッドおよび第２パッドに接続されるようにしてもよい。
【００２９】
この構成によれば、各基本セル内のローレベル信号を出力するための出力トランジスタのローレベルを決定付ける接地電位の配線のインピーダンスを低減するので、ノイズからの影響をさらに防止し、出力特性を安定化させることができる。
【発明の効果】
【００３０】
以上のように本発明の半導体集積回路によれば、半導体集積回路内の空きスペースを除去することができるので集積度を向上させることができる。また、各出力トランジスタから出力パッドまでの出力信号線の配線長のばらつきを最小限に抑えるので、半導体集積回路内における出力信号の遅延時間のばらつきも最小限に抑えることができる。
【００３１】
また、本発明の多チャンネル半導体集積回路によれば、１列配置による半導体集積回路をセルとして複数個を配列することにより空きスペースの低減効果が累積するので、集積度の向上をより一層図ることができる。しかも、タイミング発生ブロックから基本セルにタイミング信号を伝達する各配線の長さのアンバランスを最小限に抑えることができ、遅延特性のばらつきを低減することができる。また、接地電位の配線によって、タイミング発生ブロックから基本セルへのクロストークやノイズの影響を抑制することができる。また、各基本セル内のローレベル信号を出力するための出力トランジスタのローレベルを決定付ける接地電位の配線のインピーダンスを低減させ、ノイズからの影響をさらに防止し、出力特性を安定化させることができる。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明の実施の形態における半導体集積回路として３値出力回路のレイアウト構成を示す平面図である。同図の３値出力回路は、図７に示した回路図に対応する。また、図１のレイアウトに示す３値出力回路セルは１つのスタンダードセルとして利用可能である。図１における３値出力回路は、ハイレベル出力用の第１ハイサイドトランジスタ４と、ミドルレベル出力用の第２ハイサイドトランジスタ５と、逆流防止用のダイオード８と、ローレベル出力用のローサイドトランジスタ１０と、ハイレベル出力制御信号を出力する第１レベルシフト回路６と、ミドルレベル出力制御信号を出力する第２レベルシフト回路７と、第１、第２レベルシフト回路およびローサイドトランジスタ１０を制御するプリドライバ９と、出力ボンディングパッド１１と、プリドライバ９へトリガー信号を与えるための入力端子１９を備える。そして、第１ハイサイドトランジスタ４、第２ハイサイドトランジスタ５およびローサイドトランジスタ１０は、ＤＭＯＳ構造のパワートランジスタであり、１００ｍＡ以上の電流駆動能力を有している。更に、ＰＤＰ駆動用のパワートランジスタとしては１００Ｖ以上の耐圧を有するものを採用する。
【００３３】
同図に示すレイアウトでは各回路素子がセルとして１列に配置されている。このような１列配置によって半導体集積回路内の空きスペース３８を除去することができる。また、半導体集積回路のレイアウト幅は第１ハイサイドトランジスタ４、第２ハイサイドトランジスタ５、ローサイドトランジスタ１０等の出力用トランジスタのセル幅に相当する。つまり、半導体集積回路のレイアウト幅は出力用トランジスタの幅と略同一であり、より正確には、出力用トランジスタの幅に若干の配線用の領域を加えた幅が、半導体集積回路のレイアウト幅になっている。
【００３４】
また、３値出力回路のレイアウトは、出力ボンディングパッド１１を中心に左側に第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７を順に配置し、右側にはローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９を順に配置している。この配置によって、各トランジスタから出力パッドまでの出力信号線の配線長のばらつきを最小限に抑えることができ、半導体集積回路内における出力信号の遅延時間のばらつきも最小限に抑えることができる。
【００３５】
さらに第１レベルシフト回路６と第２レベルシフト回路７、プリドライバ９はセル幅が一番大きいローサイドトランジスタ１０のセル幅に合わせて設計されている。これにより、従来技術では図５のようにスタンダードセル２６内のセル配置が２列で構成されており、プリドライバ９のセルの下方に無駄な空きスペース３８ができるレイアウトに対して、本発明では１列で構成されるため、無駄な空きスペース３８が除外でき集積度の向上が可能となる。
【００３６】
図２は、図１に示した３値出力回路のローサイドトランジスタ１０周辺部分の拡大平面図である。また、図３は、図１に示した３値出力回路の第２ハイサイドトランジスタ５周辺部分の拡大平面図である。図２および図３において斜線部分は第１金属層２５を示す。この第１金属層２５は、異なる層である第２金属層２４と絶縁膜（図示せず）によって電気的に絶縁されており、スルーホール（コンタクトともいう）２７によって第２金属層２４と電気的に接続されている。ローサイドトランジスタ１０の上の第２金属層２４Ｌは接地電位配線であり、第１ハイサイドトランジスタ４の上の第２金属層２４Ｈはハイレベルに対応する第１高電圧電源配線であり、ダイオード８の上の第２金属層２４Ｍはミドルレベルに対応する第２高電圧電源配線である。また、符号２４は第２金属層を、符号２５は第１金属層を示す。符号２４、２５の第１添え字Ｌ、Ｍ、Ｈはローレベル、ミドルレベル、ハイレベルに対応する。符号２４、２５の第２添え字ｓ、ｄは、ソース、ドレインに対応する。
【００３７】
同図においてローサイドトランジスタ１０は、半導体基板に形成される。ソース電極２５Ｌｓは、ローサイドトランジスタ１０のソース領域２９の上に第１金属層に位置する。ドレイン電極２５Ｌｄは、ローサイドトランジスタ１０のドレイン領域２８の上に第１金属層に位置する。このドレイン電極２５Ｌｄは半導体基板表面でソース電極２５Ｌｓに囲まれる。ローサイドトランジスタ１０のドレイン領域２８は半導体基板上でローサイドトランジスタ１０のソース領域２９に囲まれる。同図ではドレイン電極２５Ｌｄは、２つの直線状の部分電極からなる。部分電極のそれぞれは半導体基板表面でソース電極２５Ｌｓに囲まれる。また、ドレイン電極２５Ｌは、本来ローレベル信号を出力する電極であり、さらに本実施形態ではハイレベル信号を伝達する経路（ジャンパー線）としても利用されている。
【００３８】
第１ハイサイドトランジスタ４は、半導体基板に形成される。ソース電極２５Ｈｓは、第１ハイサイドトランジスタ４のソース領域３１の上に第１金属層に位置する。ドレイン電極２５Ｈｄは、第１ハイサイドトランジスタ４のドレイン領域３０の上に第１金属層に位置する。このドレイン電極２５Ｈｄは半導体基板表面でソース電極２５Ｈｓに囲まれる。第１ハイサイドトランジスタ４のドレイン領域３０は第１ハイサイドトランジスタ４のソース領域３１に囲まれる。同図ではドレイン電極２５Ｈｄは、２つの直線状の部分電極からなる。部分電極のそれぞれは半導体基板表面でソース電極２５Ｈｓに囲まれる。
【００３９】
出力ボンディングパッド１１は、通常は第１金属層および第２金属層に位置し、少なくとも半導体集積回路の最上層となる金属層によって形成される。そして、出力ボンディングパッド１１は、第２ローサイドトランジスタ１０を挟んで第１ハイサイドトランジスタ４と一列に配置される。
【００４０】
接続配線２４Ａは、第２金属層に位置し、出力ボンディングパッド１１からドレイン電極２５Ｌｄにおける出力ボンディングパッド１１側の端部まで延長される。第２金属層は第１金属層と異なる階層であり第１金属層と絶縁される。この接続配線２４Ａはドレイン電極２５Ｌｄにおける出力ボンディングパッド１１側端部とコンタクトにより電気的に接続される。この接続配線２４Ａは、出力ボンディングパッド１１へハイレベル信号を伝達するだけでなく、ローレベル信号の伝達にも兼用される。
【００４１】
接続配線２４Ｂは、第２金属層に位置し、ドレイン電極２５Ｌｄにおける第１ハイサイドトランジスタ４側端部からドレイン電極２５Ｈｄにおけるローサイドトランジスタ１０側端部まで延長される。この接続配線２４Ｂは、ドレイン電極２５Ｌｄにおける第１ハイサイドトランジスタ４側端部とコンタクトにより電気的に接続され、ドレイン電極２５Ｈｄにおけるローサイドトランジスタ１０側端部とコンタクトにより電気的に接続される。
【００４２】
電源配線２４Ｌは、ソース電極２５Ｌｓおよびドレイン電極２５Ｌｄの長手方向と交差するように第２金属層によって配線される。この電源配線２４Ｌは第１電源電圧（ローレベル）をソース電極２５Ｌｓに供給するためにソース電極２５Ｌｓとコンタクトにより電気的に接続される。
【００４３】
電源配線２４Ｈは、ソース電極２５Ｈｓおよびドレイン電極２５Ｈｄの長手方向と交差するように第２金属層によって配線される。この電源配線２４Ｈは、第２電源電圧（ハイレベル）をソース電極２５Ｈｓに供給するためにソース電極２５Ｈｓとコンタクトにより電気的に接続される。
【００４４】
第２ハイサイドトランジスタ５は、出力ボンディングパッド１１を挟んでローサイドトランジスタ１０の反対側に配置される。
【００４５】
ソース電極２５Ｍｓは、第２ハイサイドトランジスタ５のソース領域３５の上に第１金属層によって形成される。ドレイン電極２５Ｍｄは、第２ハイサイドトランジスタ５のドレイン領域３４の上に第１金属層に位置し、第３ドレイン電極は半導体基板表面で第３ソース電極に囲まれる。第２ハイサイドトランジスタ５のドレイン領域３４は半導体基板上で第２ハイサイドトランジスタ５のソース領域３５に囲まれる。同図ではドレイン電極２５Ｍｄは、２つの直線状の部分電極からなる。部分電極のそれぞれは半導体基板上に形成されたソース電極２５Ｍｓによって囲まれる。
【００４６】
接続配線２４Ｃは、出力ボンディングパッド１１からドレイン電極２５Ｍｄにおける出力ボンディングパッド１１側の端部まで延長された第２金属層によって配線され、接続配線２４Ｃはドレイン電極２５Ｍｄにおける出力ボンディングパッド１１側端部とコンタクトにより電気的に接続される。
【００４７】
このように、図２のローサイドトランジスタ１０において、ローサイドトランジスタ１０のソース電極２５Ｌｓは接地電位配線である電源配線２４Ｌに接続され、ローサイドトランジスタ１０のドレイン電極２５Ｌｄは出力信号線である接続配線２４Ａによって出力ボンディングパッド１１に接続される。またゲート領域にはプリドライバ９からの制御信号線が接続されている。
【００４８】
また、第１ハイサイドトランジスタ４において、第１ハイサイドトランジスタ４のソース電極２５Ｈｓは第１高電圧電源配線である電源配線２４Ｈに接続され、第１ハイサイドトランジスタ４のドレイン電極２５Ｈｄは出力信号線である接続配線２４Ｂを介してローサイドトランジスタ１０のドレイン電極２５Ｌｄに接続されている。これによって、第１ハイサイドトランジスタ４のドレイン電極２５Ｈｄからの出力信号は、第２の金属層で配線された電源配線２４Ｌ直下に在る２つのドレイン電極２５Ｌｄを介して出力ボンディングパッド１１にまで伝達される。言い換えれば、第１ハイサイドトランジスタ４がオンのとき、第１ハイサイドトランジスタ４からのハイレベル出力信号は、第１ハイサイドトランジスタ４のドレイン電極２５Ｈｄ、接続配線２４Ｂ、ローサイドトランジスタ１０のドレイン電極２５Ｌｄ、接続配線２４Ａを順に介して出力ボンディングパッド１１から出力される。このように、ローサイドトランジスタ１０のドレイン電極２５Ｌｄは、ローレベル信号出力だけでなく、ハイレベル出力信号を伝達するためのジャンパー線として兼用されている。その結果、出力ボンディングパッド１１への出力信号線の配線数を低減し、集積度の向上を図ることができる。
【００４９】
また、図３の第２ハイサイドトランジスタ５において、第２ハイサイドトランジスタ５のソース電極２５Ｍｓにはダイオード８を介して第２高電圧電源配線である電源配線２４Ｍに接続され、第２ハイサイドトランジスタ５のドレイン電極２５Ｍｄは出力信号線である接続配線２４Ｄによって出力ボンディングパッド１１に接続されている。
【００５０】
なお、図７に示す回路構成において、ダイオード８と第２ハイサイドトランジスタ５との直列回路は、それらを入れ替えた別の回路構成にして実施しても、３値出力回路は正常に回路動作することができ、その回路構成に合わせて図１および図３におけるダイオード８と第２ハイサイドトランジスタ５の配置を入れ替えても良い。
【００５１】
図４Ａは本発明の実施の形態における３値出力多チャンネル半導体集積回路のレイアウト構成を示す平面図である。この３値出力多チャンネル半導体集積回路は、半導体チップ２１上に、第１高電圧電源配線１、第２高電圧電源配線２、接地電位配線３、第１高電圧電源端子１２、第２高電圧電源端子１３、接地端子１４、タイミング発生ブロック１５、タイミング発生用単位セル１６、入力制御端子２０、サージ保護素子、スタンダードセル２６のアレイ等が形成されている。
【００５２】
ここで３値出力多チャンネル半導体集積回路のレイアウトは、図１に示した３値出力回路をスタンダードセル２６としている。半導体チップ２１の中央部にはタイミング発生ブロック１５が配置されている。タイミング発生ブロック１５は、入力制御回路と出力のタイミングを制御するシフトレジスタと出力を保持するためのラッチ回路を含むタイミング発生用単位セル１６の集合である。タイミング発生用単位セル１６はスタンダードセル２６と同数が配置されている。タイミング発生ブロック１５は、例えば、入力制御端子２０からの制御信号に従って、各プリドライバ６へのトリガー信号およびスタンダードセル出力のタイミングを制御するための１つのシフトレジスタとして機能する。各タイミング発生用単位セル１６の出力は、対応するスタンダードセル２６内の入力端子１９に同図のように配線接続されている。この場合、複数のスタンダードセル２６は、タイミング発生ブロック１５のシフト動作をトリガーとして順番にパルス波形を出力し、ＰＤＰ(プラズマディスプレイパネル)等のディスプレイ装置の制御回路として動作する。３値出力回路から出力されるパルス波形は、例えば、負論理の場合は通常ハイレベル出力であり、トリガー信号を受けたプリドライバ９の制御により、t1時間ローレベル出力し、さらにt2時間ミドルレベル出力してからハイレベルに戻る。
【００５３】
図４Ａにおいて、タイミング発生ブロック１５の左右両端にスタンダードセル２６をプリドライバ９とタイミング発生用単位セル１６が隣り合うように対称に複数配置させ、タイミング発生用単位セル１６とプリドライバ９をバス配線３６で接続している。また接地端子（ボンディングパッド）１４を上下に２つずつ配置し、スタンダードセル２６内のローサイドトランジスタ１０上に接地電位配線３（図２中の電源配線２４Ｌ）を通し、半導体チップ２１内の上方に配置された２つの接地端子１４と、半導体チップ２１内の下方に配置された２つの接地端子１４を接続している。
【００５４】
本発明の実施例では、半導体チップ内に配置されたスタンダードセル２６（３値出力回路）の内部構成が、従来技術における図５のような２列配置ではなく、図１のような１列配置になっている。そのため、配置すべきスタンダードセル２６の数が増加した場合でも、従来例図６に示すような半導体チップ面積の上下方向の増大を抑制し、タイミング発生ブロック１５の下方に現れる不要な空きスペース３８を最小限に留めることができ、多チャンネル半導体集積回路の集積度の向上を実現する。また半導体チップ２１の上下方向の増大がほとんどないため、プリドライバ９とタイミング発生用単位セル１６のバス配線３６の長さのばらつきを抑えることができるため遅延時間のばらつきも抑制され、各出力チャンネル間に発生する遅延時間の違いにより出力特性がアンバランスになることを低減することができる。
【００５５】
さらに本発明において、接地端子１４は半導体チップ２１内の上下に配置され、スタンダードセル２６内のローサイドトランジスタ１０上に接地電位配線３を通し、半導体チップ２１内の上方に配置された接地端子１４と、半導体チップ２１内の下方に配置された接地端子１４を接続している。また半導体チップ２１内の上下の接地端子１４にはパッケージからワイヤーボンディングされるため接地端子１４の電位は安定している。よって接地電位配線３の配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれのスタンダードセル２６の接地電位が安定し、均一な出力特性を得ることができる。
【００５６】
なお、図４Ｂのように、タイミング発生ブロック１５は入力制御端子２０と接している方向以外の３方向を接地電位配線３で囲むように構成してもよい。また、接地電位配線３は、タイミング発生ブロック１５の２方向（両側）を囲むようにしてもよい。つまり、タイミング発生ブロック１５は入力制御端子２０と接している方向以外の三方向を接地電位配線３で囲まれる。この接地電位配線３は、出力ボンディングパット１１から入り込む外部ノイズがスタンダードセル２６を抜け、タイミング発生ブロック１５に伝わることを防ぐシールドの役割を果たす。結果、タイミング発生ブロック１５からのプリドライバ９に入力される信号が安定化され、出力特性も安定する。
【００５７】
また、上記実施の形態では３値出力回路について説明したが、２値出力回路であってもまったく同様に本発明を適用することができる。その場合、図７では第２高電圧電源端子１３、ダイオード８、第２ハイサイドトランジスタ５、第２レベルシフト回路７の各回路素子を削除した構成とすればよい。また、図１でも、これらの回路素子に対応するセルを削除すればよく、さらに、出力ボンディングパッド１１を第１ハイサイドトランジスタ４とローサイドトランジスタ１０の間に配置してもよい。
【００５８】
なお、図１〜３に示した各出力トランジスタのレイアウトでは、ドレイン電極が２つの直線状の部分電極からなる例を示したが、直線状の部分電極は１つでも、３つ以上であってもよい。この部分電極の個数は各出力トランジスタに必要とされる駆動能力に応じて定めればよい。
【００５９】
さらに、図１〜３に示した各出力トランジスタのレイアウトでは、ドレイン電極が直線状であり、ソース電極に囲まれる例を示したが、この逆でもよい。つまり、ソース電極が直線状であり、ドレイン電極に囲まれるようにしてもよい。この場合も、直線状の部分電極は１つ以上であってもよい。
【００６０】
また、図１〜３のレイアウトでは、配線層として第１金属層２５、第２金属層２４を示しているが、配線層の数は２層だけでなく、３層以上の多層でもよいし、第１金属層２５、第２金属層２４の上下関係を入れ替えて実施してもよい。また、第１金属層２５、第２金属層２４は異なる層であればよく、それぞれ複数の配線層のうちの何れの階層であってもよい。
【００６１】
なお、上記実施形態において、第１金属層２５、第２金属層２４は、アルミ配線に限らず、アルミ合金、銅、銅合金等であってもよい。
【産業上の利用可能性】
【００６２】
本発明は、複数の出力用トランジスタと、各出力用トランジスタからの出力信号線に接続された出力パッドとを備える半導体集積回路、およびその半導体集積回路を基本セルとして複数個を配列した多チャンネル半導体集積回路に適しており、例えば、２値出力回路、３値出力回路、ＰＤＰ(プラズマディスプレイパネル)等のディスプレイ装置の駆動回路などに適している。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態における３値出力回路の構成を示す平面図である。
【図２】３値出力回路のローサイドトランジスタ部拡大平面図である。
【図３】３値出力回路の第２ハイサイドトランジスタ部拡大平面図である。
【図４Ａ】３値出力多チャンネル半導体集積回路の構成を示す平面図である。
【図４Ｂ】３値出力多チャンネル半導体集積回路の他の構成を示す平面図である。
【図５】従来の半導体集積回路の構成を示す平面図である。
【図６】従来の３値出力多チャンネル半導体集積回路の構成を示す平面図である。
【図７】３値出力半導体集積回路の構成を示す回路図である。
【図８】３値出力多チャンネル半導体集積回路の構成図である。
【符号の説明】
【００６４】
１  第１高電圧電源配線
２  第２高電圧電源配線
３  接地電位配線
４  第１ハイサイドトランジスタ
５  第２ハイサイドトランジスタ
６  第１レベルシフト回路
７  第２レベルシフト回路
８  ダイオード
９  プリドライバ
１０  ローサイドトランジスタ
１１  出力ボンディングパッド
１２  第１高電圧電源端子
１３  第２高電圧電源端子
１４  接地端子
１５  タイミング発生ブロック
１６  タイミング発生用単位セル
１７  ３値出力回路
１８  出力端子
１９  入力端子
２０  入力制御端子
２１  半導体集積回路チップ
２４  第２金属層
２４Ａ~２４Ｃ  接続配線
２４Ｌ、２４Ｍ、２４Ｈ  電源配線
２５  第１金属層
２５Ｌｄ  ローサイドトランジスタのドレイン電極
２５Ｌｓ  ローサイドトランジスタのソース電極
２５Ｈｄ  第１ハイサイドトランジスタのドレイン電極
２５Ｈｓ  第１ハイサイドトランジスタのソース電極
２５Ｍｄ  第２ハイサイドトランジスタのドレイン電極
２５Ｍｓ  第２ハイサイドトランジスタのソース電極
２６  スタンダードセル
２７  スルーホール
２８  ローサイドトランジスタのドレイン領域
２９  ローサイドトランジスタのソース領域
３０  第１ハイサイドトランジスタのドレイン領域
３１  第１ハイサイドトランジスタのソース領域
３２  ダイオードアノード部
３３  ダイオードカソード部
３４  第２ハイサイドトランジスタのドレイン領域
３５  第２ハイサイドトランジスタのソース領域
３６  バス配線
３７  サージ保護素子
３８  空きスペース
【図１】
2006019709.tif 000003
【図２】
2006019709.tif 000004
【図３】
2006019709.tif 000005
【図４Ａ】
2006019709.tif 000006
【図４Ｂ】
2006019709.tif 000007
【図５】
2006019709.tif 000008
【図６】
2006019709.tif 000009
【図７】
2006019709.tif 000010
【図８】
2006019709.tif 000011