(57)【要約】【課題】  製造や温度の条件、動作速度によらず安定して動作するフリップフロップ回路、特に高速動作から低速動作にまで適切に動作するフリップフロップ回路を提供することを目的とする。【解決手段】  高速用途向けのダイナミック回路を用いた、入力部１と転送部２と出力部３から構成される９トランジスタＤフリップフロップ回路において、入力信号Ｄとクロック信号ＣＫと出力部３の反転出力信号ＸＱを用いて、寄生容量による電位の保持状態が発生する入力部１の出力（ノードｎ１）と転送部２の出力（ノードｎ２）と出力部３の反転出力信号ＸＱの電位を安定させるための制御部４を付加する。この構成により、寄生容量での電位保持状態が無くなり、製造条件や温度、動作速度の低下による誤動作を防ぎ、安定した動作ができるフリップフロップ回路を実現できる。【選択図】      図１
2006203479.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、クロック端子と、出力端子と、前記入力端子に入力される入力信号及び前記クロック端子に入力されるクロック信号が入力される、３ＭＯＳトランジスタからなる入力部と、前記クロック信号および前記入力部の出力信号が入力され、３ＭＯＳトランジスタからなる転送部と、前記クロック信号および前記転送部の出力信号が入力され、前記出力端子から信号を出力する、３ＭＯＳトランジスタからなる出力部とを備えるディレイ・フリップフロップ回路であって、
前記入力部の出力と接続される第１制御出力部と、前記転送部の出力と接続される第２制御出力部と、前記出力部の出力と接続される第３制御出力部を有し、前記入力信号、前記クロック信号、および前記出力部の出力信号が入力される制御部を設け、
前記制御部を、
前記クロック信号がロー・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部はロー・レベルを出力し、
前記クロック信号がロー・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部の出力はハイ・インピーダンスとなり、前記第３制御出力部はハイ・レベルを出力し、
前記入力信号がロー・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部はロー・レベルを出力し、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなり、
前記入力信号がハイ・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなり、
前記入力信号がロー・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部はハイ・レベルを出力し、前記第２制御出力部の出力はハイ・インピーダンスとなり、前記第３制御出力部の出力はハイ・インピーダンスとなり、
前記入力信号がハイ・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はロー・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなる構成とすること
を特徴とするフリップフロップ回路。
【請求項２】
前記入力部の出力と前記制御部の前記第１制御出力部との間に第１の抵抗素子と、前記転送部の出力と前記制御部の前記第２制御出力部との間に第２の抵抗素子と、前記出力部の出力と前記制御部の前記第３制御出力部との間に第３の抵抗素子を備えること
を特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
入力端子と、クロック端子と、出力端子と、前記入力端子に入力される入力信号及び前記クロック端子に入力されるクロック信号が入力される、３ＭＯＳトランジスタからなる入力部と、前記クロック信号および前記入力部の出力信号が入力され、３ＭＯＳトランジスタからなる転送部と、前記クロック信号および前記転送部の出力信号が入力され、前記出力端子から信号を出力する、３ＭＯＳトランジスタからなる出力部とを備えるディレイ・フリップフロップ回路であって、
前記入力部の出力と基準となる固定電位間に第１の容量素子を有し、
前記転送部の出力と前記基準となる固定電位間に第２の容量素子を有し、
前記出力部の出力と前記基準となる固定電位間に第３の容量素子を有すること
を特徴とするフリップフロップ回路。
【請求項４】
制御端子と、前記制御端子に入力される信号が入力される第１のスイッチ部と、前記制御端子に入力される信号が入力される第２のスイッチ部と、前記制御端子に入力される信号が入力される第３のスイッチ部を有し、
前記入力部の出力と前記第１の容量素子との間に前記第１のスイッチ部を備え、
前記転送部の出力と前記第２の容量素子との間に前記第２のスイッチ部を備え、
前記出力部の出力と前記第３の容量素子との間に前記第３のスイッチ部を備えること
を特徴とする請求項３記載のフリップフロップ回路。
【請求項５】
第１の制御端子と、第２の制御端子と、前記第１の制御端子に入力される信号が入力される第１のスイッチ部と、前記第１の制御端子に入力される信号が入力される第２のスイッチ部と、前記第１の制御端子に入力される信号が入力される第３のスイッチ部と、前記第２の制御端子に入力される信号が入力される第４のスイッチ部と、前記第２の制御端子に入力される信号が入力される第５のスイッチ部と、前記第２の制御端子に入力される信号が入力される第６のスイッチ部と、第１の容量素子と、第２の容量素子と、第３の容量素子と、第４の容量素子と、第５の容量素子と、第６の容量素子とを有し、
前記入力部の出力と前記第１の容量素子との間に前記第１のスイッチ部、前記転送部の出力と前記第２の容量素子との間に前記第２のスイッチ部、前記出力部の出力と前記第３の容量素子との間に前記第３のスイッチ部を備え、
前記第１の容量素子と前記第１のスイッチ部との接続点と、基準となる固定電位間に、前記第４のスイッチ部と前記第４の容量素子とを直列に接続し、
前記第２の容量素子と前記第２のスイッチ部との接続点と、前記基準となる固定電位間に、前記第５のスイッチ部と前記第５の容量素子とを直列に接続し、
前記第３の容量素子と前記第３のスイッチ部との接続点と、前記基準となる固定電位間に、前記第６のスイッチ部と前記第６の容量素子とを直列に接続すること
を特徴とする請求項３記載のフリップフロップ回路。
【請求項６】
前記入力部を、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタとを電源電位とアース電位間に直列に接続し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとのゲートに前記入力信号を入力し、前記第２のＰＭＯＳトランジスタのゲートに前記クロック信号を入力し、前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとの接続点から出力信号を出力する構成とし、
前記転送部を、第３のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタと、第３のＮＭＯＳトランジスタとを前記電源電位と前記アース電位間に直列に接続し、前記第３のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとのゲートに前記クロック信号を入力し、前記第３のＮＭＯＳトランジスタのゲートに前記入力部の出力信号を入力し、前記第３のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの接続点から出力信号を出力する構成とし、
前記出力部を、第４のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタと、第５のＮＭＯＳトランジスタとを前記電源電位と前記アース電位間に直列に接続し、前記第４のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとのゲートに前記転送部の出力信号を入力し、前記第４のＮＭＯＳトランジスタのゲートに前記クロック信号を入力し、前記第４のＰＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの接続点から出力される信号を前記出力端子とする構成とすること
を特徴とする請求項１〜請求項５のいずれか１項に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路、特に高速に動作するフリップフロップ回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路における一部のロジック回路では、データ転送の高速化など超高速動作が求められている。また、携帯機器などでは低消費電力化のため、高速動作と低速動作を使い分ける事が一般的になっており、高速でも低速でも安定して動作することが求められている。
【０００３】
そして、従来、高速化、高速動作用途向けに、非特許文献１に記載されているように、ダイナミック回路を用いた９トランジスタＤフリップフロップ回路が使用されている。
以下、従来のダイナミック回路を用いた９トランジスタＤフリップフロップ回路について説明する。
【０００４】
図８はダイナミック回路を用いた９トランジスタＤフリップフロップ回路である。
図８において、Ｄは入力端子、ＣＫはクロック端子、ＸＱは反転出力端子を示す。ＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４及びＭＮ５はＮＭＯＳトランジスタである。また、ｎ１及びｎ２はノードである。
【０００５】
順に前記第１のＰＭＯＳトランジスタＭＰ１と第２のＰＭＯＳトランジスタＭＰ２と前記第１のＮＭＯＳトランジスタＭＮ１は、直列に接続されており、前記ＰＭＯＳトランジスタＭＰ１のソースは電源に、前記ＮＭＯＳトランジスタＭＮ１のソースはアースに各々接続され、入力部１を構成する。
【０００６】
また順に前記第３のＰＭＯＳトランジスタＭＰ３と前記第２のＮＭＯＳトランジスタＭＮ２と第３のＮＭＯＳトランジスタＭＮ３は、直列に接続されており、前記ＰＭＯＳトランジスタＭＰ３のソースは電源に、前記ＮＭＯＳトランジスタＭＮ３のソースは、アースに各々接続され、転送部２を構成する。
【０００７】
また順に前記第４のＰＭＯＳトランジスタＭＰ４と前記第４のＮＭＯＳトランジスタＭＮ４と第５のＮＭＯＳトランジスタＭＮ５は、直列に接続されており、前記ＰＭＯＳトランジスタＭＰ４のソースは電源に、前記ＮＭＯＳトランジスタＭＮ５のソースは、アースに各々接続され、出力部３を構成する。
【０００８】
２個の前記ＰＭＯＳトランジスタＭＰ２とＭＰ３と２個の前記ＮＭＯＳトランジスタＭＮ２とＭＮ４のゲートはクロック端子ＣＫのクロック信号（以下、クロック信号ＣＫという）に接続される。
【０００９】
前記ＰＭＯＳトランジスタＭＰ１と前記ＮＭＯＳトランジスタＭＮ１のゲートは、入力端子Ｄの入力信号（以下、入力信号Ｄという）に接続される。
前記ノードｎ１（入力部１の出力）は前記ＰＭＯＳトランジスタＭＰ２と前記ＮＭＯＳトランジスタＭＮ１との接続点であり、前記ＮＭＯＳトランジスタＭＮ３のゲートとを接続する。
【００１０】
前記ノードｎ２（転送部２の出力）は前記ＰＭＯＳトランジスタＭＰ３と、前記ＮＭＯＳトランジスタＭＮ２との接続点であり、前記ＰＭＯＳトランジスタＭＰ４と前記ＮＭＯＳトランジスタＭＮ５のゲートとを接続する。
【００１１】
また前記ＰＭＯＳトランジスタＭＰ４と前記ＮＭＯＳトランジスタＭＮ４の接続点と、反転出力端子ＸＱとを接続する。
前記入力信号Ｄ、前記クロック信号ＣＫ、前記ノードｎ１、前記ノードｎ２、前記反転出力端子ＸＱの動作を説明する（図９のタイムチャート参照）。
【００１２】
前記クロック信号ＣＫがロー・レベルの時は、前記入力部は、インバータとして動作し、前記ノードｎ１は、前記入力信号Ｄの逆相となる。
［状態１］
前記クロック信号ＣＫがロー・レベルからハイ・レベルに変化する時、前記入力信号Ｄがロー・レベルであれば、前記ノードｎ１は、ハイ・レベルを保持したまま、ハイ・インピーダンス状態となるため、転送部２のＮＭＯＳトランジスタＭＮ３はオン状態となり、また前記ＮＭＯＳトランジスタＭＮ２もオン状態となり、前記ＰＭＯＳトランジスタＭＰ３はオフ状態となり、前記ノードｎ２はロー・レベルになる。
【００１３】
前記クロック信号ＣＫがハイ・レベルの時は、出力部３は、インバータとして動作するため、前記反転出力端子ＸＱは、前記ノードｎ２の逆相のハイ・レベル出力となり、前記入力信号Ｄの逆相となる。
［状態２］
次に、前記クロック信号ＣＫのみがハイ・レベルからロー・レベルに変化した場合、転送部２のＰＭＯＳトランジスタＭＰ３はオン状態となり、前記ＮＭＯＳトランジスタＭＮ２はオフ状態となるため、前記ノードｎ２はハイ・レベルになり、出力部３のＰＭＯＳトランジスタＭＰ４はオフ状態となり、前記ＮＭＯＳトランジスタＭＮ５はオン状態となり、また前記ＮＭＯＳトランジスタＭＮ４はオフ状態となるため、前記反転出力端子ＸＱはハイ・レベルを保持したまま、ハイ・インピーダンス状態となる。
［状態３］
また同様に、前記クロック信号ＣＫがロー・レベルの時は、前記ノードｎ２はハイ・レベルであり、前記入力信号Ｄが、ハイ・レベルであれば、前記ノードｎ１はロー・レベルである。
［状態４］
前記クロック信号ＣＫがロー・レベルからハイ・レベルに変化する時、前記ノードｎ１はロー・レベルのままであり、転送部２のＮＭＯＳトランジスタＭＮ３はオフ状態であり、前記ＰＭＯＳトランジスタＭＰ３はオフ状態となり、前記ＮＭＯＳトランジスタＭＮ２はオン状態となるため、前記ノードｎ２はハイ・レベルを保持したまま、ハイ・インピーダンス状態となるため、出力部３のＰＭＯＳトランジスタＭＰ４はオフ状態、前記ＮＭＯＳトランジスタＭＮ５はオン状態、前記ＮＭＯＳトランジスタＭＮ４はオン状態となるため、前記反転出力端子ＸＱはロー・レベル出力となり、前記入力信号Ｄの逆相となる。
［状態５］
また前記クロック信号ＣＫがハイ・レベルの時は、前記入力信号Ｄが、ロー・レベルとなっても、前記ノードｎ１はロー・レベルのままである。
［状態６］
次に、前記クロック信号ＣＫのみがハイ・レベルからロー・レベルに変化した場合、転送部２のＰＭＯＳトランジスタＭＰ３はオン状態となり、前記ＮＭＯＳトランジスタＭＮ２はオフ状態となるため、前記ノードｎ２はハイ・レベルになり、前記ＰＭＯＳトランジスタＭＰ４はオフ状態となり、出力部３のＮＭＯＳトランジスタＭＮ５はオン状態となり、前記ＮＭＯＳトランジスタＭＮ４はオフ状態となるため、前記反転出力端子ＸＱはロー・レベルを保持したまま、ハイ・インピーダンス状態となる。
【００１４】
図９のタイムチャートに示す斜線部が、３つの前記ノードｎ１、ｎ２、ＸＱのハイ・インピーダンス状態の部分であり寄生容量による電位の保持状態の期間である。
また、類似技術として、特許文献１に記載のものがある。
【特許文献１】特開平６−１５２３３６号公報
【非特許文献１】Design of a 3-V 300-MHz low-power 8-b×8-b pipelined multiplier using pulse-triggered TSPC flip-flops：Jinn-Shyan Wang ,Po-Hui Yang ,Duo Sheng     IEEE Journal Solid-State Circuits (Apr 2000)  ／583-592,Volume:35,Issue:4
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のダイナミック回路を用いた９トランジスタＤフリップフロップ回路には、次のような欠点がある。
図８に示した、従来技術のダイナミック回路を用いた９トランジスタＤフリップフロップ回路において、クロック信号ＣＫがロー・レベルの時は、入力部はインバータとして動作しノードｎ１は、入力信号Ｄの逆相となる。
【００１６】
クロック信号ＣＫがロー・レベルからハイ・レベルに変化する時、入力信号Ｄが、ロー・レベルであれば、ノードｎ１は、ハイ・レベルを保持したまま、ハイ・インピーダンス状態となるが、この時のノードｎ１の電位は、転送部２のＮＭＯＳトランジスタＭＮ３のゲートとソース間などに存在する寄生容量により保持されている。
【００１７】
そのため、ＮＭＯＳトランジスタＭＮ１にオフリークが発生した場合、ノードｎ１の電位は、ハイ・レベルからロー・レベルに遷移し、誤動作する可能性がある。
また、転送部２のＮＭＯＳトランジスタＭＮ３とアース間にゲートリークが発生した場合も、ノードｎ１の電位は、ハイ・レベルからロー・レベルに遷移し誤動作する可能性がある。
【００１８】
リーク値は製造条件や温度により変動し、また動作が低速になるほど誤動作が発生する可能性が高くなる。
同様に、ノードｎ２、反転出力端子ＸＱにおいても、寄生容量による電位の保持状態が存在し、トランジスタのオフリークやゲートリーク、動作の低速化により、電位が遷移し誤動作する可能性がある。
【００１９】
そこで、本発明は、製造や温度の条件、動作速度によらず安定して動作するフリップフロップ回路、特に高速動作から低速動作にまで適切に動作するフリップフロップ回路を提供することを目的としたものである。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明では、従来フリップフロップの回路の動作において、寄生容量による電位の保持状態が発生するノードの電位を安定させるための回路を追加することにより、安定したフリップフロップ回路動作を行なえるようにする。
【００２１】
すなわち、請求項１記載の発明のフリップフロップ回路は、入力端子と、クロック端子と、出力端子と、前記入力端子に入力される入力信号及び前記クロック端子に入力されるクロック信号が入力される、３ＭＯＳトランジスタからなる入力部と、前記クロック信号および前記入力部の出力信号が入力され、３ＭＯＳトランジスタからなる転送部と、前記クロック信号および前記転送部の出力信号が入力され、前記出力端子から信号を出力する、３ＭＯＳトランジスタからなる出力部とを備えるディレイ・フリップフロップ回路であって、
前記入力部の出力と接続される第１制御出力部と、前記転送部の出力と接続される第２制御出力部と、前記出力部の出力と接続される第３制御出力部を有し、前記入力信号、前記クロック信号、および前記出力部の出力信号が入力される制御部を設け、
前記制御部を、前記クロック信号がロー・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部はロー・レベルを出力し、前記クロック信号がロー・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部の出力はハイ・インピーダンスとなり、前記第３制御出力部はハイ・レベルを出力し、前記入力信号がロー・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部はロー・レベルを出力し、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなり、前記入力信号がハイ・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がロー・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はハイ・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなり、前記入力信号がロー・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部はハイ・レベルを出力し、前記第２制御出力部の出力はハイ・インピーダンスとなり、前記第３制御出力部の出力はハイ・インピーダンスとなり、前記入力信号がハイ・レベルで、前記クロック信号がハイ・レベルで、前記出力部の出力信号がハイ・レベルのとき、前記第１制御出力部の出力はハイ・インピーダンスとなり、前記第２制御出力部はロー・レベルを出力し、前記第３制御出力部の出力はハイ・インピーダンスとなる構成とすることを特徴とするものである。
【００２２】
上記構成によれば、前記入力部の出力及び、前記転送部の出力及び、前記出力部の出力が、フリップフロップ回路の動作状態において、寄生容量による電位の保持状態となった場合、前記制御部の前記第１制御出力部の出力、前記第２制御出力部の出力、および前記第３制御出力部の出力をそれぞれ、ハイ・レベル、ロー・レベル、およびハイ・インピーダンス状態にすることで、製造や温度の条件の変動や、低速動作でも安定したフリップフロップ動作を、実現することができる。
【００２３】
また、請求項２記載の発明のフリップフロップ回路は、請求項１記載のフリップフロップ回路であって、前記入力部の出力と前記制御部の前記第１制御出力部との間に第１の抵抗素子と、前記転送部の出力と前記制御部の前記第２制御出力部との間に第２の抵抗素子と、前記出力部の出力と前記制御部の前記第３制御出力部との間に第３の抵抗素子を備えることを特徴とするものである。
【００２４】
上記構成によれば、前記入力部の出力と前記制御部の前記第１制御出力部の出力との間、前記転送部の出力と前記制御部の前記第２制御出力部の出力との間、および前記出力部の出力と前記制御部の前記第３制御出力部の出力との間に抵抗素子を備えることにより、前記制御部の前記第１制御出力部の出力と前記第２制御出力部の出力と、前記第３制御出力部の出力の能力を減衰させることが可能であり、前記入力部から前記転送部への信号伝達速度、前記転送部から前記出力部への信号伝達速度、および前記出力部から本発明回路外の次段回路への信号伝達速度の低下を抑制することができる。
【００２５】
また、請求項３記載の発明のフリップフロップ回路は、入力端子と、クロック端子と、出力端子と、前記入力端子に入力される入力信号及び前記クロック端子に入力されるクロック信号が入力される、３ＭＯＳトランジスタからなる入力部と、前記クロック信号および前記入力部の出力信号が入力され、３ＭＯＳトランジスタからなる転送部と、前記クロック信号および前記転送部の出力信号が入力され、前記出力端子から信号を出力する、３ＭＯＳトランジスタからなる出力部とを備えるディレイ・フリップフロップ回路であって、前記入力部の出力と基準となる固定電位間に第１の容量素子を有し、前記転送部の出力と前記基準となる固定電位間に第２の容量素子を有し、前記出力部の出力と前記基準となる固定電位間に第３の容量素子を有することを特徴とするものである。
【００２６】
上記構成によれば、前記入力部の出力、前記転送部の出力、および前記出力部の出力が、フリップフロップ回路の動作状態において、従来回路であれば寄生容量による電位の保持状態となる場合に、前記第１の容量素子、前記第２の容量素子、および前記第３の容量素子により、トランジスタのオフリークや、ゲートリークが発生しても、従来回路より電位保持時間が長くなり、安定したフリップフロップ動作を、実現することができる。
【００２７】
また、請求項４記載の発明のフリップフロップ回路は、請求項３記載のフリップフロップ回路であって、制御端子と、前記制御端子に入力される信号が入力される第１のスイッチ部と、前記制御端子に入力される信号が入力される第２のスイッチ部と、前記制御端子に入力される信号が入力される第３のスイッチ部を有し、前記入力部の出力と前記第１の容量素子との間に前記第１のスイッチ部を備え、前記転送部の出力と前記第２の容量素子との間に前記第２のスイッチ部を備え、前記出力部の出力と前記第３の容量素子との間に前記第３のスイッチ部を備えることを特徴とするものである。
【００２８】
上記構成によれば、前記制御端子に入力される信号により、３つの前記第１のスイッチ部、第２のスイッチ部、第３のスイッチ部がオン状態の場合では、前記第１の容量素子が前記入力部の出力に接続され、前記第２の容量素子が前記転送部の出力に接続され、前記第３の容量素子が前記出力部の出力に接続され、前記入力部の出力、前記転送部の出力、および前記出力部の出力が、フリップフロップ回路の動作状態において、従来回路であれば寄生容量による電位の保持状態となる場合に、前記第１の容量素子、および前記第２の容量素子、および前記第３の容量素子により、電位保持時間が長くなり、従来回路より安定したフリップフロップ動作を、実現することができ、前記制御端子に入力される信号により、３つの前記第１のスイッチ部、第２のスイッチ部、第３のスイッチ部がオフ状態の場合では前記第１の容量素子は前記入力部の出力から切り離され、前記第２の容量素子は前記転送部の出力から切り離され、前記第３の容量素子は前記出力部の出力から切り離され、前記入力部の出力、前記転送部の出力、および前記出力部の出力が、フリップフロップ回路の動作状態においては、従来回路と同等のフリップフロップ動作を実現することができる。周波数や使用条件などに応じて、前記制御端子への入力で、切り替えて使い分けることができる。
【００２９】
また、請求項５記載の発明のフリップフロップ回路は、請求項３記載のフリップフロップ回路であって、第１の制御端子と、第２の制御端子と、前記第１の制御端子に入力される信号が入力される第１のスイッチ部と、前記第１の制御端子に入力される信号が入力される第２のスイッチ部と、前記第１の制御端子に入力される信号が入力される第３のスイッチ部と、前記第２の制御端子に入力される信号が入力される第４のスイッチ部と、前記第２の制御端子に入力される信号が入力される第５のスイッチ部と、前記第２の制御端子に入力される信号が入力される第６のスイッチ部と、第１の容量素子と、第２の容量素子と、第３の容量素子と、第４の容量素子と、第５の容量素子と、第６の容量素子とを有し、前記入力部の出力と前記第１の容量素子との間に前記第１のスイッチ部、前記転送部の出力と前記第２の容量素子との間に前記第２のスイッチ部、前記出力部の出力と前記第３の容量素子との間に前記第３のスイッチ部を備え、前記第１の容量素子と前記第１のスイッチ部との接続点と、基準となる固定電位間に、前記第４のスイッチ部と前記第４の容量素子とを直列に接続し、前記第２の容量素子と前記第２のスイッチ部との接続点と、前記基準となる固定電位間に、前記第５のスイッチ部と前記第５の容量素子とを直列に接続し、前記第３の容量素子と前記第３のスイッチ部との接続点と、前記基準となる固定電位間に、前記第６のスイッチ部と前記第６の容量素子とを直列に接続することを特徴とするものである。
【００３０】
上記構成によれば、３つの前記第１のスイッチ部、第２のスイッチ部、第３のスイッチ部に加えて、前記第４のスイッチ部、第５のスイッチ部、第６のスイッチ部のオン状態とオフ状態を切り替えることにより、請求項４記載の発明の切り替え効果を２段階で制御することができる。
【００３１】
また、請求項６記載の発明のフリップフロップ回路は、請求項１〜請求項５のいずれか１項に記載のフリップフロップ回路であって、前記入力部を、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタとを電源電位とアース電位間に直列に接続し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとのゲートに前記入力信号を入力し、前記第２のＰＭＯＳトランジスタのゲートに前記クロック信号を入力し、前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとの接続点から出力信号を出力する構成とし、前記転送部を、第３のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタと、第３のＮＭＯＳトランジスタとを前記電源電位と前記アース電位間に直列に接続し、前記第３のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとのゲートに前記クロック信号を入力し、前記第３のＮＭＯＳトランジスタのゲートに前記入力部の出力信号を入力し、前記第３のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの接続点から出力信号を出力する構成とし、前記出力部を、第４のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタと、第５のＮＭＯＳトランジスタとを前記電源電位と前記アース電位間に直列に接続し、前記第４のＰＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとのゲートに前記転送部の出力信号を入力し、前記第４のＮＭＯＳトランジスタのゲートに前記クロック信号を入力し、前記第４のＰＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの接続点から出力される信号を前記出力端子とする構成とすることを特徴とするものである。
【発明の効果】
【００３２】
本発明のフリップフロップ回路は、従来のダイナミック回路を用いた９トランジスタＤフリップフロップ回路に制御またはスイッチ部を設けることにより、製造や温度の条件、動作速度によらず安定して動作する、という効果を有している。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、従来の図８の構成と同一の構成には同一の符号を付してその説明を省略する。
本発明では、寄生容量による電位の保持状態が発生する入力部１の出力（ノードｎ１）と転送部２の出力（ノードｎ２）と出力部３の反転出力信号ＸＱの電位を安定させるようにしている。
［実施の形態１］
図１は、本発明の実施の形態１におけるフリップフロップ回路の回路図を示す。
【００３４】
図１に示すように、新たに、制御部４を設けている。また図１において、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０はＰＭＯＳトランジスタ、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、はＮＭＯＳトランジスタ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、はインバータを表している。
【００３５】
制御部４の構成を説明する。
順に、３個の前記ＰＭＯＳトランジスタＭＰ５とＭＰ６とＭＰ７と、３個の前記ＮＭＯＳトランジスタＭＮ７とＭＮ６とＭＮ１０とが直列に接続されており、前記ＰＭＯＳトランジスタＭＰ５のソースは電源に、前記ＮＭＯＳトランジスタＭＮ１０のソースはアースに各々接続され、第1制御出力部２１が構成される。
【００３６】
また順に、前記ＰＭＯＳトランジスタＭＰ１０と、３個の前記ＮＭＯＳトランジスタＭＮ１１とＭＮ１２とＭＮ１３とが直列に接続されており、前記ＰＭＯＳトランジスタＭＰ１０のソースは電源に、前記ＮＭＯＳトランジスタＭＮ１３のソースはアースに各々接続され、第２制御出力部２２が構成される。
【００３７】
また順に、２個の前記ＰＭＯＳトランジスタＭＰ８とＭＰ９と、２個の前記ＮＭＯＳトランジスタＭＮ９とＭＮ８とが直列に接続されており、前記ＰＭＯＳトランジスタＭＰ８のソースは電源に、前記ＮＭＯＳトランジスタＭＮ８のソースはアースに各々接続され、第３制御出力部２３が構成される。
【００３８】
前記インバータＩＮＶ１の入力は、クロック信号ＣＫに接続され、前記インバータＩＮＶ１の出力は、前記ＰＭＯＳトランジスタＭＰ６のゲートと、前記ＮＭＯＳトランジスタＭＮ８のゲートと、前記インバータＩＮＶ２の入力に接続される。
【００３９】
また前記インバータＩＮＶ２の出力は、前記ＰＭＯＳトランジスタＭＰ８のゲートと、２個の前記ＮＭＯＳトランジスタＭＮ１３とＭＮ６のゲートに接続される。
また前記インバータＩＮＶ３の入力は、前記出力端子ＸＱの反転出力信号（以下、反転出力信号ＸＱという）と、２個の前記ＰＭＯＳトランジスタＭＰ１０とＭＰ１１のゲートに接続され、このインバータＩＮＶ３の出力は、２個の前記ＰＭＯＳトランジスタＭＰ９とＭＰ７のゲートと、２個の前記ＮＭＯＳトランジスタＭＮ９とＭＮ７のゲートに接続される。
【００４０】
また前記インバータＩＮＶ４の入力は、前記入力端子Ｄの入力信号（以下、入力信号Ｄという）と、前記ＰＭＯＳトランジスタＭＰ５のゲートと、前記ＮＭＯＳトランジスタＭＮ１２のゲートに接続され、このインバータＩＮＶ４の出力は、前記ＮＭＯＳトランジスタＭＮ１０に接続される。
【００４１】
また前記ＰＭＯＳトランジスタＭＰ９と前記ＮＭＯＳトランジスタＭＮ９との接続点は、前記反転出力信号ＸＱに接続される。また前記ＰＭＯＳトランジスタＭＰ１０と前記ＮＭＯＳトランジスタＭＮ１１との接続点は、前記ノードｎ２に接続される。また前記ＰＭＯＳトランジスタＭＰ７と前記ＮＭＯＳトランジスタＭＮ７との接続点は、前記ノードｎ１に接続される。
【００４２】
上記制御部４の回路構成により、
ａ．クロック信号ＣＫがロー・レベルで、出力部３の出力信号がロー・レベルのとき、第１制御出力部２１の出力はハイ・インピーダンスとなり、第２制御出力部２２はハイ・レベルを出力し、第３制御出力部２３はロー・レベルを出力し、
ｂ．クロック信号ＣＫがロー・レベルで、出力部３の出力信号がハイ・レベルのとき、第１制御出力部２１の出力はハイ・インピーダンスとなり、第２制御出力部２２の出力はハイ・インピーダンスとなり、第３制御出力部２３はハイ・レベルを出力し、
ｃ．入力信号Ｄがロー・レベルで、クロック信号ＣＫがハイ・レベルで、出力部３の出力信号がロー・レベルのとき、第１制御出力部２１はロー・レベルを出力し、第２制御出力部２２はハイ・レベルを出力し、第３制御出力部２３の出力はハイ・インピーダンスとなり、
ｄ．入力信号Ｄがハイ・レベルで、クロック信号ＣＫがハイ・レベルで、出力部３の出力信号がロー・レベルのとき、第１制御出力部２１の出力はハイ・インピーダンスとなり、第２制御出力部２２はハイ・レベルを出力し、第３制御出力部２３の出力はハイ・インピーダンスとなり、
ｅ．入力信号Ｄがロー・レベルで、クロック信号ＣＫがハイ・レベルで、出力部３の出力信号がハイ・レベルのとき、第１制御出力部２１はハイ・レベルを出力し、第２制御出力部２２の出力はハイ・インピーダンスとなり、第３制御出力部２３の出力はハイ・インピーダンスとなり、
ｆ．入力信号Ｄがハイ・レベルで、クロック信号ＣＫがハイ・レベルで、出力部３の出力信号がハイ・レベルのとき、第１制御出力部２１の出力はハイ・インピーダンスとなり、第２制御出力部２２はロー・レベルを出力し、第３制御出力部２３の出力はハイ・インピーダンスとなる
構成とされている。
【００４３】
図２は、動作を分かりやすく説明する為に、図１から制御部４を抜き出し図８の従来回路との接続部分のノード名を付加したものであり、ＩＮＤ，ＩＮＣＫ、ＯＵＴｎ１、ＯＵＴｎ２、ＯＵＴＸＱ、ＩＮＸＱはノードである。
【００４４】
図３は、３つの前記ノードＩＮＤ，ＩＮＣＫ、ＩＮＸＱを入力とし、３つの前記ノードＯＵＴｎ１、ＯＵＴｎ２、ＯＵＴＸＱを出力とした時の前記制御部４の動作の真理値表であり、３つの前記ノードＩＮＤ，ＩＮＣＫ、ＩＮＸＱの入力に応じて、３つの前記ノードＯＵＴｎ１、ＯＵＴｎ２、ＯＵＴＸＱがそれぞれハイ・レベル出力Ｈまたはロー・レベル出力Ｌまたは、ハイ・インピーダンス状態Ｚになることを示す。
【００４５】
ここで、図８に示した従来回路と本実施の形態とを比較して説明する。
図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ１がハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記入力信号Ｄがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記ノードｎ１が、ハイ・インピーダンス状態となる。
【００４６】
一方で、本実施の形態１の図１の回路においては、前記制御部４の前記ノードｎ１は、前記ノードＯＵＴｎ１と同一ノードであり、前記クロック信号ＣＫがハイ・レベル、前記入力信号Ｄがロー・レベル、前記反転出力信号ＸＱがハイ・レベルのとき、３個の前記ＰＭＯＳトランジスタＭＰ５とＭＰ６とＭＰ７がオン状態となり、前記ＮＭＯＳトランジスタＭＮ７がオフ状態となるため、前記ノードＯＵＴｎ１は、図３の真理値表に示した通りハイ・レベルとなる。
【００４７】
また、図９に示す従来例のタイムチャートで示した従来例で課題であった前記ノードｎ２が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記反転出力信号ＸＱがロー・レベルの場合は、前記ノードｎ２が、ハイ・インピーダンス状態となる。
【００４８】
一方で、本実施の形態１の図１の回路においては、前記制御部４の前記ノードｎ２は、前記ノードＯＵＴｎ２と、同一ノードであり、前記クロック信号ＣＫがハイ・レベル、前記反転出力信号ＸＱがロー・レベルのとき、前記ＰＭＯＳトランジスタＭＰ１０がオン状態となり、前記ＮＭＯＳトランジスタＭＮ１１がオフ状態となるため、前記ノードＯＵＴｎ２は、図３の真理値表に示した通り、ハイ・レベルとなる。
【００４９】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードＸＱが、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記反転出力信号ＸＱが、ハイ・インピーダンス状態となる。
【００５０】
一方で、本実施の形態１の図１の回路においては、前記出力部４の前記反転出力信号ＸＱは、前記ノードＯＵＴＸＱと、同一ノードであり、前記クロック信号ＣＫがロー・レベル、前記反転出力信号ＸＱがハイ・レベルのとき、前記ＰＭＯＳトランジスタＭＰ８、ＭＰ９がオン状態となり、前記ＮＭＯＳトランジスタＭＮ９がオフ状態となるため、前記ノードＯＵＴＸＱは、図３の真理値表に示した通り、ハイ・レベルである。
【００５１】
以上述べたように、本実施の形態１によれば、図１における制御部４を付加し、第１制御出力部２１の出力、第２制御出力部２２の出力、および第３制御出力部２３の出力をそれぞれ、ハイ・レベル、ロー・レベル、およびハイ・インピーダンス状態にすることで、従来課題となっていたハイ・インピータンス状態を発生させずに動作させることができるため、ハイ・インピーダンス状態とオフリークに起因する誤動作を回避することが可能となり、製造や温度の条件の変動や低速動作でも安定した動作を実現することができる。
［実施の形態２］
図４は、本発明の実施の形態２におけるフリップフロップ回路の回路図を示す。なお、上記実施の形態１で説明した、図１回路と同様の機能を有する構成要素については同一符号を付してその説明を省略する。
【００５２】
図４において、Ｒ１、Ｒ２、Ｒ３は第1の抵抗素子、第２の抵抗素子、第３の抵抗素子である。
前記抵抗素子Ｒ１が、制御部４のＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７との接合点とノードｎ１との間に挿入される。
【００５３】
前記抵抗素子Ｒ２が、制御部４のＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１１との接合点とノードｎ２との間に挿入される。
前記抵抗素子Ｒ３が、制御部４のＰＭＯＳトランジスタＭＰ９とＮＭＯＳトランジスタＭＮ９との接合点と反転出力信号ＸＱとの間に挿入される。
【００５４】
ここで、図１に示した実施の形態１と本実施の形態２とを比較して説明する。
図１に示した実施の形態１で前記クロック信号ＣＫがロー・レベルからハイ・レベルとなり、前記反転出力信号ＸＱがロー・レベルからハイ・レベルへ変化する場合、制御部４の２つのＮＭＯＳトランジスタＭＮ９とＭＮ８、および出力部３のＰＭＯＳトランジスタＭＰ４が、同時にオンの状態になる状態が瞬間的に起こり、２つの前記ＮＭＯＳトランジスタＭＮ９とＭＮ８、および前記ＰＭＯＳトランジスタＭＰ４に貫通電流が流れ、前記反転出力信号ＸＱがロー・レベルからハイ・レベルへ変化するのに時間がかかる可能性がある。すなわち信号の伝達速度が低下する可能性がある。
【００５５】
本実施の形態２では、前記反転出力信号ＸＱが、ロー・レベルからハイ・レベルへ変化する場合、２つのＮＭＯＳトランジスタＭＮ９とＭＮ８、およびＰＭＯＳトランジスタＭＰ４が同時にオンの状態になり、２つの前記ＮＭＯＳトランジスタＭＮ９とＭＮ８、および前記ＰＭＯＳトランジスタＭＰ４に貫通電流が流れた場合でも、前記抵抗素子Ｒ３による電圧降下により、前記反転出力信号ＸＱは、図１に示した実施の形態１に比べ、ロー・レベルからハイ・レベルへ変化するのが早くなる。すなわち信号伝達の高速化ができる。
【００５６】
同様に、ノードｎ１が、ロー・レベルからハイ・レベルへ変化する場合、前記抵抗素子Ｒ１による電圧降下により図１に示した実施の形態１に比べ、ロー・レベルからハイ・レベルへ変化するのが早くなり、またノードｎ２が、ロー・レベルからハイ・レベルへ変化する場合、前記抵抗素子Ｒ２による電圧降下により図１に示した実施の形態１に比べ、ロー・レベルからハイ・レベルへ変化するのが早くなり、信号伝達の高速化ができる。
【００５７】
以上述べたように、本実施の形態２によれば、３つの前記抵抗素子Ｒ１，Ｒ２，Ｒ３を追加することにより、前記実施の形態１に比べ素子数は増加するが、制御部の第１制御出力部２１の出力と第２制御出力部２２の出力と、第３制御出力部２３の出力の能力を減衰させることが可能であり、入力部１から転送部２への信号伝達速度、転送部２から出力部３への信号伝達速度、および出力部３から次段回路への信号伝達速度の低下を抑制することができ、より高速な動作が実現できる。
［実施の形態３］
図５は、実施の形態３におけるフリップフロップ回路の回路図を示す。入力部１、転送部２、出力部３の構成は、従来の図８の構成と同じである。
【００５８】
図８において、Ｃ１、Ｃ２、Ｃ３は第１の容量素子、第２の容量素子、第３の容量素子である。
前記容量素子Ｃ１は、アースと前記ノードｎ１間に接続され、前記容量素子Ｃ２は、アースと前記ノードｎ２間に接続され、前記容量素子Ｃ３は、アースと前記反転出力端子ＸＱ間に接続される。
【００５９】
ここで、図８に示した従来回路と本実施の形態３との比較をする。
図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ１が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記入力信号Ｄがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記ノードｎ１が、ハイ・インピーダンス状態となる。
【００６０】
前記ノードｎ１がハイ・レベル状態を維持しており、前記ノードｎ１につながるトランジスタにオフリークやゲートリークが発生している場合を考えると、図８に示した従来回路に比べ、本実施の形態３では、前記ノードｎ１に付く容量成分が大きく、長時間ハイ・レベルを維持できる。
【００６１】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ２が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記反転出力信号ＸＱがロー・レベルの場合は、前記ノードｎ２が、ハイ・インピーダンス状態となる。
【００６２】
例として、前記ノードｎ２がハイ・レベル状態を維持しており、前記ノードｎ２につながるトランジスタにオフリークやゲートリークが発生している場合を考えると、図８に示した従来回路に比べ、本実施の形態３では、前記ノードｎ２に付く容量成分が大きく、長時間ハイ・レベルを維持できる。
【００６３】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードＸＱが、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記反転出力信号ＸＱが、ハイ・インピーダンス状態となる。
【００６４】
例として、前記反転出力信号ＸＱがハイ・レベルを維持しており、前記反転出力信号ＸＱにトランジスタにオフリークやゲートリークが発生している場合を考えると図８に示した従来回路に比べ、本実施の形態２では、前記反転出力信号ＸＱに付く容量成分が大きく、長時間ハイ・レベルを維持できる。
【００６５】
以上述べたように、本実施の形態３によれば、トランジスタのオフリークや、ゲートリークが発生しても、従来回路より電位保持時間が長くなり、安定したフリップフロップ動作を、実現することができる。また前記容量素子Ｃ１，Ｃ２，Ｃ３を使用される周波数によって最適に設定すれば、素子数は増加するが安定な動作が実現できる。
［実施の形態４］
図６は、本発明の実施の形態４におけるフリップフロップ回路の回路図を示す。入力部１、転送部２、出力部３の構成は、従来の図８の構成と同じである。
【００６６】
図６において、Ｃ１、Ｃ２、Ｃ３は第１の容量素子、第２の容量素子、第３の容量素子、５，６，７は制御端子ＣＮＴ１から入力される制御信号（以下、制御信号ＣＮＴ１という）によりオン状態・オフ状態される第１のスイッチ部、第２のスイッチ部、第３のスイッチ部である。
【００６７】
前記容量素子Ｃ１と前記ノードｎ１間にスイッチ部５が挿入され、前記容量素子Ｃ２と前記ノードｎ２間にスイッチ部６が挿入され、前記容量素子Ｃ３と前記反転出力信号ＸＱ間にスイッチ部７が挿入される。
【００６８】
ここで、図８に示した従来回路及び、図５に示した第３の実施例と、本実施の形態との比較をする。
図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ１が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記入力信号Ｄがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記ノードｎ１が、ハイ・インピーダンス状態となる。
【００６９】
例として、前記ノードｎ１がハイ・レベルを維持しており、前記ノードｎ１にトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１によりスイッチ部５がオン状態の時、前記容量素子Ｃ１は、アースと前記ノードｎ１間に接続され、前記実施の形態３の図５と同様の動作を行なえ、制御信号ＣＮＴ１によりスイッチ部５がオフ状態の時、前記容量素子Ｃ１は、アースと前記ノードｎ１間で切り離され、前記従来例の図８と同様の動作を行なえる。
【００７０】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ２が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記ノードｎ１がロー・レベル、前記反転出力信号ＸＱがロー・レベルの場合は、前記ノードｎ２が、ハイ・インピーダンス状態となる。
【００７１】
例として、前記ノードｎ２がハイ・レベルを維持しており、前記ノードｎ２にトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１によりスイッチ部６がオン状態の時、前記容量素子Ｃ２は、アースと前記ノードｎ２間に接続され、前記実施の形態３の図５と同様の動作を行なえ、制御信号ＣＮＴ１によりスイッチ部６がオフ状態の時、前記容量素子Ｃ２は、アースと前記ノードｎ２間で切り離され、前記従来例の図８と同様の動作を行なえる。
【００７２】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードＸＱが、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがロー・レベル、前記反転出力信号ＸＱがハイ・レベル、の場合は、前記反転出力信号ＸＱが、ハイ・インピーダンス状態となる。
【００７３】
例として、前記反転出力信号ＸＱがハイ・レベルを維持しており、前記反転出力信号ＸＱにトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１によりスイッチ部７がオン状態の時、前記容量素子Ｃ３は、アースと前記反転出力信号ＸＱ間に接続され、前記実施の形態３の図５と同様の動作を行なえ、制御信号ＣＮＴ１によりスイッチ部５がオフ状態の時、前記容量素子Ｃ３は、アースと前記反転出力信号ＸＱ間で切り離され、前記従来例の図８と同様の動作を行なえる。
【００７４】
以上述べたように、本実施の形態４によれば、容量素子Ｃ１，Ｃ２，Ｃ３により電位保持時間が長くなり、従来回路より安定したフリップフロップ動作を実現することができ、前記スイッチ部５，６，７によりこれら容量素子Ｃ１，Ｃ２，Ｃ３の切り離しが実行され、従来回路と同等のフリップフロップ動作を実現することができ、周波数や使用条件などに応じて、制御信号ＣＮＴ１の入力で、切り替えて使い分けることができる。このように、図８に示した従来回路で発生する、ハイ・インピーダンス状態をより安定させることができ、また、高速動作が必要な場合にも、制御信号ＣＮＴ１により図８の従来回路相当の動作も実現できる。
［実施の形態５］
図７は、本発明の実施の形態４におけるフリップフロップ回路の回路図を示す。なお、上記実施の形態４で説明した、図６の回路と同様の動作を有する構成要素については同一符号を付して、その説明を省略する。
【００７５】
図７において、Ｃ４、Ｃ５、Ｃ６は第４の容量素子、第５の容量素子、第６の容量素子、８，９，１０は制御端子ＣＮＴ２から入力される制御信号（以下、制御信号ＣＮＴ２という）によりオン状態・オフ状態される第４のスイッチ部、第５のスイッチ部、第６のスイッチ部である。
【００７６】
前記容量素子Ｃ１とスイッチ部５の接合部とアース間に、前記スイッチ部８と前記容量素子Ｃ４が直列に接続され、前記容量素子Ｃ２とスイッチ部６の接合部とアース間に、前記スイッチ部９と前記容量素子Ｃ５が直列に接続され、前記容量素子Ｃ３とスイッチ部７の接合部とアース間に、前記スイッチ部１０と前記容量素子Ｃ６が直列に接続される。
【００７７】
ここで、図８に示した従来回路及び、図６に示した実施の形態４と、本実施の形態５との比較をする。
図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ１が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記入力信号Ｄがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記ノードｎ１が、ハイ・インピーダンス状態となる。
【００７８】
例として、前記ノードｎ１がハイ・レベルを維持しており、前記ノードｎ１にトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１、制御信号ＣＮＴ２それぞれにより、スイッチ部５およびスイッチ部８をそれぞれオン状態、オフ状態に制御でき、前記ノードｎ１に付加される容量素子Ｃ１，Ｃ４が変更できる。これは、前記ノードｎ１に付加される容量値を段階的に、制御できることを意味する。
【００７９】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードｎ２が、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがハイ・レベル、前記ノードｎ１がロー・レベル、前記反転出力信号ＸＱがロー・レベルの場合は、前記ノードｎ２が、ハイ・インピーダンス状態となる。
【００８０】
例として、前記ノードｎ２がハイ・レベルを維持しており、前記ノードｎ２にトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１、制御信号ＣＮＴ２それぞれにより、スイッチ部６およびスイッチ部９をそれぞれオン状態、オフ状態に制御でき、前記ノードｎ２に付加される容量素子Ｃ２，Ｃ５が変更できる。これは、前記ノードｎ２に付加される容量値を段階的に、制御できることを意味する。
【００８１】
また、図９に示す従来例のタイムチャートで示した、従来例で課題であった前記ノードＸＱが、ハイ・インピーダンス状態となるとき、たとえば、前記クロック信号ＣＫがロー・レベル、前記反転出力信号ＸＱがハイ・レベルの場合は、前記反転出力信号ＸＱが、ハイ・インピーダンス状態となる。
【００８２】
例として、前記反転出力信号ＸＱがハイ・レベルを維持しており、前記反転出力信号ＸＱにトランジスタにオフリークやゲートリークが発生している場合を考えると、制御信号ＣＮＴ１、制御信号ＣＮＴ２それぞれにより、スイッチ部７およびスイッチ部１０をそれぞれオン状態、オフ状態に制御でき、前記反転出力信号ＸＱに付加される容量素子Ｃ３，Ｃ６が変更できる。これは、前記反転出力信号ＸＱに付加される容量値を段階的に、制御できる事を意味する。
【００８３】
以上述べたように、本実施の形態５によれば、前記スイッチ部５，６，７，８，９，１０および、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６を追加することにより切り替え効果を２段階で制御することができ、図８に示した従来回路で発生する、ハイ・インピーダンス状態を実施の形態４と比較してより段階的に安定させることができ、また、高速動作が必要な場合にも、制御信号ＣＮＴ１、ＣＮＴ２により従来相当の動作も実現できる。
【産業上の利用可能性】
【００８４】
本発明にかかるフリップフロップ回路は、従来回路に比べ製造や温度の条件、動作速度によらず、内部ノードの電位を安定させることができるため、安定して動作するフリップフロップ回路の分野で有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１におけるフリップフロップ回路を示す回路図である。
【図２】図１のフリップフロップ回路の制御部のみの回路図である。
【図３】図２の動作を示す真理値の図である。
【図４】本発明の実施の形態２におけるフリップフロップ回路を示す回路図である。
【図５】本発明の実施の形態３におけるフリップフロップ回路を示す回路図である。
【図６】本発明の実施の形態４におけるフリップフロップ回路を示す回路図である。
【図７】本発明の実施の形態５におけるフリップフロップ回路を示す回路図である。
【図８】従来のフリップフロップ回路を示す回路図である。
【図９】図８のフリップフロップ回路の動作を示すタイムチャート図である。
【符号の説明】
【００８６】
１                    入力部
２                    転送部
３                    出力部
４                    制御部
５〜１０              スイッチ部
２１〜２２            制御出力部
ＭＰ１〜ＭＰ１０      ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ１１      ＮＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ４    インバータ回路
Ｒ１〜Ｒ３            抵抗素子
Ｃ１〜Ｃ６            容量素子
ｎ０１、ｎ０２        ノード
ＣＫ                  クロック信号
Ｄ                    入力信号
ＸＱ                  反転出力信号
ＣＮＴ１、ＣＮＴ２    制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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