(57)【要約】【課題】  工数の削減を図りつつ、ＰＬＬ回路のジッタ精度を安定化させるために用いられるフィルタ回路のフィルタ係数を調整できるようにする。【解決手段】  ＰＬＬ回路２を半導体チップ１に形成するとともに、フィルタ係数を切り替え可能なフィルタ回路３、フィルタ回路３のフィルタ係数を切り替えるスイッチング素子４およびスイッチング素子４をオン／オフするための信号を保持するレジスタ５を形成し、フィルタ回路３のフィルタ係数が最適化されるようにスイッチング素子４をオン／オフさせるための信号をレジスタ５に設定し、レジスタ５に設定された信号に基づいてスイッチング素子４をオン／オフさせることにより、フィルタ回路３のフィルタ係数を調整する。【選択図】      図１
2006211338.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、
前記ＰＬＬ回路の制御電圧入力端子に接続され、フィルタ係数を切り替え可能なフィルタ回路と、
前記フィルタ回路のフィルタ係数を切り替えるスイッチング素子とを備えることを特徴とするクロック生成回路。
【請求項２】
前記ＰＬＬ回路、前記フィルタ回路および前記スイッチング素子は半導体チップに形成されていることを特徴とする請求項１記載のクロック生成回路。
【請求項３】
前記フィルタ回路は、
Ｍ（Ｍは正の整数）個のキャパシタと、
Ｎ（Ｎは正の整数）段接続された抵抗とを備え、
前記スイッチング素子は、
前記キャパシタにそれぞれ接続され、前記キャパシタを並列接続する第１のトランジスタと、
前記第１のトランジスタをそれぞれ介して前記抵抗の各段を前記キャパシタにそれぞれ接続する第２のトランジスタとを備えることを特徴とする請求項２記載のクロック生成回路。
【請求項４】
前記半導体チップに形成され、前記第１のトランジスタおよび前記第２のトランジスタのオン／オフ信号を保持するレジスタをさらに備えることを特徴とする請求項３記載のクロック生成回路。
【請求項５】
前記ＰＬＬ回路は、
前記制御電圧に基づいて前記クロック信号の発振周波数を制御する電圧制御発振器と、
前記電圧制御発振器からクロック信号を分周する分周器と、
前記分周器から出力されたクロック信号と前記リファレンスクロックとの位相のずれに対応した信号を出力する位相同期回路と、
前記位相同期回路から出力された信号に基づいて前記制御電圧を生成するチャージポンプ回路とを備え、
前記フィルタ回路は前記電圧制御発振器に入力に接続されていることを特徴とする請求項１から４のいずれか１項記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック生成回路に関し、特に、ＰＬＬ回路のジッタ精度を安定化させるために用いられるフィルタ回路の構成方法に適用して好適なものである。
【背景技術】
【０００２】
従来のＰＬＬ回路では、発振周波数およびジッタ精度を安定化させるために、ローパスフィルタを制御電圧入力端子に外付けすることが行われている。そして、ローパスフィルタの抵抗や容量を手作業で付け替えながら機種ごとの評価を行うことにより、ローパスフィルタのフィルタ係数が最適になるように抵抗値および容量値を組み合わせることがなされていた。
【０００３】
また、例えば、特許文献１には、スイッチ回路のオン／オフによってＶｃラインのインピーダンスを切り替えることにより、ＰＬＬ回路のロックアップタイムを短縮し、Ｃ／Ｎ特性の劣化を防止する方法が開示されている。
【特許文献１】特開平１０−３０３７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ローパスフィルタの抵抗や容量を手作業で付け替える方法では、ローパスフィルタのフィルタ係数が最適になるような抵抗値および容量値の組み合わせを決定するまでに工数がかかるという問題があった。また、ローパスフィルタが制御電圧入力端子に外付けされるため、外来ノイズの影響を受け易い上に、機種ごとのレイアウト設計や搭載基板の特性によっては、ジッタ精度を安定化させることが困難だった。さらに、何らかの要因によって突発的にジッタ精度が変動すると、手作業による部品の交換が再度必要となり、ローパスフィルタのフィルタ係数を最適化するまでに工数がかかるという問題があった。
【０００５】
また、特許文献１に開示された方法では、Ｖｃラインに接続されたフィルタ回路のフィルタ係数を調整することができないため、機種ごとのレイアウト設計や搭載基板の特性などの様々の要因を考慮しながらジッタ精度を安定化させることができないという問題があった。
そこで、本発明の目的は、工数の削減を図りつつ、ジッタ精度を安定化させるために用いられるフィルタ回路のフィルタ係数を調整することが可能なクロック生成回路を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係るクロック生成回路によれば、ＰＬＬ回路と、前記ＰＬＬ回路の制御電圧入力端子に接続され、フィルタ係数を切り替え可能なフィルタ回路と、前記フィルタ回路のフィルタ係数を切り替えるスイッチング素子とを備えることを特徴とする。
これにより、スイッチング素子をスイッチングすることでフィルタ回路のフィルタ係数を切り替えることができる。このため、フィルタ回路のフィルタ係数を最適化するために、フィルタ回路の抵抗や容量を手作業で付け替える必要がなくなり、工数の削減を図りつつ、ＰＬＬ回路のジッタ精度を安定化させることが可能となる。
【０００７】
また、本発明の一態様に係るクロック生成回路によれば、前記ＰＬＬ回路、前記フィルタ回路および前記スイッチング素子は半導体チップに形成されていることを特徴とする。
これにより、フィルタ回路を外付けすることなく、フィルタ回路のフィルタ係数を調整することが可能となる。このため、外来ノイズの影響を受け難くすることが可能となり、ジッタ精度を安定化させることができる。
【０００８】
また、本発明の一態様に係るクロック生成回路によれば、前記フィルタ回路は、Ｍ（Ｍは正の整数）個のキャパシタと、Ｎ（Ｎは正の整数）段接続された抵抗とを備え、前記スイッチング素子は、前記キャパシタにそれぞれ接続され、前記キャパシタを並列接続する第１のトランジスタと、前記第１のトランジスタをそれぞれ介して前記抵抗の各段を前記キャパシタにそれぞれ接続する第２のトランジスタとを備えることを特徴とする。
【０００９】
これにより、トランジスタをオン／オフすることで、キャパシタおよび抵抗をフィルタ回路に組み込ませることが可能となる。このため、フィルタ回路の抵抗や容量を手作業で付け替えることなく、フィルタ回路の抵抗値および容量値を調整することができ、機種ごとのレイアウト設計や搭載基板の特性などの様々の要因を考慮しながらジッタ精度を容易に補正することができる。
【００１０】
また、本発明の一態様に係るクロック生成回路によれば、前記半導体チップに形成され、前記第１のトランジスタおよび前記第２のトランジスタのオン／オフ信号を保持するレジスタをさらに備えることを特徴とする。
これにより、レジスタに保持する信号を変更することで、トランジスタをオン／オフさせることができ、キャパシタおよび抵抗をフィルタ回路に組み込ませることが可能となる。このため、フィルタ回路の抵抗や容量を手作業で付け替えることなく、フィルタ回路の抵抗値および容量値を調整することができ、機種ごとのレイアウト設計や搭載基板の特性などの様々の要因を考慮しながらジッタ精度を容易に補正することができる。
【００１１】
また、本発明の一態様に係るクロック生成回路によれば、前記ＰＬＬ回路は、前記制御電圧に基づいて前記クロック信号の発振周波数を制御する電圧制御発振器と、前記電圧制御発振器からクロック信号を分周する分周器と、前記分周器から出力されたクロック信号と前記リファレンスクロックとの位相のずれに対応した信号を出力する位相同期回路と、前記位相同期回路から出力された信号に基づいて前記制御電圧を生成するチャージポンプ回路とを備え、前記フィルタ回路は前記電圧制御発振器に入力に接続されていることを特徴とする。
【００１２】
これにより、クロック信号とリファレンスクロックとの位相のずれがなくなるようにクロック信号の周波数を制御することが可能となり、周波数可変を実現しつつ、クロック信号の周波数安定化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係るクロック生成回路について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るクロック生成回路の概略構成を示すブロック図である。
図１において、半導体チップ１には、ＰＬＬ回路２が形成されるとともに、フィルタ係数を切り替え可能なフィルタ回路３、フィルタ回路３のフィルタ係数を切り替えるスイッチング素子４およびスイッチング素子４をオン／オフするための信号を保持するレジスタ５が形成されている。ここで、ＰＬＬ回路２には、ＰＬＬ回路２の周波数制御に用いられる制御電圧が入力される制御電圧入力端子が設けられ、フィルタ回路３はＰＬＬ回路２の制御電圧入力端子に接続されている。
【００１４】
そして、ＣＰＵ６は、フィルタ回路３のフィルタ係数が最適化されるようにスイッチング素子４をオン／オフさせるための信号をレジスタ５に設定する。そして、スイッチング素子４をオン／オフさせるための信号がレジスタ５に設定されると、レジスタ５に設定された信号に基づいてスイッチング素子４をオン／オフさせることにより、フィルタ回路３のフィルタ係数を調整する。
【００１５】
そして、リファレンスクロックＳａがＰＬＬ回路２に入力されると、リファレンスクロックＳａの周波数を逓倍させたクロック信号Ｓｃが生成される。ここで、ＰＬＬ回路２では、クロック信号Ｓｃを分周させた信号の位相とリファレンスクロックＳａの位相とが比較され、それらの信号の位相差がなくなるように制御電圧Ｓｂが生成される。そして、この制御電圧Ｓｂは、フィルタ回路３にてノイズ成分が除去された後、電圧制御発振器に入力される。そして、この制御電圧Ｓｂを用いて電圧制御発振器の発振周波数を制御することにより、クロック信号Ｓｃを分周させた信号とリファレンスクロックＳａの位相の同期がとられる。
【００１６】
ここで、スイッチング素子４のオン／オフ制御によってフィルタ回路３のフィルタ係数を調整することにより、フィルタ回路３のフィルタ係数を最適化するために、フィルタ回路３の抵抗や容量を手作業で付け替える必要がなくなり、工数の削減を図りつつ、ＰＬＬ回路２のジッタ精度を安定化させることが可能となる。
また、ＰＬＬ回路２、フィルタ回路３およびスイッチング素子４を半導体チップ１に形成することにより、フィルタ回路３を外付けすることなく、フィルタ回路３のフィルタ係数を調整することが可能となる。このため、外来ノイズの影響を受け難くすることが可能となり、ジッタ精度を安定化させることができる。
【００１７】
さらに、半導体チップ１にレジスタ５を形成することにより、フィルタ回路３の抵抗や容量を手作業で付け替えることなく、フィルタ回路３の抵抗値および容量値を調整することができ、機種ごとのレイアウト設計や搭載基板の特性などの様々の要因を考慮しながらジッタ精度を容易に補正することができる。
図２は、図１のＰＬＬ回路の内部構成を示すブロック図である。
【００１８】
図２において、ＰＬＬ回路２には、位相同期回路１１、チャージポンプ回路１２、電圧制御発振器１３、１／２分周器１４ａ〜１４ｃおよび信号出力ライン１５ａ〜１５ｃが設けられている。
ここで、位相同期回路１１はチャージポンプ回路１２に接続され、チャージポンプ回路１２は電圧制御発振器１３に接続され、電圧制御発振器１３は１／２分周器１４ａに接続されている。また、１／２分周器１４ａは、１／２分周器１４ｂに接続されるとともに、信号出力ライン１５ａに接続され、１／２分周器１４ｂは、１／２分周器１４ｃに接続されるとともに、信号出力ライン１５ｂに接続され、１／２分周器１４ｃは、信号出力ライン１５ｃに接続されている。
【００１９】
そして、信号出力ライン１５ａ〜１５ｃのいずれかが選択され、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号が位相同期回路１１に出力される。そして、リファレンスクロックＳａが位相同期回路１１に入力されると、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号の位相とリファレンスクロックＳａの位相とが比較され、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号とリファレンスクロックＳａの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路１２に出力される。
【００２０】
チャージポンプ回路１２では、Ｕｐ信号が出力されると、コンデンサに電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサに蓄積されている電荷をデスチャージさせる。そして、コンデンサに蓄積されている電荷によって規定される電圧を、制御電圧Ｓｂとして電圧制御発振器１３に出力する。
電圧制御発振器１３は、制御電圧Ｓｂによって発振周波数を変化させ、１／２分周器１４ａ〜１４ｃのいずれかから出力された信号の位相とリファレンスクロックＳａの位相とが一致するように発振周波数を制御する。そして、電圧制御発振器１３から出力された信号は１／２分周器１４ａに入力され、１／２分周器１４ａにて１／２分周が行われる。また、１／２分周器１４ａにて１／２分周された信号は１／２分周器１４ｂに入力され、１／２分周器１４ｂにてさらに１／２分周が行われる。また、１／２分周器１４ｂにて１／２分周された信号は１／２分周器１４ｃに入力され、１／２分周器１４ｃにてさらに１／２分周が行われる。この結果、信号出力ライン１５ａには、電圧制御発振器１３の出力信号の１／２分周信号が出力され、信号出力ライン１５ｂには、電圧制御発振器１３の出力信号の１／４分周信号が出力され、信号出力ライン１５ｃには、電圧制御発振器１３の出力信号の１／８分周信号が出力される。
【００２１】
そして、信号出力ライン１５ａ〜１５ｃのいずれかが選択されると、電圧制御発振器１３の出力信号の１／２分周信号、１／４分周信号または１／８分周信号がクロック信号Ｓｃとして出力される。
これにより、クロック信号ＳｃとリファレンスクロックＳａとの位相のずれがなくなるようにクロック信号Ｓｃの周波数を制御することが可能となり、周波数可変を実現しつつ、クロック信号Ｓｃの周波数安定化を図ることができる。
【００２２】
なお、図２の実施形態では、１／２分周器１４ａ〜１４ｃを３段接続する方法について説明したが、１／２分周器は２段接続であってもよく、４段以上接続してもよい。
図３は、図１のフィルタ回路３およびスイッチング素子４の回路構成の一例を示す図である。
図３において、フィルタ回路３には、キャパシタＣ１〜Ｃ３および抵抗Ｒ１〜Ｒ３が設けられ、スイッチング素子４には、トランジスタＭ１〜Ｍ６が設けられている。ここで、トランジスタＭ１〜Ｍ３のソースにはキャパシタＣ１〜Ｃ３がそれぞれ接続され、トランジスタＭ１〜Ｍ３のドレインはトランジスタＭ４〜Ｍ６のソースにそれぞれ接続されている。また、抵抗Ｒ１〜Ｒ３は直列接続され、トランジスタＭ４のドレインは抵抗Ｒ１の一端に接続され、トランジスタＭ５のドレインは抵抗Ｒ１、Ｒ２の接続点に接続され、トランジスタＭ６のドレインは抵抗Ｒ２、Ｒ３の接続点に接続され、抵抗Ｒ３の他端は図２の電圧制御発振器１３の制御電圧入力端子に接続される。また、トランジスタＭ１〜Ｍ６のゲートは図１のレジスタ５に接続され、トランジスタＭ１〜Ｍ６のオン／オフ信号Ｓ１〜Ｓ６がレジスタ５からそれぞれ供給される。
【００２３】
そして、トランジスタＭ１〜Ｍ６をオン／オフさせることにより、キャパシタＣ１〜Ｃ３および抵抗Ｒ１〜Ｒ３のいずれかを選択して図１のフィルタ回路３に組み込ませることが可能となる。このため、フィルタ回路３のキャパシタＣ１〜Ｃ３や抵抗Ｒ１〜Ｒ３を手作業で付け替えることなく、フィルタ回路３の抵抗値および容量値を調整することができ、機種ごとのレイアウト設計や搭載基板の特性などの様々の要因を考慮しながらジッタ精度を容易に補正することができる。
【００２４】
なお、図３の実施形態では、キャパシタＣ１〜Ｃ３および抵抗Ｒ１〜Ｒ３をそれぞれ３個ずつ設ける方法について説明したが、キャパシタＣ１〜Ｃ３および抵抗Ｒ１〜Ｒ３は必ずしも３個ずつに限定されることなく、キャパシタおよび抵抗は、それぞれ任意の個数ずつ設けることも可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係るクロック生成回路の概略構成を示すブロック図。
【図２】図１のＰＬＬ回路の内部構成を示すブロック図。
【図３】図１のフィルタ回路およびスイッチング素子の回路構成を示す図。
【符号の説明】
【００２６】
１  半導体チップ、２  ＰＬＬ回路、３  フィルタ回路、４  スイッチング素子、５  レジスタ、６  ＣＰＵ、１１  位相同期回路、１２  チャージポンプ回路、１３  電圧制御発振器、１４ａ〜１４ｃ  １／２分周期、１５ａ〜１５ｃ  信号出力ライン、Ｍ１〜Ｍ６  トランジスタ、Ｃ１〜Ｃ３  キャパシタ、Ｒ１〜Ｒ３  抵抗
【図１】
2006211338.tif 000003
【図２】
2006211338.tif 000004
【図３】
2006211338.tif 000005