(57)【要約】【課題】  良好なスペクトラム拡散効果を有しノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供する。【解決手段】  電圧制御発振器（１１６）を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路（１１０）を内蔵した半導体集積回路において、基準となる信号を分周する分周回路（１１２）またはフィードバックのため出力発振信号を分周する分周回路（１１７）のいずれか一方の分周回路をカウンタ回路（１２１）で構成して、該カウンタ回路をＳＳＣの変調周期を変更するようにカウント動作させるとともに、該カウンタ回路の出力に基づいてＳＳＣのスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路（１２４）を設けるようにした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は、基準となる信号を生成する第一発振回路と、該第一発振回路の出力発振信号を分周する第一分周回路と、発振周波数が可変な第二発振回路と、該第二発振回路の出力発振信号を分周する第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第二発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記第一分周回路または第二分周回路を分周比可変な分周回路により構成するとともに、
上記第一分周回路または第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第一分周回路または第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記カウンタ回路の計数値もしくは上記論理回路の入力に対する出力値を変化させて変調周期またはスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする半導体集積回路。
【請求項２】
上記カウンタ回路は互いに計数値の異なる複数のカウンタにより構成され、該複数のカウンタが切替え使用されることにより上記クロック信号の発振周波数の変調周期を変化させるように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記論理回路は互いに同一入力に対する出力値の異なる複数の論理回路により構成され、該複数の論理回路が切替え使用されることにより上記クロック信号の発振周波数の変調度を変化させるように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な第一発振回路と、該第一発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする半導体集積回路。
【請求項５】
上記カウンタ回路は互いに計数値の異なる複数のカウンタにより構成され、上記論理回路は互いに同一入力に対する出力値の異なる複数のデコーダ回路により構成され、上記複数のカウンタおよび上記複数のデコーダ回路が切替え使用されることによりスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
上記論理回路は、上記カウンタ回路の出力をデコードして複数の出力値を出力するデコーダ回路と、所定の分周比変化量を出力する変化量付与回路と、上記デコーダ回路の出力タイミングで分周比の初期値に上記変化量付与回路から出力される分周比変化量を加算して上記第二分周回路に与える加算回路とからなることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
上記論理回路は、上記カウンタ回路の出力に応じた値を出力する記憶回路と、所定の分周比変化量を出力する変化量付与回路と、上記記憶回路の出力値に応じたタイミングで分周比の初期値に上記変化量付与回路から出力される分周比変化量を加算して上記第二分周回路に与える加算回路とからなることを特徴とする請求項４に記載の半導体集積回路。
【請求項８】
固有振動数を有する振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路とを備え、該発振回路により上記基準となる信号が生成されるようにされていることを特徴とする請求項４〜７のいずれかに記載のOS半導体集積回路。
【請求項９】
所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路と、固有振動数を有する振動子とが１つの絶縁基板に実装されている電子デバイスであって、
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な第一発振回路と、該第一発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記半導体集積回路は、上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記半導体集積回路は、上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されており、
上記半導体集積回路は、上記振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の上記固有振動数に応じた周波数で変化する第二発振信号を出力する発振回路とを備え、該第二発振回路により上記基準となる信号が生成されるようにされていることを特徴とする電子デバイス。
【請求項１０】
所定の回路に供給する為の第一クロック信号の発振周波数を所定の変調周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な発振回路と、該発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記発振回路の発振周波数を制御するＰＬＬ回路を備え、
上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを有し、
上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成され、
上記第１クロック信号により動作する第１論理回路と、上記基準となる信号もしくはそれに基づいて生成された上記第一クロック信号よりも周波数変調されている度合いが小さい第二クロック信号により動作する第二論理回路とを内蔵してなる半導体集積回路。
【請求項１１】
上記第二クロック信号は周波数変調されていないことを特徴とする請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器を備えたクロック生成回路さらにはスペクトラム拡散機能を備えたＰＬＬ（フェーズ・ロックド・ループ）回路からなるクロック生成回路を内蔵した半導体集積回路に適用して有効な技術に関し、例えばマイクロコンピュータやシステムＬＳＩなど内部回路の動作クロック信号を生成するクロック生成回路を内蔵した半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ等の論理ＬＳＩに内蔵され動作クロック信号を生成するクロック生成回路として、水晶発振器の発振信号を基準クロックとしてそれを逓倍した高周波数のクロック信号を生成するＰＬＬ回路を使用したものがある。かかるＰＬＬ回路を使用したクロック生成回路を内蔵したＬＳＩでは、クロックの高周波数化に伴って発振回路からの放射ノイズによりコンピュータ本体や、周辺回路、外部機器等の誤動作を誘発するおそれがある。このような事態への対策として、ＰＬＬ回路にスペクトラム拡散機能を設けてクロックの周波数を変動させるようにしたＳＳＣＧと呼ばれるクロック生成用ＩＣが提供されている。
【０００３】
スペクトラム拡散は、電子部品や電子機器が放射する電磁雑音のエネルギーのスペクトルが狭い帯域に集中しないように、クロック信号の周波数を若干変調させるような周波数変調を与え、放射電磁雑音のエネルギーをある周波数の帯域幅に分散させることによってそのピーク値を抑圧する技術である。図９（Ｂ）には従来のＳＳＣＧ回路における周波数制御の説明図が、また図１０（Ｂ）にはそれによるスペクトラム拡散効果を表わす特性図が示されている。従来の一般的なＳＳＣＧ回路における周波数制御は、図９（Ｂ）に示されているように、生成するクロックの周期よりも充分に長い所定の周期Ｔで発振周波数を所定の割合（例えば±０．１５％）で変化させるというものである。
【０００４】
また、従来のスペクトラム拡散機能を設けたクロック生成回路は、例えば特許文献１や特許文献２に開示されている発明のように、ＰＬＬ回路のループフィルタとＶＣＯとの間に周波数変調のための加算器を設けて、ＶＣＯ（発振器）の制御電圧を制御することで変調を行なうとともに制御量を変化させることで変調周期を変化させるようにしているものが多い。
【特許文献１】特開２００４−２０８０３７号公報
【特許文献２】特開２００３−１０１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の一般的なＳＳＣＧ回路における図９（Ｂ）に示されているような周波数制御によるスペクトラム拡散では、一定の周期Ｔで発振周波数を変化させているため、その周波数成分によって図１０（Ｂ）のスペクトラム特性の一点鎖線で囲まれている頭の部分を拡大して示すように変調周波数ｆｍをピッチとする多数の小ピークが生じ、特定周波数の放射ノイズのピーク値が大きくなったり、システムで使用されている他のクロック信号との配線間複合ノイズ等によりＥＭＩ（電磁干渉）ノイズが増大したりして、周辺回路や電子部品の誤動作を招くおそれがある。
【０００６】
また、特許文献１や特許文献２に開示されている先願発明は、スペクトラム拡散のための変調制御をＰＬＬのフォワードパス上にてアナログ信号で行なっている。一般に、アナログ系回路は素子の製造ばらつきに伴う特性のばらつきがディジタル系回路に比べて大きい。そのため、変調制御をアナログ回路で行なう上記先願発明のクロック生成回路にあっては、精度の高い変調制御を行なうには特性ばらつきを調整するためのトリミング回路や制御信号による調整回路が必要であり回路が複雑かつ大規模になるという不具合がある。
【０００７】
そこで、本発明者らは、ＰＬＬ回路のフィードバックパス上に設けられている分周回路の分周比を変化させることにより周波数変調を行なうようにしたＳＳＣＧについて検討した。しかしながら、フィードバック経路の途中に設けられた分周回路の分周比を所定の周期で変化させるだけの周波数変調によるスペクトラム拡散では、周波数制御の精度が粗いため、変調波形が目的とする図９（Ｂ）に示されているような三角波にならず、図９（Ｃ）に示されている正弦波のようななまった波形になってしまう。そのため、図１０（Ｃ）に示すようにスペクトラム特性が両端のピークを有するような分布になってしまい、理想的な三角波になるように周波数変調した場合における図１０（Ｂ）に示すようなスペクトラム特性のＳＳＣＧに比べてピーク値の抑制効果が小さくなる。その結果、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズを十分に減らすことができないことが明らかになった。なお、図９（Ａ）はスペクトラム拡散をしないクロック生成回路により生成されるクロックの周波数、図１０（Ａ）はそのスペクトラム特性を示す。
【０００８】
本発明の目的は、より良好なスペクトラム拡散効果を有しノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供することにある。
本発明の他の目的は、製造ばらつきが小さく比較的小規模な回路でスペクトラム拡散効果を持たせることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、電圧制御発振器（ＶＣＯ）を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、フィードバックパス上に設けられた出力発振信号を分周する分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力に応じて出力値が変化する論理回路とを設け、上記カウンタ回路をＳＳＣの変調周期を変更するようにカウント動作させるとともに、該カウンタ回路の出力に基づいてＳＳＣのスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路を構成するようにしたものである。
【００１０】
上記した手段によれば、発振信号の周波数を所定の周期で変調させるため周波数スペクトラムを拡散させることができるとともに、生成されるクロック信号の周波数の変調周期が変化されるため周波数スペクトラムのピーク値を小さくすることができ、これによって、特定周波数の放射ノイズを抑え、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩノイズを低減することができるようになる。
【００１１】
また、望ましくは、デコーダもしくは入力によって出力が一義的に決まる組み合わせ回路を上記論理回路として用い、該組み合わせ回路に上記カウンタ回路の出力を入力してその出力によってフィードバック経路上の分周回路の分周比を変化させるタイミングを与えるように構成するとともに、該組み合わせ回路を複数個設けて変調周期ごとに回路を切り替えるようにする。これによって、周波数変調度を可変してＳＳＣ特性を向上する事ができ、よりいっそうＥＭＩノイズを低減することができるようになる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本願発明に従うと、ＥＭＩノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１４】
図１は本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施例を示す回路ブロック図である。この実施例のクロック生成回路は、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップに半導体集積回路として形成されている。Ｐ１〜Ｐ３は該半導体チップに設けられた外部端子（電極パッド）であり、このうちＰ１，Ｐ２は水晶振動子等の振動子１０１が接続される端子、Ｐ３は生成されたクロックφ０が出力される端子である。
【００１５】
この実施例のクロック生成回路１１０は、振動子１０１が接続される端子Ｐ１，Ｐ２に結合され振動子１０１にバイアス電圧を与えて該振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路１１１、該発振回路１１１の出力をＭ分周する固定分周回路１１２、該固定分周回路１１２の分周信号とフィードバック信号との位相差を検出する位相比較回路１１３、位相差に応じた電流を出力するチャージポンプ１１４、チャージポンプ１１４の出力を平滑するループフィルタ１１５、平滑電圧に応じた周波数で発振する電圧制御発振回路（ＶＣＯ）１１６、ＶＣＯの出力をＮ分周して前記位相比較回路１１３へフィードバックする分周回路１１７からなるＰＬＬ回路により構成されている。１１８はＶＣＯの発振出力をバッファリングして生成クロックφ０として外部端子Ｐ４よりチップ外部へ出力するバッファである。
【００１６】
本実施例のクロック生成回路１１０には、さらに、前記分周回路１１７で分周された信号を各々所定の値までアップダウン計数するカウンタ回路１２１Ａ，１２１Ｂと、前記分周回路１１７の分周比Ｎに対して与える所定の変動量ΔＮまたは−ΔＮを生成する変動量付与回路１２２と、所定の分周比（初期値）Ｎに対して前記変動量付与回路１２２から供給される変動量ΔＮまたは−ΔＮを加算したものを現在の分周比として前記分周回路１１７へ与える加算回路１２３と、前記可変分周回路１２１Ａまたは１２１Ｂの計数値を入力とし該入力の状態に応じて信号を出力する論理回路１２４と、分周回路１１７で分周された信号をカウンタ回路１２１Ａまたは１２１Ｂのいずれに供給するか切り替えるための切替えスイッチ１２５と、可変分周回路１２１Ａまたは１２１Ｂのいずれの計数値を論理回路１２４へ入力させるか選択するためのセレクタ１２６が設けられている。
【００１７】
前記変動量付与回路１２２は、ΔＮと−ΔＮに対応する所定のバイナリコードを生成する回路と生成されたコードΔＮまたは−ΔＮのうちいずれの値を出力するか選択するスイッチもしくはセレクタとから構成されるもので、コードを生成する回路にはレジスタもしくはＲＯＭ（リードオンリメモリ）を用いることもできる。論理回路１２４は、分周比Ｎに対して前記変調振幅調整回路１２２から出力される変動量ΔＮまたは−ΔＮを加算するタイミングを加算回路１２３へ与える信号を出力する回路として動作するもので、デコーダ回路もしくはＲＯＭあるいは入力によって出力が一義的に決まる組み合わせ回路のようなランダムロジックにより構成することができる。デコーダ回路を用いる場合には、複数の入力信号の組み合わせに対して１つだけ出力がハイレベルもしくはロウレベルになる単位デコーダを複数個用いて構成することができる。
【００１８】
切替えスイッチ１２５は、カウンタ回路１２１Ａ，１２１Ｂからのカウント終了信号ＣＥ１，ＣＥ２により制御され、カウンタ回路１２１Ａが所定数までカウントアップして再び"０"までカウントダウンする計数動作を２回繰り返すと、分周回路１１７で分周された信号をカウンタ回路１２１Ｂへ供給するように切り替えられる。また、カウンタ回路１２１Ｂが所定数までカウントアップして再び"０"までカウントダウンする計数動作を２回繰り返すと、分周回路１１７で分周された信号をカウンタ回路１２１Ａへ供給するように切り替えられる。
【００１９】
これにより、変調周期ＴＡと変調周期ＴＢが２回ずつ交互に繰り返されるように動作する。さらに、このカウンタ回路１２１Ａ，１２１Ｂの動作期間に応じてセレクタ１２６の切替えが行なわれる。一方、変動量付与回路１２２において変動量ΔＮまたは−ΔＮのいずれを出力するかの選択は、カウンタ回路１２１Ａ，１２１Ｂから出力されるカウント終了信号ＣＥ１，ＣＥ２によって、毎回交互に行なわれるように構成されている。
【００２０】
図２（Ａ）には、本実施例のクロック生成回路におけるカウンタ回路１２１Ａ，１２１Ｂの計数動作と組み合わせ論理回路（デコーダ）１２４の出力による加算回路１２３への変動量ΔＮまたは−ΔＮの付与タイミングが示されている。このようなタイミングに従って変調周期と分周比Ｎの切替えが行なわれることにより、生成されるクロックφ０の周波数が図２（Ｂ）のように基準の周波数ｆ０に対して±０.数％だけ変動するようなＳＳＣ制御が行なわれる。
【００２１】
変調周期ＴＡはカウンタ回路１２１Ａの計数動作により変調制御される期間、変調周期ＴＢはカウンタ回路１２１Ｂの計数動作により変調制御される期間である。
まず変調周期ＴＡの期間における変調制御を説明する。変動量ΔＮが出力される期間及び変調量-ΔＮが出力される期間の２つの期間がある。図２（Ａ）及び（Ｂ）示されるように、変動量ΔＮが出力される期間においては、まずカウントアップするに従って変動量ΔＮが出力される間隔が短くなる。これによりクロックφ0の周波数がｆ0＋Δｆに向かって増えるよう変調される。次にカウンタ回路１２１Ａが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量ΔＮが出力される間隔が長くなる。これによりクロックφ0の周波数がｆ0に向かって減るよう変調される。そしてカウンタ回路１２１Ａが０となったら、変動量−ΔＮが出力される期間となる。変動量−ΔＮが出力される期間においては、まずカウントアップするに従って変動量−ΔＮが出力される間隔が短くなる。これによりクロックφ0の周波数がｆ0−Δｆに向かって減るよう変調される。次にカウンタ回路１２１Ａが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量-ΔＮが出力される間隔が長くなる。これによりクロックφ0の周波数がｆ0に向かって増えるよう変調される。そしてカウンタ回路１２１Ａが０となったら、カウント終了信号ＣＥ１が出力されて、変調周期ＴＢの期間における変調制御に切り替えられる。
【００２２】
次に変調周期ＴＢの期間における変調制御を説明する。図２（Ａ）及び（Ｂ）示されるように、変動量ΔＮが出力される期間においては、まずカウントアップするに従って変動量ΔＮが出力される間隔が短くなる。これによりクロックφ0の周波数がｆ0＋Δｆに向かって増えるよう変調される。次にカウンタ回路１２１Ｂが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量ΔＮが出力される間隔が長くなる。これによりクロックφ0の周波数がｆ0に向かって減るよう変調される。そしてカウンタ回路１２１Ｂが０となったら、変動量-ΔＮが出力される期間となる。変動量−ΔＮが出力される期間においては、まずカウントアップするに従って変動量−ΔＮが出力される間隔が短くなる。これによりクロックφ0の周波数がｆ0−Δｆに向かって減るよう変調される。次にカウンタ回路１２１Ｂが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量−ΔＮが出力される間隔が長くなる。これによりクロックφ0の周波数がｆ0に向かって増えるよう変調される。そしてカウンタ回路１２１Ｂが０となったら、カウント終了信号ＣＥ２が出力されて、変調周期ＴＡの期間における変調制御に切り替えられる。
【００２３】
図２（Ｂ）のように理想的な直線的に変調されるのであれば問題ないが、実際にはＳＳＣを行って変調する際に、クロックφ0の周波数がｆ0＋Δｆ及びｆ0−Δｆの近辺では波形がなまり、変調されたクロックφ0の周波数は正弦波形に近い形となる。これによりクロックφ0の周波数がｆ0＋Δｆ及びｆ0−Δｆの近辺にクロックφ0が存在する確率が高くなり、ピークの原因となっている。しかしながら、本実施例では変調周期ＴＡの期間における変調制御と変調周期TBの期間における変調制御とはクロックφ0の周波数がｆ0→ｆ0＋Δｆ→ｆ0−Δｆ→ｆ0と変調される期間がそれぞれ２×変調周期ＴＡと２×変調周期ＴＢで異なるようになっている。これにより一定の周期でクロックφ0の周波数がｆ0＋Δｆ及びｆ0−Δｆとなることを避ける事ができる。これにより、図１０（B）で示された変調周波数ｆｍでピークが減少し、図３（Ａ）に示すように、生成されるクロックφ０のスペクトラム特性のピークが低減されるようになる。そして、このようにピーク値を小さくすることによって、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズを低減することができるようになる。
【００２４】
なお、本実施例のクロック生成回路における変調周波数の変化は、厳密には、変調周期が同じでもΔＮまたは−ΔＮの付与タイミングが異なると異なるので、図２（Ｂ）は正確な周波数変化を表わしたものでなく、大まかな周波数変化の様子を表わしたものである。例えばΔＮまたは−ΔＮの付与タイミングを時間的に均等に行なうと、周波数変化は図９（Ｃ）のような正弦波状になる。これを回避して周波数変化が三角波になるようにするには、例えば本実施例のように、波の頂点付近ほどΔＮまたは−ΔＮの付与タイミングが時間的に密になるように制御してやればよい。
【００２５】
以上、この実施例では、変調周期ＴＡと変調周期ＴＢを２回ずつ交互に繰り返すように制御した場合を説明したが、変調周期ＴＡと変調周期ＴＢを１回ずつ交互に繰り返し、加算回路１２３へは変動量としてΔＮのみ与えるように制御しても良い。ただし、その場合には、周波数の変動は基準の周波数ｆ０に対してプラス（＋）の方向のみとなる。また、変調周期ＴＡと変調周期ＴＢを１回ずつ交互に繰り返し、加算回路１２３へは変動量として−ΔＮのみ与えるように制御しても良い。その場合、周波数の変動は基準の周波数ｆ０に対してマイナス（−）の方向のみとなる。また、この実施例では、基準発振回路１１１の後段の分周回路１１２として固定分周回路を用いているが、分周回路１１２の分周比Ｍを切り替えることで生成クロックφ０の周波数を切り替えることができるように構成しても良い。
【００２６】
次に、本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第２の実施例を、図４および図５を用いて説明する。図４において、図１の実施例と同一の素子および回路ブロックには同一の符号を付して重複した説明は省略する。
【００２７】
第１の実施例では異なる変調周期を与えるカウンタ１２１を２個設け論理回路（デコーダ）１２４を１個設けているのに対し、第２の実施例では変調周期カウンタ１２１を１個設け組み合わせ回路（デコーダ）１２４を２個設けている点と、切替えスイッチ１２５を設ける位置が変調周期カウンタ１２１の前段ではなく後段になっている点と、セレクタ１２６を設ける位置が変調周期カウンタ１２１の後段ではなく論理回路（デコーダ）１２４Ａ，１２４Ｂの後段になっている点が異なる。それ以外の構成は図１の実施例と同様である。切替えスイッチ１２５およびセレクタ１２６は、変調周期カウンタ１２１の１回のアップダウンカウント終了ごとに出力される信号ＣＥ１によって切替えが行なわれる。
【００２８】
図５（Ａ）には、本実施例のクロック生成回路におけるカウンタ回路１２１の計数動作と論理回路（デコーダ）１２４Ａ，１２４Ｂの出力による加算回路１２３への変動量ΔＮまたは−ΔＮの付与タイミングが示されている。動作としては実施例１で説明したような動作と異なる部分について説明し、それ以外は省略する。変調周期は一種類の変調周期ＴＡのみとなっており、その代わり変調範囲がクロックφがｆ0＋Δｆとｆ0−Δｆとの間を変調される場合と、ｆ0＋Δｆ’とｆ0−Δｆ’との間を変調される場合との２つが存在する。動作するカウンタは変調周期カウンタ１２１のみであり、前半の二回の変調周期ＴＡではデコーダＤＥＣ１が動作し、後半の二回の変調周期ＴＡではデコーダＤＥＣ２が動作する。それはカウント終了信号ＣＥ１で前半の二回の変調周期ＴＡと後半の二回の変調周期ＴＡとの間で切り替えられる。デコーダＤＥＣ１の動作時よりもデコーダＤＥＣ２の動作時の方が変動量ΔＮ及び-ΔＮの数が多い。このことにより、クロックφ0の周波数がｆ0＋Δｆ及びｆ0−Δｆの間で変調される期間と、クロックφ0の周波数がｆ0＋Δｆ’とｆ0−Δｆ’の間で変調される期間とに分けられるようになる。このようなタイミングに従って分周回路１１７の分周比Ｎの切替えが行なわれることにより、生成されるクロックφ０の周波数が図５（Ｂ）のように基準の周波数ｆ０に対して±０.数％だけ変動するようなＳＳＣ制御が行なわれる。なお、図５（Ｂ）は正確な周波数変化を表わしたものでなく、大まかな周波数変化の様子を表わしたものである。
【００２９】
上記のように、変調周期を一定にしてΔＮまたは−ΔＮの付与タイミングを周期ごとに変えることにより、図３（Ｂ）に示すようにクロックφ０のスペクトラム特性が破線のようにスプレッド幅が狭い期間と、実線のようにスプレッド幅が広い期間とが存在するようになる。尚、スプレッド幅が狭い期間はクロックφがｆ0＋Δｆ及びｆ0−Δｆの間で変調される期間に対応しておりそのスプレッド幅は２×Δｆであり、スプレッド幅が広い期間はクロックφがｆ0＋Δｆ’とｆ0−Δｆ’の間で変調される期間に対応しておりそのスプレッド幅は２×Δｆ’である。実施例１で上述したように、クロックφ0の周波数はｆ0+Δｆ及びｆ0−Δｆのピーク、ｆ0＋Δｆ’とｆ0−Δｆ’のピークでそれぞれなまり、正弦波形に近いものとなる。そのため、両端のピークが図３（B）に示す破線及び実線のスペクトラムにも存在する。しかしながら本実施例のように破線及び実線のスペクトラムが組み合わされるよう制御されるSSCを実行することにより、両端のピークを低減することが可能となる。そして、このようにピーク値を小さくすることによって、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズを低減することができるようになる。
【００３０】
図６は、本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第３の実施例を示す。この実施例は、第１の実施例と第２の実施例を組み合わせたもの、つまり分周比の変調周期を変化させるとともに分周比の変動量ΔＮまたは−ΔＮの付与タイミングを周期ごとに変えるようにしたものである。
【００３１】
図７（Ａ）には、本実施例のクロック生成回路におけるカウンタ回路１２１Ａ，１２１Ｂの計数動作と論理回路（デコーダ）１２４Ａ，１２４Ｂの出力による加算回路１２３への変動量ΔＮまたは−ΔＮの付与タイミングが示されている。本実施例の動作は実施例１及び２のものを組み合わせたようなものである。このようにすることにより、図３（Ａ）のように生成されるクロックφ０のスペクトラム特性の変調周期ごとのピークが低減されるとともに、図３（Ｂ）のように生成されるクロックφ０のスペクトラム特性の両端のピークを低減することが可能となる。
【００３２】
なお、以上の実施例では、分周比Ｎの変化量ΔＮ，−ΔＮを固定しているが、変動量付与回路１２２に分周比Ｎの変化量ΔＮを複数個用意しておいて、例えば外部端子からの制御信号によってΔＮの値を切り替えることができるように構成することも可能である。これによって、適用システムや動作モード等に応じてスプレッド幅を変化させるような制御を行なうことができるようになる。
【００３３】
図８は、本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第４の実施例を示す。この実施例は、第３の実施例を発展させたもの、つまり各々計数値の異なる変調周期カウンタ１２１と入力に対する出力値の異なる複数の論理回路（デコーダ）１２４を３組以上設けて、セレクタ１２５，１２６で順次切り替えるように構成したものである。この実施例を適用することにより、生成されるクロックφ０のスペクトラム特性の変調周期ごとのピークを第３の実施例よりもさらに低減するとともに両端のピークをさらに低減することが可能となる。なお、この実施例では、変調周期カウンタ１２１と論理回路（デコーダ）１２４の組を順番に選択しているが、順番に選択する代わりに、乱数発生器を設けてランダムに選択させるように構成しても良い。そうすることにより、変調周期ごとのピーク及び両端のピークを更に低減可能となる。
【００３４】
次に、上記実施例のクロック生成回路を、内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてシステムＬＳＩの構成例を、図１１を用いて説明する。図１１においては、図１や図４、図６に示されているクロック生成回路１１０を構成する回路ブロックのうち発振回路１１１を除いたものが１つのブロック１１０’として示されている。
【００３５】
この実施例のシステムＬＳＩ２００は、例えば携帯型の電子機器に搭載されてシステム全体の制御や動画像のデータ処理等を行なうものである。この実施例のシステムＬＳＩには、プログラムを実行するプロセッサ２１０、外部接続されるＳＤＲＡＭ（Synchronous DRAM）等の主記憶に対してデータアクセス制御を行うメモリインターフェース２２０、動画像データのエンコードやデコードに必要な演算処理を行うコプロセッサ２３０、動画像の伸縮や符号化復号化に必要なデータ処理等を行なうビデオスケーラ２４０、外部接続される入出力機器とのデータのやり取りを行なうＩＯユニット２５０、プロセッサ２１０を介さずに直接周辺モジュール・主記憶間等のデータ転送を行なうＤＭＡ（Direct Memory Access）コントローラ２６０、プロセッサ２１０に対するタイマ割込み信号を生成したり現在時刻の計時を行なったりするタイマ回路２７０、外部デバイスとの間のシリアル通信を行なうシリアル通信インタフェース２８０などが設けられている。
【００３６】
この実施例のシステムＬＳＩ２００においては、クロック生成回路１１０’により生成された周波数可変なクロック信号φ０が、周期すなわち動作速度が変動してもかまわないプロセッサ２１０やコプロセッサ２３０、ＤＭＡコントローラ２６０に供給される一方、クロック周期が変動すると困るタイマ回路２７０やシリアル通信インタフェース２８０には、発振回路（ＯＳＣ）１１１で生成されたクロック生成回路１１０’により周波数が変調される前のクロック信号φｓが供給されるようにされている。尚、クロックφｓは、タイマ回路２７０やシリアル通信インタフェース２８０が誤動作を起こさないようなクロックφ０よりも狭い範囲で変調されていてもよい。
【００３７】
ビデオスケーラ２４０に供給されるクロック信号もその周波数が変動すると画像の揺れのような現象として人間の目に見えてしまうおそれがあるので、発振回路（ＯＳＣ）１１１で生成されたクロック信号φｓを供給するのが望ましい。図１１のシステムＬＳＩ２００においては、プロセッサ２１０やコプロセッサ２３０に供給される動作クロックφ０の周波数が変化されてスペクトラムが拡散されるため、特定周波数の放射ノイズを抑えることができるようになる。
【００３８】
さらに、この実施例においては、特に制限されるものでないが、クロック生成回路１１０’内の変動量付与回路１２２により与える変動量ΔＮ，−ΔＮの値を、プロセッサ２１０が制御信号で切り替えることで、ダイナミックに変調度を変化させることができるように構成されている。ただし、変動量の値を切り替えるための制御信号は、プロセッサ２１０からではなくチップ外部から与えるように構成しても良い。
【００３９】
図１２は、上記実施例のクロック生成用ＩＣを、該ＩＣに外付けされる水晶振動子とともに１つのパッケージ内に実装した発振モジュールを示す。
図１２（Ａ）のモジュールにおいては、クロック生成用ＩＣ１００は、裏面にそれぞれ一部が露出するようにモールドされた導電材料からなるリード端子３０１〜３０４を縁部に有するセラミックのような絶縁基板３００上に、水晶振動子１０１とともに搭載されている。リード端子３０１〜３０４のうち２つは電源電圧Ｖｃｃと接地電位ＧＮＤが印加される電源端子、１つは生成されたクロックφ０の出力端子、残りの１つは分周回路１１２の分周比Ｍを切り替える制御信号あるいは分周比の変動量付与回路１２２が複数の変化量ΔＮ１，−ΔＮ１，ΔＮ２，−ΔＮ２を有する場合にそれらを切り替える制御信号等、制御信号を入力するための端子である。クロック生成用ＩＣ１００の端子Ｐ１，Ｐ２は水晶振動子１０１の端子Ｐ１１，Ｐ１２に、また出力端子Ｐ３および制御端子Ｐ４は絶縁基板３００のリード端子３０１，３０２に、電源端子Ｐ５，Ｐ６は絶縁基板３００のリード端子３０３，３０４にそれぞれボンディングワイヤ３１１〜３１６によって接続されている。
【００４０】
図１２（Ｂ）のモジュールにおいては、絶縁基板３００の表面（内面）の対向する２つの辺に沿って導電材料からなる配線パターン３２１，３２２が形成され、該配線パターン３２１，３２２の一方の端部にクロック生成用ＩＣ１００の端子Ｐ１，Ｐ２との間に接続されるボンディングワイヤ３１１，３１２の一端がボールボンディングされ、配線パターン３２１，３２２の他方の端部に水晶振動子１０１の端子Ｐ１１，Ｐ１２との間に接続されるボンディングワイヤ３１７，３１８の一端がボールボンディングされ、配線パターン３２１，３２２を介してクロック生成用ＩＣ１００の端子Ｐ１，Ｐ２は水晶振動子１０１の端子Ｐ１１，Ｐ１２が電気的に接続される。なお、図１２（Ａ），（Ｂ）いずれのモジュールにおいても、上記のようにしてクロック生成用ＩＣ１００と水晶振動子１０１が実装された絶縁基板３００の上に絶縁材料で形成されたキャップが被せられて封止されて完成品とされる。
【００４１】
以上説明したように、上記実施例では、フィードバックパス上に設けられた出力発振信号を分周する分周回路１１７で分周された信号を計数するカウンタ回路１２１と、該カウンタ回路の出力に応じて出力値が変化する論理回路（デコーダ）１２４とを設け、上記カウンタ回路をＳＳＣの変調周期を変更するようにカウント動作させるとともに、該カウンタ回路の出力に基づいてＳＳＣのスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路を構成したので、より良好なスペクトラム拡散効果を有しＥＭＩノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を実現することができる。
【００４２】
また、上記実施例を適用すると、アナログ回路ではなくディジタル回路で周波数変調を行なうことができるため製造ばらつきが小さくなり、特性ばらつきを調整するためのトリミング回路や制御信号による調整回路が不要となるので、比較的小規模な回路でスペクトラム拡散効果を持たせることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を実現することができる。
【００４３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、フィードバック経路上の分周回路１１７により分周された信号を計数し変調周期を与えるカウンタ１２１もしくは該カウンタの計数値に応じてフィードバック経路上の分周回路１１７の分周比を変化させるタイミングを与える論理回路（デコーダ）１２４を複数設けたクロック生成回路を説明したが、分周回路１１７ではなく基準となる信号を生成する基準発振回路１１１の後段の分周回路１１２により分周された信号を計数し変調周期を与えるカウンタもしくは該カウンタの計数値に応じて分周回路１１２の分周比を変化させるタイミングを与える論理回路（デコーダ）を複数設けて変調周期またはスプレッド幅を変更するように構成してもよい。
【００４４】
また、前記実施例においては、変調周期カウンタ１２１を複数設けているが、変調周期カウンタの代わりにリロード型のカウンタとその計数値を複数個保持可能なレジスタもしくはＲＯＭを設けて、計数終了ごとに別の計数値をカウンタにロードして計数動作させるように構成しても良い。さらに、前記実施例のクロック生成回路およびモジュールでは、外部端子が４個のものを示したが、さらに制御端子を１個あるいは２個追加したクロック生成回路およびモジュールとして構成することも可能である。
【００４５】
また、前記実施例においては、振動子を接続する外部端子を有するクロック生成回路に適用したものを説明したが、マイクロコンピュータやＳＳＣ方式のクロック生成用ＩＣの中には水晶振動子を接続する外部端子を有するとともにその外部端子に水晶振動子を接続せずに外部で生成されたクロック信号が入力された場合にも所望の内部クロック信号を生成することができるクロック生成回路を備えているものがあり、本発明のクロック生成回路においてもそのような回路として構成することが可能である。
【産業上の利用可能性】
【００４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシステムＬＳＩを例にとって説明したが、本発明はそれに限定されるものでなく、マイクロコンピュータやマイクロプロセッサ、ＤＳＰ（ディジタルシグナルプロセッサ）その他クロック信号によって動作する論理回路を内蔵する半導体集積回路に広く利用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施例を示す回路ブロック図である。
【図２】図２（Ａ），（Ｂ）は、第１の実施例のクロック生成回路における変調周期カウンタの計数動作と生成クロックの周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図３】図３（Ａ）は第１の実施例のクロック生成回路による生成クロックのスペクトラム分布を示す特性図、図３（Ｂ）は第２の実施例を適用したクロック生成回路による生成クロックのスペクトラム分布を示す特性図である。
【図４】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第２の実施例を示す回路ブロック図である。
【図５】図５（Ａ），（Ｂ）は、第２の実施例のクロック生成回路における変調周期カウンタの計数動作と生成クロックの周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図６】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第３の実施例を示す回路ブロック図である。
【図７】図７（Ａ），（Ｂ）は、第３の実施例のクロック生成回路における変調周期カウンタの計数動作と生成クロックの周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図８】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第４の実施例を示す回路ブロック図である。
【図９】図９（Ａ）は周波数変調をしないクロック生成回路における周波数の変化、（Ｂ）は三角波変調を行なう理想的なクロック生成回路における周波数の変化、（Ｃ）は三角波変調を行なう従来のクロック生成回路における周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図１０】図９の（Ａ），（Ｂ），（Ｃ）に対応した生成クロックのスペクトラム分布を示す特性図である。
【図１１】実施例のクロック生成回路を内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてシステムＬＳＩの構成例を示すブロック図である。
【図１２】図１２（Ａ），（Ｂ）は、前記実施例のクロック生成用ＩＣを該ＩＣに外付けされる水晶振動子とともに１つのパッケージ内に実装した発振モジュールの構成例を示す平面図である。
【符号の説明】
【００４８】
１０１  振動子
１１０  クロック生成回路
１１１  発振回路
１１２  固定分周回路
１１３  位相比較回路
１１４  チャージポンプ
１１５  ループフィルタ
１１６  電圧制御発振回路（ＶＣＯ）
１１７  フィードバック用分周回路
１１８  バッファ
１２１  変調周期カウンタ
１２２  変調量付与回路
１２３  加算回路
１２４  論理回路（デコーダ，ＲＯＭ）
１２５  切替えスイッチ
１２６  セレクタ
【図１】
2006211479.tif 000003
【図２】
2006211479.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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