(57)【要約】【課題】キャパシタを覆う絶縁膜を形成する際、キャパシタ中の強誘電体膜の劣化を防ぐことができる半導体装置を提供すること。【解決手段】シリコン基板（半導体基板）１の上方に形成された第１絶縁膜９と、下部電極１１ａ、誘電体膜１２ａ、及び上部電極１３ａを第１絶縁膜９上に順に形成してなるキャパシタQと、誘電体膜１２ａと上部電極１３ａとを覆う第１キャパシタ保護絶縁膜１４と、第１キャパシタ保護絶縁膜１４上に形成された第２キャパシタ保護絶縁膜１６と、第２キャパシタ保護絶縁膜１６上に形成された第２絶縁膜１７とを備え、第２キャパシタ保護絶縁膜１６の炭素含有量が、第２絶縁膜１７の炭素含有量よりも多い半導体装置による。【選択図】図５
2006203252.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
下部電極、誘電体膜、及び上部電極を前記第１絶縁膜上に順に形成してなるキャパシタと、
前記誘電体膜と前記上部電極とを覆う第１キャパシタ保護絶縁膜と、
前記第１キャパシタ保護絶縁膜上に形成された第２キャパシタ保護絶縁膜と、
前記第２キャパシタ保護絶縁膜上に形成された第２絶縁膜とを備え、
前記第２キャパシタ保護絶縁膜の炭素含有量が、前記第２絶縁膜の炭素含有量よりも多いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）を有する半導体装置に関する。
【背景技術】
【０００２】
ＦｅＲＡＭにおいては、高集積化の要請から、今後セル面積がますます縮小されると考えられる。そのように縮小されると、隣接するキャパシタ間の間隔も縮まり、それに併せて配線間隔も狭くなる。キャパシタ間や配線間は絶縁膜で埋め込まれるのが一般的である。しかし、上記のように高集積化が進むと、その絶縁膜としては、キャパシタ間に空洞（す、ボイドともいう）が形成されない埋め込み性の良いものを使用しなければならない。
【０００３】
そのような埋め込み性の良い絶縁膜としては、従来、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ:High Density Plasma Chemical Vapor Deposition）法で成膜された膜が知られている。
【０００４】
ＨＤＰＣＶＤ法で成膜された絶縁膜については、例えば特開２００１−２１０７９８号公報の図１に見ることができる。その公報においては、図１のキャパシタを覆う絶縁膜１３４として、ＨＤＰ酸化物が使用され得ることがその段落番号００４２に開示されている。
【０００５】
同様に、特開２００１−２３０３８２号公報においても、その図４ａのキャパシタを覆う絶縁膜４０８として、ＨＤＰ酸化物が使用され得ることがその段落番号００８４に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＨＤＰＣＶＤ法の成膜ガスとしては通常ＳｉＨ4が使用され、成膜中にそのＳｉＨ4が分解されて水素が発生し、キャパシタの強誘電体膜がその水素に曝される機会が生じる。
【０００７】
しかしながら、強誘電体膜が水素等の還元性物質に曝されるとその強誘電体特性が劣化してしまうので、それを防ぐための何らかの対策が必要である。
【０００８】
ＨＤＰＣＶＤ法ではない通常のプラズマＣＶＤ法においては、強誘電体膜を水素から隔離する方法として、キャパシタを金属酸化物よりなる絶縁膜、例えばアルミナ（Al2O3）膜、で覆う構造が知られている。そのような構造については、特願平１１−２１５６００、特開２００１−４４３７５、特開平６−２９０９８４、及び特許３０５６９７３に開示されている。
【０００９】
しかしながら、ＨＤＰＣＶＤ法においては、このアルミナ膜は水素をブロックするのに十分ではなく、強誘電体膜が水素により劣化し得ることが本発明者によって明らかとなった。
【００１０】
本発明の目的は、キャパシタを覆う絶縁膜を形成する際、キャパシタ中の強誘電体膜の劣化を防ぐことができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、下部電極、誘電体膜、及び上部電極を前記第１絶縁膜上に順に形成してなるキャパシタと、前記誘電体膜と前記上部電極とを覆う第１キャパシタ保護絶縁膜と、前記第１キャパシタ保護絶縁膜上に形成された第２キャパシタ保護絶縁膜と、前記第２キャパシタ保護絶縁膜上に形成された第２絶縁膜とを備え、前記第２キャパシタ保護絶縁膜の炭素含有量が、前記第２絶縁膜の炭素含有量よりも多いことを特徴とする半導体装置によって解決する。
【００１２】
次に、本発明の作用について説明する。
【００１３】
本発明によれば、キャパシタ誘電体膜と上部電極とを覆う第１キャパシタ保護絶縁膜を形成する。そして、その第１キャパシタ保護絶縁膜上に、バイアス電圧が半導体基板に印加されない状態で第２キャパシタ保護絶縁膜を形成したうえで、バイアス電圧が印加された状態で第２絶縁膜を形成する。
【００１４】
バイアス電圧を印加した状態で第２絶縁膜を形成することで、例えばキャパシタの肩部に電界が集中し、その電界によってスパッタ性のイオンが肩部に引き込まれる。これにより、肩部では膜の堆積とスパッタとが同時に行われ、該肩部に膜が厚く形成されるのが防がれる。これにより、キャパシタの側面の膜厚が均一にならされて、高アスペクトレシオのキャパシタ間に埋め込み性の良い第２絶縁膜が形成される。埋め込み性が良いので、高集積化が進んでキャパシタ間の間隔が狭くなっても、その間の第２絶縁膜に空洞が形成されることがない。
【００１５】
しかも、たとえバイアス電圧が印加された状態で第２絶縁膜を形成しても、スパッタ性のイオンやその他のイオンは第２キャパシタ保護絶縁膜によってその衝突エネルギが吸収され、その運動速度が遅くなる。これにより、下層の第１キャパシタ保護絶縁膜でイオンをブロックすることができるようになり、キャパシタ誘電体膜がそのイオンによって劣化するのが防がれる。
【００１６】
更に、その第２キャパシタ保護絶縁膜は、半導体基板にバイアス電圧が印加されない状態で成膜されるので、その成膜時にキャパシタ誘電体膜が劣化するのが防がれる。
【００１７】
同様に、上記第１キャパシタ保護絶縁膜を、半導体基板にバイアス電圧が印加されない状態で形成することで、成膜時にキャパシタ誘電体膜が劣化するのが防がれる。
【００１８】
また、ＴＥＯＳを含む反応ガスを使用する化学的気相成長法により上記第２キャパシタ保護絶縁膜を形成することで、その第２のキャパシタ保護絶縁膜のカバレッジが良くなるので、衝突するイオンがキャパシタの上部と側部とで均等に吸収される。しかも、ＴＥＯＳはSiH4と比較して還元性の水素を発生し難いので、水素によりキャパシタを劣化させる恐れが無い。
【００１９】
この場合、SiH4、Si2H6、Si3H8及びSiCl4のいずれかを含む反応ガスを使用する化学的気相成長法により上記第２絶縁膜を形成すると、第２キャパシタ保護絶縁膜の炭素含有量は上記第２絶縁膜のそれよりも多くなる。
【００２０】
また、上記の第１キャパシタ保護絶縁膜は、キャパシタ誘電体膜と上部電極とを覆う下層保護絶縁膜と、この下層保護絶縁膜上及び第１絶縁膜上に形成される上層保護絶縁膜の２層構造にするのが好適である。これによれば、キャパシタと第１絶縁膜とが上層保護絶縁膜によって連続的に覆われるので、水素等の還元性物質が第１絶縁膜を経由してキャパシタ誘電体膜に浸入するのが防がれる。
【００２１】
更に、キャパシタが複数形成される場合は、第１キャパシタ保護絶縁膜と第２キャパシタ保護絶縁膜との合計膜厚を、複数の上部電極の最小間隔の半分以下に設定することで、キャパシタ間に空洞が形成されず、そのキャパシタ間が第２絶縁膜で所望に埋め込まれる。
【００２２】
また、第２絶縁膜の膜厚を、下部電極とキャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よりも厚く、且つ、その合計膜厚に１μｍを加算した膜厚よりも薄く設定するのが好適である。これによれば、第２絶縁膜の成膜時に発生するイオンによってキャパシタ誘電体膜が劣化するのを最大限抑えながら、キャパシタ間が第２絶縁膜で埋め込まれる。
【００２３】
なお、第２絶縁膜の表面を研磨して平坦化する場合は、研磨する前にその上に第３絶縁膜を形成し、その第２、第３絶縁膜を研磨することで研磨膜厚が増大し、研磨後の膜厚分布が一様になる。
【発明の効果】
【００２４】
本発明によれは、キャパシタ誘電体膜と上部電極とを覆う第１キャパシタ保護絶縁膜を形成する。そして、その第１キャパシタ保護絶縁膜上に、バイアス電圧が半導体基板に印加されない状態で第２キャパシタ保護絶縁膜を形成したうえで、バイアス電圧が印加された状態で第２絶縁膜を形成する。
【００２５】
これによれば、埋め込み性の良い第２絶縁膜を形成することができると共に、その第２絶縁膜の成膜時に生成されるイオンによってキャパシタ誘電体膜が受けるダメージを第２キャパシタ保護絶縁膜により低減することができる。
【００２６】
また、半導体基板にバイアス電圧が印加されない状態で第１キャパシタ保護絶縁膜を形成することで、その成膜時にキャパシタ誘電体膜が劣化するのを防ぐことができる。
【００２７】
更に、ＴＥＯＳを含む反応ガスを使用する化学的気相成長法により第２キャパシタ保護絶縁膜を形成することで、第２キャパシタ保護絶縁膜のカバレッジを良くすることができ、衝突するイオンをキャパシタの上部と側部とで均等に吸収させることができる。しかも、ＴＥＯＳはSiH4と比較して還元性の水素を発生し難いので、水素によりキャパシタを劣化させる恐れが無い。
【００２８】
また、第１キャパシタ保護絶縁膜を下層保護絶縁膜と上層保護絶縁膜との２層構造にすることで、水素等の還元性物質がキャパシタ誘電体膜に浸入し難くなる。
【００２９】
更に、キャパシタが複数形成される場合は、第１キャパシタ保護絶縁膜と第２キャパシタ保護絶縁膜との合計膜厚を、複数の上部電極の最小間隔の半分以下に設定することで、キャパシタ間に空洞が形成されること無しに、そのキャパシタ間を第２絶縁膜で所望に埋め込むことができる。
【００３０】
また、第２絶縁膜の膜厚を、下部電極とキャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よりも厚く、且つ、その合計膜厚に１μｍを加算した膜厚よりも薄く設定することで、キャパシタ誘電体膜が受けるダメージを最大限抑えながら、キャパシタ間を第２絶縁膜で埋め込むことができる。
【００３１】
更に、第２絶縁膜の表面を研磨して平坦化する場合は、研磨する前にその上に第３絶縁膜を形成し、その第２、第３絶縁膜を研磨することで研磨膜厚を増大させることができ、研磨後の膜厚分布を一様にすることができる。
【発明を実施するための最良の形態】
【００３２】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００３３】
（第１の実施の形態）
図１〜図１０は、本発明の第１の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３４】
まず、図１に示す断面構造を得るまでの工程を説明する。
【００３５】
図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣＯＳ（Local Oxidation of Silicon）法により形成する。素子分離絶縁膜２としては、ＬＯＣＯＳ法の他、ＳＴＩ（Shallow Trench Isolation）法を採用しても良い。
【００３６】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１の所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。
【００３７】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
【００３８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型不純物、ｎウェル３ｂ上ではｐ型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィー法により所定の形状にパターニングして、ゲート電極６ａ、６ｂを形成する。そのゲート電極６ａ、６ｂは、互いにほぼ平行に配置され、ワード線ＷＬの一部を構成している。
【００３９】
次に、ゲート電極６ａ、６ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域４ａを形成する。続いて、ｎウェル３ｂにｐ型不純物をイオン注入して、不図示のｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域４ｂを形成する。
【００４０】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ、６ｂの両側部分にのみ側壁絶縁膜１０として残す。その絶縁膜として、例えばＣＶＤ法（化学的気相成長法）により酸化シリコン（SiO2）を形成する。
【００４１】
さらに、ゲート電極６ａ、６ｂと側壁絶縁膜１０とをマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域４ａをＬＤＤ（Lightly Doped Drain）構造にし、さらに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域４ｂもＬＤＤ構造とする。
【００４２】
なお、ｎ型不純物とｐ型不純物の打ち分けは、不図示のレジストパターンを使用して行われる。
【００４３】
以上のように、ｐウェル３ａとゲート電極６ａ、６ｂとその両側のｎ型不純物領域４ａ等によってｎ型ＭＯＳＦＥＴが構成される。そして、ｎウェル３ｂとｐ型不純物拡散領域４ｂとゲート電極（不図示）等により、不図示のｐ型ＭＯＳＦＥＴが構成される。
【００４４】
次に、全面に高融点金属膜、例えば、Ｔｉ（チタン）、Ｃｏ（コバルト）の膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域４ａ、ｐ型不純物拡散領域４ｂの表面にそれぞれ高融点金属シリサイド層８ａ、８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００４５】
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー絶縁膜７として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。更に、ＴＥＯＳ（tetraethoxy silane）ガスを用いるプラズマＣＶＤ法により、第１層間絶縁膜（第１絶縁膜）９として酸化シリコン（SiO2）をカバー絶縁膜７上に約１．０μｍの厚さに成長する。
【００４６】
続いて、第１層間絶縁膜９を化学的機械研磨（ＣＭＰ:Chemical Mechanical Polishing）法により研磨してその表面を平坦化する。
【００４７】
次に、図２（ａ）に示す構造を形成するまでの工程を説明する。
【００４８】
まず、ＤＣスパッタリング法によって、チタン（Ti）膜とプラチナ（Pt）膜を第１層間絶縁膜９上に順に形成し、これらの膜を第１導電膜１１とする。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、例えば２０ｎｍとし、Pt膜の厚さを１００〜３００ｎｍ程度、例えば１７５ｎｍとする。そのTi膜は、Pt膜と第１層間絶縁膜９との密着性を改善する役割と、Pt膜の結晶性を向上させる役割とを果たす。
【００４９】
なお、第１導電膜１１として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム（SrRuO3）等の膜を形成してもよい。
【００５０】
次に、スパッタリング法により、ＰＺＴ(Pb(Zr1-xTix)O3)膜を第１導電膜１１の上に１００〜３００ｎｍの厚さ、例えば２４０ｎｍに形成し、これを強誘電体膜１２として使用する。
【００５１】
続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／secの条件で、強誘電体膜１２を構成するＰＺＴ膜を急速熱処理（ＲＴＡ:Rapid Thermal Annealing）処理することにより、ＰＺＴ膜の結晶化処理を行う。
【００５２】
強誘電体膜１２の形成方法としては、上記のスパッタリング法の他に、スピンオン法、ゾル−ゲル法、ＭＯＤ（Metal Organi Deposition）法、ＭＯＣＶＤ法がある。また、強誘電体膜１２を構成する材料としては、ＰＺＴの他に、ＰＺＴにランタン（La）を添加したＰＬＺＴ（Lead Lanthanum Zirconate Titanate :(Pb1-3x/2Lax)(Zr1-yTiy)O3）、及びＰＺＴにランタン（La）とカルシウム（Ca）とストロンチウム（Sr）とを添加したＰＬＣＳＺＴのようなＰＺＴ系材料や、ビスマス（Bi）系材料のSrBi2(TaxNb1-x)2O9（但し、０＜ｘ≦１）、Bi4Ti2O12等がある。
【００５３】
上記のような強誘電体膜１２を形成した後、その上に第２導電膜１３として酸化イリジウム（IrOx）膜をスパッタリング法により１００〜３００ｎｍの厚さ、例えば２００ｎｍの厚さに形成する。なお、第２導電膜１３として、プラチナ（Pt）膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタリングにより形成しても良い。
【００５４】
次に、図２（ｂ）に示す構造を得るまでの工程を説明する。
【００５５】
まず、キャパシタ上部電極形状のレジストパターン（不図示）を第２導電膜１３上に形成した後に、そのレジストパターンをエッチングマスクに使用して第２導電膜１３をパターニングし、これにより残った第２導電膜１３をキャパシタ上部電極１３ａとして使用する。
【００５６】
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。
【００５７】
なお、この場合の平面図は 図１１の通りであり、上の図２（ｂ）は図１１のＩ−Ｉ断面図に相当する。
【００５８】
続いて、図３（ａ）に示すように、キャパシタ上部電極１３ａ上にレジストパターン（不図示）を形成し、そのレジストパターンをエッチングマスクに使用して強誘電体膜１２をパターニングして、これにより残った強誘電体膜１２をキャパシタ誘電体膜１２ａとして使用する。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間でキャパシタ誘電体膜１２ａを酸素雰囲気中でアニールする。
【００５９】
なお、この場合の平面図は図１２の通りであり、上の図３（ａ）は図１２のＩ−Ｉ断面図に相当する。
【００６０】
次に、図３（ｂ）に示すように、キャパシタ誘電体膜１２ａとキャパシタ上部電極１３ａとを覆う下層保護絶縁膜１４ａとして、アルミナ（Al2O3）をスパッタリング法により５０ｎｍの厚さに常温下で形成する。この下層保護絶縁膜１４ａは、還元され易いキャパシタ誘電体膜１２ａを水素等の還元性物質から保護して、水素がその内部に入るのをブロックするために形成される。
【００６１】
ところで、この下層保護絶縁膜１４ａを成膜する際、シリコン基板１にバイアス電圧を印加してしまうと、そのバイアスによってターゲット原子がシリコン基板１に高速で引き込まれ、それによりキャパシタ誘電体膜１２ａが劣化する恐れがある。従って、下層保護絶縁膜１４ａを形成する際には、シリコン基板１にバイアス電圧を印加しないのが好ましい。本発明ではバイアス電圧を印加しないので、上記のような不都合は生じない。
【００６２】
なお、下層保護絶縁膜１４ａとして、ＰＬＺＴ膜、ＰＺＴ膜、酸化チタン膜、窒化アルミニウム膜、窒化シリコン膜、又は窒化酸化シリコン膜を形成しても良い。
【００６３】
次に、図４（ａ）に示す構造を得るまでの工程を説明する。
【００６４】
まず、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／secの条件で、下層保護絶縁膜１４ａの下のキャパシタ誘電体膜１２ａを急速熱処理（ＲＴＡ）してその膜質を改善する。
【００６５】
次に、下層保護絶縁膜１４ａの上にレジスト（不図示）を塗布し、それを露光、現像して、キャパシタ上部電極１３ａとキャパシタ誘電体膜１２ａを覆うように残す。そして、そのレジストをエッチングマスクに使用して、下層保護絶縁膜１４ａと第１導電膜１１とをパターニングする。これにより、下層保護絶縁膜１４ａは、キャパシタ上部電極１３ａ上とキャパシタ誘電体膜１２ａ上とに残る。そして、このパターニングにより残った第１導電膜１１をキャパシタ下部電極１１ａとして使用する。なお、下層保護絶縁膜１４ａと第１導電膜１１とのエッチングは、塩素をエッチングガスに使用するドライエッチングにより行われる。
【００６６】
これにより、第１層間絶縁膜９の上には、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａを順に積層してなるキャパシタＱが形成されることになる。
【００６７】
なお、この場合の平面図は図１３の通りであり、上の 図４（ａ）は図１３のＩ−Ｉ断面図に相当する。但し、図１３では下層保護絶縁膜１４ａを省略してある。
【００６８】
次に、 図４（ｂ）に示すように、第１層間絶縁膜９上と下層保護絶縁膜１４ａ上とに、上層保護絶縁膜１４ｂとしてアルミナ（Al2O3）をスパッタリング法により２０ｎｍの厚さに常温下で形成する。
【００６９】
この上層保護絶縁膜１４ｂは、下層保護絶縁膜１４ａと共に第１キャパシタ保護絶縁膜１４を構成する。第１キャパシタ保護絶縁膜１４をこのような２層構造とすることでその膜厚が稼がれ、誘電体膜１２ａに水素がより一層浸入し難くなる。また、上層保護絶縁膜１４ｂがキャパシタＱと第１層間絶縁膜９とを連続的に覆うことによって、水素等の還元性物質が外部から第１層間絶縁膜９を経由してキャパシタＱに浸入するのが防がれる。
【００７０】
上層保護絶縁膜１４ａの場合と同様に、この下層保護絶縁膜１４ｂを形成する際にシリコン基板１にバイアス電圧を印加しないことで、キャパシタ誘電体膜１２ａがターゲット原子によって劣化するのを防ぐことができる。
【００７１】
次に、図５（ａ）に示す構造を得るまでの工程を説明する。
【００７２】
まず、図１７に示すプラズマＣＶＤ装置のチャンバ５０内にシリコン基板１を載置する。そのシリコン基板１が載置される基板載置台５１は接地されており、一方、ガス分散板５３は高周波電源５４に接続されて高周波電力が印加される。
【００７３】
次いで、次の条件下で成膜を行う。
・ＴＥＯＳガス流量・・・４６０sccm
・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm
・O2流量・・・７００sccm
・圧力・・・９．０Ｔｏｒｒ
・高周波電源５４の周波数・・・１３．５６ＭＨｚ
・高周波電源５４のパワー・・・４００Ｗ
・成膜温度・・・３９０℃
これにより、図５（ａ）に示すように、第２キャパシタ保護絶縁膜１６として厚さが１００ｎｍの酸化シリコン（SiO2）が第１キャパシタ保護絶縁膜１４上に形成される。
【００７４】
この第２キャパシタ保護絶縁膜１６を形成する際、基板載置台５１（図１７参照）が接地されているため、シリコン基板１にはバイアス電圧が印加されていない。従って、プラズマ化した反応ガスがバイアス電圧によってシリコン基板１に引き込まれることが無いので、その反応ガスによってキャパシタ誘電体膜１２ａが劣化する恐れが無い。
【００７５】
その後、真空チャンバ（不図示）中で温度３５０℃で第２キャパシタ保護絶縁膜１６を加熱することにより、その表面及び内部の水を外部に放出させる。このような脱水処理の後に、第２キャパシタ保護絶縁膜１６をN2Oプラズマに曝して脱水とともに膜質を改善する。これにより、後の工程での加熱と水によるキャパシタの劣化が防止される。
【００７６】
そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にN2Oガスを導入した状態で、まず、対向電極には高周波電源を印加しない状態で絶縁膜の脱水処理を行い、次に、対向電極に高周波電源を印加した状態で電極間にN2Oプラズマを発生させて絶縁膜のN2Oプラズマ処理を行う。この場合、高周波電源の周波数は１３．５６ＭＨｚであり、そのパワーは３００Ｗである。また、N2Oの流量は７００sccmである。
【００７７】
なお、脱水処理に続くプラズマ処理の際にはN2Oプラズマを使用することが好ましいが、NOプラズマ、N2プラズマ等を使用してもよく、このことについては後述する工程でも同様である。
【００７８】
ところで、この第２キャパシタ保護絶縁膜１６の膜厚は、任意ではなく 図１９（ａ）に示すように設定するのが好ましい。
【００７９】
図１９（ａ）、（ｂ）では、キャパシタＱが複数形成される場合に、上部電極１３ａ同士の間隔の中で最小の間隔をＢとし、第１キャパシタ保護絶縁膜１４と第２キャパシタ保護絶縁膜１６との合計膜厚をＡとしている。
【００８０】
このとき、もしＡ、Ｂが関係Ａ＜（Ｂ／２）を満たさないと（ 図１９（ｂ））、キャパシタＱ間に空洞が形成され、その空洞を後の工程で絶縁膜により埋め込むことができないので好ましくない。
【００８１】
一方、本発明では、図１９（ａ）のように上の関係Ａ＜（Ｂ／２）を満たすようにしているので、キャパシタＱ間に空洞が形成されず、後の工程でキャパシタＱ間を絶縁膜で所望に埋め込むことができる。この利点は、後述の第２実施形態でも得られる。
【００８２】
次に、図５（ｂ）に示す構造を得るまでの工程を説明する。
【００８３】
まず、図１８に示すＨＤＰＣＶＤ（High Density Plasma CVD）装置のチャンバ６０内にシリコン基板１を載置する。一般に、ＨＤＰＣＶＤ法とは、プラズマ密度が約１×１０11〜１×１０13cm-3程度のプラズマ雰囲気中で行われるＣＶＤ法を言う。このプラズマ密度は、第２キャパシタ保護絶縁膜１６を成膜するような通常のプラズマＣＶＤ法におけるプラズマ密度（約１×１０9〜１×１０10cm-3程度）よりも高い。更に、そのＨＤＰＣＶＤ法においては、イオンの平均自由工程を長くするため、約１mTorr〜７mTorr程度の低圧力下で成膜が行われる。この圧力は、上記の通常のプラズマＣＶＤ法の圧力（約２〜１０Torr程度）よりも低い。
【００８４】
そして、そのＨＤＰＣＶＤ法では、チャンバ６０の上方に設けられたコイル６３に第１高周波電源６４が接続され、更に、基板載置台６１に第２高周波電源６２が接続される。なお、コイル６３は、シリコン基板１の主面と平行な面内において巻かれており、図ではその断面が示されている。
【００８５】
上記のように基板載置台６１に高周波電源を印加することで、シリコン基板１にバイアス電圧が印加されるので、プラズマ化した反応ガスがシリコン基板１に引き込まれる。そのような反応ガスの中には、膜の堆積に寄与するものの他に、堆積した膜をスパッタするものもある。このスパッタ作用により、キャパシタの肩部では膜の堆積とスパッタとが同時に行われ、該肩部に膜が厚く形成されるのが防がれる。これにより、キャパシタの側面の膜厚が均一にならされて、高アスペクトレシオのキャパシタ間に埋め込み性の良い第２絶縁膜を形成することができる。
【００８６】
そのようなＨＤＰＣＶＤ法を用いて、以下の条件下で成膜を行う。
・SiH4流量・・・６９sccm
・O2流量・・・３００sccm
・Ar流量・・・３００sccm
・圧力・・・６．２mTorr
・第１高周波電源６４の周波数・・・１３．５６ＭＨｚ
・第１高周波電源６４のパワー・・・３０００Ｗ
・第２高周波電源６２の周波数・・・２ＭＨｚ
・第２高周波電源６２のパワー・・・１２００Ｗ
・成膜温度・・・２５０℃
これにより、図５（ｂ）に示すように、第２層間絶縁膜１７として、厚さが８００ｎｍ程度の酸化シリコン（SiO2）が第２キャパシタ保護絶縁膜１６上に埋め込み性良く形成される。埋め込み性が良いので、高集積化が進んでキャパシタＱ間の間隔が狭くなっても、その間の第２層間絶縁膜１７に空洞が形成されることがない。
【００８７】
なお、上記のSiH4に代えて、Si2H6又はSi3H8等のシラン系ガス、又はSiCl4等の塩素含有ガス使用しても良い。
【００８８】
更に、必要なら、第２層間絶縁膜１７にＦフッ素、P（リン）、又はB（ボロン）等を含有させてもよい。その場合は、上記のシラン系ガスに加え、更にC2F6、B2H6、B(OCH3)3、B(OC2H5)3、又はPH3等を反応ガスに添加すればよい。
【００８９】
これらのことは、後述の第２実施形態でも同様である。
【００９０】
上記のように、ＨＤＰＣＶＤ法では基板にバイアス電圧が印加されているので、SiH4から解離した水素イオンＨ+がシリコン基板１に引き込まれると考えられる。そのため、基板にバイアス電圧を印加しないプラズマＣＶＤ法と比較して、水素イオンＨ+によってキャパシタ誘電体膜１２ａが劣化し易いと考えられる。
【００９１】
そして、そのキャパシタ誘電体膜１２ａの劣化によって、キャパシタのインプリント特性が劣化すると考えられる。インプリント特性の劣化とは、キャパシタにある信号（例えば「１」）を書いた後、そのままの状態である時間放置した後に、逆の信号（例えば「０」）をそのキャパシタに書いた場合にその逆信号を読み出すことができなくなる、という問題である。すなわち、逆方向の信号がキャパシタに刷り込まれて、逆信号が書き込みにくくなっている状態である。
【００９２】
そのようなバイアス電圧の影響を確かめるため、本願発明者は、次のような実験を行った。この実験では、第２層間絶縁膜１７をＨＤＰＣＶＤ法で形成する場合と、それをバイアス電圧を印加しないプラズマＣＶＤ法で形成する場合とにおいて、各々のインプリント特性の劣化が比較された。なお、プラズマＣＶＤ法においては、ＴＥＯＳを含む反応ガスが用いられた。また、第２キャパシタ保護絶縁膜１６は形成せず、第２層間絶縁膜１７を第１キャパシタ保護絶縁膜１４上に直に形成した。
【００９３】
その結果を  図２０に示す。 図２０において、左側の縦軸のＱ３(88)（μＣ／ｃｍ2）とは、２トランジスタ／２キャパシタタイプの２対のキャパシタに逆信号を書き込み、それを１５０℃、８８時間ベークした後の分極電荷量の差を表す。また、右側のＱ３レートとは、ｅ時間（ｅ＝自然対数）後のキャパシタの劣化率を表す。即ち、Ｑ３(88)の値が大きいほど、またＱ３レートの絶対値が小さいほど、インプリント特性が優れていることになる。
【００９４】
図２０に示されるように、バイアス電圧を印加しない場合（プラズマＴＥＯＳ）にインプリント特性が最も良い。そして、ＨＤＰＣＶＤを用いるとインプリント特性が悪くなり、特に、バイアス電圧（基板載置台６１（ 図１８参照）に印加する高周波電圧）が大きくなるにつれて、そのインプリント特性が悪くなる。
【００９５】
これにより、バイアス電圧を印加して第２層間絶縁膜１７を形成すると、バイアス電圧を印加しない場合と比べてキャパシタＱが劣化するのが明らかとなった。しかも、同図に示されるように、キャパシタＱの劣化は、バイアス電圧が大きいほど甚だしいことが明らかとなった。
【００９６】
ところで、アルミナよりなる第１キャパシタ保護絶縁膜１４（ 図５（ｂ）参照）だけでは、その水素イオンＨ+を十分にブロックすることができず、キャパシタ誘電体膜１２ａを劣化させると考えられる。
【００９７】
これに対し、本発明では、第１キャパシタ保護絶縁膜１４の上に更に第２キャパシタ保護絶縁膜１６を形成したので、その第２キャパシタ保護絶縁膜１６によって水素イオンＨ+の衝突エネルギが吸収され、その運動速度が遅くなる。これにより、下層の第１キャパシタ保護絶縁膜１４で水素イオンＨ+をブロックすることができるようになり、キャパシタ誘電体膜１２ａが水素イオンＨ+によって劣化するのを防ぐことができる。
【００９８】
しかも、ＴＥＯＳを使用して成膜された第２キャパシタ保護絶縁膜１６はカバレッジが良いため、衝突する水素イオンＨ+をキャパシタＱの上部と側部とで均等に吸収することができる。
【００９９】
更に、ＴＥＯＳはSiH4と比較して還元性の水素を発生し難いので、水素によりキャパシタＱを劣化させる恐れが無い。
【０１００】
なお、必要なら、第２層間絶縁膜１７に対してプラズマ処理を行ってもよい。その条件は、第２キャパシタ保護絶縁膜１６のそれと同様なので省略する。
【０１０１】
ところで、第２層間絶縁膜１７は、キャパシタＱ間を埋め込む目的で形成されるので、それを不必要に厚く形成する必要はない。もし、それをあまり厚く形成し過ぎると、その成膜時間が長くなるので、たとえ第２キャパシタ保護絶縁膜１６を形成しても、キャパシタ誘電体膜１２ａが水素イオンＨ+やスパッタ性のイオンに長時間曝されてダメージを受けてしまう恐れがある。そこで、第２層間絶縁膜１７の膜厚は、キャパシタＱの高さ約６００ｎｍ（≒下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａの合計膜厚）よりも厚く、且つ、その高さに１μｍを加算した膜厚（＝１６００ｎｍ）よりも薄く設定されるのが好ましい。そのような膜厚によれば、キャパシタ誘電体膜１２ａがダメージを受けるのを最大限抑えながら、キャパシタＱ間を第２層間絶縁膜１７で埋め込むことができる。
【０１０２】
次に、図６（ａ）に示すように、第３絶縁膜１８として厚さ７００ｎｍ程度の酸化シリコン（SiO2）を第２層間絶縁膜１７上に形成する。この第３絶縁膜１８は、図１７に示したプラズマＣＶＤ装置で形成され、その成膜条件は次の通りである。
・ＴＥＯＳガス流量・・・４６０sccm
・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm
・O2流量・・・７００sccm
・圧力・・・９．０Ｔｏｒｒ
・高周波電源５４の周波数・・・１３．５６ＭＨｚ
・高周波電源５４のパワー・・・４００Ｗ
・成膜温度・・・３９０℃
次いで、図６（ｂ）に示すように、第２層間絶縁膜１７と第３絶縁膜１８とをＣＭＰ法により研磨し、その表面を平坦化する。その平坦化は、上部電極１３ａ上での第２層間絶縁膜１７の厚さが２００ｎｍになるまで行われる。
【０１０３】
このとき、第３絶縁膜１８を形成したことで、研磨膜厚を増大させることができ、それにより研磨後の膜厚分布を一様にすることができる。
【０１０４】
このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２層間絶縁膜１７表面に付着したりその内部に吸収される。そこで、第２層間絶縁膜１７をN2Oプラズマに曝して脱水とともに膜質を改善する。これにより、後の工程での加熱と水によるキャパシタの劣化が防止される。
【０１０５】
次に、図７（ａ）に示すように、第２層間絶縁膜１７の上にレジスト１９を塗布し、これを露光、現像して、不純物拡散領域４ａ、４ｂの上にそれぞれホール形成用窓１９ａ〜１９ｄを形成する。
【０１０６】
続いて、第２層間絶縁膜１７、第２キャパシタ保護絶縁膜１６、上層保護絶縁膜１４ｂ、第１層間絶縁膜９、及びカバー絶縁膜７をドライエッチングして、不純物拡散領域４ａ、４ｂの上にコンタクトホール１７ａ〜１７ｄを形成する。このとき、第２層間絶縁膜１７、第２キャパシタ保護絶縁膜１６、上層保護絶縁膜１４ｂ、及び第１層間絶縁膜９をエッチングする場合には、例えばAr、C4F8、O2の混合ガスがエッチングガスとして使用される。そして、酸窒化シリコンよりなるカバー絶縁膜７をエッチングする場合には、上記の混合ガスにCF4を添加したものをエッチングガスとして使用する。
【０１０７】
なお、コンタクトホール１７ａ〜１７ｄは、上が広くて下が狭いテーパ状となり、深さ方向中央での直径は約０．５μｍとなる。
【０１０８】
この場合の平面図は 図１４の通りであり、上の図７（ａ）は 図１４のＩ−Ｉ断面図に相当する。
【０１０９】
次に、レジスト１９を除去した後に、 図７（ｂ）に示すように、第２層間絶縁膜１７の上とコンタクトホール１７ａ〜１７ｄの内面にスパッタリング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン(TiN)膜を５０ｎｍの厚さに形成し、これらの膜をグルー膜２０とする。さらに、フッ化タングステンガス(WF6)、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー膜２０の上にタングステン膜２１を形成する。なお、タングステン膜２１の成長初期にはシラン（SiH4）ガスも使用する。タングステン膜２１は、各コンタクトホール１７ａ〜１７ｄを完全に埋め込む厚さ、例えば第２層間絶縁膜１７上で５００ｎｍ程度とする。
【０１１０】
なお、コンタクトホール１７ａ〜１７ｄはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜２１には空洞が形成され難い。
【０１１１】
次に、図８（ａ）に示すように、第２層間絶縁膜１７上のタングステン膜２１とグルー膜２０とをＣＭＰ法により除去し、各コンタクトホール１７ａ〜１７ｄ内にのみ残す。これにより、コンタクトホール１７ａ〜１７ｄ内のタングステン膜２１とグルー膜２０をプラグ２１ａ〜２１ｄとして使用する。ここで、ＣＭＰ法の代わりにエッチングバックを用いると、タングステン膜２１のエッチングとグルー膜２０のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【０１１２】
その後に、コンタクトホール１７ａ〜１７ｄ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２層間絶縁膜１７表面に付着したり内部に浸透した水分を除去するために、真空チャンバ（不図示）中で３９０℃の温度で第２層間絶縁膜１７を加熱して水を外部に放出させる。このような脱水処理の後に、第２層間絶縁膜１７をN2プラズマに曝して膜質を改善するアニールを例えば２分間行う。ここで、N2Oプラズマではなく、N2プラズマを使用したのは、コンタクトホール１７ａ〜１７ｄ内のタングステン膜２１のエッチングを防止するためと、脱水してキャパシタの劣化を防止するためだけでなく、キャパシタＱを構成する膜が熱ストレスによって剥がれることを防止するためである。膜の剥がれは、その周辺の膜との熱ストレスの違い等によって発生する。
【０１１３】
続いて、図８（ｂ）に示すように、第２層間絶縁膜１７とプラグ２１ａ〜２１ｄの上に、プラズマＣＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成する。このSiON膜は、シラン（SiH4）とN2Oの混合ガスを用いて形成され、プラグ２１ａ〜２１ｄの酸化を防止するための酸化防止絶縁膜２２として使用される。
【０１１４】
次に、 図９（ａ）に示すように、フォトリソグラフィー法により酸化防止絶縁膜２２、第２層間絶縁膜１７、第２キャパシタ保護絶縁膜１６、第１キャパシタ保護絶縁膜１４をパターニングして、キャパシタＱの上部電極１３ａに至るコンタクトホール１７ｅ〜１７ｇを形成する。
【０１１５】
この後に、５５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１２ａの膜質を改善する。この場合、プラグ２１ａ〜２１ｄは酸化防止絶縁膜２２によって酸化が防止される。
【０１１６】
この場合の平面図は図１５の通りであり、上の図９（ａ）は図１５のＩ−Ｉ断面図に相当する。図１５に示すように、下部電極１１ａの上には、コンタクトホール１７ｅ〜１７ｇと同時に下部電極用コンタクトホール１７ｈ〜１７ｊが形成される。
【０１１７】
その後に、図９（ｂ）に示すように、CF系のガスを用いてSiON酸化防止絶縁膜２２をドライエッチングする。
【０１１８】
次に、ＲＦエッチング法によりプラグ２１ａ〜２１ｄ、上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。その後に、図１０に示すように、第２層間絶縁膜１７、プラグ２１ａ〜２１ｄ、キャパシタＱのコンタクトホール１７ｅ〜１７ｇの上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【０１１９】
そして、その導電膜をフォトリソグラフィー法によりパターニングして、図１０に示すように、導電性コンタクトパッド２３ｂと一層目金属配線２３ａ、２３ｃ〜２３ｄを形成する。このうち、一層目金属配線２３ａ、２３ｃ〜２３ｄは、コンタクトホール１７ｅ〜１７ｇを介して上部電極１３ａと電気的に接続される。
【０１２０】
この場合の平面図は図１６の通りであり、上の図１０は図１６のＩ−Ｉ断面図に相当する。
【０１２１】
図１６に示すように、上記の導電膜は下部電極用コンタクトホール１７ｈ〜１７ｊ内にも形成されて、そこで下部電極１１ａと電気的に接続された一層目金属配線２３ｅ〜２３ｇとなっている。
【０１２２】
この後は、導電性コンタクトパッド２３ｂと一層目金属配線２３ａ、２３ｃ〜２０ｄ、及び第２層間絶縁膜１７を覆う絶縁膜（不図示）を形成する。そして、フォトリソグラフィー法によりその絶縁膜をパターニングして、導電性コンタクトパッド２３ｂ上にコンタクトホールを形成し、その中にTiN膜とタングステン膜との２層構造のプラグを形成する。その後、そのプラグと電気的に接続される二層目金属配線を絶縁膜上に形成する。
【０１２３】
上記した実施形態では、図５（ｂ）に示したように、キャパシタＱを覆う第１キャパシタ保護絶縁膜１４を形成した後、更にその上に第２キャパシタ保護絶縁膜１６を形成したうえで、その上にＨＤＰＣＶＤ法で第２層間絶縁膜１７を形成するようにした。
【０１２４】
このようにすると、ＨＤＰＣＶＤ法で生成される水素イオンＨ+やスパッタ性のイオンは、第２キャパシタ保護絶縁膜１６によりその衝突エネルギが吸収されて運動速度が遅くなるので、その下の第１キャパシタ保護絶縁膜１４が上記のイオンをブロックすることができ、キャパシタ誘電体膜１２ａが上記のイオンによって劣化するのを防ぐことができる。
【０１２５】
図２１は、第２キャパシタ保護絶縁膜１６の効果を確かめるために行った実験の結果について示すグラフである。
【０１２６】
この実験は、上記の諸工程を行ってウエハにチップを集積形成し、その工程中に不良の発生しなかったｎ個のチップに対して行われた。そして、そのチップ中のキャパシタにデータ（「０」、「１」等）を書き込み、その後ウエハに１５０℃のベークをかけた。次いで、ＦｅＲＡＭ動作保証のワースト条件（例えば最低電源電圧４．５Ｖ、温度８５℃）でキャパシタからデータを読み出して、それが最初に書き込んだデータと同じものか否かをチェックした。更にその後、今読み出したデータと逆のデータ（即ち「０」、「１」を逆にする）を書き込み、それが正しく読めるか否かをチェックした。そして、このフローにおいて、上記２回の読み出しのうちいずれかでエラーが出た場合にそのチップは「不良」であるとし、「不良」のチップ数をｍとした。
【０１２７】
図２１の縦軸は、（ｍ／ｎ）×１００で定義されるウエハリテンション歩留まりを表す。リテンションとは、データが壊れることなく長時間にわったって保持される能力を言う。そして、図２１の横軸は、ベークの累積時間を表す。
【０１２８】
なお、この実験では、第２キャパシタ保護絶縁膜１６の厚さを１００ｎｍとした。また、比較のために、第２キャパシタ保護絶縁膜１６を形成せず、アルミナよりなる第１キャパシタ保護絶縁膜１４の上に直にＨＤＰＣＶＤ法で第２層間絶縁膜１７を形成した場合も調査した。
【０１２９】
図２１に示されるように、第２キャパシタ絶縁膜１６が無い場合は、ベークをかけた直後から歩留まりが悪化している。
【０１３０】
これに対し、第２キャパシタ絶縁膜１６を形成した場合は、ベークを１０００時間かけても歩留まりが悪化せず、略１００％に近い値を保持している。
【０１３１】
この結果より、ＨＤＰＣＶＤ法で第２層間絶縁膜１７を形成する場合には、単層の第１キャパシタ保護絶縁膜１４だけではキャパシタＱへのプロセスダメージを防ぎきれず、その上に更に第２キャパシタ絶縁膜１６を形成することで、キャパシタＱへのダメージが効果的に低減されるのがわかる。
【０１３２】
（第２の実施の形態）
以下に本発明の第２の実施の形態を図面に基づいて説明する。
【０１３３】
図２２〜図２７は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【０１３４】
第２の実施の形態は、第１の実施の形態をスタック型のＦｅＲＡＭに適用したものである。
【０１３５】
まず、図２２(a)に示す断面構造を形成するまでの工程を説明する。
【０１３６】
図２２(a)に示すように、ｎ型又はｐ型のシリコン（半導体）基板７１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め込み、ＳＴＩ構造の素子分離絶縁膜７２を形成する。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【０１３７】
続いて、シリコン基板７１のトランジスタ形成領域にｐ型不純物を導入してｐウェル７１ａを形成する。さらに、シリコン基板７１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜７３となるシリコン酸化膜を形成する。
【０１３８】
次に、シリコン基板７１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート電極７４ａ，７４ｂを形成する。
【０１３９】
なお、１つのｐウェル７１ａ上には２つのゲート電極７４ａ，７４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線ＷＬの一部を構成する。
【０１４０】
次に、ｐウェル７１ａのうちゲート電極７４ａ，７４ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７５ａ〜７５ｃを形成する。
【０１４１】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板７１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極７４ａ，７４ｂの両側部分に側壁絶縁膜７６として残す。
【０１４２】
続いて、ゲート電極７４ａ，７４ｂと側壁絶縁膜７６をマスクに使用して、第１〜第３のｎ型不純物拡散領域７５ａ〜７５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域７５ａ〜７５ｃをＬＤＤ構造にする。
【０１４３】
なお、１つのトランジスタ形成領域における２つのゲート電極７４ａ，７４ｂの間の第１のｎ型不純物拡散領域７５ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域７５ｂ，７５ｃはキャパシタの下部電極に電気的に接続される。
【０１４４】
以上の工程により、ｐウェル７１ａにはゲート電極７４ａ，７４ｂとＬＤＤ構造のｎ型不純物拡散領域７５ａ〜７５ｃを有する２つのＭＯＳトランジスタＴ1，Ｔ2が形成される。
【０１４５】
次に、ＭＯＳトランジスタＴ1，Ｔ2を覆うカバー絶縁膜７７として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板７１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（SiO2）を第１層間絶縁膜７８としてカバー絶縁膜７７の上に形成する。
【０１４６】
続いて、第１層間絶縁膜７８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜７８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜７８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【０１４７】
次に、図２２(b)に示す構造を形成するまでの工程を説明する。
【０１４８】
まず、フォトリソグラフィー法によりカバー絶縁膜７７と第１層間絶縁膜７８をパターニングして、第１の不純物拡散領域７５ａに到達する深さの第１のコンタクトホール７８ａを形成する。その後、第１層間絶縁膜７８上面とコンタクトホール７８ａ内面に、グルー膜として膜厚３０ｎｍのチタン（Ti）膜と膜厚５０ｎｍの窒化チタン（TiN）膜をスパッタ法により順に形成する。さらに、WF6を用いるＣＶＤ法によってタングステン（Ｗ）膜をTiN膜上に成長して第１のコンタクトホール７８ａ内を完全に埋め込む。
【０１４９】
続いて、Ｗ膜、TiN膜及びTi膜をＣＭＰ法により研磨して第１層間絶縁膜７８の上面上から除去する。第１のコンタクトホール７８ａ内に残されたタングステン膜、TiN膜及びTi膜は第１プラグ７９として使用される。
【０１５０】
その後に、図２２(c)に示すように、第１層間絶縁膜７８上と第１プラグ７９上に、膜厚１００ｎｍの窒化シリコン(Si3N4)よりなる酸化防止絶縁膜８０ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜８０ｂをプラズマＣＶＤ法により順に形成する。そのSiO2膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜８０ａは、後のアニール等による熱処理の際にプラグ７９が異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【０１５１】
上記第１層間絶縁膜７８、酸化防止絶縁膜８０ａ、及び下地絶縁膜８０ｂにより、第１絶縁膜９４が構成される。
【０１５２】
次に、レジストパターン（不図示）を用いて、 図２３(a)に示すように第１絶縁膜９４をエッチングすることにより、第２及び第３の不純物拡散領域７５ｂ，７５ｃの上に第２及び第３のコンタクトホール７８ｂ，７８ｃを形成する。
【０１５３】
さらに、下地絶縁膜８０ｂ上面と第２、第３のコンタクトホール７８ｂ，７８ｃ内面に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をTiN膜上に成長して第２、第３のコンタクトホール７８ｂ，７８ｃ内を完全に埋め込む。
【０１５４】
続いて、 図２３(b)に示すように、Ｗ膜、TiN膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜８０ｂの上面上から除去する。これにより第２、第３のコンタクトホール７８ｂ，７８ｃ内に残されたタングステン膜、TiN膜及びTi膜をそれぞれ第２、第３プラグ８１ａ，８１ｂとする。
【０１５５】
次に、図２３(c)に示す構造を形成するまでの工程を説明する。
【０１５６】
まず、第２、第３プラグ８１ａ，８１ｂ上と下地絶縁膜８０ｂ上に、例えば膜厚２００ｎｍのイリジウム（Ir）膜８２をスパッタ法により形成する。さらに、イリジウム膜８２の上に、例えば膜厚２３ｎｍの酸化プラチナ(PtO)膜８３をスパッタ法により形成する。続いて、酸化プラチナ膜８３上に、例えば膜厚５０ｎｍのプラチナ（Pt）膜８４をスパッタ法により形成する。
【０１５７】
それらのIr膜８２、PtO膜８３及びPt膜８４を多層構造の第１導電膜８５とする。なお、第１導電膜８５を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜８０ｂをアニールする。アニール方法として、例えば、アルゴン雰囲気中において６００〜７５０℃で加熱するＲＴＡを採用する。
【０１５８】
次に、第１導電膜８５上に、強誘電体膜８６として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜８６の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強誘電体膜８６の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ビスマス（Bi）系材料のSrBi2(TaxNb1-x)2O9（但し、０＜ｘ≦１）、Bi4Ti2O12等を使用してもよい。
【０１５９】
続いて、酸素雰囲気中で強誘電体膜８６をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１６０】
さらに、強誘電体膜８６の上に、第２導電膜８７として例えば膜厚２００ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。酸化イリジウム膜の成長条件は、スパッタパワーを１kWとし、成長雰囲気中にアルゴンと酸素をそれぞれ流す。
【０１６１】
この後に、第２導電膜８７上に、ハードマスク８８としてTiN膜８８ａとSiO2膜８８ｂを順に形成する。SiO2膜８８ｂはシリコンソースとしてＴＥＯＳガスを用いるプラズマＣＶＤにより形成される。そのハードマスク８８は、フォトリソグラフィー法により第２及び第３プラグ８１ａ，８１ｂの上方にキャパシタ平面形状となるようにパターニングされる。
【０１６２】
次に、図２４(a)に示すように、ハードマスク８８に覆われない領域の第２導電膜８７、強誘電体膜８６、第１導電膜８５を順次エッチングしてパターニングする。この場合、強誘電体膜８６は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第２導電膜８７と第１導電膜８５は、臭素(Br２）導入雰囲気中でスパッタ反応によりエッチングされる。
【０１６３】
以上により、酸化防止絶縁膜８０ｂの上には、第１導電膜８５よりなるキャパシタＱの下部電極８５ａと、強誘電体膜８６よりなるキャパシタＱの誘電体膜８６ａと、第２導電膜８７よりなるキャパシタＱの上部電極８７ａが形成される。そして、１つのトランジスタ形成領域において、１つの下部電極８５ａは第２プラグ８１ａを介して第２不純物拡散領域７５ｂに電気的に接続され、また、別の下部電極８５ａは第３プラグ８１ｂを介して第３不純物拡散領域７５ｃに電気的に接続される。その後に、ハードマスク８８を除去する。
【０１６４】
続いて、エッチングによる強誘電体膜８６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０１６５】
次に、図２４(b)に示すように、キャパシタＱを覆う第１キャパシタ保護絶縁膜８９として膜厚５０ｎｍのアルミナ（Al2O3）をスパッタにより下地絶縁膜８０ｂ上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件でキャパシタＱをアニールする。この第１キャパシタ保護絶縁膜８９は、プロセスダメージからキャパシタＱを保護するものである。
【０１６６】
次に、シリコン基板１を既述のプラズマＣＶＤ装置内（ 図１７参照）に入れ、次の条件で成膜を行う。
・ＴＥＯＳガス流量・・・４６０sccm
・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm
・O2流量・・・７００sccm
・圧力・・・９．０Ｔｏｒｒ
・高周波電源５４の周波数・・・１３．５６ＭＨｚ
・高周波電源５４のパワー・・・４００Ｗ
・成膜温度・・・３９０℃
これにより、図２５（ａ）に示すように、第２キャパシタ保護絶縁膜９５として、厚さが１００ｎｍの酸化シリコン（SiO2）が第１キャパシタ保護絶縁膜８９上に形成される。
【０１６７】
なお、必要なら、第２キャパシタ保護絶縁膜９５に対して脱水処理とプラズマ処理とを行っても良い。その条件は第１実施形態と同様なので省略する。
【０１６８】
次いで、図２５（ｂ）に示すように、既述のＨＤＰＣＶＤ法により、第２層間絶縁膜（第２絶縁膜）９０として厚さ８００ｎｍ程度の酸化シリコン（SiO2）を第２キャパシタ保護絶縁膜９５上に形成する。その第２層間絶縁膜９０は、第１実施形態で説明した図１８のＨＤＰＣＶＤ装置内で形成され、その成膜条件は次の通りである。
・SiH4流量・・・６９sccm
・O2流量・・・３００sccm
・Ar流量・・・３００sccm
・圧力・・・６．２Ｔｏｒｒ
・第１高周波電源６４の周波数・・・１３．５６ＭＨｚ
・第１高周波電源６４のパワー・・・３０００Ｗ
・第２高周波電源６２の周波数・・・２ＭＨｚ
・第２高周波電源６２のパワー・・・１２００Ｗ
・成膜温度・・・２５０℃
この第２層間絶縁膜９０をＨＤＰＣＶＤ法で成膜する際、その下に第２キャパシタ保護絶縁膜９５を形成したことで、成膜時に生成される水素イオンＨ+やスパッタ性のイオンの衝突エネルギがそこで吸収される。従って、下層の第１キャパシタ保護絶縁膜８９で上記のイオンをブロックすることができるようになり、キャパシタ誘電体膜８６ａが上記のイオンによって劣化するのを防ぐことができる。
【０１６９】
しかも、ＴＥＯＳを使用して成膜された第２キャパシタ保護絶縁膜９５はカバレッジが良いため、衝突する水素イオンＨ+をキャパシタの上部と側部とで均等に吸収することができる。
【０１７０】
更に、ＴＥＯＳはSiH4と比較して還元性の水素を発生し難いので、水素によりキャパシタＱを劣化させる恐れが無い。
【０１７１】
なお、必要なら、第２層間絶縁膜９０に対してプラズマ処理を行ってもよい。その条件は第１実施形態と同様なので省略する。
【０１７２】
その後、第３絶縁膜９６として厚さ７００ｎｍ程度の酸化シリコン（SiO2）を第２層間絶縁膜９０上に形成する。その成膜条件は第１実施形態ど同じなので省略する。
【０１７３】
次いで、 図２６（ａ）に示すように、第２層間絶縁膜９０と第３絶縁膜９６とをＣＭＰ法により研磨し、その表面を平坦化する。その平坦化は、上部電極８７ａ上での第２層間絶縁膜９０の厚さが３００ｎｍになるまで行われる。
【０１７４】
このとき、第３絶縁膜９５を形成したことで、研磨膜厚を増大させることができ、それにより研磨後の膜厚分布を一様にすることができる。
【０１７５】
次に、レジストマスク（不図示）を用いて、 図２６(ｂ)に示すように、第２層間絶縁膜９０、第２キャパシタ保護絶縁膜９５、第１キャパシタ保護絶縁膜８９、酸化防止絶縁膜８０ａ及び下地絶縁膜８０ｂをエッチングすることにより第１プラグ７９の上にホール９０ａを形成する。
【０１７６】
次いで、ホール９０ａ内と第２層間絶縁膜９０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー膜上に成長するとともにホール９０ａ内を完全に埋め込む。
【０１７７】
続いて、Ｗ膜、TiN膜及びTi膜をＣＭＰ法により研磨して第２層間絶縁膜９０の上面上から除去する。そして、 図２７（ａ）に示すように、ホール９０ａ内に残されたタングステン膜及びグルー膜を第４プラグ９１とする。この第４プラグ９１は、第１プラグ７９を介して第１不純物拡散領域７５ａに電気的に接続される。
【０１７８】
次に、 図２７(b)に示す構造を形成するまでの工程を説明する。
【０１７９】
まず、第４プラグ９１上と第２層間絶縁膜９０上に、第２の酸化防止絶縁膜（不図示）としてSiON膜をＣＶＤ法により形成する。さらに、第２の酸化防止絶縁膜（不図示）、第２層間絶縁膜９０、第２キャパシタ保護絶縁膜９５、及び第１キャパシタ保護絶縁膜８９をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極８７ａに至るコンタクトホール９０ｂを形成する。
【０１８０】
コンタクトホール９０ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０１８１】
その後に、第２層間絶縁膜９０上に形成された酸化防止絶縁膜をエッチバックによって除去するとともに、第４プラグ９１の表面を露出させる。
【０１８２】
次に、キャパシタＱの上部電極８７ａ上のコンタクトホール９０ｂ内と第２層間絶縁膜９０の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール９０ｂを介して上部電極８７ａと電気的に接続される一層目金属配線９１ａと第４プラグ９１に接続される導電性コンタクトパッド９１ｂを形成する。
【０１８３】
さらに、第２層間絶縁膜９０、一層目金属配線９１ａ及び導電性コンタクトパッド９１ｂの上に第３層間絶縁膜９２を形成する。続いて、第３層間絶縁膜９２をパターニングして導電性コンタクトパッド９１ｂの上にホール９２ａを形成し、そのホール９２ａ内に下から順にTiN膜及びＷ膜からなる第５プラグ９３を形成する。
【０１８４】
その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜９２上に形成する。そのビット線は、第５プラグ９３、導電性コンタクトパッド９１ｂ、第４プラグ９１及び第１プラグ７９を介して第１不純物拡散領域７５ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【０１８５】
なお、この場合の平面図は 図２８の通りであり、上の 図２７(ｂ)は 図２８のＩ−Ｉ線断面図に相当する。また、 図２９は図２８のII−II線断面図である。
【０１８６】
以上説明したように、本実施形態においても、第２キャパシタ保護絶縁膜９５を形成したことで、ＨＤＰＣＶＤ法で第２層間絶縁膜９０を形成する際に、キャパシタの誘電体膜８６ａがダメージを受けるのを防ぐことができる。
【０１８７】
以下に、本発明の特徴を付記する。
【０１８８】
（付記１）  半導体基板の上方に形成された第１絶縁膜と、
下部電極、誘電体膜、及び上部電極を前記第１絶縁膜上に順に形成してなるキャパシタと、
前記誘電体膜と前記上部電極とを覆う第１キャパシタ保護絶縁膜と、
前記第１キャパシタ保護絶縁膜上に形成された第２キャパシタ保護絶縁膜と、
前記第２キャパシタ保護絶縁膜上に形成された第２絶縁膜とを備え、
前記第２キャパシタ保護絶縁膜の炭素含有量が、前記第２絶縁膜の炭素含有量よりも多いことを特徴とする半導体装置。
【０１８９】
（付記２）  前記第２キャパシタ保護絶縁膜は、シリコン酸化膜であることを特徴とする付記１に記載の半導体装置。
【０１９０】
（付記３）  前記第２絶縁膜は、シリコン酸化膜であることを特徴とする付記１又は付記２に記載の半導体装置。
【０１９１】
（付記４）  前記第１キャパシタ保護絶縁膜は、アルミナ、ＰＬＺＴ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかからなることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０１９２】
（付記５）  前記誘電体膜は、ＰＺＴ系材料、ビスマス系材料のいずれかからなることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
【０１９３】
（付記６）  前記上部電極に至るホールが前記第１キャパシタ保護絶縁膜、前記第２キャパシタ保護絶縁膜、及び前記第２絶縁膜に形成され、
前記ホールを介して前記上部電極と電気的に接続された配線が前記第２絶縁膜上に形成されたことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１９４】
（付記７）  半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、順に、第１導電膜、強誘電体膜、及び第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタの誘電体膜を形成する工程と、
前記第１導電膜をパターニングしてキャパシタの下部電極を形成する工程と、
前記誘電体膜と前記上部電極とを覆う第１キャパシタ保護絶縁膜を形成する工程と、
前記第１キャパシタ保護絶縁膜を覆う第２キャパシタ保護絶縁膜を、前記半導体基板にバイアス電圧を印加しない状態で化学的気相成長法により形成する工程と、
前記第２キャパシタ保護絶縁膜上に、前記半導体基板にバイアス電圧を印加した状態で、化学的気相成長法により第２絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９５】
（付記８）  前記第１キャパシタ保護絶縁膜を形成する工程は、前記半導体基板にバイアス電圧が印加されない状態で行われることを特徴とする付記７に記載の半導体装置の製造方法。
【０１９６】
（付記９）  前記第２キャパシタ保護絶縁膜を形成する工程は、前記第２絶縁膜を形成する工程よりも高い圧力中で行われることを特徴とする付記７又は付記８に記載の半導体装置の製造方法。
【０１９７】
（付記１０）  前記第２キャパシタ保護絶縁膜を形成する工程におけるプラズマ密度は、前記第２絶縁膜を形成する工程におけるプラズマ密度よりも低いことを特徴とする付記７乃至付記９いずれかに記載の半導体装置の製造方法。
【０１９８】
（付記１１）  前記第２キャパシタ保護絶縁膜を形成する工程は、ＴＥＯＳを含む反応ガスを使用する化学的気相成長法により行われることを特徴とする付記７乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１９９】
（付記１２）  前記第２絶縁膜を形成する工程は、SiH4、Si2H6、Si3H8及びSiCl4のいずれかを含む反応ガスを使用する化学的気相成長法により行われることを特徴とする付記７乃至付記１１のいずれかに記載の半導体装置の製造方法。
【０２００】
（付記１３）  前記第２絶縁膜を形成する工程は、フッ素、リン、及びボロンのいずれかを含むガスを前記反応ガスに添加することを特徴とする付記１２に記載の半導体装置の製造方法。
【０２０１】
（付記１４）  前記第２キャパシタ保護絶縁膜を形成する工程は、前記第２キャパシタ保護絶縁膜を加熱して脱水処理する工程を有することを特徴とする付記７乃至付記１３のいずれかに記載の半導体装置の製造方法。
【０２０２】
（付記１５）  前記第２キャパシタ保護絶縁膜を形成する工程は、前記第２キャパシタ保護絶縁膜をN（窒素）含有のプラズマ雰囲気に曝して膜質を改善する工程を有することを特徴とする付記７乃至付記１４のいずれか一に記載の半導体装置の製造方法。
【０２０３】
（付記１６）  前記第２絶縁膜を形成する工程は、前記第２絶縁膜をN（窒素）含有のプラズマ雰囲気に曝して膜質を改善する工程を有することを特徴とする付記７乃至付記１５のいずれか一に記載の半導体装置の製造方法。
【０２０４】
（付記１７）  前記第１キャパシタ保護絶縁膜を形成する工程は、
前記誘電体膜と前記上部電極とを覆う下層保護絶縁膜を前記第１導電膜上に形成する工程と、
前記下層保護絶縁膜をパターニングして少なくとも前記誘電体膜上と前記上部電極上に残す工程と、
前記第１絶縁膜上と前記下層保護絶縁膜上とに上層保護絶縁膜を形成して、前記上層保護膜と前記下層保護膜とを前記第１キャパシタ保護絶縁膜として適用する工程とを有することを特徴とする特徴とする付記７乃至付記１６のいずれかに記載の半導体装置の製造方法。
【０２０５】
（付記１８）  前記キャパシタが複数形成され、前記第１キャパシタ保護絶縁膜と第２キャパシタ保護絶縁膜との合計膜厚は、複数の前記上部電極の最小間隔の半分以下であることを特徴とする付記７乃至付記１７のいずれかに記載の半導体装置の製造方法。
【０２０６】
（付記１９）  前記第２絶縁膜の膜厚は、前記下部電極と前記誘電体膜と前記キャパシタ上部電極との合計膜厚よりも厚く、且つ、前記合計膜厚に１μｍを加算した膜厚よりも薄いことを特徴とする付記７乃至付記１８のいずれかに記載の半導体装置の製造方法。
【０２０７】
（付記２０）  前記第２絶縁膜を形成する工程は、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第２絶縁膜と前記第３絶縁膜とを研磨して表面を平坦化する工程とを有することを特徴とする付記７乃至付記１９のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２０８】
【図１】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１）である。
【図２】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その２）である。
【図３】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その３）である。
【図４】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その４）である。
【図５】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その５）である。
【図６】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その６）である。
【図７】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その７）である。
【図８】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その８）である。
【図９】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その９）である。
【図１０】本発明の第１の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１０）である。
【図１１】図２（ｂ）に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１２】図３（ａ）に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１３】図４（ａ）に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１４】図７（ａ）に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１５】図９（ａ）に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１６】図１０に示される本発明の第１の実施形態に係る半導体装置の平面図である。
【図１７】本発明の各実施形態に係る半導体装置の製造工程に使用されるプラズマＣＶＤ装置の構成図である。
【図１８】本発明の各実施形態に係る半導体装置の製造工程に使用されるＨＤＰＣＶＤ装置の構成図である。
【図１９】本発明の各実施形態に係る半導体装置の製造工程において、第２キャパシタ絶縁膜の膜厚が満足すべき条件について説明するための断面図である。
【図２０】本発明の第１の実施形態に係る半導体装置の製造工程において、バイアス電圧を印加して第２絶縁膜を形成した場合と、バイアス電圧を印加しないで形成した場合とで、キャパシタＱが受けるダメージの差について示すグラフである。
【図２１】本発明の第１の実施形態に係る半導体装置の製造工程において、第２キャパシタ保護絶縁膜を形成した場合としない場合とでキャパシタＱが受けるダメージの差について示すグラフである。
【図２２】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１）である。
【図２３】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その２）である。
【図２４】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その３）である。
【図２５】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その４）である。
【図２６】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その５）である。
【図２７】本発明の第２の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その６）である。
【図２８】図２７（ｂ）に示される本発明の第２の実施形態に係る半導体装置の平面図である。
【図２９】図２８のII−II線断面図である。
【符号の説明】
【０２０９】
１、７１・・・シリコン基板（半導体基板）、２、７２・・・素子分離絶縁膜、３ａ、３ｂ、７１ａ・・・ウエル、４ａ、４ｂ、７５ａ〜７５ｃ・・・不純物拡散領域、５、７３・・・ゲート絶縁膜、６ａ、６ｂ、７４ａ、７４ｂ・・・ゲート電極、７、７７・・・カバー絶縁膜、８ａ、８ｂ・・・高融点金属シリサイド層、９・・・第１層間絶縁膜（第１絶縁膜）、１０、７６・・・側壁絶縁膜、１１、８５・・・第１導電膜、１１ａ、８５ａ・・・下部電極、１２、８６・・・強誘電体膜、１２ａ、８６ａ・・・キャパシタ誘電体膜、１３、８７・・・第２導電膜、１３ａ、８７ａ・・・上部電極、１４、８９・・・第１キャパシタ保護絶縁膜、１４ａ・・・下層保護絶縁膜、１４ｂ・・・上層保護絶縁膜、１６、９５・・・第２キャパシタ保護絶縁膜、１７、９０・・・第２層間絶縁膜（第２絶縁膜）、１７ａ〜１７ｇ、７８ａ〜７８ｃ、９０ｂ・・・コンタクトホール、１７ｈ〜１７ｊ・・・下部電極用コンタクトホール、１８、９６・・・第３絶縁膜、１９・・・レジスト、１９ａ〜１９ｄ・・・ホール形成用窓、２０・・・グルー膜、２１・・・タングステン膜、２１ａ〜２１ｄ、７９、８１ａ、８１ｂ、９１、９３・・・プラグ、２２、８０ａ・・・酸化防止絶縁膜、２３ａ、２３ｃ〜２３ｇ、９１ａ・・・一層目金属配線、２３ｂ・・・導電性コンタクトパッド、５０、６０・・・チャンバ、５１、６１・・・基板載置台、５３、６３・・・ガス分散板、５４、６４・・・高周波電源、６２・・・低周波電源、７８・・・第１層間絶縁膜、９０ａ、９２ａ・・・、ホール、９２・・・第３層間絶縁膜、９４・・・第１絶縁膜。
【図１】
2006203252.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006203252.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006203252.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006203252.tif 000018
【図１７】
2006203252.tif 000019
【図１８】
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【図１９】
2006203252.tif 000021
【図２０】
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【図２１】
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【図２２】
2006203252.tif 000024
【図２３】
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【図２４】
2006203252.tif 000026
【図２５】
2006203252.tif 000027
【図２６】
2006203252.tif 000028
【図２７】
2006203252.tif 000029
【図２８】
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【図２９】
2006203252.tif 000031