(57)【要約】【課題】  フラッシュメモリの不良ブロック管理をハードウェア的に管理すること。【解決手段】  フラッシュメモリの最初ブーティング時、メモリセルアレイ部の所定のブロックに貯蔵された不良ブロックマッピングテーブルは、不良ブロックマッピングレジスター部に貯蔵される。アドレス選択部は、外部から論理的アドレスを受信して、不良ブロックマッピングレジスター部に貯蔵された不良ブロックアドレスと比較する。不良ブロック状態制御部は、不良ブロックマッピングレジスター部に貯蔵されたリマッピングマークを計数し、リマッピングマークフラグをアドレス選択部に出力する。アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。【選択図】    図１
2006048893.tif 000002
【特許請求の範囲】
【請求項１】
受信される物理的アドレスによってデータを貯蔵して、不良ブロックマッピング情報を貯蔵するためのメモリセルアレイ部と、
前記不良ブロックマッピング情報を貯蔵するための不良ブロックマッピングレジスター部と、
外部から印加される論理的アドレス又は前記論理的アドレスに相応する予備ブロックアドレスを前記物理的アドレスとして選択して、不良ブロックアドレスを発生するためのアドレス選択部と、
前記アドレス選択部から前記不良ブロックアドレスを受信して、前記不良ブロックマッピングレジスターの不良ブロックマッピング情報を更新して、前記不良ブロックマッピングレジスター部に貯蔵された不良ブロックアドレスの数を計数して、前記アドレス選択部の選択動作を制御し、前記不良ブロックマッピングレジスターに貯蔵された不良ブロックマッピング情報を前記メモリセルアレイ部に貯蔵するための不良ブロック状態制御部と、を含むフラッシュメモリ。
【請求項２】
前記メモリセルアレイ部は、
データを貯蔵するための貯蔵ブロックと、
前記貯蔵ブロックのうち、誤動作が発生した少なくとも一つの貯蔵ブロックを置き換えるための予備ブロックと、
前記不良ブロックマッピング情報を貯蔵するためのマッピング情報貯蔵ブロックと、を含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項３】
前記不良ブロックマッピング情報は、
前記メモリセルアレイ部の不良ブロックに相応する不良ブロックアドレスと、
前記不良ブロックアドレスに相応する予備ブロックアドレスと、
不良ブロックアドレスを識別するためのリマッピングマークと、を含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項４】
前記フラッシュメモリは、最初のブーティング時に前記メモリセルアレイ部に貯蔵された不良ブロックマッピング情報を、前記不良ブロックマッピングレジスター部にローディングするための不良ブロックマッピングローディング部を更に含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項５】
前記アドレス選択部は、
前記論理的アドレス及び前記不良ブロックアドレスを比較するためのアドレス比較器と、
前記論理的アドレス又は前記予備ブロックアドレスを物理的アドレスとして選択するためのＭＵＸと、
前記論理的アドレスを貯蔵するためのラッチと、を含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項６】
前記アドレス比較器の比較動作の回数は、前記不良ブロック状態制御部が計数したリマッピングマークの個数に相応することを特徴とする請求項５記載のフラッシュメモリ。
【請求項７】
論理的アドレスを受信する段階と、
リマッピングマークの数を決定する段階と、
前記リマッピングマークの数が第１所定の数量である場合、前記論理的アドレスを物理的アドレスとして選択してメモリセルアレイ部に印加する段階と、
前記リマッピングマークの数が第２所定の数量である場合、前記論理的アドレスが不良ブロックアドレスと一致するか否かを決定する段階と、
前記論理的アドレスと不良ブロックアドレスとが一致する場合、前記論理的アドレスに相応する予備ブロックアドレスを物理的アドレスとして選択して、前記メモリセルアレイ部に印加する段階と、
前記論理的アドレスと不良ブロックアドレスとが一致しない場合、前記論理的アドレスを物理的アドレスとして選択して、前記メモリセルアレイ部に印加する段階と、を含むフラッシュメモリの不良ブロック管理方法。
【請求項８】
前記フラッシュメモリのメモリセルアレイ部に不良ブロック発生可否を決定する段階と、
前記不良ブロックの発生がない場合、前記フラッシュメモリに対する書き込み動作を行う段階と、
前記不良ブロックの発生がある場合、不良ブロック情報を不良ブロックマッピングレジスター部に貯蔵する段階と、
前記不良ブロック情報に基づいて、書き込み動作又は読み出し動作を行う段階と、
を含むフラッシュメモリの不良ブロック管理方法。
【請求項９】
不良ブロック情報を不揮発性メモリ部に貯蔵する段階を更に含むことを特徴とする請求項８記載のフラッシュメモリの不良ブロック管理方法。
【請求項１０】
不良ブロック情報を前記メモリセルアレイ部に貯蔵する段階を更に含むことを特徴とする請求項８記載のフラッシュメモリの不良ブロック管理方法。
【請求項１１】
前記フラッシュメモリ装置のメモリセルアレイ部における不良ブロック発生可否を決定する段階は、
論理的アドレスを受信する段階と、
リマッピングマークの数を決定する段階と、
前記リマッピングマークの数が第１の所定数量である場合、前記フラッシュメモリ装置の前記メモリセルアレイ部が正常ブロックであると決定する段階と、
前記リマッピングマークの数が第２の所定数量である場合、前記フラッシュメモリ装置の前記メモリセルアレイ部が不良ブロックであると決定する段階と、を含むことを特徴とする請求項８記載のフラッシュメモリの不良ブロック管理方法。
【請求項１２】
前記フラッシュメモリ装置のメモリセルアレイ部における不良ブロック発生可否を決定する段階は、
前記論理的アドレスと不良ブロックアドレスとの一致可否を決定する段階と、
前記論理的アドレスと前記不良ブロックアドレスとが一致する場合、前記論理的アドレスに相応する予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に印加する段階と、
前記論理的アドレスと前記不良ブロックアドレスとが一致しない場合、前記論理的アドレスを物理的アドレスとして選択して前記メモリセルアレイ部に印加する段階と、を含むことを特徴とする請求項１１記載のフラッシュメモリの不良ブロック管理方法。
【請求項１３】
フラッシュメモリ装置に電源を供給する段階、及び不揮発性メモリ部に貯蔵された不良ブロックマッピング情報を不良ブロックマッピングレジスター部に貯蔵する段階を更に含むことを特徴とする請求項１１記載のフラッシュメモリの不良ブロック管理方法。
【請求項１４】
前記メモリアレイ部のブロックに関する動作を行った後に、ブロックが正常的に動作するか否かを決定する段階を更に含むことを特徴とする請求項１１記載のフラッシュメモリの不良ブロック管理方法。
【請求項１５】
前記不良ブロック情報を不良ブロックマッピングレジスター部に貯蔵する段階の後に、不良ブロック内の有効ページに貯蔵されたデータを予備ブロックに貯蔵する段階を更に含むことを特徴とする請求項８記載のフラッシュメモリの不良ブロック管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に関し、より詳細には、不良ブロックを管理するためのフラッシュメモリ装置及びフラッシュメモリ装置の不良ブロック管理方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置であるフラッシュメモリは、データの記録及び消去が電気的に行われる特性を有する。従って、フラッシュメモリに対する需要は、携帯用機器を中心として増加している。通常、フラッシュメモリのセルは複数個のブロックで構成され、それぞれのブロックは多数のページで構成される。特に、ブロックはメモリセルに貯蔵されたデータを消去するための最小単位になる。
【０００３】
高集積化が要求されるメモリ装置の製造工程が有する多数の制約要件により、セルは不良を誘発する場合もある。
【０００４】
不良が発生したブロックを予備ブロックで置き換えるリダンダンシー技術とは、不良が発生したブロックのアドレスを把握し、把握されたアドレスの不良ブロックにはデータの書き込み動作や読み込み動作が行われないように阻止する技術である。又、不良が発生したブロックは、所定の物理的アドレスを有する予備ブロックで置き換えられ、置き換えられたブロックを通じてデータの書き込みや読み込み動作が行われる。
【０００５】
従来のリダンダンシー技術については、特許文献１に詳細に開示されている。従来技術によるリダンダンシー技術を採用する不揮発性メモリは、不良が発生したブロックに対する情報を貯蔵する貯蔵部、及び不良情報によって該当ブロックに対する動作を阻止する阻止回路を含むことを特徴とする。前記の構成要素を備える不揮発性メモリに対するデータの貯蔵や読み込み動作を行うために、外部のファームウェアからアドレス及びデータを印加し、貯蔵部に貯蔵された不良発生ブロックのアドレスとファームウェアから提供する物理的なアドレスとの比較を行う。比較結果、ファームウェアから提供する物理的なアドレスが不良発生アドレスと一致する場合、阻止回路は、不良発生ブロックの動作を阻止し、ファームウェアは新たなアドレスを提供して、メモリにデータを印加することになる。
【０００６】
前述した不良ブロック管理過程は、ファームウェアに過度な命令語が定義されることを意味する。即ち、アドレスの提供と新たなアドレスへの転換等の一連の過程を行うために、ファームウェアに移植されるコードは多様に定義されなければならない。又、ファームウェアに移植されるコードが複雑であると、フラッシュメモリを用いるシステム全体の性能の低下をもたらす。
【特許文献１】米国特許第６,２８８,９４０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記のような問題点を解決するための本発明の第１目的は、不良ブロック管理動作がハードウェア的な構成により制御されるフラッシュメモリを提供することにある。
【０００８】
又、本発明の第２目的は、前記第１目的によるフラッシュメモリでの不良ブロック管理方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記第１目的を達成するための本発明は、データを貯蔵して不良ブロックに対する情報を貯蔵するためのメモリセルアレイ部、前記不良ブロックに対する情報及び前記不良ブロックに相応する予備ブロックに対する情報を貯蔵するための不良ブロックマッピングレジスター部、外部から印加される第１アドレスと不良ブロックに相応する第２アドレスを選択的に比較するためのアドレス比較部、及び前記メモリセルアレイ部の不良ブロックに対する情報の貯蔵、前記不良ブロックマッピングレジスター部の貯蔵動作、及び前記アドレス比較部の選択的比較動作を制御するための不良ブロック状態制御部を含むフラッシュメモリを提供する。
【００１０】
前記第２目的を達成するための本発明は、 論理的アドレスを受信する段階、リマッピングマークの数を決定する段階、前記リマッピングマークの数が第１所定の数量である場合、前記論理的アドレスを物理的アドレスとして選択して、メモリセルアレイ部に印加する段階、前記リマッピングマークの数が第２所定の数量である場合、前記論理的アドレスが不良ブロックアドレスと一致するかを決定する段階、前記論理的アドレスと不良ブロックアドレスが一定する場合、前記論理的アドレスに相応する予備ブロックアドレスを物理的アドレスとして選択して、前記メモリセルアレイ部に印加する段階、及び前記論理的アドレスと不良ブロックアドレスが一致しない場合、前記論理的アドレスを物理的アドレスとして選択して、前記メモリセルアレイ部に印加する段階を含むフラッシュメモリ装置の不良ブロック管理方法を提供する。
【００１１】
又、本発明の第２目的は、前記フラッシュメモリのメモリセルアレイ部に不良ブロック発生可否を決定する段階、前記不良ブロックの発生がない場合、前記フラッシュメモリに書き込み動作 を行う段階、前記不良ブロックの発生がある場合、不良ブロック情報を不良ブロックマッピングレジスター部に貯蔵する段階、前記不良ブロック情報に基づいて、書き込み動作又は読み込み動作を行う段階、及び前記不良ブロックマッピングレジスター部に貯蔵された不良ブロック情報をメモリセルアレイ部に貯蔵する段階を含むフラッシュメモリの不良ブロック管理方法の提供を通じても達成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による好ましい実施例を添付された図面を参照して詳細に説明する。
【００１３】
図１は、本発明の好ましい実施例によるフラッシュメモリを示すブロック図である。
【００１４】
図１を参照すると、本発明によるフラッシュメモリは、メモリセルアレイ部１００、不良ブロックマッピングレジスター部２００、アドレス選択部３００、及び不良ブロック状態制御部４００を有する。
【００１５】
前記メモリセルアレイ部１００は、多数のブロックで構成される。多数のブロックは、相互に排他的に割り当てられたアドレスを有する。従って、それぞれのブロックは、互いに異なる固有のアドレスを有する。又、前記メモリセルアレイ部１００は、データを貯蔵するための貯蔵ブロック１１０、前記貯蔵ブロックのうち、誤動作が発生した不良ブロックを置き換えるための予備ブロック１３０、及び誤動作が発生した不良ブロックに対する情報を貯蔵するためのマッピング情報貯蔵ブロック１５０を有する。
【００１６】
メモリセルアレイ部１００でデータの消去又はプログラミングが行われるが、このような動作が行われるためには、アドレスバッファー１７０を通じてメモリセルアレイ部１００に印加される物理的アドレスによって、特定ブロック又は特定ブロック内のページがアクセスされなければならない。又、データの読み出し動作を用いて所定のブロック内のセルの動作が正常か否か（正常動作可否）が確認される。正常動作可否の確認の結果に従って、不良が発生したブロックは予備ブロックに置き換えられ、不良が発生したブロックにはデータのアクセスが発生されない。
【００１７】
又、マッピング情報貯蔵ブロック１５０は、不良ブロックに対する情報を貯蔵する。不良ブロックに対する情報は、不良ブロックマッピングテーブルの形態で貯蔵される。不良ブロックマッピングテーブルは、メモリセルアレイ部１００の所定のブロックの正常動作可否を示すリマッピングマーク（ｒｅｍａｐｐｉｎｇ  ｍａｒｋ）、ブロックの物理的アドレス及び前記物理的アドレスに相応する予備ブロックアドレスを有する。
【００１８】
不良ブロックマッピングレジスター部２００は多数のレジスターで構成され、不良ブロックマッピングテーブルを貯蔵する。
【００１９】
前記不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックマッピングテーブルに基づいて、アドレス選択部３００は外部から受信された論理的アドレス及び不良ブロックマッピングテーブルの不良ブロックアドレスを比較する役割を行う。好ましくは、前記不良ブロックマッピングテーブルのリマッピングマークの数だけ比較動作を行うことができる。
【００２０】
又、アドレス選択部３００は、前記比較結果及び不良ブロックに対する情報に基づいて受信された論理的アドレス又は予備ブロックアドレスを物理的アドレスとして選択することができる。リマッピングマークの数が０である場合には、不良ブロックがメモリセルアレイ部１００に存在しないことを示すので、受信される論理的アドレスに対する比較動作と関係なく論理的アドレスと同じ物理的アドレスをメモリセルアレイ部１００に印加することができる。論理的アドレスと物理的アドレスが同じであり、リマッピングマークの数が１以上である場合、アドレス選択部３００は、不良ブロックマッピングレジスター部２００から提供される予備ブロックアドレスを物理的アドレスとして選択して、メモリセルアレイ部１００に出力する。
【００２１】
不良ブロック状態制御部４００は、前記アドレス選択部３００のアドレス選択動作に必要なリマッピングマークフラグを発生する。前記リマッピングマークフラグは、不良ブロックレジスター部２００に貯蔵されたリマッピングマークの個数が１以上である場合、高レベルで設定される。
【００２２】
又、受信された論理的アドレスに相応するメモリセルアレイ部１００のブロックで動作不良が発生された場合、不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックマッピングテーブルを更新する。
【００２３】
又、前記不良ブロック状態制御部４００は、フラッシュメモリのパワーオフによる不良ブロックマッピングレジスター部２００のマッピングテーブルの消去に対して、前記不良ブロックマッピングレジスター部２００のマッピングテーブルをメモリセルアレイ部１００のマッピング情報貯蔵ブロック１５０に貯蔵する役割を行う。
【００２４】
好ましくは、フラッシュメモリは不良ブロックマッピングローディング部５００を更に含む。前記不良ブロックマッピングローディング部５００は、最初のブーティング(booting)時に前記メモリセルアレイ部１００に貯蔵された不良ブロックに対する情報を前記不良ブロックマッピングレジスター部２００にローディングする役割を行う。即ち、フラッシュメモリのアクセスが終了されると、不良ブロックに対する情報は、不良ブロックマッピングレジスター部２００からメモリセルアレイ部１００のマッピング情報貯蔵ブロック１５０に貯蔵される。フラッシュメモリがパワーオフされる場合にも、メモリセルアレイ部１００に貯蔵された不良ブロックに対する情報である不良ブロックマッピングテーブルは消去されない。従って、フラッシュメモリのブーティング時にメモリセルアレイ部１００に貯蔵された不良ブロックマッピングテーブルは、不良ブロックマッピングローディング部５００を通じて不良ブロックマッピングレジスター部２００に貯蔵される。
【００２５】
図２は、本発明の好ましい実施例による不良ブロックマッピングテーブルである。
【００２６】
図２を参照すると、前記不良ブロックマッピングテーブルは、リマッピングマーク、不良ブロックアドレス、及び予備ブロックアドレスで構成される。
【００２７】
リマッピングマークは、物理的アドレスに不良が発生した場合、不良の有無を表示するためのものである。前記図２でのリマッピングマークは、２ビットで構成されたものを図示したが、実施形態によってビット数を多様に構成することができる。不良ブロックアドレスは、メモリセルアレイ部を構成する貯蔵ブロックのうち、誤動作が発生したブロックのアドレスを意味する。貯蔵ブロックで不良が発生した場合、不良ブロックのアドレスは、不良ブロックマッピングテーブルに貯蔵され、前記不良ブロックに相応する予備ブロックアドレスが割り当てられる。
【００２８】
予備ブロックアドレスは、貯蔵ブロックで不良が発生された場合、不良ブロックを置き換える所定の予備ブロックを指定するためのアドレスである。
【００２９】
アドレス１に相応するブロック１に対するアクセスが行われる消去動作又はプログラミング動作が終了すると、フラッシュメモリはブロック１の正常動作可否を確認する。ブロック１が誤動作を発生すると判断される場合、前記不良ブロック状態制御部は、ブロック１のアドレスであるアドレス１を不良ブロックマッピングレジスター部に貯蔵し、前記アドレス１にリマッピングマーク１１を設定する。不良ブロックマッピングレジスター部に貯蔵された不良ブロックマッピングテーブルには、予備ブロックが割り当てられているので、外部から入力された論理的アドレスがブロック１を示す場合、メモリセルアレイ部に印加される物理的アドレスは、予備ブロック０に割り当てられたアドレスになる。
【００３０】
又、ブロック２に対する消去動作又はプログラミング動作の遂行後に、正常動作可否に対する確認によって、ブロック２が誤動作する不良ブロックであると判断される場合、不良ブロック状態制御部４００は、ブロック２のアドレスであるアドレス２をブロックマッピングレジスター部に貯蔵して、リマッピングマーク１１を設定する。外部から入力された論理的アドレスが、ブロック２を示す場合、メモリセルアレイ部に印加される物理的アドレスは、予備ブロック１に割り当てられたアドレスになる。
【００３１】
図３は、本発明の好ましい実施例によるアドレス選択部を示すブロック図である。
【００３２】
図３を参照すると、アドレス選択部３００は、アドレス比較器３１０、ＭＵＸ３３０、及びラッチ３５０で構成される。
【００３３】
アドレス比較器３１０は、外部から印加される論理的アドレス及び不良ブロックマッピングレジスター部に貯蔵された不良ブロックアドレスを比較する。前記２個のアドレスの比較結果は、マッチングフラグ（ｍａｔｃｈｉｎｇ  ｆｌａｇ）に出力される。論理的アドレスが不良ブロックアドレスと一致する場合、アドレス比較器３１０は、論理ハイレベルのマッチングフラグを発生させる。又、論理的アドレスと不良ブロックアドレスが一致しない場合、アドレス比較器は論理ロウレベルのマッチングフラグを発生させる。
【００３４】
ＭＵＸ３３０は、外部から印加される論理的アドレス及び予備ブロックアドレスを受信し、前記２個のアドレスのうち、１個を物理的アドレスとして選択して出力する。アドレスの選択は、ＭＵＸ制御信号により行われる。ＭＵＸ制御信号の生成は、前記アドレス比較器３１０から受信されたマッチングフラグと不良ブロック状態制御部４００から受信されたリマッピングマークフラグとの論理積演算により行われる。即ち、前記図２で不良ブロックマッピングテーブルにリマッピングマークが１１と設定された場合、リマッピングマークフラグは論理ハイレベルになる。又、リマッピングマークが設定された不良ブロックアドレスと論理的アドレスが一致して、マッチングフラグが論理ハイレベルになると、ＭＵＸ制御信号は論理ハイレベルになる。ＭＵＸ制御信号が論理ハイレベルである場合、ＭＵＸ３３０は予備ブロックアドレスを物理的アドレスとして選択して出力し、ＭＵＸ制御信号が論理ロウレベルである場合、ＭＵＸ３３０は論理的アドレスを物理的アドレスとして選択して出力する。
【００３５】
ランチ３５０は、外部から印加された論理的アドレスを貯蔵する。例えば、論理的アドレスが物理的アドレスとして選択され、メモリセルアレイ部に印加される場合、前記物理的アドレスに相応するブロックはアクセスされる。ブロックに対する消去動作又は前記ブロック内の所定のページに対するプログラミング動作の完了後、ブロックの正常動作可否は確認される。アクセスされたブロックが誤動作を発生すると判断される場合、ラッチ３５０に貯蔵された論理的アドレスは、不良ブロック状態制御部４００を通じて不良ブロックマッピングレジスター部に出力される。不良ブロックマッピングレジスター部は、不良ブロック状態制御部４００からリマッピングマーク及びラッチに貯蔵された論理的アドレスを貯蔵する。
【００３６】
図４は、本発明の好ましい実施例によって電源が印加される場合のアドレス管理方法を示す流れ図である。
【００３７】
図４及び図１を参照すると、フラッシュメモリがパワーオフされた状態で、フラッシュメモリに電源が供給されブーティングされる（Ｓ１００）。
【００３８】
パワーオフ状態でフラッシュメモリの不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックに対する情報は消去された状態なので、論理的アドレスと物理的アドレスとの比較動作は発生しない。但し、フラッシュメモリのブロック内に貯蔵された情報は消去されず、維持されている。従って、マッピング情報貯蔵ブロック１５０に貯蔵された不良ブロックマッピングテーブルは消去されず、維持された状態になる。
【００３９】
フラッシュメモリがブーティングされると、マッピング情報貯蔵ブロック１５０に貯蔵された不良ブロックマッピングテーブルは、不良ブロックマッピングレジスター部２００に貯蔵される（Ｓ１１０）。不良ブロックマッピングローディング部５００は、前記マッピング情報貯蔵ブロックのマッピングテーブルをアクセスし、受信されたマッピングテーブルを不良ブロックマッピングレジスター部２００に貯蔵する。
【００４０】
その後、外部から論理的アドレスが印加される（Ｓ１２０）。アドレス選択部３００は論理的アドレスを受信する。
【００４１】
又、不良ブロック状態制御部４００は、不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックマッピングテーブルのリマッピングマークの数を計数する（Ｓ１３０）。
【００４２】
リマッピングマークの数が０である場合、アドレス選択部３００は、論理的アドレスを物理的アドレスとして選択して、選択された物理的アドレスをメモリセルアレイ部１００に印加する（Ｓ１４０）。
【００４３】
又、リマッピングマークの数が０ではない場合、不良ブロック状態制御部４００は、リマッピングマークフラグを発生する。リマッピングマークフラグによって、アドレス比較部３００は、外部から受信された論理的アドレスと不良ブロックマッピングレジスター部２００から受信された不良ブロックアドレスを比較する（Ｓ１５０）。
【００４４】
前記比較動作により論理的アドレスと不良ブロックアドレスとが一致する場合、不良ブロックアドレスに相応する予備ブロックアドレスを物理的アドレスとして選択して、選択された物理的アドレスをメモリセルアレイ部１００に印加する（Ｓ１６０）。
【００４５】
又、論理的アドレスと不良ブロックアドレスとが一致しない場合、外部から受信された論理的アドレスを物理的アドレスとして選択して、選択されたアドレスをメモリセルアレイ部１００に印加する（Ｓ１４０）。
【００４６】
好ましくは、リマッピングマークの数を計数し、リマッピングマークの数に相応するリマッピングマークフラグを発生して、リマッピングマークフラグの数だけ比較動作を行う。又、前記図４に図示していないが、論理的アドレスの印加後に前記論理的アドレスを貯蔵する段階が含まれることもできる。
【００４７】
図５は、本発明の好ましい実施例によって正常動作時のアドレス管理方法を示す流れ図である。
【００４８】
図５及び図１を参照すると、フラッシュメモリの正常動作は、ブーティングされた状態でデータの書き込み動作または読み込み動作が正常的に進行されることを意味する。
【００４９】
メモリセルアレイ部１００に印加されたアドレスに相応する所定のブロックにデータの書き込み動作が行われる（Ｓ２００）。前記書き込み動作の遂行は、外部から論理的アドレスを受信する動作と、リマッピングマークフラグによって論理的アドレス又は予備ブロックアドレスを物理的アドレスとして選択する動作と、ランチを用いた論理的アドレスの貯蔵する動作と、及び選択された物理的アドレスに相応するブロックに対する消去／プログラミング動作とで構成される。
【００５０】
即ち、外部から論理的アドレスはアドレス選択部３００に印加される。又、不良ブロック状態制御部４００は、不良ブロックマッピングレジスター部２００からリマッピングマークの数を計数する。リマッピングマークの数が１以上である場合、不良ブロック状態制御部４００は、不良ブロックがメモリセルアレイ部１００内に存在するということを示すリマッピングマークフラグを発生する。
【００５１】
前記論理的アドレスと不良ブロックマッピングレジスター部２００から受信された不良ブロックアドレスは、アドレス選択部３００のアドレス比較器３１０で比較される。前記論理的アドレスと不良ブロックアドレスとが一致する場合、アドレス比較器３１０は、論理ハイレベルのマッチングフラグを発生し、発生されたマッチングフラグ及びリマッピングマークフラグの論理演算によりＭＵＸ制御信号が発生される。
【００５２】
ＭＵＸ制御信号によってＭＵＸ３３０は、論理的アドレス又は予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部１００に出力する。
【００５３】
即ち、不良ブロックマッピングレジスター部２００に不良ブロックアドレスの設定有無を示すリマッピングマークフラグが論理ロウレベルで設定されるか、論理的アドレスと不良ブロックアドレスとの一致可否を示すマッチングフラグが論理ロウレベルである場合、ＭＵＸ３３０は論理的アドレスを物理的アドレスとして選択する。又、リマッピングマークフラグが論理ハイレベルで不良ブロックアドレスの設定を示し、マッチングフラグが論理ハイレベルで前記不良ブロックアドレスと論理的アドレスが一致することを示す場合、ＭＵＸ３３０は予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部１００に出力する。
【００５４】
前述した論理的アドレスと不良ブロックアドレスの比較動作及びＭＵＸ３３０の論理的アドレス又は予備ブロックアドレスの選択動作と関係なく、論理的アドレスはラッチ３５０に貯蔵される。
【００５５】
物理的アドレスがメモリセルアレイ部１００に印加され、物理的アドレスに相応するブロックに対するアクセスが発生すると、ブロックの誤動作可否が確認される（Ｓ２１０）。前記確認過程によってブロックが正常動作を行うと判断される場合、フラッシュメモリは新たなアドレスを印加して、新たなブロックに対するデータのアクセスを行う。又、多数のブロックに対するデータのアクセスを終了し、フラッシュメモリをパワーオフする場合、不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックマッピングテーブルは、不良ブロック状態制御部４００を通じてメモリセルアレイ部１００のマッピング情報貯蔵ブロック１５０に貯蔵される。
【００５６】
物理的アドレスに相応するブロックで誤動作が発生したと判断される場合、不良ブロック情報は不良ブロックマッピングレジスター部２００に貯蔵される（Ｓ２２０）。例えば、論理的アドレスが物理的アドレスとして選択されメモリセルアレイ部１００に印加され、データのアクセスが発生したブロックの誤動作が確認された場合、前記ラッチ３５０に貯蔵された論理的アドレスは新たな不良ブロックアドレスになる。前記新たな不良ブロックアドレスは、不良ブロック状態制御部４００により不良ブロックマッピングレジスター部２００に貯蔵される。不良ブロック状態制御部４００は、不良ブロックアドレスと共にリマッピングマークを発生して、不良ブロックマッピングレジスター部２００に入力する。
【００５７】
継続発生する新たな論理的アドレスの印加及びデータのアクセス過程において、アドレス選択部３００に入力される論理的アドレスが前記不良ブロックアドレスと一致する場合、前記不良ブロックアドレスに相応する予備ブロックアドレスが物理的アドレスとして選択され（Ｓ２３０）、メモリセルアレイ部１００に印加される。
【００５８】
又、多数のブロックに対するデータのアクセスを終了し、フラッシュメモリをパワーオフする場合、不良ブロックマッピングレジスター部２００に貯蔵された不良ブロックマッピングテーブルは、不良ブロック状態制御部４００を通じてメモリセルアレイ部のマッピング情報貯蔵ブロックに貯蔵される。
【００５９】
又、前記図５に図示していないが、不良ブロック情報を不良ブロックマッピングレジスター部に貯蔵する段階（Ｓ２２０）の後に、不良が発生したブロック内の有効なページに貯蔵されたデータを予備ブロックにコピーバック（ｃｏｐｙ  ｂａｃｋ）する段階が介在される。
【００６０】
前述した本発明によると、ファームウェアの代わりに、ソフトウェアを用いた不良ブロック管理をフラッシュメモリ内のハードウェアで構成して実現することができる。従って、ハードウェアで規定された動作によって不良ブロック管理が行われるので、ファームウェアの過度なコードの移植及びこれによる動作速度の低下を防止することができる。
【産業上の利用可能性】
【００６１】
前記のような本発明によると、ファームウェアを用いたソフトウェア的な動作をフラッシュメモリ内のハードウェアで構成して、不良ブロック管理に所要される時間を短縮することができる。又、ファームウェアに移植されるコードの数を低減させて、ファームウェアの複雑度を減らすことができる。
【００６２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の好ましい実施例によりフラッシュメモリを示すブロック図である。
【図２】本発明の好ましい実施例による不良ブロックマッピングテーブルを示す図である。
【図３】本発明の好ましい実施例によるアドレス選択部を示すブロック図である。
【図４】本発明の好ましい実施例によって電源が印加される場合のアドレス管理方法を示す流れ図である。
【図５】本発明の好ましい実施例によって正常動作時のアドレス管理方法を示す流れ図である。
【符号の説明】
【００６４】
１００    メモリセルアレイ部
２００    不良ブロックマッピングレジスター部
３００    アドレス選択部
４００    不良ブロック状態制御部
５００    不良ブロックマッピングローディング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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