(57)【要約】【課題】  本発明は、絶縁膜の信頼性が劣化することを抑制することができる半導体装置の製造方法を提供することを目的とする。【解決手段】  外界と隔離された第１の処理室内において、隣り合う凸部の間に形成された凹部１３０を第３の絶縁膜１６０で埋め込むステップと、第１の処理室内において、第３の絶縁膜１６０に対して改質処理を行った後、第１の処理室から半導体基板１０を外界に搬出するステップと、第２の処理室内において、、第３の絶縁膜１６０に対して熱アニール処理を行うステップとを備えることを特徴とする。【選択図】  図５
2006203105.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記導電層の一部を除去することにより、前記第１の絶縁膜を露出するステップと、
外界と隔離された第１の処理室内において前記第１の絶縁膜の露出部表面上に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記第１の導電層及び前記第１の絶縁膜の一部を除去し、前記第１の絶縁膜の側面を露出するステップと、
外界と隔離された第１の処理室内において、前記第１の絶縁膜の露出部表面に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の処理室は、単一の処理容器からなることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に第１の導電層を形成するステップと、
前記第１の導電層上に第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に第２の導電層を形成するステップと、
前記第２の導電層、前記第２の絶縁膜、前記第１の導電層及び前記第１の絶縁膜に順次パターニングを行うことにより、凸部を複数形成するステップと、
外界と隔離された第１の処理室内において、隣り合う前記凸部の間に形成された凹部を第３の絶縁膜で埋め込むステップと、
前記第１の処理室内において、前記第３の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第３の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記導電層及び前記第１の絶縁膜にパターニングを行い、さらに前記半導体基板の露出部分にエッチングを行って、所定の深さだけ除去することにより、溝を形成するステップと、
外界と隔離された第１の処理室内において、前記溝を第２の絶縁膜で埋め込むステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行うステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとして、ＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とが積層された構造を有する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタをマトリクス状に配置することによって形成され、ビット線方向において隣り合うメモリセルトランジスタの間には、当該隣り合うメモリセルトランジスタ間に形成されたスリット部（隙間）を埋め込むように、セル間埋め込み絶縁膜が形成されている。
【０００４】
ＮＡＮＤ型フラッシュメモリは、セル間埋め込み絶縁膜として、シリコン窒化膜を使用するが、当該シリコン窒化膜は比誘電率が高いため、セルサイズの微細化が進むと、メモリセルトランジスタ間に存在する浮遊容量の影響が大きくなるという不都合が生じる。
【０００５】
以下、セル間埋め込み絶縁膜の形成方法に関する文献名を記載する。
【特許文献１】特開平４−２８６３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、絶縁膜の信頼性が劣化することを抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記導電層の一部を除去することにより、前記第１の絶縁膜を露出するステップと、
外界と隔離された第１の処理室内において前記第１の絶縁膜の露出部表面上に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする。
【０００８】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記第１の導電層及び前記第１の絶縁膜の一部を除去し、前記第１の絶縁膜の側面を露出するステップと、
外界と隔離された第１の処理室内において、前記第１の絶縁膜の露出部表面に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする。
【０００９】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に第１の導電層を形成するステップと、
前記第１の導電層上に第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に第２の導電層を形成するステップと、
前記第２の導電層、前記の第２の絶縁膜、前記第１の導電層及び前記第１の絶縁膜に順次パターニングを行うことにより、凸部を複数形成するステップと、
外界と隔離された第１の処理室内において、隣り合う前記凸部の間に形成された凹部を第３の絶縁膜で埋め込むステップと、
前記第１の処理室内において、前記第３の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第３の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする。
【００１０】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に導電層を形成するステップと、
前記導電層及び前記第１の絶縁膜にパターニングを行い、さらに前記半導体基板の露出部分にエッチングを行って、所定の深さだけ除去することにより、溝を形成するステップと、
外界と隔離された第１の処理室内において、前記溝を第２の絶縁膜で埋め込むステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行うステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと
を備えることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、絶縁膜の信頼性が劣化することを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（１）第１の実施の形態
図１〜図６に、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの製造方法を示す。なお、図１〜図５のうち、図１（ａ）〜図５（ａ）は、各工程別素子における、ビット線に沿って切断した場合の縦断面図を示し、図１（ｂ）〜図５（ｂ）は、各工程別素子における、ワード線に沿って切断した場合の縦断面図を示す。
【００１４】
まず図１（ａ）及び（ｂ）に示すように、熱酸化法及び熱窒化法によって、所定の不純物がドーピングされた半導体基板１０上に、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０を１０ｎｍ程度形成する。その後、減圧ＣＶＤ（Chemical Vapor Deposition）法によって、浮遊ゲート電極となる、膜厚が１５０ｎｍ程度のポリシリコン層３０、ストッパ膜４０及びマスク材５０を順次堆積する。
【００１５】
リソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、マスク材５０、ストッパ膜４０、ポリシリコン層３０及びシリコン酸窒化（ＳｉＯＮ）膜２０に順次パターニングを行う。さらにマスク材５０をマスクとして、半導体基板１０にエッチングを行うことにより、半導体基板１０の表面からの深さが１５０ｎｍ程度の素子分離溝６０を形成する。
【００１６】
図２（ａ）及び（ｂ）に示すように、熱酸化法によって、半導体基板１０のうち露出した領域に、図示しないシリコン酸化膜を５ｎｍ程度形成する。その後、半導体基板１０を、単一の処理容器からなる処理室である炉と呼ばれる図７に示すバッチ式の堆積／改質処理装置７０に搬入し、当該堆積／改質処理装置７０において、プラズマＣＶＤ法によって、素子分離溝６０を埋め込むように、半導体基板１０及びマスク材５０の全面に、素子分離絶縁膜となるＴＥＯＳ（Tetraethoxysilane）膜８０を、６５０℃の温度で４００ｎｍ程度堆積する。なお、堆積／改質処理装置７０には、図示しない排気機構及びガス供給源が設けられ、これにより堆積／改質処理装置７０は、所望の雰囲気を形成することができる。
【００１７】
因みに、この場合、素子分離絶縁膜として、ＴＥＯＳ膜８０を堆積したが、例えばＨＴＯ（High Temperature Oxide）、ＢＰＳＧ（Borophosphosilicate Glass）、ＰＳＧ（Phosphosilicate Glass）、ＢＳＧ（Boron-Silicate Glass）などのシリコン酸化膜を堆積させれば良い。また、ポリシラザンなどの絶縁膜を塗布しても良い。
【００１８】
ところで、本実施の形態のように、素子分離絶縁膜として、ＴＥＯＳ膜８０を使用する場合には、ＴＥＯＳ膜８０の素子分離絶縁膜としての信頼性を向上させるため、ＴＥＯＳ膜８０に対して高い温度の熱処理を行って、ＴＥＯＳ膜８０を緻密化する必要がある。
【００１９】
しかし、ＴＥＯＳ膜８０を堆積した堆積／改質処理装置７０では、高い温度の熱処理を行うことができない。そこで、堆積／改質処理装置７０から半導体基板１０を一旦取り出した上で、当該半導体基板１０を、高い温度の熱処理を行うことができる図７に示す熱処理装置９０に搬入し、当該熱処理装置９０において、高い温度の熱処理を行ってＴＥＯＳ膜８０を緻密化する必要がある。
【００２０】
しかし、堆積／改質処理装置７０から半導体基板１０を取り出した後、熱処理装置９０に搬入するまでの間に、半導体基板１０を大気に曝すと、ＴＥＯＳ膜８０が水分を吸収すなわち吸湿する。
【００２１】
その結果、吸収された水分すなわち吸湿水が、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０に拡散し、トンネル絶縁膜の信頼性が劣化するという問題が生じる。
【００２２】
そこで、本実施の形態では、ＴＥＯＳ膜８０を堆積した堆積／改質処理装置７０において、例えば温度が８００℃の窒素雰囲気中で６０分間、当該ＴＥＯＳ膜８０に対して熱処理を行うことにより、半導体基板１０を大気に曝した際に、ＴＥＯＳ膜８０が水分を吸収しない程度の改質処理、例えば緻密化処理を行う。
【００２３】
なお、熱処理のための温度は、ＴＥＯＳ膜８０を堆積したときの温度より高い温度が望ましいが、ＴＥＯＳ膜８０を堆積したときの温度と同一の温度であっても、３０分以上熱処理を行えば、緻密化効果を得ることができる。また熱処理は酸化性雰囲気で行っても良く、熱処理に要する時間は３０分程度でも良い。
【００２４】
その後、堆積／改質処理装置７０から半導体基板１０を取り出し、当該半導体基板１０を図７に示す熱処理装置９０に搬入する。その際、半導体基板１０は大気に曝されるが、ＴＥＯＳ膜８０の吸湿を抑制することができる。
【００２５】
そして熱処理装置９０において、ＴＥＯＳ膜８０の吸湿を避けるため薬液処理を行うことなく、上述したＴＥＯＳ膜８０の吸湿を抑制するための熱処理より高い温度、例えば１０３５℃程度の温度で、当該ＴＥＯＳ膜８０に対して熱処理（すなわち熱アニール処理）を行うことにより、ＴＥＯＳ膜８０が素子分離絶縁膜としての信頼性を確保することが可能になる程度にまで緻密化処理を行う。その後、熱処理装置９０から半導体基板１０を取り出す。
【００２６】
その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、ストッパ膜４０をストッパとして、ＴＥＯＳ膜８０を研磨してその表面を平坦化することにより、マスク材５０を除去してストッパ膜４０を露出させる。
【００２７】
図３（ａ）及び（ｂ）に示すように、リン酸溶液を用いて、露出したストッパ膜４０にエッチングを行って、当該ストッパ膜４０を除去した後、希フッ酸溶液を用いてＴＥＯＳ膜８０の表面部分にエッチングを行って所定量除去することより、ポリシリコン層３０の側面３０Ａを７０ｎｍ程度露出させる。
【００２８】
図４（ａ）及び（ｂ）に示すように、減圧ＣＶＤ法によって、ＴＥＯＳ膜８０及びポリシリコン層３０の全面に、電極間絶縁膜となるＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された積層膜）１００を１５ｎｍ程度堆積する。
【００２９】
その後、減圧ＣＶＤ法によって、制御ゲート電極となる、例えばポリシリコン層及びタングステン（Ｗ）シリサイド層を含む２層構造の導電層１１０を１００ｎｍ程度堆積した後、さらにマスク材１２０を堆積する。
【００３０】
リソグラフィ及びＲＩＥによって、マスク材１２０、導電層１１０、ＯＮＯ膜１００、ポリシリコン層３０及びシリコン酸窒化（ＳｉＯＮ）膜２０に順次パターニングを行って、スリット部１３０を形成することにより、ポリシリコン層３０からなる浮遊ゲート電極と、導電層１１０からなる制御ゲート電極とが積層されたゲート電極を形成する。
【００３１】
図５（ａ）及び（ｂ）に示すように、熱酸化法及び減圧ＣＶＤ法によって、半導体基板１０、シリコン酸窒化（ＳｉＯＮ）膜２０、ポリシリコン層３０、ＯＮＯ膜１００、導電層１１０及びマスク材１２０のうち、露出している面に、電極側壁絶縁膜となるシリコン酸化膜１４０を形成した後、イオン注入法によって、ソース領域１５０Ａ及びドレイン領域１５０Ｂを形成する。
【００３２】
ところで、近年では、セル間埋め込み絶縁膜として、シリコン窒化膜より比誘電率が低いシリコン酸化膜を使用することが提案されている。しかし、シリコン酸化膜は、水分を吸収し易い性質すなわち吸湿性を有するため、製造工程の途中で水分を吸収し、当該吸収した水分がトンネル絶縁膜や電極間絶縁膜に拡散すると、トンネル絶縁膜や電極間絶縁膜の信頼性が劣化するという問題があった。
【００３３】
そこで、本実施の形態の場合、素子分離絶縁膜であるＴＥＯＳ膜８０を堆積した場合と同様に、半導体基板１０を、炉と呼ばれる図７に示すバッチ式の堆積／改質処理装置７０に搬入し、当該堆積／改質処理装置７０において、減圧ＣＶＤ法によって、スリット部１３０を埋め込むように、シリコン酸化膜１４０の全面に、セル間埋め込み絶縁膜となるＴＥＯＳ膜１６０を、６５０℃の温度で２０ｎｍ程度堆積する。
【００３４】
因みに、この場合、セル間埋め込み絶縁膜として、ＴＥＯＳ膜１６０を堆積したが、例えばＨＴＯ、ＢＰＳＧ、ＰＳＧ、ＢＳＧなどのシリコン酸化膜を堆積させても良い。また、ポリシラザンなどの絶縁膜を塗布しても良い。
【００３５】
続いて、ＴＥＯＳ膜１６０を堆積した堆積／改質処理装置７０において、例えば温度が８００℃の窒素雰囲気中で６０分間、当該ＴＥＯＳ膜１６０に対して熱処理を行うことにより、半導体基板１０を大気に曝した際に、ＴＥＯＳ膜１６０が水分を吸収しない程度の改質処理、例えば緻密化処理を行う。
【００３６】
なお、熱処理のための温度は、ＴＥＯＳ膜１６０を堆積したときの温度より高い温度が望ましいが、ＴＥＯＳ膜１６０を堆積したときの温度と同一の温度であっても、３０分以上熱処理を行えば、緻密化効果を得ることができる。また熱処理は酸化性雰囲気で行っても良く、熱処理に要する時間は３０分程度でも良い。
【００３７】
その後、堆積／改質処理装置７０から半導体基板１０を取り出し、当該半導体基板１０を図７に示す熱処理装置９０に搬入する。その際、半導体基板１０は大気に曝されるが、ＴＥＯＳ膜１６０の吸湿を抑制することができる。
【００３８】
そして熱処理装置９０において、ＴＥＯＳ膜１６０の吸湿を避けるため薬液処理を行うことなく、上述したＴＥＯＳ膜１６０の吸湿を抑制するための熱処理より高い温度、例えば１０３５℃程度の温度で、当該ＴＥＯＳ膜１６０に対して熱処理（すなわち熱アニール処理）を行うことにより、ＴＥＯＳ膜１６０がセル間埋め込み絶縁膜としての信頼性を確保することが可能になる程度にまで緻密化処理を行う。その後、熱処理装置９０から半導体基板１０を取り出す。
【００３９】
なお、このＴＥＯＳ膜１６０を厚い膜厚で堆積すると、当該ＴＥＯＳ膜１６０の緻密化を十分に行うことができないため、ＴＥＯＳ膜１６０を２回に分けて堆積し熱処理を行う必要がある。そこで、本実施の形態の場合、スリット部１３０を埋め込むように、さらにＴＥＯＳ膜１６０を所望の膜厚になるまで堆積し、上述した熱処理を再度行う。なお、ＴＥＯＳ膜１６０の１回目の堆積膜厚は、３〜３０ｎｍの範囲内であることが望ましい。
【００４０】
減圧ＣＶＤ法によって、ＴＥＯＳ膜１６０の全面に、層間絶縁膜となるシリコン窒化膜１７０を堆積する。そして、図示しない配線層などを形成することにより、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタを製造する。
【００４１】
図６（ａ）に、以上の方法により製造されたメモリセルトランジスタＭＣがマトリクス状に配置されたＮＡＮＤ型フラッシュメモリ２００を、ビット線ＢＬに沿って切断した場合の縦断面図を示し、図６（ｂ）に、図６（ａ）に示す縦断面図に対応するＮＡＮＤ型フラッシュメモリ２００の回路図を示す。
【００４２】
これら図６（ａ）及び（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリ２００は、図示しない２つの選択トランジスタの間に、複数のメモリセルトランジスタＭＣのソース領域１５０Ａ及びドレイン領域１５０Ｂを直列に接続し、一方の選択トランジスタをビット線ＢＬに接続すると共に、他方の選択トランジスタを図示しないソース線に接続する。また、各メモリセルトランジスタＭＣの導電層１１０からなる制御ゲート電極には、ワード線ＷＬがそれぞれ接続されている。
【００４３】
なお、この場合、フラッシュメモリとして、ＮＡＮＤ型フラッシュメモリ２００を製造したが、例えばＮＯＲ型やＡＮＤ型など、浮遊ゲート電極と制御ゲート電極が積層された構造を有する他の種々のフラッシュメモリを製造しても良い。さらに、絶縁膜とゲート電極の積層であって、絶縁膜とゲート電極からなる層が３層以上形成された構造でも良い。
【００４４】
ここで、図８（ａ）に、本実施の形態による製造方法によって、素子分離絶縁膜となるＴＥＯＳ膜８０を堆積した後、当該ＴＥＯＳ膜８０を緻密化し、大気に曝した上でさらに緻密化することにより形成された場合における素子の構成を示す。
【００４５】
一方、図８（ｂ）に、比較例として、ＴＥＯＳ膜２１０を堆積した後、当該ＴＥＯＳ膜２１０を緻密化することなく、大気に曝した上で緻密化することにより形成された場合における素子の構成を示す。
【００４６】
比較例のように、ＴＥＯＳ膜２１０を堆積した後、大気に曝すことにより、ＴＥＯＳ膜２１０が吸湿すると、この吸湿水が、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０に拡散し（図中矢印Ａ１０）、トンネル絶縁膜の信頼性が劣化するという問題があった。
【００４７】
これに対して、本実施の形態によれば、ＴＥＯＳ膜８０を堆積した後、大気に曝す前に緻密化することにより、ＴＥＯＳ膜８０を大気に曝しても吸湿を抑制することができる。従って、比較例のように、吸湿水が、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０に拡散することがなくなり、トンネル絶縁膜の信頼性が劣化することを抑制することができる。
【００４８】
また、図９（ａ）に、本実施の形態による製造方法によって、セル間埋め込み絶縁膜となるＴＥＯＳ膜１６０を堆積した後、当該ＴＥＯＳ膜１６０を緻密化し、大気に曝した上でさらに緻密化することにより形成された場合における素子の構成を示す。
【００４９】
一方、図９（ｂ）に、比較例として、ＴＥＯＳ膜２２０を堆積した後、当該ＴＥＯＳ２２０を緻密化することなく、大気に曝した上で緻密化することにより形成された場合における素子の構成を示す。
【００５０】
比較例のように、ＴＥＯＳ膜２２０を堆積した後、大気に曝すことにより、ＴＥＯＳ膜２２０が吸湿すると、この吸湿水が、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０と、電極間絶縁膜となるＯＮＯ膜１００とに拡散し（図中矢印Ａ１０及びＡ２０）、トンネル絶縁膜及び電極間絶縁膜の信頼性が劣化するという問題があった。
【００５１】
これに対して、本実施の形態によれば、ＴＥＯＳ膜１６０を堆積した後、大気に曝す前に緻密化することにより、ＴＥＯＳ膜１６０を大気に曝しても吸湿を抑制することができる。従って、比較例のように、吸湿水が、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０と、電極間絶縁膜となるＯＮＯ膜１００とに拡散することがなくなり、トンネル絶縁膜及び電極間絶縁膜の信頼性が劣化することを抑制することができる。
【００５２】
因みに、本実施の形態のように、スリット部１３０をＴＥＯＳ膜１６０のみによって埋め込む場合には、スリット部１３０をＴＥＯＳ膜とシリコン窒化膜とによって埋め込む場合と比較して、ＴＥＯＳ膜１６０の膜厚が厚くなる分、ＴＥＯＳ膜１６０が吸湿すると、より多くの水分を吸収し、その結果、吸湿水がトンネル絶縁膜と電極間絶縁膜に拡散する量も増加する。
【００５３】
これに対して、本実施の形態によれば、ＴＥＯＳ膜１６０の吸湿を抑制することができるため、ＴＥＯＳ膜１６０の膜厚が厚くなっても、吸湿水がトンネル絶縁膜と電極間絶縁膜に拡散する量が増加するという不都合は生じない。
【００５４】
特に、底面と側面で完全に囲われているスリット部１３０又は素子分離溝６０にＴＥＯＳ膜１６０又は８０を堆積する場合は、吸湿水が外部に逃げにくく、緻密化処理時に、底面や側面において吸湿水による酸化が起こり易くなる。これが、トンネル絶縁膜や電極間絶縁膜の膜厚の制御性を悪くするおそれもある。
【００５５】
また、このＴＥＯＳ膜１６０を堆積後に不純物注入を行う周辺トランジスタ（メモリセルトランジスタＭＣを駆動する周辺回路のトランジスタ）では、吸湿水による酸化によって、絶縁膜の膜厚の制御性の低下や、トランジスタ特性のばらつきを引き起こす。しかし、本実施の形態によれば、膜厚の制御性の低下やトランジスタ特性のばらつきを抑制することができる。
【００５６】
図１０に、比較例の場合と本実施の形態の場合とにおいて、トンネル絶縁膜に所定の電圧を加えた際に当該トンネル絶縁膜に発生する電子トラップ量を示す。電子トラップとは、未結合手と呼ばれる電子を捕獲する欠陥部分であり、図中縦軸は、当該電子トラップの発生量を電圧値で示したものである。この電子トラップは、ゲート閾値電圧を変動させる原因となるため、電子トラップ量は少ない方が望ましい。
【００５７】
この図１０に示すように、本実施の形態によれば、トンネル絶縁膜に発生する電子トラップ量を、比較例の場合よりも低減することができ、これによりトンネル絶縁膜の信頼性が劣化することを抑制することができる。
【００５８】
因みに、本実施の形態によるメモリセルトランジスタの製造方法は、セルサイズが１００ｎｍ以下の世代に適用することが可能である。
【００５９】
ところで、堆積／改質処理装置７０は、例えば１０００℃以上の熱処理を実行しようとすると、温度の上昇に時間を要し、半導体基板１０に大きな熱負荷を与えることになる。そこで、上述の第１の実施の形態のように、堆積／改質処理装置７０によって絶縁膜の堆積を行う場合には、当該堆積／改質処理装置７０による処理温度の制約によって、１０００℃以上のような高温の熱処理を行うことができず、このため本実施の形態のような密閉された同一の装置内において行われる熱処理は、有用性が高い。
【００６０】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば炉と呼ばれるバッチ式の堆積／改質処理装置７０において、ＴＥＯＳ膜８０及び１６０の堆積と、当該ＴＥＯＳ膜８０及び１６０の吸湿を抑制するための熱処理を行ったが、図１１に示すクラスターチャンバと呼ばれる枚葉式の堆積／改質処理装置３００において、ＴＥＯＳ膜８０及び１６０の堆積と吸湿を抑制するための熱処理とを行っても良い。
【００６１】
このクラスターチャンバと呼ばれる処理室としての堆積／改質処理装置３００の中央部付近には、搬送室３１０が配置され、当該搬送室３１０の周囲には、搬入室３２０と、搬出室３３０と、処理容器である堆積室３４０及び熱処理室３５０とが配置されている。
【００６２】
搬送室３００の中央部付近には、例えばアームからなる搬送機構３６０が配置され、当該搬送機構３６０は、各室３２０〜３５０間における半導体基板１０の搬送を行う。また搬送室３１０には、図示しない排気機構及びガス供給源が設けられ、搬送室３１０を所望の雰囲気にすることにより、半導体基板１０を大気に曝すことなく所望の室に搬送することができる。
【００６３】
すなわち、搬送室３１０の搬送機構３６０は、搬入室３２０から搬入された半導体基板１０を堆積室３４０に搬送し、当該堆積室３４０においてＴＥＯＳ膜８０又は１６０の堆積を行う。その後、堆積室３４０から搬送室３１０を介して熱処理室３５０に半導体基板１０を搬送し、当該熱処理室３５０において、ＴＥＯＳ膜８０又は１６０に対して熱処理を行うことにより、当該ＴＥＯＳ膜８０又は１６０の吸湿を抑制することができる程度の緻密化処理を行う。
【００６４】
そして、熱処理室３５０から搬送室３６０を介して搬出室３３０に半導体基板１０を搬送することにより、堆積／改質処理装置３００から半導体基板１０を取り出し、当該半導体基板１０を図１１に示す熱処理装置３７０に搬入する。その際、上述の第１の実施の形態と同様に、半導体基板１０は大気に曝されるが、ＴＥＯＳ膜８０又は１６０の吸湿を抑制することができる。
【００６５】
そして熱処理装置３７０において、高い温度でＴＥＯＳ膜８０又は１６０に対して熱処理を行うことにより、ＴＥＯＳ膜８０又は１６０が素子分離絶縁膜又はセル間埋め込み絶縁膜としての信頼性を確保することが可能になる程度にまで緻密化処理を行う。
【００６６】
（２）第２の実施の形態
図１２〜図１６に、本発明の第２の実施の形態によるＭＯＳＦＥＴの製造方法を示す。まず図１２に示すように、半導体基板４００上に素子分離絶縁膜４１０Ａ及び４１０Ｂを形成した後、希フッ酸を用いて洗浄を行うことにより、半導体基板４００上に形成されている自然酸化膜を除去する。
【００６７】
図１３に示すように、半導体基板４００の基板表面上に、ゲート絶縁膜となる絶縁膜４２０を形成した後、図１４に示すように、減圧ＣＶＤ法によって、絶縁膜４２０上にゲート電極となるポリシリコン層４３０を堆積する。
【００６８】
図１５に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン層４３０及び絶縁膜４２０に順次パターニングを行うことにより、絶縁膜４２０からなるゲート絶縁膜と、ポリシリコン層４３０からなるゲート電極とを形成する。
【００６９】
図１６に示すように、イオン注入法によって、ソース領域４４０Ａ及びドレイン領域４４０Ｂを形成する。
【００７０】
その後、半導体基板４００を、単一の処理容器からなる処理室である炉と呼ばれる図７に示すバッチ式の堆積／改質処理装置７０に搬入し、当該堆積／改質処理装置７０において、半導体基板４００及びポリシリコン層４３０上に、６５０〜７００℃の温度で層間絶縁膜となるＴＥＯＳ膜４５０を堆積する。なお、堆積／改質処理装置７０には、排気機構及びガス供給源が設けられ、これにより堆積／改質処理装置７０は、所望の雰囲気を形成することができる。
【００７１】
因みに、この場合、層間絶縁膜として、ＴＥＯＳ膜４５０を堆積したが、例えばＨＴＯ、ＢＰＳＧ、ＰＳＧ、ＢＳＧなどのシリコン酸化膜を堆積させても良い。また、ポリシラザンなどの絶縁膜を塗布しても良い。
【００７２】
そして、第１の実施の形態と同様に、ＴＥＯＳ膜４５０を堆積した堆積／改質処理装置７０において、例えば温度が８００℃の窒素雰囲気中で、当該ＴＥＯＳ膜４５０に対して熱処理を行うことにより、半導体基板４００を大気に曝した際に、ＴＥＯＳ膜４５０が水分を吸収しない程度の改質処理、例えば緻密化処理を行う。
【００７３】
なお、熱処理のための温度は、第１の実施の形態と同様に、ＴＥＯＳ膜４５０を堆積したときの温度以上の高い温度、例えば７００〜９００℃の範囲内であれば良いが、高温である程、緻密化効果が大きく望ましい。また熱処理は酸化性雰囲気で行っても良い。
【００７４】
その後、堆積／改質処理装置７０から半導体基板４００を取り出し、当該半導体基板４００を図７に示す熱処理装置９０に搬入する。その際、半導体基板４００は大気に曝されるが、ＴＥＯＳ膜４５０が水分を吸収すること、すなわちＴＥＯＳ膜４５０の吸湿を抑制することができる。
【００７５】
そして熱処理装置９０において、薬液処理を行うことなく、上述したＴＥＯＳ膜４５０の吸湿を抑制するための熱処理より高い温度、例えば１０３５℃程度の温度で、当該ＴＥＯＳ膜４５０に対して熱処理（すなわち熱アニール処理）を行うことにより、ＴＥＯＳ膜４５０が層間絶縁膜としての信頼性を確保することが可能になる程度にまで緻密化処理を行う。その後、熱処理装置９０から半導体基板４００を取り出す。そして、図示しない配線層などを形成することにより、ＭＯＳＦＥＴ５００を製造する。
【００７６】
ここで図１７（ａ）に、本実施の形態によるＭＯＳＦＥＴ５００の構成を示し、図１７（ｂ）に、比較例として、ＴＥＯＳ膜５２０を堆積した後、当該ＴＥＯＳ膜５２０を緻密化することなく、大気に曝した上で緻密化することにより形成された場合におけるＭＯＳＦＥＴ５１０の構成を示す。
【００７７】
比較例のように、ＴＥＯＳ膜５２０を堆積した後、大気に曝すことにより、ＴＥＯＳ膜５２０が吸湿すると、この吸湿水が、ゲート絶縁膜である絶縁膜４２０に拡散し（図中矢印Ａ４０）、例えばゲート絶縁膜のホットキャリア耐性（ホットキャリアによって欠陥が形成されることを抑制する性質）が劣化するなど、ゲート絶縁膜の信頼性が劣化するという問題があった。
【００７８】
これに対して、本実施の形態によれば、ＴＥＯＳ膜４５０を堆積した後、大気に曝す前に緻密化することにより、ＴＥＯＳ膜４５０を大気に曝しても吸湿を抑制することができる。従って、比較例のように、吸湿水が、ゲート絶縁膜となる絶縁膜４２０に拡散することがなくなり、ゲート絶縁膜の信頼性が劣化することを抑制することができる。
【００７９】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば炉と呼ばれるバッチ式の堆積／改質処理装置７０において、ＴＥＯＳ膜４５０の堆積と、当該ＴＥＯＳ膜４５０の吸湿を抑制するための熱処理を行ったが、図１１に示すクラスターチャンバと呼ばれる枚葉式の堆積／改質処理装置３００において、ＴＥＯＳ膜４５０の堆積と吸湿を抑制するための熱処理とを行っても良い。
【００８０】
この場合も、第１の実施の形態における他の実施の形態と同様に、複数の処理容器を有する処理室である堆積／改質処理装置３００において、ＴＥＯＳ膜４５０の堆積と、当該ＴＥＯＳ膜４５０の吸湿を抑制することができる程度の緻密化処理とを行う。その後、堆積／改質処理装置３００から半導体基板４００を取り出し、当該半導体基板４００を図１１に示す熱処理装置３７０に搬入する。その際、上述の第１の実施の形態と同様に、半導体基板４００は大気に曝されるが、ＴＥＯＳ膜４５０の吸湿を抑制することができる。
【００８１】
そして熱処理装置３７０において、高い温度でＴＥＯＳ膜４５０に対して熱処理を行うことにより、ＴＥＯＳ膜４５０が層間絶縁膜としての信頼性を確保することが可能になる程度にまで緻密化処理を行う。
【００８２】
（３）他の実施の形態
なお上述の第１及び第２の実施の形態は一例であって、本発明を限定するものではない。例えばＴＥＯＳ膜８０、１６０及び４５０の吸湿を抑制するための改質処理として、４００℃の温度で酸素ラジカル処理を行っても良い。なお、この場合、温度は、室温〜９００℃の範囲内であれば良いが、高温である程、改質効果が大きく望ましい。
【００８３】
ここで、酸素ラジカルとは、例えば中性の原子状酸素、又は電子励起状態の分子状酸素であり、酸素ガスをアルゴンガスで１〜１０％に希釈した混合ガスを、マイクロ波でプラズマ化することにより生成される。この酸素ラジカルをＴＥＯＳ膜８０、１６０及び４５０に吸収させる酸素ラジカル処理を行うことにより、ＴＥＯＳ膜８０、１６０及び４５０を改質する。
【００８４】
なお、この場合、酸素ラジカルと酸素イオンが混在する雰囲気で酸素ラジカル処理を行っても良い。また、酸素ガスを、例えばヘリウム、ネオン、クリプトン、キセノンなどの他の種々の希ガスによって希釈しても良い。また希ガスによる希釈量を減らして酸素ガスの割合を高くしても良く、さらに希ガスで希釈せずに、酸素ガスの割合を１００％にしても良い。
【００８５】
また、混合ガスに水素ガスを添加しても良いが、１〜１０％程度の低い割合で添加することが望ましい。また混合ガスは、マイクロ波ではなく、高周波でプラズマ化しても良く、ＮＯガスやＮ２Ｏガスによってプラズマ化しても良い。また、酸素ラジカルは、酸素ガスと水素ガスを反応させることにより生成しても良い。
【００８６】
また、酸素ラジカルを生成する方法と同様の方法によって、窒素ガスと希ガスの混合ガス又は窒素ガス１００％をプラズマ化することにより、窒素ラジカルを生成し、窒素ラジカル処理を行っても良い。また、酸素ガスと窒素ガスの混合ガスをプラズマ化することにより、酸素ラジカルと窒素ラジカルを同時に生成し、酸素ラジカルと窒素ラジカルによって同時に処理を行っても良い。
【００８７】
さらに、ＴＥＯＳ膜８０、１６０及び４５０の吸湿を抑制するための改質処理として、室温の窒素雰囲気で、紫外光をＴＥＯＳ膜８０、１６０及び４５０に照射する紫外光照射処理を行っても良い。
【００８８】
なお、この場合、例えば可視光、赤外光、白色光など他の種々の光を照射する光照射処理を行っても良い。
【００８９】
その際、半導体基板１０及び４００の上方に点光源を配置し、当該点光源から発せられる光を、光反射板を用いて、均一の強度で半導体基板１０及び４００に照射すれば良く、また半導体基板１０及び４００の上方に複数の光源を配置することにより、当該複数の光源から発せられる光を、均一の強度で半導体基板１０及び４００に照射しても良い。
【００９０】
また、温度は、室温〜９００℃の範囲内であれば良いが、高温である程、改質効果が大きく望ましい。また窒素雰囲気ではなく、酸素雰囲気や真空中で光照射処理を行っても良い。
【００９１】
さらに上述の第１の実施の形態では、図４に示すように、マスク材１２０、導電層１１０、ＯＮＯ膜１００、ポリシリコン層３０及びシリコン酸窒化（ＳｉＯＮ）膜２０に順次パターニングを行って、スリット部１３０を形成したが、図１８に示すように、シリコン酸窒化（ＳｉＯＮ）膜２０にはエッチングを行わず、マスク材１２０、導電層１１０、ＯＮＯ膜１００及びポリシリコン層３０のみに順次パターニングを行って、スリット部１３０を形成することにより、ポリシリコン層３０からなる浮遊ゲート電極と、導電層１１０からなる制御ゲート電極とが積層されたゲート電極を形成しても良い。
【００９２】
この場合、図１９に示すように、ソース領域１５０Ａ及びドレイン領域１５０Ｂを形成した後、スリット部１３０を埋め込むように、マスク材１２０及びシリコン酸窒化（ＳｉＯＮ）膜２０上に、セル間埋め込み絶縁膜となるＴＥＯＳ膜１６０を堆積し、さらに上述の第１の実施の形態と同様に、当該ＴＥＯＳ膜１６０に対して改質処理及び熱アニール処理を順次行う。
【００９３】
さらに上述の第２の実施の形態では、図１５に示すように、ポリシリコン層４３０及び絶縁膜４２０に順次パターニングを行ったが、図２０に示すように、絶縁膜４２０にはエッチングを行わず、ポリシリコン層４２０のみにパターニングを行うことにより、絶縁膜４２０からなるゲート絶縁膜と、ポリシリコン層４３０からなるゲート電極とを形成しても良い。
【００９４】
この場合、図２１に示すように、ソース領域４４０Ａ及びドレイン領域４４０Ｂを形成した後、絶縁膜４２０及びポリシリコン層４３０上に、層間絶縁膜となるＴＥＯＳ膜４５０を堆積し、さらに上述の第２の実施の形態と同様に、当該ＴＥＯＳ膜４５０に対して改質処理及び熱アニール処理を順次行う。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】バッチ式の堆積／改質処理装置及び熱処理装置の構成を示すブロック図である。
【図８】本発明の第１の実施の形態によるメモリセルトランジスタと、比較例のメモリセルトランジスタとの断面構造を示す縦断面図である。
【図９】本発明の第１の実施の形態によるメモリセルトランジスタと、比較例のメモリセルトランジスタとの断面構造を示す縦断面図である。
【図１０】本実施の形態の場合と比較例の場合とにおける、トンネル絶縁膜中の電子トラップ量を示す説明図である。
【図１１】枚葉式の堆積／改質処理装置及び熱処理装置の構成を示すブロック図である。
【図１２】本発明の第２の実施の形態によるＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】本発明の第２の実施の形態によるＭＯＳＦＥＴと、比較例のＭＯＳＦＥＴとの断面構造を示す縦断面図である。
【図１８】本発明の他の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】本発明の他の実施の形態によるＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２１】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００９６】
１０、４００  半導体基板
２０  シリコン酸窒化膜
３０、４３０  ポリシリコン層
４０  ストッパ膜
５０、１２０  マスク材
７０、３００  堆積／改質処理装置
８０、１６０、４５０  ＴＥＯＳ膜
９０、３７０  熱処理装置
１００  ＯＮＯ膜
１１０  導電層
１７０  シリコン窒化膜
２００  ＮＡＮＤ型フラッシュメモリ
３１０  搬送室
３４０  堆積室
３５０  熱処理室
４２０  絶縁膜
５００  ＭＯＳＦＥＴ
【図１】
2006203105.tif 000003
【図２】
2006203105.tif 000004
【図３】
2006203105.tif 000005
【図４】
2006203105.tif 000006
【図５】
2006203105.tif 000007
【図６】
2006203105.tif 000008
【図７】
2006203105.tif 000009
【図８】
2006203105.tif 000010
【図９】
2006203105.tif 000011
【図１０】
2006203105.tif 000012
【図１１】
2006203105.tif 000013
【図１２】
2006203105.tif 000014
【図１３】
2006203105.tif 000015
【図１４】
2006203105.tif 000016
【図１５】
2006203105.tif 000017
【図１６】
2006203105.tif 000018
【図１７】
2006203105.tif 000019
【図１８】
2006203105.tif 000020
【図１９】
2006203105.tif 000021
【図２０】
2006203105.tif 000022
【図２１】
2006203105.tif 000023