(57)【要約】【課題】信頼性を向上させることができる多段のシフトレジスタで構成されたゲートドライバ、ゲートドライバの駆動方法、およびこれを備えた表示装置を得る。【解決手段】本発明のゲートドライバは、順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成され、第［ｎ］段目のシフトレジスタ（ｎは、１≦ｎ≦Ｎ）は、２つ後段である第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされる。よって、本発明では、リセット時点を遅延させて、出力信号を迅速に放電させることにより、誤動作による画質不良を抑制して、製品に対する信頼性を向上させることができる。【選択図】図５
2006293299.tif 000002
【特許請求の範囲】
【請求項１】
順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成されたゲートドライバにおいて、
第［ｎ］段目のシフトレジスタ（ｎは、１≦ｎ≦Ｎ）は、２つ後段である第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされることを特徴とするゲートドライバ。
【請求項２】
最終段である第［Ｎ＋２］段目のシフトレジスタおよび最終段の前段である第［Ｎ＋１］段目のシフトレジスタは、前記第［Ｎ＋２］段目のシフトレジスタの出力信号によりリセットされることを特徴とする請求項１に記載のゲートドライバ。
【請求項３】
前記［Ｎ＋２］段のシフトレジスタのそれぞれは、
所定のクロック信号、および出力状態に対応する第１ノードに連結された第１トランジスタと、
前記第１トランジスタ、反転出力状態に対応する第２ノード、およびロー状態である第１供給電圧に連結された第２トランジスタと、
前記第１ノード、前記第２ノードおよび前記第１供給電圧に連結された第３トランジスタと、
前記第２ノード、前段のシフトレジスタからの出力信号および前記第１供給電圧に連結された第４および第５トランジスタと、
前記第１ノード、２段後段のシフトレジスタからの出力信号および前記第１供給電圧に連結された第６トランジスタと
を含むことを特徴とする請求項１に記載のゲートドライバ。
【請求項４】
前記前段のシフトレジスタからの出力信号および前記第１ノードに連結された第７トランジスタと、
ハイ状態である第２供給電圧および前記第２ノードに連結された第８トランジスタと
をさらに含むことを特徴とする請求項３に記載のゲートドライバ。
【請求項５】
前記［Ｎ＋２］段のシフトレジスタのそれぞれは、少なくとも２相以上のクロックのうち一つのクロックに応じて出力信号を出力することを特徴とする請求項１に記載のゲートドライバ。
【請求項６】
前記第［ｎ］段目のシフトレジスタと前記第［ｎ＋２］段目のシフトレジスタとの間に位置する第［ｎ＋１］段目のシフトレジスタから第［ｎ＋１］出力信号が出力される間、前記第［ｎ］段目のシフトレジスタの第［ｎ］出力信号は、ロー状態に放電されることを特徴とする請求項１に記載のゲートドライバ。
【請求項７】
前記第［ｎ］段目のシフトレジスタは、第１クロック区間の間、前段である第［ｎ−１］段目のシフトレジスタの第［ｎ−１］出力信号を前記第１ノードに充電し、前記第１クロック区間に続く第２クロック区間の間、充電された前記第１ノードによりハイ状態の第［ｎ］出力信号を出力し、前記第２クロック区間に続く第３クロック区間の間、前記ハイ状態の第［ｎ］出力信号をロー状態に放電し、前記第３クロック区間に続く第４クロック区間の間、２段後段の前記第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号により充電された前記第１ノードを放電することを特徴とする請求項１に記載のゲートドライバ。
【請求項８】
順次に出力信号を出力する多段のシフトレジスタで構成されたゲートドライバの駆動方法において、
前記多段のシフトレジスタの第［ｎ］段目のシフトレジスタ（ｎは、１≦ｎ≦Ｎ）は、
第１クロック区間の間、前段である第［ｎ−１］段目のシフトレジスタの第［ｎ−１］出力信号を第１ノードに充電する段階と、
続く第２クロック区間の間、充電された前記第１ノードによりハイ状態の第［ｎ］出力信号を出力する段階と、
続く第３クロック区間の間、前記ハイ状態の第［ｎ］出力信号をロー状態に放電する段階と、
続く第４クロック区間の間、２つ後段である第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号により、充電された前記第１ノードを放電する段階と
を含むことを特徴とするゲートドライバの駆動方法。
【請求項９】
前記第［ｎ］出力信号は、少なくとも２相以上のクロックのうち一つのクロックに応じて出力されえることを特徴とする請求項８に記載のゲートドライバの駆動方法。
【請求項１０】
ゲートラインとデータラインにより定義された画素がマトリックス形状で配列された表示パネルと、
前記表示パネルのゲートラインに対応する出力信号を供給するためのゲートドライバと、
前記表示パネルのデータラインに画像データを供給するためのデータドライバと
を含み、
前記ゲートドライバは、順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成され、第［ｎ］段目のシフトレジスタは、第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされることを特徴とする表示装置。
【請求項１１】
最終段である第［Ｎ＋２］段目のシフトレジスタおよび最終段の前段である第［Ｎ＋１］段目のシフトレジスタは、前記第［Ｎ＋２］段目のシフトレジスタの出力信号によりリセットされることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記［Ｎ＋２］段のシフトレジスタのそれぞれは、
所定のクロック信号、および出力状態に対応する第１ノードに連結された第１トランジスタと、
前記第１トランジスタ、反転出力状態に対応する第２ノード、およびロー状態である第１供給電圧に連結された第２トランジスタと、
前記第１ノード、前記第２ノードおよび前記第１供給電圧に連結された第３トランジスタと、
前記第２ノード、前段のシフトレジスタからの出力信号および前記第１供給電圧に連結された第４および第５トランジスタと、
前記第１ノード、２段後段のシフトレジスタからの出力信号および前記第１供給電圧に連結された第６トランジスタと
を含むことを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記前段のシフトレジスタからの出力信号および前記第１ノードに連結された第７トランジスタと、
ハイ状態である第２供給電圧および前記第２ノードに連結された第８トランジスタと
をさらに含むことを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記［Ｎ＋２］段のシフトレジスタのそれぞれは、少なくとも２相以上のクロックのうち一つのクロックに応じて出力信号を出力することを特徴とする請求項１０に記載の表示装置。
【請求項１５】
前記第［ｎ］段目のシフトレジスタと前記第［ｎ＋２］段目のシフトレジスタとの間に位置する第［ｎ＋１］段目のシフトレジスタから第［ｎ＋１］出力信号が出力される間、前記第［ｎ］段目のシフトレジスタの第［ｎ］出力信号は、ロー状態に放電されることを特徴とする請求項１０に記載の表示装置。
【請求項１６】
前記第［ｎ］段目のシフトレジスタは、第１クロック区間の間、前段である第［ｎ−１］段目のシフトレジスタの第［ｎ−１］出力信号を前記第１ノードに充電し、前記第１クロック区間に続く第２クロック区間の間、充電された前記第１ノードによりハイ状態の第［ｎ］出力信号を出力し、前記第２クロック区間に続く第３クロック区間の間、前記ハイ状態の第［ｎ］出力信号をロー状態に放電し、前記第３クロック区間に続く第４クロック区間の間、２段後段の前記第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号により充電された前記第１ノードを放電することを特徴とする請求項１０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段のシフトレジスタで構成されたゲートドライバに関し、特に、製品に対する信頼性を向上させたゲートドライバ、ゲートドライバの駆動方法およびこれを備えた表示装置に関する。
【背景技術】
【０００２】
マトリックス形状で配列された画素を制御して画像を表示する表示装置が脚光を浴びている。前記表示装置としては、液晶表示装置（ＬＣＤ：Liquid crystal display）や有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）などがある。
【０００３】
このような表示装置は、画素がマトリックス形状で配列された表示パネルと、ライン別画素をスキャンするためのゲートドライバと、画像データを供給するためのデータドライバとを備える。
【０００４】
近年、安い製造費用、工程の単純化、軽量薄型などの長所を得るために、ゲートドライバおよび／またはデータドライバを表示パネル上に内蔵した表示装置の開発が活発に行われている。表示パネルの製造時において、ゲートドライバおよび／またはデータドライバは、同時に製造される。すなわち、表示パネルには各画素を制御するための多数の薄膜トランジスタ（ＴＦＴ）が備えられるが、このような薄膜トランジスタと同一な半導体工程を通じて、ゲートドライバおよび／またはデータドライバが製造できる。
【０００５】
各ドライバは、出力信号を出力するための多段のシフトレジスタで構成される。例えば、表示パネルのゲートラインが１０個である場合、前記ゲートラインに個別的に出力を供給するためのシフトレジスタも１０個備えられる。
【０００６】
図１は、従来のゲートドライバを図示したブロック図である。
図１を参照すると、従来のゲートドライバは、カスケード連結された［Ｎ＋１］段のシフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋１］を備える。すなわち、各シフトレジスタの出力端子ＯＵＴが、後段のシフトレジスタのセット端子ＳＥＴに連結される。シフトレジスタは、Ｎ個のゲートラインに対応するＮ個のシフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］と、Ｎ段目のシフトレジスタＳＲＣ［Ｎ］をリセットするために設けられた［Ｎ＋１］段目のダミーシフトレジスタＳＲＣ［Ｎ＋１］で構成される。
【０００７】
第１段目のシフトレジスタＳＲＣ１は、パルス開始信号ＳＴＶによりセットされる。前記パルス開始信号ＳＴＶは、垂直同期信号Ｖｓｙｎｃに同期されたパルスである。第２段目のシフトレジスタＳＲＣ２乃至第［Ｎ＋１］段目のシフトレジスタＳＲＣ［Ｎ＋１］は、それぞれ前段のシフトレジスタの出力信号によりセットされる。
【０００８】
Ｎ個のゲートラインが備えられるとき、各シフトレジスタの出力信号ＧＯＵＴ１乃至ＧＯＵＴ［Ｎ］は、対応する各ゲートラインに連結され、ダミーシフトレジスタＳＲＣ［Ｎ＋１］の出力信号ＧＯＵＴ［Ｎ＋１］は、いかなるゲートラインにも連結されない。
【０００９】
奇数段目のシフトレジスタＳＲＣ１、ＳＲＣ３、・・・には、第１クロックＣＫＶが提供され、偶数段目のシフトレジスタＳＲＣ２、ＳＲＣ４、・・・には、第２クロックＣＫＶＢが提供される。ここで、第１クロックＣＫＶと第２クロックＣＫＶＢは、互いに相反する位相を有する。第１クロックＣＫＶは、奇数段目のシフトレジスタＳＲＣ１、ＳＲＣ３、・・・に同時に印加され、第２クロックＣＫＶＢは、偶数段目のシフトレジスタＳＲＣ２、ＳＲＣ４、・・・に同時に印加される。
【００１０】
前記パルス開始信号ＳＴＶは、第２クロックＣＫＶＢがハイ状態のとき、前記第１段目のシフトレジスタＳＲＣ１に印加される。各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］は、第１クロックＣＫＶまたは第２クロックＣＫＶＢに同期され、対応する出力信号ＧＯＵＴ１乃至ＧＯＵＴ［Ｎ］を出力する。
【００１１】
ダミーシフトレジスタＳＲＣ［Ｎ＋１］を除いたシフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］は、それぞれ後段のシフトレジスタの出力によりリセットされる。よって、各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］は、前段のシフトレジスタの出力によりセットされ、第１クロックＣＫＶまたは第２クロックＣＫＶＢに同期されて出力され、後段のシフトレジスタの出力信号によりリセットされる。
【００１２】
但し、ダミーシフトレジスタＳＲＣ［Ｎ＋１］の後段のシフトレジスタが存在しないので、ダミーシフトレジスタＳＲＣ［Ｎ＋１］は、自分の出力信号ＧＯＵＴ［Ｎ＋１］によりリセットされる。
【００１３】
図２は、図１の第１段目のシフトレジスタを詳細に図示した回路図であって、図３は、図２を駆動するための波形図である。図１に図示された全てのシフトレジスタは、図２と同一な構造を有するので、説明の便宜上、第１段目のシフトレジスタＳＲＣ１が代表として説明される。
【００１４】
パルス開始信号ＳＴＶがハイ状態のとき、第１クロックＣＫＶは、ロー状態であって、第２クロックＣＫＶＢは、ハイ状態となる。なお、前記第１クロックＣＫＶと前記第２クロックＣＫＶＢは、クロック単位でハイ状態を有する。
【００１５】
図２および図３を参照すると、第２クロックＣＫＶＢがハイ区間の間、ハイ状態を有するパルス開始信号ＳＴＶにより、第１段目のシフトレジスタＳＲＣ１がセットされる。すなわち、パルス開始信号ＳＴＶが印加されると、出力状態に相当する第１ノードであるＱノードがパルス開始信号ＳＴＶの電圧に充電され、充電されたＱノードにより第３トランジスタＭ３がターンオンされると、第２供給電圧ＶＤＤと第１供給電圧間ＶＳＳとの電圧差ＶＤＤ−ＶＳＳ（第３および第８トランジスタＭ３、Ｍ８それぞれの抵抗比Ｒ３、Ｒ８によりロー電圧になる）で、反転出力状態に相当する第２ノードであるＱＢノードが放電される。
【００１６】
次に、第１クロックＣＫＶがハイ区間の間、第１クロックＣＫＶにより第１出力信号ＧＯＵＴ１が出力される。すなわち、第１クロックＣＫＶが第１トランジスタＭ１に印加されると、第１トランジスタＭ１のドレインとゲート間のキャパシタＣｇｄによりブートストラップ現象が発生して、充電されたパルス開始信号ＳＴＶより大きい電圧がＱノードに充電される。これによって、第１トランジスタＭ１がターンオンされ、第１クロックＣＫＶが第１出力信号ＧＯＵＴ１として出力される。
【００１７】
さらに、次に、第２クロックＣＫＶＢがハイ区間の間、後段である２段目のシフトレジスタＳＲＣ２の第２出力信号ＧＯＵＴ２により、第１段目のシフトレジスタＳＲＣ１がリセットされる。すなわち、後段のシフトレジスタＳＲＣ２の第２出力信号ＧＯＵＴ２により、第６トランジスタＭ６がターンオンされると、第６トランジスタＭ６を経由した第１供給電圧ＶＳＳによりＱノードが放電される。
【００１８】
さらに、放電されたＱノードにより第３トランジスタＭ３がターンオフされ、ＱＢノードに第８トランジスタＭ８を経由した第２供給電圧ＶＤＤが充電され、充電されたＱＢノードにより第２および第４トランジスタＭ２、Ｍ４がターンオンされる。これによって、ターンオンされた第４トランジスタＭ４を経由した第１供給電圧ＶＳＳにより、Ｑノードの放電がより容易となる。
【００１９】
このような場合、出力信号ＧＯＵＴ１のほとんどは、第１トランジスタＭ１のソース−ドレインを経由して放電され、残留する電圧がターンオンされた第２トランジスタＭ２により第１供給電圧ＶＳＳを通じて放電される。
【００２０】
２段目以降のシフトレジスタＳＲＣ２乃至ＳＲＣ［Ｎ］も、前述した第１段目のシフトレジスタＳＲＣ１と同様に動作することで、ハイ状態の出力信号ＧＯＵＴ２乃至ＧＯＵＴ［Ｎ］を順次出力する。
【００２１】
よって、一フレームの間、シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］により、順次、ハイ状態の出力信号ＶＯＵＴ１乃至ＶＯＵＴ［Ｎ］が出力され、このような過程は、フレーム別に繰り返して動作される。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、このように第１段目のシフトレジスタＳＲＣ１を第２段目のシフトレジスタＳＲＣ２の第２出力信号ＶＯＵＴ２によりリセットする場合、前記第１段目のシフトレジスタＳＲＣ１の第１出力信号ＶＯＵＴ１は、容易にロー状態に放電されない問題がある。
【００２３】
前述したように、第１段目のシフトレジスタＳＲＣ１のＱノードは、第２段目のシフトレジスタＳＲＣ２の第２出力信号ＶＯＵＴ２により第６トランジスタＭ６がターンオンされるとき、ロー状態の第１供給電圧ＶＳＳにより放電される。これによって、Ｑノードは、ロー状態で維持される一方、このようなＱノードにより、第３トランジスタＭ３がターンオフされることによって、ＱＢノードは、ハイ状態の第２供給電圧ＶＤＤで充電される。
【００２４】
したがって、ロー状態のＱノードにより第１トランジスタＭ１は、ターンオフされる一方、ハイ状態のＱＢノードにより第２トランジスタＭ２は、ターンオンされる。通常、ハイ状態の第１出力信号ＶＯＵＴ１は、第２トランジスタＭ２よりは第１トランジスタＭ１を経由してロー状態に放電されることが容易となる。
【００２５】
しかし、第１トランジスタＭ１がターンオフされているため、第１出力信号ＶＯＵＴ１は、第１トランジスタＭ１を経由する放電が容易でなくなり、結局、第１出力信号ＶＯＵＴ１は、迅速に放電されなくなる。
【００２６】
よって、第１出力信号ＶＯＵＴ１がターンオフできなくなるので、第２ゲートラインに供給された第２出力信号ＶＯＵＴ２により、第２ゲートラインに連結された薄膜トランジスタがターンオンされるとき、第２ゲートラインに連結されたピクセルに供給されるデータ信号が、第１ゲートラインに連結されたピクセルに供給されるので、望まないゲートライン上のピクセルに画像が表示されるようになる。結局、このように望む時間に出力信号を迅速に放電できないことによって、画質不良をもたらす問題がある。
【００２７】
図４は、図１のゲートドライバのそれぞれの段におけるシフトレジスタで、出力信号のフォーリングタイム（falling time：立ち下がり時間）が遅延している状態を図示した図面である。前述したように、１クロックの間、ハイ状態の出力信号がロー状態の出力信号として放電されなければならない。しかし、図４に図示されたように、１クロックが完了する時点で、出力信号が完全にロー状態に放電されなくなる。
【００２８】
結局、図２に図示されたように、第２段目のシフトレジスタＳＲＣ２の第２出力信号ＶＯＵＴ２によりＱノードがリセットされることによって、Ｑノードに連結された第１トランジスタＭ１がターンオフされ、ハイ状態の第１出力信号ＶＯＵＴ１が迅速に放電できないので、第１段目のシフトレジスタＳＲＣ１の第１出力信号ＶＯＵＴ１と他のシフトレジスタ（例えば、第２段目のシフトレジスタＳＲＣ２）の出力信号が重なるようになる。よって、正確な出力信号の制御が行われなくなって、液晶表示装置に適用する場合、隣接したゲートライン上のピクセルに同一な画像が表示されるため、画質不良を発生させる問題がある。
【００２９】
本発明の目的は、リセット時点を制御して出力信号を迅速に放電することにより、信頼性を向上させることができる多段のシフトレジスタで構成されたゲートドライバ、ゲートドライバの駆動方法、およびこれを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００３０】
本発明におけるゲートドライバは、順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成されたゲートドライバにおいて、第［ｎ］段目のシフトレジスタ（ｎは、１≦ｎ≦Ｎ）は、第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされる。
【００３１】
また、本発明実施の形態２における多段のシフトレジスタで構成されたゲートドライバの駆動方法において、前記多段のシフトレジスタの第［ｎ］段目のシフトレジスタは、第１クロック区間の間、前段である第［ｎ−１］段目のシフトレジスタの第［ｎ−１］出力信号を第１ノードに充電する段階と、続く第２クロック区間の間、充電された前記第１ノードによりハイ状態の第［ｎ］出力信号を出力する段階と、続く第３クロック区間の間、前記ハイ状態の第［ｎ］出力信号をロー状態に放電する段階と、続く第４クロック区間の間、２つ後段の第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号により、充電された前記第１ノードを放電する段階とを含む。
【００３２】
さらに、本発明実施の形態３における表示装置は、ゲートラインとデータラインにより定義された画素がマトリックス形状で配列された表示パネルと、前記表示パネルのゲートラインに対応する出力信号を供給するためのゲートドライバと、前記表示パネルのデータラインに画像データを供給するためのデータドライバとを含み、前記ゲートドライバは、順次に出力信号を出力する［Ｎ＋２］段（Ｎは２以上の正数）のシフトレジスタをカスケード接続して構成され、第［ｎ］段目のシフトレジスタは、第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットされる。
【発明の効果】
【００３３】
本発明によると、第［ｎ］段目のシフトレジスタを第［ｎ＋２］段目のシフトレジスタの第［ｎ＋２］出力信号によりリセットさせ、ハイ状態であった第［ｎ］段目のシフトレジスタをロー状態に迅速に放電させることにより、出力信号のフォーリング時間の遅延を防止して、誤動作による画質不良を抑制し、製品に対する信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。
【００３５】
実施の形態１．
図５は、本発明のゲートドライバを図示したブロック図である。図５に図示されたように、本発明のゲートドライバは、Ｎ個のシフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ］と、２個のダミーシフトレジスタＳＲＣ［Ｎ＋１］およびＳＲＣ［Ｎ＋２］とで構成される。
【００３６】
これらのシフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］には、第１クロックＣ１および第２クロックＣ２のうち、いずれか一つのクロックが入力される。なお、前記シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］には、ロー状態の第１供給電圧ＶＳＳとハイ状態の第２供給電圧ＶＤＤが供給される。前記第１供給電圧ＶＳＳは、各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］をリセットするための電圧であり、前記第２供給電圧ＶＤＤは、各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］をセットするための電圧である。
【００３７】
各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］は、カスケード連結される。すなわち、１段目のシフトレジスタＳＲＣ１は、パルス開始信号ＳＴＶにより駆動され、第１出力信号ＧＯＵＴ１を出力する。前記第１出力信号ＧＯＵＴ１により第２段目のシフトレジスタＳＲＣ２が駆動され、第２出力信号ＧＯＵＴ２を出力する。
【００３８】
このような過程により、第２段目より後段のシフトレジスタＳＲＣ３乃至ＳＲＣ［Ｎ＋２］から、該当出力信号ＧＯＵＴ３乃至ＧＯＵＴ［Ｎ＋２］が順次に出力される。よって、現在のシフトレジスタは、前段のシフトレジスタの出力信号により駆動できる。
【００３９】
一方、第ｎ段目（ｎは、１≦ｎ≦Ｎ）のシフトレジスタＳＲＣ［ｎ］は、第［ｎ＋２］段目のシフトレジスタＳＲＣ［ｎ＋２］の出力信号ＧＯＵＴ［ｎ＋２］によりリセットされる。すなわち、第１段目のシフトレジスタＳＲＣ１は、第３段目のシフトレジスタＳＲＣ３の第３出力信号ＧＯＵＴ３によりリセットされる。同様に、第２段目のシフトレジスタＳＲＣ２は、第４段目のシフトレジスタＳＲＣ４の第４出力信号ＧＯＵＴ４によりリセットされる。このような過程により、各シフトレジスタは、２つ後段のシフトレジスタの出力信号によりリセットされる。
【００４０】
ここで、各シフトレジスタＳＲＣ１乃至ＳＲＣ［Ｎ＋２］には、互いに反対の位相を有する第１クロックＣ１および第２クロックＣ２のうち一つが入力される。より具体的には、図５に示したように、奇数段目のシフトレジスタには第１クロックＣ１が入力され、偶数段目のシフトレジスタには第２クロックＣ２が入力されることにより、各シフトレジスタには、１クロック区間ずつ遅延された信号が入力される。
【００４１】
これによって、第１段目のシフトレジスタＳＲＣ１に第１クロックＣ１が入力される場合、第２段目のシフトレジスタＳＲＣ２に第２クロックＣ２が入力され、第３段目のシフトレジスタＳＲＣ３に第１クロックＣ１が入力される。第３段目より後段のシフトレジスタＳＲＣ４乃至ＳＲＣ［Ｎ＋２］には、これと同一な過程により、第１クロックＣ１および第２クロックＣ２のうち一つのクロックが入力される。
【００４２】
よって、前記第１段目のシフトレジスタＳＲＣ１は、第２段目のシフトレジスタＳＲＣ２に入力された第２クロック区間の間には、いかなる動作も行われなくなり、第３段目のシフトレジスタＳＲＣ３に入力された第１クロックＣ１により第３段目のシフトレジスタＳＲＣ３から出力されたＧＯＵＴ３により、ようやく前記第１段目のシフトレジスタＳＲＣ１がリセットされる。
【００４３】
このような場合、第２クロック区間の間、第１段目のシフトレジスタＳＲＣ１は、リセットが行われないので、前記第２クロック区間の間、第１段目のシフトレジスタＳＲＣ１は、第１出力信号ＧＯＵＴ１を迅速に放電させる。これによって、従来発生していた第１出力信号ＧＯＵＴ１のフォーリング時間の遅延を防止して、誤動作による画質不良を解消することができる。
【００４４】
これをより詳細に説明すると、まず、第１段目のシフトレジスタＳＲＣ１は、パルス開始信号によりセットされ、第１ノードであるＱノードを第２供給電圧ＶＤＤに充電する。前記第１段目のシフトレジスタＳＲＣ１に第１クロックＣ１が入力される場合、前記第１クロックＣ１によりブートストラップ（bootstrapping）現象が発生して、Ｑノードは、さらに増加し、このように増加したＱノードにより、ハイ状態の第１出力信号ＧＯＵＴ１が出力される。
【００４５】
続いて、第１出力信号ＧＯＵＴ１により第２段目のシフトレジスタＳＲＣ２がセットされ、第２段目のシフトレジスタＳＲＣ２の第１ノードであるＱノードが第２供給電圧ＶＤＤに充電される。前記第２段目のシフトレジスタＳＲＣ２に第２クロックＣ２が入力される場合、前記第２クロックＣ２により前記Ｑノードは、さらに増加し、このように増加したＱノードにより、ハイ状態の第２出力信号ＧＯＵＴ２が出力される。
【００４６】
続いて、第２出力信号ＧＯＵＴ２により第３段目のシフトレジスタＳＲＣ３がセットされ、第３段目のシフトレジスタＳＲＣ３の第１ノードであるＱノードが第２供給電圧ＶＤＤに充電される。前記第３段目のシフトレジスタＳＲＣ３に第１クロックＣ１が入力される場合、前記第１クロックＣ１により前記Ｑノードは、さらに増加し、このように増加したＱノードにより、ハイ状態の第３出力信号ＧＯＵＴ３が出力される。
【００４７】
同様の過程により、さらに後段のシフトレジスタＳＲＣ４乃至ＳＲＣ［Ｎ＋２］から第４出力信号ＧＯＵＴ４乃至第［Ｎ＋２］出力信号ＧＯＵＴ［Ｎ＋２］が出力される。
【００４８】
一方、前記第３出力信号ＧＯＵＴ３は、第１段目のシフトレジスタＳＲＣ１に入力され、前記第１段目のシフトレジスタＳＲＣ１がリセットされる。すなわち、前記第１段目のシフトレジスタＳＲＣ１のＱノードは、第１供給電圧ＶＳＳに放電される。
【００４９】
したがって、第１段目のシフトレジスタＳＲＣ１は、第１クロック区間の間において、ハイ状態の第１出力信号ＧＯＵＴ１を出力し、続く第２クロック区間の間において、Ｑノードがリセットされないので、前記第１出力信号ＧＯＵＴ１は、迅速にロー状態に放電され、再び第１クロック区間の間において、リセットされる。
【００５０】
２段目のシフトレジスタＳＲＣ２乃至Ｎ段目のシフトレジスタＳＲＣ［Ｎ］も同様な動作により、１クロック区間の間において、ハイ状態の出力信号を迅速にロー状態に放電することができる。しかし、ダミーシフトレジスタＳＲＣ［Ｎ＋１］およびＳＲＣ［Ｎ＋２］は、その出力信号のフォーリング時間が遅延されても、液晶パネル上のゲートラインを駆動するに当たって、直接的には問題を発生させない。
【００５１】
そこで、ダミーシフトレジスタである第［Ｎ＋１］段目のシフトレジスタＳＲＣ［Ｎ＋１］および第［Ｎ＋２］段目のシフトレジスタＳＲＣ［Ｎ＋２］は、ともに、第［Ｎ＋２］段目のシフトレジスタＳＲＣ［Ｎ＋２］の第［Ｎ＋２］出力信号ＧＯＵＴ［Ｎ＋２］によりリセットされる。
【００５２】
以上、多段構成のシフトレジスタの動作について総合的に説明した。
以下、本発明をより明確にするために、多段のシフトレジスタのうちの一つの段を代表的に説明する。
【００５３】
図６は、図５の第１段目のシフトレジスタを詳細に図示した回路図であって、図７は、図５のゲートドライバを駆動するための波形図である。
図５および図６を参照すると、第１クロック区間の間、第７トランジスタＭ７を経由したハイ状態を有するパルス開始信号ＳＴＶにより、第１段目のシフトレジスタＳＲＣ１がセットされる。
【００５４】
すなわち、パルス開始信号ＳＴＶが印加されると、第１ノードであるＱノードがパルス開始信号ＳＴＶに充電される。前記パルス開始信号ＳＴＶにより第５トランジスタＭ５がターンオンされ、前記第５トランジスタＭ５を経由して第１供給電圧ＶＳＳに第２ノードであるＱＢノードが放電され、前記パルス開始信号ＳＴＶが充電されたＱノードにより第３トランジスタＭ３がターンオンされ、前記第３トランジスタＭ３を経由して、第１供給電圧ＶＳＳにＱＢノードが放電される。
【００５５】
一方、第８トランジスタＭ８を経由して、第２供給電圧ＶＤＤがＱＢノードに充電される。このような場合、前記ＱＢノードは、前記第３トランジスタＭ３を経由した第１供給電圧ＶＳＳ、前記第５トランジスタＭ５を経由した第１供給電圧ＶＳＳおよび前記第８トランジスタＭ８を経由した第２供給電圧ＶＤＤ間の差値に該当する電圧を有する。これによって、前記ＱＢノードはロー状態で維持される。
【００５６】
前記第７トランジスタＭ７および第８トランジスタＭ８は、逆方向電流が流れることを遮断するためのトランジスタである。すなわち、前記第７トランジスタＭ７および第８トランジスタＭ８は、電流を順方向だけに流れるようにし、逆方向には流れないようにする。
【００５７】
次に、第１クロック区間に続く第２クロック区間の間、第１クロックＣ１により第１出力信号ＧＯＵＴ１が出力される。すなわち、第１クロックＣ１が第１トランジスタＭ１に印加されると、第１トランジスタＭ１のドレインとゲート間のキャパシタＣｇｄによりブートストラップ現象が発生し、充電されたパルス開始信号ＳＴＶより大きい電圧がＱノードに充電される。これによって、第１トランジスタＭ１がターンオンされ、第１クロックＣ１が第１出力信号ＧＯＵＴ１として出力される。
【００５８】
次に、第２クロック区間に続く第３クロック区間の間、第１クロックＣ１は、ロー状態を有し、パルス開始信号ＳＴＶは、ロー状態を有する。このような場合、第１クロックＣ１がロー状態を有することによって、Ｑノードもパルス開始電圧に放電される。なお、Ｑノードにより持続的に第１トランジスタＭ１がターンオンされることにより、ハイ状態の第１出力信号が第１トランジスタＭ１を通じてロー状態に迅速に放電される。なお、第３クロック区間の間、第２段目のシフトレジスタＳＲＣ２から第２出力信号ＧＯＵＴ２が出力される。
【００５９】
次に、第３ブロック区間に続く第４クロック区間の間、第３段目のシフトレジスタＳＲＣ３から第３出力信号ＧＯＵＴ３が出力される。これと同時に、前記第３出力信号ＧＯＵＴ３は、第１段目のシフトレジスタＳＲＣ１に入力される。すなわち、前記第３段目のシフトレジスタＳＲＣ３の第３出力信号ＧＯＵＴ３により第６トランジスタＭ６がターンオンされ、前記第６トランジスタＭ６を経由して、第１供給電圧ＶＳＳにＱノードが迅速に放電される。
【００６０】
前記第１供給電圧ＶＳＳに放電されたＱノードにより第３トランジスタＭ３がターンオフされ、ＱＢノードには第２供給電圧ＶＤＤが充電される。第２供給電圧ＶＤＤに充電されたＱＢノードにより、第２トランジスタＭ２および第４トランジスタＭ４がターンオンされる。これによって、第４トランジスタＭ４を経由した第１供給電圧ＶＳＳによりＱノードが放電され、前記Ｑノードに連結された第１トランジスタＭ１がターンオフされる。なお、第２トランジスタＭ２を経由した第１供給電圧ＶＳＳに第１出力信号ＧＯＵＴ１が放電される。
【００６１】
結局、第１段目のシフトレジスタＳＲＣ１は、第３段目のシフトレジスタＳＣＲ３の第３出力信号ＧＯＵＴ３によりリセットされ、その前のクロック区間（すなわち、図７における第３クロック区間）の間、Ｑノードがハイ状態を有することにより、Ｑノードに連結された第１トランジスタＭ１を持続的にターンオンさせて、前記第１トランジスタＭ１を経由して前記第１出力信号ＧＯＵＴ１をロー状態に放電させる。
【００６２】
この結果、図８に図示されたように、シフトレジスタは、１クロック区間の間、ハイ状態の出力信号を出力し、クロックがロー状態に変わるとき、ハイ状態の出力信号がほぼ同時にロー状態に変わる。したがって、クロックごとに該当出力信号がハイ状態からロー状態に変わることにより、出力信号のフォーリング時間が遅延されることを防止して、液晶パネルにおける誤動作による画質不良を抑制できるので、製品に対する信頼性を向上させることができる。
【００６３】
なお、上述の実施の形態においては、２相クロックに限定して説明しているが、本発明は、２相以上の多相クロックに対しても同一に適用することができる。
【図面の簡単な説明】
【００６４】
【図１】従来のゲートドライバを図示したブロック図である。
【図２】図１の第１段目のシフトレジスタを詳細に図示した回路図である。
【図３】図１のゲートドライバを駆動するための波形図である。
【図４】図１のゲートドライバのシフトレジスタで、出力信号のフォーリングタイムが遅延されている状態を図示した図面である。
【図５】本発明のゲートドライバを図示したブロック図ある。
【図６】図５の第１段目のシフトレジスタを詳細に図示した回路図である。
【図７】図５のゲートドライバを駆動するための波形図である。
【図８】図５のゲートドライバのシフトレジスタで、出力信号のフォーリングタイムを減少させた状態を図示した図面である。
【符号の説明】
【００６５】
ＳＣＲ１〜ＳＣＲ［Ｎ］  シフトレジスタ、ＳＣＲ［Ｎ＋１］、ＳＣＲ［Ｎ＋２］  ダミーシフトレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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