(57)【要約】【課題】  車載通信機器のように、低消費電力化と信頼性の両方が要求される装置に適した、クロック制御回路を提供する。【解決手段】  他機器との接続インタフェース部を通して接続され、システムの休止状態時以外は常にインタフェース制御回路がクロック同期型で構成される通信機器において、システムの休止状態時には、システム全体のクロックと、必要最低限箇所以外の電源を停止し、インタフェース部から復帰信号が入力されたとき、インタフェース回路がこれを認識して、システム・クロックおよび電源の復帰信号を出力し、それによってクロックが復帰し、システム全体が休止状態から復帰できることを特徴とする。【効果】  システム全体のクロック信号、および主電源を停止することにより、通信機器およびその機器と接続する後位機器の消費電力を低下させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック停止時以外はインタフェース制御回路部がクロックに同期して動作する通信機器であって、前記通信機器のクロックを供給又は停止するクロック供給部と、外部機器から前記インタフェース制御回路部に復帰信号が入力されることを検出する復帰信号検出回路とを有し、前記復帰信号の検出に応じて前記復帰信号検出回路は、前記クロックの復帰信号をクロック供給部に出力し、前記クロックによって動作することを特徴とする通信機器。
【請求項２】
電源を供給する電源供給部であって、前記電源供給部は、前記インタフェース制御回路部と前記クロック供給部を除く他の回路部への電源を停止する機能を有し、前記インタフェース制御回路部に前記復帰信号が入力されて、前記インタフェース制御回路部の前記復帰信号検出回路で検出されると、電源の復帰信号を前記電源供給部に出力し、前記電源供給部は、前記インタフェース制御回路部と前記クロック供給部を除く他の回路部に電源を供給することを特徴とする請求項１に記載の通信機器。
【請求項３】
演算処理装置を有する制御回路部を有し、前記インタフェース制御回路部から出力されるクロック供給の復帰信号、もしくは、電源供給の復帰信号は、前記制御回路部を介して、クロック供給の復帰信号、もしくは、電源供給の復帰信号、もしくは、前記クロック供給の復帰信号及び前記電源供給の復帰信号の複合信号が前記クロック供給部又は前記電源供給部に出力されることを特徴とする請求項１もしくは請求項２に記載の通信機器。
【請求項４】
前記クロックもしくは前記電源の停止を制御する停止指示信号が前記インタフェース制御回路部に入力されると、前記インタフェース制御回路部から前記クロック供給部、もしくは前記電源供給部へ停止指示を出力することを特徴とする請求項１から請求項３のいずれか１項に記載の通信機器。
【請求項５】
演算処理装置を有する制御回路部を有し、前記クロックもしくは前記電源の停止を制御する停止指示信号が前記インタフェース制御回路部に入力されると、前記インタフェース制御回路部から前記クロック供給部、もしくは前記電源供給部へ停止指示を出力するためのクロック供給の停止信号、もしくは、電源供給の停止信号は、前記制御回路部を介して、前記クロック供給の停止信号、もしくは、前記電源供給の停止信号、もしくは、前記クロック供給の停止信号及び前記電源供給の停止信号の複合信号として前記クロック供給部又は前記電源供給部に出力されることを特徴とする請求項１から請求項２のいずれか１項に記載の通信機器。
【請求項６】
前記クロック停止時に前記インタフェース制御回路部に入力される復帰信号が、所定回数又は所定回数を越えた回数のアクセスによって前記クロック供給部又は前記電源供給部へ復帰信号を出力することを特徴とする請求項１から請求項５のいずれか１項に記載の通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、後位機器との接続インタフェース部を通して接続され、システムの休止状態時以外は常にインタフェース制御回路がクロック同期型で構成される通信機器に関する。
【背景技術】
【０００２】
一般に、通信機器２０は、図２に示すように、無線及び有線により通信を行う通信制御部２１，システム全体の制御を行う制御部ＭＰＵ２２，インタフェース回路２３，クロック供給部２４，電源供給部２５，メモリ２６等で構成される。これらのうち、クロック供給部２４は、ＭＰＵ２２やインタフェース回路２３，通信制御部２１等のシステム内各ブロックへ、動作クロックを供給する。電源供給部２５は、ＭＰＵ２２やインタフェース回路２３，通信制御部２１等のシステム内各ブロックへ、電源を供給する。
【０００３】
また、インタフェース回路２３は、通常、ＦＰＧＡ(Field Programmable Gate Array)
あるいはＡＳＩＣ(Application Specific Integrated Circuit)といった、ＬＳＩ(Large Scale Integrated circuit) によって構成され、同ＬＳＩの中には、外部信号をクロックで同期化し、以降の内部回路へデータ転送するためのインタフェース制御回路が設けられている。
【０００４】
基本的に、インタフェース回路２３の外部から入力されるデータや制御，割り込みなどの各種信号は、通信機器２０で使用されるクロックとは非同期で、通信機器２０に入力される。このような信号を非同期信号という。この非同期信号をインタフェース回路２３もしくは他のブロックでそのまま処理しようとすると、すべての回路状態におけるタイミング違反を考慮しなければならないため、設計が困難である。このため、インタフェース回路２３内で、クロック供給部２４で供給されるシステム・クロックに同期化するのが一般的である。
【０００５】
このインタフェース制御回路は、例えば、図３のように構成されている。すなわち、通信機器３０の外部からのデータ信号や制御信号３１が、インタフェース回路３２に入力される。インタフェース回路３２の中では、クロック供給部３５から入力されるクロックに同期した形で、Ｄ−Ｆ／Ｆ３３を通して同期がとられ、インタフェース回路３２の中の制御回路３４に渡される。制御回路３４によって処理されたデータは、ＭＰＵ２２やメモリ２６等の他のブロックへ渡される。
【０００６】
【特許文献１】特開平８−２０２６５４号公報
【特許文献２】特開平１１−８５３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２及び図３のような構成で実現される通信機器２０（３０）においては、インタフェース回路を動作させるためには、クロックは欠かすことはできない。しかし一方で、この通信機器の低消費電力化が要求される状況が増えてきている。例えば、通信機器が図２のように構成され、図１のように後位機器１５と接続されるとき、通信機器２０が後位機器１５より電源を受け、さらにこの外部機器１５がバッテリ駆動のものである場合が想定される。このような条件におかれる後位機器１５としては、取り外し可能なナビやＰＣ等が該当する。このような状況下では、通信機器２０を使用する必要がないときでも、通信機器２０内で常時クロックが供給されていては、無駄に電力を消費し、バッテリ駆動時間を短縮させる原因となる。
【０００８】
これに対応する方法として一般的に行われている方法に、ゲーティドクロックという方法がある。ゲーティドクロックとはクロックツリーの途中にゲート回路を挿入し、このゲート回路がカバーする一定範囲のブロックの動作クロックを停止させるという方法である。この方法によれば、ゲーティドクロックを設置したブロックの状況に応じて、停止する回路ブロックの分だけ、消費電力を低減させることができる。しかし、このゲーティドクロックを行うためには、そのゲーティドクロックによってクロックが停止するブロックの動作も停止するため、そのブロックが未使用である時間が分かっている場合にしか、この手法を適用することはできず、また、挿入したゲート回路の部分まではクロック信号が動作している必要があり、通信機器２０内のクロックを完全に停止させて動作させることはできない。
【０００９】
上記１番目の、ブロックの動作時間の問題に関して、外部から非同期信号が入力される通信機器においては、大きな問題になる。接続される後位機器から入力される非同期信号が変化するタイミングが、通信機器内では分からないためである。
【００１０】
この問題を解決する技術が、特開平８−２０２６５４号公報、及び特開平１１−85304号公報で提案されている。
【００１１】
特開平８−２０２６５４号公報においては、外部非同期信号を同期化する回路のサンプリング周期を、一般に内部クロック信号よりも長い周期をもつ外部信号のクロック周期と同期化して、内部回路の動作率を低減させる方法が提案されている。しかし、この手法では、外部非同期信号が全く動作しない期間でも外部信号のクロック周期に合わせて動作するので、ゲーティドクロックによる低電力化の効果は限定されるという欠点があった。
【００１２】
特開平１１−８５３０４号においては、外部非同期信号を同期化するインタフェース回路に対してクロックを供給するかどうかを、インタフェース回路外部のクロック制御回路によって制御する方法が提案されている。この場合、クロック制御回路では、クロック制御回路まで来ているクロック信号をインタフェース回路まで通過させるかストップさせるか、外部からの非同期信号によって判断する構成となっている。そのため、非同期入力を同期させるインタフェース回路に対してクロック信号を停止させる手段としては有効であるが、上述した２番目の問題である通信機器２０内のクロックを完全に停止させることには適用することができない。
【００１３】
本発明は上述した従来技術の課題を解決するためになされたものであり、その目的は、通信機器の消費電力を低く抑える通信機器を提供することにある。
【課題を解決するための手段】
【００１４】
本発明による通信機器は、電源供給時においても、通信機器の機能を完全に停止しておきたいときには通信機器の内部でクロック供給を完全に停止しておくことができ、外部機器からの復帰指示信号入力によって、上記クロック供給を再起動させることができる制御回路を備えることを特徴とする。
【００１５】
さらに、上記通信機器の停止状態には、インタフェース回路部とクロック供給部のみ電源供給を行い、上記復帰指示が入力されたときにシステム全体に対する電源供給を再起動させる制御機構も備えることもできる。
【発明の効果】
【００１６】
本発明によれば、システム全体に対するクロック供給と必要な箇所以外の電源供給を停止させることによって、通信機器の消費電力を低く抑えることができる。
【００１７】
また、以下の効果の少なくともいずれか１つを得ることができる。
【００１８】
休止状態にシステムクロックを完全停止することができるため、通信機器の低消費電力化が可能である。
【００１９】
休止状態に必要最低限箇所以外の電源を停止することができるため、通信機器の低消費電力化が可能である。
【００２０】
ＭＰＵのソフトウェアやロジックを利用した柔軟な構成が可能となり、開発／設計が容易になる。
【００２１】
クロック停止検出回路を省略することができ、開発／設計が容易になる。
【００２２】
ノイズに強い信頼性の高い回路構成が可能になる。
【発明を実施するための最良の形態】
【００２３】
以下に本発明を説明する。
【００２４】
一般に、通信機器２０は、図２に示すように、無線及び有線により通信を行う通信制御部２１，システム全体の制御を行う制御部ＭＰＵ２２，インタフェース回路２３，クロック供給部２４，電源供給部２５，メモリ２６等で構成される。これらのうち、クロック供給部２４は、ＭＰＵ２２やインタフェース回路２３，通信制御部２１等のシステム内各ブロックへ、動作クロックを供給する。電源供給部２５は、ＭＰＵ２２やインタフェース回路２３，通信制御部２１等のシステム内各ブロックへ、電源を供給する。なお、図２においては、通信機器外部から主電源を受け、それを電源供給部２５が制御して、各ブロックへ電源供給するような構成としているが、このような従来技術を適用するだけでなく、本発明では、クロック停止時にインタフェース部に入力される復帰信号が、複数回以上のアクセスによって正式な復帰指示と認識するような、通信機器２０内の電源供給部２５に電池等を設け、そこから電源供給するような形態にしてもよい。
【００２５】
また、インタフェース回路２３は、通常、ＦＰＧＡ(Field Programmable Gate Array)あるいはＡＳＩＣ(Application Specific Integrated Circuit)といった、ＬＳＩ(Large Scale Integrated circuit) によって構成され、同ＬＳＩの中には、外部信号をクロックで同期化し、以降の内部回路へデータ転送するためのインタフェース制御回路が設けられている。
【００２６】
基本的に、インタフェース回路２３の外部から入力されるデータや制御，割り込みなどの各種信号は、通信機器２０で使用されるクロックとは非同期で、通信機器２０に入力される。このような信号を非同期信号という。この非同期信号をインタフェース回路２３もしくは他のブロックでそのまま処理しようとすると、すべての回路状態におけるタイミング違反を考慮しなければならないため、設計が困難である。このため、インタフェース回路２３内で、クロック供給部２４で供給されるシステム・クロックに同期化するのが一般的である。
【００２７】
このインタフェース制御回路は、例えば、図３のように構成されている。すなわち、通信機器３０の外部からのデータ信号や制御信号３１が、インタフェース回路３２に入力される。インタフェース回路３２の中では、クロック供給部３５から入力されるクロックに同期した形で、Ｄ−Ｆ／Ｆ３３を通して同期がとられ、インタフェース回路３２の中の制御回路３４に渡される。制御回路３４によって処理されたデータは、ＭＰＵ２２やメモリ２６等の他のブロックへ渡される。
【００２８】
図２及び図３のような構成で実現される通信機器２０（３０）においては、インタフェース回路を動作させるためには、クロックを欠かすことはできない。しかし一方で、この通信機器の低消費電力化が要求される状況が増えてきている。例えば、通信機器が図２のように構成され、図１のように後位機器１５と接続されるとき、通信機器２０が後位機器１５より電源を受け、さらにこの外部機器１５がバッテリ駆動のものである場合が想定される。このような条件におかれる後位機器１５としては、取り外し可能なナビやＰＣ等が該当する。このような状況下では、通信機器２０を使用する必要がないときでも、通信機器２０内で常時クロックが供給されていては、無駄に電力を消費し、バッテリ駆動時間を短縮させる原因となる。
【００２９】
これに対応する方法として一般的に行われている方法に、ゲーティドクロックという方法がある。ゲーティドクロックとはクロックツリーの途中にゲート回路を挿入し、このゲート回路がカバーする一定範囲のブロックの動作クロックを停止させるという方法である。この方法によれば、ゲーティドクロックを設置したブロックの状況に応じて、停止する回路ブロックの分だけ、消費電力を低減させることができる。しかし、このゲーティドクロックを行うためには、そのゲーティドクロックによってクロックが停止するブロックの動作も停止するため、そのブロックが未使用である時間が分かっている場合にしか、この手法を適用することはできず、また、挿入したゲート回路の部分まではクロック信号が動作している必要があり、通信機器２０内のクロックを完全に停止させて動作させることはできない。
【００３０】
上述のブロックの動作時間の問題に関して、図１に示すような外部から非同期信号が入力される通信機器１０においては、大きな問題になる。接続される後位機器１０から入力される非同期信号が変化するタイミングが、通信機器１０内では分からないためである。
【００３１】
そこで、本発明では、通信機器１０をシステム休止状態にしておきたいときに、通信機器１０内のクロック供給部１４のクロック出力を完全に停止し、その後、後位機器１５によるインタフェース回路１３に対する外部復帰指示信号によって、クロック供給部１４の出力を再起動させることができる機構を備えた通信機器２０とすることを特徴としている。
【００３２】
以下に更に詳細な実施例を説明するが、本発明では、このような実施例に限定されるものではなく、内部のクロック出力を停止し、他の機器への復帰指示信号に基づいてクロック出力を再起動するものであればよい。
【実施例１】
【００３３】
次に、実施例１について説明する。実施例における通信機器及びインタフェース回路の構成を図４に示す。図４は、図１をより詳細な形で描いたものである。また、図４内の非同期復帰指示信号検出回路４８の回路構成ブロック例を、図５に示す。これらの回路構成によって実現される処理を、図６のシーケンス図に沿って以下説明する。まず、通信機器４０は、ＭＰＵ４２内のタイマ４６によって、システムを停止状態にするかどうか判断し、あるタイマ値を超えても通信処理が発生しなかった場合、クロック供給部４４に、MPU内のクロック停止指示部４７がクロック供給停止指示号を出力し、クロック供給をストップする。ここで、クロック停止指示部４７は、ソフトウェアで構成しても、ハードウェアで構成してもよい。また、クロック供給部として実際に想定されるものは、簡単な例では、汎用クロックＩＣである。この場合、クロック停止指示部４７によって出力されるクロック供給停止指示号は、このクロックＩＣのクロック出力イネーブル信号に該当する。
【００３４】
また、この実施例においては、後位機器およびインタフェース回路は、クロック停止を自動で認識できるようになっている。
【００３５】
この場合、例えば後位機器は、通信機器４０のシステム停止状態を判断するためのタイマと、このタイマ値に基づいてシステム停止状態を判断するシステム停止状態判断部を備える。このような機構を持つことにより、通信機器４０は、後位機器４５とは独立でシステム休止状態に移行することができる。また、ＭＰＵ４２内のタイマ４６と後位機器４５のタイマのずれ等により、通信機器４０の休止状態認識に関して通信機器４０と後位機器４５の間に不一致が発生した場合でも、通信が正常に行われるかぎり、問題は発生しない。通信に移行する際に後位機器４５は復帰指示を出力する等の処理を入れることにより、簡単にこの不一致は解決することができる。
【００３６】
また、クロックもしくは電源の停止指示信号がインタフェース回路に入力され、この停止信号がインタフェース回路から直接クロック供給部もしくは電源供給部に出力されるのではなく、ＭＰＵ等の制御ブロックに出力され、この制御ブロックによって、クロック停止もしくは電源停止、もしくはその複合信号がクロック供給部及び電源供給部に出力される場合には、この停止指示信号も後位機器から設定できるようになっている。この場合のもっとも単純な実施例は、インタフェース回路にシステム（クロック）停止レジスタを用意し、このレジスタに後位機器がライトすると、その内容をインタフェース回路が割り込みによってＭＰＵに知らせる、というものである。
【００３７】
本実施例におけるシステムクロックの停止自動認識は、インタフェース回路４３内で、非同期復帰指示信号検出回路４８によって実現される。図５は、非同期復帰指示信号検出回路４８の構成を示したブロック図であるが、このうち、システムクロック停止検出ブロック５０が、このシステムクロック停止の自動認識を行う。
【００３８】
次に、クロックが停止した状態（システム休止状態）で、後位機器４５から復帰指示信号が入力されたときのクロック復帰処理方法について説明する。実施例１においては、後位機器４５からインタフェース回路４３内に設置された復帰指示レジスタ４９に復帰指示に該当するデータがライトされたときに、クロックが停止していてもインタフェース回路がそれを認識して、クロック供給部４４にその復帰指示信号を出力するという処理手順をとる。また、ここで説明する実施例では、請求項６に該当する方法、すなわち、後位機器４５が復帰指示レジスタ４９に復帰指示データをライトするときは、２回、連続でアクセスしなければいけない構成とした。このように複数回、レジスタのライトを実施するメリットには、下記があげられる。まず、外部から非同期エッジで入力されるデータをトリガとする場合には、ノイズに弱くなり、これを処理するためには、バッファやラッチ等を入れなければならなくなる。このため、１回目のレジスタライトを確実に認識してから、２回目のレジスタライトを認識することで、この耐ノイズ性を強めることができる。このとき、１回目のレジスタライトがノイズによるものだったと仮定した場合、１回目のレジスタライトを認識した状態をクリアしなければならない。これをクリアするもっとも簡単な方法は、アクセス・アドレスが変更した際にこれをクリアするというものであり、本実施例では、図６のシーケンスでも示すとおり、この方法を採用する。
【００３９】
また、もうひとつのメリットとして、下記があげられる。例えばこのインタフェース回路をＦＰＧＡのような同期回路設計が要求されるもので構築する場合に、論理合成を確実に行えるようにする、というものである。ＦＰＧＡのように完全同期回路設計が要求されるものの場合、その中に非同期回路ブロックを入れて、同一の信号を前後の組み合わせ回路に入れると、タイミング収束がきわめて困難になる。そのため、２段階以上の処理を行い、間にＦＦを通すことによって、確実に後段の組み合わせ回路の入力とゲートできるようになる。
【００４０】
以上の処理によって、クロックが停止している状態で、インタフェース回路４３が後位機器４５からインタフェース回路４３内に設置された復帰指示レジスタ４９へのクロック復帰指示データ・ライトを２回連続で認識すると、インタフェース回路４３は、復帰指示レジスタ４９に入力されたデータをライトし、クロック供給部４４に、クロック復帰信号を出力する。このとき、簡単な回路例では、クロック供給部４４として実際に想定されるものは、汎用クロックＩＣである。この場合、クロック復帰指示信号に該当するのは、クロックＩＣのクロック出力イネーブル信号である。このとき、図４におけるクロック停止指示信号とクロック復帰指示信号は同一のもの（クロック出力イネーブル）になり、停止で出力イネーブルＯＦＦ，復帰で出力イネーブルＯＮ、となる。
【００４１】
次に、図５に示した回路ブロックのより詳細な構成例について示す。まず、図７に、システムクロック停止検出ブロックの構成例を示す。これは、図５におけるシステムクロック停止検出ブロック５０に該当する回路である。ここで、アドレスバス入力は、デコードされ復帰指示レジスタチップセレクト信号として表されている。このチップセレクト信号と、通信機器４０のチップセレクト信号、およびライトイネーブル信号の３入力アンド信号７１がＯＮしている間に、システムクロック信号７０が変化するかどうかを検出することで、システムクロック信号７０が動作しているかどうかを検出する。これは、２段目のＤ−ＦＦの出力で、システムクロック停止検出信号７２として出力される。
【００４２】
図８に、非同期ライト検出ブロック５１の回路構成例を示す。システムクロック停止検出信号７２がＯＮしているときに、上記３入力アンド信号７１とアンドすることにより、後位機器４５から入力されたライト制御信号がＯＮしている期間、システムクロックが
ＯＦＦしていれば、非同期入力として正当と判断する構成になっている。すなわち、上記３入力アンド信号７１の立ち下がり時に、非同期ライトクロック信号８０を出力し、この非同期ライトクロック信号をクロックとして、非同期ライト有効判定信号８１を出力する。
【００４３】
図９に、非同期クロック生成ブロック５２の回路構成例を示す。図９では、上記非同期ライトクロック信号８０をクロックとして、非同期ライト有効判定信号８１をサンプリングすることで、非同期クロック信号９０を生成する。また、本回路例では、システムクロックの有効無効をシステムクロックの立ち上がり／立ち下りエッジの両方で再チェックすることで、再度システムクロックの有効判定信号９１を生成している。このシステムクロック有効判定信号９１のＯＮ／ＯＦＦに従って、非同期クロック信号９０をクロックとするか、システムクロックをスルーするかをマルチプレクスし、通信機器４０のインタフェース回路４３の動作クロック信号９２を生成している。以上の処理の動作タイミングを、図１０に示す。図１０では、システムクロック信号７０が動作していない状態で、後位機器４５が復帰指示レジスタ４９に復帰指示データを２回連続でライトすることによって、非同期の動作クロック信号９２を生成するタイミングを正論理で示している。
【実施例２】
【００４４】
図１１に、本発明の第２の実施例を示す。本実施例では、クロックだけでなく、電源供給も停止することを可能としている。すなわち、通信機器１１０が休止状態になったら、電源供給部１１６は、インタフェース回路１１３及びクロック供給部１１４以外への電源供給を停止する。これによって、さらなる低消費電力化が可能になる。また、図１１においては、通信機器１１０が休止状態へ移行することを決定したＭＰＵ１１２が、インタフェース回路１１３，クロック供給部１１４，電源供給部１１６のそれぞれへ停止指示を行う構成になっている。この場合、インタフェース回路内のシステムクロック停止検出ブロック５０のロジックを省略することも可能になる。休止状態から復帰する際には、インタフェース回路１１３は、ＭＰＵ１１２，クロック供給部１１４，電源供給部１１６へ復帰指示信号を出力している。
【００４５】
また、ＭＰＵ１１２と、インタフェース回路１１３等を一体化した構成にしてもよい。
【００４６】
以上のように、本発明においては、通信機器全体のクロック、及び最小限ブロック以外の電源供給を停止することができ、かつ、回路構成も柔軟に構成することができる。これによって、通信機器及び通信機器と接続する後位機器の消費電力を、大きく低減することができる。
【００４７】
本発明によれば、以下の効果を得ることができる。
【００４８】
休止状態にシステムクロックを完全停止することができるため、通信機器の低消費電力化が可能である。
【００４９】
休止状態に必要最低限箇所以外の電源を停止することができるため、通信機器の低消費電力化が可能である。
【００５０】
ＭＰＵのソフトウェアやロジックを利用した柔軟な構成が可能となり、開発／設計が容易になる。
【００５１】
クロック停止検出回路を省略することができ、開発／設計が容易になる。
【００５２】
ノイズに強い信頼性の高い回路構成が可能になる。
【図面の簡単な説明】
【００５３】
【図１】本発明で提案する通信機器の第１の基本構成となるブロック図である。
【図２】本発明で提案する通信機器の第２の基本構成となるブロック図である。
【図３】インタフェース回路の外部非同期信号サンプリング部を示す図である。
【図４】本発明の第１の実施例に係る通信機器の構成例である。
【図５】本発明の第１の実施例に係る通信機器内の非同期復帰指示信号検出回路の構成例を示すブロック図である。
【図６】本発明の第１の実施例に係る通信機器の処理フローを示す図である。
【図７】本発明の第１の実施例に係る通信機器内に含まれる回路の構成例詳細を示す図である。
【図８】本発明の第１の実施例に係る通信機器内に含まれる回路の構成例詳細を示す図である。
【図９】本発明の第１の実施例に係る通信機器内に含まれる回路の構成例詳細を示す図である。
【図１０】図７〜図９で示した回路によって処理されるタイミングを示す図である。
【図１１】本発明の第２の実施例に係る通信機器の構成例を示すブロック図である。
【符号の説明】
【００５４】
１０，２０，３０，４０，１１０…通信機器、１１，２１，４１，１１１…通信制御部、１２，２２，４２，１１２…ＭＰＵ、１３，２３，３２，４３，１１３…インタフェース回路、１４，２４，３５，４４，１１４…クロック供給部、１５，４５，１１５…後位機器、２５，１１６…電源供給部、２６…メモリ、３１…通信機器３０の外部からのデータ信号や制御信号、３３…Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）、３４…制御回路、４６…システムを停止状態にするかどうかを判断するためのＭＰＵ内タイマ、４７…システムを停止状態にするかどうかを判断し、クロック停止信号を出力するクロック停止指示部、
４８…非同期復帰指示信号検出回路、４９…復帰指示レジスタ、５０…システムクロック停止検出ブロック、５１…非同期ライト検出ブロック、５２…非同期クロック生成ブロック、７０…システムクロック信号、７１…３入力アンド信号、７２…システムクロック停止検出信号、８０…非同期ライトクロック信号、８１…非同期ライト有効判定信号、９０…非同期クロック信号、９１…システムクロック有効判定信号、９２…インタフェース回路のための動作クロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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