(57)【要約】【課題】  ＤＲＡＭ装置および他の混載ＤＲＡＭを組込んだ集積回路装置におけるプリチャージ技術を提供する。【解決手段】  ＤＲＡＭ装置および他の混載ＤＲＡＭを組込んだ集積回路装置における、アクティブなメモリサブアレイのためのクロック信号に起動されるプリチャージ技術であって、各クロックの立上がりエッジが、アクティブであったメモリサブアレイにプリチャージを開始する技術。サブアレイがプリチャージされてクロックの立上がりエッジにおいて用意が整い、次にアクティブサイクルを開始する従来の技術よりも長いリストアタイムが使用可能であり、より良い論理「１」レベルと「０」レベルとのメモリセルへの導入が達成され、および／またはクロック周期を低減して、他の機能がプリチャージ機能と並行して実行可能となる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
複数のメモリサブアレイを含むランダムアクセスメモリアレイを少なくとも１つ含む集積回路装置の動作のための方法であって、前記方法は、
交互の第１および第２の遷移を有するクロック信号を受取るステップと、
前記メモリサブアレイのうちアクティブな状態にあったものに、実質的に前記クロック信号の各前記第１の遷移において、プリチャージ動作を開始するステップとを含む、方法。
【請求項２】
前記プリチャージ動作は、前記メモリアレイの特定のサブアレイにアドレスのプリデコードを必要としないで開始される、請求項１に記載の方法。
【請求項３】
前記プリチャージ動作は、前記メモリアレイの実行中のサイクルタイプに関連することなく開始される、請求項１に記載の方法。
【請求項４】
前記クロック信号の前記第１および第２の遷移はそれぞれ正および負の方向への遷移である、請求項１に記載の方法。
【請求項５】
前記プリチャージ動作は、前記プリチャージ動作の前記開始に続く所定の時間に終了するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記所定の時間は、ダイナミックランダムアクセスメモリアレイにおいてセルリストア動作の完了に依存しない、請求項５に記載の方法。
【請求項７】
前記所定の時間は、前記プリチャージ動作によって開始されるタイマによって設定される、請求項５に記載の方法。
【請求項８】
前記メモリアレイの動作のアクティブな部分の完了は、前記クロック信号の前記第１の遷移の連続した１つによって示される、請求項１に記載の方法。
【請求項９】
前記プリチャージ動作の実行中に、前記メモリアレイのアドレスをプリデコードするステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記プリチャージ動作の実行中に、前記メモリアレイに書込動作のためのデータを伝搬するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記プリチャージ動作の実行中に、前記メモリアレイへのデータアクセスの少なくとも一部が前記メモリアレイと関連するキャッシュに保持されているかどうかを決定するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
複数のメモリサブアレイを含むランダムアクセスメモリアレイを少なくとも１つ含む集積回路装置であって、前記装置は、
交互の第１および第２の遷移を有するクロック信号を受取るための手段と、
前記メモリサブアレイのうちアクティブな状態にあったものに、実質的に前記クロック信号の前記第１の遷移においてプリチャージ動作を開始するための手段とを含む、装置。
【請求項１３】
前記プリチャージ動作は、前記メモリアレイの特定のサブアレイにアドレスのプリデコードを必要としないで開始される、請求項１２に記載の集積回路装置。
【請求項１４】
前記プリチャージ動作は、前記メモリアレイの実行中のサイクルタイプと関連すること
なく開始される、請求項１２に記載の集積回路装置。
【請求項１５】
前記クロック信号の前記第１および第２の遷移はそれぞれ正および負の方向への遷移である、請求項１２に記載の集積回路装置。
【請求項１６】
前記プリチャージ動作を前記開始に続く所定の時間に終了する手段をさらに含む、請求項１２に記載の集積回路装置。
【請求項１７】
前記所定の時間は、ダイナミックランダムアクセスメモリアレイにおいてセルリストア動作の完了に依存しない、請求項１６に記載の集積回路装置。
【請求項１８】
前記所定の時間を設定するために前記プリチャージ動作によって開始されるタイマを含む、請求項１６に記載の集積回路装置。
【請求項１９】
前記メモリアレイの動作のアクティブな部分の完了は、前記クロック信号の前記第１の遷移の連続した１つによって示される、請求項１２に記載の集積回路装置。
【請求項２０】
前記プリチャージ動作の実行中に、前記メモリアレイのアドレスをプリデコードするための手段を含む、請求項１２に記載の集積回路装置。
【請求項２１】
前記プリチャージ動作の実行中に、前記メモリアレイに書込動作のためのデータを伝搬するための手段をさらに含む、請求項１２に記載の集積回路装置。
【請求項２２】
前記プリチャージ動作の実行中に、前記メモリアレイへのデータアクセスの少なくとも一部が、前記メモリアレイと関連するキャッシュに保持されているかどうかを決定する手段をさらに含む、請求項１２に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本発明は一般に、集積回路メモリ装置および混載メモリアレイを組込んだ装置の分野に関する。より特定的には、本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置および他の混載ＤＲＡＭを組込んだ集積回路装置における、アクティブなメモリサブアレイのためのクロック信号に起動されるプリチャージ技術に関する。
【背景技術】
【０００２】
より高速のプロセッサを支援するため、ＤＲＡＭの性能を高めることは、長い間、メモリ設計の目標であった。ＤＲＡＭの性能を高める１つの方法は、メモリバスを通る「読出」および「書込」データレートを速くすることである。ＳＤＲＡＭのアクセスタイムとバーストデータレートとは、製造プロセスの「微細化」と改良された相互接続技術とにより、絶えず改良されている。また、改良されたコマンドバスの利用が、あるメモリ動作を実行するために必要な命令の数を減らすことによって達成されてきた。一般に、メモリコマンドの実行に必要なコマンドサイクルが少ないほど、メモリデータを転送するために次に利用できるバスサイクルが多くなる。
【０００３】
今まで、ＳＤＲＡＭ装置および混載アレイにアクセスするのに必要なコマンドサイクルの数を最小限に抑えるために、いくつかのアプローチが用いられてきた。１つの例は、単一の「読出」または「書込」コマンドの実行を利用して複数の連続したワードへ読出または書込をおこなう「バーストアクセス」の使用である。ＳＤＲＡＭにアクセスするために必要なコマンドサイクルの数を減らすもう１つの技術は、動作の「オートプリチャージ」モードの使用である。オートプリチャージは、「プリチャージ」動作が、外部の「プリチャージ」コマンドのアサートを必要とせずに、予め定められた数のバースト「読出」または「書込」サイクルの終わりに自動的に起こる、プログラム可能なモードである。同様に、ＳＤＲＡＭにおける「リフレッシュ」コマンドの実行により、装置は「リフレッシュ」動作の終わりに自動的にプリチャージするようになる。
【０００４】
特許文献１において、省電力の達成のため、ワード線アドレスに変更があるときに限りＤＲＡＭがプリチャージされるよう制御される、非多重化アドレスインターフェイスにおけるＤＲＡＭアレイのプリチャージ動作の制御技術が記載されている。しかし記載の技術は、メモリアクセスを著しく遅くする、アドレスパスと直列の活性化モニタリング回路を採用している。さらに、メモリアレイが比較的長時間アクティブな状態に留まるので、それにより無駄な漏れ電流を消費する。
【０００５】
特許文献２においては、第１および第２のアドレスジェネレータ、サブアレイ、アドレスデコードパスおよびプリチャージ活性化パスを含むＤＲＡＭが記載されており、プリチャージ活性化パスおよびアドレスデコードパスは合致している。ここで、活性化段階における、たとえばセンスアンプのセット信号開始のような事象の発生が、プリチャージ段階のプロセスを開始する。記載の技術を使用することにより、アドレスのプリデコードおよびプリチャージは同時に実行され得るが、プリチャージ動作はサイクルの終わりに開始する。
【０００６】
他のアプローチが、たとえば特許文献３および特許文献４に記載されている。
【特許文献１】米国特許第６，２８８，９５９号（２００１年９月１１日発行）「ＳＲＡＭインターフェイスにおけるＤＲＡＭアレイのプリチャージ動作の制御」
【特許文献２】米国特許第６，５１０，０９１号（２００３年１月２１日発行）「速いＤＲＡＭのためのダイナミックプリチャージデコードスキーム」
【特許文献３】米国特許第５，９６３，４９７号（１９９９年１０月５日発行）「同時的アクセスおよびリフレッシュ動作を伴うダイナミックランダムアクセスメモリシステムならびにその使用方法」
【特許文献４】米国特許第６，２２２，７８６号「リストアのない書込を伴うダイナミックランダムアクセスメモリおよびそれを使用するシステムと使用する方法」（２００１年４月２４日発行）
【発明の開示】
【課題を解決するための手段】
【０００７】
発明の概要
ここに開示される本発明の技術によれば、各クロックの立上がりエッジで、アクティブであったメモリサブアレイのプリチャージが開始される。これは、典型的に、サブアレイがプリチャージされてクロックの立上がりエッジにおいて準備され、次にアクティブサイクルを開始する、従来のアプローチとは異なる。より長いリストアタイムを利用して、メモリセルにより良い論理「１」レベルと「０」レベルを入れることができ、および／またはクロック周期を低減する。
【０００８】
従来の技術に比べて本発明の技術が提供する多くの利点の中には、次のものがある。（a）セルリストア機能の終わりではなくプリチャージ動作の終わりを決定するのに、タイマが使用される。後者はより短時間であり、したがって実施しやすいタイマ機能である。（ｂ）より速いクロック周波数が達成できる。（ｃ）各クロックサイクルをプリチャージコマンドで開始することにより、他の機能がプリチャージ機能と並行して実行可能である。（たとえば、アドレスのプリデコード、書込機能のためのデータ伝搬、および、本発明の特定の実施例における、キャッシュの「ヒット」または「ミス」の決定のためのアクセス。この並行する動作によって、「デッドタイム」の低減、および全体の高性能化が可能になる。）（ｄ）さらに、電圧をＤＲＡＭアレイメモリセルにリストアするために使われる時間が、より長い、または短いクロック周期に伴って変更されることができる。
【０００９】
ここに特に開示されるのは、複数のメモリサブアレイを含むランダムアクセスメモリアレイを少なくとも１つ含む集積回路装置の動作のための方法である。方法は、交互の第１および第２の遷移を有するクロック信号を受取るステップと、実質的にクロック信号の各第１の遷移において、メモリサブアレイのうちアクティブ状態にあったものにプリチャージ動作を開始するステップとを含む。
【発明を実施するための最良の形態】
【００１０】
以下の好ましい実施例の説明を添付図面とともに参照することにより、本発明の前述のおよびその他の特徴、ならびに目的とそれらを達成する方法とがより明らかとなり、この発明自体が最もよく理解されるであろう。
【００１１】
代表的実施例の説明
図１を参照すると、例示的で主要なプリチャージクロック（プリチャージクロック０バー［ＰＯＢ］）ジェネレータ１００の概略図が示される。これは本発明のアクティブなメモリサブアレイのためのクロック信号で起動されるプリチャージ技術の実施に使われ得る。ＰＯＢジェネレータ１００は、直列接続されるＰチャネルトランジスタ１０２および１０４を含み、これは昇圧された供給電圧ソース（ＶＣＣＰ）と回路接地の基準電圧レベルとの間に結合される、Ｎチャネルトランジスタ１０６，１０８および１１０とさらに直列である。同様に、直列接続されるＰチャネルトランジスタ１１２および１１４は、ＶＣＣＰと回路接地との間のＮチャネルトランジスタ１１６および１１８と直列接続される。
【００１２】
線１２０の入力クロック（ＣＬＫ）信号は、トランジスタ１０４と並列接続されるＰチャネルトランジスタ１２２のゲート端子に与えられ、同様に、トランジスタ１１０のゲート端子に与えられる。アレイ選択バー（ＡＳＥＬＢ）信号は線１２４に与えられ、直列接続されるＰチャネルトランジスタ１２６とＮチャネルトランジスタ１２８とに共通接続されるゲート端子に結合され、それはさらにＮチャネルトランジスタ１３０とともに供給電圧レベル（ＶＣＣ）と回路接地との間に直列接続される。線１２４のＡＳＥＬＢ信号はさらに、トランジスタ１０４および１０８のゲート端子に与えられ、線１２０のＣＬＫ信号はさらにトランジスタ１３０のゲート端子に与えられる。
【００１３】
トランジスタ１０２のゲート端子はトランジスタ１１４のドレイン端子に結合され、トランジスタ１１２のゲート端子はトランジスタ１０４のドレイン端子に交差結合される。トランジスタ１０６および１１６のゲート端子はＶＣＣに結合され、トランジスタ１１４および１１８のゲート端子は、トランジスタ１２６のドレイン端子によって規定されるノードに結合される。この同じノードがインバータ１３２への入力を規定し、Ｎチャネルトランジスタ１３４のドレイン端子に結合されるが、そのソースが接地される。インバータ１３２の出力は、トランジスタ１３４のゲート端子に与えられる。
【００１４】
トランジスタ１１４のドレイン端子はインバータの入力に結合されるが、インバータは、ＶＣＣＰと回路接地との間に結合される、Ｐチャネルトランジスタ１３６および直列接続されるＮチャネルトランジスタ１３８を含む。インバータの出力はプリチャージバー（ＰＲＥＢ）線１４０に接続される。
【００１５】
追加的に図２を参照すると、代表的な行デコーダ回路２００の概略図が示される。これは、本発明の技術によって用いられる前図のＰＯＢジェネレータ１００と関連して使われ得る。行デコーダ２００は、ＶＣＣＰとＶＮＷＬ２１４との間に結合される、直列接続されるＰチャネルトランジスタ２０２ならびにＮチャネルトランジスタ２０４および２０６を含み、ＶＮＷＬはあるＤＲＡＭ設計に用いられる負の供給電圧レベルである。同様の態様で、直列接続されるＰチャネルトランジスタ２０８ならびにＮチャネルトランジスタ２１０および２１２は、ＶＣＣＰとＶＮＷＬ２１４との間にさらに結合される。トランジスタ２０２のドレイン端子は、トランジスタ２１２のゲート端子およびメインワード線（ＭＷＬ）２１６に結合され、トランジスタ２０８のドレイン端子はトランジスタ２１４のゲート端子に交差結合される。
【００１６】
Ｐチャネルトランジスタ２１８は、ソース端子がＶＣＣＰに結合され、示されるように、Ｎチャネルトランジスタ２２２，２２４，２２６および２２８に直列に結合され、ＰＲＥＢ線１４０がトランジスタ２１８のゲート端子に結合されている。トランジスタ２０２と２０４とに共通接続されるゲート端子は、トランジスタ２１８のドレイン端子に結合され、直列接続される一連のトランジスタの出力ノードを規定する。線２２０のアドレス９８（ＡＤＲ９８）信号はトランジスタ２２２のゲート端子に接続され、トランジスタ２２４のゲート端子はＶＣＣに接続される。線２３０のアドレス７６（ＡＤＲ７６）信号はトランジスタ２２６のゲート端子に接続され、バンクアクティブワンショット（ＢＡＯＳ）信号は線２３２でトランジスタ２２８のゲート端子に与えられる。
【００１７】
ＶＣＣＰと回路接地との間に結合される、直列接続されるＰチャネルトランジスタ２３４およびＮチャネルトランジスタ２３６を含むインバータは、その入力がトランジスタ２１８のドレインによって規定される出力ノードに結合され、その出力はトランジスタ２０８と２１０とに共通接続されるゲート端子に結合される。
【００１８】
追加的に図３を参照すると、本発明の技術の実施に使われ得るバンクアクティブワンシ
ョット（ＢＡＯＳ）回路３００の実施例の概略図が示される。ＢＡＯＳ回路３００はインバータ３０２を含み、その入力は線１２４のＡＳＥＬＢ信号を受取るよう接続され、出力は、ＶＣＣと回路接地との間でＮチャネルトランジスタ３０８および３１０とさらに直列接続されるＰチャネルトランジスタ３０４とＮチャネルトランジスタ３０６とに共通接続されるゲート端子に接続される。線３１２のモードレジスタセットビット１１（ＭＲＳ＜１１＞）信号はトランジスタ３１０のゲート端子とインバータ３１４の入力とに与えられ、次いで、インバータ３１４の出力は、トランジスタ３１０と並列に接続されるＮチャネルトランジスタ３１６のゲート端子に接続される。好ましい実施例において、トランジスタ３１０は比較的狭い幅を有し、トランジスタ３１６は比較的広い幅を有する。
【００１９】
線３１８のショーティングイネーブルバー（ＳＨＥＮＢ）信号はインバータの入力に与えられ、インバータは、ＶＣＣと回路接地との間に結合される、直列接続されるＰチャネルトランジスタ３２０およびＮチャネルトランジスタ３２２を含む。インバータの出力は、トランジスタ３０８のゲート端子、および、ＶＣＣとトランジスタ３０４のドレイン端子との間に結合されるＰチャネルトランジスタ３２４のゲート端子に結合され、さらに、直列接続されるＰチャネルトランジスタ３２６とＮチャネルトランジスタ３２８とを含むインバータの入力に結合される。このインバータの出力は、線３３０にＢＡＯＳ信号を与えるよう結合される。
【００２０】
追加的に図４を参照すると、従来のメモリサブアレイのプリチャージのアプローチのタイミング図が示され、ここでサブアレイはクロックの立上がりエッジにおいて準備され、次にアクティブサイクルを開始する。特定的に図示されるのは、クロック（ＣＬＫ）、プリチャージバー（ＰＲＥＢ）、アドレス（ＡＤＲ）、ワード線（ＷＬ）、ショーティングイネーブルバー（ＳＨＥＮＢ）、ラッチＮチャネル／ラッチＰチャネル（ＬＮ／ＬＰ；交差結合されたインバータを含む相補型金属酸膜半導体（ＣＭＯＳ）センス増幅器における、それぞれの共通接続）、ビット線／ビット線バー（ＢＬ／ＢＬＢ）、アレイ選択バー（ＡＳＥＬＢ）およびバンクアクティブワンショット（ＢＡＯＳ）信号である。
【００２１】
従来のＤＲＡＭのプリチャージのアプローチでは、「読取」または「書込」コマンドが検知されるとクロックの立上がりエッジが最初に行なうのは、ＰＲＥＢ信号「ハイ」を送ることによりプリチャージ機能をオフにすることである。全体の伝搬の遅延、およびアドレスのプリデコードによるいくらかの遅延の後、内部アドレス信号「ＡＤＲ」が有効になる。最終的に、ワード線（ＷＬ）が選択されてメモリセルがアクセス可能となる。
【００２２】
すべてのＤＲＡＭ機能が単一のクロックサイクル内で実行される場合、制御のプリチャージ部分を開始するために、タイマが必要とされる。このタイマは非常に重要である。なぜなら、メモリのスピード、およびメモリのリフレッシュ特性に直接に関連するからである。タイマが遅すぎるとスピードが無駄になり、速すぎると、質の低い論理「１」レベルがメモリセルに書込まれてリフレッシュ動作が劣化する。
【００２３】
追加的に図５を参照すると、前図の信号および本発明の技術の特定の実施を図示する、対応するタイミング図が示される。ここで、各クロックの立上がりエッジで、アクティブであったメモリサブアレイのプリチャージが開始される。
【００２４】
本発明の技術によれば、プリチャージはクロックサイクルの始まりに実行される。クロックの立上がりエッジで起こる最初のアクションは、たとえば「読取」、「書込」または動作なし（ＮＯＰ）といったサイクルタイプにかかわらず、ＰＲＥＢ信号が「ロー」になることである。コマンドがデコードされる必要がないので、ＰＲＥＢ信号は非常に素早く「ロー」になることができ、アドレスが伝搬されてプリデコードされる間、プリチャージが並行して動作できる。
【００２５】
ここに代表的実施例で開示される技術を使用すると、タイマがプリチャージの終わりの時間（比較的短い時間）を計るのに使われるので、従来の設計の場合より簡単な設計となる。次のクロック信号の立上がりエッジがＤＲＡＭ動作のアクティブな部分が完了するときを決定するので、内部で時間を計る必要がない。
【００２６】
ＷＬの「ロー」時間は、示される本発明の実施の場合より、前図で示される従来のアプローチにおける場合で、より長くなることに注意すべきである。これは事実上無駄となった時間であり、クロック周期を短縮する（すなわち速度を上げる）か、またはより良いセルリストア機能を達成するために、本発明の技術によってよりうまく使われることができる時間である。さらにこの図では、制御線の遷移が、前図に示される配置がより広がった対応する制御線より、さらに狭い間隔の配置となることが観察できる。これは、本発明の使用によって、より多くの動作が並行して実施され得るからである。さらに、本発明は、たとえばキャッシュしたＤＲＡＭなどのＳＲＡＭインターフェイスとともに動作するＤＲＡＭなどの、外部のプリチャージコマンドが使われないＤＲＡＭ回路の関連において、特に有益である。
【００２７】
ここで開示される本発明の技術の実施によれば、各クロックの正方向の遷移（すなわち「立上がりエッジ」。しかし、本発明の他の実施例では、負方向の遷移、または「立下がりエッジ」も使用可能である）が、アクティブであったメモリサブアレイにプリチャージを開始する。これは、典型的にはサブアレイがプリチャージされてクロックの立上がりエッジにおいて準備され、次にアクティブサイクルを開始する、従来のアプローチとは異なる。本発明の技術の使用によって得られる、より長いリストアタイムは、より良い「１」および「０」ロジックレベルをメモリセルに導入することを確実にし、および／またはクロック信号周期を低減することに使われる。
【００２８】
従来使われてきた技術に比べ、本技術の利点のひとつに、セルリストアの終わりではなくプリチャージ動作の終わりを決定する、タイマ機能の使用があげられる。後者はより短時間であり、したがって実行しやすいタイマ機能である。さらに、より速いクロック周波数が達成でき、各クロックサイクルをプリチャージコマンドで開始することにより、他の機能がプリチャージ機能と並行して実行可能である。たとえば、アドレスのプリデコード、書込機能のためのデータ伝搬、および、本発明の特定の実施例における、キャッシュの「ヒット」または「ミス」があったかどうかの決定に必要なアクセスといった機能である。この並行した動作によって、「デッドタイム」の低減、および全体のメモリの高性能化が可能になる。さらに、電圧をＤＲＡＭアレイメモリセルにリストアするために使われる時間が、より長い、またはより短いクロック周期に伴って変更されることができる。
【００２９】
以上、本発明の原理が具体的な回路の実施例とともに説明されたが、前述の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に上の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴の代わりにまたはこれに加えて用いられ得る、他の特徴をも含み得る。本願の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者には明らかとなるであるような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かにはかかわらず、かつ本発明が直面するのと同じ技術的課題のいずれか、またはこれらのすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、この出願またはこれから派生するさらなるどの出願の手続中にも、このような特徴および／またはこのような特徴の組合せに対して、
新たな請求項を策定する権利を持つ。
【図面の簡単な説明】
【００３０】
【図１】例示的主要プリチャージクロック（プリチャージクロック０バー［ＰＯＢ］）ジェネレータの概略図であって、本発明のアクティブなメモリサブアレイのためのクロック信号で起動するプリチャージ技術の実行に使用され得るクロックジェネレータの図である。
【図２】他の概略図であって、本発明の技術によって使用する前図のＰＯＢジェネレータと関連して使われ得る代表的行デコーダ回路の図である。
【図３】他の概略図であって、本発明の技術の実施に使われ得るバンクアクティブワンショット（ＢＡＯＳ）回路の実施例の図である。
【図４】従来のメモリサブアレイの、プリチャージのアプローチのタイミング図であって、サブアレイはクロックの立上がりエッジにおいて用意が整い、次にアクティブサイクルを開始する、タイミング図である。
【図５】前図の信号を示す対応するタイミング図であって、本発明の技術の特定の実施において、各クロックの立上がりエッジでアクティブであったメモリサブアレイにプリチャージが開始される、タイミング図。
【符号の説明】
【００３１】
ＣＬＫ  クロック、ＰＲＥＢ  プリチャージバー、ＡＤＲ  アドレス、ＷＬ  ワード線、ＳＨＥＮＢ  ショーティングイネーブルバー、ＬＮ／ＬＰ  ラッチＮチャネル／ラッチＰチャネル、ＢＬ／ＢＬＢ  ビット線／ビット線バー、ＡＳＥＬＢ  アレイ選択バー、ＢＡＯＳ  バンクアクティブワンショット。
【図１】
2006048894.tif 000003
【図２】
2006048894.tif 000004
【図３】
2006048894.tif 000005
【図４】
2006048894.tif 000006
【図５】
2006048894.tif 000007