(57)【要約】【課題】低電圧で動作できるし、３コードディザリングを防止できる位相補間回路及びそれによる位相補間信号の発生方法を提供する。【解決手段】互いに異なった位相を有する少なくとも２つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路において、出力ノードを電源電圧レベルでプリチャージさせた状態において、前記２つの入力信号のうち第１入力信号が入力されると、第１補間制御信号により前記出力ノードをディスチャージさせ、以後に前記２つの入力信号中で残りの入力信号の第２入力信号が入力されると、第２補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較してこれに対応される比較信号を出力する比較部と、前記比較部の出力信号に応じてこれに対応される短パルスを発生させる短パルス発生部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに異なった位相を有する少なくとも２つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路において、
出力ノードを電源電圧レベルでプリチャージした状態において、前記２つの入力信号のうち第１入力信号が入力されると、第１補間制御信号により前記出力ノードをディスチャージさせ、以後に前記２つの入力信号のうちの残りの入力信号である第２入力信号が入力されると、第２補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、
前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較して、その比較結果を示す比較信号を出力する比較部と、
前記比較部の出力信号に応じてこれに対応する短パルスを発生する短パルス発生部と、
を備えることを特徴とする位相補間回路。
【請求項２】
前記第１補間制御信号と前記第２補間制御信号は、相互に反比例するように変化する信号であることを特徴とする請求項１に記載の位相補間回路。
【請求項３】
前記補間部は、
前記第１入力信号または前記第２入力信号が印加されない場合に前記出力ノードを電源電圧レベルでプリチャージするプリチャージ部と、
前記第１入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第１補間制御信号により駆動される第１電流ソース部と、
前記第２入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第２補間制御信号により駆動される第２電流ソース部と、
を含むことを特徴とする請求項２に記載の位相補間回路。
【請求項４】
前記第１電流ソース部は、前記出力ノードと接地端子との間に直列連結された２つのトランジスタを含み、
前記２つのトランジスタのうち前記出力ノードに一端が連結されたトランジスタは、前記第１補間制御信号により駆動される電流ソースとして動作し、
前記２つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第１入力信号が印加される場合に動作して前記電流ソースのスイッチングを担当することを特徴とする請求項３に記載の位相補間回路。
【請求項５】
前記第２電流ソース部は、前記第１電流ソース部と並列で連結され、前記出力ノードと接地端子との間に直列連結された２つのトランジスタを含み、
前記２つのトランジスタのうち出力ノードに一端の連結されたトランジスタは、前記第２補間制御信号により駆動される電流として動作し、
前記２つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第２入力信号が印加される場合に動作して前記電流ソースのスイッチングを担当することを特徴とする請求項４に記載の位相補間回路。
【請求項６】
前記位相補間回路は、所定の制御コード信号に応じて前記第１補間制御信号及び前記第２補間制御信号を出力するＤ／Ａコンバータ回路を含むことを特徴とする請求項５に記載の位相補間回路。
【請求項７】
前記Ｄ／Ａコンバーター回路は、
同一の電流が流れる複数個の電流制御素子を通じて総電流量を複数個に均等に配分し、前記制御コード信号のうち第１制御コード信号に応答する複数個のスイッチング素子を通じて前記複数個の電流制御素子のうち所定個数を選択して第１ノードに流れる電流量を制御し、前記第１制御コード信号の相補信号の第２制御コード信号に応答する複数個のスイッチング素子を通じて前記第１制御コード信号により選択されない電流制御素子を選択して第２ノードに流れる電流量を制御するロード部と、
前記第１ノードを通じて流れる電流量に対応される前記第１補間制御信号を発生させる第１補間制御信号発生部、及び、前記第２ノードを通じて流れる電流量に対応される前記第２補間制御信号を発生させる第２補間制御信号発生部を含む信号発生部と、を具備することを特徴とする請求項６に記載の位相補間回路。
【請求項８】
前記Ｄ／Ａコンバータの信号発生部中で前記第１補間制御信号発生部と前記補間部の前記第１電流ソース部は電流ミラー回路を構成し、前記第２補間制御信号発生部と前記補間部の前記第２電流ソース部は電流ミラー回路を構成することを特徴とする請求項７に記載の位相補間回路。
【請求項９】
前記位相補間回路は、３コードディザリングの発生時にこれを検出し、これに対応するディザリング検出信号を発生する３コードディザリング検出回路を含むことを特徴とする請求項８に記載の位相補間回路。
【請求項１０】
前記位相補間回路は、前記３コードディザリング検出回路が発生するディザリング検出信号に応じて、前記Ｄ／Ａコンバーター回路を構成する複数個の電流制御素子のうちいずれ１つの電流制御素子を通じて流れる電流より少ない電流量で前記第１ノード及び前記第２ノードの電流量を制御して、前記第１補間制御信号または前記第２補間制御信号を制御するディザリング制御回路を含むことを特徴とする請求項９に記載の位相補間回路。
【請求項１１】
前記ディザリング制御回路は、前記Ｄ／Ａコンバータ回路のロード部に連結されていることを特徴とする請求項１０に記載の位相補間回路。
【請求項１２】
前記Ｄ／Ａコンバータを構成する複数個の電流制御素子のそれぞれに流れる電流量は、前記ディザリング制御回路を構成する電流制御素子に流れる電流量の２倍であることを特徴とする請求項１１に記載の位相補間回路。
【請求項１３】
互いに異なった位相を有する少なくとも２つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号の発生方法において、
前記入力信号が入力されない場合に電源電圧レベルでプリチャージされた特定ノードを準備し、前記２つの入力信号のうち第１入力信号が入力された場合には第１補間制御信号により電流量の制御される第１電流ソースを通じて前記特定ノードをディスチャージさせ、前記２つの入力信号のうち第２入力信号が入力された場合には第２補間制御信号により電流量の制御される第２電流ソース及び前記第１電流ソースを通じてディスチャージさせる段階と、
前記ノードの電圧レベルと基準電圧レベルを比較し、これに対応する短パルスを発生することにより前記位相補間信号を発生する段階と、
含むことを特徴とする位相補間信号の発生方法。
【請求項１４】
前記短パルスは、前記出力ノードの電圧レベルが基準電圧レベルと同じかまたは低い場合に発生することを特徴とする請求項１３に記載の位相補間信号の発生方法。
【請求項１５】
前記第１電流ソースの電流量と前記第２電流ソースの電流量の合計が一定の値を有することを特徴とする請求項１４に記載の位相補間信号の発生方法。
【請求項１６】
３コードディザリング発生のときにこれを検出し、これに対応するディザリング検出信号を発生する段階をさらに含むことを特徴とする請求項１５に記載の位相補間信号の発生方法。
【請求項１７】
前記ディザリング検出信号の発生時にこれに応じて前記第１補間制御信号及び前記第２補間制御信号を制御して前記第１電流ソース及び前記第２電流ソースの電流量を変化させることにより、前記特定ノードのディスチャージ時間を制御し、且つ前記特定ノードを通じて出力される信号の位相を変化させる段階をさらに含むことを特徴とする請求項１６に記載の位相補間信号の発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間回路及びそれによる位相補間信号の発生方法に係るもので、例えば、低電圧で動作可能で、３コードディザリングを防止することができる位相補間回路及び位相補間信号の発生方法に関する。
【背景技術】
【０００２】
半導体技術の急速な進歩に伴ってパーソナルコンピュータ、ＰＤＡ、または携帯用通信装置のような現代デジタルシステムが成功的な発展を遂げている。
【０００３】
しかし、メモリ、通信装置、またはグラフィック装置のような周辺機器の速度及びデータ伝送率の改善にもかかわらず、周辺装置の動作速度はマイクロプロセッサの動作速度に追いつくことができず、新しいマイクロプロセッサとそれら周辺装置との間には常に速度差が存在してきた。したがって、高性能デジタルシステムにおいて、周辺装置の大幅的な速度改善が求められている。
【０００４】
例えば、メモリ装置とメモリコントローラとの間のデータ伝送のようにクロック信号に同期させてデータを伝送する入出力方式においては、バスの負荷が大きくなるとともに伝送周波数が速くなることに従い、クロック信号とデータとの間の時間的同期をとることが非常に重要である。このような目的で使用される回路は、位相固定ループ（PLL;Phase Lock Loop）回路及び遅延固定ループ（DLL;Delay Lock Loop）回路である。
【０００５】
このような位相固定ループ回路及び遅延固定ループには、一般に位相補間（Phase interpolation）回路が具備される。前記位相補間回路は、２つの互いに異なった位相のクロック信号を適切にコントロールして２つのクロック信号間の任意のクロック信号を発生させる回路である。このような位相補間回路は、所望の位相を精密に出力することができるため、多様な応用回路で使用される。一般に、半導体メモリ装置においては、遅延固定ループ回路が多く使用されるため、位相補間回路が使用された遅延固定ループ回路の一例をブロック図で図１１に示す。
【０００６】
図１１に示すように、従来の遅延固定ループ回路の一例はレファレンスループ１０、位相選択部２０、補間部３０、位相検出部４０、及び制御部５０を備える。ここで、従来の遅延固定ループ回路は、補間部３０の出力信号のデュティサイクルを一定水準（例えば５０％）に補正するためのＤＣＣ（Duty Cycle Correction）回路がさらに具備することができる。
【０００７】
レファレンスループ１０は、入力クロックの外部クロック信号Ｃ，Ｃｂの周期Ｔに対応する大きさの遅延を均等に配分して、複数個の遅延ユニットを通じて外部クロック信号Ｃ，Ｃｂを遅延させて複数個のレファレンスクロック信号を発生する。例えば、外部クロック信号Ｃ，Ｃｂの周期Ｔを８等分する場合、１つの遅延ユニットは、外部クロック信号Ｃ，ＣｂをＴ／８だけ遅延をさせる。そこで、１つの遅延ユニットを通過した信号はＴ／８だけ遅延し、２つの遅延ユニットを通過した信号はＴ／４だけ遅延し、ｎ（ｎは１以上の自然数）個の遅延ユニットを通過した信号は前記外部クロック信号Ｃ，Ｃ＃に対してｎＴ／８の遅延を有するようになる。結果的に、互いに異なった遅延を有する複数のレファレンスクロック信号が出力されるようになる。
【０００８】
位相選択部２０は、少なくとも１つの位相Ｍｕｘ（Phase Multiplexer）回路を備える。位相Ｍｕｘ回路は、制御部５０から出力される選択制御信号ＳＥＬにより制御される。それぞれの位相Ｍｕｘ回路は、外部クロック信号Ｃ，Ｃｂに最も近接したクロック信号として、複数のレファレンスクロック信号のうち２つのレファレンスクロック信号を、制御部６０から印加される選択制御信号ＳＥＬに応じて、選択する。
【０００９】
補間部３０は、少なくとも１つの位相補間回路を備える。この位相補間回路は、位相選択部２０で選択された２つのレファレンスクロック信号を制御部６０から印加される補間制御信号ＶＣＮＡ，ＶＣＮＢに応じて２つの選択されたレファレンスクロック信号の間にある任意の位相値を有する位相補間信号を発生する。
【００１０】
位相検出部４０は、前記位相補間信号と外部クロック信号Ｃ，Ｃｂとの位相を比較して、その差に対応する検出信号ＰＨＡＤＶを制御部６０に印加する。
【００１１】
制御部５０は、カウンタ回路を備えたＦＳＭ（Final State Machine）回路及びＤ／Ａコンバータ回路を備えて、位相検出部４０から印加される検出信号ＰＨＡＤＶに応じて選択制御信号ＳＥＬ及び補間制御信号ＶＣＮＡ，ＶＣＮＢを発生して前記位相選択部２０及び補間部３０を制御する。
【００１２】
このような動作は、記位相検出部４０でディザリング現象が現れるまで持続され、このようなディザリング現象が現れた場合に発生される信号が位相補間信号となり、このときをロッキングされたという。
【００１３】
図１１の補間部を構成する従来の位相補間回路の例が特許文献１（米国特許第６，３５９，４８６号明細書）に開示されている。
【００１４】
特許文献１の図６に示された位相補間回路は、例えば、以下のような問題点を有している。
【００１５】
即ち、第１コントロール信号ＶＣにより制御される電流源と第２コントロール信号ＶＣＢにより制御される電流源のうちいずれか一方の電流源は全く動作せず、残りの電流源だけが動作する場合、全く動作しない側の入力信号が出力信号に影響を与えてはならない。例えば、第１コントロール信号ＶＣにより制御される電流源が全く動作しない場合、第１入力信号Φ０が入力されるトランジスタの容量性結合（Capacitive coupling）により出力信号ＯＵＴ，ＯＵＴＢに影響を与えると、位相シフトエラーが発生するとの問題点があった。また、ロードが伝送ゲート回路で構成され、単位セルを構成する電流源がトランジスタで構成される場合に４個のトランジスタが直列に連結されて、サチュレーション領域で動作するトランジスタが多くなるに従い、低電圧での動作に限界があるとの問題点が発生する。
【００１６】
図１２は、従来の他の例の位相補間回路を示す。従来の他の例の位相補間回路は、ロードＬ１，Ｌ２、トランジスタＮＭ１−ＮＭ４，Ｎ１−Ｎ６を備え、図１２に示したような結線構造を有する。
【００１７】
図１２の位相補間回路は、入力信号が出力信号に影響を与えないようにするため、電流源として動作されるトランジスタＮＭ１−ＮＭ４を入力信号Ｓ１，Ｓ１ｂ，Ｓ２，Ｓ２ｂが入力されるトランジスタＮ１−Ｎ４と出力ノードＯＵＴ，ＯＵＴｂとの間に配置して入力と出力をアイソレーションさせている。
【００１８】
このような場合において、特許文献１の図６に示された位相補間回路のような容量性結合の効果はないが、レイアウトサイズが大きく、且つコントロールコードＩＣＴＬ，／ＩＣＴＬに従い全体的なロード値が異なってきて位相シフトが非線形的である。また、４個のトランジスタが直列に連結されてサチュレーション領域で動作するトランジスタが多くなるに従い、低電圧での動作に限界があるとの問題点は依然として残っている。
【００１９】
図１３は、従来の位相補間回路から発生する更に他の問題点である３コードディザリング現象を説明するための図である。図１３は、図１１の位相検出部４０から発生するディザリング現状を時間変化に従う位相の変化として示したものである。
【００２０】
図１３に示すように、デジタル制御方式においては位相が離散的に量子化されるため、エラーの全くないロッキングを行うことはできない。つまり、一般には、出力がレファレンス位相を基準にして２つの隣接位相でディザリングする場合（２コードディザリング（１２））にロッキングを行うことになる。
【特許文献１】米国特許第６，３５９，４８６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、これらの中でいずれか１つの位相が位相検出部（図１１の４０）の不確定領域にあるか、或いは正確にレファレンス位相と一致する場合には、図１３の表示部分１４に示すように、３つの位相でディザリング（３コードディザリング）するとの問題点がある。
【００２２】
そこで、本発明の第１の目的は、従来の問題点を克服できる位相補間回路及び位相補間信号の発生方法を提供することにある。
【００２３】
本発明の第２の目的は、低電圧でも動作可能な位相補間回路及び位相補間信号の発生方法を提供することにある。
【００２４】
本発明の第３の目的は、位相シフトエラーを防止または最小化することができる位相補間回路及び位相補間信号の発生方法を提供することにある。
【００２５】
本発明の第４の目的は、３コードディザリング発生による問題点を克服できる位相補間回路及びそれによる位相補間信号の発生方法を提供することにある。
【課題を解決するための手段】
【００２６】
このような目的を達成するために本発明による位相補間回路は、互いに異なった位相を有する少なくとも２つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路として構成され、出力ノードを電源電圧レベルでプリチャージした状態において、前記２つの入力信号のうち第１入力信号が入力されると、第１補間制御信号により前記出力ノードをディスチャージさせ、その後、前記２つの入力信号のうち残りの入力信号の第２入力信号が入力されると、第２補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較してこれに対応する比較信号を出力する比較部と、前記比較部の出力信号に応じてこれに対応する短パルスを発生させる短パルス発生部と、を備える。
【００２７】
前記第１補間制御信号と前記第２補間制御信号は、相互に反比例するように変化する信号であり、前記補間部は、前記第１入力信号または前記第２入力信号が印加されない場合に前記出力ノードを電源電圧レベルでプリチャージさせるためのプリチャージ部と、前記第１入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第１補間制御信号により駆動される第１電流ソース部と、前記第２入力信号が印加される場合に出力ノードをディスチャージさせるために前記第２補間制御信号により駆動される第２電流ソース部と、を備える。
【００２８】
前記第１電流ソース部は、前記出力ノードと接地端子の間に直列連結された２つのトランジスタを含み、前記２つのトランジスタのうち出力ノードに一端の連結されたトランジスタはｍ前記第１補間制御信号により駆動される電流ソースとして動作し、前記２つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第１入力信号が印加される場合に動作して、前記電流ソースのスイッチングを担当することができる。また、前記第２電流ソース部は、前記第１電流ソース部と並列に連結され、前記出力ノードと接地端子の間に直列連結された２つのトランジスタを含み、前記２つのトランジスタのうち出力ノードに一端の連結されたトランジスタは、前記第２補間制御信号により駆動される電流ソースとして動作し、前記２つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第２入力信号が印加される場合に動作して、前記電流ソースのスイッチングを担当することができる。
【００２９】
前記位相補間回路は、所定の制御コード信号に応じて前記第１補間制御信号及び前記第２補間制御信号を出力するＤ／Ａコンバーター回路をさらに備えることができる。前記Ｄ／Ａコンバーター回路は、同一の電流が流れる複数個の電流制御素子を通じて総電流量を複数個に均等に配分し、前記制御コード信号のうち第１制御コード信号に応答する複数個のスイッチング素子を通じて前記複数個の電流制御素子のうち所定個数を選択して第１ノードに流れる電流量を制御し、前記第１制御コード信号の相補信号の第２制御コード信号に応答する複数個のスイッチング素子を通じて前記第１制御コード信号により選択されない電流制御素子を選択して第２ノードに流れる電流量を制御するロード部と、前記第１ノードを通じて流れる電流量に対応される前記第１補間制御信号を発生させる第１補間制御信号発生部と、前記第２ノードを通じて流れる電流量に対応される前記第２補間制御信号を発生させる第２補間制御信号発生部を備える信号発生部と、からなることができる。
【００３０】
前記Ｄ／Ａコンバーターの信号発生部のうち前記第１補間制御信号発生部と前記補間部の前記第１電流ソース部は電流ミラー回路を構成し、前記第２補間制御信号発生部と前記補間部の前記第２電流ソース部は電流ミラー回路を構成することができる。そして、前記位相補間回路は３コードディザリング発生時にこれを検出し、これに対応されるディザリング検出信号を発生させる３コードディザリング検出回路をさらに備えることができる。
【００３１】
前記位相補間回路は前記３コードディザリング検出回路から発生されるディザリング検出信号に応じて、前記Ｄ／Ａコンバーター回路を構成する複数個の電流制御素子のうちいずれ１つの電流制御素子を通じて流れる電流より少ない電流量で前記第１ノード及び前記第２ノードの電流量を制御して、前記第１補間制御信号または前記第２補間制御信号を制御するディザリング制御回路を前記Ｄ／Ａコンバーター回路のロード部に連結してさらに備えることができる。
【００３２】
また、本発明の他の実施形態による互いに異なった位相を有する少なくとも２つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号の発生方法は、前記入力信号が入力されない場合に電源電圧レベルでプリチャージされた特定ノードを準備し、前記２つの入力信号のうち第１入力信号が入力された場合には第１補間制御信号により電流量の制御される第１電流ソースを通じて前記特定ノードをディスチャージさせ、前記２つの入力信号のうち第２入力信号が入力された場合には第２補間制御信号により電流量の制御される第２電流ソース及び前記第１電流ソースを通じてディスチャージさせる段階と、前記ノードの電圧レベルと基準電圧レベルを比較し、これに対応される短パルスを発生させることにより前記位相補間信号を発生させる段階と、を備える。
【００３３】
前記短パルスは前記出力ノードの電圧レベルが基準電圧レベルと同じかまたは低い場合に発生され、前記第１電流ソースの電流量と前記第２電流ソースの電流量との総合は恒常一定な値を有することができる。
【００３４】
また、３コードディザリングの発生時にこれを検出し、これに対応されるディザリング検出信号を発生させる段階をさらに備え、前記ディザリング検出信号の発生時にこれに応じて前記第１補間制御信号及び前記第２補間制御信号を制御して前記第１電流ソース及び前記第２電流ソースの電流量を変化させることにより、前記特定ノードのディスチャージ時間を制御し、前記特定ノードを通じて出力される信号の位相を変化させる段階をさらに具備することができる。
【発明の効果】
【００３５】
本発明による位相補間回路は、例えば、電流ソースを入力と出力との間に挿入して構成されることにより、入力信号による容量性結合の効果を除去し、実際の動作時に直列連結されて動作するトランジスタの個数が少なくてサチュレーション領域で動作するトランジスタも個数が少なくなるに従い、低電圧動作が可能な回路に応用することができる。また、例えば、３コードディザリング現象が発生する場合にこれを解消することにより、正確な位相を有する位相補間信号を発生させることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の好ましい実施形態が、本発明が属する技術分野で通常の知識を有した者に本発明の徹底した理解を提供する意図のほかに別の意図なしに、添付図を参照して詳しく説明される。
【００３７】
図１は、本発明の一実施形態の位相補間回路のブロック図である。図１に示すように、本発明の一実施形態の位相補間回路５００は、補間部１００、比較部２００、及び短パルス発生部３００を備える。
【００３８】
補間部１００は、出力ノードＯＵＴを電源電圧レベルＶＤＤでプリチャージした状態において、互いに異なった位相を有する２つの入力信号ＩＮＡ，ＩＮＢのうち第１入力信号ＩＮＡが入力されると、第１補間制御信号ＶＣＮＡにより出力ノードＯＵＴをディスチャージさせ、その後、２つの入力信号ＩＮＡ，ＩＮＢのうち残りの入力信号の第２入力信号ＩＮＢが入力されると、第２補間制御信号ＶＣＮＢにより出力ノードＯＵＴをディスチャージさせる。第１補間制御信号ＶＣＮＡと第２補間制御信号ＶＣＮＢは、例えば、図１１の制御部５０を構成するＤ／Ａコンバーター回路から出力され、相互に反比例するように変化する信号であることができる。
【００３９】
比較部２００は、補間部１００の出力ノードＯＵＴの電圧レベルと基準電圧レベルＶＲＥＦとを比較して、その比較結果を示す比較信号を出力する。比較部２００は、例えば、補間部１００の出力信号の電圧レベルが基準電圧レベルＶＲＥＦと同じかまたは低い場合に論理ロー信号を出力し、そのほかの場合には論理ハイ信号を出力する。
【００４０】
短パルス発生部３００は、比較部２００の出力信号に応じてこれに対応する短パルスを発生する。短パルス発生部３００は、例えば、比較部２００の出力信号が論理ローである場合に短パルスを発生する。
【００４１】
図２は、図１の比較部２００の具現例を示す。比較部２００は、複数個のトランジスタＱ２０２，Ｑ２０４，Ｑ２０６，Ｑ２０８，Ｑ２１０を備えていて、図２に示すような結線構造を有する。比較部２００は、入力信号ＩＮのレベルと基準電圧レベルＶＲＥＦとを比較して、その比較結果を示す信号を出力する構造であって、一般の電流ミラー型差動増幅器の構造を有する。比較部２００は、例えば、入力信号ＩＮが前記基準電圧レベルＶＲＥＦと同じかまたは低い場合に論理ロー信号を出力するように構成される。比較部２００は、他の回路構成を有することもできるし、本発明の技術分野で通常の知識を有した者にとってよく知られた回路で構成されることもできる。
【００４２】
図３は、図１の短パルス発生部３００の具現例を示す。図３に示すように、短パルス発生部３００は、入力信号ＩＮをインバーティングして出力する第１インバータＩ３０２と、第１インバータＩ３０２の出力信号をインバーティングし遅延させて出力する３つの直列連結されたインバータＩ３０４，Ｉ３０６，Ｉ３０８と、その遅延された信号及び第１インバータＩ３０２の出力信号を論理積演算して出力する論理ＮＡＮＤ回路ＮＡ３０２と、を備える。
【００４３】
短パルス発生部３００は、初期には入力信号ＩＮが論理ハイレベルであったと仮定した状態において、論理ロー信号が入力されると、ＮＡＮＤ回路ＮＡ３０２に入力される２つの信号が遅延差のためその遅延差に相当する短い時間の間に論理ローレベルを有する短パルスを発生する。このような短パルスは、入力信号ＩＮが論理ハイレベルから論理ローレベルに変わる場合ごとに発生してクロック信号となり、これは位相補間信号となる。
【００４４】
図４は、図１の補間部１００の具現例を示す。図４に示すように、補間部１００は、プリチャージ部１１０、第１電流ソース部１２０、及び第２電流ソース部１３０を備える。
【００４５】
プリチャージ部１１０は、第１入力信号ＩＮＡ及び第２入力信号ＩＮＢが印加されない場合（第１入力信号ＩＮＡ及び２入力信号ＩＮＢが共にローレベルである場合）に、出力ノードＯＵＴを電源電圧レベルＶＤＤでプリチャージする。プリチャージ部１１０は、第１入力信号ＩＮＡをインバーティングする第１インバータＩ１０２と、第２入力信号ＩＮＢをインバーティングして出力する第２インバータＩ１０４と、第１インバータＩ１０２の出力と前記第２インバータＩ１０４の出力を論理演算して出力するＮＡＮＤ回路ＮＡ１０２と、を備える。また、プリチャージ部１１０は、ＮＡＮＤ回路ＮＡ１０２の出力信号により駆動され、電源電圧端子と出力ノードＯＵＴとの間に配置されたトランジスタＱ１０２及び前記出力ノードＯＵＴと接地端子との間に配置されたキャパシタロードＣＬを備える。
【００４６】
第１電流ソース部１２０は、出力ノードＯＵＴに一端が連結され、第１補間制御信号ＶＣＮＡにより駆動されて電流ソースとして動作するトランジスタＱ１０４と、第１入力信号ＩＮＡのバッファーリング信号により駆動され、電流ソースとして動作するトランジスタＱ１０４と接地端子との間に配置されて、第１電流ソース部１２０のスイッチングを担当する。
【００４７】
第２電流ソース部１３０は、第１電流ソース部１２０と並列に構成される。第２電流ソース部１３０は、出力ノードＯＵＴに一端が連結され、第２補間制御信号ＶＣＮＢにより駆動されて電流ソースとして動作するトランジスタＱ１０６と、第２入力信号ＩＮＢのバッファーリング信号により駆動され、電流ソースとして動作するトランジスタＱ１０６と接地端子との間に具備されて第２電流ソース部１３０のスイッチングを担当する。
【００４８】
上述のような本発明の一実施形態の位相補間回路５００は、電流ソースＱ１０４，Ｑ１０６を入力と出力との間に挿入して構成することにより、入力信号に従う容量性結合効果を除去し、実際の動作時に直列連結されて動作するトランジスタが２つ（Ｑ１０４，Ｑ１０８またはＱ１０６，Ｑ１１０）で、サチュレーション領域で動作するトランジスタ（Ｑ１０４またはＱ１０６）が１つなので、低電圧動作の可能な回路に応用することができる。
【００４９】
図５は、図１の動作タイミング図を示し、以下、図１ないし図５を参考として位相補間回路の動作を説明する。
【００５０】
まず、ハイレベルの第１入力信号ＩＮＡ及び第２入力信号ＩＮＢが印加される以前では、出力ノードＯＵＴは、図４のプリチャージ部１１０により電源電圧レベルＶＤＤにプリチャージされる。
【００５１】
以後、位相の早い第１入力信号ＩＮＡがハイレベルとして入力されれば、前記第１入力信号の印加時点ｔａにおいて、出力ノードＯＵＴは、第１電流ソース部１２０を通じて−ＩＡ／ＣＬの傾きでディスチャージされる。ここで、ＩＡは、第１電流ソース部１２０を通じて流れる電流量であり、（１−Ｗ）Ｉｓで示される値を有する。ここで、ＩＳは、第１電流ソース部１２０及び第２電流ソース部１３０を通じて流れる総電流量で、Ｗは電流ソースの重み因子（weight factor）を示すものであって、第１補間制御信号ＶＣＮＡ及び第２補間制御信号ＶＣＮＢにより決定される。出力ノードＯＵＴの第１電流ソース部１２０だけによるディスチャージは、第２入力信号ＩＮＡの印加時点ｔｂまで続けられ、出力ノードＯＵＴの電圧レベルは、電源電圧レベルＶＤＤから第１電流ソース部１２０によりディスチャージされているある時点ｔにおける電圧レベルＩＡ／ＣＬ×（ｔ−ｔａ）を引いた程度の電圧レベルＶＤＤ−ＩＡ／ＣＬ×（ｔ−ｔａ）を有する。したがって、第２入力信号ＩＮＡの印加時点ｔｂでの出力ノードＯＵＴの電圧レベルＶＭは、ＶＤＤ−ＩＡ／ＣＬ×（ｔｂ−ｔａ）の電圧レベルを有する。
【００５２】
以後、第１入力信号ＩＮＡより位相の遅い第２入力信号ＩＮＢがハイレベルとして入力されれば、第１電流ソース部１２０及び第２電流ソース部１３０により同時に出力ノードＯＵＴがディスチャージされる。ここで、第１電流ソース部１２０は、第１入力信号ＩＮＡが継続して印加されているため、−ＩＡ／ＣＬの傾きで出力ノードＯＵＴをディスチャージさせ、第２電流ソース部１３０は−ＩＢ／ＣＬの傾きで出力ノードＯＵＴをディスチャージさせる。ここで、ＩＢは、第２電流ソース部１３０を通じて流れる電流量であり、Ｗ×Ｉｓで示される値を有する。ここで、Ｉｓは、第１電流ソース部１２０及び第２電流ソース部１３０を通じて流れる総電流量で、Ｗは電流ソースの重み因子を示すものであって、第１補間制御信号ＶＣＮＡ及び第２補間制御信号ＶＣＮＢにより決定される。
【００５３】
第２入力信号ＩＮＢが入力される時点ｔｂから出力ノードＯＵＴが第１電流ソース部１２０及び第２電流ソース部１３０により同時にディスチャージされると、出力ノードは、−Ｉｓ／ＣＬの傾きで出力ノードＯＵＴをディスチャージさせる。出力ノードＯＵＴの第１電流ソース部１２０及び第２電流ソース部１３０によるディスチャージに従う出力ノードＯＵＴの電圧レベルは、第２入力信号ＩＮＢが入力される時点ｔｂの出力ノードＯＵＴの電圧レベルＶＭから第１電流ソース部１２０及び第２電流ソース部１３０によりディスチャージされているある時点ｔでの電圧レベルＩｓ／ＣＬ×（ｔ−ｔｂ）を引いた電圧レベルＶＭ−Ｉｓ／ＣＬ＊（ｔ−ｔｂ）を有する。
【００５４】
このとき、出力ノードＯＵＴの電圧レベルが比較部２００の基準電圧レベルＶＲＥＦと同一になる時点ｔｃにおいて、比較部２００により論理ローの信号が発生され、これによって、短パルス発生部３００が短パルスクロック信号ＳＰＧ  ＯＵＴを発生する。
【００５５】
ここで、キャパシタロードＣＬ値は、以下の式（１）で示される。
【００５６】
ＣＬ＞Ｔ×Ｉｓ．ｍａｘ／ｎ（ＶＤＤ−ＶＲＥＦ）  ・・・式（１）
（ここで、ＣＬは補間部１００のキャパシタロード、Ｔは入力信号ＩＮＡ，ＩＮＢの周波数、Ｉｓ．ｍａｘは補間回路５００の全体電流量中で一番大きな値、ｎは図１１のレファレンスループを構成する遅延ユニットの個数である。）
本発明の他の実施形態によると、上述のような位相補間回路５００は、位相補間回路５００を制御する第１補間制御信号ＶＣＮＡ及び第２補間制御信号ＶＣＮＢを発生するＤ／Ａコンバータ回路をさらに具備することができる。このようなＤ／Ａコンバータ回路は、例えば、図１１に示したＤＬＬ回路の制御部５０を構成する回路であり、該Ｄ／Ａコンバータ回路を含んで位相補間回路が構成される場合には、図１１に示したＤＬＬ回路を構成する制御部５０は、該Ｄ／Ａコンバータ回路を含まない。
【００５７】
図６は前記Ｄ／Ａコンバータ回路の具現例を示す。図６に示すように、補間回路を構成するＤ／Ａコンバータ回路４００は、ロード部４１０と信号発生部４３０とを備える。
【００５８】
ロード部４１０は、同一（共通）の制御信号ＶＣＰにより制御される複数個（例えば３２個）の電流制御素子Ｍ４０１−Ｍ４３２を通じて総電流量Ｉｓを複数個（例えば３２）に均等に配分し、印加される制御コード信号ＩＣＴＬ，ＩＣＴＬｂのうち第１制御コード信号ＩＣＴＬに応答する複数個（例えば３２個）のスイッチング素子Ｑ４０１−Ｑ４３２を通じて複数個の電流制御素子Ｍ４０１−Ｍ４３２のうち所定個数を選択して第１ノードｎ１を通じて流れる電流量を制御し、また、第１制御コード信号ＩＣＴＬの相補信号である第２制御コード信号ＩＣＴＬｂに応答する複数個のスイッチング素子Ｑ４０１ｂ−Ｑ４３２ｂを通じて、第１制御コード信号ＩＣＴＬにより選択されない電流制御素子を選択して第２ノードｎ２を通じて流れる電流量を制御する。例えば、電流制御素子Ｍ４０１−Ｍ４３２は、３２個の並列で連結されたトランジスタＭ４０１−Ｍ４３２であることができるし、同一の制御信号ＶＣＰで制御してそれぞれのトランジスタを通じて流れる電流がそれぞれ総電流量Ｉｓの１／３２倍になるようにして構成されることができる。電流制御素子Ｍ４０１−Ｍ４３２を駆動する同一の制御信号は、図１１のレファレンスループを構成する遅延ユニットを駆動するための制御信号であることができる。
【００５９】
そして、第１制御コード信号ＩＣＴＬにより駆動される複数個のスイッチング素子Ｑ４０１−Ｑ４３２は、電流制御素子Ｍ４０１−Ｍ４３２の個数と同一の個数で構成され、電流制御素子Ｍ４０１−Ｍ４３２のそれぞれに１つずつ直列で連結される。よって、第１制御コード信号ＩＣＴＬにより駆動されるスイッチング素子Ｑ４０１−Ｑ４３２を通じて一部の電流制御素子（例えば、Ｍ４０１−Ｍ４２０）を選択でき、選択された電流制御素子Ｍ４０１−Ｍ４２０に流れる電流を合計した電流が前記第１ノードｎ１を通じて信号発生部４３０に供給される。また、第２制御コード信号ＩＣＴＬｂにより駆動される複数個のスイッチング素子Ｑ４０１ｂ−Ｑ４３２ｂは、電流制御素子Ｍ４０１−Ｍ４３２の個数と同一の個数で構成され、電流制御素子Ｍ４０１−Ｍ４３２のそれぞれに１つずつ直列で連結される。従って、第２制御コード信号ＩＣＴＬｂにより駆動されるスイッチング素子Ｑ４０１ｂ−Ｑ４３２ｂを通じて一部の電流制御素子（例えばＭ４２１−Ｍ４３２）を選択でき、選択された電流制御素子Ｍ４２１−Ｍ４３２を通じて流れる電流を合計した電流が前記第２ノードｎ２を通じて信号発生部４３０に供給される。
【００６０】
信号発生部４３０は、第１補間制御信号発生部と第２補間制御信号発生部を備える。
【００６１】
前記第１補間制御信号発生部は、第１ノードｎ１に連結されるダイオード構造のトランジスタＴｒ４０２、及び、トランジスタＴｒ４０２と接地端子との間に連結され、電源電圧端子にゲートが連結されるトランジスタＴｒ４０６を備え、第１ノードｎ１を出力端として第１補間制御信号ＶＣＮＡを発生させる。
【００６２】
第２補間制御信号発生部は、第２ノードｎ２に連結されるダイオード構造のトランジスタＴｒ４０４、及び、トランジスタＴｒ４０４と接地端子との間に連結され、電源電圧端子にゲートが連結されるトランジスタＴｒ４０８を備え、第２ノードｎ２を出力端として第２補間制御信号ＶＣＮＢを発生させる。
【００６３】
ここで、前記第１補間制御信号発生部と図４の補間部１００を構成する第１補間制御信号ＶＣＮＡにより制御される第１電流ソース部１２０は、電流ミラー回路を構成し、よって、第１電流ソース部１２０を通じて流れる電流量と第１ノードｎ１を通じて前記第１補間制御信号発生部に流れる電流量は同一になる。また、前記第２補間制御信号発生部と図４の補間部１００を構成する前記第２補間制御信号ＶＣＮＢにより制御される第２電流ソース部１３０は電流ミラー回路を構成し、よって、前記第２電流ソース部１３０を通じて流れる電流量と前記第２ノードｎ２を通じて前記第２補間制御信号発生部に流れる電流量は同一になる。
【００６４】
本発明の他の実施形態によると、前記位相補間回路に３コードディザリング検出回路とこれを防止するための回路が追加的に具備されることができる。
【００６５】
図７には、位相補間回路で発生される３コードディザリング現象を検出するための３コードディザリング検出回路が示されている。
【００６６】
３コードディザリング検出回路６００は、複数個のフリップフロップ回路Ｄ１−Ｄ８、論理ＡＮＤ回路Ａ５０２−Ａ５０５、論理ＯＲ回路ＯＲ５０２，ＯＲ５０４、及び短パルス発生器Ｐ１を備えて図７に示したような結線構造を有する。
【００６７】
前記３コードディザリング検出回路は、本発明が属する技術分野で通常の知識を有した者にとって容易に図７に示した回路と同一な役割をすることができるように多様に具現可能である。
【００６８】
図７に示すように、３コードディザリング検出回路６００は、制御信号ＰＨＡＤＶ，ＣＴ０５，ＣＴ０５＃に応じて３コードディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤを発生する。ここで、制御信号ＰＨＡＤＶは、図１１の位相検出部４０の位相検出信号であり、制御信号ＣＴ０５，ＣＴ０５＃は、図１１の制御部５０を構成するカウンタの６番目のビット信号であることができる。
【００６９】
一般に、２コードディザリング発生の際には、位相検出部４０の出力は、論理ハイレベルと論理ローレベルの信号が交互に発生する（例えば、論理ハイレベルを‘１’、論理ローレベルを‘０’とする場合、位相検出部４０の検出信号の制御信号ＰＨＡＤＶは‘１０１０１０’を反復する）。しかし、３コードディザリングが発生すると、これとは異なって、‘１１００１１００’を反復する。したがって、３コードディザリング検出回路６００は、制御信号ＰＨＡＤＶが‘１１００１１００’に反復されて入力される場合、これに対応される３コードディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤを発生する。
【００７０】
記３コードディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤの組み合わせにより３コードディザリングが発生したかどうかを判断することができる。その論理表は以下のとおりである。
【００７１】
【表１】
2006319966.tif 000003
【００７２】
上記の論理表のように、３コードディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤが３コードディザリング時の論理値を有する場合には３コードディザリング現象が発生したと判断し、この場合にはディザリング制御回路を駆動して２コードディザリングが発生するようにする。前記ディザリング制御回路が図８に示されている。
【００７３】
図８に示すように、ディザリング制御回路４１４は、図６に示したＤ／Ａコンバータ回路４００のロード部４１０に追加的に具備される。即ち、ディザリング制御回路４１４は、ロード部４１０を構成する複数個の電流制御素子Ｍ４０１−Ｍ４３２と並列で連結される電流制御素子Ｍ４３３，Ｍ４３４を備える。即ち、電流制御素子Ｍ４３３，Ｍ４３４は、ロード部４１０を構成する複数個の電流制御素子Ｍ４０１−Ｍ４３２のように同一の制御信号ＶＣＰにより駆動され、ロード部４１０を構成する複数個の電流制御素子Ｍ４０１−Ｍ４３２にそれぞれ流れる電流Ｉｓｕより少ない量の電流が流れるように構成される。例えば、電流制御素子Ｍ４３３，Ｍ４３４は、Ｉｓｕ／２の電流が流れるように構成されることができる。ディザリング制御回路４１４を構成する電流制御素子Ｍ４３３，Ｍ４３４のうち第１電流制御素子Ｍ４３３と第１ノードｎ１との間にはディザリング検出信号ＨＡにより駆動される第１スイッチング素子Ｑ４３３が配置され、第１電流制御素子Ｍ４３３と第２ノードｎ２との間にはディザリング検出信号ＨＢにより駆動される第２スイッチング素子Ｑ４３３ｂが配置される。また、電流制御素子Ｍ４３３，Ｍ４３４、第１スイッチング素子Ｑ４３３及び第２スイッチング素子Ｑ４３３ｂはＰチャンネルトランジスタで構成されることができる。
【００７４】
そして、第１ノードｎ１に一端が連結されディザリング検出信号ＨＣにより駆動される第３スイッチング素子Ｑ４３４が具備され、第２ノードｎ２に一端が連結されディザリング検出信号ＨＤにより駆動される第４スイッチング素子Ｑ４３４ｂが具備される。また、第３スイッチング素子Ｑ４３４の他端と第４スイッチング素子Ｑ４３４ｂの他端は互いに連結される。第３スイッチング素子Ｑ４３４及び第４スイッチング素子Ｑ４３４ｂはＮチャンネルトランジスタで構成される。第３スイッチング素子Ｑ４３４の他端及び第４スイッチング素子Ｑ４３４ｂの他端と接地端子との間に連結される１つのＮチャンネルトランジスタＱ４３５と、電流制御素子Ｍ４３３，Ｍ４３４のうち第２電流制御素子Ｍ４３４と接地端子との間に更に１つのＮチャンネルトランジスタＱ４３６とによって電流ミラー回路が形成される。
【００７５】
ディザリング制御回路４１４は、表１に示す論理表のように、２コードディザリングが発生された場合には動作しないが、３コードディザリングが発生された場合には以下のように動作する。
【００７６】
まず、第１の３コードディザリング発生時には、第１電流制御素子Ｍ４３３が第１スイッチング素子Ｑ４３３の駆動に従い選択されて第１ノードｎ１を通じて流れる電流量がＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ増加して、第１補間制御信号ＶＣＮＡのレベルが変化する。よって、図４の補間部１００を構成する第１電流ソース部１２０を通じて流れる電流もＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ増加する。また、第４スイッチング素子Ｑ４３４ｂが駆動され、前記ディザリング制御回路を構成する電流ミラー回路の動作により第２ノードｎ２を通じて流れる電流量は、Ｉｓｕ／２（＝Ｗ×Ｉｓ／２）だけ減少して、第２補間制御信号ＶＣＮＢのレベルが変化するようになる。よって、図４の補間部１００を構成する第２電流ソース部１３０を通じて流れる電流もＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ減少するようになる。
【００７７】
次いで、第２の３コードディザリング発生のときには、第１電流制御素子Ｍ４３３が第２スイッチング素子Ｑ４３３ｂの駆動に応じて選択され、第２ノードｎ２を通じて流れる電流量がＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ増加して、第２補間制御信号ＶＣＮＢのレベルが変化するようになる。よって、第４の補間部１００を構成する第２電流ソース部１３０を通じて流れる電流もＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ増加する。また、第３スイッチング素子Ｑ４３４が駆動され、前記ディザリング制御回路を構成する電流ミラー回路の動作により前記第１ノードｎ１を通じて流れる電流量はＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ減少して、第１補間制御信号ＶＣＮＡのレベルが変化するようになる。よって、図４の補間部１００を構成する第１電流ソース部１２０を通じて流れる電流もＩｓｕ／２（＝Ｗ×Ｉｓ／２）だけ減少する。したがって、第１電流ソース部１２０及び第２電流ソース部１３０に流れる総電流量は一定になる。
【００７８】
このような動作により電流ソース部１２０，１３０の電流量をハーフビットだけ変化させることにより、補間部１００の出力信号の位相を従来の最小位相の１／２だけシフトさせて３コードディザリング現象を解消することができる。
【００７９】
図９は、前記ディザリング検出回路が動作されて３コードディザリング現象を除去した場合の補間部１００の出力信号を時間に対する電圧変化グラフで示したものである。
【００８０】
図９に示すように、補間部１００の出力ノードＯＵＴを通じて出力される信号が第１出力信号１１６である場合に３コードディザリングが発生すると、３コードディザリング検出回路６００で発生されるディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤは、表１の論理表の第２の３コードディザリング発生時の論理レベルを有するようになる。よって、ディザリング制御回路４１４を通じて３コードディザリング現象が除去されて、前記補間部１００の出力ノードＯＵＴを通じて出力される信号は第２出力信号１１６ａとなる。補間部１００の出力ノードＯＵＴを通じて出力される信号が第３出力信号１１８である場合に３コードディザリングが発生すると、３コードディザリング検出回路６００で発生されるディザリング検出信号ＨＡ，ＨＢ，ＨＣ，ＨＤは、表１の論理表の第１の３コードディザリング発生時の論理レベルを有するようになって、ディザリング制御回路４１４を通じて３コードディザリング現象が除去され、補間部１００の出力ノードＯＵＴを通じて出力される信号は第４出力信号１１８ａとなる。このような動作を通じて３コードディザリング現象が解消される。
【００８１】
図１０は、３ディザリング現象が発生した後にこれを解消する過程を示す。図１０は、図１１の位相検出部４０で発生されるディザリング現象を時間変化に従う位相の変化を示すものである。
【００８２】
図１０に示すように、本発明の実施形態の位相補間回路においては、ロッキングが発生したにもかかわらずに３コードディザリング現象が発生した場合（○で表示した部分（５１４））、ディザリング検出回路６００でこれを検出し、これを解消するための動作を行う。即ち、ディザリング制御回路４１４を駆動することにより、特定時点Ｔ１からは３コードディザリング現象が解消され、２コードディザリング現象が発生されて、位相シフトエラーなしに正確な位相を有する位相補間信号を発生することができる。
【００８３】
上述のような本発明の実施例による位相補間回路は、低電圧でも動作可能であり、位相シフトエラーを防止または最小化できるとの特長があり、３コードディザリング発生に従う問題点を克服することができる。
【００８４】
このような実施形態の説明は本発明の徹底した理解のために図面を参照として例を挙げたものに過ぎないため、本発明を限定する意味として解釈されてはいけない。また、本発明が属する技術分野で通常の知識を有した者にとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明白なことである。例えば、思案の異なった場合の回路の内部構成を変更するか、または回路の内部構成素子を別の等価的素子に代替できるのは明白なことである。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施形態による位相補間回路のブロック図である。
【図２】図１の比較部の具現例を示す回路図である。
【図３】図１の短パルス発生部の具現例を示す回路図である。
【図４】図１の補間部の具現例を示す回路図である。
【図５】図１のタイミング図である。
【図６】図１に追加されるＤ／Ａコンバータ回路の具現例を示す図である。
【図７】３コードディザリング検出回路の具現例を示す図である。
【図８】図６のＤ／Ａコンバータ回路のロード部に連結されるディザリング制御回路の具現例を示す図である。
【図９】図８が適用された場合の図４の補間部の出力信号のグラフである。
【図１０】３コードディザリング発生時に本発明の実施形態が適用された場合の図１１の位相検出部出力信号の時間に対する位相変化図である。
【図１１】一般の遅延固定ループ回路のブロック図である。
【図１２】従来の位相補間回路図である。
【図１３】３コードディザリング発生時の図１１の位相検出部出力信号の時間に対する位相変化図である。
【符号の説明】
【００８６】
１００：補間部
２００：比較部
３００：短パルス部
４００：Ｄ／Ａコンバータ回路
５００：位相補間回路
６００：３コードディザリング検出回路
４１４：ディザリング制御回路
【図１】
2006319966.tif 000004
【図２】
2006319966.tif 000005
【図３】
2006319966.tif 000006
【図４】
2006319966.tif 000007
【図５】
2006319966.tif 000008
【図６】
2006319966.tif 000009
【図７】
2006319966.tif 000010
【図８】
2006319966.tif 000011
【図９】
2006319966.tif 000012
【図１０】
2006319966.tif 000013
【図１１】
2006319966.tif 000014
【図１２】
2006319966.tif 000015
【図１３】
2006319966.tif 000016