(57)【要約】【課題】  半導体基板に形成した溝内に埋め込んだ絶縁膜のエッチバックによる絶縁膜の形状不良や絶縁膜の高さのばらつきを防ぐことができる。【解決手段】  半導体基板１０上に溝５０を形成する工程と、溝５０内に絶縁膜６０を埋め込む工程と、絶縁膜６０に界面活性剤を含んだ水溶液を浸透させる工程と、界面活性剤が浸透した絶縁膜７０をウェットエッチングにより掘り下げる工程と、界面活性剤が浸透した絶縁膜７０から界面活性剤を除去する工程を備えることを特徴とする。【選択図】  図２
2006319063.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に溝を形成する工程と、
前記溝内に絶縁膜を埋め込む工程と、
前記絶縁膜に界面活性剤を含んだ水溶液を浸透させる工程と、
前記界面活性剤が浸透した前記絶縁膜をウェットエッチングによりエッチングする工程と、
前記界面活性剤が浸透した前記絶縁膜から前記界面活性剤を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記界面活性剤として、ポリオキシエチレンアルキルアミン、アルキルベンゼンスルホン酸、ポリシロキサン、ポリビニルピロリドン、ドデシル硫酸アンモニウム及びポリアクリル酸アンモニウムの少なくとも１種を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記界面活性剤を除去する工程として、熱処理を行うことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記界面活性剤を除去する工程として、イソプロピルアルコール及び水で洗浄し、乾燥させることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は、収縮応力が残留する膜であることを特徴と請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高速化に伴い、半導体基板上の素子分離領域の幅や間隔が小さくなってきており、素子分離領域を形成するためのＳＴＩ（Shallow Trench Isolation）の溝のアスペクト比が大きくなってきている。そのため、ＳＴＩの溝内の絶縁膜の形成には、高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition：ＨＤＰ−ＣＶＤ）法を用いていたが、上記した溝のアスペクト比の上昇により、ＨＤＰ−ＣＶＤ法の埋め込みだけでは困難になってきた。そこで、ＨＤＰ−ＣＶＤ法で埋め込みの困難な溝内の下部には、塗布法やＨＤＰ−ＣＶＤ以外の一部のＣＶＤ法などによって絶縁膜を埋め込み、エッチバックによって埋め込んだ絶縁膜を溝内下部にだけ残るように上部の絶縁膜を除去し、除去した溝内の上部にＨＤＰ−ＣＶＤ法を用いて新たに絶縁膜を埋め込むことによって、素子分離領域の形成を行ってきた。
【０００３】
しかしながら、塗布法や一部のＣＶＤ法によって溝内に埋め込んだ絶縁膜は、収縮応力が残留した膜となり、後のエッチバック工程で、絶縁膜のエッチング速度の制御や、エッチバック後の絶縁膜の形状の制御が困難であった。そのため、エッチバックされた絶縁膜は、形状不良や高さのばらつきを引き起こし、半導体素子特性のばらつきや不良の原因になっている。
【０００４】
従来技術として、素子分離領域の溝内に絶縁膜を埋め込むときに生じるシーム部のエッチングする際に生じるシーム部の広がりを防止するために、絶縁膜を埋め込んだ後、絶縁膜中に低表面張力の液体をシーム部に埋め込んで、その液体が乾燥する前にエッチングの工程を行うというものがある（例えば、特許文献1参照。）。しかしながら、この従来技術の低表面張力をもった液体を上記絶縁膜上に浸漬させて、エッチバックを行っても、上記絶縁膜の形状不良や絶縁膜の高さのばらつきを改善することはできない。
【特許文献１】特開２００１−３５９１２号公報（第５頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、エッチバックによる溝内に埋め込まれた絶縁膜の形状不良や絶縁膜の高さのばらつきを防ぐことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板上に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記絶縁膜に界面活性剤を含んだ水溶液を浸透させる工程と、前記界面活性剤が浸透した前記絶縁膜をウェットエッチングにより掘り下げる工程と、前記界面活性剤が浸透した前記絶縁膜から前記界面活性剤を除去する工程と、を備えることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、エッチバックによる溝内に埋め込まれた絶縁膜の形状不良や絶縁膜の高さのばらつきを防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【０００９】
図１から図３は、本発明の実施例１に係る半導体装置の製造方法を示す断面図である。本実施例の半導体装置の製造方法では、半導体メモリを例にとって説明する。
【００１０】
まず、図1（ａ）に示すように、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いて半導体基板としてのシリコン基板１０上の全面にゲート酸化膜となるシリコン酸化膜２０を形成した後、シリコン酸化膜２０上の全面に半導体メモリのフローティングゲートとなる多結晶シリコン３０を堆積させる。次に、多結晶シリコン３０上の全面に素子分離領域を形成するためのマスク材として用いるシリコン窒化膜４０を形成し、さらにそのシリコン窒化膜４０上にレジストを堆積させる。次に、レジストに所望のパターニングを行って、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により異方性エッチングを行い、シリコン窒化膜４０からなるマスク材を形成する。その後、レジストを除去した後、シリコン窒化膜４０をマスクとして、ＲＩＥにより多結晶シリコン３０、シリコン酸化膜２０、シリコン基板１０を順次異方性エッチングする。以上より、素子分離領域用の複数の溝５０が形成される。
【００１１】
次に、図１（ｂ）に示すように、素子分離領域用に形成した複数の溝５０内に塗布法を用いて、絶縁膜であるシリコン酸化膜６０を堆積させ、溝５０内を埋め込む。このとき、埋め込まれるシリコン酸化膜６０は、収縮応力が残留した膜となる。そのため、素子分離領域用の溝のアスペクト比の上昇により、溝内に埋め込まれたシリコン酸化膜６０は、素子分離領域用の溝内の側壁及び底に近づくほどシリコン酸化膜６０の密度が小さくなり、溝内の場所によってシリコン酸化膜６０の密度が異なってしまう。
【００１２】
次に、図２（ａ）に示すように、シリコン酸化膜６０まで堆積させたシリコン基板１０を界面活性剤の一種であるポリオキシエチレンアルキルアミンを水に溶解させた水溶液に浸漬させる。このとき、ポリオキシエチレンアルキルアミン水溶液はシリコン酸化膜６０に浸透し、低密度な溝の側壁や底付近により多く吸着する。
【００１３】
ここで、界面活性剤として、親水基と疎水基を有するものを用いているので、界面活性剤は、水に溶解することができ、シリコン酸化膜６０に浸透しやすく、シリコン酸化膜６０内の低密度な部分に吸着しやすい。また、界面活性剤として、ポリオキシエチレンアルキルアミンを用いているが、それ以外にも、親水基と疎水基を有するアルキルベンゼンスルホン酸、ポリシロキサン、ポリビニルピロリドン、ドデシル硫酸アンモニウム、ポリアクリル酸アンモニウムなどを界面活性剤として用いてもかまわない。
【００１４】
次に、図２（ｂ）に示すように、溝内に埋め込まれ、ポリオキシエチレンアルキルアミン水溶液が浸透したシリコン酸化膜７０を希フッ酸水溶液を用いて、エッチバックする。このとき、シリコン酸化膜内に浸透しているポリオキシエチレンアルキルアミンの影響により、低密度な溝内側壁付近のエッチング速度を溝内中央部と均一にすることができ、図２（ｂ）に示すように、溝内のシリコン酸化膜は山形にならず、凹型の形状になる。
【００１５】
次に、シリコン酸化膜中に浸透したポリオキシエチレンアルキルアミンを取り除くために、例えば、窒素雰囲気中で、８００℃、１時間の熱処理を行う。これにより、シリコン酸化膜中のポリオキシエチレンアルキルアミンを揮発させて除去することができ、シリコン酸化膜中の不純物の影響による固定電荷やリーク電流などの素子動作の悪影響を取り除くことができる。
【００１６】
ここで、シリコン酸化膜に浸透した界面活性剤を除去する工程として、窒素雰囲気中で、８００℃、１時間の熱処理を行っていたが、それ以外にも、イソプロピルアルコールと水で洗浄して、界面活性剤をシリコン酸化膜から溶かしだして、乾燥させても、シリコン酸化膜中の界面活性剤を取り除くことができる。
【００１７】
次に、図３（ａ）に示すように、素子分離領域用の溝内に塗布法により形成したシリコン酸化膜上に高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition：ＨＤＰ−ＣＶＤ）法を用いて溝内にシリコン酸化膜６１をさらに堆積させ、埋め込む。このとき、塗布法で溝内下部はシリコン酸化膜６０で埋め込まれているので、十分にＨＤＰ−ＣＶＤによってシリコン酸化膜６１を堆積させ、埋め込むことができる。また、ＨＤＰ−ＣＶＤ法によって埋め込まれたシリコン酸化膜６１は、塗布法に比べ溝内に埋め込んだ場所によって密度差はほとんど生じないので、次のエッチバックの工程には、ほとんど影響は出ない。
【００１８】
次に、図３（ｂ）に示すように、溝内に埋め込んだシリコン酸化膜６１をＲＩＥ法によりフローティングゲート付近まで掘り下げる。
【００１９】
その後、絶縁膜の形成、コントロールゲートの形成、ビット線、コンタクトホールの形成などを行うことにより、所望の半導体メモリを形成することができる。
【００２０】
以上に説明したように、本実施例の半導体メモリの製造方法では、素子分離領域用の溝内にシリコン酸化膜を埋め込んだあと、シリコン酸化膜に界面活性剤を含んだ水溶液を浸透させることにより、溝内のシリコン酸化膜のエッチバックの速度を均一にすることができる。また、掘り下げられたシリコン酸化膜の形状不良を防ぐことができるので、次の工程のＨＤＰ−ＣＶＤ法による絶縁膜の埋め込みを不具合無く正常に行うことができる。また、溝内の絶縁膜の高さのばらつきも抑えられ、高さを均一にすることができることから半導体特性のばらつきや不良を防ぐことができる。
【００２１】
ここで、本実施例では、塗布法を用いて溝内に絶縁膜の埋め込みを行っていたが、それ以外にも、例えば、一部のＣＶＤ法によって、溝内に収縮応力の残留した絶縁膜が溝内に形成されたときには、上記実施例を用いることができる。
【００２２】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。例えば、本実施例では、半導体メモリのゲート電極間の素子分離領域の形成を例にとって説明していたが、例えば、それ以外の素子分離領域の形成にも適応することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【００２４】
１０  半導体基板（シリコン基板）
２０  ゲート酸化膜（シリコン酸化膜）
３０  多結晶シリコン（フローティングゲート）
４０  シリコン窒化膜
５０  溝
６０、６１  絶縁膜（シリコン酸化膜）
７０  ポリオキシエチレンアルキルアミン水溶液が浸透したシリコン酸化膜
【図１】
2006319063.tif 000003
【図２】
2006319063.tif 000004
【図３】
2006319063.tif 000005