(57)【要約】【課題】出力信号における低周波ジッタを低減すると同時に、クロックスリップによるデータ誤りを効果的に防止すること。【解決手段】この光データリンク１は、電気信号Ｓｉｎからクロック信号ＣＬ１を抽出する第１のＰＬＬ回路４と、クロック信号ＣＬ１に同期して電気信号Ｓｉｎから出力信号Ｓ１を生成する第１のデータ識別回路５と、出力信号Ｓ１をクロック信号ＣＬ１に同期して保持するＦＩＦＯデータバッファ７と、第１のＰＬＬ回路４よりも周波数同期範囲が狭く設定されており、クロック信号ＣＬ１からクロック信号ＣＬ２を抽出する第２のＰＬＬ回路６とを備え、出力信号Ｓ１は、クロック信号ＣＬ２に同期してＦＩＦＯデータバッファ７から読み出される。【選択図】図１
2006319791.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号とデータ信号とを含む光信号を電気信号に変換し、前記電気信号から前記クロック信号を抽出し、該クロック信号を用いて前記電気信号からの前記データ信号の再生を行う光データリンクにおいて、
前記電気信号から第１のクロック信号を抽出する第１の位相同期ループ（ＰＬＬ）回路と、
前記第１のクロック信号に同期して前記電気信号から第１の出力信号を生成する第１のデータ識別回路と、
前記第１の出力信号を前記第１のクロック信号に同期して保持するデータ保持部と、
前記第１のＰＬＬ回路よりも周波数同期範囲が狭く設定されており、前記第１のクロック信号又は前記電気信号から第２のクロック信号を抽出する第２のＰＬＬ回路とを備え、
前記第１の出力信号は、前記第２のクロック信号に同期して前記データ保持部から読み出される、
ことを特徴とする光データリンク。
【請求項２】
前記データ保持部から読み出された前記第１の出力信号に基づき前記第２のクロック信号に同期して第２の出力信号を生成する第２のデータ識別回路を更に備える、
ことを特徴とする請求項１記載の光データリンク。
【請求項３】
前記第１のＰＬＬ回路は、前記第２のＰＬＬ回路から基準クロック信号を受信する、
ことを特徴とする請求項１又は２に記載の光データリンク。
【請求項４】
前記データ保持部は、前記第１の出力信号を分割して保持する複数のバッファ部と、
前記第１の出力信号を、前記第１のクロック信号に同期して前記複数のバッファ部のうちの１つに所定の順番で入力させるデータ書込回路と、
前記第２のクロック信号に同期して前記複数のバッファ部のうちの１つから前記所定の順番で出力させるデータ読出回路とを有する、
ことを特徴とする請求項１〜３のいずれか一項に記載の光データリンク。
【請求項５】
前記データ保持部は、
前記第１のクロック信号を計数する第１のカウンタと、
前記第２のクロック信号を計数する第２のカウンタと、
前記第１のカウンタと前記第２のカウンタの出力の差分を出力するアドレス設定部と、
前記第１の出力信号が入力され、前記第１のクロック信号に同期して該入力された第１の出力信号をシフトし、前記第２のクロック信号に同期して前記アドレス設定部により選択されたビットを出力するシフトレジスタと、
を有することを特徴とする請求項１〜３のいずれか一項に記載の光データリンク。
【請求項６】
前記第１のカウンタと前記第２のカウンタの出力の差分が所定範囲を超えた場合に警報信号を出力する監視回路を更に備える、
ことを特徴とする請求項５記載の光データリンク。
【請求項７】
前記第２のＰＬＬ回路は、前記警報信号が出力された時に前記第２のクロック信号の周波数を前記第１のクロック信号の周波数に近づける、
ことを特徴とする請求項６記載の光データリンク。
【請求項８】
前記データ保持部は、前記警報信号が出力された場合に、前記第１のクロック信号に同期して前記第１の出力信号を読み出す、
ことを特徴とする請求項６記載の光データリンク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信において光信号からデータの再生を行う光データリンクに関するものである。
【背景技術】
【０００２】
光通信における受信回路として用いられる光データリンクは、受信した光信号を電気信号に変換し、その電気信号を増幅・識別し、電圧におけるゆらぎ除去を行うものと、その後に、その電気信号からクロック信号を抽出（リタイミング）すると共に、抽出したクロック信号を用いてデータ再生（リジェネレーティング）を行い、時間における揺らぎを除去するものがある。後者の光データリンクでは、その出力信号はこのようにして時間的に再生されると共に、伝送線路やデバイスに起因するジッタも除去される。
【０００３】
一般に、高速の光データリンクは、リタイミング処理及びリジェネレーティング処理を行う同期再生回路が備えられているものが多い。この同期再生回路に求められる特性としては、位相同期ループ（ＰＬＬ）における同期引き込みの高速性、デバイス間の特性のばらつきに対応できること、伝送線路上における遅延時間や周波数応答等の低周波ゆらぎに対応できること、広いマーク率の信号に対応できること、バースト信号に対応できること、低周波成分を含む信号に対応できること等が挙げられる。
【０００４】
これらの中で、伝送線路上における低周波ゆらぎへの対応は、定常的に信号が流れるような光通信においてデータ誤りを防止するために特に重要である。低周波ゆらぎに対応するためには、ＰＬＬにおける周波数同期範囲を広くし、かつ、同期再生回路からの出力におけるジッタを小さくする必要がある。しかし、周波数同期範囲を広くした場合は、低周波ジッタと本来の信号の区別ができないため、出力におけるジッタを小さくすることは困難である。従って、一般的には、周波数同期範囲を広くすることと、出力におけるジッタを小さくすることとを両立することは難しい。
【０００５】
このような低周波ゆらぎに対応するための従来技術としては、例えば下記特許文献１及び２記載のＰＬＬ回路が知られている。このＰＬＬ回路は、周波数同期範囲を広くするために、第１のＰＬＬによって抽出されたクロック信号を補正する手段として周波数差検出回路又は第２のＰＬＬを備えている。また、下記特許文献３には、クロック信号の位相を最適化する判定制御回路を有するリタイミング回路が開示されている。さらには、下記特許文献４には、入力信号の変化点密度を検出して、その変化点密度に応じて位相比較器の出力を調整するＰＬＬ回路が開示されている。また、下記特許文献５には、周波数同期範囲の異なる２つのＰＬＬ回路が直列に接続されたデータ受信回路が開示されている。
【特許文献１】特開平１１−５５１１２号公報
【特許文献２】特開平１１−５５１１３号公報
【特許文献３】特開２００３−３１８８７２号公報
【特許文献４】特再公表ＷＯ０１／０４１３５１号公報
【特許文献５】特開平５−３２７６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１〜４に記載のＰＬＬ回路においては、入力信号に低周波ジッタが含まれていた場合であってもその低周波ジッタを除去することができず、出力信号はその低周波ジッタを含んだ状態で出力されてしまう。一方、上記特許文献５に記載のデータ受信回路においては、第２のＰＬＬ回路の周波数同期範囲が第１のＰＬＬ回路より狭くされているために、出力信号における低周波ジッタを抑制することができる。その結果、データ受信回路は、周波数同期範囲を広くすると同時に、出力信号における低周波ジッタを抑制している。
【０００７】
しかしながら、上記データ受信回路においては、ＰＬＬ回路の応答時間の違いに起因して、第１のＰＬＬ回路によって抽出されるクロック信号と第２のＰＬＬ回路によって抽出されるクロック信号との位相差が入力信号の１／２パルス幅以上に達したときに、クロックスリップによるデータ誤りが発生する欠点があった。例えば、第１のＰＬＬ回路の応答時間が１００ｎｓｅｃ、第２のＰＬＬ回路の応答時間が１００μｓｅｃであって、入力信号としてパルス幅が０．９９９９ｎｓｅｃのパルス信号とパルス幅１．０００１ｎｓｅｃのパルス信号とが１０，０００個ずつ交互に現れる信号列を考える。この場合には、パルス幅が０．９９９９ｎｓｅｃから１．０００１ｎｓｅｃに切り替わってから１００ｎｓｅｃ経過すると第１のＰＬＬ回路が応答するが、その時点で第２のＰＬＬ回路は応答していない。そのため、第２のＰＬＬ回路において抽出されるクロック信号の間隔は、第２のＰＬＬ回路における間隔と０．０００２ｎｓｅｃの差異を生じている。この状態で２，５００パルス分経過すると、両回路の位相差が０．５ｎｓｅｃ、つまり入力信号の１／２パルス幅以上に達し、誤りを生じてしまう。このようなクロックスリップを防止するためには、第２のＰＬＬ回路の応答時間を短くすることも考えられる。しかしながら、一般に同じ形式の回路ならＰＬＬ回路の応答時間と同期周波数幅にはトレードオフの関係があるため、出力信号の低周波ジッタを低減するためには、応答時間を短くすることには限界がある。
【０００８】
そこで、本発明は、かかる課題に鑑みて為されたものであり、出力信号における低周波ジッタを低減すると同時に、クロックスリップによるデータ誤りを効果的に防止することが可能な光データリンクを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の光データリンクは、クロック信号とデータ信号とを含む光信号を電気信号に変換し、電気信号からクロック信号を抽出し、該クロック信号を用いて電気信号からのデータ信号の再生を行う光データリンクにおいて、電気信号から第１のクロック信号を抽出する第１の位相同期ループ（ＰＬＬ）回路と、第１のクロック信号に同期して電気信号から第１の出力信号を生成する第１のデータ識別回路と、第１の出力信号を第１のクロック信号に同期して保持するデータ保持部と、第１のＰＬＬ回路よりも周波数同期範囲が狭く設定されており、第１のクロック信号又は電気信号から第２のクロック信号を抽出する第２のＰＬＬ回路とを備え、第１の出力信号は、第２のクロック信号に同期してデータ保持部から読み出されることを特徴とする。
【００１０】
この光データリンクにおいては、光信号から変換された電気信号をもとに、周波数同期範囲の広い第１のＰＬＬ回路によって第１のクロック信号が抽出された後、その電気信号、又は第１のクロック信号をもとに、周波数同期範囲の狭い第２のＰＬＬ回路によって第２のクロック信号が抽出され、第２のクロック信号に同期して電気信号からデータ信号が再生される。従って、第１のＰＬＬ回路によって周波数同期範囲が広くされると同時に、第２のＰＬＬ回路によって出力信号における低周波ジッタが低減される。さらに、データ保持部においては、第１のデータ識別回路によって第１のクロック信号に基づいて生成された第１の出力信号が、第１のクロック信号に同期して保持され、保持された第１の出力信号は、第２のクロック信号に同期して読み出される。これにより、両ＰＬＬ回路の応答時間が異なることによってクロック信号の位相差が大きくなっても、前段のＰＬＬ回路からの出力信号を第２のクロック信号に同期して出力させるので、データ再生時のクロックスリップを防止することができる。
【００１１】
また、データ保持部から読み出された第１の出力信号に基づき第２のクロック信号に同期して第２の出力信号を生成する第２のデータ識別回路を更に備えることが好ましい。一般にデータ保持部からの読み出しにおいては、その読み出しアドレスによって信号の遅延時間がわずかではあるが変わり、これがジッタ発生の一因になることがあるが、このような第２のデータ識別回路を備えれば、データ保持部の特性に左右されることなく、出力回路におけるジッタの発生を抑えることができる。
【００１２】
また、第１のＰＬＬ回路は、第２のＰＬＬ回路から基準クロック信号を受信することも好ましい。こうすれば、もし第１のＰＬＬ回路が基準クロックを必要とする方式のＰＬＬ回路であっても、第１のＰＬＬ回路における基準クロック源が不要となるので、第１のＰＬＬ回路の回路規模を小さくすることができる。
【００１３】
また、データ保持部は、第１の出力信号を分割して保持する複数のバッファ部と、第１の出力信号を、第１のクロック信号に同期して複数のバッファ部のうちの１つに所定の順番で入力させるデータ書込回路と、第２のクロック信号に同期して複数のバッファ部のうちの１つから所定の順番で出力させるデータ読出回路とを有することも好ましい。かかる構成とすれば、第１のデータ識別回路から出力されたデータの各データ列を、それぞれ、バッファ部に分割して入力させた後、各バッファ部から第２のクロック信号に同期して各データ列を出力させることで、第２のクロック信号に同期した出力信号を得ることができる。
【００１４】
また、データ保持部は、第１のクロック信号を計数する第１のカウンタと、第２のクロック信号を計数する第２のカウンタと、第１のカウンタと第２のカウンタの出力の差分を出力するアドレス設定部と、第１の出力信号が入力され、第１のクロック信号に同期して該入力された第１の出力信号をシフトし、第２のクロック信号に同期してアドレス設定部により選択されたビットを出力するシフトレジスタとを有することが好ましい。
【００１５】
この場合、第１のデータ識別回路から出力された第１の出力信号の各データ列を、順次シフトレジスタに格納するとともに、第２のクロック信号に同期してシフトレジスタからデータ列を読み出すことにより出力信号を生成する。その際、読み出されるデータ列を、第１及び第２のクロック信号のカウント数の差分に応じて選択させることで、読出し時のクロックスリップの発生を防止することができる。
【００１６】
また、第１のカウンタと第２のカウンタの出力の差分が所定範囲を超えた場合に警報信号を出力する監視回路を更に備えることが好ましい。このような監視回路を備えることで、データ保持部において書き込みが読み出しに追いつくような場合や、書き込み処理が読み出し処理よりも早すぎてデータが失われてしまうような場合に、事前に通知することができる。
【００１７】
また、第２のＰＬＬ回路は、警報信号が出力された時に第２のクロック信号の周波数を第１のクロック信号の周波数に近づけることも好ましい。こうすれば、データバッファにおけるデータの喪失、及びクロックスリップの発生を事前に防止することができる。
【００１８】
また、データ保持部は、警報信号が出力された場合に、第１のクロック信号に同期して第１の出力信号を読み出すことも好ましい。この場合、データ保持部における書き込み位置と読み出し位置との位置関係が保持されるので、データバッファにおけるデータの喪失を確実に防止することが出来る。
【発明の効果】
【００１９】
本発明の光データリンクによれば、出力信号における低周波ジッタを低減すると同時に、クロックスリップによるデータ誤りを効果的に防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ本発明に係る光データリンクの好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態である光データリンクの構成を示す図である。同図に示す光データリンク１は、伝送線路側から入力された光信号を電気信号に変換するとともに、その電気信号からクロック信号を抽出し、抽出したクロック信号を用いて電気信号からのデータ信号の再生を行うモジュールである。
【００２２】
光データリンク１は、フォトダイオード等の受光素子及び電流電圧変換回路からなり、光信号Ｏｉｎをその強度に応じた電気信号Ｓｉｎに変換する光受信部２と、同期再生回路３とを備えている。同期再生回路３は、クロック信号とデータ信号を含む電気信号Ｓｉｎからクロック信号ＣＬ１を抽出する第１の位相同期ループ（ＰＬＬ）回路４と、そのクロック信号ＣＬ１に同期して電気信号Ｓｉｎから出力信号Ｓ１を生成する第１のデータ識別回路５と、クロック信号ＣＬ１からクロック信号ＣＬ２を更に抽出する第２のＰＬＬ回路６と、出力信号Ｓ１を、クロック信号ＣＬ２に同期した出力信号Ｓ２として出力するＦＩＦＯデータバッファ（データ保持部）７と、出力信号Ｓ２に基づきクロック信号ＣＬ２に同期してデータ信号の再生を行う第２のデータ識別回路８と、ＦＩＦＯデータバッファ７の状態を監視するアドレス監視回路９と、ＡＮＤ回路１０とから構成されている。以下、同期再生回路３の各構成要素について詳細に説明する。
【００２３】
第１及び第２のＰＬＬ回路４，６は、入力された電気信号から、電気信号に含まれるパルス信号を識別（データ再生）するタイミングを規定するクロック信号を抽出する。第１のＰＬＬ回路４は、電気信号Ｓｉｎとクロック信号ＣＬ１との位相差に対応する電圧信号を生成する位相検出回路１１、その電圧信号の高周波成分を除去するフィルタ回路１２、及びフィルタ回路１２からの電圧信号に応じて発信周波数を変化させるＶＣＯ（Voltage Controlled Oscillator）回路１３等からなる（図２参照）。第２のＰＬＬ回路６の構成については後述する。
【００２４】
詳細には、第１のＰＬＬ回路４は、受光素子２から出力された電気信号Ｓｉｎからクロック信号ＣＬ１を抽出し、第２のＰＬＬ回路６は、クロック信号ＣＬ１からクロック信号ＣＬ２を更に抽出する。このとき、第１のＰＬＬ回路４は、第２のＰＬＬ回路６からクロック信号ＣＬ２を受信することにより、周波数スペクトルがシャープなクロック信号ＣＬ２を、クロック抽出処理のための基準クロック源として利用する。ここで、第２のＰＬＬ回路６の周波数同期範囲は、第１のＰＬＬ回路４よりも狭く設定されており、その結果、第２のＰＬＬ回路６のクロック抽出処理の応答時間は、第１のＰＬＬ回路４の応答時間よりも大きくなっている。従って、クロック信号ＣＬ１に低周波ジッタが含まれている場合でも、クロック信号ＣＬ２はその低周波ジッタが除去された状態で出力されることになる。
【００２５】
第１のデータ識別回路５は、クロック信号ＣＬ１に基づいて電気信号Ｓｉｎのデータ信号を再生することで出力信号Ｓ１を生成する。すなわち、第１のデータ識別回路５は、クロック信号ＣＬ１のタイミングに合わせて、電気信号Ｓｉｎのレベルと所定の閾値とを比較することによってデータビットを識別すると同時に、データビットに対応するパルス信号を再生する。第１のデータ識別回路５は、このようにして連続してデータ信号を再生することにより、クロック信号ＣＬ１に同期した出力信号Ｓ１を出力する。
【００２６】
ＦＩＦＯデータバッファ７は、出力信号Ｓ１を、クロック信号ＣＬ１に同期して保持すると共に、保持した出力信号Ｓ１をクロック信号ＣＬ２に同期して出力信号Ｓ２として出力する。図３に示すように、ＦＩＦＯデータバッファ７は、データ書込回路１５とデータ保持回路１６とデータ読出回路１７とを備えている。データ保持回路１６は、出力信号Ｓ１によって表されるデータビットを所定のビット長だけ保持するメモリ素子である。データ書込回路１５は、出力信号Ｓ１を受信すると、クロック信号ＣＬ１に同期して出力信号Ｓ１からデータビットを識別した後、データ保持回路１６に識別したデータビットを書き込む。データ読出回路１７は、データ保持回路１６に書き込まれたデータビットを、先入れ先出し（ＦＩＦＯ）方式でクロック信号ＣＬ２に同期して読み出す。このような構成により、ＦＩＦＯデータバッファ７は、クロック信号ＣＬ２に同期したパルス信号の連続である出力信号Ｓ２を生成する。
【００２７】
図４は、上記のＦＩＦＯデータバッファ７の構成をより詳細に示す図である。同図に示すように、データ書込回路１５及びデータ読出回路１７は、それぞれ、入力側スイッチ部１８及び出力側スイッチ部２０によって構成されており、データ保持回路１６は、複数の１ビットバッファ部１９によって構成されている。
【００２８】
入力側スイッチ部１８は、出力信号Ｓ１が入力される入力端子２１と、１ビットバッファ部１９と１対１で接続される複数の出力端子２２とを有している。入力側スイッチ部１８は、クロック信号ＣＬ１を常時受信すると共に、クロック信号ＣＬ１のタイミングに同期して入力端子２１と出力端子２２との間の接続を切り替えることにより、複数の１ビットバッファ部１９のうちの１つに予め定められた順番で出力信号Ｓ１を入力させる。出力信号Ｓ１を入力させる順番は適宜設定されるが、例えば、図４に示す１ビットバッファ部１９に対して上から順番に入力されるように設定される。
【００２９】
出力側スイッチ部２０は、１ビットバッファ部１９に１対１で接続される複数の入力端子２３と、出力信号Ｓ２が出力される出力端子２４とを有している。出力側スイッチ部２０は、クロック信号ＣＬ２を常時受信すると共に、クロック信号ＣＬ２に同期して入力端子２３と出力端子２４との間の接続を切り替えることにより、複数の１ビットバッファ部１９のうちの１つから、入力側スイッチ部１８による入力順に従って順次データを読み出す。
【００３０】
１ビットバッファ部１９は、図５に示すように、第１のＤフリップフロップ（ＤＦＦ）回路２７と、第１のＤＦＦ回路２７に直列に接続された第２のＤＦＦ回路２８とを有している。第１のＤＦＦ回路２７には、入力側スイッチ部１８から出力信号Ｓ１が入力されると同時にクロック信号ＣＬ１が引き込まれ、第２のＤＦＦ回路２８には、クロック信号ＣＬ２が引き込まれると同時に出力側スイッチ部２０に接続されている。この第１のＤＦＦ回路２７においては、出力信号Ｓ１が“Ｄ入力”として、クロック信号ＣＬ１が“ＣＬＯＣＫ入力”として与えられ、“Ｑ出力”が第２のＤＦＦ回路２８に送り出されている。また、第２のＤＦＦ回路２８においては、第１のＤＦＦ回路２７の出力が“Ｄ入力”として、クロック信号ＣＬ２が“ＣＬＯＣＫ入力”として与えられ、“Ｑ出力”が出力側スイッチ部２０に送り出されている。
【００３１】
このような構成により、１ビットバッファ部１９は、クロック信号ＣＬ１の発生するタイミングで入力信号Ｓ１におけるデータビットを１ビットずつ分割して保持すると共に、クロック信号ＣＬ２の発生するタイミングで保持しているデータビットをパルス信号として出力する。さらに、入力側スイッチ部１８と出力側スイッチ部２０と１ビットバッファ部１９との協働により、それぞれの１ビットバッファ部１９に１ビットずつ分割して保持されたデータビットが、クロック信号ＣＬ２に同期した出力信号Ｓ２に合成される。このとき、複数の１ビットバッファ部１９に保持されたデータビットは、出力側スイッチ部２０により、入力側スイッチ部１８からの入力順に合成される。
【００３２】
図１に戻って、第２のデータ識別回路８は、クロック信号ＣＬ２に同期して出力信号Ｓ２のデータ信号を再生することで出力信号（第２の出力信号）Ｓｏｕｔを生成する。すなわち、第２のデータ識別回路８は、クロック信号ＣＬ２のタイミングに合わせて、出力信号Ｓ２のレベルと所定の閾値とを比較することによってデータビットを識別すると同時に、データビットに対応するパルス信号を再生する。なお、ＦＩＦＯデータバッファ７からの出力信号Ｓ２における低周波ジッタが十分小さく、出力信号Ｓ２のレベルが十分大きい場合には、出力信号Ｓ２を光データリンク１の最終的な出力信号として利用できるため、第２のデータ識別回路８は無くてもよい。
【００３３】
アドレス監視回路９は、データ保持回路１６の書き込み先アドレス及び読み出し先アドレスをモニタすると共に、両アドレスの位置のずれが所定範囲を超えた場合に外部に警報信号を出力する。例えば、データ保持回路１６がＮ（Ｎは２以上の整数）個の１ビットバッファ部１９を備えており、それぞれの１ビットバッファ部１９にアドレスとしてＫ１，Ｋ２，・・・，ＫＮ（Ｋ１，Ｋ２，・・・，ＫＮは、Ｋ１＜Ｋ２＜・・・＜ＫＮを満たす整数とする）が付与されているとする。また、入力側スイッチ部１８は、アドレスの降順あるいは昇順で、１ビットバッファ部１９に出力信号Ｓ１を入力させるものとする。この場合、アドレス監視回路９は、現在の入力側スイッチ部１８における書き込み先のアドレスＫＷと、現在の出力側スイッチ部２０における読み出し先アドレスＫＲをモニタする。そして、アドレス監視回路９は、書き込み先アドレスＫＷと読み出し先アドレスＫＲとの位置のずれを両アドレスの差を取ることにより算出し、算出した位置のずれが予め設定された値を超えた場合には、警報信号ＡＬＭをオン状態で外部に出力する。
【００３４】
ＡＮＤ回路１０は、アドレス監視回路９から出力された警報信号ＡＬＭを受信するとともに、外部から許可信号Ｕｉｎを受信する。この許可信号Ｕｉｎは外部の入力装置等からユーザにより入力されるものであり、電圧レベルによりオン状態とオフ状態とを識別可能な信号である。さらに、ＡＮＤ回路１０は、警報信号ＡＬＭの状態と許可信号Ｕｉｎの状態とを識別した後、それらの状態のＡＮＤ演算を行い、演算結果を自動補正信号Ｓａとして第２のＰＬＬ回路６に送出する。例えば、警報信号ＡＬＭが“オン”、許可信号Ｕｉｎが“オン”の場合は、“オン”状態の自動補正信号Ｓａが送出される。
【００３５】
第２のＰＬＬ回路６は、図６に示すように、第１のＰＬＬ回路４と同様な構成要素である位相検出回路３１、フィルタ回路３２、及びＶＣＯ回路３３と共に、周波数検出回路３４、電圧変換器３５、及びスイッチ３６を更に備える。周波数検出回路３４は、第１のＰＬＬ回路４からクロック信号ＣＬ１を受信すると共に、ＶＣＯ回路３３からクロック信号ＣＬ２を受信する。そして、周波数検出回路３４は、クロック信号ＣＬ１とクロック信号ＣＬ２との周波数差に応じたレベルの電圧信号を出力する。電圧変換器３５は、周波数検出回路３４から出力された電圧信号のレベルをｋ倍に変換する。また、電圧変換器３５は、周波数検出回路３４から出力された電圧信号にオフセット電圧を付加するものであってもよい。このようにして電圧変換器３５から出力された電圧信号は、スイッチ３６を介して、フィルタ回路３２から出力された電圧信号に付加されることにより、発振周波数の制御用の電圧信号としてＶＣＯ回路３３に入力される。この場合、スイッチ３６は、ＡＮＤ回路１０からの自動補正信号Ｓａが“オン”状態の場合に、電圧変換器３５からの信号をＶＣＯ回路３３に送出する。以上のような第２のＰＬＬ回路６の構成により、自動補正信号Ｓａが“オン”状態の場合は、ＶＣＯ回路３３の発振周波数であるクロック信号ＣＬ２の周波数が、クロック信号ＣＬ１の周波数に近づくように制御される。ここで、周波数検出回路３４の出力はある特定の電圧を中心にして上下両方が出力可能である。第１のＰＬＬ回路４と第２のＰＬＬ回路６に周波数差がない場合には、周波数検出回路３４は、この特定の電圧を出力し、周波数差の正負に応じてこの特定の電圧より高い電圧又は低い電圧を出力する。
【００３６】
なお、第２のＰＬＬ回路６は周波数検出回路３４を備えているが、この周波数検出回路３４と同等な機能が第１のＰＬＬ回路４に備えられている場合には、第２のＰＬＬ回路６における周波数検出回路３４は不要である。
【００３７】
以上説明した光データリンク１の作用効果について説明する。
【００３８】
光データリンク１においては、光信号Ｏｉｎから変換された電気信号Ｓｉｎをもとに、周波数同期範囲の広い第１のＰＬＬ回路４によって第１のクロック信号ＣＬ１が抽出された後、第１のクロック信号ＣＬ１をもとに、周波数同期範囲の狭い第２のＰＬＬ回路６によって第２のクロック信号ＣＬ２が抽出され、クロック信号ＣＬ２に同期して電気信号Ｓｉｎからデータ信号Ｓｏｕｔが再生される。従って、第１のＰＬＬ回路４によって周波数同期範囲が広くされると同時に、第２のＰＬＬ回路６によって出力信号Ｓｏｕｔにおける低周波ジッタが低減される。さらに、データ書込回路１５においては、第１のデータ識別回路５によってクロック信号ＣＬ１に基づいて生成された第１の出力信号Ｓ１が、データ保持回路１６に第１のクロック信号ＣＬ１に同期して書き込まれるとともに、データ読出回路１７においては、データ保持回路１６のデータが、第２のクロック信号ＣＬ２に同期して読み出される。具体的には、ＦＩＦＯデータバッファ７では、第１のデータ識別回路５から出力された出力信号Ｓ１の各データ列を、それぞれ、１ビットバッファ部１９に分割して入力させた後、各１ビットバッファ部１９からクロック信号ＣＬ２に同期して各データ列を出力させる。これにより、両ＰＬＬ回路４，６の応答時間が異なることによってクロック信号ＣＬ１，ＣＬ２の位相差が大きくなっても、前段のＰＬＬ回路４からの出力信号を、ＦＩＦＯデータバッファ７において第２のクロック信号ＣＬ２に同期して出力させので、データ再生時のクロックスリップを防止することができる。
【００３９】
また、一般に、データ保持回路１６からの読み出しにおいては、その読み出しアドレスによって信号の遅延時間がわずかではあるが変わり、これがジッタ発生の一因になることがあるが、光データリンク１は、第２のデータ識別回路８を備えているので、ＦＩＦＯデータバッファ７におけるデータ保持回路１６の特性に左右されることなく、出力信号Ｓｏｕｔにおけるジッタの発生を抑えることができる。
【００４０】
また、光データリンク１は、アドレス監視回路９を備えることで、データ保持回路１６において書き込み先アドレスが読み出し先アドレスに追いつくような場合や、書き込み処理が読み出し処理よりも早すぎてデータが失われてしまうような場合に、ユーザに事前に通知することができる。さらに、第２のＰＬＬ回路６は、アドレス監視回路９から警報信号が出力された場合に、第２のクロック信号ＣＬ２の周波数を第１のクロック信号ＣＬ１の周波数に近づけるように動作するので、ＦＩＦＯデータバッファ７におけるデータの喪失、及びデータ再生時のクロックスリップの発生を事前に防止することができる。
【００４１】
［第２実施形態］
次に、本発明の第２実施形態について説明する。図７は、本発明の第２実施形態である光データリンク５１の構成を示す図である。本実施形態にかかる光データリンク５１では、ＦＩＦＯデータバッファの構成が第１実施形態のものと異なる。
【００４２】
図８には、図７のＦＩＦＯデータバッファ５７の構成を詳細に示す。同図に示すように、ＦＩＦＯデータバッファ５７は、出力信号Ｓ１におけるデータ列を保持するレジスタ部６１ａと、レジスタ部６１ａにおいて保持されたデータ列をシフトさせるシフトレジスタ制御回路６１ｂとから構成されるシフトレジスタ６１と、シフトレジスタ６１において保持されたデータ列を選択的に出力させるスイッチ部６３と、スイッチ部６３におけるデータ列の出力を制御する出力制御部６４とから成る。
【００４３】
レジスタ部６１ａは、１ビット分のデータを記憶するメモリ部６８が複数列配列されて成るものであり、出力信号Ｓ１によって表されるデータ列を１ビットずつ記憶するためのものである。シフトレジスタ制御回路６１ｂは、クロック信号ＣＬ１を受信すると共に、クロック信号ＣＬ１のタイミングに合わせて出力信号Ｓ１のデータビットを識別した後、そのデータビットを、レジスタ部６１ａの最上位（図８の左側端部）の入力側のメモリ部６８に書き込むように制御する。このとき、シフトレジスタ制御回路６１ｂは、レジスタ部６１ａの全てのメモリ部６８に保持されているそれぞれのデータ列を、隣接するメモリ部６８に向けて入力方向にシフトさせる。この場合、シフトレジスタ制御回路６１ｂは、出力信号Ｓ１のデータビットをレジスタ部６１ａの最下位に書き込むようにしてもよい。
【００４４】
スイッチ部６３は、レジスタ部６１ａのそれぞれのメモリ部６８と接続された複数の入力端子６９と出力信号Ｓ２を出力する出力端子７０とを備えており、出力制御部６４の制御により、クロック信号ＣＬ２に同期して入力端子６９と出力端子７０との接続を１対１で切り替える。このようにして、スイッチ部６３は、レジスタ部６１ａのデータ列のうちの特定の列を選択的に出力する。
【００４５】
出力制御部６４は、２つのクロックカウンタ６５，６６とアドレス設定部６７とから構成されている。クロックカウンタ６５は、クロック信号ＣＬ１を受信して、所定時期から現在までのクロック信号ＣＬ１のカウント数Ｃｔ１を計数する。また、クロックカウンタ６６は、クロック信号ＣＬ２を受信して、クロックカウンタ６５と同一時期から現在までのクロック信号ＣＬ２のカウント数Ｃｔ２を計数する。
【００４６】
アドレス設定部６７は、クロック信号ＣＬ２に同期して、クロックカウンタ６５から出力されたカウント数Ｃｔ１とクロックカウンタ６６から出力されたカウント数Ｃｔ２との差分を算出してスイッチ部６３に出力する。その結果、アドレス設定部６７は、算出した差分に応じて出力端子７０と接続される入力端子６９を切り替えるように制御する。これにより、レジスタ部６１ａから読み出されるデータ列を上位列又は下位列に向けて移動させる。より具体的には、アドレス設定部６７は、カウント数Ｃｔ１がカウント数Ｃｔ２よりも大きくてデータ列の書き込み速度を読み出し速度よりも速くする必要がある場合には、スイッチ部６３の接続を、シフトレジスタ６１の読み出し方向（図８の右方向）に移動させる。一方、カウント数Ｃｔ１がカウント数Ｃｔ２よりも小さくてデータ列の書き込み速度を読み出し速度よりも遅くする必要がある場合には、スイッチ部６３の接続を、シフトレジスタ６１の読み出し方向と逆方向（図８の左方向）に移動させる。このとき、アドレス設定部６７は、カウント数Ｃｔ１とカウント数Ｃｔ２との差分の絶対値の大小に応じて、入力端子６９の接続位置のデフォルト位置からの移動量を増減する。
【００４７】
アドレス監視回路５９は、アドレス設定部６７におけるカウント数Ｃｔ１とカウント数Ｃｔ２との差分をモニタし、差分が所定範囲を超えた場合に外部に警報信号ＡＬＭを出力する。
【００４８】
以上説明した光データリンク５１によれば、第１のデータ識別回路５から出力された出力信号Ｓ１における各データ列を、順次シフトレジスタ６１に格納するとともに、クロック信号ＣＬ２に同期してシフトレジスタ６１からデータ列を読み出すことにより出力信号Ｓ２を生成する。その際、シフトレジスタ６１において読み出されるデータ列を、第１及び第２のクロック信号ＣＬ１，ＣＬ２のカウント数Ｃｔ１，Ｃｔ２の差分に応じて選択させることで、読出し時のクロックスリップの発生を防止することができる。
【００４９】
以下、このような光データリンク５１におけるクロックスリップ防止の効果をより具体的に説明する。ＦＩＦＯデータバッファ５７におけるシフトレジスタ６１のデータ容量をＮビット、出力信号Ｓ１におけるデータ間隔をＴ０とした場合は、理論的には、低周波ジッタの累積、すなわち、クロック信号ＣＬ１とクロック信号ＣＬ２との位相差がＭＴ０／２より小さければ、クロックスリップの発生を防止することができる。これに対して、ＦＩＦＯデータバッファ５７を備えない従来の光データリンクでは、低周波ジッタの累積がＴ０／２を超えるとクロックスリップが発生してしまう。このことから、光データリンク５１は、ＦＩＦＯデータバッファ５７を備えない光データリンクに比較して、同じ振幅の１／Ｍ倍の周波数の低周波ジッタの影響にも耐えられるということになる。
【００５０】
現実には、光データリンク５１で処理される電気信号の立ち上がり時間や立ち下がり時間は０ではなく、データ識別回路５，８等に内蔵されるＤフリップフロップのセトリングタイムも０ではない。そのため、ＦＩＦＯデータバッファ５７を備えない光データリンクで、Ｔ０／２−Ｔａ（Ｔａは、０＜Ｔａ＜Ｔ０／２である正数）までの大きさの低周波ジッタに耐えられるとすると、光データリンク５１では、ＭＴ０／２−Ｔａまでの大きさの低周波ジッタに耐えられることになる。その結果、現実には、光データリンク５１は、ＦＩＦＯデータバッファ５７を備えない光データリンクに比較して、同じ振幅の１／Ｍ倍以下の周波数の低周波ジッタの影響にも耐えることができる。
【００５１】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、第２のＰＬＬ回路６には第１のＰＬＬ回路４によって生成されたクロック信号ＣＬ１が入力されているが、第２のＰＬＬ回路６に入力するのは、電気信号Ｓｉｎであってもよい。ただし、クロック信号ＣＬ１は、電気信号Ｓｉｎよりも狭帯域であるため、クロック信号ＣＬ１を利用してクロック抽出を行うほうがより効率的である。また、入力信号Ｓｉｎのデータにおいて０又は１が継続するような場合は、クロック信号ＣＬ１を利用してクロック抽出を行うほうが、第２のＰＬＬ回路６が安定して動作できるので有利である。
【００５２】
また、光データリンク１，５１は、アドレス監視回路９，５９から警報信号ＡＬＭが出力された場合に、ＦＩＦＯデータバッファ７，５７からクロック信号ＣＬ１に同期してデータ列を読み出すように動作してもよい。
【００５３】
図９は、警報信号ＡＬＭの出力時に、ＦＩＦＯデータバッファ５７の読み出し動作をクロック信号ＣＬ１に基づいて行うようにした場合の光データリンク８１の構成を示す図である。第２のＰＬＬ回路８６は、第１のＰＬＬ回路４と同様に、位相検出回路、フィルタ回路、及びＶＣＯ回路から構成されている。また、第２のＰＬＬ回路８６から出力されたクロック信号ＣＬ２は、スイッチ部８７を介して、ＦＩＦＯデータバッファ５７のデータ読出回路１７（図３参照）に送出される。スイッチ部８７は、アドレス監視回路５９から警報信号ＡＬＭを受信すると共に、警報信号ＡＬＭの状態に応じて第１のＰＬＬ回路４からのクロック信号ＣＬ１と第２のＰＬＬ回路８６からのクロック信号ＣＬ２とを選択的にデータ読出回路１７に送出する。すなわち、スイッチ部８７は、警報信号ＡＬＭが“オン”状態の場合は、クロック信号ＣＬ１をデータ読出回路１７に送出し、警報信号ＡＬＭが“オフ”状態の場合は、クロック信号ＣＬ２をデータ読出回路１７に送出する。また、ＦＩＦＯデータバッファ５７のアドレス設定部６７は、警報信号ＡＬＭが“オン”状態から“オフ”状態に遷移したときの読み出しアドレスを、直前に警報信号ＡＬＭが“オン”状態に遷移した時の読み出しアドレスからデフォルト位置に近いアドレスに変更するようにすると、データ読み出しが安定に行われるのでより好適である。
【００５４】
これにより、データ読出回路１７は、警報信号ＡＬＭが“オン”状態の場合には、データ保持回路１６からクロック信号ＣＬ１に同期してデータを読み出すように動作する。その結果、データ保持回路１６における書き込み先アドレスと読み出し先アドレスとの位置関係が保持されるので、ＦＩＦＯデータバッファ７におけるデータの喪失を確実に防止することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態である光データリンクの構成を示す図である。
【図２】図１の第１のＰＬＬ回路の構成を示す図である。
【図３】図１のＦＩＦＯデータバッファの構成を示す図である。
【図４】図３のＦＩＦＯデータバッファの構成をさらに詳細に示す図である。
【図５】図４の１ビットバッファ部の構成を示す図である。
【図６】図１の第２のＰＬＬ回路の構成を示す図である。
【図７】本発明の第２実施形態である光データリンクの構成を示す図である。
【図８】図７のＦＩＦＯデータバッファの構成を示す図である。
【図９】本発明の変形例である光データリンクの構成を示す図である。
【符号の説明】
【００５６】
１，５１，８１…光データリンク、２…受光素子、３…同期再生回路、４…第１のＰＬＬ回路、５…第１のデータ識別回路、６，８６…第２のＰＬＬ回路、７，５７…ＦＩＦＯデータバッファ（データ保持部）、８…第２のデータ識別回路、９，５９…アドレス監視回路、１５…データ書込回路、１６…データ保持回路、１７…データ読出回路、１８…入力側スイッチ部（データ書込回路）、１９…１ビットバッファ部、２０…出力側スイッチ部（データ読出回路）、６１…シフトレジスタ、６５…クロックカウンタ（第１のカウンタ），６６…クロックカウンタ（第２のカウンタ）、６７…アドレス設定部、ＡＬＭ…警報信号、ＣＬ１…第１のクロック信号、ＣＬ２…第２のクロック信号、Ｏｉｎ…光信号、Ｓｉｎ…電気信号、Ｓ１…第１の出力信号、Ｓｏｕｔ…第２の出力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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