(57)【要約】【課題】イメージセンサを提供する。【解決手段】イメージセンサは基板上に形成されたゲート絶縁膜を備える。前記ゲート絶縁膜上に転送ゲート電極が提供され、前記転送ゲート電極上にマスクパターンが提供される。前記マスクパターンは前記転送ゲート電極の端を露出させるように前記転送ゲート電極よりも小さい幅を有する。前記基板内に前記マスクパターンと自己整列されたフォトダイオードが提供される。前記フォトダイオードは前記転送ゲート電極の前記端の下部まで水平方向に沿って延長される。また、前記イメージセンサの製造方法も提供される。【選択図】図９
2006024918.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１転送ゲート電極と、
前記第１転送ゲート電極上に提供され、前記第１転送ゲート電極の端を露出させるように前記第１転送ゲート電極よりも小さい幅を有する第１マスクパターンと、
前記第１マスクパターンと自己整列されるように前記基板内に形成されて、前記第１転送ゲート電極の前記端の下部まで水平方向に沿って延長された第１フォトダイオードと
を含むことを特徴とする半導体素子。
【請求項２】
前記第１フォトダイオードは、前記第１転送ゲート電極の側壁に自己整列された第１導電型の不純物領域及び前記第１導電型の不純物領域を包み、前記第１マスクパターンの側壁に自己整列された第２導電型の不純物領域を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記半導体基板内に形成されて、前記第１転送ゲート電極に隣接し、前記第１フォトダイオードの反対側に位置した浮遊拡散領域をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記浮遊拡散領域を共有し、前記半導体基板内に形成されたリセットトランジスタをさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記リセットトランジスタに直列で接続されるように前記半導体基板に形成されたドライバトランジスタをさらに含むことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記ドライバトランジスタに直列で接続されるように前記半導体基板に形成された選択トランジスタをさらに含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記ゲート絶縁膜上に形成された第２転送ゲート電極と、
前記第２転送ゲート電極上に提供され、前記第２転送ゲート電極の端を露出させるように前記第２転送ゲート電極よりも小さい幅を有する第２マスクパターンと、
前記第２マスクパターンと自己整列されるように前記基板内に形成されて、前記第２転送ゲート電極の前記端の下部まで水平方向に沿って延長された第２フォトダイオードと
をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第２フォトダイオードは、前記第２転送ゲート電極の側壁に自己整列されたＰ型不純物領域及び前記Ｐ型不純物領域を包み、前記第２マスクパターンの側壁に自己整列されたＮ型不純物領域を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第１及び第２転送ゲート電極間の前記半導体基板内に形成された浮遊拡散領域をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記浮遊拡散領域を共有し、前記半導体基板内に形成されたリセットトランジスタをさらに含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記リセットトランジスタに直列で接続されるように前記半導体基板に形成されたドライバトランジスタをさらに含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記ドライバトランジスタに直列で接続されるように前記半導体基板に形成された選択トランジスタをさらに含むことを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記第１マスクパターンはシリコン酸窒化膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１５】
前記第１マスクパターンはシリコン窒化膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記第１転送ゲート電極はポリシリコン膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１７】
半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に第１転送ゲート電極を形成する段階と、
前記第１転送ゲート電極上に第１マスクパターンを形成し、前記第１マスクパターンは、前記第１転送ゲート電極の端が露出するように前記第１転送ゲート電極よりも小さい幅を有するように形成する段階と、
前記半導体基板内に前記第１マスクパターンと自己整列された第１フォトダイオードを形成する段階と
を含み、
前記第１フォトダイオードは、前記第１転送ゲート電極の前記端下部まで水平方向に沿って延長されたことを特徴とするイメージセンサの製造方法。
【請求項１８】
前記第１転送ゲート電極は、転送ゲート膜をエッチングして形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項１９】
前記第１転送ゲート電極は、異方性エッチング工程を用いて形成することを特徴とする請求項１８に記載のイメージセンサの製造方法。
【請求項２０】
前記第１マスクパターンは、マスク膜をエッチングして形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２１】
前記第１マスクパターンは、異方性エッチング工程を用いて形成することを特徴とする請求項２０に記載のイメージセンサの製造方法。
【請求項２２】
前記第１マスクパターン及び前記第１転送ゲート電極は、順に積層されたゲート導電膜及びマスク膜を連続的にエッチングして形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２３】
前記第１マスクパターン及び前記第１転送ゲート電極は、異方性エッチング工程を用いて形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２４】
前記第１マスクパターンを形成することは、マスク膜を等方性エッチングすることを含むことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２５】
前記第１マスクパターンは、第１エッチング工程及び第２エッチング工程を用いて形成することを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項２６】
前記第１エッチング工程は、異方性エッチング工程であることを特徴とする請求項２５に記載のイメージセンサの製造方法。
【請求項２７】
前記第２エッチング工程は、等方性エッチング工程であることを特徴とする請求項２５に記載のイメージセンサの製造方法。
【請求項２８】
前記第２エッチング工程は、湿式エッチング工程であることを特徴とする請求項２５に記載のイメージセンサの製造方法。
【請求項２９】
前記第２エッチング工程に使われるエッチング溶液は、水酸化アンモニウムを含むことを特徴とする請求項２８に記載のイメージセンサの製造方法。
【請求項３０】
前記第２エッチング工程に使われるエッチング溶液は、過酸化水素を含むことを特徴とする請求項２８に記載のイメージセンサの製造方法。
【請求項３１】
前記第２エッチング工程に使われるエッチング溶液は、フッ酸を含むことを特徴とする請求項２８に記載のイメージセンサの製造方法。
【請求項３２】
前記第１フォトダイオードを形成することは
前記半導体基板内に前記第１マスクパターンの側壁に自己整列されたＮ型不純物領域を形成することと、
前記半導体基板内に前記第１転送ゲート電極の側壁に自己整列されたＰ型不純物領域を形成することと
を含み、
前記Ｐ型不純物領域は、前記Ｎ型不純物領域によって囲まれるように形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項３３】
前記第１転送ゲート電極に隣接し、前記第１フォトダイオードの反対側に位置した前記半導体基板内に浮遊拡散領域を形成することをさらに含むことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項３４】
前記半導体基板に前記浮遊拡散領域を共有するリセットトランジスタを形成することをさらに含むことを特徴とする請求項３３に記載のイメージセンサの製造方法。
【請求項３５】
前記半導体基板に前記リセットトランジスタに直列で接続されたドライバトランジスタを形成することをさらに含むことを特徴とする請求項３４に記載のイメージセンサの製造方法。
【請求項３６】
前記半導体基板に前記ドライバトランジスタに直列で接続された選択トランジスタを形成することをさらに含むことを特徴とする請求項３５に記載のイメージセンサの製造方法。
【請求項３７】
前記ゲート絶縁膜上に第２転送ゲート電極を形成する段階と、
前記第２転送ゲート電極上に第２マスクパターンを形成し、前記第２マスクパターンは、前記第２転送ゲート電極の端が露出されるように前記第２転送ゲート電極よりも小さい幅を有するように形成する段階と、
前記半導体基板内に前記第２マスクパターンと自己整列された第２フォトダイオードを形成する段階と
をさらに含み、
前記第２フォトダイオードは、前記第２転送ゲート電極の前記端の下部まで水平方向に沿って延長されたことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項３８】
前記第２フォトダイオードを形成することは
前記半導体基板内に前記第２マスクパターンの側壁に自己整列されたＮ型不純物領域を形成することと、
前記半導体基板内に前記第２転送ゲート電極の側壁に自己整列されたＰ型不純物領域を形成することと
を含み、
前記Ｐ型不純物領域は、前記Ｎ型不純物領域によって囲まれるように形成されることを特徴とする請求項３７に記載のイメージセンサの製造方法。
【請求項３９】
前記第１及び第２転送ゲート電極間の前記半導体基板内に浮遊拡散領域を形成することをさらに含むことを特徴とする請求項３７に記載のイメージセンサの製造方法。
【請求項４０】
前記半導体基板に前記浮遊拡散領域を共有するリセットトランジスタを形成することをさらに含むことを特徴とする請求項３９に記載のイメージセンサの製造方法。
【請求項４１】
前記半導体基板に前記リセットトランジスタに直列で接続されたドライバトランジスタを形成することをさらに含むことを特徴とする請求項４０に記載のイメージセンサの製造方法。
【請求項４２】
前記半導体基板に前記ドライバトランジスタに直列で接続された選択トランジスタを形成することをさらに含むことを特徴とする請求項４１に記載のイメージセンサの製造方法。
【請求項４３】
前記第１マスクパターンは、シリコン酸窒化膜を含むことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項４４】
前記第１マスクパターンは、シリコン窒化膜を含むことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項４５】
前記第１転送ゲート電極は、ポリシリコン膜を含むことを特徴とする請求項１７に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、物体から反射される光信号を受けて前記光信号を電気的な信号に変換させる素子である。前記電気的な信号は、追加的な信号処理によってデジタル信号に変換され、このようなデジタル信号は光ディスク、磁気ディスク、またはメモリ素子のような保存媒体内に保存されたり、ディスプレー装置、またはプリンターなどによって肉眼で確認することができるように表示できる。前記イメージセンサは、ファクシミリ、ビデオカメラ及びデジタルカメラなどに広く採択されている。
【０００３】
前記イメージセンサは、電荷結合素子（ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ；ＣＣＤ）センサ及びＣＭＯＳイメージセンサ（ＣＩＳ）で分類される。前記電荷結合素子（ＣＣＤ）センサは、低い雑音動作（ｌｏｗ  ｎｏｉｓｅ  ｏｐｅｒａｔｉｏｎ）及び素子の均一性を含んでいるメリットを有する。前記ＣＭＯＳイメージセンサは、低電力消耗の特徴を有し、高速動作が可能である。
【０００４】
図１は、従来のイメージセンサの断面図である。図１を参照すると、Ｐ型半導体基板１の所定領域に素子分離膜３を形成して活性領域を限定する。前記活性領域の一部分に選択的にＮ型不純物イオンを注入して深いＮウェル領域（ｄｅｅｐ  Ｎ−ｗｅｌｌ  ｒｅｇｉｏｎ）５を形成する。前記Ｎウェル領域５を有する活性領域の全面にゲート絶縁膜７を形成する。前記ゲート絶縁膜７を有する基板上にゲート導電膜を形成し、前記ゲート導電膜をパターニングして前記活性領域の上部を横切る転送ゲート電極（ｔｒａｎｓｆｅｒ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）９を形成する。この場合、前記転送ゲート電極９は、前記Ｎウェル領域５と誤整列されることがある。すなわち、前記転送ゲート電極９は、前記Ｎウェル領域５の端と重畳しないこともある。その結果、前記転送ゲート電極９及び前記Ｎウェル領域５の間にオフセット領域（ｏｆｆｓｅｔ  ｒｅｇｉｏｎ）１９が形成できる。
【０００５】
前記転送ゲート電極９をイオン注入マスクとして用いて前記Ｎウェル領域５の反対側の活性領域内にＮ型不純物イオンを選択的に注入してＮ型フローティング拡散領域１３を形成する。また、前記転送ゲート電極９をイオン注入マスクとして用いて前記Ｎウェル領域５の表面にＰ型不純物イオンを選択的に注入してＰ型不純物領域１５を形成する。その結果、前記Ｎ型フローティング拡散領域１３及び前記Ｐ型不純物領域１５は前記転送ゲート電極９に自己整列され、前記転送ゲート電極９の下部にチャンネル領域１７が限定される。前記Ｎウェル領域５及び前記Ｐ型不純物領域１５は、フォトダイオード１６を構成する。また、前記転送ゲート電極９、前記Ｎウェル領域５、及び前記Ｎ型フローティング拡散領域１３は、転送トランジスタ（ｔｒａｎｓｆｅｒ  ｔｒａｎｓｉｓｔｏｒ）を構成する。
【０００６】
図２は、図１に示した画素の動作を説明するために前記Ｎウェル領域５、オフセット領域１９、チャンネル領域１７、及びフローティング拡散領域１３の伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄｓ；ＥＣ）のポテンシャルレベル（ｐｏｔｅｎｔｉａｌ  ｌｅｖｅｌｓ）を示すエネルギーバンドダイヤグラムである。
【０００７】
図１及び図２を参照すると、前記フォトダイオード１６上に入射光（ｉｎｃｉｄｅｎｔ  ｌｉｇｈｔ）が照射される場合、前記Ｎウェル領域５内に電子（Ｅ１及びＥ２）が生成される。前記Ｎウェル領域５内に生成された前記電子（Ｅ１及びＥ２）の全体量（ｔｏｔａｌ  ａｍｏｕｎｔ）は、前記入射光の強さによって決まる。続いて、前記転送ゲート電極９に前記転送トランジスタのスレッショルド電圧よりも高いゲート電圧を印加して前記転送トランジスタをターンオンさせる。その結果、前記チャンネル領域１７の伝導帯レベル（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ  ｌｅｖｅｌ；ＥＣ）は、第１伝導帯レベル（ａ  ｆｉｒｓｔ  ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ  ｌｅｖｅｌ；ＥＣＨ′）から第２伝導帯レベル（ａ  ｓｅｃｏｎｄ  ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ  ｌｅｖｅｌ；ＥＣＨ″）まで低くなる。ここで、前記第１伝導帯レベル（ＥＣＨ′）は平衡状態（ｅｑｕｉｌｉｂｒｉｕｍ  ｓｔａｔｅ）でのポテンシャルレベルであり、前記第２伝導帯レベル（ＥＣＨ″）は、前記転送ゲート電極９に印加される前記ゲート電圧によって前記Ｎウェル領域５の伝導帯レベルよりも低いこともある。したがって、前記Ｎウェル領域５内の前記電子（Ｅ１、Ｅ２）が前記フローティング拡散領域１３内に移動できる。
【０００８】
しかしながら、上述したように前記Ｎウェル領域５と前記転送ゲート電極９との間に前記オフセット領域１９が存在する場合、前記転送トランジスタをターンオンさせても図２に示されたように前記チャンネル領域１７と前記Ｎウェル領域５との間に障壁高さ（ｂａｒｒｉｅｒ  ｈｅｉｇｈｔ；ＨＢ）を有するポテンシャル障壁（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）が存在することがある。これによって、前記Ｎウェル領域５内のすべての電子のうち、第１電子（Ｅ１）だけが前記フローティング拡散領域１３内に移動し、前記Ｎウェル領域５内の第２電子（Ｅ２）は前記ポテンシャル障壁によって前記Ｎウェル領域５内に相変らず残存する。前記Ｎウェル領域５内に残存する前記第２電子（Ｅ２）は、残像（ｉｍａｇｅ  ｌａｇ）を誘発させることもある。
【０００９】
さらに、複数の画素を備える画素アレイ領域のすべてにおいて前記オフセット領域１９の幅が不均一であると、前記画素に照射される入射光の強さに比例する鮮明なイメージを得にくい。
【００１０】
一方、前記イメージセンサの画素を形成する方法が特許文献１及び特許文献２にそれぞれ「イメージセンサ及びその製造方法（Ｉｍａｇｅ  ｓｅｎｓｏｒ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）」及び「ＣＭＯＳイメージセンサの製造方法（Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ）」という題目で李（Ｌｅｅ）によって開示されている。李（Ｌｅｅ）によれば、活性領域を横切る転送ゲート電極上に膨らむ形象を有するハードマスクを形成し、前記活性領域に隣接した前記ハードマスクの一端部を露出させるフォトレジストパターンを形成する。続いて、前記フォトレジストパターンをイオン注入マスクとして用いて前記転送ゲート電極に隣接した活性領域内に不純物イオンを注入して、前記転送ゲート電極の端と重畳するＮ型不純物領域を形成する。この場合に前記Ｎ型不純物領域と前記転送ゲート電極との間の重畳幅は、前記フォトレジストパターンの位置によって変わることもある。すなわち、前記転送ゲート電極と自己整列されたフォトダイオードを形成することは、難しいことである（特許文献１及び２参照）。
【００１１】
さらに、前記イメージセンサの製造方法が特許文献３に「半導体基板内に不純物濃度分布の不均一性が抑制された固体イメージセンサを有する半導体素子及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ｓｏｌｉｄ−ｓｔａｔｅ  ｉｍａｇｅ  ｓｅｎｓｏｒ  ｗｉｔｈ  ｓｕｐｐｒｅｓｓｅｄ  ｖａｒｉａｔｉｏｎ  ｉｎ  ｉｍｐｕｒｉｔｙ  ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｄｉｓｔｒｉｂｕｔｉｏｎ  ｗｉｔｈｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ、  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｔｈｅ  ｓａｍｅ）」という題目で木村等（Ｋｉｍｕｒａ  ｅｔ  ａｌ．）によって開示されている。木村等によれば、活性領域を横切る転送ゲート電極を形成し、前記転送ゲート電極の一端部及び前記一端部に隣接した前記活性領域を露出させるフォトレジストパターンを形成する。続いて、前記フォトレジストパターンをイオン注入マスクとして用いて前記活性領域内にＮ型不純物イオンを注入してフォトダイオードのＮ型不純物領域を形成する。この場合、前記Ｎ型不純物領域と前記転送ゲート電極との間の重畳幅は、前記フォトレジストパターンの位置によって変わることができる。すなわち、前記転送ゲート電極の端と重畳しながら自己整列されたフォトダイオードを形成することは難しい（特許文献３参照）。
【００１２】
【特許文献１】大韓民国公開特許公報第２００３−５８２９１号明細書
【特許文献２】大韓民国公開特許公報第２００３−３７８７０号明細書
【特許文献３】米国特許出願公開第２００３−０１７３５８５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようする技術的課題は、ゲート電極と自己整列されて、前記ゲート電極の端と均一に重畳する不純物領域を有する半導体素子及びその製造方法を提供することにある。
本発明が解決しようする他の技術的課題は、転送ゲート電極と自己整列されて、前記転送ゲート電極の端と均一に重畳するフォトダイオードを有するイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一様態によれば、ゲート電極に自己整列された不純物領域を有する半導体素子が提供される。前記半導体素子は、半導体基板上に形成されたゲート絶縁膜を備える。前記ゲート絶縁膜上に第１転送ゲート電極が提供されて、前記第１転送ゲート電極上に第１マスクパターンが提供される。前記第１マスクパターンは、前記第１転送ゲート電極の端を露出させるように前記第１転送ゲート電極よりも小さい幅を有する。前記基板内に前記第１マスクパターンと自己整列された第１フォトダイオードが提供される。前記第１フォトダイオードは、前記第１転送ゲート電極の前記端の下部まで水平方向に沿って延長される。
【００１５】
本発明がいくつかの実施形態で、前記第１フォトダイオードは、前記第１転送ゲート電極の側壁に自己整列された第１導電型の不純物領域及び前記第１導電型の不純物領域を包み、前記第１マスクパターンの側壁に自己整列された第２導電型の不純物領域を含むことができる。前記第１及び第２導電型は、それぞれＰ型及びＮ型でもある。
【００１６】
他の実施形態で、前記半導体基板内に浮遊拡散領域が提供できる。前記浮遊拡散領域は、前記第１転送ゲート電極に隣接し、前記第１フォトダイオードの反対側に位置することができる。前記半導体基板内に前記浮遊拡散領域を共有するリセットトランジスタが提供できる。前記リセットトランジスタに直列で接続されたドライバトランジスタが前記半導体基板に提供できる。また、前記ドライバトランジスタに直列で接続された選択トランジスタが前記半導体基板に提供できる。
【００１７】
また他の実施形態で、前記ゲート絶縁膜上に第２転送ゲート電極が提供でき、前記第２転送ゲート電極上に第２マスクパターンが提供できる。前記第２マスクパターンは前記第２転送ゲート電極の端を露出させるように前記第２転送ゲート電極よりも小さい幅を有する。前記基板内に前記第２マスクパターンと自己整列された第２フォトダイオードが提供でき、前記第２フォトダイオードは前記第２転送ゲート電極の前記端の下部まで水平方向に沿って延長できる。前記第２フォトダイオードは、前記第２転送ゲート電極の側壁に自己整列されたＰ型不純物領域及び前記Ｐ型不純物領域を包み、前記第２マスクパターンの側壁に自己整列されたＮ型不純物領域を含むことができる。前記第１と第２転送ゲート電極との間の前記半導体基板内に浮遊拡散領域が提供できる。前記半導体基板に前記浮遊拡散領域を共有するリセットトランジスタが提供できる。これに加えて、前記半導体基板に前記リセットトランジスタに直列で接続されたドライバトランジスタが提供できる。さらに、前記半導体基板に前記ドライバトランジスタに直列で接続された選択トランジスタが提供できる。
【００１８】
また他の実施形態で、前記第１マスクパターンはシリコン酸窒化膜を含むことができる。
また他の実施形態で、前記第１マスクパターンはシリコン窒化膜を含むことができる。
また他の実施形態で、前記第１転送ゲート電極はポリシリコン膜を含むことができる。
【００１９】
本発明の他の様態によれば、イメージセンサの製造方法が提供される。この方法は半導体基板上にゲート絶縁膜を形成することを含む。前記ゲート絶縁膜上に第１転送ゲート電極を形成し、前記第１転送ゲート電極上に第１マスクパターンを形成する。前記第１マスクパターンは前記第１転送ゲート電極の端が露出するように、前記第１転送ゲート電極よりも小さい幅を有するように形成される。前記半導体基板内に前記第１マスクパターンと自己整列された第１フォトダイオードを形成する。前記第１フォトダイオードは前記第１転送ゲート電極の前記端の下部まで水平方向に沿って延長される。
【００２０】
本発明のいくつかの実施形態で、前記第１転送ゲート電極は転送ゲート膜をエッチングして形成することができる。前記第１転送ゲート電極は異方性エッチング工程を用いて形成することができる。
他の実施形態で、前記第１マスクパターンはマスク膜をエッチングして形成することができる。前記第１マスクパターンは異方性エッチング工程を用いて形成することができる。
【００２１】
また他の実施形態で、前記第１マスクパターン及び前記第１転送ゲート電極は順に積層されたゲート導電膜及びマスク膜を連続的にエッチングして形成することができる。
また他の実施形態で、前記第１マスクパターン及び前記第１転送ゲート電極は異方性エッチング工程を用いて形成することができる。
また他の実施形態で、前記第１マスクパターンを形成することはマスク膜を等方性エッチングすることを含むことができる。
【００２２】
また他の実施形態で、前記第１マスクパターンは、第１エッチング工程及び第２エッチング工程を用いて形成することができる。前記第１エッチング工程は異方性エッチング工程でもあり、前記第２エッチング工程は等方性エッチング工程でもある。前記第２エッチング工程は湿式エッチング工程でもある。前記第２エッチング工程に用いられるエッチング溶液は、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）及びフッ酸（ＨＦ）からなる一群のうち少なくともどれか一つを含むことができる。
【００２３】
また他の実施形態で、前記第１フォトダイオードを形成することは、前記半導体基板内に前記第１マスクパターンの側壁に自己整列されたＮ型不純物領域を形成することと、前記半導体基板内に前記第１転送ゲート電極の側壁に自己整列されたＰ型不純物領域を形成することを含むことができる。前記Ｐ型不純物領域は、前記Ｎ型不純物領域によって囲まれるように形成することができる。
【００２４】
また他の実施形態で、前記半導体基板内に浮遊拡散領域を形成することができる。前記浮遊拡散領域は前記第１転送ゲート電極に隣接して前記第１フォトダイオードの反対側に位置するように形成することができる。前記半導体基板に前記浮遊拡散領域を共有するリセットトランジスタを形成することができる。また、前記半導体基板に前記リセットトランジスタに直列で接続されたドライバトランジスタを形成することができる。さらに、前記半導体基板に前記ドライバトランジスタに直列で接続された選択トランジスタを形成することができる。
【００２５】
また他の実施形態で、前記ゲート絶縁膜上に第２転送ゲート電極を形成して、前記第２転送ゲート電極上に第２マスクパターンを形成することができる。前記第２マスクパターンは、前記第２転送ゲート電極の端が露出するように前記第２転送ゲート電極よりも小さな幅を有するように形成することができる。また、前記半導体基板内に前記第２マスクパターンと自己整列された第２フォトダイオードを形成することができる。前記第２フォトダイオードは、前記第２転送ゲート電極の前記端の下部まで水平方向に沿って延長できる。前記第２フォトダイオードを形成することは、前記半導体基板内に前記第２マスクパターンの側壁に自己整列されたＮ型不純物領域を形成することと、前記半導体基板内に前記第２転送ゲート電極の側壁に自己整列されたＰ型不純物領域を形成することを含むことができる。前記Ｐ型不純物領域は、前記Ｎ型不純物領域によって囲まれるように形成することができる。前記第１及び第２転送ゲート電極間の前記半導体基板内に浮遊拡散領域を形成することができる。前記半導体基板に前記浮遊拡散領域を共有するリセットトランジスタを形成することができる。これに加えて、前記半導体基板に前記リセットトランジスタに直列で接続されたドライバトランジスタを形成することができる。さらに前記半導体基板に前記ドライバトランジスタに直列で接続された選択トランジスタを形成することができる。
【００２６】
また他の実施形態で、前記第１マスクパターンはシリコン酸窒化膜を含むことができる。
また他の実施形態で、前記第１マスクパターンはシリコン窒化膜を含むことができる。
また他の実施形態で、前記第１転送ゲート電極はポリシリコン膜を含むことができる。
【発明の効果】
【００２７】
本発明の実施形態によれば、転送ゲート電極の端と十分に重畳する深い不純物領域を有するフォトダイオードを形成することができる。また、前記深い不純物領域は転送ゲート電極と自己整列される。したがって、イメージセンサの残像（ｉｍａｇｅ  ｌａｇ）現象を解決するによって、工程マージンを向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明される実施形態に限定されず他の形態で具体化することもできる。むしろ、ここに紹介される実施形態は、開示された内容が徹底的で完全なものになるように、そして当業者に本発明の思想が十分に伝達するために提供されるものである。図面において、膜及び領域の厚さは明確性のために誇張されたものである。明細書の全般において同一参照番号は同一構成要素を表す。
【００２９】
図３は、本発明に適用されるＣＭＯＳイメージセンサの活性画素を示す等価回路図である。図３を参照すると、前記活性画素（ＰＸ１）は、Ｐ型不純物領域及びＮ型不純物領域を有するフォトダイオード（ＰＤ）を備える。これに加えて、前記活性画素（ＰＸ１）は前記フォトダイオード（ＰＤ）に直列で接続された転送トランジスタ（ＴＸ）、リセットトランジスタ（ＲＸ）、ドライバトランジット（ＤＸ）及び選択トランジスタ（ＳＸ）を含む。前記転送トランジスタ（ＴＸ）と前記リセットトランジスタ（ＲＸ）との間の第１ノード（Ｎ１）は前記ドライバトランジスタ（ＤＸ）のゲート電極に接続される。また、前記リセットトランジスタ（ＲＸ）と前記ドライバトランジスタ（ＤＸ）との間の第２ノード（Ｎ２）は、電源（ｐｏｗｅｒ  ｓｏｕｒｃｅ；ＶＤＤ）に接続される。前記転送トランジスタ（ＴＸ）、リセットトランジスタ（ＲＸ）、ドライバトランジスタ（ＤＸ）及び選択トランジスタ（ＳＸ）は、全てＮＭＯＳトランジスタでもある。この場合に、前記フォトダイオード（ＰＤ）の前記Ｎ型不純物領域は前記転送トランジスタ（ＴＸ）のソース領域にあたる。
前記転送トランジスタ（ＴＸ）のゲート電極は、転送ライン（ｔｒａｎｓｆｅｒ  ｌｉｎｅ；ＴＬ）に電気的に接続されて、前記選択トランジスタ（ＳＸ）のゲート電極はワードライン（ＷＬ）に電気的に接続される。また、前記リセットトランジスタ（ＲＸ）のゲート電極はリセットライン（ＲＬ）に電気的に接続される。
【００３０】
これから、図３に示した活性画素（ＰＸ１）のデータを出力させる方法を説明する。
図３を再び参照すると、前記リセットライン（ＲＬ）に論理「１（ハイレベル）」にあたる電圧を印加して、前記リセットトランジスタ（ＲＸ）をターンオンさせる。その結果、前記第１ノード（Ｎ１）、すなわちフローティング拡散領域（ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ）内に残存する電荷が全て除去される。よって、前記活性画素が初期化される。続いて、前記リセットトランジスタ（ＲＸ）をターンオフさせる。前記初期化された画素の前記フォトダイオード（ＰＤ）上に入射光が照射されると、前記フォトダイオード（ＰＤ）のＮ型不純物領域内に電子が生成される。
【００３１】
前記入射光に対応する出力信号を生成（ｇｅｎｅｒａｔｉｏｎ）させるために、前記転送ライン（ＴＬ）及び前記ワードライン（ＷＬ）に論理「１（ハイレベル）」にあたる電圧を印加する。その結果、前記転送トランジスタ（ＴＸ）及び前記選択トランジスタ（ＳＸ）がターンオンされ、前記フォトダイオード（ＰＤ）のＮ型不純物領域内の電子は前記第１ノード（Ｎ１）内に注入される。前記第１ノード（Ｎ１）内に注入された電子の量によって前記ドライバトランジスタ（ＤＸ）の電流駆動能力（ｃｕｒｒｅｎｔ  ｄｒｉｖａｂｉｌｉｔｙ）が決まって前記選択トランジスタ（ＳＸ）の出力端に出力電圧（Ｖｏｕｔ）が誘導される。結果的に、前記画素（ＰＸ１）の出力電圧（Ｖｏｕｔ）は、前記フォトダイオード（ＰＤ）に照射される入射光の強さによって決まる。
【００３２】
図４は、本発明に適用される他のＣＭＯＳイメージセンサの一対の画素（ＰＸ２）を示す等価回路図である。図４を参照すると、前記一対の画素（ＰＸ２）は第１フォトダイオード（ＰＤ１）及び第２フォトダイオード（ＰＤ２）を備える。前記第１及び第２フォトダイオード（ＰＤ１、ＰＤ２）のそれぞれは、図３に示した前記フォトダイオード（ＰＤ）のようにＰ型不純物領域及びＮ型不純物領域を有する。前記第１及び第２フォトダイオード（ＰＤ１、ＰＤ２）は、それぞれ第１及び第２転送トランジスタ（ＴＸ′、ＴＸ″）に接続され、前記第１及び第２転送トランジスタ（ＴＸ′、ＴＸ″）は第１ノード（Ｎ１）にあたるフローティング拡散領域を共有する。これに加えて、前記一対の画素（ＰＸ２）は図３を参照して説明されたように前記第１ノード（Ｎ１）に直列で接続されたリセットトランジスタ（ＲＸ）、ドライバトランジスタ（ＤＸ）、選択トランジスタ（ＳＸ）を備える。前記第１ノード（Ｎ１）は、前記ドライバトランジスタ（ＤＸ）のゲート電極に接続され、前記リセットトランジスタ（ＲＸ）と前記ドライバトランジスタ（ＤＸ）との間の第２ノード（Ｎ２）は電源（ｐｏｗｅｒ  ｓｏｕｒｃｅ；ＶＤＤ）に接続される。
【００３３】
前記第１転送トランジスタ（ＴＸ′）のゲート電極は、第１転送ライン（ＴＬ１）に電気的に接続され、前記第２転送トランジスタ（ＴＸ″）のゲート電極は第２転送ライン（ＴＬ２）に電気的に接続される。また、前記選択トランジスタ（ＳＸ）のゲート電極は、ワードライン（ＷＬ）に電気的に接続され、前記リセットトランジスタ（ＲＸ）のゲート電極は、リセットライン（ＲＬ）に電気的に接続される。
【００３４】
これから、図４に示した一対の画素（ＰＸ２）のうち、どれか一つのデータを出力させる方法を説明する事にする。
図４を再び参照すると、前記一対の画素（ＰＸ２）は、図３を参照して説明したものと同じ方法を用いて初期化させることができる。すなわち、前記リセットライン（ＲＬ）に論理「１（ハイレベル）」にあたる電圧を印加すれば、前記一対の画素（ＰＸ２）は全て初期化される。続いて、前記リセットトランジスタ（ＲＸ）をターンオフさせる。前記初期化された画素（ＰＸ２）の前記第１及び第２フォトダイオード（ＰＤ１、ＰＤ２）上にそれぞれの第１及び第２入射光が照射されれば、前記第１フォトダイオード（ＰＤ１）のＮ型不純物領域及び前記第２フォトダイオード（ＰＤ２）のＮ型不純物領域内にそれぞれ第１電子及び第２電子が生成される。前記第１電子の量（ａｍｏｕｎｔ）は前記第１入射光の強さ（ｉｎｔｅｎｓｉｔｙ）によって決めることができ、前記第２電子の量は前記第２入射光の強さによって決めることができる。
【００３５】
前記一対の画素（ＰＸ２）のうちにどれか一つ（例えば、前記第１フォトダイオード（ＰＤ１）を備える第１画素）の出力信号を選択的に生成（ｇｅｎｅｒａｔｉｏｎ）させるためには、前記第１転送ライン（ＴＬ１）及び前記ワードライン（ＷＬ）に論理「１（ハイレベル）」にあたる電圧を印加し前記第２転送ライン（ＴＬ２）に論理「０（ローレベル）」にあたる電圧を印加する。その結果、前記第１転送トランジスタ（ＴＸ′）及び前記選択トランジスタ（ＳＸ）がターンオンされ、前記第２転送トランジスタ（ＴＸ″）はターンオフされる。これによって、前記第１フォトダイオード（ＰＤ１）内の前記第１電子が選択的に前記第１ノード（Ｎ１）内に注入され、前記第１入射光の強さに相応する出力電圧（Ｖｏｕｔ）が生成される。
【００３６】
図５は、図４に示した一対の画素（ＰＸ２）を示す平面図であり、図６ないし図１１は、本発明の実施形態による画素の製造方法を説明するために図５の切断線Ｉ−Ｉ′に沿った断面図である。
【００３７】
図５及び図６を参照すると、第１導電型の半導体基板５１、例えばＰ型半導体基板（Ｐ−ｔｙｐｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）の所定領域に素子分離膜５３を形成して互いに離隔された第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″と共に前記フォトダイオード活性領域５３ａ′、５３ａ″から延長されたトランジスタ活性領域５３ｂを限定する。前記素子分離膜５３は、トレンチ素子分離技術、またはロコス（ＬＯＣＯＳ；ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）素子分離技術のような通常の素子分離工程を用いてシリコン酸化膜として形成することができる。前記活性領域５３ａ′、５３ａ″、５３ｂ上にゲート絶縁膜５７を形成する。前記ゲート絶縁膜５７を有する基板上にゲート導電膜及びマスク膜を順に形成する。前記ゲート導電膜はドープドポリシリコン膜またはタングステンシリサイド膜のような導電膜で形成することができ、前記マスク膜は、前記ゲート導電膜に対してエッチング選択比を有する物質膜で形成することができる。さらに、前記マスク膜は、前記ゲート導電膜はもちろん前記素子分離膜に対してもエッチング選択比を有する物質膜であることが好ましい。例えば、前記マスク膜は、シリコン酸窒化膜（ＳｉＯＮ）またはシリコン窒化膜（ＳｉＮ）で形成することができる。前記シリコン酸窒化膜またはシリコン窒化膜は後続の写真工程を実施する間に反射防止膜（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｌａｙｅｒ）の役目をすることができる。
【００３８】
前記マスク膜及び前記ゲート導電膜を連続的に異方性エッチングして、前記トランジスタ活性領域５３ｂの上部を横切る第１及び第２転送ゲートパターン６２ａ、６２ｂを形成する。前記第１及び第２転送ゲートパターン６２ａ、６２ｂはそれぞれ前記第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″に隣接するように形成される。前記転送ゲートパターン６２ａ、６２ｂを形成する間に前記トランジスタ活性領域５３ｂの上部を横切るリセットゲートパターン、ドライバゲートパターン、及び選択ゲートパターンも形成することができる。前記ゲートパターンのそれぞれは、順に積層されたゲート電極及び初期マスクパターンを有するように形成される。具体的に、前記第１転送ゲートパターン６２ａは図６に示されたように順に積層された第１転送ゲート電極５９ａ（ＴＧ１）及び第１初期転送マスクパターン６１ａを有するように形成することができ、前記第２転送ゲートパターン６２ｂも、図６に示されたような順に積層された第２転送ゲート電極５９（ＴＧ２）及び第２初期転送マスクパターン６１ｂを有するように形成することができる。これと同じく、前記リセットゲートパターンは、順に積層されたリセットゲート電極（図５のＲＧ）及び初期リセットマスクパターン（図示せず）を有するように形成することができ、前記ドライバゲートパターンは、順に積層されたドライバゲート電極（図５のＤＧ）及び初期ドライバマスクパターン（図示せず）を有するように形成できる。また、前記選択ゲートパターンは、順に積層された選択ゲート電極（図５のＳＧ）及び初期選択マスクパターン（図示せず）を有するように形成できる。
【００３９】
図５及び図７を参照すると、前記第１及び第２初期転送マスクパターン６１ａ、６１ｂを等方性エッチングして、第１及び第２最終転送マスクパターン６１ａ′、６１ｂ′を形成する。その結果、前記第１及び第２最終転送マスクパターン６１ａ′、６１ｂ′は、それぞれの前記第１及び第２転送ゲート電極５９ａ、５９ｂよりも小さな幅を有するように形成され、前記第１及び第２転送ゲート電極５９ａ、５９ｂの端が露出される。前記転送ゲート電極５９ａ、５９ｂの前記露出された端は、図７に示されたように前記フォトダイオード活性領域５３ａ′、５３ａ″に隣接した第１端５９ｅ′及び前記第１端５９ｅ′に対向する第２端５９ｅ″を含む。
【００４０】
前記第１及び第２初期転送マスクパターン６１ａ、６１ｂの等方性エッチングは、水酸化アンモニウム（ＮＨ４ＯＨ）、フッ酸（ＨＦ）及び過酸化水素（Ｈ２Ｏ２）からなる一群のうち少なくともどれか一つを含むエッチング溶液を用いて実施することができる。前記転送ゲート電極５９ａ、５９ｂの前記露出された端の幅は、前記等方性エッチング工程の時間によって適切に調節することができる。
【００４１】
前記最終転送マスクパターン６１ａ′、６１ｂ′を形成するための前記等方性エッチング工程間、前記初期リセットマスクパターン、前記初期ドライバマスクパターン、及び前記初期選択マスクパターンも等方性エッチングされて、最終リセットマスクパターン（図示せず）、最終ドライバマスクパターン（図示せず）、及び最終選択マスクパターン（図示せず）を形成する。
【００４２】
図５及び図８を参照すると、前記最終転送マスクパターン６１ａ′、６１ｂ′を有する基板上に、前記第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″を露出させたまま前記トランジスタ活性領域５３ｂを覆う第１フォトレジストパターン６３を形成する。この場合に、前記第１フォトレジストパターン６３は、前記第１端５９ｅ′を露出させたまま前記第２端５９ｅ″を覆うように形成されることが好ましい。
【００４３】
図５及び図９を参照すると、前記第１フォトレジストパターン６３及び前記最終転送マスクパターン６１ａ′、６１ｂ′をイオン注入マスクとして用いて前記第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″内に第２導電型の不純物イオン（ｉｍｐｕｒｉｔｙ  ｉｏｎｓ  ｏｆ  ａ  ｓｅｃｏｎｄ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｔｙｐｅ）を注入する。その結果、前記第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″内にそれぞれの第２導電型の第１及び第２深い不純物領域（ｆｉｒｓｔ  ａｎｄ  ｓｅｃｏｎｄ  ｄｅｅｐ  ｉｍｐｕｒｉｔｙ  ｒｅｇｉｏｎｓ  ｏｆ  ａ  ｓｅｃｏｎｄ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｔｙｐｅ）６５ａ、６５ｂが形成される。前記第２導電型の不純物イオンは、前記基板５１の表面から垂直な法線に平行な方向に向けて注入することができる。また、前記第２導電型の不純物イオンは、前記転送ゲート電極５９ａ、５９ｂを貫くように高いエネルギーで注入される。その結果、前記第１深い不純物領域６５ｂは、前記第１転送ゲート電極５９ｂの前記第１端５９ｅ′と完全に（ｆｕｌｌｙ）重畳するように形成され、前記第２深い不純物領域６５ｂは、前記第２転送ゲート電極５９ｂの前記第１端５９ｅ′と完全に（ｆｕｌｌｙ）重畳するように形成される。前記第１導電型がＰ型であれば、前記第２導電型はＮ型でもある。この場合に、前記深い不純物領域６５ａ、６５ｂは、Ｎ型不純物領域である。
【００４４】
本発明の実施形態で、前記第１フォトレジストパターン６３、前記最終転送マスクパターン６１ａ′、６１ｂ′及び前記転送ゲート電極５９ａ、５９ｂをイオン注入マスクとして用いて、前記第１及び第２フォトダイオード活性領域５３ａ′、５３ａ″内に第１導電型の不純物イオン（ｉｍｐｕｒｉｔｙ  ｉｏｎｓ  ｏｆ  ａ  ｓｅｃｏｎｄ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｔｙｐｅ）、すなわち、Ｐ型不純物イオンを注入することができる。その結果、前記第１深い不純物領域６５ｂによって囲まれた第１のＰ型の浅い不純物領域（ａ  ｆｉｒｓｔ  Ｐ−ｔｙｐｅ  ｓｈａｌｌｏｗ  ｉｍｐｕｒｉｔｙ  ｒｅｇｉｏｎ；６７ａ）及び前記第２の深い不純物領域６５ｂによって囲まれた第２のＰ型の浅い不純物領域６７ｂが形成できる。前記第１の深い不純物領域６５ｂ及び前記第１の浅い不純物領域６７ａは、第１フォトダイオード６８ａ（図４のＰＤ１）を構成し、前記第２の深い不純物領域６５ｂ及び前記第２の浅い不純物領域６７ｂは、第２フォトダイオード６８ｂ（図４のＰＤ２）を構成する。
【００４５】
図５及び図１０を参照すると、前記第１フォトレジストパターン６３及び前記最終転送マスクパターン６１ａ′、６１ｂ′をとり除く。続いて、前記転送ゲート電極５９ａ、５９ｂをイオン注入マスクとして用いて前記活性領域５３ａ′、５３ａ″、５３ｂ内に第２導電型の不純物イオン、すなわち、Ｎ型不純物イオンを注入することができる。この場合に、前記第２導電型の不純物イオンは前記浅い不純物領域６７ａ、６７ｂを形成するための第１導電型の不純物イオンよりも低いドーズで注入される。その結果、前記転送ゲート電極５９ａ、５９ｂ、前記リセットゲート電極（ＲＧ）、前記ドライバゲート電極（ＤＧ）及び前記選択ゲート電極（ＳＧ）間の前記トランジスタ活性領域５３ｂの表面に第２導電型の低濃度不純物領域６９、すなわち、第２導電型のＬＤＤ領域（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ  ｄｒａｉｎ）が形成される。
【００４６】
前記低濃度不純物領域６９を有する基板上にスペーサ膜を形成し、前記スペーサ膜を異方性エッチングして、前記ゲート電極（ＴＧ１、ＴＧ２、ＲＧ、ＤＧ、ＳＧ）の側壁上にゲートスペーサ７１を形成する。続いて、前記ゲートスペーサ７１を有する基板上に前記トランジスタ活性領域５３ｂを露出させる第２フォトレジストパターン７３を形成する。前記第２フォトレジストパターン７３、前記ゲート電極（ＴＧ１、ＴＧ２、ＲＧ、ＤＧ、ＳＧ）及び前記ゲートスペーサ７１をイオン注入マスクとして用いて、前記トランジスタ活性領域５３ｂ内に第２導電型の不純物イオンを注入して、前記ゲート電極（ＴＧ１、ＴＧ２、ＲＧ、ＤＧ、ＳＧ）間の前記トランジスタ活性領域５３ｂ内に前記低濃度不純物領域６９よりも高い濃度を有する第２導電型の高濃度不純物領域７５、すなわち、Ｎ型高濃度不純物領域を形成する。前記第１及び第２転送ゲート電極（５９ａ、５９ｂ）間の前記高濃度不純物領域７５は図４の第１ノード（Ｎ１）にあたるフローティング拡散領域（ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ；ＦＤ）の役目をし、前記リセットゲート電極（ＲＧ）と前記ドライバゲート電極（ＤＧ）との間の前記トランジスタ活性領域５３ｂ内に形成された前記高濃度不純物領域７５は図４の第２ノード（Ｎ２）にあたるリセット拡散領域（ＲＤ）の役目をする。
【００４７】
上述した実施形態で、前記低濃度不純物領域６９及び前記ゲートスペーサ７１を形成する工程は、省略することもできる。
本発明の他の実施形態で、図８を参照して説明した前記浅い不純物領域６７ｂを形成する前に、前記低濃度不純物領域６９、前記ゲートスペーサ７１及び前記高濃度不純物領域７５を順次に形成することもできる。
【００４８】
図５及び図１１を参照すると、前記第２フォトレジストパターン７３をとり除く。前記第２フォトレジストパターン７３が除去された基板上に層間絶縁膜７７を形成する。前記層間絶縁膜７７をパターニングして、前記フローティング拡散領域（ＦＤ）及び前記ドライバゲート電極（ＤＧ）を露出させるコンタクトホール７７ｈを形成する。前記コンタクトホール７７ｈを有する基板上に導電膜を形成し、前記導電膜をパターニングして、前記コンタクトホール７７ｈによって、前記ドライバゲート電極（ＤＧ）を前記フローティング拡散領域（ＦＤ）に電気的に接続させる配線７９を形成する。
【００４９】
本発明は上述した実施形態に限定されず、さまざまの他の構造を有する画素の製造方法に適用されることもできる。例えば、本発明が図３に示した単位画素の製造にも適用し得ることは当業者には自明であろう。
【図面の簡単な説明】
【００５０】
【図１】従来のイメージセンサの概略的な断面図である。
【図２】図１のイメージセンサに対応するエネルギーバンドダイヤグラム（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）である。
【図３】本発明の一実施形態に適用されるＣＭＯＳイメージセンサの単位画素を示す等価回路図である。
【図４】本発明の他の実施形態に適用されるＣＭＯＳイメージセンサの一対の画素を示す等価回路図である。
【図５】図４に示された一対の画素を示す平面図である。
【図６】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【図７】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【図８】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【図９】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【図１０】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【図１１】本発明の実施形態によるＣＭＯＳイメージセンサの製造方法を説明するために図５のＩ−Ｉ′に沿った断面図である。
【符号の説明】
【００５１】
１、５１：半導体基板
３、５３：素子分離膜
５：Nウェル領域
７、５７：ゲート絶縁膜
９：転送ゲート電極
１３：N型フローティング拡散領域
１５：P型不純物領域
１６：フォトダイオード
１７：チャンネル領域
１９：オフセット領域
５３ａ′、５３ａ″：第１及び第２フォトダイオード活性領域
５３ｂ：トランジスタ活性領域
５９ａ、５９ｂ：第１及び第２転送ゲート電極
５９ｅ′、５９ｅ″：第１及び第２端
６１ａ、６１ｂ：第１及び第２初期転送マスクパターン
６１ａ′、６１ｂ′：第１及び第２最終転送マスクパターン
６２ａ、６２ｂ：第１及び第２転送ゲートパターン
６３：第１フォトレジスタパターン
６５ａ、６５ｂ：第１及び第２深い不純物領域
６７ａ、６７ｂ：第１及び第２P型浅い不純物領域
６８ａ、６８ｂ：第１及び第２フォトダイオード
６９：低濃度不純物領域
７１：ゲートスペーサ
７３：第２フォトレジスタパターン
７５：高濃度不純物領域
７７：層間絶縁膜
７７ｈ：コンタクトホール
７９：配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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