(57)【要約】【課題】  深いトレンチに埋込み形成された導電膜について抵抗値の低減を図る。【解決手段】  深いトレンチ４が、シリコン半導体基板１に対して中間部４ｂを有するようにボトル形状に形成されている。中間部４ｂより下方に埋め込まれた第１の導電膜７の上部には大きな陥没部７ｂが形成され、この陥没部７ｂに第２の導電膜８が埋め込まれる。この第２の導電膜８は、その上面部８ａが平坦に形成されている。側壁絶縁膜９が、第２の導電膜８の上で且つトレンチ４の側壁面に対して中間部４ｂを跨ぐように形成されている。【選択図】  図１
2006319232.tif 000002
【特許請求の範囲】
【請求項１】
括れ部を有するトレンチが形成された半導体基板と、
前記トレンチの内側で且つ前記括れ部よりも下側に位置して上面部が平坦に形成された導電膜と、
前記導電膜上で且つ前記トレンチの側壁に対して前記括れ部を跨ぐように形成されたカラー絶縁膜とを備えたことを特徴とする半導体装置。
【請求項２】
前記トレンチは、前記括れ部の直下が逆テーパ穴状に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板をエッチングすることにより括れ部を有するボトル形状にトレンチを形成する工程と、
前記トレンチ内部に対して前記トレンチの括れ部の下方に窪部を備えるように第１の導電膜を埋込み形成する工程と、
前記第１の導電膜の窪部の上に第２の導電膜を形成する工程と、
前記括れ部より下方までトレンチ内に形成された第２の導電膜をエッチングして第２の導電膜の上面部を平坦化する工程と、
前記第２の導電膜の上に対して前記トレンチ内に絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記括れ部を有するトレンチを形成する工程では、ハロゲン系ガスおよびフルオロカーボン系ガスを使用してエッチングすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜の上に第２の導電膜を積層形成する工程では、多結晶シリコン膜を形成することを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタを有するＤＲＡＭセル（Dynamic Random Access Memory Cell）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むに連れて高アスペクト比加工技術が要求されるようになってきている。特にトレンチ型キャパシタ構造のＤＲＡＭセルの深いトレンチを加工するときには高アスペクト比加工技術が必要とされる。この深いトレンチを形成するときに、ボトル状に形成する技術が開示されている（例えば、特許文献１，特許文献２および特許文献３参照）。このようにトレンチをボトル状に形成することにより、半導体基板およびトレンチの界面面積を増大させることができる。そして、ボトル状に形成されたトレンチ内にキャパシタを形成することにより、トレンチキャパシタの容量の値を増すことができる。
【０００３】
このようにトレンチをボトル状に形成するため、トレンチの上部断面を順テーパ形状にしている。しかし、設計ルールの縮小化、素子の微細化に伴い、トレンチのアスペクト比が高くなりトレンチの上部断面のテーパ角を制御することが困難となってきている。このため、トレンチの上部断面のテーパ角が垂直に近くなり、例えば８９度を超える順テーパ形状になったり、例えば９０度を超える逆テーパ形状になったり、あるいはオーバーハング形状になることがある。このように、トレンチの上部断面のテーパ角が垂直に近くなると、トレンチの深部側に埋め込まれる導電膜中に中空部が生じたり、導電膜の上部にシームが生じる。
【０００４】
この工程後、導電膜の上で且つトレンチの側壁にカラー絶縁膜を形成する必要がある。このカラー絶縁膜は、導電膜に蓄積された蓄積電荷が放電されないようにトレンチの側壁に厚く形成される膜である。このカラー絶縁膜は、一般に次のように形成される。すなわち、導電膜をトレンチの深部側に形成した後、トレンチ内面に対して等方的にカラー絶縁膜を形成し、導電膜上に形成されたカラー絶縁膜を異方性エッチングにより除去しトレンチ側壁にカラー絶縁膜を残存させる。これによりカラー絶縁膜をトレンチの側壁に形成できる。
【特許文献１】特開２００１−１４４２６５
【特許文献２】特開２００１−２１７４０４
【特許文献３】特開２００２−２２２８７０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
トレンチの上部断面のテーパ角が垂直に近くなるに伴い、導電膜に中空部が生じたり導電膜の上部にシームが生じると、導電膜の上にカラー絶縁膜をトレンチ内に等方的に形成しこの後異方性エッチングにより導電膜上のカラー絶縁膜を除去したとしても、カラー絶縁膜が導電膜上に残存してしまう。
【０００６】
この工程後、トレンチ内の導電膜上にさらに導電膜を積層しトレンチの上部周辺のトランジスタとの間で電気的導通接続するように形成する必要があるが、例えば、カラー絶縁膜がトレンチ深部側の導電膜上に残存すると、導電膜を積層したとしても接触状態が不十分となり、蓄積電極の抵抗値の増加を招いたり電気的絶縁状態を招き不具合が生じやすくなるため好ましくない。
【０００７】
本発明は、上記事情に鑑みてなされたもので、その目的は、深いトレンチに埋込み形成された導電膜の抵抗値の低減を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、括れ部を有するトレンチが形成された半導体基板と、トレンチの内側で且つ括れ部よりも下側に位置して上面部が平坦に形成された導電膜と、導電膜上で且つトレンチの側壁に対して括れ部を跨ぐように形成されたカラー絶縁膜とを備えたことを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、半導体基板をエッチングすることにより括れ部を有するトレンチを形成する工程と、トレンチに導電膜を埋込み形成する工程と、導電膜の上に導電膜を積層形成する工程と、括れ部より下方までトレンチ内に形成された導電膜をエッチングする工程と、トレンチ内で且つ導電膜の上に絶縁膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、深いトレンチに埋込み形成された導電膜の抵抗値の低減を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態について、図１ないし図１９を参照しながら説明する。図１および図２は、半導体装置としてのトレンチキャパシタ型のＤＲＡＭセルを備えたＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。
【００１２】
＜構造について＞
図２は、ＤＲＡＭ半導体記憶装置を構成するメモリセルの配設状態を概略的に示している。この図２に示すように、トレンチキャパシタ型のＤＲＡＭセルを備えた半導体装置としてのＤＲＡＭ半導体記憶装置２は、ｐ型のシリコン基板１に、メモリセル３が複数（多数）配列されたメモリセル領域を備えている。尚、符号ＡＡはメモリセル３のアクティブエリア（活性領域）、ＷＬはワード線を示している。このアクティブエリアＡＡは、後述するセルトランジスタＴｒのソース／ドレイン領域１８および１９並びにチャネル領域を含む領域を示している。
【００１３】
図１は、図２のＸ−Ｘ線に沿う縦断側面図を模式的に示している。図２に示すように、シリコン基板１には、その表層部にＳＴＩ構造の素子分離領域Ｓが形成されており、この素子分離領域Ｓは、シリコン基板１の表層部に形成されるアクティブエリアＡＡを区画したり、後述するようにトレンチキャパシタＣおよびワード線ＷＬ間の高抵抗化を図っている。
【００１４】
図１に示すように、メモリセル３は、１個のトレンチキャパシタＣおよび１個のセルトランジスタＴｒにより構成されている。以下、メモリセル３の構成を説明する。シリコン基板１には深いトレンチ４が形成されており、このトレンチ４の底部４ａ側にトレンチキャパシタＣが形成されている。トレンチ４は、図２に示すように平面的には楕円形状をなしている。立体的には、トレンチ４はボトル形状をなしている。このトレンチ４の形状を具体的に説明する。
【００１５】
トレンチ４は、シリコン基板１の表面部１ａから底部４ａ側のある所定の深さ位置の中間部４ｂまでは、深くなるほど径が短くなる順テーパ穴形状に形成されている。この中間部４ｂにおいては、トレンチ４の形成面が屈曲している。トレンチ４は、中間部４ｂから底部４ａ側に向けて径が長くなるように逆テーパ穴形状に形成されている。
【００１６】
中間部４ｂは括れ部として形成されている。トレンチ４は、中間部４ａより下が膨張した形状をなしている。言い換えると、トレンチ４は、その中間部４ｂの直下に上に凸となるように湾曲して形成されている。尚、図示しないが、前述したようにトレンチ４はその中間部４ｂより底部４ａ側に向けてトレンチ４の外径が一端長くなるが、またさらに底部４ａ側においてはトレンチ４の外径は短くなる。したがって、トレンチ４は、底部４ａ側に向けて先細り形状に形成されている。
【００１７】
このような構造をなしたトレンチ４の外周には当該トレンチ４の底部４ａ側からある所定の高さ（具体的には中間部４ｂの下方）までプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ４の底部４ａ側の内側壁で且つプレート拡散層５との接触面上には、キャパシタ絶縁膜６が形成されている。
【００１８】
キャパシタ絶縁膜６は、例えばＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2膜またはＨｆＯ2−ＳｉＯ2膜等によりトレンチ４の底部４ａ側の内面に対して等方的に形成されている。キャパシタ絶縁膜６は、トレンチキャパシタＣの両プレート電極分離用の膜として機能する。
【００１９】
また、トレンチ４の内側で且つキャパシタ絶縁膜６の内側には、第１の導電膜７が形成されている。この第１の導電膜７は、トレンチキャパシタＣのプレート電極として、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド（金属シリサイド）により形成されている。この第１の導電膜７の断面中央部には中空部（シーム）７ａが形成されている。また、第１の導電膜７の上部には陥没部７ｂが形成されている。この陥没部（凹部）７ｂは、第１の導電膜７の上面の縦断面中央部にＹ字状に陥没するように形成されており、その上部は中間部４ｂよりも下方に位置するように形成され窪部として作用する部分である。
トレンチ４内に形成された第１の導電膜７の上やキャパシタ絶縁膜６の上には、トレンチ４の中間部４ｂを跨ぐように当該トレンチ４の側壁内周面に対して側壁絶縁膜９が形成されている。この側壁絶縁膜９は、キャパシタ絶縁膜６よりも全体的に厚く形成されておりカラー絶縁膜として機能する。
【００２０】
側壁絶縁膜９がキャパシタ絶縁膜６よりも厚く形成されている理由は、縦型寄生トランジスタの発生に伴うリーク電流を抑制するためである。
第１の導電膜７の上部に形成された陥没部７ｂには第２の導電膜８が埋込まれるように形成されている。この第２の導電膜８も第１の導電膜７と同様にトレンチキャパシタＣのプレート電極として機能し、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド（金属シリサイド）により形成されている。この第２の導電膜８は、トレンチ４の中間部４ｂよりも下側に上面部８ａが形成されており、その上面部８ａはほぼ平坦に形成されている。
【００２１】
側壁絶縁膜９の内側で且つ第２の導電膜８の上には、第３の導電膜１０が形成されている。この第３の導電膜１０は、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により形成されている。この第３の導電膜１０は、第２の導電膜８よりも厚く形成されている。第２の導電膜８は、第１の導電膜７の陥没部７ｂに対して埋込むための膜であり、第１および第３の導電膜７および１０との構造的な接続性を良化するための膜である。
【００２２】
また、第３の導電膜１０上の一部で且つ素子分離絶縁膜１１の側部には第４の導電膜１２が形成されている。この第４の導電膜１２は、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド（金属シリサイド）により形成されており、埋込みストラップとして機能する。第３の導電膜１０上の一部には、素子分離絶縁膜１１が例えばシリコン酸化膜により形成されている。この素子分離絶縁膜１１は、トレンチ４内に埋込み形成される第１ないし第４の導電膜７、８、１０、１２と、他のメモリセル（図示せず）やワード線ＷＬとを電気的に高抵抗に保つように機能する。
【００２３】
セルトランジスタＴｒは、トレンチキャパシタＣに隣接するようにトレンチ４の水平面所定方向側に形成されている。図１に示すように、トレンチ４に埋込み形成された第４の導電膜１２とセルトランジスタＴｒとの間の界面のトレンチ４の一部外周にはストラップ部１３が形成されている。このストラップ部１３は、ドナー型の不純物が界面部１４を介して第４の導電膜１２から外方拡散されることによりトレンチ４の上部外周の一部に形成されている。
【００２４】
セルトランジスタＴｒは、ワード線ＷＬとしても機能するゲート電極１６、ゲート絶縁膜１７、ｎ型の拡散層としてのソース／ドレイン領域１８および１９を備えている。ソース／ドレイン領域１８および１９のうちの領域１８（本実施形態ではソース領域とする）は、第４の導電膜１２と電気的に接続するように形成されている。またソース／ドレイン領域１８および１９のうちの領域１９（本実施形態ではドレイン領域とする）には、コンタクトプラグ２０を介してビット線２１が電気的に導通するように接続されている。ゲート電極１６を覆うようにゲート側壁絶縁膜２３が形成されている。ビット線２１とトランジスタＴｒおよびトレンチキャパシタＣとを電気的に高抵抗に保つように層間絶縁膜２２が構成されている。
このようにしてトレンチキャパシタＣは、トレンチ４内に埋込まれた第１ないし第４の導電膜７、８、１０および１２と、プレート拡散層５と、キャパシタ絶縁膜６とを備えて構成されている。
【００２５】
本実施形態に係る構成によれば、トレンチ４が、中間部４ｂに括れを有するようにボトル形状に形成され、第１の導電膜７が中間部４ｂより下方に埋め込まれる。第１の導電膜７が中間部４ｂより下方に埋め込まれることにより上部に大きな陥没部（凹部）７ｂが形成され、この陥没部７ｂに第２の導電膜８が埋め込まれる。大きな陥没部７ｂに第２の導電膜８が埋め込まれることにより、この第２の導電膜８の上面部８ａが確実に平坦化され、その上に第３の導電膜９が埋め込まれる。この構成により、第１、第２、第３の導電膜７、８、９の導電性が向上し、界面抵抗の抵抗値を抑制することができ、構造的および電気的な接続を十分に確保できるようになる。
【００２６】
＜製造方法について＞
以下、このように構成されるトレンチキャパシタ型のＤＲＡＭセルを備えた半導体記憶装置の製造方法について図３ないし図１８をも参照しながら説明する。尚、本実施形態においては特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし一般的な工程であれば付加しても良い。
【００２７】
図３ないし図１７は、製造方法の一連の流れを模式的な縦断側面図により示している。図３に示すように、シリコン基板１上にシリコン酸化膜２４を堆積し、この上にシリコン窒化膜２５を堆積し、このシリコン窒化膜２５の上にＢＳＧ（Boron Silicate Glass)膜２６を堆積し、この上にＴＥＯＳ膜２７を堆積する。
【００２８】
次に、図４に示すように、ＴＥＯＳ膜２７上にレジスト（図示せず）を塗布し、当該レジストをパターン形成し、異方性エッチングによりＴＥＯＳ膜２７、ＢＳＧ膜２６、シリコン窒化膜２５およびシリコン酸化膜２４をエッチングしトレンチ４を形成した後、レジストパターンを除去する。
【００２９】
次に、図５に示すように、ＢＳＧ膜２６およびＴＥＯＳ膜２７をマスクとして異方性エッチングによりシリコン基板１を所定の深さまでエッチングすることにより深いトレンチ４を形成する。このとき、所定の深さに括れ部としての中間部４ｂを形成するようにトレンチ４を形成する。中間部４ｂを有するトレンチ４を形成する工程では、ハロゲン系ガスおよびフルオロカーボン系ガスを使用してエッチングする。これにより括れを形成しやすくなる。
【００３０】
次に、ＴＥＯＳ膜２７およびＢＳＧ膜２６を除去する。次に、図６に示すように、トレンチ４の底部４ａから所定の深さまでトレンチ４の内面に不純物がドープされたシリカガラス２８を堆積し、このシリカガラス２８をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することによりトレンチ４の外側にトレンチキャパシタＣのプレート拡散層５を形成する。次に、トレンチ４内のＴＥＯＳ膜およびシリカガラス２８を除去し洗浄する。
【００３１】
次に、図７に示すように、トレンチ４の内面（内側壁面）に当該トレンチ４の中間部４ｂを跨ぐようにキャパシタ絶縁膜６を形成する。このキャパシタ絶縁膜６は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨＦＯ2−ＳｉＯ2膜等により形成される。
次に、キャパシタ絶縁膜６の内側にリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくは金属シリサイド、金属層等による導電膜を形成し、この上部をエッチングすることでトレンチ４の底部４ａ側に第１の導電膜７を形成する。このとき、第１の導電膜７の略中央部分にシーム７ａが形成されると共に、その上部に陥没した陥没部７ｂが形成される。このとき、特に、中間部４ｂの下方までエッチバックするため陥没部７ｂが大きく生じやすい。
【００３２】
次に、図８に示すように、トレンチ４内に等方的に第２の導電膜８を形成する。この第２の導電膜８は、不純物がドープされた多結晶シリコン、アモルファスシリコン、金属シリサイドにより形成されており、陥没部７ｂ内に埋込み形成される。この場合、特にアモルファスシリコンを適用したときには、カバレッジ特性を良化させるように低温条件下で第２の導電膜８を形成すると良い。
次に、図９に示すように、ＣＤＥ（Chemical Dry Etching)法などのドライエッチング処理、もしくは、ＫＯＨ法などを使用したウェットエッチング等の等方性エッチング処理により第２の導電膜８をエッチバックし、第２の導電膜８の上面部８ａを平坦化する。
【００３３】
尚、第２の導電膜８をエッチバック処理するときに、この第２の導電膜８のエッチング量がキャパシタ絶縁膜６の直内側に堆積した第２の導電膜８の量と等しい量から５０％程度、もしくは好ましくは２０％程度オーバーエッチングするような範囲内にエッチング時間を調整することにより、第１の導電膜７および第２の導電膜８の上面部８ａの平坦性を所望通りに確保することができる。次に、トレンチ４の内面に露出したキャパシタ絶縁膜６をウェットエッチング処理により除去する。
次に、図１０に示すように、トレンチ４の内面や、第２の導電膜８の上面部８ａの上に対して等方的に絶縁膜２９を形成する。この絶縁膜２９は、酸化膜あるいは酸窒化膜により形成される。
【００３４】
次に、図１１に示すように、第１の導電膜７、第２の導電膜８の上面部８ａの上に形成された絶縁膜２９を除去することによりトレンチ４の側壁内周面に絶縁膜２９が残留する。このようにして、第２の導電膜８の上面部８ａの上に形成された絶縁膜２９を除去することにより第２の導電膜８の上面部８ａが露出されるようになる。尚、第２の導電膜８の上面部８ａが略平坦に形成されているため、上面部８ａの上に形成された絶縁膜２９を確実に除去できる。
【００３５】
次に、図１２に示すように、トレンチ４の内部に対して第２の導電膜１０の上に第３の導電膜１０を形成すると共に、シリコン基板１の表面部１ａから所定の深さまでエッチバックする。このとき、前述したように第２の導電膜８の上面部８ａは平坦化されているため、第１および第２の導電膜７および８と第３の導電膜１０との間の構造的および電気的な接続を十分に確保することができる。第１および第２の導電膜７および８間、並びに、第２および第３の導電膜８および１０間の界面抵抗の値は低くなると共に界面抵抗値のバラツキを抑制することができる。
【００３６】
次に、図１３に示すように、トレンチ４の内側壁面に形成された絶縁膜２９を第３の導電膜１０の上面高さまで除去することにより第３の導電膜１０の外側面で且つトレンチ４の内側面に側壁絶縁膜９として残留させる。この側壁絶縁膜９は、中間部４ｂを跨いでトレンチ４の内面に形成される。
【００３７】
次に、図１４に示すように、側壁絶縁膜９および第３の導電膜１０の上に第４の導電膜１２を形成すると共にシリコン基板１の表面よりわずかに下までエッチバックすることにより、シリコン基板１に対して構造的に接触するように第４の導電膜１２を形成すると共に、熱処理を行うことにより第４の導電膜１２からトレンチ４の上部外周囲のシリコン基板１に対してドナー型の不純物を拡散させストラップ部１３を形成する。このストラップ部１３は、セルトランジスタＴｒのソース領域１８およびトレンチキャパシタＣ間の電気抵抗抑制のために形成される。
【００３８】
次に、図１５に示すように、トレンチ４の側部に素子分離領域用の溝部３０を形成する。次に、図１６に示すように、溝部３０にシリコン酸化膜３１を形成する。次に、図１７に示すように、シリコン酸化膜３１をシリコン基板１の表面部１ａ付近まで除去することにより素子分離絶縁膜１１を形成する。また、シリコン酸化膜２４およびシリコン窒化膜２５も除去する。この図１７に示すように、ゲート絶縁膜１７をシリコン基板１の表面部１ａに形成する。
【００３９】
次に、図１に示すように、ゲート電極１６、ソース／ドレイン領域１８および１９並びにゲート側壁絶縁膜２３を形成し、層間絶縁膜２２およびコンタクトプラグ１９並びにビット線２１を形成する。この後の工程は、本実施形態の特徴とは関係しないため省略するが、このような工程を経てセルトランジスタＴｒおよびトレンチキャパシタＣを備えたメモリセル３を形成できるようになる。
【００４０】
＜評価＞
このような製造方法で製造されたＤＲＡＭ半導体記憶装置２において、発明者らは特にトレンチ４の中間部４ｂの深さに応じた評価を行っている。
＜キャパシタ絶縁膜６の内側壁に対する第２の導電膜８の残膜と窪部７ｂ内に埋め込み形成された第２の導電膜８の評価＞
図８から図９に至る工程において、第２の導電膜８をエッチバックして除去するときに、側壁絶縁膜９の形成予定箇所（トレンチ４の上部内側壁に形成されたキャパシタ絶縁膜６の内側）に第２の導電膜８が残留してしまうと不具合が生じる。すなわち、第２の導電膜８をエッチバックした後第２の導電膜８に対して高選択性を有する条件によりウェットエッチング処理することによりキャパシタ絶縁膜６を除去しようとしても、当該ウェットエッチング処理直前に第２の導電膜８がキャパシタ絶縁膜６の内側壁に残留しているとキャパシタ絶縁膜６を除去することが困難である。
【００４１】
そこで、前述した図８から図９に至る製造工程においては、第２の導電膜８がトレンチ４の上部内側壁のキャパシタ絶縁膜６の内側に残留しないように第２の導電膜８を除去する必要がある。
しかし、キャパシタ絶縁膜６の内側壁に形成された第２の導電膜８をエッチング処理することにより第１の導電膜７上の窪部７ｂに埋め込まれた第２の導電膜８をもエッチング処理されてしまう虞があるため、第１の導電膜７の上部に形成されていた窪部７ｂがこの段階で再発生してしまう虞がある。このためエッチング条件を適切に設定する必要がある。
【００４２】
そこで、発明者らがエッチング条件を所望条件に設定して実験を繰り返し行った結果を図１８に示している。発明者らは、トレンチ４の中間部４ｂの深さ位置が比較的深いトレンチ（（Ａ）の条件）と、中間部４ｂの深さ位置が比較的浅いトレンチ（（Ｂ）の条件：本実施形態のトレンチ４に相当）とを比較して評価を行っている。
【００４３】
図１８は、第２の導電膜８をトレンチ４内の第１の導電膜７上に形成し（図８参照）、第２の導電膜８をエッチバックし上面部８ａを平坦化した後、第２の導電膜８がキャパシタ絶縁膜６の内側壁に残留しているか否か、窪部７ｂが再発生しているか否か、を観察した実験結果を示している。
【００４４】
図１８（ｂ）に示す（Ｂ）の条件においては、トレンチ４の中間部４ｂまでのテーパ角α（図１８（ａ）参照）を８９．５°の順テーパ形状とし、シリコン半導体基板１の表面部から中間部４ｂまでの深さＹ１を０．５［μｍ］、シリコン半導体基板１の表面部から第２の導電膜８の上面部８ａまでの深さＹ３を１．１［μｍ］としている。尚、図１８（ｂ）に示す（Ａ）の条件においては、従来のトレンチ構造を適用して測定しているが、この条件では中間部４ｂまでの深さＹ１が（Ｂ）の条件に比較して深く設定されている。特に深さＹ１が第２の導電膜８の形成される上面部８ａの深さよりも深く設定されている。
【００４５】
言い換えると、（Ａ）の条件の場合には、中間部４ｂの深さＹ１よりも浅い位置まで第１および第２の導電膜７および８が形成されているが、図１８（ｂ）に示すように、エッチング時間を所定時間（例えば１６秒）より短く設定した場合には窪部７ｂが再発生しにくいものの第２の導電膜８がキャパシタ絶縁膜６の内側壁に残留しやすいことが確認された。
【００４６】
逆に、エッチング時間を当該所定時間（例えば１６秒）よりも少しでも長く設定した場合には、キャパシタ絶縁膜６の内側壁に第２の導電膜８が残留しなくなるものの窪部７ｂが再発生しやすくなる。したがって、トレンチ４の深さＹ１を比較的深く形成し、第２の導電膜８が中間部７ｂよりも浅い位置まで形成されているときにはエッチング時間を微調整してエッチング処理を行う必要がある。この場合、プロセスマージンが低く歩留まりが悪化しやすい。
【００４７】
逆に（Ｂ）の条件の場合、トレンチ４の中間部４ｂの深さＹ１が比較的浅いため、中間部４ｂよりも深い位置に上面部８ａが位置するように第２の導電膜８を形成することができる。このとき、エッチング時間を所定時間（例えば１６秒）よりも短く設定した場合には、窪部７ｂが再発生しにくく第２の導電膜８がキャパシタ絶縁膜６の内側壁に残留しやすいのは（Ａ）の条件と同様であるものの、エッチング時間を当該所定時間より長く設定した場合であってもキャパシタ絶縁膜６の内側壁に第２の導電膜８が残留することなく窪部７ｂも再発生しにくいことが確認されている。
【００４８】
（Ｂ）の条件の場合には、（Ａ）の条件と比較して、より長時間エッチング処理することで適切な条件下でエッチング処理することができる。これにより、プロセスマージンを向上することができ、歩留まりを向上することができる。
【００４９】
＜不良数の評価＞
発明者らは、トレンチ４の中間部４ｂの深さＹ１を変化させて第２の導電膜８の埋込特性と不良数の依存性評価を行っている。この結果を図２０（ａ）および図２０（ｂ）に示している。図２０（ａ）は、中間部４ｂからその下方に位置する深さＹ３の位置における中間部４ｂまでのテーパ角θ（図１８（ａ）参照）と不良数との関係を示している。
【００５０】
また、図２０（ｂ）は、中間部４ｂからその下方に対する深さＹ２（例えば０．２［μｍ］）の位置のトレンチ４の径ｃおよび中間部４ｂのトレンチ４の径ｂ間の差γと、不良数との関係を示している。これらの図２０（ａ）に示すデータを取得する際には、トレンチ４の径ｃおよびｂ間の差γを１０［ｎｍ］で一定とし、テーパ角θ（図１８（ａ）参照）を８９．７°〜９０．５°の範囲で変化させて評価を行っている。図１９（ｂ）に示すデータを取得するときには、テーパ角θを９０°で一定とし、差γを５〜２０［ｎｍ］の範囲で変化させて評価を行うことによりデータを取得している。
【００５１】
図１９（ａ）に示すように、テーパ角θを大きくすると不良数を低減できることがわかる。また、図１９（ｂ）に示すように、トレンチ４の径の差γを大きくすると不良数を低減できることがわかる。発明者らは、このような実験結果に基づいて実際に所定条件のトレンチ４を形成してデバイス動作特性を測定したところ従来構成に比較して不良数を約１／４０に低減できることが確認された。
【００５２】
以上、説明したように本実施形態に係る製造方法によれば、シリコン半導体基板１をエッチングすることにより中間部４ｂを有するボトル形状にトレンチ４を形成し、トレンチ４内部に対して前記トレンチ４の中間部４ｂの下方に陥没部７ｂを備えるように第１の導電膜７を埋込み形成し、第１の導電膜７の陥没部７ｂの上に第２の導電膜８を形成し、中間部４ｂより下方までトレンチ４内に形成された第２の導電膜８をエッチングし第２の導電膜８の上面部８ａを平坦化し、第２の導電膜８の上に対してトレンチ４内に絶縁膜２９を形成し、第２の導電膜８の上面部８ａの上に形成された絶縁膜２９を除去することにより第２の導電膜８の上面部８ａを露出させているため、上面部８ａの上に形成された絶縁膜２９を容易に除去することができ、この後第３の導電膜１０を第２の導電膜８上に形成したとしても第１および第２の導電膜７および８と第３の導電膜１０との間の構造的および電気的な接続を十分に確保できるようになる。これにより、導電膜の抵抗値を低減できるようになる。しかも、実験結果により、プロセスマージンを向上することができると共に、歩留まりを向上することができ、不良数を劇的に低減することができる。
【００５３】
＜変形例について＞
図２０（ａ）および図２０（ｂ）は、前述実施形態の変形例を示すもので、シーム７ａ内も第２の導電膜８を埋め込んだところにある。
図２０（ａ）は、第１の導電膜７をトレンチ４内に形成し、その上部をエッチング処理した後の状態を示している。トレンチ４の底部４ａ側のテーパ角（シリコン半導体基板１の表面に対するトレンチ４の側面の角度）が大きくなると、トレンチ４の底部４ａ側の径に対するトレンチ４のシリコン半導体基板１の表層側の径の比率が小さくなるため、第１の導電膜７をトレンチ４内に形成するとシーム７ａが生じやすくなることが確認されている。
【００５４】
このシーム７ａが大きくなると、前述実施形態に図７において第１の導電膜７をエッチバックしたときにシーム７ａの上部が開口する。この後、第１の導電膜７の上に第２の導電膜８を形成するとシーム７ａ内にも第２の導電膜８が埋め込まれるようになる。この後、第２の導電膜８の上面部８ａをエッチング処理することにより、第２の導電膜８の上面部８ａを平坦化することができる。これにより、前述と略同様の作用効果を奏する。
【００５５】
尚、第１ないし第４の導電膜７、８、１０および１２として、アモルファスシリコンなどノンドープのものを用いたとしても第１ないし第４の導電膜７、８、１０、１２間の相互の導電性については、後工程の例えば８００℃程度以上における熱処理によって第１ないし第４の導電膜７、８、１０、１２内に不純物が拡散されるため、アモルファスシリコンが導電化されるため問題を生じることはない。
【００５６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
ＤＲＡＭ半導体記憶装置２に適用した実施形態を示したが、これに限定されるものではなく、汎用もしくは特定用途のＤＲＡＭ半導体記憶装置、混載ＤＲＡＭ半導体記憶装置、その他の半導体記憶装置、半導体装置に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態を模式的に示すメモリセルの縦断側面図（図２のＸ−Ｘ線に沿う縦断側面図）
【図２】メモリセルの配設状態を模式的に示す平面図
【図３】一製造工程を模式的に示す縦断側面図（その１）
【図４】一製造工程を模式的に示す縦断側面図（その２）
【図５】一製造工程を模式的に示す縦断側面図（その３）
【図６】一製造工程を模式的に示す縦断側面図（その４）
【図７】一製造工程を模式的に示す縦断側面図（その５）
【図８】一製造工程を模式的に示す縦断側面図（その６）
【図９】一製造工程を模式的に示す縦断側面図（その７）
【図１０】一製造工程を模式的に示す縦断側面図（その８）
【図１１】一製造工程を模式的に示す縦断側面図（その９）
【図１２】一製造工程を模式的に示す縦断側面図（その１０）
【図１３】一製造工程を模式的に示す縦断側面図（その１１）
【図１４】一製造工程を模式的に示す縦断側面図（その１２）
【図１５】一製造工程を模式的に示す縦断側面図（その１３）
【図１６】一製造工程を模式的に示す縦断側面図（その１４）
【図１７】一製造工程を模式的に示す縦断側面図（その１５）
【図１８】（ａ）および（ｂ）は、トレンチ形状条件と実験結果を示す図
【図１９】（ａ）はテーパ角と不良数の関係を示す図、（ｂ）はトレンチ径の差と不良数の関係を示す図
【図２０】本発明の変形例を示す（ａ）図７相当図、（ｂ）図８相当図
【符号の説明】
【００５８】
図面中、１はシリコン半導体基板（半導体基板）、２はＤＲＡＭ半導体記憶装置（半導体装置）、４はトレンチ、４ｂは中間部（括れ部）、７は第１の導電膜、８は第２の導電膜、９は側壁絶縁膜（カラー絶縁膜）、２９は絶縁膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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