(57)【要約】【課題】  簡単なバルク電位制御の回路構成で回路面積の増大を防ぐことができ、ＭＯＳトランジスタのしきい値電圧の絶対値を調整することができると共にしきい値電圧のばらつき幅を低減させることができ、安定した低電圧動作を行うこと。【解決手段】  しきい値電圧を制御したいトランジスタＴ２のバルク端子ｂを、同しきい値電圧を有し、ゲート端子ｇとドレイン端子ｄを短絡したダイオード接続型のトランジスタＴ１のゲート端子ｇと接続することで、しきい値電圧に応じたバルク電位を発生させ、しきい値の絶対値及びばらつき幅を抑制することを可能とする。【選択図】      図１
2006319557.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子とドレイン端子が短絡された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと同伝導型で且つ第１のＭＯＳトランジスタのドレイン端子に、バルク端子が接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子に接続され、当該第１のＭＯＳトランジスタに電流を供給する電流源とを備え、
前記第１のＭＯＳトランジスタのドレイン端子及び前記第２のＭＯＳトランジスタのバルク端子は、当該第１のＭＯＳトランジスタのしきい値電圧に応じた電位を有することを特徴とする半導体回路。
【請求項２】
前記第１のＭＯＳトランジスタと同様にゲート端子とドレイン端子が短絡されたＭＯＳトランジスタを、前記第１のＭＯＳトランジスタのソース端子と電源端子との間に複数個接続したことを特徴とする請求項１に記載の半導体回路。
【請求項３】
ゲート端子とドレイン端子が短絡された第１のＭＯＳトランジスタと、
接地電位、電源電位、接地電位と電源電位との任意の分割電位、電源電位に依存しない任意の固定電位、前記第１のＭＯＳトランジスタのソース電位の何れか１つの電位と、前記第１のＭＯＳトランジスタのドレイン端子の電位とを分割するように接続された分割抵抗器と、
前記第１のＭＯＳトランジスタと同伝導型であって前記分割抵抗器の分割電位の出力端子に接続されたバルク端子を有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子に接続され、当該第１のＭＯＳトランジスタに電流を供給する電流源と
を備えたことを特徴とする半導体回路。
【請求項４】
前記第１のＭＯＳトランジスタと同様にゲート端子とドレイン端子が短絡されたＭＯＳトランジスタを、前記第１のＭＯＳトランジスタのソース端子と電源端子との間に複数個接続したことを特徴とする請求項３に記載の半導体回路。
【請求項５】
前記第１のＭＯＳトランジスタのドレイン端子及び前記第２のＭＯＳトランジスタのバルク端子は、当該ドレイン端子及びバルク端子を同電位とする能動素子回路を介して接続されていることを特徴とする請求項１から４の何れか１項に記載の半導体回路。
【請求項６】
前記第２のＭＯＳトランジスタを、当該第２のＭＯＳトランジスタを複数個用い、これらトランジスタ群のバルク端子を前記第１のトランジスタのドレイン端子に接続し、当該第２のトランジスタ群のソース端子同士を接続した
ことを特徴とする請求項１から５の何れか１項に記載の半導体回路。
【請求項７】
前記第２のＭＯＳトランジスタを、当該第２のＭＯＳトランジスタを２個用い、互いのバルク端子及びソース端子をそれぞれ結合し、各バルク端子を前記第１のＭＯＳトランジスタのドレイン端子に接続し、各ソース端子を第２の電流源を介して電源端子に接続した差動増幅回路構成とした
ことを特徴とする請求項１から５の何れか１項に記載の半導体回路。
【請求項８】
前記トランジスタ群のゲート端子を互いに接続し、これら接続されたゲート端子に当該トランジスタ群の何れか１つのトランジスタのドレイン端子を接続し、この接続点を第３の電流源を介して電源端子に接続した電流ミラー回路構成とした
ことを特徴とする請求項６に記載の半導体回路。
【請求項９】
前記第２のＭＯＳトランジスタのソース端子を第４の電流源を介して電源端子に接続したソースフォロワ回路構成とした
ことを特徴とする請求項１から５の何れか１項に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機やＰＤＡ(PersonalDigital Assistance)等の携帯電子機器用ＬＳＩ(Large Scale Integrated circuit)等に用いられ、低電源電圧で動作可能な半導体回路に関する。
【背景技術】
【０００２】
近年、携帯電子機器用ＬＳＩの動作電源電圧は低下する一方であるが、低電圧化に向けてはＭＯＳ(Metal Oxide Semiconductor)トランジスタのしきい値電圧の設定が重要である。しきい値電圧が低い場合、待機時のリーク電流が増大し、しきい値電圧が高い場合は動作時の電流量減少・動作速度低下といった不具合が出てくる。またＭＯＳトランジスタのしきい値電圧は、その製造過程及び使用する環境温度の変化などに起因するばらつきを有するものであり、上記しきい値電圧のばらつき幅を考慮すると電源電圧の低電圧化は益々難しくなる。
【０００３】
この解決手段として、バルク電位とソース電位の電位差に応じて、しきい値電圧が変動する基板バイアス効果を利用した手法があり、従来法には、特許文献１に開示される動作時と待機時とでスイッチによりバルク電位を切り替えることで、動作時と待機時とで異なるしきい値電圧を有する方法がある。
また、本願発明は、後述するようにＭＯＳトランジスタの動作時のしきい値電圧の絶対値及びばらつき幅の低減を図り、低電圧動作可能な半導体回路を提供するものであるが、同様の技術に、低電圧用途ではないもののＳＲＡＭ回路において、特許文献２に開示されるしきい値電圧を検出してバルク電位を制御することで、しきい値電圧の変動を抑制し所望のしきい値電圧を得る方法などがある。
【特許文献１】特開平１０−１８９８８４号公報
【特許文献２】特開２０００−２６８５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記特許文献１においては、動作時と待機時でスイッチによりバルク電位を切り替えることによって動作時と待機時とで異なるしきい値電圧を有するようになっているが、動作時と待機時とで別々のバルク電位制御用ラインを持つ必要があるため、回路面積が増大してしまい、また、動作時のＭＯＳトランジスタのしきい値のばらつき幅が低減されないので、トランジスタの動作が不安定となる問題がある。
その動作安定性のためには、しきい値電圧のばらつきの小さい高価な高性能ＭＯＳトランジスタが必要となってしまうので、コスト面を考えると適切でない。
【０００５】
また、上記特許文献２においては、ＳＲＡＭ回路におけるしきい値電圧を検出してバルク電位を制御することでしきい値電圧の変動を抑制し、所望のしきい値電圧を得るようになっているが、しきい値検出回路でしきい値電圧を参照した電位を論理回路の入力としており、論理回路内のＭＯＳトランジスタも同様のしきい値変動を持つものと考えると低電圧時に精度が得られず、また、しきい値電圧に対してバルク電位が不連続に制御されるため使用できる回路が制限されてしまい、更に、しきい値電圧検出回路と電圧発生回路とを有し回路面積が増大するという問題がある。
【０００６】
本発明は、このような課題に鑑みてなされたものであり、簡単なバルク電位制御の回路構成で回路面積の増大を防ぐことができ、ＭＯＳトランジスタのしきい値電圧の絶対値を調整することができると共にしきい値電圧のばらつき幅を低減させることができ、安定した低電圧動作を行うことができる半導体回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１による半導体回路は、ゲート端子とドレイン端子が短絡された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと同伝導型で且つ第１のＭＯＳトランジスタのドレイン端子に、バルク端子が接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子に接続され、当該第１のＭＯＳトランジスタに電流を供給する電流源とを備え、前記第１のＭＯＳトランジスタのドレイン端子及び前記第２のＭＯＳトランジスタのバルク端子は、当該第１のＭＯＳトランジスタのしきい値電圧に応じた電位を有することを特徴とする。
この構成によれば、被制御側の第２のＭＯＳトランジスタに、バルク電位制御用の第１のＭＯＳトランジスタのしきい値電圧に応じたバルク電位を与えることで、第２のＭＯＳトランジスタのしきい値電圧の絶対値の調整及びしきい値電圧のばらつき幅の低減が可能となる。
【０００８】
また、本発明の請求項２による半導体回路は、請求項１において、前記第１のＭＯＳトランジスタと同様にゲート端子とドレイン端子が短絡されたＭＯＳトランジスタを、前記第１のＭＯＳトランジスタのソース端子と電源端子との間に複数個接続したことを特徴とする。
ここで、電源端子は、前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタの場合にはアースの端子であり、ｐ型ＭＯＳトランジスタの場合には正電源の端子である。
この構成によれば、第２のＭＯＳトランジスタのしきい値電圧の絶対値及びばらつき幅の低減効果が小さすぎて所望のものでない場合に、その効果を増大させることができる。
【０００９】
また、本発明の請求項３による半導体回路は、ゲート端子とドレイン端子が短絡された第１のＭＯＳトランジスタと、接地電位、電源電位、接地電位と電源電位との任意の分割電位、電源電位に依存しない任意の固定電位、前記第１のＭＯＳトランジスタのソース電位の何れか１つの電位と、前記第１のＭＯＳトランジスタのドレイン端子の電位とを分割するように接続された分割抵抗器と、前記第１のＭＯＳトランジスタと同伝導型であって前記分割抵抗器の分割電位の出力端子に接続されたバルク端子を有する第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子に接続され、当該第１のＭＯＳトランジスタに電流を供給する電流源とを備えたことを特徴とする。
【００１０】
この構成によれば、分割抵抗器によって第２のＭＯＳトランジスタのバルク端子の電位を、第１のＭＯＳトランジスタのしきい値電圧を任意の割合に減じた電位に応じた電位とすることができるので、第２のＭＯＳトランジスタのしきい値電圧の絶対値及びばらつき幅の低減効果が大きすぎ所望のものでない場合に、その効果を減少させることができる。
【００１１】
また、本発明の請求項４による半導体回路は、請求項３において、前記第１のＭＯＳトランジスタと同様にゲート端子とドレイン端子が短絡されたＭＯＳトランジスタを、前記第１のＭＯＳトランジスタのソース端子と電源端子との間に複数個接続したことを特徴とする。
ここで、電源端子は、前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタの場合にはアースの端子であり、ｐ型ＭＯＳトランジスタの場合には正電源の端子である。
この構成によれば、第２のＭＯＳトランジスタのしきい値電圧の絶対値及びばらつき幅の低減効果が小さすぎて所望のものでない場合に、その効果を増大させることができる。
【００１２】
また、本発明の請求項５による半導体回路は、請求項１から４の何れか１項において、前記第１のＭＯＳトランジスタのドレイン端子及び前記第２のＭＯＳトランジスタのバルク端子は、当該ドレイン端子及びバルク端子を同電位とする能動素子回路を介して接続されていることを特徴とする。
この構成によれば、第１のＭＯＳトランジスタのドレイン端子と、第２のＭＯＳトランジスタのバルク端子との双方の端子を、安定的に同電位（第１のＭＯＳトランジスタのしきい値電圧）とすることができる。
【００１３】
また、本発明の請求項６による半導体回路は、請求項１から５の何れか１項において、前記第２のＭＯＳトランジスタを、当該第２のＭＯＳトランジスタを複数個用い、これらトランジスタ群のバルク端子を前記第１のトランジスタのドレイン端子に接続し、当該第２のトランジスタ群のソース端子同士を接続したことを特徴とする。
この構成のように、バルク電位制御が行なわれるトランジスタが複数接続されたトランジスタ群であっても、しきい値電圧の低減効果を調整することが可能なので、低電圧電源であっても動作マージンを得ることができる。
【００１４】
また、本発明の請求項７による半導体回路は、請求項１から５の何れか１項において、前記第２のＭＯＳトランジスタを、当該第２のＭＯＳトランジスタを２個用い、互いのバルク端子及びソース端子をそれぞれ結合し、各バルク端子を前記第１のＭＯＳトランジスタのドレイン端子に接続し、各ソース端子を第２の電流源を介して電源端子に接続した差動増幅回路構成としたことを特徴とする。
【００１５】
ここで、電源端子は、前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタの場合にはアースの端子であり、ｐ型ＭＯＳトランジスタの場合には正電源の端子である。
この構成によれば、第１のＭＯＳトランジスタによる被バルク電位制御対象のＭＯＳトランジスタが差動増幅回路構成とされていても、しきい値電圧の低減効果を調整することが可能なので、その差動増幅回路を低電圧電源での動作に有利な回路とすることができる。
【００１６】
また、本発明の請求項８による半導体回路は、請求項６において、前記トランジスタ群のゲート端子を互いに接続し、これら接続されたゲート端子に当該トランジスタ群の何れか１つのトランジスタのドレイン端子を接続し、この接続点を第３の電流源を介して電源端子に接続した電流ミラー回路構成としたことを特徴とする。
ここで、電源端子は、前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタの場合には正電源の端子であり、ｐ型ＭＯＳトランジスタの場合にはアースの端子である。
この構成によれば、第１のＭＯＳトランジスタによる被バルク電位制御対象のＭＯＳトランジスタが電流ミラー回路構成とされていても、しきい値電圧の低減効果を調整することが可能なので、その電流ミラー回路を低電圧電源での動作に有利な回路とすることができる。
【００１７】
また、本発明の請求項９による半導体回路は、請求項１から５の何れか１項において、前記第２のＭＯＳトランジスタのソース端子を第４の電流源を介して電源端子に接続したソースフォロワ回路構成としたことを特徴とする。
ここで、電源端子は、前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタの場合にはアースの端子であり、ｐ型ＭＯＳトランジスタの場合には正電源の端子である。
この構成によれば、第２のトランジスタのドレイン−ソース間に第４の電流源にて所定電流を流すことで、ゲート端子に入力される信号及び第２のＭＯＳトランジスタのしきい値電圧に応じてソース端子から任意の電圧を出力することができるが、第２のＭＯＳトランジスタのしきい値電圧の調整を行うことで、そのソースフォロワ回路を低電圧電源での動作に有利な回路とすることができる。
【発明の効果】
【００１８】
以上説明したように本発明によれば、簡単なバルク電位制御の回路構成で回路面積の増大を防ぐことができ、ＭＯＳトランジスタのしきい値電圧の絶対値を調整することができると共にしきい値電圧のばらつき幅を低減させることができ、安定した低電圧動作を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を、図面を参照して説明する。但し、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。
また、以下の説明に使用する文字記号の意味は次のとおりである。
Ｖｇｓ：ゲート−ソース間電圧
Ｖｇ：接地電位ＶＳＳ基準のゲート電位
Ｖｂｓ：ソース−バルク間電圧
Ｖｂ：接地電位ＶＳＳ基準のバルク電位
Ｖｓ：接地電位ＶＳＳ基準のソース電位
Ｖｔｈ：動作時のしきい値電圧
ＶＴ：Ｖｂｓ＝０時のしきい値電圧
Ｉｄｓ：ドレイン電流
Ｗ：トランジスタのゲート長
Ｌ：トランジスタのゲート幅
【００２０】
更に、以下の説明に用いる文字記号中の添数字ｉは、ｉ番目のトランジスタＴｉに関する文字記号である事を示す。例えばＶｂ２，Ｖｂｓ２，Ｖｇｓ２などは、それぞれトランジスタＴ２のバルク電位、ソース−バルク間電圧、ゲート−ソース間電圧である事を示す。なお、説明には全てｎ型ＭＯＳトランジスタを使用するが、アースＶＳＳを電源ＶＤＤに、電源ＶＤＤをアースＶＳＳに代える事でｐ型ＭＯＳトランジスタを用いた回路も構成可能である。
【００２１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタ（単に、トランジスタとも略す）Ｔ１及び電流源Ｉａを有するバルク電位制御回路１１と、トランジスタＴ２による被バルク電位制御ＭＯＳトランジスタ（被制御トランジスタとも略す）１０と備えて構成されている。
トランジスタＴ１のゲート端子ｇ及びドレイン端子ｄと、トランジスタＴ２のバルク端子ｂとは電流源Ｉａに接続されており、トランジスタＴ１のソース端子はソース電源ＶＳＳに接続されている。
【００２２】
一般にトランジスタのしきい値電圧は、Ｖｔｈ＝ｋ√（２ΦＦ＋Ｖｂｓ）＋ＶＦＢ＋２ΦＦの式で表される。ここでｋ：基板定数、ΦＦ：フェルミポテンシャル、Ｖｂｓ：ソース−バルク間電圧、ＶＦＢ：フラットバンド電圧である。
これをグラフに表すと図２のようになるが、ソース−バルク間電圧Ｖｂｓのある領域に限ればおよそ直線近似で表す事ができ、破線で示すように動作時のしきい値電圧Ｖｔｈ＝ＶＴ＋γＶｂｓ（γ：直線近似時の基板係数）となる。
【００２３】
ＭＯＳが飽和領域で動作している場合、ドレイン電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓとの間には、Ｉｄｓ＝Ｋ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）２が成り立つ。Ｋ：飽和領域でのゲインファクターである。
このことから、電流源Ｉａから供給されるトランジスタＴ１のドレイン電流をＩｄｓ１とすると、Ｉｄｓ１＝Ｋ×（Ｗ１／Ｌ１）×（Ｖｇｓ１−ＶＴ１）２であり、トランジスタＴ１のゲート電位はＶｇ１＝Ｖｇｓ１＝ＶＴ１＋√｛Ｉｄｓ１／（Ｋ×Ｗ１／Ｌ１）｝のようになる。
【００２４】
ここで√｛Ｉｄｓ１／（Ｋ×Ｗ１／Ｌ１）｝＝α１と置くと、トランジスタＴ２のバルク端子ｂはトランジスタＴ１のゲート端子ｇに接続されていることから、トランジスタＴ２のバルク電位はＶｂ２＝Ｖｇ１＝ＶＴ１＋α１であり、トランジスタＴ２のソース−バルク間電圧はＶｂｓ２＝Ｖｓ２−（ＶＴ１＋α１）となる。
トランジスタＴ２のしきい値電圧Ｖｔｈ２は、Ｖｔｈ＝ＶＴ＋γＶｂｓに従ってソース−バルク間電圧Ｖｂｓにより変化し、Ｖｔｈ２＝ＶＴ２＋γＶｂｓ２＝ＶＴ２＋γ（Ｖｓ２−ＶＴ１−α１）となる。
【００２５】
ここでトランジスタＴ１及びＴ２をＶＴ１＝ＶＴ２となるように選択すると、Ｖｔｈ２＝（１−γ）×ＶＴ２＋γ×（Ｖｓ２−α１）となり、｜１−γ｜＜１であればトランジスタＴ１によるバルク電位制御により、トランジスタＴ２の動作時のしきい値電圧Ｖｔｈの絶対値及びばらつき幅は、Ｖｂｓ＝０の時のしきい値電圧ＶＴに対して減じられたものとなる。
【００２６】
このように第１の実施の形態の半導体回路によれば、被制御側のＭＯＳトランジスタＴ２に、バルク電位制御用のＭＯＳトランジスタＴ１のしきい値電圧ＶＴに応じたバルク電位を与えることで、ＭＯＳトランジスタＴ２のしきい値電圧Ｖｔｈの絶対値及びしきい値電圧のばらつき幅の双方を低減させることができる。
【００２７】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタＴ３，Ｔ４及び電流源Ｉｂを有するバルク電位制御回路３１と、トランジスタＴ５による被制御トランジスタ３０とを備えて構成されている。
トランジスタＴ３及びＴ４は各々自体のゲート端子ｇ及びドレイン端子ｄが短絡されており（ダイオード接続）、トランジスタＴ３のドレイン端子ｄは電流源Ｉｂに接続され、トランジスタＴ４のソース端子ｓはＶＳＳに接地されている。
【００２８】
更に、トランジスタＴ３のソース端子ｓとトランジスタＴ４のドレイン端子ｄは直接接続されるか、もしくはトランジスタのしきい値電圧の総和が電源電圧を超えない範囲で両者の間に図示せぬダイオード接続型トランジスタを複数挿入することが可能である。図３に直列にｎ個接続された状態を示した。トランジスタＴ５のバルク端子ｂはトランジスタＴ３のドレイン端子ｄと接続されている。
電流源Ｉｂ及びｎ個の直列接続されたダイオード接続型トランジスタＴ３，…，Ｔ４の回路がバルク電位制御回路３１であり、トランジスタＴ５が被バルク電位制御ＭＯＳトランジスタ３０である。
【００２９】
ｎ個の直列接続されたダイオード接続型トランジスタＴ３，…，Ｔ４は、全て同じサイズＷ３，Ｌ３及びしきい値電圧ＶＴ３であり、直列接続され且つドレイン電流も等しいことからトランジスタＴ３のゲート電位はＶｇ３＝ｎ×（ＶＴ３＋α３）となる。但し、α３＝√｛Ｉｄｓ３／（Ｋ×Ｗ３／Ｌ３）｝。よってトランジスタＴ５のソース−バルク間電圧Ｖｂｓ５＝Ｖｓ５−ｎ×（ＶＴ３＋α３）となる。
【００３０】
また、Ｖｔｈ５＝ＶＴ５＋γＶｂｓ５＝ＶＴ５＋γ｛Ｖｓ５−ｎ×（ＶＴ３＋α３）｝であるが、トランジスタＴ３及びＴ５をＶＴ３＝ＶＴ５となるように選択すると、Ｖｔｈ５＝（１−γ×ｎ）×ＶＴ５＋γ（Ｖｓ５−ｎ×α３）となる。
このように第２の実施の形態の半導体回路によれば、上記第１の実施の形態で得られるしきい値電圧の絶対値及びばらつき幅の低減効果が小さすぎて所望のものでない場合、その効果を増大させることができる。
【００３１】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタＴ６と、電流源Ｉｃと、抵抗器Ｒａ及びＲｂとを有するバルク電位制御回路４１と、トランジスタＴ７による被制御トランジスタ４０とを備えて構成されている。
【００３２】
トランジスタＴ６のゲート端子ｇ、ドレイン端子ｄは電流源Ｉａに接続されており、トランジスタＴ６のソース端子ｓはＶＳＳに接続されている。抵抗器Ｒａ及びＲｂは互いに直列に接続され、抵抗器Ｒａの他方の端子はトランジスタＴ６のゲート端子ｇに接続され、抵抗器Ｒｂの他方の端子はＶＳＳに接続されており、抵抗器Ｒａ・Ｒｂ間の接続部分はトランジスタＴ７のバルク端子ｂに接続され、当該接続部分はトランジスタＴ６のゲート端子ｇの電位を分割した電位を出力している。
【００３３】
トランジスタＴ６のゲート電位は、上記第１の実施の形態と同様にＶｇ６＝ＶＴ６＋α６となる。ただしα６＝√｛Ｉｄｓ６／（Ｋ×Ｗ６／Ｌ６）｝。抵抗器Ｒａ及びＲｂの抵抗分割によりトランジスタＴ７のバルク電位はＶｂ７＝Ｒｂ／（Ｒａ＋Ｒｂ）×（ＶＴ６＋α６）となり、ソース−バルク間電圧Ｖｂｓ７＝Ｖｓ７−Ｒｂ／（Ｒａ＋Ｒｂ）×（ＶＴ６＋α６）となる。
Ｖｔｈ７＝ＶＴ７＋γＶｂｓ７＝ＶＴ７＋γ｛Ｖｓ７−Ｒｂ／（Ｒａ＋Ｒｂ）×（ＶＴ６＋α６）｝であるが、トランジスタＴ６及びＴ７をＶＴ６＝ＶＴ７となるように選択すると、Ｖｔｈ７＝｛１−γ×Ｒｂ／（Ｒａ＋Ｒｂ）｝×ＶＴ７＋γ｛Ｖｓ７−Ｒｂ／（Ｒａ＋Ｒｂ）×α６｝となる。
【００３４】
このように第３の実施の形態の半導体回路によれば、上記第１の実施の形態で得られるしきい値電圧の絶対値及びばらつき幅の低減効果が大きすぎ所望のものでない場合、その効果を減少させることができる。
但し、上記では抵抗器Ｒａ及びＲｂの互いの接続端子以外の他の端子は、トランジスタＴ６のドレイン端子ｄと、ＶＳＳとの間に接続したが、この他に、同ドレイン端子ｄと、電源電位、接地電位と電源電位との任意の分割電位、任意の固定電位の何れか１つの電位を有する端子との間に接続してもよい。
【００３５】
（第４の実施の形態）
図５は、本発明の第４の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタＴ８と、電流源Ｉｄと、抵抗器Ｒｃ及びＲｄとを有するバルク電位制御回路５１と、トランジスタＴ９による被制御トランジスタ５０とを備えて構成されている。
トランジスタＴ８のゲート端子ｇはドレイン端子ｄに短絡されており、ドレイン端子ｄは電流源Ｉｄに接続され、ソース端子ｓはＶＳＳに接地されている。
【００３６】
抵抗器Ｒｃ及びＲｄは直列に接続されており、抵抗器Ｒｃの他方の端子は電源電圧ＶＤＤに、抵抗器Ｒｄの他方の端子はトランジスタＴ８のドレイン端子ｄにそれぞれ接続され、抵抗器Ｒｃ・Ｒｄ間の端子は電源電圧ＶＤＤとトランジスタＴ８のゲート端子の電位を分割した電位を出力している。トランジスタＴ９のバルク端子ｂは抵抗器Ｒｃ・Ｒｄ間の端子と接続されている。
【００３７】
トランジスタＴ８のゲート電位は、上記第１の実施の形態と同様にＶｇ８＝ＶＴ８＋α８となる。但し、α８＝√｛Ｉｄｓ８／（Ｋ×Ｗ８／Ｌ８）｝。抵抗器Ｒｃ及びＲｄによる抵抗分割によりトランジスタＴ９のバルク電位はＶｂ９＝Ｒｃ／（Ｒｃ＋Ｒｄ）×（ＶＴ８＋α８）＋Ｒｄ／（Ｒｃ＋Ｒｄ）×ＶＤＤとなり、ソース−バルク間電圧はＶｂｓ９＝Ｖｓ９−Ｒｃ／（Ｒｃ＋Ｒｄ）×（ＶＴ８＋α８）−Ｒｄ／（Ｒｃ＋Ｒｄ）×ＶＤＤとなる。
【００３８】
Ｖｔｈ９＝ＶＴ９＋γＶｂｓ９＝ＶＴ９＋γ｛Ｖｓ９−Ｒｃ／（Ｒｃ＋Ｒｄ）×（ＶＴ８＋α８）−Ｒｄ／（Ｒｃ＋Ｒｄ）×ＶＤＤ｝であるが、トランジスタＴ８及びＴ９をＶＴ８＝ＶＴ９となるように選択すると、Ｖｔｈ９＝｛１−γ×Ｒｃ／（Ｒｃ＋Ｒｄ）｝×ＶＴ９＋γ｛Ｖｓ９−Ｒｃ／（Ｒｃ＋Ｒｄ）×α８−Ｒｄ／（Ｒｃ＋Ｒｄ）×ＶＤＤ｝となる。
【００３９】
抵抗器Ｒｃの端子に接続されている電源電圧ＶＤＤは、ＶＤＤとＶＳＳの任意の分割電位、電源電圧に依存しない固定電位でもよく、参照する電位を変える事で、しきい値電圧Ｖｔｈ９にはＶＴ９に依存しない任意のオフセット量をもたせることができる。
このように第４の実施の形態の半導体回路によれば、上記第１の実施の形態で得られるしきい値電圧の絶対値及びばらつき幅の低減効果が所望のものでない場合、その効果を調整することができる。
【００４０】
（第５の実施の形態）
図６は、本発明の第５の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタＴ１０，Ｔ１１と、電流源Ｉｅと、抵抗器Ｒｃ及びＲｄとを有するバルク電位制御回路６１と、トランジスタＴ１２による被制御トランジスタ６０とを備えて構成されている。
トランジスタＴ１０及びＴ１１は、各々自体のゲート端子ｇ及びドレイン端子ｄが短絡されており（ダイオード接続）、トランジスタＴ１０のドレイン端子ｄは電流源Ｉｅに接続され、トランジスタＴ１１のソース端子ｓはＶＳＳに接地されている。
【００４１】
更に、トランジスタＴ１０のソース端子ｓとトランジスタＴ１１のドレイン端子ｄは直接接続されるか、もしくは電源電圧を超えない範囲で両者の間に同様のダイオード接続型トランジスタを複数挿入することが可能である。図６に直列にｎ個接続された状態を示した。
抵抗器Ｒｅ及びＲｆは互いに直列に接続され、抵抗器Ｒｅの他方の端子はトランジスタＴ１０のゲート端子に接続され、抵抗器Ｒｆの他方の端子はＶＳＳに接続されており、抵抗器Ｒｅ・Ｒｆ間の接続部分はトランジスタＴ１０のゲート端子の電位を分割した電位を出力している。トランジスタＴ１２のバルク端子ｂは抵抗器Ｒｅ・Ｒｆ間の接続部分と接続されている。
【００４２】
ｎ個の直列接続されたダイオード接続型トランジスタは全て同じサイズＷ１０，Ｌ１０及びしきい値電圧ＶＴ１０であり、直列接続されドレイン電流も等しいことからトランジスタＴ１０のゲート電位はＶｇ１０＝ｎ×（ＶＴ１０＋α１０）となる。
但し、α１０＝√｛Ｉｄｓ１０／（Ｋ×Ｗ１０／Ｌ１０）｝。抵抗器Ｒｅ及びＲｆの抵抗分割によりトランジスタＴ１２のバルク電位はＶｂ１２＝ｎ×Ｒｆ／（Ｒｅ＋Ｒｆ）×（ＶＴ１０＋α１０）となり、ソース−バルク間電圧はｂｓ１２＝Ｖｓ１２−ｎ×Ｒｆ／（Ｒｅ＋Ｒｆ）×（ＶＴ１０＋α１０）となる。
【００４３】
Ｖｔｈ１２＝ＶＴ１２＋γＶｂｓ１２＝ＶＴ１２＋γ｛Ｖｓ１２−ｎ×Ｒｆ／（Ｒｅ＋Ｒｆ）×（ＶＴ１０＋α１０）｝であるが、トランジスタＴ１０及びＴ１２をＴ１０＝ＶＴ１２となるように選択すると、Ｖｔｈ１２＝｛１−γ×ｎ×Ｒｆ／（Ｒｅ＋Ｒｆ）｝×ＶＴ１２＋γ｛Ｖｓ１２−ｎ×Ｒｆ／（Ｒｅ＋Ｒｆ）×α１０｝となる。
また、本実施の形態についても上記第３の実施の形態で述べたように、抵抗器の接続先を接地電位ＶＳＳから電源電圧ＶＤＤ、もしくはＶＤＤとＶＳＳの任意の分割電位、電源電圧に依存しない固定電位の何れかに変更してもよく、このように参照する電位を変える事で、しきい値電圧Ｖｔｈ１２にはＶＴ１２に依存しない任意のオフセット量をもたせることができる。
このように第５の実施の形態の半導体回路によれば、上記第１の実施の形態で得られるしきい値電圧の絶対値及びばらつき幅の低減効果が大き過ぎるもしくは小さ過ぎるなど所望のものでない場合、その効果を調整することができる。
【００４４】
（第６の実施の形態）
図７は、本発明の第６の実施の形態に係る半導体回路の構成を示す回路図である。
この半導体回路におけるしきい値電圧の調整について説明する。本半導体回路は、ＭＯＳトランジスタＴ１３及び電流源Ｉｆを有するバルク電位制御回路７１と、トランジスタＴ１４，Ｔ１５，Ｔ１６による被制御トランジスタ７０とを備えて構成されている。
トランジスタＴ１３及び電流源Ｉｆは、それぞれ図１に示したトランジスタＴ１及び電流源Ｉａに該当し、トランジスタＴ１４、Ｔ１５及びＴ１６は図１のトランジスタＴ２に該当しており、同じ回路構成となっている。異なる個所は、トランジスタＴ１４、Ｔ１５及びＴ１６のソース端子がＶＳＳに接地されていることである。
【００４５】
上記第１の実施の形態で説明したようにＶｓ２＝０に当たるため、トランジスタＴ１４、Ｔ１５及びＴ１６のＶＴが等しければ、しきい値電圧も等しくＶｔｈ１４，１５，１６＝（１−γ）×ＶＴ１４−γ×α１３となり、｜１−γ｜＜１であればしきい値電圧の絶対値及びばらつき幅を減ずる事ができる。
また、トランジスタＴ１３及び電流源Ｉｆで構成されるバルク電位制御回路７１は、図４に示したバルク電位制御回路４１でもよく、しきい値電圧の低減効果を調整することが可能である。
【００４６】
これらのことから、第６の実施の形態の半導体回路によれば、デジタル回路等が低電圧電源であっても、動作マージンを得ることができる。
上述のように、第１〜第６の実施の形態の半導体回路においては、バルク電位制御回路を付加していない半導体回路に比べ、低電源電圧時の動作マージンを持たせることができる。
また、従来技術に比べ構成が簡便で回路面積を小さくすることができ、低電圧動作に向くので安定した低電圧動作を行うことができ、しきい値電圧Ｖｔｈの変動に対して連続的に制御がかかり、使用可能な半導体回路の範囲が広くなるなどの効果がある。
【００４７】
（第７の実施の形態）
図８は、本発明の第７の実施の形態に係る被制御トランジスタが差動増幅回路である場合の半導体回路の構成を示す回路図である。
本半導体回路は、ＭＯＳトランジスタＴ１７及び電流源Ｉｇを有するバルク電位制御回路８１と、差動対のトランジスタＴ１８，Ｔ１９による被制御トランジスタ８０と、電流源Ｉｈとを備えて構成されている。トランジスタＴ１７及び電流源Ｉｇはそれぞれ図１のトランジスタＴ１及び電流源Ｉａに該当し、同じ回路構成となっている。
差動対のトランジスタＴ１８，Ｔ１９は、互いのバルク端子ｂ及びソース端子ｓがそれぞれ結合されており、それらのバルク端子ｂがトランジスタＴ１７のゲート端子ｇに接続され、ソース端子ｓが電流源Ｉｈを介してＶＳＳに接続されている。
【００４８】
入力電圧をＶｉｎとすると、差動対の一方のトランジスタＴ１８に流れるドレイン電流は、飽和領域下においてＩｄｓ１８＝Ｋ×Ｗ１８／Ｌ１８×（Ｖｉｎ−Ｖｓ１８−Ｖｔｈ１８）２となる。よってＶｓ１８＝Ｖｉｎ−Ｖｔｈ１８−α１８である。
また、差動対のトランジスタＴ１８，Ｔ１９をＶＴ１７＝ＶＴ１８となるように選択すると、Ｖｔｈ１８＝ＶＴ１８＋γ（Ｖｓ１８−ＶＴ１８−α１７）であり、しきい値電圧Ｖｔｈ１８が減じるとソース電位Ｖｓ１８が上がり、更にしきい値電圧Ｖｔｈ１８が減じる事になる。この結果、Ｖｔｈ１８＝（１−γ）／（１＋γ）×ＶＴ１８＋γ／（１＋γ）×（Ｖｉｎ−α１８−α１７）となり、しきい値電圧のばらつき幅を特に抑制することができる。
【００４９】
また、トランジスタＴ１７及び電流源Ｉｇで構成されるバルク電位制御回路８１は、図４に示したバルク電位制御回路４１でもよく、しきい値電圧の低減効果を調整することが可能である。
従って、第７の実施の形態の半導体回路によれば、差動増幅回路を低電圧電源での動作に有利な回路とすることができる。
【００５０】
（第８の実施の形態）
図９は、本発明の第８の実施の形態に係る被制御トランジスタが電流ミラー回路である場合の半導体回路の構成を示す回路図である。
本半導体回路は、ＭＯＳトランジスタＴ２０及び電流源Ｉｉを有するバルク電位制御回路９１と、一対のトランジスタＴ２１，Ｔ２２による被制御トランジスタ９０と、電流源Ｉｊとを備えて構成されている。トランジスタＴ２０及び電流源Ｉｉはそれぞれ図１のトランジスタＴ１及び電流源Ｉａに該当し、同じ回路構成となっている。
【００５１】
一対のトランジスタＴ２１，Ｔ２２は、互いのゲート端子ｇが接続され、これらゲート端子ｇが一方のトランジスタＴ２１のドレイン端子ｄと共に電流源Ｉｊを介して電源ＶＤＤに接続され、また、互いのバルク端子ｂがトランジスタＴ２０のゲート端子ｇに接続され、更に、互いのソース端子ｓがＶＳＳに接地されており、即ち、電流ミラー回路構成とされている。
【００５２】
飽和領域下であればトランジスタＴ２１及びＴ２２に流れる電流量Ｉｄｓ２１及びＩｄｓ２２は等しくなるが、Ｖｄｓ２１＝Ｖｔｈ２１＋α２１＝（１−γ）×ＶＴ２１−γ×α２０＋α２１であることから、｜１−γ｜＜１であればしきい値電圧の絶対値及びばらつき幅を減ずる事ができる。
また、トランジスタＴ２０及び電流源Ｉｉで構成されるバルク電位制御回路９１は、図４に示したバルク電位制御回路４１でもよく、しきい値電圧の低減効果を調整することが可能である。
従って、第８の実施の形態の半導体回路によれば、電流ミラー回路を低電圧電源での動作に有利な回路とすることができる。
【００５３】
（第９の実施の形態）
図１０は、本発明の第９の実施の形態に係る被制御トランジスタがソースフォロワ回路である場合の半導体回路の構成を示す回路図である。
本半導体回路は、ＭＯＳトランジスタＴ２３及び電流源Ｉｋを有するバルク電位制御回路１０１と、トランジスタＴ２４による被制御トランジスタ９０と、電流源Ｉｌとを備えて構成されている。トランジスタＴ２３及び電流源Ｉｌはそれぞれ図１のトランジスタＴ１及び電流源Ｉａに該当し、同じ回路構成となっている。
トランジスタＴ２４のソース端子は、電流源Ｉｌを介してＶＳＳに接地されることによってソースフォロワ回路構成とされている。
【００５４】
トランジスタＴ２４が飽和領域下で動作している場合、ソース電位Ｖｓ２４はゲート電位Ｖｇよりしきい値電圧Ｖｔｈ２４以上低くなるので、バルク電位制御回路１０１を付加してない場合に比べてソース電位Ｖｓ２４を大きくすることができ、低電圧動作に有利なソースフォロワ回路１００となる。
また、トランジスタＴ２３及び電流源Ｉｋで構成されるバルク電位制御回路１０１は、図４に示したバルク電位制御回路４１でもよく、しきい値電圧の低減効果を調整することが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図２】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図３】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図４】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図５】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図６】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図７】本発明の実施の形態に係る半導体回路の構成を示す回路図である。
【図８】本発明の第７の実施の形態に係る被制御トランジスタが差動増幅回路である場合の半導体回路の構成を示す回路図である。
【図９】本発明の第８の実施の形態に係る被制御トランジスタが電流ミラー回路である場合の半導体回路の構成を示す回路図である。
【図１０】本発明の第９の実施の形態に係る被制御トランジスタがソースフォロワ回路である場合の半導体回路の構成を示す回路図である。
【符号の説明】
【００５６】
１０，３０，４０，５０，６０，７０，８０，９０，１００  被バルク電位制御ＭＯＳトランジスタ（被制御トランジスタ）
１１，３１，４１，５１，６１，７１，８１，９１，１０１  バルク電位制御回路
Ｔ１，Ｔ３，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１１，Ｔ１３，Ｔ１７，Ｔ２０，Ｔ２３  バルク電位制御側のＭＯＳトランジスタ
Ｔ２，Ｔ５，Ｔ７，Ｔ９，Ｔ１２，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１８，Ｔ１９，Ｔ２１，Ｔ２２，Ｔ２４  被バルク電位制御側のＭＯＳトランジスタ
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ，Ｒｆ  抵抗器
Ｉａ，Ｉｂ，Ｉｃ，Ｉｄ，Ｉｅ，Ｉｆ，Ｉｇ，Ｉｈ，Ｉｉ，Ｉｊ，Ｉｋ，Ｉｌ  電流源
ＶＤＤ  電源
ＶＳＳ  アース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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