(57)【要約】    【課題】ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、製造が容易であり、かつ適切な値の参照電位を容易に発生させることが可能な強誘電体記憶装置を提供すること。    【解決手段】強誘電体キャパシタを用いたメモリセル(ＭＣ)を配置してなる強誘電体記憶装置であって、上記メモリセルが選択的に接続されるビット線(ＢＬ)と、参照電位を発生させるためのダミーセル(ＤＭ)が選択的に接続されるダミービット線と、を含み、上記ダミービット線が、上記ビット線と略同一の線幅及び線長を有する２つ以上の第１の配線(ＤＢＬ1，ＤＢＬ2，…)を相互に接続して構成される、強誘電体記憶装置。【選択図】    図１
2006024262.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、
前記メモリセルが選択的に接続されるビット線と、
参照電位を発生させるためのダミーセルが選択的に接続されるダミービット線と、
を含み、
前記ダミービット線が、前記ビット線と略同一の線幅及び線長を有する２つ以上の配線を相互に接続して構成される、強誘電体記憶装置。
【請求項２】
前記ビット線と前記ダミービット線を構成する前記配線の各々とが同一ピッチで配置される、請求項１に記載の強誘電体記憶装置。
【請求項３】
前記配線の相互間に設けられ、当該配線のうちで前記ダミービット線の構成に用いるもの同士を電気的に接続し、それ以外のものを電気的に絶縁する制御を担う第１のスイッチング素子を更に備える、請求項１に記載の強誘電体記憶装置。
【請求項４】
予め記憶したプログラムに基づいて、前記第１のスイッチング素子に対して動作指示信号を与えるプログラム回路と、
前記参照電位の適否を判定するテスト回路を更に備え、
前記テスト回路は、前記参照電位が適当でないと判定したときに前記プログラム回路に記憶される前記プログラムの内容を更新する、請求項３に記載の強誘電体記憶装置。
【請求項５】
前記配線のうちで前記ダミービット線の構成に用いられないものを接地電位に対して接続させる制御を担う第２のスイッチング素子を更に備える、請求項３に記載の強誘電体記憶装置。
【請求項６】
強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、
前記メモリセルが選択的に接続されるビット線と、
参照電位を発生させるためのダミーセルが選択的に接続されるダミービット線と、
を含み、
前記ダミービット線が、前記ビット線と略同一の線幅及び線長を有する第１の配線と、前記ビット線と略同一の線幅かつ当該ビット線よりも短い線長を有する第２の配線と、をそれぞれ１つ以上相互に接続して構成される、強誘電体記憶装置。
【請求項７】
前記第１の配線と前記第２の配線との相互間に設けられ、当該第１及び第２の配線のうちで前記ダミービット線の構成に用いるものを相互に電気的に接続し、それ以外のものを電気的に絶縁する制御を担う第１のスイッチング素子を更に備える、請求項６に記載の強誘電体記憶装置。
【請求項８】
前記第１及び第２の配線のうちで前記ダミービット線の構成に用いられないものを接地電位に対して接続させる制御を担う第２のスイッチング素子を更に備える、請求項７に記載の強誘電体記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載の強誘電体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）及びこれを備える電子機器に関し、特にデータ判定に用いる参照用電位を発生する技術の改良に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。強誘電体記憶装置のメモリセルとして、強誘電体キャパシタとトランジスタを各１つずつ組み合わせた１Ｔ１Ｃ型のものを採用する場合には、メモリセルに記憶されたデータを読み出してデータ内容（“０”又は“１”）を判定する際にその判定基準とする参照電位が必要となる。この参照電位を発生する方法としては、定電位発生回路を用いる方法や、参照電位発生用のメモリセル（ダミーセル）を用いる方法などが知られている。
【０００３】
ダミーセルを用いて参照電位を発生する技術の従来例は、例えば、特開２０００−２８６３９４号公報（特許文献１）に開示されている。当該文献に開示される強誘電体記憶装置では、ダミーセルに接続されるビット線（ダミービット線）の延在面内での面積をメモリセルに接続されるビット線の面積よりも大きくすることにより、ダミービット線により生じるビット線容量をより大きくし、参照電位の精度向上を図っている。
【０００４】
ところで、一般的な強誘電体記憶装置では、各ビット線及びダミービット線は略同一のものが等間隔で配置される場合が多い。かかる場合に、上記従来技術のようにダミービット線の面積増加のために当該ダミービット線の線幅を太くすると、隣り合う正規のメモリセルが接続されるビット線との間（隙間）が狭くなるため、フリンジ効果による容量（フリンジ容量）が他のビット線よりも大きく現れ、これによって参照電位の値が不適切なものとなりやすい。このような不適切な値の参照電位を基準とすると、メモリセルから読み出されるデータが誤判定される可能性が生じるという不都合がある。また、適切な参照電位を得るためには、ビット線及びダミービット線の形成時において、マスク切替、又は配線の一部切断等の方法を取る必要が生じるため製造が容易ではなく、製造効率が低下する。
【０００５】
【特許文献１】特開２０００−２８６３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、製造が容易であり、かつ適切な値の参照電位を容易に発生させることが可能な強誘電体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の態様の本発明は、強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、上記メモリセルが選択的に接続されるビット線と、参照電位を発生させるためのダミーセルが選択的に接続されるダミービット線と、を含み、上記ダミービット線が、上記ビット線と略同一の線幅及び線長を有する２つ以上の配線を相互に接続して構成されることを特徴とするものである。
【０００８】
かかる構成では、正規のメモリセルと接続されるビット線と略同一形状の配線を複数組み合わせて１つのダミービット線として機能させるので、ダミービット線の線幅をビット線よりも太くする等の不規則なデバイス設計をする必要がなく、参照電位の設定がより容易になる。したがって、適切な値の参照電位を容易に発生させることが可能となる。また、各ビット線と配線とが略同一形状であるため、製造プロセスにおける加工バラツキによる影響を回避しやすくなり、製造が容易となる。
【０００９】
好ましくは、上記ビット線と上記ダミービット線を構成する上記配線の各々とが同一ピッチで配置される。
【００１０】
本発明の構成は、上記のような各ビット線及びダミービット線が等間隔で配置される強誘電体記憶装置に対して適用することにより、フリンジ効果等の不都合を回避して、より精度の高い参照電位を発生させることが可能となる。
【００１１】
また、上記配線の相互間に設けられ、当該配線のうちで上記ダミービット線の構成に用いるもの同士を電気的に接続し、それ以外のものを電気的に絶縁する制御を担う第１のスイッチング素子を更に備えることが好ましい。
【００１２】
これにより、第１のスイッチング素子の導通状態を切り替えることで、ダミービット線の構成に寄与する配線の数を可変に設定し、または都合に応じて変更することができる。したがって、参照電位をより的確に設定することが可能となる。
【００１３】
好ましくは、予め記憶したプログラムに基づいて、上記第１のスイッチング素子に対して動作指示信号を与えるプログラム回路と、上記参照電位の適否を判定するテスト回路を更に備える。そして、上記テスト回路は、上記参照電位が適当でないと判定したときに上記プログラム回路に記憶される上記プログラムの内容を更新する。
【００１４】
参照電位の良否の判定結果をプログラム回路に反映することで、適切な参照電位が得られる。またテスト回路によるテスト結果に応じて参照電位の値を更新できるので、メモリセルの劣化に伴うビット線電位の変化にも対応が容易となり、歩留まり向上を図ることが可能となる。
【００１５】
また、上記第１の配線のうちで上記ダミービット線の構成に用いられないものを接地電位に対して接続させる制御を担う第２のスイッチング素子を更に備えることも好ましい。
【００１６】
これにより、ダミービット線の構成に寄与しない第１の配線について、当該ダミービット線によるビット線容量の変動を抑制するためのガードリングビット線として機能させることができる。
【００１７】
なお、第２のスイッチング素子についても、上記プログラム回路によって動作指示信号が与えられることが好ましい。
【００１８】
第２の態様の本発明は、強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、上記メモリセルが選択的に接続されるビット線と、参照電位を発生させるためのダミーセルが選択的に接続されるダミービット線と、を含み、上記ダミービット線が、上記ビット線と略同一の線幅及び線長を有する第１の配線と、上記ビット線と略同一の線幅かつ当該ビット線よりも短い線長を有する第２の配線と、をそれぞれ１つ以上相互に接続して構成されることを特徴とするものである。
【００１９】
かかる構成では、正規のメモリセルと接続されるビット線と略同一形状の第１の配線と、これと同一の線幅かつ短い第２の配線とを組み合わせて１つのダミービット線として機能させるので、ダミービット線の線幅をビット線よりも太くする等の不規則なデバイス設計をする必要がなく、参照電位の設定がより容易になる。したがって、適切な値の参照電位を容易に発生させることが可能となる。また、各ビット線と配線とが略同一形状であるため、製造プロセスにおける加工バラツキによる影響を回避しやすくなり、製造が容易となる。特に、線長の異なる第１及び第２の配線を組み合わせてダミービット線を構成することにより、当該ダミービット線によるビット線容量の値をより細かく補正することが可能となる。
【００２０】
また、上記第１の配線と上記第２の配線との相互間に設けられ、当該第１及び第２の配線のうちで上記ダミービット線の構成に用いるものを相互に電気的に接続し、それ以外のものを電気的に絶縁する制御を担う第１のスイッチング素子を更に備えることが好ましい。
【００２１】
これにより、第１のスイッチング素子の導通状態を切り替えることで、ダミービット線の構成に寄与する第１又は第２の配線の数を可変に設定し、または都合に応じて変更することができる。したがって、参照電位をより的確に設定することが可能となる。
【００２２】
好ましくは、予め記憶したプログラムに基づいて、上記第１のスイッチング素子に対して動作指示信号を与えるプログラム回路と、上記参照電位の適否を判定するテスト回路を更に備える。そして、上記テスト回路は、上記参照電位が適当でないと判定したときに上記プログラム回路に記憶される上記プログラムの内容を更新する。
【００２３】
参照電位の良否の判定結果をプログラム回路に反映することで、適切な参照電位が得られる。またテスト回路によるテスト結果に応じて参照電位の値を更新できるので、メモリセルの劣化に伴うビット線電位の変化にも対応が容易となり、歩留まり向上を図ることが可能となる。
【００２４】
また、上記第１及び第２の配線のうちで上記ダミービット線の構成に用いられないものを接地電位に対して接続させる制御を担う第２のスイッチング素子を更に備えることも好ましい。
【００２５】
これにより、第１及び第２の配線のうちでダミービット線の構成に寄与しないものについて、当該ダミービット線によるビット線容量の変動を抑制するためのガードリングビット線として機能させることができる。
【００２６】
なお、第２のスイッチング素子についても、上記プログラム回路によって動作指示信号が与えられることが好ましい。
【００２７】
第３の形態の本発明は、上述した強誘電体記憶装置を備えた電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
図１は、本発明の主要な特徴を説明するための回路図である。図１に示す強誘電体記憶装置は、プレート線ＰＬ及びワード線ＷＬとビット線ＢＬとが直交配置され、当該交差位置にデータを記憶させるためのメモリセル（正規メモリセル）ＭＣが接続されている。図１では１つのメモリセルＭＣについて示しているが、実際にはビット線ＢＬ、プレート線ＰＬ及びワード線ＷＬ等が複数存在し、これらの各交点にそれぞれメモリセルＭＣが接続されている。また、ダミービット線ＤＢＬ1及びプレート線ＰＬとワード線ＷＬとが直交配置され、当該交差位置に、データ読み出し時の参照電位Ｖｒｅｆを発生させるために用いられるダミーセル（参照用メモリセル）ＤＭが接続されている。
【００３０】
メモリセルＭＣとしては、１つのトランジスタＭＣＴと１つの強誘電体キャパシタＣｆｅとを組み合わせてなる１Ｔ１Ｃ型のメモリセルが採用されている。強誘電体キャパシタＣｆｅの一端はプレート線ＰＬに接続され、他端はトランジスタＭＣＴの一方のソース／ドレインに接続されている。また、トランジスタＭＣＴの他方のソース／ドレインはビット線ＢＬに接続されており、トランジスタＭＣＴのゲートはワード線ＷＬと接続されている。同様に、ダミーセルＭＣとしても、１つのトランジスタＤＭＴと１つの強誘電体キャパシタＣｄｆｅとを組み合わせてなる１Ｔ１Ｃ型のメモリセルが採用されている。強誘電体キャパシタＣｄｆｅの一端はプレート線ＰＬに接続され、他端はトランジスタＤＭＴの一方のソース／ドレインに接続されている。また、トランジスタＤＭＴの他方のソース／ドレインはビット線ＢＬに接続されており、トランジスタＤＭＴのゲートはワード線ＷＬと接続されている。このように本例では、メモリセルとダミーセルとを実質的に同一構成としている。ここで「実質的に同一構成」とは、電気的特性の観点で実質的に同一とみなせることをいい、回路構成として同一であること、及び／又はデバイス構造の観点から同一であることを含む。
【００３１】
更に本実施形態では、ダミービット線により生じるビット線容量ＣＤＢＬの大きさを可変にすべく、複数のダミービット線ＤＢＬ2、ＤＢＬ3が追加されている。ダミービット線ＤＢＬ2は、スイッチング素子としてのトランジスタＴ3を介してダミービット線ＤＢＬ1と接続されており、プログラム回路（図示せず）から動作指示信号を与えて当該トランジスタＴ3の導通状態を制御することにより、ダミービット線ＤＢＬ1との間の接続／非接続が切り替えられる。同様に、ダミービット線ＤＢＬ3は、スイッチング素子としてのトランジスタＴ4を介してダミービット線ＤＢＬ1と接続されており、プログラム回路（図示せず）から動作指示信号を与えて当該トランジスタＴ4の導通状態を制御することにより、ダミービット線ＤＢＬ1との間の接続／非接続が切り替えられる。各ダミービット線ＤＢＬ1〜ＤＢＬ3は、同一の材質を用いてほぼ同一の形状（線幅、線長、線厚み）に形成されている。またこれらのダミービット線ＤＢＬ1等は、各ビット線ＢＬ相互間の配置ピッチと同じピッチで各ビット線ＢＬと平行に配置されている。すなわち、本実施形態では、ビット線ＢＬと略同一の線幅及び線長を有する２つ以上のダミービット線（配線）を相互に接続することにより、それら全体を１つのダミービット線として機能させている。
【００３２】
ここで、容量Ｃは、電極面積をＳ、電極間距離をＬ、電極間に介在する誘電体の誘電率をεとすると下記式で表される。
Ｃ＝εＳ／Ｌ  ・・・（１）
【００３３】
ここで、ビット線ＢＬによって生じるビット線容量をＣＢＬ、ダミービット線によって生じるビット線容量をＣＤＢＬとすると、これらの容量の値は、ビット線又はダミービット線の配線面積（上記式におけるＳに対応）が大きいほど大きくなる。本例では、ビット線ＢＬと各ダミービット線ＤＢＬ1等とを同一形状に形成しているので、少なくとも、ダミービット線ＤＢＬ2をダミービット線ＤＢＬ1に接続して配線面積をビット線ＢＬの２倍とすることにより、下記式の関係を実現することができる。
ＣＤＢＬ＞ＣＢＬ  ・・・（２）
【００３４】
更には、ダミービット線ＤＢＬ2及びＤＢＬ3をダミービット線ＤＢＬ1に接続して配線面積をビット線ＢＬの３倍としてもよい。このように、本例の構成では、ダミーセルＤＭに接続されるダミービット線の数を増やすことにより、ダミービット線によるビット線容量ＣＤＢＬを大きくし、参照電位Ｖｒｅｆを所望の値に設定している。すなわち、複数のダミービット線ＤＢＬ1等が接続されたダミーセルＤＭを使用して参照電位Ｖｒｅｆが発生され、当該参照電位を用いて、図示しないセンスアンプによりメモリセルＭＣに記憶されたデータが“０”と“１”のいずれかであるかが判定される。
【００３５】
図２は、上述したデータ読み出し動作の原理をより詳細に説明するための図（グラフ）である。図中、横軸が強誘電体キャパシタに印加される電圧Ｖに対応し、縦軸が強誘電体キャパシタＣｆｅ又はＣｄｆｅに蓄積される電荷Ｑに対応している。
【００３６】
メモリセルＭＣに“１”データが記憶されていた場合に読み出されるビット線電位ＶＢＬ1、“０”データが記憶されていた場合に読み出されるビット線電位ＶＢＬ0は、それぞれ図２に示すようになる。ここで、参照電位Ｖｒｅｆとして用いることが出来る電位を得るためには、下記式の関係を満たす必要がある。
ＶＢＬ0＜Ｖｒｅｆ＜ＶＢＬ1  ・・・（３）
【００３７】
このような参照電位Ｖｒｅｆを発生させるために、ダミービット線のビット線容量ＣＤＢＬ及びビット線電位ＶＤＢＬについて説明する。上記式（２）から、図示のようにビット線容量ＣＢＬよりもビット線容量ＣＤＢＬのほうがその変化を示す直線の傾きが立ってくる、すなわち傾きが大きくなる。図２のグラフから、直線の傾きが立つほど、ビット線電位ＶＢＬ1、ＶＢＬ0及びＶＤＢＬが小さくなる。ここで、上記式（３）を満足させるためには、ダミーセルＤＭの強誘電体キャパシタＣｄｆｅに“１”データを記憶させておけばよい。ＣＤＢＬの傾きは、図示のヒステリシス曲線におけるａ点からｂ点までの間（ａ，ｂ点を含まず）と交わる直線であれば、上記式（３）を満足することができる。実際には、ビット線電位ＶＢＬ0及びＶＢＬ1と参照電位Ｖｒｅｆとの差が大きいほど安全に（精度よく安定に）データを読み出すことができるため、これらのビット線電位ＶＢＬ0及びＶＢＬ1の中間点ｃになるように、ダミービット線のビット線容量ＣＤＢＬをセッティングすることが好適である。
【００３８】
次に、上述した本発明の主要な特徴及び更なる有利な特徴を含んだ強誘電体記憶装置の構成について詳細に説明する。
【００３９】
図３は、本実施形態の強誘電体記憶装置の主要な構成を説明する回路図である。図３に示す強誘電体記憶装置１００は、データ記憶に用いられるメモリセルＭＣをアレイ状に複数配置してなるメモリセルアレイ１０１と、参照電位の発生に用いられる複数のダミーセルＤＭと複数のダミービット線ＤＢＬ1等を含んでなるダミーセルアレイ１０１と、ダミーセルアレイ１０１に含まれるダミービット線の相互間の接続／非接続を切り替えるためのトランジスタを制御するプログラム回路１０３と、参照電位Ｖｒｅｆの適否を判別してプログラム回路１０３のプログラム内容を設定・変更するテスト回路１０４と、を含んで構成されている。
【００４０】
図示のように、複数のワード線ＷＬ1〜ＷＬn及び複数のプレート線ＰＬ1〜ＰＬnと、複数のビット線ＢＬ1〜ＢＬmとが直交配置されており、各ワード線と各ビット線との交点にメモリセルＭＣが接続されている。各メモリセルとワード線等との接続状態は上記図１に示したものと同様である。また、各ワード線及び各プレート線はこれらの末端側においてダミービット線ＤＢＬ1と直交しており、各ワード線とダミービット線ＤＢＬ1との各交点にそれぞれダミーセルＤＭが接続されている。
【００４１】
各ビット線ＢＬ1〜ＢＬmと各ダミービット線ＤＢＬ1〜ＤＢＬNは、同一の材質を用いてほぼ同一の形状（線幅、線長、線厚み）に形成されている。またこれらのダミービット線ＤＢＬ1等は、各ビット線相互間の配置ピッチと同じピッチで当該ビット線と平行に配置されている。また、ダミービット線のビット線容量ＣＤＢＬの大きさを更に細かく補正することを可能とすべく、本実施形態の強誘電体記憶装置１００には、上記の各ダミービット線ＤＢＬ1〜ＤＢＬNとは線長の異なるダミービット線ＤＢＬ11及びＤＢＬ12が含まれている。本例では、ダミービット線ＤＢＬ11は各ダミービット線ＤＢＬ1等の１／４の長さ、ダミービット線ＤＢＬ12は各ダミービット線ＤＢＬ1等の１／２の長さにそれぞれ形成されている。なお、図３の構成において、各ダミービット線ＤＢＬ1〜ＤＢＬNはが「第１の配線」に対応し、ダミービット線ＤＢＬ11及びダミービット線ＤＢＬ12が「第２の配線」に対応する。
【００４２】
上述した図２を参照して説明したように、ダミービット線によるビット線容量ＣＤＢＬの傾きによって参照電位Ｖｒｅｆが決まるので、プログラム回路１０３を用いて各トランジスタＴ1〜ＴMを任意に選択し、ダミービット線ＤＢＬ1〜ＤＢＬN及びＤＢＬ11、ＤＢＬ12の相互間を適宜接続することにより、最適なビット線容量ＣＤＢＬを決定することが可能となる。なお、各トランジスタＴ1〜ＴMが「第１のスイッチング素子」に対応する。
【００４３】
また、本例では、ビット線容量ＣＤＢＬの形成に寄与しないダミービット線（非接続状態のダミービット線）については、プログラム回路１０３によってトランジスタＴ11〜Ｔ1Mのそれぞれを適宜選択することにより接地（グランドに接続）している。なお、各トランジスタＴ11〜Ｔ1Mには、上述した各トランジスタＴ1〜ＴMに入力される信号の反転信号を入力すると、回路構成が簡略化されて好ましい。これにより、被接続状態のダミービット線を、フリンジ効果による容量の発生等の外部要因によるビット線容量ＣＤＢＬの変化を抑制するためのガードリングビット線として機能させることが可能となる。なお、各トランジスタＴ11〜Ｔ1Mが「第２のスイッチング素子」に対応する。
【００４４】
図４は、各トランジスタＴ1〜ＴMの選択状態とこれにより実現されるビット線容量ＣＤＢＬの大きさの関係を示す図である。なお、ダミービット線によるビット線容量ＣＤＢＬの大きさは、一のビット線（例えばビット線ＢＬ1）によるビット線容量ＣＢＬとの比で表されている。図４に示すように、各トランジスタＴ1〜ＴMのいずれも非選択とした場合には、ダミービット線ＤＢＬ1のみがビット線容量の発生に寄与するため、ビット線容量ＣＤＢＬ（比容量）は「１」となる。また、トランジスタＴ1を選択した場合には、ダミービット線ＤＢＬ1及びＤＢＬ11がビット線容量の発生に寄与し、ビット線容量ＣＤＢＬ（比容量）は「１＋１／４」となる。同様に、トランジスタＴ2を選択した場合には、ダミービット線ＤＢＬ1及びＤＢＬ12がビット線容量の発生に寄与し、ビット線容量ＣＤＢＬ（比容量）は「１＋１／２」となる。以下、同様に、各トランジスタの選択状態を切り替えることにより、ビット線容量ＣＤＢＬ（比容量）を「１＋３／４」、「２」、「２＋１／４」、「２＋１／２」、…、「ｎ＋３／４」と可変に設定することができる。
【００４５】
次に、プログラム回路１０３の具体例について説明する。プログラム回路１０３としては、メタルヒューズを用いるものを採用してもよいが、この場合には一度メタルヒューズを切断してしまうと、その後ビット線容量ＣＤＢＬを変更したい場合にはリペアが必要となる。このため、以下に説明するような強誘電体キャパシタを用いたプログラム回路を採用したほうが、後にビット線容量ＣＤＢＬの増減が容易となり好ましい。
【００４６】
図５は、プログラム回路１０３の構成の一例を示す図である。プログラム回路１０３は、フリップフロップ１１０と、記憶部１２０と、ディスチャージ部１３０と、結合部１４０と、書き込み部１５０と、出力部１６０とを含んで構成されている。プログラム回路１０３は、不揮発性記憶装置である記憶部１２０に記憶されたデータを読み出し、読み出された当該データをフリップフロップ１１０に書き込むことにより、当該データを出力信号ＯＵＴとして外部に供給する回路である。
【００４７】
フリップフロップ１１０は、第１のインバータ１１２及び第２のインバータ１１４と、当該フリップフロップ１１０と外部とを電気的に接続する第１の端子１１６及び第２の端子１１８とを有して構成される。第１のインバータ１１２及び第２のインバータ１１４は、それぞれ入力端及び出力端を有しており、第１のインバータ１１２の出力端は第２のインバータ１１４の入力端に電気的に接続されており、第２のインバータ１１４の出力端は第１のインバータ１１２の入力端に電気的に接続されている。また、第１のインバータ１１２の入力端及び第２のインバータ１１４の出力端は、第１の端子１１６に電気的に接続されており、第１のインバータ１１２の出力端及び第２のインバータ１１４の入力端は第２の端子１１８に電気的に接続されている。
【００４８】
記憶部１２０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４を有して構成される。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、それぞれ一端及び他端を有する。第１の強誘電体キャパシタ１２２の一端は、第１の端子１１６に電気的に接続可能に構成されており、また、第２の強誘電体キャパシタ１２４の一端は、第２の端子１１８に電気的に接続可能に構成されている。また、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は、プレート線１２６に電気的に接続されている。
【００４９】
また、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には相補のデータが記憶されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、常誘電体特性に基づく容量が互いに異なる。したがって、フリップフロップ１１０と記憶部１２０とが電気的に接続されている場合、第１の強誘電体キャパシタ１２２は、第１の端子１１６に所定の容量を与え、また、第２の強誘電体キャパシタ１２４は、第２の端子１１８に当該所定の容量と異なる容量を与える。
【００５０】
ディスチャージ部１３０は、制御信号ＲＥの電位に基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を制御することにより、当該一端の電位と他端の電位を略同電位にする。具体的には、ディスチャージ部１３０は、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタ１２４の一端の電位を、プレート線１２６の電位と略同電位にすることにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を略ゼロにする。
【００５１】
本例においてディスチャージ部１３０は、ｎ型ＭＯＳトランジスタ１３２及び１３４と、第３のインバータ１３６とを有して構成される。ｎ型ＭＯＳトランジスタ１３２及び１３４は、一端が接地されており、他端がそれぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に電気的に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３２及び１３４は、ゲートの電位に基づいて、それぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を接地電位にするか否かを制御する。また、第３のインバータ１３６は、入力に供給された制御信号ＲＥの論理値を反転してｎ型ＭＯＳトランジスタ１３２及び１３４のゲートに供給する。
【００５２】
結合部１４０は、制御信号ＲＥの電位に基づいて、フリップフロップ１１０と記憶部とを電気的に接続するか否かを制御する。すなわち、結合部１４０は、第１の強誘電体キャパシタ１２２と第１の端子１１６とを、また、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。
【００５３】
本例において結合部１４０は、ｎ型ＭＯＳトランジスタ１４２及び１４４を有して構成される。ｎ型ＭＯＳトランジスタ１４２は、ソース又はドレインの一方が第１の強誘電体キャパシタ１２２に電気的に接続されており、他方が第１の端子１１６に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４２は、ゲートの電位に基づいて、第１の強誘電体キャパシタ１２２と第１の端子１１６とを電気的に接続するか否かを制御する。また、ｎ型ＭＯＳトランジスタ１４４は、ソース又はドレインの一方が第２の強誘電体キャパシタ１２４に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４４のゲートに電位に基づいて、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。
【００５４】
書き込み部１５０は、制御信号ＩＥ及びＩＮの電位に基づいて、フリップフロップ１１０に記憶データを書き込む。書き込み部１５０は、第４のインバータ１５２と、伝送ゲート１５４とを有して構成されている。第４のインバータ１５２は、入力として制御信号ＩＥを受け取り、当該制御信号ＩＥを反転した信号を、伝送ゲート１５４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１５４は、一端に制御信号ＩＮが供給されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１５４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＩＥが供給されている。すなわち、書き込み部１５０は、制御信号ＩＥの電位に基づいて、制御信号ＩＮを第１の端子１１６に供給するか否かを制御することにより、第１の端子１１６の電位を制御する。これにより、フリップフロップ１１０に所定の記憶データを書き込むことができる。
【００５５】
出力部１６０は、制御信号ＯＥの電位に基づいて、フリップフロップ１１０に書き込まれた記憶データを示す出力信号ＯＵＴを出力する。本例において出力部１６０は、第５のインバータ１６２と、伝送ゲート１６４と、ＮＡＮＤ回路１６６とを有して構成される。
【００５６】
第５のインバータ１６２は、入力として制御信号ＯＥを受け取り、当該制御信号ＯＥを反転した信号を、伝送ゲート１６４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１６４は、一端が第２の端子１１８に電気的に接続されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１６４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＯＥが供給されている。ＮＡＮＤ回路１６６は、制御信号ＯＥと伝送ゲート１６４の他端の電位との否定論理積を出力信号ＯＵＴとして出力する。
【００５７】
図６は、参照電位Ｖｒｅｆを最適化するための手順を説明するフローチャートである。当該図６に沿って、テスト回路１０４を用いて参照電位Ｖｒｅｆの最適化を行う手順について説明する。
【００５８】
まず、テスト回路１０４により、各メモリセルＭＣに記憶されているデータの読み出し動作（リード動作）が行われる（ステップＳ１００）。なお、各メモリセルＭＣには予め所定のテストデータが書き込まれているものとする。
【００５９】
次に、テスト回路１０４により、誤データの検出が行われる（ステップＳ１０１）。具体的には、テスト回路１０４により、ステップＳ１００において読み出したデータと、上記のテストデータ（書き込まれていたはずのデータ）とが比較され、読み出しデータに誤りがあるか否かが検出される。
【００６０】
誤データが検出された場合には、ステップＳ１０１で「ＮＧ」判定がなされる。この場合、テスト回路１０４は、プログラム回路１０３のプログラム状態を制御する信号を生成し、当該信号をプログラム回路１０３へ出力する（ステップＳ１０２）。
【００６１】
この信号に基づいて、プログラム回路１０３により、各トランジスタＴ1〜ＴMの導通状態が任意に設定され（ステップＳ１０３）、各トランジスタの選択状態が記憶される（ステップＳ１０４）。
【００６２】
その後、上述したステップＳ１００に戻り、以降の処理が繰り返される。誤データが検出されなくなった場合には、ステップＳ１０１で「ＯＫ」判定がなされ、処理が終了する。また、誤データが検出される場合には、順次、各トランジスタＴ1等の選択状態が変更され（上記図４参照）、処理が続行される。このような処理により、最適な参照電位Ｖｒｅｆが得られるように、各トランジスタＴ1等の選択状態が設定される。
【００６３】
図７は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図７において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００６４】
このように、本実施形態の強誘電体記憶装置では、正規のメモリセルと接続されるビット線と略同一形状の配線（各ダミービット線）を２本以上組み合わせ、又はビット線と略同一形状の配線（第１の配線）及びこれと同一の線幅かつ短い配線（第２の配線）を各１つ以上組み合わせ、全体として１つのダミービット線として機能させている。これにより、ダミービット線の線幅をビット線よりも太くする等の不規則なデバイス設計をする必要がなく、参照電位の設定がより容易になる。したがって、適切な値の参照電位を容易に発生させることが可能となる。また、各ビット線及び配線（各ダミービット線ＤＢＬ1等）が線長を除いて略同一形状であるため、製造プロセスにおける加工バラツキによる影響を回避しやすくなり、製造が容易となる。特に本実施形態の構成では、ビット線とダミービット線との間が狭くなることによるフリンジ効果等の不都合を生じることがないため、より精度の高い参照電位を発生させることが可能となる。
【００６５】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の趣旨の範囲内において種々の変形実施が可能である。
【００６６】
図８は、強誘電体記憶装置の他の構成例を説明する回路図である。図８に示す強誘電体記憶装置１００ａは、基本的には上述した図３に示した強誘電体記憶装置１００と同様な構成を有しており、各トランジスタＴ1〜ＴMとしてＰＭＯＳトランジスタを用いている点が相違している。これにより、トランジスタＴ1及びトランジスタＴ11への入力信号、トランジスタＴ2及びトランジスタＴ12への入力信号、・・・、トランジスタＴM及びトランジスタＴ1Mへの入力信号、のそれぞれを共通化することが可能となる。したがって、プログラム回路１０３の制御の簡略化が可能となる。
【００６７】
また、上述した実施形態では、線長の短いダミービット線の例として、長さが１／２及び１／４のものを用いる場合を説明したが、これら以外にも種々の長さ（例えば１／３等）のダミービット線を用意しておけば、ダミービット線のビット線容量ＣＤＢＬの大きさを更に細かく補正することが可能となる。
【図面の簡単な説明】
【００６８】
【図１】本発明の主要な特徴を説明するための回路図である。
【図２】データ読み出し動作の原理をより詳細に説明するための図である。
【図３】本実施形態の強誘電体記憶装置の主要な構成を説明する回路図である。
【図４】各トランジスタの選択状態とビット線容量との関係を示す図である。
【図５】プログラム回路の構成の一例を示す図である。
【図６】参照電位を最適化するための手順を説明するフローチャートである。
【図７】強誘電体記憶装置を備えた電子機器の一例を示す斜視図である。
【図８】強誘電体記憶装置の他の構成例を説明する回路図である。
【符号の説明】
【００６９】
１００…強誘電体記憶装置、  ＢＬ…ビット線、  ＭＣ…メモリセル、  ＤＭ…ダミーセル、  ＤＢＬ1、ＤＢＬ2、ＤＢＬ3…ダミービット線（配線）、  ＣＤＬ…ビット線容量、  ＣＤＢＬ…（ダミービット線による）ビット線容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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