(57)【要約】【課題】  マイクロコンピュータ等において、ノイズ耐量向上の為に挿入される電源間容量について、設計時のノイズ耐量見積もりは困難であり、且つプロセス微細化に伴い挿入できる容量も減少傾向であるため、電源容量の有効活用を図る。【解決手段】  電源間（ＶＤＤＳ３−ＶＳＳＳ４）に挿入される容量切替回路１０と、Ｐチャンネルトランジスタによって形成される容量セル１１とＮチャンネルトランジスタによって形成される容量セル１２とソフトウェアにより出力信号を制御できる容量切替制御回路１３を搭載することにより、ソフトウェアにより電源容量の挿入箇所や挿入個数の調整が可能となり、設計後にでもノイズ耐量調整が可能となり、また動作中に必要な回路、箇所への容量を適切に制御することで電源間容量を有効に利用することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源間（ＶＤＤ−ＶＳＳ）に挿入されたＣＭＯＳトランジスタによる容量セルと、前記容量セルのゲート固定を‘Ｈ’、‘Ｌ’に切り替えを行うことで電源間容量の有無を制御する容量切替制御回路とを有し、前記容量切替制御回路から出力される容量切替信号がＯＮである時のみ電源間の前記容量セルに容量が形成されることを特徴とする容量回路。
【請求項２】
容量切替制御回路は、書き換え可能なメモリと、前記メモリに格納されたデータにより容量セルの任意の箇所のゲート固定を‘Ｈ’、‘Ｌ’に切り替えることのできる容量制御回路とを有する請求項１記載の容量回路。
【請求項３】
動作ＯＮ／ＯＦＦ回路を有する周辺回路と、前記周辺回路への電源間（ＶＤＤ−ＶＳＳ）に形成する容量セルと、ＣＰＵからの動作ＯＮ／ＯＦＦ信号により、前記動作ＯＮ／ＯＦＦ回路から出力される容量切替信号によって、前記容量セルの接続先を制御し、変更する容量切替スイッチとを備え、前記周辺回路において、周辺回路の動作時のみ容量切替信号がＯＮになり、前記容量切替スイッチがＯＮになることで電源間の前記容量セルに容量が形成されることを特徴とする容量回路。
【請求項４】
複数の周辺回路およびこれに対応する複数の容量セルを有し、一方の周辺回路の動作時に一方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成され、他方の周辺回路が動作しない時に容量切替信号がＯＦＦになり、容量切替スイッチがＯＦＦになることで、他方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成される請求項３記載の容量回路。
【請求項５】
記憶素子への電源間（ＶＤＤ−ＶＳＳ）に形成する容量セルと、ＣＰＵからのマイクロコンピュータへのリセット信号およびソフトウェアによって、容量接続切替信号を生成し電源間容量のＯＮ、ＯＦＦを制御する容量切替制御回路とを備え、前記容量切替接続信号がＯＮからＯＦＦへ変化したときに電源間の前記容量セルに形成されていた容量を放電し、前記記憶素子への初期化信号を任意に生成することを特徴とする容量回路。
【請求項６】
前記容量セルはＣＭＯＳトランジスタにより形成され、前記容量切替制御回路から生成された容量接続切替信号によって前記容量セルのゲート固定を‘Ｈ’、‘Ｌ’切り替えを行う容量切替スイッチを有する請求項５記載の容量回路。
【請求項７】
昇圧回路と、前記昇圧回路に接続された抵抗と、容量と、クロックに同期して大電流を必要とする大電流回路と、前記抵抗と容量を接続する第１スイッチと、前記容量と大電流回路を接続する第２スイッチとを備え、前記大電流回路のピーク電流時に、前記第１スイッチにより前記昇圧回路と容量が切断され、前記第２スイッチにより前記容量と大電流回路が接続されることで、前記昇圧回路により前記容量に充電された電荷を放電により電源を補うことを特徴とする容量回路。
【請求項８】
システムＬＳＩの電源と、前記電源に接続されたＲＡＭと、ＲＡＭ以外の任意回路と、容量と、前記任意回路と容量を接続するスイッチとを備え、前記システムＬＳＩが瞬時停止したとき、電圧検知によりある一定の電圧を下回ると前記スイッチがＯＦＦになることにより、前記ＲＡＭ以外の任意回路に付加されている容量をＲＡＭのみに供給可能としたことを特徴とする容量回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩの容量回路に関するものである。
【背景技術】
【０００２】
従来、システムＬＳＩのノイズ耐圧向上の為に電源間にＣＭＯＳなどによる容量が挿入されている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−１４２５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来マイクロコンピュータ等が搭載されるセット基盤において、セットメーカ側でソフト開発や初期ＭＰ時にＦｌａｓｈ品でノイズ対策や評価を実施した後、マスクＲＯＭ品へＭＰ切替することが一般的である。その為、シリーズ品（マスクＲＯＭ品、Ｆｌａｓｈ品等）のノイズ耐量は等しく、もしくはマスクＲＯＭ品がＦｌａｓｈ品よりもノイズ耐量は強くなるように設計する必要がある。マイクロコンピュータのノイズ耐量強化手法としては、外来ノイズによる誤動作を防止し電源を安定化させる目的で、電源間の任意の箇所にＣＭＯＳトランジスタによる容量セルを挿入することが一般的である。しかし、ノイズ耐量はチップ内の容量値以外に、容量挿入箇所やＩＲドロップ、Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ等の要因により変わる為、設計段階でのノイズ耐量見積もりは非常に困難である。以上のことにより、シリーズ品のノイズ耐量を期待する関係にできなかった場合は、マスクＲＯＭ品を再設計するか、もしくはＦｌａｓｈ品からマスクＲＯＭ品へＭＰ切替する際にセット基盤のノイズ対策を変更する必要があった。また、プロセスの微細化に伴い、チップ内に挿入できる容量は減少傾向にあり、適正な箇所に適正量の容量を挿入することが困難になってきている。
【０００４】
また、システムＬＳＩの暴走時にＲＡＭ等記憶素子へ暴走回数や暴走要因等の情報を記憶させ、ソフトリセットによりシステムＬＳＩをリセットし、リセット解除後直後にＲＡＭ等記憶素子の値を読み出し復帰の動作を決定する場合、現状のＲＡＭ等記憶素子はパワーオンリセット時は初期値不定であり、ＲＡＭ等記憶素子の読み出す値がエラー処理実施の値と一致した時にパワーオン直後、エラー処理を行ってしまう。仮に、これを回避する為に、ＲＡＭ等記憶素子をシステムＬＳＩリセット信号と連動し生成した場合には、パワーオンリセット時にＲＡＭ等記憶素子を初期化することは可能であるが、暴走時のソフトリセット時にＲＡＭ等記憶素子へ記憶させた暴走回数や要因等の情報もソフトリセットにより初期化され暴走時のエラー処理が実施できない課題がある。
【０００５】
また、システムクロックに同期し大電流を必要とする回路が搭載されたシステムＬＳＩでは前記大電流により発生する電源ドロップによる誤動作やノイズ耐圧の低下が課題である。
【０００６】
また、システムＬＳＩが、瞬時停止したとき、従来は、実行中のソフトプログラムが暴走することで、リセットがかかってしまい、瞬時停止前のソフトプログラムに復帰することが出来なかった。
【０００７】
したがって、この発明の目的は、上記従来の課題を解決するもので、マイクロコンピュータ等において、ノイズ耐量向上の為に挿入される電源間容量について、設計時のノイズ耐量見積もりは困難であり、且つプロセス微細化に伴い挿入できる容量も減少傾向であるため、電源容量の有効活用を図ることであり、容量切替制御により電源間の容量をＯＮ／ＯＦＦを行うことで、マスクＲＯＭ品とＦｌａｓｈ品のノイズ耐量を同等にし、また動作中に必要な回路、箇所への容量を適切に制御し電源間容量を有効に利用することでノイズ強化することである。また、システムＬＳＩにおいて、暴走時のソフトリセット時にＲＡＭ等記憶素子へ記憶させた暴走回数や要因等の情報もソフトリセットにより初期化され暴走時のエラー処理が実施できないことを回避し、また大電流により発生する電源ドロップによる誤動作やノイズ耐圧の低下を防止し、またシステムＬＳＩの瞬時停止前のソフトプログラムに復帰することが出来る容量回路を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するためにこの発明の請求項１記載の容量回路は、電源間（ＶＤＤ−ＶＳＳ）に挿入されたＣＭＯＳトランジスタによる容量セルと、前記容量セルのゲート固定を‘Ｈ’，‘Ｌ’に切り替えを行うことで電源間容量の有無を制御する容量切替制御回路とを有し、前記容量切替制御回路から出力される容量切替信号がＯＮである時のみ電源間の前記容量セルに容量が形成される。
【０００９】
請求項２記載の容量回路は、請求項１記載の容量回路において、容量切替制御回路は、書き換え可能なメモリと、前記メモリに格納されたデータにより容量セルの任意の箇所のゲート固定を‘Ｈ’，‘Ｌ’に切り替えることのできる容量制御回路とを有する。
【００１０】
請求項３記載の容量回路は、動作ＯＮ／ＯＦＦ回路を有する周辺回路と、前記周辺回路への電源間（ＶＤＤ−ＶＳＳ）に形成する容量セルと、ＣＰＵからの動作ＯＮ／ＯＦＦ信号により、前記動作ＯＮ／ＯＦＦ回路から出力される容量切替信号によって、前記容量セルの接続先を制御し、変更する容量切替スイッチとを備え、前記周辺回路において、周辺回路の動作時のみ容量切替信号がＯＮになり、前記容量切替スイッチがＯＮになることで電源間の前記容量セルに容量が形成される。
【００１１】
請求項４記載の容量回路は、請求項３記載の容量回路において、複数の周辺回路およびこれに対応する複数の容量セルを有し、一方の周辺回路の動作時に一方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成され、他方の周辺回路が動作しない時に容量切替信号がＯＦＦになり、容量切替スイッチがＯＦＦになることで、他方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成される。
【００１２】
また従来技術では、電源間に挿入された容量をノイズ強化の目的でのみ利用してきたが、電源間容量と請求項１における容量切替回路を他の用途で使用することにより、システムＬＳＩがかかえるその他の問題についても以下のように解決することができる。
【００１３】
請求項５記載の容量回路は、記憶素子への電源間（ＶＤＤ−ＶＳＳ）に形成する容量セルと、ＣＰＵからのマイクロコンピュータへのリセット信号およびソフトウェアによって、容量接続切替信号を生成し電源間容量のＯＮ、ＯＦＦを制御する容量切替制御回路と、前記容量接続切替信号によって制御される容量接続切替スイッチとを備え、前記容量切替接続信号がＯＮからＯＦＦへ変化したときに電源間の前記容量セルに形成されていた容量を放電し、前記記憶素子への初期化信号を任意に生成する。
【００１４】
請求項６記載の容量回路は、請求項５記載の容量回路において、容量セルはＣＭＯＳトランジスタにより形成され、容量接続切替スイッチは前記容量セルのゲート固定を‘Ｈ’，‘Ｌ’切り替えを行う。
【００１５】
請求項７記載の容量回路は、昇圧回路と、前記昇圧回路に接続された抵抗と、容量と、クロックに同期して大電流を必要とする大電流回路と、前記抵抗と容量を接続する第１スイッチと、前記容量と大電流回路を接続する第２スイッチとを備え、前記大電流回路のピーク電流時に、前記第１スイッチにより前記昇圧回路と容量が切断され、前記第２スイッチにより前記容量と大電流回路が接続されることで、前記昇圧回路により容量に充電された電荷を放電により電源を補う。
【００１６】
請求項８記載の容量回路は、システムＬＳＩの電源と、前記電源に接続されたＲＡＭと、ＲＡＭ以外の任意回路と、容量と、前記任意回路と容量を接続するスイッチとを備え、前記システムＬＳＩが瞬時停止したとき、電圧検知によりある一定の電圧を下回ると前記スイッチがＯＦＦになることにより、前記ＲＡＭ以外の任意回路に付加されている容量をＲＡＭのみに供給可能とした。
【発明の効果】
【００１７】
この発明の請求項１記載の容量回路によれば、電源間（ＶＤＤ−ＶＳＳ）に挿入されたＣＭＯＳトランジスタによる容量セルと、容量セルのゲート固定を‘Ｈ’，‘Ｌ’に切り替えを行うことで電源間容量の有無を制御する容量切替制御回路とを有し、容量切替制御回路から出力される容量切替信号がＯＮである時のみ電源間の容量セルに容量が形成されるので、容量切替制御により、例えばマイクロコンピュータ中に回路を挿入した場合、設計段階以降（例えばＭＰ段階）においてもソフトウェアにより容量値や容量挿入箇所を任意に変更することが可能となり、シリーズ品（マスクＲＯＭ品、Ｆｌａｓｈ品等）におけるノイズ耐量をユーザのセット基盤でのノイズ対策を変更しなくても、ソフトウェアにより容易且つ確実に期待する関係にすることができる。
【００１８】
請求項２では、容量切替制御回路は、書き換え可能なメモリと、メモリに格納されたデータにより容量セルの任意の箇所のゲート固定を‘Ｈ’，‘Ｌ’に切り替えることのできる容量制御回路とを有するので、容量値や容量挿入箇所を任意に変更することが可能となる。
【００１９】
この発明の請求項３記載の容量回路によれば、周辺回路において、周辺回路の動作時のみ容量切替信号がＯＮになり、容量切替スイッチがＯＮになることで電源間の容量セルに容量が形成されるので、容量切替制御により、ＣＰＵから動作している周辺回路に対して、必要な回路への容量切替スイッチ、容量切替信号、容量によって、容量形成が適切に行われ、適正な箇所に適正な容量を入れた場合と同様のノイズ強化を実現できる。
【００２０】
請求項４では、複数の周辺回路およびこれに対応する複数の容量セルを有し、一方の周辺回路の動作時に一方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成され、他方の周辺回路が動作しない時に容量切替信号がＯＦＦになり、容量切替スイッチがＯＦＦになることで、他方の周辺回路の容量セルにより一方の周辺回路に対して容量が形成されるため、２倍の容量が形成される。
【００２１】
この発明の請求項５記載の容量回路によれば、容量切替接続信号がＯＮからＯＦＦへ変化したときに電源間の容量セルに形成されていた容量を放電し、記憶素子への初期化信号を任意に生成するので、容量値を任意に変更することにより、電源投入直後のＲＡＭ等の記憶素子の初期化と電源が安定した後の記憶素子の初期化を任意に行うことが可能となる。このように、パワーオン時の初期化信号と電源が安定し容量が十分放電できる状態でのソフトリセットによる初期化信号とを別タイミングにすることが出来る為、ＲＡＭ等記憶素子をパワーオンリセット時は初期化、ソフトリセット時は容量の放電量を任意に設定することで初期化の有無を選択できる。
【００２２】
請求項６では、請求項５記載の容量回路において、容量セルはＣＭＯＳトランジスタにより形成され、容量切替制御回路から生成された容量接続切替信号によって容量セルのゲート固定を‘Ｈ’、‘Ｌ’切り替えを行う容量切替スイッチを有することが好ましい。
【００２３】
この発明の請求項７記載の容量回路によれば、大電流回路のピーク電流時に、第１スイッチにより昇圧回路と容量が切断され、第２スイッチにより容量と大電流回路が接続されることで、昇圧回路により容量に充電された電荷を放電により電源を補うので、ピーク電流時に発生する電源ドロップを抑えることが可能になる。これにより、電源が安定することから、ノイズ耐圧の向上が可能となる。
【００２４】
この発明の請求項８記載の容量回路によれば、システムＬＳＩが瞬時停止したとき、電圧検知によりある一定の電圧を下回るとスイッチがＯＦＦになることにより、ＲＡＭ以外の任意回路に付加されている容量をＲＡＭのみに供給可能としたので、システムＬＳＩが瞬時停止したときのＲＡＭのデータ保持期間を延ばすことができる。ＲＡＭはソフトプログラムがどこまで実行されているかがわかるようなデータを一定周期で書き込むようにしておくことで、瞬時停止前のソフトプログラムに復帰することが出来る優れた電源容量切替回路である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２６】
本発明の第１の実施の形態を図１および図２に基づいて説明する。図１および図２は本発明の第１の実施の形態における容量切替回路の回路図である。
【００２７】
図１において、電源間（ＶＤＤＳ３−ＶＳＳＳ４）に挿入される容量切替回路１０は、Ｐチャンネルトランジスタによって形成される容量セル１１と、Ｎチャンネルトランジスタによって形成される容量セル１２と、ソフトウェアにより出力信号を制御できる容量切替制御回路１３とで構成され、容量切替制御回路１３から出力される容量切替信号Ｓ１はＰチャンネルトランジスタ容量セル１１のゲートに接続され、容量切替信号Ｓ１の反転信号Ｓ２はＮチャンネルトランジスタ１２のゲートに接続されている。
【００２８】
容量切替制御回路１３は、書き換え可能なメモリ（例えばＲＡＭやレジスタなど）と、メモリに格納されたデータにより任意の箇所の容量に対してそれぞれ出力値を‘Ｈ’、‘Ｌ’切り替えることの出来る制御回路で構成されている。
【００２９】
図２において、容量切替制御回路１３は、書き換え可能なメモリ１７と容量制御回路１８から構成され、メモリ１７と容量制御回路１８はメモリのアドレスバスＳ５とデータバスＳ６とで接続されている。容量制御回路１８から出力される容量制御信号Ｓ７は、スイッチ１４と接続され、スイッチ１４は容量１５と接続され、容量１６は任意回路１６と接続されている。
【００３０】
以上のように構成された容量切替回路の動作を図１、図２を用いて説明する。
【００３１】
動作の説明は、図１を用いて容量切替制御回路１３から出力される容量切替信号Ｓ１が‘Ｈ’の場合と‘Ｌ’の場合における容量切替動作について説明し、図２を用いて任意回路への容量切替方法について説明する。
【００３２】
まず、容量切替制御回路１３から出力される容量切替信号Ｓ１が‘Ｈ’の場合について説明する。容量切替信号Ｓ１が‘Ｈ’の場合、Ｎチャンネルトランジスタによって形成される容量セル１２のゲートは‘Ｈ’となり、ＮチャンネルトランジスタがＯＮ状態となり、ゲート酸化膜上に容量を形成する。また、Ｐチャンネルトランジスタによって形成される容量セル１１においても、容量切替信号Ｓ１の反転信号Ｓ２が‘Ｌ’の場合、Ｐチャンネルトランジスタによって形成される容量セル１１のゲートは‘Ｌ’となり、ＰチャンネルトランジスタがＯＮ状態となり、ゲート酸化膜上に容量を形成する。
【００３３】
次に、容量切替制御回路１３から出力される容量切替信号Ｓ１が‘Ｌ’の場合について説明する。容量切替信号Ｓ１が‘Ｌ’の場合、Ｎチャンネルトランジスタによって形成される容量セル１２のゲートは‘Ｌ’となり、ＮチャンネルトランジスタがＯＦＦ状態となるため、容量は形成されない。また、Ｐチャンネルトランジスタによって形成される容量セル１１においても、容量切替信号Ｓ１の反転信号Ｓ２が‘Ｈ’の場合、Ｐチャンネルトランジスタによって形成される容量セル１２のゲートは‘Ｈ’となり、ＰチャンネルトランジスタがＯＦＦ状態となるため、容量は形成されない。
【００３４】
以上のように、容量切替信号Ｓ１とその反転信号Ｓ２により電源間（ＶＤＤＳ３−ＶＳＳＳ４）に挿入される容量値を任意に変更することができる。また以降の説明については、Ｎ・Ｐチャンネルトランジスタのゲート酸化膜上に形成される容量を総称して「容量」、Ｎ・Ｐチャンネルトランジスタのゲート部分を容量形成するかどうかの「スイッチ」と呼ぶことにする。
【００３５】
次に図２を用いて任意回路への容量切替方法について説明する。まず電源投入時は、メモリ１７の規定のアドレスＳ５に格納されたデータＳ６を元に容量制御回路１８よりそれぞれ任意回路１６に接続されるスイッチ１４に容量制御信号Ｓ７が出力され容量のＯＮ／ＯＦＦが決定される。この場合のメモリ１７に格納されている初期データはチップ設計時に設計者があらかじめ期待するノイズ耐量になるよう容量値や付加する箇所を決定した値が格納されているものとする。セット基盤においてノイズ評価を実施した結果、評価結果が期待するノイズ耐量でなかった場合、メモリ１７の規定アドレスＳ５のデータＳ６を書き換え、任意回路１６に接続される容量１５の接続を変更することで容量値や容量挿入箇所を任意に変更することができる。
【００３６】
以上のように、電源間に挿入される容量をソフトウェアにより調整することが可能となり、ノイズ耐量をユーザ側で任意に変更することができる。
【００３７】
本発明の第２の実施の形態を図３に基づいて説明する。図３は本発明の第２の実施の形態における回路構成図である。
【００３８】
図３において、２００はシステムＬＳＩ、２０１はＣＰＵ、２０２は周辺回路１、２０３は動作ＯＮ／ＯＦＦ回路Ａ、２０４は容量切替スイッチ１、２０５は容量Ａ、２１２は周辺回路Ｂ、２１３は動作ＯＮ／ＯＦＦ回路Ｂ、２１４は容量切替スイッチＢ、２１５は容量Ｂ、Ｓ２０１は動作ＯＮ／ＯＦＦ信号Ａ、Ｓ２０３は容量切替信号Ａ、Ｓ２１１は動作ＯＮ／ＯＦＦ信号Ｂ、Ｓ２１３は容量切替信号Ｂである。
【００３９】
システムＬＳＩ２００は、ＣＰＵ２０１、周辺回路Ａ２０２、周辺回路Ｂ２１２は従来からの回路構成と同じである。また、周辺回路は周辺回路Ａ２０２、周辺回路Ｂ２１２に加えて複数個であっても構わない。ＶＤＤ−ＶＳＳ間で形成する容量Ａ２０５、容量Ｂ２１５は、トランジスタで構成されているもので構成方法は問わない。また、容量Ａ２０５、容量Ｂ２１５に加えて複数個であっても構わない。周辺回路Ａ２０２に容量Ａ２０５、容量Ｂ２１５を形成する信号は、ＣＰＵ２０１から出力される動作ＯＮ／ＯＦＦ信号ＡＳ２０１により、周辺回路Ａ２０２が動作する。その周辺回路Ａ２０２の内部に動作ＯＮ／ＯＦＦ回路Ａ２０３を備えており、周辺回路Ａ２０２が動作しているかしていないかを判断している。そこから出力される動作ＯＮ／ＯＦＦ回路Ａ２０３から容量切替信号ＡＳ２０３が出力されて、容量切替スイッチＡ２０４を制御しており、容量切替スイッチＡ２０４により、容量Ａ２０５、容量Ｂ２１５を形成するか決定する。同様にＣＰＵ２０１から出力される動作ＯＮ／ＯＦＦ信号ＢＳ２１１により、周辺回路Ｂ２１２が動作する。その周辺回路Ｂ２１２の内部に動作ＯＮ／ＯＦＦ回路Ｂ２１３を備えており、周辺回路Ｂ２１２が動作しているかしていないかを判断している。そこから出力される動作ＯＮ／ＯＦＦ回路Ｂ２１３から容量切替信号ＢＳ２１３が出力されて、容量切替スイッチＢ２１４を制御しており、容量切替スイッチＢ２１４により、容量Ａ２０５、容量Ｂ２１５を形成するか決定する。
【００４０】
周辺回路、容量が周辺回路Ａ２０２、周辺回路Ｂ２１２に加えて複数個ある場合、容量Ａ２０５、容量Ｂ２１５に加えて複数個ある場合も同様の制御により容量形成を決定する。動作によって、複数個の周辺回路が同時に動作している場合は、容量/周辺回路動作数の関係になる。
【００４１】
次に図３の動作について説明する。
（１）周辺回路Ａだけが動作する場合
電源投入後、システムＬＳＩ２００が動作する際、ＣＰＵ２０１から出力される動作ＯＮ／ＯＦＦ信号ＡＳ２０１がＯＮし、動作ＯＮ／ＯＦＦ信号ＢＳ２１１がＯＦＦする。それにより、動作ＯＮ／ＯＦＦ回路Ａ２０３がＯＮし、動作ＯＮ／ＯＦＦ回路Ｂ２１３がＯＦＦし、容量切替信号ＡＳ２０３がＯＮし、容量切替信号ＢＳ２１３がＯＦＦし、容量切替スイッチＢ２１４がＯＦＦし、周辺回路Ｂ２１２には容量形成されず、容量切替スイッチＡ２０４がＯＮし、容量Ａ２０５と容量Ｂ２１５が周辺回路Ａ２０２に形成される。これにより、本来、周辺回路Ａ２０２には容量Ａ２０５しか形成されないところを２倍の容量が形成される。
（２）周辺回路Ｂだけが動作する場合
電源投入後、システムＬＳＩ２００が動作する際、ＣＰＵ２０１から出力される動作ＯＮ／ＯＦＦ信号ＡＳ２０１がＯＦＦし、動作ＯＮ／ＯＦＦ信号ＢＳ２１１がＯＮする。それにより、動作ＯＮ／ＯＦＦ回路Ａ２０３がＯＦＦし、動作ＯＮ／ＯＦＦ回路Ｂ２１３がＯＮし、容量切替信号ＡＳ２０３がＯＦＦし、容量切替信号ＢＳ２１３がＯＮし、容量切替スイッチＡ２０４がＯＦＦし、容量切替スイッチＢ２１４がＯＮし、周辺回路Ａ２０２には容量形成されず、容量Ａ２０５と容量Ｂ２１５が周辺回路Ｂ２１２に形成される。これにより、本来、周辺回路Ｂ２１２には容量Ａ２０５しか形成されないところを２倍の容量が形成される。
（３）周辺回路Ａ、周辺回路Ｂどちらも動作する場合
周辺回路Ａ２０２に容量Ａ２０５が形成され、周辺回路Ｂ２１２に容量Ｂ２１５が形成され、それぞれの周辺回路に対して、容量Ａ２０５、容量Ｂ２１５の分だけ（１倍）が容量形成されることになる。
（４）周辺回路Ａ、周辺回路Ｂどちらも動作しない場合
周辺回路Ａ、周辺回路Ｂに形成されず、その他のメモリ、ＣＰＵなどのチップ全体に対して容量Ａ２０５、容量Ｂ２１５が形成される。
【００４２】
このように構成した為、従来のように各回路への容量挿入の容量比率、挿入場所、動作時の電流消費などによって周辺回路のノイズ強弱が決定されていたが、ＣＰＵからの動作ＯＮ／ＯＦＦ信号から必要な回路への容量切替スイッチ、容量切替信号、容量によって、容量形成が動作している回路に対して、適切に行われ、適正な箇所に適正な容量を入れた場合と同様のノイズ強化を実現できる。
【００４３】
本発明の第３の実施の形態を図４〜図６に基づいて説明する。図４は本発明の第３の実施の形態における回路構成図である。
【００４４】
図４において、０００はシステムＬＳＩ、１００はＣＰＵ、１１０は容量切替制御回路、１２０，１２２，１２４は容量接続切替スイッチ、１２１，１２３，１２５は容量、１３０はＲＡＭ等の記憶素子初期化信号生成回路、１４０はＲＡＭ等の記憶素子、Ｓ１０１はＬＳＩ外部端子のリセット信号、Ｓ１０２はＬＳＩ内部リセット信号、Ｓ１１０，Ｓ１１１，Ｓ１１２は容量接続切替信号ビット１〜Ｎ、Ｓ１２０は容量放電、Ｓ１３０はＲＡＭ等の記憶素子初期化信号である。なお、容量セルはＣＭＯＳトランジスタにより形成され、容量接続切替スイッチは容量セルのゲート固定を‘Ｈ’、‘Ｌ’切り替えを行う構成にしてもよい。
【００４５】
システムＬＳＩ０００は、ＣＰＵ１００、ＲＡＭ等記憶素子１４０は従来からの回路構成と同じである。ＶＤＤ−ＶＳＳ間で形成する容量１２１，１２３，１２５を容量接続切替スイッチ１２０、１２２、１２４で制御する。
【００４６】
容量切替制御回路１１０は、ＣＰＵバスに接続されたレジスタであり、ソフトウェア制御およびＬＳＩ内部リセット信号によって出力値を‘Ｈ’、‘Ｌ’切り替えることの出来る回路である。
【００４７】
容量接続切替スイッチ１２０，１２２，１２４はＶＤＤ−ＶＳＳ間に複数個備えている。容量接続切替スイッチ１２０は容量切替制御回路１１０から生成された容量接続切替信号Ｓ１１０の‘Ｈ’、‘Ｌ’によって制御される。容量接続切替スイッチ１２２は容量切替制御回路１１０から生成された容量接続信号Ｓ１１１の‘Ｈ’、‘Ｌ’によって制御される。容量接続切替スイッチ１２４は容量切替制御回路１１０から生成された容量接続切替信号Ｓ１１２の‘Ｈ’、‘Ｌ’によって制御される。
【００４８】
以上のように構成された容量接続切替スイッチの動作を容量接続切替スイッチ１２０を代表に説明する。
【００４９】
動作の説明は、容量切替制御回路１１０から出力される容量接続切替信号Ｓ１１０が‘Ｈ’の場合と‘Ｌ’の場合に分けて説明する。
【００５０】
まず、容量切替制御回路１１０から出力される容量接続切替信号Ｓ１１０が‘Ｈ’の場合について説明する。容量接続切替信号Ｓ１１０が‘Ｈ’の場合、容量接続切替スイッチ１２０は容量セル１２１をＶＤＤ−ＶＳＳ間に接続し、容量セル１２１はＶＤＤ−ＶＳＳ間に容量を形成する。
【００５１】
次に、容量切替制御回路１１０から出力される容量接続切替信号Ｓ１１０、が‘Ｌ’の場合について説明する。容量接続切替信号Ｓ１１０が‘Ｌ’の場合、容量接続切替スイッチ１２０は容量セル１２１を容量放電Ｓ１２０−ＶＳＳ間に接続し、容量セル１２１はＶＤＤ−ＶＳＳ間に形成していた容量を容量放電Ｓ１２０へ放電する。
【００５２】
ＲＡＭ等記憶素子初期化信号Ｓ１３０は、ＬＳＩ内部リセット信号と容量放電Ｓ１２０との論理和で生成される。ＲＡＭ等記憶素子１４０はＲＡＭ等記憶素子初期化信号Ｓ１３０が‘Ｌ’の場合に初期化される。
【００５３】
以上のように、容量接続切替信号Ｓ１１０，Ｓ１１１，Ｓ１１２により電源間（ＶＤＤ−ＶＳＳ）に形成されている容量Ｎ個を任意の数接続切替することにより、ＲＡＭ等記憶素子１４０の初期化条件を任意に設定できる。
【００５４】
図４の動作を図５、図６のタイミングチャートに従って説明する。
【００５５】
図５は容量接続切替信号Ｓ１１０，Ｓ１１１，Ｓ１１２全てを容量切替する場合を説明している。図５において、Ｔ０は電源投入時、Ｔ１はパワーオンリセット時のＬＳＩ内部リセット信号Ｓ１０２のリセット解除タイミングおよびＲＡＭ等記憶素子初期化信号Ｓ１３０の初期化解除タイミング、Ｔ２はＴ１のリセット解除により容量接続切替信号が‘Ｌ’となり容量接続切替スイッチ１２０，１２２，１２４が容量セル１２１，１２３，１２５をＶＤＤ−ＶＳＳ間に接続し容量セル１２１，１２３，１２５がＶＤＤ−ＶＳＳ間に容量を形成開始するタイミング。Ｔ３はプログラム等によりＬＳＩ内部リセット信号Ｓ１０２が再度、リセットイネーブルになるタイミングであり、ＬＳＩ内部リセット信号Ｓ１０２により容量接続切替信号Ｓ１１０，Ｓ１１１，Ｓ１１２は‘Ｌ’になり容量接続切替スイッチ１２０，１２２，１２４は容量セル１２１，１２３，１２５を容量放電Ｓ１２０−ＶＳＳ間に接続し、容量セル１２１，１２３，１２５はＶＤＤ−ＶＳＳ間に形成していた容量を容量放電Ｓ１２０へ放電する。Ｔ４はＬＳＩ内部リセット信号Ｓ１０２のリセット解除タイミングである。Ｔ５はＬＳＩ内部リセット信号Ｓ１０２のリセット解除により容量接続切替信号Ｓ１１０，Ｓ１１１，Ｓ１１２が‘Ｈ’になり容量接続切替スイッチ１２０，１２２，１２４は容量セル１２１，１２３，１２５をＶＤＤ−ＶＳＳ間に接続し、容量セル１２１，１２３、１２５はＶＤＤ−ＶＳＳ間に容量を形成する。この場合、Ｔ４のタイミング時に容量放電Ｓ１２０が‘Ｈ’レベル認識であることにより、ＲＡＭ等記憶素子初期化信号Ｓ１３０は初期化信号を生成せず、ＲＡＭ等記憶素子１４０は初期化されない。
【００５６】
図６は容量接続切替信号Ｓ１１０を容量切替し、容量接続切替信号Ｓ１１１，Ｓ１１２は切り替わらず常時‘Ｈ’とし、容量接続切替スイッチ１２２，１２４は容量セル１２３，１２５をＶＤＤ−ＶＳＳ間に接続し、容量セル１２３，１２５は常時ＶＤＤ−ＶＳＳ間に容量を形成する場合を説明している。図６において、Ｔ０は電源投入時、Ｔ１はパワーオンリセット時のＬＳＩ内部リセット信号Ｓ１０２のリセット解除タイミングおよびＲＡＭ等記憶素子初期化信号Ｓ１３０の初期化解除タイミング、Ｔ２はＴ１のリセット解除により容量切替制御信号が‘Ｈ’となり容量接続切替スイッチ１２０が容量セル１２１をＶＤＤ−ＶＳＳ間に接続し容量セル１２１がＶＤＤ−ＶＳＳ間に容量を形成開始するタイミング。Ｔ３はプログラム等によりＬＳＩ内部リセット信号Ｓ１０２が再度、リセットイネーブルになるタイミングでありＬＳＩ内部リセット信号Ｓ１０２により容量接続切替信号Ｓ１１０は‘Ｌ’になり容量接続切替スイッチ１２０は容量セル１２１を容量放電Ｓ１２０−ＶＳＳ間に接続し、容量セル１２１はＶＤＤ−ＶＳＳ間に形成していた容量を容量放電Ｓ１２０へ放電する。Ｔ４はＬＳＩ内部リセット信号Ｓ１０２のリセット解除タイミングである。Ｔ５はＬＳＩ内部リセット信号Ｓ１０２のリセット解除により容量接続切替信号Ｓ１１０が‘Ｈ’になり容量接続切替スイッチ１２０は容量セル１２１をＶＤＤ−ＶＳＳ間に接続し、容量セル１２１はＶＤＤ−ＶＳＳ間に容量を形成する。Ｔ６は、Ｔ３からＴ４の間に容量セル１２１から容量放電Ｓ１２０へ容量が放電されＴ４のＬＳＩ内部リセット信号Ｓ１０２のリセット解除タイミングまでに容量放電Ｓ１２０が‘Ｌ’レベル認識になることにより、ＲＡＭ等記憶素子初期化信号Ｓ１３０は‘Ｌ’レベルになるタイミングを示している。Ｔ６のタイミングでＲＡＭ等記憶素子１４０を初期化する。ＲＡＭ等記憶素子初期化信号Ｓ１３０は、Ｔ４のＬＳＩ内部リセット信号Ｓ１０２のリセット解除により‘Ｈ’となり初期化信号が解除される。
【００５７】
以上のように、容量切替制御回路１１０はソフトウェアによる容量接続切替スイッチへの接続個数制御とＬＳＩ内部リセット信号Ｓ１０２により、容量接続切替信号Ｓ１１０，Ｓ１１１，Ｓ１１２を生成する。容量接続切替信号Ｓ１１０、Ｓ１１１、Ｓ１１２により、容量接続切替スイッチ１２０，１２２，１２４は容量切替制御された個数だけ、容量１２１，１２３，１２５の電源間（ＶＤＤ−ＶＳＳ）に形成されている容量を容量放電Ｓ１２０−ＶＳＳ間に切替接続し、容量放電Ｓ１２０へ放電する。この時、容量接続切替の個数を任意に設定できることにより、容量放電Ｓ１２０は任意の放電時間を確保できる。この容量放電Ｓ１２０からＲＡＭ等記憶素子の初期化信号生成回路により、ＲＡＭ等記憶素子の初期化信号を生成し、ＲＡＭ等記憶素子の初期を行う。
【００５８】
このように構成した為、従来のようにＬＳＩ電源投入時、初期化されないＲＡＭ等記憶素子を初期化可能とし、また、容量接続切替制御信号Ｓ１１０，Ｓ１１１，Ｓ１１２により容量接続切替スイッチ１２０，１２２，１２４による容量１２１，１２３，１２５の切替個数を任意に切り替えることにより、ＬＳＩ電源投入時以外のＬＳＩ内部リセット信号によるＲＡＭ等の記憶素子を初期化の有無は任意に選択可能となる。
【００５９】
本発明の第４の実施の形態を図７および図８に基づいて説明する。図７は本発明の第４の実施の形態における回路構成図である。
【００６０】
図７において、３００はシステムＬＳＩ３９０を動作させるシステムクロックＳ３００を生成するクロック生成回路である。３１０はシステムクロックＳ３００に同期し大電流を必要とする大電流回路である。３２０はシステムクロックＳ３００の極性を反転させるインバータであり、Ｓ３２０はインバータ３２０から出力された信号である。
【００６１】
３５０は昇圧回路であり、３５５は昇圧回路３５０に接続された抵抗である。３３０は容量であり、３６０は信号Ｓ３２０の‘Ｈ’により抵抗３５５と容量３３０を接続するし信号Ｓ３２０の‘Ｌ’により抵抗３５５と容量３３０を切断するスイッチである。
【００６２】
３４０はシステムＬＳＩ３９０の電源端子でありＳ３４０は３４０より供給された電源である。３７０はシステムクロックＳ３００の‘Ｈ’により容量３３０と大電流回路３１０を接続しシステムクロックＳ３００の‘Ｌ’により容量３３０と大電流回路３１０を切断するスイッチである。
【００６３】
図８は図７のタイミング図である。
【００６４】
システムクロックＳ３００の‘Ｌ’区間ではスイッチ３６０により昇圧回路３５０と容量３３０が接続される事により、容量３３０は昇圧回路３５０により充電される。また、大電流回路３１０は一定の電流を消費する。
【００６５】
システムクロックＳ３００の‘Ｌ’から‘Ｈ’への立ち上りエッジの瞬間ではスイッチ３６０により昇圧回路３５０と容量３３０が切断され、スイッチ３７０によって容量３３０と大電流回路３１０が接続される事により、容量３３０に昇圧回路３５０によって充電された電荷は放電される。大電流回路は前記立ち上りエッジに同期し、大電流を消費するが、容量３３０より放電された電荷により供給される。
【００６６】
システムクロックＳ３００の‘Ｈ’区間ではスイッチ３６０により昇圧回路３５０と容量３３０が切断され、スイッチ３７０によって容量３３０と電源端子３４０が接続される事により容量３３０は電源端子３４０の電圧により充電できる電荷量を保持し、大電流回路３１０は一定の電流を消費する。
【００６７】
このように、システムクロックに同期し瞬間的な大電流を必要とする回路を搭載したシステムＬＳＩであっても、昇圧回路と、前記昇圧回路に接続された抵抗と、容量と、クロックに同期し大電流を必要とする大電流回路と、前記抵抗と容量を接続するスイッチと、前記容量と大電流回路を接続するスイッチとを備え、大電流回路のピーク電流時に昇圧回路により容量に充電された電荷を放電により電源を補う事により電源ドロップを抑えることが可能になる。これにより、電源が安定することから、ノイズ耐圧の向上が可能となる。
【００６８】
本発明の第５の実施の形態を図９に基づいて説明する。図９は本発明の第５の実施の形態における電荷保持機能を示すブロック図である。
【００６９】
図９において、Ｓ４０２はシステムＬＳＩの電源、Ｓ４００は内部のスイッチ４０５がＯＮすることで内部の電源となる信号である。４００はＲＡＭ、４０１はシステムＬＳＩに含まれるＲＡＭ以外の任意回路である。４０４はスイッチ４０３がＯＮすることにより、任意回路４０１に付加される容量、４０２はＲＡＭ４００に付加されている容量である。
【００７０】
また、４０６は電圧検知により、ある一定の電圧を下回ると、アクティブになるスイッチ制御信号Ｓ４０１を生成するスイッチ制御回路である。このスイッチ制御信号Ｓ４０１がアクティブになった場合、スイッチ４０３とスイッチ４０５はＯＦＦとなる。
【００７１】
図９の動作について説明する。
【００７２】
システムＬＳＩの通常動作時は、スイッチ４０３、スイッチ４０５はＯＮしており、容量４０４及び、容量４０２には電荷が蓄えられている。また、ＲＡＭ４００には、ソフトプログラムがどこまで実行されているかがわかるようなデータを一定周期で、書き込むようにしておく。システムＬＳＩが瞬時停止したとき、電圧検知により、スイッチ制御信号Ｓ４０１がアクティブとなり、スイッチ４０３、スイッチ４０５がＯＦＦになる。これにより、システムＬＳＩ動作時に、容量４０４に蓄えられた電荷及び、容量４０２に蓄えられた電荷が全てＲＡＭへと流れ込む。
【００７３】
このように構成した為、システムＬＳＩが瞬時停止したとき、従来よりＲＡＭ４００のデータ保持期間を延ばすことができ、復帰後ＲＡＭ４００のデータをリードすることで、瞬時停止前のソフトプログラムに復帰することができる。
【産業上の利用可能性】
【００７４】
本発明に係る容量回路は、容量切替制御回路構成、使用方法を特徴としており、容量切替制御により、設計段階以降（例えばＭＰ段階）においてもソフトウェアで容量値や容量挿入箇所を任意に変更することが可能となり、シリーズ品（マスクＲＯＭ品、Ｆｌａｓｈ品等）のノイズ耐量をユーザのセット基盤でのノイズ対策を変更しなくてもソフトウェアにより容易且つ確実に期待する関係にすることができる為、特にユーザでのノイズ対策に有用である。また、電源間に挿入された容量をノイズ強化の目的でのみの利用ではなく、電源間容量と容量切替回路を他の用途で使用することにより、電源投入直後のＲＡＭ等の記憶素子の初期化と電源が安定した後の記憶素子の初期化を任意に行う用途や容量に充電された電荷を放電し、電源を補い電源ドロップを抑える用途や瞬程したときのＲＡＭのデータ保持期間を延ばす用途にも応用できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１における容量切替回路のブロック図である。
【図２】本発明の実施の形態１における容量切替回路のブロック図である。
【図３】本発明の実施の形態２における容量切替回路を備えたシステムＬＳＩの構成図である。
【図４】本発明の実施の形態３における容量切替回路のブロック図である。
【図５】本発明の実施の形態３の動作を示すタイミングチャートである。
【図６】本発明の実施の形態３の動作を示すタイミングチャートである。
【図７】本発明の実施の形態４における容量切替回路のブロック図である。
【図８】本発明の実施の形態４の動作を示すタイミングチャートである。
【図９】本発明の実施の形態５における電荷保持機能を示すブロック図である。
【符号の説明】
【００７６】
１０  容量切替制御回路
１１  Ｐチャンネルトランジスタにより構成される容量セル
１２  Ｎチャンネルトランジスタにより構成される容量セル
１３  容量切替制御回路
１４  電源間の容量をＯＮ／ＯＦＦするスイッチ
１５  電源間の容量
１６  電源間容量が接続される任意回路
１７  容量をＯＮ／ＯＦＦする情報が格納されている書き換え可能なメモリ
１８  容量制御回路
Ｓ１  容量切替信号（正論）
Ｓ２  容量切替信号（負論）
Ｓ３  電源線（ＶＤＤ）
Ｓ４  電源線（ＶＳＳ）
Ｓ５  アドレスバス
Ｓ６  データバス
Ｓ７  容量制御信号
０００  システムＬＳＩ
１１０   ＣＰＵ
１１０  容量切替制御回路
１２０  容量切替スイッチ１
１２１  容量１
１２２  容量切替スイッチ２
１２３  容量２
１２４  容量切替スイッチＮ
１２５  容量Ｎ
１３０  ＲＡＭ等記憶素子の初期化信号生成回路
１４０  ＲＡＭ等記憶素子
Ｓ１００  電源線（ＶＤＤ）
Ｓ１０１  外部リセット信号
Ｓ１０２  ＬＳＩ内部リセット信号
Ｓ１１０  容量接続切替信号
Ｓ１１１  容量接続切替信号
Ｓ１１２  容量接続切替信号
Ｓ１２０  容量放電
Ｓ１３０  ＲＡＭ等記憶素子の初期化信号
Ｔ０  電源投入時
Ｔ１  リセット解除及びＲＡＭ等記憶素子初期化信号解除のタイミング
Ｔ２  容量切替制御信号切り替わりタイミング
Ｔ３  ソフトリセット及び容量切替制御信号切り替わりタイミング
Ｔ４  リセット解除及びＲＡＭ等記憶素子初期化信号解除のタイミング
Ｔ５  容量切替制御信号切り替わりタイミング
Ｔ６  ＲＡＭ等記憶素子初期化のタイミング
２００  システムＬＳＩ
２０１  ＣＰＵ
２０２  周辺回路Ａ
２０３  動作ＯＮ／ＯＦＦ回路Ａ
２０４  容量切替スイッチＡ
２０５  容量Ａ
２１２  周辺回路Ｂ
２１３  動作ＯＮ／ＯＦＦ回路Ｂ
２１４  容量切替スイッチＢ
２１５  容量Ｂ
Ｓ２０１  動作ＯＮ／ＯＦＦ信号Ａ
Ｓ２０３  容量切替信号Ａ
Ｓ２１１  動作ＯＮ／ＯＦＦ信号Ｂ
Ｓ２１３  容量切替信号Ｂ
３００  クロック生成回路
３１０  大電流回路
３２０  クロック反転インバータ
３３０  容量
３４０  電源端子
３５０  昇圧回路
３５５  抵抗
３６０  昇圧回路と容量の接続を制御するスイッチ
３７０  容量と大電流回路の接続を制御するスイッチ
３９０  システムＬＳＩ
Ｓ３００  システムクロック
Ｓ３２０  システムクロックの反転信号
Ｓ３４０  電源端子より供給された電源
Ｓ３００  システムクロック
Ｓ３２０  容量調整電源
Ｓ３４０  大電流回路電源
４００  ＲＡＭ
４０１  システムＬＳＩに含まれるＲＡＭ以外の任意回路
４０２  システムＬＳＩ通常動作時にＲＡＭに付加される容量
４０３  システムＬＳＩに含まれるＲＡＭ以外の任意回路に容量を付加するかどうかを切り替えるスイッチ
４０４  システムＬＳＩ通常動作時にＲＡＭ以外の任意回路に付加される容量
４０５  ＲＡＭと外部電源を接続するかどうかを切り替えるスイッチ
４０６  スイッチ制御回路
Ｓ４００  内部電源
Ｓ４０１  スイッチ制御信号
Ｓ４０２  外部電源
【図１】
2006173369.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006173369.tif 000009
【図８】
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【図９】
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