(57)【要約】【課題】回路規模が小さく、かつ、動作レートが高い間引きフィルタを提供する。【解決手段】入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部によってダウンサンプリングされたデータをフィルタリングして出力する第１フィルタ部と、第１フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第２間引き部とを備え、第１フィルタ部は、第２間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する。【選択図】図２
2006025154.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータをダウンサンプリングする第１間引き部と、
前記第１間引き部によってダウンサンプリングされたデータをフィルタリングして出力する第１フィルタ部と、
前記第１フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第２間引き部と
を備え、
前記第１フィルタ部は、前記第２間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する
間引きフィルタ。
【請求項２】
前記入力されたデータにおける前記第１間引き部と異なるタイミングで、前記入力されたデータをダウンサンプリングする第３間引き部と、
前記第３間引き部によってダウンサンプリングされたデータを、前記第１フィルタ部のフィルタ係数と異なるフィルタ係数でフィルタリングして出力する第２フィルタ部と、
前記第２フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第４間引き部と
をさらに備え、
前記第２フィルタ部は、前記第４間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する
請求項１に記載の間引きフィルタ。
【請求項３】
前記第１間引き部と前記第２間引き部とは、同一の間引き率でデータをダウンサンプリングする
請求項２に記載の間引きフィルタ。
【請求項４】
前記第１フィルタ部が出力したデータと前記第２フィルタ部が出力したデータとを加算して出力する加算器
をさらに備える請求項２に記載の間引きフィルタ。
【請求項５】
前記入力されたデータを遅延させる遅延部
をさらに備え、
前記第３間引き部は、前記遅延部によって遅延されたデータをダウンサンプリングする
請求項４に記載の間引きフィルタ。
【請求項６】
前記第１間引き部は、前記入力されたデータと前記第２間引き部によって出力されたデータとを取得し、前記入力されたデータをダウンサンプリングしたデータの間に、前記第２間引き部によって出力されたデータを挿入して前記第１フィルタ部に供給し、
前記第２間引き部は、前記遅延部によって遅延されたデータと前記第４間引き部によって出力されたデータを取得し、前記遅延部によって遅延されたデータをダウンサンプリングしたデータの間に、前記第４間引き部によって出力されたデータを挿入して前記第２フィルタ部に供給する
請求項５に記載の間引きフィルタ。
【請求項７】
前記第１フィルタ部は、
前記第１間引き部又は前記第２間引き部によってダウンサンプリングされたデータに、第１のフィルタ係数を乗算して出力する第１乗算器と、
前記第１間引き部又は前記第２間引き部によってダウンサンプリングされたデータに、第２のフィルタ係数を乗算して出力する第２乗算器と、
前記第１乗算器が出力したデータと前記第２乗算器が出力したデータとを加算する加算器と
を有する請求項１に記載の間引きフィルタ。
【請求項８】
前記第１フィルタ部は、フィルタ係数の変更が可能であり、設定されたフィルタ係数により前記第１間引き部又は前記第２間引き部によってダウンサンプリングされたデータをフィルタリングして出力する
請求項１に記載の間引きフィルタ。
【請求項９】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータをサンプリングしてデジタル信号のデータに変換するアナログデジタル変換部と、
前記アナログデジタル変換部が出力したデータをダウンサンプリングする間引きフィルタと、
前記間引きフィルタによってダウンサンプリングされたデータに基づいて、前記被試験デバイスの良否を判定する良否判定部と
を備え、
前記間引きフィルタは、
入力されたデータをダウンサンプリングする第１間引き部と、
前記第１間引き部によってダウンサンプリングされたデータをフィルタリングして出力する第１フィルタ部と、
前記第１フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第２間引き部と
を有し、
前記第１フィルタ部は、前記第２間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する
試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間引きフィルタ及び試験装置に関する。特に本発明は、回路規模が小さい間引きフィルタ、及び当該間引きフィルタを備える試験装置に関する。
【背景技術】
【０００２】
間引きフィルタは、ローパスフィルタ及びダウンサンプラにより構成される。ローパスフィルタは、例えばＦＩＲフィルタにより実現され、入力データを遅延させるレジスタ、入力データにフィルタ係数を乗算する乗算器、及び乗算結果を加算する加算器により構成される。ダウンサンプラは、例えばレジスタにより実現され、入力データのＭ個毎にレジスタにイネーブル信号を入力することにより、Ｍ個の入力データ毎に、（Ｍ−１）個の入力データを破棄する。（例えば、非特許文献１及び２参照。）。
【０００３】
【非特許文献１】尾知博、シミュレーションで学ぶディジタル信号処理、ＣＱ出版株式会社、平成１３年７月１日
【非特許文献２】貴家仁志、マルチレート信号処理株式会社、株式会社昭晃堂、平成７年１０月６日
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の間引きフィルタにおいては、ＦＩＲフィルタが有する乗算器の回路が間引きフィルタの回路の大半を占めている。そのため、間引きフィルタの回路規模を小さくするためには、ＦＩＲフィルタが有する乗算器の回路規模を小さくすることが必要である。しかしながら、乗算器の個数を低減させると動作レートが下がってしまい、また、動作レートを上げるためには乗算器の個数を増加させなければならず、間引きフィルタの回路規模の縮小と動作レートの向上との双方を実現することが困難であった。
【０００５】
そこで本発明は、上記の課題を解決することができる間引きフィルタ及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部によってダウンサンプリングされたデータをフィルタリングして出力する第１フィルタ部と、第１フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第２間引き部とを備え、第１フィルタ部は、第２間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する。
【０００７】
入力されたデータにおける第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第３間引き部と、第３間引き部によってダウンサンプリングされたデータを、第１フィルタ部のフィルタ係数と異なるフィルタ係数でフィルタリングして出力する第２フィルタ部と、第２フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第４間引き部とをさらに備え、第２フィルタ部は、第４間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力してもよい。
【０００８】
第１間引き部と第２間引き部とは、同一の間引き率でデータをダウンサンプリングしてもよい。第１フィルタ部が出力したデータと第２フィルタ部が出力したデータとを加算して出力する加算器をさらに備えてもよい。入力されたデータを遅延させる遅延部をさらに備え、第３間引き部は、遅延部によって遅延されたデータをダウンサンプリングしてもよい。
【０００９】
第１間引き部は、入力されたデータと第２間引き部によって出力されたデータとを取得し、入力されたデータをダウンサンプリングしたデータの間に、第２間引き部によって出力されたデータを挿入して第１フィルタ部に供給し、第２間引き部は、遅延部によって遅延されたデータと第４間引き部によって出力されたデータを取得し、遅延部によって遅延されたデータをダウンサンプリングしたデータの間に、第４間引き部によって出力されたデータを挿入して第２フィルタ部に供給してもよい。
【００１０】
第１フィルタ部は、第１間引き部又は第２間引き部によってダウンサンプリングされたデータに、第１のフィルタ係数を乗算して出力する第１乗算器と、第１間引き部又は第２間引き部によってダウンサンプリングされたデータに、第２のフィルタ係数を乗算して出力する第２乗算器と、第１乗算器が出力したデータと第２乗算器が出力したデータとを加算する加算器とを有してもよい。
【００１１】
第１フィルタ部は、フィルタ係数の変更が可能であり、設定されたフィルタ係数により第１間引き部又は第２間引き部によってダウンサンプリングされたデータをフィルタリングして出力してもよい。
【００１２】
本発明の第２の形態によると被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータをサンプリングしてデジタル信号のデータに変換するアナログデジタル変換部と、アナログデジタル変換部が出力したデータをダウンサンプリングする間引きフィルタと、間引きフィルタによってダウンサンプリングされたデータに基づいて、被試験デバイスの良否を判定する良否判定部とを備え、間引きフィルタは、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部によってダウンサンプリングされたデータをフィルタリングして出力する第１フィルタ部と、第１フィルタ部によってフィルタリングされたデータをさらにダウンサンプリングする第２間引き部とを有し、第１フィルタ部は、第２間引き部によってダウンサンプリングされたデータをさらにフィルタリングして出力する。
【００１３】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００１４】
本発明によれば、回路規模が小さく、かつ、動作レートが高い間引きフィルタ、及び当該間引きフィルタを備える試験装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、テストヘッド１０２、メインフレーム１０４、及びワークステーション１０６を備える。試験装置１００は、テストヘッド１０２によって被試験デバイス（以下、「ＤＵＴ」という。）１０から出力された試験信号を測定し、メインフレーム１０４によって測定した試験信号に所望の信号処理を施し、ワークステーション１０６によって試験信号を解析することにより、ＤＵＴ１０を試験する。
【００１７】
テストヘッド１０２は、アナログ試験用のテストモジュール、デジタル試験用のテストモジュール等の複数のテストモジュールを有し、デジタル試験用のテストモジュールは、本発明のアナログデジタル変換部の一例であるＡ／Ｄ１０８を含む。Ａ／Ｄ１０８は、ＤＵＴ１０から出力されたデータをサンプリングしてデジタル信号のデータに変換し、メインフレーム１０４に供給する。
【００１８】
メインフレーム１０４は、間引きフィルタ１１０及びメモリ１１２を有し、間引きフィルタ１１０は、Ａ／Ｄ１０８が出力したデータをダウンサンプリングしてメモリ１１２に供給して格納させる。ワークステーション１０６は、良否判定部１１４を有し、良否判定部１１４は、間引きフィルタ１１０によってダウンサンプリングされてメモリに格納されたデータに基づいて、ＤＵＴ１０の良否を判定する。良否判定部１１４における良否判定の結果に基づいて、ＤＵＴ１０の不良を検出し、ＤＵＴ１０の破棄又は救済が行われる。
【００１９】
図２は、本実施形態に係る間引きフィルタ１１０の構成の一例を示す。間引きフィルタ１１０は、入力ラッチ回路２００、入力部２０２、入力選択部２０４、演算部２０６、後段入力作成部２０８、出力ラッチ回路２１０、及び制御部２６６を備える。入力部２０２は、レジスタｒ００を有する。入力選択部２０４は、マルチプレクサ２１４及びマルチプレクサ２１６を有する。
【００２０】
演算部２０６は、中間データ保持部２１８、２２２、２３８、及び２４２、乗算器２２６、２２８、２３０、２４６、２４８、及び２５０、並びに加算器２３２、２３４、２３６、２５２、及び２５４を有する。中間データ保持部２１８は、レジスタｒ０１、ｒ１１、及びｒ２１、並びにマルチプレクサ２２０を含む。中間データ保持部２３８は、レジスタｒ０２、ｒ１２、及びｒ２２、並びにマルチプレクサ２４０を含む。中間データ保持部２２２は、レジスタｒ０３、ｒ１３、及びｒ２３、並びにマルチプレクサ２２４を含む。中間データ保持部２４２は、レジスタｒ０４、ｒ１４、及びｒ２４、並びにマルチプレクサ２４４を含む。
【００２１】
後段入力作成部２０８は、中間データ保持部２５６及び２６２を有する。中間データ保持部２５６は、レジスタｒ０５及びｒ１５、並びにマルチプレクサ２５８及び２６０を含む。中間データ保持部２６２は、レジスタｒ０６及びｒ１６、並びにマルチプレクサ２６４を含む。
【００２２】
なお、マルチプレクサ２１４、マルチプレクサ２５８、マルチプレクサ２１６、及びマルチプレクサ２６４は、それぞれ、本発明の第１間引き部、第２間引き部、第３間引き部、及び第４間引き部の一例である。また、中間データ保持部２１８及び２２２、乗算器２２６、２２８、及び２３０、並びに加算器２３２及び２３４は、本発明の第１フィルタ部の一例である。また、中間データ保持部２３８及び２４２、乗算器２４６、２４８、及び２５０、並びに加算器２５２及び２５４は、本発明の第２フィルタ部の一例である。また、レジスタｒ００は、本発明の遅延部の一例である。
【００２３】
なお、本実施形態においては、間引き率１／２の間引きを３回繰り返すことにより、間引き率１／８の間引きを実現する構成について説明するが、本発明の間引きフィルタは、間引き率１／Ｍの間引きをＮ回繰り返すことにより、間引き率１／ＭＮを実現する構成であってもよいことは明らかである。また、本実施形態において、間引きフィルタ１１０は、２相のポリフェーズ構造を有するが、他の実施形態においては、３相以上のポリフェーズ構造を有してもよい。
【００２４】
まず、間引きフィルタ１１０の動作の概要を説明する。入力ラッチ回路２００から入力されたデータは、マルチプレクサ２１４によって間引きされ、演算部２０６によってフィルタリングされる。また、入力ラッチ回路２００から入力されたデータは、レジスタｒ００によって１サンプル遅延された後、マルチプレクサ２１６によって間引かれ、演算部２０６によってフィルタリングされる。そして、マルチプレクサ２１４によって間引かれてフィルタリングされたデータと、マルチプレクサ２１６によって間引かれてフィルタリングされたデータとが、加算器２３６によって加算され、後段入力作成部２０８に入力される。
【００２５】
そして、後段入力作成部２０８に入力されたデータは、マルチプレクサ２５８によってさらに間引きされ、演算部２０６によってフィルタリングされる。また、後段入力作成部２０８に入力されたデータは、レジスタｒ０６によって１サンプル遅延された後、マルチプレクサ２６４によってさらに間引きされ、演算部２０６によってフィルタリングされる。そして、マルチプレクサ２５８によって間引かれてフィルタリングされたデータと、マルチプレクサ２６４によって間引かれてフィルタリングされたデータとが、加算器２３６によって加算され、再度後段入力作成部２０８に入力される。
【００２６】
そして、後段入力作成部２０８に入力されたデータは、マルチプレクサ２５８によってさらに間引きされ、演算部２０６によってフィルタリングされる。また、後段入力作成部２０８に入力されたデータは、レジスタｒ１６によって１サンプル遅延された後、マルチプレクサ２６４によってさらに間引きされ、演算部２０６によってフィルタリングされる。そして、マルチプレクサ２５８によって間引かれてフィルタリングされたデータと、マルチプレクサ２６４によって間引かれてフィルタリングされたデータとが、加算器２３６によって加算され、出力ラッチ回路２１０から出力される。
【００２７】
本実施形態によれば、間引き対象のデータをループさせ、同一の乗算器及び加算器を用いて複数回フィルタリングする構成を実現することによって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００２８】
次に、間引きフィルタ１１０が備える各構成要素の動作を説明する。入力ラッチ回路２００は、制御部２６６から入力イネーブル信号が供給されることによって、Ａ／Ｄ１０８から出力されたデータを入力部２０２に供給する。そして、入力部２０２は、入力ラッチ回路２００から入力されたデータをマルチプレクサ２１４に供給する。また、レジスタｒ００は、入力ラッチ回路２００から入力されたデータを１サンプル遅延させてマルチプレクサ２１６に供給する。
【００２９】
入力選択部２０４において、マルチプレクサ２１４は、制御部２６６から供給されるセレクト信号（ｍｉｓｅｌ）に基づいて、入力部２０２から入力されたデータをダウンサンプリングして、中間データ保持部２１８及び乗算器２２６に供給する。具体的には、マルチプレクサ２１４は、入力部２０２から入力されたデータと、マルチプレクサ２５８によって出力されたデータとを取得し、制御部２６６から供給されるセレクト信号（ｍｉｓｅｌ）に基づいて、入力部２０２から入力されたデータと、マルチプレクサ２５８によって出力されたデータとを交互に選択して、中間データ保持部２１８及び乗算器２２６に供給する。即ち、マルチプレクサ２１４は、入力部２０２から入力されたデータをダウンサンプリングしたデータの間に、マルチプレクサ２５８によって出力されたデータを挿入して、中間データ保持部２１８及び乗算器２２６に供給する。
【００３０】
中間データ保持部２１８において、レジスタｒ０１は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、入力部２０２から入力されてマルチプレクサ２１４によって選択されたデータを保持し、マルチプレクサ２２０に出力する。また、レジスタｒ１１は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、マルチプレクサ２５８から入力されてマルチプレクサ２１４によって選択されたデータを保持し、マルチプレクサ２２０に出力する。また、レジスタｒ２１は、制御部２６６から供給されるイネーブル信号（ｒ２ｅｎ）に基づいて、マルチプレクサ２５８から入力されてマルチプレクサ２１４によって選択されたデータを保持し、マルチプレクサ２２０に出力する。
【００３１】
マルチプレクサ２２０は、レジスタｒ０１、ｒ１１、及びｒ２１から入力されたデータを、制御部２６６から供給されたセレクト信号（ｍｂｓｅｌ）に基づいて順次選択して、中間データ保持部２２２及び乗算器２２８に供給する。即ち、マルチプレクサ２２０は、レジスタｒ０１から入力されたデータの間に、レジスタｒ１１から入力されたデータを挿入し、また、レジスタｒ０１から入力されたデータとレジスタｒ１１から入力されたデータの間に、レジスタｒ２１から入力されたデータを挿入して、中間データ保持部２２２及び乗算器２２８に供給する。
【００３２】
中間データ保持部２２２において、レジスタｒ０３は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１に保持されマルチプレクサ２２０によって選択されたデータを保持し、マルチプレクサ２２４に出力する。また、レジスタｒ１３は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ１１に保持されてマルチプレクサ２２０によって選択されたデータを保持し、マルチプレクサ２２４に出力する。また、レジスタｒ２３は、制御部２６６から供給されるイネーブル信号（ｒ２ｅｎ）に基づいて、レジスタｒ２１に保持されてマルチプレクサ２２０によって選択されたデータを保持し、マルチプレクサ２２４に出力する。
【００３３】
マルチプレクサ２２４は、レジスタｒ０３、ｒ１３、及びｒ２３から入力されたデータを、制御部２６６から供給されたセレクト信号（ｍｂｓｅｌ）に基づいて順次選択して、乗算器２３０に供給する。即ち、マルチプレクサ２２４は、レジスタｒ０３から入力されたデータの間に、レジスタｒ１３から入力されたデータを挿入し、また、レジスタｒ０３から入力されたデータとレジスタｒ１３から入力されたデータの間に、レジスタｒ２３から入力されたデータを挿入して、乗算器２３０に供給する。
【００３４】
即ち、レジスタｒ０１及びｒ０３は、Ａ／Ｄ１０８から入力されマルチプレクサ２１４によってダウンサンプリングされたデータを、イネーブル信号（ｒ０ｅｎ）に基づいて順次保持してシフトさせていく。また、レジスタｒ１１及びｒ１３は、マルチプレクサ２１４にダウンサンプリングされマルチプレクサ２５８によってダウンサンプリングされたデータを、イネーブル信号（ｒ１ｅｎ）に基づいて順次保持してシフトさせていく。また、レジスタｒ２１及び２３は、マルチプレクサ２１４にダウンサンプリングされマルチプレクサ２５８によって２回ダウンサンプリングされたデータを、イネーブル信号（ｒ２ｅｎ）に基づいて順次保持してシフトさせていく。
【００３５】
乗算器２２６は、マルチプレクサ２１４から出力されたデータ、即ち、マルチプレクサ２１４又は２５８によってダウンサンプリングされたデータに、フィルタ係数ｈ［０］を乗算して出力する。また、乗算器２２８は、マルチプレクサ２１４又は２５８によってダウンサンプリングされてマルチプレクサ２２０から出力されたデータに、フィルタ係数ｈ［２］を乗算して出力する。また、乗算器２３０は、マルチプレクサ２１４又は２５８によってダウンサンプリングされてマルチプレクサ２２４から出力されたデータに、フィルタ係数ｈ［４］を乗算して出力する。また、加算器２３２は、乗算器２２６が出力したデータと、乗算器２２８が出力したデータとを加算して出力する。そして、加算器２３４は、加算器２３２が出力したデータと、乗算器２３０が出力したデータとを加算して、加算器２３６に供給する。
【００３６】
このように、中間データ保持部２１８及び２２２、乗算器２２６、２２８、及び２３０、並びに加算器２３２及び２３４は、マルチプレクサ２１４又は２５８によってダウンサンプリングされたデータをフィルタリングして加算器２３６に出力する。なお、本実施形態においては、演算部２０６は、２つの中間データ保持部２１８及び２２２、３つの乗算器２２６、２２８、及び２３０、並びに２つの加算器２３２及び２３４を有するが、他の実施形態においては、３つ以上の中間データ保持部、４つ以上の乗算器、並びに３つ以上の加算器２３２を有してもよい。
【００３７】
一方、入力選択部２０４において、マルチプレクサ２１６は、制御部２６６から供給されるセレクト信号（ｍｉｓｅｌ）に基づいて、レジスタｒ００によって１サンプル遅延されたデータをダウンサンプリングして、中間データ保持部２３８及び乗算器２４６に供給する。つまり、マルチプレクサ２１６は、入力ラッチ回路２００によって入力されたデータにおけるマルチプレクサ２１４と異なるタイミングで、入力ラッチ回路２００によって入力されたデータをダウンサンプリングする。具体的には、マルチプレクサ２１６は、レジスタｒ００によって遅延されたデータと、マルチプレクサ２６４によって出力されたデータとを取得し、制御部２６６から供給されるセレクト信号（ｍｉｓｅｌ）に基づいて、レジスタｒ００によって遅延されたデータと、マルチプレクサ２６４によって出力されたデータとを交互に選択して、中間データ保持部２３８及び乗算器２４６に供給する。即ち、マルチプレクサ２１６は、レジスタｒ００によって遅延されたデータをダウンサンプリングしたデータの間に、マルチプレクサ２６４によって出力されたデータを挿入して、中間データ保持部２３８及び乗算器２４６に供給する。
【００３８】
中間データ保持部２３８において、レジスタｒ０２は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、レジスタｒ００によって遅延されてマルチプレクサ２１６によって選択されたデータを保持し、マルチプレクサ２４０に出力する。また、レジスタｒ１２は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、マルチプレクサ２６４から入力されてマルチプレクサ２１６によって選択されたデータを保持し、マルチプレクサ２４０に出力する。また、レジスタｒ２２は、制御部２６６から供給されるイネーブル信号（ｒ２ｅｎ）に基づいて、マルチプレクサ２６４から入力されてマルチプレクサ２１６によって選択されたデータを保持し、マルチプレクサ２４０に出力する。
【００３９】
マルチプレクサ２４０は、レジスタｒ０２、ｒ１２、及びｒ２２から入力されたデータを、制御部２６６から供給されたセレクト信号（ｍｂｓｅｌ）に基づいて順次選択して、中間データ保持部２４２及び乗算器２４８に供給する。即ち、マルチプレクサ２４０は、レジスタｒ０２から入力されたデータの間に、レジスタｒ１２から入力されたデータを挿入し、また、レジスタｒ０２から入力されたデータとレジスタｒ１２から入力されたデータの間に、レジスタｒ２２から入力されたデータを挿入して、中間データ保持部２４２及び乗算器２４８に供給する。
【００４０】
中間データ保持部２４２において、レジスタｒ０４は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、レジスタｒ０２に保持されマルチプレクサ２４０によって選択されたデータを保持し、マルチプレクサ２４４に出力する。また、レジスタｒ１４は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ１２に保持されてマルチプレクサ２４０によって選択されたデータを保持し、マルチプレクサ２４４に出力する。また、レジスタｒ２４は、制御部２６６から供給されるイネーブル信号（ｒ２ｅｎ）に基づいて、レジスタｒ２２に保持されてマルチプレクサ２４０によって選択されたデータを保持し、マルチプレクサ２４４に出力する。
【００４１】
マルチプレクサ２４４は、レジスタｒ０４、ｒ１４、及びｒ２４から入力されたデータを、制御部２６６から供給されたセレクト信号（ｍｂｓｅｌ）に基づいて順次選択して、乗算器２５０に供給する。即ち、マルチプレクサ２４４は、レジスタｒ０４から入力されたデータの間に、レジスタｒ１４から入力されたデータを挿入し、また、レジスタｒ０４から入力されたデータとレジスタｒ１４から入力されたデータの間に、レジスタｒ２４から入力されたデータを挿入して、乗算器２５０に供給する。
【００４２】
即ち、レジスタｒ０２及びｒ０４は、レジスタｒ００によって遅延されマルチプレクサ２１６によってダウンサンプリングされたデータを、イネーブル信号（ｒ０ｅｎ）に基づいて順次保持してシフトさせていく。また、レジスタｒ１２及びｒ１４は、マルチプレクサ２１６にダウンサンプリングされマルチプレクサ２６４によってダウンサンプリングされたデータを、イネーブル信号（ｒ１ｅｎ）に基づいて順次保持してシフトさせていく。また、レジスタｒ２２及び２４は、マルチプレクサ２１６にダウンサンプリングされマルチプレクサ２６４によって２回ダウンサンプリングされたデータを、イネーブル信号（ｒ２ｅｎ）に基づいて順次保持してシフトさせていく。
【００４３】
乗算器２４６は、マルチプレクサ２１６から出力されたデータ、即ち、マルチプレクサ２１６又は２６４によってダウンサンプリングされたデータに、フィルタ係数ｈ［１］を乗算して出力する。また、乗算器２４８は、マルチプレクサ２１６又は２６４によってダウンサンプリングされてマルチプレクサ２４０から出力されたデータに、フィルタ係数ｈ［３］を乗算して出力する。また、乗算器２５０は、マルチプレクサ２１６又は２６４によってダウンサンプリングされてマルチプレクサ２４４から出力されたデータに、フィルタ係数ｈ［５］を乗算して出力する。また、加算器２５２は、乗算器２４６が出力したデータと、乗算器２４８が出力したデータとを加算して出力する。そして、加算器２５４は、加算器２５２が出力したデータと、乗算器２５０が出力したデータとを加算して、加算器２３６に供給する。
【００４４】
このように、中間データ保持部２３８及び２４２、乗算器２４６、２４８、及び２５０、並びに加算器２５２及び２５４は、マルチプレクサ２１６又は２６４によってダウンサンプリングされたデータをフィルタリングして加算器２３６に出力する。なお、本実施形態においては、演算部２０６は、２つの中間データ保持部２３８及び２４２、３つの乗算器２４６、２４８、及び２５０、並びに２つの加算器２５２及び２５４を有するが、他の実施形態においては、３つ以上の中間データ保持部、４つ以上の乗算器、並びに３つ以上の加算器２５２を有してもよい。
【００４５】
加算器２３６は、加算器２３４が出力したデータと加算器２５４が出力したデータとを加算して、後段入力作成部２０８及び出力ラッチ回路２１０に出力する。
【００４６】
中間データ保持部２５６において、レジスタｒ０５は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、加算器２３６から出力されたデータのうちのレジスタｒ０１及びｒ０３によって保持されていたデータを保持し、マルチプレクサ２５８及び２６０に出力する。レジスタｒ１５は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、加算器２３６から出力されたデータのうちのレジスタｒ１１及びｒ１３によって保持されていたデータを保持し、マルチプレクサ２５８及び２６０に出力する。
【００４７】
マルチプレクサ２５８は、制御部２６６から供給されるセレクト信号（ｍｏｓｅｌ）に基づいて、レジスタｒ０５又はｒ１５から出力されたデータをダウンサンプリングして、マルチプレクサ２１４に供給する。つまり、マルチプレクサ２５８は、マルチプレクサ２１４によってダウンサンプリングされ演算部２０６によってフィルタリングされたデータをさらにダウンサンプリングして、マルチプレクサ２１４に供給する。具体的には、マルチプレクサ２５８は、レジスタｒ０５から出力されたデータと、レジスタｒ１５から出力されたデータとを取得し、制御部２６６から供給されるセレクト信号（ｍｏｓｅｌ）に基づいて、レジスタｒ０５から出力されたデータと、レジスタｒ１５から出力されたデータとを順次に選択して、マルチプレクサ２１４に供給する。即ち、マルチプレクサ２５８は、レジスタｒ０５から出力されたデータをダウンサンプリングしたデータの間に、レジスタｒ１５によって出力されたデータを挿入して、マルチプレクサ２１４に供給する。また、マルチプレクサ２６０は、制御部２６６から供給されるセレクト信号（ｍｂｓｅｌ）に基づいて、レジスタｒ０５又はｒ１５から出力されたデータをそれぞれレジスタｒ０６及びｒ１６に供給する。
【００４８】
中間データ保持部２６２において、レジスタｒ０６は、制御部２６６から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、マルチプレクサ２６０から出力されたデータのうちのレジスタｒ０５によって保持されていたデータを保持し、１サンプル遅延させてマルチプレクサ２６４に出力する。レジスタｒ１６は、制御部２６６から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、マルチプレクサ２６０が出力されたデータのうちのレジスタｒ１５によって保持されていたデータを保持し、１サンプル遅延させてマルチプレクサ２６４に出力する。
【００４９】
マルチプレクサ２６４は、制御部２６６から供給されるセレクト信号（ｍｏｓｅｌ）に基づいて、レジスタｒ０６又はｒ１６から出力されたデータをダウンサンプリングして、マルチプレクサ２１６に供給する。つまり、マルチプレクサ２６４は、マルチプレクサ２１４によってダウンサンプリングされ演算部２０６によってフィルタリングされたデータをさらにダウンサンプリングして、マルチプレクサ２６４に供給する。具体的には、マルチプレクサ２６４は、レジスタｒ０６から出力されたデータと、レジスタｒ１６から出力されたデータとを取得し、制御部２６６から供給されるセレクト信号（ｍｏｓｅｌ）に基づいて、レジスタｒ０６から出力されたデータと、レジスタｒ１６から出力されたデータとを順次に選択して、マルチプレクサ２１６に供給する。即ち、マルチプレクサ２６４は、レジスタｒ０６から出力されたデータをダウンサンプリングしたデータの間に、レジスタｒ１６によって出力されたデータを挿入して、マルチプレクサ２１６に供給する。
【００５０】
出力ラッチ回路２１０は、制御部２６６から出力イネーブル信号が供給されることによって、加算器２３６から出力されたデータをメモリ１１２に供給する。出力ラッチ回路２１０は、制御部２６６から供給された出力イネーブル信号に基づいて、レジスタｒ０１、ｒ０２、ｒ０３、及びｒ０４に保持されていたデータ、即ちマルチプレクサ２１４又は２１６によって１回間引きされたデータに対しフィルタリングしたデータを出力してもよいし、レジスタｒ１１、ｒ１２、ｒ１３、及びｒ１４によって保持されていたデータ、即ちマルチプレクサ２１４又は２１６によって間引きされた後にマルチプレクサ２５８又は２６４によって１回間引きされたデータを出力してもよいし、レジスタｒ２１、ｒ２２、ｒ２３、及びｒ２４によって保持されていたデータ、即ちマルチプレクサ２１４又は２１６によって間引きされた後にマルチプレクサ２５８又は２６４によって２回間引きされたデータに対しフィルタリングしたデータを出力してもよい。
【００５１】
なお、マルチプレクサ２１４、２１６、２５８、及び２６４は、同一の間引き率でデータをダウンサンプリングする。これにより、マルチプレクサ２１４又は２１６によって間引きされたデータをフィルタリングする場合と、マルチプレクサ２５８又は２６４によって間引きされたデータをフィルタリングする場合とで、同一のフィルタ係数を乗算すればよいこととなる。したがって、間引き対象のデータをループさせ、同一の乗算器及び加算器を用いて複数回フィルタリングする構成を実現することができる。
【００５２】
他の例においては、中間データ保持部２１８、２２２、２３８、及び２４２は、メモリで実現されてもよい。例えば、中間データ保持部２１８、２２２、２３８、及び２４２は、制御部２６６から供給される書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うデュアルポートメモリであってもよい。
【００５３】
また、他の例においては、制御部２６６は、メモリにより実現されてもよい。例えば、制御部２６６は、マイクロプログラムシーケンサによって指定されたアドレスに格納されたデータをイネーブル信号又はアドレス信号として中間データ保持部２１８、２２２、２３８、及び２４２に供給してもよい。
【００５４】
また、他の例においては、乗算器２２６、２２８、及び２３０は、フィルタ係数の変更が可能であり、設定されたフィルタ係数によりマルチプレクサ２１４又は２５８によってダウンサンプリングされたデータをフィルタリングして出力してもよい。また、乗算器２４６、２４８、及び２５０は、フィルタ係数の変更が可能であり、設定されたフィルタ係数によりマルチプレクサ２１６又は２６４によってダウンサンプリングされたデータをフィルタリングして出力してもよい。
【００５５】
図３は、本実施形態に係る間引きフィルタ１１０のタイミングチャートの第１の例を示す。本例は、複数クロック間隔でＡ／Ｄ１０８から間引きフィルタ１１０に入力データが印加される場合である。
【００５６】
入力データが２つ（０及び１）が入力されると、演算部２０６においてクロック信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１及び０３、並びにレジスタｒ０２及び０４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／２間引きフィルタの計算結果を１つ（０（１／２））求める。さらに、入力データが２つ（２及び３）が入力されると、演算部２０６においてクロック信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１及び０３、並びにレジスタｒ０２及び０４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／２間引きフィルタの計算結果を１つ（１（１／２））求める。
【００５７】
そして、１／２間引きフィルタの計算結果が２つ（０（１／２）及び１（１／２））求められると、演算部２０６においてクロック信号（ｒ０ｅｎ）の次のクロック信号（ｒ１ｅｎ）に基づいて、レジスタｒ１１及び１３、並びにレジスタｒ１２及び１４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／４間引きフィルタの計算結果を１つ（０（１／４））求める。
【００５８】
同様に、クロック信号（ｒ０ｅｎ）に基づいて、入力データ２つ（４及び５）から１／２間引きフィルタの計算結果を１つ（２（１／２））求め、入力データ２つ（６及び７）から１／２間引きフィルタの計算結果を１つ（３（１／２））求める。そして、クロック信号（ｒ１ｅｎ）に基づいて、１／２間引きフィルタの計算結果２つ（２（１／２）及び３（１／２））から１／４間引きフィルタの計算結果を１つ（１（１／４））求める。
【００５９】
そして、１／４間引きフィルタの計算結果が２つ（０（１／４）及び１（１／４））求められると、演算部２０６においてクロック信号（ｒ１ｅｎ）の次のクロック信号（ｒ２ｅｎ）に基づいて、レジスタｒ２１及び２３、並びにレジスタｒ２２及び２４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／８間引きフィルタの計算結果を１つ（０（１／８））求め、出力する。
【００６０】
以上のようなタイミングチャートにより演算部２０６を動作させることによって、１段分の乗算器及び加算器を繰り返し利用して３段分の間引きフィルタの働きを実現することができる。したがって、１段分の乗算器及び加算器に、マルチプレクサ、中間データ保持部、及び制御部を追加するのみで、３段分の間引きフィルタを実現できるので、回路規模を低減させることができる。
【００６１】
図４は、本実施形態に係る間引きフィルタ１１０のタイミングチャートの第２の例を示す。本例は、入力データが連続してＡ／Ｄ１０８から間引きフィルタ１１０に入力データが印加される場合である。
【００６２】
入力データが２つ（０及び１）が入力されると、演算部２０６においてクロック信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１及び０３、並びにレジスタｒ０２及び０４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／２間引きフィルタの計算結果を１つ（０（１／２））求める。さらに、入力データが２つ（２及び３）が入力されると、演算部２０６においてクロック信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１及び０３、並びにレジスタｒ０２及び０４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／２間引きフィルタの計算結果を１つ（１（１／２））求める。
【００６３】
そして、１／２間引きフィルタの計算結果が２つ（０（１／２）及び１（１／２））求められると、演算部２０６においてクロック信号（ｒ０ｅｎ）の次のクロック信号（ｒ１ｅｎ）に基づいて、レジスタｒ１１及び１３、並びにレジスタｒ１２及び１４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／４間引きフィルタの計算結果を１つ（０（１／４））求める。なお、入力データ４が入力されるタイミングで、１／４間引きフィルタの計算結果０（１／４）を求める。
【００６４】
また、クロック信号（ｒ０ｅｎ）に基づいて、入力データ２つ（４及び５）から１／２間引きフィルタの計算結果を１つ（２（１／２））求め、入力データ２つ（６及び７）から１／２間引きフィルタの計算結果を１つ（３（１／２））求める。そして、入力データ８が入力されるタイミングで、クロック信号（ｒ１ｅｎ）に基づいて、１／２間引きフィルタの計算結果２つ（２（１／２）及び３（１／２））から１／４間引きフィルタの計算結果を１つ（１（１／４））求める。
【００６５】
そして、１／４間引きフィルタの計算結果が２つ（０（１／４）及び１（１／４））求められると、演算部２０６においてクロック信号（ｒ１ｅｎ）の次のクロック信号（ｒ２ｅｎ）に基づいて、レジスタｒ２１及び２３、並びにレジスタｒ２２及び２４に入力データを保持しながら、乗算器２２６、２２８、及び２３０、並びに乗算器２４６、２４８、及び２５０によってフィルタリングし、１／８間引きフィルタの計算結果を１つ（０（１／８））求める。入力データ１０が入力されるタイミングで、１／８間引きフィルタの計算結果０（１／８）を求め、当該タイミングで出力イネーブル信号をオンにすることで、１／８間引きフィルタの計算結果０（１／８）を出力する。
【００６６】
以上のようなタイミングチャートにより演算部２０６を動作させることによって、入力データが連続して印加される場合であっても動作可能である。したがって、データレートが高い入力データを処理する場合であっても、回路規模を低減させることができる。
【００６７】
図５は、本実施形態に係る演算部２０６の構成の第１変形例を示す。本変形例に係る演算部２０６は、中間データ保持部５０２、５０４、５０６、５０８、５１０、５３２、５３４、５３６、５３８、及び５４０、加算器５１２、５１６、５２０、５２４、５２６、５４２、５４６、５５０、５５４、５５６、及び５６０、並びに乗算器５１４、５１８、５２２、５４４、５４８、及び５５２を有する。
【００６８】
中間データ保持部５０２、５０４、５０６、５０８、５１０、５３２、５３４、５３６、５３８、及び５４０の動作及び機能は、図２に示した中間データ保持部２１８、２２２、２３８、又は２４２の動作及び機能と同様であり、乗算器５１４、５１８、５２２、５４４、５４８、及び５５２の動作及び機能は、図２に示した乗算器２２６、２２８、２３０、２４６、２４８、又は２５０の動作及び機能と同様であり、加算器５２４、５２６、５５４、及び５５６の動作及び機能は、図２に示した加算器２３２、２３４、２５２、又は２５４の動作及び機能と同様であり、加算器２３６の動作及び機能は、加算器５６０と同様であるので、以下に説明する部分を除き、説明を省略する。
【００６９】
加算器５１２は、マルチプレクサ２１４から入力されたデータと、中間データ保持部５１０から出力されたデータを加算して乗算器５１４に供給する。そして、乗算器５１４は、加算器５１２から出力されたデータにフィルタ係数ｈ［０］を乗算して加算器５２４に供給する。また、加算器５１６は、中間データ保持部５０２から出力されたデータと、中間データ保持部から出力されたデータとを加算して乗算器５１８に供給する。そして、乗算器５１８は、加算器５１６から出力されたデータにフィルタ係数ｈ［２］を乗算して加算器５２４に供給する。また、加算器５２０は、中間データ保持部５０４から出力されたデータと、中間データ保持部５０６から出力されたデータとを加算して乗算器５２２に供給する。そして、乗算器５２２は、加算器５２０から出力されたデータにフィルタ係数ｈ［４］を乗算して加算器５２６に供給する。
【００７０】
加算器５４２は、マルチプレクサ２１６から入力されたデータと、中間データ保持部５４０から出力されたデータを加算して乗算器５４４に供給する。そして、乗算器５４４は、加算器５４２から出力されたデータにフィルタ係数ｈ［１］を乗算して加算器５５４に供給する。また、加算器５４６は、中間データ保持部５３２から出力されたデータと、中間データ保持部から出力されたデータとを加算して乗算器５４８に供給する。そして、乗算器５４８は、加算器５４６から出力されたデータにフィルタ係数ｈ［３］を乗算して加算器５５４に供給する。また、加算器５５０は、中間データ保持部５３４から出力されたデータと、中間データ保持部５３６から出力されたデータとを加算して乗算器５５２に供給する。そして、乗算器５５２は、加算器５５０から出力されたデータにフィルタ係数ｈ［５］を乗算して加算器５５６に供給する。
【００７１】
即ち、本変形例に係る演算部２０６は、２つの中間データ保持部が出力するデータに対して１つの乗算器を設け、フィルタ係数の対象性を利用して２つの中間データ保持部によって１つの乗算器を共有化する。これによって、乗算器の個数を低減させ、間引きフィルタ１１０の回路規模を低減させることができる。
【００７２】
図６は、本実施形態に係る演算部２０６の構成の第２変形例を示す。本変形例に係る演算部２０６は、乗算器６０２、６０４、６０６、６２２、６２４、及び６２６、中間データ保持部６０８、６１２、６２８、及び６３２、並びに加算器６１０、６１４、６３０、６３４、及び６４０を有する。
【００７３】
乗算器６０２、６０４、６０６、６２２、６２４、及び６２６の動作及び機能は、図２に示した乗算器２２６、２２８、２３０、２４６、２４８、又は２５０の動作及び機能と同様であり、中間データ保持部６０８、６１２、６２８、及び６３２の動作及び機能は、図２に示した中間データ保持部２１８、２２２、２３８、又は２４２の動作及び機能と同様であり、加算器６１０、６１４、６３０、及び６３４の動作及び機能は、図２に示した加算器２３２、２３４、２５２、又は２５４の動作及び機能と同様であり、加算器６４０の動作及び機能は、加算器５６０と同様であるので、以下に説明する部分を除き、説明を省略する。
【００７４】
乗算器６０２は、マルチプレクサ２１４から入力されたデータにフィルタ係数ｈ［０］を乗算して中間データ保持部６０８に供給する。そして、中間データ保持部６０８は、乗算器６０２から供給されたデータを保持し、加算器６１０に出力する。また、乗算器６０４は、マルチプレクサ２１４から入力されたデータにフィルタ係数ｈ［２］を乗算して加算器６１０に供給する。そして、加算器６１０は、中間データ保持部６０８から供給されたデータと、乗算器６０４から供給されたデータとを加算して中間データ保持部６１２に供給する。また、乗算器６０６は、マルチプレクサ２１４から入力されたデータにフィルタ係数ｈ［４］を乗算して加算器６１４に供給する。加算器６１４は、中間データ保持部６１２から供給されたデータと、乗算器６０６から供給されたデータとを加算して加算器６４０に供給する。
【００７５】
乗算器６２２は、マルチプレクサ２１６から入力されたデータにフィルタ係数ｈ［１］を乗算して中間データ保持部６２８に供給する。そして、中間データ保持部６２８は、乗算器６２２から供給されたデータを保持し、加算器６３０に出力する。また、乗算器６２４は、マルチプレクサ２１６から入力されたデータにフィルタ係数ｈ［３］を乗算して加算器６３０に供給する。そして、加算器６３０は、中間データ保持部６２８から供給されたデータと、乗算器６２４から供給されたデータとを加算して中間データ保持部６３２に供給する。また、乗算器６２６は、マルチプレクサ２１６から入力されたデータにフィルタ係数ｈ［５］を乗算して加算器６３４に供給する。加算器６３４は、中間データ保持部６３２から供給されたデータと、乗算器６２６から供給されたデータとを加算して加算器６４０に供給する。
【００７６】
即ち、本変形例に係る演算部２０６は、図２に示した演算部２０６に対する、いわゆる転置構成によるものである。これによれば、一の中間データ保持部が有するレジスタと他の中間データ保持部が有するレジスタとのクリティカルパスが短縮できる。なお、他の変形例においは、図５に示した乗算器の共有化と、図６に示した転置構成化との双方が併用されてもよい。
【００７７】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７８】
【図１】試験装置１００の構成の一例を示す図である。
【図２】間引きフィルタ１１０の構成の一例を示す図である。
【図３】間引きフィルタ１１０のタイミングチャートの第１の例を示す図である。
【図４】間引きフィルタ１１０のタイミングチャートの第２の例を示す図である。
【図５】演算部２０６の構成の第１変形例を示す図である。
【図６】演算部２０６の構成の第２変形例を示す図である。
【符号の説明】
【００７９】
１０    ＤＵＴ
１００  試験装置
１０２  テストヘッド
１０４  メインフレーム
１０６  ワークステーション
１０８  Ａ／Ｄ
１１０  間引きフィルタ
１１２  メモリ
１１４  良否判定部
２００  入力ラッチ回路
２０２  入力部
２０４  入力選択部
２０６  演算部
２０８  後段入力作成部
２１０  出力ラッチ回路
２１４  マルチプレクサ
２１６  マルチプレクサ
２１８  中間データ保持部
２２０  マルチプレクサ
２２２  中間データ保持部
２２４  マルチプレクサ
２２６  乗算器
２２８  乗算器
２３０  乗算器
２３２  加算器
２３４  加算器
２３６  加算器
２３８  中間データ保持部
２４０  マルチプレクサ
２４２  中間データ保持部
２４４  マルチプレクサ
２４６  乗算器
２４８  乗算器
２５０  乗算器
２５２  加算器
２５４  加算器
２５６  中間データ保持部
２５８  マルチプレクサ
２６０  マルチプレクサ
２６２  中間データ保持部
２６４  マルチプレクサ
２６６  制御部
５０２  中間データ保持部
５０４  中間データ保持部
５０６  中間データ保持部
５０８  中間データ保持部
５１０  中間データ保持部
５１２  加算器
５１４  乗算器
５１６  加算器
５１８  乗算器
５２０  加算器
５２２  乗算器
５２４  加算器
５２６  加算器
５３２  中間データ保持部
５３４  中間データ保持部
５３６  中間データ保持部
５３８  中間データ保持部
５４０  中間データ保持部
５４２  加算器
５４４  乗算器
５４６  加算器
５４８  乗算器
５５０  加算器
５５２  乗算器
５５４  加算器
５５６  加算器
５６０  加算器
６０２  乗算器
６０４  乗算器
６０６  乗算器
６０８  中間データ保持部
６１０  加算器
６１２  中間データ保持部
６１４  加算器
６２２  乗算器
６２４  乗算器
６２６  乗算器
６２８  中間データ保持部
６３０  加算器
６３２  中間データ保持部
６３４  加算器
６４０  加算器
【図１】
2006025154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006025154.tif 000008