(57)【要約】【課題】  パワーオンリセット回路に電源投入のシーケンスを検知させ、リセット信号を出力端子に安定的に出力させるパワーオンリセット回路及びパワーオンリセット方法を提供する。【解決手段】  高位ロジック電源１０と出力端子１１との間で電気的に接続され、電源投入による高位ロジック電源１０の電圧上昇より遅く電圧上昇する高位電源１４に接続する第１制御電極１３を有する第１導電型チャネルの第１ＭＩＳトランジスタＰ０１と、出力端子１１と低位ロジック電源１５との間で電気的に接続され、高位電源１４に接続する第２制御電極１６を有する第２導電型チャネルの第２ＭＩＳトランジスタＮ０１と、を備え、高位ロジック電源１０の電圧上昇に応答して第１ＭＩＳトランジスタＰ０１を導通状態に遷移させ、高位ロジック電源１０から出力端子１１にリセット信号を供給する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
高位ロジック電源と出力端子との間で電気的に接続され、電源投入による前記高位ロジック電源の電圧上昇より遅く電圧上昇する高位電源に接続する第１制御電極を有する第１導電型チャネルの第１ＭＩＳトランジスタと、
前記出力端子と低位ロジック電源との間で電気的に接続され、前記高位電源に接続する第２制御電極を有する第２導電型チャネルの第２ＭＩＳトランジスタと、
を備え、前記高位ロジック電源の電圧上昇に応答して前記第１ＭＩＳトランジスタを導通状態に遷移させ、前記高位ロジック電源から前記出力端子にリセット信号を供給することを特徴とするパワーオンリセット回路。
【請求項２】
前記第１ＭＩＳトランジスタの第１制御電極は、前記高位電源との間に第１導電型チャネルの第３及び第４ＭＩＳトランジスタを電気的に接続され、前記高位電源の電圧を閾値電圧分降下させて前記第１ＭＩＳトランジスタの第１制御電極へ供給することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記第１ＭＩＳトランジスタの第１制御電極は、前記低位ロジック電源との間に第２導電型チャネルの第５ＭＩＳトランジスタを接続され、前記第５ＭＩＳトランジスタの制御電極に前記高位ロジック電源を供給することを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記第１ＭＩＳトランジスタの第１制御電極は、前記低位ロジック電源との間に第２導電型チャネルの第５ＭＩＳトランジスタを接続され、前記出力端子から複数の論理ゲートを通過した前記リセット信号を前記第５ＭＩＳトランジスタの制御電極に供給することを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項５】
電源投入による高位ロジック電源の電圧上昇に応答して第１導電型チャネルの第１ＭＩＳトランジスタを導通状態に遷移させ、前記高位ロジック電源から出力端子にリセット信号を供給する段階と、
前記高位ロジック電源の電圧より遅く上昇する高位電源の電圧を前記第１ＭＩＳトランジスタの第１制御電極で検知して前記第１ＭＩＳトランジスタを遮断状態に遷移させる段階と、
前記電源投入から前記高位電源の電圧を前記第２ＭＩＳトランジスタの第２制御電極で検知しながら、閾値電圧に上昇するまで第２導電型チャネルの第２ＭＩＳトランジスタの遮断状態を維持する段階と、
前記高位電源の電圧が前記閾値電圧に達した段階で前記第２ＭＩＳトランジスタを導通状態に遷移させ、前記リセット信号を前記出力端子から低位ロジック電源へ引き抜く段階と、
を含むことを特徴とするパワーオンリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を用いたパワーオンリセット回路及びパワーオンリセット方法に関する。
【背景技術】
【０００２】
従来のパワーオンリセット回路は、電源投入時後の所定時刻経過まで液晶駆動出力端子の電位を低レベルに制御し、液晶駆動出力端子を低レベルにするように、集積回路内部のシフトレジスタ信号も、所定の電位に固定していた。
【０００３】
このように、電源投入後の所定時間経過後は、スタート信号がシフトレジスタに入力され、液晶駆動出力端子は順次所定の液晶駆動電圧が印加される。
【０００４】
例えば、従来のパワーオンリセット回路は、シフトレジスタの出力段の電位を電源投入後の所定時刻経過までローレベルに制御し、複数のシフトレジスタにスタート信号が伝搬させ、出力段のトランジスタを通じて電源電圧を出力端子に安定的に出力させ、被駆動装置の前段に接続された垂直および水平シフトレジスタの誤動作発生を防止し、垂直および水平シフトレジスタの出力信号を一斉に変動させずに、被駆動装置へ過大電流の発生を防止していた（特許文献１、参照。）。
【特許文献１】特開２００３−３４６４９２号公報（第９欄、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、パワーオンリセット回路に電源投入のシーケンスを検知させ、リセット信号を出力端子に安定的に出力させるパワーオンリセット回路及びパワーオンリセット方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、高位ロジック電源と出力端子との間で電気的に接続され、電源投入による高位ロジック電源の電圧上昇より遅く電圧上昇する高位電源に接続する第１制御電極を有する第１導電型チャネルの第１ＭＩＳトランジスタと、出力端子と低位ロジック電源との間で電気的に接続され、高位電源に接続する第２制御電極を有する第２導電型チャネルの第２ＭＩＳトランジスタと、を備え、高位ロジック電源の電圧上昇に応答して第１ＭＩＳトランジスタを導通状態に遷移させ、高位ロジック電源から出力端子にリセット信号を供給するパワーオンリセット回路であることを要旨とする。
【０００７】
本発明の一態様は、電源投入による高位ロジック電源の電圧上昇に応答して第１導電型チャネルの第１ＭＩＳトランジスタを導通状態に遷移させ、高位ロジック電源から出力端子にリセット信号を供給する段階と、高位ロジック電源の電圧より遅く上昇する高位電源の電圧を第１ＭＩＳトランジスタの制御電極で検知して第１ＭＩＳトランジスタを遮断状態に遷移させる段階と、電源投入から高位電源の電圧を第２ＭＩＳトランジスタの制御電極で検知しながら、閾値電圧に上昇するまで第２導電型チャネルの第２ＭＩＳトランジスタの遮断状態を維持する段階と、高位電源の電圧が閾値電圧に達した段階で第２ＭＩＳトランジスタを導通状態に遷移させ、リセット信号を出力端子から低位ロジック電源へ引き抜く段階と、を含むパワーオンリセット方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、パワーオンリセット回路に電源投入のシーケンスを検知させ、リセット信号を出力端子に安定的に出力させるパワーオンリセット回路及びパワーオンリセット方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１〜第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
また、以下に示す第１〜第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係るパワーオンリセット回路は、図１に示すように、高位ロジック電源１０と出力端子１１との間で電気的に接続され、電源投入による高位ロジック電源１０の電圧上昇より遅く電圧上昇する高位電源１４に接続する第１制御電極１３を有する第１導電型チャネル（ｐチャネル）の第１ＭＩＳトランジスタＰ０１と、出力端子１１と低位ロジック電源１５との間で電気的に接続され、高位電源１４に接続する第２制御電極１６を有する第２導電型チャネル（ｎチェネル）の第２ＭＩＳトランジスタＮ０１と、を備え、高位ロジック電源１０の電圧上昇に応答して第１ＭＩＳトランジスタＰ０１を導通状態に遷移させ、高位ロジック電源１０から出力端子１１にリセット信号を供給する。
【００１２】
高位電源１４は、高位ロジック電源１０を生成するロジック電源回路と別に設けられた直流／直流変換器（不図示）により生成する。この場合、直流／直流変換器の内部寄生容量によるカップリング効果や、寄生ダイオードによるＶｆ効果（所謂、電源のＶｆドロップ現象）により高位電源１４は高位ロジック電源１０より遅延して立ち上がる。すなわち、第１の実施の形態では、電源回路の時定数により、高位ロジック電源１０より遅く高位電源１４が立ち上がる特性を利用する。
【００１３】
第1の実施の形態に用いる「ＭＩＳトランジスタ」は、金属、絶縁物、半導体構造を有するスイッチング素子を対象とし、例えば、金属、酸化物、半導体構造のＭＯＳトランジスタを含む。
【００１４】
ここで、「高位ロジック電源」とは、例えば、ＭＯＳ論理回路では、３Ｖの電源電位ＶＤＤを対象とする。また、「低位ロジック電源」とは、ＭＯＳ論理回路では、０Ｖの基準電位ＧＮＤを対象とする。さらに、「高位電源」とは、液晶表示装置の液晶基板電極に印加される基準電位ＧＮＤに対して正電位の５乃至２０Ｖの駆動電位ＶＧＧを対象とする。
【００１５】
なお、基準電位ＧＮＤ、電源電位ＶＤＤ、駆動電位ＶＧＧ、並びに負側の駆動電位ＶＥＥは、パワーオンリセット回路の外部から供給される。
【００１６】
電源投入のシーケンスは、図５の上段の「電源投入順」に示すように、先ず、低位ロジック電源１５の基準電位ＧＮＤがロジック電源”Ｌ”に安定し、次ぎに高位ロジック電源１０の電源電位ＶＤＤがロジック電源”Ｈ”に安定し、引き続き、高位電源１４の駆動電位ＶＧＧが液晶電源”Ｈ”に安定し、さらに負側の駆動電位ＶＥＥが液晶電源”Ｌ”の低位電源として、基準電位ＧＮＤに対して負電位の１０乃至２０Ｖで安定する。
【００１７】
第１の実施の形態では、第１ＭＩＳトランジスタＰ０１の第１制御電極１３及び第２ＭＩＳトランジスタＮ０１の第２制御電極１６を高位電源１４へ共通接続する。
【００１８】
また、高位電源１４の電圧上昇を検知させ第１ＭＩＳトランジスタＰ０１を遮断状態に遷移させ、高位電源１４の電圧が閾値電圧に達した段階で第２ＭＩＳトランジスタＮ０１を導通状態に遷移させ、リセット信号を出力端子１１から低位ロジック電源１５へ引き抜くように構成する
第１及び第２ＭＩＳトランジスタＰ０１、Ｎ０１は、高位電源１４の電位を検知し相補的に動作しリセット信号を出力端子１１に生成させる。
【００１９】
図２は、第１の実施の形態に係るパワーオンリセット回路を液晶表示装置の走査線駆動回路に適用したブロック図である。パワーオンリセット回路１８は、複数のシフトレジスタ２１ａ〜２１ｃに接続される。
【００２０】
シフトレジスタ２１ａは次段のレベル変換回路２２ａに接続され、レベル変換回路２２ａの次段にインバータ２３ａを接続し、インバータ２３ａの次段に第１導電型（ｐチャネル）のＭＩＳトランジスタＰ０２及び第２導電型（ｎチャネル）のＭＩＳトランジスタＮ０２からなる液晶駆動回路を接続し、液晶出力パッド２４ａ（図中「Ｇ１」と略記する。）に駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力する。
【００２１】
ここで「レベル変換回路」は、ロジックレベルの電位を液晶表示装置を駆動し得る駆動電位に昇圧及び降圧する直流/直流変換器を用いることができる。
【００２２】
また、液晶駆動回路は、例えば、インバータ２３ａの出力が高レベルの電位であれば、第１導電型（ｐチャネル）のＭＩＳトランジスタＰ０２がオフし、第２導電型（ｎチャネル）のＭＩＳトランジスタＮ０２がオンし、液晶出力パッド２４ａに駆動電位ＶＥＥを出力する。
【００２３】
液晶駆動回路は、例えば、インバータ２３ａの出力が低レベルの電位であれば、第１導電型（ｐチャネル）のＭＩＳトランジスタＰ０２がオンし、第２導電型（ｎチャネル）のＭＩＳトランジスタＮ０２がオフし、第１及び第２ＭＩＳトランジスタＰ０２、Ｎ０２からなる液晶出力回路から、液晶出力パッド２４ａ（図中「Ｇ１」と略記する。）へ駆動電位ＶＧＧを出力する。
【００２４】
したがって、液晶駆動回路は、インバータ２３ａの出力に対応した駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力する。
【００２５】
同様に、液晶駆動回路は、シフトレジスタ２１ｂが次段のレベル変換回路２２ｂに接続され、レベル変換回路２２ｂの次段にインバータ２３ｂを接続し、インバータ２３ｂの次段に第１導電型（ｐチャネル）のＭＩＳトランジスタＰ０３及び第２導電型（ｎチャネル）のＭＩＳトランジスタＮ０３からなる液晶出力回路を接続し、液晶出力パッド２４ｂ（図中「Ｇ２」と略記する。）に駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力する。
【００２６】
同様に、液晶駆動回路は、シフトレジスタ２１ｃが次段のレベル変換回路２２ｃに接続され、レベル変換回路２２ｃの次段にインバータ２３ｃを接続し、インバータ２３ｃの次段に第１導電型（ｐチャネル）のＭＩＳトランジスタＰ０４及び第２導電型（ｎチャネル）のＭＩＳトランジスタＮ０４からなる液晶出力回路を接続し、液晶出力パッド２４ｃ（図中「Ｇ３」と略記する。）に駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力する。
【００２７】
シフトレジスタ２１ａ〜２１ｃは、クロック信号線２０に共通接続され、垂直シフトクロック信号ＣＫに同期してデータを入出力する。
【００２８】
シフトレジスタ２１ａは、図中第１段目に設けられ、シリアル入力端子Ｓｉｎから取り込んだ垂直シフトデータをシリアル出力端子Ｓｏｕｔを通してレベル変換回路２２ａの入力端子ＩＮへシリアル出力信号ＳＲＯ１として出力し、並行してシリアル出力信号ＳＲＯ１を次段のシフトレジスタ２１ｂのシリアル入力端子Ｓｉｎへ転送する。
【００２９】
シフトレジスタ２１ｂは、図中第２段目に設けられ、シリアル入力端子Ｓｉｎから取り込んだ垂直シフトデータをシリアル出力端子Ｓｏｕｔを通してレベル変換回路２２ｂの入力端子ＩＮへシリアル出力信号ＳＲＯ２として出力し、並行してシリアル出力信号ＳＲＯ２を次段のシフトレジスタ２１ｃのシリアル入力端子Ｓｉｎへ転送する。
【００３０】
シフトレジスタ２１ｃは、図中第３段目に設けられ、シリアル入力端子Ｓｉｎから取り込んだ垂直シフトデータをシリアル出力端子Ｓｏｕｔを通してレベル変換回路２２ｃの入力端子ＩＮへシリアル出力信号ＳＲＯ３として出力する。
【００３１】
レベル変換回路２２ａは、シフトレジスタ２１ａの出力に接続され、入力端子ＩＮから入力したシリアル出力信号ＳＲＯ１を出力端子ＯＵＴを通して次段のインバータ２３ａへ出力する。
【００３２】
レベル変換回路２２ｂは、シフトレジスタ２１ｂの出力に接続され、入力端子ＩＮから入力したシリアル出力信号ＳＲＯ２を出力端子ＯＵＴを通して次段のインバータ２３ｂへ出力する。
【００３３】
レベル変換回路２２ｃは、シフトレジスタ２１ｃの出力に接続され、入力端子ＩＮから入力したシリアル出力信号ＳＲＯ３を出力端子ＯＵＴを通して次段のインバータ２３ｃへ出力する。
【００３４】
インバータ２３ａは、レベル変換回路２２ａのＯＵＴを次段に接続する液晶出力回路へ出力し、各液晶出力回路の液晶出力パッド２４ａへ駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力させる。
【００３５】
インバータ２３ｂは、レベル変換回路２２ｂのＯＵＴを次段に接続する液晶出力回路へ出力し、各液晶出力回路の液晶出力パッド２４ｂへ駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力させる。
【００３６】
インバータ２３ｃは、レベル変換回路２２ｃのＯＵＴを次段に接続する液晶出力回路へ出力し、各液晶出力回路の液晶出力パッド２４ｃへ駆動電位ＶＧＧ又はＶＥＥの何れか一方の電圧を出力させる。
【００３７】
図２及び図３を参照して、第１の実施の形態に係るパワーオンリセット回路を適用した液晶駆動回路の動作を説明する。
【００３８】
パワーオンリセット回路１８は、電源投入の時刻にリセット信号を複数のシフトレジスタ２１ａ〜２１ｃに供給する。
【００３９】
シフトレジスタ２１ａ〜２１ｃは、電源投入の所定時刻経過後にリセット信号が解除された段階で、クロック信号線２０から供給される所定周期の垂直シフトクロック信号ＣＫに同期させて垂直シフトデータＤＩを転送させる。
【００４０】
第１段目のシフトレジスタ２１ａは、例えば、シリアル入力端子Ｓｉｎへ垂直シフトデータＤＩを受信し、垂直シフトクロック信号ＣＫに同期させて時刻ｔ１に出力端子ＯＵＴへシリアル出力信号ＳＲＯ１を出力する。
【００４１】
シフトレジスタ２１ａは、シリアル出力信号ＳＲＯ１に基づき、レベル変換回路２２ａ、インバータ２３ａ、液晶駆動回路を経由して、液晶出力パッド２４ａの電位を負側の駆動電位ＶＥＥから正側の駆動電位ＶＧＧに遷移させる。
【００４２】
シフトレジスタ２１ａは、垂直シフトクロック信号ＣＫに同期させて時刻ｔ２に出力端子ＯＵＴのシリアル出力信号ＳＲＯ１を立ち下げ、液晶出力パッド２４ａの電位を正側の駆動電位ＶＧＧから負側の駆動電位ＶＥＥに遷移させる。
【００４３】
第２段目のシフトレジスタ２１ｂは、例えば、シリアル入力端子Ｓｉｎへシリアル出力信号ＳＲＯ１を受信し、垂直シフトクロック信号ＣＫに同期させて時刻ｔ２に出力端子ＯＵＴへシリアル出力信号ＳＲＯ２を出力する。
【００４４】
シフトレジスタ２１ｂは、シリアル出力信号ＳＲＯ２に基づき、レベル変換回路２２ｂ、インバータ２３ｂ、液晶駆動回路を経由して、液晶出力パッド２４ｂの電位を負側の駆動電位ＶＥＥから正側の駆動電位ＶＧＧに遷移させる。
【００４５】
シフトレジスタ２１ｂは、垂直シフトクロック信号ＣＫに同期させて時刻ｔ３に出力端子ＯＵＴのシリアル出力信号ＳＲＯ２を立ち下げ、液晶出力パッド２４ｂの電位を正側の駆動電位ＶＧＧから負側の駆動電位ＶＥＥに遷移させる。
【００４６】
第３段目のシフトレジスタ２１ｃは、例えば、シリアル入力端子Ｓｉｎへシリアル出力信号ＳＲＯ２を受信し、垂直シフトクロック信号ＣＫに同期させて時刻ｔ３に出力端子ＯＵＴへシリアル出力信号ＳＲＯ３を出力する。
【００４７】
シフトレジスタ２１ｃは、シリアル出力信号ＳＲＯ３に基づき、レベル変換回路２２ｃ、インバータ２３ｃ、液晶駆動回路を経由して液晶出力パッド２４ｃの電位を負側の駆動電位ＶＥＥから正側の駆動電位ＶＧＧに遷移させる。
【００４８】
シフトレジスタ２１ｃは、垂直シフトクロック信号ＣＫに同期させて出力端子ＯＵＴのシリアル出力信号ＳＲＯ３を立ち下げ、液晶出力パッド２４ｃの電位を正側の駆動電位ＶＧＧから負側の駆動電位ＶＥＥに遷移させる。
【００４９】
このように、第１の実施の形態では、パワーオンリセット回路１８は、電源投入の時刻にリセット信号を複数のシフトレジスタ２１ａ〜２１ｃに供給した後に、リセット信号を自動的に解除し、クロック信号線２０から供給される垂直シフトクロック信号ＣＫに同期させて垂直シフトデータＤＩを第１段目のシフトレジスタ２１ａから順に後段のシフトレジスタ２１ｂ、２１ｃへ転送させる。
【００５０】
したがって、各シフトレジスタ２１ａ〜２１ｃの出力から安定したシリアル出力信号ＳＲＯ１〜ＳＲＯ３をレベル変換回路２２ａ〜２２ｃへ供給できるので、もし、液晶表示電極へ流れる充電電流が発生し、液晶出力側にＶＧＧ電位が出力されていても、ＶＧＧ電位から負の駆動電位ＶＥＥへ降下する貫通電流が第１導電型（ｐチャネル）のＭＩＳトランジスタ及び第２導電型（ｎチャネル）のＭＩＳトランジスタとの間に流れる現象を防止することができる。
【００５１】
また、レベル変換回路２２ａ〜２２ｃは、同時にオンしないので、電源投入の時刻に複数の液晶出力パッド２４ａ〜２４ｃがＶＧＧ電位に変化しないため、液晶表示電極へ流れる充電電流をも抑制することもできる。
【００５２】
図４に示すように、第１の実施の形態に係るパワーオンリセット回路は、シフトレジスタの前段に設けられ、電源投入の時刻に内部リセット信号を発生させ、液晶駆動回路の貫通電流及び液晶表示電極への充電電流を抑制することができる。
【００５３】
パワーオンリセット回路は、高位ロジック電源１０と低位ロジック電源１５との間に第１導電型チャネル（ｐチャネル）の第１ＭＩＳトランジスタＰ０１と第２導電型チャネル（ｎチャネル）の第２ＭＩＳトランジスタＮ０１とを直列に接続する。
【００５４】
第１ＭＩＳトランジスタＰ０１の第１制御電極１３及び第２ＭＩＳトランジスタＮ０１の第２制御電極１６を高位電源１４へ共通接続し、電源投入による高位ロジック電源１０の電圧上昇より遅く電圧上昇する高位電源１４から制御電圧を供給する。
【００５５】
第１及び第２ＭＩＳトランジスタＰ０１、Ｎ０１は、高位ロジック電源１０の電圧上昇を検知し第１及び第２ＭＩＳトランジスタの接続節点から内部リセット信号を生成し、後段のシフトレジスタに設けた論理ゲートとしてのＮＯＲ回路２８ａ、２８ｂ、ＮＡＮＤ回路２９ａ、２９ｂの一方の入力端子に内部リセット信号を供給する。
【００５６】
例えば、各シリアル信号ＳＲｎ＋１〜＋２の電位を低レベル（Ｌ）に安定させ、次段のインバータ２３ａ（図２参照）の出力を高レベル（Ｈ）に保持させる。
【００５７】
液晶出力パッド２４ａ（図２参照）は駆動電位ＶＥＥを保持するため、液晶表示電極へ流れる充電電流が抑えられる。
【００５８】
同期型インバータ３０ａは、垂直シフトデータＤＩのシリアル信号ＳＲｎを受信し、次段のＮＡＮＤ回路２９ａの他方の入力端子へ出力を接続し、反転内部リセット信号との否定論理積をＮＡＮＤ回路２９ａから出力させる。
【００５９】
ＮＡＮＤ回路２９ａは、否定論理積の値を同期型インバータ３０ａの出力へ帰還接続する同期型インバータ３０ｄに出力し、反転内部リセット信号が高レベル（Ｈ）のときは否定論理積の値をそのまま同期型インバータ３０ａの出力へ保持させる。一方、反転内部リセット信号が低レベル（Ｌ）のときは否定論理積の値（Ｈ）を保持させる。
【００６０】
同期型インバータ３０ｂは、ＮＡＮＤ回路２９ａから否定論理積の値を受信し、次段のＮＯＲ回路２８ａの他方の入力端子へ出力を接続し、内部リセット信号との否定論理和をＮＯＲ回路２８ａから出力させる。
【００６１】
ＮＯＲ回路２８ａは、否定論理和の値をシリアル信号ＳＲｎ＋１として出力し、同時に同期型インバータ３０ｂの出力へ帰還接続する同期型インバータ３０ｃへシリアル信号ＳＲｎ＋１を出力する。
【００６２】
同期型インバータ３０ｃは、内部リセット信号が低レベル（Ｌ）のときは否定論理和の値を同期型インバータ３０ｂの出力にそのまま保持させる。一方、内部リセット信号が高レベル（Ｈ）のときは否定論理和の値（Ｈ）を同期型インバータ３０ｂの出力に保持させる。
【００６３】
同期型インバータ３０ｅは、シリアル信号ＳＲｎ＋１を受信し、次段のＮＡＮＤ回路２９ｂの他方の入力端子へ出力を接続し、反転内部リセット信号との否定論理積をＮＡＮＤ回路２９ｂから出力させる。
【００６４】
ＮＡＮＤ回路２９ｂは、否定論理積の値を同期型インバータ３０ｅの出力へ帰還接続する同期型インバータ３０ｇに出力し、反転内部リセット信号が高レベル（Ｈ）のときは否定論理積の値をそのまま同期型インバータ３０ｅの出力へ保持させる。一方、反転内部リセット信号が低レベル（Ｌ）のときは否定論理積の値（Ｈ）を保持させる。
【００６５】
同期型インバータ３０ｆは、ＮＡＮＤ回路２９ｂから否定論理積の値を受信し、次段のＮＯＲ回路２８ｂの他方の入力端子へ出力を接続し、内部リセット信号との否定論理和をＮＯＲ回路２８ｂから出力させる。
【００６６】
ＮＯＲ回路２８ｂは、否定論理和の値をシリアル信号ＳＲｎ＋２として出力し、同時に同期型インバータ３０ｆの出力へ帰還接続する同期型インバータ３０ｈへシリアル信号ＳＲｎ＋２を出力する。
【００６７】
同期型インバータ３０ｈは、内部リセット信号が低レベル（Ｌ）のときは否定論理和の値を同期型インバータ３０ｆの出力にそのまま保持させる。一方、内部リセット信号が高レベル（Ｈ）のときは否定論理和の値（Ｌ）を同期型インバータ３０ｆの出力に保持させる。
【００６８】
同期型インバータ３０ａ、３０ｅは、共通のクロック信号ＣＰＶＢにより駆動され、同期型インバータ３０ｂ、３０ｆは、共通のクロック信号ＣＰＶにより駆動される。
【００６９】
クロック信号ＣＰＶは、垂直シフトクロック信号ＣＫと同相のタイミングで遷移するクロックを用いることができ、またクロック信号ＣＰＶＢは、垂直シフトクロック信号ＣＫと逆相のタイミングで遷移するクロックを用いることができ、クロック信号ＣＰＶＢとＣＰＶは同時に同一論理状態に遷移せず、各シフトレジスタの入力段の保持データと出力段の保持データとの突き抜け現象を防止している。
【００７０】
パワーオンリセット回路は、電源投入の時刻では、高レベル（Ｈ）の内部リセット信号をＮＯＲ回路２８ａ、２８ｂの入力へ供給し、高レベル（Ｈ）の内部リセット信号を供給している状態で各シリアル信号ＳＲｎ＋１、ＳＲｎ＋２を低レベル（Ｌ）に固定させる。
【００７１】
また、パワーオンリセット回路は、電源投入の時刻では、インバータ３１を通して低レベル（Ｌ）の内部リセット信号をＮＡＮＤ回路２９ａ、２９ｂの入力へ供給し、低レベル（Ｌ）の内部リセット信号を供給している状態でＮＡＮＤ回路２９ａ、２９ｂの出力を高レベル（Ｈ）に固定する。
【００７２】
図４及び図５を参照して、第１の実施の形態に係るパワーオンリセット回路を備えるシフトレジスタの動作を説明する。
【００７３】
電源投入のシーケンスは、パワーオンリセット回路の外部に設けた電源回路から、低位ロジック電源１５としての基準電位ＧＮＤ、高位ロジック電源１０としての電源電位ＶＤＤ、高位電源１４としての駆動電位ＶＧＧの順に各電源は安定出力される。
【００７４】
第１ＭＩＳトランジスタＰ０１は、その制御電極を通して高位電源１４の駆動電位ＶＧＧを検知し、電源投入の時刻ｔ１から、高位ロジック電源１０の電圧上昇を検知して、第１ＭＩＳトランジスタＰ０１を導通状態に遷移させ、第１及び第２ＭＩＳトランジスタＰ０１、Ｎ０１の接続節点の電位を電源電位ＶＤＤへ上昇させ、内部リセット信号を生成する。
【００７５】
第１ＭＩＳトランジスタＰ０１は、高位電源１４の駆動電位ＶＧＧを第１制御電極１３を通して検知し、高位電源１４の駆動電位ＶＧＧが基準電位ＧＮＤから立ち上がるまで内部リセット信号を出力させる。
【００７６】
第２ＭＩＳトランジスタＮ０１は、電源投入の時刻ｔ２では、高位電源１４の駆動電位ＶＧＧを第２制御電極１６を通して検知し、高位電源１４の駆動電位ＶＧＧが基準電位ＧＮＤより高い閾値電圧に達した段階で、内部リセット信号を低位ロジック電源１５へ引き抜き、内部リセット信号を低レベル（Ｌ）へ遷移させる。
【００７７】
ＮＯＲ回路２８ａ、２８ｂは共に、内部リセット信号に基づき、否定論理和の値として低レベル（Ｌ）を出力し、シリアル出力信号ＳＲＯ１〜ＳＲＯ３を基準電位ＧＮＤに保持させている。
【００７８】
パワーオンリセット回路は、電源投入の時刻ｔ１〜ｔ３まで、液晶駆動電源系の液晶出力パッドＧ１〜Ｇ３の電位を基準電位ＧＮＤに保持させ、不要な貫通電流や充電電流の発生を防止する。
【００７９】
液晶出力パッドＧ１〜Ｇ３は、時刻ｔ３から負の駆動電位ＶＥＥが基準電位ＧＮＤに対して低下するのに伴い駆動電位ＶＥＥを出力する。
【００８０】
電源投入の時刻ｔ４では、液晶電源を供給する高位電源１４としての駆動電位ＶＧＧは高レベル（Ｈ）、液晶電源を供給する低位電源としての駆動電位ＶＥＥは低レベル（Ｌ）、高位ロジック電源１０は高レベル（Ｈ）、低位ロジック電源１５は低レベル（Ｌ）で電源回路から安定して出力されている。
【００８１】
ＮＯＲ回路２８ａは、垂直シフトデータＤＩを転送し、シリアル出力信号ＳＲＯ１として出力する。
【００８２】
ＮＯＲ回路２８ｂは、シリアル出力端子ＳＲＯ１を転送し、シリアル出力信号ＳＲＯ２として出力する。
【００８３】
このように、第１の実施の形態に係るパワーオンリセット回路を備えるシフトレジスタは、電源投入のシーケンスを利用して、自動的に高レベル（Ｈ）の内部リセット信号を生成し、自動的に内部リセット信号を低レベル（Ｌ）へ遷移させてから、その後、液晶駆動電源を液晶電極へ供給させることができるので、液晶駆動電源系の過電流や充電電流を防止することができる。
【００８４】
（第２の実施の形態）
本発明の第２の実施の形態に係るパワーオンリセット回路は、図６に示すように、高位ロジック電源１０と出力端子１１との間に接続され、電源投入による高位ロジック電源１０の電圧上昇より遅く電圧上昇する高位電源１４に接続される第１導電型チャネル（ｐチャネル）の第１ＭＩＳトランジスタＰ０１と、出力端子１１と低位ロジック電源１５との間に接続され、第２制御電極１６を高位電源１４に接続され、高位電源１４の電圧上昇を検知しながら、閾値電圧に上昇するまで遮断状態を維持すると共に、高位電源１４の電圧が閾値電圧に達した段階で導通状態に遷移し、リセット信号を出力端子１１から低位ロジック電源１５へ引き抜く第２導電型チャネル（ｎチャネル）の第２ＭＩＳトランジスタＮ０１と、を備える。
【００８５】
第１ＭＩＳトランジスタＰ０１の第１制御電極１３と高位電源１４との間に電気的に接続される第１導電型（ｐチャネル）の第３ＭＩＳトランジスタＰ０５、第４ＭＩＳトランジスタＰ０６と、高位電源１４の電圧を閾値電圧分降下させて第１制御電極１３へ供給させ、高位ロジック電源１０の電圧上昇に応答して導通状態に遷移させ、高位ロジック電源１０から出力端子１１にリセット信号を供給すると共に、第１制御電極１３と低位ロジック電源１５との間に第２導電型（ｎチャネル）の第５ＭＩＳトランジスタＮ０５と、をさらに設けて、第５ＭＩＳトランジスタＮ０５の制御電極を高位ロジック電源１０ａに接続され、高位電源１４の電圧上昇を検知して遮断状態に遷移させる。
【００８６】
第１の実施の形態では、高位ロジック電源１０が、基準電位ＧＮＤから高レベル（Ｌ）に遷移する際に、高位電源１４もＶｆ効果により基準電位ＧＮＤから高位ロジック電源の電源電位ＶＤＤ若しくは電源電位ＶＤＤに近い電圧に遷移する場合がある。
【００８７】
この場合、高位電源１４と高位ロジック電源１０が共に３Ｖに上昇し、第１導電型（ｐチャネル）の第１ＭＩＳトランジスタＰ０１のゲートバイアスは０Ｖでオフ状態、第２導電型（ｎチャネル）の第２ＭＩＳトランジスタＮ０１のゲートバイアスは３Ｖでオン状態に遷移し、出力端子１１には基準電位ＧＮＤの低レベル（Ｌ）となるので、内部リセット信号が生成されずにシフトレジスタが誤動作し、液晶駆動回路に貫通電流が発生する。
【００８８】
そこで、第２の実施の形態に係るパワーオンリセット回路では、高位電源１４が高位ロジック電源１０と同レベル若しくは近似する電圧となる場合、第１ＭＩＳトランジスタＰ０１の第１制御電極１３に印加される電圧を高位電源１４より閾値電圧分降下させて供給することにより、第１ＭＩＳトランジスタＰ０１を早く導通させて出力端子１１へリセット信号を出力させ、シフトレジスタの動作を安定させ、液晶駆動電源の貫通電流を未然に防止する。
【００８９】
すなわち、パワーオンリセット回路は、電源投入の時刻に、高位電源１４が液晶の駆動電位ＶＧＧに達せず高位ロジック電源１０の電源電位ＶＤＤであるとすれば、第１ＭＩＳトランジスタＰ０１のゲートバイアスを閾値電圧だけ低下させ、オン状態に遷移させることができ、信頼性の高い内部リセット信号を生成させることができる。
【００９０】
より具体的には、第１導電型（ｐチャネル）の第１ＭＩＳトランジスタＰ０１の第１制御電極１３に、高位電源１４の駆動電位ＶＧＧから閾値電圧を減じた電位を印加させ、第２導電型（ｎチャネル）の第２ＭＩＳトランジスタＮ０１の第２制御電極１６、第５ＭＩＳトランジスタＮ０５の制御電極には３Ｖの電位を印加させることで第１ＭＩＳトランジスタＰ０１がオンして、出力端子１１から内部リセット信号を出力させることができる。
【００９１】
さらに、電源投入の時刻が経過し、高位電源１４の電位が高位ロジック電源１０の電源電位ＶＤＤより閾値電圧分高く上昇した段階で、第１ＭＩＳトランジスタＰ０１はオフに遷移し出力端子１１の電位は基準電位ＧＮＤに遷移する。
【００９２】
第２の実施の形態に係るパワーオンリセット回路の動作を図８のタイミングチャートを参照して説明する。第１の実施の形態と共通する要素に付いては、重複する説明を省略する。
【００９３】
第１ＭＩＳトランジスタＰ０１は、ゲートバイアス及び第１制御電極１３に印加される電位を検知し、電源投入の時刻ｔ１ではオンに遷移し、出力端子１１へ内部リセット信号の供給を開始する。
【００９４】
引き続き、第１ＭＩＳトランジスタＰ０１は、第１制御電極１３に印加される電位が高位ロジック電源１０の電源電位ＶＤＤより閾値電圧分の上昇を検知し、電源投入の時刻ｔ２ではオフに遷移し、出力端子１１へ高レベル（Ｈ）の内部リセット信号の供給を遮断する。
【００９５】
また、第２ＭＩＳトランジスタＮ０１はオンしているので、内部リセット信号を低位ロジック電源１５へ引き抜きパワーオンリセットのシーケンスを完了させる。
【００９６】
さらに、電源投入の時刻ｔ３、ｔ４は、何れも第１の実施の形態と同様の動作をするので重複する説明を省略する。
【００９７】
図６に示したパワーオンリセット回路によれば、高位電源１４の駆動電位ＶＧＧと高位ロジック電源１０の電源電位ＶＤＤが近似し若しくは同一の軌跡で立ち上がる場合であっても、第１ＭＩＳトランジスタＰ０１の第１制御電極１３へ印加する電位が閾値電圧分低下させているので、オン状態に遷移させることが容易となり、内部リセット信号が生成されないという不具合を未然に防止するととができる。
【００９８】
（第２の実施の形態の変形例）
図７に示すように、第２の実施の形態の変形例に係るパワーオンリセット回路では、第２導電型（ｎチャネル）の第５ＭＩＳトランジスタＮ０５の制御電極は、第１及び第２ＭＩＳトランジスタＰ０１、Ｎ０１の接続節点から出力される内部リセット信号を直列に接続したインバータ３６とインバータ３７を経由させ印加することで、出力端子１１ａからリセット信号を供給させオン／オフの動作を制御する。
【００９９】
このように構成すると、第３ＭＩＳトランジスタＰ０５、第４ＭＩＳトランジスタＰ０６がオンした状態で、第５ＭＩＳトランジスタＮ０５が同時にオンする期間を短縮させ、第３、第４及び第５ＭＩＳトランジスタＰ０５、Ｐ０６、Ｎ０５の電流パスによる貫通電流を減少させることができる。
【０１００】
より具体的には、図８に示す電源投入の時刻ｔ２以降では、内部リセット信号が基準電位ＧＮＤに遷移し、インバータ３６、３７を経由したリセット信号が第５ＭＩＳトランジスタＮ０５の制御電極へ印加されるため、オフ状態に遷移し高位電源１４から低位ロジック電源１５への貫通電流を阻止することができ、より信頼性の高いパワーオンリセット回路を提供することができる。
【０１０１】
なお、本発明の実施の形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態に係るパワーオンリセット回路の回路図。
【図２】本発明の第１の実施の形態に係るパワーオンリセット回路の応用回路のブロック図。
【図３】本発明の第１の実施の形態に係るパワーオンリセット回路のタイミングチャート。
【図４】本発明の第１の実施の形態に係るパワーオンリセット回路を備える効用回路の回路図。
【図５】本発明の第１の実施の形態に係るパワーオンリセット回路のタイミングチャート。
【図６】本発明の第２の実施の形態に係るパワーオンリセット回路の回路図。
【図７】本発明の第２の実施の形態の変形例に係るパワーオンリセット回路の回路図。
【図８】本発明の第２の実施の形態に係るパワーオンリセット回路のタイミングチャート。
【符号の説明】
【０１０３】
Ｐ０１…第１ＭＩＳトランジスタ
Ｎ０１…第２ＭＩＳトランジスタ
Ｐ０５…第３ＭＩＳトランジスタ
Ｐ０６…第４ＭＩＳトランジスタ
Ｎ０５…第５ＭＩＳトランジスタ
１０…高位ロジック電源
１１…出力端子
１３…第１制御電極
１４…高位電源
１５…低位ロジック電源
１６…第２制御電極
１８…パワーオンリセット回路
２１ａ〜２１ｃ…シフトレジスタ
２２ａ〜２２ｃ…レベル変換回路
２３ａ〜２３ｃ…インバータ
２４ａ〜２４ｃ…液晶出力パッド
２８ａ、２８ｂ…ＮＯＲ回路
２９ａ、２９ｂ…ＮＡＮＤ回路
３０ａ〜３０ｈ…同期型インバータ
３１…インバータ
３６、３７…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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