(57)【要約】【課題】ＴＬＰＭ部と拡散抵抗素子領域の両方のトレンチ側壁にゲート酸化膜を介してゲート電極を同時に形成する工程を有する半導体装置であっても、拡散抵抗素子領域に形成されたゲート電極がチャージアップされて前記抵抗素子の抵抗値が不安定になることのない、また、拡散抵抗素子間でパンチスルーすることのない半導体装置の提供すること。【解決手段】半導体基板に、第一トレンチと第二トレンチをそれぞれ複数備え、前記第一トレンチは内部にゲート絶縁膜を介してゲート電極を備えるＭＯＳゲート構造を形成して横型ＭＯＳトランジスタ領域を構成し、前記第二トレンチは拡散抵抗素子領域を取り囲んで複数の前記拡散抵抗素子領域を相互に絶縁分離する機能を備え、前記横型ＭＯＳトランジスタ領域と前記拡散抵抗素子領域とが酸化膜により素子分離される半導体装置において、前記第二トレンチが１００ｎｍ以上の厚さの酸化膜を有している半導体装置とする。【選択図】     図１
2006319241.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型半導体基板に、第一トレンチと第二トレンチをそれぞれ複数備え、前記第一トレンチは内部にゲート絶縁膜を介してゲート電極を備えるＭＯＳゲート構造を形成し、前記半導体基板の表面に第二導電型ソース領域、前記第一トレンチの底部に第二導電型ドレイン領域を備える横型ＭＯＳトランジスタ領域を構成し、前記第二トレンチは拡散抵抗素子領域を取り囲んで複数の前記拡散抵抗素子領域を相互に絶縁分離する機能を備えた半導体装置において、前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜を備えていることを特徴とする半導体装置。
【請求項２】
第一導電型半導体基板に、第一トレンチと第二トレンチをそれぞれ複数備え、前記第一トレンチは内部にゲート絶縁膜を介してゲート電極を備えるＭＯＳゲート構造を形成し、前記半導体基板の表面に第二導電型ソース領域、前記第一トレンチの底部に第二導電型ドレイン領域を備える横型ＭＯＳトランジスタ領域を構成し、前記第二トレンチは拡散抵抗素子領域を取り囲んで複数の前記拡散抵抗素子領域を相互に絶縁分離する機能を備えた半導体装置において、前記第二トレンチの底部に前記第二導電型ドレイン領域と同時形成の第二導電型高濃度領域を有することを特徴とする半導体装置。
【請求項３】
前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜を備えていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記酸化膜の厚さを前記第二トレンチの幅の半分以上にすることを特徴とする請求項１または３記載の半導体装置。
【請求項５】
前記酸化膜の厚さが３００ｎｍ以上で、前記第二トレンチの幅が６００ｎｍ以下であることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板表面に第一導電型ウエル領域と第二導電型ウエル領域とをそれぞれ形成して前記両領域にそれぞれ第一導電型オフセット領域を形成し、両方の前記第一導電型オフセット領域の表面から前記第一導電型および第二導電型ウエル領域にそれぞれ達するように第一、第二トレンチを形成し、前記第一トレンチ底部への第二導電型ドレイン領域の形成と、前記第一トレンチ側の前記第一導電型オフセット領域の表面への第二導電型のソース領域の形成とをそれぞれ行なって前記第一トレンチ側を横型ＭＯＳトランジスタ領域とし、前記第二トレンチは、前記第一導電型オフセット領域を取り囲む形状にすることにより拡散抵抗素子領域とした後、前記横型ＭＯＳトランジスタ領域および前記拡散抵抗素子領域を素子分離させるための酸化膜と前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜とを同時形成する酸化工程後、ゲート電極を前記第一トレンチの側壁にゲート絶縁膜を介して形成し、前記第一、二トレンチを埋め且つ前記半導体基板表面を覆う層間絶縁膜を形成して、該層間絶縁膜の表面から前記第一トレンチ底部および前記半導体基板表面に達する横型ＭＯＳトランジスタ用開孔部と拡散抵抗素子用開孔部とを形成し、前記開孔部内にそれぞれ導体を埋め込む工程を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記酸化膜の厚さが前記第二トレンチの幅の半分以上であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第二トレンチ底部に、前記第二導電型ドレイン領域と同時に第二導電型高濃度領域を形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン（Ｓｉ）基板上に、トレンチ内部にＭＯＳゲート構造を形成した横型ＭＯＳＦＥＴ（以下、ＴＬＰＭと略すこともある）と半導体拡散抵抗素子とを備える半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トレンチ横型ＭＯＳＦＥＴ（ＴＬＰＭ）と拡散抵抗素子とを集積した従来の半導体装置を図１７に示し、そのＴＬＰＭ部２００と拡散抵抗素子領域２０１の平面図を図１７（ａ）に、この平面図のＢ−Ｂ線の位置で切断した断面図を図１７（ｂ）に示す。図１７（ａ）では理解のため、一部透視的に描いた。以下に、トレンチの底部がＮドレイン領域となるＮチャネル型のＴＬＰＭ部２００とＰ型拡散抵抗素子領域２０１とを集積した従来の半導体装置について、図１７を用いて説明する。
前記半導体装置はＰ型シリコン基板１００の表面層に形成したＰウエル領域１０１およびＮウエル領域１０２と、各ウエル領域内にそれぞれ形成したＰオフセット領域１０３と、Ｐオフセット領域１０３の表面からＰオフセット領域を越えてそれぞれＰウエル領域１０１およびＮウエル領域１０２に達する深さに形成したトレンチ１０４、１０５と、ＴＬＰＭ部２００のトレンチ１０４底面に形成したＮドレイン領域１０６と、ＴＬＰＭ部２００のトレンチ１０４の側壁に形成したゲート酸化膜１０７（このゲート酸化膜１０７はトレンチ１０４の底部と基板表面および拡散抵抗素子領域のトレンチ１０５内面と基板表面にも同時に形成される）と、トレンチ１０４、１０５の側壁のゲート酸化膜１０７に接触するように形成したゲート電極１０８（点状分散で示す領域）と、ＴＬＰＭ部２００内のＰオフセット領域１０３の基板表面に形成されトレンチの側壁に一端が露出するＮソース領域１０９と、トレンチ１０４、１０５の内部とシリコン基板表面上に形成した層間絶縁膜１１０（格子点線で示す領域）と、この層間絶縁膜１１０とゲート酸化膜１０７とを層間絶縁膜１１０表面から開孔してそれぞれＴＬＰＭ部のＮドレイン領域１０６とＮソース領域１０９とゲート電極１０８とに達するコンタクト孔１１１、１１２、１１３（太線斜線で示す領域であって、符号１１３は図１７（ａ）に示す）と、拡散抵抗素子領域２０１の層間絶縁膜１１０表面から開孔して基板表面に達するコンタクト孔１１４底面の基板表面に形成したＰプラグ領域１１５と、前記コンタクト孔１１１，１１２、１１３、１１４の側壁および底面にそれぞれ形成したバリアメタル１１６（細線斜線で示す領域）と、前記コンタクト孔をそれぞれ充填するプラグ金属導体１１７と、プラグ金属導体１１７上にそれぞれ接するＡｌ電極配線（ソース、ドレイン、ゲート、抵抗の各電極配線）１１８、１１９、１２０、１２１とを有する。
【０００３】
図１８から図２３は、図１７に示す半導体装置の製造方法を示す半導体基板の断面図であり、主要な工程順に並べた断面図である。図１８に示すように、Ｐ型シリコン基板１００に選択的にＰウエル領域１０１およびＮウエル領域１０２を形成し、その後、選択的にＴＬＰＭ部２００のチャネル領域および拡散抵抗素子領域２０１の抵抗部となるＰオフセット領域１０３を形成する。次に、図１９に示すように、ＴＬＰＭ部２００および拡散抵抗素子領域２０１を形成する部分に酸化膜（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ１０４、１０５を形成する。トレンチ１０４、１０５はそれぞれ基板表面からＰウエル領域１０１およびＮウエル領域１０２に達する深さに形成する。前記酸化膜に、さらに前記トレンチ１０５内部を被覆する絶縁膜（図示せず）を形成し、ＴＬＰＭ部２００のトレンチ１０４底面だけに選択的にＮドレイン領域１０６を形成する。前記酸化膜および絶縁膜を除去した後に、図２０に示すように、ＴＬＰＭ部２００と拡散抵抗素子領域２０１との素子分離のための選択酸化膜（ＬＯＣＯＳ）１１９を例えば６００ｎｍの厚みでＰウエル領域１０１およびＮウエル領域１０２の近傍にのみ形成する。次に、図２１に示すように、ゲート酸化膜１０７を例えば１７ｎｍの厚みで全面に形成し、例えば厚さ３００ｎｍのドープトポリシリコンゲート電極１０８をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）およびエッチバックによりトレンチ１０４、１０５側壁とゲート電極引出し領域１２２（図１７（ａ）の一点鎖線で囲まれた領域）に形成する。この時、図１７（ａ）に示すようにＴＬＰＭ部においてはゲート電極の引き出し領域１２２を設けるが、拡散抵抗素子領域にはそれを設けないので、トレンチ１０５内のポリシリコン電極１０８は外部に接続されなず、電圧が印加されてもフローティング電位を示すことになる。そして、図２２に示すように、ＴＬＰＭ部２００のソース領域１０９を形成した後、層間絶縁膜１１０となるトレンチ埋め込み酸化膜１１０をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、図２３に示すように、フォトリソグラフィ工程によりＴＬＰＭ部分のコンタクト孔１１１，１１２、１１３（図１７（ａ）に示す）を、拡散抵抗素子領域の部分にコンタクトの１１４をそれぞれ形成し、拡散抵抗素子領域のコンタクト孔１１４底部にＰプラグ領域１１５を形成する。その後、バリアメタル１１６、埋め込みプラグ１１７、金属電極配線１１８を形成して、ＴＬＰＭと拡散抵抗素子とを集積した従来の半導体装置を完成させる。
【０００４】
前述のような半導体装置に関連する公知技術として、次のようなものがある。半導体基板上に互いに独立して複数形成される能動素子領域と抵抗素子領域とを備え、前記抵抗素子間はトレンチによる誘電体層を介して絶縁分離される半導体装置において、前記抵抗素子間の寄生ＭＯＳ構造を形成することが無くて高密度に集積可能な抵抗素子領域を備えた半導体装置に関する発明の開示がある（特許文献１）。
【特許文献１】特公平７−１１２００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述の半導体装置を作製する際には、作製効率上、ＴＬＰＭ領域の作製の際に、拡散抵抗素子領域のトレンチ側壁にもＴＬＰＭ部と同様に薄いゲート酸化膜を介してドープトポリシリコン電極が同時形成されるため（図２１）、残ってしまう（図２２、図２３）。この拡散抵抗素子領域側のポリシリコン電極は、前述のように電位的にはフローティング状態であるものの、チャージアップされるため、酸化膜を介してＰオフセット領域に影響を及ぼす。その結果、この領域の抵抗値を使用する拡散抵抗素子の抵抗値が安定しない、または変化してしまう恐れがあるという問題が生じる。
また、拡散抵抗素子領域のトレンチ底面にはＮウエル領域があるだけなので、隣り合うＰオフセット抵抗間でパンチスルーを引き起こす可能性があるという問題も生じる。
前者の問題を避ける手段として、ポリシリコン電極層の成膜前にＣＶＤおよびエッチバックでトレンチ内を予め絶縁膜で埋め込んでおくことが考えられるが、ＴＬＰＭ部のトレンチも同時に埋め込まれてしまうために、この方法用いることができない。また、ＴＬＰＭ部と拡散抵抗素子領域を別々の工程により形成すれば前記問題は解消されるが、大幅に工程が増えてしまい、現実的ではない。
【０００６】
本発明は、以上のべた問題点に鑑みてなされたものであり、本発明の目的は、ＴＬＰＭ部と拡散抵抗素子領域の両方のトレンチ側壁にゲート酸化膜を介してドープトポリシリコン電極を同時に形成する工程を有する半導体装置であっても、拡散抵抗素子領域に形成されたドープトポリシリコン電極がチャージアップされても前記抵抗素子の抵抗値が不安定になることのない、また、拡散抵抗素子間でパンチスルーすることのない半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
特許請求の範囲の請求項１記載の本発明によれば、本発明の目的は、第一導電型半導体基板に、第一トレンチと第二トレンチをそれぞれ複数備え、前記第一トレンチは内部にゲート絶縁膜を介してゲート電極を備えるＭＯＳゲート構造を形成し、前記半導体基板の表面に第二導電型ソース領域、前記第一トレンチの底部に第二導電型ドレイン領域を備える横型ＭＯＳトランジスタ領域を構成し、前記第二トレンチは拡散抵抗素子領域を取り囲んで複数の前記拡散抵抗素子領域を相互に絶縁分離する機能を備えた半導体装置において、前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜を備えている半導体装置とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、第一導電型半導体基板に、第一トレンチと第二トレンチをそれぞれ複数備え、前記第一トレンチは内部にゲート絶縁膜を介してゲート電極を備えるＭＯＳゲート構造を形成し、前記半導体基板の表面に第二導電型ソース領域、前記第一トレンチの底部に第二導電型ドレイン領域を備える横型ＭＯＳトランジスタ領域を構成し、第二トレンチは拡散抵抗素子領域を取り囲んで複数の前記拡散抵抗素子領域を相互に絶縁分離する機能を備えた半導体装置において、前記第二トレンチの底部に前記第二導電型ドレイン領域と同時形成の第二導電型高濃度領域を有する半導体装置とすることによっても前記目的は達成される。
【０００８】
特許請求の範囲の請求項３記載の本発明によれば、前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜を備えている特許請求の範囲の請求項２記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項４記載の本発明によれば、酸化膜の厚さを前記第二トレンチの幅の半分以上にする特許請求の範囲の請求項１または３記載の半導体装置とすることも好ましい。
特許請求の範囲の請求項５記載の本発明によれば、酸化膜の厚さが３００ｎｍ以上で、前記第二トレンチの幅が６００ｎｍ以下である特許請求の範囲の請求項４記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項６記載の本発明によれば、半導体基板表面に第一導電型ウエル領域と第二導電型ウエル領域とをそれぞれ形成して前記両領域にそれぞれ第一導電型オフセット領域を形成し、両方の前記第一導電型オフセット領域の表面から前記第一導電型および第二導電型ウエル領域にそれぞれ達するように第一、第二トレンチを形成し、前記第一トレンチ底部への第二導電型ドレイン領域の形成と、前記第一トレンチ側の前記第一導電型オフセット領域の表面への第二導電型のソース領域の形成とをそれぞれ行なって前記第一トレンチ側を横型ＭＯＳトランジスタ領域とし、前記第二トレンチは、前記第一導電型オフセット領域を取り囲む形状にすることにより拡散抵抗素子領域とした後、前記横型ＭＯＳトランジスタ領域および前記拡散抵抗素子領域を素子分離させるための酸化膜と前記第二トレンチの少なくとも側壁に１００ｎｍ以上の厚さの酸化膜とを同時形成する酸化工程後、ゲート電極を前記第一トレンチの側壁にゲート絶縁膜を介して形成し、前記第一、二トレンチを埋め且つ前記半導体基板表面を覆う層間絶縁膜を形成して、該層間絶縁膜の表面から前記第一トレンチ底部および前記半導体基板表面に達する横型ＭＯＳトランジスタ用開孔部と拡散抵抗素子用開孔部とを形成し、前記開孔部内にそれぞれ導体を埋め込む工程を備える半導体装置の製造方法とすることにより、前記目的は達成される。
【０００９】
特許請求の範囲の請求項７記載の本発明によれば、前記酸化膜の厚さが前記第二トレンチの幅の半分以上である請求項６記載の半導体装置の製造方法とすることができる。
特許請求の範囲の請求項８記載の本発明によれば、前記第二トレンチ底部に、前記第二導電型ドレイン領域と同時に第二導電型高濃度領域を形成する請求項６または７記載の半導体装置の製造方法とすることが好ましい。
本発明は要するに、課題を解決するために、拡散抵抗素子領域の第二トレンチの側壁またはその内面全体に厚い酸化膜を有する構成とする。
また、前記酸化膜は素子分離用の酸化膜形成時に、拡散抵抗素子領域の第二トレンチにも同時に酸化を行うことにより形成する。
また、拡散抵抗素子領域の第二トレンチ幅を６００ｎｍ以下とすることで、３００ｎｍ以上の酸化膜を形成した場合に、第二トレンチ内部にはポリシリコン膜は残らず、酸化膜のみで埋め込むことができるため、ポリシリコン電極が拡散抵抗素子領域の第二トレンチ内に形成されないので、より好ましい。
【００１０】
また、拡散抵抗素子領域の第二トレンチ底面には、底面に露出するウエル領域と同導電型で、ウエル領域より高濃度の拡散領域を形成する。
また、前記第二トレンチ底面の高濃度拡散領域の形成は、横型ＭＯＳトランジスタ領域の第一トレンチ底部に形成されるドレイン領域の形成と同一の工程で行う半導体装置の製造方法とする。
【発明の効果】
【００１１】
本発明によれば、ＴＬＰＭ部と拡散抵抗素子領域の両方のトレンチ側壁にゲート酸化膜を介してドープトポリシリコン電極を同時に形成する工程を有する半導体装置であっても、拡散抵抗素子領域のドープトポリシリコン電極がチャージアップされて前記抵抗素子の抵抗値が不安定になることのない、または、拡散抵抗素子間でパンチスルーすることのない半導体装置およびその製造方法を提供することができる。
本発明により、ＴＬＰＭ部のゲート電極を形成する工程を経ても拡散抵抗素子領域のトレンチ側壁とポリシリコン電極間は厚い酸化膜を挟むか、もしくは、トレンチ内部にポリシリコン電極が形成されないため、ポリシリコン電極がチャージアップすることがなく、抵抗値が安定しなかったり、変化したりすることはない。
また、素子分離の酸化膜形成時に、拡散抵抗素子領域のトレンチ部も同時に酸化膜の形成を行う手法については、従来から工程を増やすことなく作製することが可能である。
【００１２】
また、拡散抵抗素子領域のトレンチ底面にもウエルより高濃度の拡散領域を形成するため、隣り合う拡散抵抗素子間でパンチスルーすることはない。
また、前記高濃度拡散領域の形成をＴＬＰＭ部のドレイン領域形成と同一工程で行う製造方法では、従来から工程を増やすことなく本発明にかかる半導体装置を作製することが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明にかかる半導体装置の要部構成図、（ａ）は半導体基板の平面図、（ｂ）はＡ−Ａで切断した半導体基板の断面図、図２乃至図７は本発明にかかる半導体装置の製造工程を示す半導体基板の断面図である。図８は本発明にかかる、異なる半導体装置を示す半導体基板の断面図、図９乃至図１３は本発明にかかる、異なる半導体装置の製造工程を示す半導体基板の断面図である。図１４は本発明にかかる、さらに異なる半導体装置を示す半導体基板の断面図、図１５乃至図１６は本発明にかかる、さらに異なる半導体装置の製造工程を示す半導体基板の断面図である。
【実施例１】
【００１４】
以下、本発明にかかる半導体装置およびその製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
以下の説明ではＰ導電型、Ｎ導電型とあるは、それぞれいっせいに逆の導電型に置き換えても構わない。また、ＴＬＰＭ部のソース、ドレインの呼称も前記導電型の置き換えに合わせて逆にしても構わない。また、ＴＬＰＭ部は、トレンチ底面のコンタクトを持たず、２つのＭＯＳＦＥＴが直列に接続された、双方向ＴＬＰＭ部としても構わない。
図１（ａ）は、この発明の実施例１の半導体装置を示す模式的平面図、図１（ｂ）はＡ−Ａ線での模式的断面図であり、ＴＬＰＭ部３００と拡散抵抗素子領域３０１が同一の半導体基板上に構成される。
【００１５】
ＴＬＰＭ部３００はシリコン基板００の表面層に形成したＰウエル領域１と、Ｐウエル領域１に形成したＰオフセット領域３と、Ｐオフセット領域３に形成した第一トレンチ４と、第一トレンチ４底面に形成したＮドレイン領域６と、第一トレンチ４の側壁に形成したゲート酸化膜７（このゲート酸化膜７は第一トレンチの底部と基板表面にも形成される）と、第一トレンチ４側壁のゲート酸化膜７上に形成したドープトポリシリコンゲート電極８と、Ｐオフセット領域３の表面層に形成し、一端が第一トレンチ４の側壁に露出するＮソース領域９と、第一トレンチ４の内部とＮソース領域９の表面に形成した層間絶縁膜１０と、この層間絶縁膜１０とゲート酸化膜７を開孔してＮドレイン領域６またはＮソース領域９またはゲート電極８に達するコンタクト孔１１、１２、１３と、コンタクト孔１１、１２、１３の側壁および底面に形成したバリアメタル１６と、コンタクト孔１１、１２、１３を充填するプラグ金属導体１７と、プラグ金属導体１７上に形成したＡｌ電極配線１８、１９、２０とを有する。Ａｌ電極配線１８、１９、２０はこの順にソース電極配線、ドレイン電極配線、ゲート電極配線となる。
【００１６】
拡散抵抗素子領域３０１はシリコン基板００の表面層に形成したＮウエル領域２と、Ｎウエル領域２に形成したＰオフセット領域３と、Ｐオフセット領域３に形成した第二トレンチ５と、第二トレンチ５の少なくとも側壁に形成した厚い選択酸化膜（ＬＯＣＯＳ酸化膜）１９ａと、第二トレンチ５の内部と基板表面に形成した層間絶縁膜１０と、この層間絶縁膜１０を表面から開孔して基板表面に達するコンタクト孔１４と、コンタクト孔１４底面に形成したＰプラグ領域１５と、コンタクト孔１４の側壁および底面に形成したバリアメタル１６と、コンタクト孔１４を充填するプラグ金属導体１７と、プラグ金属導体１７上に形成したＡｌ電極配線２１とを有する。Ａｌ電極配線２１は図１（ａ）の符号３０１で示す平面ユニットにおいて、符号２１ａと２１ｂ間のＰオフセット領域における抵抗値を利用する。
【００１７】
以上説明した実施例１の半導体装置では、前記図１７を用いて説明した従来の半導体装置と比較すると、実施例１では素子分離のための選択酸化膜１９ａが、図１７と異なり、拡散抵抗素子領域内のトレンチ５内部にまで延長されて形成されていることが分かる。このようにすることにより、実施例１では、トレンチ４内と同時にトレンチ５内にポリシリコン電極８ａが形成されても、トレンチ５の側壁との間に、従来の薄いゲート酸化膜より厚い選択酸化膜が介在することになるので、前述した拡散抵抗素子領域のドープトポリシリコン電極８ａがチャージアップされて前記拡散抵抗素子の抵抗値を不安定になるという問題点を解消することができる。
図２から図７は、実施例１の半導体装置の製造方法を工程順に示した半導体基板の要部断面図である。図２に示すように、Ｐ型シリコン基板００に選択的にＰウエル領域１およびＮウエル領域２を形成し、その後、選択的にＴＬＰＭ部３００のチャネル形成領域および拡散抵抗領域となるＰオフセット領域３を形成する。次に、図３に示すように、ＴＬＰＭ部３００および拡散抵抗素子領域３０１を形成する部分に酸化膜（熱酸化膜、または、堆積酸化膜）をマスクに幅３μｍ、深さ２μｍの第一トレンチ４、幅１．５μｍ、深さ２μｍの第二トレンチ５を同時形成し、前記酸化膜に、さらに前記トレンチ５内部を被覆する絶縁膜（図示せず）を形成し、ＴＬＰＭ部３００の第一トレンチ４底面だけに選択的にＮドレイン領域６を形成する。前記酸化膜および絶縁膜を除去した後に、図４に示すように、素子分離のための選択酸化膜１９ａをＬＯＣＯＳ法により、例えば６００ｎｍの厚みで形成する。この際、拡散抵抗素子の第二トレンチ５部分も同時にＬＯＣＯＳ酸化膜１９を形成する。次に、図５に示すように、ゲート酸化膜７を例えば１７ｎｍの厚みで形成し、次に厚さ３００ｎｍのドープトポリシリコンゲート電極８、８ａをＣＶＤおよびエッチバック法により形成する。この時、図１に示すようにＴＬＰＭ部３００においてはゲート電極８の引き出し領域２２を設けるが、拡散抵抗素子領域３０１にはそれに対応する領域を設けない。その結果、拡散抵抗素子領域３０１のトレンチ５内のポリシリコン電極８ａは外部電極に接続されることのないフローティング電極となる。そして、図６に示すように、ＴＬＰＭ部３００のソース領域９を形成した後、層間絶縁膜１０となるトレンチ４、５に埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、図７に示すように、フォトリソグラフィ工程により必要な部分にコンタクト孔１１、１２，１３、１４を形成し、拡散抵抗素子３０１のコンタクト孔１４底部にＰプラグ領域１５を形成する。その後、バリアメタル１６、埋め込み金属プラグ１７、金属電極配線１８、１９、２０、２１を形成する。
【００１８】
実施例１の製造方法によれば、ＬＯＣＯＳ酸化膜を形成する領域の素子分離領域から拡散抵抗素子領域を含むように拡大するだけで、前述した課題を解消できるという効果が得られる。
【実施例２】
【００１９】
図８は、本発明の実施例２の半導体装置を示す模式的断面図である。
ＴＬＰＭ部３００は実施例１と同様の構成であり、拡散抵抗素子領域３０１はシリコン基板００の表面層に形成したＮウエル領域２と、Ｎウエル領域２に形成したＰオフセット領域３と、Ｐオフセット領域３に形成したトレンチ５と、トレンチ５底面に形成したＮウエル領域より高不純物濃度のＮドレイン領域６ａと、トレンチ５の内部と基板表面に形成した層間絶縁膜１０と、この層間絶縁膜１０を開孔して基板表面に達するコンタクト孔１４と、コンタクト孔１４底面に形成したＰプラグ領域１５と、コンタクト孔１４の側壁および底面に形成したバリアメタル１６、コンタクト孔１４を充填するプラグ金属導体１７と、プラグ金属導体上に形成した電極配線２１とを有する。
実施例２の半導体装置では、拡散抵抗素子領域３０１のトレンチ５の底部にＮウエル領域より高不純物濃度のＮドレイン領域６ａを形成したので、隣り合う拡散抵抗素子間でパンチスルーすることはない。
【００２０】
図９から図１３は、前記実施例２の半導体装置の製造方法を示す半導体基板の要部断面図である。Ｐオフセット領域３までの形成は実施例１の図２と同様であり、その後、図９に示すように、ＴＬＰＭ部３００および拡散抵抗素子領域３０１を形成する部分に酸化膜（熱酸化膜、または、堆積酸化膜）をマスクに幅３μｍ、深さ２μｍのトレンチ４と、幅１．５μｍ、深さ２μｍのトレンチ５を形成し、マスク酸化膜をそのままマスクとしてトレンチ４、５底面だけに選択的にＮドレイン領域６、６ａを形成する。マスク酸化膜を除去した後に、図１０に示すように、素子分離のための選択酸化膜１９ａを素子分離領域のみにＬＯＣＯＳ法により例えば６００ｎｍの厚みで形成する。次に、図１１に示すように、ゲート酸化膜７を例えば１７ｎｍの厚みで全面に形成し、例えば厚さ３００ｎｍのドープトポリシリコンゲート電極をＣＶＤおよびエッチバック法によりトレンチ４、５内に形成する。この時、ＴＬＰＭ部３００においてはゲート電極の引き出し領域２２（図１（ａ））を設けるが、拡散抵抗素子領域３０１にはそれを設けず前記ポリシリコン電極８ａはフローティングとする。そして、図１２に示すように、ＴＬＰＭ部３００のソース領域９を形成した後、層間絶縁膜１０となるトレンチ４、５埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、図１３に示すように、フォトリソグラフィ工程により必要な部分にコンタクト孔１１，１２，１３，１４を形成し、拡散抵抗素子領域３０１のコンタクト孔１４底部にＰプラグ領域１５を形成する。その後、バリアメタル１６、埋め込みプラグ１７、Ａｌ金属電極配線を１８，１９，２０，２１形成する。
【００２１】
実施例２の製造方法によれば、前述のように隣り合う拡散抵抗素子間でのパンチスルーを防ぐために行われる拡散抵抗素子領域３０１におけるＮドレイン領域６ａの形成が前記ＴＬＰＭ部３００におけるＮドレイン領域の形成と同時に行われるので、新たな工程の増加をすることなく、効率的に前述の問題点が解消されるという効果がある。
【実施例３】
【００２２】
図１４は、この発明の実施例３を示す模式的断面図である。実施例３の特徴は、実施例１と実施例２を組み合わせた構成になっており、こうすることで、拡散抵抗素子領域３０１に形成されたドープトポリシリコン電極がチャージアップされても前記抵抗素子の抵抗値が不安定になることがなく、且つ、拡散抵抗素子間でパンチスルーすることのない半導体装置が得られるという点で好ましい。
図１５、図１６は、この発明の実施例３に述べた半導体装置の製造方法を示す半導体基板の要部断面図である。実施例１と実施例２の製造方法を組み合わせたものである。本実施例の半導体装置によっても本発明の課題である、拡散抵抗素子領域３０１に形成されたドープトポリシリコン電極がチャージアップされても前記抵抗素子の抵抗値が不安定になることがなく、且つ、拡散抵抗素子間でパンチスルーすることのない半導体装置を、従来方法から工程を増やすことなく、極めて効率的に作製することが可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明にかかる半導体装置の要部構成図、（ａ）は平面図（ｂ）はＡ−Ａで切断した断面図
【図２】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その１）
【図３】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その２）
【図４】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その３）
【図５】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その４）
【図６】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その５）
【図７】本発明にかかる半導体装置の製造工程を示す半導体基板の断面図（その６）
【図８】本発明にかかる、異なる半導体装置を示す半導体基板の断面図
【図９】本発明にかかる、かかる半導体装置の製造工程を示す半導体基板の断面図（その１）
【図１０】本発明にかかる、異なる半導体装置の製造工程を示す半導体基板の断面図（その２）
【図１１】本発明にかかる、異なる半導体装置の製造工程を示す半導体基板の断面図（その３）
【図１２】本発明にかかる、異なる半導体装置の製造工程を示す半導体基板の断面図（その４）
【図１３】本発明にかかる、異なる半導体装置の製造工程を示す半導体基板の断面図（その５）
【図１４】本発明にかかる、さらに異なる半導体装置を示す半導体基板の断面図
【図１５】本発明にかかる、さらに異なる半導体装置の製造工程を示す半導体基板の断面図（その１）
【図１６】本発明にかかる、さらに異なる半導体装置の製造工程を示す半導体基板の断面図（その２）
【図１７】従来の半導体装置の要部構成図、（ａ）は平面図（ｂ）はＢ−Ｂで切断した断面図
【図１８】従来の半導体装置の製造工程を示す半導体基板の断面図（その１）
【図１９】従来の半導体装置の製造工程を示す半導体基板の断面図（その１）
【図２０】従来の半導体装置の製造工程を示す半導体基板の断面図（その２）
【図２１】従来の半導体装置の製造工程を示す半導体基板の断面図（その３）
【図２２】従来の半導体装置の製造工程を示す半導体基板の断面図（その４）
【図２３】従来の半導体装置の製造工程を示す半導体基板の断面図（その５）
【符号の説明】
【００２４】
００…              シリコン基板
１…                Ｐウエル領域
２…                Ｎウエル領域
３…                Ｐオフセット領域
４…                  第一トレンチ
５…                  第二トレンチ
６…                  Ｎドレイン領域
７…                  ゲート酸化膜
８…                  ドープトポリシリコンゲート電極
８ａ…                フローティング電極
９…                  Ｎソース領域
１０…                層間絶縁膜
１１、１２、１３、１４…開孔部
１５…                Ｐプラグ領域
１６…                メタルバリヤ
１７…                埋め込み金属プラグ
１８、１９、２０、２１…Ａｌ金属電極配線
２２…                ゲート電極の引き出し領域
３００…              ＴＬＰＭ部
３０１…              拡散抵抗素子領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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