(57)【要約】【課題】  オン状態の挿入損失が減少し、オフ状態の隔離度が増加するように、エピ基板の構造を最適化する。【解決手段】  本発明に係る半導体素子のトランジスタは、半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層が順次に積層されたエピ基板と、前記第１のシリコンドーピング層の所定深さまでに浸透するように前記第２の伝導層の両側上に形成され、オーム接触を形成するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間の第２の伝導層上に形成され、前記第２の伝導層とコンタクトを形成するゲート電極とを備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極の間は、絶縁膜により電気的に絶縁され、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なって形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層が順次に積層されたエピ基板と、
前記第１のシリコンドーピング層の所定深さまでに浸透するように前記第２の伝導層の両側上に形成され、オーム接触を形成するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極間の第２の伝導層上に形成され、前記第２の伝導層とコンタクトを形成するゲート電極とを備え、
前記ゲート電極と前記ソース電極及び前記ドレイン電極の間は、絶縁膜により電気的に絶縁され、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なって形成されることを特徴とする半導体素子のトランジスタ。
【請求項２】
前記ゲート電極の上部が前記ソース電極に部分的に重なるように前記ゲート電極は逆ガンマ字形状を有することを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項３】
前記ゲート電極の上部が前記ドレイン電極に部分的に重なるように前記ゲート電極はガンマ（Γ）形状を有することを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項４】
前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極に各々部分的に重なるように前記ゲート電極は「Ｔ」字形状を有することを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項５】
前記緩衝層は、前記半絶縁基板の上部に形成され、エピタキシャル成長時に漏洩電流を防止するためのＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層と、
前記ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層の上部に非ドーピングＡｌＧａＡｓで形成されたＡｌＧａＡｓバッファ層とを備えてなることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項６】
前記第１の伝導層は、前記第１のシリコンドーピング層の上部に非ドーピングＡｌＧａＡｓで形成された第１のスペーサと、
前記第１のスペーサの上部に非ドーピングＩｎＧａＡｓで形成されたチャネル層と、
前記チャネル層の上部に非ドーピングＡｌＧａＡｓで形成された第２のスペーサとを備えてなることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項７】
前記第２の伝導層は、前記第２のシリコンドーピング層の上部に非ドーピングＡｌＧａＡｓで形成されたショットキーコンタクト層と、
前記ショットキーコンタクト層の上部に非ドーピングＧａＡｓで形成されたキャップ層とを備えてなることを特徴とする請求項１に記載の半導体素子のトランジスタ。
【請求項８】
（ａ）半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層を順次に積層する段階と、
（ｂ）前記第２の伝導層上に金属薄膜を形成して、前記第１のシリコンドーピング層の所定深さまでに浸透するようにオーム接触を形成するためのソース電極及びドレイン電極を形成する段階と、
（ｃ）前記第２の伝導層の一部分を所定深さにエッチングする段階と、
（ｄ）結果物の全体上部面に、エッチングされた前記第２の伝導層の所定領域が露出するように、第１の絶縁膜を形成する段階と、
（ｅ）露出した前記第２の伝導層上にゲート電極を形成するものの、前記ゲート電極の上部を前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なるように形成する段階と、
（ｆ）結果物の全体上部面に第２の絶縁膜を形成した後、前記ソース及びドレイン電極の所定領域が露出するように前記第１及び第２の絶縁膜を除去し、露出した前記ソース及びドレイン電極上に所定の金属パターンを形成する段階とを備えてなることを特徴とする半導体素子のトランジスタの製造方法。
【請求項９】
前記段階（ａ）で、前記緩衝層は、
前記半絶縁基板の上部に、エピタキシャル成長時に漏洩電流を防止するためのＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層を形成する段階と、
前記ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層の上部に非ドーピングＡｌＧａＡｓでＡｌＧａＡｓバッファ層を形成する段階とを備えてなることを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１０】
前記段階（ａ）で、前記第１の伝導層は、前記第１のシリコンドーピング層の上部に非ドーピングＡｌＧａＡｓで第１のスペーサを形成する段階と、前記第１のスペーサの上部に非ドーピングＩｎＧａＡｓでチャネル層を形成する段階と、前記チャネル層の上部に非ドーピングＡｌＧａＡｓで第２のスペーサを形成する段階とを備えてなり、
前記第２の伝導層は、前記第２のシリコンドーピング層の上部に非ドーピングＡｌＧａＡｓでショットキーコンタクト層を形成する段階と、前記ショットキーコンタクト層の上部に非ドーピングＧａＡｓでキャップ層を形成する段階とを備えてなることを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１１】
前記段階（ｅ）で、前記ゲート電極の上部が前記ソース電極に部分的に重なるように前記ゲート電極を逆ガンマ字形状で形成することを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１２】
前記段階（ｅ）で、前記ゲート電極の上部が前記ドレイン電極に部分的に重なるように、前記ゲート電極をガンマ（Γ）形状で形成することを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１３】
前記段階（ｅ）で、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極に各々部分的に重なるように、前記ゲート電極を「Ｔ」字形状で形成することを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１４】
前記第２のシリコンドーピング層は、前記第１のシリコンドーピング層より４倍以上のドーピング濃度で形成されることを特徴とする請求項８に記載の半導体素子のトランジスタの製造方法。
【請求項１５】
前記第１のシリコンドーピング層のドーピング濃度は、０．５×１０１２ｃｍ−２〜２．０×１０１２ｃｍ−２であり、
前記第２のシリコンドーピング層のドーピング濃度は、２×１０１２ｃｍ−２〜８×１０１２ｃｍ−２であることを特徴とする請求項１４に記載の半導体素子のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電力高周波信号の制御に用いられる化合物半導体スイッチＭＭＩＣ（Microwave Monolithic Integrated Circuit）の核心素子である化合物半導体スイッチ素子及びその製造方法に関し、より詳細には、低挿入損失、高隔離度及び高スイッチング速度且つ高電力・低歪みの高周波制御回路の設計及び製作に適した半導体素子のトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、携帯電話機や無線ＬＡＮ（wireless ＬＡＮ）などの移動通信機器では、ＧＨｚ帯域のマイクロ波を利用する場合が多く、アンテナの切換回路や送受信切換回路などに、このような高周波信号を切換するためのスイッチ素子が用いられる場合が多い。
【０００３】
このようなスイッチ素子には、高周波帯域で伝送特性と低消費電流特性及び駆動電圧特性が良好であり、バイアス回路が簡単であり、多重ポートの実現と集積化が容易であることから、化合物半導体トランジスタである高電子移動度トランジスタ（High Electron Mobility Transistor、ＨＥＭＴ）または金属−半導体電界効果トランジスタ（Metal-Semiconductor Field Effect Transistor、ＭＥＳＦＥＴ）などのような電界効果トランジスタ（ＦＥＴ）が主として使用される。
【０００４】
また、高周波スイッチ回路では、挿入損失（insertion loss）をできるだけ小さくし、隔離度（isolation）とスイッチング速度を向上させることが要求され、特に、携帯電話やアナログ端末機用伝播制御回路のためには、線形性に優れた高電力スイッチ素子の設計が非常に重要である。
【０００５】
従来技術では、挿入損失を低減するために、回路に使われるトランジスタチャネルの不純物濃度やその幅をできるだけ大きく設計することで、チャネル領域の抵抗を減少させる方法を選択した。
【０００６】
しかしながら、ゲート電極とチャネル領域との間に形成されるショットキーコンタクトに起因する静電容量が大きくなり、ここから高周波の入力信号が漏洩され、隔離度を悪化させるという問題点がある。
【０００７】
このような問題点を解決するために、従来、回路設計過程でシャント（shunt）トランジスタを設置して隔離度を改善する方法が行われたが、チップサイズが大きくなり、コストが増加するという別の問題点を引き起こす。
【０００８】
したがって、従来には、低電力スイッチ素子を用いて電力駆動能力（power handling capability）が改善された高電力高周波制御回路を製作するために、１）インピーダンス変換技術（impedance transformation technique）、２）stacked FETs method、３）ＬＣ共振回路技術（LC resonant circuit technique)のような回路設計技法を使用したり、４）squeezed-gate FET structure、５）two kinds of pinch-off voltage FET structure、５）多重ゲート構造（multigate structure)のような素子構造の変更技法を主として使用した。
【０００９】
しかしながら、回路設計技法を利用する場合、４／λトランスの伝送線路、使われる多数のＦＥＴ、スイッチ素子の周辺に追加されるインダクタやキャパシタによってチップサイズが大きくなり、コストが増加するというさらに別の問題点を引き起こす。また、従来の素子構造の変更技法を利用する場合には、付加的なマスク工程、ソース−ドレイン間隔の増加に起因して回路設計技法と同様にチップの製造コストが増加するという問題点をもたらす。
【００１０】
送信側FETと受信側FETのチャンネル濃度を違わせて電流(Idss)とピンチオフ(pinch-off)電圧を調節することで、受信経路と送信経路で固定するスイッチ回路を使用する場合高いパワー転送能力と隔離度(isolation)を向上させることができる(特許文献１)。
【００１１】
ソースとかドレイン電極外にチャンネル上部に第2の蓋電極を形成して、ここに電圧を認可する時形成される電気場を活用してチャンネルに流れる電流を調節することで、降伏電圧を改善させて、これによってオフ状態の隔離度を改善させることができる(特許文献２)。
【００１２】
HFETを利用して低いゲ−ト漏洩電流と低い挿入損失特性を持って、エピ構造は養子井戸厚さとキャリア濃度を調節してゲ−ト-ドレイン間のキャパシタンスを最小化することで、スイッチ回路の挿入損失減少と電力転送能力を増加させることができる(非特許文献１)。
【００１３】
pHEMT構造にあって、In0.2Ga0.8Asチャンネルにドーピングする高い電流駆動能力とこれによった電力駆動能力を増加して、非ドーピングショットキーコンタクト層を通じて降伏電圧、ゲ−トターンオン電圧を増加して、水平伝導(parallel-conduction)を減らして結局には出力電力が大きくて線形成が優秀で、電力附加効率が増加されたトランジスターを製作することができる素子構造を提供する(非特許文献２)。
【００１４】
【特許文献１】日本特許公開第２００２−３５３４１１A号明細書
【特許文献２】米国特許公開第５，８７２，３６９号明細書
【非特許文献１】Akira Nagayama, et al., Low-Insertion-Loss DP3T MMIC Switch for Dual-Band Cellular Phones, IEEE Journal of Solid-State Circuits, Vol.34(8) pp 1051-1055, Aug, 1999
【非特許文献２】Ming-Ta Yang, et al., Device Linearity Comparisons Between Doped-channel and Modulation-Doped Designs in Pseudomorphic Al0.3Ga0.7As/In0.2Ga0.8As Heterostructures, IEEE Trans. On Electron Devices, Vol.43(8) pp 1174-1180, Aug, 1996
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、前述のような問題点を解決するためになされたものであって、本発明の目的は、オン（ＯＮ）状態の挿入損失が減少し、オフ（ＯＦＦ）状態の隔離度が増加するように、エピ基板の構造を最適化した半導体素子のトランジスタ及びその製造方法を提供することにある。
【００１６】
また、本発明の他の目的は、ゲート−ドレイン降伏電圧特性を改善することによって、スイッチ動作時、より大きいＲＦ電圧スイングを可能にし、且つ、低電圧動作が可能な半導体素子のトランジスタ及びその製造方法を提供することにある。
【００１７】
また、本発明のさらに他の目的は、印加される高周波信号が高い場合にも、ＲＦスイングによりゲート電極に誘導される正の値である有効ゲート電圧を低減することによって、電力特性及び歪み特性に優れた半導体素子のトランジスタ及びその製造方法を提供することにある。
【００１８】
また、本発明のさらに他の目的は、高電力スイッチ回路を製作するに際して、トランジスタの周辺にインダクタとキャパシタから構成された回路の追加によるチップサイズの増加を低減する小型の経済的な回路を設計し製作することができる半導体素子のトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様に係る半導体素子のトランジスタは、半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層が順次に積層されたエピ基板と、前記第１のシリコンドーピング層の所定深さまでに浸透するように前記第２の伝導層の両側上に形成され、オーム接触を形成するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間の第２の伝導層上に形成され、前記第２の伝導層とコンタクトを形成するゲート電極とを備え、前記ゲート電極と前記ソース電極及び前記ドレイン電極の間は、絶縁膜により電気的に絶縁され、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なって形成されることを特徴とする。
【００２０】
ここで、前記ゲート電極の上部が前記ソース電極に部分的に重なるように前記ゲート電極は逆ガンマ字形状（Γの字を左右逆にした形状）を有することが好ましい。
【００２１】
好ましくは、前記ゲート電極の上部が前記ドレイン電極に部分的に重なるように前記ゲート電極はガンマ（Γ）形状を有する。
【００２２】
好ましくは、前記ゲート電極の上部が前記ソース電極及び前記ドレイン電極に各々部分的に重なるように前記ゲート電極は「Ｔ」字形状を有する。
【００２３】
また、本発明の他の態様に係る半導体素子のトランジスタの製造方法は、（ａ）半絶縁基板上に、緩衝層、第１のシリコンドーピング層、第１の伝導層、前記第１のシリコンドーピング層と異なるドーピング濃度を有する第２のシリコンドーピング層及び第２の伝導層を順次に積層する段階と、（ｂ）前記第２の伝導層上に金属薄膜を形成して、前記第１のシリコンドーピング層の所定深さまでに浸透するようにオーム接触を形成するためのソース電極及びドレイン電極を形成する段階と、（ｃ）前記第２の伝導層の一部分を所定深さにエッチングする段階と、（ｄ）前記結果物の全体上部面に、エッチングされた前記第２の伝導層の所定領域が露出するように、第１の絶縁膜を形成する段階と、（ｅ）露出した前記第２の伝導層上にゲート電極を形成するものの、前記ゲート電極の上部を前記ソース電極及び前記ドレイン電極の少なくとも一方に部分的に重なるように形成する段階と、（ｆ）前記結果物の全体上部面に第２の絶縁膜を形成した後、前記ソース及びドレイン電極の所定領域が露出するように前記第１及び第２の絶縁膜を除去し、露出した前記ソース及びドレイン電極上に所定の金属パターンを形成する段階とを備えてなることを特徴とする。
【発明の効果】
【００２４】
本発明の半導体素子のトランジスタ及びその製造方法によれば、二重の面ドーピング構造を有する最適化したエピ基板から得られたスイッチ素子の場合、チャネル深さによる空乏領域の拡張速度（トランスコンダクタンスの傾き変化率に比例）を変化させることによって得られる長所、すなわち隔離度の増加とスイッチング速度の増加だけでなく、非ドーピングＡｌＧａＡｓ層にショットキーゲート接触を形成することによって得られる長所、すなわちゲートオン電圧の増加、降伏電圧の増加、そして水平伝導成分の減少によってスイッチ素子に印加される最大電圧限界値を増加させて、その結果して、スイッチ装置の電力輸送能力の改善による高電力・低歪み特性及び隔離度の増加を期待することができるという利点がある。
【００２５】
また、本発明によれば、内蔵型キャパシタを有するスイッチ素子を用いてスイッチ回路（ＭＭＩＣ）を設計する場合、電力輸送能力を向上させるための別途の λ／４ トランス伝送線路、インダクタやキャパシタをスイッチ素子の付近に使用しなくてもよいので、チップサイズを低減することができ、これにより、スイッチ回路製造工程の歩留まりと集積度の向上を図ることができ、生産コストを節減することができるという利点がある。
【発明を実施するための最良の形態】
【００２６】
以下、添付の図面を参照して、本発明の好適な実施例を詳細に説明する。下記の実施例は、当業者に本発明の思想が十分に伝達され得るようにするために一例として提示されるものである。したがって、本発明は、下記の実施例に限らず、様々な変形が可能である。
【００２７】
図１は、本発明の一実施例に係る半導体素子のトランジスタを説明するための概略的な断面図であり、オン（ＯＮ）状態の挿入損失を低減するためにチャネル層の平均ドーピング濃度を増加させ、オフ（ＯＦＦ）状態の隔離度を増加させるためにゲートの降伏電圧とターンオン（turn-on）電圧を増加させると同時に、チャネル層の漏洩電流成分を低減することができるようにエピ構造を最適化する。
【００２８】
図１を参照すれば、本発明の一実施例に係る半導体素子のトランジスタ、すなわち高電力高周波スイッチ素子は、ＧａＡｓ半絶縁基板１０上に、緩衝層２０、第１のシリコンドーピング層（Si planar doping）３０、第１の伝導層４０、第１のシリコンドーピング層３０と異なるドーピング濃度を有する第２のシリコンドーピング層（Si planar doping）５０及び第２の伝導層６０が順次に積層されたエピ基板（epitaxy substrate）を含む。
【００２９】
また、第１のシリコンドーピング層３０の所定深さまでに浸透するように第２の伝導層６０の両側に形成され、オーム接触を形成するソース電極７０及びドレイン電極８０を含み、ソース電極７０とドレイン電極８０間の第２の伝導層６０上に形成され、第２の伝導層６０とコンタクトを形成するゲート電極９０を含む。
【００３０】
また、ゲート電極９０とソース電極７０及びドレイン電極８０の間に、互いに電気的に絶縁させるためのシリコン窒化物（ＳｉＮｘ）誘電体、すなわち第１の絶縁膜層１００及び第２の絶縁膜層１１０を含み、ソース電極７０及びドレイン電極８０上に各々形成される所定の金属パターン１２０を含む。
【００３１】
ここで、緩衝層２０は、半絶縁基板１０の上部に形成され、エピタキシャル成長時に漏洩電流を防止するためのＡｌＧａＡｓ／ＧａＡｓ超格子（superlattice）バッファ層２１と、ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層２１の上部に非ドーピングＡｌＧａＡｓで形成されたＡｌＧａＡｓバッファ層（ｉ−ＡｌＧａＡｓ）２３とからなる。
【００３２】
ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層２１は、約３０Å乃至５０Å厚みのＡｌＧａＡｓ層と、約３０Å乃至５０Å厚みのＧａＡｓ層とを約３０サイクル乃至５０サイクル繰り返して形成することが好ましい。
【００３３】
また、ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層２１のうちＡｌＧａＡｓ層に成長された結晶の質とチャネル層キャリア閉じ込め（carrier confinement）能力を高めるために成長される結晶質のＡｌの組成比は、Ｇａの組成比より小さく、例えば、約０.３モル比以下で含有されて形成されることが好ましい。
【００３４】
第１の伝導層４０は、第１のシリコンドーピング層３０の上部に非ドーピングＡｌＧａＡｓで形成された第１のスペーサ（ｉ−ＡｌＧａＡｓ  ｓｐａｃｅｒ）４１と、第１のスペーサ４１の上部に非ドーピングＩｎＧａＡｓで形成されたチャネル層（ｕｎｄｏｐｅｄ  ＩｎＧａＡｓ）４３と、チャネル層４３の上部に非ドーピングＡｌＧａＡｓで形成された第２のスペーサ（ｉ−ＡｌＧａＡｓ  ｓｐａｃｅｒ）４５とからなる。
【００３５】
この時、第１のスペーサ４１は、約１ｎｍ乃至５ｎｍの厚み範囲で形成され、チャネル層４３は、１０ｎｍ乃至２０ｎｍの厚み範囲で形成され、第２のスペーサ４５は、約２ｎｍ乃至１０ｎｍの厚み範囲で形成されることが好ましい。
【００３６】
また、第１のスペーサ４１及び第２のスペーサ４５のうちＡｌＧａＡｓ層に成長された結晶の質とチャネル層キャリア閉じ込め能力を高めるために成長される結晶質のＡｌの組成比は、Ｇａの組成比より小さく、例えば、約０．３モル比以下で含有されて形成されることが好ましい。
【００３７】
また、チャネル層４３に成長された結晶の質とチャネル層キャリア閉じ込め能力を高めるために成長される結晶質のＩｎの組成比は、Ｇａの組成比より小さく、例えば、約０．２５モル比以下で含有されて形成されることが好ましい。
【００３８】
第２の伝導層６０は、第２のシリコンドーピング層５０の上部に非ドーピングＡｌＧａＡｓで形成されたショットキーコンタクト層（ｕｎｄｏｐｅｄ  ＡｌＧａＡｓ）６１と、ショットキーコンタクト層６１の上部に非ドーピングＧａＡｓで形成されたキャップ層（ｉ−ＧａＡｓ）６３とからなる。
【００３９】
この時、ショットキーコンタクト層６１のうちＡｌＧａＡｓ層に成長された結晶の質とチャネル層キャリア閉じ込め能力を高めるために成長される結晶質のＡｌの組成比は、Ｇａの組成比より小さく、例えば、約０．３モル比以下で含有されて形成されることが好ましい。
【００４０】
また、ショットキーコンタクト層６１及びキャップ層６３は、約２０ｎｍ乃至５０ｎｍの厚み範囲で形成されることが好ましい。
【００４１】
一方、上記エピ基板構造においてオームコンタクトを形成するソース電極７０及びドレイン電極８０は、オーム熱処理によって第１のシリコンドーピング層３０まで深く形成されているが、図１では、便宜上省略した。また、ソース電極７０とドレイン電極８０との間には、ショットキーコンタクト層６１とショットキーコンタクトを形成するゲート電極９０が形成されている。
【００４２】
ここで、ゲート電極９０は、非ドーピングＧａＡｓキャップ層６３をエッチングした後、非ドーピングＡｌＧａＡｓショットキーコンタクト層６１に形成されることが好ましい。
【００４３】
非ドーピングＡｌＧａＡｓショットキーコンタクト層６１は、ゲート−ドレイン間の降伏電圧とゲートターンオン電圧を向上させて、スイッチ回路の線形性を改善させ、水平伝導（parallel conduction）を低減することができる。
【００４４】
そして、スイッチ素子の入出力特性の側面から、ゲート電極９０は、ソース電極７０とドレイン電極８０との間の中間距離に位置することが好ましい。すなわちゲート電極９０とソース電極７０との間の距離は、ゲート電極９０とドレイン電極８０との間の距離と同一にすることが好ましい。
【００４５】
一方、ゲート電極９０の形状は、ソース電極７０とゲート電極９０のヘッド部、すなわち上部との間に内蔵型キャパシタＣｇｓが形成されるように、逆ガンマ字形状、すなわちΓの字を左右逆にした形状からなることが好ましい。ここで、内蔵型キャパシタＣｇｓは、ゲート電極９０、第１、第２の絶縁膜層１００、１１０及びソース電極７０からなるＭＩＭ（Metal-Insulator-Metal）構造で形成されることができる。この時、重なる面積から誘電量（キャパシタンス）を計算することができ、設計過程で必要な値を利用することができる。
【００４６】
また、ゲート電極９０の形状は、ドレイン電極８０とゲート電極９０の上部との間に内蔵型キャパシタＣｇｄが形成されるように、ガンマ（Γ）形状からなることができ、内蔵型キャパシタＣｇｄは、ゲート電極９０、第１、第２の絶縁膜層１００、１１０及びドレイン電極８０からなるＭＩＭ構造で形成されることができる。
【００４７】
また、ゲート電極９０の形状は、ゲート電極９０の上部とソース電極７０及びドレイン電極８０の両側との間に内蔵型キャパシタＣｇｓ、Ｃｇｄが形成されるように、Ｔ字形状からなることができる。
【００４８】
前述したように、本発明の一実施例に係る半導体素子のトランジスタ、すなわち
高周波スイッチ素子において、オン状態の挿入損失の減少は、第１のシリコンドーピング層３０及び第２のシリコンドーピング層５０のシリコン（Ｓｉ）濃度を増加させることによって実現することができるだけでなく、ソース−ドレインのオーム接触を深く形成して、接触抵抗を減少させることによって実現することができる。
【００４９】
一方、オフ状態のスイッチ素子の基板漏洩電流成分を低減し、スイッチ回路のスイッチング速度を増加させるためには、オフ状態でゲート電極９０に印加される制御電圧によってチャネル層の深さ方向に分布する電場の強さが次第に弱くなるので、チャネル層のドーピング濃度の設計に際して、このような点を考慮しなければならない。
【００５０】
したがって、ショットキーコンタクト面から深い位置に存在する第１のシリコンドーピング層３０のドーピング濃度が、浅い位置の第２のシリコンドーピング層５０より低い場合にのみ、同じゲート電圧に対して一層速くチャネルの空乏領域をＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層２１側に拡張させることができ、これにより、スイッチング速度を増加させると共に、基板漏洩電流を低減することができ、ひいては、スイッチ回路の隔離度特性を向上させることができる。
【００５１】
ゲート電極９０の電場によってチャネル層の空乏される深さから第２のシリコンドーピング層５０と第１のシリコンドーピング層３０の濃度比を計算した。その結果、第２のシリコンドーピング層５０のドーピング濃度は、第１のシリコンドーピング層３０のドーピング濃度の約４倍以上にならなければならないし、オン状態の挿入損失の減少を考慮して全体濃度を決定する。
【００５２】
すなわち前述したような構造を有する本発明による高周波スイッチ素子では、二重の面ドーピング構造、すなわち第１及び第２のシリコンドーピング層３０及び５０を有するエピ基板において、上部面である第２のシリコンドーピング層５０でのドーピング濃度が、下部面である第１のシリコンドーピング層３０でのドーピング濃度より大きく、好ましくは、約４倍以上となるように設計されている。したがって、チャネル深さによるゲート電極９０の電場の強さを用いて空乏層の拡張速度を調節することによって、基板漏洩電流成分の減少による隔離度特性を改善することができ、スイッチング速度をも改善することができる。
【００５３】
従来技術によるスイッチ素子の製造方法では、オームコンタクト抵抗を低減するために、通常、高濃度でドーピングされたキャップ層を使用したが、このような構造は、ゲート−ソースまたはゲート−ドレイン間の表面漏洩問題があり、これを除去するために、広範囲エッチング（wide recess）のような別途の工程が追加されるという問題点を有していた。
【００５４】
しかし、本発明では、最適化した急速熱処理方法を用いて非ドーピングＧａＡｓキャップ層６３を使用しながらも、低いコンタクト抵抗を有するソース電極７０及びドレイン電極８０を形成することができるだけでなく、ソース−ゲート及びゲート−ドレイン間の降伏電圧とゲートターンオン電圧を増加させ、電力特性を向上させることができる。
【００５５】
このような構造的な特徴は、特に、オフ状態でその優秀性が顕著になることが分かる。一般的に、電界効果トランジスタを用いたスイッチ回路の隔離度特性は、オフ状態でゲート電極に印加される電圧の増加（または動作電圧の減少や低電圧動作）に伴って劣化するが、これは、ゲート電極に印加されるゲート有効制御電圧が正の方向（positively）に増加するからである。
【００５６】
このように第２のシリコンドーピング層５０は、第１のシリコンドーピング層３０より大きいドーピング濃度（約４倍以上）を有することが好ましい。例えば、第１のシリコンドーピング層３０のドーピング濃度は、約０．５×１０１２ｃｍ−２〜２．０×１０１２ｃｍ−２であり、第２のシリコンドーピング層５０のドーピング濃度は、約２×１０１２ｃｍ−２〜８×１０１２ｃｍ−２である。
【００５７】
一方、上記エピ基板構造の最適化のために、非ドーピングＡｌＧａＡｓショットキーコンタクト層６１と非ドーピングＧａＡｓキャップ層６３を具備することによって、ゲート降伏電圧とターンオン電圧特性を向上させることができる。このような特性は、高電力の高周波を伝送する場合、電圧スイングによってゲートに誘起される有効電圧に対する抵抗性を増加させて、電力特性及び歪み特性を改善させる。
【００５８】
以下、前述した構成を有する本発明の一実施例に係る半導体素子のトランジスタ製造方法について詳細に説明する。
【００５９】
図１を参照すれば、ＧａＡｓ半絶縁基板１０上に、緩衝層２０であるＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層２１と、非ドーピングＡｌＧａＡｓで形成されたＡｌＧａＡｓバッファ層２３と、第１のシリコンドーピング層３０と、第１の伝導層４０である非ドーピングＡｌＧａＡｓで形成された第１のスペーサ４１と、非ドーピングＩｎＧａＡｓで形成されたチャネル層４３と、非ドーピングＡｌＧａＡｓで形成された第２のスペーサ４５と、第１のシリコンドーピング層３０と異なるドーピング濃度を有する第２のシリコンドーピング層５０と、第２の伝導層６０である非ドーピングＡｌＧａＡｓで形成されたショットキーコンタクト層６１と、非ドーピングＧａＡｓで形成されたキャップ層６３とを順次に積層する。
【００６０】
この時、第１のシリコンドーピング層３０及び第２のシリコンドーピング層５０は、シリコン（Ｓｉ）不純物がプレーナードーピング（planar doping）法によって各々約０．５×１０１２ｃｍ−２〜２．０×１０１２ｃｍ−２、２×１０１２ｃｍ−２〜８×１０１２ｃｍ−２のドーピング濃度範囲で含有されて形成されることが好ましい。
【００６１】
次に、非ドーピングＧａＡｓキャップ層６３の上部に、例えばＡｕＧｅ／Ｎｉ／Ａｕのような金属薄膜を形成し、急速熱処理（Rapid Thermal Anneal、ＲＴＡ）法で熱処理することによって、オームコンタクト形成のためのソース電極７０及びドレイン電極８０を形成する。
【００６２】
一方、従来技術に係るスイッチ素子の製造方法では、オームコンタクト抵抗を低減するために、通常、高濃度でドーピングされたキャップ層を使用したが、本発明では、最適化した熱処理時間−温度プロフィールによって熱処理することで、金属薄膜が半導体基板と合金化される過程で第１のシリコンドーピング層３０までに深く浸透するようになり、これにより、従来技術とは異なって、非ドーピングＧａＡｓキャップ層６３が存在するにも拘わらず、オーム接触抵抗の低いソース電極７０及びドレイン電極８０を形成することができるだけでなく、降伏電圧を増加させて、電力特性を向上させることができる。
【００６３】
上記オームコンタクトが形成された後、非ドーピングＧａＡｓキャップ層６３上に、例えばフォトレジストなどを用いて形状反転パターン（図示せず）を形成した後、ゲートリセス工程を用いてショットキーコンタクト層６１の一部領域が露出するように、非ドーピングＧａＡｓキャップ層６３をまずエッチングする。
【００６４】
次に、例えば、シリコンナイトライド（Ｓｉ３Ｎ４）で第１の絶縁膜層１００を蒸着した後、例えば、フォトレジストなどを用いて０．５ミクロンのゲートパターンを形成する。そして、例えば、反応性イオンエッチング法（Reactive Ion Etching、ＲＩＥ）を利用して上記シリコンナイトライド薄膜を除去した後、形状反転工程を用いてパターンを形成する。そして、露出した非ドーピングＡｌＧａＡｓショットキーコンタクト層６１は、ショットキーコンタクト特性を改善するために、約５ｎｍ程度の表面酸化物を除去した後、ゲート電極９０を形成すべきＴｉ／Ｐｔ／Ａｕ物質を蒸着する。
【００６５】
その後、上記結果物の全体上部面に、第１の絶縁膜層１００と同様の物質で第２の絶縁膜層１１０を形成した後、ソース電極７０及びドレイン電極８０上部の第２の絶縁膜層１１０を除去し、その各々の上部に、例えば電気メッキ法を用いてメッキされたソース及びドレイン電極用金属パターン１２０を形成すれば、製作が完了する。
【００６６】
一般的に、スイッチ回路が動作する時、ゲート漏洩電流が存在すれば、ゲート有効制御電圧（effective control voltage）の減少が発生し、これは、高い電力水準でＲＦ全体サイクル（full cycle）のあいだにオン電圧とオフ電圧そのものがスイッチにかかり、非線形的（non linear）な特性を示すので、スイッチとして有効でなく、動作電圧を増加させなければならない問題点を有しているが、改善されたゲート漏洩電流特性とターンオン電圧及び降伏電圧の増加は、このような問題点を解消し、線形的な高電力高周波スイッチ素子を製作することができるようにする。
【００６７】
次に、例えば、リフトオフ（lift-off）方法でソース電極７０とドレイン電極８０との間にゲート電極９０を形成する。そして、スイッチ素子の入出力特性の観点から、ゲート電極９０とソース電極７０との間の距離は、ゲート電極９０とドレイン電極８０との間の距離と同一に形成することが好ましい。一方、ゲート電極９０は、前述したように、逆ガンマ字（Γの字を左右逆にしたもの）、ガンマ（Γ）字、またはＴ字のうちいずれか１つの形状で形成することが好ましい。
【００６８】
以下、実験例により本発明を詳細に説明する。なお、ここに記載されない内容は、当業者なら十分に技術的に類推できるものなので、その説明を省略する。
【００６９】
＜実験例１＞
図２ａ及び図２ｂは、従来技術及び本発明の一実施例に係る半導体素子のトランジスタのオン状態とオフ状態で入力電力による出力電力及び隔離度特性を各々示すグラフである。
【００７０】
図２ａを参照すれば、従来技術に係る半導体素子のトランジスタ、すなわちスイッチ素子を製作し、約２．４ＧＨｚの動作周波数で入力電力によるオン状態（-○-）とオフ状態（-□-）での出力電力の特性変化を示す。
【００７１】
上記製作したスイッチ素子の幅は、約１.２ｍｍで、単位ゲート幅は、約１５０ミクロンであった。スイッチの電力輸送能力（power handling capability）は、オフ状態の隔離度（isolation）が悪くなる入力電力で定義されるが、図２ａを見れば、従来技術のスイッチ素子の場合、約２３ｄＢｍ程度である。この値は、オン状態とオフ状態の出力電力の差で表示された隔離度（-△-）の変化から容易に分かる。
【００７２】
図２ｂを参照すれば、本発明の一実施例に係る逆ガンマ字形状、すなわちΓの字を左右逆にした形状のゲート電極９０を有するスイッチ素子を製作し、約２．４ＧＨｚの動作周波数で入力電力によるオン状態（-●-）とオフ状態（-□を塗りつぶしたもの-）での出力電力の特性変化を示す。本発明の場合、電力輸送能力は、約２５ｄＢｍ程度であり、この値は、オン状態とオフ状態の出力電力の差で表示された隔離度（-▲-）の変化から容易に分かる。
【００７３】
すなわち、本発明の一実施例に係る逆ガンマ字形状のゲート電極９０を有するスイッチ素子の場合、従来技術のゲート構造（矩形）に比べて電力輸送能力が約２ｄＢ程度改善されることが分かる。このような電力輸送能力の改善は、本発明の一実施例に係るスイッチ素子を用いて図３のようなスイッチ回路を製作する場合、一層顕著になることが分かる。
【００７４】
＜実験例２＞
図３は、本発明の一実施例に係る半導体素子のトランジスタの優秀性を比較するための４ＳＰＤＴ（Single-Pole-Double-Throw）スイッチを概略的に説明するための回路図である。
【００７５】
図３を参照すれば、ゲート幅が約１．２ｍｍである２個のシリーズトランジスタＮＦＥＴ１２、ＮＦＥＴ２１と、約０．３ｍｍである８個のシャントトランジスタＯＦＥＴ１１、ＯＦＥＴ２２とから構成されている。
【００７６】
本発明の優秀性は、これらのトランジスタのうちシャントで結合された８個のトランジスタを従来技術のゲート電極構造を有するようにし、但し、シリーズで連結された２個のトランジスタＮＦＥＴ１２、ＮＦＥＴ２１を、従来技術のゲート電極構造を有する場合と、例えば、逆ガンマ字形状のゲート電極９０を有する場合に対して電力特性を比較することで評価した。
【００７７】
図４ａ及び図４ｂは、従来技術及び本発明の一実施例に係る半導体素子のトランジスタを使用したＳＰＤＴ回路における入力電力による出力電力、隔離度及び挿入損失特性を各々示すグラフであり、従来技術及び本発明の一実施例に係るスイッチ素子として図３のＳＰＤＴスイッチ回路（ＭＭＩＣ）装置を製造し、約２．４ＧＨｚの動作周波数で入力電力によるオン状態とオフ状態の出力電力の特性を各々示す。
【００７８】
図４ａで、-○-は、従来の比較例に係るオン状態の出力電力を、-□-は、オフ状態の出力電力を、-△-は、オン状態とオフ状態の出力電力の差異で、つまり、ＳＰＤＴにおいて２経路（double throw）間の隔離度を意味し、-◇-は、オン状態の出力電力と入力電力の差異で、つまり、ＲＦ信号の挿入損失（insertion loss）の大きさを意味する。
【００７９】
スイッチ回路の電力輸送能力（power handling capability）は、オン状態の場合、トランジスタの最大電流限界値（maximum current limit）によって決定され、オフ状態の場合、素子に印加される最大電圧限界値（maximum voltage limit）により決定されるが、実質的にはオン状態でＲＦ信号の圧縮（compression）よりはオフ状態で隔離度の損失が発生するから、制限される。
【００８０】
したがって、スイッチ回路の電力輸送能力は、オフ状態の隔離度が約１ｄＢ悪化が生じる入力電力値で定義される。隔離度や挿入損失特性が約１ｄＢ減少する入力電力は、約２６ｄＢｍで、この値が従来の比較例に係るＳＰＤＴスイッチ回路の電力輸送能力である。
【００８１】
図４ｂで、-●-は、本発明の一実施例に係るオン状態の出力電力を、-□を塗りつぶしたもの-は、オフ状態の出力電力を、-▲-は、オン状態とオフ状態の出力電力の差異で、つまり、ＳＰＤＴにおいて２経路間の隔離度を意味し、-▼-は、オン状態の出力電力と入力電力の差異で、つまり、ＲＦ信号の挿入損失の大きさを意味する。図４ａと同様に、隔離度と挿入損失特性が約１ｄＢ減少する入力電力は、約３０ｄＢｍで、この値は、本発明の一実施例に係るＳＰＤＴスイッチ回路の電力駆動能力を示す。従来の比較例より約４ｄＢ程度電力輸送能力が改善されることが分かる。
【００８２】
このようなデータは、本発明の一実施例に係るスイッチ素子のゲート電極９０の構造がオフ状態で出力電力の増加を抑制し、これは、ソース電極７０と逆ガンマ字形状のゲート電極９０との間に内蔵されたキャパシタによるキャパシタンス成分Ｃｇｓの増加によりゲート電極９０に印加される有効電圧の減少をもたらし、よって、電力特性と歪み特性に優れたスイッチ回路で実現できることを示唆する。
【００８３】
前述した本発明に係る半導体素子のトランジスタ及びその製造方法の好適な実施例を説明したが、本発明は、これらに限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施例に係る半導体素子のトランジスタを説明するための概略的な断面図である。
【図２ａ】従来技術に係る半導体素子のトランジスタのオン（ＯＮ）状態とオフ（ＯＦＦ）状態で入力電力による出力電力及び隔離度特性を各々示すグラフである。
【図２ｂ】本発明の一実施例に係る半導体素子のトランジスタのオン（ＯＮ）状態とオフ（ＯＦＦ）状態で入力電力による出力電力及び隔離度特性を各々示すグラフである。
【図３】本発明の一実施例に係る半導体素子のトランジスタの優秀性を比較するための４ＳＰＤＴ（Single-Pole-Double-Throw）スイッチを概略的に説明するための回路図である。
【図４ａ】従来技術に係る半導体素子のトランジスタを使用したＳＰＤＴ回路における入力電力による出力電力、隔離度及び挿入損失特性を各々示すグラフである。
【図４ｂ】本発明の一実施例に係る半導体素子のトランジスタを使用したＳＰＤＴ回路における入力電力による出力電力、隔離度及び挿入損失特性を各々示すグラフである。
【符号の説明】
【００８５】
１０  半絶縁基板
２０  緩衝層
２１  ＡｌＧａＡｓ／ＧａＡｓ超格子バッファ層
２３  ＡｌＧａＡｓバッファ層
３０  第１のシリコンドーピング層
４０  第１の伝導層
４１  第１のスペーサ
４３  チャネル層
４５  第２のスペーサ
５０  第２のシリコンドーピング層
６０  第２の伝導層
６１  ショットキーコンタクト層
６３  キャップ層
７０  ソース電極
８０  ドレイン電極
９０  ゲート電極
１００  第１の絶縁膜層
１１０  第２の絶縁膜層
１２０  金属パターン
【図１】
2006173571.tif 000003
【図２ａ】
2006173571.tif 000004
【図２ｂ】
2006173571.tif 000005
【図３】
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【図４ａ】
2006173571.tif 000007
【図４ｂ】
2006173571.tif 000008