(57)【要約】      （修正有）【課題】  強誘電体キャパシタをもつ半導体装置及びその製造方法に関し、簡単な構造及び製造方法に依って、強誘電体膜に於ける欠陥の発生を抑止し、強誘電体キャパシタのリーク電流を低減させ、不揮発性半導体記憶装置の性能を向上しようとする。【解決手段】  強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなり、組成比（百分率）：Ｎｂ／（Ｎｂ＋Ｚｒ＋Ｔｉ）が３．５％以内であることが基本になっている。【選択図】なし【特許請求の範囲】
【請求項１】
強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなり、組成比（百分率）：Ｎｂ／（Ｎｂ＋Ｚｒ＋Ｔｉ）が３．５％以内であること
を特徴とする強誘電体キャパシタをもつ半導体装置。
【請求項２】
下部電極上に形成された強誘電体膜の第１層目がＮｂが含まれないＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＺＴ］からなり、第２層目がＮｂをドーピングしたＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなること
を特徴とする強誘電体キャパシタをもつ半導体装置。
【請求項３】
強誘電体膜の第１層目の膜厚が１０ｎｍ以下であること
を特徴とする請求項２記載の強誘電体キャパシタをもつ半導体装置。
【請求項４】
強誘電体膜の第２層目の膜厚が５０ｎｍ以上１５０ｎｍ以下であること
を特徴とする請求項２記載の強誘電体キャパシタをもつ半導体装置。
【請求項５】
強誘電体膜を挟む上部電極及び下部電極がＩｒＯx 、Ｉｒ、ＳＲＯ、Ｐｔから選択された少なくとも一種類の材料で構成されてなること
を特徴とする請求項１乃至請求項４の何れか１記載の強誘電体キャパシタをもつ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いた例えば不揮発性半導体記憶装置として好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、強誘電体材料は、優れた強誘電性、圧電性、焦電性などを示すことから、メモリ、アクチュエータ、センサなどとして広く用いられている。
【０００３】
メモリに応用する場合、強誘電体材料がもつヒステリシス特性を利用することで不揮発性メモリにすることができ、そのメモリをもつ半導体装置は、基板表面上に下部電極／強誘電体層／上部電極からなるキャパシタを形成した構造を採る。
【０００４】
強誘電体材料としては、強誘電性に優れるとされているＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＺＴ］が多用されてきたのであるが、そのような強誘電体材料を用いたキャパシタについては、キャパシタ中を流れるリーク電流が問題視されている。
【０００５】
この問題は、現在、強誘電体キャパシタをメモリキャパシタとするＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の微細化が著しく進展しつつあることに原因がある。
【０００６】
ＦＲＡＭは、その微細化に起因して低電圧での動作が希求されているので、メモリキャパシタとしては、電源電圧が低くても電界強度を高くしなければならず、従って、強誘電体を薄膜化することが行われているのであるが、薄膜化された強誘電体ではリーク電流が増大する。
【０００７】
このような問題を解消しようとして、キャパシタの要素である強誘電体にドーピングを施したり、電極に改良を加えるなど、様々な研究開発が行われているところであるが、未だ、決定的な解決手段は見い出されていない。
【０００８】
通常、薄膜化強誘電体にリーク電流が流れる原因としては、主として以下の三点が挙げられる。
（１）  上部電極或いは下部電極と強誘電体膜との界面でショットキ接触のバリアハイト      が低下する。
（２）  モホロジーに起因する電界集中や粒界への不純物偏析に依って電流が流れる。
（３）  結晶中に欠陥が発生し、リークパスを形成する。
【０００９】
前記（１）及び（３）については、強誘電体に酸素や鉛の欠陥が発生し、それが欠陥順位を形成したり、リークパスを形成することが主因を成している。
【００１０】
そこで、強誘電体のぺロブスカイト構造に於ける各格子位置に価数を異にする元素、例えばＮｂをドーピングすることで、欠陥の発生を抑制する手段が開発された（例えば、非特許文献１、特許文献１などを参照。）。
【００１１】
然しながら、前記公知文献に開示された手段に於いて、価数が異なる元素を強誘電体膜全体にドーピングした場合、強誘電性が損なわれ、特に、結晶化初期に於いては、ドーピングされる元素の如何に依って結晶化温度の上昇が懸念される。
【非特許文献１】ティー．マツザキとエイチ．フナクボ，ジャーナル・オブ・アプライド・フィジックス  ８６巻  ８号  １９９９年１０月１５日  ４５５９−４５６４頁（Ｔ．Ｍａｔｓｕｚａｋｉ  ａｎｄ  Ｆｕｎａｋｕｂｏ，ＪＯＵＲＮＡＬ  ＯＦ  ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  Ｖｏｌ．８６  Ｎｏ．８，１５  Ｏｃｔ．１９９９，ｐｐ．４５５９−４５６４）
【特許文献１】特開平５−２５９３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明では、簡単な構造及び製造方法に依って、強誘電体膜に於ける欠陥の発生を抑止し、強誘電体キャパシタのリーク電流を低減させ、不揮発性半導体記憶装置の性能を向上しようとする。
【課題を解決するための手段】
【００１３】
本発明者らは、強誘電体結晶に於けるＢサイトにＮｂをドーピングし、結晶欠陥の発生を抑止し、また、酸素欠損を電気的に補償する実験を繰り返し行った。その結果、結晶成長の初期にはＰＺＴを成膜し、その後、ＰＮＺＴを成膜することで、従来技術の問題点、即ち、Ｎｂのドーピングに起因する結晶性の劣化、及び、結晶化温度上昇の問題を解消することができた。
【００１４】
そこで、本発明の半導体装置及びその製造方法は、強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなり、Ｎｂ／（Ｎｂ＋Ｚｒ＋Ｔｉ）が３．５％以内であることが基本になっている。
【発明の効果】
【００１５】
前記手段を採ることに依り、Ｎｂをドーピングしても、強誘電体膜に欠陥が発生することは抑止されて結晶性は良好に維持され、リーク電流が少ない強誘電体キャパシタを実現することができる。
【発明を実施するための最良の形態】
【００１６】
図１及び図２はＰＺＴキャパシタのＸＲＤ回折パターンを表す線図であり、図１は全体図を、また、図２は部分拡大図をそれぞれ示している。
【００１７】
図示のデータに表されたＰＺＴキャパシタは、第１層及び第２層の積層体からなっていて、第１層目にはＰＺＴ膜が形成され、第２層目にはＮｂが０％、１．５％、３．５％、７．０％であるＰＺＴ膜が形成された試料である。
【００１８】
図示されているように、Ｎｂのドーピング量を増加するにつれ、ぺロブスカイト（１１１）強度が増加し、（１００）強度は減少するが、７％になるとパイロクロア相が出現する。
【００１９】
図３はぺロブスカイト構造の格子定数を表す線図であり、Ｎｂドーピング量が約１０％になるまでは、Ｎｂ量が増加するにつれ、ぺロブスカイト構造のｃ軸長が縮み、ａ軸長は伸びていて、約１０％のドーピングで、ｃ軸とａ軸とが同程度の格子定数となり、正方晶から立方晶に転移することが看取される。これは、５価のＮｂイオンがＢサイトイオン、即ち、Ｚｒイオン及びＴｉイオンに比較してイオン半径が小さいことから、置換固溶に依って正方晶のぺロブスカイト格子が立方晶に転移したことに由来する。
【００２０】
これ等のことから、強誘電性に優れたＰＮＺＴには、パイロクロア相が発生することはなく、正方晶であるＮｂ（Ｎｂ＋Ｚｒ＋Ｔｉ）＝３．５％以下である。
【００２１】
然しながら、３．５％のＮｂをＰＺＴ膜全体にドーピングした場合、結晶化温度が上昇してしまう。そこで、成膜初期の第１層目は、ＮｂをドーピングせずにＰＺＴのみで構成し、結晶性を損なうことなくリーク電流を低減することができる。
【００２２】
図４はＮｂをドーピングしたＰＺＴキャパシタのＩ−Ｖ特性を表す線図であり、２層目のＮｂドーピング量を増加させるにつれ、電圧３Ｖ以下の領域に於いてリーク電流が低減されているのが看取される。これは、Ｎｂをドーピングすることに起因する下記の理由に依る。
（１）  キャパシタの上部電極近傍に於ける欠陥順位の生成を抑制できたことから、バリアハイトが向上した。
（２）  結晶又は界面の欠陥を抑制できたことから、リークパスが低減された。
【００２３】
図５乃至図１１は本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２４】
図５参照
（１）
ウェーハに於ける基板１０には、ゲート電極で代表されるＭＯＳトランジスタ２０が形成され、層間絶縁膜には、ソース領域及びドレイン領域を引き出す為に導電接続されたＷからなる導電プラグ３０が埋め込まれ、ウェーハ表面はＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）に依って平坦化されている。
【００２５】
図６参照
（２）
スパッタリング法を適用することに依り、導電プラグ３０の頂面が表出されている層間絶縁膜上に厚さが２００ｎｍのＩｒからなる下部電極膜４０を形成する。尚、下部電極膜４０（後記上部電極も同様。）の材料はＩｒの他にＩｒＯx 、ＳＲＯ（ＳｒＲｕＯ3 ）、Ｐｔから選択された少なくとも１種類であって良い。
【００２６】
（３）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さ５ｎｍのＰＺＴ膜を形成し、引き続いて、厚さ１１５ｎｍのＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3 からなるＰＮＺＴ膜を形成して強誘電体膜５０とする。尚、この場合の基板温度は６２０℃、圧力は５Ｔｏｒｒとした。
【００２７】
（４）
スパッタリング法を適用することに依り、強誘電体膜５０上に厚さが２００ｎｍのＩｒＯ2 からなる上部電極膜６０を形成する。
【００２８】
（５）
上部電極膜６０を形成したことに依る強誘電体膜５０に対するダメージを回復する為、アニール炉内に於いて、温度を５５０℃としたＯ2 雰囲気中で６０分のファーネスアニールを施す。
【００２９】
図７参照
（６）
リソグラフィ技術に於けるレジストプロセス、及び、エッチング法を適用し、下部電極膜４０、強誘電体膜５０、上部電極膜６０のパターン化を行って強誘電体キャパシタＦＣを形成する。
【００３０】
図８参照
（７）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、アルミナ（Ａｌ2 Ｏ3 ）からなる保護膜７０を形成してから、温度を５５０℃としたＯ2 雰囲気中で６０分のファーネスアニールを施す。
【００３１】
図９参照
（８）
厚さ１．５μｍのＳｉＯ2 からなる第１の層間絶縁膜８０を形成してから、ＣＭＰ法を適用することに依り、第１の層間絶縁膜８０の研磨を行って、残し膜厚を強誘電体キャパシタＦＣの上部電極６０上で３００ｎｍとする。
【００３２】
図１０参照
（９）
リソグラフィ技術に於けるレジストプロセス並びにエッチング技術を適用することに依り、強誘電体キャパシタＦＣに接続された導電プラグ３０を除く他の導電プラグ３０に対応する箇所の第１の層間絶縁膜８０をエッチングしてコンタクトホールを形成する。
【００３３】
（１０）
スパッタリング法を適用することに依り、Ｔｉ及びＴｉＮからなるバリア膜を形成し、次いで、ＣＶＤ法を適用することに依り、Ｗ膜を形成し、次いで、ＣＭＰ法を適用することに依り、Ｗ膜並びにバリア膜の研磨を行って、コンタクトホール内に在るものを残して他を除去することで導電プラグ９０を形成する。
【００３４】
図１１参照
（１１）
ＣＶＤ法を適用することに依り、厚さが１００ｎｍのＳｉＯＮからなるＷ酸化防止膜を形成する。
【００３５】
（１２）
リソグラフィ技術に於けるレジストプロセス、及び、エッチング技術を適用することに依り、第１の層間絶縁膜８０のエッチングを行って、強誘電体キャパシタの上部電極６０とコンタクトする導電プラグを形成する為のコンタクトホールを形成する。
【００３６】
（１３）
コンタクトホールを形成したエッチングに起因するダメージを回復する為、アニール炉内に於いて、温度を５５０℃としたＯ2 雰囲気中で６０分のファーネスアニールを施す。
【００３７】
（１４）
スパッタリング法を適用ことに依り、第１の層間絶縁膜８０側から順に厚さ１５０ｎｍのＴｉＮ膜、厚さ５５０ｎｍのＡｌ−Ｃｕ膜、厚さ５ｎｍのＴｉ膜、厚さ１５０ｎｍのＴｉＮ膜からなる第１の金属配線膜を形成し、その上に厚さ３０ｎｍのＳｉＯＮからなる反射防止膜（図示せず）を成膜後、リソグラフィ技術のレジストプロセス、及び、ドライエッチング法を適用することに依り、第１の金属配線膜のエッチングを行って第１の金属配線１００を形成する。尚、図では、第１の金属配線１００が３層構造として表されているが、これは、Ｔｉ膜が積層構造の密着性を向上させる膜として用られるものである為、図示を省略したことに依る。
【００３８】
この後、図示していないが、層間絶縁膜の形成、コンタクトホールの形成、導電プラグの形成、金属配線の形成などのプロセスを繰り返すことで、金属配線を多層化することができ、最後にＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ：テトラエチルオキシシラン）とＳｉＮとで構成されるカバー膜を形成し、強誘電体キャパシタをもつ半導体装置が完成する。
【００３９】
前記説明した実施例の他、本発明には種々な改変が可能であり、例えば、強誘電体キャパシタＦＣの下部電極４０を構成する材料としてＩｒを用いたが、これをＰｔ／Ｔｉ系材料に代替することができる。また、強誘電体膜の成膜にはスパッタリング法やＭＯＣＶＤ法を用いているが、これも他の成膜方法を利用しても良い。更にまた、結晶格子の４価のサイトにドーピングする４価以上の元素としてＮｂを用いたが、この他、４価以上の元素としてＭｏ、Ｗ、Ｔａ、Ｂｉ、Ｓｂ、Ｕなどが期待できる。
【００４０】
このように、本発明に於いては、前記説明した実施例を含め、多くの形態で実施することができ、以下、それを付記として例示する。                                      
【００４１】
（付記１）
強誘電体キャパシタを構成する強誘電体がぺロブスカイト構造をもつ正方晶のＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなり、組成比（百分率）：Ｎｂ／（Ｎｂ＋Ｚｒ＋Ｔｉ）が３．５％以内であること
を特徴とする強誘電体キャパシタをもつ半導体装置。
【００４２】
（付記２）
下部電極上に形成された強誘電体膜の第１層目がＮｂが含まれないＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＺＴ］からなり、第２層目がＮｂをドーピングしたＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ［ＰＮＺＴ］からなること
を特徴とする強誘電体キャパシタをもつ半導体装置。
【００４３】
（付記３）
強誘電体膜の第１層目の膜厚が１０ｎｍ以下であること
を特徴とする（付記２）記載の強誘電体キャパシタをもつ半導体装置。
【００４４】
（付記４）
強誘電体膜の第２層目の膜厚が５０ｎｍ以上１５０ｎｍ以下であること
を特徴とする（付記２）記載の強誘電体キャパシタをもつ半導体装置。
【００４５】
（付記５）
強誘電体膜を挟む上部電極及び下部電極がＩｒＯx 、Ｉｒ、ＳＲＯ、Ｐｔから選択された少なくとも一種類の材料で構成されてなること
を特徴とする（付記１）乃至（付記４）の何れか１記載の強誘電体キャパシタをもつ半導体装置。
【００４６】
（付記６）
（付記１）乃至（付記５）の何れか１に記載した半導体装置に於ける強誘電体膜を成膜する際の基板温度を５５０℃〜６５０℃の範囲にすること
を特徴とする強誘電体キャパシタをもつ半導体装置の製造方法。
【００４７】
（付記７）
成膜中のチャンバー内圧力を３Ｔｏｒｒ〜１０Ｔｏｒｒの範囲にすること
を特徴とする（付記６）記載の強誘電体キャパシタをもつ半導体装置の製造方法。
【図面の簡単な説明】
【００４８】
【図１】ＰＺＴキャパシタのＸＲＤ回折パターンを表す線図である。
【図２】ＰＺＴキャパシタのＸＲＤ回折パターンを表す線図である。
【図３】ぺロブスカイト構造の格子定数を表す線図である。
【図４】ＮｂをドーピングしたＰＺＴキャパシタのＩ−Ｖ特性を表す線図である。
【図５】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
【００４９】
１０  基板
２０  ＭＯＳトランジスタ
３０  導電プラグ
４０  下部電極膜
５０  強誘電体膜
６０  上部電極膜
７０  保護膜
８０  第１の層間絶縁膜
９０  導電プラグ
１００  第１の金属配線
ＦＣ  強誘電体キャパシタ
【図１】
2006024748.tif 000002
【図２】
2006024748.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006024748.tif 000010
【図１０】
2006024748.tif 000011
【図１１】
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