(57)【要約】【課題】電子装置を提供する。【解決手段】電子装置は、導電性のｐ型半導体層（４、６）と、ｐ型半導体層（４、６）上に形成された電気絶縁性半導体層（１０）と、電気絶縁性半導体層（１０）上に形成された、少なくとも１層のさらなるトランジスタ層（１２；１４；１６；１８；２０；２２）を備える。導電性のｐ型半導体層（４、６）は装置の電極（１４、１８）間に容量性結合を与え、出力キャパシタンスを増加する。これは高効率操作モードで用いられるトランジスタに有利である。【選択図】        図２
2006319336.tif 000002
【特許請求の範囲】
【請求項１】
導電性のｐ型半導体層と、
前記ｐ型半導体層上に形成された電気分離半導体層と、
前記電気分離半導体層上に形成された、少なくとも１層のさらなるトランジスタ層と
を備える電子装置。
【請求項２】
さらに前記分離半導体層を通って延び、前記ｐ型半導体層に電気的接続を可能にする少なくとも１つの開口部を備えたことを特徴とする請求項１に記載の電子装置。
【請求項３】
さらに、前記少なくとも１つの開口部内に形成された少なくとも１つの導電性層を備え、前記少なくとも１つの導電層は前記ｐ型半導体層に電気的に接続されていることを特徴とする請求項２に記載の電子装置。
【請求項４】
前記電子装置は反復可能なセル構造を有し、前記セル構造の各反復に対して１つの開口部と、前記ｐ型半導体層への電気的接続を形成している１つの導電層とがあることを特徴とする請求項３に記載の電子装置。
【請求項５】
前記電子装置は電界効果装置であることを特徴とする請求項３または４に記載の電子装置。
【請求項６】
前記少なくとも１つの導電性層は前記電界効果装置のソース電極であることを特徴とする請求項５に記載の電子装置。
【請求項７】
さらに半絶縁性基板を備え、前記ｐ型半導体層は前記半絶縁性基板上に形成されていることを特徴とする請求項１〜６のいずれか一項に記載の電子装置。
【請求項８】
前記ｐ型半導体層は、第１のｐ型半導体層と前記第１のｐ型半導体層上に形成された第２のｐ型半導体層を備え、前記分離半導体層は前記第２のｐ型半導体層上に形成されていることを特徴とする請求項１〜７のいずれか一項に記載の電子装置。
【請求項９】
前記ｐ型半導体層はｐ+ −ガリウムヒ素であることを特徴とする請求項８に記載の電子装置。
【請求項１０】
前記第２のｐ型半導体層はｐ+ −ガリウムインジウムヒ素であることを特徴とする請求項８または９に記載の電子装置。
【請求項１１】
前記ｐ型半導体層は、前記分離半導体層の実質的に全体の下に延びていることを特徴とする請求項１〜１０のいずれか一項に記載の電子装置。
【請求項１２】
前記ｐ型半導体層は接地されていることを特徴とする請求項１〜１１のいずれか一項に記載の電子装置。
【請求項１３】
前記電子装置は電界効果装置、例えばＭＥＳＦＥＴまたはＨＥＭＴであることを特徴とする請求項１〜１２のいずれか一項に記載の電子装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の電子装置を備えた増幅器。
【請求項１５】
請求項１〜１４のいずれか一項に記載の電子装置を備えた、デジタル前置補償増幅器。
【請求項１６】
導電性ｐ型半導体層と、
前記ｐ型半導体層上に形成された電気分離半導体層と
を備えた半導体基板。
【請求項１７】
前記分離半導体層を通って延び、前記ｐ型半導体層への電気的接続を可能にする少なくとも１つの開口部
をさらに備える請求項１６に記載の半導体基板。
【請求項１８】
前記ｐ型半導体層は、第１のｐ型半導体層と前記第１のｐ型半導体層上に形成された第２のｐ型半導体層を備え、前記分離半導体層は前記第２のｐ型半導体層上に形成されていることを特徴とする請求項１６または１７に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置、特に電源電子装置に関するものである。
【背景技術】
【０００２】
多くの用途において電源電子装置の操作効率を向上させることが望ましい。電源電子装置の効率を向上させるために、種々の操作方法が提案されている。これは高調波含有量、特に第２高調波の制御を必要とする。
【０００３】
高調波の効果的な制御を達成するために、電源電子装置の出力キャパシタンスを増加して信号の高調波、とくに第２高調波に低いインピーダンスを与えることが提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半絶縁基板、例えばガリウムヒ素（ＧａＡｓ）上の装置の固有のキャパシタンスはしばしば非常に低い。従って、出力キャパシタンスを増加させるためには、装置自体に外部からかなりの追加キャパシタンスを追加する必要がある。ＧａＡｓ装置に対して、必要とされる追加キャパシタンスは装置自体の固有寄生キャパシタンスの１０〜２０倍程度である。これは不都合であり、外部に設けるのは高価格になる。
【課題を解決するための手段】
【０００５】
本発明はｐ型半導体層を含む電子装置を提供する。ｐ型半導体層は半導体装置の電極同士を容量的に結合して出力キャパシタンスが増加するように動作させることが可能である。得られる半導体装置は、追加の外部キャパシタンスの必要が減っているので、高効率操作モードで容易かつ安価に使用することができる。
【０００６】
本発明の第１の態様によれば、
導電性のｐ型半導体層と、
前記ｐ型半導体層上に形成された電気的分離半導体層と、
前記電気分離半導体層上に形成された、少なくとも１層のさらなるトランジスタ層と
を備える電子装置が提供される。
【０００７】
分離半導体層は装置の活性部品をｐ型半導体層から分離してｐ型半導体層が電子装置を短絡しないこと、およびその動作を妨げないことを保証している。分離層は装置自体の一部分を形成していてもよいが、これは装置の他の部分とｐ型半導体層の間の短絡が防止される限りにおいてである。前記少なくとも１つのさらなるトランジスタ層は電子装置の構成を完成するものであり、装置に電気的接続を形成するための半導体層または金属層をさらに備えていてもよい。分離は電気的絶縁と同じ意味ではなく、装置の動作中に分離層は電流が分離層を通って流れることを許容してもよいが、依然として前記さらなる層をｐ型半導体層から分離するように機能する。
【０００８】
導電性ｐ型半導体層はバルクｐ型基板であってもよい。ｐ型半導体層は電子装置の電極を容量的に結合することが可能であることで外部キャパシタンスの必要性が減少する。
【０００９】
好ましくは、本装置はさらに分離半導体層を通って延び、ｐ型半導体層に電気的接続を可能にする少なくとも１つの開口部を備える。
【００１０】
好ましくは、本装置はさらに前記少なくとも１つの開口部内に形成された少なくとも１つの導電性層を備え、前記少なくとも１つの導電層は前記ｐ型半導体層に電気的に接続されている。これにより、ｐ型層への良好な容量結合が保証され、電子装置の出力キャパシタンスの増加が可能になる。
【００１１】
一実施形態では、電子装置は反復可能なセル構造を有し、前記セル構造の各反復に対して１つの開口部と、前記ｐ型半導体層への電気的接続を形成している１つの導電層とがある。
【００１２】
本電子装置は電界効果装置、例えばＭＥＳＦＥＴまたはＨＥＭＴであってもよい。この場合、前記少なくとも１つの導電層は電界効果装置のソース電極であってもよい。次いで、ソース電極とドレーン電極がｐ型層により容量的に結合される。その理由は、前記ｐ型層は前記装置下方でソースからドレーンに延びているからである。前記装置は、また、前記ｐ型層により提供された、電子の基板内への侵入に対してエネルギー障壁がより高くなるという利点を有する。これによりゲート・トラップ効果、例えばゲート・ラグが減少し、前記装置は、メモリ効果が低下するので、前置補償器に使用するのにより適したものになる。
【００１３】
好ましくは、前記電子装置は、さらに、半絶縁基板を備え、前記ｐ型半導体層が前記半絶縁基板上に形成されていてもよい。
【００１４】
好ましくは、前記ｐ型半導体層は第１のｐ型半導体層と前記第１のｐ型半導体層上に形成された第２のｐ型半導体層を備え、前記分離半導体層は前記第２のｐ型半導体層上に形成されている。第１および第２のｐ型半導体層を用いることにより、各層の化学的性質を異ならせて、例えば前記ｐ型半導体層の性質を精細に制御することが可能になるので、この層がエッチストップ層としても機能することが可能になる。
【００１５】
好ましくは、前記第１のｐ型半導体層はガリウムヒ素（ｐ+ −ＧａＡｓ）である。好ましくは、前記第２のｐ型半導体層はインジウムガリウムヒ素（ｐ+ −ＩｎＧａＡｓ）である。ｐ+ −ＩｎＧａＡｓは引き続き基板を処理してデバイス層に装置を形成する際にエッチストップ層として使用することが可能である。
【００１６】
好ましくは、前記ｐ型層は接地されている。これにより装置の入力キャパシタンスを制御することが可能になる。ｐ型層を接地する効果が入力キャパシタンスを装置固有の入力キャパシタンス変動と比べて顕著な量で増加するならば、これは特に有効である。これにより、装置の入力キャパシタンスの変動を減少させることが可能である。
【００１７】
本発明の第２の態様によると、
導電性ｐ型半導体層と、
前記ｐ型半導体層上に形成された電気分離半導体層と
を備えた半導体基板が提供される。
【００１８】
前記半導体基板は、好ましくは、さらに
前記分離半導体層を通って延び、前記ｐ型半導体層に電気的接続を可能にするための少なくとも１つの開口部
を備える。
【００１９】
好ましくは、前記ｐ型半導体層は第１のｐ型半導体層と、前記第１のｐ型半導体層上に形成された第２のｐ型半導体層とを備え、前記分離半導体層は前記第２のｐ型半導体層上に形成されている。
【００２０】
本発明の第３の態様によれば、上述のような電子装置を備えた増幅器が提供される。前記増幅器は高効率操作モードにしては低価格で製造することが可能である。その理由は、外部キャパシタンスを追加して出力キャパシタンスを増加させる必要が少ないからである。
【００２１】
本発明の第４の態様によれば、上述のような電子装置を備えた前置補償増幅器が提供される。前記ｐ型層が基板への電子の侵入を減らし、従ってトラップに関連するメモリ効果を低減するという効果により、前記補償器の設計および構築が単純になり安価になる。
【発明を実施するための最良の形態】
【００２２】
以下に、添付図面を参照して本発明の実施形態を説明する。
【００２３】
図１は、本発明による電子装置を形成するのに使用することが可能な全体的基板構造の一実施形態を示す。前記基板は従来の半絶縁ベース基板２を備え、ベース基板２は本実施形態ではＧａＡｓである。ベース基板２の頂部に第１のｐ型半導体層４が形成される。本実施例では、半導体層４はｐ+ −ＧａＡｓである。第２のｐ型半導体層６、本実施形態ではｐ+ −インジウムガリウムヒ素（ｐ+ −ＩｎＧａＡｓ）が前記第１のｐ型半導体層４の頂部に形成される。これらの層は導電性であり、かつ低電気抵抗を保証するのに充分な厚みを有する。
【００２４】
電子装置自体はデバイス層８に含まれ、デバイス層８は半導体層を含み、従来の技法を用いて前記第２のｐ型半導体層６の頂部に堆積される。
【００２５】
このようにして、半導体装置自体の下方に配置されたｐ型層４および６により形成された導電性ｐ型バックプレーンを有する半導体装置を形成することが可能である。この製造方法により、導電性ｐ型バックプレーンを前記デバイス層に形成された半導体装置の実質的に全体の下方に延ばすことが可能になる。
【００２６】
図１の全体基板構造を用いて形成されたトランジスタの単位セルの例が図２に示されている。半導体基板上の単位セルの構築を支配する原理は当業者には周知である。図２の実施形態は図１に示す基板構造とともに使用するように単位セル構成を変更している。
【００２７】
前記単位セルはＦＥＴ層１０を備え、ＦＥＴ層１０は本実施形態ではＧａＡｓから形成され、第２のｐ型半導体層６上に形成されている。ＦＥＴ層１０は単位セルの一部分を形成し、また、電子装置の通常の操作条件の間、層１０上に形成された任意の層をｐ型半導体層から電気的に分離する。単位セルの構成の残りはＦＥＴ層１０上のさらなる層から形成される。溝（または開口部）１２がＦＥＴ層１０を通って第２のｐ型半導体層６までエッチングされている。これにより、ソース電極１４を溝１２内に堆積して第２のｐ型半導体層６と電気的に接触するようにすることが可能となる。ソース電極と第２のｐ型半導体層６の間の電気的接触は抵抗が低く、アニーリングのような追加の工程の必要がない。
【００２８】
電子装置の製造時の溝１２の形成がｐ型半導体層６としてｐ+ −ＩｎＧａＡｓを用いることで簡単になる。この層にインジウムを含めることによりこの層が溝の形成時にエッチストップ層として機能することを可能にしている。
【００２９】
ドレーン電極１６はソース電極１４からある距離に作製される。ドレーン電極１６はｐ型半導体層４および６に容量的に結合される。ゲート電極２０はドレーンとソースの間の実質的に中途に配置される。窒化ケイ素（ＳｉＮx ）層２２がゲート２０を覆って形成され、かつＦＥＴ層１０を覆って延びドレーン電極１６の側面を覆い、ドレーン電極１６がＳｉＮx 層２２によって部分的に被覆されるようにしている。ＳｉＮx 層２２は不動態層または封入層のいずれかとして機能する。
【００３０】
ＦＥＴ構造を備える層は当業者に既知の従来のリソグラフィー技法を用いて形成される。
【００３１】
図２に示す構成を基板の表面の両端間で反復してセル構造を製造することができる。その場合、すべてのソース電極がｐ型半導体層６に接触している必要はなく、セル構造の反復状態に応じて、１つおき、または２つおき、３つおき、４つおき等のソース電極をｐ型層と接触させることができる。精密な間隔は用いる単位セルの反復状態によって決まり、要件は単位セルの反復毎にソースとｐ型半導体層６との間に接続があることである。
【００３２】
使用時、ｐ型半導体層４および６はドレーンとソースを容量的に結合する導体層を提供する。これにより、出力キャパシタンスが顕著に増加し、装置が特に、高調波に対するインピーダンスが低いことが必要とされる高効率操作モードで使用するのに適したものとなる。
【００３３】
また、ｐ型層を含めることによりさらなる利点が得られる。ｐ型層は従前の設計よりも基板へのチャンネル電子侵入に対して高いエネルギー障壁を提供する。ｐ型層はまた従前の半絶縁バッファよりもトラップされた電子の電荷に対して非感受性が強いバンド構造となっている。従って、装置は基板トラップ効果、例えばゲート・ラグが大幅に低減されている。従って、これらの利点を組み合わせることはメモリ効果が低減されることを意味するので、本装置は前置補償用途にも好適である。
【００３４】
さらなる実施形態（図示しない）では、ｐ型半導体層４および６は接地されている。これによりＦＥＴへの入力キャパシタンスを制御し、増加することが可能になる。このことは有利であるが、その理由は入力時の固定キャパシタンスが大きいとゲート・バラクタ（ｇａｔｅ  ｖａｒａｃｔｏｒ）の入力キャパシタンス変動を圧倒するのに有効であるためである。設置されたｐ型層により生成された入力キャパシタンスが入力キャパシタンスと比較して大きいならば、入力キャパシタンスの変動の効果を低減することが可能である。
【００３５】
別の実施形態では、２つより多いか、または少ないｐ型層を用いることが可能である。ただし、少なくとも１つは存在し、かつｐ型層は駆動層の下方で連続ｐ型層を形成しているものとする。しかしながら、現在は、２つのｐ型層を使用することが好ましい。それは装置の製造が容易であるからである。
【００３６】
さらに別の実施形態では、バルクｐ型導電性半導体基板上にデバイスを形成し、半絶縁背基板を省略することも可能である。そうすると、バルクｐ型導電性基板は容量結合効果およびエネルギー障壁効果を示す。しかしながら、この実施形態はさほど好ましくはない。その理由は、ソース電極とｐ型材料の間の低抵抗接触を提供するにはアニーリングのような追加の工程が必要とされるからである。
【００３７】
本発明をＦＥＴについて説明したが、別の実施形態では、ＦＥＴ以外の他の半導体装置を図１のデバイス層８に形成することが可能である。これらには他の電界効果装置、例えばｐＨＥＭＴが含まれる。
【００３８】
さらなる実施形態では、ＧａＡｓ以外の他の半導体基板を用いてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態による半絶縁基板に埋め込まれたｐ型層を示す図である。
【図２】本発明の一実施形態による埋め込みｐ型層を含む電界効果トランジスタを示す図である。
【図１】
2006319336.tif 000003
【図２】
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【外国語明細書】
2006319336000001.pdf