(57)【要約】【課題】  差動型セルを有し、動作時に書き込み装置の能力を超える電流が流れることへの対策を施した不揮発性半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、互いに相補的なデータを記憶するための第１のビットセル１０Ｔおよび第２のビットセル１０Ｂと、選択されたデータ信号を出力するスキャン回路と、スキャン回路の出力を受け、１つのビットセルを選択するビットセル選択回路１４と、データの書き込みを制御するデータ書き込み制御回路５３とを備えている。「０」を記憶させる全ビットセルのＷｒｉｔｅパスを非選択にし、スキャン回路で選択された「１」を記憶させるビットセル単体のみ書き込みを行うことで、分割書き込み動作が実現できる。【選択図】    図５
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【特許請求の範囲】
【請求項１】
データを記憶するための第１および第２のビットセルと、
前記第１のビットセルおよび前記第２のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、
前記データが入力され、前記第１のビットセルまたは前記第２のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビットセル選択回路が前記第１のビットセルまたは前記第２のビットセルのいずれか一方のビットセルを選択した場合、前記ビットセル選択回路に入力される前記データの値に応じて、選択された前記ビットセルに前記データが書き込まれるか否かが決まることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビットセル選択回路の出力ゲート電極で受ける書き込み制御用ＭＯＳトランジスタをさらに備え、
前記第１のビットセルおよび前記第２のビットセルの各々はフローティングゲートを有する不揮発性セルトランジスタを有しており、
前記データの書き込み時には、前記書き込み制御用ＭＯＳトランジスタをオン状態にさせて前記フローティングゲートに電子を注入することで前記データを書き込むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２のビットセルは複数組み設けられ、且つ前記差動増幅器は複数個設けられ、
前記不揮発性半導体装置は、互いにシリアル接続され、前記ビットセル選択回路に前記データを入力するための複数の第１のシフトレジスタをさらに備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ビットセル選択回路からの出力を受け、第１の制御信号によって前記データの書き込みを活性あるいは非活性に制御するデータ書き込み制御回路をさらに備えていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の第１のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第２のシフトレジスタをさらに備えていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数の第１のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第３のシフトレジスタと、
前記第３のシフトレジスタからの出力を受け、第２の制御信号によって前記データの書き込みを活性あるいは非活性に制御する書き込み制御回路とをさらに備えていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１および第２のビットセルは、ゲート電極同士が互いに接続された１層ポリシリコン型の２つのＭＯＳトランジスタを有していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
データを記憶するための第１および第２のビットセルの複数組みと、前記第１のビットセルおよび前記第２のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、データが入力され、前記第１のビットセルまたは前記第２のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路と、互いにシリアル接続され、且つ、１組みの前記第１および第２のビットセルごとに設けられた、前記ビットセル選択回路に前記データを入力するための複数のシフトレジスタとを備えている不揮発性半導体記憶装置の製造方法であって、
前記複数のシフトレジスタを制御するクロック信号の入力回数によって、あらかじめ決められた固定長ビットに対しては書き込みデータのセットを行い、前記固定長ビット以外に対しては固定値のデータをセットすることで、前記固定長ビットの前記書き込みデータを前記第１のビットセルまたは前記第２のビットセルに書き込む工程と、
前記固定長ビットをシフトさせ、シフトさせた前記固定長ビットの前記書き込みデータを前記第１のビットセルまたは前記第２のビットセルに書き込む工程と
を備えている不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、より詳細には、互いに逆の論理状態を記憶する２個のビットセルを有する不揮発性半導体記憶装置の書き込み動作に関する。
【背景技術】
【０００２】
近年、製造プロセスの微細化に伴い、トランジスタ酸化膜の薄膜化がより進んでいる。このため、従来のメモリセルにおいて、ＭＯＳトランジスタのゲート酸化膜にリーク電流等が発生し、これによりデータ保持特性が悪化する、という不具合が生じている。そして、メモリセルの蓄積電圧を所定のしきい値と比較してデータ判別を行う方式では、この微細化に伴う信頼性の低下を抑えることが困難になってきている。
【０００３】
このため、２個のビットセルと差動増幅器とによって構成された、いわゆる差動型セルが、すでに考案されている（例えば特許文献１参照）。この方式の不揮発性半導体記憶装置において、データ書き込み動作のときは、２個のビットセルに、例えばしきい値電圧の高低等によって、互いに反対の論理状態を示すデータが蓄積される。そして、読み出し動作のときは、２個のビットセルの両電位を差動増幅器が読み込み、その差分を該差動増幅器が増幅して読み出しデータとして出力する。
【０００４】
この差動型セルを用いた記憶装置においては、メモリセルの蓄積電圧をしきい値と比較してデータ判別を行う方式の記憶装置に比べてメモリセルからの電荷のリークの影響が少なく、ノイズマージンを大きく取ることができる。すなわち、差動型セルを用いることにより、データ保持特性が優れた不揮発性半導体記憶装置を実現することができる。
【特許文献１】特開平３−１２０７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の構成では、次のような不具合が発生することがある。
【０００６】
差動型セルでは、データの書き込みの際には２個のビットセルに互いに逆の論理を書き込むため、「１」のデータのときには第１のビットセルに書き込み動作を行い、「０」のデータのときには第２のビットセルに書き込み動作を行う。そして、書き込まれたデータを読み取る際には、それぞれのビットセルの電圧の差分を差動増幅器で検知し、その結果を出力する。よって、書き込まれるデータの種類が「０」であれ「１」であれ、必ず第１あるいは第２のビットセルのいずれかに書き込み動作が発生することになる。そのため、大容量のメモリセルを搭載した半導体記憶装置においては、特にチャネル・ホット・エレクトロンでフローティング・ゲートに電子を注入してデータを蓄積するという書き込み動作を行う場合、チップ内部に多大な電流が流れてしまうことになる。チップ内部に一時に大量の電流が流れると、書き込み電流を供給するテスタなどの書き込み装置の電流能力を超えてしまい、書き込みが正確に行われなくなる、あるいは書き込み電流の評価が困難になるなどの不具合が起きる。
【０００７】
そこで、本発明は、動作時に書き込み装置の能力を超える電流が流れるのを防止する対策を施した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置は、データを記憶するための第１および第２のビットセルと、前記第１のビットセルおよび前記第２のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、前記データが入力され、前記第１のビットセルまたは前記第２のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路とを備えている。
【０００９】
この構成により、第１のビットセルへのデータ書き込みと第２のビットセルへのデータ書き込みを別々に行うことが可能となるので、「１」の書き込みと「０」の書き込みとを別々に行えるようになる。その結果、データの書き込み時にチップ全体に流れる電流を従来よりも小さくできるので、テスタなどの書き込み装置の電流能力の範囲内で不揮発性半導体記憶装置を動作させることが可能になる。
【００１０】
また、前記ビットセル選択回路が前記第１のビットセルまたは前記第２のビットセルのいずれか一方のビットセルを選択した場合、前記ビットセル選択回路に入力される前記データの値に応じて、選択された前記ビットセルに前記データが書き込まれるか否かが決まることにより、例えば全ビットのデータを分割して固定長ビットずつ書き込み、且つ該固定長ビットを順次シフトさせるようにすることができる。これにより、データの書き込み時にチップを流れる電流をさらに小さくすることができるので、より確実にデータを書き込むことが可能となる。
【００１１】
前記ビットセル選択回路の出力ゲート電極で受ける書き込み制御用ＭＯＳトランジスタをさらに備え、前記第１のビットセルおよび前記第２のビットセルの各々はフローティングゲートを有する不揮発性セルトランジスタを有しており、前記データの書き込み時には、前記書き込み制御用ＭＯＳトランジスタをオン状態にさせて前記フローティングゲートに電子を注入することで前記データを書き込むことが好ましい。この場合、フローティングゲートにチャネル・ホット・エレクトロンが注入されることでデータが書き込まれる。
【００１２】
前記第１および第２のビットセルは複数組み設けられ、且つ前記差動増幅器は複数個設けられ、前記不揮発性半導体装置は、互いにシリアル接続され、前記ビットセル選択回路に前記データを入力するための複数の第１のシフトレジスタをさらに備えていることにより、外部端子としてのデコード用信号端子やデコード回路等が不要になるため端子数を削減することができる。このため、本発明の不揮発性半導体記憶装置は、大幅な小サイズ化を図ることができる。
【００１３】
前記ビットセル選択回路からの出力を受け、第１の制御信号によって前記データの書き込みを活性あるいは非活性に制御するデータ書き込み制御回路をさらに備えていることにより、シフトレジスタにデータをセットするための期間中にデータの書き込み動作が行われるのを防ぐことができる。
【００１４】
前記複数の第１のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第２のシフトレジスタをさらに備えていることにより、入力信号を外部から供給する必要がなくなるので、外部端子の数をさらに減らすことができる。
【００１５】
前記複数の第１のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第３のシフトレジスタと、前記第３のシフトレジスタからの出力を受け、第２の制御信号によって前記データの書き込みを活性あるいは非活性に制御する書き込み制御回路とをさらに備えていることにより、より簡略化された構成で書き込み制御を実現できるので、シフトレジスタのデータ設定期間の書き込みを防ぎながら、さらなる小サイズ化を図ることができる。
【００１６】
前記第１および第２のビットセルは、ゲート電極同士が互いに接続された１層ポリシリコン型の２つのＭＯＳトランジスタを有していてもよい。
【００１７】
本発明の不揮発性半導体記憶装置の製造方法は、データを記憶するための第１および第２のビットセルの複数組みと、前記第１のビットセルおよび前記第２のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、データが入力され、前記第１のビットセルまたは前記第２のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路と、互いにシリアル接続され、且つ、１組みの前記第１および第２のビットセルごとに設けられた、前記ビットセル選択回路に前記データを入力するための複数のシフトレジスタとを備えている不揮発性半導体記憶装置の製造方法であって、前記複数のシフトレジスタを制御するクロック信号の入力回数によって、あらかじめ決められた固定長ビットに対しては書き込みデータのセットを行い、前記固定長ビット以外に対しては固定値のデータをセットすることで、前記固定長ビットの前記書き込みデータを前記第１のビットセルまたは前記第２のビットセルに書き込む工程と、前記固定長ビットをシフトさせ、シフトさせた前記固定長ビットの前記書き込みデータを前記第１のビットセルまたは前記第２のビットセルに書き込む工程とを備えている。
【００１８】
この方法により、全データを分割し、且つ選択された第１のビットセルまたは第２のビットセルにのみ書き込みが行われるような制御を実現する不揮発性半導体装置を製造することができる。
【発明の効果】
【００１９】
本発明の半導体記憶装置によれば、いわゆる差動型セルを有し、且つ、ビットセル単体でのデータ書き込みができるので、分割書き込み動作の実現、および単体ビットセルへの書き込み電流測定が可能になる。また、書き込み装置が流す電流の兼ね合いで決める固定長ビットで書き込みデータをセットするので、ビット分割書き込みが実現でき、書き込み装置が流す電流能力を超えずに、搭載される全ビットの書き込みが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図であり、図２は図１に示す半導体記憶装置のうち差動増幅器の内部構成を示す回路図である。図３は、本実施形態の半導体装置におけるデータ入力のタイミングを示すタイミング波形図である。また、図４は、本実施形態の半導体記憶装置において、分割書き込み時および読み出し動作時の信号、あるいは部材に印加される電圧を示すタイミング波形図である。
【００２２】
図１に示すように、本実施形態の半導体記憶装置は、データが入力されるデータ線１９（ｎ）と、「１」または「０」の２値のデータを保持可能な第１のビットセル１０Ｔ（ｎ）と、第１のビットセル１０Ｔ（ｎ）が保持するデータに相補的なデータを保持するための第２のビットセル１０Ｂ（ｎ）と、データ線１９（ｎ）に接続され、第１のビットセル１０Ｔ（ｎ）または第２のビットセル１０Ｂ（ｎ）のいずれか一方を選択するように入力信号１７および入力信号１８によって制御されるビットセル選択回路１４と、ビットセル選択回路１４から出力される信号をゲート電極で受けて第１のビットセル１０Ｔ（ｎ）へのデータ書込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）と、ビットセル選択回路１４から出力される信号をゲート電極で受けて第２のビットセル１０Ｂ（ｎ）へのデータ書込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）と、第１のビットセル１０Ｔ（ｎ）からのデータ読み出しを制御する第３のスイッチトランジスタ１６Ｔ（ｎ）と、第２のビットセル１０Ｂ（ｎ）からのデータ読み出しを制御する第４のスイッチトランジスタ１６Ｂ（ｎ）と、データを読み出す際に、第１のビットセル１０Ｔ（ｎ）の電圧と第２のビットセル１０Ｂ（ｎ）の電圧との差分を増幅して出力する差動増幅器１１（ｎ）とを備えている。データの書き込み時にビットセル選択回路１４によって選択されるビットセルにデータが書き込まれるか否かは、データ線１９に入力されるデータの値が「０」か「１」かにより決定される。ここで、ｎは０以上の整数であるものとする。
【００２３】
第１のビットセル１０Ｔ（ｎ）および第２のビットセル１０Ｂ（ｎ）とは互いに同一の構成を有しており、コントロールゲートと電荷を蓄積可能なフローティングゲートとを有する不揮発性セルトランジスタと、該不揮発性セルトランジスタに接続されたＮチャネル型ＭＯＳＦＥＴとをそれぞれ有している。また、第１のビットセル１０Ｔ（ｎ）および第２のビットセル１０Ｂ（ｎ）を構成する不揮発性セルトランジスタのコントロールゲートとＮチャネル型ＭＯＳＦＥＴのゲート電極とは共に共通のゲート配線１２に接続される。さらに、第１のビットセル１０Ｔ（ｎ）内の不揮発性セルトランジスタと第２のビットセル１０Ｂ（ｎ）内の不揮発セルとは、共に共通のソース線１３に接続されている。また、差動増幅器１１（ｎ）は、制御信号２０によって活性化されるか否かが制御されている。なお、本実施形態の半導体記憶装置では、第１のビットセル１０Ｔと第２のビットセル１０Ｂとからなるペアが多数組み設けられ、例えば１次元あるいは２次元状に配置されている。なお、本明細書において第１のビットセル１０Ｔ（ｎ）および第２のビットセル１０Ｂ（ｎ）を個々に区別する必要がない場合には、それぞれ第１のビットセル１０Ｔおよび第２のビットセル１０Ｂと表記するものとする。
【００２４】
また、図２に示すように、差動増幅器１１（ｎ）の各々の主要部は、共に電源電圧が供給され、ゲート電極同士が接続されたＰチャネル型ＭＯＳＦＥＴ２３、２４と、Ｐチャネル型ＭＯＳＦＥＴ２３のドレインおよびＰチャネル型ＭＯＳＦＥＴ２３、２４のゲート電極に接続するＮチャネル型ＭＯＳＦＥＴ２１と、Ｐチャネル型ＭＯＳＦＥＴ２４のドレインに接続するＮチャネル型ＭＯＳＦＥＴ２２とにより構成されている。そして、差動増幅器１１（ｎ）の各々は、ドレインがＮチャネル型ＭＯＳＦＥＴ２１のソースおよびＮチャネル型ＭＯＳＦＥＴ２２のソースに接続され、ソースが接地されたＮチャネル型ＭＯＳＦＥＴ２５と、ドレインがＰチャネル型ＭＯＳＦＥＴ２４のドレインおよびＮチャネル型ＭＯＳＦＥＴ２２のドレインに接続し、ソースに電源電圧が供給されるＰチャネル型ＭＯＳＦＥＴ２６とをさらに有している。Ｎチャネル型ＭＯＳＦＥＴ２１のゲート電極およびＮチャネル型ＭＯＳＦＥＴ２２のゲート電極は、それぞれ差動増幅器１１（ｎ）の入力部となっている。また、Ｎチャネル型ＭＯＳＦＥＴ２５のゲート電極およびＰチャネル型ＭＯＳＦＥＴ２６のゲート電極には、共に制御信号２０が供給される。制御信号２０がローレベル（以下”Ｌ”と表記する）であればＮチャネル型ＭＯＳＦＥＴ２５はオフ、Ｐチャネル型ＭＯＳＦＥＴ２６はオンとなり、差動増幅器１１（ｎ）の出力はハイレベル（以下”Ｈ”と表記する）に固定される。一方、制御信号２０が”Ｈ”であればＮチャネル型ＭＯＳＦＥＴ２５はオン、Ｐチャネル型ＭＯＳＦＥＴ２６はオフとなり、差動増幅器１１（ｎ）は活性状態となる。すなわち、Ｎチャネル型ＭＯＳＦＥＴ２５は差動増幅器１１（ｎ）を非活性（Disable）状態に設定する非活性手段として機能し、Ｐチャネル型ＭＯＳＦＥＴ２６は差動増幅器１１（ｎ）の定電流源を制御する出力固定手段として機能する。なお、Ｐチャネル型ＭＯＳＦＥＴ２６の代わりに、差動増幅器１１（ｎ）の出力線とグランド線との間にＭＯＳトランジスタを設けてもよい。この場合、ＭＯＳトランジスタをオン状態にすることによって、差動増幅器１１（ｎ）の出力を“Ｌ”に固定できる。
【００２５】
図３は、ビット分割されたデータをデータ線１９（ｎ）へ入力する例として、ｍビット単位（ｎ＝３ｍ）で６段階のステップを使う場合を示している。また、同図において、データ系列４１はＳＴＥＰ１における第１のビットセル１０Ｔ（ｎ）に対する１９（ｎ）に入力されるｍビットの分割データを含み、データ系列４２はＳＴＥＰ２における第１のビットセル１０Ｔに対する１９（ｎ）に入力される分割データを含み、データ系列４３はＳＴＥＰ３における第１のビットセル１０Ｔに対する１９（ｎ）に入力される分割データを含み、データ系列４４はＳＴＥＰ４における第２のビットセル１０Ｂに対する１９（ｎ）に入力される分割データを含み、データ系列４５はＳＴＥＰ５における第２のビットセル１０Ｂに対する１９（ｎ）に入力される分割データを含み、データ系列４６はＳＴＥＰ６における第２のビットセル１０Ｂに対する１９（ｎ）に入力される分割データを含んでいる。
【００２６】
以下、本実施形態の半導体記憶装置の動作を説明する。
【００２７】
チップに内蔵されたメモリセルにデータを書き込む場合、チャネル・ホット・エレクトロン方式を用いて書き込みを行うと、多大な電流がチップに流れることになる。この場合、テスタ等の書き込み装置が流す電流との兼ね合いで一括書き込みが不可能となってしまう。そこで本実施形態の動作方法では、書き込むビットを小数の固定長ビットで指定し、順次シフトしていく手段をとる。固定長ビット単位はテスタ等の書き込み装置の流す電流能力との兼ね合いで単位を決める。一般的に、書き込み装置の電流能力が大きければビット単位を大きくすることができる。ここでは、例として搭載されるメモリセルの全ビット数をｎビットとし、全ビットに対して６分割でデータを入力し、ステップごとの書き込みビット単位をｍビット（ｎ＝３ｍ）とする。また、図３では、それぞれのステップでＤ１に対応するデータが「１」であるものとする。ステップ１〜３では第１のビットセル１０Ｔに対するデータ書き込みを行い、ステップ４〜６では第２のビットセル１０Ｂに対するデータ書き込みを行う。
【００２８】
まず、図３に示すＳＴＥＰ１（ステップ１）では、データ系列４１のｍビット長のデータ系列であるＤＡＴＡ１が図１に示すデータ線１９（ｎ）に入力される。また、この時、入力されるｍビットのデータ以外の２ｍビットは「０」になっており、データ線１９（ｎ）は”Ｌ”に固定される。本ステップでは、ここで入力されたデータ系列４１のＤＡＴＡ１についてのみ書き込み動作が行われる。以下、ＤＡＴＡ１が書き込まれたときの回路動作について説明する。
【００２９】
まず、書き込み動作なので、読み出し動作で用いられる差動増幅器１１（ｎ）は制御信号２０によって非動作状態になるよう制御される。
【００３０】
次に、ビットセル選択回路１４を制御する入力信号１７を“Ｈ”にし、入力信号１８を“Ｌ”にする。すると、第１のビットセル１０Ｔ（ｎ）あるいは第２のビットセル１０Ｂ（ｎ）のうちから１つを選択するビットセル選択回路１４によって、第２のビットセル１０Ｂへのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）が全てオフ状態（ゲート電位を“Ｌ”）となり、第２のビットセル１０Ｂ（ｎ）への書き込みが全て非選択となる。なお、第３のスイッチトランジスタ１６Ｔ（ｎ）、第４のスイッチトランジスタ１６Ｂ（ｎ）は、共に書き込み動作期間を通してオフ状態になっている。
【００３１】
次に、第１のビットセル１０Ｔ（ｎ）および第２のビットセル１０Ｂ（ｎ）に接続されるデータ線１９（ｎ）のうちデータ線１９（１）に「１」のデータが入力され、それ以外のデータ線に「０」のデータが入力される。このとき、データ線１９（１）からビットセル選択回路１４を介して接続される第１のビットセル１０Ｔ（１）へのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（１）のみがオン状態となり、それ以外の第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,２,３…）は全てオフ状態となる。この状態が、図４に示すＷＲＩＴＥ「１」（「１」の書き込み動作）におけるコントロールゲート（ゲート配線１２）およびソース線１３の電位が立ち上がる直前の状態に相当する。
【００３２】
この状態で、図４に示すように、ゲート配線１２およびソース線１３に高電圧を印加する。すると、第１のビットセル１０Ｔ（１）にのみ電流が流れ、チャネル・ホット・エレクトロンが発生して不揮発性セルトランジスタのフローティングゲートに電荷が達する。電荷が蓄積されることによって、電荷が蓄積される前に比べて不揮発性セルトランジスタのしきい値電圧が高くなり、論理データ「１」が記憶される。本ステップでは、注目する１０Ｔ（１）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００３３】
続いて、ＳＴＥＰ２およびＳＴＥＰ３では、図３に示すＳＴＥＰ１と同様の書き込み動作をデータ系列４２、４３についてそれぞれ実施し、記憶データを差動増幅するための第１のビットセル１０Ｔ（ｎ）へのデータ書き込みをシーケンシャルに実施する。なお、ＳＴＥＰ１〜３の各ステップを行なう順番は任意に入れ替えてもよい。
【００３４】
次に、ＳＴＥＰ１〜３に続き「０」のデータをビットセルに書き込む場合は、以下のようにして、第２のビットセル１０Ｂ（ｎ）に「１」のデータを書き込む。
【００３５】
まず、ビットセル選択回路１４を制御する入力信号１７を“Ｌ”にし、入力信号１８を“Ｈ”にする。すると、ビットセル選択回路１４によって、第１のビットセル１０Ｔへのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）が全てオフ状態（ゲート電位を“Ｌ”）となり、第１のビットセル１０Ｔ（ｎ）への書き込みが全て非選択となる。
【００３６】
次に、第１のビットセル１０Ｔ（ｎ）および第２のビットセル１０Ｂ（ｎ）に接続されるデータ線１９（ｎ）のうちデータ線１９（１）に「１」のデータが入力され、それ以外のデータ線に「０」のデータが入力される。このとき、データ線１９（１）からビットセル選択回路１４を介して接続される第２のビットセル１０Ｂ（１）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（１）のみがオフ状態（ゲート電位を“Ｌ”）となり、それ以外の第２のスイッチトランジスタ１５Ｂ（ｎ）（ｎ＝０,２,３…）は全てオン状態となる。そして、図３に示すデータ系列４４の２ｍビットのデータ系列について、データ線１９（ｎ）に入力するデータをすべて“Ｈ”とする。この状態が、図４に示すＷＲＩＴＥ「０」（「０」の書き込み動作）におけるコントロールゲート（ゲート配線１２）およびソース線１３の電位が立ち上がる直前の状態に相当する。
【００３７】
この状態で、図４に示すように、ゲート配線１２およびソース線１３に高電圧を印加する。すると、第２のビットセル１０Ｂ（ｎ）（ｎ＝０,２,３…）にのみ電流が流れ、チャネル・ホット・エレクトロンが発生し、フローティングゲートに電荷が達する。電荷が蓄積されることによって、不揮発性セルトランジスタのしきい値電圧が高くなり、論理データ「１」が記憶される。ここでは、注目する１０Ｂ（ｎ）（ｎ＝０,２,３…）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００３８】
また、入力するデータ系列をデータ系列４５，４６へ順に変化させて上述のＳＴＥＰ４と同様のステップを実施した例がＳＴＥＰ５、及びＳＴＥＰ６であり、記憶データを差動増幅するための第２のビットセル１０Ｂ（ｎ）へのデータ書き込みをシーケンシャルに実施することで最終的な書き込み動作を終了する。
【００３９】
一方、ビットセルに保持されたデータを読み出す際には、１６Ｔ（ｎ）、１６Ｂ（ｎ）をオン状態に、１５Ｔ（ｎ）、１５Ｂ（ｎ）をオフ状態にしビットセル１０Ｔ（ｎ）、１０Ｂ（ｎ）に電界を発生させる。すると、電荷e-があるビットセルと存在しないビットセルでは、流れる電流量に違いが出る。選択された第１のビットセル１０Ｔおよび第２のビットセル１０Ｂに接続された差動増幅器１１を制御信号２０によって活性状態にして差動増幅器で差分を検知して第１および第２のビットセルの電圧差を増幅することにより、データが読み出される。
【００４０】
以上のように、本実施形態の半導体記憶装置では、搭載される全ビットを分割し、その分割されたビットセル群に接続されたデータ線にデータを順次シフトさせて入力する。そのため、本実施形態の半導体記憶装置によれば、従来の差動型セルを備えた半導体記憶装置に比べてデータの書き込み時にチップに流れる電流を小さくすることができるので、書き込み装置の電流能力を超えることなく書き込み動作を行うことができる。
【００４１】
さらに、本実施形態の半導体記憶装置では、「１」のデータを記憶するビットセルと、「０」のデータを記憶するビットセルとを分けてデータの書き込みを行い、且つ固定長ｍビット以外のデータを「１」の書き込み時はすべて“Ｌ”、「０」の書き込み時はすべて“Ｈ”にする。そのため、本実施形態の半導体記憶装置によれば、書き込み動作中に書き込み装置の電流能力を超える電流が流れることがより確実に防がれ、搭載される全ビットセルへのデータ書き込みを従来の半導体装置に比べてより確実に行うことが可能になる。
【００４２】
なお、本発明に係る半導体記憶装置は、本実施形態で説明した構成に限られるものではない。ビットセル選択回路１４も、図１に示す以外の構成を有していてもよい。
【００４３】
また、データ入力の際に、全ビットを３分割してデータを書き込む例を説明したが、分割する数は任意に設定することができる。
【００４４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す図であり、図１と共通の構成要素には図１と同一の符号が付されている。図６は、本実施形態の半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。また、図７は、本実施形態の半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
【００４５】
図５に示すように、本実施形態の半導体記憶装置は、第１の実施形態の半導体記憶装置の構成に加え、ビットセル選択回路１４の前段に設けられたシフトレジスタ５０（ｎ）（ｎ＝０,１,２…）と、ビットセル選択回路１４の出力を受けるデータ書き込み制御回路５３とをさらに備えていることを特徴としている。
【００４６】
シフトレジスタ５０（ｎ）の各々にはクロック信号５２およびデータが入力される。また、シフトレジスタ５０（ｎ）は、互いにシリアル接続することでデータ線５１から入力されたデータを転送するスキャン回路を構成し、回路が動作する前の初期値として「０」を出力することを特徴としている。
【００４７】
また、データ書き込み制御回路５３は、書き込み制御信号５４によって動作を制御されており、その出力は、第１のスイッチトランジスタ１５Ｔ（ｎ）および第２のスイッチトランジスタ１５Ｂ（ｎ）の各ゲート電極に入力される。
【００４８】
図６は、データ入力のビット分割の例として、ｍビット単位で分割した例を示している。同図の上部には、シフトレジスタ５０（ｎ）に共通に入力されるクロック信号７０の波形が示してある。また、データ系列７１〜７３は、それぞれＳＴＥＰ１〜３でシフトレジスタ５０（ｎ）に入力される第１のビットセル１０Ｔ（ｎ）に対する分割データを含み、データ系列７４〜７６は、それぞれＳＴＥＰ４〜６でシフトレジスタ５０（ｎ）に入力される第２のビットセル１０Ｂ（ｎ）に対する分割データを含む。
【００４９】
本実施形態の半導体記憶装置では、図６に示すクロック信号７０の入力回数によってあらかじめ決められたビット数（ここではｍビットの固定長ビット）に対して書き込みデータのシフトレジスタ５０（ｎ）へのセットを行い、所定の固定長ビット以外のシフトレジスタ５０（ｎ）には「０」のデータをセットする。この際には、あらかじめセットするデータのパターンが記録された書き込み動作が実行される。また、この固定長ビットは順次シフトして全ビットの書き込み動作が実施される。
【００５０】
以下、書き込みモードにおける半導体記憶装置の動作について説明する。
【００５１】
ここでは、例として搭載される全ビットをｎビットとし、全ビットに対して３分割でデータを入力し、ステップごとの書き込みビット単位をｍビット（ｎ＝３ｍ）とする。また、図６に示す例では、それぞれのＳＴＥＰ１〜６でＤ１に対応するデータが「１」であるものとする。
【００５２】
まず、ＳＴＥＰ１では、ＤＡＴＡ１を含むデータ系列７１がｍビットのデータ線５１に入力される。また、本ステップで、ｍビットのデータ以外は「０」（すなわち”Ｌ”）になっている。これにより、入力されたＤＡＴＡ１についてのみ書き込み動作が行われる。以下、ＤＡＴＡ１が書き込まれたときの回路動作について説明する。
【００５３】
まず、書き込み動作なので、読み出し動作で用いられる差動増幅器１１（ｎ）は制御信号２０によって非動作状態になるよう制御される。また、１６Ｔ（ｎ）、１６Ｂ（ｎ）はオフ状態に制御される。
【００５４】
次に、ビットセルに書き込まれるデータがシフトレジスタ５０（ｎ）（ｎ＝０,１,２…）で構成されるスキャン回路によってセットされるまで、書き込み制御信号５４を“Ｌ”とし、データ書き込み制御回路５３を非活性（Disable）状態とする。この状態で、ビットセル選択回路１４を制御する入力信号１７を“Ｈ”にし、入力信号１８を“Ｌ”にする。すると、第１のビットセル１０Ｔ（ｎ）あるいは第２のビットセル１０Ｂ（ｎ）のうちから１つを選択するビットセル選択回路１４により、第２のビットセル１０Ｂ（ｎ）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）が全てオフ状態となり、第２のビットセル１０Ｂ（ｎ）への書き込みが全て非選択となる。
【００５５】
その後、互いにシリアル接続されたシフトレジスタ５０（ｎ）（ｎ＝０,１,２…）で構成されるスキャン回路によってシフトレジスタ５０（１）の出力データのみ「１」となり、その他のシフトレジスタ５０（ｎ）（ｎ＝０,２,３…）の出力データが「０」となるようにセットされる。続いて、スキャン回路に書き込むべきデータがセットされた後、書き込み制御信号５４に“Ｈ”の信号を入力し、データ書き込み制御回路５３を活性（Enable）状態とする。すると、ゲート電極がビットセル選択回路１４およびデータ書き込み制御回路５３を介してシフトレジスタ５０（１）に接続される第１のスイッチトランジスタ１５Ｔ（１）のみがオン状態となり、第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,２,３…）はオフ状態となる。
【００５６】
この状態において、ゲート配線１２およびソース線１３に高電圧を印加することにより、図７に示すＷＲＩＴＥ「１」動作を行う。この結果、第１のビットセル１０Ｔ（１）にのみ電流が流れ、チャネル・ホット・エレクトロンが発生し、フローティングゲートに電荷が達する。電荷が蓄積されることによって、不揮発性セルトランジスタのしきい値電圧が高くなり、論理データ「１」が記憶される。ここでは、注目する第１のビットセル１０Ｔ（１）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００５７】
なお、図６に示すＳＴＥＰ２およびＳＴＥＰ３では、ＳＴＥＰ１と同様の書き込み動作をデータ系列７２、７３について順次実施し、記憶データを差動増幅するための第１のビットセル１０Ｔ（ｎ）へのデータ書き込みをシーケンシャルに実施する。
【００５８】
この後、ＳＴＥＰ１〜３に続き「０」のデータをビットセルに書き込む場合は、以下のようにする。
【００５９】
まず、ビットセル選択回路１４を制御する入力信号１７を“Ｌ”にし、入力信号１８を“Ｈ”にする。データ系列７４は第２のビットセル１０Ｂ（ｎ）に対する書き込みを行う場合のデータ系列であり、ｍビットの分割データと２ｍビットの「１」固定データで構成され、クロック信号５２によってスキャン転送される。すると、第１のビットセル１０Ｔ（ｎ）あるいは第２のビットセル１０Ｂ（ｎ）を選択するビットセル選択回路１４により、第１のビットセル１０Ｔ（ｎ）へのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）が全てオフ状態となり、第１のビットセル１０Ｔ（ｎ）への書き込みが全て非選択となる。
【００６０】
その後、シフトレジスタ５０（ｎ）（ｎ＝０,１,２…）のシリアル接続によって構成されたスキャン回路によってシフトレジスタ５０（１）の出力データが「１」をとなるようにセットされる。それ以外の２ｍビットは「１」のデータ系列を転送する。スキャン回路に書き込みのデータがセットされた後、書き込み制御信号５４に“Ｈ”の信号を入力し、データ書き込み制御回路５３を活性（Enable）状態とする。すると、このときシフトレジスタ５０（１）からビットセル選択回路１４およびデータ書き込み制御回路５３を介して接続される第１のビットセル１０Ｔ（１）および第２のビットセル１０Ｂ（１）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（１）のみがオフ状態となる。また、第２のスイッチトランジスタ１５Ｂ（ｎ）（ｎ＝０,２,３…ｍ−１）はオン状態となり、残りの２ｍビットの第２のスイッチトランジスタ１５Ｂはオフ状態となる。
【００６１】
この状態で、コントロールゲート（ゲート配線）１２およびソース線１３に高電圧を印加して図７に示すＷＲＩＴＥ「０」状態を実現する。これにより、所定のｍビットのデータ系列の第２のビットセル１０Ｂ（１）には電流が流れず、第２のビットセル１０Ｂ（ｎ）（ｎ＝０，２，３・・ｍ−１）のみ電流が流れ、それ以外の２ｍビットの１０Ｂには電流が流れない構成になる。その結果、第２のビットセル１０Ｂ（ｎ）（ｎ＝０，２，３・・ｍ−１）ではチャネル・ホット・エレクトロンが発生して不揮発性セルトランジスタのフローティングゲートに電荷が達する。電荷が蓄積されることによって、高しきい値電圧になり、論理データ「１」が記憶される。同様のＳＴＥＰをデータ系列７５とデータ系列７６へ変化させて書き込みを実施した例が図６に示すＳＴＥＰ５、及びＳＴＥＰ６である。このように、差動増幅の第２のビットセル１０Ｂ側のデータ書き込みをシーケンシャルに実施して最終的な書き込み動作を終了する。
【００６２】
以上のように、本実施形態の不揮発性半導体装置を用いれば、チップに搭載される全ビットを任意の数に分割し、データを順次シフトさせて入力すると共に、「１」のデータを記憶するビットセルと、「０」のデータを記憶するビットセルとを分けて書き込みを行うことによって、書き込み装置が流す電流能力を超えずに、搭載される全ビットセルへのデータ書き込み動作が実現できる。さらに、シフトレジスタをシリアル接続して構成したスキャン回路を用いてデータをセットするので、外部端子の削減ができる。
【００６３】
なお、本発明に係るビットセルの選択手段は、本実施形態で示したものに限られるものではなく、様々な構成が考えられる。例えば、ビットセルへのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）、第２のスイッチトランジスタ１５Ｂ（ｎ）をＰＭＯＳトランジスタで構成し、読み出しを制御する第３のスイッチトランジスタ１６Ｔ（ｎ）、第４のスイッチトランジスタ１６Ｂ（ｎ）をＮＭＯＳトランジスタで構成し、第１あるいは第２のビットセル単体を選択するビットセル選択回路１４から出力される信号の反転信号が第１のスイッチトランジスタ１５Ｔ（ｎ）,第２のスイッチトランジスタ１５Ｂ（ｎ）に入力されるとしてもよい。
【００６４】
さらに、例えば、データ書き込み制御回路５３を省いて、ビットセル選択回路を制御する入力信号１７,１８として「Ｈ」の信号をビットセル選択回路１４へ入力し、データ書き込みを制御する第１のスイッチトランジスタ１５Ｔおよび第２のスイッチトランジスタ１５Ｂをオフ状態にするといった状態を実現してもよい。
【００６５】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置の構成を示す回路図であり、図１、図５と共通の構成要素には図１、図５と同一の符号が付されている。また、図９は、本実施形態の半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。図１０は、本実施形態の半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
【００６６】
図８に示すように、本実施形態の半導体記憶装置は、第２の実施形態の半導体記憶装置の構成に加え、ビットセル選択回路１４の前段に設けられ、互いにシリアル接続されたシフトレジスタ８０（ｎ）（ｎ＝０,１,２…）にシリアル接続された２つのシフトレジスタ９０ａ、９０ｂをさらに備えている。
【００６７】
シフトレジスタ８０（ｎ）は、図５に示すシフトレジスタ５０（ｎ）と同じものであり、シフトレジスタ８０（ｎ）とシフトレジスタ９０ａ、９０ｂとは全体としてシリアル接続を介してデータを転送するスキャン回路を構成する。このシフトレジスタ９０ａ、９０ｂは全ビット分のシフトレジスタ８０（ｎ）に対して１組みあればよい。そして、シフトレジスタ５０（ｎ）とシフトレジスタ９０ａ、９０ｂとで構成されるスキャン回路が動作する前の初期出力値は、「０」となっている。
【００６８】
また、シフトレジスタ９０ａ、９０ｂの出力は、それぞれビットセル選択回路１４の出力が第１あるいは第２のビットセル単体を選択するための制御信号（入力信号１７、１８）となっている。そして、スキャン回路に入力するためのデータは、データ線８１を介してシフトレジスタ９０ｂから入力される。クロック信号８２は、全てのシフトレジスタ８０（ｎ）（ｎ＝０,１,２…）とシフトレジスタ９０ａ、９０ｂとに入力される。
【００６９】
図９は、データ入力のビット分割の例をｍビット単位で示している。同図に示す例では、搭載されるビットをｎビットとし、搭載ビットよりも多いｎ番目およびｎ＋１番目のデータを図８に示すシフトレジスタ９０ａ、９０ｂにそれぞれ入力するデータとしている。また、図９において、波形１００はシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力されるクロックの波形であり、データ系列１０１はＳＴＥＰ１におけるシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「１」を書き込むときの分割データ、データ系列１０２はＳＴＥＰ２においてシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「０」を書き込むときの分割データ、データ系列１０３はＳＴＥＰ３においてシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「１」を書き込むときの分割データ、データ系列１０４はＳＴＥＰ４においてシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「０」を書き込むときの分割データ、データ系列１０５はＳＴＥＰ５においてシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「１」を書き込むときの分割データ、データ系列１０６はＳＴＥＰ６におけるシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力され、ビットセルに「０」を書き込むときの分割データである。
【００７０】
次に、書き込みモードにおける本実施形態の半導体記憶装置の動作について説明する。
【００７１】
ここでは、搭載される全ビットを３ｍビット（ｎ＝３ｍ）とし、全ビットに対して３段階にデータを分割する例を説明する。また、それぞれのステップで図９に示すＤ１に対応するビットセルに「１」が書き込まれるものとする。
【００７２】
まず、ＳＴＥＰ１では、ＤＡＴＡ１を含むデータ系列１０１がシフトレジスタ８０（ｎ）、９０ａ、９０ｂに入力される。このとき、入力されるｍビットのデータ以外の２ｍビットのデータは「０」になっていることを特徴とする。これにより、入力されたデータ系列１０１のＤＡＴＡ１についてのみ書き込み動作が行われる。以下、ＤＡＴＡ１が書き込まれたときの回路動作について説明する。
【００７３】
まず、書き込み動作なので、読み出し動作で用いられる差動増幅器１１（ｎ）は制御信号２０によって非動作状態になるよう制御される。
【００７４】
次に、書き込み制御信号５４を“Ｌ”とし、データ書き込み制御回路５３を非活性（Disable）状態としておく。
【００７５】
次に、スキャン回路によってシフトレジスタ９０ａからの出力データが“１”、シフトレジスタ９０ｂからの出力データが“０”、および８０（１）からの出力が“１”になるようにデータをセットする。
【００７６】
その後、データがシフトレジスタ８０（ｎ）、９０ａ、９０ｂにセットされたら書き込み制御信号５４を“Ｈ”とし、データ書き込み制御回路５３を活性（Enable）状態にする。すると、ビットセル選択回路１４は、シフトレジスタ９０ａおよび９０ｂから出力されるデータ（入力信号１７、１８）によって、第２のビットセル１０Ｂ（ｎ）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）を全てオフ状態とさせる。このため、第２のビットセル１０Ｂ（ｎ）への書き込みが全て非選択となる。また、シフトレジスタ８０（１）からビットセル選択回路１４およびデータ書き込み制御回路５３を介してデータが伝達される第１のビットセル１０Ｔ（１）へのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（１）のみがオン状態となり、残りの第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,２,３…）はオフ状態となる。すなわち、書き込みを行う第１のビットセル１０Ｔ（１）以外の第１のビットセル１０Ｔ（ｎ）（ｎ＝０,２,３…）への書き込みが全て非選択となる。
【００７７】
この状態で、ゲート配線１２およびソース線１３に高電圧を印加することにより、図１０に示すＷＲＩＴＥ「１」動作を行う。この結果、第１のビットセル１０Ｔ（１）にのみ電流が流れ、チャネル・ホット・エレクトロンが発生し、フローティングゲートに電荷が達する。電荷が蓄積されることによって、不揮発性セルトランジスタのしきい値電圧が高くなり、論理データ「１」が記憶される。ここでは、注目する第１のビットセル１０Ｔ（１）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００７８】
なお、図９に示す駆動方法は、図６に示す駆動方法と異なり、ＳＴＥＰ２でＳＴＥＰ１と同じｍビットの第２のビットセル１０Ｂ（１）に対する書き込みを行う。そして、ＳＴＥＰ３、ＳＴＥＰ４では次のｍビットの第１のビットセル１０Ｔ、第２のビットセル１０Ｂに対してそれぞれ書き込みを行い、ＳＴＥＰ５、ＳＴＥＰ６ではその次のｍビットの第１のビットセル１０Ｔ、第２のビットセル１０Ｂに対して書き込みを行う。ただし、ＳＴＥＰ１〜６の各ステップの順序は任意に入れ替えても構わない。
【００７９】
ＳＴＥＰ１に続き、ＳＴＥＰ２において「０」のデータをビットセルに書き込む場合は、以下のようにする。
【００８０】
まず、書き込み制御信号５４を“Ｌ”とし、データ書き込み制御回路５３を非活性（Disable）状態としておく。そして、スキャン回路によって、シフトレジスタ９０ａに「０」のデータが、シフトレジスタ９０ｂには「１」のデータがセットされ、同時にビットセルに書き込まれるデータとしてシフトレジスタ８０（ｎ）（ｎ＝０,２,３…,ｎ）から「０」のデータが出力されるようにセットする。
【００８１】
次いで、スキャン回路にデータがセットされた後、書き込み制御信号５４を“Ｈ”とし、データ書き込み制御回路５３を活性（Enable）状態とする。このとき、ビットセル選択回路１４およびデータ書き込み制御回路５３を介してシフトレジスタ８０（ｎ）にセットされたデータが伝達される第２のビットセル１０Ｂ（ｎ）（ｎ＝０,２,３…）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）（ｎ＝０,２,３…）のみがオン状態となる。
【００８２】
この状態で、ゲート配線１２およびソース線１３に高電圧を印加する。これにより、第２のビットセル１０Ｂ（ｎ）（ｎ＝０,２,３…）に電流が流れ、チャネル・ホット・エレクトロンが発生しフローティングゲートに電荷が達する。電荷が蓄積されることによって、高しきい値電圧になり、論理データ「１」を記憶する。ここでは注目する１０Ｂ（ｎ）（ｎ＝０,２,３…）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００８３】
続いて、ＳＴＥＰ３〜ＳＴＥＰ６では、以上で説明したＳＴＥＰ１、ＳＴＥＰ２と同様の書き込み動作を分割したｍビットに対して行う。
【００８４】
また、読み出し動作においては第１の実施形態と同様の方法で行う。
【００８５】
以上のように、本実施形態の半導体記憶装置の駆動方法によると、搭載される全ビットを分割して、データを順次シフトさせて入力し、「１」のデータを蓄積するビットセルと、「０」のデータを蓄積するビットセルを分けて書き込みを行うことによって、書き込み装置の電流能力を超える電流がチップ内に流れることが防がれている。このため、搭載される全ビットセルへのデータ書き込み動作を確実に行うことができる。さらに、本実施形態の半導体記憶装置では、データはシフトレジスタをシリアル接続したスキャン回路でセットし、且つスキャン回路の一部であるシフトレジスタ９０ａ、９０ｂからビットセル選択回路１４の制御信号を出力できるので、外部端子の数を第２の実施形態以上に減らすことが可能となっている。このため、本実施形態の半導体記憶装置は、これを搭載したシステムＬＳＩのサイズ縮小などに効果を発揮する。この場合、本実施形態の半導体記憶装置は、例えばヒューズの代替品として用いることができる。
【００８６】
なお、本発明に係る選択手段は、本実施形態で示したものに限られるものではなく、様々な構成が考えられる。例えば、ビットセルへのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）、第２のスイッチトランジスタ１５Ｂ（ｎ）をＰＭＯＳトランジスタで構成し、読み出しを制御する第３のスイッチトランジスタ１６Ｔ（ｎ）、第４のスイッチトランジスタ１６Ｂ（ｎ）をＮＭＯＳトランジスタで構成し、第１あるいは第２のビットセル単体を選択するビットセル選択回路１４から出力される信号の反転信号が第１のスイッチトランジスタ１５Ｔ（ｎ）、第２のスイッチトランジスタ１５Ｂ（ｎ）に入力されるとしてもよい。
【００８７】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図であり、図１と共通の構成要素には図１と同一の符号が付されている。図１２は、データ入力のタイミングを示すタイミング波形図である。また、図１３は、本実施形態の半導体記憶装置における通常書き込み時と読み出し動作時のタイミング波形図である。
【００８８】
図１１に示すように、本実施形態の半導体記憶装置は、第１の実施形態の半導体装置の構成に加え、ビットセル選択回路１４の前段に設けられ、互いにシリアル接続されたシフトレジスタ１１０（ｎ）（ｎ＝０,１,２…）と、シフトレジスタ１１０（ｎ）にシリアル接続された２つのシフトレジスタ１５０ａ、１５０ｂと、シフトレジスタ１５０ａ、１５０ｂの両出力部とビットセル選択回路１４との間に設けられた書き込み制御回路１１４とをさらに備えている。このうち、シフトレジスタ１１０（ｎ）、１５０ａ、１５０ｂは、第３の実施形態の半導体記憶装置におけるシフトレジスタ８０（ｎ）、９０ａ、９０ｂと同じものである。シフトレジスタ１５０ａ、１５０ｂはチップに搭載される全ビットに対して１組み設けられている。互いにシリアル接続され、スキャン回路を構成する１１０（ｎ）、１５０ａ、１５０ｂには、データ線１１１を介して入力されたデータが転送され、動作する前のこれらシフトレジスタの初期出力値は「０」となっている。また、シフトレジスタ１１０（ｎ）、１５０ａ、１５０ｂには、クロック信号１１２が入力される。
【００８９】
また、書き込み制御回路１１４は、シフトレジスタ１５０ａの出力を受ける第１のＮＡＮＤ回路と、シフトレジスタ１５０ｂの出力を受ける第２のＮＡＮＤ回路とで構成されており、第１および第２のＮＡＮＤ回路の両入力部に入力される書き込み制御信号１１３の論理を使ってビットセル選択回路１４を活性化または非活性化する。本実施形態の半導体記憶装置は、例えば図１２に示すように全ビットを３分割したｍビット（ｎ＝３ｍ）のデータずつ入力する。同図に示す例では、搭載されるビットをｎビットとし、搭載ビットよりも多いｎ番目およびｎ＋１番目のデータを図８に示すシフトレジスタ１５０ａ、１５０ｂにそれぞれ入力するデータとしている。
【００９０】
図１２において、波形１３０はシフトレジスタに入力されるクロックの波形であり、データ系列１３１はＳＴＥＰ１におけるシフトレジスタに入力されビットセルに「１」を書き込むときの分割データ、データ系列１３２はＳＴＥＰ２におけるシフトレジスタに入力されビットセルに「０」を書き込むときの分割データ、データ系列１３３はＳＴＥＰ３におけるシフトレジスタに入力されビットセルに「１」を書き込むときの分割データ、データ系列１３４はＳＴＥＰ４におけるシフトレジスタに入力されビットセルに「０」を書き込むときの分割データ、データ系列１３５はＳＴＥＰ５におけるシフトレジスタに入力されビットセルに「１」を書き込むときの分割データ、データ系列１３６はＳＴＥＰ６におけるシフトレジスタに入力されビットセルに「０」を書き込むときの分割データである。
【００９１】
次に、書き込みモードにおける本実施形態の半導体記憶装置の動作について説明する。
【００９２】
ここでは、例として搭載される全ビットを３ｍビット（ｎ＝３ｍ）とし、全ビットに対して３段階にデータを分割する例を説明する。ステップごとの書き込みビット単位をｍビットとする。また、それぞれのステップで図１２に示すＤ１に対応するビットセルに「１」が書き込まれるものとする。
【００９３】
まず、ＳＴＥＰ１では、ＤＡＴＡ１を含むデータ系列１３１がシフトレジスタ１１０（ｎ）、１５０ａ、１５０ｂに入力される。本実施形態の駆動方法では、この際に入力されるｍビットのデータ以外の２ｍビットのデータは「０」になっていることを特徴とする。これにより、入力されたデータ系列１３１のＤＡＴＡ１にのみ書き込み動作が行われる。以下、ＤＡＴＡ１が書き込まれたときの回路動作について説明する。
【００９４】
まず、書き込み動作なので、読み出し動作で用いられる差動増幅器１１（ｎ）は制御信号２０によって非動作状態になるよう制御される。また、１６Ｔ（ｎ）、１６Ｂ（ｎ）はオフ状態に制御される。
【００９５】
次に、書き込み制御信号１１３を“Ｌ”とし、書き込み制御回路１１４を非活性（Disable）状態にしておく。これにより、第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,１,２…）および第２のスイッチトランジスタ１５Ｂ（ｎ）（ｎ＝０,１,２…）がそれぞれオフ状態となる。
【００９６】
その後、互いにシリアル接続されたシフトレジスタ１１０（ｎ）（ｎ＝０,１,２…）で構成されたスキャン回路によって、シフトレジスタ１１０（１）の出力データのみ「１」となるようにセットする。このとき、シフトレジスタ１１０（ｎ）（ｎ＝０,２，３…）およびシフトレジスタ１５０ａが「０」、シフトレジスタ１５０ｂが「１」のデータを出力するようにセットする。
【００９７】
次に、スキャン回路に書き込み用データがセットされた後、書き込み制御信号１１３を“Ｈ”とし、書き込み制御回路１１４を活性（Enable）状態にする。このとき、第２のビットセル１０Ｂ（ｎ）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（ｎ）はオフ状態となる。また、シフトレジスタ１１０（１）からビットセル選択回路１４を介してデータが伝達される第１のビットセル１０Ｔ（１）へのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（１）がオン状態となる。これに対し、第２のスイッチトランジスタ１５Ｂ（１）はオフ状態となる。これと同時にシフトレジスタ１１０（１）以外のシフトレジスタ１１０（ｎ）からは「０」のデータを出力するので、第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,２,３…）はオフ状態になる。
【００９８】
この状態で、ゲート配線１２およびソース線１３に高電圧を印加することにより、図１３に示すＷＲＩＴＥ「１」動作を行う。この結果、第１のビットセル１０Ｔ（１）にのみ電流が流れ、チャネル・ホット・エレクトロンが発生し、フローティングゲートに電荷が達する。電荷が蓄積されることによって、不揮発性セルトランジスタのしきい値電圧が高くなり、論理データ「１」が記憶される。ここでは注目する第１のビットセル１０Ｔ（１）以外のビットセルには電流が発生せず書き込み動作は行われない。
【００９９】
次に、ＳＴＥＰ２に進んで「０」のデータをビットセルに書き込む動作の場合は、最初に書き込み制御信号１１３を“Ｌ”とし、書き込み制御回路１１４を非活性（Disable）状態にしておく。これにより、第１のスイッチトランジスタ１５Ｔ（ｎ）（ｎ＝０,１,２…）および第２のスイッチトランジスタ１５Ｂ（ｎ）（ｎ＝０,１,２…）がそれぞれオフ状態となる。
【０１００】
その後、互いにシリアル接続されたシフトレジスタ１１０（ｎ）（ｎ＝０,１,２…）で構成されたスキャン回路によって、シフトレジスタ１１０（ｎ）（ｎ＝０,２,３…,ｎ）の出力データが「０」となるようにセットする。また、シフトレジスタ１５０ａの出力が「１」、シフトレジスタ１５０ｂの出力が「０」となるようにセットする。
【０１０１】
続いて、スキャン回路に書き込み用データがセットされた後、書き込み制御信号１１３に“Ｈ”の信号を入力し、書き込み制御回路１１４を活性（Enable）状態にする。このとき、第１のビットセル１０Ｔ（ｎ）へのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）はオフ状態となる。また、このとき、シフトレジスタ１１０（ｎ）（ｎ＝０,２,３…,ｎ−１）からビットセル選択回路１４を介してデータが伝達される第２のビットセル１０Ｂ（１）へのデータ書き込みを制御する第２のスイッチトランジスタ１５Ｂ（１）がオフ状態となる。これに対し、第２のスイッチトランジスタ１５Ｂ（ｎ＝０,２,３…）はオン状態となる。
【０１０２】
この状態で、ゲート配線１２およびソース線１３に高電圧を印加する。この結果、第２のビットセル１０Ｂ（ｎ）（ｎ＝０,２,３…）に電流が流れ、チャネル・ホット・エレクトロンが発生しフローティングゲートに電荷が達する。電荷が蓄積されることによって、高しきい値電圧になり、論理データ「１」を記憶する。
【０１０３】
一方、第１のビットセル１０Ｔ（ｎ）（ｎ＝０,１,２…）と第２のビットセル１０Ｂ（１）には電流が流れず、チャネル・ホット・エレクトロンが発生しない。このため、電荷がフローティングゲートに蓄えられることはなく、不揮発性セルトランジスタのしきい値電圧は低いままとなり、論理データ「０」が記憶されることになる。
【０１０４】
また、読み出し動作においては第１の実施形態で説明した通常動作と同様であるので説明を省略する。
【０１０５】
以上のように、本実施形態の半導体記憶装置によると、搭載される全ビットを分割して、データを順次シフトさせて入力し、「１」のデータを蓄積するビットセルと「０」のデータを蓄積するビットセルを分けて書き込みを行うことによって、書き込み装置が流す電流能力を超えずに、搭載される全ビットセルへのデータ書き込み動作が実現できる。さらに、書き込み用データはシフトレジスタ１１０（ｎ）をシリアル接続したスキャン回路でセットし、書き込み制御回路１１４をシフトレジスタ１５０ａ,１５０ｂの出力と書き込み制御信号１１３の論理を使って実現するので、第１および第２のビットセルごとに書き込み制御回路を準備する必要がなくなり、搭載回路の簡略化と、回路面積の縮小とを実現できる。
【０１０６】
なお、本実施形態に係る半導体記憶装置の回路構成は、本実施形態で示したものに限られるものではない。例えば、ビットセルへのデータ書き込みを制御する第１のスイッチトランジスタ１５Ｔ（ｎ）、第２のスイッチトランジスタ１５Ｂ（ｎ）をＰＭＯＳトランジスタで構成し、読み出しを制御する第３のスイッチトランジスタ１６Ｔ（ｎ）、第４のスイッチトランジスタ１６Ｂ（ｎ）をＮＭＯＳトランジスタで構成し、第１あるいは第２のビットセル単体を選択するビットセル選択回路１４から出力される信号の反転信号が１５Ｔ（ｎ）,１５Ｂ（ｎ）に入力されるとしてもよい。
【０１０７】
なお、上述の実施形態では、電荷を蓄積する共通フローティングゲートが積層ゲート構造の不揮発性ビットセルのものである例を説明したが、本発明の各実施形態で用いられる不揮発性ビットセルはこれに限られるものではない。例えば、不揮発性ビットセルとして互いにゲート電極同士を接続した２個の１層ポリシリコン型のＭＯＳトランジスタを用いる場合でも本発明の各実施形態に係る半導体記憶装置を実現することができる。
【産業上の利用可能性】
【０１０８】
本発明の不揮発性半導体記憶装置は、記憶装置としての用途の他、システムＬＳＩにヒューズの代替などとしても用いられる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図２】図１に示す半導体記憶装置の差動増幅器を示す回路図である。
【図３】第１の実施形態に係る半導体装置におけるデータ入力のタイミングを示すタイミング波形図である。
【図４】第１の実施形態に係る半導体記憶装置において、分割書き込み時および読み出し動作時の信号または部材の電圧を示すタイミング波形図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図６】第２の実施形態に係る半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。
【図７】第２の実施形態に係る半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
【図８】本発明の第３の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図９】第３の実施形態に係る半導体記憶装置のデータ入力シーケンシャルの図である。
【図１０】第３の実施形態に係る半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
【図１１】本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１２】第４の実施形態に係る半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。
【図１３】第４の実施形態に係る半導体記憶装置における通常書き込み時と読み出し動作時のタイミング波形図である。
【符号の説明】
【０１１０】
１０Ｔ、１０Ｔ（ｎ）      第１のビットセル
１０Ｂ、１０Ｂ（ｎ）      第２のビットセル
１１（ｎ）                差動増幅器
１２                      ゲート配線
１３                      ソース線
１４                      ビットセル選択回路
１５Ｔ、１５Ｔ（ｎ）      第１のスイッチトランジスタ
１５Ｂ、１５Ｂ（ｎ）      第２のスイッチトランジスタ
１６Ｔ（ｎ）              第３のスイッチトランジスタ
１６Ｂ（ｎ）              第４のスイッチトランジスタ
１７、１８                入力信号
１９（ｎ）                データ線
２０                      制御信号
２１、２１、２５          Ｎチャネル型ＭＯＳＦＥＴ
２３、２４、２６          Ｐチャネル型ＭＯＳＦＥＴ
４１、４２、４３、４４、４５、４６    データ系列
５０（ｎ）、８０（ｎ）、９０ａ、９０ｂ  シフトレジスタ
５１、８１、１１１、１９１    データ線
５２、７０、８２、１１２  クロック信号
５３                      データ書き込み制御回路
５４、１１３              書き込み制御信号
７１、７２、７３、７４、７５、７６    データ系列
１０１、１０２、１０３、１０４、１０５、１０６    データ系列
１１０（ｎ）、１５０ａ、１５０ｂ    シフトレジスタ
１１４                    書き込み制御回路
１００、１３０            波形
１３１、１３２、１３３、１３４、１３５、１３６    データ系列
１５０ａ、１５０ｂ        シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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