(57)【要約】【課題】電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる半導体装置であって、ＬＯＣＯＳ酸化膜のエッジ周りにおける絶縁破壊が抑制された長寿命の半導体装置、および当該半導体装置を安価に製造できる製造方法を提供する。【解決手段】電圧駆動型トランジスタのゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に配置されてなる半導体装置１００において、ＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈ下に、エッジを覆う第２の酸化膜６ａが形成されてなる半導体装置とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなる半導体装置において、
前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなることを特徴とする半導体装置。
【請求項２】
前記第２の酸化膜が、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜から形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、
前記第２の酸化膜が、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜から形成されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなり、
前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなる半導体装置の製造方法であって、
当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、
前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜上に配置されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる半導体装置が、例えば、特開２０００−４０２３号公報（特許文献１）に開示されている。
【０００３】
図８は、ＭＯＳ型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる従来の半導体装置の例で、プレーナゲート構造のパワーＭＯＳ型トランジスタを有する半導体装置９０の断面を示す模式図である。
【０００４】
図８に示す半導体装置９０は、縦型構造のＭＯＳ型トランジスタを有する半導体装置である。シリコン（Ｓｉ）半導体基板１の主面側には、ｐ導電型拡散領域からなるＭＯＳ型トランジスタのチャネルｃと高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのソースｓが形成され、裏面側には高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのドレインｄが形成されている。
【０００５】
図８の半導体装置９０では、半導体基板１上のアクティブ領域とフィールド領域に、それぞれ、ゲート酸化膜２とＬＯＣＯＳ酸化膜３が形成されている。チャネルｃ領域のゲート酸化膜２上には、ポリシリコンからなるゲート電極ｇｅが形成されている。また、ゲート電極ｇｅと一体的に形成されたゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３上に配置されている。尚、図９において、符号４は、ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）からなる層間絶縁膜であり、符号５ｓと符号５ｇは、それぞれ、アルミニウム（Ａｌ）からなるソース接続配線とゲート接続パッドである。また、裏面側の符号７ｄは、ドレイン電極である。
【０００６】
図９（ａ）〜（ｄ）は、図８に示す半導体装置９０の製造方法を示す工程別断面図である。
【０００７】
最初に、図９（ａ）に示すように、ドレインｄとなる高濃度ｎ型拡散領域（ｎ＋）が形成されたシリコン（Ｓｉ）半導体基板１を準備し、保護膜１ａを形成した後、イオン注入して、図中のｐ導電型拡散領域からなるウェルを形成する。次に、半導体基板１上に、通常用いられる方法によりＬＯＣＯＳ酸化膜３を形成する。
【０００８】
次に、図９（ｂ）に示すように、保護膜１ａを除去した後、熱酸化してゲート酸化膜２を形成する。次に、半導体基板１上にポリシリコン膜を堆積し、ゲート電極ｇｅおよびゲート配線ｇｈの形状にパターニングする。
【０００９】
次に、図９（ｃ）に示すように、半導体基板１の主面側からそれぞれの不純物をイオン注入後、熱拡散させて、チャネルｃとなるｐ導電型拡散領域と、ソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。
【００１０】
次に、図９（ｄ）に示すように、ＢＰＳＧからなる層間絶縁膜４を形成する。また、層間絶縁膜４にコンタクトホールを形成し、アルミニウム（Ａｌ）膜を堆積した後、パターニングして、ソース接続配線５ｓとゲート接続パッド５ｇを形成する。最後に、主面側の最表面に保護膜（図示省略）を形成し、ワイヤボンディングのための開口部を設けて、ゲート接続パッド５ｇを露出させる。また、半導体基板１の裏面側は、所望の厚さに研削した後で、チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜からなるドレイン電極７ｄを形成する。
【００１１】
以上で、図８に示す半導体装置９０が製造される。
【特許文献１】特開２０００−４０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図８に示す半導体装置９０では、ゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈの先端に接続するゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。
【００１３】
一方、図８に示す半導体装置９０は、基板電位に対してゲート配線ｇｈおよびゲート電極ｇｅに正または負の所定の電位が印加されて使用されるが、製品寿命は、ゲート酸化膜２の絶縁破壊寿命によって支配される。ここで、半導体装置９０のようにゲート配線ｇｈの一端をＬＯＣＯＳ酸化膜３上に引き伸ばす場合には、ゲート配線ｇｈは、必然的にＬＯＣＯＳ酸化膜３のエッジを横切ることになる。しかしながら、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジ周りでは、ゲート酸化膜２がくびれ形状になり易く、ここでは残留応力や結晶欠陥等も発生し易い。このため、半導体装置９０を長期間使用すると、ゲート酸化膜２の絶縁破壊は、平坦部に較べてＬＯＣＯＳ酸化膜３のエッジ周りで起き易い。
【００１４】
そこで本発明は、電圧駆動型トランジスタのゲート配線がＬＯＣＯＳ酸化膜上に配置されてなる半導体装置であって、ＬＯＣＯＳ酸化膜のエッジ周りにおける絶縁破壊が抑制された長寿命の半導体装置、および当該半導体装置を安価に製造できる製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなる半導体装置において、前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなることを特徴としている。
【００１６】
上記半導体装置では、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜のエッジの周りにおいて、エッジを覆う第２の酸化膜が形成されている。このため、ゲート配線に印加される電圧によってエッジの周りのゲート酸化膜に印加される電界強度が、第２の酸化膜によって緩和される。これにより、ＬＯＣＯＳ酸化膜のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。
【００１７】
請求項２に記載のように、前記第２の酸化膜の形成には、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を利用することができる。
【００１８】
これによれば、第２の酸化膜形成のための新たな工程が必要でないため、上記長寿命の半導体装を、安価な半導体装置とすることができる。
【００１９】
特に請求項３に記載のように、前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタである場合には、前記第２の酸化膜の形成に、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を利用することができる。
【００２０】
請求項４と５に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００２１】
請求項４に記載の製造方法は、電圧駆動型トランジスタのゲート配線の一端が、ＬＯＣＯＳ酸化膜上に配置されてなり、前記ＬＯＣＯＳ酸化膜のエッジを横切る前記ゲート配線下に、前記エッジを覆う第２の酸化膜が形成されてなる半導体装置の製造方法であって、当該半導体装置の製造途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴としている。
【００２２】
また、請求項５に記載の製造方法は、前記電圧駆動型トランジスタが、トレンチゲート構造の電圧駆動型トランジスタであり、前記トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜を用い、前記第２の酸化膜を形成することを特徴としている。
【００２３】
これらの製造方法により、請求項２と３に記載した長寿命の半導体装置を製造することができる。これらの製造方法では、トレンチエッチングのためのマスク酸化膜を利用して、第２の酸化膜を形成している。従って、第２の酸化膜を形成するための新たな工程がなく、上記長寿命の半導体装の安価な製造方法となっている。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２５】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図８の半導体装置９０と同様の部分については、同じ符号を付した。
【００２６】
図１に示す半導体装置１００も、図８に示す半導体装置９０と同様に、プレーナゲート構造で縦型のパワーＭＯＳ型トランジスタを有する半導体装置である。シリコン（Ｓｉ）半導体基板１の主面側には、ｐ導電型拡散領域からなるＭＯＳ型トランジスタのチャネルｃと高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのソースｓが形成され、裏面側には高濃度ｎ型拡散領域（ｎ＋）からなるＭＯＳ型トランジスタのドレインｄが形成されている。また、半導体基板１上のアクティブ領域とフィールド領域に、それぞれ、ゲート酸化膜２とＬＯＣＯＳ酸化膜３が形成されており、チャネルｃ領域のゲート酸化膜２上には、ポリシリコンからなるゲート電極ｇｅが形成されている。
【００２７】
一方、図１の半導体装置１００では、図８の半導体装置９０と異なり、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジを覆うようにして、第２の酸化膜６が形成されている。従って、ゲート電極ｇｅと一体的に形成されたゲート配線ｇｈの一端は、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６上に配置されている。言い換えれば、ＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈ下には、ＬＯＣＯＳ酸化膜３のエッジを覆う第２の酸化膜６が形成されている。
【００２８】
尚、図８の半導体装置９０と同様に、図１の半導体装置１００において、符号４はＢＰＳＧ（Boron-doped Phospho-Silicate Glass）からなる層間絶縁膜であり、符号５ｓと符号５ｇは、それぞれ、アルミニウム（Ａｌ）からなるソース接続配線とゲート接続パッドである。また、裏面側の符号７ｄは、ドレイン電極である。
【００２９】
図１に示す半導体装置１００においても、図８の半導体装置９０と同様に、ゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈの先端に接続するゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。
【００３０】
一方、図１の半導体装置１００では、図８の半導体装置９０と異なり、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜３のエッジの周りにおいて、エッジを覆う第２の酸化膜６が形成されている。このため、ゲート配線ｇｈに印加される電圧によって、エッジの周りのゲート酸化膜２に印加される電界強度が、第２の酸化膜６によって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。
【００３１】
図２は、本発明における別の半導体装置の例で、半導体装置１００ａの模式的な断面図である。尚、図２の半導体装置１００ａにおいて、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００３２】
図２に示す半導体装置１００ａは、図１に示すプレーナゲート構造のＭＯＳ型トランジスタを有する半導体装置１００と異なり、トレンチゲート構造のＭＯＳ型トランジスタを有する半導体装置である。図２の半導体装置１００ａでは、半導体基板１の主面側にトレンチｔが形成され、トレンチｔの側面および底面が熱酸化されて、ゲート酸化膜２ａが形成されている。また、トレンチｔ内には、ポリシリコンからなるゲート電極ｇｅａおよびゲート配線ｇｈａの一部が埋め込まれ、トレンチゲート構造のＭＯＳ型トランジスタが形成されている。
【００３３】
図２の半導体装置１００ａにおいても、図１の半導体装置１００と同様に、図中の太線矢印で示したＬＯＣＯＳ酸化膜３のエッジを覆うようにして、第２の酸化膜６ａが形成されている。後述するように、この第２の酸化膜６ａは、トレンチゲート構造の形成途中におけるトレンチｔのエッチングのためのマスク酸化膜を利用して形成したものである。従って、第２の酸化膜６ａ形成のための新たな工程は必要でなく、製造コストが低減されて、安価な半導体装置とすることができる。
【００３４】
尚、図２の半導体装置１００ａにおいても、図１の半導体装置１００と同様に、ゲート配線ｇｈａの一端が、ＬＯＣＯＳ酸化膜３上に引き伸ばされて、ＬＯＣＯＳ酸化膜３のエッジを覆うようにして形成された第２の酸化膜６ａ上に配置されている。また、ＬＯＣＯＳ酸化膜３上のゲート配線ｇｈａの先端に接続する、アルミニウム（Ａｌ）からなるゲート接続パッド５ｇが、ＬＯＣＯＳ酸化膜３上に位置するように形成されている。従って、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。
【００３５】
また、くびれ形状になり易く、残留応力や結晶欠陥等が発生し易いＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈａ下には、ＬＯＣＯＳ酸化膜３のエッジを覆う第２の酸化膜６ａが形成されている。このため、ゲート配線ｇｈａに印加される電圧によって、エッジの周りの酸化膜に印加される電界強度が、第２の酸化膜６ａによって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命の半導体装置とすることができる。
【００３６】
次に、図２に示す半導体装置１００ａの製造方法を説明する。
【００３７】
図３（ａ）〜（ｄ）および図４（ａ），（ｂ）は、図２に示す半導体装置１００ａの製造方法を示す工程別断面図である。
【００３８】
最初に、図３（ａ）に示すように、ドレインｄとなる高濃度ｎ型拡散領域（ｎ＋）が形成されたシリコン（Ｓｉ）半導体基板１を準備し、保護膜１ａを形成した後、イオン注入して、図中のｐ導電型拡散領域からなるウェルを形成する。次に、半導体基板１上に、通常用いられる方法によりＬＯＣＯＳ酸化膜３を形成する。
【００３９】
次に、図３（ｂ）に示すように、トレンチエッチングのためにマスク酸化膜６ａを形成し、ＲＩＥ（Reactive Ion Etching）によるドライエッチングで、シリコン半導体基板１にトレンチｔを形成する。
【００４０】
マスク酸化膜６ａは、シリコン（Ｓｉ）からなる半導体基板１をエッチングする際に、マスクとして十分に機能するために、Ｓｉとのエッチング選択比が大きいことが要求される。すなわち、（Ｓｉのエッチングレート）＞（マスク酸化膜のエッチングレート）である。このようなマスク酸化膜６ａとして、例えば、ＣＶＤ（Chemical Vapor Deposition）法による酸化シリコン（ＳｉＯ２）膜を用いることができる。尚、ＣＶＤ法には、常圧ＣＶＤ、減圧ＣＶＤ、プラズマＣＶＤ法等を用いることができる。また、通常、シラン（ＳｉＨ４）をベースガスとして用いるが、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：Ｓｉ（ＯＣ２Ｈ５）４）やＯ３−ＴＥＯＳを用いて形成した膜であってもよい。また、それらの積層膜であってもよい。
【００４１】
上記いずれかの方法で成膜された酸化シリコン膜をフォトリソグラフィ技術でパターニングし、トレンチエッチングのためにマスク酸化膜６ａとして用いる。尚、このマスク酸化膜６ａを利用して、最終的に、図２の半導体装置１００ａにおける第２の酸化膜６ａを形成する。
【００４２】
次に、図３（ｃ）に示すように、半導体基板１を熱酸化して、トレンチｔの側面および底面に、ゲート酸化膜２ａを形成する。
【００４３】
次に、図３（ｄ）に示すように、半導体基板１上の前面にポリシリコン膜を堆積し、トレンチｔをポリシリコンで埋め込んだ後にパターニングして、ゲート電極ｇｅａおよびゲート配線ｇｈａを形成する。その後、残っているマスク酸化膜６ａおよび保護膜１ａの不要部分を選択エッチングして除去する。
【００４４】
次に、図４（ａ）に示すように、半導体基板１の主面側からそれぞれの不純物をイオン注入後、熱拡散させて、チャネルｃとなるｐ導電型拡散領域と、ソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。
【００４５】
次に、図４（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜４を形成する。また、層間絶縁膜４にコンタクトホールを形成し、アルミニウム（Ａｌ）膜を堆積した後、パターニングして、ソース接続配線５ｓとゲート接続パッド５ｇを形成する。最後に、主面側の最表面に保護膜（図示省略）を形成し、ワイヤボンディングのための開口部を設けて、ゲート接続パッド５ｇを露出させる。また、半導体基板１の裏面側は、所望の厚さに研削した後で、チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜からなるドレイン電極７ｄを形成する。
【００４６】
以上で、図２に示す半導体装置１００ａが製造される。
【００４７】
上記製造方法では、トレンチエッチングのためのマスク酸化膜６ａを利用して、第２の酸化膜６ａを形成している。従って、第２の酸化膜６ａを形成するための新たな工程がなく、上記長寿命の半導体装１００ａの安価な製造方法となっている。
【００４８】
上記した半導体装置１００ａの製造工程については、一部の工程順序を変更することができる。
【００４９】
図５（ａ）〜（ｄ）および図６（ａ），（ｂ）は、図３（ａ）〜（ｄ）および図４（ａ），（ｂ）で示した製造工程の順序を変更した、図２に示す半導体装置１００ａの別の製造方法を示す工程別断面図である。
【００５０】
図５（ａ）〜（ｄ）および図６（ａ），（ｂ）に示す製造工程では、図５（ａ）に示す図３（ａ）と同じ工程から出発し、図５（ｂ）に示すように、最初に、チャネルｃとなるｐ導電型拡散領域とソースｓとなる高濃度ｎ型拡散領域（ｎ＋）を形成する。以下、図５（ｃ），（ｄ）および図６（ａ），（ｂ）に示す工程は、それぞれ、図３（ｂ）〜（ｄ）および図４（ｂ）に対応する工程であり、工程内容は同じであるので、その説明は省略する。
【００５１】
この図５（ａ）〜（ｄ）および図６（ａ），（ｂ）に示す製造方法によっても、図２に示す半導体装置１００ａを製造することができる。
【００５２】
上記した半導体装置１００ａの製造工程においては、図３（ｄ）および図６（ａ）の工程においてマスク酸化膜６ａの不要部分を除去しているが、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残して、第２の酸化膜６ａとしてもよい。
【００５３】
図７（ａ），（ｂ）は、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残した半導体装置１００ｂとその製造方法を示す工程別断面図である。
半導体装置１００ｂの製造において、図７（ａ）に至るまでの工程は、半導体装置１００ａの製造における図５（ａ）〜（ｄ）に示す工程と同じである。半導体装置１００ａの製造における図６（ａ）の工程では、ゲート電極ｇｅａおよびゲート配線ｇｈａを形成した後、残っているマスク酸化膜６ａおよび保護膜１ａの不要部分を除去している。これに対して、半導体装置１００ｂの製造における図７（ａ）の工程では、トレンチエッチングに用いたマスク酸化膜６ａをそのまま残して、第２の酸化膜６ａとしている。このため、マスク酸化膜６ａの一部除去工程を削減することができ、製造コストを低減することができる。
【００５４】
図７（ｂ）に示す工程は、図６（ｂ）に示す工程と同様である。尚、半導体装置１００ｂではトレンチエッチングに用いたマスク酸化膜６ａをそのまま残しているため、層間絶縁膜と残したマスク酸化膜６ａを貫通するコンタクトホールを形成して、ソースｓとコンタクトをとるようにしている。
【００５５】
図７（ｂ）に示す半導体装置１００ｂについても、図１および図２に示す半導体装置１００、１００ａと同様に、ゲート接続パッド５ｇへワイヤボンディングする際には、ボンディングの押し付け力を厚いＬＯＣＯＳ酸化膜３で受け止めることができるため、下部組織の破壊等の不具合を抑制することができる。また、ゲート配線ｇｈａに印加される電圧によって、エッジの周りの酸化膜に印加される電界強度が、第２の酸化膜６ａによって緩和される。これにより、ＬＯＣＯＳ酸化３のエッジの周りにおける絶縁破壊を抑制することができ、長寿命で安価な半導体装置とすることができる。
【００５６】
以上のようにして、上記した半導体装置１００，１００ａ，１００ｂは、ＭＯＳ型トランジスタのゲート配線ｇｈ，ｇｈａがＬＯＣＯＳ酸化膜３上に配置されてなる半導体装置であって、ＬＯＣＯＳ酸化膜３のエッジ周りにおける絶縁破壊が抑制された長寿命の半導体装置、および当該半導体装置を安価に製造できる製造方法となっている。
【００５７】
尚、半導体装置１００ａ，１００ｂは、上記ＭＯＳ型トランジスタがトレンチゲート構造のＭＯＳ型トランジスタであり、トレンチゲートの形成途中におけるトレンチエッチングのためのマスク酸化膜６ａを用いて、ＬＯＣＯＳ酸化膜のエッジを覆う第２の酸化膜を形成していた。しかしながらこれに限らず、第２の酸化膜の形成に、当該半導体装置の製造途中における絶縁分離トレンチのトレンチエッチングのためのマスク酸化膜を利用してもよい。
【００５８】
また、上記実施形態では縦型のＭＯＳ型トランジスタを有する半導体装置を例に示したが、本発明はこれに限らず、横型のＭＯＳ型トランジスタや、縦型あるいは横型のＩＧＢＴ（Insulated Gate Bipolar Transistor）等、任意の電圧駆動型トランジスタを有する半導体装置に適用可能である。また、チャネル導電型も、Ｎチャネル型に限らず、Ｐチャネル型であってもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の一例で、半導体装置の模式的な断面図である。
【図２】本発明における別の半導体装置の例で、半導体装置の模式的な断面図である。
【図３】（ａ）〜（ｄ）は、図２に示す半導体装置の製造方法を示す工程別断面図である。
【図４】（ａ），（ｂ）は、図２に示す半導体装置の製造方法を示す工程別断面図である。
【図５】（ａ）〜（ｄ）は、製造工程の順序を変更した、図２に示す半導体装置の別の製造方法を示す工程別断面図である。
【図６】（ａ），（ｂ）は、製造工程の順序を変更した、図２に示す半導体装置の別の製造方法を示す工程別断面図である。
【図７】トレンチエッチングに用いたマスク酸化膜をそのまま残した半導体装置とその製造方法を示す工程別断面図である。
【図８】従来の半導体装置の例で、半導体装置の断面を示す模式図である。
【図９】（ａ）〜（ｄ）は、図８に示す半導体装置の製造方法を示す工程別断面図である。
【符号の説明】
【００６０】
９０，１００，１００ａ，１００ｂ  半導体装置
１  半導体基板
２，２ａ  ゲート酸化膜
３  ＬＯＣＯＳ酸化膜
４  層間絶縁膜
５ｓ  ソース接続配線
５ｇ  ゲート接続パッド
６，６ａ  第２の酸化膜
７ｄ  ドレイン電極
ｇｅ，ｇｅａ  ゲート電極
ｇｈ，ｇｈａ  ゲート配線
ｃ  チャネル
ｓ  ソース
ｄ  ドレイン
【図１】
2006173281.tif 000003
【図２】
2006173281.tif 000004
【図３】
2006173281.tif 000005
【図４】
2006173281.tif 000006
【図５】
2006173281.tif 000007
【図６】
2006173281.tif 000008
【図７】
2006173281.tif 000009
【図８】
2006173281.tif 000010
【図９】
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