(57)【要約】  【課題】設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。  【解決手段】スペクトラム拡散クロック生成回路は、電圧制御発振器から、基準クロックに位相同期され、その位相が各々９０°ずつずれた４相のクロックを出力するＰＬＬと、基準クロックに同期して動作し、４相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する２相のクロック毎に、制御信号に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する２相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備える。【選択図】図１
2006211208.tif 000002
【特許請求の範囲】
【請求項１】
クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路であって、
電圧制御発振器から、基準クロックに位相同期され、その位相が各々ずれた多相のクロックを出力するＰＬＬと、
前記基準クロックに同期して動作し、前記多相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、該多相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための複数種類の制御信号を出力する位相補間制御回路と、
前記多相のクロックのうちの隣接する２相のクロック毎に、前記複数種類の制御信号に応じて前記隣接する２相のクロックの各々に重み付けをして合成し、該隣接する２相のクロックの間を所定の段階に位相補間することを全ての前記隣接する２相のクロックについて行い、前記位相補間して得られたクロックを前記スペクトラム拡散クロックとして出力する位相補間器とを備えていることを特徴とするスペクトラム拡散クロック生成回路。
【請求項２】
前記隣接する２相のクロックの間を位相補間する段階を変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの位相ステップ変動幅を変更することを特徴とする請求項１に記載のスペクトラム拡散クロック生成回路。
【請求項３】
前記位相補間制御回路から出力される複数種類の制御信号のパターンを変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの変調プロファイルを変更することを特徴とする請求項１または２に記載のスペクトラム拡散クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路（以下、ＳＳＣＧという）に関するものである。
【背景技術】
【０００２】
近年、電子機器の高密度化、大規模化、高速化などに伴って、電子機器から出力されるＥＭＩ（Electro Magnetic Interference：電磁波輻射）が大きくなる傾向にある。ＥＭＩの低減方法としては、ＳＳＣＧが非常に有効である。電子機器内で用いられる半導体チップ内で使用されているクロックが単一の周波数であると、その周波数帯でパワーのピーク、すなわち輻射のピークを持つ。ＳＳＣＧは、クロックの周波数をクロック毎に僅かに変化させることによって、輻射のピークを低く抑える技術である。
【０００３】
例えば、図７（ａ）および（ｂ）に示すように、単一周期Ｔのクロックは、同図（ｃ）に示すように、そのパワースペクトラムが周波数１／Ｔの近傍に集中し、周波数１／Ｔ付近に鋭い（高い）パワーのピークを持つ。一方、スペクトラム拡散クロックは、図８（ａ）および（ｂ）に示すように、その周波数がクロック毎に僅かに変動し、その周期がＴ１，Ｔ２，Ｔ３，Ｔ２，Ｔ１，…と順次変化する。その結果、同図（ｃ）に示すように、周波数１／Ｔにおけるパワーのピークが抑えられ、ＥＭＩが低減される。
【０００４】
従来のＳＳＣＧとしては、例えば非特許文献１〜３によって開示された下記（１）〜（３）の手法が知られている。
【０００５】
（１）ＰＬＬ（Phase Locked Loop）の分周数を変化させて周波数を変調する方式
この方式の回路は、図９に示すように、位相比較器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＰＦ）、電圧制御発振器（ＶＣＯ）、分周器等を備えるＰＬＬにおいて、分周数をｄ分周もしくは（ｄ−１）分周に切り替えることが可能な分周器に変更し、さらに分周器の分周数を制御するスワローコントローラを備える構成のものである。
【０００６】
スワローカウンタを有するスワローコントローラを用いて、分周器による分周数を、ｎカウント中ｍ回は（ｄ−１）分周とし、（ｎ−ｍ）回はｄ分周とするように制御する。この場合、ｎカウント中の平均分周数は、（ｄ−ｍ／ｎ）となり、ＰＬＬの出力信号ｆｏｕｔの周波数は、ｆｏｕｔ＝ｆｒｅｆ・（ｄ−ｍ／ｎ）となる。スワローコントローラがｍの値を、例えば０，１，２，…，Ｍ−１，Ｍ，Ｍ−１，Ｍ−２，…，２，１，０，１，…と制御することで周波数変調されたクロック信号が生成される。
【０００７】
（２）ＶＣＯのコントロール電圧を直接変化させて周波数を変調する方式
この方式の回路は、図１０に示すように、ＰＦＤ、ＣＰ、ＬＰＦ、ＶＣＯ、分周器等を備えるＰＬＬにおいて、クロックを変調するための所定の変調信号を生成する変調生成器と、コントロール電圧に変調信号の電圧を加算してＶＣＯに入力するための加算器とを備える構成のものである。
【０００８】
例えば、図８（ｂ）に示す三角波の変調プロファイルを持つスペクトラム拡散クロックを発生させる場合、変調生成器を用いて、図１０に示すような三角波形の変調信号を発生し、加算器により、ＶＣＯに入力されるコントロール電圧に三角波形の変調信号を加算する。この方式は、変調生成器を用いて直接ＶＣＯのコントロール電圧を周期的に変化させることによってＶＣＯの発振周波数を変え、周波数変調されたクロック信号を生成する。
【０００９】
（３）多相クロックとその制御回路とで周波数変調を実現する方式
この方式の回路は、図１１（ａ）に示すように、ＰＦＤ、ＣＰ、ＬＰＦ、ＶＣＯ、分周器等を備えるＰＬＬにおいて、多相クロックｃｋ［０］、ｃｋ［１］、…、ｃｋ［Ｎ−２］、ｃｋ［Ｎ−１］を出力するＶＣＯに変更し、さらにＶＣＯから出力される多相クロックｃｋ［０］、ｃｋ［１］、…、ｃｋ［Ｎ−２］、ｃｋ［Ｎ−１］のうちの１つを選択的に出力するセレクタと、セレクタで使用する選択信号を出力する位相選択制御回路とを備える構成のものである。
【００１０】
ＶＣＯは、複数のディレイセルをリング状に接続した構成のもので、ＶＣＯからは、図１１（ｂ）に示すように、その位相が少しずつずれた多相クロックｃｋ［０］、ｃｋ［１］、…、ｃｋ［Ｎ−２］、ｃｋ［Ｎ−１］が出力される。ＶＣＯから出力される多相クロックをセレクタに入力し、位相選択制御回路から出力される選択信号を用いて多相クロックのうちの１つを選択的に出力することにより、周波数変調されたクロック信号と等価なクロック信号を生成する。
【００１１】
【非特許文献１】Mitsutoshi Sugawara他著、"1.5 Gbps, 5150 ppm Spread Spectrum SerDes PHY with a 0.3 mW, 1.6 Gbps Level Detector for Serial ATA", "2002 Symposium on VLSI Circuits Digest of Technical Papers"
【非特許文献２】Hung-Sung Li他著、"TA 10.5 Dual-Loop Spread-Spectrum Clock Generator", "1999 IEEE International Solid-State Circuits Conference"
【非特許文献３】Hugh Mair他著、"An Architecture of High-Performance Frequency and Phase Synthesis", "IEEE JOURNAL OF SOLID-STATE CIRCUITS", VOL.35, NO.6, JUNE 2000, P835-846
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記（１）〜（３）の方式のうち、（１）の方式は、分周器の分周数を切り替えるので、切り替えた瞬間に位相飛びが発生する。これを防止してスムーズな周波数変調を実現するために、ＰＬＬのループバンド幅を低下させる、ループフィルタを高次化する、スワローカウントをランダム化する（ｄ分周と（ｄ−１）分周とをランダムに切り替える）などのいずれかの対応が必要となる。
【００１３】
しかし、ＰＬＬのループバンド幅を低下させる場合、ループバンド幅の最適化が難しい、ループフィルタの面積が増加するなどの問題がある。また、ループフィルタを高次化する場合、ループフィルタ定数の最適化が難しいという問題がある。また、スワローカウンタをランダム化する場合、その制御回路が複雑化し、回路規模も増加するという問題がある。
【００１４】
また、（２）の方式は、直接ＶＣＯのコントロール電圧を変動させるが、ＶＣＯの特性がプロセス、温度、電源電圧に依存して変動する。このため、コントロール電圧を一定値だけ変動させたとしても、プロセス、温度、電源電圧の変動に応じてＶＣＯの発振周波数の変動幅が変わる。従って、一定の周波数変調幅を確保することが難しく、効率的に輻射のピークを抑えることが難しいという問題がある。
【００１５】
（３）の方式は、ＶＣＯから出力される多相クロックをセレクタで切り替えるため、位相変動の最小ステップ幅がＶＣＯから出力される多相クロックの位相差で決定される。そのため、位相差を小さくしようとすると、ＶＣＯを構成するディレイセルの段数を増やすことになるが、ディレイセルの段数を増やすとＶＣＯの最高発振周波数が制限されたり、消費電力が増加するという問題が発生する。
【００１６】
本発明の目的は、前記従来技術に基づく問題点を解消し、設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路であって、
電圧制御発振器から、基準クロックに位相同期され、その位相が各々ずれた多相のクロックを出力するＰＬＬと、
前記基準クロックに同期して動作し、前記多相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、該多相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための複数種類の制御信号を出力する位相補間制御回路と、
前記多相のクロックのうちの隣接する２相のクロック毎に、前記複数種類の制御信号に応じて前記隣接する２相のクロックの各々に重み付けをして合成し、該隣接する２相のクロックの間を所定の段階に位相補間することを全ての前記隣接する２相のクロックについて行い、前記位相補間して得られたクロックを前記スペクトラム拡散クロックとして出力する位相補間器とを備えていることを特徴とするスペクトラム拡散クロック生成回路を提供するものである。
【００１８】
ここで、前記隣接する２相のクロックの間を位相補間する段階を変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの位相ステップ変動幅を変更することが好ましい。
【００１９】
また、前記位相補間制御回路から出力される複数種類の制御信号のパターンを変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの変調プロファイルを変更することが好ましい。
【発明の効果】
【００２０】
本発明のＳＳＣＧは、電圧制御発振器から、その位相が各々ずれた多相のクロックが出力されるＰＬＬにおいて、位相補間制御回路および位相補間器を付加しただけの簡単な構成なので、設計が容易である。
【００２１】
また、本発明のＳＳＣＧでは、位相補間制御回路によって、位相ステップ変動幅、位相ステップ変更インターバルをデジタル的に可変調整するので、容易に任意の周波数変調を実現することができる。また、デジタル的な制御によって周波数変調を実現するため、プロセス、温度、電源電圧に関係なく、常に一定の周波数変調を効率的に実現することができる。
【００２２】
また、本発明のＳＳＣＧでは、スペクトラム拡散クロックの位相ステップ変動幅を変更したい場合、クロック間の位相補間の段階を変更するだけで容易に対応することができる。また、本発明のＳＳＣＧでは、制御信号のパターンを適宜変更することによって、位相補間器から出力されるスペクトラム拡散クロックの周波数変調プロファイルを容易に変更することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロック生成回路を詳細に説明する。
【００２４】
図１は、本発明のスペクトラム拡散クロック生成回路の構成を表す一実施形態の概略図である。同図に示すスペクトラム拡散クロック生成回路（ＳＳＣＧ）１０は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するもので、位相検出器（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１４と、ループフィルタ（ＬＰＦ）１６と、電圧制御発振器（ＶＣＯ）１８と、分周器２０と、位相補間制御回路２２と、位相補間器２４とを備えている。
【００２５】
ＰＦＤ１２、ＣＰ１４、ＬＰＦ１６、ＶＣＯ１８および分周器２０はＰＬＬを構成する。このＰＬＬは、ＶＣＯ１８から４相のクロックが出力される点を除いて、公知のＰＬＬと同一の構成のものであるから、その詳細な説明は省略する。
【００２６】
ＰＦＤ１２には、基準クロックｆｒｅｆと分周器２０から出力されるフィードバッククロックｆｆｅｄとが入力される。ＰＦＤ１２は、両者の間の位相差を検出して、その検出信号を出力する。ＣＰ１４は、ＰＦＤ１２から入力される検出信号に応じて、その出力信号をチャージアップもしくはディスチャージする。ＣＰ１４の出力信号は、ＬＰＦ１６を介してコントロール電圧としてＶＣＯ１８に入力される。
【００２７】
ＶＣＯ１８は、コントロール電圧に応じて、その発振周波数が変更される４相のクロックＩ、Ｑ、Ｉ−、Ｑ−を出力する。図４および図５（ａ）に示すように、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−は、それぞれ０°、９０°、１８０°、２７０°の位相を持ち、その位相が各々９０°ずつずれている。４相のクロックＩ、Ｑ、Ｉ−、Ｑ−のうちのクロックＩが分周器２０に入力されてｄ分周され、フィードバッククロックｆｆｅｄとして前述のＰＦＤ１２に入力される。
【００２８】
上記のように、ＰＬＬでは、基準クロックｆｒｅｆとフィードバッククロックｆｆｅｄとの間の位相差に応じて４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の発振周波数を随時変更することによって、基準クロックｆｒｅｆとフィードバッククロックｆｆｅｄとの間の位相が同期（ロック）される。この時、ＶＣＯ１８からは、基準クロックｆｒｅｆに位相同期され、そのｄ倍の周波数を持つ４相のクロックＩ、Ｑ、Ｉ−、Ｑ−が出力される。
【００２９】
なお、ＶＣＯ１８から出力される４相のクロックＩ、Ｑ、Ｉ−、Ｑ−は、図４に示す三角波に限定されるわけではなく、例えばサイン波などのように、矩形波ではない波形のどのようなクロックでもよい。また、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の位相も、０°、９０°、１８０°、２７０°に限定されず、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の位相が各々９０°ずつずれていれば（直交していれば）よい。
【００３０】
続いて、位相補間制御回路２２には、基準クロックｆｒｅｆが入力される。位相補間制御回路２２は、基準クロックｆｒｅｆに同期して動作し、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−のうちの隣接する２相のクロックの間の重み付けを行うための４種類の制御信号Ｉ［０：３］、Ｑ［０：３］、Ｉ−［０：３］、Ｑ−［０：３］を出力する。
【００３１】
位相補間器２４には、ＶＣＯ１８から出力される４相のクロックＩ、Ｑ、Ｉ−、Ｑ−と、位相補間制御回路２２から出力される４種類の制御信号Ｉ［０：３］、Ｑ［０：３］、Ｉ−［０：３］、Ｑ−［０：３］とが入力される。位相補間器２４は、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−のうちの隣接する２相のクロック毎に、４種類の制御信号Ｉ［０：３］、Ｑ［０：３］、Ｉ−［０：３］、Ｑ−［０：３］に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を４段階に位相補間することを全ての隣接する２相のクロックについて行い、補間して得られたクロックをスペクトラム拡散クロックｆｏｕｔとして出力する。
【００３２】
図５（ａ）に示すように、隣接する２相のクロックとは、クロックＩとＱ、クロックＱとＩ−、クロックＩ−とＱ−、クロックＱ−とＩである。本実施形態の場合、位相補間器２４は、隣接する２相のクロックの間を４段階に補間する。すなわち、本実施形態の位相補間器２４は、図５（ａ）では、その一部のみを示しているが、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−全体でクロックの間を１６段階に補間する。
【００３３】
次に、位相補間制御回路２２の詳細について説明する。
【００３４】
位相補間制御回路２２は、図２（ａ）に示すように、リング状に接続されたシフトレジスタであって、制御信号Ｉ［０：３］に対応する４個のフリップフロップ２６ａと、制御信号Ｑ［０：３］に対応する４個のフリップフロップ２６ｂと、制御信号Ｉ−［０：３］に対応する４個のフリップフロップ２６ｃと、制御信号Ｑ−［０：３］に対応する４個のフリップフロップ２６ｄとによって構成される。
【００３５】
図２（ａ）および（ｂ）では、煩雑さを避けるために省略しているが、全てのフリップフロップ２６ａ、２６ｂ、２６ｃ、２６ｄのクロック入力端子には基準クロックｆｒｅｆが入力され、全てのフリップフロップは、基準クロックｆｒｅｆに同期して動作する。各々のフリップフロップの出力信号は、リング状のシフトレジスタを構成する次段のフリップフロップのデータ入力端子に入力されるとともに、制御信号として出力される。
【００３６】
位相補間制御回路２２は、図２（ａ）に示すように、その初期状態として、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の各々に対応して、制御信号Ｉ［０：３］に対応する４個のフリップフロップ２６ａに‘１’が設定され、その他のフリップフロップ２６ｂ、２６ｃ、２６ｄには全て‘０’が設定される。位相補間制御回路２２は、図２（ｂ）に示すように、基準クロックｆｒｅｆが入力される毎に、各々のフリップフロップに保持されているデータが、次段のフリップフロップに順次シフトされる。
【００３７】
図２（ｂ）に示すように、基準クロックｆｒｅｆが４クロック入力されると、初期状態でクロックＩ［０：３］に対応するフリップフロップ２６ａに設定された４つのデータ‘１’が、クロックＱ［０：３］に対応する４個のフリップフロップ２６ｂに全てシフトされる。そして、基準クロックｆｒｅｆが１６クロック入力されると、シフトレジスタを一巡して初期状態に戻る。以下、このパターンが周期的に繰り返される。
【００３８】
なお、上記実施形態の場合、基準クロックｆｒｅｆが入力される毎に１つずつデータがシフトされるが、データのシフト量（位相ステップ変更インターバル）は適宜変更してもよい。例えば、基準クロックｆｒｅｆが入力される毎に、データのシフト量を１，２，３，１，２，３，…とするなど適宜パターンを変更することで、位相補間器２４の出力信号ｆｏｕｔの変調プロファイルを簡単に変更することができる。
【００３９】
また、位相補間制御回路２２は、図２（ａ）に示す構成のものに限定されるわけではなく、同様の機能を果たす別の回路を用いてもよい。すなわち、シフトレジスタ構成に限らず、所望の制御信号のパターンを発生する位相補間制御回路を使用することができる。
【００４０】
次に、位相補間器２４の詳細について説明する。
【００４１】
位相補間器２４は、図３に示すように、電源と位相補間器２４の出力信号ｆｏｕｔとの間に接続された抵抗素子２８と、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−に対応する重み付け回路３０ａ、３０ｂ、３０ｃ、３０ｄとを備えている。
【００４２】
重み付け回路３０ａは、この重み付け回路３０ａ自体のオンオフを制御するスイッチとなるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３２と、重み付けを行うためのスイッチとなる４つのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄと、これに各々対応する４つの定電流源３６ａ、３６ｂ、３６ｃ、３６ｄとによって構成されている。定電流源３６ａ、３６ｂ、３６ｃ、３６ｄは、本実施形態では同一電流ｉを流すものである。
【００４３】
ＮＭＯＳ３２のゲートにはクロックＩが入力され、ＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄのゲートには、それぞれ制御信号Ｉ［０］〜Ｉ［３］が入力されている。ＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄのソースとグランドとの間に定電流源３６ａ、３６ｂ、３６ｃ、３６ｄが各々接続され、そのドレインと位相補間器２４の出力信号ｆｏｕｔとの間にＮＭＯＳ３２が接続されている。
【００４４】
重み付け回路３０ｂ、３０ｃ、３０ｄは、クロックＩの代わりに、それぞれクロックＱ、Ｉ−、Ｑ−が使用されている点と、制御信号Ｉ［０：３］の代わりに、それぞれ制御信号Ｑ［０：３］、制御信号Ｉ−［０：３］、制御信号Ｑ−［０：３］が使用されている点とを除いて、重み付け回路３０ａと同一の構成であるから、その繰り返しの説明は省略する。
【００４５】
図４に示すように、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の位相は、各々９０°ずつずれている。このため、隣接する２相のクロックが同時にハイレベルとなり、時間の経過とともに、同時にハイレベルとなる２相のクロックが順次変化する。本実施形態の場合、同時にハイレベルとなる２相のクロックは、クロックＩとＱ、クロックＱとＩ−、クロックＩ−とＱ−、クロックＱ−とＩの順に順次繰り返し変化する。
【００４６】
位相補間器２４では、クロックＩとＱがハイレベルの期間は、重み付け回路３０ａおよび３０ｂのＮＭＯＳ３２がオンとなる。以下同様に、クロックＱとＩ−がハイレベルの期間は重み付け回路３０ｂおよび３０ｃのＮＭＯＳ３２、クロックＩ−とＱ−がハイレベルの期間は重み付け回路３０ｃおよび３０ｄのＮＭＯＳ３２、クロックＱ−とＩがハイレベルの期間は重み付け回路３０ｄおよび３０ａのＮＭＯＳ３２が順次オンとなる。
【００４７】
また、クロックＩとＱがハイレベルの期間は、図２（ｂ）から分かるように、クロックＩとＱに対応する制御信号Ｉ［０：３］および制御信号Ｑ［０：３］が、下記（１）〜（５）の順に変化する。
（１）制御信号Ｉ［０：３］＝‘１１１１’、制御信号Ｑ［０：３］＝‘００００’
（２）制御信号Ｉ［０：３］＝‘１１１０’、制御信号Ｑ［０：３］＝‘０００１’
（３）制御信号Ｉ［０：３］＝‘１１００’、制御信号Ｑ［０：３］＝‘００１１’
（４）制御信号Ｉ［０：３］＝‘１０００’、制御信号Ｑ［０：３］＝‘０１１１’
（５）制御信号Ｉ［０：３］＝‘００００’、制御信号Ｑ［０：３］＝‘１１１１’
【００４８】
上記（１）の場合、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄが全てオンとなり、重み付け回路３０ｂのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄが全てオフとなる。この時、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄを介して各々の定電流源３６ａ、３６ｂ、３６ｃ、３６ｄに電流ｉが流れる。従って、電源から、抵抗素子２８、重み付け回路３０ａのＮＭＯＳ３２、ＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄおよび定電流源３６ａ、３６ｂ、３６ｃ、３６ｄを介してグランドに合計４ｉ（４Ｉ）の電流が流れる。この電流４ｉ（４Ｉ）は、抵抗素子２８によって電流電圧変換され、図５（ａ）および（ｂ）の（１）に示す出力信号ｆｏｕｔ、すなわちクロックＩに等しい０°の位相を持つクロックが出力される。
【００４９】
続いて、上記（２）の場合、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂ、３４ｃがオン、ＮＭＯＳ３４ｄがオフとなり、重み付け回路３０ｂのＮＭＯＳ３４ａ、３４ｂ、３４ｃがオフ、ＮＭＯＳ３４ｄがオンとなる。この時、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂ、３４ｃを介して各々の定電流源３６ａ、３６ｂ、３６ｃに電流ｉが流れるとともに、重み付け回路３０ｂのＮＭＯＳ３４ｄを介して定電流源３６ｄに電流ｉが流れる。従って、電源から、抵抗素子２８、重み付け回路３０ａのＮＭＯＳ３２、ＮＭＯＳ３４ａ、３４ｂ、３４ｃおよび定電流源３６ａ、３６ｂ、３６ｃを介してグランドに合計３ｉ（３Ｉ）の電流が流れるとともに、電源から、抵抗素子２８、重み付け回路３０ｂのＮＭＯＳ３２、ＮＭＯＳ３４ｄおよび定電流源３６ｄを介してグランドにｉ（Ｑ）の電流が流れる。両者の合成電流４ｉ（３Ｉ＋Ｑ）は、抵抗素子２８によって電流電圧変換され、図５（ａ）および（ｂ）の（２）に示す出力信号ｆｏｕｔ、すなわちクロックＩに対して位相が約２２．５°遅れたクロックが出力される。
【００５０】
続いて、上記（３）の場合、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂがオン、ＮＭＯＳ３４ｃ、３４ｄがオフとなり、重み付け回路３０ｂのＮＭＯＳ３４ａ、３４ｂがオフ、ＮＭＯＳ３４ｃ、３４ｄがオンとなる。この時、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂを介して各々の定電流源３６ａ、３６ｂに電流ｉが流れるとともに、重み付け回路３０ｂのＮＭＯＳ３４ｃ、３４ｄを介して各々の定電流源３６ｃ、３６ｄに電流ｉが流れる。従って、電源から、抵抗素子２８、重み付け回路３０ａのＮＭＯＳ３２、ＮＭＯＳ３４ａ、３４ｂおよび定電流源３６ａ、３６ｂを介してグランドに合計２ｉ（２Ｉ）の電流が流れるとともに、電源から、抵抗素子２８、重み付け回路３０ｂのＮＭＯＳ３２、ＮＭＯＳ３４ｃ、３４ｄおよび定電流源３６ｃ、３６ｄを介してグランドに合計２ｉ（２Ｑ）の電流が流れる。両者の合成電流４ｉ（２Ｉ＋２Ｑ）は、抵抗素子２８によって電流電圧変換され、図５（ａ）および（ｂ）の（３）に示す出力信号ｆｏｕｔ、すなわちクロックＩに対して位相が約４５°遅れたクロックが出力される。
【００５１】
続いて、上記（４）の場合、重み付け回路３０ａのＮＭＯＳ３４ａがオン、ＮＭＯＳ３４ｂ、３４ｃ、３４ｄがオフとなり、重み付け回路３０ｂのＮＭＯＳ３４ａがオフ、ＮＭＯＳ３４ｂ、３４ｃ、３４ｄがオンとなる。この時、重み付け回路３０ａのＮＭＯＳ３４ａを介して定電流源３６ａに電流ｉが流れるとともに、重み付け回路３０ｂのＮＭＯＳ３４ｂ、３４ｃ、３４ｄを介して各々の定電流源３６ｂ、３６ｃ、３６ｄに電流ｉが流れる。従って、電源から、抵抗素子２８、重み付け回路３０ａのＮＭＯＳ３２、ＮＭＯＳ３４ａおよび定電流源３６ａを介してグランドにｉ（Ｉ）の電流が流れるとともに、電源から、抵抗素子２８、重み付け回路３０ｂのＮＭＯＳ３２、ＮＭＯＳ３４ｂ、３４ｃ、３４ｄおよび定電流源３６ｂ、３６ｃ、３６ｄを介してグランドに合計３ｉ（３Ｑ）の電流が流れる。両者の合成電流４ｉ（Ｉ＋３Ｑ）は、抵抗素子２８によって電流電圧変換され、図５（ａ）および（ｂ）の（４）に示す出力信号ｆｏｕｔ、すなわちクロックＩに対して位相が約６７．５°遅れたクロックが出力される。
【００５２】
続いて、上記（５）の場合、重み付け回路３０ａのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄが全てオフとなり、重み付け回路３０ｂのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄが全てオンとなる。この時、重み付け回路３０ｂのＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄを介して各々の定電流源３６ａ、３６ｂ、３６ｃ、３６ｄに電流ｉが流れる。従って、電源から、抵抗素子２８、重み付け回路３０ｂのＮＭＯＳ３２、ＮＭＯＳ３４ａ、３４ｂ、３４ｃ、３４ｄおよび定電流源３６ａ、３６ｂ、３６ｃ、３６ｄを介してグランドに合計４ｉ（４Ｑ）の電流が流れる。この電流４ｉ（４Ｑ）は、抵抗素子２８によって電流電圧変換され、図５（ａ）および（ｂ）の（５）に示す出力信号ｆｏｕｔ、すなわちクロックＱに等しい９０°の位相を持つクロックが出力される。
【００５３】
クロックＱとＩ−がハイレベルの期間、クロックＩ−とＱ−がハイレベルの期間、およびクロックＱ−とＩがハイレベルの期間も、上記クロックＩとＱがハイレベルの期間と同様に動作する。そして、以後同様にして、クロックＩとＱ、クロックＱとＩ−、クロックＩ−とＱ−、クロックＱ−とＩの順に、隣接する２相のクロックについて上記動作が繰り返し行われる。
【００５４】
なお、抵抗素子２８は、電流電圧変換回路の一例を示すものである。電流電圧変換回路は、抵抗素子２８に限定されるわけではなく、電流を電圧に変換するどのような回路や素子であってもよい。
【００５５】
また、図２は、シングルエンドクロック用の位相補間器の一例であるが、差動クロック用の位相補間器も同様の回路構成で簡単に実現することが可能である。重み付け回路のオンオフを制御するスイッチおよび重み付けを行うためのスイッチとしてＮＭＯＳを使用しているが、Ｐ型ＭＯＳトランジスタを使用してもよいし、両者を組み合わせて使用してもよい。また、別の回路や素子によってスイッチと同等の機能を実現してもよい。
【００５６】
また、隣接する２相のクロックの間を４段階に位相補間することに限定されず、必要に応じて位相補間する段階を変更してもよい。この場合、重み付けを行うためのスイッチと定電流源の個数を変更し、かつ位相補間制御回路２２から出力される４種類の制御信号のビット数を変更すればよい。さらに、位相補間器２４は、図２に示す構成のものに限定されるわけではなく、同様の機能を果たす別の回路を採用することも可能である。
【００５７】
次に、ＳＳＣＧ１０の動作を説明する。
【００５８】
前述のように、ＰＬＬによって、基準クロックｆｒｅｆとフィードバッククロックｆｆｅｄとの間の位相が同期され、ＶＣＯ１８からは、基準クロックｆｒｅｆに位相同期され、そのｄ倍の周波数を持つ４相のクロックＩ、Ｑ、Ｉ−、Ｑ−が出力される。図４および図５（ａ）に示すように、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−は、その位相が各々９０°ずつずれたクロックである。
【００５９】
位相補間制御回路２２は、前記基準クロックに同期して動作する。位相補間制御回路２２からは、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−の各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−のうちの隣接する２相のクロックの間の重み付けを行うための４種類の制御信号Ｉ［０：３］、Ｑ［０：３］、Ｉ−［０：３］、Ｑ−［０：３］が出力される。
【００６０】
位相補間器２４は、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−のうちの隣接する２相のクロック毎に、４種類の制御信号Ｉ［０：３］、Ｑ［０：３］、Ｉ−［０：３］、Ｑ−［０：３］に応じて隣接する２相のクロックの各々を重み付けして合成することによって両者の間を４段階に位相補間し、４相のクロックＩ、Ｑ、Ｉ−、Ｑ−全体でクロックの間を１６段階に補間する。位相補間器２４からは、位相補間して得られたクロックがスペクトラム拡散クロックｆｏｕｔとして出力される。
【００６１】
その結果、図６に示すように、クロック周波数がほぼ一定である基準クロックｆｒｅｆに対して、位相補間器２４の出力信号ｆｏｕｔは、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックとなる。
【００６２】
上記の通り、ＳＳＣＧ１０は、ＶＣＯ１８から、その位相が各々９０°ずつずれた４相のクロックが出力されるＰＬＬにおいて、位相補間制御回路２２および位相補間器２４を付加しただけの簡単な構成である。従って、従来のＳＳＣＧように、ＰＬＬのループバンド幅調整、ループフィルタの高次化、スワローカウントのランダム化などの複雑な制御回路が不要である。
【００６３】
また、ＳＳＣＧ１０では、その位相が各々９０°ずつずれた４相のクロックを用いて、隣接する２相のクロックの間を位相補間する。このため、位相補間器２４から出力されるスペクトラム拡散クロックｆｏｕｔの位相ステップ変動幅（周波数変動幅）を変更したい場合にも、ＶＣＯ１８の構成を変更する（ディレイセルの段数を増減させる）ことなく、クロック間の位相補間の段数を変更するだけで対応することができる。
【００６４】
上記実施形態のように、隣接する２相のクロックの間を４段階に補間し、４相のクロック全体でクロックの間を１６段階に補間する場合、位相補間器２４は、基準クロックｆｒｅｆの周期の１／１６のステップで位相を変化させることが可能である。また、位相補間の段階をＮ、基準クロックｆｒｅｆの周期をＴとした場合、位相補間器２４が補間できる最小のステップ幅は、ＴStep＝Ｔ／２Nとなる。
【００６５】
また、ＳＳＣＧ１０では、位相補間制御回路２２によって、位相ステップ変動幅、位相ステップ変更インターバルをデジタル的に可変調整することができるので、容易に任意の周波数変調を実現することができる。また、デジタル的な制御によって周波数変調を実現するため、プロセス、温度、電源電圧に関係なく、常に一定の周波数変調を効率的に実現することができる。
【００６６】
また、上記実施形態の場合、位相補間器２４から出力されるスペクトラム拡散クロックｆｏｕｔの周波数変調プロファイルは、図８（ｂ）に示すような三角波であるが、位相補間制御回路２２から出力される制御信号のパターンを適宜変更することによって、位相補間器２４から出力されるスペクトラム拡散クロックｆｏｕｔの周波数変調プロファイルを容易に変更することができる。
【００６７】
また、上記実施形態では、４相のクロックを使用しているが、これも限定されず、４相以上の多相のクロックを使用してもよい。この場合、多相のクロックの各々の位相は均等にずれているのが好ましい。また、この場合、位相補間制御回路からは、多相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための複数種類の制御信号が出力される。
【００６８】
本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロック生成回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６９】
【図１】本発明のスペクトラム拡散クロック生成回路の構成を表す一実施形態の概略図である。
【図２】（ａ）は、図１に示す位相補間制御回路の構成を表す概略図、（ｂ）は、その動作を表す概略図である。
【図３】図１に示す位相補間器の構成を表す概略図である。
【図４】図１に示す電圧制御発振器の出力波形を表す概略図である。
【図５】（ａ）は、図１に示す位相補間器によるベクトル合成の様子を表す概念図、（ｂ）は、図１に示すスペクトラム拡散クロック生成回路の出力波形を表す概略図である。
【図６】図１に示すスペクトラム拡散クロック生成回路によって発生されるスペクトラム拡散クロックの様子を表す概略図である。
【図７】（ａ）は、単一周波数を持つクロックを表す概略図、（ｂ）は、クロックの周波数と時間との間の関係を表すグラフ、（ｃ）は、クロックのパワースペクトラムと周波数との間の関係を表すグラフである。
【図８】（ａ）は、スペクトラム拡散クロックを表す概略図、（ｂ）は、スペクトラム拡散クロックの周波数と時間との間の関係を表すグラフ、（ｃ）は、スペクトラム拡散クロックのパワースペクトラムと周波数との間の関係を表すグラフである。
【図９】従来のスペクトラム拡散クロック生成回路の構成を表す一例の概略図である。
【図１０】従来のスペクトラム拡散クロック生成回路の構成を表す別の例の概略図である。
【図１１】（ａ）は、従来のスペクトラム拡散クロック生成回路の構成を表すさらに別の例の概略図、（ｂ）は、その電圧制御発振器の出力波形を表す概略図である。
【符号の説明】
【００７０】
１０  スペクトラム拡散クロック生成回路（ＳＳＣＧ）
１２  位相検出器（ＰＦＤ）
１４  チャージポンプ（ＣＰ）
１６  ループフィルタ（ＬＰＦ）
１８  電圧制御発振器（ＶＣＯ）
２０  分周器
２２  位相補間制御回路
２４  位相補間器
２６ａ、２６ｂ、２６ｃ、２６ｄ  フリップフロップ
２８  抵抗素子
３０ａ、３０ｂ、３０ｃ、３０ｄ  重み付け回路
３２、３４ａ、３４ｂ、３４ｃ、３４ｄ  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
３６ａ、３６ｂ、３６ｃ、３６ｄ  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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