(57)【要約】【課題】出力バッファを含む半導体集積回路のテストにおける、不要な不良品判定を減らし、歩留の改善を図る。【解決手段】ＬＳＩ２０内に、ＬＳＩテスタ３０による、出力バッファのテストを補助するための構成（スイッチ切換手段１０，特性記憶メモリ１１，補正電圧算出手段１２，リミッタ１３）を設ける。まず、各出力段トランジスタ（Ｍ１，Ｍ２）の電圧／電流特性を実測し、特性記憶メモリ１１に記憶されている特性と比較し、同一性を調べる。同一性が肯定されない場合には、補正電圧算出手段１２が、両特性の差異に基づき、ＬＳＩ２０の規格に抵触しない範囲内で、最適な入力電圧レベルを算出し、これに基づき、再検査を行い、運悪く不良品と判定されていたものを救済する。【選択図】  図１
2006025100.tif 000002
【特許請求の範囲】
【請求項１】
出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路であって、
前記出力段トラジスタの良品判定基準となる入力電圧対出力電流特性を記憶するメモリと、
前記出力段トランジスタの測定時の入力電圧に対する出力電流特性と前記メモリに記憶された出力電流特性との比較結果に応じた補正電圧を前記出力段トランジスタへの供給電圧として算出する補正電圧算出手段と、
を備える半導体集積回路。
【請求項２】
前記出力段トランジスタは、ＣＭＯＳ出力回路を構成するＰチャネルトランジスタおよびＮチャネルトランジスタであり、
前記補正電圧算出手段は、前記ＰチャネルトランジスタおよびＮチャネルトランジスタの各々のゲートに与えるゲート電圧を前記補正電圧として算出する請求項１記載の半導体集積回路。
【請求項３】
前記出力バッファを構成する入力段の論理ゲートと前記出力段トランジスタとを電気的に接続した第１の状態と、前記入力段の論理ゲートと前記出力段トランジスタとを電気的に切り離した第2の状態とを選択的に切り替えるスイッチを備える請求項１または２記載の集積回路装置。
【請求項４】
出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路のテスト方法であって、
前記出力段トランジスタの測定時の入力電圧に対する出力電流特性を前記出力段トラジスタの良品判定基準となる入力電圧対出力電流特性と比較し、比較結果に応じた補正電圧を前記出力段トランジスタへの供給電圧として算出する半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路およびそのテスト方法に関する。
【背景技術】
【０００２】
出力バッファは、所定の電流能力をもつ必要がある。電流能力が低いと、配線やバス等の充放電のスピードが遅くなり、出力電圧の変化が遅れ、信号の遅延が生じる。したがって、ＬＳＩのテスト時において、出力バッファの入出力特性（入力電圧に対する出力電圧）を検査し、良品のみを選別する。
【０００３】
以下、スリーステートバッファ（トライステートバッファ）を例にとって、その検査内容について説明する。図５は、一般的なスリーステートバッファの回路構成例を示す回路図である。図示されるように、このスリーステートバッファは、入力端子（Ｔ１）と、イネーブル信号（Ｓ１）が入力されるイネーブル端子（Ｔ２）と、前段の論理ゲート（ナンドゲート５と、インバータ７と、ノアゲート６）と、ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３と、出力端子（Ｔ５）と、を有する。
【０００４】
ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３は、ソース・ドレイン経路が直列に接続されたＰＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２とで構成される。イネーブル信号（Ｓ１）がローレベル（Ｌ）のときは、ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３を構成する、ＰＭＯＳトランジスタ（Ｍ１）およびＮＭＯＳトランジスタ（Ｍ２）の双方がオフとなり、出力端子（Ｔ５）は、ハイインピーダンス状態（Ｚ状態）となる。イネーブル信号（Ｓ１）がハイレベル（Ｈ）のときは、入力端子（Ｔ１）から入力された信号がそのままの極性で出力端子（Ｔ５）に出力される。  すなわち、入力信号が（Ｈ）のときは、ＰＭＯＳトランジスタ１のゲートが（Ｌ）となって、このＰＭＯＳトランジスタ（Ｍ１）がオンし、出力端子（Ｔ５）は（Ｈ）となる。一方、入力信号が（Ｌ）のときは、ＮＭＯＳトランジスタ（Ｍ２）のゲートが（Ｈ）となって、このＮＭＯＳトランジスタ（Ｍ２）がオンし、出力端子（Ｔ５）は（Ｌ）となる。
【０００５】
図６は、スリーステートバッファに関するテストの内容を説明するための図である。スリーステートバッファのテストを行うときは、イネーブル信号（Ｓ１）がハイレベル（Ｈ）となり、続いて、図５に示されるように、入力信号（Ｓ２）をローレベル（Ｌ）からハイレベル（Ｈ）に変化させ、ＬＳＩテスタにより、出力信号のレベルの変化を観測する。図６に示されるように、出力信号のレベルを観測する期間は、例えば、ＴＫ０〜ＴＫ４に区分され、各区間に一つの出力判定ポイント（Ａ〜Ｅ）が設定される。ＬＳＩの微細化に伴い、出力判定ポイント（A〜E）の各々間の間隔は非常に短くなっている（例えば、数ｎｓ程度）。
【０００６】
図６中、点線で示されるＣ１は、試作時もしくは正常な製造工程で生産された、良品のスリーステートバッファの出力波形であり、実線で示されるＣ２は、製造工程におけるデバイスのサイズ等のばらつきにより、ドライブ能力が低下し、不良品と判定されるスリーステートバッファの出力波形である。また、Ｖｔｈは、出力信号のローレベル（Ｌ）とハイレベル（Ｈ）を判定するためのしきい値電圧（判定境界）である。図６の上側に記載されるように、ＬＳＩテスタの出力期待値は、出力判定ポイントAにおいてはローレベル（L）、出力判定ポイントB，C，D，Eにおいては、ハイレベル（H）である。正常なスリーステートバッファの場合は、出力波形Ｃ１から明らかなように、出力判定ポイントBにおいて、ハイレベル（H）と判定される。しかし、ドライブ能力の低下したスリーステートバッファでは、出力波形Ｃ２から明らかなように、出力信号の立ち上がりが遅れ、その結果として、ローレベル（L）と判定され、不良品となる。
【０００７】
以上の例からわかるように、出力バッファのドライブ能力が低下すると、出力信号線の充放電が遅れて、ＬとＨの切り替わり期間（図６の区間ＴＫ１）において、出力期待値と相違した測定結果が得られ、不良品となる。しかし、出力判定ポイント（A〜E）の各々間の間隔は非常に短く（例えば、数ｎｓ程度）、良否判定には、微妙な要素も多い。出力バッファを構成するトランジスタのサイズが大きく、電流能力が十分な場合は問題はないが、特に、設計上、トランジスタのサイズが小さく、電流能力が小さい出力バッファの場合は、ＨとＬの判定がむずかしくなり、出力バッファの動作テストが不安定化する場合がある。なお、ドライブ能力が低い出力バッファのテストに関し、その安定性を向上させる技術としては、特許文献１に開示される技術がある。
【特許文献１】特開２０００−３０７４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
出力バッファのドライブ能力は、その出力バッファが搭載されるＬＳＩの仕様によって決まっている。出力電流が２〜４mＡ程度と、非常にドライブ能力が低く設定されている出力バッファの場合は、特に、ＨとＬの判定がむずかしくなり、テストが不安定化する。  つまり、ＬＳＩをテストするときは、テスト対象のＬＳＩとＬＳＩテスタとを接続する必要があり、その接続線には、かなり大きな容量が付加されている。ＬＳＩテスタ側における付加容量は、微細加工されたトランジスタやＬＳＩ内部の信号線に寄生する容量（寄生容量）よりも大きくなる場合もある。
【０００９】
したがって、上記のように、非常にドライブ能力が低く設定されている出力バッファでは特に、テスタ側の付加容量の影響によって（つまり、測定条件が悪く）、あるいは、これに、トランジスタサイズ等のばらつきによる影響が加わり、その結果、多少の特性劣化はあるにしろ、本来なら不良品とする程ではないのに、測定時の悪条件ゆえに、運悪く、不良品と判定される場合が、かなり頻繁に生じるおそれがある。
【００１０】
先に説明したように、近年の超ＬＳＩにおいては、出力判定ポイント（図６のＡ〜Ｅ）の間隔はそれぞれ数ｎｓという、非常に短い間隔であり、また、出力端子に付加されるテスタの付加容量は実際の使用条件よりも通常大きく、このようなＬＳＩのテストでは、良品まで不良品と判定してしまう場合が多く含まれる。実際、最近の超ＬＳＩの量産時において、テスタ側の付加容量によるテストの不安定化および製造工程のばらつきに起因して、不良品と判定されるチップ数が増え、歩留が低下するという現象が生じており、このことが、大きな課題となっている。
【００１１】
ここで、特許文献１に記載の技術では、出力バッファの電流能力が小さい場合のテストの不安定性を解消するために、トランジスタのゲートに与える電圧を変更できる構成（通常の動作モードおよびテストモードに応じて、ゲート電位を切り換えることが可能な構成）を採用している。
【００１２】
しかし、このような、トランジスタのゲート電位を単に切り換えるという手法では、逆に、本来、不良品として選別される出力バッファを、良品としてしまう場合が発生する。  すなわち、そのゲート電位の切換の結果として、トランジスタが本来的に不良品であるにもかかわらず、そのトランジスタの低い特性を必要以上にカバーしてしまい、本来のデバイスの欠陥を見えなくしてしまう場合も生じ得る。
【００１３】
特に、本発明で問題としているような、非常に微細で、かつ、トランジスタサイズが非常に小さく、設計上、ドライブ能力を小さくせざるを得ないような出力バッファについてのテストにおいて、安易にゲート電位の変更をしたのでは、かえって、テストの信頼性を損なう結果となる。つまり、出力バッファといっても、いろいろな種類があり、テストに際しては、出力バッファのタイプ、特性を考慮しなければならず、また、使用する製造プロセス技術毎の製造誤差も考慮しなければならず、このような詳細な配慮なく、ゲート電位を大ざっぱに変更すると、テストの精度自体を低下させるおそれがある。すなわち、特許文献１に記載の技術は、本発明が対象としている、「きわめて微細なＬＳＩの、トランジスタサイズが非常に小さい、電流能力がきわめて低い出力バッファ」には、使用できない。
【００１４】
本発明は、出力バッファを含む半導体集積回路のテストにおける、不必要な不良品判定を減らし、歩留の改善を図ることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路は、出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路であって、前記出力段トラジスタの良品判定基準となる入力電圧対出力電流特性を記憶するメモリと、前記出力段トランジスタの測定時の入力電圧に対する出力電流特性と前記メモリに記憶された出力電流特性との比較結果に応じた補正電圧を前記出力段トランジスタへの供給電圧として算出する補正電圧算出手段とを備える。
【００１６】
出力バッファのドライブ能力が規定値から外れていたとしても、それが、その出力バッファの欠陥によるもの（つまり、本来の不良品）であるか、不利な測定環境（テスタの測定系に大きな付加容量がついている点）や製造誤差により、たまたま運悪く不良判定されてしまったもの（本来は、良否と判定してもよいもの）であるかを慎重に見極め、前者のみを不良と判定することができるようにする。このために、テスト対象の出力バッファを搭載するＬＳＩの内部に、その出力バッファのテストを補助する機能を設ける。つまり、メモリに、出力バッファを構成する出力段トランジスタの、正常な電圧／電流特性を記憶させておくと共に、補正電圧算出手段を設ける。テスト時には、まず、ＬＳＩテスタが、各出力段トランジスタの電圧／電流特性を実測し、メモリに記憶されている特性と比較し、両者が所定範囲（許容範囲）内で同一性があるか否かを調べる。同一性が肯定されない場合には、補正電圧算出手段が、メモリに記憶されている電圧／電流特性と実測により得られた電圧／電流特性との差異に基づき、ＬＳＩの規格に抵触しない範囲内で、次のテスト（再テスト）時に、出力段トランジスタに与える、最適な入力電圧レベルを算出し、その結果をＬＳＩテスタに提供する。この「最適な入力電圧レベル」は、不利な測定環境（テスタの測定系に大きな付加容量がついている点）や製造誤差などを、電気的に補償し、見えなくしてしまう（つまり、悪条件のマスク）という意義をもつ。この最適な入力電圧を出力段トランジスタに与え、その結果として出力電流値が、所望の電流値付近にまで改善されれば、その出力段トランジスタは、不利な測定環境等で運悪く不良品判定されたものであることがわかり、良品となり、救済される。したがって、歩留まりの不当な低下が防止される。一方、それでも出力電流値に所望の改善が見られない場合には、真の不良品と判定でき、排除することができる。
【００１７】
本発明において、前記出力段トランジスタは、ＣＭＯＳ出力回路を構成するＰチャネルトランジスタおよびＮチャネルトランジスタであり、前記補正電圧算出手段は、前記ＰチャネルトランジスタおよびＮチャネルトランジスタの各々のゲートに与えるゲート電圧を前記補正電圧として算出する。
【００１８】
ＣＭＯＳ構成の出力回路（プッシュプルタイプの相補出力段トランジスタを用いた、ＣＭＯＳプッシュプル出力バッファ等）の、各出力段トランジスタについて、個別に、電圧／電流能力特性に基づく、慎重なテスト、的確な不良品選別を行えるようにしたものである。
【００１９】
また、本発明において、前記出力バッファを構成する入力段の論理ゲートと前記出力段トランジスタとを電気的に接続した第１の状態と、前記入力段の論理ゲートと前記出力段トランジスタとを電気的に切り離した第2の状態とを選択的に切り替えるスイッチを備える。
【００２０】
出力バッファは、入力段の論理ゲートと、出力段トランジスタとを組み合わせて構成されるタイプのバッファであり、入力段の論理ゲートと、出力段トランジスタとを分離すると共に、ＬＳＩテスタから、各出力段トランジスタに個別に電圧を与えることを可能とするためにスイッチを設けた構成を採用する。従来は、いきなり出力バッファ全体の入出力特性を測定し、これのみによって良否を判定していたが、本態様では、まず、スイッチを切り換えて第２の状態とし、各出力段トランジスタのみにＬＳＩテスタから所定の電圧を与え、電圧／電流特性を調べ、必要に応じて、さらに、最適な入力電圧を与えて再テストを実施して良品／不良品の判定をする。その後、出力段トランジスタが良品と判定されたもののみについて、スイッチを切り換えて第１の状態とし、入力段の論理ゲートを含めた出力バッファ全体のテストを実施し、その出力バッファについての、最終的な良否判定を行う。これにより、論理ゲートと出力段トランジスタとが組み合わされたタイプの出力バッファであっても、出力段トランジスタの見掛け上の電流能力不足に起因する、不要な不良品判定を確実に避けることができ、歩留まり低下を防止することができる。
【００２１】
本発明の半導体集積回路のテスト方法は、出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路のテスト方法であって、前記出力段トランジスタの測定時の入力電圧に対する出力電流特性を前記出力段トラジスタの良品判定基準となる入力電圧対出力電流特性と比較し、比較結果に応じた補正電圧を前記出力段トランジスタへの供給電圧として算出する。
【００２２】
テスト時には、まず、ＬＳＩテスタが、各出力段トランジスタの電圧／電流特性を実測し、メモリに記憶されている特性と比較し、両者が所定範囲（許容範囲）内で同一性があるか否かを調べる（第１のステップ）。同一性が肯定されない場合には、補正電圧算出手段が、メモリに記憶されている電圧／電流特性と実測により得られた電圧／電流特性との差異に基づき、ＬＳＩの規格に抵触しない範囲内で、次のテスト（再テスト）時に、出力段トランジスタに与える、最適な入力電圧レベルを算出し、その結果をＬＳＩテスタに提供する。この「最適な入力電圧レベル」は、不利な測定環境（テスタの測定系に大きな付加容量がついている点）や製造誤差などを、電気的に補償し、見えなくしてしまう（つまり、悪条件のマスク）という意義をもつ。この最適な入力電圧を出力段トランジスタに与え、出力電流値を測定する（第２のステップ）。その結果として出力電流値が、所望の電流値付近にまで改善されれば、その出力段トランジスタは、不利な測定環境等で運悪く不良品判定されたものであることがわかり、良品となり、救済される（第３のステップ）。したがって、歩留まりの不当な低下が防止される。一方、それでも出力電流値に所望の改善が見られない場合には、真の不良品と判定でき、排除することができる。
【発明の効果】
【００２３】
本発明によれば、出力バッファを構成する各出力段トランジスタの電圧／電流特性を実測し、メモリに記憶されている正常特性と比較することができ、さらに、補正電圧算出手段の働きにより、再テストに必要な電圧が自動的に計算され、ＬＳＩテスタに指示されるため、ＬＳＩテスタは、指示された電圧を発生させて再テストを行うことで、余分な負担を負うことなく、再テストを迅速に実施することができる。
【００２４】
補正電圧を供給して行う再テストでは、テスタの測定系に大きな付加容量がついている点や製造誤差等の悪条件はマスクされて見えなくなり、出力段トランジスタが備える、真の電流能力を的確に調べることができる。したがって、その出力段トランジスタが、不利な測定環境等で運悪く不良品判定されたものであるのか、真の不良品であるのか、を的確に判定することができ、前者を良品として救済することができる。
【００２５】
したがって、歩留まりの不当な低下が防止される。このことにより、過剰な不良品を出すことなく安定した歩留で生産が可能となる。一方、真の不良品は、確実に排除することができる。
【００２６】
また、ＣＭＯＳ構成の出力回路（プッシュプルタイプの相補出力段トランジスタを用いた、ＣＭＯＳプッシュプル出力バッファ等）の、各出力段トランジスタについて、個別に、電圧／電流能力特性に基づく、慎重なテスト、的確な不良品選別を行える。
【００２７】
また、論理ゲートと出力段トランジスタとが組み合わされたタイプの出力バッファであっても、スイッチを切り換えて、最初に出力段トランジスタのみの電圧／電流特性の評価を行うことにより、出力段トランジスタの見掛け上の電流能力不足に起因する、不要な不良品判定を確実に避けることができる。したがって、歩留まり低下を防止することができる。
【００２８】
本発明によれば、従来にない、非常に繊細な特性判定を行うことができるため、きわめて微細なＬＳＩの、トランジスタサイズが非常に小さい、電流能力がきわめて低い出力バッファについても、不要な不良品判定を減らし、確実に歩留の改善を図ることが可能となる。
【００２９】
また、測定対象の半導体集積回路自体に、出力バッファのテストを補助するための構成（メモリ、補正電圧算出手段等）が設けられているため、ＬＳＩテスタは、余分な負担を負うことなく、効率的に、迅速にテストを実施することができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
図１は、本発明の、出力バッファのテスト補助機能をもつＬＳＩの構成の一例を示す回路図である。図示されるように、ＬＳＩ２０は、ＣＭＯＳ構成のプッシュプル出力バッファ（ＰチャネルトランジスタＭ１と、ＮチャネルトランジスタＭ２とで構成される）３と、その前段に設けられたスイッチ（ＳＷ１，ＳＷ２）と、スイッチ切換手段１０と、特性記憶メモリ１１と、補正電圧算出手段１２と、リミッタ１３と、入出力端子（Ｔ１〜Ｔ５）と、を備える。
【００３１】
出力バッファ３の電流能力（駆動電流の最大値）は、２ｍＡ〜４ｍＡ程度であり、非常に小さい。このような、微細かつ電流能力の低い出力バッファのテストでは、テスタ側の付加容量によるテストの不安定化およびデバイスの製造工程のばらつきに起因して、不良品と判定されるチップ数が増え、歩留が低下するという現象が生じ易い。
【００３２】
そこで、本実施形態のＬＳＩには、ＬＳＩテスタによる実測の結果として、その出力バッファのドライブ能力が規定値から外れていたとしても、それが、その出力バッファの欠陥によるもの（つまり、本来の不良品）であるか、不利な測定環境（テスタの測定系に大きな付加容量がついている点）や製造誤差により、たまたま運悪く不良判定されてしまったもの（本来は、良否と判定してもよいもの）であるかを慎重に見極め、前者のみを不良と判定することができるようにするために、ＬＳＩテスタによるテストを補助する機能が設けられている。
【００３３】
このテスト補助機能は、スイッチ切換手段１０と、特性記憶メモリ１１と、補正電圧算出手段１２と、リミッタ１３とにより、実現される。スイッチ切換手段１０は、ＬＳＩテスタ３０から、入出力端子Ｔ５を介して与えられる切換指示信号に従い、スイッチ（ＳＷ１，ＳＷ２）を、切り換える働きをする。すなわち、通常動作モード（状態１）の場合は、スイッチ（ＳＷ１，ＳＷ２）は、ａ端子側に切り換えられ、テストモード（状態２）の場合は、ｂ端子側に切り換えられる。
【００３４】
特性記憶メモリ１１には、出力バッファ３を構成する出力段トランジスタ（Ｍ１，Ｍ２）の、正常な電圧／電流特性（例えば、試作品の評価時に測定した、精度の高い良品についての特性）が記憶されている。特性記憶メモリ１１に記憶されている特性は、実測の結果として得られる出力段トランジスタの特性を比較判定する場合の基準となるものである。
【００３５】
補正電圧算出手段１２は、ＬＳＩテスタ３０により実測された、出力段トランジスタ（Ｍ１，Ｍ２）の電圧／電流特性を、特性記憶メモリ１１に記憶されている特性と比較した結果、所定範囲（許容範囲）内の一致が確認できない場合に、ＬＳＩテスタ３０が入出力端子Ｔ５を介してＬＳＩテスタ３０から与えられる制御信号（実測値の情報を含む）に従って、不利な測定環境（テスタの測定系に大きな付加容量がついている点）や製造誤差などを電気的に補償し、見えなくしてしまう（つまり、悪条件のマスク）に必要な補正電圧を算出し、その補正電圧を加味して、最適な入力電圧レベルを算出する。
【００３６】
すなわち、補正電圧算出手段１２は、特性記憶メモリ１１に記憶されている電圧／電流特性と実測により得られた電圧／電流特性との差異に基づき、出力段トランジスタ（Ｍ１，Ｍ２）に与えるべき、最適な入力電圧レベルを算出する（この点は、図２を用いて後述する）。
【００３７】
算出された最適入力電圧（あるいは、補正電圧単独でもよい）は、リミッタ１３によるレベル制限を受けた後、入出力端子Ｔ４を介して、ＬＳＩテスタ３０に与えられる。リミッタ１３を介在させるのは、無制限な電圧の補正を認めると、ＬＳＩ２０の規格に抵触するようなレベルの電圧（ＬＳＩを故障させるような電圧の他、不利な測定環境や製造誤差などを電気的に補償し、見えなくしてしまうような、本発明の趣旨を逸脱するようなレベルの電圧を含む）を、出力段トランジスタに与えることもあり得るから、これを事前に防止する必要があるからである。すなわち、リミッタ１３を設けることで、「ＬＳＩ２０の規格に抵触しない範囲内」で、次のテスト（再テスト）時に、出力段トランジスタ（Ｍ１，Ｍ２）に与えるべき最適な入力電圧レベルを算出し、その結果をＬＳＩテスタ３０に提供することが可能となる。
【００３８】
ＬＳＩテスタ３０が、その最適な入力電圧を、入出力端子（Ｔ１，Ｔ３）を介して、各出力段トランジスタ（Ｍ１，Ｍ２）に与え、その結果として出力される電流の値を、入出力端子（Ｔ３）を介してモニタする。そして、出力電流値が、所望の電流値付近にまで改善されれば、その出力段トランジスタは、不利な測定環境等で運悪く不良品判定されたものであることがわかり、良品となり、救済される。したがって、歩留まりの不当な低下が防止される。一方、それでも出力電流値に所望の改善が見られない場合には、真の不良品と判定でき、排除することができる。
【００３９】
次に、特性記憶メモリ１１に記憶する電圧／電流特性の作成、ならびに、補正電圧算出手段１２の具体的な動作について、図２を用いて説明する。図２は、出力段トランジスタの特性、特性記憶メモリ１１に記憶する電圧／電流特性の作成手順、ならびに、補正電圧算出手段の具体的な動作を説明するための図である。まず、出力段トランジスタの特性について説明する。
【００４０】
図２において、特性線Ｃ１は、エンハンスメント型ＮチャネルＭＯＳトランジスタ（図１の出力段トランジスタＭ２）の、ゲート・ソース間電圧（ＶＧＳ）とドレイン電流（ＩＤ）との関係を示している。同様に、特性線Ｃ３は、エンハンスメント型ＰチャネルＭＯＳトランジスタ（図１の出力段トランジスタＭ１）の、ゲート・ソース間電圧（ＶＧＳ）とドレイン電流（ＩＤ）との関係を示している。ここでは、エンハンスメント型ＮチャネルＭＯＳトランジスタ（図１の出力段トランジスタＭ２）を例にとり説明する。
【００４１】
図２中、特性線Ｃ２は、エンハンスメント型ＮチャネルＭＯＳトランジスタ（図１の出力段トランジスタＭ２）の電流能力が低く測定された場合（すなわち、ＬＳＩテスタの測定系に付加される大きな容量の影響や、あるいは、デバイスの製造ばらつきに起因して、電流能力が低く判定された場合）の特性を示している。
【００４２】
次に、特性記憶メモリ１１に記憶する電圧／電流特性の作成手順について説明する。正常に製造された試作品の評価時において、図１のスイッチ（ＳＷ１，ＳＷ２）をｂ端子側に切り換えてゲート電位を独立して制御できるモードとし、図１の入出力端子（Ｔ１，Ｔ３）を介して正確な電圧を入力し、その電圧レベルを少しずつ変化させ、出力バッファ３の特性を測定し、ゲート電位と出力電流の対比表（特性表：例えば、図２の特性線Ｃ１，Ｃ３をデジタルデータで表現したテーブル）を作成し、その作成された対比表（特性表）を、一旦、ＬＳＩ２０内部の特性記憶メモリ１１に記憶する。そして、その記憶されている値を読み出してテストパターン化し、他のＬＳＩにも書き込めるようにテストプログラム化する。
【００４３】
量産品のテスト時においては、テストプログラム化した対比表を、試験対象のＬＳＩ２０に書き込み、しかる後、スイッチ（ＳＷ１，ＳＷ２）をｂ端子側に切り換える。そして、テストプログラム化された上記の対比表に従ってゲート電圧を少しずつ変化させていき、出力段トランジスタ（Ｍ１，Ｍ２）の出力電流の電流量を測定して、入力電圧／出力電流特性を調べる。その特性が、上記の対比表が示す特性と一定の範囲内で同一であれば、その出力段トランジスタ（Ｍ１，Ｍ２）は、良品であると判定できる。
【００４４】
ここで、対比表が示す特性と一定の範囲内の一致が確認できない場合は、補正電圧算出手段１２が、補正電圧を求め、再テストに必要な入力電圧を算出する。すなわち、実測した特性（図２の特性線Ｃ２）を、正規の特性（対比表の特性：図２の特性線Ｃ１）と比較した場合に、その電流量が小さかった場合は、両者の差に基づき、最適なゲート電圧を算出する。図２において、ＶＧＳがＶ１のときの電流量の差は、（Ｉ２−Ｉ１）である。この電流量の差を補償するためには、補正電圧Ｖｍを追加して、ＶＧＳをＶ２に補正すればよい。
【００４５】
ここで、ＣＭＯＳプッシュプル出力バッファ３の入力電圧を、電源電圧（ＶＤＤ）とグランドとの間でスイッチングしている場合（ロジック回路の場合）を想定する。ここでは、Nチャネルトランジスタ（Ｍ２）の駆動電圧として、ＬＳＩ２０を破壊しない範囲内で、かつ、必要以上の電圧を与えないという条件の下で、ＶDDより補正電圧Ｖｍだけ高い電圧を設定する。
【００４６】
なお、Ｐチャネルトランジスタの場合も同様であり、Pチャネルトランジスタ（Ｍ１）に対しては、ＬＳＩ２０を破壊しない範囲内で、かつ、必要以上の電圧を与えないという条件の下で、マイナス電圧（負電位）を与える。また、同様に、特性記憶メモリ１１に記憶されている対比表に対して、実際の電流量が大きすぎる場合は、上記の例とは逆に、Pチャネルトランジスタ（Ｍ１）のゲート電位をグランドレベルより少し高くし、また、NチャネルトランジスタＭ２のゲート電位をVDDより少し低く設定する。
【００４７】
このようにすれば、ＬＳＩテスタ３０側に、大きな付加容量がついていたとしても、あるいは、トランジスタサイズ等が、運悪く、悪い方向にばらついてしまったような場合でも、その悪条件を電気的に補償して、見えなくすることができる。すなわち、試験対象のＬＳＩ２０に搭載されている出力段トランジスタ（Ｍ１，Ｍ２）の電流能力の測定条件は、見掛け上、試作品の評価時における電流能力の測定条件と同等になる。
【００４８】
上記したように、ＬＳＩテスタ３０は、補正電圧算出手段１２が算出した電圧を、入出力端子（Ｔ３）を介してＮチャネルＭＯＳトランジスタ（Ｍ２）に与え、その出力電流の値を、入出力端子（Ｔ２）を介して測定する。その結果として出力電流値が、所望の電流値付近にまで改善されれば、その出力段トランジスタは、不利な測定環境等で運悪く不良品判定されたものであることがわかり、良品となり、救済される。したがって、歩留まりの不当な低下が防止される。一方、それでも出力電流値に所望の改善が見られない場合には、真の不良品と判定でき、排除される。
【００４９】
このように、本実施形態のＬＳＩによれば、出力バッファを構成する各出力段トランジスタの電圧／電流特性を実測し、メモリに記憶されている正常特性と比較することができ、さらに、補正電圧算出手段１２の働きにより、再テストに必要な電圧が自動的に計算され、ＬＳＩテスタ３０に指示されるため、ＬＳＩテスタ３０は、指示された電圧を発生させて再テストを行うことで、余分な負担を負うことなく、再テストを迅速に実施することができる。また、その最適入力電圧を供給して行う再テストでは、ＬＳＩテスタ３０の測定系に大きな付加容量がついている点や製造誤差等の悪条件はマスクされて見えなくなり、出力段トランジスタが備える、真の電流能力を的確に調べることができる。
【００５０】
したがって、その出力段トランジスタが、不利な測定環境等で運悪く不良品判定されたものであるのか、真の不良品であるのか、を的確に判定することができ、前者を良品として救済することができ、歩留まりの不当な低下が防止される。このことにより、過剰な不良品を出すことなく安定した歩留で生産が可能となる。その一方、真の不良品は、確実に排除することができる。
【００５１】
（第２の実施形態）
図３は、本発明の半導体集積回路の他の例（スリステートバッファを備える例）を示す回路図である。図３のＬＳＩの基本的構成は、図１の構成と同じである。ただし、図３では、出力バッファとして、スリステートバッファを使用しており、これに伴い、入出力端子として、Ｔ１０〜Ｔ１６が用いられる点で、図１とは異なる。
【００５２】
スリーステートバッファは、入力端子（Ｔ１０）と、イネーブル信号（Ｓ１）が入力されるイネーブル端子（Ｔ１１）と、前段の論理ゲート（ナンドゲート５と、インバータ７と、ノアゲート６）と、ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３と、出力端子（Ｔ４）と、を有する。ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３は、ソース・ドレイン経路が直列に接続されたＰＭＯＳトランジスタ（Ｍ１）と、ＮＭＯＳトランジスタ（Ｍ２）とで構成される。
【００５３】
イネーブル信号（Ｓ１）がローレベル（Ｌ）のときは、ＣＭＯＳ構成の出力回路（ＣＭＯＳプッシュプルバッファ）３を構成する、ＰＭＯＳトランジスタ（Ｍ１）およびＮＭＯＳトランジスタ（Ｍ２）の双方がオフとなり、出力端子（Ｔ１４）は、ハイインピーダンス状態（Ｚ状態）となる。イネーブル信号（Ｓ１）がハイレベル（Ｈ）のときは、入力端子（Ｔ１０）から入力された信号がそのままの極性で出力端子（Ｔ１４）に出力される。  すなわち、入力信号が（Ｈ）のときは、ＰＭＯＳトランジスタ１のゲートが（Ｌ）となって、このＰＭＯＳトランジスタ（Ｍ１）がオンし、出力端子（Ｔ５）は（Ｈ）となる。一方、入力信号が（Ｌ）のときは、ＮＭＯＳトランジスタ（Ｍ２）のゲートが（Ｈ）となって、このＮＭＯＳトランジスタ（Ｍ２）がオンし、出力端子（Ｔ１４）は（Ｌ）となる。
【００５４】
このように、本実施形態で使用される出力バッファは、入力段の論理ゲートと、出力段トランジスタとを組み合わせて構成されるタイプのバッファである。そして、図３のＬＳＩ２０では、入力段の論理ゲート（５〜７）と、出力段トランジスタ（Ｍ１，Ｍ２）とを分離すると共に、ＬＳＩテスタ３０から、各出力段トランジスタ（Ｍ１，Ｍ２）に個別に電圧を与えることを可能とするために、スイッチ（ＳＷ１，ＳＷ２）を設けた構成を採用する。
【００５５】
また、前掲の実施形態と同様に、ＬＳＩテスタ２０に、ＬＳＩテスタ３０によるテストを補助する機能が設けられている。このテスト補助機能は、前掲の実施形態と同様に、スイッチ切換手段１０と、特性記憶メモリ１１と、補正電圧算出手段１２と、リミッタ１３とにより、実現される。その動作は、先に説明した動作と同じである。
【００５６】
従来は、いきなり出力バッファ全体の入出力特性を測定し、これのみによって良否を判定していたが、本実施形態では、まず、スイッチ（ＳＷ１，ＳＷ２）をｂ端子側に切り換えてテストモードとし、前段の論理ゲートを切り離す。そして、各出力段トランジスタ（Ｍ１，Ｍ２）のみにＬＳＩテスタから所定の電圧を与え、電圧／電流特性を調べ、必要に応じて、さらに、最適な入力電圧を与えて再テストを実施して良品／不良品の判定をする。その後、出力段トランジスタ（Ｍ１，Ｍ２）が良品と判定されたもののみについて、今度は、スイッチ（ＳＷ１，ＳＷ２）を切り換えて通常の動作モードとし、入力段の論理ゲートを含めた出力バッファ全体のテスト（先に、図６を用いて説明した内容のテスト）を実施する。これにより、前段の論理ゲート（５〜７）に欠陥があるものや、前段の論理ゲート（５〜７）と後段の出力バッファ（３）との接続に問題があるもの等が、不良品として選別され、排除される。
【００５７】
このように、本実施形態では、出力バッファ全体のテストに先立ち、まず、出力段トランジスタの電流能力が正常とみなせるか否かを慎重に判定するようにした。これにより、論理ゲートと出力段トランジスタとが組み合わされたタイプの出力バッファであっても、出力段トランジスタの見掛け上の電流能力不足に起因する、不要な不良品判定を確実に避けることができ、歩留まり低下を防止することができる。したがって、過剰な不良品を出すことなく安定した歩留でＬＳＩの生産が可能となる。。
【００５８】
（第３の実施形態）
図４は、本発明の半導体集積回路のテスト方法の主要な手順を説明するためのフロー図である。図示されるように、本発明では、まず、出力段トランジスタの各々の電流能力の試験を行う（Ｓ１００）。その結果、所望の特性が得られれば、出力バッファ全体の試験を行う（Ｓ１０７）。なお、出力バッファ自体が、出力段トランジスタのみからなる場合には、Ｓ１０７は省略される。
【００５９】
Ｓ１００において、所望の特性が得られない場合には、特性記憶メモリに記憶されている標準的な特性の電流値と比較して、実測された特性の電流値が大きいか小さいかを判定する（Ｓ１０２）。そして、それぞれの判定結果に応じて、悪条件を解消するためのゲート電圧の調整を実施する（Ｓ１０３）。
【００６０】
この結果として出力バッファから出力される電流の値を測定して再試験を実施し（Ｓ１０５）、所望の電流値まで電流値が改善されている場合には（Ｓ１０６）、出力段トランジスタは良品とみなして、Ｓ１０７に進み、出力バッファ全体の試験を行う。一方、Ｓ１０６において、所望の電流値の改善が認められない場合には、試験を終了する。
【００６１】
このように、本発明によれば、ＬＳＩテスタ側に大きな容量が寄生したり、あるいは、製造工程のばらつきにより、出力バッファ回路のドライブ能力に差が生じ、運悪く、不良品と判定されるような場合でも、製品規格を満足する範囲内であれば、そのような条件の悪さをカバーして、適正な測定環境の下で、出力段トランジスタの電流能力を的確に把握することができ、安定してテストを行うことができるようになる。このことにより過剰な不良品を出すことなく安定した歩留で生産が可能となる
【産業上の利用可能性】
【００６２】
本発明の半導体集積回路およびそのテスト方法は、微細なＬＳＩに搭載される、電流能力が低い出力バッファのテストに際し、不要な不良品判定を減らして、歩留まりを改善できる効果があり、出力バッファを構成する出力段トランジスタに対する電圧供給により前記出力段トランジスタの良品判定を行う機能を有する半導体集積回路ののテスト技術等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体集積回路の構成の一例を示す回路図
【図２】本発明の動作を説明するための図
【図３】本発明の半導体集積回路の他の例（スリステートバッファを備える例）を示す回路図
【図４】本発明の半導体集積回路のテスト方法の主要な手順を説明するためのフロー図
【図５】一般的なスリーステートバッファの回路構成例を示す回路図
【図６】スリーステートバッファに関するテストの内容を説明するための図
【符号の説明】
【００６４】
３  ＣＭＯＳ構成のプッシュプル出力バッファ
１０  スイッチ切換手段
１１  特性記憶メモリ
１２  補正電圧算出手段
１３  リミッタ
２０  ＬＳＩ
３０  ＬＳＩテスタ
Ｔ１〜Ｔ５  入出力端子
Ｍ１  出力段トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｍ２  出力段トランジスタ（ＮチャネルＭＯＳトランジスタ）
【図１】
2006025100.tif 000003
【図２】
2006025100.tif 000004
【図３】
2006025100.tif 000005
【図４】
2006025100.tif 000006
【図５】
2006025100.tif 000007
【図６】
2006025100.tif 000008