(57)【要約】【課題】高誘電率の絶縁膜を含む半導体素子及びその製造方法を提供する。【解決手段】半導体基板にそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つの物質を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む高誘電率の絶縁膜を含む半導体メモリ素子。【選択図】図３Ｄ
2006203200.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ素子において、
半導体基板にそれぞれ形成された第１及び第２不純物領域と、
前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つの物質を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極層と、を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記絶縁膜は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の化学式を有し、その誘電定数は３．９〜１０であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層、及びブロッキング酸化層を含み、前記トンネリング酸化層またはブロッキング酸化層は、((Ｈｆ，Ｚｒ，Ｙ or Ｚｒ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の誘電体層であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記絶縁膜は、ＡｌまたはＮを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
半導体メモリ素子の製造方法において、
（ａ）半導体基板上にＨｆ、Ｚｒ、Ｙまたはランタン系金属のうち少なくとも何れか一つの物質を含む絶縁膜を形成し、前記絶縁膜上にゲート電極層を形成する段階と、
（ｂ）前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、
（ｃ）露出された前記半導体基板の両側上部にドーパントをドーピングして第１及び第２不純物領域をそれぞれ形成する段階と、
（ｄ）前記第１及び第２不純物領域を活性化させるために熱処理を実施する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項６】
前記（ａ）段階の前記絶縁膜は、
前記基板上にトンネリング酸化層、電荷保存層、及びブロッキング酸化層を順次に蒸着して形成し、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)であることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項７】
前記（ａ）段階の前記絶縁膜は、
前記基板上にトンネリング酸化層、電荷保存層、及びブロッキング酸化層を順次に蒸着して形成し、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６)であることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項８】
前記絶縁膜は、３．９〜１０の誘電定数を有することを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項９】
前記絶縁膜は、ＡｌまたはＮを含んで形成することを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項１０】
半導体メモリ素子において、
半導体基板にそれぞれ形成された第１及び第２不純物領域と、
前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆ、Ｚｒ、Ｙまたはランタン系金属のうち少なくとも何れか一つの物質を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極層と、を含むことを特徴とする半導体メモリ素子。
【請求項１１】
前記絶縁膜は、
前記第１及び第２不純物領域と接触するトンネリング酸化層と、
前記トンネリング酸化層上に形成された電荷保存層と、
前記電荷保存層上に形成されたブロッキング酸化層と、を含み、
前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の化学式を有する誘電物質より形成されたことを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項１２】
前記絶縁膜は、
前記第１及び第２不純物領域と接触するトンネリング酸化層と、
前記トンネリング酸化層上に形成された電荷保存層と、
前記電荷保存層上に形成されたブロッキング酸化層と、を含み、
前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６)の化学式を有する誘電物質より形成されたことを特徴とする請求項１０に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率の絶縁膜を含む半導体メモリ素子及びその製造方法に係り、より詳細には半導体メモリ素子の製造時に高い熱処理温度でも意図せぬ結晶化を防止できるように高ｋ（ｈｉｇｈ−ｋ）物質としてＨｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つを含む半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の性能は、情報保存容量とその情報の記録及び消去速度を増加させることに重点を置いて発展されてきた。このような半導体メモリは、回路的に連結された多数のメモリ単位セルを含む。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを含む。ＤＲＡＭの場合、速いアクセス処理の長所があるが、保存された信号の保有時間が短い揮発性メモリ素子である。
【０００４】
不揮発性メモリ素子の代表的な例はフラッシュメモリ素子である。そして、現在ＳＯＮＯＳメモリ素子、ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭなど多様な形態のメモリ素子が開発されている。フラッシュメモリ素子、ＳＯＮＯＳメモリ素子またはフローティングゲート型メモリ素子では共通的に誘電定数の高い誘電物質(Ｈｉｇｈ−ｋ)を使用している。
【０００５】
図１Ａ及び図１Ｂは、従来技術によるメモリ素子、具体的には高ｋを使用したＳＯＮＯＳメモリ素子の製造工程を示す図面である。
【０００６】
図１Ａを参照すると、半導体基板１１上にトンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５、及びゲート電極層１６を順次に形成させ、予め設定されたゲート幅に合わせてトンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５、及びゲート電極層１６の両側部を除去し、半導体基板１１の両側上部の表面を露出させる。トンネリング酸化層１３は約３ｎｍ厚さのＳｉＯ２より形成させ、電荷保存層１４はＨｆＯ２より形成させ、ブロッキング酸化層１５は約１０ｎｍ厚さのＡｌ２Ｏ３より形成させうる。
【０００７】
図１Ｂを参照すると、トンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５及びゲート電極層１６からなる構造のゲート両側に露出された半導体基板１１の両側上部に所定の不純物（ｄｏｐａｎｔ）、例えばＢまたはＰなどをイオン注入などによりドーピングする。この時に使われる不純物は、半導体基板１１のドーピング形態によって選ばれ、半導体基板１１がｎ型である場合、第１不純物領域１２ａ及び第２不純物領域１２ｂは、主にＩＩＩ族物質を注入してｐ型でドーピングし、半導体基板１１がｐ型である場合には主にＶ族物質を注入してｎ型でドーピングする。各層の物質は、例えば、トンネリング酸化層１３はＳｉＯ２、電荷保存層１４はＨｆＯ２、そして、ブロッキング酸化層はＡｌ２Ｏ３より形成され、その他に多くの選択可能な物質を使用しうる。
【０００８】
図１Ｂのように半導体基板１１に不純物を注入した後に、図１Ｃに示したように、通常第１不純物領域１２ａ及び第２不純物領域１２ｂを活性化させるために熱処理工程が行なわれる。このために９００〜１０００℃の高温で加熱する。このような高温熱処理工程によってはじめて不純物領域が活性化されて結晶化された第１不純物領域１２ａ’及び第２不純物領域１２ｂ’になる。
【０００９】
しかし、前記した高温熱処理工程は半導体メモリ素子のゲート構造に一般的に使用する高誘電定数の誘電物質、すなわち高ｋ物質の結晶化を誘導する恐れがある。一般に、初期蒸着状態で非晶質状態である場合には半導体メモリ素子の作動の際、例えば、ゲート電極１６との絶縁特性を維持することが重要である。しかし、ブロッキング酸化層１５の物質が高温の熱処理工程を通じて結晶化される場合、粒界領域などを通じて漏れ電流が発生してメモリ素子の特性に悪影響を及ぼす恐れがある。
【００１０】
例えば、トンネリング酸化層１３は約３０Åの厚さのＳｉＯ２、電荷保存層１４はＨｆＯ２、そして、ブロッキング酸化層１５は約１００Åの厚さのＡｌ２Ｏ３より形成し、高温熱処理して製造したメモリ素子の特性を図２Ａ〜図２Ｃに示した。
【００１１】
図２Ａは、酸素雰囲気において、７００℃、８００℃及び９００℃で熱処理した場合の半導体メモリ素子のＩＶ特性グラフである。図２Ａを参照すると、０Ｖに接近する場合に徐々に電流密度も減少するが、電流密度の場合に０より大きい値に接近することが分かる。特に、より高温(９００℃)で熱処理した場合にはより大きい値の電流密度を表すことが分かる。
【００１２】
図２Ｂは、図１Ａ及び図１Ｂにより製造された半導体メモリ素子を７００℃、８００℃、９００℃、９５０℃及び１０００℃で熱処理した後に測定したＸＲＤ(Ｘ−ｒａｙ回折)グラフである。図２Ｂを参照すると、熱処理温度を高めるほど７０°の左側のＡｌ２Ｏ３ピークが次第に著しく形成されて結晶化が進行されたことが分かる。すなわち、熱処理温度が高いほど結晶化がよく発生する。
【００１３】
図２Ｃは、図１Ａ及び図１Ｂにより製造された半導体メモリ素子に対して熱処理温度によるリテンション特性を測定したグラフである。熱処理温度が８００℃以下では０.２以下の良いリテンション特性値を表すが、９００℃で熱処理した場合にはリテンション特性が特に悪くなることが分かる。
【００１４】
結果的に、高温熱処理工程による高ｋ物質の結晶化が半導体メモリ素子の特性に悪影響を及ぼすことを確認することができる。従って、高温熱処理工程でも高ｋ物質の結晶化が防止できる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、前記問題点を解決するために、半導体メモリ素子の高ｋ物質としてＨｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートを使用することによって、製造工程中の、第１及び第２不純物領域の活性化のための高温熱処理工程においても熱的安定性を有する半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記目的を達成するために本発明は、半導体メモリ素子において、半導体基板にそれぞれ形成された第１及び第２不純物領域と、前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つの物質を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子を提供する。
【００１７】
本発明において、前記絶縁膜は、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の化学式を有し、その誘電定数は３．９〜１０であることを特徴とする。
【００１８】
本発明において、前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記トンネリング酸化層またはブロッキング酸化層は、((Ｈｆ、Ｚｒ、Ｙ or Ｚｒ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の誘電体層であることを特徴とする。
【００１９】
本発明において、前記絶縁膜は、ＡｌまたはＮを含むことを特徴とする。
【００２０】
また、本発明は、半導体メモリ素子の製造方法において、（ａ）半導体基板上にＨｆ、Ｚｒ、Ｙまたはランタン系金属のうち少なくとも何れか一つの物質を含む絶縁膜を形成し、前記絶縁膜上にゲート電極層を形成する段階と、（ｂ）前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、（ｃ）露出された前記半導体基板の両側上部にドーパントをドーピングして第１及び第２不純物領域をそれぞれ形成する段階と、（ｄ）前記第１及び第２不純物領域を活性化させるために熱処理を実施する段階と、を含む半導体メモリ素子の製造方法を提供する。
【００２１】
本発明において、前記（ａ）段階の前記絶縁膜は、前記基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に蒸着して形成し、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ、Ｚｒ、Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)であることを特徴とする。
【００２２】
本発明において、前記（ａ）段階の前記絶縁膜は、前記基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に蒸着して形成し、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ、Ｚｒ、Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６)であることを特徴とする。
【００２３】
本発明において、前記絶縁膜は、３．９〜１０の誘電定数を有することを特徴とする。
【００２４】
本発明において、前記絶縁膜は、ＡｌまたはＮを含んで形成することを特徴とする。
【００２５】
また、本発明は、半導体メモリ素子において、半導体基板にそれぞれ形成された第１及び第２不純物領域と、前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆ、Ｚｒ、Ｙまたはランタン系金属のうち少なくとも何れか一つの物質を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子を提供する。
【００２６】
本発明において、前記絶縁膜は、前記第１及び第２不純物領域と接触するトンネリング酸化層と、前記トンネリング酸化層上に形成された電荷保存層と、前記電荷保存層上に形成されたブロッキング酸化層と、を含み、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ、Ｚｒ、Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)の化学式を有する誘電物質より形成されたことを特徴とする。
【００２７】
本発明において、前記絶縁膜は、前記第１及び第２不純物領域と接触するトンネリング酸化層と、前記トンネリング酸化層上に形成された電荷保存層と、前記電荷保存層上に形成されたブロッキング酸化層と、を含み、前記トンネリング酸化層または前記ブロッキング酸化層は、((Ｈｆ、Ｚｒ、Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６）の化学式を有する誘電物質より形成されたことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、フラッシュメモリ素子、ＳＯＮＯＳメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリにおける高誘電物質としてＺｒまたはＨｆシリケートを使用することによって、高温熱処理工程中、素子特性に悪影響を及ぼす高ｋ物質(高誘電体層)の結晶化を防止することができる。したがって、漏れ電流を減少させることができるので、半導体メモリ素子のリテンション特性を向上させる長所がある。また、従来の一般的に使用する半導体素子の製造工程をそのまま利用しうる長所がある。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面を参照して本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子及びその製造方法について詳細に説明する。
【００３０】
図３Ａ〜図３Ｄは、本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子の製造工程についての図面である。ここで、各層の厚さは説明のために誇張されることもある。ここではＳＯＮＯＳメモリを例として説明したが、本発明はフラッシュメモリ素子またはフローティングゲート型メモリなど高ｋ（ｈｉｇｈ−ｋ）物質を使用したメモリ素子全般に亘って適用されうる。
【００３１】
図３Ａを参照すると、半導体基板３１上に第１酸化層３３、電荷保存層３４、第２酸化層３５及びゲート電極層３６が順次に形成されている。一般的に前記第１酸化層３３、電荷保存層３４及び第２酸化層３５は誘電物質を使用し、絶縁特性を有している。ここで、ＳＯＮＯＳメモリ素子の場合、第１酸化層３３はトンネリング酸化層、第２酸化層３５はブロッキング酸化層という用語で呼ばれるものであり、以下、トンネリング酸化層３３及びブロッキング酸化層３５と称する。
【００３２】
本発明では誘電物質として高誘電率のＨｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系(Ｌｎ：Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ)金属シリケートのうち少なくとも何れか一つの物質を含んで形成することを特徴とする。具体的に((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１−ｘを使用する。ここで、ｘは０.０３〜０.２６である。すなわち、シリケートに添加するＨｆ、Ｚｒ、Ｙまたはランタン系金属は３〜２６原子％範囲で選択的に調節できる。これにより、後述する半導体メモリ素子の製造工程時、高温熱処理工程でも熱的安定性を確保可能である。そして、前記((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１−ｘの誘電物質にＡｌまたはＮのような物質をさらに添加して熱的安定性を図ることができる。選択的には((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１−ｘでＳｉの代わりにＡｌを使用しうる。この場合((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６)の化学式を有する。
【００３３】
図３Ｂを参照すると、ゲート領域を特定するために半導体基板３１上に順次に形成されたトンネリング酸化層３３ないしゲート電極層３６の両側部を所定の幅でエッチングする。結果的に半導体基板３１の両側上部が露出された状態となる。図３Ａ及び図３Ｂは、一般的に知らされた従来の半導体工程によって容易に製造しうる。
【００３４】
図３Ｃを参照すると、露出された半導体基板３１両側上部にイオン注入などの工程を通じてドーパントをドーピングする。ここで、ドーパントは、半導体基板３１のドーピング状態によって選択的に使用しうる。半導体基板３１がｐ型である場合にはＶ族物質をドーピングして第１不純物領域３２ａ及び第２不純物領域３２ｂを形成し、半導体基板３１がｎ型である場合にＩＩＩ族物質をドーピングして第１不純物領域３２ａ及び第２不純物領域３２ｂを形成しうる。
【００３５】
そして、図３Ｄを参照すると、９５０℃〜１０００℃の温度で熱処理工程を実施する。数秒〜数分間の熱処理工程を実施すれば、活性化、すなわち結晶化された第１不純物領域３２ａ’及び第２不純物領域３２ｂ'を形成することができる。一般的な第１不純物領域３２ａ及び第２不純物領域３２ｂの活性化のためには前記のように９００℃以上の高温での熱処理が必要であり、この時、高ｋ物質の再結晶温度以上になれば非晶質状態の高ｋ物質が結晶質化される。これにより、ＳＯＮＯＳメモリ素子におけるブロッキング酸化層３５の場合、粒界を通じて意図せぬ漏れ電流が発生するようになってデータ保存領域に保存された電荷が移動する可能性が非常に高く、特にリテンション特性が悪くなる。
【００３６】
しかし、本発明に係るＨｆ、Ｚｒ、Ｙまたはランタン系金属シリケートのうち少なくとも何れか一つの物質で高誘電率の絶縁膜を形成した場合、高温熱処理工程でも安定的に非晶質状態で残存して半導体メモリ素子の電気的特性の悪化を防止することができる。
【００３７】
以下、図面を参照して本発明により製造した高誘電率の絶縁膜の特性について詳細に説明する。ここでは具体的にＺｒまたはＨｆシリケート絶縁膜について説明する。
【００３８】
図４は、ＺｒまたはＨｆとＳｉとの原子％による誘電定数を示したグラフである。図４を参照すると、ＺｒまたはＨｆのＳｉに対する原子％が増加するほど誘電定数は次第に増加することが分かる。本発明によれば、ＺｒまたはＨｆをＳｉＯ２に添加する場合、Ｓｉに対するＺｒまたはＨｆの原子％を２６％以下にすることが望ましい。この場合、ＺｒまたはＨｆシリケートの誘電定数は１０より若干小さな値になる。したがって、これはＳｉＯ２の誘電定数である３．９より大きい高ｋ物質になり、結果的に本発明に係る半導体メモリ素子の高ｋ物質の誘電定数は３．９〜１０の範囲を有する。
【００３９】
図５Ａ〜図５Ｃは、シリケートに添加したＺｒの量によるＸＲＤグラフを示す。
【００４０】
図５Ａは、ＺｒＯ２：ＳｉＯ２の原子％が６６：３３になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図５Ａを参照すると、熱処理温度が高いほど結晶特性ピークが観察される。特に、３０°付近でＺｒＯ結晶特性ピークが観察されて結晶化が進行したことが分かる。
【００４１】
図５Ｂは、ＺｒＯ２：ＳｉＯ２の原子％が４５：５５になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図５Ｂを参照すると、図５Ａと同様に熱処理温度が高いほど結晶特性ピークが観察されることが分かる。３０°付近でＺｒＯ結晶特性ピークが９００℃及び１０００℃の熱処理試片で観察されている。結局、９００℃以上の熱処理を行なう半導体メモリ素子の製造工程時に高ｋ物質の結晶化が進行することが分かる。
【００４２】
図５Ｃは、ＺｒＯ２：ＳｉＯ２の原子％が１７：８３になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図５Ｃを参照すると、熱処理温度が高い場合にも結晶特性ピークが観察されないことが分かる。ここで、５７°付近で観察されるピークはＳｉ基板の特性ピークである。したがって、結果的に高温熱処理工程を実施する場合、本発明に係る原子％範囲のＺｒシリケートの結晶化は進行せず、非晶質状態で残存することを確認することができる。
【００４３】
図６Ａ〜図６Ｃは、Ｈｆをシリケートに添加した原子％によるＸＲＤグラフを示す。
【００４４】
図６Ａは、ＨｆＯ２：ＳｉＯ２の原子％が８２：１８になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図６Ａを参照すると、熱処理温度が高いほど結晶特性ピークが明確に観察されることが分かる。特に、３０°付近でのＨｆＯ結晶特性ピークが観察されて結晶化が進行したことが分かる。
【００４５】
図６Ｂは、ＨｆＯ２：ＳｉＯ２の原子％が５７：４３になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図６Ｂを参照すると、６００℃及び８００℃では特性ピークが観察されず、非晶質状態が維持されることが分かる。しかし、９００℃及び１０００℃では３０°付近でＨｆＯ特性ピークが観察され、結晶化が進行することが分かる。結局、９００℃以上の熱処理を行なう半導体メモリ素子の製造工程時に高ｋ物質の結晶化が進行することを確認することができる。
【００４６】
図６Ｃは、ＨｆＯ２：ＳｉＯ２の原子％が２６：７３になるように試片を製作し、これを６００℃、８００℃、９００℃及び１０００℃で熱処理工程を実施した後に測定したＸＲＤグラフである。図６Ｃを参照すると、図６Ｂと同様に６００℃及び８００℃では特性ピークが観察されず、非晶質状態が維持されることが分かる。しかし、９００℃及び１０００℃では３０°付近でＨｆＯ特性ピークが観察され、結晶化がなされる。結局、９００℃以上の熱処理を行なう半導体メモリ素子の製造工程時に高ｋ物質の結晶化が進行することを確認することができる。
【００４７】
結果的に２６原子％以下の構成比を有するＺｒまたはＨｆシリケートの場合、９００℃以上の高温熱処理工程が進行する場合にも熱的安定性を維持して結晶化が進行せず、非晶質状態を維持可能であり、この時の誘電定数は１０以下を維持する。このような特性は、ＹシリケートまたはＬｎ(ランタン系)金属シリケートを誘電膜として使用した場合にも発見され、具体的な化学式では、((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(ＳｉＯ２)１-x(０.０３≦ｘ≦０.２６)となる。また、前記化学式でＳｉの代わりにＡｌを使用することもある。この時には((Ｈｆ，Ｚｒ，Ｙ or Ｌｎ)Ｏ２)x(Ａｌ２Ｏ３)１-x(０.０３≦ｘ≦０.２６)の化学式で表現しうる。
【００４８】
前記した説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。ここではＳＯＮＯＳメモリ素子を例として説明したが、本発明は、従来のフラッシュメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリで高ｋ物質を使用する場合にも適用可能である。したがって、本発明の範囲は説明された実施例によって決められるものではなく、特許請求の範囲に記載された技術的思想によって決まるべきである。
【産業上の利用可能性】
【００４９】
本発明は、半導体メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００５０】
【図１Ａ】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図１Ｂ】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図１Ｃ】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図２Ａ】図１Ａ〜図１Ｃにより製造された従来技術による半導体メモリ素子の電気的特性を示す図面である。
【図２Ｂ】図１Ａ〜図１Ｃにより製造された従来技術による半導体メモリ素子のＸＲＤ曲線を示すグラフである。
【図２Ｃ】図１Ａ〜図１Ｃにより製造された従来技術による半導体メモリ素子の熱処理温度によるリテンション特性を示すグラフである。
【図３Ａ】本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子の製造方法を示す図面である。
【図３Ｂ】本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子の製造方法を示す図面である。
【図３Ｃ】本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子の製造方法を示す図面である。
【図３Ｄ】本発明に係る高誘電率の絶縁膜を含む半導体メモリ素子の製造方法を示す図面である。
【図４】ＺｒまたはＨｆの原子％によるＺｒまたはＨｆシリケートの誘電定数を示すグラフである。
【図５Ａ】ＺｒＯ２：ＳｉＯ２の原子％が６６：３３である化合物のＸＲＤ特性を測定したグラフである。
【図５Ｂ】ＺｒＯ２：ＳｉＯ２の原子％が４５：５５である化合物のＸＲＤ特性を測定したグラフである。
【図５Ｃ】ＺｒＯ２：ＳｉＯ２の原子％が１７：８３である化合物のＸＲＤ特性を測定したグラフである。
【図６Ａ】ＨｆＯ２：ＳｉＯ２の原子％が８２：１８である化合物のＸＲＤ特性を測定したグラフである。
【図６Ｂ】ＨｆＯ２：ＳｉＯ２の原子％が５７：４３である化合物のＸＲＤ特性を測定したグラフである。
【図６Ｃ】ＨｆＯ２：ＳｉＯ２の原子％が２６：７３である化合物のＸＲＤ特性を測定したグラフである。
【符号の説明】
【００５１】
３０  プラズマディスプレイパネル
３１  パネル組立体
１１、３１  半導体基板
１２ａ、１２ａ’、３２ａ、３２ａ’  第１不純物領域
１２ｂ、１２ｂ’、３２ｂ、３２ｂ’  第２不純物領域
１３、３３  トンネリング酸化層
１４、３４  電荷保存層
１５、３５  ブロッキング酸化層
１６、３６  ゲート電極層
【図１Ａ】
2006203200.tif 000003
【図１Ｂ】
2006203200.tif 000004
【図１Ｃ】
2006203200.tif 000005
【図３Ａ】
2006203200.tif 000006
【図３Ｂ】
2006203200.tif 000007
【図３Ｃ】
2006203200.tif 000008
【図３Ｄ】
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【図４】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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