(57)【要約】【課題】コンデンサや抵抗を使用することなく、構成素子数が少なく、レイアウト面積を縮小した構成の半導体回路を有するパワーオンリセット装置を実現する。【解決手段】電源装置の電源立ち上がり時に信号を発生するパワーオンリセット装置において、電源電圧ＶＤＤの値がＰチャネルＭＯＳトランジスタＭｐとＮチャネルＭＯＳトランジスタＭｎが動作可能となる値になったことを知らせる出力手段１を有する。また、抵抗素子および容量素子を含むことなく、それ以外の例えばトランジスタ素子Ｍ１，Ｍ３，Ｍ２等により、電源電圧ＶＤＤがＰチャネルＭＯＳトランジスタＭｐとＮチャネルＭＯＳトランジスタＭｎが動作可能となる値になったことを知らせる手段を構成する。【選択図】図１
2006203940.tif 000002
【特許請求の範囲】
【請求項１】
電源装置の電源立ち上がり時に信号を発生するパワーオンリセット装置において、
該電源電圧が、構成要素であるトランジスタが動作可能となる値になったことを知らせる出力手段を有することを特徴とする半導体回路を有するパワーオンリセット装置。
【請求項２】
上記の半導体回路において、抵抗素子および容量素子を含むことなく、それ以外のトランジスタ素子により、電源電圧が該トランジスタ素子が動作可能となる値になったことを外部に知らせる手段を構成することを特徴とする半導体回路。
【請求項３】
２次電池の充電および放電を制御する半導体装置において、トランジスタが動作可能となる電源電圧の値になったことを外部に知らせ、該電源電圧がゼロにおいて特定の制御を行う手段を有することを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路において、前記制御手段は、抵抗素子および容量素子を含むことなく、それ以外の素子で構成することで、上記特性を達成することを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２次電池を使用する各種携帯機器の半導体回路および半導体回路を有するパワーオンリセット装置に関するものである。
【背景技術】
【０００２】
従来、電子機器の電源投入時に自動的にリセットを行わせるパワーオンリセット回路としては、抵抗とコンデンサを電源とグランド間に直列接続し、上記抵抗とコンデンサの中点にバッファを介してリセット出力線を接続するものがある。
電源が投入することにより、抵抗とコンデンサの時定数に基づいて上記中点の電位を上昇させていき、一定電位になったとき、バッファから出力線にリセット信号が出力されるようになっていた。
【０００３】
しかしながら、時定数を大きくするためには、高抵抗を使用する必要があり、高抵抗の場合には、雑音が存在する場合には誤動作するおそれもある。また、電源変動により、リセット信号が不安定になるおそれもあった。
そこで、リセット信号を安定して生成するために、例えば、特開２００１−２９２０５４号公報（特許文献１）に記載のパワーオンリセット回路が提案されている。
【０００４】
上記公報に記載のパワーオンリセット回路は、図２に示すように、抵抗とコンデンサの代りに、トランジスタＮ１とＮ２からなる検出回路と、フリップフロップ回路（インバータＮｐとＮｍとコンデンサＣｐ，Ｃｍ）とから構成される。
図２において、電源が投入されると、電源電圧ＶＤＤが順々に上昇して飽和値となり、ＭＯＳトランジスタＮ１がオンし、コンデンサＣｐの電荷がＭＯＳトランジスタＮ１，Ｎ２を通してクランドＶＳＳに放電されるので、フリップフロップ回路の入力電圧Ｖ１は低下し、フリップフロップの出力電圧ＰｒはＬレベルからＨレベルに切り換わる。このように、図２R>２の回路は、検出回路Ｎ１，Ｎ２の検出レベルが一定値になったときに、安定状態が反転するので、確実にリセット信号が得られる。
【０００５】
しかし、図２の回路においては、電源電圧が上昇すると、出力を変化させることは従来と同じであるが、容量比によるクリティカルな動作になるとともに、フリップフロップ回路Ｎｐ，Ｎｍのトランジスタを電源投入時にコンデンサＣｐとＣｍにより初期化されているため、コンデンサＣｐ，Ｃｍのためのレイアウトエリアを必要としている。
【０００６】
【特許文献１】特開２００１−２９２０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来のパワーオンリセット装置では、トランジスタが十分に動作する電圧になるまでリセット信号が出なかったり、あるいは上記公報に記載の技術のように、コンデンサおよび抵抗を使用することにより、コンデンサや抵抗のレイアウトエリアを多く必要とすると言う問題があった。
従って、できれば、パワーオンリセット装置の構成素子数を少なくし、レイアウト面積を縮小した構成のものにすることが望ましい。また、高抵抗を使用せずに、雑音が乗っても誤動作を起こさないようにすることが必要である。
【０００８】
そこで、本発明の目的は、これら従来の課題を解決し、コンデンサや抵抗を使用することなく、構成素子数が少なく、レイアウト面積を縮小した構成の半導体回路およびそのパワーオンリセット装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明による半導体回路を有するパワーオンリセット装置は、トランジスタが動作可能となる電源電圧の値になったことを知らせることを特徴としている。
また、本発明の半導体回路は、抵抗素子および容量素子を含むことなく、パワーオンリセット装置の特性を達成することを特徴としている。
また、トランジスタが動作可能となる電源電圧の値になったことを知らせ、電源電圧がゼロにおいて特定の制御を可能とすることを特徴としている。
【００１０】
また、抵抗素子および容量素子を含むことなく、上記特性を達成することを特徴としている。
さらに、ＰチャネルＭＯＳトランジスタＭ１，ＭＰと、ＮチャネルＭＯＳトランジスタＭ３，Ｍｎと、ディプレションＭＯＳトランジスタＭ２とからなることを特徴としている（図１参照）。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、コンデンサや抵抗を使用することなく、構成素子数が少なく、レイアウト面積を縮小した構成の半導体回路およびそのパワーオンリセット装置を実現することができる。また、電源電圧が回路素子を動作させるに不十分な低い電圧レベルで回路をリセット状態にすることができるので、電源がトランジスタを動作させるに十分な電圧まで立ち上がったときに初期状態を用意しておくことができ、不確定な動作を引き起こすことがないという効果を奏する。また、少ないトランジスタの構成要素で上記作用を生じさせることができるので、構成要素のレイアウト面積を狭くすることができる。さらに、２次電池を電源として動作する半導体装置では、２次電池がゼロの場合から半導体装置の回路を構成するトランジスタが動作可能になる電圧までの間でも、決められた初期状態を生じさせることができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明の一実施例を示す半導体回路を有するパワーオンリセット装置の回路図である。
本実施例の回路構成は、図１に示すように、電源２とグランド３間にＰチャネルＭＯＳトランジスタＭ１、ディプレションＭＯＳトランジスタＭ２、およびＮチャネルＭＯＳトランジスタＭ３からなる直列回路と、ＰチャネルＭＯＳトランジスタＭＰ、およびＮチャネルＭＯＳトランジスタＭｎからなるインバータ回路とを並列に接続した構成を有している。そして、ＰチャネルＭＯＳトランジスタＭＰのソース側とＮチャネルＭＯＳトランジスタＭｎのソース側にパワーオンリセット出力線１を設けている。
【００１３】
本実施例では、Ｐｒ０の電圧をゲート入力とするＰチャネルＭＯＳトランジスタＭＰとＮチャネルＭＯＳトランジスタＭｎのインバータ回路、およびＰｒ００の電圧とＰｒ０の電圧をそれぞれゲート入力とするＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ３とで、フリップフロップを形成するとともに、ディプレションＭＯＳトランジスタＭ２と直列接続されたＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ３とで抵抗素子と容量素子の直列接続に類似させた時定数動作素子を形成している。
【００１４】
以下、動作を説明する。
ＰチャネルＭＯＳトランジスタＭ１のゲートがディプレションＭＯＳトランジスタＭ２のドレインＰｒ００、ＮチャネルＭＯＳトランジスタＭ３のゲートがＰｒ００の電圧より高いディプレションＭＯＳトランジスタＭ２のソースＰｒ０となっていることにより、パワーオンリセット出力線１には、電源電圧ＶＤＤが特定のレベルに達するまでＰｒ０の電圧レベルは電源２とグランド３の中間レベルとなり、上記特定のレベル以上の電源電圧ＶＤＤが供給されると、電源電圧ＶＤＤとほぼ同じＨ'レベルを出力するようになっている。
【００１５】
ＰチャネルＭＯＳトランジスタＭＰとＮチャネルＭＯＳトランジスタＭｎで構成されるインバータは、Ｐｒ０を入力としてＰｒ０の上記中間レベルよりも高い電圧を入力電圧の閾値とするように、ＰチャネルＭＯＳトランジスタＭＰとＮチャネルＭＯＳトランジスタＭｎのトランジスタサイズ値が設定されている。すなわち、上記インバータの出力（Ｐｒ）１は、入力のＰｒ０が中間レベルのときにはＨ'レベルを出力し、上記特定のレベル以上になるとＬ'レベルを出力するようになっている。
【００１６】
なお、ディプレションＭＯＳトランジスタＭ２は、消費電流を抑える働きと、電圧降下を生じさせるために設けられるので、このトランジスタＭ２を抵抗素子などで置き換えることも可能である。
また、スタンバイモードを持つ電源装置に利用する際には、ディプレションＭＯＳトランジスタＭ２とグランド３の間にスタンバイ時にオフするトランジスタを構成要素として付加することができる。
【００１７】
このように、パワーオンリセット出力１は、電源電圧ＶＤＤが特定レベル以上になったことを検知することができるので、本実施例の回路では、構成素子数が少なく、かつレイアウト面積を縮小した構成で、パワーオンリセット信号を生成することができる。
【００１８】
本発明の第１の特徴は、電源装置の電源立ち上がり時に信号を発生するパワーオンリセット装置において、電源電圧の値がＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが動作可能となる値になったことを知らせる出力手段を有することである。第１の特徴によれば、電源電圧が回路素子を動作させるに不十分な低い電圧レベルにおいて、回路をリセット状態にすることができるので、電源がトランジスタを動作させるに十分な電圧まで立ち上がったときに初期状態を用意しておくことができ、その結果、不確定な動作を引き起こすことがない、という効果を奏する。
【００１９】
本発明の第２の特徴は、上記の半導体回路において、抵抗素子および容量素子を含むことなく、それ以外の例えばトランジスタ素子等により、電源電圧がＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが動作可能となる値になったことを知らせる手段を構成することである。
第２の特徴によれば、抵抗素子および容量素子を含むことなく、少ないトランジスタの構成素子で第１の特徴による作用を生じさせることができるので、構成要素のレイアウト面積を狭くすることができる。
【００２０】
本発明の第３の特徴は、２次電池充電・放電を制御する半導体装置において、トランジスタが動作可能となる電源電圧の値になったことを知らせ、電源電圧がゼロにおいて特定の制御を行う手段を有することである。
２次電池を電源として動作する半導体装置では、２次電池の電圧がゼロの場合から半導体装置の回路を構成するトランジスタが動作可能となる電圧までの間でも、決められた初期状態を生じさせることができる。
【００２１】
本発明の第４の特徴は、上記第３の特徴を有する半導体回路において、抵抗素子および容量素子を含むことなく上記特性を達成することである。
また、本発明の第５の特徴は、図１に示す回路構成により、上記特性を達成することである。
第４および第５の特徴によれば、上記事項と全く同じ効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例を示す半導体回路を有するパワーオンリセット装置の回路構成図である。
【図２】従来におけるパワーオンリセット回路の回路構成図である。
【符号の説明】
【００２３】
１：パワーオンリセット出力線
２：電源
３：グランド
Ｍ１，Ｍｐ：ＰチャネルＭＯＳトランジスタ
Ｍ３，Ｍｎ：ＮチャネルＭＯＳトランジスタ
Ｍ２：ディプレションＭＯＳトランジスタ
ＶＤＤ：電源電圧
ＶＳＳ：グランド電圧
Ｐｒ０：インバータ回路入力電圧
Ｐｒ００：ＰチャネルＭＯＳトランジスタＭ１のゲート入力電圧
【図１】
2006203940.tif 000003
【図２】
2006203940.tif 000004