(57)【要約】【課題】チャージポンプ回路に入力されるUP/DN信号の入力波形等まで含めて、Isrc-Isnk誤差を補正する手段を有し、さらに高精度を実現できるPLL回路及びそのプログラムを提供する。【解決手段】位相周波数検出回路（1.1 PFD）の出力信号UPB/UPを、常時ロック状態信号としてレプリカチャージポンプ回路（1.4 CPR）に入力し、積分した参照電圧信号（1.4-1 VpmpR）と、電圧制御発振回路（1.7 VCO）を所望の電圧にてコントロールするため、位相周波数検出回路の出力信号UPB/DNをチャージポンプ回路（1.3 CP）に入力し、積分したPLL回路制御電圧信号（1.3-1 Vpmp）とを、補正電圧発生回路（1.5 CMP）にて比較し、比較結果の補正電圧信号（1.5-1 Vcmp）にてチャージポンプ回路及びレプリカチャージポンプ回路のバイアス電流を制御するチャージポンプバイアス回路（1.2 CPBias）を制御する。【選択図】図１
2006211376.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、
前記チャージポンプバイアス回路は、
前記補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し出力し、
前記PLL回路は、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記第１の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサに充電電流を供給し、前記第２の放電電流バイアス電圧が入力されるとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を更に具備し、
前記チャージポンプ回路は、
前記第１の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第１のコンデンサへ充電電流を供給し、前記第２の放電電流バイアス電圧が入力されるとともに前記位相周波数減少信号がハイレベルの期間には前記第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し前記チャージポンプバイアス回路へ出力する、ことを特徴とするPLL回路。
【請求項２】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、
前記チャージポンプバイアス回路は、
前記補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し出力し、
前記PLL回路は、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記第２の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサに充電電流を供給し、前記第１の放電電流バイアス電圧が入力されるとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を更に具備し、
前記チャージポンプ回路は、
前記第２の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第１のコンデンサへ充電電流を供給し、前記第１の放電電流バイアス電圧が入力されるとともに前記位相周波数減少信号がハイレベルの期間には前記第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し前記チャージポンプバイアス回路へ出力する、ことを特徴とするPLL回路。
【請求項３】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、
前記チャージポンプバイアス回路は、
前記補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し出力し、前記補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し出力し、
前記PLL回路は、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記第２の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサに充電電流を供給し、前記第２の放電電流バイアス電圧が入力されるとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を更に具備し、
前記チャージポンプ回路は、
前記第２の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第１のコンデンサへ充電電流を供給し、前記第２の放電電流バイアス電圧が入力されるとともに前記位相周波数減少信号がハイレベルの期間には前記第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し該補正電圧及びそれと相補の補正電圧を前記チャージポンプバイアス回路へ出力する、ことを特徴とするPLL回路。
【請求項４】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記第１の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサに充電電流を供給し、前記補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、前記第２の放電電流バイアス電圧を発生するとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を具備し、
前記チャージポンプ回路は、
前記第１の充電電流バイアス電圧が入力されるとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第１のコンデンサへ充電電流を供給し、前記補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、前記第２の放電電流バイアス電圧を発生するとともに前記位相周波数減少信号がハイレベルの期間には前記第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し前記チャージポンプ回路及び前記レプリカチャージポンプ回路へ出力する、ことを特徴とするPLL回路。
【請求項５】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し、前記第２の充電電流バイアス電圧を発生するとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサに充電電流を供給し、前記第１の放電電流バイアス電圧が入力されるとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を具備し、
前記チャージポンプ回路は、
前記補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し、前記第２の充電電流バイアス電圧を発生するとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第１のコンデンサに充電電流を供給し、前記第１の放電電流バイアス電圧が入力されるとともに前記位相周波数減少信号がハイレベルの期間には前記第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し前記チャージポンプ回路及び前記レプリカチャージポンプ回路へ出力する、ことを特徴とするPLL回路。
【請求項６】
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、
基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、
前記第１の充電電流バイアス電圧により充電電流を供給し、前記第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、
前記PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、
前記電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して前記位相周波数検出回路へ出力する、分周回路と、
を備えるPLL回路において、
前記PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、
前記チャージポンプ回路と前記電圧制御発振回路との間に設けられた第１のコンデンサと、
出力により充放電が行なわれる第２のコンデンサを備え、前記補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、前記第２の放電電流バイアス電圧を発生するとともに前記位相周波数増加信号がハイレベルの期間には前記第２のコンデンサに放電電流を供給し、前記補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生するとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第２のコンデンサへ充電電流を供給し、これらが組み合わされた参照電圧を発生し、前記補正電圧発生回路へ出力するレプリカチャージポンプ回路と、
を具備し、
前記チャージポンプ回路は、
前記補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、前記第２の放電電流バイアス電圧を発生するとともに前記位相周波数減少信号がハイレベルの期間には前記第1のコンデンサに放電電流を供給し、前記補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生するとともに前記位相周波数増加信号の相補信号がローレベルの期間には前記第1のコンデンサへ充電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、前記電圧制御発振回路及び前記補正電圧発生回路へ出力し、
前記補正電圧発生回路は、
前記PLL制御電圧と前記参照電圧とを比較し、差電位を補正電圧として発生し該補正電圧及びそれと相補の補正電圧を前記チャージポンプ回路及び前記レプリカチャージポンプ回路へ出力する、ことを特徴とするPLL回路。
【請求項７】
マイクロプロセッサを請求項１から請求項６のいずれか１項に記載のPLL回路として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLL回路及びそのプログラムに関する。
【背景技術】
【０００２】
従来のチャージポンプ型PLL回路は、チャージポンプ回路を構成する回路素子としてのPMOS及びNMOSの出力インピーダンス値又はその変動によって本来同じ値であるべき充電電流（Charge Current, 以下Isrcと略す）と放電電流（Disharge Current, 以下Isnkと略す）に差を発生する。このため、従来のチャージポンプ回路は、出力電位を所望の範囲に保つことができず、場合によってはロック電位の範囲を逸脱してしまうので、PLL回路の性能を劣化させるという欠点がある。
【０００３】
このように、チャージポンプ型PLL回路の充電電流−放電電流誤差（Isrc-Isnk誤差）に起因する位相誤差は従来から問題とされており、補正手段として特許文献１の図１のチャージポンプ電流補正回路（CP回路）などが考案されている。
【０００４】
特許文献１の図１のCP回路は、位相比較器のUPパルス及びDNパルスを用いてLPFの容量を充電及び放電するための出力電圧を制御する際、PMOS及びNMOSの出力インピーダンスのずれから生ずる充電電流及び放電電流の差を抽出し、その両電流の差を等しくするようにセンスアンプで補正する。このセンスアンプの出力により、PMOSに帰還をかけ、出力電圧を一定にするか、所定の電圧幅を実現する。
【特許文献１】特開２００３−８７１１５号公報  （図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のPLL回路にはいくつかの問題がある。
【０００６】
第１の問題点は、PLL回路には位相誤差が存在するということである。この問題が発生する原因は、チャージポンプ回路のIsrc-Isnk誤差が等しくならないことに起因する。
【０００７】
第２の問題点は、位相誤差がプロセス、温度、電源電圧依存を持つということである。この問題が発生する原因は、チャージポンプ回路のIsrc-Isnk誤差がチャージポンプ入力波形、プロセス、温度、電源電圧に依存することに起因する。
【０００８】
特許文献１の図１のCP回路は、チャージポンプ回路に入力されるUP/DN信号の入力波形、プロセス、温度、電源電圧に依存せずに、チャージポンプ回路のIsrc-Isnk誤差を解消するものではない。
【０００９】
そこで本発明の目的は、チャージポンプ回路に入力されるUP/DN信号の入力波形等まで含めて、Isrc-Isnk誤差を補正する手段を有し、さらに高精度を実現できるPLL回路及びそのプログラムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、チャージポンプバイアス回路は、補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し出力し、PLL回路は、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、第１の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサに充電電流を供給し、第２の放電電流バイアス電圧が入力されるとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を更に具備し、チャージポンプ回路は、第１の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第１のコンデンサへ充電電流を供給し、第２の放電電流バイアス電圧が入力されるとともに位相周波数減少信号がハイレベルの期間には第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生しチャージポンプバイアス回路へ出力する。
【００１１】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、チャージポンプバイアス回路は、補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し出力し、PLL回路は、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、第２の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサに充電電流を供給し、第１の放電電流バイアス電圧が入力されるとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を更に具備し、チャージポンプ回路は、第２の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第１のコンデンサへ充電電流を供給し、第１の放電電流バイアス電圧が入力されるとともに位相周波数減少信号がハイレベルの期間には第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生しチャージポンプバイアス回路へ出力する。
【００１２】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路を具備し、チャージポンプバイアス回路は、補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し出力し、補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し出力し、PLL回路は、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、第２の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサに充電電流を供給し、第２の放電電流バイアス電圧が入力されるとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を更に具備し、チャージポンプ回路は、第２の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第１のコンデンサへ充電電流を供給し、第２の放電電流バイアス電圧が入力されるとともに位相周波数減少信号がハイレベルの期間には第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生し補正電圧及びそれと相補の補正電圧をチャージポンプバイアス回路へ出力する。
【００１３】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、第１の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサに充電電流を供給し、補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、第２の放電電流バイアス電圧を発生するとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を具備し、チャージポンプ回路は、第１の充電電流バイアス電圧が入力されるとともに位相周波数増加信号の相補信号がローレベルの期間には第１のコンデンサへ充電電流を供給し、補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、第２の放電電流バイアス電圧を発生するとともに位相周波数減少信号がハイレベルの期間には第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生しチャージポンプ回路及びレプリカチャージポンプ回路へ出力する。
【００１４】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し、第２の充電電流バイアス電圧を発生するとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサに充電電流を供給し、第１の放電電流バイアス電圧が入力されるとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサへ放電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を具備し、チャージポンプ回路は、補正電圧発生回路が出力する補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生し、第２の充電電流バイアス電圧を発生するとともに位相周波数増加信号の相補信号がローレベルの期間には第１のコンデンサに充電電流を供給し、第１の放電電流バイアス電圧が入力されるとともに位相周波数減少信号がハイレベルの期間には第１のコンデンサへ放電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生しチャージポンプ回路及びレプリカチャージポンプ回路へ出力する。
【００１５】
本発明のPLL回路は、
外部から入力される基準クロックとPLL回路が生成するクロックとの位相差及び周波数差を検出し、位相差及び周波数差に応じたパルス幅の、位相周波数増加信号及び位相周波数減少信号とこれらの相補信号を発生し出力する、位相周波数検出回路と、基準バイアス電圧を入力し、第１の充電電流バイアス電圧及び第１の放電電流バイアス電圧を発生し出力する、チャージポンプバイアス回路と、第１の充電電流バイアス電圧により充電電流を供給し、第１の放電電流バイアス電圧により放電電流を供給し、PLL制御電圧を発生し出力する、チャージポンプ回路と、PLL制御電圧を入力してクロックを発生する、電圧制御発振回路と、電圧制御発振回路が出力するクロックを分周してフィードバッククロックを発生して位相周波数検出回路へ出力する、分周回路と、を備えるPLL回路において、PLL制御電圧を補正する補正電圧を発生して出力する、補正電圧発生回路と、チャージポンプ回路と電圧制御発振回路との間に設けられた第１のコンデンサと、出力により充放電が行なわれる第２のコンデンサを備え、補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、第２の放電電流バイアス電圧を発生するとともに位相周波数増加信号がハイレベルの期間には第２のコンデンサに放電電流を供給し、補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生するとともに位相周波数増加信号の相補信号がローレベルの期間には第２のコンデンサへ充電電流を供給し、これらが組み合わされた参照電圧を発生し、補正電圧発生回路へ出力するレプリカチャージポンプ回路と、を具備し、チャージポンプ回路は、補正電圧発生回路が出力する補正電圧を入力して放電電流を調整し第２の放電電流バイアス電圧を発生し、第２の放電電流バイアス電圧を発生するとともに位相周波数減少信号がハイレベルの期間には第1のコンデンサに放電電流を供給し、補正電圧発生回路が出力する補正電圧と相補の補正電圧を入力して充電電流を調整し第２の充電電流バイアス電圧を発生するとともに位相周波数増加信号の相補信号がローレベルの期間には第1のコンデンサへ充電電流を供給し、これらが組み合わされたPLL制御電圧を発生し、電圧制御発振回路及び補正電圧発生回路へ出力し、補正電圧発生回路は、PLL制御電圧と参照電圧とを比較し、差電位を補正電圧として発生し補正電圧及びそれと相補の補正電圧をチャージポンプ回路及びレプリカチャージポンプ回路へ出力する。
【００１６】
本発明のプログラムは、
マイクロプロセッサを上述のPLL回路として機能させる。
【００１７】
本発明のPLL回路は、入力波形、プロセス、温度に電源電圧によらず常にIsrcとIsnkが等しい時の参照電圧を発生する手段と、PLL回路制御電圧と参照電圧の差に応じた電圧を発生する手段と、その差に応じた電圧によってチャージポンプ回路のIsrcとIsnkを等しくなるように補正する手段とを備え、PLL回路制御電圧を決定するチャージポンプ回路のIsrcとIsnkを常に等しく保つ機能を有する。
【００１８】
本発明のPLL回路では、位相周波数検出回路の出力信号UPB/UPを、常時ロック状態信号としてレプリカチャージポンプ回路に入力し、積分した参照電圧信号と、電圧制御発振回路を所望の電圧にてコントロールするため、位相周波数検出回路の出力信号UPB/DNをチャージポンプ回路に入力し、積分したPLL回路制御電圧信号とを、補正電圧発生回路にて比較し、比較結果の補正電圧信号にてチャージポンプ回路及びレプリカチャージポンプ回路のバイアス電流を制御するチャージポンプバイアス回路を制御することにより、チャージポンプ入力波形、プロセス、温度、電源電圧依存によらず、PLL回路が発生するPLL生成クロックとPLL回路に入力される基準クロックの位相誤差を最小にすることができる。
【発明の効果】
【００１９】
本発明には、以下の効果がある。
【００２０】
第１の効果は、基準クロックREFCLKとPLL生成クロックのフィードバッククロックFBCLKの位相誤差Δｔを最小化できることにある。その理由は、本発明のPLL回路がIsrcとIsnkがロック状態と等しくなるレプリカチャージポンプ回路を具備し、レプリカチャージポンプ回路が発生する参照電圧VpmpRとPLL制御電圧Vpmpとを比較してチャージポンプバイアス回路の補正電圧Vcmpを発生することによりIsnkを調整することでIsrcとIsnkの誤差を最小化するためである。
【００２１】
第２の効果は、基準クロックREFCLKとPLL生成クロックのフィードバッククロックFBCLKの位相誤差Δｔがプロセス、温度、電源電圧、チャージポンプ回路への入力波形による変動を最小化できることにある。その理由は、常にロック状態で動作しているレプリカチャージポンプ回路がプロセス、温度、電源電圧、チャージポンプ回路への入力波形によるIsrcとIsnk誤差の変動を常に検出し、いかなる条件下でもIsrcとIsnkが等しい時の参照電圧VpmpRを発生することができ、参照電圧VpmpRとPLL制御電圧Vpmpとを比較してチャージポンプバイアス回路の補正電圧Vcmpを発生することにより、Isnkを調整することでIsrcとIsnkの誤差量の変動を吸収するためである。
【発明を実施するための最良の形態】
【００２２】
（発明の第１の実施の形態）
次に、本発明の第１の実施の形態の構成について図面を参照して詳細に説明する。
【００２３】
図１は、本発明の第１の実施の形態のPLL回路１．０の全体構成を示すブロック図である。本発明の第１の実施の形態のPLL回路１．０は、位相周波数検出回路（PFD）１．１、Isnk補正型チャージポンプバイアス回路（CPBias）１．２、チャージポンプ回路（CP）１．３、レプリカチャージポンプ回路（CPR）１．４、補正電圧発生回路（CMP）１．５、電圧制御発振回路（VCO）１．６、分周回路（DIV）１．７、基準バイアス電圧発生回路１．８から構成される。
【００２４】
位相周波数検出回路１．１は、さらに、データ−フリップフロップ回路（D-F/F）１．１．１及び１．１．２、リセット回路１．１．３からなり、Isnk補正型チャージポンプバイアス回路１．２は、バイアス発生回路１．２．１、バイアス電流ミラー回路１．２．２、バイアス電流補正回路１．２．３からなり、チャージポンプ回路１．３はIsrc供給定電流PMOS１．３．１、IsrcスイッチPMOS１．３．２、IsnkスイッチNMOS１．３．３、Isnk供給定電流NMOS１．３．４からなり、レプリカチャージポンプ回路１．４はIsrc供給定電流PMOS１．４．１、IsrcスイッチPMOS１．４．２、１．４．３IsnkスイッチNMOS、１．４．４Isnk供給定電流NMOSからなり、補正電圧発生回路１．５はイニシャライズ回路１．５．１、電圧比較回路１．５．２からなり、電圧制御発振回路１．６はインバータ回路１．６．１、１．６．２、１．６．３からなり、分周回路１．７はデータ−フリップフロップ回路（D-F/F）１．７．１及び１．７．２からなっている（この場合は２分周回路）。
【００２５】
チャージポンプ回路１．３の出力にはループフィルター抵抗回路Rおよび主コンデンサCapM１．０．１を接続し、レプリカチャージポンプ回路１．４の出力には参照コンデンサCapR１．０．２を接続し、チャージポンプ回路１．３及びレプリカチャージポンプ回路１．４の入力には位相周波数検出回路１．１、Isnk補正型チャージポンプバイアス回路１．２の出力信号を接続する。チャージポンプ回路１．３の出力信号は電圧制御発振回路１．６の入力に接続し、電圧制御発振回路１．６の出力信号は分周回路１．７の入力に接続する。分周回路１．７の出力信号は位相周波数検出回路１．１の入力に接続する。レプリカチャージポンプ回路１．４の出力とチャージポンプ回路１．３の出力信号は補正電圧発生回路１．５の入力に接続し、補正電圧発生回路１．５の出力信号をIsnk補正型チャージポンプバイアス回路１．２の入力に接続する。位相周波数検出回路１．１の入力には外部から入力される基準クロックREFCLK１．０−１を接続する。Isnk補正型チャージポンプバイアス回路１．２の入力には基準バイアス電圧発生回路１．８からの所望のバイアス電圧VpmpB１．０−２を接続する。
【００２６】
図２（ａ）に位相周波数検出回路１．１を示す。位相周波数検出回路はデータ−フリップフロップ回路（D-F/F）１．１．１及び１．１．２にそれぞれ入力される基準クロックREFCLK１．０−１とPLL回路が生成するPLL生成クロックのフィードバッククロックFBCLK１．７−１の位相差、周波数差を検出し、位相差、周波数差に応じたパルス幅の、位相周波数増加信号UP、その相補信号UPB、及び位相周波数減少信号DN及びその相補信号DNBを発生する。
【００２７】
図２（ｂ）にIsnk補正型チャージポンプバイアス回路１．２を示す。チャージポンプ回路１．３の出力に接続されるループフィルター抵抗回路Rの充放電電流Isrc/Isnkを決定するため、バイアス電流発生回路１．２．１により基準バイアス電圧VpmpB１．０−２から、Isrc用のIsrcバイアス電圧PBias１．２−１を発生し、バイアス電流ミラー回路１．２．２にてIsnk用のIsnkバイアス電圧NBias１．２−２を発生する。また、補正電圧発生回路１．５が生成する補正電圧を受けてIsnkを所望の値に調整するIsnk補正NMOS１．２．３を備える。
【００２８】
図２（ｃ）にチャージポンプ回路１．３を示す。Isnk補正型チャージポンプバイアス回路１．２により決定されたIsrc用のIsrcバイアス電圧PBias１．２−１からIsrc供給定電流を発生するためのIsrc供給定電流PMOS１．３．１と、位相周波数検出回路１．１が出力する位相周波数増加信号UPBが"L"（ローレベル）の期間にループフィルター抵抗回路RへIsrcを供給するIsrcスイッチPMOS１．３．２、同様にIsnk補正型チャージポンプバイアス回路１．２により決定されたIsnk用のIsnkバイアス電圧NBias１．２−２からIsnk供給定電流を発生するためのIsnk供給定電流NMOS１．３．４と、位相周波数減少信号DNが"H"（ハイレベル）の期間にループフィルター抵抗回路RにIsnkを供給するIsnkスイッチNMOS１．３．３によって構成される。出力にはループフィルター抵抗回路Rおよび主コンデンサCapM１．０．１が接続され、電圧制御発振回路１．６のPLL制御電圧Vpmp１．３−１を発生する。
【００２９】
図２（ｄ）にレプリカチャージポンプ回路１．４を示す。構成そのものはチャージポンプ回路１．３と同じため同様の部分の詳細な説明は割愛する。IsrcスイッチPMOS１．４．２には位相周波数増加信号UPBが入力されており、IsnkスイッチNMOS１．４．３にはUPBの相補信号UPが入力されている。レプリカチャージポンプ回路１．４におけるUPBとUP信号波形は、PLL回路が基準信号との位相誤差なしで理想状態にロックした時に入力される位相周波数増加信号UPBと位相周波数減少信号DN信号波形と同等になるため、レプリカチャージポンプ回路１．４は常に理想的なロック状態で動作し出力に接続された参照コンデンサCapR１．０．２にIsrcとIsnkを供給して、Isrc=Isnkとなる参照電圧VpmpR１．４−１を発生する。
【００３０】
図２（ｅ）に補正電圧発生回路１．５を示す。イニシャライズ回路１．５．１を備えPLL回路１．０の動作開始時やリセット時に電圧制御発振回路１．６のPLL制御電圧Vpmp１．３−１と参照電圧VpmpR１．４−１とを同電位とする。PLL回路１．０が動作中には、電圧制御発振回路１．６のPLL制御電圧Vpmp１．３−１と参照電圧VpmpR１．４−１とを常に比較し、差電位を補正電圧Vcmp１．５−１として発生する電圧比較回路１．５．２を備える。
【００３１】
図２（ｆ）に電圧制御発振回路１．６を示す。３段のインバータ回路１．６．１、１．６．２、１．６．３によるリングオシレータで構成され、PLL制御電圧Vpmp１．３−１によって変化するインバータ回路１．６．１、１．６．２、１．６．３の遅延が変化することにより、リングオシレータの発振周波数を変化、制御することが可能となる。
【００３２】
図２（ｇ）に分周回路１．７を示す。データ−フリップフロップ回路（D-F/F）１．７．１及び１．７．２によりバイナリカウンタを構成し、入力されるクロック信号の周波数を１／２に分周している。本分周回路では２分周回路の例を示したが、PLL回路によって生成するPLL生成クロックCLK１．６−１のフィードバッククロックFBCLK１．７−１が基準クロックREFCLK１．０−１のｎ倍の周波数を必要とする場合、１／ｎの分周回路を必要に応じて用意すればよい。
【００３３】
図２（ｈ）に基準バイアス電圧発生回路１．８を示す。基準バイアス電圧VpmpB１．０−２を発生してIsnk補正型チャージポンプバイアス回路１．２に供給する。
【００３４】
次に、本発明の第１の実施の形態の動作について説明する。
【００３５】
図３にタイミングチャートを示す。位相周波数検出回路１．１により基準クロックREFCLK１．０−１のライズエッジで位相周波数増加信号UP/UPBがセットされ、PLL生成クロックのフィードバッククロックFBCLK１．７−１のライズエッジにより位相周波数減少信号DN/DNBがセットされる。PLL生成クロックのフィードバッククロック１．７−１の周波数が基準クロックREFCLK１．０−１より遅い場合、図３のようにDN/DNB信号のセットタイミングをトリガーとしてUP/UPB及びDN/DNB信号がリセットされる。この結果PLL制御電圧Vpmp１．３−１は増加し電圧制御発振回路１．６の出力クロックであるPLL生成クロックCLK１．６−１及びPLL生成クロックのフィードバッククロックFBCLK１．７−１の周波数が増加する。基準クロックREFCLK１．０−１がPLL生成クロックのフィードバッククロックFBCLK１．７−１より遅い場合には逆の動作によりPLL制御電圧Vpmp１．３−１は減少する。
【００３６】
図４にロック時のPLL回路のタイミングチャートを示す。基準クロックREFCLK１．０−１とPLL生成クロックのフィードバッククロックFBCLK１．７−１が同一周波数となり、位相はわずかな位相誤差Δtを生じて安定動作する。PLL生成クロックFBCLKのフィードバッククロック１．７−１が基準クロックREFCLK１．０−１よりわずかに遅れて安定しているため、UP/UPBのパルス幅がDN/DNBよりΔｔ長くなっており、この結果Isrcのパルス幅もIsnkよりΔｔだけ長くなる。このわずかな位相誤差Δｔは、IsrcとIsnkが理想的には等しくあるべきところが、チャージポンプ回路１．３内のIsrc供給定電流PMOS１．３．１およびIsnk供給定電流NMOS１．３．４のアーリー効果や、IsrcスイッチPMOS１．３．２およびIsnkスイッチNMOS１．３．３のしきい値電圧Vtの差があることにより、IsrcとIsnkが等しくならないため、通常はIsrcとIsnkの差をUPBとDNのパルス幅の差によって吸収する結果生じる。
【００３７】
しかし、本発明の実施の形態のPLL回路１．０では、レプリカチャージポンプ回路１．４によって常にIsrcとIsnkが等しくなる参照電圧VpmpR１．４−１を発生し、PLL制御電圧Vpmp１．３−１と補正電圧発生回路１．５にて比較し、参照電圧VpmpR１．４−１とPLL制御電圧Vpmp１．３−１とが等しくなるようにIsnk補正型チャージポンプバイアス回路１．２においてIsnkを補正することにより、IsrcとIsnkの誤差を最小化し、基準クロックREFCLK１．０−１とPLL生成クロックのフィードバッククロックFBCLK１．７−１の位相差Δｔを最小化する。
【００３８】
また、プロセスや温度によってIsrcスイッチPMOS１．３．２やIsnkスイッチNMOS１．３．３のしきい値電圧の変動やIsrcスイッチPMOS１．３．２およびIsnkスイッチNMOS１．３．３に入力される位相周波数増加信号UP/UPBおよび位相周波数減少信号DN/DNBの波形変動、電源電圧とPLL制御電圧Vpmp１．３−１の差によって生じるIsrc供給定電流PMOS１．３．１およびIsnk供給定電流NMOS１．３．４のVDS（ドレインソース間電圧）変動によるアーリー効果の変動によるIsrcとIsnkの誤差量の変動により変化するΔｔの変動も最小化する。例えば、400MHzのクロックでは、クロックのパルス幅が1250psとなり、クロック"H"からクロック"L"への立ち上がり時間を100psとすると、クロックパルスの8%に達するため、高周波のクロックになるほどUP/DN波形の立ち上がり、立下り波形の影響が無視できなくなってくる。
【００３９】
図５にロック時の位相誤差Δｔの原因となる位相周波数増加信号UPBおよび位相周波数減少信号DNの動作タイミングチャートを示す。通常PMOSとNMOSではしきい値電圧Vtが異なるため、UPBとDNが同一のパルス幅で入力されてもIsrcとIsnkが異なるため、PLL制御電圧Vpmpが維持できず増加または減少してしまう。しかし、PLL回路全体では同一周波数で安定するためVpmpが維持されるように制御が働くことから、基準クロックREFCLKとPLL生成クロックのフィードバッククロックFBCLKに位相差Δｔを発生し、IsrcとIsnkのパルス幅が変化することによってIsrcとIsnkを等しくし、PLL制御電圧Vpmpを維持する。しかし、本発明の実施の形態のPLL回路１．０ではIsnk（またIsrc）を補正することによりIsrcとIsnkが等しくなるように制御し、基準クロックREFCLK１．０−１とPLL生成クロックのフィードバッククロックFBCLK１．７−１の位相誤差Δｔが最小化される。
【００４０】
（発明の第２の実施の形態）
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
【００４１】
図６は、本発明の第２の実施の形態のPLL回路２．０全体の構成を示すブロック図である。ブロック構成としては第１の実施の形態から変更はないが、Isnk補正型チャージポンプバイアス回路１．２の回路構成をIsrc補正型チャージポンプバイアス回路２．２に変更し、第１の実施の形態ではIsnkを補正することで効果を得たのに対し、第２の実施の形態ではIsrcを補正することで効果を得るものである。
【００４２】
図７にIsrc補正型チャージポンプバイアス回路２．２を示す。所望のIsrc,Isnkを得るためのバイアス電流発生回路２．２．１とバイアス電流をIsnkを決定するIsnkバイアス電圧NBiasに変換するバイアス電流ミラー回路２．２．２及び、Isrcを決定するIsrcバイアス電圧PBiasに変換するバイアス電流ミラー回路２．２．３および補正電圧発生回路１．５が発生する補正電圧Vcmpを元にIsrcを調整するIsrc補正NMOS２．２．４から構成される。第１の実施の形態と同様の効果が得られる。
【００４３】
（発明の第３の実施の形態）
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。
【００４４】
図８は、本発明の第３の実施の形態のPLL回路３．０全体の構成を示すブロック図である。ブロック構成としては第１の実施の形態から変更はないが、Isnk補正型チャージポンプバイアス回路１．２の回路構成をIsrc、Isnk補正型チャージポンプバイアス回路３．２に変更し第１の実施の形態ではIsnkを補正することで効果を得たのに対し、第３の実施の形態ではIsrcとIsnkの両方を補正することで効果を得るものである。図９にIsrc、Isnk補正型チャージポンプバイアス回路３．２を示す。所望のIsrc,Isnkを得るためのバイアス電流発生回路３．２．１とバイアス電流からIsnkを決定するIsnkバイアス電圧NBiasに変換するバイアス電流ミラー回路３．２．２及び、バイアス電流からIsrcを決定するIsrcバイアス電圧PBiasに変換するバイアス電流ミラー回路３．２．３および３．２．４と補正電圧発生回路１．５が発生する補正電圧VcmpによりIsrcを調整するIsrc補正NMOS３．２．５、同様に補正電圧発生回路１．５が発生する補正電圧Vcmpと相補の補正電圧VcmpBによりIsnkを調整するIsnk補正PMOS３．２．６から構成される。第１の実施の形態と同様の効果が得られる。
【００４５】
（発明の第４の実施の形態）
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。
【００４６】
図１０は、本発明の第４の実施の形態のPLL回路４．０全体の構成を示すブロック図である。ブロック構成としては第１の実施の形態からIsnk補正型チャージポンプバイアス回路１．２を非補正型チャージポンプバイアス回路４．２に変更し、チャージポンプ回路１．３及びレプリカチャージポンプ回路１．４をIsnk補正型チャージポンプ回路４．３及びIsnk補正型レプリカチャージポンプ回路４．４に変更する。第１から第３の実施の形態ではIsrc、Isnkの補正をチャージポンプバイアス回路にて行い効果を得ていたのに対し、本実施の形態ではIsnk補正型チャージポンプ回路４．３及びIsnk補正型レプリカチャージポンプ回路４．４にてIsnkを補正することで効果を得る。
【００４７】
図１１（ａ）に非補正型チャージポンプバイアス回路４．２を示す。所望のIsrc,Isnk電流を得るためのバイアス電流発生回路４．２．１とバイアス電流からIsrcを決定するIsrcバイアス電圧PBiasとIsnkを決定するIsnkバイアス電圧NBiasに変換するバイアス電流ミラー回路４．２．２から構成される。
【００４８】
図１１（ｂ）にIsnk補正型チャージポンプ回路４．３を示す。図２（ｃ）のチャージポンプ回路１．３と同じチャージポンプ回路４．３．１にIsnk補正NMOS４．３．２を追加した回路構成になっており、補正電圧発生回路１．５の補正電圧Vcmp１．５−１を入力することでIsnkの補正を行い第１の実施の形態と同様の効果が得られる。
【００４９】
図１１（ｃ）にIsnk補正型レプリカチャージポンプ回路４．４を示す。回路構成はIsnk補正型チャージポンプ回路４．３と同じ回路構成とし、同様に補正電圧Vcmp１．５−１をIsnk補正NMOS４．４．２にフィードバック入力し、PLL制御電圧Vpmp１．３−１に応じた適正な参照電圧VpmpR１．４−１を出力する。
【００５０】
（発明の第５の実施の形態）
次に、本発明の第５の実施の形態について図面を参照して詳細に説明する。
【００５１】
図１２は、本発明の第５の実施の形態のPLL回路５．０全体の構成を示すブロック図である。ブロック構成としては第４の実施の形態から、Isnk補正型チャージポンプ回路４．３及びIsnk補正型レプリカチャージポンプ回路４．４をIsrc補正型チャージポンプ回路５．３及びIsrc補正型レプリカチャージポンプ回路５．４に変更することで第４の実施の形態と同様の効果を得る。
【００５２】
図１３（ａ）にIsrc補正型チャージポンプ回路５．３を示す。図２（ｃ）のチャージポンプ回路１．３と同じチャージポンプ回路５．３．１にIsrc補正PMOS５．３．２を追加した回路構成になっており、補正電圧発生回路１．５の補正電圧Vcmp１．５−１を入力することでIsrcの補正を行い第４の実施の形態と同様の効果が得られる。
【００５３】
図１３（ｂ）にIsrc補正型レプリカチャージポンプ回路５．４を示す。回路構成は図１３（ａ）のIsrc補正型チャージポンプ回路５．３と同じ回路構成とし、同様に補正電圧Vcmp１．５−１をIsrc補正PMOS５．４．２にフィードバック入力し、PLL制御電圧Vpmp１．３−１に応じた適正な参照電圧VpmpR１．４−１を出力する。
【００５４】
（発明の第６の実施の形態）
次に、本発明の第６の実施の形態について図面を参照して詳細に説明する。
【００５５】
図１４は、本発明の第６の実施の形態のPLL回路６．０全体の構成を示すブロック図である。ブロック構成としては第４の実施の形態から、Isnk補正型チャージポンプ回路４．３及びIsnk補正型レプリカチャージポンプ回路４．４を図１５のIsrc、Isnk補正型チャージポンプ回路６．３及びIsrc、Isnk補正型レプリカチャージポンプ回路６．４に変更することで第４の実施の形態と同様の効果を得る。
【００５６】
図１５（ａ）にIsrc、Isnk補正型チャージポンプ回路６．３を示す。図２（ｃ）のチャージポンプ回路１．３と同じチャージポンプ回路６．３．１にIsnk補正NMOS６．３．２及びIsrc補正PMOS６．３．３を追加した回路構成になっている。補正電圧発生回路１．５の補正電圧Vcmp１．５−１をIsnk補正NMOS６．３．２に入力することでIsnkの補正を行い第４の実施の形態と同様の効果を得る。同様に補正電圧発生回路１．５が発生する補正電圧Vcmpと相補の補正電圧VcmpB１．５−２をIsrc補正PMOS６．３．３に入力することでIsrcの補正を行い第５の実施の形態と同様の効果を得る。
【００５７】
図１５（ｂ）にIsrc、Isnk補正型レプリカチャージポンプ回路６．４を示す。回路構成は図１５（ａ）のIsrc、Isnk補正型チャージポンプ回路６．３と同じ回路構成とし、同様に補正電圧Vcmp１．５−１をIsnk補正NMOS６．４．２にフィードバック入力し、PLL制御電圧Vpmp１．３−１に応じた適正な参照電圧VpmpR１．４−１を出力する。同様に補正電圧発生回路１．５が発生する補正電圧Vcmpと相補の補正電圧VcmpB１．５−２をIsrc補正PMOS６．４．３にフィードバック入力し、PLL制御電圧Vpmp１．３−１に応じた適正な参照電圧VpmpR１．４−１を出力する。
【００５８】
また、上述の本発明の実施の形態についてのPLL回路のプログラムにより、マイクロプロセッサをPLL回路として機能させることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態のPLL回路の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態のPLL回路を構成する各回路の構成を示す図である。
【図３】本発明の第１の実施の形態の動作について説明するためのタイミングチャートを示す図である。
【図４】ロック時のPLL回路のタイミングチャートを示す図である。
【図５】ロック時の位相誤差Δｔの原因となる位相周波数増加信号UPBおよび位相周波数減少信号DNの動作タイミングチャートを示す図である。
【図６】本発明の第２の実施の形態のPLL回路の全体構成を示すブロック図である。
【図７】Isrc補正型チャージポンプバイアス回路を示す図である。
【図８】本発明の第３の実施の形態のPLL回路の全体構成を示すブロック図である。
【図９】Isrc、Isnk補正型チャージポンプバイアス回路を示す図である。
【図１０】本発明の第４の実施の形態のPLL回路の全体構成を示すブロック図である。
【図１１】（ａ）非補正型チャージポンプバイアス回路を示す図である。              （ｂ）Isnk補正型チャージポンプ回路を示す図である。              （ｃ）Isnk補正型レプリカチャージポンプ回路を示す図である。
【図１２】本発明の第５の実施の形態のPLL回路の全体構成を示すブロック図である。
【図１３】（ａ）Isrc補正型チャージポンプ回路を示す図である。              （ｂ）Isrc補正型レプリカチャージポンプ回路を示す図である。
【図１４】本発明の第６の実施の形態のPLL回路の全体構成を示すブロック図である。
【図１５】（ａ）Isrc、Isnk補正型チャージポンプ回路を示す図である。              （ｂ）Isrc、Isnk補正型レプリカチャージポンプ回路を示す図である。
【符号の説明】
【００６０】
１．０    第１の実施の形態のPLL回路
１．０−１    基準クロックREFCLK
１．０−２    バイアス電圧VpmpB
１．０．１    ループフィルター抵抗Rおよび主コンデンサCapM
１．０．２    参照コンデンサCapM
１．１    位相周波数検出回路（PFD）
１．１．１、１．１．２    データ−フリップフロップ回路（D-F/F）
１．１．３    リセット回路
１．２    Isnk補正型チャージポンプバイアス回路（CPBias）
１．２−１    Isrcバイアス電圧PBias
１．２−２    Isnkバイアス電圧NBias
１．２．１    バイアス電流発生回路
１．２．２    バイアス電流ミラー回路
１．２．３    Isnk補正NMOS
１．３、４．３．１、５．３．１、６．３．１    チャージポンプ回路（CP）
１．３−１    PLL制御電圧Vpmp
１．３．１、１．４．１    Isrc供給定電流PMOS
１．３．２、１．４．２    IsrcスイッチPMOS
１．３．３、１．４．３    IsnkスイッチNMOS
１．３．４、１．４．４    Isnk供給定電流NMOS
１．４、４．４．１、５．４．１、６．４．１    レプリカチャージポンプ回路（CPR）
１．４−１    参照電圧VpmpR
１．５    補正電圧発生回路（CMP）
１．５−１    補正電圧Vcmp
１．５．１    イニシャライズ回路
１．５．２    電圧比較回路
１．６    電圧制御発振回路（VCO）
１．６．１、１．６．２、１．６．３    インバータ回路
１．６−１    電圧制御発振回路の出力クロックであるPLL生成クロックCLK
１．７    分周回路（DIV）
１．７−１    PLL生成クロックのフィードバッククロックFBCLK
１．７．１、１．７．２    データ−フリップフロップ回路（D-F/F）
２．０    第２の実施の形態のPLL回路
２．２    Isrc補正型チャージポンプバイアス回路（CPBias）
２．２．１    バイアス電流発生回路
２．２．２、２．２．３    バイアス電流ミラー回路
２．２．４    Isrc補正NMOS
３．０    第３の実施の形態のPLL回路
３．２    Isrc、Isnk補正型チャージポンプバイアス回路（CPBias）
３．２．１    バイアス電流発生回路
３．２．２、３．２．３、３．２．４    バイアス電流ミラー回路
３．２．５    Isrc補正NMOS
３．２．６    Isnk補正PMOS
４．０    第４の実施の形態のPLL回路
４．２    非補正型チャージポンプバイアス回路（CPBias）
４．２．１    バイアス電流発生回路
４．２．２    バイアス電流ミラー回路
４．３    Isnk補正型チャージポンプ回路（CP）
４．３．２、４．４．２    Isnk補正NMOS
４．４    Isnk補正型レプリカチャージポンプ回路（CPR）
５．０    第５の実施の形態のPLL回路
５．３    Isrc補正型チャージポンプ回路（CP）
５．３．２、５．４．２    Isrc補正PMOS
５．４    Isrc補正型レプリカチャージポンプ回路（CPR）
６．０    第６の実施の形態のPLL回路
６．３    Isrc、Isnk補正型チャージポンプ回路（CP）
６．３．２、６．４．２    Isnk補正NMOS
６．３．３、６．４．３    Isrc補正PMOS
６．４    Isrc、Isnk補正型レプリカチャージポンプ回路（CPR）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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