(57)【要約】【課題】  不揮発性半導体記憶装置の大容量化を推進する。【解決手段】  フラッシュメモリのメモリセルＭＣは、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された選択ゲート７と、隣接選択ゲート７間の基板１上に形成されたＯＮＯ膜１２と、ＯＮＯ膜１２上に形成された制御ゲート１３とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜１０に正孔をトラップさせることによって行う。【選択図】  図２
2006173452.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第１導電膜からなる選択ゲートと、
前記選択ゲートの下部の前記半導体基板に形成された第２導電型のソース、ドレインと、
前記主面の第１方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第１酸化シリコン膜、トラップ性絶縁膜および第２酸化シリコン膜からなるＯＮＯ膜と、
前記ＯＮＯ膜上に形成された第２導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置され、
前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、
前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、
選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、
前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルは、素子分離領域を介することなく、互いに隣接して配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、ＡＮＤ型フラッシュメモリのメモリセルであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１酸化シリコン膜は、ＩＳＳＧ酸化法によって形成された酸化シリコン膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記主面の第１方向に隣接する２つの選択ゲート間の前記ＯＮＯ膜には、互いに独立した複数の記憶ノードが存在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記ソース、ドレインは、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第２導電型の反転層からなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記ソース、ドレインは、前記選択ゲートの一方の端部近傍の前記半導体基板に形成された第２導電型の拡散層からなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
第１導電型の半導体基板の主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第１導電膜からなる選択ゲートと、
前記選択ゲートの下部の前記半導体基板に形成された第２導電型のソース、ドレインと、
前記主面の第１方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第１酸化シリコン膜、トラップ性絶縁膜および第２酸化シリコン膜からなるＯＮＯ膜と、
前記ＯＮＯ膜上に形成された第２導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置され、
前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、
前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、
選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、
前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行う不揮発性半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面に前記ゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記第１導電膜を形成し、前記第１導電膜上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１導電膜をパターニングすることによって、上部が前記第１絶縁膜に覆われた前記選択ゲートを形成する工程、
（ｃ）前記工程（ｂ）の後、前記半導体基板を熱酸化することによって、前記主面の第１方向に隣接する前記選択ゲート間の前記半導体基板上に前記第１酸化シリコン膜を形成する工程、
（ｄ）前記第１酸化シリコン膜上に前記トラップ性絶縁膜を形成する工程、
（ｅ）前記トラップ性絶縁膜上に前記第２酸化シリコン膜を形成することによって、前記ＯＮＯ膜を形成する工程、
（ｆ）前記工程（ｅ）の後、前記ＯＮＯ膜上に堆積した前記第２導電膜をパターニングすることによって、前記制御ゲートを形成する工程、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記メモリセルは、ＡＮＤ型フラッシュメモリのメモリセルであることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第１酸化シリコン膜は、ＩＳＳＧ酸化法によって形成することを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第２酸化シリコン膜は、前記トラップ性絶縁膜の表面をＩＳＳＧ酸化することによって形成することを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｂ）の後、前記工程（ｃ）に先だって、前記選択ゲートの側壁に絶縁膜からなるサイドウォールスペーサを形成することを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記ソース、ドレインは、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第２導電型の反転層からなることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記ソース、ドレインは、前記選択ゲートの一方の端部近傍の前記半導体基板に形成された第２導電型の拡散層からなり、前記第２導電型の拡散層は、前記工程（ｂ）の後、前記工程（ｃ）に先だって、前記半導体基板に斜めイオン注入法によって不純物を導入することにより形成することを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、不揮発性半導体記憶装置の大容量化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。しかし、さらなる需要を拡大するためには、メモリセル面積の縮小によるビットコストの低減が重要な要素となることから、これを実現すべく、種々のメモリセル構造が提案されている。
【０００３】
特開２００４−１９３５９８号公報（特許文献１）は、３層ポリシリコンゲートを用いたメモリセルを有するＡＮＤ型アレイ構造のフラッシュメモリを開示している。この特許文献１のメモリセルは、半導体基板の主面に形成されたソース領域およびドレイン領域、第１のゲートである浮遊ゲート、第２のゲートである制御ゲート、および第３のゲートである選択ゲート（アシストゲート）により構成されている。制御ゲートは行方向に接続され、ワード線を構成している。ソース領域およびドレイン領域はワード線と直交する方向（列方向）に配置され、列方向のメモリセルのソース領域およびドレイン領域を接続するローカルソース線およびローカルデータ線を構成している。
【０００４】
上記メモリセルの特徴は、行方向に延在する浮遊ゲートの２つの端面のそれぞれを、絶縁膜を介して選択ゲートの上部に乗り上げるように配置した点にある。浮遊ゲートの膜厚は、行方向に隣接する選択ゲートのスペースを完全には充填しないような値に設定されている。浮遊ゲートをこのようなフィン型の形状とすることにより、ワード線に平行な断面の面積を低減し、隣接するワード線間において対向する浮遊ゲート間の絶縁膜容量を小さくした上で、浮遊ゲートの表面積を増大することを可能にしている。
【０００５】
選択したメモリセルにデータを書き込む場合は、ワード線に正の高電圧を印加し、選択ゲートに正の低電圧を印加する。このとき、ローカルデータ線には正の電圧を印加し、ソース領域および基板は０Ｖに保持する。これにより、選択ゲート下の基板中にチャネルが形成され、ソース領域側の浮遊ゲート端部のチャネルで発生するホットエレクトロンが浮遊ゲートに注入される。
【０００６】
データを消去する場合は、ワード線に負の高電圧を印加し、選択ゲート、ソース領域、ドレイン領域および基板をそれぞれ０Ｖに保持する。これにより、浮遊ゲートから基板にファウラー−ノードハイム(Fowler-Nordheim)トンネル電流が流れ、浮遊ゲートに蓄積された電子が放出される。
【０００７】
ポリシリコンからなる浮遊ゲートに電荷を蓄積する上記特許文献１のメモリセルとは別に、窒化シリコン膜に電荷を蓄積して書き込みを行うＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型のメモリセル構造も知られている。窒化シリコン膜を電荷蓄積層として用いるＭＯＮＯＳ型不揮発性メモリセルは、窒化シリコン膜中に注入された電荷が抜けるのを防ぐポテンシャルバリアとして、窒化シリコン膜を２層の酸化シリコン膜で挟み込む、いわゆるＯＮＯ膜構造を採用している。
【０００８】
特開２００３−３３２４７４号公報（特許文献２）は、セル当たり２ビットの記憶が可能なＭＯＮＯＳ型不揮発性メモリセルを開示している。この特許文献２のメモリセルは、半導体基板上にゲート絶縁膜を介して形成したゲート電極の両側壁に、サイドウォールスペーサ形状の電荷保持部を設けた構成になっている。これらの電荷保持部の下部領域を含む基板には、ソース領域とドレイン領域とを構成する一対の拡散層領域が形成されている。このソース領域とドレイン領域のそれぞれは、ゲート電極の端部に対してオフセットされ、書換え時の干渉が抑制されるようになっている。サイドウォールスペーサ形状の電荷保持部は、電荷（電子または正孔）をトラップして蓄積する窒化シリコン膜を２層の酸化シリコン膜で挟み込んだＯＮＯ膜構造を有している。
【０００９】
データの書き込みは、選択したメモリセルの一対の電荷保持部に電子を注入することにより行う。例えば第１の電荷保持部に電子を注入する（書き込む）には、ゲート電極および第１の電荷保持部の下部の拡散層領域にそれぞれ正の電圧を印加し、基板および第２の電荷保持部の下部の拡散層領域をそれぞれ０Ｖに保持する。このような電圧条件によれば、第２の電荷保持部の下部の拡散層領域（ソース領域）からゲート電極の下部方向に反転層が延び、その先端（ピンチオフ点）から第１の電荷保持部の下部の拡散層領域（ドレイン領域）に向かって加速されたホットエレクトロンが第１の電荷保持部に注入される。このとき、ソース領域の近傍ではホットエレクトロンが発生しないので、第２の電荷保持部への書き込みは行われない。一方、第２の電荷保持部に電子を注入する（書き込む）には、一対の拡散層領域に印加する電圧を上記と逆にすることによって、第１の電荷保持部の下部の拡散層領域をソース領域、第２の電荷保持部の下部の拡散層領域をドレイン領域とすればよい。
【００１０】
第１の電荷保持部に記憶されたデータを消去する場合は、第１の電荷保持部の下部の拡散層領域に正の電圧、ゲート電極に負の電圧をそれぞれ印加し、基板を０Ｖに保持する。このような電圧条件によれば、バンド間トンネルによって基板に発生したホットホール（高エネルギーの正孔）が負の電位をもつゲート電極方向に引き込まれ、第１の電荷保持部にホール注入が行われる結果、データの消去が行われる。このとき、第２の電荷保持部の下部の拡散層領域に０Ｖを印加しておけば、その近傍の基板にはホットホールが発生しないので、第２の電荷保持部のデータは消去されない。一方、第２の電荷保持部に記憶されたデータを消去する場合は、一対の拡散層領域に印加する電圧を上記と逆にすることによって、第２の電荷保持部にホールを注入すればよい。
【００１１】
特開２００４−１５２９７７号公報（特許文献３）は、特許文献１と同じＡＮＤ型アレイ構造のフラッシュメモリに関するものであるが、基板表面の電位を制御する補助電極（アシストゲート）と制御電極（ワード線）との間に、２層の酸化シリコン膜に挟まれた電荷蓄積層を設けたメモリセル構造を開示している。この電荷蓄積層は、シリコンの微小結晶粒または窒化シリコン膜によって構成されている。
【００１２】
データの書き込みは、選択したメモリセルの補助電極端部下で発生させたホットエレクトロンを電荷蓄積層に注入することにより行う。一方、データの消去は、選択したメモリセルに接続されたワード線に正の高電圧を印加し、電荷蓄積層に注入された電子を制御電極側に引き抜くことによって行う。または、選択したメモリセルに接続されたワード線に負の高電圧を印加し、電荷蓄積層に注入された電子を基板側に引き抜いてもよい。いずれの場合も、データの消去は、同一ワード線に接続された複数のメモリセルに対して一括して行われる。
【特許文献１】特開２００４−１９３５９８号公報
【特許文献２】特開２００３−３３２４７４号公報
【特許文献３】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ＡＮＤ型フラッシュメモリは、選択ゲート（アシストゲート）がメモリセル間のアイソレーション機能を有していることから、メモリマット領域内に素子分離領域を形成しなくともよく、互いに隣接するメモリセル同士の間隔を縮小して高集積化を図ることができるので大容量化に適している。
【００１４】
ところが、ワード線方向の隣接選択ゲート間にポリシリコンの浮遊ゲートを形成し、この浮遊ゲートに電子を注入してデータの書き込みを行う特許文献１のＡＮＤ型フラッシュメモリは、メモリセルを微細化するにつれて、浮遊ゲートの加工マージンが低下するという問題がある。
【００１５】
すなわち、ポリシリコンの浮遊ゲートを記憶ノードに用いるメモリセルは、メモリセルの微細化に伴って浮遊ゲートのゲート長が短くなると、浮遊ゲートの周囲の全静電容量（Ｃtot）に対する浮遊ゲートと制御ゲートとの間の静電容量（Ｃfg-cg）の比（Ｃfg-cg／Ｃtot）で表されるカップリング比（α）が低下し、メモリセルを高速で動作させることが困難になる。
【００１６】
メモリセルを微細化してもカップリング比（α）の低下を避けるためには、浮遊ゲートのゲート長を短くした分、その高さを大きくし、浮遊ゲートの断面積を一定に維持する必要がある。しかし、隣接選択ゲート間に堆積しポリシリコン膜をエッチングすることによって、このような高アスペクト比の浮遊ゲートを形成しようとすると、プロセス上の負担が極めて大きくなり、製造歩留まりおよび信頼性の低下を引き起こす。
【００１７】
一方、特許文献３のＡＮＤ型フラッシュメモリは、ＯＮＯ膜を記憶ノードに用いるメモリセル構造を採用しているので、上記のような問題は生じない。しかし、記憶ノードに注入された電子を基板に放出するＦ−Ｎトンネル消去方式を採用しているので、消去速度が遅いという欠点がある。
【００１８】
本発明の目的は、不揮発性半導体記憶装置の大容量化を実現する技術を提供することにある。
【００１９】
本発明の他の目的は、不揮発性半導体記憶装置の高速動作を実現する技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明の半導体記憶装置は、第１導電型の半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第１導電膜からなる選択ゲートと、前記選択ゲートに所定電圧を印加したときに、前記選択ゲートの下部の前記半導体基板に形成される第２導電型の反転層からなるソース、ドレインと、前記主面の第１方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第１酸化シリコン膜、トラップ性絶縁膜および第２酸化シリコン膜からなるＯＮＯ膜と、前記ＯＮＯ膜上に形成された第２導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置され、前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行うものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
メモリセルの微細化、高集積化を推進することができるので、不揮発性半導体記憶装置の大容量化を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１であるフラッシュメモリのメモリマット領域を示す要部平面図、図２は、図１のＡ−Ａ線に沿った半導体基板の要部断面図、図３は、図１のＢ−Ｂ線に沿った半導体基板の要部断面図、図４は、図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。なお、図１は、導電層のパターンを見易くするために、絶縁膜の図示を省略してある。
【００２７】
本実施の形態のフラッシュメモリは、例えば１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリのメモリセルＭＣは、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単に基板という）１の主面のメモリマット領域に形成されている。基板１の内部にはｎ型埋込み層２が形成されており、ｎ型埋込み層２の上部には、ｐ型ウエル３が形成されている。ｎ型埋込み層２は、各メモリマットのｐ型ウエル３と基板１とを電気的に分離し、各メモリマットのｐ型ウエル３に所定の電位を供給するために形成されている。
【００２８】
メモリマット領域のｐ型ウエル３には、図１のＸ方向（第１方向）およびこれと直交するＹ方向（第２方向）に沿って複数のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣのそれぞれは、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された選択ゲート７と、隣接選択ゲート７間の基板１上に形成されたＯＮＯ膜１２と、ＯＮＯ膜１２上に形成された制御ゲート１３とを有する電界効果型トランジスタによって構成されている。
【００２９】
ゲート絶縁膜５は、膜厚が９ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。選択ゲート７は、膜厚が９ｎｍ程度、幅（ゲート長）が４０ｎｍ程度のｎ型多結晶シリコン膜からなる。Ｙ方向に隣接する複数のメモリセルＭＣのそれぞれの選択ゲート７は、互いに接続されて一体となっている。また、Ｘ方向に隣接する選択ゲート７間のピッチは１８０ｎｍ程度である。選択ゲート７の側壁には、膜厚２０ｎｍ程度の酸化シリコン膜からなるサイドウォールスペーサ８が形成されている。また、選択ゲート７の上部には、膜厚６０ｎｍ程度の酸化シリコン膜６が形成されている。
【００３０】
本実施の形態のメモリセルＭＣを構成する電界効果型トランジスタは、非動作時にはソース、ドレインが存在しない。しかし、メモリセルＭＣの動作時に選択ゲート７に正の電圧を印加した時に、選択ゲート７の下部のｐ型ウエル３の表面（チャネル領域）に形成されるｎ型の反転層がソースまたはドレインとして機能する。この反転層は、Ｙ方向に延在する選択ゲート７に沿って形成され、ビット線として機能する。このように、メモリセルＭＣの動作時に選択ゲート７の下部に形成される反転層をビット線として利用することにより、メモリマット領域内にビット線形成領域を確保しなくともよいので、メモリセルＭＣ同士の間隔を縮小して高集積化を図ることができる。
【００３１】
選択ゲート７は、ｐ型ウエル３の表面に上記のような反転層を形成する機能の他、互いに隣接するメモリセルＭＣ間のアイソレーション機能も有している。すなわち、選択されたメモリセルＭＣの選択ゲート７に正の電圧を印加し、他の選択ゲート７に０Ｖを印加した場合は、正の電圧が印加された選択ゲート７の下部のみに反転層（ソースまたはドレイン）が形成され、他の選択ゲート７の下部には反転層が形成されないので、メモリセルＭＣ間のアイソレーションが実現できる。これにより、メモリマット領域内に素子分離領域を確保しなくともよいので、互いに隣接するメモリセルＭＣ同士の間隔を縮小して高集積化を図ることができる。
【００３２】
ＯＮＯ膜１２は、膜厚６ｎｍ程度の酸化シリコン膜９、膜厚１０ｎｍ程度の窒化シリコン膜（トラップ性絶縁膜）１０および膜厚６ｎｍ程度の酸化シリコン膜１１をこの順に積層した３層の絶縁膜で構成されている。ＯＮＯ膜１２は、選択ゲート７間のｐ型ウエル３上に形成されている。後述するように、本実施の形態のフラッシュメモリの一つの特徴は、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせることによってデータの書き込みを行い、正孔をトラップさせることによってデータの消去を行うことにある。
【００３３】
制御ゲート１３の膜厚は、最も厚い箇所（ＯＮＯ膜１２の上部）で２５０ｎｍ程度である。メモリマット領域のＸ方向に隣接する複数のメモリセルＭＣのそれぞれの制御ゲート１３は、互いに接続されて一体となり、Ｘ方向に延在する１本のワード線ＷＬを構成している。制御ゲート１３（ワード線ＷＬ）は、ｎ型多結晶シリコン膜上にタングステンシリサイド（ＷＳｉｘ）などのシリサイド膜を積層したポリサイド膜で構成することもできる。
【００３４】
図示はしないが、本実施の形態のフラッシュメモリは、メモリマット領域の周囲、すなわち互いに隣接するメモリマット領域の間に素子分離領域が形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる公知の素子分離溝によって構成されている。また、図１〜図４には示さないが、制御ゲート１３（ワード線ＷＬ）の上層には、層間絶縁膜を挟んで複数層のメタル配線が形成されている。
【００３５】
図５は、メモリマット領域およびその周辺領域の概略平面図、図６は、図５のＡ−Ａ’線に沿った基板１の要部断面図、図７は、図５のＢ−Ｂ’線に沿った基板１の要部断面図である。
【００３６】
１つのメモリマット領域には、例えば２５６本のワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）がＸ方向に沿って互いに平行に配置されている。ワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）のそれぞれは、その下部のメモリセルＭＣと重なった領域で制御ゲート１３として機能する。
【００３７】
ワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）と直交するＹ方向には、複数本の選択ゲート７が互いに平行に配置されている。これらの選択ゲート７は、並んで配置された４本が１セットとなるように構成されている。各セットの選択ゲート７のそれぞれには、メモリマット領域のＹ方向の両端部に２本ずつ形成された４本の電源系メタル配線（Ｇ１〜Ｇ４）のいずれかを通じて、互いに異なる電圧を独立して印加できるようになっている。図７に示すように、電源系メタル配線（Ｇ１〜Ｇ４）は、ワード線ＷＬを覆う層間絶縁膜１４上に形成されており、各メモリセルの選択ゲート７へコンタクトホールに形成されたプラグを介して電気的に接続されている。
【００３８】
メモリマット領域のＹ方向の両端部のｐ型ウエル３には、ｎ＋型拡散層１５が形成されている。図７に示すように、ｎ＋型拡散層１５は、選択ゲート７の一端部の下部に形成されている。符号１６は、選択ゲート７に正の電圧を印加した時に、その下部のｐ型ウエル３の表面（チャネル領域）に形成されるｎ型の反転層を示している。
【００３９】
メモリマット領域の一方の端部に形成されたｎ＋型拡散層１５は、メモリマット領域に形成された複数本の選択ゲート７のうち、例えば偶数番目の選択ゲート７の下部に形成されている。そして、このｎ＋型拡散層１５には、第１のセンス系メタル配線（Ｓ１）を通じて所定の電圧が印加される。一方、メモリマット領域の他方の端部に形成されたｎ＋型拡散層１５は、メモリマット領域に形成された複数本の選択ゲート７のうち、例えば奇数番目の選択ゲート７の下部に形成されている。そして、このｎ＋型拡散層１５には、第２のセンス系メタル配線（Ｓ２）を通じて所定の電圧が印加される。図示はしないが、センス系メタル配線（Ｓ１、Ｓ２）は、電源系メタル配線（Ｇ１〜Ｇ４）を覆う第２の層間絶縁膜上に形成されており、ｎ＋型拡散層１５へコンタクトホールに形成されたプラグ等を介して電気的に接続されている。
【００４０】
このように、偶数番目の選択ゲート７の下部のｎ＋型拡散層１５に第１のセンス系メタル配線（Ｓ１）が接続され、奇数番目の選択ゲート７の下部のｎ＋型拡散層１５に第２のセンス系メタル配線（Ｓ２）が接続されているので、互いに隣接する２本の選択ゲート７のそれぞれに正の電圧を印加してそれらの下部のｐ型ウエル３に反転層を形成する場合、これら２つの反転層に互いに異なる電圧を独立して印加することができる。
【００４１】
基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、ウエル制御回路、昇圧回路、昇圧用クロック回路、電圧クランプ回路など）が形成されているが、それらの図示は省略する。
【００４２】
次に、本実施の形態のメモリセルＭＣの書き込み、読み出しおよび消去動作を説明する。ここでは、前記図５に示すワード線（ＷＬ１）に接続された２個のメモリセル（ＭＣ１、ＭＣ２）に注目し、その一方を選択メモリセル、他方を非選択メモリセルとして説明する。また、書き込み、読み出しおよび消去の各動作を行う際、ワード線（ＷＬ１）、選択ゲート７および反転層１６のそれぞれに印加する電圧の関係を図８に示す。なお、同図に示した電圧の値は、好ましい一例を示すものであって、この値に限定されるものではない。
【００４３】
メモリセル（ＭＣ１）にデータを書き込むには、メモリセル（ＭＣ１、ＭＣ２）が接続されているワード線（ＷＬ１）に７Ｖを印加し、他のワード線（ＷＬ０、ＷＬ２・・・ＷＬ２５５）に０Ｖを印加する。また、電源系メタル配線Ｇ３を通じてメモリセル（ＭＣ１）の選択ゲート７に２Ｖを印加すると共に、電源系メタル配線Ｇ１を通じてメモリセル（ＭＣ２）の選択ゲート７に６Ｖを印加する。このとき、他の電源系メタル配線Ｇ２、Ｇ４に接続された選択ゲート７には０Ｖを印加し、それらの下部に反転層が形成されないようにする。さらに、センス系メタル配線Ｓ２を通じてメモリセル（ＭＣ１）の反転層１６に０Ｖを印加すると共に、センス系メタル配線Ｓ１を通じてメモリセル（ＭＣ２）の反転層１６に５Ｖを印加する。
【００４４】
このようにすると、２個のメモリセル（ＭＣ１、ＭＣ２）がＯＮとなり、図９に示すように、メモリセル（ＭＣ１、ＭＣ２）の選択ゲート７のそれぞれの下部に位置するｐ型ウエル３の表面にｎ型の反転層１６が形成されると共に、メモリセル（ＭＣ１、ＭＣ２）の間に位置するｐ型ウエル３の表面にチャネル領域１７が形成される。このとき、メモリセル（ＭＣ１）の選択ゲート７には２Ｖが印加されているのに対して、メモリセル（ＭＣ２）の選択ゲート７にはそれよりも高い６Ｖが印加されているので、メモリセル（ＭＣ２）の反転層１６の周囲に空乏層１８が広がり、その一端部はメモリセル（ＭＣ１）の選択ゲート７の端部近傍まで達する。
【００４５】
また、２個のメモリセル（ＭＣ１、ＭＣ２）のそれぞれの反転層１６に互いに異なる電圧を印加することにより、２つの反転層１６の間に電位差が生じ、５Ｖが印加されたメモリセル（ＭＣ２）の反転層１６がドレイン、０Ｖが印加されたメモリセル（ＭＣ１）の反転層１６がソースとなるので、２つの反転層１６の間のチャネル領域１７には、ソースからドレインへ向かう電子の流れが生じる。
【００４６】
前述したように、メモリセル（ＭＣ１）の選択ゲート７の端部近傍には、メモリセル（ＭＣ２）の反転層１６の周囲に形成された空乏層１８の一端部が達しているので、メモリセル（ＭＣ２）の反転層１６に５Ｖを印加し、メモリセル（ＭＣ１）の反転層１６に０Ｖを印加すると、メモリセル（ＭＣ１）の選択ゲート７の端部近傍に高い電位差（５Ｖ）が生じる。その結果、この選択ゲート７の端部近傍のチャネル領域１７でホットエレクトロンが発生し、このホットエレクトロンがその上部のＯＮＯ膜１２に注入されて窒化シリコン膜１０にトラップされる。
【００４７】
一方、メモリセル（ＭＣ２）の選択ゲート７の端部近傍は、空乏層１８の影響によってホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）の選択ゲート７の端部近傍に位置するＯＮＯ膜１２にホットエレクトロンが注入されることはない。このようにして、選択されたメモリセル（ＭＣ１）のみにデータが書き込まれる。図１０は、書き込み時に空乏層１８がメモリセル（ＭＣ１、ＭＣ２）に及ぼす影響を模式的に示した等価回路図である。
【００４８】
メモリセル（ＭＣ２）にデータを書き込む場合は、２個のメモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７および反転層１６に印加する電圧を上記と逆にすればよい。すなわち、ワード線（ＷＬ１）に７Ｖを印加した状態で、メモリセル（ＭＣ１）の選択ゲート７に６Ｖを印加すると共に、メモリセル（ＭＣ２）の選択ゲート７に２Ｖを印加する。また、メモリセル（ＭＣ１）の反転層１６に５Ｖを印加すると共に、メモリセル（ＭＣ２）の反転層１６に０Ｖを印加する。このようにすると、メモリセル（ＭＣ２）の選択ゲート７の端部近傍に位置するチャネル領域１７で発生したホットエレクトロンがその上部のＯＮＯ膜１２に注入され、窒化シリコン膜１０にトラップされる。このとき、メモリセル（ＭＣ１）の選択ゲート７の端部近傍は、空乏層１８の影響によってホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）の選択ゲート７の端部近傍に位置するＯＮＯ膜１２にホットエレクトロンが注入されることはない。このようにして、選択されたメモリセル（ＭＣ２）のみにデータが書き込まれる。
【００４９】
次に、メモリセル（ＭＣ１）に書き込まれたデータを読み出すには、チャネル領域に流れる電流の向きを、メモリセル（ＭＣ１）への書き込み時と同じにする。すなわち、メモリセル（ＭＣ１）が接続されているワード線（ＷＬ１）に３Ｖを印加し、他のワード線（ＷＬ０、ＷＬ２・・・ＷＬ２５５）に０Ｖを印加する。また、電源系メタル配線Ｇ３を通じてメモリセル（ＭＣ１）の選択ゲート７に２Ｖを印加すると共に、電源系メタル配線Ｇ１を通じてメモリセル（ＭＣ２）の選択ゲート７に２Ｖを印加し、２個のメモリセル（ＭＣ１、ＭＣ２）がＯＮとなり、メモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７の下部に反転層１６を形成する。このとき、他の電源系メタル配線Ｇ２、Ｇ４に接続された選択ゲート７には０Ｖを印加し、それらの下部に反転層１６が形成されないようにする。さらに、センス系メタル配線Ｓ２を通じてメモリセル（ＭＣ１）の反転層１６に０Ｖを印加し、センス系メタル配線Ｓ１を通じてメモリセル（ＭＣ２）の反転層１６に１Ｖを印加する。そして、このときメモリセル（ＭＣ１、ＭＣ２）のソース、ドレイン間に流れる電流の状況からメモリセル（ＭＣ１）のしきい値電圧を検出し、ＯＮＯ膜１２に注入された電荷の有無を判定する。書き込み時と同様、メモリセル（ＭＣ２）の選択ゲート７の端部近傍は、空乏層１８の影響でホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）のデータが読み出されることはない。メモリセル（ＭＣ２）のデータを読み出す場合は、センス系メタル配線Ｓ１、Ｓ２に印加する電圧を上記と逆にして、チャネル領域に流れる電流の向きを逆にすればよい。
【００５０】
次に、メモリセル（ＭＣ１）に書き込まれたデータを消去するには、チャネル電流を利用したホットホール注入消去方式を採用する。すなわち、メモリセル（ＭＣ１、ＭＣ２）が接続されたワード線（ＷＬ１）に−９Ｖ程度の負電圧を印加し、他のワード線（ＷＬ０、ＷＬ２・・・ＷＬ２５５）に０Ｖを印加する。また、電源系メタル配線Ｇ３を通じてメモリセル（ＭＣ１）の選択ゲート７に６Ｖを印加し、他の電源系メタル配線Ｇ１、Ｇ２、Ｇ４に接続されたメモリセル（ＭＣ）の選択ゲート７に０Ｖを印加する。このようにすると、メモリセル（ＭＣ１）のみがＯＮとなり、その選択ゲート７の下部に反転層１６が形成されるので、この反転層１６にセンス系メタル配線Ｓ２を通じて５Ｖを印加する。
【００５１】
これにより、メモリセル（ＭＣ１）のチャネル領域を流れる電子が反転層１６の端部の高電界によって加速され、反転層１６の端部に電子と正孔の対が生成される。そして、この正孔がワード線（ＷＬ１）に印加された負電圧によって加速されてホットホールとなり、ＯＮＯ膜１２に注入されて窒化シリコン膜１０にトラップされる。この結果、窒化シリコン膜１０にトラップされていた電子が正孔によって打ち消され、選択されたメモリセル（ＭＣ１）のデータが消去される。
【００５２】
メモリセル（ＭＣ２）のデータを消去する場合は、２個のメモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７および反転層１６に印加する電圧を上記と逆にすればよい。すなわち、ワード線（ＷＬ１）に−９Ｖ程度の負電圧を印加すると共に、電源系メタル配線Ｇ１を通じてメモリセル（ＭＣ２）の選択ゲート７に６Ｖを印加し、メモリセル（ＭＣ２）のみをＯＮにする。そして、メモリセル（ＭＣ２）の選択ゲート７の下部に形成される反転層１６にセンス系メタル配線Ｓ１を通じて５Ｖを印加すればよい。これにより、メモリセル（ＭＣ２）の反転層１６の端部で生成した正孔がＯＮＯ膜１２に注入され、メモリセル（ＭＣ２）のデータが消去される。
【００５３】
このように、本実施の形態のフラッシュメモリは、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせることによって書き込みを行い、正孔をトラップさせることによって消去を行うので、次のような利点がある。
【００５４】
多結晶シリコンからなる浮遊ゲートに電子を注入して書き込みを行う方式の場合、基板と浮遊ゲートの間に介在するトンネル絶縁膜に一箇所でも欠陥が存在すると、浮遊ゲートに注入された電子がこの欠陥を通じて基板に漏洩してしまう。これに対して、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせる方式では、基板と窒化シリコン膜１０との間に介在する酸化シリコン膜９に欠陥が存在しても、欠陥の近傍の窒化シリコン膜１０にトラップされた電子のみが漏洩するだけなので、電荷保持特性が優れている。
【００５５】
また、選択ゲート７の両側のＯＮＯ膜１２に個別に電荷（電子、正孔）を注入することにより、選択ゲート７の両側のＯＮＯ膜１２を記憶ノードとして利用することができるので、メモリセルの高集積化が容易に実現できる。
【００５６】
また、記憶ノードに正孔をトラップさせるホットホール注入消去方式は、記憶ノードに注入された電子をＦ−Ｎ（Fowlor Nordheim）トンネル現象によって基板に放出するＦ−Ｎトンネル消去方式に比べて高速消去が可能である。図１１は、ＯＮＯ膜中の窒化シリコン膜にトラップさせた電子を上記２つの方式で消去する場合の速度をシミュレーションによって比較したグラフである。図に示すように、Ｆ−Ｎトンネル消去方式は、ホットホール注入消去方式に比べて８桁以上遅いことが分かった。
【００５７】
また、Ｆ−Ｎトンネル消去方式の場合、１本のワード線に接続された複数のメモリセルを一括して消去する必要がある。これに対し、本実施の形態のホットホール注入消去方式では、ワード線ＷＬと反転層１６（ビット線）にそれぞれ消去電圧を印加して消去を行うので、各メモリセルＭＣを選択的に消去することが可能である。
【００５８】
また、記憶ノードとして多結晶シリコンからなる浮遊ゲートを用いるフラッシュメモリの場合、浮遊ゲートの周囲の全静電容量（Ｃtot）に対する浮遊ゲートと制御ゲートとの間の静電容量（Ｃfg-cg）の比（Ｃfg-cg／Ｃtot）で表されるカップリング比（α）を０．６程度に維持することが要求される。これに対し、ＯＮＯ膜１２を記憶ノードとして利用する場合は、カップリング比（α）を考慮する必要がないので、ワード線ＷＬに印加する書き込み電圧や消去電圧を半分程度に下げることが可能になる。
【００５９】
なお、各メモリセルＭＣには、２ｂｉｔ／１セルとして“００”／“０１”／“１０”／“１１”のような４種類のデータを書き込むこともできる。このような多値記憶は、ワード線ＷＬの書き込み電圧を一定にしたまま、書き込み時間を変え、選択されたメモリセルＭＣのＯＮＯ膜１２に注入するホットエレクトロンの量を変化させることによって行う。また、このような多値記憶を用いた場合の消去動作については、ワード線ＷＬの消去電圧を一定にしたまま、消去時間を変え、選択されたメモリセルＭＣのＯＮＯ膜１２に注入するホットホールの量を変化させることによって行う。
【００６０】
次に、本実施の形態１のフラッシュメモリの製造方法の一例を図１２〜図１８により説明する。
【００６１】
まず、図１２に示すように、ｐ型の単結晶シリコンからなる基板１に周知の製造方法を用いてｎ型埋込み層２とｐ型ウエル３とを形成した後、基板１を熱酸化することによって、ｐ型ウエル３の表面に酸化シリコンからなるゲート絶縁膜５を形成する。
【００６２】
次に、図１３に示すように、ゲート絶縁膜５の上部にＣＶＤ法で膜厚４０ｎｍ程度のｎ型多結晶シリコン膜と膜厚１５０ｎｍ程度の酸化シリコン膜６とを堆積した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いて酸化シリコン膜６とｎ型多結晶シリコン膜とをパターニングし、上部が酸化シリコン膜６で覆われた選択ゲート７を形成する。選択ゲート７のゲート長は、６５ｎｍ程度である。
【００６３】
次に、図１４に示すように、選択ゲート７と酸化シリコン膜６のそれぞれの側壁にサイドウォールスペーサ８を形成する。サイドウォールスペーサ８は、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることによって形成する。
【００６４】
次に、図１５に示すように、上記異方性エッチングによって露出した選択ゲート７間のｐ型ウエル３の表面に酸化シリコン膜９を形成する。前記図１４に示すように、選択ゲート７間のｐ型ウエル３の表面は、サイドウォールスペーサ８を形成する際の異方性エッチングによって削られるので、サイドウォールスペーサ８の下部のｐ型ウエル３の表面との間に段差が生じる。そのため、通常の熱酸化法によって酸化シリコン膜９を形成すると、図１６に示すように、サイドウォールスペーサ８の下部近傍の段差部で酸化シリコン膜９が異常成長し、選択ゲート７間に比べて膜厚が大きくなるために、ＯＮＯ膜１２の特性が劣化する。
【００６５】
そこで、本実施の形態では、通常の熱酸化法に代え、ＩＳＳＧ(In-Situ Steam Generation)酸化法を用いて酸化シリコン膜９を形成する。ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素を直接導入し、高温（例えば９００℃）に加熱した基板１上でラジカル酸化反応を行う方法である。ＩＳＳＧ酸化法は、ＲＴＰ(Rapid Thermal Process)方式などのような通常の熱酸化法と比較した場合、基板１中への酸素の増速拡散が抑制されるという特徴があるので、前述したような段差部の表面にもほぼ均一な膜厚の酸化シリコン膜９を形成することができる。酸化シリコン膜９の膜厚は、６ｎｍ程度である。また、この熱酸化によって選択ゲート７の表面も僅かに酸化されるので、そのゲート長が縮小して４０ｎｍ程度になる。
【００６６】
次に、図１７に示すように、酸化シリコン膜９の上部にＣＶＤ法で窒化シリコン膜１０を堆積した後、図１８に示すように、窒化シリコン膜１０の上部に酸化シリコン膜１１を堆積することにより、ＯＮＯ膜１２を形成する。窒化シリコン膜１０の上部の酸化シリコン膜１１は、ＣＶＤ法または熱酸化法で形成するが、良質、かつ均一な膜厚の酸化シリコン膜１１を得るためには、熱酸化法、特に前述したＩＳＳＧ酸化法で形成することが望ましい。この場合は、ＣＶＤ法で膜厚１６ｎｍ程度の窒化シリコン膜１０を堆積した後、この窒化シリコン膜１０の表面部分を６ｎｍ程度酸化する。
【００６７】
次に、ＯＮＯ膜１２の上部に制御ゲート１３（ワード線ＷＬ）を形成する（図２〜図４参照）。制御ゲート１３（ワード線ＷＬ）を形成するには、ＯＮＯ膜１２の上部にＣＶＤ法で膜厚２５０ｎｍ程度のｎ型多結晶シリコン膜を堆積し、続いて化学的機械研磨法を用いてｎ型多結晶シリコン膜の表面を平坦化した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いてｎ型多結晶シリコン膜をパターニングする。
【００６８】
上記ｎ型多結晶シリコン膜をパターニングするためのドライエッチング工程では、制御ゲート１３（ワード線ＷＬ）間にｎ型多結晶シリコン膜のエッチング残りが生じないよう、基板１の表面をオーバーエッチングするが、制御ゲート１３（ワード線ＷＬ）間の基板１の表面は、ＯＮＯ膜１２で覆われている（図３参照）ので、このオーバーエッチングを行っても、基板１の表面が削れることはない。これにより、非選択メモリセルのリーク電流が低減されるので、フラッシュメモリの動作信頼性および製造歩留まりが向上する。
【００６９】
また、記憶ノードとして多結晶シリコンからなる浮遊ゲートを用いるフラッシュメモリの製造工程では、制御ゲート（ワード）をパターニングした後、引き続き下層の多結晶シリコン膜をパターニングして浮遊ゲートを形成する。しかし、メモリセルの微細化が進んだ場合、前述したカップリング比（α）を維持するために、浮遊ゲートのアスペクト比を大きくしなければならないので、浮遊ゲートの加工が困難となる。これに対し、ＯＮＯ膜１２を記憶ノードとして利用する場合は、高アスペクト比の多結晶シリコン膜をパターニングする工程がないので、フラッシュメモリの製造歩留まりが向上する。
【００７０】
その後、制御ゲート１３（ワード線ＷＬ）の上層に層間絶縁膜を挟んで複数層のメタル配線（電源系メタル配線Ｇ１〜Ｇ４、センス系メタル配線Ｓ１、Ｓ２など）を形成することにより、本実施の形態のフラッシュメモリが完成する。
【００７１】
上記した本実施の形態によれば、フラッシュメモリのメモリセルサイズを大幅に縮小することができるので、大容量のＡＮＤ型フラッシュメモリを実現することができる。
【００７２】
（実施の形態２）
図１９は、本発明の実施の形態２であるフラッシュメモリのメモリマット領域を示す要部断面図、図２０は、このフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
【００７３】
図１９に示すように、本実施の形態のメモリセルＭＣは、選択ゲート７の下部のｐ型ウエル３の表面にソースまたはドレインとして機能するｎ型拡散層４を設け、これをビット線として使用する。このｎ型拡散層４は、選択ゲート７の一方の側壁の下部領域に形成されている。ｎ型拡散層４を形成するには、前記図１３に示した方法でｐ型ウエル３の上部に選択ゲート７を形成した後、図２１に示すように、斜めイオン注入法を用いてｐ型ウエル３の表面にｎ型不純物（ヒ素）を導入する。不純物の注入エネルギーは３０ｋｅＶ程度、ドーズ量は３×１０１４／ｃｍ２程度とする。図２０に示すＳＧ１〜ＳＧ４は、それぞれ選択ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のゲート電極であり、これら選択ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のＯＮまたはＯＦＦの状態によって、各センス系メタル配線Ｓ１、Ｓ２からの電位が各ｎ型拡散層４へ導通するかどうかの選択がなされる。
【００７４】
このように、前記実施の形態１のフラッシュメモリは、選択ゲート７に正の電圧を印加したときにその下部のｐ型ウエル３の表面に形成される反転層１６をビット線として使用するのに対し、本実施の形態のフラッシュメモリは、ビット線として使用するｎ型拡散層（ソース、ドレイン）４をあらかじめｐ型ウエル３の表面に形成しておく。ｎ型拡散層４をビット線として使用する方式は、ｎ型の反転層１６をビット線として使用する方式に比べてビット線抵抗を低減することができるという利点がある。
【００７５】
書き込みは、ソース側のｎ型拡散層４からＯＮＯ膜１２にホットエレクトロンを注入して窒化シリコン膜１０にトラップさせる。消去は、ワード線ＷＬに負電圧を印加し、窒化シリコン膜１０にトラップされた電子を基板側に引き抜く。図２２は、書き込み、読み出しおよび消去の各動作を行う際の電圧関係の一例を示している。また、図２３は、前記図２０のＡ−Ａ’線に沿った基板１の概略断面構造と、書き込み・読み出し時の等価回路を示し、図２４は、前記図２０のＢ−Ｂ’線に沿った基板１の概略断面構造と、書き込み・読み出し時の等価回路を示している。
【００７６】
（実施の形態３）
図２５は、本発明の実施の形態３であるフラッシュメモリのメモリマット領域を示す要部断面図である。
【００７７】
図２５に示すように、本実施の形態のメモリセルＭＣは、選択ゲート７間でＯＮＯ膜１２を分離した点に特徴がある。ＯＮＯ膜１２を分離するには、前述した方法でＯＮＯ膜１２を形成（図１８参照）した後、図２６に示すように、ＯＮＯ膜１２を異方性エッチングすることにより、選択ゲート７間のＯＮＯ膜１２の一部を除去し、サイドウォールスペーサ８の近傍に残す。このとき、選択ゲート７の覆う酸化シリコン膜６の上部の窒化シリコン膜１０や酸化シリコン膜１１も除去される。
【００７８】
次に、図２７に示すように、基板１を熱酸化し、ＯＮＯ膜１２の除去によって露出したｐ型ウエル３の表面に酸化シリコン膜２０を形成する。このとき、酸化シリコン膜２０の異常成長によるＯＮＯ膜１２の特性劣化を防ぐため、前述したＩＳＳＧ酸化法を用いて酸化シリコン膜２０を形成することが望ましい。その後、前述した方法で制御ゲート１３（ワード線ＷＬ）を形成することにより、図２４に示すメモリセルＭＣが得られる。
【００７９】
前記実施の形態１のメモリセルＭＣを微細化した場合、隣接メモリセルＭＣ間の記憶ノード同士が接近し、記憶ノードにトラップされた電荷同士が干渉を引き起こす恐れがある。これに対し、本実施の形態のメモリセルＭＣは、記憶ノード（ＯＮＯ膜１２）がメモリセルＭＣ毎に分離されているので、このような干渉を防ぐことができ、メモリセルＭＣをさらに微細化することができる。本実施の形態のメモリセルＭＣの書き込み、読み出しおよ消去動作は、前記実施の形態１と同じである。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＮＤ型フラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、ＮＯＲ型フラッシュメモリに適用することもできる。また、フラッシュメモリを含んだシステムＬＳＩ（Large Scale Integrated circuit）のようなメモリ−ロジック混載型半導体装置にも適用できる。
【産業上の利用可能性】
【００８２】
本発明は、ＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置に適用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施の形態であるフラッシュメモリのメモリマット構成を示す要部平面図である。
【図２】図１のＡ−Ａ線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ線に沿った半導体基板の要部断面図である。
【図４】図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
【図６】図５のＡ−Ａ’線に沿った基板の要部断面図である。
【図７】図５のＢ−Ｂ’線に沿った基板の要部断面図である。
【図８】書き込み、読み出しおよび消去動作時に、ワード線、選択ゲートおよび反転層に印加する電圧の関係を示す図である。
【図９】メモリセルの書き込み動作を説明する図である。
【図１０】書き込み動作時に空乏層がメモリセルに及ぼす影響を模式的に示した等価回路図である。
【図１１】ＯＮＯ膜中の窒化シリコン膜にトラップさせた電子の消去速度をシミュレーションによって評価したグラフである。
【図１２】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１３】図１２に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１４】図１３に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１５】図１４に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１６】図１５に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１７】図１６に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１８】図１７に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１９】本発明の他の実施の形態であるフラッシュメモリを示す要部断面図である。
【図２０】本発明の他の実施の形態であるフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
【図２１】図１９に示すフラッシュメモリの製造方法を示す要部断面図である。
【図２２】書き込み、読み出しおよび消去動作時に、ワード線、選択ゲートおよび拡散層に印加する電圧の関係を示す図である。
【図２３】図２０のＡ−Ａ’線に沿った基板の概略断面構造と、書き込み・読み出し時の等価回路を示す図である。
【図２４】図２０のＢ−Ｂ’線に沿った基板の概略断面構造と、書き込み・読み出し時の等価回路を示す図である。
【図２５】本発明の他の実施の形態であるフラッシュメモリのメモリマット領域を示す要部断面図である。
【図２６】本発明の他の実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２７】図２６に続くフラッシュメモリの製造方法を示す要部断面図である。
【符号の説明】
【００８４】
１  半導体基板
２  ｎ型埋込み層
３  ｐ型ウエル
４  ｎ型拡散層
５  ゲート絶縁膜
６  酸化シリコン膜
７  選択ゲート
８  サイドウォールスペーサ
９  酸化シリコン膜
１０  窒化シリコン膜
１１  酸化シリコン膜
１２  ＯＮＯ膜
１３  制御ゲート
１４  層間絶縁膜
１５  ｎ＋型拡散層
１６  反転層
１７  チャネル領域
１８  空乏層
２０  酸化シリコン膜
Ｇ１〜Ｇ４  電源系メタル配線
ＭＣ  メモリセル
Ｓ１、Ｓ２  センス系メタル配線
ＳＧ１〜ＳＧ４  選択ＭＩＳＦＥＴのゲート電極
ＷＬ  ワード線
【図１】
2006173452.tif 000003
【図２】
2006173452.tif 000004
【図３】
2006173452.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006173452.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２５】
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【図２６】
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【図２７】
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【図１０】
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【図２３】
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【図２４】
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