(57)【要約】【課題】  ＭＯＳトランジスタとバイポーラトランジスタとで構成されるアナログ／デジタル混載半導体装置の製造コストを低減する。【解決手段】  ｎ型エミッタ電極２３ｂを形成するためのｎ型不純物のイオン注入と、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入とを同時に行い、ｐ型エミッタ電極２３ｃを形成するためのｐ型不純物のイオン注入と、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入とを同時に行うことにより、イオン注入工程およびフォトマスクの枚数を減らす。【選択図】  図７
2006173258.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタを形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタを形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタのｎ型埋込み層、ｎ型コレクタ引き出し層およびｐ型ベース層を形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタのｐ型埋込み層、ｐ型コレクタ引き出し層およびｎ型ベース層を形成する工程、
（ｂ）前記工程（ａ）の後、前記主面上に第１絶縁膜を形成し、続いて、前記ｐ型ベース層の上部の前記第１絶縁膜に第１開孔を形成し、前記ｎ型ベース層の上部の前記第１絶縁膜に第２開孔を形成する工程、
（ｃ）前記工程（ｂ）の後、前記第１絶縁膜の上部にシリコン膜を形成し、続いて、前記シリコン膜をパターニングすることによって、前記ｐ型ベース層を覆う前記第１絶縁膜の上部に第１シリコン層を形成し、前記ｎ型ベース層を覆う前記第１絶縁膜の上部に第２シリコン層を形成する工程、
（ｄ）前記工程（ｃ）の後、第１フォトレジスト膜をマスクにして、前記主面の第１領域と前記第１シリコン層とにｎ型不純物をイオン注入することによって、前記主面の第３領域に前記ｎ型不純物がイオン注入された前記第１シリコン層からなるｎ型エミッタ電極を形成する工程、
（ｅ）前記工程（ｃ）の後、第２フォトレジスト膜をマスクにして、前記主面の第２領域と前記第２シリコン層とにｐ型不純物をイオン注入することによって、前記主面の第４領域に前記ｐ型不純物がイオン注入された前記第２シリコン層からなるｐ型エミッタ電極を形成する工程、
（ｆ）前記工程（ｄ）および前記工程（ｅ）の後、前記半導体基板を熱処理して前記ｎ型不純物と前記ｐ型不純物とを活性化および拡散させることにより、前記主面の第１領域にｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第３領域の前記ｐ型ベース層の一部にｎ型エミッタ層を形成し、前記主面の第４領域の前記ｎ型ベース層の一部にｐ型エミッタ層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）で前記シリコン膜をパターニングする際、前記主面の第５領域に第３シリコン層を形成する工程と、
前記工程（ｃ）の後、前記第３シリコン層に低濃度のｎ型不純物または低濃度のｐ型不純物をイオン注入することによって、前記主面の第５領域に前記低濃度のｎ型不純物または低濃度のｐ型不純物がイオン注入された第３シリコン層からなる抵抗素子を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタを形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタを形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタを形成し、前記主面の第５領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタのｎ型埋込み層、ｎ型コレクタ引き出し層およびｐ型ベース層を形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタのｐ型埋込み層、ｐ型コレクタ引き出し層およびｎ型ベース層を形成する工程、
（ｂ）前記工程（ａ）の後、前記主面上に第１絶縁膜を形成し、続いて、前記ｐ型ベース層の上部の前記第１絶縁膜に開孔を形成する工程、
（ｃ）前記工程（ｂ）の後、前記第１絶縁膜の上部にシリコン膜を形成し、続いて、前記シリコン膜の全面に低濃度のｎ型不純物をイオン注入することによって、ｎ型シリコン膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記ｎ型シリコン膜をパターニングすることによって、前記第５領域に前記ｎ型シリコン膜からなる抵抗素子を形成し、前記ｐ型ベース層を覆う前記第１絶縁膜の上部に第１ｎ型シリコン層を形成する工程、
（ｅ）前記工程（ｄ）の後、第１フォトレジスト膜をマスクにして、前記主面の第１領域と前記第１ｎ型シリコン層とにｎ型不純物をイオン注入することによって、前記主面の第３領域に前記ｎ型不純物がイオン注入された前記第１ｎ型シリコン層からなるｎ型エミッタ電極を形成する工程、
（ｆ）前記工程（ｄ）の後、第２フォトレジスト膜をマスクにして、前記主面の第２領域と前記ｎ型ベース層の一部とにｐ型不純物をイオン注入する工程、
（ｇ）前記工程（ｅ）および前記工程（ｆ）の後、前記半導体基板を熱処理して前記ｎ型不純物と前記ｐ型不純物とを活性化および拡散させることにより、前記主面の第１領域にｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第３領域の前記ｐ型ベース層の一部にｎ型エミッタ層を形成し、前記主面の第４領域の前記ｎ型ベース層の一部にｐ型エミッタ層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタを形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタを形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタを形成し、前記主面の第５領域に抵抗素子を形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタのｎ型埋込み層、ｎ型コレクタ引き出し層およびｐ型ベース層を形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタのｐ型埋込み層、ｐ型コレクタ引き出し層およびｎ型ベース層を形成する工程、
（ｂ）前記工程（ａ）の後、前記主面上に第１絶縁膜を形成し、続いて、前記ｎ型ベース層の上部の前記第１絶縁膜に開孔を形成する工程、
（ｃ）前記工程（ｂ）の後、前記第１絶縁膜の上部にシリコン膜を形成し、続いて、前記シリコン膜の全面に低濃度のｐ型不純物をイオン注入することによって、ｐ型シリコン膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記ｐ型シリコン膜をパターニングすることによって、前記第５領域に前記ｐ型シリコン膜からなる抵抗素子を形成し、前記ｎ型ベース層を覆う前記第１絶縁膜の上部に第１ｐ型シリコン層を形成する工程、
（ｅ）前記工程（ｄ）の後、第１フォトレジスト膜をマスクにして、前記主面の第２領域と前記第１ｐ型シリコン層とにｐ型不純物をイオン注入することによって、前記主面の第４領域に前記ｐ型不純物がイオン注入された前記第１ｐ型シリコン層からなるｐ型エミッタ電極を形成する工程、
（ｆ）前記工程（ｄ）の後、第２フォトレジスト膜をマスクにして、前記主面の第１領域と前記ｐ型ベース層の一部とにｎ型不純物をイオン注入する工程、
（ｇ）前記工程（ｅ）および前記工程（ｆ）の後、前記半導体基板を熱処理して前記ｎ型不純物と前記ｐ型不純物とを活性化および拡散させることにより、前記主面の第１領域にｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第３領域の前記ｐ型ベース層の一部にｎ型エミッタ層を形成し、前記主面の第４領域の前記ｎ型ベース層の一部にｐ型エミッタ層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）とバイポーラトランジスタとによって回路を構成したアナログ／デジタル混載半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
アナログ／デジタル混載半導体装置においては、アナログ回路の高性能化を目的として、アナログ回路をｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポーラトランジスタとで構成する一方、デジタル回路の高集積化を目的として、デジタル回路をＣＭＯＳトランジスタで構成することが行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したアナログ／デジタル混載半導体装置は、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタ、ｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタという４種類の能動素子と、抵抗素子などの受動素子とを含む多種類の素子によって回路を構成することから、その製造工程が複雑になり、特に、不純物をイオン注入する工程で使用するフォトマスクの数が増えるという問題がある。
【０００４】
例えば本発明者が検討したアナログ／デジタル混載半導体装置の製造工程では、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入工程、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入工程、ｎｐｎ型バイポーラトランジスタのエミッタ電極を形成するためのｎ型不純物のイオン注入工程およびｐｎｐ型バイポーラトランジスタのエミッタ電極を形成するためのｐ型不純物のイオン注入工程でそれぞれ異なるフォトマスクを使用するので、これら４つのイオン注入工程だけで４枚のフォトマスクが必要になる。
【０００５】
このように、アナログ／デジタル混載半導体装置の製造工程は、不純物のイオン注入工程が多く、かつその際に使用するフォトマスクの枚数も多いために、製造コストが高くなり、製品としての適用範囲が限られてしまうという問題があった。
【０００６】
本発明の目的は、ＭＯＳトランジスタとバイポーラトランジスタとで構成されるアナログ／デジタル混載半導体装置の製造コストを低減する技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタを形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタを形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタを形成する半導体装置の製造方法であって、以下の工程（ａ）〜（ｆ）を有するものである。
（ａ）半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのゲート絶縁膜およびゲート電極を形成し、前記主面の第３領域にｎｐｎ型バイポーラトランジスタのｎ型埋込み層、ｎ型コレクタ引き出し層およびｐ型ベース層を形成し、前記主面の第４領域にｐｎｐ型バイポーラトランジスタのｐ型埋込み層、ｐ型コレクタ引き出し層およびｎ型ベース層を形成する工程、
（ｂ）前記工程（ａ）の後、前記主面上に第１絶縁膜を形成し、続いて、前記ｐ型ベース層の上部の前記第１絶縁膜に第１開孔を形成し、前記ｎ型ベース層の上部の前記第１絶縁膜に第２開孔を形成する工程、
（ｃ）前記工程（ｂ）の後、前記第１絶縁膜の上部にシリコン膜を形成し、続いて、前記シリコン膜をパターニングすることによって、前記ｐ型ベース層を覆う前記第１絶縁膜の上部に第１シリコン層を形成し、前記ｎ型ベース層を覆う前記第１絶縁膜の上部に第２シリコン層を形成する工程、
（ｄ）前記工程（ｃ）の後、第１フォトレジスト膜をマスクにして、前記主面の第１領域と前記第１シリコン層とにｎ型不純物をイオン注入することによって、前記主面の第３領域に前記ｎ型不純物がイオン注入された前記第１シリコン層からなるｎ型エミッタ電極を形成する工程、
（ｅ）前記工程（ｃ）の後、第２フォトレジスト膜をマスクにして、前記主面の第２領域と前記第２シリコン層とにｐ型不純物をイオン注入することによって、前記主面の第４領域に前記ｐ型不純物がイオン注入された前記第２シリコン層からなるｐ型エミッタ電極を形成する工程、
（ｆ）前記工程（ｄ）および前記工程（ｅ）の後、前記半導体基板を熱処理して前記ｎ型不純物と前記ｐ型不純物とを活性化および拡散させることにより、前記主面の第１領域にｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成し、前記主面の第３領域の前記ｐ型ベース層の一部にｎ型エミッタ層を形成し、前記主面の第４領域の前記ｎ型ベース層の一部にｐ型エミッタ層を形成する工程。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
フォトレジスト膜をマスクにして、ｎ型エミッタ電極を形成するためのｎ型不純物のイオン注入と、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入とを同時に行い、フォトレジスト膜をマスクにして、ｐ型エミッタ電極を形成するためのｐ型不純物のイオン注入と、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入とを同時に行うことにより、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入、ｎｐｎ型バイポーラトランジスタのｎ型エミッタ電極を形成するためのｎ型不純物のイオン注入およびｐｎｐ型バイポーラトランジスタのｐ型エミッタ電極を形成するためのｐ型不純物のイオン注入をそれぞれ別工程で行う場合に比べて、イオン注入工程を２工程減らし、かつフォトマスクの枚数を２枚減らすことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本実施の形態は、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタ、ｎｐｎ型バイポーラトランジスタ、ｐｎｐ型バイポーラトランジスタおよび抵抗素子によって回路を構成するアナログ／デジタル混載半導体装置に適用したものであり、以下、この半導体装置の製造方法を図１〜図１０を用いて工程順に説明する。なお、これらの図には、左から右に抵抗素子形成領域、ｎチャネル型ＭＯＳトランジスタ形成領域、ｐチャネル型ＭＯＳトランジスタ形成領域、ｎｐｎ型バイポーラトランジスタ形成領域、ｐｎｐ型バイポーラトランジスタ領域が示してある。
【００１４】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面にｐ型不純物およびｎ型不純物をイオン注入することによって、アイソレーション用ｎ型埋込み層２、ｐ型埋込み層３およびｎ型埋込み層４を形成した後、基板１上にシリコンのエピタキシャル層５を成長させる。次に、このエピタキシャル層５の一部にｐ型不純物をイオン注入することによってｐ型ウエル６を形成し、他部にｎ型不純物をイオン注入することによってｎ型ウエル７を形成した後、周知のＬＯＣＯＳ法を用いてｐ型ウエル６およびｎ型ウエル７に素子分離用のフィールド絶縁膜８を形成する。
【００１５】
次に、図２に示すように、バイポーラトランジスタ形成領域のｐ型ウエル６およびｎ型ウエル７にｎ型不純物とｐ型不純物とをイオン注入することによって、ｎｐｎ型バイポーラトランジスタのｎ型コレクタ引出し層１０およびｐ型ベース層１１と、ｐｎｐ型バイポーラトランジスタのｐ型コレクタ引出し層１２およびｎ型ベース層１３とを形成する。
【００１６】
次に、図３に示すように、基板１を熱処理することによって、ＭＯＳトランジスタ形成領域のｐ型ウエル６の表面およびｎ型ウエル７の表面にゲート酸化膜１５を形成した後、ｐ型ウエル６の表面およびｎ型ウエル７の表面にしきい値電圧調整用の不純物をイオン注入する。次に、ｎチャネルＭＯＳトランジスタのゲート電極１６とｐチャネルＭＯＳトランジスタのゲート電極１６とを形成し、続いてｎチャネルＭＯＳトランジスタのｎ−型半導体領域１７およびｐチャネルＭＯＳトランジスタのｐ−型半導体領域１８を形成した後、ゲート電極１６の側壁にサイドウォールスペーサ１９を形成する。
【００１７】
ゲート電極１６は、例えばＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして形成し、ｎ−型半導体領域１７およびｐ−型半導体領域１８は、不純物のイオン注入によって形成する。サイドウォールスペーサ１９は、例えばＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００１８】
次に、図４に示すように、ＣＶＤ法で酸化シリコン膜２０を堆積し、続いて、ｐ型ベース層１１の上部の酸化シリコン膜２０を除去して開孔２１を形成し、ｎ型ベース層１３の上部の酸化シリコン膜２０を除去して開孔２２を形成した後、酸化シリコン膜２０の上部にＣＶＤ法でアンドープの多結晶シリコン膜２３を堆積する。なお、酸化シリコン膜２０は、基板１を熱酸化することによって形成してもよい。
【００１９】
次に、図５に示すように、フォトレジスト膜４０をマスクにして多結晶シリコン膜２３をパターニングすることにより、抵抗素子形成領域、ｐ型ベース層１１の上部およびｎ型ベース層１３の上部に所定形状の多結晶シリコン膜２３を残す。抵抗素子形成領域の多結晶シリコン膜２３は、後の工程で不純物がイオン注入されることによって、抵抗素子となる。ｐ型ベース層１１の上部の多結晶シリコン膜２３は、後の工程でｎ型不純物がイオン注入されることによって、ｎｐｎ型バイポーラトランジスタのエミッタ電極となり、ｎ型ベース層１３の上部の多結晶シリコン膜２３は、後の工程でｐ型不純物がイオン注入されることによって、ｐｎｐ型バイポーラトランジスタのエミッタ電極となる。
【００２０】
次に、図６に示すように、フォトレジスト膜４１をマスクにしてｎ型不純物（例えばヒ素）のイオン注入を行う。このイオン注入工程では、抵抗素子形成領域の多結晶シリコン膜２３の一部と、ｐ型ベース層１１の上部の多結晶シリコン膜２３と、ｎチャネル型ＭＯＳトランジスタ形成領域のｐ型ウエル６と、ｎ型コレクタ引出し層１０と、ｎ型ベース層１３の一部とにｎ型不純物をイオン注入する。このイオン注入により、抵抗素子形成領域の多結晶シリコン膜２３の一部に低抵抗の電極取り出し部２３ａが形成され、ｐ型ベース層１１の上部にｎ型エミッタ電極２３ｂが形成される。なお、ｐ型ウエル６への不純物導入は、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するために行われる。ｎ型コレクタ引出し層１０への不純物導入は、ｎ型コレクタ引出し層１０の表面に低抵抗層を形成するために行われる。ｎ型ベース層１３の一部への不純物導入は、ｎ型ベース層１３の一部に低抵抗のｎ型外部ベース層を形成するために行われる。
【００２１】
次に、図７に示すように、フォトレジスト膜４２をマスクにしてｐ型不純物（例えばホウ素）のイオン注入を行う。このイオン注入工程では、ｎ型ベース層１３の上部の多結晶シリコン膜２３と、ｐチャネル型ＭＯＳトランジスタ形成領域のｎ型ウエル７と、ｐ型コレクタ引出し層１２と、ｐ型ベース層１１の一部とにｐ型不純物をイオン注入する。このイオン注入により、ｎ型ベース層１３の上部にｐ型エミッタ電極２３ｃが形成される。なお、ｎ型ウエル７への不純物導入は、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するために行われる。ｐ型コレクタ引出し層１２への不純物導入は、ｐ型コレクタ引出し層１２の表面に低抵抗層を形成するために行われる。ｐ型ベース層１１の一部への不純物導入は、ｐ型ベース層１１の一部に低抵抗のｐ型外部ベース層を形成するために行われる。また、前記図６で説明したｎ型不純物のイオン注入工程と、図７で説明したｐ型不純物のイオン注入工程は、その順序を逆にしてもよい。
【００２２】
次に、図８に示すように、フォトレジスト膜４３をマスクにして、抵抗素子形成領域の多結晶シリコン膜２３に低濃度のｎ型不純物をイオン注入することにより、所定の電気抵抗を有する抵抗素子２３Ｒを形成する。なお、抵抗素子形成領域の多結晶シリコン膜２３に低濃度のｐ型不純物をイオン注入して抵抗素子２３Ｒを形成してもよい。この場合、電極取り出し部２３ａを形成するためのイオン注入は、前記図６に示す工程ではなく、前記図７に示す工程で行う。
【００２３】
次に、基板１を熱処理し、前記図６〜図８に示す工程で導入した不純物を活性化する。これにより、図９に示すように、ＭＯＳトランジスタ形成領域においては、ｐ型ウエル６にｎ＋型半導体領域（ソース、ドレイン）が形成され、ｎ型ウエル７にｐ＋型半導体領域（ソース、ドレイン）が形成される。一方、バイポーラトランジスタ形成領域においては、ｐ型ベース層１１の一部にｐ型外部ベース層２６が形成され、ｎ型コレクタ引出し層１０の一部にｎ型低抵抗層２７が形成され、ｎ型ベース層１３の一部にｎ型外部ベース層２８が形成され、ｐ型コレクタ引出し層１２の一部にｐ型低抵抗層２９が形成される。また、このとき、ｐ型ベース層１１の上部のｎ型エミッタ電極２３ｂを構成するｎ型多結晶シリコン膜から開孔２１を通じてｐ型ベース層１１の他部にｎ型不純物が拡散してｎ型エミッタ層３０が形成され、ｎ型ベース層１３の上部のｐ型エミッタ電極２３ｃを構成するｐ型多結晶シリコン膜から開孔２２を通じてｎ型ベース層１３の他部にｐ型不純物が拡散してｐ型エミッタ層３１が形成される。ここまでの工程により、ｎチャネルＭＯＳトランジスタ（Ｑｎ）、ｐチャネルＭＯＳトランジスタ（Ｑｐ）、ｎｐｎ型バイポーラトランジスタ（Ｑｎｐｎ）およびｐｎｐ型バイポーラトランジスタ（Ｑｐｎｐ）が完成する。
【００２４】
その後、図１０に示すように、ＣＶＤ法で堆積した酸化シリコン膜３２をエッチングしてコンタクトホール３３を形成し、続いてコンタクトホール３３の内部にタングステン膜などからなるメタルプラグ３４を埋め込んだ後、酸化シリコン膜３２の上部にアルミニウム合金膜などからなるメタル配線３５を形成することにより、本実施の形態のアナログ／デジタル混載半導体装置が完成する。
【００２５】
本実施の形態では、前記図６で説明したように、フォトレジスト膜４１をマスクにして、ｎ型エミッタ電極２３ｂを形成するためのｎ型不純物のイオン注入と、ｎチャネル型ＭＯＳトランジスタのソース、ドレイン（ｎ＋型半導体領域２４）を形成するためのｎ型不純物のイオン注入とを同時に行う。また、前記図７で説明したように、フォトレジスト膜４２をマスクにして、ｐ型エミッタ電極２３ｃを形成するためのｐ型不純物のイオン注入と、ｐチャネル型ＭＯＳトランジスタのソース、ドレイン（ｐ＋型半導体領域２５）を形成するためのｐ型不純物のイオン注入とを同時に行う。
【００２６】
これにより、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｎ型不純物のイオン注入、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するためのｐ型不純物のイオン注入、ｎｐｎ型バイポーラトランジスタのｎ型エミッタ電極を形成するためのｎ型不純物のイオン注入およびｐｎｐ型バイポーラトランジスタのｐ型エミッタ電極を形成するためのｐ型不純物のイオン注入をそれぞれ別工程で行う場合に比べて、イオン注入工程を２工程減らし、かつフォトマスクの枚数を２枚減らすことができる。すなわち、本実施の形態によれば、アナログ／デジタル混載半導体装置の製造コストを低減することができる。
【００２７】
（実施の形態２）
前記実施の形態１のアナログ／デジタル混載半導体装置は、ｐ型エミッタ電極２３ｃを構成するｐ型多結晶シリコン膜からｎ型ベース層１３の一部にｐ型不純物を拡散させることによってｐ型エミッタ層３１を形成したが、本実施の形態のアナログ／デジタル混載半導体装置は、ｎ型ベース層１３の一部にｐ型不純物をイオン注入することによってｐ型エミッタ層３１を形成するという相違がある。以下、この半導体装置の製造方法を図１１〜図１６を用いて工程順に説明する。
【００２８】
まず、前記実施の形態１の図１〜図３に示す工程に従って、バイポーラトランジスタ形成領域にｎｐｎ型バイポーラトランジスタのｎ型コレクタ引出し層１０、ｐ型ベース層１１、ｐ型コレクタ引出し層１２およびｎ型ベース層１３を形成し、ＭＯＳトランジスタ形成領域にゲート酸化膜１５、ゲート電極１６、ｎチャネルＭＯＳトランジスタのｎ−型半導体領域１７およびｐチャネルＭＯＳトランジスタのｐ−型半導体領域１８を形成した後、ゲート電極１６の側壁にサイドウォールスペーサ１９を形成する。
【００２９】
次に、図１１に示すように、ＣＶＤ法で酸化シリコン膜２０を堆積し、続いて、ｐ型ベース層１１の上部の酸化シリコン膜２０を除去して開孔２１を形成した後、酸化シリコン膜２０の上部にＣＶＤ法でアンドープの多結晶シリコン膜２３を堆積する。本実施の形態では、ｎ型ベース層１３の上部の酸化シリコン膜２０には開孔を形成しない。
【００３０】
次に、図１２に示すように、多結晶シリコン膜２３の全面に低濃度のｎ型不純物をイオン注入することによって、ｎ型多結晶シリコン膜２３ｄを形成する。ここで多結晶シリコン膜２３に注入する不純物の濃度は、抵抗素子２３Ｒの不純物濃度である。また、この工程では、多結晶シリコン膜２３の全面に不純物をイオン注入するので、フォトマスクは必要ない。
【００３１】
次に、図１３に示すように、フォトレジスト膜４４をマスクにしてｎ型多結晶シリコン膜２３ｄをパターニングすることにより、抵抗素子形成領域およびｐ型ベース層１１の上部に所定形状のｎ型多結晶シリコン膜２３ｄを残す。これにより、抵抗素子形成領域にｎ型多結晶シリコン膜２３ｄからなる抵抗素子２３Ｒが形成される。なお、ｐ型ベース層１１の上部のｎ型多結晶シリコン膜２３ｄは、後の工程でｎ型不純物がイオン注入されることによって、ｎｐｎ型バイポーラトランジスタのエミッタ電極となる。
【００３２】
次に、図１４に示すように、フォトレジスト膜４５をマスクにしてｎ型不純物（例えばヒ素）のイオン注入を行う。このイオン注入工程では、抵抗素子２３Ｒの一部と、ｐ型ベース層１１の上部のｎ型多結晶シリコン膜２３ｄと、ｎチャネル型ＭＯＳトランジスタ形成領域のｐ型ウエル６と、ｎ型コレクタ引出し層１０と、ｎ型ベース層１３の一部とにｎ型不純物をイオン注入する。このイオン注入により、抵抗素子２３Ｒの一部に低抵抗の電極取り出し部２３ａが形成され、ｐ型ベース層１１の上部にｎ型エミッタ電極２３ｂが形成される。ｐ型ウエル６への不純物導入は、ｎチャネル型ＭＯＳトランジスタのソース、ドレインを形成するために行われる。ｎ型コレクタ引出し層１０への不純物導入は、ｎ型コレクタ引出し層１０の表面に低抵抗層を形成するために行われる。ｎ型ベース層１３の一部への不純物導入は、ｎ型ベース層１３の一部に低抵抗のｎ型外部ベース層を形成するために行われる。
【００３３】
次に、図１５に示すように、フォトレジスト膜４６をマスクにしてｐ型不純物（例えばホウ素）のイオン注入を行う。このイオン注入工程では、ｐチャネル型ＭＯＳトランジスタ形成領域のｎ型ウエル７と、ｐ型ベース層１１の一部と、ｎ型ベース層１３の一部と、ｐ型コレクタ引出し層１２とにｐ型不純物をイオン注入する。ｎ型ウエル７への不純物導入は、ｐチャネル型ＭＯＳトランジスタのソース、ドレインを形成するために行われる。ｐ型コレクタ引出し層１２への不純物導入は、ｐ型コレクタ引出し層１２の表面に低抵抗層を形成するために行われる。ｐ型ベース層１１の一部への不純物導入は、ｐ型ベース層１１の一部に低抵抗のｐ型外部ベース層を形成するために行われる。なお、前記図１４で説明したｎ型不純物のイオン注入工程と、図１５で説明したｐ型不純物のイオン注入工程は、その順序を逆にしてもよい。
【００３４】
次に、基板１を熱処理し、前記図１２〜図１５に示す工程で導入した不純物を活性化する。これにより、図１６に示すように、ＭＯＳトランジスタ形成領域においては、ｐ型ウエル６にｎ＋型半導体領域（ソース、ドレイン）が形成され、ｎ型ウエル７にｐ＋型半導体領域（ソース、ドレイン）が形成される。一方、バイポーラトランジスタ形成領域においては、ｐ型ベース層１１の一部にｐ型外部ベース層２６が形成され、ｎ型コレクタ引出し層１０の一部にｎ型低抵抗層２７が形成され、ｎ型ベース層１３の一部にｎ型外部ベース層２８が形成され、ｎ型ベース層１３の他部にｐ型エミッタ層３１が形成され、ｐ型コレクタ引出し層１２の一部にｐ型低抵抗層２９が形成される。また、このとき、ｐ型ベース層１１の上部のｎ型エミッタ電極２３ｂを構成するｎ型多結晶シリコン膜から開孔２１を通じてｐ型ベース層１１の他部にｎ型不純物が拡散してｎ型エミッタ層３０が形成される。ここまでの工程により、ｎチャネルＭＯＳトランジスタ（Ｑｎ）、ｐチャネルＭＯＳトランジスタ（Ｑｐ）、ｎｐｎ型バイポーラトランジスタ（Ｑｎｐｎ）およびｐｎｐ型バイポーラトランジスタ（Ｑｐｎｐ）が完成する。その後の工程は、前記実施の形態１の図１０に示す工程と同じである。
【００３５】
本実施の形態によれば、多結晶シリコン膜２３の全面にｎ型不純物をイオン注入して抵抗素子２３Ｒを形成するので、前記実施の形態１の図８に示す工程で使用するフォトマスクが不要となる。すなわち、本実施の形態によれば、フォトマスクの枚数をさらに減らすことができるので、アナログ／デジタル混載半導体装置の製造コストを低減することができる。
【００３６】
なお、本実施の形態では、ｎ型ベース層１３の一部にｐ型不純物をイオン注入することによってｐ型エミッタ層３１を形成し、ｎ型エミッタ電極２３ｂからｐ型ベース層１１の一部にｎ型不純物を拡散させてｎ型エミッタ層３０を形成したが、これとは逆に、ｐ型ベース層１１の一部にｎ型不純物をイオン注入することによってｎ型エミッタ層３０を形成し、ｎ型ベース層１３の上部に形成したｐ型エミッタ電極２３ｃからｎ型ベース層１３の一部にｐ型不純物を拡散させてｐ型エミッタ層３１を形成してもよい。
【００３７】
この場合は、前記図１２に示す工程で多結晶シリコン膜２３の全面に低濃度のｐ型不純物をイオン注入することによって、ｐ型多結晶シリコン膜２３を形成する。また、抵抗素子２３Ｒの一部に低抵抗の電極取り出し部２３ａを形成するためのイオン注入は、図１４に示す工程に代えて、図１５に示す工程で行う。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
本発明は、アナログ／デジタル混載半導体装置に限定されず、能動素子として、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタ、ｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタを有する半導体装置に広く適用することができる。
【産業上の利用可能性】
【００４０】
本発明は、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタ、ｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタを含む素子によって回路を構成する半導体装置に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態であるアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図２】図１に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図３】図２に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図４】図３に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図５】図４に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図６】図５に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図７】図６に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図８】図７に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図９】図８に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１０】図９に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１１】本発明の他の実施の形態であるアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１２】図１１に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１３】図１２に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１４】図１３に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１５】図１４に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【図１６】図１５に続くアナログ／デジタル混載半導体装置の製造方法を示す半導体基板の断面図である。
【符号の説明】
【００４２】
１  半導体基板
２  アイソレーション用ｎ型埋込み層
３  ｐ型埋込み層
４  ｎ型埋込み層
５  シリコンエピタキシャル層
６  ｐ型ウエル
７  ｎ型ウエル
８  フィールド絶縁膜
１０  ｎ型コレクタ引出し層
１１  ｐ型ベース層
１２  ｐ型コレクタ引出し層
１３  ｎ型ベース層
１５  ゲート酸化膜
１６  ゲート電極
１７  ｎ−型半導体領域
１８  ｐ−型半導体領域
１９  サイドウォールスペーサ
２０  酸化シリコン膜
２１、２２  開孔
２３  多結晶シリコン膜
２３ａ  電極取り出し部
２３ｂ  ｎ型エミッタ電極
２３ｃ  ｐ型エミッタ電極
２３ｄ  ｎ型多結晶シリコン膜
２３Ｒ  抵抗素子
２４  ｎ＋型半導体領域（ソース、ドレイン）
２５  ｐ＋型半導体領域（ソース、ドレイン）
２６  ｐ型外部ベース層
２７  ｎ型低抵抗層
２８  ｎ型外部ベース層
２９  ｐ型低抵抗層
３０  ｎ型エミッタ層
３１  ｐ型エミッタ層
３２  酸化シリコン膜
３３  コンタクトホール
３４  メタルプラグ
３５  メタル配線
４０〜４６  フォトレジスト膜
Ｑｎ  ｎチャネル型ＭＯＳトランジスタ
Ｑｐ  ｐチャネル型ＭＯＳトランジスタ
Ｑｎｐｎ  ｎｐｎ型バイポーラトランジスタ
Ｑｐｎｐ  ｐｎｐ型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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