(57)【要約】【課題】窒化物化合物半導体を用いた電界効果トランジスタにおいて、電子ビーム露光の限界よりもさらに小さなゲート長を有するT字型ゲート電極を形成する。【解決手段】サファイア基板上に、アンドープGaN層、第１のｎ型AlGaN層がこの順に形成され、さらにPdSiゲート電極のT字型下部部分の側部に第２のｎ型AlGaN層25nmが再成長される形で形成されている。前記T字型ゲート電極のゲート下部でのゲート長は100nmかそれ以下である。前記第２のｎ型AlGaN層とT字型ゲート電極が接する側壁はAlGaN層の酸化膜、AlGaNOx層でカバーされ、前記T字型ゲート電極下部の側方には空隙が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された開口部と、前記開口部内に設けられたゲート電極と、前記ゲート電極と前記第２の半導体層との間に形成された空隙とを有することを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の半導体層の上に形成され、かつ前記ゲート電極に接する絶縁膜を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜が前記第２の半導体層の酸化膜であることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された開口部と、前記開口部内に設けられたゲート電極と、前記ゲート電極と前記第２の半導体層との間に形成された誘電体層とを有することを特徴とする電界効果トランジスタ。
【請求項５】
前記第１の半導体層の上かつ前記ゲート電極を挟んで形成されたソース電極およびドレイン電極と、前記ソース電極と前記ゲート電極との間及び前記ドレイン電極と前記ゲート電極との間にある前記第２の半導体層の表面を覆う絶縁膜とを有することを特徴とする請求項２、３または４記載の電界効果トランジスタ。
【請求項６】
前記第２の半導体層の上面部よりも側面部にて前記絶縁膜の膜厚が大きいことを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記第１の半導体層と前記第2の半導体層とで構成元素の組成比が相異なることを特徴とする請求項１ないし６のいずれか１つに記載の電界効果トランジスタ。
【請求項８】
前記第１の半導体層と前記第２の半導体層とで含有するキャリア濃度が相異なることを特徴とする請求項１ないし７のいずれか１つに記載の電界効果トランジスタ。
【請求項９】
第１の半導体層と、前記第１の半導体層の上の所定の領域に形成されかつ前記第１の半導体層とヘテロ接合をなす第２の半導体層と、前記第１および前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層に形成された開口部と、前記開口部内に設けられかつ前記第２の半導体層に接するゲート電極とを有することを特徴とする電界効果トランジスタ。
【請求項１０】
前記ヘテロ接合の界面にて２次元電子ガスが形成されていることを特徴とする請求項９記載の電界効果トランジスタ。
【請求項１１】
前記第２の半導体層と前記第３の半導体層との間に形成された空隙を有することを特徴とする請求項９記載の電界効果トランジスタ。
【請求項１２】
前記第２の半導体層と前記第３の半導体層との間に形成された誘電体層を有し、前記開口部が前記誘電体層に設けられたことを特徴とする請求項９記載の電界効果トランジスタ。
【請求項１３】
前記ゲート電極を間に配置するように前記第１および前記第３の半導体層に設けられた２つの段差部と、前記第３の半導体層の上かつ前記ゲート電極を挟んで形成されたソース電極およびドレイン電極とを有することを特徴とする請求項９記載の電界効果トランジスタ。
【請求項１４】
前記ソース電極と前記ドレイン電極とは前記第２の半導体層を挟んで配置されたことを特徴とする請求項１３記載の電界効果トランジスタ。
【請求項１５】
前記第３の半導体層のキャリア濃度が前記第１の半導体層のうち前記ゲート電極が接している部分のキャリア濃度よりも大きいことを特徴とする請求項９ないし１４のいずれか１つに記載の電界効果トランジスタ。
【請求項１６】
前記第３の半導体層のキャリア濃度が１×１０19ｃｍ-3以上であることを特徴とする請求項９ないし１５のいずれか１つに記載の電界効果トランジスタ。
【請求項１７】
前記第３の半導体層が前記ソース電極及び前記ドレイン電極と接している部分の下方で不純物が拡散し高濃度に添加してなる領域を有することを特徴とする請求項９記載の電界効果トランジスタ。
【請求項１８】
前記ゲート電極下方の前記第１の半導体層の結晶欠陥密度が１０7ｃｍ2以下であることを特徴とする請求項１ないし１７のいずれか１つに記載の電界効果トランジスタ。
【請求項１９】
前記ゲート電極の下方にマスク層が形成されていることを特徴とする請求項１８記載の電界効果トランジスタ。
【請求項２０】
前記半導体層がIII族窒化物半導体により構成されていることを特徴とする請求項１ないし１９のいずれか１つに記載の電界効果トランジスタ。
【請求項２１】
前記誘電体層はＳｉＮよりなることを特徴とする請求項４または１２記載の電界効果トランジスタ。
【請求項２２】
前記半導体層が(0001)面上に形成されており、前記ゲート電極が<11-20>方向の直線状に形成されていることを特徴とする請求項２０記載の電界効果トランジスタ。
【請求項２３】
前記第２の半導体層がＡｌＧａＮよりなることを特徴とする請求項１ないし１９のいずれか１つに記載の電界効果トランジスタ。
【請求項２４】
前記第１の半導体層がＡｌＧａＮよりなり、前記第２の半導体層のＡｌＧａＮ層のＡｌ組成が前記第１の半導体層のＡｌ組成よりも大きいことを特徴とする請求項２３記載の電界効果トランジスタ。
【請求項２５】
前記第２の半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）よりなり、前記第３の半導体層がＧａＮよりなることを特徴とする請求項９ないし１９のいずれか１つに記載の電界効果トランジスタ。
【請求項２６】
前記第２の半導体層にＳｉが添加されていることを特徴とする請求項２０、２３または２５記載の電界効果トランジスタ。
【請求項２７】
前記半導体層が基板上に形成されており、前記基板がサファイア、ＳｉＣ、ＧａＮ、ＡｌＮ、ＭｇＯ、ＬｉＧａＯ2、ＬｉＡｌＯ2、またはＬｉＧａＯ2とＬｉＡｌＯ2との混晶のうちいずれかにより構成されていることを特徴とする請求項２０記載の電界効果トランジスタ。
【請求項２８】
前記マスク層はＳｉＯ2層またはＳｉＮ層を有することを特徴とする請求項１９記載の電界効果トランジスタ。
【請求項２９】
前記ゲート電極の断面形状はＴ字であることを特徴とする請求項１ないし２８のいずれか１つに記載の電界効果トランジスタ。
【請求項３０】
基板上に第１の半導体層を形成する工程と、前記第１の半導体層上に誘電膜マスク層を選択的に形成する工程と、前記第１の半導体層上及び前記誘電膜マスク層上に、前記誘電膜マスク層上での開口幅が前記誘電膜マスク層の幅よりも小さくなるように第２の半導体層を形成する工程と、前記誘電膜マスク層の全てあるいはその一部を除去する工程と、前記誘電膜マスク層の除去により前記第２の半導体層の開口部の内部にて露出した前記第１の半導体層表面に接する形でゲート電極を形成する工程と、前記第２の半導体層上にソース電極及びドレイン電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
【請求項３１】
前記誘電膜マスク層を除去して前記ゲート電極と前記第１の半導体層及び前記第２の半導体層との間に空隙が形成されることを特徴とする請求項３０記載の電界効果トランジスタの製造方法。
【請求項３２】
前記誘電膜マスク層のうち、前記第２の半導体層の開口部にて表面に露出している部分のみを選択的に除去し、前記ゲート電極の側方にて前記誘電膜マスク層が前記ゲート電極に接するよう形成することを特徴とする請求項３０記載の電界効果トランジスタの製造方法。
【請求項３３】
前記誘電膜マスク層を除去する工程に先立ち、前記第２の半導体層を酸化する工程を含むことを特徴とする請求項３０、３１または３２記載の電界効果トランジスタの製造方法。
【請求項３４】
前記酸化工程において、前記第２の半導体層の側壁における酸化層の膜厚が、前記第２の半導体層の上部における酸化層の膜厚よりも厚く形成することを特徴とする請求項３３記載の電界効果トランジスタの製造方法。
【請求項３５】
前記誘電膜マスク層を形成する工程の後に前記第１の半導体層をエッチングして前記誘電膜マスク層を間に有する２つの段差部を形成する工程を有し、前記工程の後に前記第１の半導体層上及び前記誘電膜マスク層上に前記第２の半導体層を形成することを特徴とする請求項３０記載の電界効果トランジスタの製造方法。
【請求項３６】
前記第１の半導体層及び第２の半導体層は、有機金属気相成長法、分子線エピタキシー法またはハイドライド気相成長法を用いて行われることを特徴とする、請求項３０ないし３５のいずれか１つに記載の電界効果トランジスタの製造方法。
【請求項３７】
前記第１の半導体層及び前記第２の半導体層がIII族窒化物半導体により構成されていることを特徴とする請求項３０ないし３６の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話の送受信回路あるいはミリ波レーダ等で用いられる高周波トランジスタに適用できる窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
GaNに代表される窒化物化合物半導体、いわゆるIII族窒化物半導体はGaNの禁制帯幅が室温で3.4eVと大きいワイドキャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がGaAsなどの化合物半導体あるいはSi半導体などに比べて大きいという特長を有している。このため高周波高出力トランジスタ用として注目され研究開発が活発に行われている。またAlGaN/GaNへテロ構造においては(0001)面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても1×1013cm-2以上のシートキャリア濃度が得られるため、ヘテロ界面での２次元電子ガスを利用し、より電流密度の大きなヘテロ接合電界効果トランジスタが実現できる点でも高出力化に有利である。一般に電界効果トランジスタの高周波特性を向上させるためにはゲート長を短縮させるのが最も有効な手段であり、例えばfmaxと称される最大発振周波数を向上させるためには利得に相当する相互コンダクタンスgmを大きくし、さらにゲート周辺の容量を低減、ゲート電極の抵抗を小さくすることが必要である。上記要求を満たし得るゲート電極構造としてGaAs及びInP系の従来の化合物半導体においてはT字型あるいはマッシュルーム型ゲート電極構造およびプロセスが提案され実用化されている。GaN系半導体においても、このようなT字型ゲートに対する検討報告例が示されており、fmaxなどの高周波特性に優れた電界効果トランジスタが既に報告されている。GaN系半導体ではソース・ドレイン電極のオーミックコンタクト抵抗に代表される寄生抵抗が大きい傾向にあるため、前記の大きな飽和ドリフト速度を有効に利用するためにはよりゲート下での最大電界を大きくする必要があり、これまでの化合物半導体よりもさらにゲート長の短いデバイスを実現しなければ、GaAsやInPと同等かそれを凌ぐ高周波特性の実現は困難であると考えられる。
【０００３】
以下、従来のT字型ゲート電極を有する窒化物半導体を用いた電界効果トランジスタ構造の一例について説明する。
【０００４】
図５は従来例におけるGaN系半導体を用いた短ゲート長電界効果トランジスタの構造を示す断面図である（非特許文献１参照）。同図において、501はサファイア基板、502は低温GaNバッファ層、503はアンドープGaN層、504はｎ型AlGaN層、505はソース電極、506はドレイン電極、507はゲート電極である。
【０００５】
ここではサファイア基板上に低温GaNバッファ層、アンドープGaN層、ｎ型AlGaN層がこの順に形成されており、ソース及びドレイン電極が前記ｎ型AlGaN層上に形成されている。前記ソース及びドレイン電極間にT字型ゲート電極が形成されている。T字型電極の下部寸法、いわゆるゲート長は約150nmである。ここではT字型ゲート電極は３層レジスト構造形成及び電子ビーム蒸着及びリフトオフにより形成されている。下層及び最上層には電子ビーム露光可能な例えばPMMAなどのレジストを使用し形成する。具体的には最上層PMMAレジストを約１μｍ寸法に露光し、２層目のPMGIレジストを現像液にて開口させる。この際に最上層PMMAレジストには庇が形成される。続いて前記開口部中に150nm寸法にて最下層のPMMAレジストに対し電子ビーム露光を行う。続いて電子ビーム蒸着にてNi/Pt/Au電極を形成し、リフトオフによりT字型ゲート電極を形成する。素子分離のため、デバイス領域以外のｎ型AlGaN層は例えばドライエッチングにより除去されている。上記T字型ゲート電極を有するGaN系電界効果トランジスタは相互コンダクタンスが大きく、ゲート周辺容量が低減され、ゲート抵抗が小さく、優れた高周波特性を実現することが可能となる。
【非特許文献１】Y.F.Wu et al., International Electron Devices Technical Meeting 2003 p579.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図５に示すT字型ゲート電極を有するGaN系電界効果トランジスタ及びその製造方法では、前記T字型ゲート形成工程において電子ビーム露光を用いたとしても、その短ゲート長化は100nm以下では歩留まり・再現性を考えると非常に困難であり、フォトレジスト形成も３層必要であり、ゲート電極形成工程が高コストになってしまうという課題があった。またゲート電極倒れという問題も発生しやすく結果として歩留まりが悪いという課題があった。
【０００７】
本発明は前述の技術的課題に鑑み、ゲート電極を形成する部分にマスクを形成し再成長を行い、前記再成長マスクより横方向成長する形で再成長を行うことで開口部寸法をより小さくし、さらに選択酸化、続いてT字型ゲート電極を形成する製造方法とすることで、電子ビーム露光の限界よりもさらに小さなゲート長を有するT字型ゲート電極形成を可能とし、例えばステッパー露光などの低コストプロセスでT字型ゲート電極を有するGaN系電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の課題を解決するために、本発明の電界効果トランジスタは以下に述べる構成となっている。
【０００９】
即ち、２次元電子ガスを有するヘテロ構造を含む第１の半導体層上に開口部を有する形で第２の半導体層が形成され、前記第２の半導体層が側壁及び上部で酸化され、前記開口部に露出した第１の半導体層に接する形でT字型のゲート電極が形成されて、前記T字型ゲート電極下部の側方でかつ第２の半導体層の下方の部分に空隙が形成されている。前記酸化膜は側壁部分で膜厚が厚く形成でき、前記開口部幅は再成長時の第２の半導体層の開口部寸法よりもさらに小さくできる。従って、このため、電子ビーム露光を使用せず、例えばステッパー露光により100nm程度の短ゲート長を実現できるので、より低コストにて再現性良く短ゲート長を有する電界効果トランジスタを実現することが可能となる。また前記空隙により、ゲート電極周辺での寄生容量を低減でき、高周波特性に優れた、例えば最大発振周波数が高く、雑音指数の小さなGaN系電界効果トランジスタを実現することが可能となる。ここでは、前記空隙部分が例えばSiN膜にて充填されいわゆる電流コラプス現象が抑制される形でも良い。また前記２次元電子ガスを含むヘテロ構造に段差を形成し第２の半導体層を再成長する形で形成され、直列抵抗がさらに低減されている形でも良い。
【００１０】
具体的に、本発明の電界効果トランジスタは、第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された開口部と、前記開口部内に設けられたゲート電極と、前記ゲート電極と前記第２の半導体層との間に形成された空隙とを有するものである。
【００１１】
この構成により、前記ゲートは側方に空隙を有する形で第１の半導体層と接しており、ゲート電極周辺での寄生容量が低減され、高周波特性に優れた電界効果トランジスタを実現することが可能となる。
【００１２】
本発明の電界効果トランジスタは、さらに前記第２の半導体層の上に形成され、かつ前記ゲート電極に接する絶縁膜を有することが好ましい。この好ましい構成によれば、ゲート電極を第２の半導体層及び絶縁膜により挟み込む形で形成でき、ゲートリーク電流を低減することが可能となる。
【００１３】
本発明の電界効果トランジスタは、さらに前記絶縁膜が前記第２の半導体層の酸化膜であることが好ましい。この好ましい構成によれば、ゲート電極と第２の半導体層の間に形成された絶縁膜を半導体層を酸化することにより形成しているので、絶縁膜形成の再現性・膜厚の制御性を向上させ、高歩留まりにて電界効果トランジスタを実現することが可能となる。
【００１４】
本発明の電界効果トランジスタは、第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された開口部と、前記開口部内に設けられたゲート電極と、前記ゲート電極と前記第２の半導体層との間に形成された誘電体層とを有するものである。
【００１５】
この構成により、ゲート電極と第２の半導体層との間に誘電体層が形成されているので、高電圧動作時にドレイン電流が減少する、いわゆる電流コラプス現象が抑制され、安定した高出力動作が可能となる。
【００１６】
本発明の電界効果トランジスタは、さらに前記第１の半導体層の上かつ前記ゲート電極を挟んで形成されたソース電極およびドレイン電極と、前記ソース電極と前記ゲート電極との間及び前記ドレイン電極と前記ゲート電極との間にある前記第２の半導体層の表面を覆う絶縁膜とを有することが好ましい。この好ましい構成によれば、ソース電極及びドレイン電極間の第２の半導体層表面が絶縁膜により覆われ、よりリーク電流が少なく、高信頼性を有する電界効果トランジスタを形成することが可能となる。
【００１７】
本発明の電界効果トランジスタは、さらに前記第２の半導体層の上面部よりも側面部にて前記絶縁膜の膜厚が大きいことが好ましい。この好ましい構成によれば、リーク電流をより低減し、ゲート電極周辺での寄生容量を低減できるので、より優れた高周波特性を有する電界効果トランジスタを実現することが可能となる。
【００１８】
本発明の電界効果トランジスタは、さらに前記第１の半導体層と前記第２の半導体層とで構成元素の組成比が相異なることが好ましい。
【００１９】
本発明の電界効果トランジスタは、さらに前記第１の半導体層と前記第２の半導体層とで含有するキャリア濃度が相異なることが好ましい。この好ましい構成によれば、ソース電極及びドレイン電極が接している第２の半導体層部分でのキャリア濃度を大きくできるので、オーミック電極でのコンタクト抵抗を低減し、より直列抵抗が小さく、相互コンダクタンスの大きい高性能の電界効果トランジスタを実現することが可能となる。
【００２０】
本発明の電界効果トランジスタは、第１の半導体層と、前記第１の半導体層の上の所定の領域に形成されかつ前記第１の半導体層とヘテロ接合をなす第２の半導体層と、前記第１および前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層に形成された開口部と、前記開口部内に設けられかつ前記第２の半導体層に接するゲート電極とを有するものである。
【００２１】
この構成により、トランジスタのチャネル内でのキャリア移動度が増加し、より直列抵抗が小さく相互コンダクタンスが大きく高性能な電界効果トランジスタを実現することが可能となる。
【００２２】
本発明の電界効果トランジスタは、さらに前記ヘテロ接合の界面にて２次元電子ガスが形成されていることが好ましい。
【００２３】
本発明の電界効果トランジスタは、さらに前記第２の半導体層と前記第３の半導体層との間に形成された空隙を有することが好ましい。
【００２４】
本発明の電界効果トランジスタは、さらに前記第２の半導体層と前記第３の半導体層との間に形成された誘電体層を有し、前記開口部が前記誘電体層に設けられたことが好ましい。
【００２５】
本発明の電界効果トランジスタは、さらに前記ゲート電極を間に配置するように前記第１および前記第３の半導体層に設けられた２つの段差部と、前記第３の半導体層の上かつ前記ゲート電極を挟んで形成されたソース電極およびドレイン電極とを有することが好ましい。
【００２６】
本発明の電界効果トランジスタは、さらに前記ソース電極と前記ドレイン電極とは前記第２の半導体層を挟んで配置されたことが好ましい。この好ましい構成によれば、ソース・ドレイン間を流れる電流はヘテロ接合のポテンシャル障壁を経ずに流れるため、より直列抵抗が小さく、高性能な電界効果トランジスタを実現することが可能となる。
【００２７】
本発明の電界効果トランジスタは、さらに前記第３の半導体層のキャリア濃度が前記第１の半導体層のうち前記ゲート電極が接している部分のキャリア濃度よりも大きいことが好ましい。この好ましい構成によれば、ソース及びドレイン電極が接する第２の半導体層のキャリア濃度が、前記ゲート電極が接する第１の半導体層のそれよりも大きいため、オーミックコンタクト抵抗を小さくかつ、ゲートリーク電流を小さくし、より高性能な電界効果トランジスタを実現することが可能となる。
【００２８】
本発明の電界効果トランジスタは、さらに前記第３の半導体層のキャリア濃度が１×１０19ｃｍ-3以上であることが好ましい。この好ましい構成によれば、オーミックコンタクト抵抗がさらに低減され、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００２９】
本発明の電界効果トランジスタは、さらに前記第３の半導体層が前記ソース電極及び前記ドレイン電極と接している部分の下方で不純物が拡散し高濃度に添加してなる領域を有することが好ましい。この好ましい構成によれば、ソース・ドレイン電極下部にてより多くの不純物が添加され低抵抗となっておりオーミックコンタクト抵抗が低減され、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００３０】
本発明の電界効果トランジスタは、さらに前記ゲート電極下方の前記第１の半導体層の結晶欠陥密度が１０7ｃｍ2以下であることが好ましい。この好ましい構成によれば、キャリアの移動度が向上し、より直列抵抗が小さく、相互コンダクタンスの大きい高性能な電界効果トランジスタを実現でき、また結晶欠陥密度が小さいためにより高信頼性の電界効果トランジスタを実現することが可能となる。
【００３１】
本発明の電界効果トランジスタは、さらに前記ゲート電極の下方にマスク層が形成されていることが好ましい。この好ましい構成によれば、結晶欠陥の低減を前記マスク層上への横方向成長により行うことができ、下地層の結晶欠陥密度に関わらず結晶欠陥密度を低減でき、高性能かつ高信頼性を有する電界効果トランジスタを実現することが可能となる。
【００３２】
本発明の電界効果トランジスタは、さらに前記半導体層がIII族窒化物半導体により構成されていることが好ましい。この好ましい構成によれば、禁制帯幅が大きく絶縁破壊電界が大きいために高耐圧の電界効果トランジスタを実現でき、また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。
【００３３】
本発明の電界効果トランジスタは、さらに前記誘電体層はＳｉＮよりなることが好ましい。この好ましい構成によれば、誘電体層としてＳｉＮを用いているので、高電圧動作時にドレイン電流が減少する、いわゆる電流コラプス現象が抑制され、安定した高出力動作が可能となる。
【００３４】
本発明の電界効果トランジスタは、さらに前記半導体層が(0001)面上に形成されており、前記ゲート電極が<11-20>方向の直線状に形成されていることが好ましい。この好ましい構成によれば、第２の半導体層を再成長により形成する場合に開口部を直線状に形成することができ、ゲートのゲート長を均一に形成できるので、より再現性良く高性能な電界効果トランジスタを実現することが可能となる。また、 (0001)面上にてヘテロ接合を形成した場合にはヘテロ構造を形成する両層の分極の差及びヘテロ障壁により、大きなシートキャリア濃度を有する２次元電子ガスを形成し、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００３５】
本発明の電界効果トランジスタは、さらに前記第２の半導体層がＡｌＧａＮよりなることが好ましい。この好ましい構成によれば、第２の半導体層及びゲート電極が接している第１の半導体層との間にヘテロ障壁が存在せず、より直列抵抗が小さく高性能な電界効果トランジスタを実現することが可能となる。
【００３６】
本発明の電界効果トランジスタは、さらに前記第１の半導体層がＡｌＧａＮよりなり、前記第２の半導体層のＡｌＧａＮ層のＡｌ組成が前記第１の半導体層のＡｌ組成よりも大きいことが好ましい。この好ましい構成によれば、第２の半導体層が第１の半導体層よりＡｌ組成が大きいため、ゲート電極側方での自発及びピエゾ分極によりシートキャリア濃度が増加し、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００３７】
本発明の電界効果トランジスタは、さらに前記第２の半導体層がＡｌxＧａ1-xＮ（０＜ｘ≦１）よりなり、前記第３の半導体層がＧａＮよりなることが好ましい。この好ましい構成によれば、第３の半導体層をＧａＮとすることでｎ型のキャリア濃度を大きくできオーミックコンタクト抵抗を低減できると共に、ゲート電極下部における第２の半導体層をＡｌxＧａ1-xＮ（０＜ｘ≦１）とすることでゲートリーク電流の小さな電界効果トランジスタを実現することが可能となる。
【００３８】
本発明の電界効果トランジスタは、さらに前記第２の半導体層にＳｉが添加されていることが好ましい。この好ましい構成によれば、Ｓｉは不純物準位が比較的浅く、より低抵抗となるので、結果としてより直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００３９】
本発明の電界効果トランジスタは、さらに前記半導体層が基板上に形成されており、前記基板がサファイア、ＳｉＣ、ＧａＮ、ＡｌＮ、ＭｇＯ、ＬｉＧａＯ2、ＬｉＡｌＯ2、またはＬｉＧａＯ2とＬｉＡｌＯ2との混晶のうちいずれかにより構成されていることが好ましい。この好ましい構成によれば、結晶性に優れたＧａＮ系半導体エピタキシャル成長層を形成できるので、よりキャリアの移動度が大きく高性能な電界効果トランジスタを実現することが可能となる。
【００４０】
本発明の電界効果トランジスタは、さらに前記マスク層はＳｉＯ2層またはＳｉＮ層を有することが好ましい。この好ましい構成によれば、III族窒化物半導体の結晶成長温度の前後でも変質せず、容易に結晶欠陥密度を低減でき、より高性能で高信頼性の電界効果トランジスタを実現することが可能となる。
【００４１】
本発明の電界効果トランジスタは、さらに前記ゲート電極の断面形状はＴ字であることが好ましい。
【００４２】
本発明の電界効果トランジスタの製造方法は、基板上に第１の半導体層を形成する工程と、前記第１の半導体層上に誘電膜マスク層を選択的に形成する工程と、前記第１の半導体層上及び前記誘電膜マスク層上に、前記誘電膜マスク層上での開口幅が前記誘電膜マスク層の幅よりも小さくなるように第２の半導体層を形成する工程と、前記誘電膜マスク層の全てあるいはその一部を除去する工程と、前記誘電膜マスク層の除去により前記第２の半導体層の開口部の内部にて露出した前記第１の半導体層表面に接する形でゲート電極を形成する工程と、前記第２の半導体層上にソース電極及びドレイン電極を形成する工程とを有するものである。
【００４３】
この構成により、ゲート電極のゲート長は第２の半導体層の結晶成長により形成された開口部幅により決定され、例えば前記誘電膜マスク層の幅をステッパー露光で形成できる程度とした場合でも結晶成長時間を制御することで電子ビーム露光を用いる程度にまで小さくでき、細いゲート長を電子ビーム露光を用いずに低コストで作製することが可能となる。
【００４４】
本発明の電界効果トランジスタの製造方法は、さらに前記誘電膜マスク層を除去して前記ゲート電極と前記第１の半導体層及び前記第２の半導体層との間に空隙が形成されることが好ましい。この好ましい構成によれば、ゲートは側方に空隙を有する形で第１の半導体層と接することができ、ゲート電極周辺での寄生容量が低減され、高周波特性に優れた電界効果トランジスタを実現することが可能となる。
【００４５】
本発明の電界効果トランジスタの製造方法は、さらに前記誘電膜マスク層のうち、前記第２の半導体層の開口部にて表面に露出している部分のみを選択的に除去し、前記ゲート電極の側方にて前記誘電膜マスク層が前記ゲート電極に接することが好ましい。この好ましい構成によれば、誘電膜マスク層がゲート電極に接しているので、高電圧動作時にドレイン電流が減少する、いわゆる電流コラプス現象が抑制され、安定した高出力動作が可能となる。
【００４６】
本発明の電界効果トランジスタの製造方法は、さらに前記誘電膜マスク層を除去する工程に先立ち、前記第２の半導体層を酸化する工程を含むことが好ましい。この好ましい構成によれば、第２の半導体層を酸化し形成された開口部上にゲート電極を形成することができ、ゲート電極は前記酸化膜を介して第２の半導体層と接しておりゲートリーク電流をより低減できると共に、前記酸化膜により直接第２の半導体層に接している場合に比べより寄生容量を低減できるので、より高周波特性に優れた電界効果トランジスタを実現することが可能となる。
【００４７】
本発明の電界効果トランジスタの製造方法は、さらに前記酸化工程において、前記第２の半導体層の側壁における酸化層の膜厚が、前記第２の半導体層の上部における酸化層の膜厚よりも厚く形成することが好ましい。この好ましい構成によれば、酸化膜の膜厚をより厚く形成することでゲート電極周辺の寄生容量を低減でき、より高周波特性に優れた電界効果トランジスタを実現することが可能となる。
【００４８】
本発明の電界効果トランジスタの製造方法は、さらに前記誘電膜マスク層を形成する工程の後に前記第１の半導体層をエッチングして前記誘電膜マスク層を間に有する２つの段差部を形成する工程を有し、前記２つの段差部を形成する工程の後に前記ソース電極及び前記ドレイン電極の間に前記誘電膜マスク層が段差上部に形成される形で段差を形成する工程を含み、前記工程の後に前記第１の半導体層上及び前記誘電膜マスク層上に前記第２の半導体層を形成することが好ましい。この好ましい構成によれば、段差がヘテロ接合の２次元電子ガスを横切る形で形成でき、電流をヘテロ障壁を介すことなく流すことができるので、より直列抵抗が小さく、高性能な電界効果トランジスタを実現することが可能となる。
【００４９】
本発明の電界効果トランジスタの製造方法は、さらに前記第１の半導体層及び第２の半導体層は、有機金属気相成長法、分子線エピタキシー法またはハイドライド気相成長法を用いて行われることが好ましい。この好ましい構成によれば、第１及び第２の半導体層を結晶性、均一性に優れたものにすることができ、半導体層のキャリア移動度が向上し、より直列抵抗が小さく、相互コンダクタンスの大きい高性能な電界効果トランジスタを実現できる。
【００５０】
本発明の電界効果トランジスタの製造方法は、さらに前記第１の半導体層及び前記第２の半導体層がIII族窒化物半導体により構成されていることが好ましい。この好ましい構成によれば、III族窒化物半導体は禁制帯幅が大きく絶縁破壊電界が大きいために高耐圧の電界効果トランジスタを実現でき、また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。抵抗が小さく、相互コンダクタンスの大きい高性能な電界効果トランジスタを実現できる。
【発明の効果】
【００５１】
以上説明したように、本発明の電界効果トランジスタ及びその製造方法によれば、電子ビーム露光を使用せず、例えばステッパー露光により100nm程度の短ゲート長を実現できるので、より低コストにて再現性良く短ゲート長を有する電界効果トランジスタを実現することが可能となる。さらに前記空隙をT字型ゲート電極の側方に形成することで、ゲート電極周辺の寄生容量を低減し、高周波特性に優れた電界効果トランジスタを実現することが可能となる。また再成長層部分をより低抵抗層とすることでより直列抵抗の小さな電界効果トランジスタを実現することも可能となる。T字型ゲート電極が前記第２の半導体層の側壁と酸化膜を介して接しており、また電極以外の素子表面全てを酸化膜で覆う形で形成しており、ゲートリーク電流及び素子分離リーク電流の小さな電界効果トランジスタを実現することも可能となる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の一実施形態について図面を参照しながら説明する。
【００５３】
（第１の実施形態）
図１は、本発明の第１の実施形態における電界効果トランジスタの断面図である。同図において、101はサファイア基板、102はAlNバッファ層、103はアンドープGaN層、104は第1のｎ型AlGaN層、105は第２のｎ型AlGaN層、106はAlGaNOx酸化膜層、107は再成長層下部に形成された空隙、108はTi/Al/Ni/Auソース電極、109はTi/Al/Ni/Auドレイン電極、110はPdSiゲート電極である。
【００５４】
図１に示す電界効果トランジスタは、ｎ型AlGaN層を選択的にAlGaN/GaNへテロ構造上に再成長し前記再成長部分の側壁を選択酸化した後にT型のゲート電極が形成されており、かつT字型ゲート電極の下部周辺に空隙が形成され、寄生容量が低減されたものである。ここではサファイア基板101上にAlNバッファ層102（層厚0.5μm）、アンドープGaN層103（層厚3μm）、第１のｎ型AlGaN層104（層厚25nm）がこの順に形成され、さらにPdSiゲート電極110のT字型下部部分の側部に第２のｎ型AlGaN層105（層厚25nm）が再成長される形で形成されており、前記第１及び第２のｎ型AlGaN層104、105及びアンドープGaN層103の一部が素子分離のために選択的にエッチングされ、さらに素子表面はAlGaNOx酸化膜層106で覆われている。前記第２のｎ型AlGaN層105とT字型ゲート電極が接する側壁は第２のAlGaN層105の酸化膜すなわちAlGaNOx層106でカバーされ、前記T字型ゲート電極下部の側方は図１に示す通り、空隙107が形成されている。前記T字型電極と前記再成長した第２のｎ型AlGaN層105の間に酸化膜を形成することによりゲート間とソースあるいはドレイン電極間の第２のｎ型AlGaN層105を介したリーク電流が低減され、例えばソース・ゲート電極間の耐圧も向上させる効果がある。また前記空隙によりゲート・ソース間の寄生容量が低減され、高周波特性が改善され、例えば最大発振周波数(fmax)が向上する構造となっている。さらに、ソース電極１０８、ドレイン電極１０９及びゲート電極１１０以外の表面部分は全てAlGaNOx酸化膜層106で覆われており、素子間リーク電流が大幅に低減されている。
【００５５】
ソース電極１０８及びドレイン電極１０９はTi/Al/Ni/Auを用い、それぞれ第１のｎ型AlGaN層104上かつ前記再成長した第２のｎ型AlGaN層105の側方に形成されている。前記ソース電極１０８及びドレイン電極１０９下部には表層にSiが選択的に高濃度ドーピングされており、オーミックコンタクト抵抗が、例えば2×10-6Ωcm2程度にまで低減されている。AlGaN層のAl組成は25%程度であるが、AlGaN/GaNへテロ界面での２次元電子ガスでのシートキャリア濃度を大きくするためにはAl組成は40%程度かそれ以上にまで大きいほうが良い。また第１のAlGaN層104と第２のAlGaN層105にて、第２のAlGaN層105のAl組成を第１のAlGaN層104のAl組成よりも大きくすることで、前記第１のAlGaN層104及び第２のAlGaN層105にてソース電極１０８あるいはドレイン電極１０９側からチャネル側へ電子障壁を生じさせずに、結果として電界効果トランジスタのソース抵抗を低減することが可能となる。
【００５６】
ソース抵抗及びソース電極１０８、ドレイン電極１０９のオーミックコンタクト抵抗をさらに低減する目的で第２のAlGaN層105は例えば1×1019cm-3以上の高濃度Siが不純物としてドーピングされていることが望ましい。再成長時にはエピタキシャル成長側面の直線性が良いほうが望ましいため、ゲートフィンガーの方向としてはGaN層の<11-20>方向であることが望ましい。サファイア基板101とその上に成長するGaNの結晶は(0001)面内にて30°回転しているためサファイア基板101の<1-100>方向にゲートフィンガーが形成されていることが望まれる。素子分離は段差形成と選択酸化を組み合わせて行っているが、例えばBなどのイオン注入により高抵抗化を行う形でも良い。寄生容量をより低減するためには前記空隙の高さは高いほうが良い。
【００５７】
従って、本実施形態では、n型AlGaN/アンドープGaNのヘテロ接合電界効果トランジスタにおいてT型ゲート電極がn型AlGaN再成長層とAlGaNOx酸化膜層に挟み込まれる形で形成されかつ、前記ゲート電極下部の側部には空隙が形成されており、短ゲート長でかつゲート抵抗が小さくかつゲート電極周辺部での寄生容量を低減でき、高周波特性に優れた、例えば最大発振周波数が高く、雑音指数の小さな電界効果トランジスタを実現することが可能となる。また、Tゲート側部を酸化膜で覆われたn型AlGaN再成長層により支える構造となっており、実装時に問題となるT字型ゲート電極の倒れという問題が生じない電界効果トランジスタを実現することが可能となる。
【００５８】
図１に示す電界効果トランジスタの製造は、例えば図２に示す製造方法により行われる。図２は、本発明の第１の実施形態における電界効果トランジスタの製造方法を示す構成図である。同図において、201はサファイア基板、202はAlNバッファ層、203はアンドープGaN層、204は第１のｎ型AlGaN層、205はSiO2マスク、206は第２のｎ型AlGaN層、207はSiマスク、208はAlGaNOx酸化膜層、209はTi/Al/Ni/Auソース電極、210はTi/Al/Ni/Auドレイン電極、211はPdSiゲート電極である。
【００５９】
まず、サファイア基板201の(0001)面上に有機金属気相成長法(Metal Organic Chemical Vapor Deposition: MOCVD)により、AlNバッファ層202、アンドープGaN層203、第１のｎ型AlGaN層204をこの順に形成する（図２（ａ））。上記AlGaN/GaNへテロ構造においては(0001)面上で自発分極及びピエゾ分極による電荷が界面に生じるためAlGaNをアンドープとした場合でさえも1×1013cm-2台のシートキャリア濃度を有する２次元電子ガスが形成される。さらに本実施形態ではAlGaN層をSiドープｎ型とすることでシートキャリア濃度を増加させている。界面近傍をアンドープとし界面へのSi拡散を防止しキャリア移動度を向上させる、あるいは表面付近をアンドープとしショットキー電極を前記AlGaN層に接する形で形成した場合のリーク電流を低減させる構成としても良い。具体的には4×1018cm-3程度のキャリア濃度を有するAlGaN層が形成されている。
【００６０】
このエピタキシャル成長層に対し、図２（ｂ）に示すように例えばICP(Inductive-Coupled Plasma)エッチングなどのドライエッチングによりトランジスタ領域以外の部分の第１のn型AlGaN層204及びアンドープGaN層203の一部を選択的に除去した後に、例えば200nmのSiO2マスク205をSiH4とO2を用いた気相堆積法(CVD:Chemical Vapor Deposition)により形成する。続いて、ソース・ゲート間及びドレイン・ゲート間のデバイス領域のみにストライプ状の開口部を有する形でSiO2マスク205を例えば反応性イオンエッチング(Reactive Ion Etching:RIE)を用いてパターニングする。このSiO2マスク205をマスクとして、例えば50nmの第２のn型AlGaN層２06をMOCVDにより選択成長する。この再成長層でのキャリア濃度は例えば1×1019cm-3と高濃度にしている。ここでは、再成長する第２のｎ型AlGaN層206は前記SiO2マスク上を横方向に成長する形で形成され、図２（ｃ）に示す通り、わずかなストライプ状の開口部を残すところで成長を停止する。具体的には、ゲート電極を形成する部分のSiO2マスク幅が1μmであり、前記第２のｎ型AlGaN層206の再成長後はソース側より再成長した層とドレイン側から再成長した層が200nmのストライプ状の開口を有すところで再成長が停止されている（図２（ｄ））。
【００６１】
続いて、ソース及びドレイン電極を形成する第２のｎ型AlGaN層206の表面部分のSiO2マスク205を除去し、この部分にSiマスク207を例えば電子ビーム蒸着とリフトオフ法により形成する。Siマスク207形成後に前記Siマスク207側方で素子分離段差を含む形で形成されているSiO2マスク205を例えばHF水溶液により除去する。SiO2及びSiマスクが形成された再成長部分を含むエピタキシャル成長層を例えばO2雰囲気中1000℃で4時間熱処理することにより、前記エピタキシャル成長層を選択酸化してAlGaNOx層208を形成する（図２（ｅ））。この酸化工程によりSiマスクからSiが第２のｎ型AlGaN層側へ拡散し、AlGaN表面でのSi濃度が増加するため、ソース・ドレイン電極のオーミックコンタクト抵抗が大幅に低減する。また、前記酸化工程では(0001)面での酸化速度が(0001)面に垂直な例えば(1-100)面や(11-20)面のそれよりも小さいため、選択成長した第２のｎ型AlGaN層の側壁部分では酸化膜厚が例えば(0001)面上よりも5倍程度厚く酸化されている。この結果、前述の第２のｎ型AlGaN層の再成長部分の開口部は200nmであったものが100nm程度にまで小さくできる。
【００６２】
続いて、例えばフッ硝酸溶液によりSiマスク207及びSiO2マスク205をウェットエッチングする（図２（ｆ））。ここではフッ硝酸は第１のｎ型AlGaN層204および第２のｎ型AlGaN層206及びAlGaNOx層208をエッチングしないので、選択的に前記SiO2マスク205及びSiマスク207を除去することができる。Siマスク207が形成されていた部分に例えばTi/Al/Ni/Auによりソース電極２０９及びドレイン電極２１０として形成し、続いて表面が酸化された第２のｎ型AlGaN層206のストライプ状開口部を介して、図２（ｇ）に示す通り、T字型のPdSiゲート電極２１１を形成する。前記T字型ゲート電極はSiO2マスク205を除去し再成長層によって形成された庇を介して形成されているので、前記T字型のゲート電極２１１下部の側部には図２（ｇ）に示す通り空隙が形成される。またソース電極２０９、ドレイン電極２１０及びゲート電極２１１以外のエピタキシャル成長層表面は全てAlGaNOx層208で覆われている。
【００６３】
前述の通り、本実施形態の製造方法によれば、例えばゲート電極が形成される位置に形成される再成長時SiO2マスク205の寸法を1μmかあるいはそれ以上とした場合でも、再成長速度及び時間の制御により、その開口部を例えば200nm程度にまで小さくでき、さらに酸化工程の後には開口部寸法は100nm程度にまで小さくなる。このような短ゲート長化が電子ビームリソグラフィではなく光学式ステッパーにより行えるので、より低コストにてT字型短ゲートを有するGaN系電界効果トランジスタを作製することが可能となる。また、本実施形態で示した製造方法によりT字型ゲート電極ではゲート電極下部の側部に空隙が形成されており、短ゲート長でかつ寄生容量が小さく高周波特性に優れたT字型ゲート電極を形成することが可能となる。また、前述の通り、電極以外の素子表面全てをAlGaNOx層208で覆う形で形成されており、素子分離特性が改善されリーク電流の小さな電界効果トランジスタを実現することも可能となる。
【００６４】
（第２の実施形態）
図３は、本発明の第２の実施形態における電界効果トランジスタの断面図である。同図において、301はサファイア基板、302はAlNバッファ層、303はSiO2マスク、304はアンドープGaN層、305はn型AlGaN層、306はｎ型GaN層、307はAlGaNOx酸化膜層、308はTi/Al/Ni/Auソース電極、309はTi/Al/Ni/Auドレイン電極、310はPdSiゲート電極、311はSiN膜である。
【００６５】
図３に示す電界効果トランジスタは、ソース・ドレイン電極間に微細段差を形成したAlGaN/GaNへテロ構造上にSiNマスクをまたぐ形でｎ型GaN層を再成長し前記再成長部分の側壁を選択酸化した後に、SiNマスクの一部を除去し形成された開口部分にT型のゲート電極が形成されている窒化物半導体を用いたものである。ここではサファイア基板３０１上にSiO2マスク３０３を例えばゲート電極と平行にストライプ状に形成し、その上にアンドープGaN 層304（層厚3μm）を再成長することで、例えば転位密度を1×106cm-2程度にまで低減し、その上にn型AlGaN層 305（層厚25nm）がこの順に形成され、例えば1μm程度の幅で前記AlGaN/GaN構造の一部に段差が形成され、この段差上にストライプ状の例えば100nmの幅の開口部を有するSiN膜311が形成され、これを覆う形でｎ型GaN層306が再成長されており、前記再成長のｎ型GaN層306の側壁が酸化され、この酸化層すなわちAlGaNOx酸化膜層307及び前記SiN膜311に挟み込まれる形でT字型PdSiゲート電極310が形成されている。
【００６６】
本実施形態では第１の実施形態と異なりAlGaN/GaN構造を選択的にエッチングしその側面に接する形で例えば1×1019cm-3程度にまで高濃度にSiドーピングされた低抵抗のｎ型GaN層306を形成し、第１の実施形態と異なり電流がAlGaN/GaNヘテロ接合部分を越えて流れることがないため、より直列抵抗が低減された構成となっている。また第１の実施形態では空隙であったT字型ゲート電極下部の側方がSiN膜311となっており、SiN膜311でゲート側方をパッシベーションしているので、GaN系電界効果トランジスタで報告のある、ドレイン電圧を大きくした後にドレイン電流が減少する、いわゆる電流コラプス現象が生じない。ここでは電流コラプスの抑制に効果を生じる限りはSiNに代わり、例えばSiONやAl2O3、TiO2、Ta2O5などが形成されていても良い。本実施形態では短ゲート長化による高性能化に加え、大電力動作にも適した電界効果トランジスタを実現することが可能となる。
【００６７】
また、第１の実施形態と同様、ゲート電極３１０側部に形成されたAlGaNOx酸化膜層307によりゲート電極３１０とソース電極３０８あるいはドレイン電極３０９との間のｎ型GaN層３０６を介したリーク電流が低減され、例えばソース・ゲート電極間の耐圧を向上させる効果がある。また前記側壁の酸化は(0001)面方向の酸化速度よりも大きいため、前記側壁の酸化工程時にはT字型ゲート下部の寸法、いわゆるゲート長が再成長時のｎ型GaN層３０６の開口部寸法よりもさらに小さくできる。前記段差の寸法を1μm程度とした場合でも再成長後に例えば200nm程度の開口部とし、さらに選択酸化により100nm程度の開口部にでき、この開口部を介してT字型のゲート電極３１０を形成することにより、100nm程度の短ゲート長を形成するためのフォトリソグラフィ工程を例えば電子ビーム（EB）描画を使用せずにステッパー露光により実現することが可能であり、前記フォトリソグラフィ工程に要する時間を大幅に低減でき、低コストにて短ゲート長を有する電界効果トランジスタを作製することが可能となる。
【００６８】
さらに、ソース、ドレイン及びゲート電極以外の表面部分は全てAlGaNOx酸化膜層３０７で覆われており、素子間リーク電流が大幅に低減されている。ソース電極３０８及びドレイン電極３０９はTi/Al/Ni/Auを用い、それぞれｎ型GaN層３０６上に選択的に形成されたAlGaNOx酸化膜層３０７の開口部上に形成されている。前記ソース電極３０８及びドレイン電極３０９下部には表層にSiが選択的に高濃度ドーピングされており、オーミックコンタクト抵抗が、例えば2×10-6Ωcm2程度にまで低減されている。ゲートフィンガーの方向としてはアンドープGaN層３０４の<11-20>方向であり、より再成長面の直線性が向上していることが望ましい。前述の通り、第１の実施形態と比べAlGaN/GaNへテロ障壁を介さずに２次元電子ガスチャネルに電流を流すことができ、またGaN中ではAlGaN中に比べSiのイオン化エネルギーが小さく、よりキャリア濃度を大きくできる、またソース及びドレイン電極のオーミックコンタクト抵抗はAlGaN上よりもGaN上のほうが小さくできるので、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
【００６９】
従って、本実施形態では、n型AlGaN/アンドープGaNのヘテロ接合電界効果トランジスタにおいてT型ゲート電極がn型GaN層３０６とAlGaNOx酸化膜層３０７に挟み込まれる形でかつゲート電極は前記酸化膜層及びSiN膜３１１に接する形で形成されており、酸化時に酸化膜が横方向に成長することを利用して、再成長時のゲート開口部寸法よりもさらに小さな開口部寸法にでき、短ゲート長化を、例えばステッパー露光などの低コストな手法により実現できる。T字型のゲート電極３１０の側部がSiN膜３１１で覆われており、第１の実施形態の場合に比べて電流コラプス現象が抑制され、より高出力動作が可能である。
【００７０】
さらに高濃度のn型GaN層３０６を介し、またヘテロ界面を介さずに電流を流す構造とし、ｎ型GaNはAlGaNに比べ抵抗率を小さくまた、コンタクト抵抗が小さくできるので、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。また、電極以外の素子表面全てをAlGaNOx酸化膜層３０７で覆う形で形成しており、素子分離特性も改善されている。
【００７１】
図３に示す電界効果トランジスタの製造は、例えば図４に示す製造方法により行われる。図４は、本発明の第２の実施形態における電界効果トランジスタの製造方法を示す構成図である。同図において、401はサファイア基板、402はAlNバッファ層、403はSiO2マスク、404はアンドープGaN層、405はn型AlGaN層、406はSiN膜、407はｎ型GaN層、408はSiマスク、409はAlGaNOx酸化膜層、410はTi/Al/Ni/Auソース電極、411はTi/Al/Ni/Auドレイン電極、412はPdSiゲート電極である。再成長前にソース及びドレイン電極が形成される領域のAlGaN層を除去しn型GaNを再成長している点が図２の実施形態と異なっている。
【００７２】
まず、サファイア基板401の(0001)面上にMOCVD法により、1μm厚のAlNバッファ層402、さらにCVD法によりSiO2マスク403（層厚100nm）を形成する。このSiO2マスク403を例えば10μm幅で2μmの開口部を有する形でストライプ状にパターニングし（図４（ａ））、その上にMOCVD法によりアンドープGaN層404（層厚3μm）、ｎ型AlGaN層405（層厚25nm）をこの順に形成する。さらに、例えばプラズマCVD法によりSiN膜406（層厚300nm）をｎ型AlGaN層405上に形成する（図４（ｂ））。このSiN膜406で覆われたエピタキシャル成長層に対し、図４（ｃ）に示すように例えばドライエッチングによりソース及びドレイン電極間のトランジスタ領域以外の部分のSiN膜406、ｎ型AlGaN層405及びアンドープGaN層404の一部を選択的に除去した後に、このSiN膜406をマスクとして、例えば50nmのn型GaN層407をMOCVDにより選択成長する。再成長はSiN膜406上での開口部幅が例えば200nmとなるところで成長を停止する。この再成長層でのキャリア濃度は例えば１×1019cm-3と高濃度にしている（図４（ｄ））。
【００７３】
続いて、素子分離領域のｎ型GaN層407及びアンドープGaN層404の一部を例えばドライエッチングにより除去する。さらにソース及びドレイン電極を形成するｎ型GaN層407の表面部分にSiマスク408を例えば電子ビーム蒸着とリフトオフ法により形成する（図４（ｅ））。これらSiＮ膜406及びSiマスク408が形成されたｎ型GaN層407を例えばO2雰囲気中1000℃で4時間熱処理することにより、前記ｎ型GaN層407を選択酸化してAlGaNOx層409を形成する（図４（ｆ））。この酸化工程によりSiマスク408からSiがｎ型GaN層407側へ拡散し、n型GaN層407の表面でのSi濃度が増加するため、ソース・ドレイン電極のオーミックコンタクト抵抗が大幅に低減する。
【００７４】
第１の実施形態ではAlGaN上にソース及びドレイン電極を形成していたが、本実施形態ではn型GaN層407上に電極を形成しているため、さらにオーミックコンタクト抵抗を低減でき5×10-6Ωcm2以下のコンタクト抵抗を実現できている。また、選択成長したｎ型GaN層407の側壁部分では酸化膜厚が例えば(0001)面上よりも5倍程度厚く酸化されている。このため、前記再成長層の開口部幅は再成長後は200nmであったものが100nmにまで短くなる。
【００７５】
続いて、例えばフッ硝酸溶液によりSiマスク408をウェットエッチングする。ここではSiN膜406はエッチングされず、Siマスク408のみがエッチングされるようにエッチング液を作製する。あるいはSiマスク408のみをドライエッチングにより除去する形でも良い。Siマスク408が形成されていたｎ型部分に例えばTi/Al/Ni/Auによりソース電極４１０及びドレイン電極４１１として形成する（図４（ｇ））。
【００７６】
さらにT字型のゲート電極412を形成する工程に先立ち、AlGaNOx層409で覆われたｎ型GaN層407の開口部のSiN膜406をRIEにより除去し、その後にPdSiよりなるT字型のゲート電極412を形成する（図４（ｈ））。RIEは例えばCF4及びO2の混合ガスを使用し行うことでAlGaNOxは除去されず、SiNのみをエッチングすることが可能となる。
【００７７】
この製造方法により、第１の実施形態と同様、より低コストにて高周波特性の良好なT字型短ゲートを有するGaN系電界効果トランジスタを作製することが可能となると共に、T字型ゲートの側部がSiN膜で覆われているので電流コラプス現象が生じることがなく大電力動作が可能となる。また、前述の通り、直列抵抗が小さく、リーク電流の小さな電界効果トランジスタを実現することが可能となる。
【００７８】
上記第１および第２の実施形態で用いたサファイア基板はいかなる面方位でも良く、例えば(0001)面等の代表面からオフアングルのついた面方位であっても良い。とくに(11-20)面や(1-100)面などの無極性面上では分極の影響を受けずにノーマリオフ特性を示すトランジスタを容易に構成できるという点で有利である。基板はGaNあるいはSiCあるいはZnOあるいはSiあるいはGaAsあるいはGaPあるいはInPあるいはLiGaO2あるいはLiAlO2あるいはこれらの混晶などであっても良い。バッファ層はAlN層のみならず、バッファ層上に良好なGaN結晶が形成できる限りはGaNあるいはいかなる組成比の窒化物半導体層であっても良い。ここで示した電界効果トランジスタのエピタキシャル成長層は所望のトランジスタ特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はMOCVDでなく、例えば、分子線エピタキシー(Molecular Beam Epitaxy:MBE)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy:HVPE)による層を含む形でも良い。前記電界効果トランジスタのエピタキシャル成長層はAs,PなどのV族元素あるいはBなどのIII族元素を構成元素として含んでいても良い。
【産業上の利用可能性】
【００７９】
本発明にかかる電界効果トランジスタは、携帯電話の送受信回路やミリ波レーダ等で用いられる高周波トランジスタとして有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態における電界効果トランジスタを示す断面図
【図２】本発明の第１の実施形態における電界効果トランジスタの製造方法を示す構成断面図
【図３】本発明の第２の実施形態における電界効果トランジスタを示す断面図
【図４】本発明の第２の実施形態における電界効果トランジスタの製造方法を示す構成断面図
【図５】従来例における電界効果トランジスタの断面図
【符号の説明】
【００８１】
101  サファイア基板
102  AlNバッファ層
103  アンドープGaN層
104  第１のｎ型AlGaN層
105  第２のｎ型AlGaN層
106  AlGaNOx酸化膜層
107  空隙
108  ソース電極
109  ドレイン電極
110  ゲート電極
201  サファイア基板
202  AlNバッファ層
203  アンドープGaN層
204  第１のｎ型AlGaN層
205  SiO2マスク
206  第２のｎ型AlGaN層
207  Siマスク
208  AlGaNOx酸化膜層
209  ソース電極
210  ドレイン電極
211  ゲート電極
301  サファイア基板
302  AlNバッファ層
303  SiO2マスク
304  アンドープGaN層
305  n型AlGaN層
306  ｎ型GaN層
307  AlGaNOx酸化膜層
308  ソース電極
309  ドレイン電極
310  ゲート電極
311  SiN膜
401  サファイア基板
402  AlNバッファ層
403  SiO2マスク
404  アンドープGaN層
405  n型AlGaN層
406  SiN膜
407  ｎ型GaN層
408  Siマスク
409  AlGaNOx酸化膜層
410  ソース電極
411  ドレイン電極
412  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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