(57)【要約】【課題】  電圧変動やノイズ発生が少なく且つ機器の小型化を可能にした低コストのコンデンサ実装構造及び多層回路基板を提供する。【解決手段】  コンデンサ実装構造は、外部電源接続部１０と電源端子接続部１１とが一体となった電源用パターン１と、グランド端子用パターン２０と二端子コンデンサ２１とで構成される回路ブロック２と、グランド端子用パターン３０と二端子コンデンサ３１とで構成される回路ブロック３とを具備する。具体的には、二端子コンデンサ２１，３１を回路ブロック２，３内に内蔵させると共に、回路ブロック２，３を電源用パターン１を含む平面Ｐに関して面対称になるように、電源用パターン１の上下にそれぞれ配した。【選択図】図２
2006319004.tif 000002
【特許請求の範囲】
【請求項１】
外部電源が接続される外部電源接続部と半導体集積回路の電源端子が接続される電源端子接続部とを有してなる電源用パターンと、半導体集積回路のグランド端子に接続されるグランド端子用パターンと、上記電源用パターンと当該グランド端子用パターンとの間に介在し且つ一方の外部電極が電源用パターンに接続されると共に他方の外部電極がグランド端子用パターンに接続される二端子コンデンサとを具備したコンデンサ実装構造であって、
上記二端子コンデンサとグランド端子用パターンとで構成される回路ブロックを、上記電源用パターンを含む平面に関してほぼ面対称になるように、電源用パターンの上下にそれぞれ配した、
ことを特徴とするコンデンサ実装構造。
【請求項２】
請求項１に記載のコンデンサ実装構造において、
上記二端子コンデンサの一方の外部電極と他方の外部電極を、ビアホールを通じて上記電源用パターン，グランド端子用パターンにそれぞれ接続した、
ことを特徴とするコンデンサ実装構造。
【請求項３】
請求項１に記載のコンデンサ実装構造において、
上記二端子コンデンサの一方の外部電極と他方の外部電極とを、上記電源用パターン，グランド端子用パターンにそれぞれ直接に接続した、
ことを特徴とするコンデンサ実装構造。
【請求項４】
請求項１ないし請求項３のいずれかに記載のコンデンサ実装構造において、
上記二端子コンデンサは、両端部に上記外部電極を有するチップ型二端子コンデンサである、
ことを特徴とするコンデンサ実装構造。
【請求項５】
外部電源が接続される外部電源用パターンと、この外部電源用パターンと同一平面上に位置し且つ半導体集積回路の電源端子が接続される電源端子用パターンと、半導体集積回路のグランド端子に接続されるグランド端子用パターンと、外部電源用パターン及び電源端子用パターンを含む上記平面と当該グランド端子用パターンとの間に介在し、一方の外部信号電極が外部電源用パターンに接続されると共に他方の外部信号電極が電源端子用パターンに接続され且つ外部グランド電極がグランド端子用パターンに接続された三端子コンデンサとを具備するコンデンサ実装構造であって、
上記三端子コンデンサとグランド端子用パターンとで構成される回路ブロックを、外部電源用パターン及び電源端子用パターンを含む上記平面に関してほぼ面対称になるように、当該平面の上下にそれぞれ配した、
ことを特徴とするコンデンサ実装構造。
【請求項６】
請求項５に記載のコンデンサ実装構造において、
上記三端子コンデンサの一方の外部信号電極と他方の外部信号電極と外部グランド電極を、ビアホールを通じて上記外部電源用パターン，電源端子用パターン及びグランド端子用パターンにそれぞれ接続した、
ことを特徴とするコンデンサ実装構造。
【請求項７】
請求項５に記載のコンデンサ実装構造において、
上記三端子コンデンサの一方の外部信号電極と他方の外部信号電極と外部グランド電極とを、上記外部電源用パターン，電源端子用パターン及びグランド端子用パターンにそれぞれ直接に接続した、
ことを特徴とするコンデンサ実装構造。
【請求項８】
請求項５ないし請求項７のいずれかに記載のコンデンサ実装構造において、
上記三端子コンデンサは、両端部に上記外部信号電極を有すると共に略中央部に上記外部グランド電極を有するチップ型三端子コンデンサである、
ことを特徴とするコンデンサ実装構造。
【請求項９】
積層構造の請求項１ないし請求項８のいずれかに記載のコンデンサ実装構造と、
それぞれが上記半導体集積回路の信号端子に接続された状態で上記各回路ブロックの外側に積層され且つ上記平面に関してほぼ面対称になす１対の信号層と
を具備することを特徴とする多層回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路の電源ラインに生じるノイズを除去するコンデンサを実装するためコンデンサ実装構造及びこの構造を備えた多層回路基板に関するものである。
【背景技術】
【０００２】
従来、この種のコンデンサ実装構造としては、例えば特許文献１に開示されたコンデンサ実装構造がある。
図２２は、この従来のコンデンサ実装構造を示す断面図である。
図２２に示すように、このコンデンサ実装構造は、二端子コンデンサ１０１，１０２のそれぞれの第１外部端子１０１ａ，１０２ａが電気的に接続されるホット側導体パターン１１０と、第２外部端子１０１ｂ，１０２ｂがそれぞれ電気的に接続されるグランド側導体パターン１１１，１１２とを、回路基板１００の表面に形成した構造となっている。そして、二端子コンデンサ１０１，１０２を、ホット側導体パターン１１０に対して略線対称になるように対置して実装している。さらに、回路基板１００の内部にも、グランド側導体パターン１１３を設けており、このグランド側導体パターン１１３を回路基板１００のビアホール１２１，１２２を介してグランド側導体パターン１１１，１１２にそれぞれ電気的に接続している。そして、グランド側導体パターン１１３では、共通ビアホール１２３をビアホール１２１，１２２から略等距離の位置に配置している。
【０００３】
【特許文献１】特開２００３−２８２３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来のコンデンサ実装構造では、次のような問題がある。
ホット側導体パターン１１０の高周波電流Ｉは、矢印で示すように、二端子コンデンサ１０１，１０２側にそれぞれ分岐し、グランド側導体パターン１１１，１１２とビアホール１２１，１２２とグランド側導体パターン１１３とを通って、共通ビアホール１２３で合流する。かかる場合に、グランド側導体パターン１１１，１１２とグランド側導体パターン１１３との間のインダクタンスが大きいと、大きな逆起電力が発生して、電圧変動やノイズ発生の原因になる。したがって、ビアホール１２１，１２２と平行な多数のビアホールをグランド側導体パターン１１１，１１２とグランド側導体パターン１１３との間に設けて、導体パターン１１１，１１２と１１３との間のインダクタンスを小さくなければならず、多数のビアホールを設けるための作業コストがかかってしまう。
また、回路基板１００を厚くする場合、厚みに応じて、ビアホール１２１，１２２や共通ビアホール１２３の長さが長くなり、その分、ビアホールのインダクタンスが高くなってしまい、電圧変動やノイズ発生の原因となる。
しかも、グランド側導体パターン１１３の両側から伝わってきた電流Ｉが中央の共通ビアホール１２３で合流するので、大電流が共通ビアホール１２３に集中する。このため、大きな逆起電力が共通ビアホール１２３に発生し、これが大きな電圧変動の原因となる。
さらに、回路基板１００の表面に大きなグランド側導体パターン１１１，１１２を設けているので、二端子コンデンサ１０１，１０２以外のデバイスを実装するには、回路基板１００自体を大きくしなければならず、これが、機器の小型化を妨げる原因となっていた。
【０００５】
この発明は、上述した課題を解決するためになされたもので、電圧変動やノイズ発生が少なく且つ機器の小型化を可能にした低コストのコンデンサ実装構造及び多層回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、外部電源が接続される外部電源接続部と半導体集積回路の電源端子が接続される電源端子接続部とを有してなる電源用パターンと、半導体集積回路のグランド端子に接続されるグランド端子用パターンと、電源用パターンとグランド端子用パターンとの間に介在し且つ一方の外部電極が電源用パターンに接続されると共に他方の外部電極がグランド端子用パターンに接続される二端子コンデンサとを具備したコンデンサ実装構造であって、二端子コンデンサとグランド端子用パターンとで構成される回路ブロックを、電源用パターンを含む平面に関してほぼ面対称になるように、電源用パターンの上下にそれぞれ配した構成とする。
かかる構成により、外部電源を電源用パターンの外部電源接続部から入力すると、電源端子接続部を介して、半導体集積回路の電源端子に供給される。そして、半導体集積回路のスイッチング動作に応じて、電荷が二端子コンデンサから半導体集積回路に供給され、二端子コンデンサが電荷供給用のコンデンサとして機能する。また、二端子コンデンサが電源用パターンとグランド端子用パターンとの間に介在した状態で、グランド端子用パターンに接続されているので、二端子コンデンサの他方の外部電極とグランド端子用パターンとの間のインダクタンスは非常に小さい。このため、逆起電力による電圧変動やノイズ発生はほとんどない。したがって、従来のコンデンサ実装構造のように、インダクタンスを小さくするためのビアホールを並列に多数設ける必要がなく、その分、低コストのコンデンサ実装構造を実現することができる。
また、半導体集積回路の電源端子付近で生じたノイズ電流は、電源用パターンから一方の外部電極を通じて二端子コンデンサ内に流入し、他方の外部電極からグランド端子用パターンに逃される。すなわち、二端子コンデンサは、ノイズを除去するノイズ除去用のコンデンサとしても機能する。そして、電源用パターンに存するノイズ電流は、電源用パターンに関して対称な双方の回路ブロックの二端子コンデンサに分流され、双方のグランド端子用パターンにそれぞれ逃がされる。つまり、ノイズ電流は分散され、従来のコンデンサ実装構造のように、ノイズ電流が１個所に集中する構造になっていない。このため、大電流の集中による大きな電圧変動の発生という問題は生じない。この結果、この発明のコンデンサ実装構造を用いることで、大電流を扱う大型の半導体集積回路に対応することができる。
さらに、二端子コンデンサを電源用パターンとグランド端子用パターンとの間に介在させた構成にしているので、つまり、二端子コンデンサを実装構造の内部に内蔵させた構成にしているので、この実装構造が適用される基板を大きくすることなく、他のデバイスを基板表面に実装することができる。すなわち、二端子コンデンサの内蔵化によって、他のデバイスの実装位置に制約がなくなり、その分、この実装構造を適用する機器の小型化を可能にする。
【０００７】
請求項２の発明は、請求項１に記載のコンデンサ実装構造において、二端子コンデンサの一方の外部電極と他方の外部電極を、ビアホールを通じて電源用パターン，グランド端子用パターンにそれぞれ接続した構成とする。
【０００８】
請求項３の発明は、請求項１に記載のコンデンサ実装構造において、二端子コンデンサの一方の外部電極と他方の外部電極とを、電源用パターン，グランド端子用パターンにそれぞれ直接に接続した構成とする。
かかる構成により、二端子コンデンサの両外部電極が、電源用パターンとグランド端子用パターンにそれぞれ直接に接続しているので、特に、二端子コンデンサのグランド端子用パターン側の外部電極と半導体集積回路のグランド端子との間のインダクタンスを極めて小さくすることができ、この結果、ノイズ除去効果の更なる向上を図ることができる。
【０００９】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載のコンデンサ実装構造において、二端子コンデンサは、両端部に外部電極を有するチップ型二端子コンデンサである構成とした。
【００１０】
請求項５の発明は、外部電源が接続される外部電源用パターンと、この外部電源用パターンと同一平面上に位置し且つ半導体集積回路の電源端子が接続される電源端子用パターンと、半導体集積回路のグランド端子に接続されるグランド端子用パターンと、外部電源用パターン及び電源端子用パターンを含む平面とグランド端子用パターンとの間に介在し、一方の外部信号電極が外部電源用パターンに接続されると共に他方の外部信号電極が電源端子用パターンに接続され且つ外部グランド電極がグランド端子用パターンに接続された三端子コンデンサとを具備するコンデンサ実装構造であって、三端子コンデンサとグランド端子用パターンとで構成される回路ブロックを、外部電源用パターン及び電源端子用パターンを含む平面に関してほぼ面対称になるように、平面の上下にそれぞれ配した構成とする。
かかる構成により、外部電源を外部電源用パターンから入力すると、三端子コンデンサの外部信号電極から他方の外部信号電極を通じて電源端子用パターンに至り、この電源端子用パターンから半導体集積回路の電源端子に供給される。三端子コンデンサは電荷供給用のコンデンサとして機能する。また、三端子コンデンサが外部電源用パターン及び電源端子用パターンを含む平面とグランド端子用パターンとの間に介在した状態で、グランド端子用パターンに接続されているので、三端子コンデンサの外部グランド電極とグランド端子用パターンとの間のインダクタンスは非常に小さく、この結果、電圧変動やノイズ発生が少ない低コストのコンデンサ実装構造を実現することができる。
また、半導体集積回路の電源端子付近で生じたノイズ電流は、電源端子用パターンから他方の外部信号電極を通じて三端子コンデンサ内に流入し、外部グランド電極からグランド端子用パターンに逃される。すなわち、三端子コンデンサは、ノイズを除去するノイズ除去用のコンデンサとしても機能する。そして、電源端子用パターンに存するノイズ電流は、電源用パターンに関して対称な双方の回路ブロックの三端子コンデンサに分流され、双方のグランド端子用パターンにそれぞれ逃がされる。この結果、この発明のコンデンサ実装構造を用いることで、大電流を扱う大型の半導体集積回路に対応することができる。
さらに、三端子コンデンサを実装構造の内部に内蔵させた構成としたので、この実装構造が適用される基板を大きくすることなく、その表面に、他のデバイスを実装することができ、その分、この実装構造を適用する機器の小型化を可能にする。
特に、三端子コンデンサは、コンデンサ自体の残留インダクタンスが二端子コンデンサに比べて非常に小さいので、更に大きなノイズ除去効果を得ることができる。
【００１１】
請求項６の発明は、請求項５に記載のコンデンサ実装構造において、三端子コンデンサの一方の外部信号電極と他方の外部信号電極と外部グランド電極とを、ビアホールを通じて外部電源用パターン，電源端子用パターン及びグランド端子用パターンにそれぞれ接続した構成とする。
【００１２】
請求項７の発明は、請求項５に記載のコンデンサ実装構造において、三端子コンデンサの一方の外部信号電極と他方の外部信号電極と外部グランド電極とを、外部電源用パターン，電源端子用パターン及びグランド端子用パターンにそれぞれ直接に接続した構成とする。
【００１３】
請求項８の発明は、請求項５ないし請求項７のいずれかに記載のコンデンサ実装構造において、三端子コンデンサは、両端部に外部信号電極を有すると共に略中央部に外部グランド電極を有するチップ型三端子コンデンサである構成とした。
【００１４】
請求項９の発明に係る多層回路基板は、積層構造の請求項１ないし請求項８のいずれかに記載のコンデンサ実装構造と、それぞれが半導体集積回路の信号端子に接続された状態で各回路ブロックの外側に積層され且つ平面に関してほぼ面対称になす１対の信号層と
を具備する構成とした。
かかる構成により、請求項１ないし請求項８のいずれかに記載のコンデンサ実装構造を備えているので、電圧変動やノイズ発生が少なく且つ機器の小型化を可能にした低コストの多層回路基板を提供することができる。また、請求項１ないし請求項８のいずれかに記載のコンデンサ実装構造を備えた積層構造になっているので、１対の信号層や他の層を各回路ブロックの外側に積層して、多層回路基板を厚くしても、コンデンサ実装構造内のビアホールが長くなることはない。したがって、基板厚みによってコンデンサ実装構造内インダクタンスが増加するという事態は生じない。このため、従来の技術のように、基板厚さに対応した電圧変動やノイズが発生することはない。
【発明の効果】
【００１５】
以上詳しく説明したように、請求項１ないし請求項４の発明によれば、電圧変動やノイズ発生が少ない低コストのコンデンサ実装構造を実現することができる。また、この発明のコンデンサ実装構造を、大電流を扱う大型の半導体集積回路にも適用することができる。さらに、二端子コンデンサの内蔵化によって、この実装構造を適用する機器の小型化を可能にすることができるという優れた効果がある。
【００１６】
特に、請求項３の発明のコンデンサ実装構造によれば、二端子コンデンサのグランド端子用パターン側の外部電極と半導体集積回路のグランド端子との間のインダクタンスを極めて小さくすることができ、この結果、ノイズ除去効果の更なる向上を図ることができるという効果がある。
【００１７】
請求項５ないし請求項８の発明によれば、電圧変動やノイズ発生が少なく且つ低コストで、しかも、大電流を扱う大型の半導体集積回路にも適用することができ、さらに、機器の小型化を可能にするコンデンサ実装構造を提供することができる。しかも、残留インダクタンスの極めて小さな三端子コンデンサを適用しているので、ノイズ除去効果をさらに高めることができるという効果がある。
【００１８】
特に、請求項７の発明のコンデンサ実装構造によれば、三端子コンデンサの外部電極と各パターンとの間のインダクタンスを極めて小さくすることができ、この結果、ノイズ除去効果のさらなる向上を図ることができるという効果がある。
【００１９】
請求項９の発明に係る多層回路基板によれば、電圧変動やノイズ発生が少なく且つ機器の小型化を可能にした低コストの多層回路基板を提供することができるだけでなく、動作特性が基板厚さによって影響を受けることがない優れた多層回路基板を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２１】
図１は、この発明の第１実施例に係るコンデンサ実装構造を示す断面図であり、図２は、第１実施例のコンデンサ実装構造の主要部材を分解して示す斜視図である。
図１に示すように、この実施例のコンデンサ実装構造は、電源用パターン１と、この電源用パターン１の上下に配された回路ブロック２，３とを備えている。
【００２２】
電源用パターン１は、図２に示すように、外部電源接続部１０と電源端子接続部１１とが一体となった平板状の導体パターンであり、平面Ｐに含まれる。また、外部電源接続部１０は、図示しない外部電源が接続される部分であり、電源端子接続部１１は、図示しない半導体集積回路（以下「ＩＣ」と記す）の電源端子が接続される部分である。
【００２３】
図１において、回路ブロック２は、グランド端子用パターン２０と二端子コンデンサ２１とで構成される。
グランド端子用パターン２０は、ＩＣのグランド端子に接続される導体パターンであり、二端子コンデンサ２１は、ノイズ除去用のコンデンサ及び電荷供給用のコンデンサとして機能させるためのコンデンサであり、グランド端子用パターン２０と電源用パターン１との間に介在する。
図３は、二端子コンデンサ２１の外観図であり、図４は、二端子コンデンサ２１の等価回路図である。
二端子コンデンサ２１は、図３に示すように、両端部に外部電極２１ａ，２１ｂを有するチップ型二端子コンデンサである。この二端子コンデンサ２１は、図示しない誘電体シートにパターンを印刷して、パターンが交互に向き合うように、複数の誘電体シートを積層して構成したもので、図４に示すように、電源などの電流Ｉを外部電極２１ａから外部電極２１ｂに通す。
かかる二端子コンデンサ２１は、図１に示すように、絶縁層４で満たされた電源用パターン１−グランド端子用パターン２０間に内蔵され、外部電極２１ａがビアホール４１ａを通じて電源用パターン１に接続されると共に外部電極２１ｂがビアホール４１ｂを通じてグランド端子用パターン２０に接続されている。
【００２４】
回路ブロック３も、回路ブロック２と同構造であり、グランド端子用パターン３０と二端子コンデンサ３１とで構成されている。すなわち、二端子コンデンサ３１が、絶縁層４で満たされた電源用パターン１−グランド端子用パターン３０間に内蔵され、外部電極３１ａがビアホール４２ａを通じて電源用パターン１に接続されると共に外部電極３１ｂがビアホール４２ｂを通じてグランド端子用パターン３０に接続されている。
【００２５】
このように、回路ブロック２，３は、同構造であり、回路ブロック３は、回路ブロック２を裏返して電源用パターン１の下側に配した状態と同値である。すなわち、回路ブロック２，３は、図１及び図２に示すように、電源用パターン１を含む平面Ｐに関して面対称になるように、電源用パターン１の上下にそれぞれ配されている。
【００２６】
次に、この実施例のコンデンサ実装構造が示す作用及び効果について説明する。
図５は、この実施例のコンデンサ実装構造の等価回路図であり、図６は、ノイズ電流の除去作用を示す断面図である。
図１において、外部電源を電源用パターン１の外部電源接続部１０に接続すると共に、図示しないＩＣの電源端子を電源端子接続部１１に接続した状態で、外部電源を外部電源接続部１０に入力すると、電源端子接続部１１を介して、ＩＣの電源端子に供給される。そして、ＩＣのスイッチング動作に応じて、二端子コンデンサ２１，３１からの電荷がビアホール４１ａ，４２ａと電源用パターン１の電源端子接続部１１を介してＩＣに供給され、二端子コンデンサ２１が電荷供給用のコンデンサとして機能する。
【００２７】
ここで、このコンデンサ実装構造では、図５に示すように、電源用パターン１の外部電源接続部１０と電源端子接続部１１とが、インダクタンスＬ１ａ，Ｌ１ｂをそれぞれ有し、回路ブロック２（３）が、インダクタンスＬ２ａ〜Ｌ２ｅ（Ｌ３ａ〜Ｌ３ｅ）を有する。具体的には、ビアホール４１ａ（４２ａ）がインダクタンスＬ２ａ（Ｌ３ａ）、二端子コンデンサ２１（３１）が残留インダクタンスＬ２ｂ，Ｌ２ｃ（Ｌ３ｂ，Ｌ３ｃ）、ビアホール４１ｂ（４２ｂ）がインダクタンスＬ２ｄ（Ｌ３ｄ）、グランド端子用パターン２０（３０）がインダクタンスＬ２ｅ（Ｌ３ｅ）を有する。かかるインダクタンスは、電源の電圧変動やノイズ発生に影響を与えるものであるので、小さければ小さい程良い。ところで、この実施例のコンデンサ実装構造は、図１に示したように、二端子コンデンサ２１（３１）を電源用パターン１とグランド端子用パターン２０（３０）との間に介在させた状態で、電源端子接続部１１とグランド端子用パターン２０とに接続する構成であるので、二端子コンデンサ２１（３１）−電源用パターン１間の距離や二端子コンデンサ２１（３１）−グランド端子用パターン２０（３０）間の距離を非常に小さくすることができる。このため、ビアホール４１ａ，４１ｂ（４２ａ，４２ｂ）の長さは非常に短く設定されており、そのインダクタンスＬ２ａ，Ｌ２ｄ（Ｌ２ａ，Ｌ２ｄ）は非常に小さい。したがって、従来技術のように、多数のビアホール４１ａ，４１ｂ（４２ａ，４２ｂ）を二端子コンデンサ２１（３１）の外部電極とグランド端子用パターン２０（３０）の間に並列に設けてインダクタンスを下げる必要がなく、その分、従来の技術に比べてコストを低くすることができる。
【００２８】
また、二端子コンデンサ２１，３１は、二端子コンデンサ２１，３１がノイズ除去用のコンデンサとしても機能する。すなわち、ノイズ電流ＩがＩＣの電源端子付近で生じると、図６に示すように、ノイズ電流Ｉは、電源用パターン１の電源端子接続部１１からビアホール４１ａ，４２ａを通じて二端子コンデンサ２１，３１側にそれぞれ分流され、ビアホール４１ｂ，４２ｂを通じてグランド端子用パターン２０，３０に逃される。
このように、この実施例のコンデンサ実装構造では、ノイズ電流を分散させる構造にのみなっており、ノイズ電流を１個所に集中させる構造になっていない。このため、大電流の集中による大きな電圧変動の発生という問題は生じない。
【００２９】
さらに、二端子コンデンサ２１（３１）を電源用パターン１とグランド端子用パターン２０（３０）の間に内蔵させたので、グランド端子用パターン２０（３０）側の基板表面に、他のデバイスを実装するスペースを確保することができる。この結果、基板を大きくすることなく、他のデバイスを自由に実装することができ、その分、機器の小型化を図ることができる。
【実施例２】
【００３０】
図７は、この発明の第２実施例に係るコンデンサ実装構造を示す断面図であり、図８は、二端子コンデンサ２１，３１の絶縁膜を示す斜視図であり、図９は、この実施例のコンデンサ実装構造の等価回路図である。
この実施例のコンデンサ実装構造は、図７に示すように、ビアホールを用いずに、二端子コンデンサ２１，３１を電源用パターン１及びグランド端子用パターン２０，３０に直接に接続した点が、上記第１実施例と異なる。
【００３１】
具体的には、図８に示すように、絶縁膜４０を、二端子コンデンサ２１（３１）の外部電極２１ａ（３１ａ）の上面（下面）全面と外部電極２１ｂ（３１ｂ）の下面（上面）全面とにそれぞれ設け、図７に示すように、外部電極２１ａ，２１ｂ（３１ａ，３１ｂ）を電源用パターン１とグランド端子用パターン２０（３０）とに接触させた状態で、二端子コンデンサ２１（３１）を電源用パターン１とグランド端子用パターン２０（３０）との間に介在させる。
これにより、外部電極２１ａ（３１ａ）が絶縁膜４０によってグランド端子用パターン２０（３０）と電気的に非接触状態となり、外部電極２１ａは電源用パターン１の電源端子接続部１１と電気的に接続した状態になる。また、外部電極２１ｂ（３１ｂ）は絶縁膜４０によって電源用パターン１と電気的に非接触状態となり、外部電極２１ｂ（３１ｂ）はグランド端子用パターン２０（３０）と電気的に接続した状態になる。
【００３２】
このように、この実施例のコンデンサ実装構造では、第１実施例で説明したようなビアホール４１ａ，４１ｂ（４２ａ，４２ｂ）を、二端子コンデンサ２１（３１）と電源用パターン１及びグランド端子用パターン２０（３０）との間に設けず、二端子コンデンサ２１（３１）の外部電極２１ａ，２１ｂ（３１ａ，３１ｂ）を電源用パターン１及びグランド端子用パターン２０（３０）に直接に接続しているので、図９に示すように、インダクタンスが、二端子コンデンサ２１（３１）の外部電極２１ａ，２１ｂ（３１ａ，３１ｂ）と電源用パターン１及びグランド端子用パターン２０（３０）との間には生じない。したがって、図５に示したビアホール４１ａ，４１ｂ（４２ａ，４２ｂ）によるインダクタンスＬ２ａ，Ｌ２ｄ（Ｌ３ａ，Ｌ３ｄ）がこの実施例のコンデンサ実装構造では存在しないので、実装構造全体のインダクタンスを第１実施例のインダクタンスよりさらに小さくすることができる。この結果、電圧変動防止効果ややノイズ除去効果をさらに高めることができる。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００３３】
図１０は、この発明の第３実施例に係るコンデンサ実装構造の断面図であり、図１１は、第３実施例のコンデンサ実装構造の主要部材を分解して示す斜視図である。
この実施例のコンデンサ実装構造は、二端子コンデンサの代わりに三端子コンデンサを用いた点が、上記第１及び第２実施例と異なる。
具体的には、図１０に示すように、この実施例のコンデンサ実装構造は、外部電源用パターン１Ａ及び電源端子用パターン１Ｂと、三端子コンデンサ２５，３５をそれぞれ有する回路ブロック２′，３′とを備えている。
【００３４】
外部電源用パターン１Ａは、図１１に示すように、外部電源が接続される導体パターンであり、また、電源端子用パターン１Ｂは、ＩＣの電源端子が接続される導体パターンであり、外部電源用パターン１Ａと同一平面Ｐ上に位置する。
【００３５】
図１０において、回路ブロック２′は、グランド端子用パターン２０と三端子コンデンサ２５とで構成されている。この三端子コンデンサ２５も二端子コンデンサ２１と同様に、ノイズ除去用のコンデンサ及び電荷供給用のコンデンサとして機能させるためのコンデンサであり、グランド端子用パターン２０と外部電源用パターン１Ａ及び電源端子用パターン１Ｂとの間に介在する。
【００３６】
図１２は、三端子コンデンサ２５の外観図であり、図１３は、三端子コンデンサ２５の分解斜視図であり、図１４は、三端子コンデンサ２５の等価回路図である。
三端子コンデンサ２５は、図１２に示すように、両端部に外部信号電極２５ａ，２５ｂを有すると共に中央部に外部グランド電極２５ｃを有するチップ型三端子コンデンサである。
この三端子コンデンサ２５は、図１３に示すように、誘電体シート２５ｄに外部信号電極２５ａ，２５ｂを接続する貫通電極となるパターン２５ｅを印刷し、これらの誘電体シート２５ｄを積層することにより構成されている。また、誘電体シート２５ｄに外部グランド電極２５ｃを接続するアース電極となるパターン２５ｆを印刷し、パターン２５ｆを印刷した誘電体シート２５ｄをパターン２５ｅが印刷された誘電体シート２５ｄと交互に積層している。これにより、図１４に示すように、電源などの電流Ｉが外部信号電極２５ａからパターン２５ｅを通じて外部信号電極２５ｂに至るようになっている。また、三端子コンデンサ２５は、残留インダクタンスＬ２ｆのみであり、三端子コンデンサ２５全体の残留インダクタンスが極めて小さい構造をしているので、二端子コンデンサ２１に比べて、カットオフ周波数が極めて高く、挿入損失の大きい良好な特性を示す。
かかる三端子コンデンサ２５は、図１０に示すように、絶縁層４で満たされた外部電源用パターン１Ａ及び電源端子用パターン１Ｂ−グランド端子用パターン２０間に内蔵されている。そして、外部信号電極２５ａがビアホール４３ａを通じて外部電源用パターン１Ａに接続されると共に外部信号電極２５ｂがビアホール４３ｂを通じて電源端子用パターン１Ｂに接続され、外部グランド電極２５ｃがビアホール４３ｃを通じてグランド端子用パターン２０に接続されている。
【００３７】
回路ブロック３′も、回路ブロック２′と同構造であり、三端子コンデンサ３５が、絶縁層４で満たされた外部電源用パターン１Ａ及び電源端子用パターン１Ｂ−グランド端子用パターン３０間に内蔵され、外部信号電極３５ａがビアホール４４ａを通じて外部電源用パターン１Ａに接続されると共に外部信号電極３５ｂがビアホール４４ｂを通じて電源端子用パターン１Ｂに接続され、外部グランド電極３５ｃがビアホール４４ｃを通じてグランド端子用パターン３０に接続されている。この回路ブロック３′も図１０及び図１１に示すように、外部電源用パターン１Ａ及び電源端子用パターン１Ｂを含む平面Ｐに関して回路ブロック２′と面対称になるように、平面Ｐの下側に配されている。
【００３８】
次に、この実施例のコンデンサ実装構造が示す作用及び効果について説明する。
図１５は、この実施例のコンデンサ実装構造の等価回路図であり、図１６は、ノイズ電流の除去作用を示す断面図である。
図１０において、外部電源を外部電源用パターン１Ａに接続すると共に、ＩＣの電源端子を電源端子用パターン１Ｂに接続した状態で、外部電源を外部電源用パターン１Ａに入力すると、電源電流が三端子コンデンサ２５，３５を貫通し、電源端子用パターン１Ｂを介して、ＩＣの電源端子に供給される。そして、三端子コンデンサ２５，３５も電荷供給用のコンデンサとして機能する。
【００３９】
ここで、このコンデンサ実装構造では、図１５に示すように、外部電源用パターン１Ａと電源端子用パターン１Ｂとが、インダクタンスＬ１ａ，Ｌ１ｂをそれぞれ有し、回路ブロック２′（３′）が、インダクタンスＬ２ａ〜Ｌ２ｆ（Ｌ３ａ〜Ｌ３ｆ）を有する。具体的には、ビアホール４３ａ，４３ｂ（４４ａ，４４ｂ）がインダクタンスＬ２ａ（Ｌ３ａ）、三端子コンデンサ２５（３５）が残留インダクタンスＬ２ｆ（Ｌ３ｆ）、ビアホール４３ｃ（４４ｃ）がインダクタンスＬ２ｄ（Ｌ３ｄ）、グランド端子用パターン２０（３０）がインダクタンスＬ２ｅ（Ｌ３ｅ）を有する。そして、この実施例においても、図１０に示したように、三端子コンデンサ２５（３５）を外部電源用パターン１Ａ及び電源端子用パターン１Ｂとグランド端子用パターン２０（３０）との間に介在させているので、三端子コンデンサ２５（３５）からのビアホール４３ａ，４３ｂ，４３ｃ（４４ａ，４４ｂ，４４ｃ）の長さを短く設定して、インダクタンスＬ２ａ，Ｌ２ｄ（Ｌ２ａ，Ｌ２ｄ）を非常に小さくすることができる。この結果、実装構造全体のインダクタンスを小さくして、電圧変動やノイズを抑制することができる。
特に、二端子コンデンサ２１，３１よりも残留インダクタンスが非常に小さい三端子コンデンサ２５，３５を用いているので、電圧変動の抑制効果やノイズ除去効果をさらに高めることができる。
【００４０】
また、この実施例においても、図１６に示すように、ノイズ電流ＩがＩＣが電源端子付近で生じると、ノイズ電流Ｉを、電源端子用パターン１Ｂからビアホール４３ｂ，４４ｂを通じて三端子コンデンサ２５，３５側にそれぞれ分流させ、ビアホール４３ｃ，４４ｃを通じてグランド端子用パターン２０，３０に逃し、三端子コンデンサ２５，３５がノイズ除去用のコンデンサとして機能する。そして、ノイズ電流を１個所に集中させる構造になっていないので、上記実施例と同様に、大電流の集中による大きな電圧変動の発生という問題を回避することができる。
【００４１】
さらに、上記実施例と同様に、三端子コンデンサ２５（３５）を外部電源用パターン１Ａ及び電源端子用パターン１Ｂとグランド端子用パターン２０（３０）の間に内蔵させたので、基板を大きくすることなく、他のデバイスを自由に実装することができ、その分、機器の小型化を図ることができる。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例４】
【００４２】
図１７は、この発明の第４実施例に係るコンデンサ実装構造を示す断面図であり、図１８は、三端子コンデンサ２５，３５の絶縁膜を示す斜視図であり、図１９は、この実施例のコンデンサ実装構造の等価回路図である。
この実施例のコンデンサ実装構造は、図１７に示すように、ビアホールを用いずに、三端子コンデンサ２５，３５を外部電源用パターン１Ａ及び電源端子用パターン１Ｂとグランド端子用パターン２０，３０とに直接に接続した点が、上記第３実施例と異なる。
【００４３】
具体的には、図１８に示すように、絶縁膜４０を、三端子コンデンサ２５（３５）の外部信号電極２５ａ，２５ｂ（３５ａ，３５ｂ）の上面にそれぞれ設ける。そして、図１７に示すように、絶縁膜４０をグランド端子用パターン２０（３０）側に向けた状態で、外部電極２５ａ，２５ｂ，２５ｃ（３５ａ，３５ｂ，３５ｃ）を外部電源用パターン１Ａ，電源端子用パターン１Ｂ，グランド端子用パターン２０（３０）に接触させる。これにより、外部信号電極２５ａ，２５ｂ（３５ａ，３５ｂ）が絶縁膜４０によってグランド端子用パターン２０（３０）と電気的に非接触状態となり、外部グランド電極２５ｃ（３５ｃ）のみがグランド端子用パターン２０（３０）と電気的に接続した状態になる。そして、外部信号電極２５ａ，２５ｂは、外部電源用パターン１Ａ，電源端子用パターン１Ｂと電気的に接続した状態になる。
【００４４】
このように、この実施例のコンデンサ実装構造では、三端子コンデンサ２５（３５）を外部電源用パターン１Ａと電源端子用パターン１Ｂとグランド端子用パターン２０（３０）とに直接に接続しているので、図１９に示すように、インダクタンスが、三端子コンデンサ２５（３５）の外部電極２５ａ，２５ｂ，２５ｃ（３５ａ，３５ｂ，３５ｃ）と外部電源用パターン１Ａ，電源端子用パターン１Ｂ，グランド端子用パターン２０（３０）との間には生じない。この結果、電圧変動防止効果ややノイズ除去効果をさらに高めることができる。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例５】
【００４５】
図２０は、この発明の第５実施例に係る多層回路基板の分解斜視図であり、図２１は、第５実施例の多層回路基板の断面図である。
この実施例は、多層回路基板であり、この多層回路基板は、上記第３実施例のコンデンサ実装構造を具備する。
すなわち、図２０に示すように、中央部に第３実施例のコンデンサ実装構造を有し、ＩＣ５を当該構造内に内蔵している。そして、１対の信号層６，７を回路ブロック２′，３′の外側に積層して、外部電源用パターン１Ａ及び電源端子用パターン１Ｂを含む平面Ｐに関して面対称に設定した。
【００４６】
具体的には、外部電源用パターン１Ａ及び電源端子用パターン１Ｂを絶縁層４上の平面Ｐ内に配して、電源層を構成し、ＩＣ５をこの電源層内に配置した。そして、この電源層の上側及び下側に、三端子コンデンサ２５，３５を配すると共に、中継パターン２Ｂ，３Ｂを設けた。また、グランド端子用パターン２０，３０を三端子コンデンサ２５，３５の上，下に配して、グランド層を構成し、上側のグランド層の上に、絶縁層４を介して信号層６を積層すると共に、下側のグランド層の下に、絶縁層を介して信号層７外側に積層した。
各信号層６（７）は、配線パターン６０，６１（７０，７１）等で構成されており、各配線パターン６０，６１（７０，７１）は、ＩＣ５の信号端子に接続されている。
【００４７】
ここで、図２１に基づいて、ＩＣ５の端子と各パターンとの電気的接続状態について説明しておく。
図２０に示すように、このＩＣ５は、ＢＧＡタイプの端子をその上面と下面とに有しており、上面の端子群が、電源層よりも上側に位置するパターンに接続し、下面の端子群が電源層よりも下側に位置するパターンに接続している。
例えば、図２１に示す上側の端子群５１〜５４おいて、端子５１が電源端子、端子５２がグランド端子、端子５３，５４が信号端子であり、下側の端子群５５〜５８おいて、端子５５が電源端子、端子５６がグランド端子、端子５７，５８が信号端子であるとすると、図に示すように、電源端子５１（５５）は、ビアホール４５ｂ（４６ｂ）を通じて中継パターン２Ｂ（３Ｂ）に接続し、この中継パターン２Ｂ（３Ｂ）はビアホール４５ａ（４６ａ）を通じて電源端子用パターン１Ｂに接続している。また、グランド端子５２（５６）は、ビアホール４７ａ（４７ｂ）を通じてグランド端子用パターン２０（３０）に接続している。また、信号端子５３，５４（５７，５８）は、グランド端子用パターン２０（３０）を非接触状態で貫通したビアホール４８ａ，４８ｂ（４９ａ，４９ｂ）を通じて信号層６（７）に接続している。具体的には、信号端子５３（５７）は、配線パターン６０（７０）に接続し、信号端子５４（５８）は、配線パターン６１（７１）に接続している。
【００４８】
次に、この実施例の多層回路基板が示す作用及び効果について説明する。
図２１において、外部電源用パターン１Ａに外部電源を入力すると、電源電流は、三端子コンデンサ２５，３５を貫通して電源端子用パターン１Ｂに至る。そして、この電源電流は、ビアホール４５ａ，４６ａと中継パターン２Ｂ，３Ｂとビアホール４５ｂ，４６ｂを通じてＩＣ５の電源端子５１，５５に供給される。
この実施例の多層回路基板は、上記第３実施例のコンデンサ実装構造を具備しているので、かかる構造の効果を享受し、電圧変動やノイズ発生が少なく且つ機器の小型化が可能で低コストの多層回路基板を実現することができる。
【００４９】
また、信号層６（７）の配線パターン６０，６１（７０，７１）にデータ信号や制御信号等を入出力すると、これらの信号が、ビアホール４８ａ，４８ｂ（４９ａ，４９ｂ）を通じてＩＣ５の信号端子５３，５４（５７，５８）に入出力される。
ところで、このような信号層６，７は、コンデンサ実装構造の外側に配されているので、この信号層６，７の外側にさらに他の層を積層して、多層回路基板を厚くしても、コンデンサ実装構造内のビアホール４３ａ〜４３ｃ（４４ａ〜４４ｃ）等のビアホール長が長くなることはない。したがって、動作特性が基板厚さによって影響を受けることがない多層回路基板を実現することができる。
その他の構成，作用及び効果は、上記第１〜第４実施例と同様であるので、その記載は省略する。
【００５０】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記第５実施例では、第３実施例のコンデンサ実装構造を具備した多層回路基板について説明したが、第１及び第２実施例のコンデンサ実装構造や第４実施例のコンデンサ実装構造を具備した多層回路基板もこの発明の範囲に含まれることは勿論である。
また、上記第５実施例では、ＩＣ５を基板のほぼ中央部に内蔵させた例を示したが、下面にのみＢＧＡタイプの端子群を有したＩＣ５を多層回路基板の上表面に実装して、その端子群を、信号層６，７，電源端子用パターン１Ｂ及びグランド端子用パターン２０，３０に接続した構成の多層回路基板もこの発明の範囲に含まれる。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施例に係るコンデンサ実装構造を示す断面図である。
【図２】第１実施例のコンデンサ実装構造の主要部材を分解して示す斜視図である。
【図３】二端子コンデンサの外観図である。
【図４】二端子コンデンサの等価回路図である。
【図５】第１実施例のコンデンサ実装構造の等価回路図である。
【図６】ノイズ電流の除去作用を示す断面図である。
【図７】この発明の第２実施例に係るコンデンサ実装構造を示す断面図である。
【図８】二端子コンデンサの絶縁膜を示す斜視図である。
【図９】第２実施例のコンデンサ実装構造の等価回路図である。
【図１０】この発明の第３実施例に係るコンデンサ実装構造の断面図である。
【図１１】第３実施例のコンデンサ実装構造の主要部材を分解して示す斜視図である。
【図１２】三端子コンデンサの外観図である。
【図１３】三端子コンデンサの分解斜視図である。
【図１４】三端子コンデンサの等価回路図である。
【図１５】第３実施例のコンデンサ実装構造の等価回路図である。
【図１６】ノイズ電流の除去作用を示す断面図である。
【図１７】この発明の第４実施例に係るコンデンサ実装構造を示す断面図である。
【図１８】三端子コンデンサの絶縁膜を示す斜視図である。
【図１９】第４実施例のコンデンサ実装構造の等価回路図である。
【図２０】この発明の第５実施例に係る多層回路基板の分解斜視図である。
【図２１】第５実施例の多層回路基板の断面図である。
【図２２】従来のコンデンサ実装構造を示す断面図である。
【符号の説明】
【００５２】
１…電源用パターン、  １Ａ…外部電源用パターン、  １Ｂ…電源端子用パターン、  ２，２′，３，３′…回路ブロック、  ２Ｂ，３Ｂ…中継パターン、  ４…絶縁層、  ５…ＩＣ、  ６，７…信号層、  １０…外部電源接続部、  １１…電源端子接続部、  ２０，３０…グランド端子用パターン、  ２１，３１…二端子コンデンサ、  ２１ａ，２１ｂ，３１ａ，３１ｂ…外部電極、  ２５，３５…三端子コンデンサ、  ２５ａ，２５ｂ，３５ａ，３５ｂ…外部信号電極、  ２５ｃ，３５ｃ…外部グランド電極、  ４０…絶縁膜、  ４１ａ…ビアホール、  ４１ａ〜４９ａ，４１ｂ〜４９ｂ…ビアホール、  ５１〜５８…端子群、  ６０，６１，７０，７１…配線パターン、  Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ〜Ｌ２ｆ…インダクタンス、  Ｐ…平面。
【図１】
2006319004.tif 000003
【図２】
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【図３】
2006319004.tif 000005
【図４】
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【図５】
2006319004.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006319004.tif 000018
【図１７】
2006319004.tif 000019
【図１８】
2006319004.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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