(57)【要約】【課題】  動作検証内容に応じた特性ライブラリを作成することにより高精度の動作検証ができる半導体集積回路の動作検証システム及び動作検証方法を提供する。【解決手段】回路セル設計レイアウト情報を入力して、仕上がりレイアウトを予測し、ネットリスタ８を用いて、仕上がり予測レイアウト情報に基づいてネットリスト変換を行ない、消費電力についての動作検証に用いる第１ネットリスト４ａと、遅延についての動作検証に用いる第２ネットリスト４ｂと、容量についての動作検証に用いる第３ネットリスト４ｃとを作成する。回路シミュレータ９により、各ネットリスト４ａ，４ｂ，４ｃを用いて、動作検証を行なった結果は、第１〜第３特性ライブラリ５〜７に格納される。【選択図】  図２
2006024004.tif 000002
【特許請求の範囲】
【請求項１】
中央演算装置と、
複数の半導体素子が集積された半導体集積回路の設計レイアウト形状を少なくとも含む設計レイアウト情報を記憶している設計レイアウト記憶部と、
上記中央演算装置により上記設計レイアウト形状に少なくとも光近接効果を加味して予測された仕上がり予測レイアウト形状を記憶する仕上がり予測レイアウト記憶部と、
複数の回路特性を検証するために用いる，上記仕上がり予測レイアウト形状を元に記述するネットリストとして、上記仕上がり予測レイアウト形状の共通の要素に対して互いに異なる物理値を登録した複数のネットリストを、上記中央演算装置に作成させる手順を記述するネットリスタと、
上記複数のネットリストを記憶するネットリスト格納部と、
上記複数のネットリストのうち任意のネットリストを用いて上記半導体集積回路の動作検証を上記中央演算装置に行なわせる手順を記述する回路シミュレータと
を備えている半導体集積回路の動作検証システム。
【請求項２】
請求項１記載の半導体集積回路の動作検証システムにおいて、
上記半導体集積回路の特性を、上記動作検証の際に用いる上記複数のネットリストごとに記憶する複数の特性ライブラリをさらに備えている半導体集積回路の動作検証システム。
【請求項３】
請求項２記載の半導体集積回路の動作検証システムにおいて、
上記ネットリスタは、少なくとも、消費電力を検証するための第１ネットリストと、遅延時間を検証するための第２ネットリストとを作成させる手順を記述しており、
上記複数の特性ライブラリは、上記第１ネットリストを用いて検証された消費電力を記憶する第１特性ライブラリと、上記第２ネットリストを用いて検証された遅延時間を記憶する第２特性ライブラリとを有している，半導体集積回路の動作検証システム。
【請求項４】
請求項３記載の半導体集積回路の動作検証システムにおいて、
上記ネットリスタ格納部は、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域において最小になるゲート長を、上記第１ネットリスト中のゲート長として記憶している，半導体集積回路の動作検証システム。
【請求項５】
請求項３記載の半導体集積回路の動作検証システムにおいて、
上記ネットリスタは、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅で割り算して得られるゲート長を、上記第２ネットリストのゲート長として記憶している，半導体集積回路の動作検証システム。
【請求項６】
請求項３記載の半導体集積回路の動作検証システムにおいて、
上記ネットリスタは、容量を検証するための第３ネットリストを作成させる手順をさらに記述しており、
上記複数の特性ライブラリは、上記第３ネットリストを用いて検証された容量を記憶する第３特性ライブラリをさらに有している，半導体集積回路の動作検証システム。
【請求項７】
請求項６記載の半導体集積回路の動作検証システムにおいて、
上記ネットリスタは、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅及びドレイン側ゲート幅の平均値で割り算して得られるゲート長を、上記第３ネットリストのゲート長として記憶している，半導体集積回路の動作検証システム。
【請求項８】
中央演算装置により、半導体集積回路の設計レイアウト情報の設計レイアウト形状に少なくとも光近接効果を加味して予測された仕上がり予測レイアウト形状を作成するステップ（ａ）と、
上記仕上がり予測レイアウト形状を仕上がり予測レイアウト形状記憶部に記憶するステップ（ｂ）と、
ネットリスタにより、上記中央演算装置を介して複数の回路特性を検証するために用いる，上記仕上がり予測レイアウト形状を元に記述するネットリストとして、上記仕上がり予測レイアウト形状の共通の要素に対して互いに異なる物理値を登録した複数のネットリストを作成するステップ（ｃ）と、
上記複数のネットリストをネットリスト格納部に記憶するステップ（ｄ）と、
回路シミュレータにより、上記ネットリスト格納部に記憶されている上記複数のネットリストのうち任意のネットリストを用いて上記半導体集積回路の動作検証を行なうステップ（ｅ）と
を含む半導体集積回路の動作検証方法。
【請求項９】
請求項８記載の半導体集積回路の動作検証方法において、
上記動作検証の結果得られた上記半導体集積回路の特性を、上記動作検証の際に用いた上記複数のネットリストごとに複数の特性ライブラリに記憶するステップ（ｆ）をさらに含む半導体集積回路の動作検証方法。
【請求項１０】
請求項９記載の半導体集積回路の動作検証方法において、
上記ステップ（ｃ）では、少なくとも、消費電力を検証するための第１ネットリストと、遅延時間を検証するための第２ネットリストを作成し、
上記ステップ（ｅ）では、上記第１ネットリストを用いて消費電力を検証するとともに、上記第２ネットリストを用いて遅延時間を検証し、
上記ステップ（ｆ）では、検証された消費電力を第１特性ライブラリに記憶するとともに、検証された遅延時間を第２特性ライブラリに記憶する，半導体集積回路の動作検証方法。
【請求項１１】
請求項１０記載の半導体集積回路の動作検証方法において、
上記ステップ（ｃ）では、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域において最小になるゲート長を、動作検証に用いるゲート長として上記第１ネットリストを作成する，半導体集積回路の動作検証方法。
【請求項１２】
請求項１０記載の半導体集積回路の動作検証方法において、
上記ステップ（ｃ）では、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅で割り算して得られるゲート長を、動作検証に用いるゲート長として上記第２ネットリストを作成する，半導体集積回路の動作検証方法。
【請求項１３】
請求項１０記載の半導体集積回路の動作検証方法において、
上記ステップ（ｃ）では、容量を検証するための第３ネットリストをさらに作成し、
上記ステップ（ｅ）では、上記第３ネットリストを用いて容量を検証し、
上記ステップ（ｆ）では、検証された容量を第３特性ライブラリに記憶する，半導体集積回路の動作検証方法。
【請求項１４】
請求項１３記載の半導体集積回路の動作検証方法において、
上記ステップ（ｃ）では、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅及びドレイン側ゲート幅の平均値で割り算して得られるゲート長を、動作検証に用いるゲート長として上記第３ネットリストを作成する，半導体集積回路の動作検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の動作検証を行なうためのシステム及び方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化，高速化を図るため、半導体集積回路のチップレベルでの回路設計の際には、回路シミュレーション装置を用いて半導体集積回路の動作検証が行なわれている。この場合、チップレベルでの回路動作の検証は、以下のようにして行われる。まず、ネットリストを用いて、論理セルレベルの回路シミュレーションを行い、その結果、チップレベルでの回路動作検証に必要な遅延ライブラリを作成する。
この遅延ライブラリは、種々の回路セルの入力信号と出力信号との間の信号伝搬遅延を示すものである。この遅延ライブラリを種々多数用いて、チップレベルでの回路の最終的な遅延値が設計値を満足するかどうかを確認することによって半導体集積回路のチップレベルの動作が保証される。
一般に、遅延ライブラリは、回路セルの設計レイアウトから、以下の２段階の手順を経て生成される。
【０００３】
まず、第1ステップでは、ネットリスタを用いて、回路セルの設計レイアウト情報１０１を入力としてネットリスト変換を行ない、素子（トランジスタ等）などの接続情報であるネットリストを作成する。このネットリスタは、コンピュータに読みとらせてネットリストを作成させる手順を記述したレイアウトパラメータ演算用ソフトウェアである。ネットリスタは、例えば回路セルの設計レイアウト情報からゲート長やゲート幅といった形状を示す寸法パラメータや回路の接続情報、抵抗や容量の検出を行なって、これらの情報をネットリスト中に記述させる。
【０００４】
次に、第２ステップでは、回路シミュレータを用いて、ネットリスタから出力されたネットリストを入力として回路シミュレーションを行い、リーク電流や遅延時間などの動作検証を行なって、特性ライブラリを作成する。
【０００５】
しかしながら、近年、さらなる微細化に伴い、露光時の光近接効果やドライエッチングプロセスの局所効果等様々な要因により、加工上の寸法偏りが生じる。このため、設計時のレイアウト形状に対して、仕上がり後の形状に誤差が生じるため、遅延ライブラリが実際に仕上がった回路セルの特性を高精度に記述していないという問題がある。
【０００６】
そこで、回路セルの設計レイアウト形状から露光時の光近接効果を考慮して仕上がりレイアウト形状を予測し、この仕上がり予測レイアウト形状を用いて回路シミュレーションを行なって、遅延ライブラリを作成する方法が提案されている（例えば、特許文献１参照）。
【０００７】
以下、従来の露光時の光近接効果を考慮した特性ライブラリの作成方法について、図５を参照しながら説明する。図５は、特許文献１に記載されている従来の半導体集積回路の動作検証方法を説明するためのブロック図である。
【０００８】
まず、第１ステップにおいて、仕上がりレイアウト予測手段１０２を用いて、回路セル設計レイアウト情報１０１を入力として回路セル設計レイアウト形状に光近接効果を考慮するためのＯＰＣ（Optical  Proximity Effect Correction)処理を行い、製造後のレイアウト形状を有する仕上がり予測レイアウト情報１０３を作成する。
【０００９】
次に、第２ステップにおいて、ネットリスタ１０４を用いて、仕上がりレイアウト予測手段１０２から出力された仕上がり予測レイアウト情報１０３を入力としてネットリスト変換を行ない、素子などの接続情報であるネットリスト１０４を作成する。このネットリスタ１０４は、回路の仕上がり予測レイアウト情報１０３からゲート長やゲート幅といった形状を示す寸法パラメータや回路の接続情報、抵抗や容量の抽出を行なってネットリスト１０５中に記述する。
【００１０】
次に、第３ステップにおいて、回路シミュレータ１０６を用いて、ネットリスタ１０４から取り出されたネットリスト１０５を入力として回路シミュレーションによる動作検証を行い、リーク電流や遅延時間などを求め、これらの情報を含む特性ライブラリ１０７を作成する。
【００１１】
この特許文献１に開示された方法であれば、ＯＰＣ処理を行った仕上がり予測レイアウト情報１０３を用いて作成したネットリスト１０４を用いて回路シミュレーションを行なうために、特性ライブラリ１０７には露光時の光近接効果を考慮した特性が記述されている。
【特許文献１】特開２００２ー２０３９０７号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述のような従来の光近接効果を考慮した動作検証方法では、以下のような不具合があった。
【００１３】
まず、第１ステップで、仕上がりレイアウト予測手段１０２によって回路セル設計レイアウト１０１に光近接効果を補償するためのＯＰＣ処理を行った場合、仕上がり予測レイアウト情報１０３の形状は複雑なものとなる。
【００１４】
その後、第２ステップでは、ネットリスタ１０４によって、仕上がり予測レイアウト情報１０３を入力として、回路シミュレーションに用いる寸法パラメータ（ゲート長など、要素の物理値）を演算により求めて、寸法パラメータに関する情報を格納したネットリスト１０５を作成する。したがって、一連の寸法パラメータのセットがネットリスト１０５に記述されている。
【００１５】
ところが、仕上がり予測レイアウト情報１０３で予測される形状は複雑な形状であることが多いが、回路シミュレータで複雑な形状どおりに寸法パラメータを記述して回路シミュレーションによる動作検証を行なうことは、演算量が膨大となるので、非現実的である。
【００１６】
したがって、単純化された寸法パラメータのセットを用いて回路シミュレーションを行わざるを得ない。
【００１７】
このため、従来の方法では、回路シミュレータ１０６によって遅延計算やスタンバイの消費電力のような特性を検証しても、高精度の動作検証結果が得られないという課題があった。
【００１８】
本発明の目的は、動作検証内容に適応したネットリストを作成することにより、簡易かつ高精度に動作検証ができる動作検証システム及び動作検証方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の動作検証システムは、複数の回路特性を検証するために用いる仕上がり予測レイアウト形状を記述するネットリストとして、仕上がり予測レイアウト形状の共通の要素に対して互いに異なる物理値を登録した複数のネットリストを作成し、ネットリストを用いて半導体集積回路の動作検証を中央演算装置に行なわせる構成を備えている。
【００２０】
これにより、検証しようとする回路特性の種類に適した物理値を有するネットリストを選択して、半導体集積回路の動作検証を行なうことが可能になる。例えば、その回路特性にとってもっとも厳しい条件のもとで動作検証を行なうことにより、半導体集積回路の保証できる限界などを簡易かつ高精度に求めることができる。
【００２１】
半導体集積回路の特性を、動作検証の際に用いる複数のネットリストごとに記憶する複数の特性ライブラリをさらに備えていることが好ましい。例えば、消費電力，遅延時間をそれぞれ検証するための第１，第２ネットリストとを作成して、さらに、検証された消費電力，遅延時間をそれぞれ記憶する第１，第２特性ライブラリを備えておくことにより、半導体集積回路の特性のうちでも重要な特性の評価を簡易かつ高精度に行うことが可能になる。
【００２２】
例えば、第１のネットリストにおけるＭＩＳトランジスタのゲート長として、仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域において最小になるゲート長を用いることにより、仕上がり予測レイアウト形状におけるゲート長の変化が大きいときでも、ゲート長のもっとも小さい部分で定まる消費電力について、簡易かつ高精度に動作検証を行なうことができる。
【００２３】
また、第２のネットリストにおけるＭＩＳトランジスタのゲート長として、仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅で割り算して得られるゲート長を用いることにより、ソース・ドレイン電流で定まる遅延特性について簡易かつ高精度に動作検証を行なうことができる。
【００２４】
また、容量を検証するための第３ネットリストを作成し、検証された容量を記憶する第３特性ライブラリをさらに有していてもよい。
【００２５】
その場合、第３のネットリストにおけるＭＩＳトランジスタのゲート長として、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅及びドレイン側ゲート幅の平均値で割り算して得られるゲート長を用いることにより、論理積領域の面積で定まる容量特性について簡易かつ高精度に動作検証を行なうことができる。
【００２６】
本発明の動作検証方法は、仕上がり予測レイアウト形状の共通の要素に対して互いに異なる物理値を登録した複数のネットリストを作成し、回路シミュレータにより、複数のネットリストのうちの１つを用いて半導体集積回路の動作検証を行なう方法である。
【００２７】
この方法により、検証しようとする回路特性の種類に適した物理値を有するネットリストを選択して、半導体集積回路の動作検証を行なうことが可能になる。例えば、その回路特性にとってもっとも高精度に動作検証を行なうように物理値を採用することにより、半導体集積回路の特性を簡易かつ高精度に検証することができる。
【００２８】
動作検証の結果得られた半導体集積回路の特性を、動作検証の際に用いた上記複数のネットリストごとに複数の特性ライブラリに記憶することにより、設計内容との比較が容易に行なわれる。
【００２９】
複数のネットリストとして、消費電力を検証するための第１ネットリストと遅延時間を検証するための第２ネットリストを作成し、第１ネットリストを用いて消費電力を検証するとともに、第２ネットリストを用いて遅延時間を検証し、検証された消費電力を第１特性ライブラリに記憶するとともに、検証された遅延時間を第２特性ライブラリに記憶することにより、半導体集積回路の特性のうちでも重要な特性の評価を簡易かつ高精度に行うことが可能になる。
【００３０】
たとえば、ＭＩＳトランジスタの仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域において最小になるゲート長を、動作検証に用いるゲート長として第１ネットリストを作成することにより、仕上がり予測レイアウト形状におけるゲート長の変化が大きいときでも、ゲート長のもっとも小さい部分で定まる消費電力について、簡易かつ高精度に動作検証を行なうことができる。
【００３１】
また、仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅で割り算して得られるゲート長を、動作検証におけるゲート長として用いることにより、ソース・ドレイン電流で定まる遅延特性について簡易かつ高精度に動作検証を行なうことができる。
【００３２】
また、容量を検証するための第３ネットリストを作成し、検証された容量を第３特性ライブラリに記憶すてもよい。
【００３３】
その場合、仕上がり予測レイアウト形状におけるゲート領域と活性領域との論理積領域の面積をソース側ゲート幅及びドレイン側ゲート幅の平均値で割り算して得られるゲート長として第３ネットリストを作成することにより、論理積領域の面積で定まる容量特性について簡易かつ高精度に動作検証を行なうことができる。
【発明の効果】
【００３４】
本発明の動作検証システムまたは検証方法によると、動作検証する２つ以上の特性、例えば遅延時間やスタンバイ時の消費電力といった特性に対して簡易かつ高精度の検証を行うことができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る露光時の光近接効果を考慮した特性ライブラリの作成方法について、図面を参照しながら説明する。
【００３６】
図１は、本発明の第１の実施形態に係る半導体集積回路の動作検証システムの構成を概略的に示すブロック図である。
【００３７】
図１に示すように、本実施形態の動作検証システムは、中央演算装置であるＣＰＵ１と、回路中の各セルの設計レイアウトを記憶するセルレイアウト記憶部２と、ＣＰＵ１によって予測された仕上がり予測レイアウトを記憶する仕上がり予測レイアウト記憶部３と、各セル間の接続関係などを記憶するネットリスト４と、動作検証の結果作成された相異なる複数の特性ライブラリを記憶する第１特性ライブラリ５，第２特性ライブラリ６及び第３特性ライブラリ７と、ＣＤ−ＲＯＭ等の記録媒体に格納されたネットリスト作成ソフトウェアであるネットリスタ８と、ＣＤ−ＲＯＭ等の記録媒体に格納された回路シミュレーション用ソフトウェアである回路シミュレータ９を備えている。このネットリスト４には、仕上がり予測レイアウト形状中の共通の要素に対して記憶される物理値が異なる第１〜第３ネットリスト４ａ〜４ｃがある。第１〜第３ネットリスト４ａ〜４ｃ及び第１〜第３特性ライブラリの具体的な内容については、後に説明する。
【００３８】
図２は、本発明の第１の実施形態に係る半導体集積回路の動作検証システムを用いたライブラリ作成方法を示すフローチャートである。
【００３９】
ＣＰＵ１により、まず、ステップＳＴ１１で、セルレイアウト記憶部２から回路セル設計レイアウト情報を入力して、ステップＳＴ１２で、仕上がりレイアウトを予測する。この予測結果は、仕上がり予測レイアウト記憶部３に格納される。その際、回路セル設計レイアウト形状に光近接効果を考慮するためのＯＰＣ処理を行い、製造後のレイアウト形状を有する仕上がり予測レイアウト情報を作成する。
【００４０】
図３（ａ），（ｂ）は、それぞれ順に、回路セル設計レイアウト情報におけるＭＩＳトランジスタを示す平面図、及び予測処理後の仕上がり予測レイアウト情報におけるＭＩＳトランジスタを示す平面図である。
【００４１】
図３（ａ）に示すように、回路セル設計レイアウト情報においては、ＭＩＳトランジスタの設計活性領域２１ａ及び設計ゲート領域２２ａは、２つの長方形を組み合わせた簡単なレイアウトになっている。
【００４２】
これに対して、ステップＳＴ１２では、仕上がりの予測として、露光時の光近接効果やレジスト形状と共に、ドライエッチングやＣＶＤ，ＰＶＤ，ＣＭＰ，メッキ等の局所的な効果や、テーパー形状などを予測する。したがって、ステップＳＴ１２において、露光時の光近接効果を考慮したＯＰＣ処理等が行われるので、図３（ｂ）に示すように、仕上がり予測レイアウト情報において、仕上がり予測活性領域２１ｂ上に形成される仕上がり予測ゲート領域２２ｂ等の形状は、回路セル設計レイアウト情報における設計ゲート領域２２ａ等の形状に比べて、複雑な形状になっている。
【００４３】
次に、ＣＰＵ１により、ステップＳＴ１３で、仕上がり予測レイアウト記憶部３から仕上がり予測レイアウト情報を入力し、ステップＳＴ１４で、ネットリスタ８を用いて、仕上がりレイアウト記憶部３から取り出した仕上がり予測レイアウト情報に基づいてネットリスト変換を行ない、第１，第２，第３ネットリスト４ａ，４ｂ，４ｃを作成する。このネットリスタ８は、ＣＤ−ＲＯＭ，ＤＶＤ等の記録媒体に格納されているネットリスト作成用プログラムであり、ネットリスタ８には、回路の仕上がり予測レイアウト情報から回路接続情報，抵抗，容量，ゲート長，ゲート幅，活性領域の幅，長さ等のパラメータの抽出を行なって、動作検証内容に応じて必要な動作検証用情報が記述された第１，第２，第３ネットリスト４ａ，４ｂ，４ｃを作成する，コンピュータで読みとり可能な手順が記述されている。例えば、第１ネットリスト４ａは、スタンバイ時の消費電力算出用の消費電力ライブラリを生成するためのネットリストであり、第２ネットリスト４ｂは、遅延時間算出用の遅延ライブラリを生成するためのネットリストであり、ネットリスト４ｃは、容量算出用の容量ライブラリを生成するためのネットリストである。これらのネットリスト４ａ，４ｂ，４ｃは、それぞれ内部に記述されるパラメータが異なっている。例えば、リーク電流，遅延時間，容量などのパラメータについての動作検証をできるだけ高精度に行なうことができる物理値や接続情報が記述されている。
【００４４】
図３（ｂ）に示すようなトランジスタ形状を有する仕上がり予測レイアウト情報に基づいて、ネットリスタ８によって、ネットリスト中に記述されるパラメータを抽出する場合、パラメータには、トランジスタのゲート長，ゲート幅が含まれる。
【００４５】
このとき、消費電力計算用の第１ネットリスト４ａ内には、下記式（１）
Ｌgate１＝Ｌmin                                       ・・・  （１）
に示すように、ゲート長Ｌgate１として、仕上がり予測ゲート領域２２ｂと仕上がり予測活性領域２１ｂとの論理積領域２３において最小になるゲート長Ｌmin（図３（ｂ）参照）を代表値として記述する。ここでは、消費電力計算用のネットリスト４ａ内に記述するゲート長Ｌgate１は最小ゲート長Lｍｉｎとしたが、回路シミュレーションを実行して生成された消費電力ライブラリが高精度にリーク電流を再現するように計算された別の代表値でも良い。
【００４６】
また、遅延計算用の第２ネットリスト４ｂ内には、下記式（２）
Ｌgate２＝Ｌarea／Ｗｓ                                  ・・・  （２）
に示すように、ゲート長Ｌgate２として、仕上がり予測ゲート領域２２ｂと仕上がり予測活性領域２１ｂの論理積領域２３の面積Lareaを計算した後に、面積Ｌareaをソース側ゲート幅で割り算して求めたゲート長を記述する。
【００４７】
また、容量計算用の第３ネットリスト４ｃ内には、下記式（３）
Ｌgate３＝Ｌarea／｛(Ｗｓ＋Ｗｄ)/２]                    ・・・  （３）
に示すように、仕上がり予測ゲート領域２２ｂと仕上がり予測活性領域２１ｂの論理積領域２３の面積Lareaを計算した後に、面積Ｌareaをソース側ゲート幅Ｗｓ及びドレイン側ゲート幅Ｗｄの平均値で割り算して求めたゲート長を記述する。
【００４８】
次に、ステップ１５ａ，１５ｂ，１５ｃにおいて、ネットリスト４から第１〜第３ネットリスト４ａ，４ｂ，４ｃを入力し、ステップ１６ａ，１６ｂ，１６ｃで、ＨＳＰＩＣＥなどの回路シミュレータを用いて回路シミュレーションを行い、ステップＳＴ１７ａ，１７ｂ，１７ｃで、リーク電流，遅延時間，容量などのパラメータができるだけ大きくなるようなレイアウトを有する第１，第２，第３特性ライブラリ５，６，７を作成する。本実施形態においては、第１特性ライブラリ５は消費電力ライブラリであり、第２特性ライブラリ６は遅延ライブラリであり、第３特性ライブラリ７は容量ライブラリである。
【００４９】
ここで、消費電力を重視した第１ネットリスト４ａと、遅延を重視した第２ネットリスト４ｂとにおけるゲート長Ｌgate１，Ｌgate２及びゲート幅Ｗの意味について説明する。
【００５０】
図４（ａ），（ｂ），（ｃ）は、それぞれ順に、ＭＩＳトランジスタのゲート長が一定でない仕上がりレイアウトを示す平面図、ゲート幅が一定でない仕上がりレイアウトを示す平面図、及びリーク電流のゲート長依存性を示す図である。
【００５１】
図４（ａ）に示すように、ゲート長がＬｇ１，Ｌｇ２，Ｌｇ３，…というように一定でない場合、互いに異なるゲート長Ｌｇ１，Ｌｇ２，Ｌｇ３，…を有する複数の部分ＭＩＳトランジスタが並列に配置されてなるＭＩＳトランジスタ構造を有することになる。ところが、オフリーク電流Ｉoffは、図４（ｃ）に示すように、ゲート長Ｌｇが小さくなると急激に増大するというゲート長依存性を示す。したがって、ＭＩＳトランジスタの消費電力は、最小のゲート長を有する部分ＭＩＳトランジスタによって決まってしまうので、動作検証の際に、最小のゲート長ＬminをＭＩＳトランジスタのゲート長の代表値として用いても、消費電力の算出精度は高く維持されることになる。そこで、消費電力についての動作検証の際には、第１ネットリスト４ａを用いて回路シミュレーションを行なう。
【００５２】
また、遅延は、ソース・ドレイン間電流Ｉdsにより決定され、ソース・ドレイン間電流Ｉdsは、ゲート長Ｌｇに反比例する。よって、下記式
Ｉds∝１／Ｌｇ
Ｉds＝ｋ∫（１／Ｌｇ（ｗ））ｄｗ
＝ｋ’∫Ｌｇ（ｗ）ｄｗ
＝ｋ’Ｓ
＝ｋ’Ｌｇ・Ｗ
により、遅延が求まる。そこで、ゲート長Ｌｇは、
Ｌgate２＝Ｓ／Ｗ＝Ｌarea／Ｗｓ
となり、上記式（２）で規定されるゲート長Ｌgate２が第２ネットリスト４ｂに記述されている。論理積領域の面積Ｌareaは、極めて簡易に算出される。そして、図４（ｂ）に示すように、ソース・ドレイン領域が同じ広さでない場合には、ソース・ドレイン電流は、ソース側ゲート幅Ｗｓによって規定されるので、ゲート幅Ｗとしてソース側ゲート幅Ｗｓを用いる。
【００５３】
また、容量は、活性領域とゲート領域とのオーバーラップ領域の面積，つまり論理積領域２３の面積Ｌareaで定まる。よって、図４（ｂ）に示すように、ソース・ドレイン領域が同じ広さでない場合には、下記式
Ｌarea＝Ｌｇ・[(Ｗｓ＋Ｗｄ)/２]
の関係が成立する。よって、
Ｌgate３＝Ｌarea／[(Ｗｓ＋Ｗｄ)/２]
となり、上記式（３）で規定されるゲート長Ｌgate３が第３ネットリスト４ｃに記述されている。
【００５４】
本実施形態によれば、回路設計レイアウト形状に光近接効果を考慮するためのOPC処理などを行なって得られた仕上がり予測レイアウトを用い、ネットリスタ８により、複数の第１〜第３ネットリスト４ａ〜４ｃを作成した後、これらの複数のネットリスト４ａ〜４ｃを用いて各回路シミュレーションを行なって、動作検証内容に応じた複数の第１〜第３特性ライブラリ５，６，７を作成する。従って、各特性ライブラリ５，６，７は、各動作検証内容に応じて生成されるので、チップレベルの高精度の動作検証を行なうために十分な精度を有する特性ライブラリを得ることができる。
【００５５】
特に、あるパラメータについてその動作検証がもっとも高精度に行なわれるように、複数のネットリストのうちの１つを選択してシミュレーションすることにより、当該パラメータについての高精度の特性がわかるので、検証の目的を果たすことができる。
【産業上の利用可能性】
【００５６】
本発明は、半導体集積回路の回路設計において、回路セルの高精度の動作検証に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体集積回路の動作検証システムの構成を概略的に示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の動作検証システムを用いた動作検証方法を示すフローチャートである。
【図３】（ａ），（ｂ）は、それぞれ順に、回路セル設計レイアウト情報におけるＭＩＳトランジスタを示す平面図、及びＯＰＣ処理後の仕上がり予測レイアウト情報におけるＭＩＳトランジスタを示す平面図である。
【図４】（ａ），（ｂ），（ｃ）は、それぞれ順に、ＭＩＳトランジスタのゲート長が一定でない仕上がりレイアウトを示す平面図、ゲート幅が一定でない仕上がりレイアウトを示す平面図、及びリーク電流のゲート長依存性を示す図である。
【図５】特許文献１に記載されている従来の半導体集積回路の動作検証方法を説明するためのブロック図である。
【符号の説明】
【００５８】
１    ＣＰＵ
２    セルレイアウト記憶部
３    仕上がり予測レイアウト記憶部
４    ネットリスト
４ａ〜４ｃ  第１〜第３ネットリスト
５    第１特性ライブラリ
６    第２特性ライブラリ
７    第３特性ライブラリ
８    ネットリスタ
９    回路シミュレータ
２１ａ  設計活性領域
２１ｂ  仕上がり予測活性領域
２２ａ  設計ゲート領域
２２ｂ  仕上がり予測ゲート領域
２３    論理積領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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