(57)【要約】【課題】  入力画素を処理して出力画素を生成する画像処理における、画像処理に必要な入力画素の選択を１画素以上前の処理が終了する前に完了させることを可能にして、画像処理の高速化を図る。【解決手段】  入力画像を処理して出力画像を生成する画像処理装置において、前記出力画像の各画素を生成するために使用する前記入力画像の画素を選択する入力画素選択手段と、選択された入力画素を処理することによって前記出力画像の各出力画素を順次生成する画像処理手段１５と、出力画素のデータを生成するために前記選択された入力画素を処理するための係数と、次の出力画素データを生成するための入力画素の選択情報とを同時に生成するパラメータ生成手段１２とを備える。【選択図】      図６
2006211452.tif 000002
【特許請求の範囲】
【請求項１】
入力画像を処理して出力画像を生成する画像処理装置において、前記出力画像の各画素を生成するために使用する前記入力画像の画素を選択する入力画素選択手段と、選択された入力画素を処理することによって前記出力画像の各出力画素を順次生成する画像処理手段とを備え、前記入力画素選択手段は、出力画素のデータを生成するための処理が終了すると同時あるいはその前に次の出力画素のデータを生成するための入力画素の選択を終了させていることを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置において、出力画素のデータを生成するために前記選択された入力画素を処理するための係数と、次の出力画素データを生成するための入力画素の選択情報とを同時に生成するパラメータ生成手段を備えることを特徴とする画像処理装置。
【請求項３】
請求項２記載の画像処理装置において、前記パラメータ生成手段は、前記入力画像及び出力画像の各画素を同一の座標平面上に展開して得られる入出力画素間の相対位置情報に基いて前記係数及び選択情報を生成することを特徴とする画像処理装置。
【請求項４】
請求項２または３記載の画像処理装置において、前記選択情報は、直前に生成された出力画素に対応する入力画素を繰り返し使用するか否かを示す１ビットのデータであることを特徴とする画像処理装置。
【請求項５】
請求項１ないし４のうちいずれか１記載の画像処理装置において、前記パラメータ生成手段は、予め生成された前記係数及び選択情報を記憶する第１の記憶手段を備え、生成されるべき前記出力画素に対応する係数及び選択情報を前記第１の記憶手段から読み出すことを特徴とする画像処理装置。
【請求項６】
請求項５記載の画像処理装置において、前記第１の記憶手段は、前記入力画像の複数の解像度に対応した前記係数及び選択情報の全てを記憶する第２の記憶手段と、該第２の記憶手段よりも高速に読み出しが可能で、前記入力画像の１つの解像度に対応した前記係数及び選択情報を記憶可能な容量の第３の記憶手段とを備えて構成され、前記パラメータ生成手段は、入力画像の解像度を検出する手段と、該検出結果に基づいて対応する前記係数及び選択情報を前記第２の記憶手段から前記第３の記憶手段に書き込む手段とを備え、生成されるべき前記出力画素に対応する係数及び選択情報を、前記第３の記憶手段から読み出すようにしたことを特徴とする画像処理装置。
【請求項７】
請求項５または６記載の画像処理装置において、前記第２、第３の記憶手段は、それぞれ、同時にアクセス可能な前記係数を記憶する記憶手段と、前記選択情報を記憶する記憶手段とを備えて構成されることを特徴とする画像処理装置。
【請求項８】
入力画像を処理して出力画像を生成する画像処理方法において、前記出力画像の各画素を生成するために使用する前記入力画像の画素を選択し、選択された入力画素を処理することによって前記出力画像の各出力画素を順次生成し、前記入力画素選択を、出力画素のデータを生成するための処理が終了すると同時あるいはその前に次の出力画素のデータを生成するための入力画素の選択を終了するように行うことを特徴とする画像処理方法。
【請求項９】
入力画像に対して画像処理を行ってその画像を表示する表示装置において、前記入力画像に対する画像処理を行う手段として、請求項１ないし７のいずれか１記載の画像処理装置を使用することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像処理方法及び表示装置に係り、特に、画像を使用する装置、表示装置等に使用して好適な画像処理装置、画像処理方法及び表示装置に関する。
【背景技術】
【０００２】
一般に、通常の画像処理装置で行われる解像度変換、拡大・縮小、画面形状の補正等の処理は、入力画素と出力画素とを同じ座標軸上に展開して、互いの相対位置関係から求められる寄与率を使用して、出力画素を算出する方法が用いられる。そして、前述したような画像処理を行うために必要な準備として、使用する入力画素の選択と、対応する入力画素の出力画素への寄与率を示す係数の算出とがある。
【０００３】
そして、連続した入力画素を使用した処理を行う場合、少なくとも、時間ｔ１で行った画像処理と、時間ｔ１＋１で行う画像処理とで、同じ入力画素を使用するか、新たに入力画素を変更する必要があるかを判断する必要がある。
【０００４】
この種の判断を行って画像処理を行っている画像処理装置に関する従来技術として、例えば、特許文献１等に記載された技術が知られている。この従来技術は、１画素の処理を行うたびに、第１の定数に第２の定数を加算して、桁上がりを検出することにより、処理を行うための入力画素として、同一の画素を使用するか、新たな画素を使用するかを判断するというものである。すなわち、この従来技術は、１画素の処理を行うたびに逐次演算を行う必要のあるものである。
【特許文献１】特開平１０−６３８２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述した従来技術は、画像処理として、出力画素を算出するための処理の他に、同一の画素の使用、不使用を判断するための演算を、画像処理を行う毎に逐次行う必要があるが、画像処理を行うために必要な準備をどのように行うかについての解決策を与えていない。このため、前述した従来技術は、前述の演算結果が参照されるまで、次の画素を処理するためにどの画素、すなわち、同一の画素を使用すか、新しい画素を使用するかの判断を行うことができず、処理を開始することができず、画像処理全体が遅れてしまうという問題点を有している。
【０００６】
本発明の目的は、前述した従来技術の問題点を解決し、入力画素を処理して出力画素を生成する画像処理における、画像処理に必要な入力画素の選択を１画素以上前の処理が終了する前に完了させることを可能にして、画像処理の高速化を図った画像処理装置、画像処理方法及び表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、本発明の第１の手段は、入力画像を処理して出力画像を生成する画像処理装置において、前記出力画像の各画素を生成するために使用する前記入力画像の画素を選択する入力画素選択手段と、選択された入力画素を処理することによって前記出力画像の各出力画素を順次生成する画像処理手段とを備え、前記入力画素選択手段は、出力画素のデータを生成するための処理が終了すると同時あるいはその前に次の出力画素のデータを生成するための入力画素の選択を終了させていることを特徴とする。
【０００８】
本発明の第２の手段は、前記第１の手段において、出力画素のデータを生成するために前記選択された入力画素を処理するための係数と、次の出力画素データを生成するための入力画素の選択情報とを同時に生成するパラメータ生成手段を備えることを特徴とする。
【０００９】
本発明の第３の手段は、前記第２の手段において、前記パラメータ生成手段は、前記入力画像及び出力画像の各画素を同一の座標平面上に展開して得られる入出力画素間の相対位置情報に基いて前記係数及び選択情報を生成することを特徴とする。
【００１０】
本発明の第４の手段は、前記第２または３の手段において、前記選択情報は、直前に生成された出力画素に対応する入力画素を繰り返し使用するか否かを示す１ビットのデータであることを特徴とする。
【００１１】
第５の手段は、前記第１ないし第４のうちいずれか１の手段において、前記パラメータ生成手段は、予め生成された前記係数及び選択情報を記憶する第１の記憶手段を備え、生成されるべき前記出力画素に対応する係数及び選択情報を前記第１の記憶手段１から読み出すことを特徴とする。
【００１２】
第６の手段は、前記第５の手段において、前記第１の記憶手段１は、前記入力画像の複数の解像度に対応した前記係数及び選択情報の全てを記憶する第２の記憶手段11と、該第２の記憶手段11よりも高速に読み出しが可能で、前記入力画像の１つの解像度に対応した前記係数及び選択情報を記憶可能な容量の第３の記憶手段12とを備えて構成され、前記パラメータ生成手段は、入力画像の解像度を検出する手段と、該検出結果に基づいて対応する前記係数及び選択情報を前記第２の記憶手段１１から前述第３の記憶手段１２に書き込む手段とを備え、生成されるべき前記出力画素に対応する係数及び選択情報を、前記第３の記憶手段12から読み出すようにしたことを特徴とする。
【００１３】
第７の手段は、前述第５または第６の手段において、前記第２、第３の記憶手段は、それぞれ、同時にアクセス可能な前記係数を記憶する記憶手段と、前記選択情報を記憶する記憶手段とを備えて構成されることを特徴とする。
【００１４】
第８の手段は、入力画像を処理して出力画像を生成する画像処理方法において、前記出力画像の各画素を生成するために使用する前記入力画像の画素を選択し、選択された入力画素を処理することによって前記出力画像の各出力画素を順次生成し、前記入力画素選択を、出力画素のデータを生成するための処理が終了すると同時あるいはその前に次の出力画素のデータを生成するための入力画素の選択を終了するように行うことを特徴とする。
【００１５】
第９の手段は、入力画像に対して画像処理を行ってその画像を表示する表示装置において、前記入力画像に対する画像処理を行う手段として、前記第１ないし第７のいずれか１の手段を使用することを特徴とする表示装置。
【発明の効果】
【００１６】
本発明によれば、出力画素を生成するための処理で１画素以上前の処理が終了する前に処理に使用する入力画素の選択を終了させることができるので、連続した画像処理を高速に実施することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明による画像処理装置の実施形態を図面により詳細に説明する。
【００１８】
以下に説明する本発明の実施形態は、画像処理で、解像度変換・拡大縮小・台形歪み補正等の形状補正等を複数の入力画素に対して出力画素に対する相対位置を元に処理を行う場合を例としたものである。そして、本発明の実施形態では、前述の処理に、入力画素、出力画素を生成するために入力画素を処理するための係数の他に、処理に必要な入力画素を選択するための入力画素の選択情報を同時に提供し、処理に必要な入力画素の選択が、少なくとも前の画素の処理が完了する前に終了しているようにして、画像処理を高速に行うものである。
【００１９】
本発明による画像処理装置の実施形態での画像処理は、その具体例として、線形補間法を用いて解像度変換を行うものとするが、もちろん、本発明は、この例に制限されるものではなく、解像度変換の他に、拡大・縮小、台形歪み補正等の形状補正等の画像処理に適用することができる。
【００２０】
図１は線形補間法について説明する図であり、本発明の実施形態を説明する前に、まず、図１を参照して線形補間法について説明する。
【００２１】
線形補間では、入力画素と出力画素との相対位置から、出力画素周囲の入力画素の寄与率を求めて、出力画素を生成する。出力画素を生成するための処理に必要な情報は、出力画素の周囲に位置する入力画素と、各入力画素から出力画素までの相対的な距離である。  図１に示すように、１つの出力画素Ｘの周囲に１かたまりの４つの入力画素Ａ、Ｂ、Ｃ、Ｄがあり、入力画素Ａ、Ｂ、Ｃ、Ｄの値をＡ、Ｂ、Ｃ、Ｄ、出力画素Ｘの値をＸ、入力画素間の距離（縦方向、横方向共）を１、入力画素Ａから出力画素Ｘまでの水平方向の距離をｘ、同じく垂直方向の距離をｙとすると、線形補間法では、出力画素Ｘの値Ｘは、以下の式を用いて、
Ｘ＝(１−ｘ)＊(１−ｙ)＊Ａ＋ｘ＊(１−ｙ)＊Ｂ＋(１−ｘ)＊ｙ＊Ｃ＋ｘ＊ｙ＊Ｄ
として求めることができる。
【００２２】
図２は出力画素Ｘの値Ｘを求める前述した式による計算をハードウエアで実現する論理回路の例を示す図である。図２に示す論理回路は、本発明での画像処理手段の構成例の１つであり、入力画素の画素間距離“１”及び入力画素Ａから出力画素Ｘまでの水平方向距離ｘ、垂直方向距離ｙが入力される２つの減算器２と、該減算器２からの出力及びｘ、ｙが入力される４つの積算器８と、これらの積算器８からの出力及び各入力画素の値をＡ、Ｂ、Ｃ、Ｄが入力される４つの積算器７と、これらの積算器７の出力が入力される１つの加算器１０とが図示のように相互に接続されて構成されている。
【００２３】
図２に示す論理回路は、前述した式による計算を実現することができるものであるが、この論理回路を構成する各加算器、減算器、積算器の相互間にラッチを設置することができ、これにより、ラッチ−ラッチ間の処理が１クロック以内に収まるクロック周波数で、順次処理を行うことができ、入力から出力までの期間をクロック信号の数で管理することが可能となり、また、連続して出力画素を生成することができる。
【００２４】
前述したような論理回路を使用して線形補間を行う場合、演算処理を行うたびに逐次、定数同士の加算を行うことにより次に使用する入力画素を決める場合、処理のたびに定数の加算を行うことができる加算器が必要となる。ここで、定数及び入力画素を決めるための定数の加算について簡単に説明する。
【００２５】
ここでの定数は、画像処理を行うために必要な入力画素を特定するためのものであり、具体的には、入力画素のピッチを１としたときの出力画素のピッチを示す。いま、入力画素のピッチを１としたとき、出力画素ピッチを0.78と仮定すると、次の画像処理に使用する入力画素を決めるためには、前述した距離ｘに出力画素ピッチ0.78を加算し、その結果の整数部分の数値により、必要な入力画素の位置が求められる。また、定数同士の加算は、第１番目の出力画素に対するｘに、順次出力画素のピッチ（定数）を加算することであり、その計算結果の整数部分を参照して入力画素を決めることができる。
【００２６】
次に、第１番目の出力画素のｘ＝0.25、入力画素のピッチを１としたときのとき出力画素のピッチを0.78とした場合の各出力画素を求めるために必要な入力画素をどのように求めるかについて説明する。
【００２７】
第１番目の出力画素を求めるために必要な入力画素は、ｘ＝0.25より、入力画素の１番目と２番目とである。
【００２８】
第２番目の出力画素を求めるための入力画素は、0.25＋0.78＝1.03の加算の結果、整数部分が１なので、演算に必要な入力画素は２番目と３番目とである。
【００２９】
第３番目の出力画素を求めるための入力画素は、0.25＋0.78＋0.78＝1.81の加算の結果、整数部分が１なので、演算に必要な入力画素は２番目と３番目である。
【００３０】
第４番目の出力画素を求めるための入力画素は、0.25＋0.78＋0.78＋0.78＝2.59の加算の結果、整数部分が２なので、演算に必要な入力画素は３番目と４番目である。
【００３１】
第ｎ番目の出力画素を求めるための入力画素は、0.25＋0.78×(n-1) の計算の結果の整数部分をｍとすると、演算に必要な入力画素はｍ＋１番目とｍ＋２番目である。
【００３２】
前述したように、図２に示すような論理回路を使用して線形補間を行う場合、処理のたびに定数の加算を行う加算器が必要となる。また、この結果から処理に使用する入力画素を選択するため、処理に使用する入力画素を選択する期間が必要となり、処理を連続して行うことができない。
【００３３】
図３は前述した出力画素を求めるための入力画素の決定の処理のタイミングチャートを示す図である。図３から判るように、入力画素を求める処理のための演算に繰り返し画素を使用するかどうかを画素の処理毎に加算して判断する必要があるため、入力画素が演算の処理後に選択されることになり、最初の入力画素の特定、距離情報の準備、演算という一連の処理の後、次回の画素の特定、入力画素の特定、距離情報の準備、演算という次回の処理は、連続しては行うことができない。
【００３４】
本発明は、前述に鑑みて、連続した出力画素生成の処理を効率よく行うことができるようにしたものである。すなわち、本発明による方法では、１つ前の入力画素を特定する準備で次の画素を特定する作業を開始し、順次入力画素の選択し、以降の処理を一定の間隔で実行することができるようにしている。
【００３５】
図４は本発明の実施形態による出力画素を求めるための入力画素の決定の処理のタイミングチャートを示す図である。図４から判るように、次回の画素の特定、入力画素の特定、距離情報の準備、演算の処理という一連の処理を連続して行うことができる。
【００３６】
実施例１
次に、本発明の実施形態での具体的な処理に必要な準備の方法について説明する。
【００３７】
まず、解像度処理に必要なパラメータ生成の具体的な方法を説明する。本発明の実施形態では、入力画像の例として、後述する図５（ｂ）に示すように、800×600画素の画像が入力され、出力画像の例として、1024×768 画素の画像を出力するものとした場合について説明する。また、入力画素のピッチを１として、出力画素の４隅は、入力画素の４隅より１／２ピッチ内側に入った位置関係にあるとしている。
【００３８】
なお、前述した例を用いる説明によって、本発明が制限されることはなく、例えば、入力画素と出力画素との４隅が一致する場合についても、また、入力画素が出力画素の内側にある場合にも本発明を適応することができる。
【００３９】
いま、入力画素の画素間隔を１として各出力画素を図１に示すように４点の入力画素で囲んだ場合について、水平方向の位置関係について示すと図５（ａ）に示すようなものとなる。
【００４０】
図５は入力画像の１、２本目の走査線上の画素、出力画像の１本目の走査線上の画素を示す図である。この図５を参照すると、入力画素のピッチを１とした場合に、前述した条件では、出力画素の水平方向のピッチは、
｛（800-1）-1｝/（1024-1）＝0.78    となり、
同様に、垂直方向のピッチは、
｛（600-1）-1｝/（768-1）＝0.78    となる。
【００４１】
前述したように、入力画像のピッチ１に対して出力画像のピッチが0.78であるため、水平・垂直方向とも、図１に示す値ｘ、ｙは、
1-0.78＝0.22    となる。値ｘ、ｙが、0.22以下の場合、次の処理にも同一の入力画素を使用する。
【００４２】
次に、実際の選択情報について説明する。まず、入力画像の解像度を検出する。そして、検出した解像度と出力画像の解像度とを使用して、入力画像の画素ピッチを１とした場合の出力画像の画素ピッチＰを計算し、さらに、（１−Ｐ）を計算し、各入力座標による解像度変換の処理に必要な係数（図１に示すｘ、ｙの値）を計算し、（１−Ｐ）との比較を行い、次の入力画素を選択する選択情報を決定する。すなわち、
係数＞（１−Ｐ）の場合、選択情報を、“１”、
係数≦（１−Ｐ）の場合、選択情報を、“０”として決定する。なお、この選択情報の使用方法については後述する。
【００４３】
図６は本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構の構成を示す概略ブロック図であり、次に、これについて説明する。図６において、１１は解像度検出部、１２はパラメータ生成手段、１３はアドレスコントローラ、１４はフレームバッファ、１５は演算部である。
【００４４】
図６において、解像度検出部１１は、入力画像に含まれる（または分離された）垂直・水平同期信号、クロック信号等の制御信号を入力し、この制御信号により解像度を検出する。また、解像度検出部１１は、出力画像について、表示を行う画素数を検出する。パラメータ生成手段１２は、解像度検出部１１で検出されたこれら入力画像と出力画像との解像度をもとに、入力画素に対応した係数と選択情報とを生成し、生成した係数を演算部１５、ここで説明している例では、図２に示して説明した補間により出力画素を生成する画像処理手段としての論理回路に引き渡すと共に、生成した選択情報をアドレスコントローラ１３に引き渡す。
【００４５】
また、入力画像の制御信号は、フレームバッファ１４に対するアドレスコントローラ１３にも入力され、入力画像のフレームバッファ１４への書込みを制御するために使用される。
【００４６】
パラメータ生成手段１２からは、画像処理に必要な係数が演算部１５に出力され、アドレスコントローラ１３により制御されるフレームバッファ１４から演算部１５へ必用な入力画像のデータが出力されるので、演算部１５は、その処理の結果として出力画像を生成して出力する。
【００４７】
次に、入力画像のフレームバッファを削減して、画像処理を行うために必要な準備（画像処理に必要な入力画素の特定等）を行って連続した画像処理を実現するために、フレームバッファ１４に記憶した入力画像の複数の走査線上の画素をラインバッファに記憶することにより処理を行う例を説明する。
【００４８】
図７は入力画像から第１、第２走査線上の入力画素を記憶したラインバッファの制御機構について説明するブロック図である。ここでは、入力画像が、アドレス制御される記憶素子に記憶された場合について説明する。この図７に示す制御機構は、図６におけるフレームバッファ１４と演算部１５との間に接続される。図７において、２１は第１走査線用アドレス変換器、２２は第２走査線用アドレス変換器、２３は第１走査線ラインバッファ、２４は第２走査線ラインバッファ、２５はＤ−ＦＦである。入力画素は、走査線２本分にわたって使用されるため、ここではそれぞれの走査線用に第１走査線用アドレス変換器２１、第２走査線用アドレス変換器２２を使用した。
【００４９】
本発明の実施形態は、１つの出力画素を処理するために必要な入力画素について、処理方法が同一の場合、参照する各入力画素の相対位置が同一であることに注目して、１つの入力画素のアドレスを参照し、そのアドレスから演算処理に使用する他の入力画素のアドレスを生成するアドレス変換器を使用することにより、アドレスのための記憶容量、信号線の幅を削減することができ、回路規模の縮小と部品コストの低減とを実現するようにしている。
【００５０】
具体的には、第１走査線用、第２走査線用のアドレス変換器２１、２２に画像処理に使用する４点の左上画素のアドレス（図１のＡのアドレスに相当し、このアドレスを基準アドレスとする）を特定して入力することにより、アドレス変換器２１、２２は、処理に必要な４画素のアドレスを算出して対応するアドレスを記憶素子に入力する。例えば、左上の図１に示す画素Ａのアドレスを（ｍ、ｎ）とすると、アドレス変換器２１、２２は、処理を行うために、アドレス（ｍ＋１、ｎ）、（ｍ、ｎ＋１）、（ｍ＋１、ｎ＋１）を算出して出力する。
【００５１】
この処理に使用する入力画素のアドレスは、この例に示した線形補間に限定されることはなく、他の補間方法でも、参照画素同士の相対位置が出力画素により変化しない限り、前述した方法を使用することができ、これにより、回路規模の縮小と部品削減による低コスト化を実現することができる。
【００５２】
いま、１つの出力画素を生成するために１つの入力画素が特定されたとする。すると、前述で説明したアドレス変換器、ここでは、図７に示す第１走査線用及び第２走査線用アドレス変換器２１、２２により４つの入力画素のアドレスが算出され、処理に使用される４つの入力画素が記憶手段、ここでは図７に示す第１走査線及び第２走査線ラインバッファ２３、２４から読み出されて演算部１５に入力され、同時に入力画素と出力画素との相対位置を示す係数（図１の中に示しているｘ、ｙ）が演算部１５に入力され、繰り返し使用に関する選択情報が入力画素のアドレスを決定するために出力される。
【００５３】
前述の係数（ｘ、ｙ）は、演算部１５での処理に使用されるものであり、入力画素のアドレスは、カウンタにより生成することがきる。選択情報は、このカウンタのイネーブル端子に接続される。前述で説明したように、選択情報は、“０”または“１”の値をとり、選択情報の値が“０”のとき、クロック信号が入力され、次の処理の要求が入っても、イネーブル端子が“０”のため、カウンタの出力は変化せず、同じ入力画素を示すアドレスのまま、変化しない。一方、選択情報の値が“１”の場合、同カウンタのイネーブルがアクティブになるため、クロックの入力によりカウンタがインクリメントされることにより、このカウンタにより生成されるアドレスがインクリメントされ、次の入力画素がこのアドレスに従ってメモリから読み出される。
【００５４】
次に、ｘ（又はｙ）の値が、[１−（入力画像ピッチ／出力画像ピッチ）]より大きくなる場合に、アドレスがインクリメントされることと、次の入力画素が読み出されることとの関連性について補足的に説明する。
【００５５】
選択情報が“１”になるか“０”になるかは、すでに説明したように、出力画素を解像度変換により算出するための係数ｘ（又はｙ）の値と、１−Ｐとの比較によって決定される。例えば、時間ｔ＋１で出力画素を解像度変換で求めるために必要な入力画素が、時間ｔで使用した入力画素と同一の場合（時間ｔ＋１でのｘの値が１−Ｐに等しいか小さい場合）、新たに入力画素を読み出す必要がなく、時間ｔで使用した入力画素をそのまま使用すればよい。そこで、新たな入力画素を読み出さないために、アドレスを生成するカウンタのイネーブル信号をディセーブルとすることにより、変化させない。
【００５６】
逆に、時間ｔ＋１で出力画素を解像度変換で求めるために必要な入力画素が、時間ｔで使用した入力画素とは異なる場合（時間ｔ＋１でのｘの値が１−Ｐより大きい場合）、新たに入力画素を読み出す必要があり、新たな入力画素を読み出すために、アドレスを生成するカウンタのイネーブル信号をイネーブルとして、インクリメントしこれに対応したアドレスを入力することにより、時間ｔで使用した入力画素とは構成となる新しい画素をメモリから読み出して画像処理に使用する。
【００５７】
図８は演算に使用する入力画素を算出するタイミングチャートであり、次に、これについて説明する。図８に示すように、基準アドレス（ｍ，ｎ）の入力後、次のクロック信号によりアドレス変換器が変換後のアドレスを作成している。それぞれのアドレスが入力された後、一定の遅延時間後、個別に対応する入力画素が出力される。これらを図７に示したＤ−ＦＦ２５で保持することにより、図８に示した矢印２のクロックで２つのデータを演算部で取り込むことができる。
【００５８】
続いて、矢印１で基準アドレス（ｍ，ｎ）に付加されていた選択情報＝“１”を取り込む。この選択情報により、アドレス用のカウンタのイネーブル端子がアクティブになるため、基準アドレスがインクリメントされて基準アドレス２となる。これを受けて変換後アドレス２が出力され、それぞれのアドレスについて一定の遅延後データ（ｍ’，ｎ’）、（ｍ’＋１，ｎ’）が出力される。これらも、図７に示すＤ−ＦＦ２５を使用することにより、タイミングを調整して、矢印３で、演算部で取り込むことができる。
【００５９】
図８から明らかなように、それぞれのデータは、クロック信号に同期して連続して演算部１５に取り込まれることが可能である。
【００６０】
図９は本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構の他の構成例を示す概略ブロック図であり、次に、これについて説明する。図９において、６１は解像度ＬＵＴ、６２は出力画素ピッチ算出部、６３は入力画素・出力画素間距離（係数）算出部、６４は比較器であり、他の符号は図６の場合と同一である。なお、図９に示すブロック図は、図６における解像度検出部１１とパラメータ生成手段１２とに相当する部分である。
【００６１】
図９に示す例は、解像度検出部１１からの処理に必要な係数、次の入力画素の選択情報のそれぞれを記憶する記憶手段である解像度ＬＵＴ（以下、ＬＵＴという）６１と、出力画素のピッチを算出する出力画素ピッチ算出部６２と、入力画素・出力画素間の距離（係数）を算出する入力画素・出力画素間距離（係数）算出部６３と、出力画素ピッチ算出部６２からの出力画素のピッチと、入力画素・出力画素間距離（係数）算出部６３からの入力画素・出力画素間の距離（係数）とを比較して指標を出力する比較器６４とにより構成されている。
【００６２】
そして、図９に示す例は、処理に必要な係数、次の入力画素の選択情報のそれぞれをＬＵＴ６１に記憶して、必要なときに読み出すようにしたものである。この例の場合、逐次、次の画素の選択のために計算を行う場合に比較して、高速に処理を行うことができる。
【００６３】
ＬＵＴ６１に使用する記憶素子としては、アドレスでアクセスする記憶素子として、ＳＲＡＭ、ＲＡＭ（ＳＤＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＰＲＯＭ等を使用することができる。ＰＲＯＭを使用する場合、予め設定された情報を書き換え不能なＲＯＭに実装することにより、他の記憶手段対して低価格で実装することができる。一方、ＳＲＡＭ、ＤＲＡＭ（ＳＤＲＡＭ）は、書き換えが可能で、高速動作を期待することができるが、書き込んだ内容が電源を切ることにより消去されてしまうものである。
【００６４】
前述したような記憶素子の性質から、ＥＥＰＲＯＭ、フラッシュメモリ等に、必用なデータを内部の回路で書き込んだり、外部からの導入するかたちで書込み、あるいは、必要に応じて更新を行い、入力画像の解像度により必要なデータを動作が高速なＳＲＡＭ、ＤＲＡＭ（ＳＤＲＡＭ）等にロードして、高速な処理を実現することが大変好ましい。
【００６５】
図１０は本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構のさらに他の構成例を示す概略ブロック図であり、次に、これについて説明する。図１０において、７０〜７２はＬＵＴであり、他の符号は図６の場合と同一である。
【００６６】
図１０に示す例は、図６におけるパラメータ生成手段１２を、第２、第３の記憶装置としてのＬＵＴ７１、７２を有する第１の記憶装置としてのＬＵＴ７０により構成したものである。ＬＵＴ７２としては、ＬＵＴ７１より容量が小さく、アクセス速度の速いものが用いられる。
【００６７】
図１０に示す例において、解像度検出部１１により得られた解像度検出結果から各解像度に対応した係数から、解像度検出部１１が検出した解像度に対応する係数群をＬＵＴ７２に出力する。すなわち、入力画像のさまざまな解像度に対応する係数と選択情報とは、ＬＵＴ７１に記憶され、解像度検出の結果、検出され解像度に対応する係数と選択情報とがＬＵＴ７２に移される。この結果、ＬＵＴ７２から高速に必要な係数と選択情報とを読み出すことが可能となる。
【００６８】
ＬＵＴ７２は、高速アクセス可能なＳＲＡＭ、ＤＲＡＭ（ＳＤＲＡＭ）等のプロセスで作成された記憶素子を使用して構成される。ＬＵＴ１１には、不揮発性記憶素子を使用することができ、ＲＯＭ、ＥＯＲＯＭ等を使用することができる。ＥＥＰＲＯＭ、フラッシュＲＯＭを使用することにより、必用に応じて、図示しない計算手段や、外部インターフェースを使用して解像度変換に必用な係数を書き換えることが可能となる。
【００６９】
図１０に示す例は、高速な動作をする記憶素子を画像処理を必要とする画素数に応じた容量のみを実装することにより、高速アクセスが可能で高価な記憶素子を必用な部分のみに実装することができ、低コスト化を実現することができる。
【００７０】
次に、本発明のさらに他の実施形態について説明する。この例は、異なるＬＵＴに対応する情報を分散配置したものであり、係数と選択情報とをそれぞれ異なるＬＵＴに記憶した場合の具体例である。
【００７１】
図１１は本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構のさらに他の構成例を示す概略ブロック図であり、次に、これについて説明する。図１１において、７１Ａ、７１Ｂ、７２Ａ、７２Ｂは部分ＬＵＴであり、他の符号は図１０の場合と同一である。
【００７２】
図１１に示す例において、ＬＵＴ７１は、係数を記憶する部分ＬＵＴ７１Ａと選択情報を記憶する部分ＬＵＴ７１Ｂとからなり、同じく、検出した解像度に対応した係数と選択情報を記憶するＬＵＴ７２も、係数と選択情報とをそれぞれ記憶する部分ＬＵＴ７２Ａ、７２Ｂからなる。そして、係数と選択情報とは、互いに同じ入力画素に関するものが同時にアクセスできるように書き込み読み出しの制御が行われる。実際の方法としては、同時に読み出する必要があるデータ（係数及び選択情報）を同じアドレスに書き込みを行うことにより、アドレスを同時に入力することにより同時に読み出すことができる。
【００７３】
なお、図１１はＬＵＴ７１、ＬＵＴ７２（全体でＬＵＴ７０を構成）の部分を中心に記載したものであり、この図の周辺部分の記載していない部分については図１０の場合と同一である。
【００７４】
前述した例において、出力画素の処理に使用する係数を８bit で準備した場合、次の処理に使用する選択情報を１bit で準備すると、１つの入力画素に使用する情報量が、
８＋１＝９bit となる。
【００７５】
一般に、流通量が多い記憶素子やモジュール等は、８bit 、１６bit と８の倍数（通常は８，１６，３２，６４・・・）となっている。選択情報を含めて１画素あたり９bit 使用する場合、１アドレス１６bit の記憶素子を使用する必要があり、この場合１アドレスあたり７bit の使用しないbit が存在してしまうことになり、メモリの使用効率が大きく低下してしまう。
【００７６】
そこで、本発明の実施形態では、係数を８の倍数で示される分解能として、選択情報を係数とは異なる記憶手段に記憶することとし、これら２つの記憶手段に同時にアクセスが可能なように、同一のアドレスを使用する、または、同時にアクセス可能な制御を行うことにより、記憶素子の使用効率を上げ、部品コストの低減を図っている。具体的には、同一のアドレスで制御される１アドレスあたりの記憶量が異なる２つの記憶手段を使用するようにすればよい。
【００７７】
図１１に示す例でいえば、４種類の解像度に対応したＬＵＴ７１の部分ＬＵＴ７１Ａを、４８Ｍbit の記憶容量を持つ１アドレスあたり１６bit の記憶素子で作製し、同じく３Ｍbit の記憶素子を使用して１アドレスあたり１bit の４種類の解像度に対応したＬＵＴ７１の部分ＬＵＴ７１Ｂを作製する。また、１２Ｍbit の記憶容量をもつ１アドレスあたり１６bit のＬＵＴ７２の部分ＬＵＴ７２Ａと、１Ｍbit の記憶容量をもつ１アドレスあたり１bit のＬＵＴ７２の部分ＬＵＴ７２Ｂを使用する。
【００７８】
そして、係数は、８bit 分解能のものを各記憶素子に書き込んで使用し、選択信号は、１bit 分解能で各記憶素子に書き込んで使用する。ＬＵＴ７１からＬＵＴ７２へのデータ移動は、図示しない記憶素子の制御回路からＬＵＴ７２の部分ＬＵＴ７２Ａ、７２Ｂに同時に使用する係数と選択情報とを同一のアドレスで書込みを行うことにより実施することができる。
【００７９】
ちなみに、１アドレスが１８bit の記憶素子を使用して、係数と選択信号を同一の記憶素子に記憶する場合、各アドレス１bit の未使用領域ができるためＬＵＴ７１では３Ｍbit の未使用領域が発生し、また、ＬＵＴ１２では１９２Ｋbit の未使用領域が発生するが、前述したように記憶素子を使用する本発明の実施形態では、未使用領域を発生させない。
【００８０】
もちろん、係数と選択信号を同一の記憶素子に記憶する場合でも、メモリの空き領域を厳密に制御すれば、記憶素子の空き領域を減少させることが可能であるが、同一のアドレスでも読み出している位置によりデータの再配列や、複数のアドレスにまたがったデータを読み込み、一時記憶等の処理が不可欠であり、周辺回路が煩雑になる。
【００８１】
本発明の実施形態は、アドレス内のデータが全て同一の意味を持ち、データの再配列が不要で、また、同一のアドレスで係数と選択情報とを読み出すことができるため、さらに回路規模を小さくすることができる。
【００８２】
前述により本発明の実施形態では、記憶素子の容量を無駄にすることなく、また、周辺回路を煩雑にすることを回避することができ部品コストを低減することができる。
【００８３】
図１２は本発明の各実施形態により、解像度変換を行う入力画像の入力画素Ａ〜Ｄと処理結果の出力画像の出力画素Ｘ１〜Ｘ６との位置関係の例を説明する図である。前述で説明した各実施形態は、入力画像の入力画素に対して補間を行うことにより出力画素の密度を大きくするように画像処理を行うとして説明しているので、本発明の各実施形態の処理により得られる出力画像の出力画素Ｘ１〜Ｘ６の水平及び垂直相互間の距離は、出力画素Ｘ１〜Ｘ６の生成のために使用した入力画像の入力画素Ａ〜Ｄの水平及び垂直相互間の距離より小さい状態となっている。
【００８４】
そして、前述した本発明の各実施形態は、出力画素を生成する処理を連続して行うことができるので、動画等の画像の変換にも対応することができ、本発明の実施形態による画像処理を表示装置等に使用した場合、入力画像をより高密度な画像として、高品質な画像を表示することができる。
【００８５】
図１３は本発明の実施形態を利用した表示装置の構成を示す図である。図１３において、１０１は超高圧水銀灯、１０２はインテグレータ・偏光変換素子、１０３、１０６はミラー、１０４、１０７はダイクロイックミラー、１０５はリレーレンズ、１０８〜１１０は偏光ビームスプリッタ（ＰＢＳ）、１１１〜１１３は光変調素子、１１４はダイクロイックプリズム、１１５は投射レンズである。
【００８６】
本発明の実施形態を利用した表示装置は、図１３に示すように、電気信号により入射し反射した光の反射光量を変調する光変調素子１１１〜１１３として青、緑、赤用のＬＣＯＳを３枚使用し、光源として超高圧水銀灯１０１、光の利用効率を改善するインテグレータ・偏光変換素子１０２、ミラー１０３、１０６、偏光ビームスプリッタ（ＰＢＳ）１０８〜１１０、ダイクロイックプリズム１１４、投射レンズ１１５を使用して、３板式の反射型光学系を備えて構成される。
【００８７】
ＬＣＯＳによる光変調素子１１１〜１１３の制御回路には、前述で説明した本発明の実施形態での処理に必要な係数と、入力画素の繰り返し使用の有無を示す１bit の選択情報とを記憶するでそれぞれ２つのＬＵＴを持つ画像処理回路を実装して構成する。
【００８８】
前述の構成により、ＬＵＴの小型化による低コスト化と、処理が連続して行われ、動画に対応が可能で、小型の表示装置を実現することができる。
【００８９】
前述した本発明の実施形態によれば、出力画素を生成するための処理で１画素以上前の処理が終了する前に、次の処理に使用する入力画素の選択が終了しているため、連続した画像処理を高速に実施することができる。
【００９０】
また、本発明の実施形態によれば、入力画素と入力画素を処理するための係数を用いた処理とを行う画像処理回路において、係数と次の入力画素の選択情報とを同時に生成する手段を用いることにより、入力画素と係数とによる処理時に次の入力画素を選択することができ、連続した画像処理を高速に実施することができる。
【００９１】
また、本発明の実施形態によれば、次の入力画素を選択するための入力画素の繰り返し使用の有無を示すデータを１ビットとしているので、次の入力画素をアドレスで示す場合に比べて大幅にデータ幅を削減でき、回路規模を縮小することができ、画像処理装置の低コスト化を実現することができる。
【００９２】
また、本発明の実施形態によれば、予め入力画像の各入力画素に対応した係数、次の入力画素の選択情報を作成して、記憶手段に記憶し、必要に応じて読み出すようにすることにより、逐次これらの数値を作成する場合に比べて、処理を高速に行うことができた。
【００９３】
また、本発明の実施形態によれば、さまざまな解像度を持つ入力画像に対応した処理に使用する係数と選択情報とを、動作速度が低い記憶手段に記憶することから、部品コストを低減することができ、また、実使用時には高速動作する別の記憶手段に解像度を検出し、これに対応した係数と選択情報を移して使用することができる、高速な画像処理を実現し、また、必要な記憶容量のみ高速な動作速度の記憶手段を使用するため、部品コストの上昇をおさえることができ、低コスト化を実現することができる。
【００９４】
また、本発明の実施形態によれば、それぞれの情報量に適合した記憶容量を持つ記憶素子を使用することができ、記憶容量を無駄にあまらせることなく効率良く記憶素子を使用することができ、記憶素子コストを低減することができる。
【００９５】
さらに、本発明の実施形態によれば、本発明による画像処理装置を適用して表示装置を構成することにより、入力画像のさまざまな解像度に対しても連続した出力画像を得ることができ、フレームの欠落が無い滑らかな動画を表示することができる。
【図面の簡単な説明】
【００９６】
【図１】線形補間法について説明する図である。
【図２】出力画素Ｘの値Ｘを求める計算をハードウエアで実現する論理回路の例を示す図である。
【図３】出力画素を求めるための入力画素の決定の処理のタイミングチャートを示す図である。
【図４】本発明の実施形態による出力画素を求めるための入力画素の決定の処理のタイミングチャートを示す図である。
【図５】入力画像の１、２本目の走査線上の画素、出力画像の１本目の走査線上の画素を示す図である。
【図６】本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構の構成を示す概略ブロック図である。
【図７】入力画像から第１、第２走査線上の入力画素を記憶したラインバッファの制御機構について説明するブロック図である。
【図８】演算に使用する入力画素を算出するタイミングチャートである。
【図９】本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構の他の構成例を示す概略ブロック図である。
【図１０】本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構の他の構成例を示す概略ブロック図である。
【図１１】本発明の実施形態による画像処理装置において、入力画像の解像度変換を行って出力画像を生成する機構のさらに他の構成例を示す概略ブロック図である。
【図１２】本発明の各実施形態により、解像度変換を行う入力画像の入力画素Ａ〜Ｄと処理結果の出力画像の出力画素Ｘ１〜Ｘ６との位置関係の例を説明する図である。
【図１３】本発明の実施形態を利用した表示装置の構成を示す図である。
【符号の説明】
【００９７】
１１  解像度検出部
１２  パラメータ生成手段
１３  アドレスコントローラ
１４  フレームバッファ
１５  演算部
２１  第１走査線用アドレス変換器
２２  第２走査線用アドレス変換器
２３  第１走査線ラインバッファ
２４  第２走査線ラインバッファ
２５  Ｄ−ＦＦ
６１  解像度ＬＵＴ
６２  出力画素ピッチ算出部
６３  入力画素・出力画素間距離（係数）算出部
６４  比較器
７０〜７２  ＬＵＴ
７１Ａ、７１Ｂ、７２Ａ、７２Ｂ  部分ＬＵＴ
１０１  超高圧水銀灯
１０２  インテグレータ・偏光変換素子
１０３、１０６  ミラー
１０４、１０７  ダイクロイックミラー
１０５  リレーレンズ
１０８〜１１０  偏光ビームスプリッタ（ＰＢＳ）
１１１〜１１３  光変調素子
１１４  ダイクロイックプリズム
１１５  投射レンズ
【図１】
2006211452.tif 000003
【図２】
2006211452.tif 000004
【図３】
2006211452.tif 000005
【図４】
2006211452.tif 000006
【図５】
2006211452.tif 000007
【図６】
2006211452.tif 000008
【図７】
2006211452.tif 000009
【図８】
2006211452.tif 000010
【図９】
2006211452.tif 000011
【図１０】
2006211452.tif 000012
【図１１】
2006211452.tif 000013
【図１２】
2006211452.tif 000014
【図１３】
2006211452.tif 000015