(57)【要約】【課題】  ダイナミック型半導体記憶装置のリフレッシュ制御を改良し、テスト時間の短縮を図る半導体記憶装置の提供。【解決手段】  スタンバイ状態のときには、半導体記憶装置外部から供給される外部リフレッシュ実行コマンドを受けてリフレッシュ動作を行い、アクティブ状態のときには、半導体記憶装置外部からの制御によらず、内蔵するタイマー１０８の制御によりリフレッシュ動作を行うように切り替えるセレクタ１１４を備えている。【選択図】            図３
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【特許請求の範囲】
【請求項１】
データ保持にリフレッシュを必要とする複数のメモリセルを含むメモリアレイと、
スタンバイ状態のときには、半導体記憶装置外部から供給されるリフレッシュ制御を受け該リフレッシュ制御に応答してリフレッシュを行い、アクティブ状態のときには、半導体記憶装置外部からの制御によらず、半導体記憶装置内部での制御によりリフレッシュを行うように制御する回路を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
アクティブ状態におけるリフレッシュ周期を、スタンバイ状態における外部からの制御によるリフレッシュ周期よりも短い周期とする回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
アクティブ状態におけるリフレッシュアドレスに対応する選択ワード線の活性化期間は、スタンバイ状態におけるリフレッシュアドレスに対応する選択ワード線の活性化期間よりも短い周期とする制御を行う回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
スタンバイ状態のときのリフレッシュアドレスと、アクティブ状態におけるリフレッシュアドレスとが連続している、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
周期的にリフレッシュ要求を行うためのトリガー信号を生成するタイマーと、
半導体記憶装置外部から供給されるリフレッシュ実行命令信号を入力する端子と、
リフレッシュ要求信号を受けてリフレッシュアドレスの生成及びリフレッシュ制御を行うリフレッシュ制御回路と、
半導体記憶装置外部から供給され、スタンバイ状態とアクティブ状態を制御する制御信号がスタンバイ状態を示すときは、前記端子より入力される前記リフレッシュ実行命令信号を前記リフレッシュ要求信号として前記リフレッシュ制御回路に供給し、一方、前記制御信号がアクティブ状態を示すときは、前記タイマーからのトリガー信号を前記リフレッシュ要求信号として前記リフレッシュ制御回路に供給するように切替制御するセレクタと、
を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
アクティブ状態のときには、ヒドン・リフレッシュを行い、入出力インタフェースがＳＲＡＭ仕様に準拠したものとされてなる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
データ保持にリフレッシュを必要とする複数のメモリセルを含むメモリアレイを備えた半導体記憶装置のリフレッシュ制御方法であって、
スタンバイ状態のときには、半導体記憶装置外部から供給されるリフレッシュ制御を受けてリフレッシュを行うように制御する工程と、
アクティブ状態のときには、半導体記憶装置外部からの制御によらず、半導体記憶装置内部での制御によりリフレッシュを行う工程と、
を含む、ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
【請求項８】
アクティブ状態におけるリフレッシュ周期を、スタンバイ状態における外部からの制御によるリフレッシュ周期よりも短い周期とする、ことを特徴とする請求項７記載の半導体記憶装置のリフレッシュ制御方法。
【請求項９】
アクティブ状態におけるリフレッシュアドレスに対応する選択ワード線の活性化期間は、スタンバイ状態におけるリフレッシュアドレスに対応する選択ワード線の活性化期間よりも短い期間とする、ことを特徴とする請求項７記載の半導体記憶装置のリフレッシュ制御方法。
【請求項１０】
スタンバイ状態のときのリフレッシュアドレスと、アクティブ状態におけるリフレッシュアドレスとが連続している、ことを特徴とする請求項７記載の半導体記憶装置のリフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、データ保持にリフレッシュを必要とする半導体記憶装置及びそのリフレッシュ制御方法に関する。
【背景技術】
【０００２】
ダイナミック型の半導体記憶装置（ＤＲＡＭ）は、１セルあたり１つのトランジスタと１つの容量から構成されておりその占有面積は小さいが、容量にデータを蓄積することで情報を記録していることから、リーク電流によって時間とともに蓄積電荷が減少してしまう。このため、記憶情報が失われる前にメモリセルの記憶情報をセンスアンプに読み出し該読み出したデータを当該センスアンプから当該メモリセルに再書込みするリフレッシュ動作を行うことが必要とされている。一方、スタティック型の半導体記憶装置（ＳＲＡＭ）は、メモリセルがフリップフロップから構成されておりリフレッシュ動作は不要とされているが、１つのメモリセルが例えば４個のトランジスタと２個の負荷素子とから構成されるため、メモリセルの占有面積がＤＲＡＭよりも大きく、大容量メモリとしてＳＲＡＭを用いた場合、チップ面積が増大する。
【０００３】
近時、例えば携帯端末等に用いられ大記憶容量及び高速化を図るメモリとして、ダイナミック型メモリセルを用い、外部からのリフレッシュ制御を不要としたヒドンリフレッシュを行い、入出力インタフェースを、例えば非同期型のＳＲＡＭ仕様としたメモリ（「擬似ＳＲＡＭ」という）が開発・製造されている(非特許文献１参照)。
【０００４】
ところで、典型的な汎用ＤＲＡＭでは、外部のコントローラからリフレッシュ制御が行われ、アクティブ状態のときには、割り込み等により、外部からリフレッシュ動作を行っており、また、スタンバイ状態の時には、外部から定期的にリフレッシュ動作を行うように制御している。一方、典型的な擬似ＳＲＡＭの場合、アクティブ状態のときには、例えば内蔵タイマーのタイムアウトをトリガーとしたヒドンリフレッシュが採用され、基本的に外部からのリフレッシュ制御は行われず、また、スタンバイ時には、セルフリフレッシュが行われる。なお、携帯端末用途にかぎらず、半導体記憶装置（ＤＲＡＭ）では、低消費電力化に対応すべく、スタンバイ制御が行われている。
【０００５】
図５は、セルフリフレッシュ機能を備えたＤＲＡＭ（例えば擬似ＳＲＡＭ）の典型的な構成例を模式的に示す図である。図５を参照すると、ＤＲＡＭセルよりなるメモリコア１００（いずれも図示されないが、複数のワード線と複数のビット線の各交差部にＤＲＡＭセル（容量と、ゲートがワード線に接続され、ソース又はドレインの一方がビット線に接続され、他方が該容量に接続されたＭＯＳトランジスタを含む）がアレイ状に設けられている）を備え、アドレスデコーダとして、ロウアドレスをデコードし選択ワード線を駆動するワードドライバ（不図示）を備えたロウデコーダ（Ｘデコーダ）１０１と、メモリコア１００内の図示されないメモリセルからビット線に読み出された記憶データの読出し及びメモリセルへのデータの書き込みを行うセンスアンプ１０２と、カラムアドレスをデコードし選択されたＹスイッチ（不図示）をオンしビット線をＩ／Ｏバスに接続するカラムデコーダ（Ｙデコーダ）１０３とを備えている。さらに、データ入出力コントローラ１０４と、アドレスバッファ・ラッチ１０５Ａ、１０５Ｂ、マルチプレクサ１０６、カウンタ１０７、タイマー１０８、リフレッシュコントロール回路１０９、タイミングコントロール回路１１０、リード／ライトコントロール回路１１１、入力バッファ１１２、出力バッファ１１３を備えている。
【０００６】
データ入出力コントローラ１０４は、メモリコア１００への書き込みデータとメモリコア１００からの読出しデータの送受の切り替えを制御する。アドレスバッファ・ラッチ１０５Ａは、アドレス端子ＡｄｄからのロウアドレスＲＯＷＡｄｄを入力してラッチする。アドレスバッファ・ラッチ１０５Ｂは、アドレス端子ＡｄｄからのカラムアドレスＣＯＬＡｄｄを入力してラッチする。アドレスバッファ・ラッチ１０５Ａ、１０５Ｂのラッチタイミングは、図示されないアドレスバリッド信号（アドレスバス上のアドレス信号が有効であることを示す信号）が活性化された時点としてもよい。マルチプレクサ１０６の一の入力端には、アドレスバッファ・ラッチ１０５Ａから出力されるロウアドレスＲＯＷＡｄｄが入力され、他の入力端には、リフレッシュ時に、カウンタ１０７からのリフレッシュアドレスＲＥＦＡｄｄが入力される。マルチプレクサ１０６は、リフレッシュコントロール回路１０９からのリフレッシュ制御信号φＲＥＦを選択制御信号として入力し、リフレッシュ時には、リフレッシュアドレスＲＥＦＡｄｄを選択してロウデコーダ１０１に供給し、それ以外は、アドレスバッファ・ラッチ１０５ＡからのロウアドレスＲＯＷＡｄｄを選択してロウデコーダ１０１に供給する。
【０００７】
リフレッシュコントロール回路１０９は、スタンバイ状態のときは（チップセレクト／ＣＳがＨＩＧＨレベルのとき）、タイマー１０８のタイムアウト時に出力されるトリガー信号（ＲＥＦＲＥＱ；リフレッシュ要求を行うためのトリガー信号）に基づき、カウンタ１０７をカウントアップさせる制御を行い、カウンタ１０７の出力がリフレッシュアドレスＲＥＦＡｄｄとしてマルチプレクサ１０６に出力される。また、アクティブ状態のときには、リフレッシュコントロール回路１０９は、外部からのリフレッシュ制御を不要としたヒドンリフレッシュを行う。なお、ヒドンリフレッシュにおいて、例えばタイマー１０８によるリフレッシュ動作とリード／ライト・アクセスが重なった場合、リフレッシュ動作終了まで、リード／ライト・アクセスを待機させる制御を行うか、あるいは、リード／ライト・アクセスの後に所定時間経過後、自動でリフレッシュを行う等任意の手法が用いられる。リード／ライトコントロール回路１１１は、ライト・イネーブル信号／ＷＥ、チップセレクト信号／ＣＳを受けてリード／ライト制御を行う。タイミングコントロール回路１１０は、リフレッシュコントロール回路１０９からのリフレッシュ制御信号φＲＥＦ、及び、リード／ライトコントロール回路１１１から出力されリード／ライト動作を制御するリード／ライト制御信号Ｒ／Ｗを受けて、ロウデコーダ１０１内の不図示のワードドライバが駆動する選択ワード線の活性化期間を規定するストローブ信号φＲＳ等を供給する。データ端子Ｄａｔａからの書き込みデータは入力バッファ１１２を介して、データ入出力コントローラ１０４に供給され、メモリコア１００の選択セルに書き込まれる。選択セルからの読み出しデータは、データ入出力コントローラ１０４から出力バッファ１１３を介して、データ端子Ｄａｔａに出力される。出力バッファ１１３は、アウトプットイネーブル信号／ＯＥがＬＯＷレベルのとき活性化され、アウトプットイネーブル信号／ＯＥがＨＩＧＨレベルのとき、その出力はハイインピーダンス状態とされる。図５において、／ＣＳ、／ＷＥ、／ＯＥ等、信号名（端子名）の前の／は、ＬＯＷレベルで活性状態（ＬＯＷアクティブ）であることを示す。なお、チップセレクト信号／ＣＳを受けて、メモリコア１００のスタンバイ制御を行うスタンバイコントロール回路（不図示）を配設する構成としてもよい。
【０００８】
図６は、図５に示した半導体記憶装置において、スタイバイ状態からアクティブ状態への推移時点での動作の一例を示す図である。なお、リード／ライト・コマンド（命令）として、チップセレクト信号／ＣＳがＬＯＷレベルであり、ライトイネーブル信号／ＷＥがＨＩＧＨレベルのときは、リード、チップセレクト信号／ＣＳがＬＯＷレベルであり、ライトイネーブル信号／ＷＥがＬＯＷレベルのときは、ライトとする制御を行ってもよいし、あるいは、図示されないコマンドデコーダにコマンドを入力し該コマンドデコーダによるデコード結果に基づき、リード／ライト・アクセスを制御する信号を生成する構成としてもよい。
【０００９】
図６に示すように、図５に示した従来の半導体記憶装置では、アクセス要求の発生により、スタイバイ状態からアクティブ状態へ推移したときに、スタンバイ状態時において開始されたリフレッシュが継続して行われていると、リード／ライト・アクセスを該リフレッシュ動作が終了するまで遅らせる制御を行う必要がある。
【００１０】
なお、特許文献１には、ＳＲＡＭ同様に扱いやすくしたＤＲＡＭとして、アドレス信号の変化タイミングを検出して、書き込み、読み出し、リフレッシュ動作に必要なタイミングを全て形成し、外部からのタイミング制御を簡素化し、外部リフレッシュ信号に従い内部で形成したアドレス信号に従いダイナミック型のメモリセルのセルフリフレッシュ、オートリフレッシュを行わせる自動リフレッシュ回路を備えた構成が開示されている。
【００１１】
また、擬似ＳＲＡＭとして、特許文献２には、リフレッシュ動作を外部から完全に隠すことのできるヒドンリフレッシュを実現し、ＳＲＡＭと互換のインタフェースを有するＤＲＡＭが開示されている。
【００１２】
【特許文献１】特開昭５９−５２４９５号公報(第１図)
【特許文献２】特開２００３−１２３４７０号公報（第１図）
【非特許文献１】ＮＥＣエレクトロニクス  製品ラインアップ、モバイル用途ＲＡＭ、平成１６年１１月１７日検索、インターネット＜ＵＲＬ：http://www.necel.com/memory/japanese/products/msram/info.html/＞
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図５及び図６を参照して説明したように、従来の半導体記憶装置においては、スタイバイ状態からアクティブ状態への推移時点で、スタンバイ状態のときに開始されたリフレッシュ動作が行われていると、該リフレッシュ動作が終了するまでリード／ライト・アクセスを遅らせる必要があり、遅延をまねく。
【００１４】
図５及び図６を参照して説明した従来の半導体記憶装置においては、特に、スタンバイ状態において、セルフリフレッシュは、もっぱら、半導体記憶装置内のタイマー１０８のタイムアウトに基づき、外部から入力されるリード／ライト・アクセスとは、いわば非同期で行われており、このため、上記した遅延の発生を適切に制御することは難しい。
【００１５】
その結果、半導体記憶装置のテスト、特に、データホールド時間を有しているかをテストするディジット（ビット）・ディスターブホールドテストのテスト時間は、殊のほか増大し、チップ・コストに対するテスト・コストの占める割合が特段に増大することになる。その理由は次の通りである。すなわち、ディジット・ディスターブホールドテスト等において、ディスターブを行う所定のワード線以外のワード線にＭＯＳトランジスタ（セルトランジスタ）のゲートが接続されている全てのメモリセルにデータを書き込み、注目セルがデータをホールドしている間に、該所定のワード線を選択レベルと非選択レベルに交互に所定回数設定することにより、注目セルの記憶内容に対する影響を調べるものである。例えばメモリセルのデータホールド特性が１６ｍｓであり、アクセスタイム（クロック周期）が１００ｎｓである場合、データホールド時間１６ｍｓとする規格を満足するには、アクセス回数は１６０万回となる。データホールド特性の良好でないメモリセルにおいては、容量に蓄えられた電荷がＭＯＳトランジスタを介してリークする。このディジット・ディスターブホールドテストは、もともと、時間を要するテストである。特に、スタンバイ時にセルフリフレッシュ、アクティブ時にヒドンリフレッシュを行う半導体記憶装置においては、メモリテスタ等による制御とは独立して、半導体記憶装置内部の制御によってリフレッシュ動作が行われており、上記した遅延の発生等により、ディジット・ディスターブホールドテストのテスト時間は、長大化する。
【００１６】
したがって、本発明の主たる目的は、ダイナミック型半導体記憶装置のリフレッシュ制御を改良し、テスト時間の短縮を図る半導体記憶装置及びリフレッシュ制御方法を提供することにある。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、前記目的を達成するため、概略以下の通りの構成とされる。
【００１８】
本発明の１つのアスペクトに係る半導体記憶装置は、データ保持にリフレッシュを必要とする複数のメモリセルを含むメモリアレイと、スタンバイ状態のときには、半導体記憶装置外部から供給されるリフレッシュ制御を受けてリフレッシュを行い、アクティブ状態のときには、半導体記憶装置外部からの制御によらず、半導体記憶装置内部での制御によりリフレッシュを行うように制御する回路を備えている。
【００１９】
本発明において、アクティブ状態におけるリフレッシュ周期は、スタンバイ状態における外部からの制御によるリフレッシュ周期よりも短い周期としてもよい。
【００２０】
本発明において、アクティブ状態におけるリフレッシュアドレスに対応するワード線の活性化期間は、スタンバイ状態におけるリフレッシュアドレスに対応するワード線の活性化期間よりも短い期間としてもよい。
【００２１】
本発明において、アドレススタンバイ状態とアクティブ状態におけるリフレッシュアドレスが連続するように構成してもよい。
【００２２】
本発明の他のアスペクトに係る方法は、データ保持にリフレッシュを必要とする複数のメモリセルを含むメモリアレイを備えた半導体記憶装置のリフレッシュ制御方法であって、スタンバイ状態のときには、半導体記憶装置外部から供給されるリフレッシュ制御を受けてリフレッシュを行うように制御する工程と、アクティブ状態のときには、半導体記憶装置外部からの制御によらず、半導体記憶装置内部での制御によりリフレッシュを行う工程と、を含む。
【発明の効果】
【００２３】
本発明によれば、アクティブ状態のときには、リフレッシュ期間を規定するタイマー周期を短い期間に設定することができ、テスト時間の短縮を達成するとともに、メモリセルのデータホールド特性を向上させることができる。本発明によれば、リフレッシュ期間(データホールド時間)の規格に対してクリティカルとなる、アクティブ時におけるディスターブ条件の制約がなくなる。
【００２４】
さらに、本発明によれば、スタンバイ状態からアクティブ状態への推移時に、リフレッシュが行われていることはないため、アクティブ状態への推移時にリード／ライト・アクセスの遅れは発生せず、アクセス時間の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、本発明の最良の一実施の形態について以下に説明する。本発明は、スタイバイ時に、ＣＰＵ、コントローラ等外部よりリフレッシュ実行命令を半導体記憶装置に与え、半導体記憶装置は、リフレッシュ実行命令を受けてリフレッシュを行う。アクティブ状態のときには、リフレッシュ動作を外部から隠すヒドンリフレッシュを行う。ヒドンリフレッシュの仕方は任意である。
【００２６】
図１は、本発明の一実施の形態の構成を示す図であり、アクティブ状態時の半導体記憶装置の構成を模式的に例示した図である。図１を参照すると、半導体記憶装置１において、アクティブ状態のとき、メモリコア１０には、不図示のコントローラ等の半導体記憶装置外部から半導体記憶装置１に供給される外部リード／ライト・コマンド（命令）が供給される。そして、アクティブ状態のときには、外部からリフレッシュ制御を行うことなく、半導体記憶装置１内部でのセルフリフレッシュ（あるいはヒドンリフレッシュ）を行う。例えばタイマー１２においてタイムアウトが発生した時、このタイムアウトにより生成されるトリガー信号をリフレッシュ要求信号として、リフレッシュアドレス発生回路１１がリフレッシュアドレスを生成し、メモリコア１０のリフレッシュを行う。アクティブ状態において、セルフリフレッシュ動作と、外部リード／ライト・コマンドとが時間的に重なったときは、例えばセルフリフレッシュ動作が終了するまでリード／ライト・アクセスを待機させる等の制御が行われる。あるいは、アクティブ状態のときは、リード／ライト・アクセスの後又は前に、常にセルフリフレッシュを挿入する構成としてもよい。
【００２７】
一方、スタイバイ状態のときには、タイマー１２は用いず、外部からのリフレッシュ実行命令を受けてリフレッシュを行う。図２は、本発明の一実施の形態における、スタンバイ状態における構成を模式的に例示した図である。図２を参照すると、スタンバイ状態のときは、タイマー１２は使用せず（非活性状態あるいは非選択とする）、外部リフレッシュ実行コマンド（命令）が入力されたときにのみ、リフレッシュ動作を行う。すなわち、スタンバイ状態のとき、不図示のコントローラ等の半導体記憶装置外部から半導体記憶装置１に供給される外部リフレッシュ実行コマンド（命令）は、リフレッシュアドレス発生回路１１に供給され、リフレッシュアドレス発生回路１１は、外部リフレッシュ実行コマンド（命令）に基づき、メモリコア１０のリフレッシュを行う。
【００２８】
本実施形態において、好ましくは、ヒドンリフレッシュ周期は、外部からのリフレッシュ周期の仕様値よりも短くする。これにより、アクティブ時のデータホールド特性を補償する。
【００２９】
本実施形態において、２つのリフレッシュに対して、リフレッシュアドレスカウンタは連続性を持たせる。すなわち、スタンバイ時の外部リフレッシュ実行命令によるリフレッシュ後、ヒドンリフレッシュを行う場合、リフレッシュアドレスを生成するカウンタは、スタンバイ時の最後のリフレッシュアドレスにつづくリフレッシュアドレスを生成する。
【００３０】
本実施形態において、好ましくは、リフレッシュ動作時にリフレッシュアドレスに対応する選択ワード線のパルス幅は、アクティブ状態におけるヒドンリフレッシュの方が、スタンバイ状態における外部リフレッシュ実行命令による制御よりも短く設定される。これにより、アクティブ時のアクセスの高速化を実現している。以下実施例に即して説明する。
【実施例】
【００３１】
図３は、本発明の一実施例の半導体記憶装置の構成の一例を模式的に示す図である。図３において、図５と同等又は同一の要素には同一の参照符号が付されている。本実施例の半導体記憶装置は、外部リフレッシュ端子と、セレクタ１１４を備えた点が、図５に示した構成と相違している。より詳細には、図３を参照すると、本実施例の半導体記憶装置は、ＤＲＡＭセルよりなるメモリコア１００（いずれも図示されないが、複数のワード線と複数のビット線の各交差部にＤＲＡＭセルがアレイ状に設けられる）と、ロウアドレスをデコードし選択ワード線を駆動するワードドライバ（不図示）を備えたロウデコーダ１０１と、メモリコア１００内の図示されないメモリセルからビット線に読み出されたメモリセルの記憶データの読出し及び、メモリセルへの書き込みを行うセンスアンプ１０２と、カラムアドレスをデコードし選択されたＹスイッチ（不図示）をオンしビット線をＩ／Ｏバスに接続するカラムデコーダ１０３とを備えている。さらに、データ入出力コントローラ１０４と、アドレスバッファ・ラッチ１０５Ａ、１０５Ｂ、マルチプレクサ１０６、カウンタ１０７、タイマー１０８、リフレッシュコントロール回路１０９、タイミングコントロール回路１１０、リード／ライトコントロール回路１１１、入力バッファ１１２、出力バッファ１１３と、セレクタ１１４を備えている。
【００３２】
データ入出力コントローラ１０４は、メモリコア１００への書き込みデータと読出しデータの送受を切り替え制御する。アドレスバッファ・ラッチ１０５Ａは、アドレス端子ＡｄｄからのロウアドレスＲＯＷＡｄｄを入力してラッチする。アドレスバッファ・ラッチ１０５Ｂは、アドレス端子ＡｄｄからのカラムアドレスＣＯＬＡｄｄを入力してラッチする。アドレスバッファ・ラッチ１０５Ａ、１０５Ｂのラッチタイミングは、図示されないアドレスバリッド信号（アドレスバス上のアドレス信号が有効であることを示す信号）が活性化された時点としてもよい。マルチプレクサ１０６の一の入力端には、アドレスバッファ・ラッチ１０５Ａから出力されるロウアドレスＲＯＷＡｄｄが供給され、他の入力端には、リフレッシュ時にカウンタ１０７から出力されるリフレッシュアドレスＲＥＦＡｄｄが供給される。
【００３３】
本実施例において、外部リフレッシュ（Ｒｅｆｒｅｓｈ）端子からの外部リフレッシュ実行コマンド信号と、タイマー１０８からタイムアウト時に出力されるトリガー信号を入力するセレクタ１１４は、スタンバイ状態のときは、外部リフレッシュ実行コマンド信号を選択し、リフレッシュ要求信号ＲＥＦＲＥＱとしてリフレッシュコントロール回路１０９に出力し、アクティブ状態のときは、タイマー１０８からタイムアウト時に出力されるトリガー信号を選択し、リフレッシュ要求信号ＲＥＦＲＥＱとしてリフレッシュコントロール回路１０９に出力する。
【００３４】
リフレッシュコントロール回路１０９は、セレクタ１１４から出力されるリフレッシュ要求信号ＲＥＦＲＥＱに応答して、カウンタ１０７をカウントアップさせる制御を行い、また、リフレッシュ制御信号φＲＥＦを出力する。
【００３５】
カウンタ１０７の出力は、リフレッシュアドレスＲＥＦＡｄｄとして、マルチプレクサ１０６に出力され、マルチプレクサ１０６は、リフレッシュコントロール回路１０９からのリフレッシュ制御信号φＲＥＦを選択制御信号として入力し、リフレッシュ時には、リフレッシュアドレスＲＥＦＡｄｄを選択してロウデコーダ１０１に供給し、それ以外は、アドレスバッファ・ラッチ１０５ＡからのロウアドレスＲＯＷＡｄｄをロウデコーダ１０１に供給する。
【００３６】
リフレッシュコントロール回路１０９は、アクティブ状態のときは、外部からのリフレッシュ制御を不要としたヒドンリフレッシュを行う。ヒドンリフレッシュにおいて、例えばタイマー１０８によるリフレッシュ動作とリード／ライト・アクセスとが重なった場合、該リフレッシュ動作終了まで、リード／ライト・アクセスを待機させる制御を行うか、あるいは、リード／ライト・アクセスの後に所定時間経過後、自動でリフレッシュを行う等任意の手法が用いられる。リフレッシュ動作終了まで、リード／ライト・アクセスを待機させる制御を行う場合、ＷＡＩＴ端子を備え、コントローラ等にリード／ライト・アクセスを待機するように通知する構成としてもよい。
【００３７】
リード／ライトコントロール回路１１１は、ライト・イネーブル信号／ＷＥ、チップセレクト信号／ＣＳを受けてリード／ライト制御を行う。
【００３８】
タイミングコントロール回路１１０は、リフレッシュコントロール回路１０９からのリフレッシュ制御信号φＲＥＦ、及び、リード／ライトコントロール回路１１１から出力されリード／ライト動作を制御するリード／ライト制御信号Ｒ／Ｗを受けて、ロウデコーダ１０１内の不図示のワードドライバが駆動する選択ワード線の活性化期間を規定するストローブ信号φＲＳ等を供給する。本実施例において、タイミングコントロール回路１１１は、アクティブ状態における（すなわちチップセレクト信号／ＣＳがＬＯＷレベルのときの）、リフレッシュ時の選択ワード線の活性化期間は、スタンバイ状態における外部リフレッシュ実行コマンドによるリフレッシュ時の選択ワード線の活性化期間よりも短い期間となるように制御される。この制御は、タイミングコントロール回路１１０において、リフレッシュ制御信号φＲＥＦが活性状態のとき、チップセレクト信号／ＣＳがＬＯＷレベルかＨＩＧＨレベルであるかによって、ワードドライバによるワード線の活性化期間を規定するストローブ信号φＲＳのパルス幅を短、長に切り替え制御することで実現される。
【００３９】
データ端子Ｄａｔａからの書き込みデータは入力バッファ１１２を介して、データ入出力コントローラ１０４に供給され、メモリコア１００の選択セルに書き込まれる。また選択セルからの読出しデータは、データ入出力コントローラ１０４から出力バッファ１１３を介してデータ端子に出力される。出力バッファ１１３は、アウトプットイネーブル信号／ＯＥがＬＯＷレベルのとき活性化され、アウトプットイネーブル信号／ＯＥがＨＩＧＨレベルのとき、その出力はハイインピーダンス状態とされる。なお、図３において、チップセレクト信号／ＣＳを受けて、メモリコア１００のスタンバイ制御を行うスタンバイコントロール回路（不図示）を配設する構成としてもよい。
【００４０】
本実施例において、ヒドンリフレッシュ周期（タイマー１０８のタイムアウト周期）は、スタンバイ状態のときの、外部からのリフレッシュ周期よりも短い周期に設定されている。
【００４１】
本実施例においては、セレクタ１１４にて、カウンタ１０７のカウントアップ動作を制御する信号を、スタイバイ状態とアクティブ状態とで切り替え制御することで、スタイバイ状態とアクティブ状態のときのそれぞれのリフレッシュ動作に対して、カウンタ１０７のカウント出力における連続性が保たれている。例えば、スタンバイ状態のときの外部リフレッシュ実行コマンドによるリフレッシュ動作の終了後にアクティブ状態に遷移してヒドンリフレッシュを行う場合、カウンタ１０７は、スタンバイ時の最後のリフレッシュアドレスにつづくリフレッシュアドレスを生成する。
【００４２】
図４は、本発明の一実施例の動作を説明するための図である。スタンバイ時（チップセレクト信号／ＣＳがＨＩＧＨレベル）には、不図示のコントローラより、Ｒｅｆｒｅｓｈ端子に外部リフレッシュ実行コマンド（ＲＥＦ）が入力されたとき、リフレッシュ動作が行われる。不図示のコントローラは、リード／ライト・アクセス要求を半導体記憶装置に発行するとき、まず、チップセレクト信号／ＣＳをＬＯＷレベルとしてアクティブ状態とする。このとき、不図示のコントローラは、リード／ライト・アクセス要求を発行したことを認識しているため、外部リフレッシュ実行コマンドを半導体記憶装置のＲｅｆｒｅｓｈ端子に供給することはない。また、不図示のコントローラは、スタンバイ状態時、外部リフレッシュ実行コマンド（ＲＥＦ）を半導体記憶装置に供給した場合、外部リフレッシュ実行コマンドに対応するリフレッシュ動作が終了したのちに、リード／ライト・アクセス要求を発行する。すなわち、本実施例によれば、スタンバイ状態におけるリフレッシュ動作は、不図示のコントローラ側の制御によって行われるため、スタンバイ状態からアクティブ状態への遷移と、スタンバイ状態の時に開始されているリフレッシュ動作とが衝突することはない。
【００４３】
本実施例によれば、メモリテスタ等による半導体記憶装置のテスト時において、スタンバイ状態からアクティブ状態への遷移時にリフレッシュ動作が行われているためリード／ライト・アクセスを遅らせる、という事態の発生は確実に回避され、スタンバイ状態からアクティブ状態への遷移時、リード／ライト・コマンドに対して直ちに、リード／ライト動作を行うことができる。このため、本実施例によれば、テスト時間の短縮を図ることができる。なお、リード／ライト動作のあと、例えば所定時間経過後にタイマー１０８でのタイムアウトによるリフレッシュ動作を行うようにしてもよい。
【００４４】
本実施例において、スタンバイ状態のとき、外部リフレッシュ実行コマンドを入力するためのリフレッシュ（Ｒｅｆｒｅｓｈ）端子を、他の端子、例えばライトイネーブル信号／ＷＥあるいはアウトプットイネーブル信号／ＯＥを入力する端子と共用する構成としてもよい。これは、外部リフレッシュ実行コマンドはスタンバイ状態のときに入力され、アクティブ状態では入力されず、またライトイネーブル信号／ＷＥはアクティブ状態のときにのみ入力され、スタンバイ状態のときは用いられないためである。かかる構成とすることで、制御ピンの本数の増大を抑止している。
【００４５】
本実施例では、入出力インタフェースをＳＲＡＭ互換とした擬似ＳＲＡＭを例に説明したが、本発明は、擬似ＳＲＡＭに限定されるものでなく、任意のＤＲＡＭに適用可能である。すなわち、例えばロウアドレスとカラムアドレスをマルチプレクスしたＤＲＡＭ等にも同様にして適用可能である。また、同期型のＳＲＡＭにインタフェース互換の擬似ＳＲＡＭにも適用可能である。
【００４６】
以上本発明を、上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施の形態を説明するための図である。
【図２】本発明の一実施の形態を説明するための図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例の動作を説明するための図である。
【図５】従来の半導体記憶装置の構成を示す図である。
【図６】従来の半導体記憶装置の動作を説明するための図である。
【符号の説明】
【００４８】
１  半導体記憶装置
１０  メモリコア
１１  リフレッシュアドレス発生回路
１２  タイマー
１００  メモリコア
１０１  ロウデコーダ
１０２  センスアンプ
１０３  カラムデコーダ
１０４  データ入出力コントローラ
１０５Ａ、１０５Ｂ  アドレスバッファ・ラッチ
１０６  マルチプレクサ
１０７  カウンタ
１０８  タイマー
１０９  リフレッシュコントロール回路
１１０  タイミングコントロール回路
１１１  リード／ライトコントロール回路
１１２  入力バッファ
１１３  出力バッファ
１１４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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