(57)【要約】【課題】  高性能かつ小面積でコスト高とならない、付加価値の高いバイポーラトランジスタをＣＭＯＳ工程に容易に付加して形成することが可能となる半導体装置の製造方法を提供する。【解決手段】  ウェル上に形成した厚いＬｏｃｏｓ酸化膜の一部をエミッタＰ＋領域形成用のマスクを用いて除去し、その後、この酸化膜が除去された第２のシリコン表面に、Ｐ＋不純物をイオン注入し、Ｐ＋エミッタ領域をシリコンの深い位置に形成することとした。【選択図】  図１
2006019519.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の特定の領域に第２導電型の半導体層を形成する工程と、前記第１導電型の半導体基板の表面および前記第２導電型の半導体層全表面に酸化膜を熱酸化により形成する工程と、前記第２導電型の半導体上の前記酸化膜の特定の領域をエッチング工程により除去しベース表面となるシリコン表面を露出させる工程と、前記シリコン表面に第２導電型の高濃度不純物を導入する工程と、前記第２導電型の半導体層上の前記酸化膜の第２の特定の領域および前記第１導電型の半導体基板上の酸化膜の特定の領域をエッチング工程により除去しそれぞれベース表面とコレクタ表面となる第２および第３のシリコン表面を露出させる工程と、前記第２および第３のシリコン表面に第１導電型の高濃度不純物を導入する工程とからなる半導体装置の製造方法。
【請求項２】
ＣＭＯＳトランジスタと同一基板上に形成される請求項１記載の半導体装置の製造方法。
【請求項３】
ＢｉＣＭＯＳ素子と同一基板上に形成される請求項１記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板の特定領域に設けられた第２導電型の半導体層をベース層とする縦型バイポーラトランジスタであって、前記ベース層の表面をなす領域は前記半導体基板の他の半導体からなるどの表面よりも深い位置にあることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＩＳ型半導体装置およびバイポ−ラ型半導体装置を同一基板に形成した半導体集積回路装置およびその製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
図２は従来の技術を用いた、ＣＭＯＳトランジスタと同一基板上に形成されるバイポーラトランジスタを形成する工程を示す模式的断面図である。
【０００３】
まず図２（ａ）のように、Ｐ型基板例えば２０−３０Ω・ｃｍの抵抗率を持つ基板２１にＮ型の不純物、例えばリン、１×１０12ａｔｏｍｓ／ｃｍ２をイオン注入により導入する。その後、熱拡散処理、たとえば１１００〜１１７５℃の高温条件にて、２〜２０時間処理することにより、Ｎ型ウェル２２が形成される。
【０００４】
次に図２（ｂ）のように、一般的にＬｏｃｏｓ領域と呼ばれる厚い酸化膜を形成する。酸化雰囲気において９００℃から１０００℃程度の高温処理をおこなうことにより。膜厚３００ｎｍから１０００ｎｍ程度のＬｏｃｏｓ酸化膜２３が形成される。ここで後にベースＮ＋電極を形成する領域２４、エミッタＰ＋を形成する領域２５、およびコレクタ電極を形成する領域２６にはＬｏｃｏｓ酸化膜２３を形成しない。
【０００５】
次に図２（ｃ）のように、Ｎ型ウェル２２上に、Ｎ型の不純物たとえば砒素を１〜５×１０15ａｔｏｍｓ／ｃｍ３のドーズ量でイオン注入し、Ｎ＋低抵抗層２７が形成される。
【０００６】
次に図２（ｄ）のように、Ｎ型ウェル２２近傍のＰ型基板２１上およびＮ型ウェル２２上に、Ｐ型の不純物たとえばＢＦ２を１〜５×１０15ａｔｏｍｓ／ｃｍ３のドーズ量でイオン注入し、Ｐ＋低抵抗層２８および２９が形成される。
【０００７】
以上の工程により、上記Ｎ型ウェル２２をベース領域、Ｐ＋低抵抗層２９をコレクタ電極、Ｐ＋低抵抗層２８をエミッタとする、縦型ＰＮＰバイポーラトランジスタが形成される。（例えば非特許文献１参照）
【非特許文献１】青木英彦、「アナログＩＣの機能回路設計入門」、ＣＱ出版社、１９９２年９月２０日、ｐ３３−３６参照
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記縦型ＰＮＰバイポーラは、ＣＭＯＳ用に最適化された深い拡散層であるＮウェルをベース領域として使うのでベース層が厚くなり、ｈＦＥは小さく、ベース電流と消費電力は大きく、増幅率の小さいトランジスタとなってしまう。当然バイポーラの特性を変化させるためにのみＮウェルを制御、最適化することはできない。また、Ｎウェルは縦方向と同時に横方向も大きく拡散するため、素子全体が面積的に大きくならざるを得ない。また、バイポーラのベース用に浅いウェルを追加形成することは、大幅な工程増であり、コストにおいて不利となってしまう。
【０００９】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつ小面積でコスト高とならない、付加価値の高いバイポーラトランジスタをＣＭＯＳ工程に容易に付加して形成することが可能となる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置の製造方法は、ウェル上に形成した厚いＬｏｃｏｓ酸化膜の一部をエミッタＰ＋領域形成用のマスクを用いて除去し、その後、この酸化膜が除去された第２のシリコン表面に、Ｐ＋不純物をイオン注入し、Ｐ＋エミッタ領域をシリコンの深い位置に形成することとした。
【発明の効果】
【００１１】
以上、本発明の製造方法によれば、次のような優れた効果を有する。
【００１２】
本発明の製造方法で形成される第２のシリコン表面は、従来技術で形成されるＬｏｃｏｓを形成しない第１のシリコン表面に比べ深い位置にあるので、本発明の第２のシリコン表面にエミッタ領域が形成されると、エミッタ領域下部のウェル領域深さが相対的に浅くなる。即ち、ベース幅が薄くなり、ｈＦＥを大きくすることができる。かつイオン注入と同じマスクを用いることが可能なため、マスク工程を付加する必要もないのでコスト高とならずに所望の縦型ＰＮＰトランジスタをＣＭＯＳトランジスタと同時かつ容易に得られるという効果がある。
【発明を実施するための最良の形態】
【００１３】
図１は第１の実施例である、ＣＭＯＳトランジスタと同一基板上に、例えば、ＰＮＰバイポーラトランジスタを形成する工程を示す模式的断面図である。
【００１４】
まず図１（ａ）のように、第１導電型、例えば、Ｐ型基板例えば２０−３０Ω・ｃｍの抵抗率を持つ基板１に第２導電型、例えば、Ｎ型の不純物であるリンを、１×１０16ａｔｏｍｓ／ｃｍ3〜５×１０18ａｔｏｍｓ／ｃｍ3の濃度となるようにイオン注入し、その後の熱拡散処理、例えば、１１００〜１１７５℃の高温条件にて、２〜２０時間処理することにより、Ｎ型ウェル２が形成される。
【００１５】
次に図１（ｂ）のように、一般的にＬｏｃｏｓ領域と呼ばれる厚い酸化膜を形成する。酸化雰囲気において９００℃から１０００℃程度の高温処理をおこなうことにより。膜厚３００ｎｍから１０００ｎｍ程度のＬｏｃｏｓ酸化膜３が形成される。熱酸化工程は基板シリコンを消費して酸化膜形成が進むため、Ｎ型ウェル２の形成後に行われる酸化工程前の第１のシリコン表面４の位置よりも、酸化工程後の第２のシリコン表面５は下方にあることとなる。図には示していないが、将来ＣＭＯＳトランジスタが形成される領域は窒化膜で覆われているのでＬｏｃｏｓ酸化膜３は形成されない。
【００１６】
次に図１（ｃ）のように、Ｌｏｃｏｓ酸化膜３の一部の領域を、エッチング工程によって除去し、ベース電極領域を形成するベース表面６を露出させる。具体的には最初に等方性エッチングでＬｏｃｏｓ酸化膜の膜厚の２０％から７０％程度まで除去し、つぎに異方性エッチングでＬｏｃｏｓ酸化膜を完全に除去し、ベース表面６を露出させる。この２段階のエッチング方法は、本発明の本質的なものではない。異方性エッチングあるいは等方性エッチングの１段階で行っても良いし、順序が逆の２段階でもかまわない。
【００１７】
その後、Ｎ型の不純物、例えば、砒素を１〜５×１０15ａｔｏｍｓ／ｃｍ3の濃度となるようなドーズ量でイオン注入し、露出したベース表面６にＮ＋低抵抗層７を形成する。
【００１８】
次に図１（ｄ）のように、図１（ｃ）と同様、Ｌｏｃｏｓ酸化膜３の一部の領域を、エッチング工程によって除去し、エミッタ領域を形成するエミッタ表面８とコレクタ表面９を露出させる。このエッチング工程は２段階で行う。最初に等方性エッチングでＬｏｃｏｓ酸化膜の膜厚の２０％から７０％程度まで除去し、つぎに異方性エッチングでＬｏｃｏｓ酸化膜を完全に除去しベース表面８を露出させる。ただしこの２段階のエッチング方法は、本発明の本質的な構成を成すものではない。異方性エッチングあるいは等方性エッチングの１段階で行っても良いし、順序が逆の２段階エッチングでもかまわない。
【００１９】
その後、第１の導電型、例えば、Ｐ型の不純物ＢＦ２を１〜５×１０15ａｔｏｍｓ／ｃｍ3の濃度となるようなドーズ量でイオン注入し、Ｐ＋低抵抗層１０およびＰ＋低抵抗層１１を形成する。
【００２０】
以上の工程により、上記Ｎ型ウェル２をベース領域、Ｐ＋低抵抗層１１をコレクタ電極、Ｐ＋低抵抗層１０をエミッタとする、縦型ＰＮＰバイポーラトランジスタが形成される。図には示していないが本工程の前後にＣＭＯＳを形成するためのプロセスが存在する。
【００２１】
本実施例では、ＣＭＯＳトランジスタと同一基板上に形成されるＰＮＰトランジスタを例として本発明の製造方法を説明したが、同一基板上のＰ型領域内にＮＰＮトランジスタを同様の方法で製造しても、同様な効果を得ることができる。
【００２２】
また、Ｎ型基板を用いた場合でも同様な方法で縦型バイポーラトランジスタを製造して同様な効果を得ることができることは明らかである。さらに、高いｈＦＥを有するバイポーラトランジスタを構成できるＢｉＣＭＯＳと組み合わせて本発明による縦型バイポーラトランジスタを形成できることも明らかである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例を示す工程順の模式的断面図である。
【図２】従来例を示す工程順の模式的断面図である。
【符号の説明】
【００２４】
１    Ｐ型半導体基板
２    Ｎ型ウェル領域
３    Ｌｏｃｏｓ酸化膜
４    第１のシリコン表面
５    第２のシリコン表面
６    ベース表面
７    Ｎ＋高濃度不純物領域
８    エミッタ表面
９    コレクタ表面
１０  Ｐ＋高濃度不純物領域
１１  Ｐ＋高濃度不純物領域
【図１】
2006019519.tif 000003
【図２】
2006019519.tif 000004