(57)【要約】【課題】  他の半導体記憶装置の使用されていない冗長救済メモリ領域を活用するとともに、冗長救済アルゴリズムを簡素化して歩留まりの向上を図ることができる冗長救済技術を提供する。【解決手段】    メモリセルアレイで規定される全メモリ領域が複数のメモリ領域に区分され、不良メモリセルを含む不良メモリ領域を冗長救済するための少なくとも１つの救済メモリ領域と、不良アドレスを記憶する不良アドレス記憶手段と、入力アドレスで特定されるメモリ領域のアドレスと不良アドレスとを比較し、一致する場合に、対応する救済メモリ領域を選択する比較回路とを備え、比較回路は、アドレス入力で特定されるメモリ領域のアドレスが、不良アドレスと一致しない場合でも、外部からの救済メモリ領域を選択する救済メモリ領域選択信号を受け付けると、対応する救済メモリ領域を選択する。【選択図】        図１
2006323923.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを行方向及び列方向に複数マトリクス状に配列してなるメモリセルアレイを少なくとも１つ備える半導体記憶装置であって、
前記メモリセルアレイで規定される全メモリ領域が複数のメモリ領域に区分され、特定の前記メモリ領域内に不良メモリセルが存在する場合に、前記不良メモリセルを含む前記不良メモリ領域を冗長救済するための少なくとも１つの救済メモリ領域と、
前記不良メモリ領域を特定する不良アドレスを記憶するための不良アドレス記憶手段と、
入力アドレスで特定される前記メモリ領域のアドレスと前記不良アドレスとを比較し、前記入力アドレスが前記不良アドレスと一致する場合に、対応する前記救済メモリ領域を選択する比較回路と、を備えてなり、
前記比較回路は、アドレス入力で特定される前記メモリ領域のアドレスが、前記不良アドレス記憶手段に記憶された前記不良アドレスと一致しない場合でも、外部からの救済メモリ領域を選択する救済メモリ領域選択信号を受け付けると、対応する前記救済メモリ領域を選択することを特徴とする半導体記憶装置。
【請求項２】
複数の請求項１に記載の半導体記憶装置に対し、前記救済メモリ領域選択信号を各別に出力する外部コントローラであって、
前記各半導体記憶装置における前記不良メモリ領域の内、他の前記半導体記憶装置の前記救済メモリ領域を利用する前記不良メモリ領域を特定する特定不良アドレスを記憶するための特定不良アドレス記憶部と、
前記特定不良アドレス記憶部に記憶された前記各特定不良アドレスと入力アドレスとを比較し、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体装置に前記救済メモリ領域選択信号を出力する比較部と、
前記比較部において、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体記憶装置にチップ選択信号を出力する選択信号発生部と、を備えることを特徴とする外部コントローラ。
【請求項３】
複数の請求項１に記載の半導体記憶装置と、請求項２に記載の外部コントローラとを備えることを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置における正常動作しない不良メモリ領域の救済技術に関し、特に、複数の半導体記憶装置を１つのパッケージに搭載した場合の冗長救済技術に関する。
【背景技術】
【０００２】
メモリセルを行方向及び列方向に複数マトリクス状に配列してなるメモリセルアレイを少なくとも１つ備える半導体記憶装置では、メモリセルアレイの不良が、メモリセル単位、行または列単位、または、複数の行若しくは列からなるメモリブロック単位等の救済単位で生じることが考えられる。このため、記憶装置の歩留まりの向上を図るために、様々な不良メモリ領域（救済単位）の救済技術が提案されている。
【０００３】
従来の救済技術の一例として、冗長救済技術がある。この冗長救済技術は、例えば、予めメモリセルアレイの周辺部に所定本数の冗長ロー（行）または冗長コラム（列）を用意しておき、メモリセルアレイ中の不良メモリセルを含む不良ロー（行）または不良コラム（列）、或いは、ローまたはコラム全体が不良の不良ローまたは不良コラムを、冗長ローまたは冗長コラムで置換する。より具体的には、不良ローアドレス及び不良コラムアドレスを不良アドレス記憶手段に記憶しておき、外部から入力された入力アドレスを不良アドレス記憶手段に記憶された不良ローアドレス及び不良コラムアドレスと比較し、一致する場合に、冗長ローまたは冗長コラムが自動的に選択されるように構成する。
【０００４】
また、他の冗長救済技術として、一定単位の複数のメモリセルからなるメモリブロックを救済単位として、該メモリブロックを一括して救済するブロック冗長救済方式がある。
【０００５】
このブロック冗長救済方式は、図６に示すように、半導体記憶装置内において、予め不良ブロックのブロックアドレスを不良アドレス記憶手段に記憶しておき、外部から入力された入力アドレスのブロックアドレス部を、不良アドレス記憶手段に記憶された不良ブロックのブロックアドレスと比較し、一致した場合に、冗長ブロックが自動的に選択されるようにするものである。
【０００６】
ここで、図６に示すように、メモリブロックＢ１〜４と冗長ブロックＢ５とを備えた半導体記憶装置において、メモリブロックＢ２が不良ブロックである場合について説明する。この半導体記憶装置は、予めメモリブロックＢ２のブロックアドレスが不良アドレス記憶手段７１に不良ブロックアドレスとして記憶されている。アドレスバッファ７２にアドレスが入力されると、アドレスマッチ回路７３は、当該アドレスのブロックアドレス部と、不良アドレス記憶手段７１に記憶された不良ブロックアドレスとを比較する。入力アドレスのブロックアドレス部と不良ブロックアドレスとが一致した場合には、メモリブロックＢ２を選択するアドレスデコーダ７４の出力を停止し、代わりに冗長ブロックＢ５を選択する冗長ブロック選択信号ＲＳを出力する。不一致の場合には、メモリブロックＢ２を選択するアドレスデコーダ７４からデコード信号を出力する。これによって、アドレスバッファ７２に入力されたアドレスのブロックが選択され、冗長ブロックを選択する冗長ブロック選択信号ＲＳが不活性となる。不良アドレス記憶手段７１は、ヒューズ或いは電気的に書き換え可能な不揮発性メモリから構成される。
【０００７】
図７は、図６に示す半導体記憶装置７ａ、７ｂと外部コントローラ６とを用いた記憶装置の構成例を示しており、２つの半導体記憶装置７の何れか一方を択一的に使用可能に構成している。尚、図７において、一方の半導体記憶装置７に不良ブロックが２つ以上ある場合、冗長ブロックの数が１つであることから救済される不良ブロックの数は１つであり、当該半導体記憶装置７のメモリ容量は減少することとなる。このため、他方の半導体記憶装置７に不良ブロックが存在せず冗長ブロックが使用されていない場合であっても、記憶装置全体としては１０ブロックの内、７ブロックしか使用できないこととなる。
【０００８】
また、他の冗長救済技術として、固定的に不良ブロックのブロックアドレスを冗長ブロックのブロックアドレスに変換するアドレス変換回路を内蔵した半導体記憶装置が開示されている（例えば、特許文献１参照）。この半導体記憶装置は、外部から不良ブロックのブロックアドレスが入力された場合に、アドレス変換回路が該ブロックアドレスを冗長ブロックのブロックアドレスに変換し、冗長ブロックを選択することによって不良ブロックを救済するものであり、フューズ回路によるチップ面積の増大やアクセスタイムの増大の低減を図るものである。
【０００９】
しかし、上記特許文献１に記載の冗長救済技術では、半導体記憶装置内に用意された冗長ブロックの数以下の不良ブロックしか救済できないという問題点がある。このため、複数の半導体記憶装置を１つのパッケージに搭載した場合は、１つでも冗長ブロック数以上の不良ブロックが存在する半導体記憶装置があると、該半導体記憶装置を搭載したパッケージ全体が不良として廃棄されてしまうという問題があった。
【００１０】
これに対し、複数のメモリブロックと冗長ブロックからなる複数のメモリユニットと、各メモリユニットの全ての不良ブロックについて、該不良ブロックを特定する不良アドレスを、対応する冗長ブロックを特定するアドレスに置き換えるコントローラを備えた半導体記憶装置がある（例えば、特許文献２参照）。この冗長救済技術は、メモリユニット全体を一括して管理するものであり、ブロック単位で冗長救済を行うメモリユニット特有の冗長救済技術である。
【００１１】
【特許文献１】特開２００１−２５６７９３号公報
【特許文献２】特開平１０−２７１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献２に記載の半導体記憶装置は、メモリユニット全体を一括して管理することから、他の半導体記憶装置の冗長ブロックを有効に活用することはできるが、全ての不良ブロックについてアドレス変換を行う必要があり、アドレス変換のためにアクセスタイムが増加し、また、冗長救済回路の作製に手間が掛かるといった問題があった。尚、近年、複数の半導体記憶装置を１つのパッケージに搭載して、使用されることが多くなってきていることから、より歩留まりの向上を図ることができ、且つ、冗長救済アルゴリズムを簡素化できる冗長救済技術が望まれている。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、他の半導体記憶装置の使用されていない冗長救済メモリ領域を活用するとともに、冗長救済アルゴリズムを簡素化して歩留まりの向上を図ることができる冗長救済技術を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルを行方向及び列方向に複数マトリクス状に配列してなるメモリセルアレイを少なくとも１つ備える半導体記憶装置であって、前記メモリセルアレイで規定される全メモリ領域が複数のメモリ領域に区分され、特定の前記メモリ領域内に不良メモリセルが存在する場合に、前記不良メモリセルを含む前記不良メモリ領域を冗長救済するための少なくとも１つの救済メモリ領域と、前記不良メモリ領域を特定する不良アドレスを記憶するための不良アドレス記憶手段と、入力アドレスで特定される前記メモリ領域のアドレスと前記不良アドレスとを比較し、前記入力アドレスが前記不良アドレスと一致する場合に、対応する前記救済メモリ領域を選択する比較回路と、を備えてなり、前記比較回路は、アドレス入力で特定される前記メモリ領域のアドレスが、前記不良アドレス記憶手段に記憶された前記不良アドレスと一致しない場合でも、外部からの救済メモリ領域を選択する救済メモリ領域選択信号を受け付けると、対応する前記救済メモリ領域を選択することを特徴とする。
【００１５】
上記目的を達成するための本発明に係る外部コントローラは、複数の上記特徴の半導体記憶装置に対し、前記救済メモリ領域選択信号を各別に出力する外部コントローラであって、前記各半導体記憶装置における前記不良メモリ領域の内、他の前記半導体記憶装置の前記救済メモリ領域を利用する前記不良メモリ領域を特定する特定不良アドレスを記憶するための特定不良アドレス記憶部と、前記特定不良アドレス記憶部に記憶された前記各特定不良アドレスと入力アドレスとを比較し、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体装置に前記救済メモリ領域選択信号を出力する比較部と、前記比較部において、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体記憶装置にチップ選択信号を出力する選択信号発生部と、を備えることを特徴とする。
【００１６】
上記目的を達成するための本発明に係る記憶装置は、複数の上記特徴の半導体記憶装置と、上記特徴の外部コントローラとを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体記憶装置を、外部からの救済メモリ領域を選択する救済メモリ領域選択信号により、救済メモリ領域を選択可能に構成したので、同一デバイス内で未使用の救済メモリ領域をより有効活用できるとともに、アドレス変換をする必要がなく、アドレス変換に係る手間を省き、冗長救済アルゴリズムを簡素化することができる。また、半導体記憶装置単体でも使用可能であることから、本発明に係る半導体記憶装置の使用範囲を拡大でき、記憶装置の設計自由度を高めることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る記憶装置（以下、適宜「本発明装置」と称する）、半導体記憶装置、外部コントローラの実施形態を図面に基づいて説明する。
【００１９】
〈第１実施形態〉
本発明装置は、図１に示すように、複数の半導体記憶装置５と、外部コントローラ１とを備えて構成される。本実施形態では、１つのパッケージ内に２つの半導体記憶装置５ａ、５ｂを搭載し、一方の半導体記憶装置５内では救済できなかった不良ブロックを他方の半導体記憶装置５の冗長ブロックで置き換える場合を考える。
【００２０】
先ず、本発明に係る半導体記憶装置５の構成について図２を基に説明する。
【００２１】
半導体記憶装置５は、メモリセルを行方向及び列方向に複数マトリクス状に配列してなるメモリセルアレイを少なくとも１つ備えており、メモリセルアレイとしてのメモリブロックＢ１〜Ｂ４、救済メモリ領域としての冗長ブロックＢ５、不良アドレス記憶手段５１、及び、比較回路としてのアドレスマッチ回路５３を備えている。また、本実施形態のメモリセルは、半導体記憶装置５の本来の機能を実現するための回路として、アドレスバッファ５２、アドレスデコーダ５４、センスアンプ５５、及び、出力バッファ５６を備えている。また、夫々の半導体記憶装置５には、外部アドレス信号及び救済メモリ領域選択信号が共通に入力され、また、チップ選択信号であるＣＥ信号が夫々に入力される。
【００２２】
本実施形態の半導体記憶装置５は、図２に示すように、ブロックＢ１〜ブロックＢ４の４つのメモリブロックと１つの救済用の冗長ブロックＢ５を備えている。ブロックＢ１〜ブロックＢ４及び冗長ブロックＢ５は同じサイズであり、冗長ブロックＢ５によってブロックＢ１〜ブロックＢ４の内の１つの不良ブロックを冗長救済可能となっている。よって、本実施形態では、ブロック単位で冗長救済を行う場合、具体的には、特定のメモリブロック（メモリ領域）において、不良が生じた場合に、該メモリブロックを冗長ブロックＢ５で置き換えて冗長救済する場合について説明する。また、半導体記憶装置５は、予め機能評価テストされており、機能評価テストの結果に基づいて、不良メモリセルが存在する不良メモリブロックを特定する不良アドレスが事前に明確になっている。尚、本実施形態では、半導体記憶装置５ａのブロックＢ２とブロックＢ４が不良ブロックであり、半導体記憶装置５ｂには不良ブロックは存在しないことが事前に明確になっている場合を想定して説明する。
【００２３】
不良アドレス記憶手段５１は、不良メモリ領域を特定する不良アドレスを記憶する。ここでの不良アドレスは、事前の機能評価テストにより明らかになった不良アドレスである。本実施形態において、半導体記憶装置５ａの不良アドレス記憶手段５１には、ブロックＢ２及びブロックＢ４の不良アドレスの内、同一デバイス内の冗長ブロックＢ５で救済する方のブロック（ここでは、ブロックＢ２）の不良アドレスを記憶している。他方のブロック（ここでは、ブロックＢ４）のアドレスは、外部コントローラ１の特定不良アドレス記憶部２に記憶させるまでの間、機能評価テストを行ったテスタ等に一時的に保存しておく、或いは、半導体記憶装置５ａ、５ｂのメモリアレイ内に記憶しておく。半導体記憶装置５ｂの不良アドレス記憶手段５１には、不良アドレスは記憶されていない。
【００２４】
アドレスマッチ回路５３は、アドレス入力で特定されるメモリブロックのアドレスが、不良アドレス記憶手段５１に記憶された不良アドレスと一致しない場合でも、外部からの冗長ブロックＢ５（救済メモリ領域）を選択する救済メモリ領域選択信号を受け付けると、対応する冗長ブロックＢ５を選択する。更に、アドレスマッチ回路５３は、従来の冗長救済機能として、入力アドレスで特定されるメモリブロックのブロックアドレスと不良アドレスとを比較し、ブロックアドレスが不良アドレスと一致する場合に、対応する冗長ブロックＢ５を選択する。
【００２５】
次に、半導体記憶装置５の動作について図２を基に説明する。
【００２６】
半導体記憶装置５において、救済メモリ領域選択信号が“１”のとき、ＣＥ信号（チップ選択信号）が“１”になると、アドレスマッチ回路５３は、冗長ブロック選択信号ＲＳを出力し、入力されたブロックアドレスに関係なく冗長ブロックＢ５を選択する。また、救済メモリ領域選択信号が“０”のとき、ＣＥ信号が“１”になると、アドレスデコーダ５４により、入力されるブロックアドレスによって特定されるブロックを選択する。ここで、選択されたブロックが不良ブロックであり、当該不良アドレスが不良アドレス記憶手段５１に記憶されている場合は、アドレスマッチ回路５３は、冗長ブロック選択信号ＲＳを出力し、冗長ブロックＢ５によって置き換える。
【００２７】
より具体的には、本実施形態では、半導体記憶装置５ａのブロックＢ２については、従来の救済方法を用いて半導体記憶装置５ａの冗長ブロックＢ５によって置き換えることで冗長救済する。半導体記憶装置５ａのブロックＢ４については、半導体記憶装置５ａの冗長ブロックＢ５によって置き換えることはできないため、半導体記憶装置５ｂの冗長ブロックＢ５によって置き換えることで冗長救済する。
【００２８】
半導体記憶装置５ａは、ＣＥ信号が“１”となり、ブロックＢ１、Ｂ３に対応するブロックアドレスが入力された場合に、それ以外の制御信号、例えば、半導体記憶装置５からデータを出力するときに入力されるＯＥ信号、或いは、半導体記憶装置５にデータを入力するときに入力されるＷＥ信号（図示せず）を入力することにより、ブロックＢ１、ブロックＢ３夫々のデータを読み出し或いは書き込むことができる。また、半導体記憶装置５ａは、ＣＥ信号が“１”となり、ブロックＢ２に対応するブロックアドレスが入力された場合は、ブロックＢ２は不良ブロックであるため、ブロックＢ２に対して読み出し或いは書き込みを行わず、その代わりに冗長ブロックＢ５に対して読み出し或いは書き込みを行う。これによって、半導体記憶装置５ａのブロックＢ４以外は、外部から読み出し或いは書き込みの要求に対し、誤りなく読み出し或いは書き込みを行うことができる。
【００２９】
半導体記憶装置５ｂは、救済メモリ領域選択信号が“１”の場合に、入力アドレスが不良アドレス記憶手段５１に記憶された不良アドレスと一致しない場合でも、対応する救済メモリ領域（冗長ブロックＢ５）を選択する。具体的には、ＣＥ信号（チップ選択信号）が“１”になったときに、救済メモリ領域選択信号が“１”の場合、アドレスマッチ回路５３は、冗長ブロック選択信号ＲＳを出力し、冗長ブロックＢ５を選択する。
【００３０】
また、半導体記憶装置５ｂは、救済メモリ領域選択信号が“０”の場合、通常動作を行う。具体的には、ＣＥ信号が“１”となり、ブロックＢ１〜ブロックＢ４に対応するブロックアドレスが入力された場合に、それ以外の制御信号、即ち、ＯＥ信号或いはＷＥ信号（図示せず）を入力することにより、ブロックＢ１〜ブロックＢ４夫々のデータを読み出し或いは書き込むことができる。
【００３１】
続いて、本発明に係る外部コントローラ１について図１及び図３、図４を基に説明する。ここで、本実施形態の外部コントローラ１は、半導体記憶装置５ａ、５ｂとは別に製造された後、同じパッケージ内に実装され、パッケージ内部で結線される。尚、予め外部コントローラ１を内蔵した記憶装置を製造するように構成しても良い。
【００３２】
外部コントローラ１は、半導体記憶装置５ａ、５ｂに対し、救済メモリ領域選択信号を各別に出力するように構成され、特定不良アドレス記憶部２、比較部としてのアドレスマッチ回路３、及び、選択信号発生部としてのＣＥ信号発生回路４を備えている。
【００３３】
特定不良アドレス記憶部２は、例えば、マスクＲＯＭセル、ＥＥＰＲＯＭセル、ヒューズＲＯＭセル等の不揮発性の記憶素子で構成され、半導体記憶装置５における不良メモリ領域の内、他の半導体記憶装置５の救済メモリ領域を利用する不良メモリ領域を特定する特定不良アドレスを記憶する。特定不良アドレス記憶部２は、半導体記憶装置５がテストされ不良アドレスが明確になった後、そのアドレス情報が記憶される。尚、半導体記憶装置５ａ、５ｂのテスト検査後から、特定不良アドレス記憶部２に特定不良アドレスを記憶させるまでの間は、当該特定不良アドレスに係る情報は、テスタ内部、若しくは、半導体記憶装置５ａ或いは半導体記憶装置５ｂに記憶される。
【００３４】
特定不良アドレス記憶部２は、より詳細には、他の半導体記憶装置５の冗長ブロックＢ５によって置き換えるべき不良ブロックが存在するチップ番号Ｃ及びそのアドレスＡ（特定不良アドレス）を記憶する。ここで、図５（ａ）は、特定不良アドレス記憶部２のデータ構造を示しており、最上位ビットにチップ番号Ｃ、下位ビットにアドレスＡが不揮発的に格納される構成となっている。尚、本実施形態では、２つの半導体記憶装置５が搭載されていることから、チップ番号Ｃを記憶するデータ長を１ビットとする。そして、不良ブロックが半導体記憶装置５ａに存在する場合はチップ番号Ｃ＝０とし、半導体記憶装置５ｂに存在する場合はチップ番号Ｃ＝１として、救済アドレス記憶部２に記憶する。
【００３５】
本実施形態では、半導体記憶装置５ａのブロックＢ４を半導体記憶装置５ｂの冗長ブロックＢ５で救済することから、特定不良アドレス記憶部２には、図５（ｂ）に示すように、チップ番号Ｃのフィールドが“０”、不良ブロックアドレスＡのフィールドがブロックＢ４のアドレスとなるレコードが記憶される。
【００３６】
アドレスマッチ回路３は、特定不良アドレス記憶部２に記憶された各特定不良アドレスと入力アドレスとを比較し、入力アドレスと一致する特定不良アドレスがある場合に、対応する冗長ブロックＢ５（救済メモリ領域）を有する半導体記憶装置５に救済メモリ領域選択信号を出力する。
【００３７】
ここで、図３は、アドレスマッチ回路３の具体的な構成例を示している。図３に示すように、本実施形態のアドレスマッチ回路３は、比較器３１を備える。比較器３１は、外部入力アドレスと特定不良アドレス記憶部２から出力された特定不良アドレスとが一致した時に“１”を出力し、これ以外の場合は“０”を出力する。本実施形態では、アドレスマッチ回路３の比較器３１は、外部入力アドレスが半導体記憶装置５ａのブロックＢ４を特定するアドレスである場合に、“１”を出力する。
【００３８】
また、アドレスマッチ回路３は、特定不良アドレス記憶部２からの出力と、外部からの外部ＣＥ１信号、外部ＣＥ２信号、チップ番号、及び、外部入力アドレスとが入力され、救済メモリ領域選択信号を出力する。即ち、外部ＣＥ１信号、外部ＣＥ２信号、チップ番号、及び、外部入力アドレス信号によって、他方の半導体記憶装置５の冗長ブロックＢ５に置き換えるべき不良ブロックが選択された場合、救済メモリ領域選択信号を出力する。
【００３９】
続いて、本実施形態のアドレスマッチ回路３の動作について図３を基に説明する。半導体記憶装置５ｂの冗長ブロックＢ５に置き換えるべき不良ブロックが半導体記憶装置５ａに存在する場合には、特定不良アドレス記憶部２に記憶された特定不良アドレスのチップ番号Ｃには“０”が記憶されており、外部ＣＥ１信号が“１”、外部ＣＥ２信号が“０”となった時に、ノードＮ１及びＮ２がともに“０”となる。更に、外部入力アドレスが特定不良アドレス記憶部２から出力された特定不良アドレスと一致すると、比較器３１の出力が“１”、ノードＮ３が“０”となり、救済メモリ領域選択信号が“１”となる。同様に、半導体記憶装置５ａの冗長ブロックＢ５に置き換えるべき不良ブロックが半導体記憶装置５ｂに存在する場合には、特定不良アドレス記憶部２に記憶された特定不良アドレスのチップ番号Ｃには“１”が記憶されており、外部ＣＥ１信号が“０”、外部ＣＥ２信号が“１”となった時に、ノードＮ１及びＮ２がともに“０”となる。更に、外部入力アドレスが特定不良アドレス記憶部２から出力された特定不良アドレスと一致すると、比較器３１の出力が“１”、ノードＮ３が“０”となり、救済メモリ領域選択信号が“１”となる。何れの場合でも、外部ＣＥ１信号及び外部ＣＥ２信号がともに“０”の時は、救済メモリ領域選択信号は“０”である。
【００４０】
本実施形態では、半導体記憶装置５ａに入力される外部ＣＥ１が“１”、半導体記憶装置５ｂに入力される外部ＣＥ２が“０”、外部入力アドレスが半導体記憶装置５ａのブロックＢ４を特定するアドレスである場合に、救済メモリ領域選択信号が“１”となる。詳細には、図３において、チップ番号Ｃが“０”であることから、外部ＣＥ１信号が“１”、外部ＣＥ２信号が“０”となった時に、ノードＮ１及びＮ２がともに“０”となる。更に、外部入力アドレスが半導体記憶装置５ａのブロックＢ４を特定するアドレスのとき、比較器３１の出力が“１”、ノードＮ３が“０”となり、救済メモリ領域選択信号が“１”となる。
【００４１】
ＣＥ信号発生回路４は、アドレスマッチ回路３において、入力アドレスと一致する特定不良アドレスがある場合に、対応する冗長ブロックＢ５を有する半導体記憶装置５にチップ選択信号を出力する。
【００４２】
ここで、図４は、ＣＥ信号発生回路４の具体的な構成例を示している。図４に示すように、本実施形態のＣＥ信号発生回路４は、救済メモリ領域選択信号が“０”の場合、外部ＣＥ１信号及び外部ＣＥ２信号がそのまま、夫々内部ＣＥ１信号及び内部ＣＥ２信号として出力される。救済メモリ領域選択信号が“１”の場合は、外部ＣＥ１信号が内部ＣＥ２信号として出力され、外部ＣＥ２信号が内部ＣＥ１信号として出力される。
【００４３】
尚、本実施形態の救済メモリ領域選択信号は、他の半導体記憶装置５の冗長ブロックＢ５を用いて冗長救済すべきブロックが選択されたことを示すものであり、全ての半導体記憶装置５に共通に入力される。未使用の冗長ブロックＢ５がある半導体記憶装置５（ここでは、半導体記憶装置５ｂ）では、救済メモリ領域選択信号とともに、ＣＥ信号が入力されている場合にのみ冗長ブロックＢ５を選択する。これによって、半導体記憶装置５を択一的に選択することができる。
【００４４】
〈別実施形態〉
次に、本発明装置及び本発明方法の別実施形態について説明する。
〈１〉上記実施形態では、各半導体記憶装置５に含まれるメモリブロックの数は同じ構成としたが、これに限定する必要はない。同様に、上記実施形態では、各半導体記憶装置５に含まれる冗長ブロックの数を同じに構成したが、これに限られるものではない。本発明は、記憶装置の構成や機能に応じて適宜任意の数のメモリブロック及び冗長ブロックを設けた半導体記憶装置５を備える記憶装置に適用できる。
【００４５】
尚、冗長ブロックが２以上ある半導体記憶装置５を搭載する場合は、例えば、救済メモリ領域選択信号を冗長ブロック数に応じたビット数のデータとすることで、半導体記憶装置５内の何れの冗長ブロックを選択するかを特定することができる。
【００４６】
〈２〉上記各実施形態では、ブロック単位で冗長救済を行う場合、即ち、救済単位がブロック単位である場合について説明したが、これに限られるものではない。行単位或いは列単位を救済単位とする冗長ロー或いは冗長カラム救済の場合も、同様に実現できる。この場合は、外部コントローラ１の特定不良アドレス記憶部２に、不良ロー或いは不良カラムを特定するアドレスとチップ番号を記憶させる。外部コントローラ１は、外部から、他の半導体記憶装置５の救済メモリ領域を利用する不良ロー或いは不良カラムを特定するアドレスが入力された場合は、該不良ロー或いは不良カラムに対応する救済メモリ領域を有する半導体記憶装置５に対しチップ選択信号及び救済メモリ領域選択信号を出力する。これによって、不良ロー或いは不良カラムに対応する救済メモリ領域を有する半導体記憶装置５において、冗長ロー或いは冗長カラムが選択される。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る記憶装置の一実施形態を示すブロック図
【図２】本発明に係る半導体記憶装置の一例を示すブロック図
【図３】本発明に係る記憶装置のアドレスマッチ回路の一例を示す回路図
【図４】本発明に係る記憶装置のＣＥ選択信号発生回路の一例を示す回路図
【図５】本発明に係る特定不良アドレス記憶部のデータ構造を示す模式図
【図６】従来技術に係る半導体記憶装置の一例を示すブロック図
【図７】従来技術に係る記憶装置の一例を示すブロック図
【符号の説明】
【００４８】
１：    本発明に係る外部コントローラ
２：    救済アドレス記憶部
３：    アドレスマッチ回路
４：    ＣＥ信号発生回路
５：    本発明に係るメモリデバイス
６：    外部コントローラ
７：    メモリデバイス
３１：  比較器
５１：  不良アドレス記憶手段
５２：  アドレスバッファ
５３：  アドレスマッチ回路
５４：  アドレスデコーダ
５５：  センスアンプ
５６：  出力バッファ
７１：  不良アドレス記憶手段
７２：  アドレスバッファ
７３：  アドレスマッチ回路
７４：  アドレスデコーダ
７５：  センスアンプ
７６：  出力バッファ
【図１】
2006323923.tif 000003
【図２】
2006323923.tif 000004
【図３】
2006323923.tif 000005
【図４】
2006323923.tif 000006
【図５】
2006323923.tif 000007
【図６】
2006323923.tif 000008
【図７】
2006323923.tif 000009