(57)【要約】【課題】トランジスタを構成するゲート電極の空乏化が抑制され、電気的特性の安定したトランジスタを有する半導体装置を提供する。【解決手段】本発明の半導体装置１は、半導体基板５と、半導体基板５上に設けられた、第１ゲート絶縁膜２４および第１ゲート長Ｌ１を有する第１ゲート電極２６が順に積層されてなる第１ゲート電極部１６を備える第１トランジスタ１０と、半導体基板５上に設けられた、第２ゲート絶縁膜３２および第１ゲート長Ｌ１より短い第２ゲート長Ｌ２を有する第２ゲート電極３０が順に積層されてなる第２ゲート電極部２０を備える第２トランジスタ１２と、を含む。第１ゲート電極２６を構成するポリシリコン粒子のグレインサイズは、第２ゲート電極３０を構成するポリシリコン粒子のグレインサイズよりも大きくなっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた、第１ゲート絶縁膜および第１ゲート長を有する第１ゲート電極が順に積層されてなる第１ゲート電極部を備える第１トランジスタと、
前記半導体基板上に設けられた、第２ゲート絶縁膜および前記第１ゲート長より短い第２ゲート長を有する第２ゲート電極が順に積層されてなる第２ゲート電極部を備える第２トランジスタと、
を含み、
前記第１ゲート電極を構成するポリシリコン粒子のグレインサイズは、前記第２ゲート電極を構成するポリシリコン粒子のグレインサイズよりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極のゲート幅は、各々のゲート長に応じて制限されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極は、下記（ａ）乃至（ｃ）のいずれかの条件を満たすことを特徴とする半導体装置；
（ａ）ゲート長：０．１μｍ未満、
（ｂ）ゲート長：０．１μｍ以上０．２μｍ未満、ゲート幅：１００００μｍ以下、
（ｃ）ゲート長：０．２μｍ以上、ゲート幅：１０００μｍ以下。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体基板上に、前記第１トランジスタおよび前記第２トランジスタを含む複数個のトランジスタが形成されており、
前記複数のトランジスタから２つのトランジスタを任意に選択した場合に、２つのトランジスタを構成する２つのゲート電極は、下記（ａ）乃至（ｃ）のいずれかの条件を満たすことを特徴とする半導体装置；
（ａ）ゲート長：０．１μｍ未満、
（ｂ）ゲート長：０．１μｍ以上０．２μｍ未満、ゲート幅：１００００μｍ以下、
（ｃ）ゲート長：０．２μｍ以上、ゲート幅：１０００μｍ以下。
【請求項５】
請求項４に記載の半導体装置において、
前記複数のトランジスタのいずれもが、上記（ａ）乃至（ｃ）のいずれかの条件を満たすことを特徴とする半導体装置。
【請求項６】
請求項２乃至５のいずれかに記載の半導体装置において、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の膜厚は、２ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項２乃至５のいずれかに記載の半導体装置において、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の膜厚は、１．６ｎｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置において、
前記第１トランジスタおよび前記第２トランジスタが、Ｎ型ＭＯＳＦＥＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート長の異なる複数のトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置を図９に示す。半導体装置１００は、半導体基板１０５上に、第１トランジスタ１１０と、第２トランジスタ１１２と、を備える。第１トランジスタ１１０は、第１ゲート絶縁膜１２４および第１ゲート電極１２６が順に積層されてなる第１ゲート電極部１１６を備え、第２トランジスタ１１２は、第２ゲート絶縁膜１３２および第２ゲート電極１３０が順に積層されてなる第２ゲート電極部１２０を備える。第１トランジスタ１１０と、第２トランジスタ１１２との間には、半導体基板１０５中に素子分離層１１４が形成されている。第１トランジスタ１１０および第２トランジスタ１１２は、半導体基板１０５の表層に一対の不純物拡散層１１８，１２２が各々形成されている。第１および第２ゲート電極１２６，１３０の側壁には、各々サイドウォール１２８，１３４が形成されている。
図１０（ａ）（ｂ）に、第１ゲート電極部１２６および第２ゲート電極部１３０の概略断面図を示す。なお、サイドウォール１２８，１３４の図示を省略する。この半導体装置１００においては、第１ゲート電極１２６を構成するポリシリコン粒子１３６のグレインサイズは、第２ゲート電極１３０を構成するポリシリコン粒子１３８のグレインサイズよりも大きくなるように調整されている。これらの第１ゲート電極１２６および第２ゲート電極１３０は、ポリシリコン粒子の粒界に不純物を拡散させることによって形成される。
【特許文献１】特開２００４−３５６５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【０００４】
図１０（ａ）に示すように、ポリシリコン粒子のグレインサイズに対して相対的にゲート長が短い場合には、第１ゲート電極１２６中の不純物拡散経路の数が少なくなる。これにより、第１ゲート電極１２６において不純物拡散経路が存在しない箇所が発生したり、不純物拡散経路の数にバラツキが生じる。そのため、第１ゲート電極１２６において不純物の拡散濃度にバラツキが生じることにより空乏化が生じ、第１トランジスタ１１０の電気的特性が低下する傾向があった。
【０００５】
このような状況から、トランジスタを構成するゲート電極の空乏化が抑制され、電気的特性の安定したトランジスタを有する半導体装置が求められていた。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板と、前記半導体基板上に設けられた、第１ゲート絶縁膜および第１ゲート長を有する第１ゲート電極が順に積層されてなる第１ゲート電極部を備える第１トランジスタと、前記半導体基板上に設けられた、第２ゲート絶縁膜および前記第１ゲート長より短い第２ゲート長を有する第２ゲート電極が順に積層されてなる第２ゲート電極部を備える第２トランジスタとを含み、前記第１ゲート電極を構成するポリシリコン粒子のグレインサイズは、前記第２ゲート電極を構成するポリシリコン粒子のグレインサイズよりも大きい半導体装置が提供される。
【０００７】
本発明によれば、トランジスタを構成するゲート電極の空乏化が抑制され、トランジスタの電気的特性を安定化させることができ、信頼性の高い半導体装置を実現することができる。このようなゲート電極を備える半導体装置は、後述する実施例のように所定のアニール条件を用いることにより製造することができる。
ここで、本発明においてポリシリコン粒子の「グレインサイズ」とは、ゲート電極の断面を電子顕微鏡で観察した場合における、ポリシリコン粒子の数平均粒子径を意味する。
【発明の効果】
【０００８】
本発明の半導体装置において、第１ゲート電極を構成するポリシリコン粒子のグレインサイズは、第１ゲート電極の第１ゲート長より短い第２ゲート長を有する第２ゲート電極を構成するポリシリコン粒子のグレインサイズよりも大きい。そのため、これらのゲート電極を備える複数のトランジスタは、トランジスタを構成するゲート電極の空乏化が抑制され、トランジスタの電気的特性を安定化することができ、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１に、本実施形態における半導体装置１の上面図を示す。半導体装置１は、半導体基板上に、アナログ回路２とデジタル回路３，４とを備えている。アナログ回路２は、第１トランジスタを有する素子領域を含んで形成されており、デジタル回路３，４は、いずれかに第２トランジスタを有する素子領域を含んで形成されている。なお、本実施形態においては、デジタル回路３に、第２トランジスタを備える素子領域を含む態様によって説明する。
【００１１】
図１に示される半導体装置１のＡ−Ａ'線断面図を図２に示す。図２に示される半導体装置１の要部上面図を図３に示す。
【００１２】
図２に示すように、半導体装置１は、半導体基板５上に、第１トランジスタ１０と、第２トランジスタ１２と、を備える。第１トランジスタ１０は、第１ゲート絶縁膜２４および第１ゲート電極２６が順に積層されてなる第１ゲート電極部１６を備え、第２トランジスタ１２は、第２ゲート絶縁膜３２および第２ゲート電極３０が順に積層されてなる第２ゲート電極部２０を備える。第１トランジスタ１０と、第２トランジスタ１２との間には、半導体基板５中に素子分離層１４が形成されている。第１トランジスタ１０および第２トランジスタ１２は、半導体基板５の表層に一対の不純物拡散層１８，２２が各々形成されている。第１および第２ゲート電極の側壁には、各々サイドウォール２８，３４が形成されている。第１ゲート電極２６の第１ゲート長Ｌ１は、第２ゲート電極３０の第２ゲート長Ｌ２よりも長くなるように形成されている。
【００１３】
半導体装置１において、半導体基板５上に形成された、第１ゲート電極２６および第２ゲート電極３０の概略断面図を図４に示す。なお、サイドウォール等の図示を省略する。図４に示すように、第１ゲート電極２６を構成するポリシリコン粒子３６のグレインサイズは、第２ゲート電極３０を構成するポリシリコン粒子３８のグレインサイズよりも大きい。
【００１４】
半導体装置１において、上述のように、ゲート電極のゲート長に応じて、グレインサイズが異なるポリシリコン粒子でゲート電極が構成されている。そのため、ゲート電極の空乏化がほとんど発生することがなく、トランジスタの電気的特性が安定する。
【００１５】
一方、特許文献１に記載の半導体装置においては、第１ゲート電極１２６のゲート長と、第２ゲート電極１３０のゲート長とをいずれも等しくして、ポリシリコン粒子のグレインサイズのみを制御している。そのため、図１１に示すように、ポリシリコン粒子１４０のグレインサイズに対して、相対的にゲート長が非常に長くなる場合が存在する。この場合、ゲート電極内における不純物拡散経路が複雑かつ長くなる。そのため、不純物がゲート絶縁膜近傍にまで拡散しない経路が存在することとなり、ゲート電圧印加時に、第２ゲート電極１３０に空乏化が起こりやすい。これにより、第１ゲート電極１２６の電気的特性が低下する傾向がある。
【００１６】
これとは逆に、ポリシリコン粒子１３６のグレインサイズに対して、相対的にゲート長が短くなる場合が存在する（図１０（ａ））。この場合、第１ゲート電極１２６において不純物拡散経路が存在しない箇所が発生したり、不純物拡散経路の数にバラツキが生じる。そのため、第１ゲート電極１２６において不純物の拡散濃度にバラツキが生じることにより部分的に空乏化が生じ、第１トランジスタ１１０の電気的特性が低下する傾向がある。
【００１７】
このように、ゲート電極を構成するポリシリコン粒子のグレインサイズのみを制御してもトランジスタの電気的特性が低下する傾向があった。
【００１８】
このような状況下において、本願発明者は鋭意研究したところ、第１ゲート電極２６の第１ゲート長Ｌ１が、第２ゲート電極３０の第２ゲート長Ｌ２よりも長い場合に、第１ゲート電極２６を構成するポリシリコン粒子のグレインサイズを、第２ゲート電極３０を構成するポリシリコン粒子のグレインサイズよりも大きくすることにより、ゲート電極の電気的特性が安定することを見いだした。つまり、このようにゲート電極を構成することにより、ゲート電極のゲート長に対するポリシリコンの数を最適化することができ、不純物の拡散経路の数を最適化することができることを見いだした。具体的には、第１ゲート電極２６においては、図４（ａ）に示すように、第１ゲート電極２６中の不純物拡散経路を最適な数にすることにより、不純物の拡散が容易となり、空乏化を防止することができる。さらに、第２ゲート電極３０においては、図４（ｂ）に示すように、第２ゲート電極３０中の不純物拡散経路が確保されるため、不純物濃度のばらつきが改善され、部分的な空乏化を防止することができる。
【００１９】
このような、ゲート電極の空乏化によるトランジスタの電気的特性の低下はＮ型ＭＯＳＦＥＴにおいて、顕著になる傾向がある。しかしながら、本実施形態のように、第１ゲート電極２６を備える第１トランジスタ１０と、第２ゲート電極３０を備える第２トランジスタ１２とを、いずれもＮ型ＭＯＳＦＥＴとして用いれば、このような問題は発生しない。
【００２０】
このような、ゲート長に応じてポリシリコン粒子のグレインサイズが異なるゲート電極は、通常の調製方法のように、不純物をドープした後に単に熱処理するだけでは形成することができず、好適に設定された熱処理条件を適用することが重要となる。
【００２１】
以下、本実施形態における半導体装置１の製造方法を説明する。
【００２２】
具体的には、まず、半導体基板５上に絶縁膜を形成し、絶縁膜上に熱ＣＶＤ法等により、シリコン膜を成膜する。熱ＣＶＤ法において、シラン（ＳｉＨ４）ガスを用い、温度５５０℃乃至６００℃程度の範囲で行うことにより、アモルファスシリコンからなる膜が形成される。一方、温度６００℃乃至６５０℃程度の範囲で行うことにより、ポリシリコンからなる膜を形成してもよい。シリコン膜を成膜した後、所定の形状にパターニングされたレジスト膜を用い、従来公知のリソグラフィ工程により、ゲート絶縁膜とシリコン層とが積層された構造を形成する。具体的には、図２に示すように、第１ゲート長Ｌ１である第１ゲート電極２６、および第２ゲート長Ｌ２である第２ゲート電極３０のサイズとなるようにシリコン層をエッチングする。エッチング工程を行った後、窒素雰囲気下で、温度約１０００℃、１０秒間程度ランプアニールを行う。そして、従来公知の方法により、シリコン膜中に所定の不純物をドープし、第１ゲート電極２６と第２ゲート電極３０を作成する。
【００２３】
このように、ゲート長を制御し、さらに所定のアニール条件でゲート電極を形成することにより、ゲート長に応じてポリシリコン粒子のグレインサイズが異なるゲート電極を得ることができる。
【００２４】
一方、特許文献１に記載の半導体装置においては、半導体基板上に、非晶質シリコン層を形成したのち、第１ゲート電極が形成される側の非晶質シリコン層にシリコンイオン等を注入する必要がある。これにより、後のアニール工程において、非晶質シリコン層の固相成長開始時間を遅らせ、大粒径のポリシリコン粒子を得ることができると記載されている。しかしながら、シリコンイオン等の注入量によりポリシリコン粒子の粒径を制御するのは極めて困難であり、さらに工程が増加する問題もあった。
【００２５】
これに対し、第１ゲート電極および第２ゲート電極における、ポリシリコン粒子のグレインサイズは、所定のアニール条件を用いることにより、ゲート長に応じてセルフアライン的に調整される。つまり、ゲート長を変化させるだけで、ポリシリコン粒子のグレインサイズを調整することができ、さらに半導体装置を製造する際に工程数を増やす必要がない。
【００２６】
この本実施形態の半導体装置においては、上記効果が得られるものの、ゲート絶縁膜の膜厚が２ｎｍ以下になると、ゲート絶縁膜の耐圧性の劣化が顕著になる傾向がある。図５は、Ｎ型ＭＯＳＦＥＴにおける「ゲート絶縁膜の膜厚」と「耐圧性の不良率」との関係を説明するグラフである。ゲート電極のゲート長を１μｍ、ゲート幅を１０００μｍとした。図５から明らかなように、ゲート絶縁膜の膜厚が２ｎｍ以下、特に１．６ｎｍ以下とすると、耐圧性の不良率が増加することが確認される。本発明者らは、さらに詳細な検討を行って、ゲート電極のゲート長が長くなると、ゲート絶縁膜の耐圧性が低下し、トランジスタの不良率が増加するということを見いだした。
【００２７】
そこで本発明者らは、さらに鋭意研究した結果、第１トランジスタ１０および第２トランジスタ１２において、第１ゲート電極２６の第１ゲート長Ｌ１およびゲート幅Ｗ１、および第２ゲート電極３０の第２ゲート長Ｌ２およびゲート幅Ｗ２が所定の条件を満たすことにより、耐圧性の不良率が低減され、トランジスタの不良率が低減されることを見いだした。
【００２８】
すなわち、半導体装置１において、第１ゲート電極２６の第１ゲート長Ｌ１およびゲート幅Ｗ１、および第２ゲート電極３０の第２ゲート長Ｌ２およびゲート幅Ｗ２が、下記（ａ）乃至（ｃ）のいずれかの条件を満たすように構成する。
（ａ）ゲート長：０．１μｍ未満、
（ｂ）ゲート長：０．１μｍ以上０．２μｍ未満、ゲート幅：１００００μｍ以下、
（ｃ）ゲート長：０．２μｍ以上、ゲート幅：１０００μｍ以下
【００２９】
このような条件を満たすように第１ゲート電極２６および第２ゲート電極３０を形成することにより、トランジスタの不良率が軽減され、信頼性の高い半導体装置を提供することができる。
【００３０】
また、第１トランジスタ１０および第２トランジスタ１２を含む複数個のトランジスタを有する半導体装置１から、２つのトランジスタを任意に選択した場合に、２つのトランジスタを構成する２つのゲート電極が、上記（ａ）乃至（ｃ）のいずれかの条件を満たすように構成することができる。さらに複数のトランジスタのいずれもが、上記（ａ）乃至（ｃ）のいずれの条件を満たすように構成することもできる。このように半導体装置１を構成することにより、トランジスタの不良率が大幅に軽減され、さらに信頼性の高い半導体装置を提供することができる。
なお、半導体装置において、ゲート絶縁膜の膜厚が１ｎｍ未満になると、ゲート絶縁膜の耐圧性の劣化が顕著になり、ゲート幅の制限を行っても、その効果が現れない傾向がある。図６に、半導体装置のＮ型ＭＯＳＦＥＴにおいて、ゲート電極のゲート長を０．０５μｍ、ゲート幅を１０００μｍとした例を示す。図６から明らかなように、ゲート絶縁膜の膜厚の減少とともに耐圧性の不良率が増加し、図６には示されていないが、特にゲート絶縁膜の膜厚を１ｎｍ未満とすると、ゲート絶縁膜の耐圧性の劣化が顕著になる傾向が確認される。そのため、ゲート絶縁膜の膜厚の下限値は１ｎｍとなる。
【００３１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３２】
たとえば、アナログ回路２が、第２トランジスタ１２を有する素子領域を含んでいてもよく、デジタル回路３，４が、第１トランジスタ１０を有する素子領域を含んでいてもよい。さらに、アナログ回路２が、第１トランジスタ１０と第２トランジスタ１２とを有する素子領域を含んでいてもよく、デジタル回路３，４が、第１トランジスタ１０と第２トランジスタ１２とを有する素子領域を含んでいてもよい。
【００３３】
また、半導体装置１は、アナログ回路を１箇所、デジタル回路を２箇所有していてもよく、さらに複数箇所有していてもよい。いずれの場合においても、いずれかの回路に第１トランジスタと第２トランジスタとが設けられていればよい。
【００３４】
また、第１トランジスタ１０と、第２トランジスタ１２とは必ずしも隣接している必要はなく、第１トランジスタ１０同士、または第２トランジスタ１２同士が隣接していてもよく、さらに第１トランジスタ１０と第２トランジスタ１２との間に他のトランジスタが形成されていてもよい。
【００３５】
たとえば、第１ゲート電極２６の第１ゲート長Ｌ１が、０．１〜０．２μｍであるときには、ポリシリコン粒子３６のグレインサイズを３０〜８０ｎｍとすることが好ましい。さらに、第２ゲート電極３０の第２ゲート長Ｌ２が、０．０５〜０．１μｍであるときには、ポリシリコン粒子３８のグレインサイズを１０〜３０ｎｍとすることが好ましい。
[実施例]
【００３６】
以下、本発明を実験例により具体的に説明するが、本発明は、これらの実験例により制限されるものではない。
【００３７】
（実験例１）
本実施形態の半導体装置１を、以下の条件で製造した。
まず、素子分離層１４が形成された半導体基板５表面に、熱酸化法によりＳｉＯ２膜を形成した。次いで、ＳｉＯ２膜上に熱ＣＶＤ法等により、ポリシリコン膜を成膜した。熱ＣＶＤ法は、シラン（ＳｉＨ４）ガスを用い、温度約６２５℃で行った。ポリシリコン膜を成膜した後、所定の形状にパターニングされたレジスト膜を用い、リソグラフィ工程により、ゲート絶縁膜とシリコン層とが積層された構造を形成した。第１ゲート長Ｌ１である第１ゲート電極２６、および第２ゲート長Ｌ２である第２ゲート電極３０のサイズとなるようにシリコン層にエッチングを施した。
【００３８】
次いで、窒素雰囲気下で、１０００℃、１０秒間ランプアニールを行った。さらに、不純物をドープし、第１ゲート電極２６と第２ゲート電極３０を作成した。第１ゲート電極２６はゲート長１７０ｎｍ、第２ゲート電極３０はゲート長７０ｎｍであった。そして、第１ゲート電極２６および第２ゲート電極３０の側壁に、ＳｉＯ２からなるサイドウォール２８，３４を形成した。さらに、サイドウォール２８，３４の両脇に位置する半導体基板５の表面近傍に各々一対の不純物拡散層１８，２２を形成した。このような製造方法により、半導体装置１を得た。
【００３９】
半導体装置１の第１ゲート電極２６および第２ゲート電極３０をＴＥＭ観察した。図７（ａ）（ｂ）に、これらのゲート電極を上面から観察したＴＥＭ写真を示す。図７（ａ）は、第１ゲート電極２６（ゲート長１７０ｎｍ）のＴＥＭ写真を示し、図７（ｂ）は、第２ゲート電極３０（ゲート長７０ｎｍ）のＴＥＭ写真を示す。図７から明らかなように、第１ゲート電極２６のポリシリコンの粒径は、第２ゲート電極３０のポリシリコンの粒径よりも、大きいことが確認された。
【００４０】
（実験例２）
半導体装置１に形成されたトランジスタにおいて、ゲート電極のゲート長を、０．１０μｍ、０．１５μｍ、０．４５μｍ、１μｍとした。この各々のゲート長において、ゲート幅を、１×１０２μｍ、１×１０３μｍ、１×１０４μｍ、１×１０５μｍとした。このような条件において、トランジスタの耐圧不良の発生率を調査した。尚、ゲート絶縁膜の膜厚は、１．５ｎｍとした。結果を図８に示す。
【００４１】
図８に示すように、トランジスタを構成するゲート電極のゲート長とゲート幅とが、下記（ａ）〜（ｃ）のいずれかの条件を満たせば、初期欠陥が発生するトランジスタの割合は１０％未満となり、信頼性の高い半導体装置を得ることができることが明らかとなった。
（ａ）ゲート長：０．１μｍ未満、
（ｂ）ゲート長：０．１μｍ以上０．２μｍ未満、ゲート幅：１００００μｍ以下、
（ｃ）ゲート長：０．２μｍ以上、ゲート幅：１０００μｍ以下
【図面の簡単な説明】
【００４２】
【図１】実施の形態に係る半導体装置を模式的に示した上面図である。
【図２】実施の形態に係る半導体装置のＡ−Ａ'線断面図である。
【図３】図２に示される半導体装置１の要部上面図である。
【図４】実施の形態に係る半導体装置における第１ゲート電極および第２ゲート電極の概略断面図である。
【図５】Ｎ型ＭＯＳＦＥＴにおける、「ゲート絶縁膜の膜厚」と「耐圧性の不良率」との関係を説明するグラフである。
【図６】Ｎ型ＭＯＳＦＥＴにおける、「ゲート絶縁膜の膜厚」と「耐圧性の不良率」との関係を説明するグラフである。
【図７】実施例において得られた半導体装置の第１および第２ゲート電極を上面から観察したＴＥＭ写真である。
【図８】実施例において得られた半導体装置における、ゲート電極のゲート長およびゲート幅と、トランジスタの耐圧不良率の関係を示したグラフである。
【図９】従来の半導体装置の部分断面図である。
【図１０】従来の半導体装置における第１ゲート電極および第２ゲート電極の概略断面図である。
【図１１】従来の半導体装置におけるゲート電極の他の態様を示す概略断面図である。
【符号の説明】
【００４３】
１          半導体装置
２          アナログ回路
３，４      デジタル回路
５          半導体基板
１０        第１トランジスタ
１２        第２トランジスタ
１４        素子分離層
１６        第１ゲート電極部
１８，２２        不純物拡散層
２０        第２ゲート電極部
２４        第１ゲート絶縁膜
２６        第１ゲート電極
２８，３４        サイドウォール
３０        第２ゲート電極
３２        第２ゲート絶縁膜
３６，３８        ポリシリコン粒子
Ｌ１        第１ゲート電極のゲート長
Ｌ２        第２ゲート電極のゲート長
Ｗ１        第１ゲート電極のゲート幅
Ｗ２        第２ゲート電極のゲート幅
１００      半導体装置
１０５      半導体基板
１１０      第１トランジスタ
１１２      第２トランジスタ
１１４      素子分離層
１１６      第１ゲート電極部
１１８，１２２      不純物拡散層
１２０      第２ゲート電極部
１２４      第１ゲート絶縁膜
１２６      第１ゲート電極
１２８，１３４      サイドウォール
１３０      第２ゲート電極
１３２      第２ゲート絶縁膜
１３６，１３８，１４０      ポリシリコン粒子
【図１】
2006319323.tif 000003
【図２】
2006319323.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図８】
2006319323.tif 000009
【図９】
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【図１０】
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【図１１】
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【図７】
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