(57)【要約】【課題】  従来のレイアウト設計法では、半導体集積回路上で局所的に消費電流が大きくなる場合などの消費電流分布の偏りが考慮されていなかった。【解決手段】  本発明は、最上層配線と下層配線とを電気的に接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、機能ブロック配置領域外の半導体集積回路形成領域に電源接続セルを複数配置する工程と、電源接続セルの配置に基づいて、最上位配線の電圧降下の影響を解析する工程とを有している。【選択図】  図９
2006024671.tif 000002
【特許請求の範囲】
【請求項１】
最上層配線と下層配線とを電気的に接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、
前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、
前記電源接続セルの配置に基づいて、前記最上位配線の電圧降下の影響を解析する工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
請求項１に記載の半導体集積回路のレイアウト設計方法であって、
前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程を有することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項３】
前記電源接続セルを置き換える工程の後に機能セルを配置する工程を有することを特徴とする請求項２に記載の半導体集積回路のレイアウト設計方法。
【請求項４】
最上位配線と下層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、
前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、
半導体集積回路の消費電流から前記機能ブロックにより消費される電流を差し引いて、前記電源接続セルに割り付ける工程と、
前記電源接続セルに割り付けられた消費電流と、前記電源接続セルの配置および予め与えられた電圧降下の影響に関する制約条件に基づいて、前記最上位配線の電圧降下を解析する工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項５】
最上位配線と下層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、
半導体集積回路上に複数の機能ブロックの配置を設定する工程と、  
前記機能ブロック配置領域外の半導体集積回路形成領域に予め与えられた電圧降下の影響に関する制約条件に基づいて前記電源接続セルを複数配置する工程と、
機能セルを配置する工程と、
前記機能セルの配置後にパワーシミュレーションを行い、消費電流を推定する工程と、
前記推定された消費電流、前記電源接続セルの配置および前記予め与えられた電圧降下の影響に関する制約条件に基づいて最上層配線の電圧降下を解析する工程と、
前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程とを有することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項６】
セルライブラリを有し、複数のメタル層からなる半導体集積回路を自動的にレイアウト設計するためのシステムであって、
前記セルライブラリは、
所定の機能を実施するための機能セルパターンと、
前記機能セルに電源を接続する電源接続セルパターンを複数有し、
前記複数の電源接続セルパターンは、半導体集積回路の電源配線の電圧降下解析に基づいて配置されることを特徴とするレイアウト設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にそのレイアウト設計システムおよびレイアウト設計方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高速化および高集積化が近年ますます進み、それに対応するように半導体製造プロセスの微細化および多層化がよりいっそう期待されている。しかし一方では、半導体集積回路の一部で、電圧が降下してしまう電圧降下が顕著になってきている。
【０００３】
配線抵抗がより大きくなると、配線が消費する消費電力が増大してしまう。したがって、機能回路に印加される電圧が減少し、機能回路で所定の機能が果たせない場合や、誤動作するといった不具合が生じる可能性がある。こうした不具合を回避するためには、機能回路に印加される電圧をできるだけ一定に維持するため、配線抵抗に起因する電圧降下をできるだけ小さくする必要がある。
【０００４】
配線抵抗を低減するための設計手法として、電源配線として最上層のメタル層を利用し、下層の配線に接続される導電部を複数設けることで、電源配線の経路を増加させる技術などが提案されている。特許文献１に記載の技術では、そのための設計方法として、機能セルと、上層の電源配線から下層の配線に接続する導電部を有する電源供給用機能セルとをライブラリとして有し、レイアウト設計に利用することが示されている。特許文献１に記載の技術では、電源供給用機能セルを抵抗値を下げる必要のある場所に配置することで配線抵抗による電圧降下の影響を抑制している。
【特許文献１】特開２００３−１７４０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の従来のレイアウト設計法では、半導体集積回路上で局所的に消費電流が大きくなる場合などの消費電流分布の偏りが考慮されていなかった。電源配線の幅、間隔は消費電流分布の偏りに合わせて最適化することが望ましいが、従来においてはこのような点が考慮されていなかった。そのため上層配線による過剰な電源供給あるいは局所的な電源不足という問題を生じていた。
【課題を解決するための手段】
【０００６】
本発明は、最上層配線と下層配線とを電気的に接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、前記電源接続セルの配置に基づいて、前記最上位配線の電圧降下の影響を解析する工程とを有している。
【０００７】
電源接続セルの配置に基づいて電圧降下の影響（ＩＲ−Ｄｒｏｐ）が解析されるので電源配線の最適化を行うことが可能となる。
【０００８】
また、本発明の半導体集積回路のレイアウト設計方法は、電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程を有することで、電圧降下の影響に対し有効な電源接続セルのパターンを選出することが可能となる。
【０００９】
さらに、前記電源接続セルを置き換える工程の後に機能セルを配置する工程を有することで、機能セル配置前に電源系配線網の大部分を決定することが可能とな
【００１０】
一方、本発明は最上層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に前記電源接続セルを複数配置する工程と、半導体集積回路の消費電流から前記機能ブロックにより消費される電流を差し引いて、前記電源接続セルに割り付ける工程と、前記電源接続セルに割り付けられた消費電流と、前記電源接続セルの配置および予め与えられた電圧降下の影響に関する制約条件に基づいて、前記最上位配線の電圧降下を解析する工程とを有する。
【００１１】
配置された電源セルにより電流が消費されると見なすことにより、電源接続セルのパターンの最適化が可能となる。
【００１２】
さらに、本発明は、最上位配線と下層配線とを接続する電源接続セルを配置する半導体集積回路のレイアウト設計方法であって、半導体集積回路上に複数の機能ブロックの配置を設定する工程と、前記機能ブロック配置領域外の半導体集積回路形成領域に予め与えられた電圧降下の影響に関する制約条件に基づいて前記電源接続セルを複数配置する工程と、機能セルを配置する工程と、前記機能セルの配置後にパワーシミュレーションを行い、消費電流を推定する工程と、前記推定された消費電流、前記電源接続セルの配置および前記予め与えられた電圧降下の影響に関する制約条件に基づいて最上層配線の電圧降下を解析する工程と、前記電圧降下の解析の結果に基づいて前記電源接続セルを置き換える工程とを有することを特徴とする。
【００１３】
電源接続セル配置段階で電圧降下の影響を考慮することにより、レイアウト設計の短縮化が可能である。
【００１４】
本発明は、セルライブラリを有し、複数のメタル層からなる半導体集積回路を自動的にレイアウト設計するためのシステムであって、前記セルライブラリは、所定の機能を実施するための機能セルパターンと、前記機能セルに電源を接続する電源接続セルパターンを複数有し、前記複数の電源接続セルパターンは、半導体集積回路の電源配線の電圧降下解析に基づいて配置されることを特徴とする。複数の電源接続セルパターンを有することにより、電源配線網の最適化が容易となる。
【発明の効果】
【００１５】
電源配線の電圧降下による影響や、局所的な電流の偏りによる電圧降下の影響を低減した半導体集積回路のレイアウト設計が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に、図１〜１０を用いて本発明で利用される電源接続セルの構造について説明する。図１は本発明で設計される半導体集積回路のレイアウトの概略を示す図である。本発明の半導体集積回路ではセル配置領域１１２内に複数の機能を実施する回路ブロックが配置されている。この回路ブロックには実線で示すマクロセル領域１１０、１１１とその他の機能セル領域が含まれている。この機能セル領域には複数の機能セルから構成される機能ブロック１１４が配置されている。またこのセル配置領域１１２の外周部には、図２に示される電源リング１０１および接地リング１０２が形成されている。
【００１７】
この半導体集積回路は、メタル１層Ｍ１（最下層）からメタル５層Ｍ５（最上層）よりなる多層配線構造を有し、図１に示すｘ方向に延びる配線層はメタル奇数層（例えば、メタル１層Ｍ１、メタル３層Ｍ３など）、ｙ方向に延びる配線層はメタル偶数層（例えば、メタル２層Ｍ２、メタル４層Ｍ４など）を優先的に用いて構成される。この配線構造の概要図を図２に示す。
【００１８】
図２に示す半導体集積回路は、ｘ方向に延び、メタル５層Ｍ５を用いて構成された最上層電源配線１０３および最上層接地配線１０４を有している。また、最上層電源配線１０３および最上層接地配線１０４に直交するｙ方向に形成された第２電源配線１０５および第２接地配線１０６を有している。この第２電源配線１０５および第２接地配線１０６は最上層配線直下のメタル４層Ｍ４を用いて形成されており、最上層電源配線１０３、最上層接地配線１０４の補完を行うために形成されたものである。一般に上層に行くほどメタル層はより厚く、かつ幅広に形成されているため、それらの配線抵抗はより小さい。したがって本発明の半導体集積回路では最上層配線メタル５層Ｍ５およびその直下の配線メタル４層Ｍ４を用いて電源系の配線網（電源配線、接地配線）が形成されている。その他のメタル層及び電源系配線に用いられない部分は、適宜信号配線層として用いられている。
【００１９】
図３は、図２における破線部１１３を拡大した構造を示す上面図、およびｘ−ｚ方向の断面図、ｙ−ｚ方向の断面図を示している。一般に、図３に示す機能セル１０９は、最下層にあるメタル１層Ｍ１の最下層電源配線１０７および最下層接地配線１０８に電気的に接続されている。そして、これら配線間の半導体層（拡散層）において機能回路素子が形成されている。すなわち、機能セル１０９は、メタル１層Ｍ１の最下層電源配線１０７および最下層接地配線１０８から電源供給を受けている。当業者ならば、これらの機能セル自身の詳細な構造については周知であり、機能セルについてのこれ以上の説明は省略する。
【００２０】
図３に（ｂ）で示すｘ−ｚ断面図から分かるように、メタル１層Ｍ１で形成される最下層接地配線１０８の上方には、メタル２層Ｍ２からメタル４層Ｍ４を積層して形成されている。各メタル層間にはビアホールＶ１からＶ３が形成され、メタル層同士が接続されている。つまり、最下層接地配線１０８は、第２の接地配線層１０６に接続されている。また、（ｆ）に示すｙ−ｚ断面図から分かるように、メタル４層Ｍ４上にはビアホールＶ４が形成され第２の接地配線層１０６がビアホールＶ４を介して最上層接地配線１０４に接続されている。
【００２１】
また、図３に（ｃ）で示すｘ−ｚ断面図から分かるように、メタル層Ｍ１で形成される最下層電源配線１０７上には、メタル層Ｍ１からメタル層Ｍ５が積層して形成されている。また、最下層電源配線１０７上にはビアホールＶ１〜Ｖ４が形成され、最下層電源配線１０７と最上層電源配線１０３が接続されている。また図３の（ａ）で示す断面の部分では、最下層電源配線１０７と第２の電源配線１０５がビアホールＶ１〜Ｖ３を介して接続されている。
【００２２】
本発明で利用される電源接続セルは図３に示した電源配線、接地配線の構造を基本として構成されており、最上層の電源系配線と最下層の電源系配線、その間の配線層と上層の配線層と下層の配線層とを電気的に接続するビアホールから構成されている。最上層配線あるいは第２の電源系配線と最下層配線の間の各配線層とビアホールは柱状の導電部となり、最上層電源系配線あるいはその直下の第２電源系配線と最下層の電源系配線を接続している。
【００２３】
図３では配線の位置関係を理解するためひとつの機能セル１０９の周囲の配線構造を全体図として示してあるが、本発明における電源接続セルは少なくとも１つの機能セルの周囲を包囲する上層の電源系配線を略中央で分割してパターン化されたものである。この電源接続セルのパターンを示した図を図４に示す。図４に示されるように、電源接続セルのパターンは、隣接する他の機能セルとの境界部分で分割され、１つの機能セルに対応する電源接続セルはその最上層配線１０３、１０４、メタル４層Ｍ４による配線１０５、１０６の略中央部で分割されたパターンとして記憶されている。つまり図３で示した電源配線および接地配線の構造を有する電源接続セルは図４に示すようにパターン化され、１つのセルとして後述するセルライブラリに登録されている。
【００２４】
なお、図３に示したビアホールＶ１〜Ｖ４による接続は１例に過ぎず、電源配線と接地配線のパターンが逆であってもかまわず、他の変形例でもかまわない。本発明に用いられる電源接続セルは最上層の電源系配線と最下層の電源系配線がビアホールを介して電気的に接続されるパターンを有しており、この電源系配線のパターンを１つのセルとして扱うものである。
【００２５】
なお、本発明で利用される電源接続セルは図４に示す構造に限られず、その他にも以下に示すような構造の電源接続セルが用意される。図５に示す電源接続セル２０２は図４に示された電源接続セルと類似した構造の電源接続セルを、ｘ方向、ｙ方向にそれぞれ２倍に拡大した大きさの電源接続セルである。図５に示す電源接続セル２０５では例えばその中央部２０２Ａで最下層電源配線１０７がビアホールＶ１〜Ｖ４、メタル層Ｍ１〜Ｍ４を介して最上層電源配線１０３に接続されている。また４つの角部２０２Ｂではメタル４層Ｍ４からなる第２の接地配線１０６が最上層接地配線１０４に接続されている。また、電源接続セル２０２の左辺、右辺側にそれぞれ二箇所形成されている部分２０２Ｃでは最下層接地配線１０８が第２の接地配線にビアホールＶ１〜Ｖ３、メタル層Ｍ１〜Ｍ３を介して接続されている。さらに、電源接続セル２０２の上辺および下辺中央部２０２Ｄでは最下層電源配線１０７が第２の電源配線１０５にビアホールＶ１〜Ｖ３、メタル層Ｍ１〜Ｍ３を介して接続されている。
【００２６】
図６Ａおよび図６Ｂに示す電源接続セルは、上述の電源接続セル２０２をそれぞれｘ方向の中央部、ｙ方向の中央部で切断した場合の上辺側、左辺側の構造を有する電源接続セルである。図６Ａにしめした電源接続セルは図４に示した電源接続セルに対しｘ方向に２倍の長さを有する電源接続セルであり、図６Ｂに示した電源接続セルは図４に示した電源接続セルに対しｙ方向に２倍の長さを有する電源接続セルである。
【００２７】
さらに具体例は後述するが、本発明の電源接続セルは図４に示す最上層配線Ｍ５あるいはメタル４層Ｍ４の配線幅を異ならせた複数のパターンを有している。また、この配線の幅は図４に示す４辺全部の配線幅が異なる場合に限らず、その１辺のみ、あるいは４辺の任意の組み合わせの位置の最上層配線幅が異なるパターンの電源接続セルとして用意されている。
【００２８】
以上のように、大きさ及びその配線幅などが異なる電源系配線（電源配線、接地配線）と上層の電源系配線から下層の電源系配線を接続する導電部のみを有するパターンが本発明に利用される電源接続セルである。
【００２９】
さらに本発明で利用される電源接続セルは、ミラー配置或いは回転配置可能な状態でセルライブラリの中に記憶される。図７は図４に示した電源接続セルを基本として、紙面に対して回転配置、ミラー配置させた場合のそれぞれの構造を示す上面図である。なおこのようにミラー配置、回転配置が可能なセルとしてセルライブラリ内に保持されることでライブラリ内に用意する電源接続セルの種類を削減出来る。
【００３０】
これまで説明してきたように本発明では複数種類の電源接続セルが用意され、半導体集積回路のレイアウト設計に利用される。レイアウト設計システムによるレイアウトの設計フローについて以下に説明する。本発明のレイアウト設計システムは周知の構造のレイアウト設計システムが利用可能であり、このレイアウト設計システムの概略を図８に示す。レイアウト設計システムは、機能セルのパターンやマクロセルのパターンを保持するセルライブラリ、ネットリスト情報を記憶するネットリストメモリ、ユーザにより指定される配置制約情報などを記憶する制御情報メモリなどを有している。また、これらの情報からレイアウトを生成するレイアウト生成部やレイアウトデータ出力部なども有している。これまでに説明した本発明で使用される電源接続セルは通常の機能セルと同様にセルライブラリ内に事前に格納されており、以下のフローにおいてセルライブラリから読み出されて使用されるものとする。
【００３１】
図９は本発明により半導体集積回路のレイアウト設計を行う際のフローを示す図である。ステップＳ１では、上述のマクロセル１１０、１１１の配置、機能ブロック１１４の配置といったフロアプランが行われる。この工程は半導体集積回路の機能を階層化して設計する際に、ある機能を実行しうる機能セルのグループ、あるいは階層化された機能のレイアウトを指定する工程である。この工程により図１で示したような半導体チップ上でのフロアプランが決定される。
【００３２】
また、このステップＳ１では消費電流情報Ａ１に基づいて、配置が決定されたマクロセル１１０、１１１あるいは機能ブロック１１４のそれぞれの消費電流が設定される。またこのステップＳ１でマクロセル、機能ブロックが設定されていない通常の機能セルが配置されるのみの領域に対しては、回路全体の消費電流からマクロセル、機能ブロックによって消費される電流が差し引かれた残りの電流値が設定される。この消費電流情報Ａ１は、机上計算あるいはレイアウト実行前の仮想配線予測に基づくパワーシミュレーション等に基づいて各マクロセル、機能ブロックなどとその消費電流を予め関連付けた情報としてレイアウト設計システムに蓄積されている情報である。
【００３３】
次にステップＳ２において、上述した電源接続セルの自動配置が行われる。電源接続セルはセル配置領域１１２の周囲に配置された電源リング１０１、接地リング１０２に接続される。図１０は電源接続セルと電源リング１０１、接地リング１０２の接続を示した図である。図１０に示す接続例では、メタル５層Ｍ５に電源リング１０１が形成され、メタル４層Ｍ４に接地リング１０２が形成されている場合の接続例が示されている。つまり、最上層電源配線１０３は直接電源リングと連通し、第２の電源配線１０５はビアホールを介して電源リング１０１に接続されている。最上層接地配線１０４はビアホールを介して接地リング１０２に接続され、第２の接地配線１０６は直接接地リング１０２に連通している。一方、マクロセル１１０、１１１には例えばマクロセルの周囲に電源リングが形成され、この電源リングとマクロセルが接続されることにより電源が供給される。
【００３４】
次にステップＳ３において、ステップＳ１でマクロ以外の各領域に割り当てられた消費電流が、ステップＳ２で配置した個々の電源接続セルにより消費されるように見なして、個々の電源接続セルに対して消費電流を割り付ける。一方、マクロについては、マクロ自身の消費電流を割り付ける。つまり、ステップＳ１で通常の機能セルが配置されるのみの領域に対して配置された電源接続セルがそれぞれ所定の電流を消費しているとみなし、この電源接続セルの消費電流の合計値がステップＳ１で割り当てられた電流であると見積もる。
【００３５】
続いてステップＳ４において、ＩＲ−Ｄｒｏｐ解析を行う。このＩＲ−Ｄｒｏｐとは、配線抵抗によって、消費電流と配線抵抗の積からなる電源系配線の各箇所での電源電位の下降と接地電位の上昇が起こることを併せて称したものである。つまり、この解析では配線抵抗の電圧降下による影響についての解析が行われる。このＩＲ−Ｄｒｏｐ解析に当たっては、電源配線データ及び配線のプロセスパラメータ、温度条件に加え、上述の消費電流情報Ａ１及び外部から与えられるＩＲ−Ｄｒｏｐ制約Ａ２が考慮される。ここで、考慮される電流はステップＳ３で行った通り、個々のマクロ及び電源接続セルが消費するものとして解析が行われる。
【００３６】
ステップＳ４において、ＩＲ−Ｄｒｏｐ違反となった場合には、ステップＳ５において電源接続セルの種類置き換えにより電源幅や間隔を調整する。例えば図４に示す電源接続セルが一様に配置された状態で、ある特定の電源接続セルまでの配線による電圧降下の影響が大きかった場合、その電源接続セルに達するまでの電源接続セルの配線抵抗を低減する。つまり、その位置に至るまでの電源接続セルにおける最上層配線の幅が大きい電源接続セルに置き換えられる。図１１はそのような配置の一例を示したものであり、電源接続セル２０５〜２１３の配置により、図面左下から右上に向かって電源配線幅を太くした場合の構成を示している。
【００３７】
また、ステップＳ５において、ＩＲ−Ｄｒｏｐ制限に対して余裕のある箇所については、信号配線のリソース（自由度）を増やすために電源接続セルを置き換える。つまり電源の供給が過剰となってしまっている電源接続セルはより電源供給の少ない電源接続セルに置き換える。例として、図１２は電源接続セル２１４〜２２０の配置により、上層の電源及び接地配線とメタル１層Ｍ１を接続するビアホールを削減する事で、信号配線リソースを増やしている。
【００３８】
図１２において、破線４０１及び４０２で囲っている部分においてはメタル層Ｍ４とメタル層Ｍ１とを接続するビアホールが存在しないように構成してあり、その分だけ信号配線リソースが増える。同様に、破線４０３及び４０４で囲っている部分においては、メタル層Ｍ４とメタル層Ｍ１を接続するビアの数を半減させるように構成している。
【００３９】
また、図１３は電源接続セル２２１〜２２３の配置により、上層を使用した電源及び接地配線間隔を広げた例である。図１３において破線４０５で囲っている部分において、第２の電源配線１０７が削減されている。同様に、破線４０６で囲っている部分において、最上層電源配線１０３が削減されている。この結果、メタル４層Ｍ４及びメタル５層Ｍ５の信号配線リソースを増加している。この構成は上述で説明した配線幅の異なる複数の電源接続セルで、その１辺に対応する電源配線の幅がゼロである電源セルを配置することで実施することが可能である。このように、電源接続セルが個々に電流を消費するとみなした電圧降下の解析結果に基づいて、配置される電源セルのパターンが決定され、電源配線、接地配線が決定される。
【００４０】
以上のステップから、電源配線、接地配線が決定された後に、ステップＳ６において機能セルが配置される。その後、ステップＳ７において信号配線を行う。ステップＳ６及びステップＳ７は、信号配線リソース（通り道）を考慮して実行する必要があるため、一般的にはステップＳ５までで、電源及び接地配線が確定した後に実行されることで信号配線が効率よく設計される。
【００４１】
以上までで、ひとまず半導体集積回路の配置配線が一通り実施され、そのレイアウト結果を用いてステップＳ９においてパワーシミュレーションを実施し、レイアウト設計をある程度反映した状態で、個々のマクロ及びセルの消費電流情報Ａ３を抽出する。なお、実施の形態１においてはステップＳ９は省略することも可能である。
【００４２】
続いてステップＳ８において、最終確認としてＩＲ−Ｄｒｏｐ解析を行う。本発明においては、ステップＳ４及びステップＳ５において、電源配線及び接地配線の最適化を行っているため、基本的にこのステップＳ８におけるＩＲ−Ｄｒｏｐ検証で違反となる事はない。但し、ステップＳ４の段階においては、消費電流Ａ１は机上計算結果であるか、または、予測配線に基づいたパワーシミュレーション結果から求めている。このため、最終的な配置配線結果によるパワーシミュレーションとの誤差が生じた場合には、ステップＳ８でＩＲ−Ｄｒｏｐ違反が検出される場合も有り得る。その場合には、ステップＳ４と同様に電源接続セルの置き換えのステップＳ１５が行われ、電源配線及び接地配線の補正を行う。電源接続セルの置き換えにより、局所的に信号配線とのショート或いはデザインルール違反が生じた場合には、信号配線の修正を行う。
【００４３】
本発明により、半導体集積回路の電源配線及び接地配線の電源系配線網の抵抗を、消費電流を考慮しながら小領域単位で簡単かつ高精度に自動調整可能である。これにより、ＩＲ−Ｄｒｏｐ違反による後戻り作業を大幅に削減でき、レイアウト作業に要する時間が短縮される。
【００４４】
また、消費電流に応じた最適な電源系配線網を構築出来るため、過剰な電源及び接地配線を必要とせず配線リソースの確保が容易となり、半導体集積回路の集積度向上を図る事が出来る。
【００４５】
なお、上記に説明した実施の形態ではレイアウト設計のフロー説明を優先するため、マクロセルに与える電源は周囲に配置された電源リングから与えられるとしたが、マクロの電源接続に関しては他の方法により接続することも可能である。例えば、電源接続セル自体でマクロ周囲に電源リングを構成する等、マクロの電源端子の配置に柔軟に対応することが可能である。例として、図１４では電源接続セル２２４〜２２６がマクロセルの周囲を囲うように配置されている。この電源接続セルを配置する事により、マクロ周囲に電源リングを構成し、その電源リングからマクロの電源端子３０１へ給電している。また図１５においては、マクロの電源端子は外周ではなく、マクロの上から給電する構成となっている場合の例である。この構成では、電源接続セル２２７〜２２８をマクロ上に配置し、電源接続セル内部の電源配線とマクロの電源端子３０２の交点にビアホールを形成して、ビアホールを介して給電している。
【００４６】
また、マクロが分離された電源系を有した電源分離マクロ１１１に対する給電の場合は、図１６に示すような構成とすることが可能である。電源接続セル２２９を配置し、電源供給用セル１１６及びマクロの電源端子或いはマクロ周回電源リングと接続する。
以下、図１６を用いて本発明の実施の形態２のレイアウト設計のフローについて説明する。図５と同一のステップは同一の参照符号で示し、その説明は省略する。
実施の形態２においては、ステップ１のフロアプラン後のステップＳ２１が異なっている。実施の形態２における電源接続セルの配置では、ＩＲ−Ｄｒｏｐ制約Ａ２を考慮しながら電源接続セルの配置を行う。これにより、実施の形態１におけるステップＳ３〜Ｓ５の処理を、ステップＳ２１で完了する。
【００４７】
また、ステップＳ６による機能セルの配置が完了した時点で、配置結果に基づく概略配線情報により、ステップＳ９のパワーシミュレーションを実行する。
【００４８】
次に、ステップＳ８においてIR-Drop検証を行い、違反が生じた場合にはステップS15を実行する。しかる後に、ステップS4において信号配線を実行する。
【００４９】
実施の形態２においては、実施の形態１におけるステップＳ３〜Ｓ５の処理を、ステップＳ２１においてＩＲ−Ｄｒｏｐ制約を参照しながら後戻りする事なく電源及び接地配線網を構成するため、レイアウト作業時間の短縮が図られる。
【００５０】
また、ステップＳ９におけるパワーシミュレーションを、配置結果に基づく概略配線情報で実施するが、この概略配線情報は配置前の仮想配線予測と比較し、最終的な配線情報に比較的近いものとなる。従って、パワーシミュレーション後に、ステップＳ８におけるＩＲ−Ｄｒｏｐ検証を実施し、必要に応じてステップＳ１５による電源接続セルの置き換えを行い、電源及び接地配線網を確定する。これにより、ステップＳ７における信号配線の後に、電源接続セル置き換えに伴う信号配線修正が不要となり、レイアウト作業時間の短縮が図られる。
【００５１】
以上詳細に説明したように本発明によれば複数の電源接続セルパターンを用意し、電源接続セルパターンが電流を仮定して電圧降下の影響を解析し、電源セルパターンの置き換えを行っているので、電流消費量の偏りが生じた場合でも均一な電源供給が行える。
【図面の簡単な説明】
【００５２】
【図１】本発明が適用される半導体集積回路のレイアウト概略図である。
【図２】半導体集積回路の配線構造を示す図である。
【図３】本発明の電源接続セルに関する配線構造の要部拡大図である。
【図４】本発明の電源接続セルの基本構造図である。
【図５】本発明で利用される電源接続セルの他の構成例である。
【図６】本発明で利用される電源接続セルの他の構成例である。
【図７】図４に示した電源接続セルのミラー配置、回転配置を示した図である。
【図８】本発明のレイアウト設計システムの概略図である。
【図９】本発明の実施の形態１のレイアウト設計フローを示す図である。
【図１０】電源接続セルと電源リング、接地リングの接続を示す図である。
【図１１】上層の配線幅が異なる電源接続リングを複数配置した例である。
【図１２】配線層間のビアホールを削減して配置した例を示す図である。
【図１３】上層配線を削減した例を示す図である。
【図１４】電源接続セルにより、マクロセル周囲に電源リングを構成する際の配置図である。
【図１５】電源接続セルによりマクロセル上部から電源を供給する例を示す図である。
【図１６】マクロセルが異なる電源の場合のマクロセルと電源の接続を示す例である。
【図１７】本発明の実施の形態２におけるレイアウト設計風呂イーを示す図である。
【符号の説明】
【００５３】
１０１    電源リング
１０２    接地リング
１０３    最上層電源配線
１０４    最上層接地配線
１０５    電源配線
１０６    接地配線
１０７    最下層電源配線
１０８    最下層接地配線
１０９    機能セル
１１０、１１１    マクロセル
１１２    セル配置領域
１１４    機能ブロック
【図１】
2006024671.tif 000003
【図２】
2006024671.tif 000004
【図３】
2006024671.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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