(57)【要約】【課題】  クロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置において、機能評価用のデータパターンの書き込みを高速化して評価時間の短縮化を可能とするデータ書き込み方法を提供する。【解決手段】  複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。これにより、ＡＬＬ“１”、ＡＬＬ“０”、及び、ストライプパターンを１回の書き込み動作で、チェッカーボードパターンを４回以内の書き込み動作で実現する。【選択図】        図５
2006323924.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する不揮発性半導体記憶装置へのデータ書き込み方法であって、
前記複数の行選択線に所定の行電圧を、前記複数の列選択線に所定の列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の全ての前記メモリセルに対して同じデータを同時に書き込むことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項２】
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する不揮発性半導体記憶装置へのデータ書き込み方法であって、
前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線に所定の列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線に接続する全ての前記メモリセルに対して第１のデータを、前記第２行選択線に接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを、同時に書き込むことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項３】
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する不揮発性半導体記憶装置へのデータ書き込み方法であって、
前記複数の行選択線に所定の行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１列選択線に接続する全ての前記メモリセルに対して第１のデータを、前記第２列選択線に接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを、同時に書き込むことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項４】
電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する不揮発性半導体記憶装置へのデータ書き込み方法であって、
前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線と前記第２行選択線の何れか一方と、前記第１列選択線と前記第２列選択線の何れか一方に夫々接続する全ての前記メモリセルに対して、同じデータを同時に書き込む書き込み動作を実行することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
絶対値が書き込み電圧範囲及び消去電圧範囲内にある特定電圧を前記第１行電圧とし、絶対値が前記書き込み電圧範囲及び前記消去電圧範囲以下の中間電圧を前記第２行電圧とし、接地電圧を前記第１列電圧とし、前記中間電圧を前記第２列電圧とする第１サイクルの前記書き込み動作と、
前記中間電圧を前記第１行電圧とし、前記特定電圧を前記第２行電圧とし、前記中間電圧を前記第１列電圧とし、接地電圧を前記第２列電圧とする第２サイクルの前記書き込み動作と、
接地電圧を前記第１行電圧とし、前記中間電圧を前記第２行電圧とし、前記中間電圧を前記第１列電圧とし、前記特定電圧を前記第２列電圧とする第３サイクルの前記書き込み動作と、
前記中間電圧を前記第１行電圧とし、接地電圧を前記第２行電圧とし、前記特定電圧を前記第１列電圧とし、前記中間電圧を前記第２列電圧とする第４の前記書き込み動作サイクルと、を時分割に実行することにより、
前記メモリセルアレイ中の前記第１行選択線と前記第１列選択線に夫々接続する全ての前記メモリセルと、前記メモリセルアレイ中の前記第２行選択線と前記第２列選択線に夫々接続する全ての前記メモリセルに対して第１のデータを書き込み、
前記メモリセルアレイ中の前記第１行選択線と前記第２列選択線に夫々接続する全ての前記メモリセルと、前記メモリセルアレイ中の前記第２行選択線と前記第１列選択線に夫々接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを書き込むことを特徴とする請求項４に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項６】
請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置のデータ書き込み方法における前記メモリセルアレイに対する１回の書き込み動作を実行した後に、
前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線と前記第２行選択線の何れか一方と、前記第１列選択線と前記第２列選択線の何れか一方に夫々接続する全ての前記メモリセルに対して、同じデータを同時に書き込む書き込み動作を実行することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の評価技術に関し、より詳細には、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるクロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置の機能試験におけるデータ書き込み方法に関する。
【背景技術】
【０００２】
可変抵抗素子からなるメモリセルを備えたクロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置の１つとして、抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）がある。
【０００３】
ＲＲＡＭは、電圧パルス等の電気的パルスの印加により抵抗値が変化する可変抵抗素子を有し、その可変抵抗素子は、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物等の可変抵抗材料、上部電極材料の順に積層された構造を有し、例えば、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。
【０００４】
ＲＲＡＭのメモリセルは、可変抵抗素子だけで構成する１Ｒ型メモリセルの他、可変抵抗素子とメモリセルを選択するための選択トランジスタで構成する１Ｔ１Ｒ型メモリセル、可変抵抗素子とダイオードで構成する１Ｄ１Ｒ型メモリセル等があるが、その中でも１Ｒ型メモリセルは、メモリセル単体の基本構造が単純であることからメモリセル面積が小さく大容量化に適している。
【０００５】
図１に示すように、１Ｒ型メモリセル２を行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線ＷＬ１〜ＷＬｎと列方向に延伸する複数のビット線ＢＬ１〜ＢＬｍを備え、同一行のメモリセル２の夫々が、可変抵抗素子１の一端側（例えば、下部電極）を同じワード線に接続し、同一列のメモリセル２の夫々が、可変抵抗素子１の他端側（例えば、上部電極）を同じビット線に接続して、クロスポイント型のメモリセルアレイ３が構成される。尚、ワード線ＷＬ１〜ＷＬｎはワード線デコーダ５により、選択及び駆動され、ビット線ＢＬ１〜ＢＬｍはビット線デコーダ４により、選択及び駆動される。
【０００６】
図２（Ａ）に示すように、例えば、上部電極（ビット線ＢＬ）側の電位を下部電極（ワード線ＷＬ）側の電位より高くし、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるような電圧パルスを印加することで、可変抵抗素子の抵抗値が高くなる。この抵抗値を高抵抗側に遷移させる動作を「書き込み動作」といい、例えば、可変抵抗素子の高抵抗状態にデータ“１”を対応させると、書き込み動作によってデータ“１”がメモリセルに記憶される。また、図２（Ｂ）に示すように、当該書き込み動作と逆になるよう、下部電極（ワード線ＷＬ）側の電位を上部電極（ビット線ＢＬ）側の電位より高くし、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるような電圧パルスを印加することで、可変抵抗素子の抵抗値が低くなる。この抵抗値を低抵抗側に遷移させる動作を「消去動作」または「リセット動作」といい、可変抵抗素子の低抵抗状態にデータ“０”を対応させると、消去動作によってデータ“０”がメモリセルに記憶される。また、ＲＲＡＭの可変抵抗素子は、電源遮断後もその抵抗状態が変化しないので、メモリセルに記憶されたデータは保持されるため、不揮発性メモリセルとして機能する。
【０００７】
次に、クロスポイント型のメモリセルアレイに対する書き込み動作について簡単に説明する。説明の簡単のために、図３に示す２×２（４ｂｉｔ）のメモリセルアレイを用いて説明する。従来の書き込み動作では、４つのメモリセルの全てにデータを書き込む場合は、図４に示すように、１つの選択メモリセルに対する書き込み動作を、選択メモリセルを順番に変化させながら、順番に４回実行していた。ここで、ＲＲＡＭの可変抵抗素子は、両電極間の電圧が所定の書き込み電圧範囲にないと、抵抗値が安定した読み出しに必要な程度に有意に変化（書き込み動作）しないため、書き込み対象の選択メモリセルの可変抵抗素子の両端に印加される電圧をＶｐ、書き込み対象でない非選択メモリセルの可変抵抗素子の両端に印加される電圧をその２分の１のＶｐ／２とすると、Ｖｐが当該書き込み電圧範囲内にあって、Ｖｐ／２を当該書き込み電圧範囲より低電圧に設定することで、選択メモリセルだけを選択的に書き込むことができる。
【０００８】
従って、具体的には、図４に示すように、第１サイクルＴｃ１において、ビット線ＢＬ０にＶｐ、ワード線ＷＬ０に０Ｖ、ビット線ＢＬ１とワード線ＷＬ１にＶｐ／２を夫々印加すると、ビット線ＢＬ０とワード線ＷＬ０に両端が各別に接続するメモリセルＭ００に、データ“１”が書き込まれる。次に、第２サイクルＴｃ２において、ビット線ＢＬ１にＶｐ、ワード線ＷＬ０に０Ｖ、ビット線ＢＬ０とワード線ＷＬ１にＶｐ／２を夫々印加すると、ビット線ＢＬ１とワード線ＷＬ０に両端が各別に接続するメモリセルＭ１０に、データ“１”が書き込まれる。次に、第３サイクルＴｃ３において、ビット線ＢＬ０にＶｐ、ワード線ＷＬ１に０Ｖ、ビット線ＢＬ１とワード線ＷＬ０にＶｐ／２を夫々印加すると、ビット線ＢＬ０とワード線ＷＬ１に両端が各別に接続するメモリセルＭ０１に、データ“１”が書き込まれる。次に、第４サイクルＴｃ４において、ビット線ＢＬ１にＶｐ、ワード線ＷＬ１に０Ｖ、ビット線ＢＬ０とワード線ＷＬ０にＶｐ／２を夫々印加すると、ビット線ＢＬ１とワード線ＷＬ１に両端が各別に接続するメモリセルＭ１１に、データ“１”が書き込まれる。
【０００９】
ここで、１つの書き込みサイクルに要する時間を仮に１００ｎｓとすると、４つのメモリセル全てを書き込むのに、その４倍の４００ｎｓが必要となる。
【００１０】
尚、ＲＲＡＭのクロスポイント型メモリセルアレイに対する書き込み動作におけるワード線及びビット線に対する電圧印加条件については、下記の非特許文献１に開示がある。
【００１１】
【非特許文献１】Ｙ．Ｃｈｅｎ ほか、“Ａｎ  Ａｃｃｅｓｓ−Ｔｒａｎｓｉｓｔｏｒ−Ｆｒｅｅ  （０Ｔ／１Ｒ）  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＲＲＡＭ）  Ｕｓｉｎｇ  ａ  Ｎｏｖｅｌ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈｉｎｇ，Ｓｅｌｆ−Ｒｅｃｔｉｆｙｉｎｇ  Ｃｈａｌｃｏｇｅｎｉｄｅ  Ｄｅｖｉｃｅ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｓｅｓｓｉｏｎ  ３７．４，２００３年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記非特許文献１に開示された書き込み方法では、メモリセルアレイ中の１本の選択ワード線と１本の選択ビット線に所定の電圧を夫々印加し、その他の非選択ビット線と非選択ワード線に所定の中間電圧を印加することで、選択ワード線と選択ビット線で選択された選択メモリセルだけを選択的にデータを書き込むため、メモリセルアレイに対し規則的な定型的なデータパターンを書き込む場合においても、当該データパターンに応じた選択メモリセルを選択して、順次データを書き込む必要がある。従って、メモリセルアレイの記憶容量が大きくなると、それに比例して、データパターンの書き込みに要する時間も長くなる。
【００１３】
通常のメモリ動作では、ユーザに対してランダムアクセスを補償する必要から、メモリセル単位の書き込みが必要となるが、不揮発性半導体記憶装置の製造段階における機能評価においては、所定の評価用データパターンを用いて電気的な性能評価を行う場合があり、当該評価時においてもメモリセル単位の書き込みを行う必要はない。
【００１４】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、クロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置において、機能評価用のデータパターンの書き込みを高速化して評価時間の短縮化を可能とするデータ書き込み方法を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線（ワード線）と列方向に延伸する複数の列選択線（ビット線）を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する不揮発性半導体記憶装置へのデータ書き込み方法であって、前記複数の行選択線に所定の行電圧を、前記複数の列選択線に所定の列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の全ての前記メモリセルに対して同じデータを同時に書き込むことを第１の特徴とする。
【００１６】
上記第１の特徴によれば、複数の列選択線に印加する列電圧と複数の行選択線に印加する行電圧の電圧差を、書き込みに必要な書き込み電圧範囲内に設定することにより、メモリセルアレイ中の全メモリセルに対して同じデータを同時に書き込むことが可能となり、メモリセルアレイの評価用に、メモリセルアレイ内の全メモリセルのデータを“０”または“１”にすることが１回の書き込み動作で実現でき、評価時間の短縮化が図れる。
【００１７】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線に所定の列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線に接続する全ての前記メモリセルに対して第１のデータを、前記第２行選択線に接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを、同時に書き込むことを第２の特徴とする。
【００１８】
上記第２の特徴によれば、複数の列選択線に印加する列電圧と複数の行選択線に印加する第１行電圧と第２行電圧の内の一方の電圧差を、書き込みに必要な書き込み電圧範囲内に設定し、列電圧と第１行電圧と第２行電圧の内の他方の電圧差を、書き込みに必要な書き込み電圧範囲以下、或いは、消去に必要な消去電圧範囲内に設定することにより、メモリセルアレイ中の第１行選択線に接続する全メモリセルに対して第１のデータを、第２行選択線に接続する全メモリセルに対して第２のデータを、夫々同時に書き込むことが可能となり、第１行選択線と第２行選択線を交互に配置することで、メモリセルアレイの評価用に、データ“０”と“１”が列方向に交互に繰り返す行選択線に平行なストライプパターンをメモリセルアレイに書き込むことが、１回の書き込み動作で実現でき、評価時間の短縮化が図れる。
【００１９】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、前記複数の行選択線に所定の行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１列選択線に接続する全ての前記メモリセルに対して第１のデータを、前記第２列選択線に接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを、同時に書き込むことを第３の特徴とする。
【００２０】
上記第３の特徴によれば、複数の列選択線に印加する第１列電圧と第２列電圧内の一方と複数の行選択線に印加する行電圧の電圧差を、書き込みに必要な書き込み電圧範囲内に設定し、第１列電圧と第２列電圧内の他方と行電圧の電圧差を、書き込みに必要な書き込み電圧範囲以下、或いは、消去に必要な消去電圧範囲内に設定することにより、メモリセルアレイ中の第１列選択線に接続する全メモリセルに対して第１のデータを、第２列選択線に接続する全メモリセルに対して第２のデータを、夫々同時に書き込むことが可能となり、第１列選択線と第２列選択線を交互に配置することで、メモリセルアレイの評価用に、データ“０”と“１”が行方向に交互に繰り返す列選択線に平行なストライプパターンをメモリセルアレイに書き込むことが、１回の書き込み動作で実現でき、評価時間の短縮化が図れる。
【００２１】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線と前記第２行選択線の何れか一方と、前記第１列選択線と前記第２列選択線の何れか一方に夫々接続する全ての前記メモリセルに対して、同じデータを同時に書き込むことを第４の特徴とする。
【００２２】
上記第４の特徴によれば、複数の列選択線に印加する第１列電圧と第２列電圧内の一方と複数の行選択線に印加する第１行電圧と第２行電圧の内の一方の電圧差を、書き込みに必要な書き込み電圧範囲内または消去に必要な消去電圧範囲内に設定し、第１列電圧と第２列電圧内の他方と第１行電圧と第２行電圧の内の一方の電圧差、第１列電圧と第２列電圧内の一方と第１行電圧と第２行電圧の内の他方の電圧差、及び、第１列電圧と第２列電圧内の他方と第１行電圧と第２行電圧の内の他方の電圧差を、書き込み電圧範囲及び消去電圧範囲外に設定すると、メモリセルアレイ中の第１列選択線と第１行選択線に両端が各別に接続する全メモリセルに対して第１または第２のデータを書き込み、その他のメモリセルに対して現状データを保持させることが可能となる。この結果、第１列選択線と第２列選択線を交互に配置し、第１行選択線と第２行選択線を交互に配置することで、メモリセルアレイの評価用に、データ“０”と“１”が行方向及び列方向に交互に繰り返すチェッカーボードパターンの２×２区画の内の１区画に相当する４分の１をメモリセルアレイに書き込むことが、１回の書き込み動作で実現でき、評価時間の短縮化が図れる。
【００２３】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、上記第４の特徴に加えて、絶対値が書き込み電圧範囲及び消去電圧範囲内にある特定電圧を前記第１行電圧とし、絶対値が前記書き込み電圧範囲及び前記消去電圧範囲以下の中間電圧を前記第２行電圧とし、接地電圧を前記第１列電圧とし、前記中間電圧を前記第２列電圧とする第１サイクルの前記書き込み動作と、前記中間電圧を前記第１行電圧とし、前記特定電圧を前記第２行電圧とし、前記中間電圧を前記第１列電圧とし、接地電圧を前記第２列電圧とする第２サイクルの前記書き込み動作と、接地電圧を前記第１行電圧とし、前記中間電圧を前記第２行電圧とし、前記中間電圧を前記第１列電圧とし、前記特定電圧を前記第２列電圧とする第３サイクルの前記書き込み動作と、前記中間電圧を前記第１行電圧とし、接地電圧を前記第２行電圧とし、前記特定電圧を前記第１列電圧とし、前記中間電圧を前記第２列電圧とする第４の前記書き込み動作サイクルと、を時分割に実行することにより、前記メモリセルアレイ中の前記第１行選択線と前記第１列選択線に夫々接続する全ての前記メモリセルと、前記メモリセルアレイ中の前記第２行選択線と前記第２列選択線に夫々接続する全ての前記メモリセルに対して第１のデータを書き込み、前記メモリセルアレイ中の前記第１行選択線と前記第２列選択線に夫々接続する全ての前記メモリセルと、前記メモリセルアレイ中の前記第２行選択線と前記第１列選択線に夫々接続する全ての前記メモリセルに対して前記第１のデータと異なる第２のデータを書き込むことを第５の特徴とする。
【００２４】
上記第５の特徴によれば、メモリセルアレイの評価用に、チェッカーボードパターンを４回の書き込み動作で書き込むことができ、評価時間の短縮化が図れる。
【００２５】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、上記第１乃至第３の何れかの特徴の不揮発性半導体記憶装置のデータ書き込み方法における前記メモリセルアレイに対する１回の書き込み動作を実行した後に、前記複数の行選択線の一部の第１行選択線に所定の第１行電圧を、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線に所定の第２行電圧を、前記複数の列選択線の一部の第１列選択線に所定の第１列電圧を、前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に所定の第２列電圧を、夫々同時に印加することにより、前記メモリセルアレイ中の前記第１行選択線と前記第２行選択線の何れか一方と、前記第１列選択線と前記第２列選択線の何れか一方に夫々接続する全ての前記メモリセルに対して、同じデータを同時に書き込む書き込み動作を実行することを第６の特徴とする。
【００２６】
上記第６の特徴によれば、メモリセルアレイの評価用に、チェッカーボードパターン或いはストライプパターンやチェッカーボードパターン以外のデータパターンを２回または２回以上の少ない回数の書き込み動作で書き込むことができ、評価時間の短縮化が図れる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る不揮発性半導体記憶装置のデータ書き込み方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
〈第１実施形態〉
本発明方法により、クロスポイント型のメモリセルアレイの全メモリセルにデータ“１”を書き込む場合について説明する。尚、説明の簡単のため、メモリセルアレイは、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイを用いて説明する。
【００２９】
本実施形態では、メモリセルアレイの全メモリセルにデータ“１”を書き込む場合、図７に示すように、書き込み動作期間Ｔｐにおいて、全てのビット線ＢＬ０〜３（列選択線に相当）に、書き込みに必要な書き込み電圧範囲内にある電圧Ｖｐを印加し、全てのワード線ＷＬ０〜３（行選択線に相当）に接地電圧（０Ｖ）を印加することで、全メモリセルＭ００〜Ｍ３３の両端に電圧Ｖｐが印加され、データ“１”が同時に書き込まれる。尚、本発明方法の各実施形態では、メモリセルへの印加電圧は、ワード線側を基準に電圧極性を判定し、正電圧で書き込み動作が負電圧で消去動作が実行されるものとする。図６（Ａ）に、本実施形態の１回の書き込み動作後のデータパターンを示す。図６の各図における各升目は、１つのメモリセル（１ｂｉｔ）を表している。
【００３０】
図４に示す従来の書き込み方法では、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイの全メモリセルにデータ“１”を書き込むには、１６回の書き込みサイクルが必要であったところ、本実施形態では、１回の書き込み動作で全メモリセルにデータ“１”を書き込むことができる。メモリセルアレイが更に大容量の場合には、従来の書き込み方法では、更に書き込みサイクル数が増して、書き込み時間がメモリ容量に比例して増大するのに対し、本実施形態では、メモリ容量、つまり、ワード線及びビット線の本数に関係なく１回の書き込み動作で全メモリセルにデータ“１”を書き込むことができ、更に大幅な書き込み時間の短縮が可能となる。
【００３１】
尚、本実施形態において、全てのビット線ＢＬ０〜３に印加する電圧と全てのワード線ＷＬ０〜３に印加する電圧を逆転させると、全メモリセルＭ００〜Ｍ３３の両端に電圧（−Ｖｐ）が印加され、全メモリセルＭ００〜Ｍ３３のデータが消去され、結果としてデータ“０”が同時に書き込まれる。
【００３２】
〈第２実施形態〉
本発明方法により、クロスポイント型のメモリセルアレイの全メモリセルにデータ“０”と“１”が列方向に交互に繰り返すワード線に平行なストライプパターンを書き込む場合について説明する。尚、説明の簡単のため、メモリセルアレイは、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイを用いて説明する。
【００３３】
本実施形態では、メモリセルアレイにワード線に平行なストライプパターンを書き込む場合、図８に示すように、書き込み動作期間Ｔｐにおいて、全てのビット線ＢＬ０〜３に、書き込みに必要な書き込み電圧範囲内にある電圧Ｖｐを印加し、偶数番目のワード線ＷＬ０，２（第１行選択線に相当）に接地電圧（０Ｖ）を印加し、奇数番目のワード線ＷＬ１，３（第２行選択線に相当）に電圧Ｖｐの２倍の電圧（２Ｖｐ）を印加することで、偶数番目のワード線ＷＬ０，２に接続する全メモリセルの両端に電圧Ｖｐが印加され、データ“１”が同時に書き込まれ、また、奇数番目のワード線ＷＬ１，３に接続する全メモリセルの両端に電圧（−Ｖｐ）が印加され、データ“０”が同時に書き込まれる。図６（Ｂ）に、本実施形態の１回の書き込み動作後のデータパターンを示す。本実施形態では、メモリセルアレイのメモリ容量、つまり、ワード線及びビット線の本数に関係なく１回の書き込み動作で、メモリセルアレイにワード線に平行なストライプパターンを書き込むことができる。
【００３４】
尚、本実施形態において、偶数番目のワード線ＷＬ０，２に印加する電圧と奇数番目のワード線ＷＬ１，３に印加する電圧を逆転させると、ストライプパターンのデータの“０”と“１”を反転させることができる。
【００３５】
〈第３実施形態〉
本発明方法により、クロスポイント型のメモリセルアレイの全メモリセルにデータ“０”と“１”が行方向に交互に繰り返すビット線に平行なストライプパターンを書き込む場合について説明する。尚、説明の簡単のため、メモリセルアレイは、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイを用いて説明する。
【００３６】
本実施形態では、メモリセルアレイにビット線に平行なストライプパターンを書き込む場合、図９に示すように、書き込み動作期間Ｔｐにおいて、全てのワード線ＷＬ０〜３に書き込みに必要な書き込み電圧範囲内にある電圧Ｖｐを印加し、偶数番目のビット線ＢＬ０，２に電圧Ｖｐの２倍の電圧（２Ｖｐ）を印加し、奇数番目のビット線ＢＬ１，３に接地電圧（０Ｖ）を印加することで、偶数番目のビット線ＢＬ０，２に接続する全メモリセルの両端に電圧Ｖｐが印加され、データ“１”が同時に書き込まれ、また、奇数番目のビット線ＢＬ１，３に接続する全メモリセルの両端に電圧（−Ｖｐ）が印加され、データ“０”が同時に書き込まれる。図６（Ｃ）に、本実施形態の１回の書き込み動作後のデータパターンを示す。本実施形態では、メモリセルアレイのメモリ容量、つまり、ワード線及びビット線の本数に関係なく１回の書き込み動作で、メモリセルアレイにビット線に平行なストライプパターンを書き込むことができる。
【００３７】
尚、本実施形態において、偶数番目のビット線ＢＬ０，２に印加する電圧と奇数番目のビット線ＢＬ１，３に印加する電圧を逆転させると、ストライプパターンのデータの“０”と“１”を反転させることができる。
【００３８】
〈第４実施形態〉
本発明方法により、クロスポイント型のメモリセルアレイの全メモリセルにデータ“０”と“１”が行方向及び列方向に交互に繰り返すチェッカーボードパターンを書き込む場合について説明する。
【００３９】
先ず、図６（Ｅ）に示すチェッカーボードパターンの最小構成パターンを、図３に示す２×２（４ｂｉｔ）のメモリセルアレイに書き込む場合について説明する。
【００４０】
４つの書き込みサイクルＴｐ１〜Ｔｐ４で、メモリセルＭ００にデータ“０”を、メモリセルＭ１１にデータ“０”を、メモリセルＭ１０にデータ“１”を、メモリセルＭ０１にデータ“１”を、順番に書き込む。
【００４１】
具体的には、図１０に示すように、第１サイクルＴｐ１で、ビット線ＢＬ０に接地電圧（０Ｖ）を、ビット線ＢＬ１に中間電圧（Ｖｐ／２）を、ワード線ＷＬ０に電圧Ｖｐを、ワード線ＷＬ１に中間電圧（Ｖｐ／２）を、夫々印加する。尚、電圧Ｖｐが書き込みに必要な書き込み電圧範囲内にあり、中間電圧（Ｖｐ／２）が書き込み電圧範囲外となるように設定する。このとき、電圧（−Ｖｐ）が消去に必要な消去電圧範囲内となり、中間電圧（−Ｖｐ／２）が消去電圧範囲外となるようにする。第１サイクルＴｐ１の動作により、メモリセルＭ００に電圧（−Ｖｐ）が印加され、メモリセルＭ１０とＭ０１に中間電圧（−Ｖｐ／２）が印加され、メモリセルＭ１１には０Ｖが印加され、図１１（Ａ）に示すように、メモリセルＭ００だけが消去され、データ“０”が書き込まれる。
【００４２】
引き続き、図１０に示すように、第２サイクルＴｐ２で、ビット線ＢＬ０に中間電圧（Ｖｐ／２）を、ビット線ＢＬ１に接地電圧（０Ｖ）を、ワード線ＷＬ０に中間電圧（Ｖｐ／２）を、ワード線ＷＬ１に電圧Ｖｐを、夫々印加する。これにより、メモリセルＭ１１に電圧（−Ｖｐ）が印加され、メモリセルＭ１０とＭ０１に中間電圧（−Ｖｐ／２）が印加され、メモリセルＭ００には０Ｖが印加され、図１１（Ｂ）に示すように、メモリセルＭ１１だけが消去され、データ“０”が書き込まれる。
【００４３】
引き続き、図１０に示すように、第３サイクルＴｐ３で、ビット線ＢＬ０に中間電圧（Ｖｐ／２）を、ビット線ＢＬ１に電圧Ｖｐを、ワード線ＷＬ０に接地電圧（０Ｖ）を、ワード線ＷＬ１に中間電圧（Ｖｐ／２）を、夫々印加する。これにより、メモリセルＭ１０に電圧Ｖｐが印加され、メモリセルＭ００とＭ１１に中間電圧（Ｖｐ／２）が印加され、メモリセルＭ０１には０Ｖが印加され、図１１（Ｃ）に示すように、メモリセルＭ１０だけにデータ“１”が書き込まれる。
【００４４】
引き続き、図１０に示すように、第４サイクルＴｐ４で、ビット線ＢＬ０に電圧Ｖｐを、ビット線ＢＬ１に中間電圧（Ｖｐ／２）を、ワード線ＷＬ０に中間電圧（Ｖｐ／２）を、ワード線ＷＬ１に接地電圧（０Ｖ）を、夫々印加する。これにより、メモリセルＭ０１に電圧Ｖｐが印加され、メモリセルＭ００とＭ１１に中間電圧（Ｖｐ／２）が印加され、メモリセルＭ１０には０Ｖが印加され、図１１（Ｄ）に示すように、メモリセルＭ０１だけにデータ“１”が書き込まれる。
【００４５】
以上に要領で、４つの書き込みサイクルＴｐ１〜Ｔｐ４を実行することにより、２×２（４ｂｉｔ）のメモリセルアレイにチェッカーボードパターンの最小構成パターンを書き込むことができるため、これを２×２より大きなメモリセルアレイに拡張することで、同様の４つの書き込みサイクルＴｐ１〜Ｔｐ４で、任意の大きさのメモリセルアレイに対してチェッカーボードパターンを書き込みことができる。尚、第１サイクルＴｐ１と第２サイクルＴｐ２は実質的には消去サイクルであるが、データ“０”が書き込まれるので、便宜上、書き込みサイクルと称す。
【００４６】
例えば、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイにチェッカーボードパターンを書き込む場合は、以下のようにすれば良い。
【００４７】
図１２に示すように、第１サイクルＴｐ１で、ビット線ＢＬ０，２に接地電圧（０Ｖ）を、ビット線ＢＬ１，３に中間電圧（Ｖｐ／２）を、ワード線ＷＬ０，２に電圧Ｖｐを、ワード線ＷＬ１，３に中間電圧（Ｖｐ／２）を、夫々印加する。
【００４８】
図１２に示すように、第２サイクルＴｐ２で、ビット線ＢＬ０，２に中間電圧（Ｖｐ／２）を、ビット線ＢＬ１，３に接地電圧（０Ｖ）を、ワード線ＷＬ０，２に中間電圧（Ｖｐ／２）を、ワード線ＷＬ１，３に電圧Ｖｐを、夫々印加する。
【００４９】
図１２に示すように、第３サイクルＴｐ３で、ビット線ＢＬ０，２に中間電圧（Ｖｐ／２）を、ビット線ＢＬ１，３に電圧Ｖｐを、ワード線ＷＬ０，２に接地電圧（０Ｖ）を、ワード線ＷＬ１，３に中間電圧（Ｖｐ／２）を、夫々印加する。
【００５０】
図１２に示すように、第４サイクルＴｐ４で、ビット線ＢＬ０，２に電圧Ｖｐを、ビット線ＢＬ１，３に中間電圧（Ｖｐ／２）を、ワード線ＷＬ０，２に中間電圧（Ｖｐ／２）を、ワード線ＷＬ１，３に接地電圧（０Ｖ）を、夫々印加する。
【００５１】
この結果、以上の４つの書き込みサイクルＴｐ１〜Ｔｐ４の書き込み動作により、図５に示す４×４（１６ｂｉｔ）のメモリセルアレイのデータパターンは、図６（Ｄ）に示すチェッカーボードパターンとなる。
【００５２】
尚、本実施形態において、４つの書き込みサイクルＴｐ１〜Ｔｐ４の順番は任意に入れ替えることが可能である。
【００５３】
また、本実施形態において、偶数番目のビット線ＢＬ０，２に印加する電圧と奇数番目のビット線ＢＬ１，３に印加する電圧を逆転させると、或いは、偶数番目のワード線ＷＬ０，２に印加する電圧と奇数番目のワード線ＷＬ１，３に印加する電圧を逆転させると、チェッカーボードパターンのデータの“０”と“１”を反転させることができる。
【００５４】
次に、本発明方法の別実施形態について説明する。
【００５５】
〈１〉上記第４実施形態では、チェッカーボードパターンを書き込むのに、４つの書き込みサイクルＴｐ１〜Ｔｐ４を実行したが、チェッカーボードパターンの書き込み方法は上記第４実施形態の方法に限定されるものではない。
【００５６】
例えば、上記第１実施形態の要領で、メモリセルアレイ中の全メモリセルにデータ“１”を書き込んだ後に、上記第４実施形態の書き込みサイクルＴｐ１とＴｐ２を順番に実行して、チェッカーボードパターンのデータ“０”に該当するメモリセルを２回に分けて消去することで、チェッカーボードパターンの書き込みを行っても構わない。
【００５７】
或いは、上記第１実施形態の要領で、メモリセルアレイ中の全メモリセルを消去してデータ“０”を書き込んだ後に、上記第４実施形態の書き込みサイクルＴｐ３とＴｐ４を順番に実行して、チェッカーボードパターンのデータ“１”に該当するメモリセルを２回に分けて書き込むことで、チェッカーボードパターンの書き込みを行っても構わない。
【００５８】
〈２〉上記第２実施形態または第３実施形態では、ストライプパターンは、ワード線またはビット線１本毎にデータ“０”，“１”が交互に変化するストライプパターンであったが、ストライプパターンは、ワード線またはビット線複数本毎にデータ“０”，“１”が交互に変化するストライプパターンに対しても、本発明方法を適用して１回の書き込み動作で実現できる。
【００５９】
〈３〉上記第４実施形態では、チェッカーボードパターンは、ワード線及びビット線１本毎にデータ“０”，“１”が交互に変化するチェッカーボードパターンであったが、チェッカーボードパターンは、ワード線とビット線複数本毎にデータ“０”，“１”が交互に変化するチェッカーボードパターンに対しても、本発明方法を適用して４回または３回の書き込み動作で実現できる。
【００６０】
〈４〉上記各実施形態では、各実施形態を単独で実行する場合を説明したが、上記第１〜第４実施形態を任意に組み合わせて、図６に例示したデータパターン以外のデータパターンをメモリセルアレイに２回またはそれ以上の書き込み動作または消去動作で実現するようにするのも好ましい実施の形態である。
【００６１】
例えば、上記第２実施形態または第３実施形態の要領で書き込んだストライプパターンに対して、上記第４実施形態の４つの書き込みサイクルＴｐ１〜Ｔｐ４の内の１つの書き込みサイクルを実行することにより、２回の書き込み動作で、例えば図６（Ｆ）に例示するような格子状のパターンを書き込むことも可能である。
【産業上の利用可能性】
【００６２】
本発明に係る不揮発性半導体記憶装置のデータ書き込み方法は、不揮発性半導体記憶装置の評価に利用可能で、特に、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるクロスポイント型のメモリセルアレイを有する不揮発性半導体記憶装置の機能試験におけるメモリセルアレイに対するデータパターンの書き込み時間の短縮に有用である。
【図面の簡単な説明】
【００６３】
【図１】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図２】可変抵抗素子だけで構成される１Ｒ型メモリセルに対する書き込み動作（Ａ）と消去動作（Ｂ）を夫々説明するための回路図
【図３】２×２（４ｂｉｔ）構成の１Ｒ型メモリセルのメモリセルアレイを模式的に示す回路図
【図４】従来のデータ書き込み方法により図３に示すメモリセルアレイの全メモリセルにデータ“１”を書き込む場合の電圧印加手順を示すタイミング図
【図５】４×４（１６ｂｉｔ）構成の１Ｒ型メモリセルのメモリセルアレイを模式的に示す回路図
【図６】評価用データパターンの一例を模式的に示す図
【図７】本発明に係る不揮発性半導体記憶装置のデータ書き込み方法により図５に示すメモリセルアレイの全メモリセルにデータ“１”を書き込む場合の電圧印加手順を示すタイミング図
【図８】本発明に係る不揮発性半導体記憶装置のデータ書き込み方法により図５に示すメモリセルアレイにワード線に平行なストライプパターンを書き込む場合の電圧印加手順を示すタイミング図
【図９】本発明に係る不揮発性半導体記憶装置のデータ書き込み方法により図５に示すメモリセルアレイにビット線に平行なストライプパターンを書き込む場合の電圧印加手順を示すタイミング図
【図１０】本発明に係る不揮発性半導体記憶装置のデータ書き込み方法により図３に示すメモリセルアレイにチェッカーボードパターンの最小構成パターンを書き込む場合の電圧印加手順を示すタイミング図
【図１１】図１０に示す電圧印加手順における２×２（４ｂｉｔ）構成のメモリセルアレイ中のチェッカーボードパターンの書き込み動作の進行例を示す図
【図１２】本発明に係る不揮発性半導体記憶装置のデータ書き込み方法により図５に示すメモリセルアレイにチェッカーボードパターンを書き込む場合の電圧印加手順を示すタイミング図
【符号の説明】
【００６４】
１：    可変抵抗素子
２：    １Ｒ型メモリセル
３：    メモリセルアレイ
４：    ビット線デコーダ
５：    ワード線デコーダ
Ｍ００〜Ｍ３３：  メモリセル
ＢＬ１〜ＢＬｍ：  ビット線（列選択線）
ＢＬ，ＢＬ０〜ＢＬ３：  ビット線（列選択線）
ＷＬ１〜ＷＬｎ：  ワード線（行選択線）
ＷＬ，ＷＬ０〜ＷＬ３：  ワード線（行選択線）
Ｖｐ：    書き込み電圧、消去電圧の絶対値
Ｔｐ：    書き込み動作期間または消去動作期間
Ｔｐ１：  第１サイクル
Ｔｐ２：  第２サイクル
Ｔｐ３：  第３サイクル
Ｔｐ４：  第４サイクル
Ｔｃ１：  第１サイクル（従来の書き込み方法）
Ｔｃ２：  第２サイクル（従来の書き込み方法）
Ｔｃ３：  第３サイクル（従来の書き込み方法）
Ｔｃ４：  第４サイクル（従来の書き込み方法）
【図１】
2006323924.tif 000003
【図２】
2006323924.tif 000004
【図３】
2006323924.tif 000005
【図４】
2006323924.tif 000006
【図５】
2006323924.tif 000007
【図６】
2006323924.tif 000008
【図７】
2006323924.tif 000009
【図８】
2006323924.tif 000010
【図９】
2006323924.tif 000011
【図１０】
2006323924.tif 000012
【図１１】
2006323924.tif 000013
【図１２】
2006323924.tif 000014