(57)【要約】【課題】微細トランジスタの弱点を効果的に克服し、ＬＳＩの待機モード時における消費電力の低減、ＬＳＩの内部における電源供給のスイッチング等を実現する。【解決手段】Ｉ／Ｏ部５を構成する入出力用トランジスタ（高耐圧、低リーク電流、電流容量を確保しやすいといった特性をもつ）と同様の仕様のトランジスタを、０．１３μｍ以下のプロセス技術に基づく微細トランジスタにより構成される回路（１〜４）においても、適宜、使用する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
微細トランジスタが集積される微細トランジスタ領域と、前記微細トランジスタよりも高耐圧の入出力トランジスタが配置されるＩ／Ｏ領域とを有する半導体装置であって、
前記微細トランジスタ領域の一部に前記入出力トランジスタと同じ仕様のトランジスタを備える半導体装置。
【請求項２】
前記微細トランジスタ領域には、待機モード時に動作し、全部または一部が前記入出力トランジスタと同じ仕様のトランジスタで構成されるロジック回路が配置される請求項１記載の半導体装置。
【請求項３】
前記微細トランジスタ領域には、待機モード時に動作しまたはデータを保持し、全部または一部が前記入出力トランジスタと同じ仕様のトランジスタで構成されるメモリ回路が配置される請求項１記載の半導体装置。
【請求項４】
前記微細トランジスタ領域には、待機モード時に動作またはデータを保持するメモリ回路が配置され、前記メモリ回路への電源供給を制御するスイッチを構成するトランジスタが前記入出力トランジスタと同じ仕様のトランジスタで構成される請求項１記載の半導体装置。
【請求項５】
前記微細トランジスタ領域には、待機モード時に電源供給が遮断されるロジック回路またはメモリ回路が配置され、前記ロジック回路またはメモリ回路への電源供給を遮断するスイッチを構成するトランジスタが前記入出力トランジスタと同じ仕様のトランジスタで構成される請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細トランジスタが集積される半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩの分野では、配線ピッチやトランジスタサイズを小さくするなどの製造プロセスの微細化が進み、搭載トランジスタ数は百万超と大規模化が進んでいる。微細化に伴い、半導体装置で使用するトランジスタのリーク電流は大きくなる傾向にある。リーク電流を小さするためにはトランジスタの閾値電圧を高くするなどの対策がある。閾値電圧を高くするとトランジスタの動作速度が低くなる。
【０００３】
また、近年、ＣＰＵ、ＤＳＰ等のロジック回路や、ＳＲＡＭ、ＲＯＭなどのメモリ回路等で構成するシステム全体を搭載するシステムＬＳＩ化が進展している。特に、携帯機器システムやＧＰＳ（測位システム）では、待機状態で、時計機能であるＲＴＣ（リアルタイムクロック）やバックアップメモリ回路は動作を維持するが、使用していないＣＰＵやメインメモリ回路の電源供給を遮断することで、待機状態での低消費電力を実現している。
【０００４】
図４は、従来の半導体集積回路装置（システムＬＳＩ）の構成の一例を示すレイアウト図である。ロジック回路１は、ＣＰＵやＤＳＰを含む回路を示す。また、メインメモリ回路２は、ＳＲＡＭやＲＯＭ等のメモリ回路を示している。ロジック回路３は、待機状態においても動作を停止しないＲＴＣ等の回路を示す。メモリ回路４は待機状態においても動作を停止しない、もしくは、蓄積したデータを保持することのできるバックアップメモリ回路を示す。
【０００５】
ユーザが、携帯機器やＧＰＳで通信や表示等を行う動作状態（通常動作モード）では、ロジック回路１，３およびメモリ回路２，４、Ｉ／Ｏ部６はすべて、電源の供給を受けて動作する。一方、待ち受け等の待機状態（待機モード）においては、ＲＴＣ等を内蔵するロジック回路３およびバックアップメモリ回路等で構成されるメモリ回路４のみが動作またはデータ保持を行い、ロジック回路１およびメモリ回路２、Ｉ／Ｏ部６は電源遮断もしくは動作停止する。
【０００６】
携帯機器等における待機時の低消費電力化は、バッテリーの長寿命化の観点から最重要事項の一つであり、このためには、待機モード時に動作している（あるいはデータを保持している）回路を構成するトランジスタの消費電流を、可能な限り削減する必要がある。  すなわち、待機モード時の消費電力を少なくするためには、ロジック回路３およびメモリ回路４のリーク電流を小さくすることが有効である。
【０００７】
従来のシステムＬＳＩにおいては、ロジック回路１およびメモリ回路２は、閾値電圧が低く動作周波数の高いトランジスタを使用するトランジスタ領域６の内部に配置される。一方、ロジック回路３およびメモリ回路４は、閾値電圧が高く動作周波数は低いが低リーク電流のトランジスタを使用するトランジスタ領域７に配置し、これにより、待機状態におけるリーク電流を抑え、システムＬＳＩの消費電力を低減している。
【０００８】
このように、リーク電流の低減は、ＭＯＳトランジスタの閾値電圧を高めることにより実現されている（例えば、非特許文献１参照）。また、待機モード時に動作を停止する回路ブロックに関し、その電源供給の遮断は、ＬＳＩの外部において行われる（電流容量の大きなスイッチングトランジスタを、ＬＳＩ内部に設けるのが困難である等の理由による）。なお、待機時に電源供給が遮断される回路ブロックと、ＲＴＣ等の、待機モード時に動作を継続する回路ブロックとをワンチップ化したＬＳＩは、例えば、特許文献１に記載されている。
【非特許文献１】J.メーバー、他２名、”ＭＯＳ  ＬＳＩ設計入門”、昭和５９年４月２０  産業図書
【特許文献１】特開２００１−３１１７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＬＳＩでは、待機状態でも動作するロジック回路やバックアップメモリ回路には閾値電圧が高く、動作周波数は低いが低リーク電流のトランジスタを使用することで、待機モード時のリーク電流を極力、抑制し、消費電力を低減していた。しかし、システムＬＳＩ化に伴い、集積度の飛躍的な向上が進展し、特に０．１３μｍ以下の微細な製造プロセスを使用する超ＬＳＩが実現されるようになると、従来の設計手法のように、閾値電圧を高くしてトランジスタのリーク電流を低減しようとしても、０．１８ｕｍ以前のデザインルールの大きな製造プロセスのトランジスタに比べ、そのリーク電流が大きくなるという問題が生じる。
【００１０】
すなわち、製造プロセスやゲート絶縁膜の材料を工夫し、閾値電圧を上昇させるという手法は、０．１８ｕｍ以前のデザインルールのトランジスタにおけるリーク電流の低減（低消費電力化）には有効であるが、特に０．１３μｍ以下の微細な製造プロセスによるトランジスタになると、製造プロセス等を変化させて閾値電圧を微調整したとしても、その効果上の差異は見えにくくなり、また、超微細な領域（ナノオーダーの領域）特有の現象が発現する等して、従来のような、望ましいリーク電流低減効果が得られにくくなる。
【００１１】
また、閾値電圧が高く、低リーク電流という特性をもつトランジスタと、高速でリーク電流が大きいという特性をもつトランジスタとを併用する場合、共通の基板に形成するトランジスタの種類が増えるため、製造プロセスが複雑になり、ＴＡＴ（ターンアラウンドタイム）が長くなるという問題も生じる。また、電源遮断用のスイッチをＬＳＩの内部に設けようとすると、所定の電流容量をもち、かつ、リーク電流が十分に小さいという特性をもつトランジスタが必要となる。しかし、上記のとおり、超微細なトランジスタ回路は高速動作には適するが、その一方、大電流容量、低リーク電流といった点では、大きな弱点をもち、したがって、電源の遮断はＬＳＩの外部で行うしかなく、回路設計の自由度が少なくなり、部品点数の増大といった問題も生じる。
【００１２】
本発明は、微細トランジスタの弱点を効果的に克服し、ＬＳＩの待機モード時における低消費電力化、ＬＳＩの内部における電源供給のスイッチング等を実現することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、微細トランジスタが集積される微細トランジスタ領域と、前記微細トランジスタよりも高耐圧の入出力トランジスタが配置されるＩ／Ｏ領域とを有する半導体装置であって、前記微細トランジスタ領域の一部に前記入出力トランジスタと同じ仕様のトランジスタを備える。
【００１４】
従来のように、微細トランジスタを閾値電圧の低い高速動作用のトランジスタと、閾値電圧の高い低リーク電流特性を重視したトランジスタとに区分し、それらを併用する設計手法を止め、その代わりに、高速動作に適した微細トランジスタと、高耐圧で電流容量が大きくリーク電流も小さいといった特徴をもつ入出力（Ｉ／Ｏ）用トランジスタとを併用する設計手法に変更する。入出力用トランジスタは、標準インターフェイス規格に対応する必要があり、必然的に、５Ｖないしは３Ｖ以上の高耐圧の構造を有し、デザインルールも大きく、トランジスタのゲート幅も広いため、リーク電流が小さいという特性を有する。したがって、微細トランジスタ領域の一部に、入出力用トランジスタと同じ仕様のトランジスタを用いることにより、微細トランジスタがもつ弱点（リーク電流が大きい、電流容量が小さい、耐圧が低い等）を効果的に克服することができる。また、システムＬＳＩでは、超微細なトランジスタと、入出力用トランジスタとが併存しており、製造プロセスも、双方のトランジスタを製造可能なように設計されているため、製造マスクを変更するだけで、入出力用トランジスタを、微細トランジスタ領域に作り込むことができ、製造プロセス自体が複雑化することがない。また、リーク電流の低減や高耐圧化が、特に必要な回路のみについて入出力トランジスタを用いるようにすれば、回路の専有面積の増大は問題とならない。
【００１５】
本発明の半導体装置の一態様では、前記微細トランジスタ領域には、待機モード時に動作し、全部または一部が前記入出力トランジスタと同じ仕様のトランジスタで構成されるロジック回路が配置される。待機モード時に動作するロジック回路に、入出力用トランジスタと同じ仕様のトランジスタを用いることにより、リーク電流が減り、待機モード時の低消費電力化を容易に実現することができる。
【００１６】
また、本発明の半導体装置の他の態様では、前記微細トランジスタ領域には、待機モード時に動作しまたはデータを保持し、全部または一部が前記入出力トランジスタと同じ仕様のトランジスタで構成されるメモリ回路が配置される。待機モード時に動作するメモリ回路、あるいは、待機モード時にデータを保持するメモリ回路用トランジスタと同じ仕様のトランジスタを用いることにより、リーク電流が減り、待機モード時の低消費電力化を実現することができる。
【００１７】
また、本発明の半導体装置の他の態様では、前記微細トランジスタ領域には、待機モード時に動作またはデータを保持するメモリ回路が配置され、前記メモリ回路への電源供給を制御するスイッチを構成するトランジスタが前記入出力トランジスタと同じ仕様のトランジスタで構成される。電源供給を遮断するためのスイッチを構成するトランジスタには、低リーク電流特性の他に、所定の電流容量を確保でき、ある程度の高耐圧特性をもつといった、微細トランジスタでは実現しにくい特性が要求される。このスイッチ用トランジスタに、入出力用トランジスタと同じ仕様のトランジスタを用いることにより、それらの要求をすべて満たすことができ、微細トランジスタ領域においても、電源供給のオン／オフ（スイッチング）を、安定的に、容易に行えるようになる。すなわち、ＬＳＩの内部で電源のオン／オフを行えるようになり、回路設計の自由度も向上する。
【００１８】
また、本発明の半導体装置の他の態様では、前記微細トランジスタ領域には、待機モード時に電源供給が遮断されるロジック回路またはメモリ回路が配置され、前記ロジック回路またはメモリ回路への電源供給を遮断するスイッチを構成するトランジスタが前記入出力トランジスタと同じ仕様のトランジスタで構成される。待機モード時において電源供給が遮断されるロジック回路あるいはメモリ回路に関し、電源供給を遮断するためのスイッチを構成するトランジスタを、入出力用トランジスタと同じ仕様のトランジスタを用いて構成する。これにより、微細トランジスタ領域においても、電源供給のオン／オフ（スイッチング）を、安定的に、容易に行えるようになる。すなわち、ＬＳＩの内部で電源のオン／オフを行えるようになり、回路設計の自由度も向上する。
【発明の効果】
【００１９】
本発明によれば、Ｉ／Ｏ部を構成する高耐圧、低リーク電流のトランジスタ（入出力用トランジスタ）を、微細トランジスタ領域の一部において使用することにより、微細トランジスタがもつ弱点を効果的に克服し、リーク電流の低減、電源供給の安定したスイッチング等を、容易に実現することができる。
【発明を実施するための最良の形態】
【００２０】
（第１実施形態）
図１は、本発明の半導体装置の第１の実施形態（システムＬＳＩ）の構成を示すレイアウト図である。図１において、参照符号１はＣＰＵやＤＳＰを含むロジック回路、２はＳＲＡＭやＲＯＭ等のメインメモリ回路、３は待機状態においても動作を停止しないＲＴＣ等のロジック回路、４は待機状態においても動作あるいは蓄積したデータを保持することのできるバックアップメモリ回路を示す。また、参照符号５は、入出力部（Ｉ／０部）を示す。また、参照符号６は閾値値電圧の低い低耐圧のトランジスタを使用するトランジスタ領域、７は閾値値電圧の高い低耐圧のトランジスタを使用するトランジスタ領域（微細トランジスタ領域）、８は高耐圧のＩ／Ｏ用のトランジスタを使用する領域（高耐圧トランジスタ領域）を示す。
【００２１】
ロジック回路１およびメモリ回路２は、従来の半導体集積回路装置と同様に、閾値電圧が低く動作周波数の高いトランジスタを使用するトランジスタ領域６に配置する。一方、ロジック回路３およびバックアップメモリ回路４は、Ｉ／Ｏ部５に配置されるトランジスタと同じ仕様のトランジスタを使用する領域（高耐圧領域）８に配置する。Ｉ／Ｏ部５において使用されるトランジスタは、ＰＣＩ規格のように電圧が５Ｖないしは３Ｖの標準インターフェイス規格に対応する必要があり、５Ｖないしは３Ｖ以上の高耐圧のトランジスタで構成する必要がある。
【００２２】
この高耐圧のトランジスタはデザインルールも大きく、トランジスタのゲート幅も広いため、先に「発明が解決する課題」の欄で述べた、ＣＰＵやＳＲＡＭを構成するトランジスタや、閾値を高くしてリーク電流を小さくしたトランジスタよりも、リーク電流が小さいという特性を有する。この点に着目し、本発明では、Ｉ／Ｏ部５に配置される入出力トランジスタ（高耐圧トランジスタ）を、低リーク電流が必要となる、待機時に動作するロジック回路３およびバックアップメモリ回路４の全部または一部に使用する。Ｉ／Ｏ部５に配置される入出力トランジスタ（高耐圧トランジスタ）は低リーク電流であるという特性をもつため、ＬＳＩの、待機モード時の低消費電力化を図ることが可能となる。
【００２３】
また、システムＬＳＩでは、超微細なトランジスタと、ＩＣチップの周辺に配置される入出力トランジスタ（Ｉ／Ｏ用トランジスタ）とが併存しており、したがって、製造プロセスも、双方のトランジスタを製造可能なように設計されている。したがって、製造マスクを変更するだけで、入出力トランジスタを、微細トランジスタ領域に作り込むことができ、製造プロセス自体が複雑化することがない。
【００２４】
また、ロジック回路３、メモリ回路４を構成する全トランジスタを、Ｉ／Ｏ部５のトランジスタと同じトランジスタで置き換えるとすると、デザインルールが大きくなるために回路の占有面積が増大し、チップサイズの増大を招きやすい。このことが懸念される場合には、ＲＴＣ等の回路の中で、待機状態での動作が必須となる部分（例えば、カウンタ）のみに、Ｉ／Ｏ部５と同じトランジスタを使用する。この場合、デザインルールが大きなトランジスタで置換される部分の回路規模が小さいため、占有面積の増加は、ほとんど問題とならない。
【００２５】
（第２の実施形態）
図２は、本発明の半導体装置の第２の実施形態の構成を示すレイアウト図である。図２において、参照符号９はＰチャネルＭＯＳトランジスタ、１０はＮチャネルＭＯＳトランジスタを示す。バックアップメモリ回路４には、ＰチャネルＭＯＳトランジスタ９、ＮチャネルＭＯＳトランジスタ１０を経由して電源電流を供給する。本実施形態においては、バックアップメモリ回路４は、低閾値電圧のトランジスタ領域６に配置している。
【００２６】
通常の動作状態においては、ＰチャネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトランジスタ１０をＯＮ状態にしバックアップメモリ回路４のライトおよびリード動作を可能とするが、待機状態においては、ＰチャネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトランジスタ１０をＯＦＦ制御しライトおよびリード動作ができないようにする（ただし、ＭＯＳトランジスタのリーク電流によって、データの保持だけは可能とする）。
【００２７】
ＰチャネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトランジスタ１０のリーク電流によりバックアップＲＡＭ４のデータ保持が可能となるが、そのリーク電流が、データ保持に十分でない場合は、ＰチャネルＭＯＳトランジスタ９およびＮチャネルＭＯＳトランジスタ１０のゲート電位を調整する。
【００２８】
本実施形態においては、バックアップメモリ回路４をロジック回路１と同じデザインルールの小さなトランジスタで構成することが可能となるので、バックアップメモリ回路４の面積を小さくする事が可能であるため、バックアップメモリ回路容量が大きな場合の面積増加を小さくすることができるという効果も得られる。
【００２９】
（第３の実施形態）
図３は、本発明の半導体装置の第３の実施形態の構成を示すレイアウト図である。図３において、参照符号１１はＰチャネルＭＯＳトランジスタ、１２はＮチャネルＭＯＳトランジスタを示す。本実施形態においては、ロジック回路１およびメインメモリ回路２には、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２を経由して電源電流を供給する。
【００３０】
通常の動作状態においては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２をＯＮ状態にし、ロジック回路１およびメインメモリ回路２の動作を可能とする。一方、待機状態においては、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２をＯＦＦ制御することにより、電源電流の供給を停止する。
【００３１】
第１および第２の実施形態では、待機モード時に電源オフとなる回路についての電源の遮断は、ＬＳＩの外部にて行っていたが、本実施形態においては、ＬＳＩの内部において、ロジック回路１およびメインメモリ回路２の電源供給をオフすることが可能となる。この結果、待機状態の消費電流を小さくする事が可能となることに加えて、ロジック回路１とメインメモリ回路２の電源端子とＲＴＣ３とバックアップメモリ回路４の電源端子を共有することが可能となり、レイアウト設計の簡素化を図ることができるというメリットも得られる。
【００３２】
また、一般的には、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２はＬＳＩの外部に設けられるのであるが、本実施形態では、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２をＬＳＩに内蔵することができ、これにより、システムを低価格で実現することができる。
【産業上の利用可能性】
【００３３】
本発明の半導体装置は、Ｉ／Ｏ部を構成する高耐圧のトランジスタを微細トランジスタ領域に転用することによって、ＬＳＩの待機モード時の低消費電力化、電源供給の安定したスイッチング等を可能にするという効果を奏し、携帯機器やＧＰＳ等に使用される半導体装置（特に、システムＬＳＩ）等として有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体装置の第１の実施形態の構成を示すレイアウト図
【図２】本発明の半導体装置の第２の実施形態の構成を示すレイアウト図
【図３】本発明の半導体装置の第３の実施形態の構成を示すレイアウト図
【図４】従来の半導体装置の一例の構成を示すレイアウト図
【符号の説明】
【００３５】
１  ロジック回路
２  メインメモリ回路
３  ロジック回路
４  バックアップメモリ回路
５  Ｉ／Ｏ
６  低閾値電圧トランジスタ領域
８  Ｉ／Ｏ用トランジスタ領域
９  PチャネルＭＯＳトランジスタ
１０  NチャネルＭＯＳトランジスタ
１１  PチャネルＭＯＳトランジスタ
１２  NチャネルＭＯＳトランジスタ
【図１】
2006019546.tif 000003
【図２】
2006019546.tif 000004
【図３】
2006019546.tif 000005
【図４】
2006019546.tif 000006