(57)【要約】【課題】回路規模の縮小を図ったデジタルアナログ変換回路と、そのデジタルアナログ変換回路を用いることによって小型化を図った表示装置を提供する。【解決手段】図２に示すスイッチ回路においては、基準電圧出力回路から供給される６４個の基準電圧Ｖｒｅｆのうち、６ビットの信号（ｂ０〜ｂ５）に応じて１つの電圧が選択され、アナログ信号として出力線ＤＡＯに出力される。基準電圧Ｖ０〜Ｖ６４の各入力線から出力線ＤＡＯへ到る６４本の信号経路は、それぞれ２本の信号経路で構成される３２組の信号経路群にグループ化されており、同一組の２本の信号経路は、直列接続された６つのトランジスタのうち５つのトランジスタを共有している。したがって、これらを共有しない場合と比べて、トランジスタの使用数を１６０個削減することができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
２ｎ個（ｎは１より大きい任意の整数を示す）の基準電圧を出力する基準電圧出力回路と、
上記基準電圧出力回路から出力される上記２ｎ個の基準電圧を入力する２ｎ個の入力線と１つの出力線とを有し、入力されるｎビットの信号に応じて、上記２ｎ個の入力線のうちの何れか１つを選択し、当該選択した入力線を上記出力線に接続するスイッチ回路と
を有し、
上記スイッチ回路は、上記２ｎ個の入力線と上記出力線との間に構成され、上記ｎビットの信号に応じて何れか１本が導通状態となる２ｎ本の信号経路を有し、
各々の信号経路は、互いに直列に接続され、上記ｎビットの信号に応じてそれぞれのオンとオフが制御されるｎ個のスイッチを有し、
上記２ｎ本の信号経路の少なくとも一部は、上記ｎ個のスイッチの一部を共有する、
デジタルアナログ変換回路。
【請求項２】
複数の信号経路によって共有される１つまたは複数のスイッチは、当該複数の信号経路の交点と上記出力線との間に接続される、
請求項１に記載のデジタルアナログ変換回路。
【請求項３】
上記２ｎ本の信号経路は、上記ｎ個のスイッチの一部を共有する２ｋ本（ｋは１からｎまでの任意の整数を示す）の信号経路の組を少なくとも１つ有し、
各々の信号経路は、同一の組に属する他の信号経路との交点をｋ個有する、
請求項１に記載のデジタルアナログ変換回路。
【請求項４】
各々の上記スイッチは、第１導電型トランジスタまたは第２導電型トランジスタの何れか一方を含む、
請求項１に記載のデジタルアナログ変換回路。
【請求項５】
上記第１導電型トランジスタは、上記ｎビットの信号のうちの１ビットの信号を入力し、当該入力信号が第１のレベルを持つときにオンし、第２のレベルを持つときにオフし、
上記第２導電型トランジスタは、上記ｎビットの信号のうちの１ビットの信号を入力し、当該入力信号が上記第１のレベルを持つときにオフし、上記第２のレベルを持つときにオンする、
請求項４に記載のデジタルアナログ変換回路。
【請求項６】
各々の上記スイッチは、第１導電型トランジスタおよび第２導電型トランジスタの並列回路を含む、
請求項１に記載のデジタルアナログ変換回路。
【請求項７】
上記ｎビットの信号を構成する各ビット信号は、互いに相補的なレベルを持つ第１信号および第２信号を有しており、
各々の上記スイッチは、上記第１信号を入力する第１導電型トランジスタと上記第２信号を入力する第２導電型トランジスタとを並列接続した第１並列回路、または、上記第２信号を入力する第１導電型トランジスタと上記第１信号を入力する第２導電型トランジスタとを並列接続した第２並列回路の何れか一方を含み、
上記第１導電型トランジスタは、入力する信号が第１のレベルを持つときにオンし、第２のレベルを持つときにオフし、
上記第２導電型トランジスタは、入力する信号が第１のレベルを持つときにオフし、第２のレベルを持つときにオンする、
請求項６に記載のデジタルアナログ変換回路。
【請求項８】
行列状に配列された複数の画素を有する画素部と、
入力されるｎビットの信号をアナログ信号に変換するデジタルアナログ変換回路と、
上記デジタルアナログ変換回路から出力されるアナログ信号に基づいて上記画素部の各画素を駆動する駆動回路と
を有し、
上記デジタルアナログ変換回路は、
２ｎ個（ｎは１より大きい任意の整数を示す）の基準電圧を出力する基準電圧出力回路と、
上記基準電圧出力回路から出力される上記２ｎ個の基準電圧を入力する２ｎ個の入力線と１つの出力線とを有し、入力されるｎビットの信号に応じて、上記２ｎ個の入力線のうちの何れか１つを選択し、当該選択した入力線を上記出力線に接続するスイッチ回路と
を有し
上記スイッチ回路は、上記２ｎ個の入力線と上記出力線との間に構成され、上記ｎビットの信号に応じて何れか１本が導通状態となる２ｎ本の信号経路を有し、
各々の信号経路は、互いに直列に接続され、上記ｎビットの信号に応じてそれぞれのオンとオフが制御されるｎ個のスイッチを有し、
上記２ｎ本の信号経路の少なくとも一部は、上記ｎ個のスイッチの一部を共有する、
表示装置。
【請求項９】
上記デジタルアナログ変換回路が、上記画素部と共通の基板上に形成される、
請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路とこれを用いた表示装置に係り、特に、デジタル信号に応じて複数の基準電圧から１つを選択しアナログ信号として出力するデジタルアナログ変換回路と、このアナログ信号に応じて画素を駆動する表示装置に関するものである。
【背景技術】
【０００２】
通常、表示装置の水平駆動回路には、デジタルアナログ変換回路が搭載されている。デジタルアナログ変換回路は、デジタル信号として入力される画素信号を画素の駆動に必要なアナログ信号へ変換するために用いられる。
【０００３】
画素の駆動に用いられるデジタルアナログ変換回路には、画素の種類や駆動方式に応じて様々なタイプのものがある。例えば、液晶表示装置やＥＬ（electro luminescence）表示装置などでは、複数の基準電圧の中から画素信号に応じて選んだ基準電圧をアナログ信号として出力する基準電圧選択型のデジタルアナログ変換回路が用いられる。
【０００４】
図１１は、特許文献１に開示されている基準電圧選択型デジタルアナログ変換回路の主要な構成の一例を示す図である。
図１１に示すデジタルアナログ変換回路は、図示しない基準電圧発生回路において発生する６４個の基準電圧（Ｖ０〜Ｖ６４）の中から、６ビットの画素（ｂ０〜ｂ５）に応じて１つを選択し出力する。
【０００５】
図１１に示すように、６４個の基準電圧（Ｖ０〜Ｖ６４）を入力するための６４本の入力線と、アナログ信号を出力するための出力線ＤＡＯとの間には、それぞれ６つのＭＯＳトランジスタで構成された直列回路が接続されている。
【０００６】
この直列回路を構成する各々のＭＯＳトランジスタは、６ビットの画素信号の各ビットに対応しており、対応するビットの値に応じてオンまたはオフする。すなわち、各々のＭＯＳトランジスタのゲートには、６ビットの画素信号中の対応する１ビットの信号が入力されており、ＭＯＳトランジスタはこのゲート信号に応じてオンまたはオフする。
【０００７】
また、各々の直列回路では、特定の値の画素信号が入力された場合に限りオンするように、６つのＭＯＳトランジスタの導電型が決定されている。
例えば、図１１に示すように、基準電圧Ｖ１の入力線と出力線ＤＡＯとの間に接続される直列回路では、最下位ビットｂ０に対応するＭＯＳトランジスタがｎ型ＭＯＳトランジスタ、他のビットに対応するＭＯＳトランジスタがｐ型ＭＯＳトランジスタである。ここでビット値‘０’の信号がローレベル、ビット値‘１’の信号がハイレベルに対応するものとすると、この直列回路は、‘０００００１’の画素信号が入力された場合に限りオンし、他の値の画素信号が入力された場合にオフする。
【０００８】
６４個のトランジスタ直列回路は、６ビットの画素信号がとりうる６４個の値に対応しており、各々のトランジスタ直列回路は、対応する値の画素信号が入力された場合にオンし、他の値の画素信号が入力された場合にオフする。これにより、６４個の基準電圧（Ｖ０〜Ｖ６４）の中から、６ビットの画素信号（ｂ０〜ｂ５）に応じた１つの基準電圧が選択され、出力線ＤＡＯに出力される。
【特許文献１】特開２０００−２４２２０９号公報
【特許文献２】特開２００１−２８２１６８号公報
【特許文献３】特開２００３−２９６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
携帯電話機に代表される携帯型電子機器（以降、携帯機器と表記する）の部品において、表示装置はとりわけ大きな面積を占有しており、機器のサイズを規定する主要な要素となっている。近年では、表示の見易さを向上するため、表示装置の画面を大きくする傾向にあるが、携帯性の観点では、機器の全体サイズをあまり大きくできないという制約がある。
【００１０】
一方、携帯機器に搭載される表示装置には、部品点数の削減の観点から、画面を構成する表示部と、その駆動や制御を行う周辺回路とを、共通の基板上に一体形成するものがある。例えば液晶表示装置の場合、ガラス基板上にポリシリコンＴＦＴ（thin film transistor）を用いて各画素のスイッチング素子を形成するとともに、その同じガラス基板上にポリシリコンＴＦＴで構成した周辺回路を搭載するものがある。
【００１１】
表示部と周辺回路を一体化した表示装置では、通常、表示部の周縁の領域（以降、この領域を額縁と表記する）に周辺回路が配置される。ところが、上述したように、機器のサイズをあまり大きくすることなく画面を大きくしたいという要求があるため、必然的に、表示装置の額縁を狭くすることが求められている。
先に述べたデジタルアナログ変換回路は、額縁に配置される周辺回路の中において大きな面積を占める回路であり、表示装置の額縁をより狭くするためには、その回路規模を縮小することが課題となっている。
【００１２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路規模の縮小を図ったデジタルアナログ変換回路と、そのデジタルアナログ変換回路を用いることによって小型化を図った表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の観点のデジタルアナログ変換回路は、２ｎ個（ｎは１より大きい任意の整数を示す）の基準電圧を出力する基準電圧出力回路と、上記基準電圧出力回路から出力される上記２ｎ個の基準電圧を入力する２ｎ個の入力線と１つの出力線とを有し、入力されるｎビットの信号に応じて、上記２ｎ個の入力線のうちの何れか１つを選択し、当該選択した入力線を上記出力線に接続するスイッチ回路とを有する。上記スイッチ回路は、上記２ｎ個の入力線と上記出力線との間に構成され、上記ｎビットの信号に応じて何れか１本が導通状態となる２ｎ本の信号経路を有する。各々の信号経路は、互いに直列に接続され、上記ｎビットの信号に応じてそれぞれのオンとオフが制御されるｎ個のスイッチを有する。上記２ｎ本の信号経路の少なくとも一部は、上記ｎ個のスイッチの一部を共有する。
【００１４】
本発明の第２の観点に係る表示装置は、行列状に配列された複数の画素を有する画素部と、上記第１の観点のデジタルアナログ変換回路と、当該デジタルアナログ変換回路から出力されるアナログ信号に基づいて上記画素部の各画素を駆動する駆動回路とを有する。好適には、上記デジタルアナログ変換回路が、上記画素部と共通の基板上に形成される。
【００１５】
上記本発明によれば、上記２ｎ本の信号経路の少なくとも一部において上記ｎ個のスイッチの一部が共有されるため、これを共有しない場合に比べてスイッチの数が少なくなる。
【００１６】
なお、複数の信号経路によって共有される１つまたは複数のスイッチは、当該複数の信号経路の交点と上記出力線との間に接続されても良い。
【００１７】
また、上記２ｎ本の信号経路は、上記ｎ個のスイッチの一部を共有する２ｋ本（ｋは１からｎまでの任意の整数を示す）の信号経路の組を少なくとも１つ有して良く、各々の信号経路は、同一の組に属する他の信号経路との交点をｋ個有しても良い。
【００１８】
各々の上記スイッチは、第１導電型トランジスタまたは第２導電型トランジスタの何れか一方を含んでも良いし、あるいは、第１導電型トランジスタおよび第２導電型トランジスタの並列回路を含んでも良い。
【発明の効果】
【００１９】
本発明によれば、複数の基準電圧から１つを選択して出力するスイッチ回路においてスイッチの共有化を図ることにより、スイッチの使用数を減らして、回路規模を縮小できる。これにより、表示装置のサイズの小型化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の２つの実施形態について、図面を参照して説明する。
【００２１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るデジタルアナログ変換回路の構成の一例を示す図である。
図１に示すデジタルアナログ変換回路は、スイッチ回路９と、バッファ回路１０と、基準電圧出力回路１１とを有する。
スイッチ回路９は、本発明のスイッチ回路の一実施形態である。
基準電圧出力回路１１は、本発明の基準電圧出力回路の一実施形態である。
【００２２】
基準電圧出力回路１１は、６４個の基準電圧（Ｖ０，…，Ｖ６３）を出力する回路であり、例えば図１に示すように、直列接続された６４個の抵抗（Ｒ０，…，Ｒ６３）を有する。この抵抗直列回路には基準電圧ＶＲが印加されており、基準電圧ＶＲを６４レベルに分圧した電圧が基準電圧Ｖ０〜Ｖ６３として出力される。
【００２３】
スイッチ回路９は、基準電圧Ｖ０〜Ｖ６３を入力する６４の入力線（以降、入力線Ｖ０〜Ｖ６３と表記する）と１つの出力線ＤＡＯとを有しており、６ビットの信号（ｂ０，…，ｂ５）に応じて、６４の入力線Ｖ０〜Ｖ６３のうちの何れか１つを選択して出力線ＤＡＯに接続する。
【００２４】
スイッチ回路９は、６４の入力線Ｖ０〜Ｖ６３と出力線ＤＡＯとの間に構成された６４本の信号経路を有している。６４本の信号経路は、６ビットの信号（ｂ０，…，ｂ５）に応じてその何れか１本が導通状態となり、他が非導通状態になる。
【００２５】
各々の信号経路は、互いに直列に接続される６個のスイッチを有する。６個のスイッチは、６ビットの信号（ｂ０，…，ｂ５）に応じてそれぞれのオンとオフが制御される。
【００２６】
６４本の信号経路の少なくとも一部は、その６個のスイッチの一部を共有している。複数の信号経路によって共有される１つまたは複数のスイッチは、この複数の信号経路の交点と出力線ＤＡＯとの間に接続される。
例えば、６ビットの信号が‘００１１０１’のときに導通する信号経路と、‘００１１１０’のときに導通する信号経路は、何れもその導通時に入力信号の上位４ビットが‘００１１’になる。そのため、これら２本の信号経路は、上位４ビットに対応する４つのスイッチを共有することができる。この場合、当該４つのスイッチは、この２本の信号経路の交点と出力線ＤＡＯとの間に直列に接続される。そして、各信号経路の残りの２つのスイッチは、この交点と基準電圧の入力線との間に直列に接続される。
【００２７】
バッファ回路１０は、スイッチ回路９の出力線ＤＡＯに出力される電圧を入力し、この入力電圧に応じた出力電圧Ｖｏｕｔを発生する。バッファ回路１０は、入力インピーダンスが高く出力インピーダンスが低いインピーダンス変換回路として機能するため、スイッチ回路９の出力インピーダンスが高い場合でも、その出力線ＤＡＯに発生する電圧に応じた出力電圧Ｖｏｕｔを低いインピーダンスで出力することができる。
【００２８】
次に、スイッチ回路９の構成例を説明する。
【００２９】
図２は、スイッチ回路９の第１の構成例を示す図である。
図２に示すスイッチ回路９は、入力線Ｖ０，…，Ｖ６３と、出力線ＤＡＯと、６４個のトランジスタＱ０−０，…，Ｑ６３−０と、３２個のトランジスタＱ１−１，Ｑ３−１，Ｑ５−１，Ｑ７−１，…，Ｑ６１−１，Ｑ６３−１と、３２個のトランジスタＱ１−２，Ｑ３−２，Ｑ５−２，Ｑ７−２，…，Ｑ６１−２，Ｑ６３−２と、３２個のトランジスタＱ１−３，Ｑ３−３，Ｑ５−３，Ｑ７−３，…，Ｑ６１−３，Ｑ６３−３と、３２個のトランジスタＱ１−４，Ｑ３−４，Ｑ５−４，Ｑ７−４，…，Ｑ６１−４，Ｑ６３−４と、３２個のトランジスタＱ１−５，Ｑ３−５，Ｑ５−５，Ｑ７−５，…，Ｑ６１−５，Ｑ６３−５とを有する。
【００３０】
トランジスタＱｊ−ｋ（ｊは０から６３までの整数、ｋは０から５までの整数を示す。以下同じ。）は、ｎ型またはｐ型のＭＯＳトランジスタである。その導電型は、次のように規定される。
数値ｊを２進数で表現した場合の第ｋビット（ただし、第０ビットを最下位ビットとする）が‘１’の場合、トランジスタＱｊ−ｋの導電型はｎ型であり、第ｋビットが‘０’の場合、トランジスタＱｊ−ｋの導電型はｐ型である。
例えばトランジスタＱ３−１の場合、ｊ＝３＝‘００００１１’であり、ｋ＝１である。‘００００１１’の第１ビットは‘１’であるため、トランジスタＱ３−１の導電型はｎ型である。
【００３１】
トランジスタＱｑ−０（ｑは、１から６３までの奇数を示す。以下同じ。）は、入力線ＶｑとノードＡｑとの間に接続される。例えばトランジスタＱ６１−０は、入力線Ｖ６１とノードＡ６１との間に接続される。
トランジスタＱ（ｑ−１）−０は、入力線Ｖ（ｑ−１）とノードＡｑとの間に接続される。例えばトランジスタＱ６２−０は、入力線Ｖ６２とノードＡ６３との間に接続される。
【００３２】
トランジスタＱｑ−１，Ｑｑ−２，Ｑｑ−３，Ｑｑ−４，Ｑｑ−５は、ノードＡｑと出力線ＤＡＯとの間に直列に接続される。例えば、トランジスタＱ３−１，Ｑ３−２，Ｑ３−３，Ｑ３−４，Ｑ３−５は、ノードＡ３と出力線ＤＡＯとの間に直列に接続される。
【００３３】
トランジスタＱｊ−ｋのゲートには、第ｋビットの信号ｂｋが入力される。例えば、トランジスタＱ３−２には、第２ビットの信号ｂ２が入力される。
【００３４】
なお、６ビットの信号（ｂ０，…，ｂ５）は、そのビット値に応じてハイレベルまたはローレベルに設定される。すなわち、ビット値が‘１’のときにハイレベル、ビット値が‘０’のときにローレベルに設定される。
トランジスタＱｊ−ｋは、その導電型がｎ型の場合、ビット信号ｂｋがハイレベルのときにオンし、ローレベルのときにオフする。他方、トランジスタＱｊ−ｋは、その導電型がｐ型の場合、ビット信号ｂｋがローレベルのときにオンし、ハイレベルのときにオフする。
ハイレベル時のビット信号ｂｋは、基準電圧の最大値（Ｖ６３）にｎ型ＭＯＳトランジスタのしきい電圧Ｖｔｈｎを加えた電圧（Ｖ６３＋Ｖｔｈｎ）より高い電圧に設定される。また、ローレベル時のビット信号ｂｋは、基準電圧の最低値（Ｖ０）からｐ型ＭＯＳトランジスタのしきい電圧Ｖｔｈｐを差し引いた電圧（Ｖ０−Ｖｔｈｐ）より低い電圧に設定される。
【００３５】
以下では、入力線Ｖｊから出力線ＤＡＯまでの信号経路を‘ＲＴｊ’と呼ぶことにする。例えば信号経路ＲＴ２は、直列接続された６個のトランジスタＱ２−０，Ｑ３−１，Ｑ３−２，Ｑ３−３，Ｑ３−４，Ｑ３−５を含んでおり、これらのトランジスタを経由して入力線Ｖ２から出力線ＤＡＯに基準電圧を伝送する。
図２に示すスイッチ回路９は、このような信号経路を６４本（Ｒ０〜Ｒ６３）有している。各々の信号経路は、直列に接続された６つのトランジスタで構成されている。
【００３６】
これらの６４本の信号経路は、各々２本ずつの信号経路で構成される３２組の信号経路群にグループ分けされている。詳細に述べると、
（Ｒ０，Ｒ１），（Ｒ２，Ｒ３），…，（Ｒ６０，Ｒ６１），（Ｒ６２，Ｒ６３）；
という具合に、６４本の信号経路Ｒ０〜Ｒ６３が３２組の信号経路群にグループ分けされている。
【００３７】
それぞれの信号経路は、同一の組に属する他の信号経路との交点を１つ有している。この交点と出力線ＤＡＯとの間には５つのトランジスタが直列接続されている。例えば、信号経路Ｒ２とＲ３との交点であるノードＡ３と出力線ＤＡＯとの間に、５つのトランジスタＱ３−１，Ｑ３−２，Ｑ３−３，Ｑ３−４，Ｑ３−５が直列接続されている。この５つのトランジスタが、信号経路Ｒ２およびＲ３によって共有されている。
【００３８】
６４本の信号経路Ｒ０〜Ｒ６３の各々は、６ビットの信号（ｂ０，…，ｂ５）がとり得る６４（＝２６）通りの値の各々に対応している。６ビットの信号（ｂ０，…，ｂ５）がある値に設定されると、この値に対応する１本の信号経路が導通状態になり、残りが非導通状態になる。
例えば、６ビットの信号（ｂ０，…，ｂ５）が‘１１００１１’という値に設定されると、信号経路Ｒ５１を構成するトランジスタＱ５１−０，Ｑ５１−１，Ｑ５１−２，Ｑ５１−３，Ｑ５１−４，Ｑ５１−５が導通し、入力線Ｖ５１と出力線ＤＡＯとが接続される。これにより、出力線ＤＡＯから基準電圧Ｖ５１が出力される。
【００３９】
このように、図２に示すスイッチ回路９は、図１１に示す従来の回路と同様に、６ビットの信号に応じて６４個の基準電圧から１つを選択して出力する選択動作が可能であるとともに、３２組の信号経路群においてそれぞれトランジスタを共有していることから、図１１に示す従来の回路に比べてトランジスタの使用数を大幅に削減することができる。すなわち、図１１に示す従来の回路では３８４個（＝６×２６）のトランジスタが使用されるのに対し、図２に示すスイッチ回路９では２２４個（＝６×２６−５×２５）のトランジスタで済み、トランジスタの使用数を１６０個削減することができる。
したがって、図２に示すスイッチ回路９を用いてデジタルアナログ変換回路を構成することにより、従来に比べて回路規模を大幅に縮小することができる。
【００４０】
また、回路を構成するトランジスタの数を減らせることから、リーク電流等により発生する消費電流が小さくなるため、低消費電力化を図ることができる。更に、回路素子数の減少により製造時の不良発生率が低下するため、生産歩留りを向上することができる。
【００４１】
次に、スイッチ回路９の第２の構成例について、図３を参照して説明する。
【００４２】
図３に示すスイッチ回路９は、入力線Ｖ０，…，Ｖ６３と、出力線ＤＡＯと、６４個のトランジスタＱ０−０，…，Ｑ６３−０と、３２個のトランジスタＱ１−１，Ｑ３−１，Ｑ５−１，Ｑ７−１，…，Ｑ６１−１，Ｑ６３−１と、１６個のトランジスタＱ３−２，Ｑ７−２，Ｑ１１−２，Ｑ１５−２，…，Ｑ５９−２，Ｑ６３−２と、１６個のトランジスタＱ３−３，Ｑ７−３，Ｑ１１−３，Ｑ１５−３，…，Ｑ５９−３，Ｑ６３−３と、１６個のトランジスタＱ３−４，Ｑ７−４，Ｑ１１−４，Ｑ１５−４，…，Ｑ５９−４，Ｑ６３−４と、１６個のトランジスタＱ３−５，Ｑ７−５，Ｑ１１−５，Ｑ１５−５，…，Ｑ５９−５，Ｑ６３−５とを有する。
トランジスタＱｊ−ｋは、ｎ型またはｐ型のＭＯＳトランジスタであり、その導電型は先の説明と同様に規定される。
６４個のトランジスタＱ０−０〜Ｑ６３−０は、図２に示す回路と同じ接続関係を有する。
トランジスタＱｊ−ｋのゲートには、図２に示す回路と同様に、第ｋビットの信号ｂｋが入力される。
【００４３】
トランジスタＱｒ−１（ｒは、１６個の整数｛３，７，１１，１５，１９，…，６３｝のうちの任意の１つを示す）は、ノードＡｒとノードＢｒとの間に接続される。例えばトランジスタＱ７−１は、ノードＡ７とノードＢ７との間に接続される。
トランジスタＱ（ｒ−２）−１は、ノードＡ（ｒ−２）とノードＢｒとの間に接続される。例えばトランジスタＱ５−１は、ノードＡ５とノードＢ７との間に接続される。
【００４４】
トランジスタＱｒ−２，Ｑｒ−３，Ｑｒ−４，Ｑｒ−５は、ノードＢｒと出力線ＤＡＯとの間に直列に接続される。例えば、トランジスタＱ３−２，Ｑ３−３，Ｑ３−４，Ｑ３−５は、ノードＢ３と出力線ＤＡＯとの間に直列に接続される。
【００４５】
図３に示すスイッチ回路９は、図２に示す回路と同様に、それぞれ６つのトランジスタで構成される６４本の信号経路を有している。
これらの６４本の信号経路は、各々４本ずつの信号経路で構成される１６組の信号経路群にグループ分けされている。詳細に述べると、
（Ｒ０，Ｒ１，Ｒ２，Ｒ３），…，（Ｒ６０，Ｒ６１，Ｒ６２，Ｒ６３）；
という具合に、６４本の信号経路Ｒ０〜Ｒ６３が１６組の信号経路群にグループ分けされている。
【００４６】
それぞれの信号経路は、同一の組に属する他の信号経路との交点を２つ有している。最も出力線ＤＡＯに近い交点と出力線ＤＡＯとの間には４つのトランジスタが直列接続される。この４つのトランジスタが４本の信号経路によって共有される。
この交点から信号経路が２つに分岐し、次の交点で各々の信号経路が更に２つに分岐して、４本の信号経路に分かれる。この４本の信号経路が、４つの入力線に接続される。隣接する２つの交点の間、ならびに、出力線ＤＡＯから最も離れた交点と入力線との間には、それぞれ１つのトランジスタが接続される。
【００４７】
図３に示すスイッチ回路９においても、図２に示す回路と同様に、６ビットの信号（ｂ０，…，ｂ５）に応じて６４本の信号経路Ｒ０〜Ｒ６３のうちの１つが導通状態になり、残りが非導通状態になる。
【００４８】
このように、図３に示すスイッチ回路９は、図１１に示す従来の回路と同様な選択動作が可能であるとともに、１６組の信号経路群においてそれぞれトランジスタを共有していることから、図２に示す回路に比べて更にトランジスタの使用数を削減することができる。すなわち、図３に示すスイッチ回路９では１６０個（＝６×２６−５×２５−４×２４）のトランジスタで済み、図２に示す回路に比べて更に６４個のトランジスタを削減することができる。
したがって、図３に示すスイッチ回路９を用いてデジタルアナログ変換回路を構成することにより、従来に比べて更に回路規模を削減することができる。
【００４９】
次に、スイッチ回路９の第３の構成例について、図４を参照して説明する。
【００５０】
図４に示すスイッチ回路９は、入力線Ｖ０，…，Ｖ６３と、出力線ＤＡＯと、６４個のトランジスタＱ０−０，…，Ｑ６３−０と、３２個のトランジスタＱ１−１，Ｑ３−１，Ｑ５−１，Ｑ７−１，…，Ｑ６１−１，Ｑ６３−１と、１６個のトランジスタＱ３−２，Ｑ７−２，Ｑ１１−２，Ｑ１５−２，…，Ｑ５９−２，Ｑ６３−２と、８個のトランジスタＱ７−３，Ｑ１５−３，Ｑ２３−３，…，Ｑ５５−３，Ｑ６３−３と、４個のトランジスタＱ１５−４，Ｑ３１−４，Ｑ４７−４，Ｑ６３−４と、２個のトランジスタＱ３１−５，Ｑ６３−５とを有する。
トランジスタＱｊ−ｋは、ｎ型またはｐ型のＭＯＳトランジスタであり、その導電型は先の説明と同様に規定される。
６４個のトランジスタＱ０−０〜Ｑ６３−０は、図２に示す回路と同じ接続関係を有する。また、３２個のトランジスタＱ１−１，Ｑ３−１，Ｑ５−１，Ｑ７−１，…，Ｑ６１−１，Ｑ６３−１は、図３に示す回路と同じ接続関係を有する。
トランジスタＱｊ−ｋのゲートには、図２に示す回路と同様に、第ｋビットの信号ｂｋが入力される。
【００５１】
トランジスタＱｓ−２（ｓは、８個の整数｛７，１５，２３，３１，３９，４７，５５，６３｝のうちの任意の１つを示す）は、ノードＢｓとノードＣｓとの間に接続される。例えばトランジスタＱ７−２は、ノードＢ７とノードＣ７との間に接続される。
トランジスタＱ（ｓ−４）−２は、ノードＢ（ｓ−４）とノードＣｓとの間に接続される。例えばトランジスタＱ３−２は、ノードＢ３とノードＣ７との間に接続される。
【００５２】
トランジスタＱｔ−３（ｔは、４個の整数｛１５，３１，４７，６３｝のうちの任意の１つを示す）は、ノードＣｔとノードＤｔとの間に接続される。例えば、トランジスタＱ１５−３は、ノードＣ１５とノードＤ１５との間に接続される。
トランジスタＱ（ｔ−８）−３は、ノードＣ（ｔ−８）とノードＤｔとの間に接続される。例えば、トランジスタＱ７−３は、ノードＣ７とノードＤ１５との間に接続される。
【００５３】
トランジスタＱｕ−４（ｕは、３１または６３を示す）は、ノードＤｕとノードＥｕとの間に接続される。例えば、トランジスタＱ３１−４は、ノードＤ３１とノードＥ３１との間に接続される。
トランジスタＱ（ｕ−１６）−４は、ノードＤ（ｕ−１６）とノードＥｕとの間に接続される。例えば、トランジスタＱ１５−４は、ノードＤ１５とノードＥ３１との間に接続される。
【００５４】
トランジスタＱ３１−５は、ノードＥ３１と出力線ＤＡＯとの間に接続される。
トランジスタＱ６３−５は、ノードＥ６３と出力線ＤＡＯとの間に接続される。
【００５５】
図４に示すスイッチ回路９は、図２に示す回路と同様に、それぞれ６つのトランジスタで構成される６４本の信号経路を有している。
これらの６４本の信号経路は、各々３２本ずつの信号経路で構成される２組の信号経路群にグループ分けされている。詳細に述べると、
（Ｒ０，Ｒ１，…，Ｒ３１），（Ｒ３２，Ｒ３３，…，Ｒ６３）；
という具合に、６４本の信号経路Ｒ０〜Ｒ６３が２組の信号経路群にグループ分けされている。
【００５６】
それぞれの信号経路は、同一の組に属する他の信号経路との交点を５つ有している。最も出力線ＤＡＯに近い交点と出力線ＤＡＯとの間に１つのトランジスタが接続されており、このトランジスタが３２本の信号経路によって共有される。
この交点から信号経路が２つに分岐し、次の交点で各々の信号経路が更に２つに分岐する。この繰り返しにより、５つの交点を経て３２本の信号経路に分かれる。この３２本の信号経路が、３２の入力線に接続される。隣接する２つの交点の間、ならびに、出力線から最も離れた交点と入力線との間には、それぞれ１つのトランジスタが接続される。
【００５７】
図４に示すスイッチ回路９においても、図２に示す回路と同様に、６ビットの信号（ｂ０，…，ｂ５）に応じて６４本の信号経路Ｒ０〜Ｒ６３のうちの１つが導通状態になり、残りが非導通状態になる。
【００５８】
このように、図４に示すスイッチ回路９は、図１１に示す従来の回路と同様な選択動作が可能であるとともに、３２組の信号経路群においてそれぞれトランジスタを共有していることから、図３に示す回路に比べて更にトランジスタの使用数を削減することができる。すなわち、図４に示すスイッチ回路９では１２６個（＝６×２６−５×２５−４×２４−３×２３−２×２２−１×２１）のトランジスタで済み、図３に示す回路に比べてトランジスタの使用数を更に３４個削減することができる。
したがって、図４に示すスイッチ回路９を用いてデジタルアナログ変換回路を構成することにより、従来に比べて回路規模をより一層削減することができる。
【００５９】
次に、スイッチ回路９の第４の構成例について、図５を参照して説明する。
【００６０】
先に説明した図２に示す回路では、６ビットの信号（ｂ０，…，ｂ５）のうち上位５ビットの信号によって制御される５つのスイッチが２つの信号経路によって共有されているが、図５に示す回路では、下位５ビットの信号によって制御される５つのスイッチが２つの信号経路によって共有される。
【００６１】
図５に示すスイッチ回路９は、入力線Ｖ０，…，Ｖ６３と、出力線ＤＡＯと、６４個のトランジスタＱ０−５，…，Ｑ６３−５と、３２個のトランジスタＱ３２−０，…，Ｑ６３−０と、３２個のトランジスタＱ３２−１，…，Ｑ６３−１と、３２個のトランジスタＱ３２−２，…，Ｑ６３−２と、３２個のトランジスタＱ３２−３，…，Ｑ６３−３と、３２個のトランジスタＱ３２−４，…，Ｑ６３−４とを有する。
トランジスタＱｊ−ｋは、ｎ型またはｐ型のＭＯＳトランジスタであり、その導電型は先の説明と同様に規定される。
トランジスタＱｊ−ｋのゲートには、図２に示す回路と同様に、第ｋビットの信号ｂｋが入力される。
【００６２】
トランジスタＱｖ−５（ｖは、３２から６３までの整数を示す。以下同じ。）は、入力線ＶｖとノードＦｖとの間に接続される。例えばトランジスタＱ６２−５は、入力線Ｖ６２とノードＦ６２との間に接続される。
トランジスタＱ（ｖ−３２）−５は、入力線Ｖ（ｖ−３２）とノードＦｖとの間に接続される。例えばトランジスタＱ１−５は、入力線Ｖ１とノードＦ３３との間に接続される。
【００６３】
トランジスタＱｖ−５，Ｑｖ−４，Ｑｖ−３，Ｑｖ−２，Ｑｖ−１は、ノードＦｖと出力線ＤＡＯとの間に直列に接続される。例えば、トランジスタＱ３３−４，Ｑ３３−３，Ｑ３２−２，Ｑ３１−１，Ｑ３３−０は、ノードＦ３３と出力線ＤＡＯとの間に直列に接続される。
【００６４】
図５に示すスイッチ回路９は、図２に示す回路と同様に、それぞれ６つのトランジスタで構成される６４本の信号経路を有している。
これらの６４本の信号経路は、各々２本ずつの信号経路で構成される３２組の信号経路群にグループ分けされている。詳細に述べると、
（Ｒ０，Ｒ３２），（Ｒ２，Ｒ３３），…，（Ｒ３０，Ｒ６２），（Ｒ３１，Ｒ６３）；
という具合に、６４本の信号経路Ｒ０〜Ｒ６３が３２組の信号経路群にグループ分けされている。
【００６５】
それぞれの信号経路は、同一の組に属する他の信号経路との交点を１つ有している。この交点と出力線ＤＡＯとの間には５つのトランジスタが直列接続されている。例えば、信号経路Ｒ３０とＲ６２との交点であるノードＦ６２と出力線ＤＡＯとの間に、５つのトランジスタＱ６２−４，Ｑ６２−３，Ｑ６２−２，Ｑ６２−１，Ｑ６２−０が直列接続されている。この５つのトランジスタが、信号経路Ｒ３０およびＲ６２によって共有されている。
【００６６】
図５に示すスイッチ回路９においても、図２に示す回路と同様に、６ビットの信号（ｂ０，…，ｂ５）に応じて６４本の信号経路Ｒ０〜Ｒ６３のうちの１つが導通状態になり、残りが非導通状態になる。
【００６７】
このように、図５に示すスイッチ回路９は、図２に示す回路と同様な基準電圧の選択動作を実行可能であるとともに、トランジスタの使用数も図２に示す回路と同じ２２４個で済む。
したがって、図５に示すスイッチ回路９を用いてデジタルアナログ変換回路を構成することにより、従来に比べて回路規模を大幅に削減することができる。
【００６８】
次に、スイッチ回路９の第５の構成例について、図６を参照して説明する。
【００６９】
図６に示すスイッチ回路９は、図２示す回路において用いられている１つのＭＯＳトランジスタによるスイッチを、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの並列回路により構成されるＣＭＯＳスイッチに置き換えたものである。
【００７０】
図６に示すスイッチ回路９は、図２に示す回路と同じ構成を有するとともに、更に６４個のトランジスタＱｘ０−０，…，Ｑｘ６３−０と、３２個のトランジスタＱｘ１−１，Ｑｘ３−１，Ｑｘ５−１，Ｑｘ７−１，…，Ｑｘ６１−１，Ｑｘ６３−１と、３２個のトランジスタＱｘ１−２，Ｑｘ３−２，Ｑｘ５−２，Ｑｘ７−２，…，Ｑｘ６１−２，Ｑｘ６３−２と、３２個のトランジスタＱｘ１−３，Ｑｘ３−３，Ｑｘ５−３，Ｑｘ７−３，…，Ｑｘ６１−３，Ｑｘ６３−３と、３２個のトランジスタＱｘ１−４，Ｑｘ３−４，Ｑｘ５−４，Ｑｘ７−４，…，Ｑｘ６１−４，Ｑｘ６３−４と、３２個のトランジスタＱｘ１−５，Ｑｘ３−５，Ｑｘ５−５，Ｑｘ７−５，…，Ｑｘ６１−５，Ｑｘ６３−５とを有する。
【００７１】
トランジスタＱｘｊ−ｋは、トランジスタＱｊ−ｋと逆極性の導電型を持つＭＯＳトランジスタである。例えば、トランジスタＱ０−０はｐ型ＭＯＳトランジスタであるのに対し、トランジスタＱｘ０−０はｎ型トランジスタである。
このトランジスタＱｘｊ−ｋは、トランジスタＱｊ−ｋと並列に接続されており、そのゲートには、第ｋビットの信号ｂｋに対して相補的なレベルを持つ信号ｘｂｋが入力される。信号ｂｋがハイレベルに設定されるとき信号ｘｂｋはローレベルに設定され、信号ｂｋがローレベルに設定されるとき信号ｘｂｋはハイレベルに設定される。
【００７２】
図６に示すスイッチ回路９では、各スイッチにＣＭＯＳスイッチを用いるため、図２に示す回路に比べて各スイッチのオン抵抗を小さくすることができる。そのため、図２に示す回路に比べて信号遅延が小さくなり、動作を高速化することができる。
【００７３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００７４】
図７は、本発明の第２の実施形態に係る表示装置の構成の一例を示す図である。
図７に示す表示装置は、画素部２と、水平駆動回路３Ａおよび３Ｂと、垂直駆動回路４と、データ処理部５と、タイミングジェネレータ６とを有する。
画素部２は、本発明の画素部の一実施形態である。
【００７５】
画素部２は、例えば液晶セル等の電気光学素子を含んだ複数の画素を有する。これらの画素を構成するＴＦＴのスイッチ素子や電極は、ガラスやプラスチック等で形成された基板１の上に行列状に配列されている。例えば液晶表示装置の場合、この基板１と対向して配置される不図示の基板との間に液晶層を保持することによって画素が構成される。
【００７６】
水平駆動回路３Ａおよび３Ｂは、水平タイミング信号ＨＣＫに同期して順次に入力される画素信号Ｐ＿ＤＡＴを１水平ライン分ずつラッチし、ラッチした画素信号に基づいて画素部１の１水平ライン分の画素を駆動する。
例えば、１水平ライン上の全画素のうち、その端から偶数番目の画素を水平駆動回路３Ａが駆動し、奇数番目の画素を水平駆動回路３Ｂが駆動する。
【００７７】
垂直駆動回路４は、垂直タイミング信号ＶＣＫに同期して、画素部２の駆動対象の水平ラインを選択するための駆動信号を出力する。水平駆動回路３Ａおよび３Ｂは、垂直駆動回路４によって選択された水平ライン上の画素を駆動する。
【００７８】
データ処理部５は、シリアルに入力される画像データＤｉｎをシステムクロック信号ＳＣＫに同期してパラレル変換し、画素信号Ｐ＿ＤＡＴを生成する。
タイミングジェネレータ６は、入力されるクロック信号ＭＣＫに同期して、各回路の動作タイミングを規定する各種の信号（水平タイミング信号ＨＣＫ、垂直タイミング信号ＶＣＫ、システムクロック信号ＳＣＫ等）を生成する。
【００７９】
水平駆動回路３Ａおよび３Ｂ、垂直駆動回路４、データ処理部５、タイミングジェネレータ６は、画素部２と共通の基板１に一体形成されており、図７に示すように画素部２の周縁の領域（額縁）に配置される。図７の例において、水平駆動回路３Ａおよび３Ｂは、画素部２を間に挟んで対向する位置に各々配置される。
【００８０】
図８は、水平駆動回路３Ａおよび３Ｂの構成の一例を示す図である。
図８に示す水平駆動回路は、レジスタ６−１，６−２，６−３，…と、第１ラッチ回路７−１，７−２，７−３，…と、第２ラッチ回路８−１，８−２，８−３，…と、スイッチ回路９−１，９−２，９−３，…と、バッファ回路１０−１，１０−２，１０−３，…と、基準電圧出力回路１１とを有する。
基準電圧出力回路１１は、本発明の基準電圧出力回路の一実施形態である。
スイッチ回路９−１，９−２，９−３，…は、本発明のスイッチ回路の一実施形態である。
バッファ回路９−１，９−２，９−３，…は、本発明の駆動回路の一実施形態である。
【００８１】
レジスタ６−１，６−２，６−３，…は、１水平ライン上の各画素の画素信号をサンプリングするための水平走査パルスＳＰ１，ＳＰ２，ＳＰ３…を発生するシフトレジスタ回路を構成する。１水平走査期間の始めにタイミングジェネレータ６からパルス信号ＨＳＴが供給されると、レジスタ６−１，６−２，…は、水平タイミング信号ＨＣＫとその逆相の信号ＸＨＣＫに同期して、このパルス信号を順次に後段へシフトさせる。レジスタ６−１，６−２，…に転送されるパルス信号が、水平走査パルスＳＰ１，ＳＰ２，…としてラッチ回路７−１，７−２，７−３，…に入力される。
【００８２】
第１ラッチ回路７−１，７−２，７−３，…は、１８ビットずつシリアルに入力される１画素分の画素信号Ｐ＿ＤＡＴのうち、１色分の階調データ（６ビット）を水平走査パルスＳＰ１，ＳＰ２，ＳＰ３…に同期してサンプリングし保持する。１つの水平走査パルスがアクティブになると、これに対応する３つの第１ラッチ回路が動作して、１画素の３色分の階調データを同時にサンプリングする。
第１ラッチ回路７−１，７−２，７−３，…の全体で、１水平ライン上の画素のうち偶数番目または奇数番目の画素を駆動するための画素信号が保持される。
【００８３】
第２ラッチ回路８−１，８−２，８−３，…は、１水平走査期間の終了後にアクティブになるデータ転送信号Ｏｅに同期して、第１ラッチ回路７−１，７−２，７−３，…に保持される画素信号を入力し保持する。
【００８４】
基準電圧出力回路１１は、６４個の基準電圧を出力する回路であり、例えば図１の同一符号と同様な構成を有する。
【００８５】
スイッチ回路９−１，９−２，９−３，…は、第２ラッチ回路８−１，８−２，８−３，…から供給される６ビットの階調データに基づいて、基準電圧出力回路１１から出力される６４個の基準電圧のうちの１つを選択し出力する。
スイッチ回路９−１，９−２，９−３，…は、先の実施形態において説明したスイッチ回路９と同様な構成を有する。
【００８６】
バッファ回路１０−１，１０−２，１０−３，…は、スイッチ回路９−１，９−２，９−３，…９から出力される電圧を入力し、この入力電圧に応じた出力電圧Ｖｏｕｔを発生する。バッファ回路９−１，９−２，９−３，…が出力する電圧によって、画素部１の各画素が駆動される。
【００８７】
次に、上述した構成を有する図７および図８に示す表示装置の動作について、図９および図１０のタイミングチャートを参照して説明する。
【００８８】
水平駆動回路３Ａおよび３Ｂの画素信号転送用の信号バスには、図９（Ａ）に示すように、１画素分の１８ビットの画素信号Ｐ＿ＤＡＴが水平タイミング信号ＨＣＫおよびＸＨＣＫ（図９（Ｂ），（Ｃ））に同期して順次に入力される。一方、１水平走査期間の始めにパルス信号ＨＳＴが生成されると、このパルス信号がレジスタ６−１，６−２，…を順次にシフトすることにより、水平走査パルスＳＰ１，ＳＰ２，ＳＰ３…（図９（Ｄ），（Ｅ），（Ｆ））が順番に発生する。信号バスに順次入力される画素信号Ｐ＿ＤＡＴは、この水平走査パルスＳＰ１，ＳＰ２，ＳＰ３…に応じて、第１ラッチ回路７−１，７−２，７−３，…に順番にサンプリングされる。これにより、１水平走査期間の終了時には、第１ラッチ回路７−１，７−２，７−３，…の全体に、１水平ライン上の画素（偶数番目または奇数番目の画素に対応する画素）の画素信号が保持される。
【００８９】
１水平走査期間が終了すると、タイミングジェネレータ６によってデータ転送信号Ｏｅ（図９（Ｇ））がアクティブに設定される。これにより、第１ラッチ回路７−１，７−２，７−３，…に保持される画素信号は、第２ラッチ回路８−１，８−２，８−３，…へ一斉に転送される。スイッチ回路９−１，９−２，９−３，…からは、第２ラッチ回路８−１，８−２，８−３，…に転送された新たなデータに対応する６４階調の電圧が出力され、これに応じた電圧がバッファ回路９−１，９−２，９−３，…から画素部１の各画素へ供給される。
【００９０】
第１ラッチ回路７−１，７−２，７−３，…におけるデータの取り込み動作、第１ラッチ回路７−１，７−２，７−３，…から第２ラッチ回路８−１，８−２，８−３，…へのデータ転送動作、ならびに、各画素へのデータ書き込み動作は、垂直タイミング信号ＶＣＫ（図１０（Ａ））に同期して繰り返し実行される。
例えば、画素部１の第ｉラインに画素信号を書き込む動作（図１０（Ｃ））と並行して、次の第（ｉ＋１）ラインの画素信号を第１ラッチ回路７−１，７−２，７−３，…に取り込む動作（図１０（Ｅ））が実行される。画素信号の書き込み動作ならびに画素信号の取り込み動作が完了し、データ転送信号Ｏｅがアクティブになると、第１ラッチ回路７−１，７−２，７−３，…に取り込まれた第（ｉ＋１）ラインの画素信号が第２ラッチ回路８−１，８−２，８−３，…に転送される（図１０（Ｅ））。そして、次の水平走査期間に移ると、第（ｉ＋１）ラインに画素信号を書き込む動作と並行して、次の第（ｉ＋２）ラインの画素信号を取り込む動作が実行される。
【００９１】
本実施形態に係る表示装置によれば、水平駆動回路に用いられるデジタルアナログ変換回路の回路規模を縮小できるため、これらの回路を配置するために画素部１の周縁に必要とされる額縁の幅を狭めることができる。
また、回路素子数を減らすことができるため、消費電力の低減や生産歩留りの向上を図ることができる。
【００９２】
以上、本発明の実施形態について詳しく説明したが、本発明は上記の形態にのみ限定されるものではなく、種々の改変が可能である。
【００９３】
上述した実施形態では、６ビットのデジタルアナログ変換回路を例に挙げているが、本発明はこれに限定されない。すなわち、入力信号のビット長は任意に設定可能である。
【００９４】
上述した実施形態では、２本，４本，３２本の信号経路によってスイッチを共有する例を挙げているが、これに限らず、任意の本数の信号経路によって経路上のスイッチを共有することが可能である。
【００９５】
上述した実施形態では、スイッチとしてＭＯＳトランジスタを用いる例を挙げているが、これに限らず、例えばバイポーラトランジスタ等の任意のスイッチ素子を用いることが可能である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係るデジタルアナログ変換回路の構成の一例を示す図である。
【図２】スイッチ回路の第１の構成例を示す図である。
【図３】スイッチ回路の第２の構成例を示す図である。
【図４】スイッチ回路の第３の構成例を示す図である。
【図５】スイッチ回路の第４の構成例を示す図である。
【図６】スイッチ回路の第５の構成例を示す図である。
【図７】本発明の第２の実施形態に係る表示装置の構成の一例を示す図である。
【図８】水平駆動回路の構成の一例を示す図である。
【図９】図８に示す水平駆動回路の動作を説明するための第１のタイミングチャートである。
【図１０】図８に示す水平駆動回路の動作を説明するための第２のタイミングチャートである。
【図１１】従来の基準電圧選択型デジタルアナログ変換回路の主要な構成の一例を示す図である。
【符号の説明】
【００９７】
１…基板、２…画素部、３Ａ，３Ｂ…水平駆動回路、４…垂直駆動回路、５…データ処理部、６…タイミングジェネレータ、６−１，６−２…レジスタ、７−１〜７−６，８−１〜８−６…ラッチ回路、９，９−１〜９−６…スイッチ回路、１０，１０−１〜１０−６…バッファ回路、１１…基準電圧出力回路、Ｑｊ−ｋ，Ｑｘｊ−ｋ（ｊ＝０〜６３，ｋ＝０〜５）…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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