(57)【要約】【課題】  電源ノイズを小さくし、半導体メモリの誤動作を防止する。【解決手段】  コラムメモリブロック群は、縦方向に配列されたメモリブロックにより構成される。ロウメモリブロック群は、横方向に配列されたメモリブロックにより構成される。第１ロウアドレスデコーダは、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する。各ロウメモリブロック群に対応し、共通の電源線に接続された複数の増幅回路ブロックは、互いに異なる第１デコード信号を受ける。同時に動作する増幅回路ブロックに、異なる電源線を用いて電源が供給されるため、電源電圧のドロップを小さくでき、電源線に発生する電源ノイズを低減できる。この結果、半導体メモリの誤動作を防止できる。増幅回路ブロック上に配線される電源線の本数を少なくできるため、電源線のレイアウトの余裕度を大きくできる。【選択図】    図5
2006323934.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをそれぞれ有し、マトリックス状に配置された複数のメモリブロックと、
縦方向に配列された所定数のメモリブロックにより構成され、横方向に並ぶ複数のコラムメモリブロック群と、
横方向に配列された所定数のメモリブロックにより構成され、縦方向に並ぶ複数のロウメモリブロック群と、
メモリセルブロックの一端にそれぞれ配置され、前記メモリセルに入出力されるデータを増幅するための複数の増幅回路ブロックと、
前記コラムメモリブロック群毎に前記増幅回路ブロックのいずれかを活性化するために、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する第１ロウアドレスデコーダと、
前記第１デコード信号を前記第１ロウアドレスデコーダから前記増幅回路ブロックまで伝達するためにそれぞれ配線され、前記各ロウメモリブロック群に対応する増幅回路ブロックに、それぞれ異なる前記第１デコード信号を供給する複数のデコード信号線と、
前記各ロウメモリブロック群に対応する増幅回路ブロックに共通に接続された電源線とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記各メモリブロック内に形成され、前記メモリセルに接続された複数のワード線と、
前記コラムメモリブロック群毎に前記ワード線のいずれかを活性化するために、第２ロウアドレス信号に応じて複数の第２デコード信号のいずれかを活性化する第２ロウアドレスデコーダと、
一対の前記コラムメモリブロック群の一対の前記ワード線に対応する複数のデコード回路を有するワード線デコーダとを備え、
前記各デコード回路は、
前記第２デコード信号に応じて、前記一対のワード線に共通な第３デコード信号を生成する第１論理回路と、
前記一対のワード線のそれぞれに対応して形成され、前記第３デコード信号と前記第１デコード信号とに応じて対応するワード線を活性化する一対の第２論理回路とを備え、
前記各デコード回路において、前記一対の第２論理回路が受ける前記第１デコード信号は、互いに異なることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記増幅回路ブロックは、前記メモリセルから読み出されるデータの信号量を増幅する複数のセンスアンプを備えていること特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記増幅回路ブロックは、前記メモリセルに書き込むデータの信号量を増幅する複数のライトアンプを備えていることを特徴とする半導体メモリ。
【請求項５】
半導体メモリとロジック回路とが搭載され、半導体基板上の所定の配線層を用いて一方向に向く複数の電源線が形成されたシステムＬＳＩであって、
前記半導体メモリは、
複数のメモリセルをそれぞれ有し、マトリックス状に配置された複数のメモリブロックと、
縦方向に配列された所定数のメモリブロックにより構成され、横方向に並ぶ複数のコラムメモリブロック群と、
横方向に配列された所定数のメモリブロックにより構成され、縦方向に並ぶ複数のロウ
メモリブロック群と、
メモリセルブロックの一端にそれぞれ配置され、前記メモリセルに入出力されるデータを増幅するための複数の増幅回路ブロックと、
前記コラムメモリブロック群毎に前記増幅回路ブロックのいずれかを活性化するために、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する第１ロウアドレスデコーダと、
前記第１デコード信号を前記第１ロウアドレスデコーダから前記増幅回路ブロックまで伝達するためにそれぞれ配線され、前記各ロウメモリブロック群に対応する増幅回路ブロックに、それぞれ異なる前記第１デコード信号を供給する複数のデコード信号線と、
前記各ロウメモリブロック群に対応する増幅回路ブロックに共通に接続された電源線とを備え、
前記一方向は、前記横方向であることを特徴とするシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックス状に配置された複数のメモリブロックを有する半導体メモリに関する。
【背景技術】
【０００２】
一般に、複数のメモリブロックがマトリックス状に配置された半導体メモリでは、センスアンプあるいはライトアンプは、各メモリブロックに隣接して配置される。特開２００４−６２９９７号公報および特開平１０−３０２４７０号公報には、センスアンプ等の増幅回路を、二つのメモリブロックで共有するために、増幅回路を千鳥状に配置する例が記載されている。千鳥状の配置により、増幅回路は分散して配置されるため、レイアウト設計は容易になる。
【０００３】
また、複数のメモリブロックがマトリックス状に配置された半導体メモリでは、外部データ端子の所定のビットが、一方向に並ぶメモリブロックで構成されるメモリブロック群毎に割り当てられている場合がある。この種の半導体メモリでは、アクセス要求に応じて全ての外部データ端子にデータを入出力するために、一方のメモリブロック群のメモリブロックに対応する増幅回路と、他方のメモリブロック群のメモリブロックに対応する増幅回路とが同時に活性化される。
【特許文献１】特開２００４−６２９９７号公報
【特許文献２】特開平１０−３０２４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、アクセス要求に応じて同時にアクセスされるメモリブロックと、同時にアクセスされるメモリブロックに対応して同時に活性化される増幅回路とは、デコーダ等の論理を簡易にし、デコード信号の配線経路を簡素にするために、上述の一方向に対して直交する方向に一列に配置されることが多い。
【０００５】
一方、半導体メモリに形成される電源線は、メモリチップの縦方向および横方向のいずれかまたは両方に配線される。上述の同時に活性化される増幅回路は、縦方向または横方向に配線される共通の電源線に接続される。共通の電源線に接続された複数の増幅回路が同時に活性化されるとき、電源線に発生する電源ノイズは大きくなりやすい。特に、センスアンプ等の増幅回路は、電源電圧のドロップの影響により誤動作しやすい。誤動作を防止するためには、電源配線を太くする必要がある。あるいは、配線する電源線の本数を増やす必要がある。
【０００６】
また、半導体メモリがシステムＬＳＩ内に実装される場合、半導体メモリに配線される電源線の数が増えることで、他のブロックに供給される電源線の配線余裕は小さくなる。この結果、電源線等をレイアウトする設計ツールの配線の自由度が小さくなり、レイアウトするための計算時間が長くなる。最悪の場合、自動レイアウトができなくなる。
【０００７】
本発明の目的は、電源ノイズを小さくし、半導体メモリの誤動作を防止することにある。
【０００８】
本発明の別の目的は、増幅回路に接続される電源線の幅を小さくし、あるいは増幅回路に接続される電源の本数を少なくし、他のブロックへ配線される電源線のレイアウトの余裕度を大きくすることにある。
【課題を解決するための手段】
【０００９】
本発明の一形態では、半導体メモリは、マトリックス状に配置された複数のメモリブロックを有する。コラムメモリブロック群は、縦方向に配列された所定数のメモリブロックにより構成される。ロウメモリブロック群は、横方向に配列された所定数のメモリブロックにより構成される。増幅回路ブロックは、メモリセルに入出力されるデータを増幅するために、メモリセルブロックの一端にそれぞれ配置される。例えば、増幅回路ブロックは、メモリセルから読み出されるデータの信号量を増幅する複数のセンスアンプを有する。あるいは、増幅回路ブロックは、メモリセルに書き込むデータの信号量を増幅する複数のライトアンプを有する。例えば、半導体メモリは、ロジック回路とともにシステムＬＳＩに搭載されている。システムＬＳＩは、半導体基板上の所定の配線層を用いて横方向に向く複数の電源線を有している。
【００１０】
第１ロウアドレスデコーダは、コラムメモリブロック群毎に増幅回路ブロックのいずれかを活性化するために、第１ロウアドレスに応じて複数の第１デコード信号のいずれかを活性化する。各ロウメモリブロック群に対応する複数の増幅回路ブロックには、共通の電源線が接続されている。各ロウメモリブロック群に対応する複数の増幅回路ブロックは、互いに異なる第１デコード信号を受ける。すなわち、第１ロウアドレスに応じて活性化される複数の増幅回路ブロックは、それぞれ異なるロウメモリブロック群に属し、異なる電源線に接続されている。同時に動作する増幅回路ブロックに、異なる電源線を用いて電源が供給されるため、電源電圧のドロップを小さくでき、電源線に発生する電源ノイズを低減できる。この結果、増幅回路ブロックの誤動作を防止できる。
【００１１】
また、本発明の適用により、増幅回路ブロック上に配線される電源線の本数を少なくでき、あるいは電源線の幅を小さくできる。したがって、システムＬＳＩ等において、他のブロックに配線される電源線を、半導体メモリの増幅回路ブロック上を通すことが可能になる。この結果、電源線をレイアウトする設計ツールの配線の自由度（レイアウトの余裕度）を大きくでき、レイアウトするための計算時間を短縮できる。
【００１２】
本発明の一形態における好ましい例では、第２ロウアドレスデコーダは、コラムメモリブロック群毎にワード線のいずれかを活性化するために、第２ロウアドレス信号に応じて複数の第２デコード信号のいずれかを活性化する。ワード線デコーダは、一対のコラムメモリブロック群の一対のワード線に対応する複数のデコード回路を有する。各デコード回路は、第１論理回路と各ワード線に対応する一対の第２論理回路を有する。第１論理回路は、第２デコード信号に応じて一対のワード線に共通な第３デコード信号を生成する。各第２論理回路は、第３デコード信号と第１デコード信号とに応じて、対応するワード線を活性化する。一対の第２論理回路が受ける第１デコード信号は、互いに異なる。したがって、簡易な論理回路を用いて、活性化される増幅回路ブロックに対応するメモリブロックのワード線を活性化できる。
【発明の効果】
【００１３】
本発明では、電源線に発生する電源ノイズを低減でき、増幅回路ブロックの誤動作を防止できる。また、電源線をレイアウトする設計ツールの配線の自由度を大きくでき、レイアウトするための計算時間を短縮できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１５】
図１は、本発明の半導体メモリの第１の実施形態を示している。半導体メモリは、例えば、ＣＭＯＳ技術を用いてＳＲＡＭとして形成されている。ＳＲＡＭは、後述する図６に示すように、システムＬＳＩに搭載される。ＳＲＡＭは、動作制御回路１０、アドレス入力回路１２、データ入出力回路１４、ロウアドレスデコーダ１６、ワード線デコーダ１８、コラムアドレスデコーダ２０、コラムスイッチデコーダ２２、メモリセルアレイＡＲＹ、コラムスイッチＣＳＷ、センスアンプブロックＳＡ（増幅回路ブロック）およびライトアンプブロックＷＡ（増幅回路ブロック）を有している。
【００１６】
動作制御回路１０は、ＳＲＡＭに読み出し動作および書き込み動作を実行させるための制御信号ＣＮＴを外部制御端子ＣＮＴを介して受信し、受信した制御信号ＣＮＴを解読する。動作制御回路１０は、解読結果に応じて読み出し動作または書き込み動作を実行するための内部制御信号ＩＣＮＴ（タイミング信号）を、ロウアドレスデコーダ１６およびコラムアドレスデコーダ２０に出力する。内部制御信号ＩＣＮＴは、ロウアドレスデコーダ１６およびコラムアドレスデコーダ２０だけではなく、アドレス入力回路１２およびデータ入出力回路１４等にも供給される。
【００１７】
アドレス入力回路１２は、外部アドレス端子ＡＤを介して供給されるアドレス信号ＡＤ（ＡＤ０−１４）をロウアドレス信号ＲＡ（ＲＡ０−７）およびコラムアドレス信号ＣＡ（ＣＡ０−６）として出力する。ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位ビットで構成され、センスアンプブロックＳＡおよびライトアンプブロックＷＡを選択するとともに、ワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡは、アドレス信号ＡＤの下位ビットで構成され、ビット線ＢＬを選択するために使用される。なお、アドレス信号ＡＤ、ＲＡ、ＣＡのビット数は、この例に限定されない。
【００１８】
データ入出力回路１４は、読み出し動作時に、メモリセルアレイＡＲＹからデータ線ＤＴおよびデータバスＤＢを介して転送される読み出しデータを外部データ端子Ｉ／Ｏ（Ｉ／Ｏ０−３１）に出力する。データ入出力回路１４は、書き込み動作時に、書き込みデータを外部データ端子Ｉ／Ｏを介して受信し、受信した書き込みデータをデータバスＤＢを介してメモリセルアレイＡＲＹに供給する。なお、外部データ端子Ｉ／Ｏのビット数は、この例に限定されない。
【００１９】
ロウアドレスデコーダ１６は、ロウアドレス信号ＲＡ０−１、ＲＡ２−３、ＲＡ４−５、ＲＡ６−７をそれぞれデコードし、ロウデコード信号Ａ（Ａ０−３）、Ｂ（Ｂ０−３）、Ｃ（Ｃ０−３）、Ｄ（Ｄ０−３）として出力する。例えば、ロウアドレス信号ＲＡ０−１が十進数で”０”、”１”、”２”、”３”のとき、ロウアドレスデコーダ１６は、それぞれロウデコード信号Ａの、”Ａ０”、”Ａ１”、”Ａ２”、”Ａ３”のみを高論理レベルに変化させ、他を低論理レベルに変化させる。ワード線デコーダ１８は、ロウデコード信号Ａ−Ｄをデコードし、ロウアドレス信号ＲＡ０−７が示すワード線ＷＬを高電圧レベルに変化させ、他のワード線ＷＬを低電圧レベルに変化させる。ロウアドレスデコーダ１６およびワード線デコーダ１８の詳細は、後述する図３および図４で説明する。
【００２０】
コラムアドレスデコーダ２０は、コラムアドレス信号ＣＡをデコードし、コラムデコード信号ＣＤＥＣとして出力する。コラムスイッチデコーダ２２は、コラムデコード信号ＣＤＥＣをデコードし、コラムアドレス信号ＣＡが示すコラムスイッチＣＳＷをオンし、ビット線ＢＬを選択するために、対応するコラム選択信号ＣＳを高論理レベルに変化させ、他のコラム選択信号を低論理レベルに変化させる。
【００２１】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のメモリセルＭＣ、図の横方向に並ぶメモリセルＭＣに接続された複数のワード線ＷＬ、および図の縦方向に並ぶ
メモリセルＭＣに接続された複数のビット線ＢＬを有している。メモリセルＭＣは、特に図示しないが、一般のＳＲＡＭセルと同様に、入力と出力とが互いに接続されたインバータからなるラッチ回路と、ラッチ回路の記憶ノードをビット線ＢＬに接続するためのトランスファトランジスタとを有している。トランスファトランジスタは、ゲートがワード線ＷＬに接続され、ソースおよびドレインの一方が記憶ノードに接続され、ソースおよびドレインの他方がビット線ＢＬに接続されている。
【００２２】
センスアンプブロックＳＡの各センスアンプ（増幅回路、図示せず）は、読み出し動作時に、ビット線ＢＬを介してメモリセルＭＣから読み出されるデータの信号量を増幅する。ライトアンプブロックＷＡの各ライトアンプ（増幅回路、図示せず）は、データバスＤＢ上の書き込みデータの信号量を増幅し、ビット線ＢＬに出力する。コラムスイッチＣＳＷは、コラム選択信号ＣＳに応じて、ビット線ＢＬをデータバスＤＢに接続する。コラムスイッチＣＳＷにより、ビット線ＢＬに読み出されセンスアンプで増幅された読み出しデータは、データバスＤＢを介してデータ入出力回路１４に伝達される。データバスＤＢを介して供給されライトアンプで増幅された書き込みデータは、ビット線ＢＬに伝達される。
【００２３】
図２は、図１に示したＳＲＡＭのレイアウトの概要を示している。特に、メモリセルアレイＡＲＹとその周囲のレイアウトを示している。メモリセルアレイＡＲＹは、マトリックス状に配置された８個のメモリブロックＢＬＫ（ＢＬＫＬ０−３、ＢＬＫＲ０−３）を有している。センスアンプブロックＳＡおよびライトアンプブロックＷＡは、各メモリブロックＢＬＫの下側に配置されている。図の縦方向に並ぶ４つのメモリブロックＢＬＫにより一対のコラムメモリブロック群ＣＢＬＫが構成されている。図の横方向に並ぶ２つのメモリブロックＢＬＫにより４つのロウメモリブロック群ＲＢＬＫが構成されている。各メモリブロックＢＬＫは、コラムメモリブロック群ＣＢＬＫの一方に属し、同時にロウメモリブロック群ＲＢＬＫのいずれかに属している。
【００２４】
ワード線デコーダ１８は、一対のコラムメモリブロック群ＣＢＬＫの間に配置されている。ロウアドレスデコーダ１６は、図においてワード線デコーダ１８の下側に配置されている。データ入出力回路１４は、図において各コラムメモリブロック群ＣＢＬＫの下側に配置されている。例えば、図の左側のコラムメモリブロック群ＣＢＬＫおよびデータ入出力回路１４は、下位の外部データ端子Ｉ／Ｏ０−１５に対応して形成されている。図の右側のコラムメモリブロック群ＣＢＬＫおよびデータ入出力回路１４は、上位の外部データ端子Ｉ／Ｏ１６−３１に対応して形成されている。このため、アクセス要求（制御信号ＣＮＴ）に応じて、各コラムメモリブロック群ＣＢＬＫにおいて、４つのメモリブロックＢＬＫのいずれかが同時にアクセスされ、対応するセンスアンプブロックＳＡまたはライトアンプブロックＷＡが同時に活性化される。
【００２５】
図３は、図１に示したロウアドレスデコーダ１６の詳細を示している。ロウアドレスデコーダ１６は、ロウアドレス信号ＲＡ０−１（第２ロウアドレス）、ＲＡ２−３（第２ロウアドレス）、ＲＡ４−５（第２ロウアドレス）、ＲＡ６−７（第１ロウアドレス）にそれぞれ対応するデコード回路ＲＤＥＣ（ＲＤＥＣ０−３）を有している。デコード回路ＲＤＥＣ０−３は、互いに同じ回路であるため、以下、主にデコード回路ＲＤＥＣ３を説明する。
【００２６】
デコード回路ＲＤＥＣ３（第１ロウアドレスデコーダ）は、一対のロウアドレスレジスタＲＡＲと４つのＡＮＤ回路とを有している。ロウアドレスレジスタＲＡＲは、ロウアドレス信号ＲＡ６−７をそれぞれラッチし、ロウアドレス信号ＲＡ６−７の正論理信号および負論理信号をそれぞれ出力する。ＡＮＤ回路は、正論理信号および負論理信号に応じてデコード信号Ｄ０−３（第１デコード信号）をそれぞれ生成する。同様に、デコード回路
ＲＤＥＣ０−２（第２ロウアドレスデコーダ）は、ロウアドレス信号ＲＡ０−１、ＲＡ２−３、ＲＡ４−５に応じて、デコード信号Ａ０−３（第２デコード信号）、デコード信号Ｂ０−３（第２デコード信号）およびデコード信号Ｃ０−３（第２デコード信号）をそれぞれ生成する。
【００２７】
ロウアドレス信号ＲＡ０−７が十進数で”０”から”２５５”まで順次増加するとき、デコード信号Ａ０−３は、Ａ０、Ａ１、Ａ２、Ａ３、Ａ０、Ａ１、Ａ２、．．．の順で高論理レベルに変化する。デコード信号Ｂ０−３は、Ｂ０、Ｂ１、Ｂ２、Ｂ３は、それぞれ４回ずつ高論理レベルに変化する。デコード信号Ｃ０−３は、Ｃ０、Ｃ１、Ｃ２、Ｃ３は、それぞれ１６回ずつ高論理レベルに変化する。デコード信号Ｄ０−３は、Ｄ０、Ｄ１、Ｄ２、Ｄ３は、それぞれ６４回ずつ高論理レベルに変化する。
【００２８】
図４は、図１に示したワード線デコーダ１８の詳細を示している。ワード線デコーダ１８は、一対のコラムメモリブロック群ＣＢＬＫに共通に形成されている。ワード線デコーダ１８は、一対のコラムメモリブロック群ＣＢＬＫの一対のワード線ＷＬ（例えば、ＬＷＬ０とＲＷＬ０）にそれぞれ対応するデコード回路ＤＥＣを有している。
【００２９】
各デコード回路ＤＥＣは、３入力ＮＡＮＤゲートと、一対のインバータと、一対のＮＯＲ回路（負論理のＡＮＤ回路）とを有している。ＮＡＮＤゲートは、デコード信号Ａ０−３のいずれかと、デコード信号Ｂ０−３のいずれかと、デコード信号Ｃ０−３のいずれかとを受け、これら信号をデコードし、デコード信号／ＡＢＣ（第３デコード信号）を出力する。インバータは、デコード信号Ｄ（例えば、Ｄ０とＤ１）の論理を反転する。ＮＯＲ回路は、デコード信号／ＡＢＣおよびインバータから出力されるデコード信号Ｄの反転信号を受け、ワード線ＬＷＬ、ＲＷＬに論理演算結果を出力する。各デコード回路ＤＥＣにおいて、一対のＮＯＲ回路に供給されるデコード信号Ｄは、互いに異なる。
【００３０】
この実施形態では、末尾の数字が同じメモリブロック（例えば、ＢＬＫＬ０とＢＬＫＲ０）に対応するデコード回路ＤＥＣは、全ての組み合わせのデコード信号Ａ、Ｂ、Ｃ（６４通り）と、互いに異なる２つのデコード信号Ｄ（例えば、Ｄ０とＤ１）とを受ける。メモリブロックＢＬＫＬ０のワード線ＬＷＬ０−６３は、デコード信号Ｄ０により選択される。すなわち、メモリブロックＢＬＫＬ０は、ロウアドレス信号ＲＡ７−６が”００”のときにアクセスされる。これに対して、メモリブロックＢＬＫＲ０のワード線ＲＷＬ０−６３は、ロウアドレス信号ＲＡ７−６が”０１”のときに選択される。このように、ワード線デコーダ１８を挟んで対向するメモリブロックＢＬＫＬ０−３、ＢＬＫＲ０−３は、同時に活性化されない。より詳細には、ロウアドレス信号ＲＡ７−６が”００”のとき、メモリブロックＢＬＫＬ０、ＢＬＫＲ１がアクセスされる。ロウアドレス信号ＲＡ７−６が”０１”のとき、メモリブロックＢＬＫＬ１、ＢＬＫＲ０がアクセスされる。ロウアドレス信号ＲＡ７−６が”１０”のとき、メモリブロックＢＬＫＬ２、ＢＬＫＲ３がアクセスされる。ロウアドレス信号ＲＡ７−６が”１１”のとき、メモリブロックＢＬＫＬ３、ＢＬＫＲ２がアクセスされる。このように、本発明では、簡易な論理のデコード回路ＤＥＣにより、互いに異なるロウメモリブロック群ＲＢＬＫに属するメモリブロックＢＬＫのワード線ＷＬを活性化できる。
【００３１】
図５は、第１の実施形態において、センスアンプブロックＳＡおよびライトアンプブロックＷＡに供給されるデコード信号Ｄ０−３を示している。センスアンプブロックＳＡおよびライトアンプブロックＷＡは、デコード信号Ｄ０−３（第１デコード信号）に応じて活性化される。デコード信号Ｄ０−３をセンスアンプブロックＳＡおよびライトアンプブロックＷＡに供給するために配線されるデコード信号線Ｄ０−３は、各ロウメモリブロック群ＲＢＬＫを構成する一対のメモリブロックＢＬＫで互いに異なる。このため、センスアンプブロックＳＡおよびライトアンプブロックＷＡは、コラムメモリブロック群ＣＢＬ
Ｋ毎にいずれかが活性化され、ロウメモリブロック群ＲＢＬＫ毎にいずれかが活性化される。
【００３２】
より詳細には、デコード信号Ｄ０に応じてメモリブロックＢＬＫＬ０、ＢＬＫＲ１に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される（図に網掛けで示す）。デコード信号Ｄ１に応じてメモリブロックＢＬＫＬ１、ＢＬＫＲ０に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。デコード信号Ｄ２に応じてメモリブロックＢＬＫＬ２、ＢＬＫＲ３に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。デコード信号Ｄ３に応じてメモリブロックＢＬＫＬ３、ＢＬＫＲ２に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。
【００３３】
この実施形態では、同時に動作するセンスアンプブロックＳＡまたはライトアンプブロックＷＡは、常に上下に隣接するロウメモリブロック群ＲＢＬＫに属する。このため、センスアンプブロックＳＡまたはライトアンプブロックＷＡが動作するときに、電源線ＰＷＲに発生する電源ノイズは、動作するブロックＳＡ、ＷＡの位置に依存せずほぼ一定であり、ばらつきは小さい。一般に、センスアンプおよびライトアンプがデータ信号を増幅するために要する時間は、電源ノイズにより長くなる。本発明では、電源ノイズのばらつきが小さいため、センスアンプおよびライトアンプの増幅時間をアクセスアドレスに依存せずほぼ同じにできる。この結果、例えば、ＳＲＡＭのアクセス時間（読み出し時間および書き込み時間）をアクセスアドレスに依存せず一定にできる。
【００３４】
図６は、図１に示したＳＲＡＭが搭載されるシステムＬＳＩを示している。上述したＳＲＡＭは、例えば、システムＬＳＩに搭載される。システムＬＳＩは、２つのＳＲＡＭ、ＣＰＵ、２つのインタフェース回路Ｉ／Ｆおよびユーザにより設計されるロジック回路ＬＯＧＩＣを有している。これ等回路は、半導体基板に形成されるトランジスタと、半導体基板上に順次積層される５つの配線層Ｗ１−５（図示せず）を用いて形成される。
【００３５】
システムＬＳＩは、６番目の配線層Ｗ６を用いて形成された電源線ＲＮＧ、ＰＷＲを有している。電源線ＲＮＧは、システムＬＳＩチップの周囲に形成され、電源パッド（図示せず）に接続される。電源線ＰＷＲは、図の横方向に所定の間隔をおいて形成され、その両端は電源線ＲＮＧに接続されている。図６では、分かりやすくするために、一部の電源線ＰＷＲのみ記載している。実際には、電源線ＰＷＲは、ＳＲＡＭ上を含めてシステムＬＳＩチップの全体に形成されている。システムＬＳＩチップの全体に電源を供給する電源線ＲＮＧ、ＰＷＲを、１つの配線層Ｗ６のみを用いて配線することで、配線層の総数を削減できる。この結果、システムＬＳＩのコストを削減できる。
【００３６】
図７は、図６に示したシステムＬＳＩにおいて、ＳＲＡＭ上に配線される電源線ＰＷＲの概要を示している。この例では、センスアンプブロックＳＡおよびライトアンプブロックＷＡの領域に、３本の電源線ＰＷＲが配線されている。電源線ＰＷＲは、センスアンプブロックＳＡおよびライトアンプブロックＷＡの電源端子（図示せず）に接続されている。センスアンプブロックＳＡおよびライトアンプブロックＷＡの領域には、さらに２本の電源線ＰＷＲを配線する余裕がある。このため、例えば、図６に示したロジック回路ＬＯＧＩＣに接続される電源線ＰＷＲを、センスアンプブロックＳＡおよびライトアンプブロックＷＡの領域に配線できる。したがって、電源線をレイアウトする設計ツールの配線の自由度を大きくでき、レイアウトするための計算時間を短縮できる。
【００３７】
電源線ＰＷＲに接続される一対のセンスアンプブロックＳＡは、同時に動作しない。同様に、電源線ＰＷＲに接続される一対のライトアンプブロックＷＡは、同時に動作しない。このため、ブロックＳＡ、ＷＡの動作により発生する電源ノイズは、相対的に小さくな
る。ブロックＳＡ、ＷＡの動作に伴う電源電圧のドロップを小さくできるため、センスアンプおよびライトアンプの誤動作を防止できる。なお、電源線ＰＷＲの数を増やすことで、電源ノイズをさらに減らすことができる。
【００３８】
図８は、本発明を適用する前のＳＲＡＭのワード線デコーダの詳細を示している。このワード線デコーダは、一対のコラムメモリブロック群ＣＢＬＫの一対のワード線ＷＬ（例えば、ＬＷＬ０とＲＷＬ０）にそれぞれ対応するデコード回路ＤＥＣ０を有している。
【００３９】
各デコード回路ＤＥＣ０は、４入力ＮＡＮＤゲートと、ＮＡＮＤゲートの出力を受ける一対の反転回路ＩＮＶとを有している。ＮＡＮＤゲートは、デコード信号Ａ０−３のいずれかと、デコード信号Ｂ０−３のいずれかと、デコード信号Ｃ０−３のいずれかと、デコード信号Ｃ０−３のいずれかとを受け、これら信号をデコードし、デコード信号／ＡＢＣＤを出力する。反転回路ＩＮＶは、共通のデコード信号／ＡＢＣＤにより動作する。このため、反転回路ＩＮＶの出力に接続されたワード線ＬＷＬ、ＲＷＬは、同時に活性化される。すなわち、同じロウメモリブロック群ＲＢＬＫに属する一対のワード線ＬＷＬ、ＲＷＬが同時に活性化される。
【００４０】
図９は、図８に示したＳＲＡＭにおいて、センスアンプブロックＳＡおよびライトアンプブロックＷＡに供給されるデコード信号Ｄ０−３を示している。本発明を適用する前のＳＲＡＭでは、デコード信号Ｄ０−３は、各ロウメモリブロック群ＲＢＬＫに対応する一対のセンスアンプブロックＳＡおよびライトアンプブロックＷＡに共通に供給される。このため、図の横方向に並ぶセンスアンプブロックＳＡまたはライトアンプブロックＷＡが同時に活性化される（例えば、メモリブロックＢＬＫＬ０、ＢＬＫＲ０に対応する図に網掛けで示したＳＡ、ＷＡ）。
【００４１】
図１０は、図８に示したＳＲＡＭが搭載されるシステムＬＳＩにおいて、ＳＲＡＭ上に配線される電源線ＰＷＲの概要を示している。図９で説明したように、本発明の適用前には、図の横方向に並ぶセンスアンプブロックＳＡまたはライトアンプブロックＷＡが同時に活性化される。そして、センスアンプブロックＳＡまたはライトアンプブロックＷＡが、電源電圧のドロップの影響により誤動作することを防止するため、センスアンプブロックＳＡおよびライトアンプブロックＷＡの領域に、図７より多い電源線ＰＷＲ（５つの配線）が配線されている。
【００４２】
図１０に示した電源線ＰＷＲは、センスアンプブロックＳＡおよびライトアンプブロックＷＡ用に配線される。このため、これら電源線ＰＷＲは、センスアンプブロックＳＡおよびライトアンプブロックＷＡの右側に形成されるロジック回路ＬＯＧＩＣ（図６）に電源を供給するために使用できない。したがって、電源線ＰＷＲをレイアウトする設計ツールの配線の自由度は小さくなる。
【００４３】
以上、第１の実施形態では、同時に動作するセンスアンプブロックＳＡ（またはライトアンプブロックＷＡ）に、異なる電源線ＰＷＲを用いて電源が供給されるため、電源電圧のドロップを小さくでき、電源線ＰＷＲに発生する電源ノイズを低減できる。この結果、センスアンプブロックＳＡおよびライトアンプブロックＷＡの誤動作を防止できる。
【００４４】
センスアンプブロックＳＡおよびライトアンプブロックＷＡ上に配線される電源線ＰＷＲの本数を少なくできる。したがって、ＳＲＡＭに隣接するロジック回路ＬＯＧＩＣに配線される電源線ＰＷＲを、センスアンプブロックＳＡ上およびライトアンプブロックＷＡ上に通すことができる。この結果、電源線ＰＷＲをレイアウトする設計ツールの配線の自由度（レイアウトの余裕度）を大きくでき、レイアウトするための計算時間を短縮できる。
【００４５】
図１１は、本発明の半導体メモリの第２の実施形態おいて、センスアンプブロックＳＡおよびライトアンプブロックＷＡに供給されるデコード信号Ｄ０−３を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ロウアドレスデコーダ１６（図１）からセンスアンプブロックＳＡおよびライトアンプブロックに供給されるデコード信号線Ｄ０−３の接続仕様が、第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。
【００４６】
この実施形態では、デコード信号Ｄ０に応じてメモリブロックＢＬＫＬ０、ＢＬＫＲ１に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。デコード信号Ｄ１に応じてメモリブロックＢＬＫＬ１、ＢＬＫＲ２に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。デコード信号Ｄ２に応じてメモリブロックＢＬＫＬ２、ＢＬＫＲ３に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される。デコード信号Ｄ３に応じてメモリブロックＢＬＫＬ３、ＢＬＫＲ０に対応するセンスアンプブロックＳＡおよびライトアンプブロックＷＡが活性化される（図に網掛けで示す）。すなわち、デコード信号Ｄ０−３をセンスアンプブロックＳＡおよびライトアンプブロックＷＡに供給するために配線される信号線Ｄ０−３は、各ロウメモリブロック群ＲＢＬＫを構成する一対のメモリブロックＢＬＫで互いに異なる。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４７】
なお、上述した実施形態では、本発明をＳＲＡＭに適用した例を述べた。しかしながら、本発明は、マトリックス状に配置された複数のメモリブロックを有し、コラムメモリブロック群が、互いに異なる外部データ端子Ｉ／Ｏに割り当てられた他の半導体メモリ、あるいは、これら半導体メモリを内蔵したシステムＬＳＩに適用できる。他の半導体メモリとして、例えば、ＤＲＡＭ、疑似ＳＲＡＭ、ＳＤＲＡＭ、ＦＣＲＡＭ（Fast Cycle RAM）、ＦｅＲＡＭ（Ferroelectric RAM）、フラッシュメモリ等がある。
【００４８】
上述した実施形態では、本発明を、縦方向に４つ、横方向に２つのメモリブロックＢＬＫが配置されるＳＲＡＭに適用した例を述べた。しかしながら、本発明は、上述した以外のマトリックス構成のＳＲＡＭにも適用できる。一般的には、縦方向に２のｍ乗個、横方向に２のｎ乗個（ｍ、ｎは１以上の整数）のメモリブロックＢＬＫが配置される半導体メモリに適用可能である。
【産業上の利用可能性】
【００４９】
本発明は、マトリックス状に配置された複数のメモリセルアレイブロックを有する半導体メモリに適用できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したＳＲＡＭのレイアウトの概要を示すブロック図である。
【図３】図１に示したロウアドレスデコーダの詳細を示す回路図である。
【図４】図１に示したワード線デコーダの詳細を示す回路図である。
【図５】第１の実施形態において、センスアンプブロックおよびライトアンプブロックに供給されるデコード信号を示すブロック図である。
【図６】図１に示したＳＲＡＭが搭載されるシステムＬＳＩを示すブロック図である。
【図７】図６に示したシステムＬＳＩにおいて、ＳＲＡＭ上に配線される電源線の概要を示すレイアウト図である。
【図８】本発明を適用する前のＳＲＡＭのワード線デコーダの詳細を示す回路図である。
【図９】図８に示したＳＲＡＭにおいて、センスアンプブロックおよびライトアンプブロックに供給されるデコード信号を示すブロック図である。
【図１０】図８に示したＳＲＡＭが搭載されるシステムＬＳＩにおいて、ＳＲＡＭ上に配線される電源線の概要を示すレイアウト図である。
【図１１】本発明の半導体メモリの第２の実施形態において、センスアンプブロックおよびライトアンプブロックに供給されるデコード信号を示すブロック図である。
【符号の説明】
【００５１】
１０  動作制御回路
１２  アドレス入力回路
１４  データ入出力回路
１６  ロウアドレスデコーダ
１８  ワード線デコーダ
２０  コラムアドレスデコーダ
２２  コラムスイッチデコーダ
ＡＲＹ  メモリセルアレイ
ＢＬ  リアルビット線
ＣＳＷ  コラムスイッチ回路
ＤＥＣ  デコード回路
ＭＣ  リアルメモリセル
ＰＷＲ  電源線
ＳＡ  センスアンプブロック
ＷＡ  ライトアンプブロック
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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