(57)【要約】  【課題】  デュアルゲート構造を含む半導体集積回路装置のマスクデータに、導電型が異なるゲート部にドライエッチにより生じる寸法差に対する補正を光強度シミュレーションに組み込むことができるようにする。  【解決手段】  Ｎ型ゲート部に対して、リソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第１の加工差を算出する。次に、Ｐ型ゲート部に対して、リソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第２の加工差を算出する。次に、第１の加工差と第２の加工差との差分（ΔＬｐ）を算出し、算出した差分を用いて、設計データから抽出したＰ型ゲート部を補正する。次に、差分により補正された設計データに対して光強度シミュレーションを施すことにより、マスクデータを生成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型の不純物が導入される第１のゲート部と第２導電型の不純物が導入される第２のゲート部とからなるデュアルゲートに対して光強度シミュレーションを行なうことにより、前記デュアルゲートを含む設計データを補正するマスクデータ生成方法であって、
前記第１のゲート部に対して、リソグラフィ工程によるレジスト寸法と前記リソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出する工程（ａ）と、
前記第２のゲート部に対して、前記リソグラフィ工程によるレジスト寸法と前記ドライエッチ工程による加工寸法との第２の加工差を算出する工程（ｂ）と、
前記第１の加工差と前記第２の加工差との差分を算出する工程（ｃ）と、
算出した前記差分を用いて、前記設計データにおける前記第１のゲート部又は前記第２のゲート部を補正する工程（ｄ）と、
前記差分により補正された前記設計データに対して光強度シミュレーションを施すことにより、マスクデータを生成する工程（ｅ）とを備えていることを特徴とするマスクデータ生成方法。
【請求項２】
前記工程（ｄ）よりも前に、
前記設計データから、前記第１のゲート部又は前記第２のゲート部を抽出する工程（ｆ）をさらに備え、
前記工程（ｄ）において、前記設計データにおける前記第１のゲート部及び第２のゲート部のうち前記工程（ｆ）で抽出されたゲート部に対して補正を行なうことを特徴とする請求項１に記載のマスクデータ生成方法。
【請求項３】
第１導電型の不純物が導入される第１のゲート部と第２導電型の不純物が導入される第２のゲート部とからなるデュアルゲートに対して光強度シミュレーションを行なうことにより、前記デュアルゲートを含む設計データを補正するマスクデータ生成方法であって、
前記設計データに対して光強度シミュレーションを施すことにより、初期マスクデータを生成する工程（ａ）と、
前記第１のゲート部に対して、リソグラフィ工程によるレジスト寸法と前記リソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出する工程（ｂ）と、
前記第２のゲート部に対して、前記リソグラフィ工程によるレジスト寸法と前記ドライエッチ工程による加工寸法との第２の加工差を算出する工程（ｃ）と、
前記第１の加工差と前記第２の加工差との差分を算出する工程（ｄ）と、
前記初期マスクデータに対して、前記第１のゲート部又は前記第２のゲート部を前記差分により補正する工程（ｅ）とを備えていることを特徴とするマスクデータ生成方法。
【請求項４】
前記工程（ｂ）及び工程（ｃ）よりも前に、
ドライエッチ後の加工寸法差のマスク補正量依存性を求める工程（ｇ）をさらに備え、
前記工程（ｄ）において、前記マスク補正量依存性を前記差分に導入することを特徴とする請求項３に記載のマスクデータ生成方法。
【請求項５】
前記工程（ｅ）よりも前に、
前記設計データから、前記第１のゲート部又は前記第２のゲート部を抽出する工程（ｈ）をさらに備え、
前記工程（ｅ）において、前記設計データにおける前記第１のゲート部及び第２のゲート部のうち前記工程（ｈ）で抽出されたゲート部に対して補正を行なうことを特徴とする請求項３又は４に記載のマスクデータ生成方法。
【請求項６】
前記デュアルゲートはポリシリコンからなり、
前記第１導電型の不純物はヒ素又はリンであり、前記第２導電型の不純物はホウ素であることを特徴とする請求項１〜５のいずれか１項に記載のマスクデータ生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造プロセスにおけるリソグラフィ工程に用いられるマスクデータ生成方法に関し、特に、光強度シミュレーションを用いてデュアルゲート構造を有する半導体集積回路装置のマスクデータを生成する際に寸法補正を行なうマスクデータ生成方法に関する。
【背景技術】
【０００２】
周知の通り、近年ますます微細化されるトランジスタにおけるゲートパターンを高精度に加工することは、トランジスタ特性のばらつきを低減して所望の半導体集積回路の性能を引き出すために極めて重要である。
【０００３】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる相補型ＭＯＳ（ＣＭＯＳ:complementary metal oxide semiconductor）デバイスの駆動電圧の低電圧化による各トランジスタにおけるしきい値電圧の高精度化に伴い、いわゆるデュアルゲート構造が主流となってきている。
【０００４】
デュアルゲート構造は、ＮＭＯＳトランジスタのゲート部分にはＮ型の不純物が導入され、ＰＭＯＳトランジスタのゲート部分にはＰ型の不純物が導入されたポリシリコンからなるゲート電極が用いられる。この場合、１つのマスクデータとしてパターニングされたエッチングマスクを用いて同一のドライエッチ工程においてＮ型ゲートとＰ型ゲートとを一度に加工してゲート電極を形成する。このとき、幅寸法が同一のマスクを用いた場合であっても、Ｎ型ゲートとＰ型ゲートとではポリシリコン電極の仕上がり寸法が異なる場合が多い。このように、デュアルゲート構造はその導入される不純物によって仕上がり寸法に差が生じる場合には、トランジスタ性能を確保するために、この寸法差を補正する必要が生じる。下記の特許文献１にはこの寸法差を補正するための手順が記載されている。
【０００５】
一方、例えば特許文献２に記載されているように、光強度シミュレーションを用いたマスクデータの生成方法が実用化されつつある。近年のＣＭＯＳデバイスの微細化に伴い、光近接効果によるパターン形状の違いに起因する寸法差が無視できなくなってきたからである。
【特許文献１】特開平１１−１７４６５８号公報
【特許文献２】特開平０１−０１９４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、導入される不純物が異なるＮ型ゲート及びＰ型ゲートの間にドライエッチによる加工時に発生する寸法差を補正する加工寸法補正と、露光時にパターン形状に依存して発生する寸法差を補正する露光寸法差の補正とを両立させることが困難であるという問題がある。
【０００７】
なぜなら、露光寸法差を補正するための光強度シミュレーションは、光学的な近接効果を補正する手法であり、この光近接効補正には、加工時に生じるＮ型ゲート及びＰ型ゲートの間に発生する加工寸法差のパターン依存性を組み込むことができない。
【０００８】
また、特許文献１において決定される補正量は、設計寸法とドライエッチ後の寸法（仕上がり寸法）とを比較しているため、隣接パターンの距離依存性についてはリソグラフィ工程における光近接効果による寸法差が既に含まれてしまっている。このため、特許文献１に開示されている補正方法には、通常の光強度シミュレーションを用いたパターン形状によるマスクデータの補正処理をそのまま組み合わせることはできない。
【０００９】
すなわち、デバイスの微細化に伴って、光強度シミュレーションの実施を要求されるものの、現状では不純物の導電型の相違による加工寸法補正を、露光時にパターン形状に依存して発生する露光寸法差を補正する光強度シミュレーションに採り入れることができないという問題がある。
【００１０】
本発明は、前記従来の問題を解決し、導電型が異なるゲート構造、いわゆるデュアルゲート構造を含む半導体集積回路装置のマスクデータに、導電型が異なるゲート構造に対する加工時の寸法補正を光強度シミュレーションに組み込むことができるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、マスクデータ生成方法を、デュアルゲート構造におけるＮ型ゲート部及びＰ型ゲート部に発生する露光寸法と加工寸法との寸法差から導出された補正値を算出し、算出した補正値を反映したレイアウトデータに光強度シミュレーションを実行する構成とする。
【００１２】
具体的に、本発明に係る第１のマスクデータ生成方法は、第１導電型の不純物が導入される第１のゲート部と第２導電型の不純物が導入される第２のゲート部とからなるデュアルゲートに対して光強度シミュレーションを行なうことにより、デュアルゲートの設計データを補正するマスクデータ生成方法を対象とし、第１のゲート部に対して、リソグラフィ工程によるレジスト寸法とリソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出する工程（ａ）と、第２のゲート部に対して、リソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第２の加工差を算出する工程（ｂ）と、第１の加工差と第２の加工差との差分を算出する工程（ｃ）と、算出した差分を用いて、設計データにおける第１のゲート部又は第２のゲート部を補正する工程（ｄ）と、差分により補正された設計データに対して光強度シミュレーションを施すことにより、マスクデータを生成する工程（ｅ）とを備えていることを特徴とする。
【００１３】
第１のマスクデータ生成方法によると、第１のゲート部に対してリソグラフィ工程によるレジスト寸法とリソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出すると共に、第２のゲート部に対してリソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第２の加工差を算出し、その後、第１の加工差と第２の加工差との差分を算出する。さらに、算出した差分を用いて、設計データにおける第１のゲート部又は第２のゲート部を補正するため、第１のゲート部と第２のゲート部との間に発生する加工寸法差の補正と、パターン形状に依存する露光寸法差の補正とを両立させることができるようになる。これにより、微細化されたトランジスタのゲート寸法を高精度に加工することが可能となって、トランジスタ特性のばらつきを低減できるようになるので、デュアルゲート構造を有する半導体集積回路装置に所望の性能を得ることができる。
【００１４】
第１のマスクデータ生成方法は、工程（ｄ）よりも前に、設計データから、第１のゲート部又は第２のゲート部を抽出する工程（ｆ）をさらに備え、工程（ｄ）において、設計データにおける第１のゲート部及び第２のゲート部のうち工程（ｆ）で抽出されたゲート部に対して補正を行なうことが好ましい。
【００１５】
本発明に係る第２のマスクデータ生成方法は、第１導電型の不純物が導入される第１のゲート部と第２導電型の不純物が導入される第２のゲート部とからなるデュアルゲートに対して光強度シミュレーションを行なうことにより、デュアルゲートを含む設計データを補正するマスクデータ生成方法を対象とし、設計データに対して光強度シミュレーションを施すことにより、初期マスクデータを生成する工程（ａ）と、第１のゲート部に対して、リソグラフィ工程によるレジスト寸法とリソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出する工程（ｂ）と、第２のゲート部に対して、リソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第２の加工差を算出する工程（ｃ）と、第１の加工差と第２の加工差との差分を算出する工程（ｄ）と、初期マスクデータに対して、第１のゲート部又は第２のゲート部を差分により補正する工程（ｅ）とを備えていることを特徴とする。
【００１６】
第２のマスクデータ生成方法によると、本発明の第１のマスクデータ生成方法と同様の効果を得られる上に、設計データに対して光強度シミュレーションを施すことにより、初期マスクデータを生成し、その後、本発明の第１のマスクデータ生成方法と同様にして、第１のゲート部と第２のゲート部との間に発生する加工寸法差の補正を行なう。従って、光強度シミュレーションが加工寸法補正を施す前の設計データに対してなされるため、光強度シミュレーションの実行時に光近接効果補正によって生じる補正誤差をなくすことができる。
【００１７】
第２のマスクデータ生成方法は、工程（ｂ）及び工程（ｃ）よりも前に、ドライエッチ後の加工寸法差のマスク補正量依存性を求める工程（ｇ）をさらに備え、工程（ｄ）において、マスク補正量依存性を差分に導入することが好ましい。
【００１８】
また、第２のマスクデータ生成方法は、工程（ｅ）よりも前に、設計データから、第１のゲート部又は第２のゲート部を抽出する工程（ｈ）をさらに備え、工程（ｅ）において、設計データにおける第１のゲート部及び第２のゲート部のうち工程（ｈ）で抽出されたゲート部に対して補正を行なうことが好ましい。
【００１９】
第１又は第２のマスクデータ生成方法において、デュアルゲートはポリシリコンからなり、第１導電型の不純物はヒ素又はリンであり、第２導電型の不純物はホウ素であることが好ましい。
【発明の効果】
【００２０】
本発明に係るマスクデータ生成方法によると、微細化されたデュアルゲート構造を有するトランジスタにおけるゲート寸法を高精度に加工することができるため、トランジスタ特性のばらつきを低減できるようになる。その結果、半導体集積回路装置に所望の性能を得ることができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２２】
図１は本発明の第１の実施形態に係るデュアルゲ−ト型ＭＩＳ半導体装置におけるマスクデータ生成方法の処理フローを示している。
【００２３】
第１の実施形態においては、一のゲートパターンにＮ型ゲート部とＰ型ゲート部とを含むデュアルゲ−ト構造を有するＭＩＳトランジスタのマスクデータを生成する場合を説明する。
【００２４】
図１に示すように、まず、ステップＳＴ１１において、Ｎ型ゲート部とＰ型ゲート部との間に発生する両ゲート部の仕上がり寸法差のデータとして、レジスト寸法（露光後寸法）とドライエッチ後寸法（加工寸法）との差分（加工差）データを取得する。
【００２５】
次に、ステップＳＴ１２において、Ｐ型ゲート部の補正量であるΔＬｐのテーブルを作成する。［表１］に第１の実施形態に係る補正量テーブルを示す。［表１］に示すように、例えば、ゲート寸法（ゲート長）が６５ｎｍ以上且つ１００ｎｍ未満の場合は、Ｐ型ゲート部はＮ型ゲート部の仕上がり寸法と同一であり、補正が不要であることを示している。また、ゲート寸法が１００ｎｍ以上且つ１５０ｎｍ未満の場合は、Ｐ型ゲート部の目標補正量としてＮ型ゲート部と比べて０．５ｎｍだけ小さくする必要があることを示している。
【００２６】
【表１】
2006259157.tif 000003
【００２７】
なお、本実施形態においては、Ｐ型ゲート部のゲート寸法に対する補正のみを行なったが、ゲート間隔に対する補正も必要に応じて行なうことができる。また、Ｎ型ゲート部を基準としてＰ型ゲート部を補正する方法に代えて、Ｐ型ゲート部を基準としてＮ型ゲート部を補正してもよい。
【００２８】
次に、ステップＳＴ１３において、半導体装置の設計データから、補正が必要な領域であるＰ型ゲート部を抽出する。
【００２９】
次に、ステップＳＴ１４において、抽出されたＰ型ゲート部に対して、［表１］に示す補正量テーブルに格納された目標補正量に従って補正を実行することにより、光強度シミュレーション用目標データを生成する。
【００３０】
次に、ステップＳＴ１５において、生成された光強度シミュレーション用目標データに対して、公知の光強度シミュレーション装置を用いて、所望のマスクデータを生成する。
【００３１】
このように、第１の実施形態によると、Ｎ型ゲート部に対して、リソグラフィ工程によるレジスト寸法とリソグラフィ工程に続くドライエッチ工程による加工寸法との第１の加工差を算出すると共に、Ｐ型ゲート部に対しても、リソグラフィ工程によるレジスト寸法とドライエッチ工程による加工寸法との第２の加工差を算出し、その後、第１の加工差と第２の加工差との差分である目標補正量ΔＬｐを算出する。さらに、算出した目標補正量ΔＬｐを用いて、設計データに含まれるＰ型ゲート部を補正するため、Ｎ型ゲート部とＰ型ゲート部との間に発生する加工寸法差の補正をパターン形状に依存する露光寸法差の補正に組み込んだ状態で、光強度シミュレーションを実施することができる。これにより、微細化されたデュアルゲート構造を有するトランジスタのゲート寸法を高精度に加工できるため、トランジスタ特性のばらつきを低減できるようになる。その結果、デュアルゲート構造を有するトランジスタに所望の性能を得ることができる。
【００３２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３３】
上述した第１の実施形態は、光強度シミュレーションを行なう目標データとしてＰ型ゲート部における加工寸法補正（Ｎ／Ｐ補正）を導入した光強度シミュレーション目標データを用いるため、シミュレーションの目標データ自体のデータ量が大きくなって、光強度シミュレーション処理における負荷が高くなる傾向にある。さらには、光強度シミュレーション処理が［表１］に示したような微小な寸法差を反映できない場合も想定される。
【００３４】
そこで、第２の実施形態においては、図２の処理フローに示すように、最初に設計データに対して光強度シミュレーションを実行し、その後、光強度シミュレーション結果である仮りのマスクデータ（初期マスクデータ）に対して加工寸法補正（Ｎ／Ｐ補正）を施す構成とする。
【００３５】
具体的には、図２に示すように、まず、ステップＳＴ２１において、Ｎ型ゲート部とＰ型ゲート部との間に発生する両ゲート部の仕上がり寸法差のデータとして、レジスト寸法（露光後寸法）とドライエッチ後寸法（加工寸法）との差分（加工差）データを取得する。続いて、Ｐ型ゲート部の補正量であるΔＬｐのテーブルを作成する。［表２］に補正量テーブルを示す。ここで、［表２］は第１の実施形態の［表１］と同一である。
【００３６】
【表２】
2006259157.tif 000004
【００３７】
次に、ステップＳＴ２２において、仕上がり寸法（加工寸法）の露光によるマスク補正量依存性のデータを取得する。［表３］に第２の実施形態に係る依存性データを示す。第２の実施形態においては、光強度シミュレーションを実行した後の初期マスクデータに対して加工寸法補正（Ｎ／Ｐ補正）を実行するため、露光によるマスク補正量と仕上がり寸法（加工寸法）との依存性データが必要となる。
【００３８】
【表３】
2006259157.tif 000005
【００３９】
［表３］からは、マスク補正量のほぼ１．５倍の寸法差がドライエッチにより発生することが分かる。
【００４０】
次に、ステップＳＴ２３において、［表２］と［表３］のデータから、［表４］に示すように、Ｐ型ゲート部の補正量であるΔＬｐマスク補正量テーブルを作成する。
【００４１】
【表４】
2006259157.tif 000006
【００４２】
次に、ステップＳＴ２４において、半導体装置の設計データに対して、公知の光強度シミュレーション装置を用いて、初期マスクデータを生成する。第２の実施形態においては、第１の実施形態と異なり、設計データに基づいて光強度シミュレーションを実行するため、シミュレーション対象であるデータの寸法に補正による変動がなく一律となる。従って、シミュレーションを実行することにより生じる、例えば端数の切り上げや切り捨て等により生じる補正誤差が発生しにくく、且つデータ量自体も増えないため、比較的に短い処理時間でシミュレーションを実行することができる。
【００４３】
次に、ステップＳＴ２５において、設計データから補正が必要な領域であるＰ型ゲート部を抽出する。
【００４４】
次に、ステップＳＴ２６において、抽出されたＰ型ゲート部に対して、［表４］に示すマスク補正量テーブルに格納された補正量に従って補正を実行することにより、初期マスクデータから所望のマスクデータを生成する。
【００４５】
このように、第２の実施形態によると、第１の実施形態と同様の効果を得られる上に、設計データに光強度シミュレーションを実行して生成した初期マスクデータに対してＰ型ゲート部での加工寸法補正を行なうため、デュアルゲ−ト構造におけるＮ型ゲート部とＰ型ゲート部との寸法差をウエハ上において確実に補正することができる。
【００４６】
なお、第２の実施形態においても、Ｐ型ゲート部のゲート寸法に対する補正のみを行なったが、ゲート間隔に対する補正も必要に応じて行なうことができる。また、Ｎ型ゲート部を基準としてＰ型ゲート部を補正する方法に代えて、Ｐ型ゲート部を基準としてＮ型ゲート部を補正してもよい。
【産業上の利用可能性】
【００４７】
本発明に係るマスクデータ生成方法は、デュアルゲート構造を有するトランジスタにおけるゲート寸法を高精度に加工できることから、トランジスタ特性のばらつきを低減でき、半導体集積回路装置に所望の性能を得られるという効果を有し、光強度シミュレーションによりデュアルゲート構造を有する半導体集積回路装置のマスクデータを生成する際に寸法補正を行なうマスクデータ生成方法等に有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係るデュアルゲ−ト型ＭＩＳ半導体装置におけるマスクデータ生成手順を示すフローチャート図である。
【図２】本発明の第２の実施形態に係るデュアルゲ−ト型ＭＩＳ半導体装置におけるマスクデータ生成手順を示すフローチャート図である。
【図１】
2006259157.tif 000007
【図２】
2006259157.tif 000008