(57)【要約】【課題】  撮像素子において切替スイッチを用いずに全画素信号出力と間引き出力を可能にする。【解決手段】  撮像素子は第１、第２の水平信号線群１５D、１５Uを有する。撮像素子の撮像面にＲ画素、Ｇ画素、Ｂ画素をベイヤー方式に配列する。Ｒ画素とＧ画素とが並ぶ行におけるＲ画素の中で連続して４個並ぶＲ画素を第１の水平信号線群１５Dのいずれかの水平信号線に別々に接続する。また、Ｒ画素とＧ画素とが並ぶ行におけるＲ画素の中で互いに２個ずつ離れて並ぶ４個のＲ画素を第１水平信号線群１５Dのいずれかの水平信号線に別々に接続する。Ｒ画素とＧ画素とが並ぶ行におけるＧ画素の中で連続して４個並ぶＧ画素を第２水平信号線群１５Uのいずれかの水平信号線に別々に接続する。また、Ｒ画素とＧ画素とが並ぶ行におけるＧ画素の中で互いに２個ずつ離れて並ぶ４個のＧ画素を第２水平信号線群１５Uのいずれかの水平信号線に別々に接続する。【選択図】        図３
2006319407.tif 000002
【特許請求の範囲】
【請求項１】
受光面において受光する光の受光量に応じた画素信号を出力し、所定の配列線上に並ぶ複数の画素と、
前記画素信号を読み出すための１〜ｍの読出し線と、
前記複数の画素、それぞれからの前記画素信号の出力のＯＮ・ＯＦＦを切替える切替手段と、
前記切替手段のＯＮ・ＯＦＦの切替を行なう切替制御手段とを備え、
前記複数の画素を連続で並ぶｍ個の画素毎に分割して、複数の画素群を形成し、
前記複数の画素は、前記１〜ｍの読出し線のいずれかの中で同一の前記画素群を形成する他の前記画素に接続される読出し線と異なる読出し線に接続され、
前記配列線上の所定の位置に配置された前記画素である基準画素と、前記基準画素からα個ずつ離れた（ｍ−１）個の前記画素とが、前記１〜ｍの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、
前記切替制御手段は、前記画素信号の出力を全画素から出力させる全出力モード時には前記画素群毎の前記画素からの前記画素信号の出力をＯＮにし、前記画素信号の出力を前記配列線上に並ぶ複数の画素全体の１／αの前記画素から出力させる第１の間引きモード時には前記基準画素と前記基準画素からα個ずつ離れた（ｍ−１）個の前記画素とからの前記画素信号の出力をＯＮにするように前記切替手段を駆動する
ことを特徴とする撮像素子。
【請求項２】
前記基準画素と、前記基準画素からβ個ずつ離れた（ｍ−１）個の前記画素とが、前記１〜ｍの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、
前記切替制御手段は、前記画素信号の出力を前記配列線上に並ぶ複数の画素全体の１／βの前記画素から出力させる第２の間引きモード時には前記基準画素と前記基準画素からβ個ずつ離れた（ｍ−１）個の前記画素からの前記画素信号の出力をＯＮにするように前記切替手段を駆動する
ことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記複数の画素は、前記配列線上に交互に並べられる、第１の色の光の受光量に応じた第１色画素信号を出力する第１色画素と、第２の色の光の受光量に応じた第２色画素信号を出力する第２色画素とであることを特徴とする請求項１または請求項２に記載の撮像素子。
【請求項４】
前記複数の画素は第１の色の光の受光量に応じた第１色画素信号を出力する第１色画素であり、前記１〜ｍの読出し線は前記第１色画素信号を読み出すための第１色の１〜第１色のｍの読出し線であり、前記切替手段は前記第１色画素信号の出力のＯＮ・ＯＦＦを切替える第１切替手段であり、前記画素群は前記第１色画素によって形成される請求項１または請求項２に記載の撮像素子であって、
受光面において受光する第２の色の光の受光量に応じた第２色画素信号を出力する複数の第２色画素と、前記第２色画素信号を読み出すための第２色の１〜第２色のｎの読出し線と、前記複数の第２色画素それぞれからの前記第２色画素信号の出力のＯＮ・ＯＦＦを切替える第２切替手段とを備え、
前記複数の第１色画素と、前記複数の第２色画素とが前記配列線上に交互に並び、
前記複数の第２色画素を連続で並ぶｎ個の画素毎に分割して、複数の第２色画素群を形成し、
前記配列線上の所定の位置に配置された前記第２色画素である第２色基準画素と、前記第２色基準画素からγ個ずつ離れた（ｎ−１）個の前記第２色画素とが、前記第１色の１〜第１色のｎの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、
前記切替制御手段は、前記全出力モード時には前記第２色画素群毎の前記第２色画素からの前記第２色画素信号の出力をＯＮにし、前記第１の間引きモード時には前記第２色基準画素と前記第２色基準画素からγ個ずつ離れた（ｎ−１）個の前記第２色画素からの前記第２色画素信号の出力をＯＮにするように前記第２切替手段を駆動する
ことを特徴とする請求項１または請求項２に記載の撮像素子。
【請求項５】
請求項１に記載の撮像素子の前記１〜ｍの読出し線から出力される前記画素信号を読込む読込み手段と、
前記全入力モード時に前記複数の画素それぞれから出力される前記画素信号を格納する領域が定められ、前記第１の間引きモード時には前記基準画素と前記基準画素からα個ずつ離れた（ｍ−１）個の画素とのそれぞれから出力される前記画素信号を格納する領域が定められ、前記読込み手段に読込まれる前記画素信号を格納する記憶手段と、
前記全入力モード時には前記１〜ｍの読出し線と前記複数の画素との接続の組合わせに基づいて、前記複数の画素のそれぞれから出力される前記画素信号を前記記憶手段の定められた領域に格納させ、前記第１の間引きモード時には前記１〜ｍの読出し線と前記基準画素及び前記基準画素からα個ずつ離れた（ｍ−１）個の前記画素との接続の組合わせに基づいて、前記基準画素及び前記基準画素からα個ずつ離れた前記画素のそれぞれから出力される前記画素信号を前記記憶手段の定められた領域に格納させる配列手段とを備える
ことを特徴とする画像信号処理装置。
【請求項６】
前記読込み手段が、請求項２に記載の撮像素子の前記１〜ｍの読出し線から出力される前記画素信号を読み込み、
前記記憶手段には、前記第２の間引きモード時には前記基準画素と前記基準画素からβ個ずつ離れた（ｍ−１）個の前記画素とのそれぞれから出力される前記画素信号を格納する領域が定められており、
前記配列手段は、前記第２の間引きモード時には前記１〜ｍの読出し線と前記基準画素及び前記基準画素からβ個ずつ離れた（ｍ−１）個の前記画素との接続の組合わせに基づいて、前記基準画素及び前記基準画素からβ個ずつ離れた前記画素のそれぞれから出力される前記画素信号を前記記憶手段の定められた領域に格納させる
ことを特徴とする請求項５に記載の画像信号処理装置。
【請求項７】
請求項１に記載の撮像素子と、請求項５に記載の画像信号処理装置とを備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力バスを備え画素信号の間引き出力が可能な撮像素子及び撮像素子から出力される画素信号の信号処理を行う画像信号処理装置に関する。
【背景技術】
【０００２】
従来、複写機やデジタルカメラなどに固体撮像素子が用いられている。このような固体撮像素子の高速化、構成の簡潔化等が近年ますます求められている。例えば、撮像素子の配線のレイアウトを工夫することによる高速化及び高階調化が開示されている（特許文献１）。
【０００３】
また、撮像素子では詳細な画像を得るときには全画素からの画素信号を出力し、全画素からの出力に比べて高速出力及び画素信号のサイズの低減化のために一部の画素からの画素信号の出力を間引くことが知られている。
【０００４】
全画素の出力と間引き出力が可能な撮像素子として、例えば図２６に示す撮像素子１０’が知られている。撮像素子１０’の撮像面には、複数の画素２０’がマトリックス状に配列される。各画素２０’は、画素２０’が並ぶ列毎に配置された垂直信号線１７’に接続される。
【０００５】
垂直信号線１７’は、第１、第２出力線１８a、１８bを有する切替スイッチ１８に接続される。各列の第１、第２出力線１８a、１８bは、後述するように１〜４の水平信号線１５’1〜１５’4のいずれかに接続される。
【０００６】
例えば、図２６における左側から１列目の第１出力線１８aが１の水平信号線１５’1に接続され、２〜４列目の第１出力線１８aがそれぞれ２〜４の水平信号線１５’2〜１５’4に接続される。５列目以降の列では、連続する４列の第１出力線１８aが、列順に１〜４の水平信号線１５’1〜１５’4に接続される。
【０００７】
１、２列目の第２出力線１８bは、１の水平信号線１５’1に接続される。同様に３、４列目の第２出力線１８bは２の水平信号線１５’2に、５、６列目の第２出力線１８bは３の水平信号線１５’3に、７、８列目の第２出力線１８bは４の水平信号線１５’4に接続される。
【０００８】
各垂直信号線１７’との接続を第１出力線１８aに切替えることにより全画素からの画素信号の出力が可能であり、各垂直信号線１７’との接続を第２出力線１８bに切替えることにより間引き出力が可能になる。
【０００９】
なお、単一のタイミングで読出される画素信号が同じ水平信号線を介して出力される構成では、単一のタイミングにおけるすべての水平信号線から画素信号を出力することは不可能である。一方、画素信号を高速に出力するために、全画素からの出力及び間引き出力の両方において、単一のタイミングで１〜４の水平信号線１５’1〜１５’4から別々の画素の画素信号が出力されることが望ましい。
【００１０】
そこで、全画素からの画素信号の出力の時と間引き出力の時とで接続の切替を行うことによって、いずれの出力においても単一のタイミングですべての水平信号線から別々の画素の画素信号を出力可能にしている。
【００１１】
一方、各垂直信号線１７’に切替スイッチ１８を設ける必要があるため、撮像素子１０’の構造が複雑になる点が問題であった。
【特許文献１】特開平８−１３９８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明では、全出力と間引き出力の切替が可能であって、簡潔な構成の撮像素子の提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明の撮像素子は、受光面において受光する光の受光量に応じた画素信号を出力し所定の配列線上に並ぶ複数の画素と、画素信号を読み出すための１〜ｍの読出し線と、複数の画素それぞれからの画素信号の出力のＯＮ・ＯＦＦを切替える切替手段と、切替手段のＯＮ・ＯＦＦの切替を行なう切替制御手段とを備え、複数の画素を連続で並ぶｍ個の画素毎に分割して複数の画素群を形成し、複数の画素は１〜ｍの読出し線のいずれかの中で同一の画素群を形成する他の画素に接続される読出し線と異なる読出し線に接続され、配列線上の所定の位置に配置された画素である基準画素と基準画素からα個ずつ離れた（ｍ−１）個の画素とが１〜ｍの読出し線のいずれかであってそれぞれ異なる読出し線に接続され、切替制御手段は画素信号の出力を全画素から出力させる全出力モード時には画素群毎の画素からの画素信号の出力をＯＮにし画素信号の出力を配列線上に並ぶ複数の画素全体の１／αの画素から出力させる第１の間引きモード時には基準画素と基準画素からα個ずつ離れた（ｍ−１）個の画素とからの画素信号の出力をＯＮにするように前記切替手段を駆動することを特徴としている。
【００１４】
また、基準画素と基準画素からβ個ずつ離れた（ｍ−１）個の画素とが１〜ｍの読出し線のいずれかであってそれぞれ異なる読出し線に接続され、切替制御手段は画素信号の出力を配列線上に並ぶ複数の画素全体の１／βの画素から出力させる第２の間引きモード時には基準画素と基準画素からβ個ずつ離れた（ｍ−１）個の画素からの画素信号の出力をＯＮにするように前記切替手段を駆動することが好ましい。
【００１５】
また、複数の画素は配列線上に交互に並べられる第１の色の光の受光量に応じた第１色画素信号を出力する第１色画素と第２の色の光の受光量に応じた第２色画素信号を出力する第２色画素とであることが好ましい。
【００１６】
また、複数の画素は第１の色の光の受光量に応じた第１色画素信号を出力する第１色画素であり、１〜ｍの読出し線は第１色画素信号を読み出すための第１色の１〜第１色のｍの読出し線であり、切替手段は第１色画素信号の出力のＯＮ・ＯＦＦを切替える第１切替手段であり、画素群は第１色画素によって形成される撮像素子であって、受光面において受光する第２の色の光の受光量に応じた第２色画素信号を出力する複数の第２色画素と、第２色画素信号を読み出すための第２色の１〜第２色のｎの読出し線と、複数の第２色画素それぞれからの第２色画素信号の出力のＯＮ・ＯＦＦを切替える第２切替手段とを備え、複数の第１色画素と複数の第２色画素とが配列線上に交互に並び、複数の第２色画素を連続で並ぶｎ個の画素毎に分割して複数の第２色画素群を形成し、配列線上の所定の位置に配置された第２色画素である第２色基準画素と第２色基準画素からγ個ずつ離れた（ｎ−１）個の第２色画素とが第１色の１〜第１色のｎの読出し線のいずれかであって、それぞれ異なる読出し線に接続され、切替制御手段は全出力モード時には第２色画素群毎の第２色画素からの第２色画素信号の出力をＯＮにし、第１の間引きモード時には第２色基準画素と第２色基準画素からγ個ずつ離れた（ｎ−１）個の第２色画素からの第２色画素信号の出力をＯＮにするように第２切替手段を駆動することが好ましい。
【００１７】
また、本発明の画像信号処理装置は、撮像素子の１〜ｍの読出し線から出力される画素信号を読込む読込み手段と、全入力モード時に複数の画素それぞれから出力される画素信号を格納する領域が定められ第１の間引きモード時には基準画素と基準画素からα個ずつ離れた（ｍ−１）個の画素とのそれぞれから出力される画素信号を格納する領域が定められ読込み手段に読込まれる画素信号を格納する記憶手段と、全入力モード時には１〜ｍの読出し線と複数の画素との接続の組合わせに基づいて複数の画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させ第１の間引きモード時には１〜ｍの読出し線と基準画素及び基準画素からα個ずつ離れた（ｍ−１）個の画素との接続の組合わせに基づいて基準画素及び基準画素からα個ずつ離れた画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させる配列手段とを備えることを特徴としている。
【００１８】
また、記憶手段には第２の間引きモード時には基準画素と基準画素からβ個ずつ離れた（ｍ−１）個の画素とのそれぞれから出力される画素信号を格納する領域が定められており、配列手段は第２の間引きモード時には１〜ｍの読出し線と基準画素及び基準画素からβ個ずつ離れた（ｍ−１）個の画素との接続の組合わせに基づいて基準画素及び基準画素からβ個ずつ離れた画素のそれぞれから出力される画素信号を記憶手段の定められた領域に格納させることを特徴としている。
【発明の効果】
【００１９】
本発明によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力及び間引き出力が可能になる。従って、切替スイッチが不要となり、撮像素子の構成の簡潔化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【００２１】
ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、第１の相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３D、第２のＣＤＳ／ＳＨ回路１３U、第１の水平シフトレジスタ１４D（切替制御手段）、第２の水平シフトレジスタ１４U（切替制御手段）、第１の水平信号線群１５D、第２の水平信号線群１５U、第１の列選択スイッチ部１６D（第１切替手段）、及び第２の列選択スイッチ部１６U（第２切替手段）によって構成される。
【００２２】
撮像部１１と垂直シフトレジスタ１２とは直接接続される。第１、第２の水平信号線群１５D、１５Uはそれぞれ第１、第２の列選択スイッチ部１６D、１６U及び第１、第２のＣＤＳ／ＳＨ回路１３D、１３Uを介して撮像部１１に接続される。
【００２３】
撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。すなわち、複数の画素２０は撮像面の水平方向（図１の左右方向）に沿った線（配列線）上、及び垂直方向（図１の上下方向）に沿った線上に並べられる。各画素２０の受光面は、Ｒ、Ｇ、Ｂいずれかのカラーフィルタ（図示せず）によって覆われる。Ｒ、Ｇ、Ｂのカラーフィルタは、ベイヤー方式に配列される。
【００２４】
個々の画素２０において、各カラーフィルタの色に対応した光の受光量に応じて信号電荷が生成される。生成した信号電荷に相当する画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び第１、第２の水平シフトレジスタ１４D、１４Uにより直接的あるいは間接的に選択される。
【００２５】
垂直シフトレジスタ１２により、読出しを行なう画素２０の並ぶ行が選択される。選択された行に並ぶ画素２０から出力される画素信号が、各列の垂直信号線１７を介して第１、第２のＣＤＳ／ＳＨ回路１３D、１３Uにより相関二重サンプリングされる。
【００２６】
第１、第２のＣＤＳ／ＳＨ回路１３D、１３Uにサンプルホールドされる画素信号は第１、第２の水平シフトレジスタ１４D、１４Uにより選択され、第１、第２の水平信号線１５D、１５Uに読出される。第１、第２の水平信号線１５D、１５Uに読出された画素信号は例えば、信号処理を行う信号処理装置（図１において図示せず）に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
【００２７】
図２を用いて画素の構造について説明する。図２は撮像部における画素の構成を示す回路図である。ｇ行ｈ列にあるＲ画素２０(g、h)（第１色画素）と（ｇ＋１）行ｈ列にあるＧ画素２０(g+1、h)（第２色画素）とについて説明をするが、他の画素の構成も同様である。なお、撮像部１１の下端から上端に向けて１行、２行、…、ｇ行、（ｇ＋１）行、…と数え、左端から右端に向けて１列、２列、…、ｈ列、…と数える。また、ｈ列は奇数の列である。
【００２８】
Ｒ画素２０(g、h)にはフォトダイオード（ＰＤ）２１(g、h)、フローティングディフュージョン（ＦＤ）２２(g、h)、転送トランジスタ２３(g、h)、リセットトランジスタ２４(g、h)、増幅トランジスタ２５(g、h)、及びｇ行選択トランジスタ２６(g、h)が設けられる。
【００２９】
ＰＤ２１(g、h)の開口面は、Ｒカラーフィルタ（図示せず）によって覆われる。ＰＤ２１(g、h)では、画素２０(g、h)におけるＲに対応した光の受光量に応じて電荷が発生し、発生した電荷が蓄積される。
【００３０】
ＦＤ２２(g、h)は、転送トランジスタ２３(g、h)を介してＰＤ２１(g、h)に接続される。転送トランジスタ２３(g、h)の副電極には、パルス状にＯＮ・ＯＦＦに切替わる転送信号ΦTが入力される。
【００３１】
転送トランジスタ２３(g、h)がＯＮになるときに、ＰＤ２１(g、h)に蓄積された信号電荷がＦＤ２２(g、h)に転送される。ＰＤ２１(g、h)から転送される信号電荷がＦＤ２２(g、h)に受取られると、ＦＤ２２(g、h)の電位は受取られた電荷に応じた電位に変わる。
【００３２】
また、ＦＤ２２(g、h)はリセットトランジスタ２４(g、h)を介して電源線ＶDDに接続される。リセットトランジスタ２４(g、h)の副電極には、パルス状にＯＮ・ＯＦＦに切替わるリセット信号ΦRが入力される。
【００３３】
リセットトランジスタ２４(g、h)がＯＮになるときに、ＦＤ２２(g、h)に蓄積された電荷は電源線ＶDDに掃き出されてリセットされる。また、ＦＤ２２(g、h)の電位は電源線ＶDDの電位にリセットされる。
【００３４】
ＦＤ２２(g、h)は、増幅トランジスタ２５(g、h)の副電極に接続される。増幅トランジスタ２５(g、h)の一方の主電極は、電源線ＶDDに接続される。他方の主電極は、ｈ列のｇ行選択トランジスタ２６(g、h)を介してｈ列の第１の垂直信号線１７D(h)に接続される。ＦＤ２２(g、h)の電位は、増幅トランジスタ２５(g、h)によって緩衝増幅され、画素信号として出力される。
【００３５】
ｇ行選択トランジスタ２６(g、h)の副電極には、パルス状にＯＮ・ＯＦＦが切替わるｇ行選択信号ΦSLgが入力される。ｇ行選択トランジスタ２６(g、h)がＯＮになるときに、画素信号がｈ列の第１の垂直信号線１７D(h)に出力される。
【００３６】
なお、転送信号ΦT、リセット信号ΦR、及び行選択信号ΦSLgは、垂直シフトレジスタ１２から出力される。
【００３７】
ｈ列の第１の垂直信号線１７D(h)は撮像部１１を垂直に延びる線であり、同じｈ列を形成するＲ画素（図示せず）の行選択トランジスタ（図示せず）に接続される。ｈ列の第１の垂直信号線１７D(h)は、撮像部１１の上方において定電流源ＩSSに接続される。また、ｈ列の第１の垂直信号線１７D(h)は、撮像部１１の下方において第１のＣＤＳ／ＳＨ回路１３Dに接続される。
【００３８】
ｈ列の第１の垂直信号線１７D(h)を介して出力される画素信号が、第１のＣＤＳ／ＳＨ回路１３Dにおいて相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１(g、h)から信号電荷が転送されたときの信号電位である原画素信号と基準レベルとなるリセット時の信号電位であるリセット画素信号との差分である画素信号Ｒ（（ｈ＋１）／２）(g)がサンプルホールドされる。
【００３９】
なお、垂直シフトレジスタ１２から出力される受光サンプル信号ΦPHD及びリセットサンプル信号ΦPHPが第１のＣＤＳ／ＳＨ回路１３Dに入力されることにより、それぞれ原画素信号及びリセット画素信号がサンプリングされる。
【００４０】
第１のＣＤＳ／ＳＨ回路１３Dは、第１のｈ列選択トランジスタ１６D(h)を介して第１の水平信号線群１５Dに接続される。第１のｈ列選択トランジスタ１６D(h)がＯＮになるときに、画素信号Ｒ（（ｈ＋１）／２）(g)が第１の水平信号線群１５Dに出力される。
【００４１】
なお、各列に第１の垂直信号線と第１の列選択トランジスタとが設けられており、すべての列の第１の列選択トランジスタによって第１の列選択スイッチ部１６Dが形成される。また、各列の第１の列選択トランジスタのＯＮ・ＯＦＦの切替は第１の水平シフトレジスタ１４Dにより行なわれる。
【００４２】
Ｇ画素２０(g+1、h)においてＰＤ２１(g+1、h)の開口面がＲカラーフィルタの代わりにＧカラーフィルタによって覆われる以外の構成は、Ｒ画素２０(g、h)の構成と同じである。また、（ｇ＋１）行選択トランジスタ２６(g+1、h)の一方の主電極は、Ｒ画素２０(g、h)の構成と異なり、ｈ列の第２の垂直信号線１７U(h)に接続される。
【００４３】
ｈ列の第２の垂直信号線１７U(h)は撮像部１１を垂直に延びる線であり、同じｈ列を形成するＧ画素（図示せず）の行選択トランジスタ（図示せず）に接続される。ｈ列の第２の垂直信号線１７U(h)は、撮像部１１の下方において定電流源ＩSSに接続される。また、ｈ列の第２の垂直信号線１７U(h)は、撮像部１１の上方において第２のＣＤＳ／ＳＨ回路１３Uに接続される。
【００４４】
ｈ列の第２の垂直信号線１７Uを介して出力される画素信号が、第２のＣＤＳ／ＳＨ回路１３Uにおいて相関２重サンプリング／サンプルホールドされる。第２のＣＤＳ／ＳＨ回路１３Uは、第２のｈ列選択トランジスタ１６U(h)を介して第２の水平信号線群１５Uに接続される。第２のｈ列選択トランジスタ１６U(h)がＯＮになるときに、サンプルホールドされた画素信号Ｇ（（ｈ＋１）／２）(g)が第２の水平信号線群１５Uに出力される。
【００４５】
なお、各列に第２の垂直信号線と第２の列選択トランジスタとが設けられており、すべての第２の列選択トランジスタによって第２の列選択スイッチ部１６Uが形成される。また、各列の第２の列選択トランジスタのＯＮ・ＯＦＦの切替は第２の水平シフトレジスタ１４Uにより行なわれる。
【００４６】
なお、偶数のｊ列に配置されたＧ画素（図示せず）からの出力に基づいて、画素信号Ｇ（ｊ／２）(g)が第２の水平信号線群１５Uに出力される。
【００４７】
なお、Ｂ画素（図示せず）においてもＰＤ（図示せず）の開口面がＲカラーフィルタの代わりにＢカラーフィルタによって覆われること以外の内部の構成はＲ画素２０(g、h)と同じである。
【００４８】
また、Ｂ画素の行選択トランジスタ（図示せず）から第１の水平信号線群１５Dまでの接続も、Ｒ画素２０(g、h)についての構成と同じである。なお、Ｂ画素はｊ列に配置されており、（ｇ+１）行ｊ列のＢ画素からの出力に基づいて、画素信号Ｂ（ｊ／２）(g+1)が第１の出力信号線群１５Dに出力される。
【００４９】
次に図３を用いて、各画素から第１、第２の水平信号線群１５D、１５Uまでの接続構成について説明する。図３は、１〜４行、１〜１６列に配列されたＲ画素、Ｇ画素、及びＢ画素から第１、第２の水平信号線群１５D、１５Uまでの間の接続状態を示す回路図である。なお、１〜４行、１〜１６列に配列されたＲ画素、Ｇ画素、及びＢ画素についての説明をするが、他の行、他の列に配列されたＲ画素、Ｇ画素、及びＢ画素についての構成も同様である。
【００５０】
第１の水平信号線群１５Dは、第１の１〜第１の４の水平信号線１５D1〜１５D4（第１色の１〜第１色の４の読出し線）によって形成される。同様に第２の水平信号線群１５Uは、第２の１〜第２の４の水平信号線１５U1〜１５U4（第２色の１〜第２色の４の読出し線）によって形成される。
【００５１】
１行目において、１列目にＲ画素２０(1、1)が、２列目にＧ画素２０(1、2)が配置される。１行目の３〜１６列においてはＲ画素とＧ画素とが交互に並ぶように配列される。同様に、３行目において１列目にＲ画素２０(3、1)が、２列目にＧ画素２０(3、2)が配置される。３行目の３〜１６列においてはＲ画素とＧ画素とが交互に並ぶように配列される。
【００５２】
２行目において、１列目にＧ画素２０(2、1)が、２列目にＢ画素２０(2、2)が配置される。２行目の３〜１６列においてはＧ画素とＢ画素とが交互に並ぶように配列される。同様に、４行目において１列目にＧ画素２０(4、1)が、２列目にＢ画素２０(4、2)が配置される。４行目の３〜１６列においてはＧ画素とＢ画素とが交互に並ぶように配列される。
【００５３】
１列目の第１の垂直信号線１７D(1)は、１、３行目のＲ画素２０(1、1)、２０(3、1)に接続される。同様に、奇数の列の第１の垂直信号線は、各列における１、３行目のＲ画素に接続される。例えば、１５列目の第１の垂直信号線１７D(15)は、１、３行目のＲ画素２０(1、15)、２０(3、15)に接続される。
【００５４】
１列目の第２の垂直信号線１７U(1)は、２、４行目のＧ画素２０(2、1)、２０(4、1)に接続される。同様に、奇数の列の第２の垂直信号線は、各列における２、４行目のＧ画素に接続される。例えば、１５列目の第２の垂直信号線１７U(15)は、２、４行目のＧ画素２０(2、15)、２０(4、15)に接続される。
【００５５】
２列目の第１の垂直信号線１７D(2)は、２、４行目のＢ画素２０(2、2)、２０(4、2)に接続される。同様に、偶数の列の第１の垂直信号線は、各列における２、４行目のＢ画素に接続される。例えば、１６列目の第１の垂直信号線１７D(16)は、２、４行目のＢ画素２０(2、16)、２０(4、16)に接続される。
【００５６】
２列目の第２の垂直信号線１７U(2)は、１、３行目のＧ画素２０(1、2)、２０(3、2)に接続される。同様に、偶数の列の第２の垂直信号線は、各列における１、３行目のＧ画素に接続される。例えば、１６列目の第２の垂直信号線１７U(16)は、１、３行目のＧ画素２０(1、16)、２０(3、16)に接続される。
【００５７】
１、２、１５、１６列目の第１の垂直信号線１７D(1)、１７D(2)、１７D(15)、１７D(16)は第１の１の水平信号線１５D1に接続される。３、４、１３、１４列目の第１の垂直信号線１７D(3)、１７D(4)、１７D(13)、１７D(14)は第１の２の水平信号線１５D2に接続される。５、６、１１、１２列目の第１の垂直信号線１７D(5)、１７D(6)、１７D(11)、１７D(12)は第１の３の水平信号線１５D3に接続される。７、８、９、１０列目の第１の垂直信号線１７D(7)、１７D(8)、１７D(9)、１７D(10)は第１の４の水平信号線１５D4に接続される。
【００５８】
なお、各列の第１の垂直信号線１７D(1)〜１７D(16)と第１の１〜第１の４の水平信号線１５D1〜１５D4とは、第１ＣＤＳ／ＳＨ回路（図３において図示せず）及び第１列選択スイッチ部（図３において図示せず）を介して、接続される。
【００５９】
１、２、１５、１６列目の第２の垂直信号線１７U(1)、１７U(2)、１７U(15)、１７U(16)は第２の１の水平信号線１５U1に接続される。３、４、１３、１４列目の第２の垂直信号線１７U(3)、１７U(4)、１７U(13)、１７U(14)は第２の２の水平信号線１５U2に接続される。５、６、１１、１２列目の第２の垂直信号線１７U(5)、１７U(6)、１７U(11)、１７U(12)は第２の３の水平信号線１５U3に接続される。７、８、９、１０列目の第２の垂直信号線１７U(7)、１７U(8)、１７U(9)、１７U(10)は第２の４の水平信号線１５U4に接続される。
【００６０】
なお、各列の第２の垂直信号線１７U(1)〜１７U(16)と第２の１〜第２の４の水平信号線１５U1〜１５U4とは、第２ＣＤＳ／ＳＨ回路（図３において図示せず）及び第２列選択スイッチ部（図３において図示せず）を介して、接続される。
【００６１】
以上のような構成の撮像素子１０の動作について図４〜図１２を用いて説明する。まず、図４のタイミングチャートを用いて、画素信号が第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uに相関２重サンプリング／サンプルホールドされるまでの動作について説明する。次に図５〜図１２を用いて、第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uにサンプルホールドされた画素信号が第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4に出力される動作について説明する。
【００６２】
まず、Ｔ１のタイミング（図４参照）において１行選択信号ΦSL1がＯＮに切替えられることにより、１行目の１〜１６列の画素２０(1、1)〜２０(1、16)が選択される。すなわち、１行目の画素２０(1、1)〜２０(1、16)から１〜１６列の第１、第２の垂直信号線１７D(1)〜１７D(16)、１７U(1)〜１７U(16)に原画素信号またはリセット画素信号が出力可能になる。また、同じタイミングでリセット信号ΦRと転送信号ΦTとがＯＮに切替えられることにより、ＦＤとＰＤとがリセットされ、すべての列の第１、第２の垂直信号線にリセット画素信号が出力される。
【００６３】
Ｔ２のタイミングでは、リセットサンプリング信号ΦSHPがＯＮに切替えられることにより、第１、第２のＣＤＳ／ＳＨ回路１３D、１３Uにおいて、各列のリセット画素信号がそれぞれサンプリングされる。
【００６４】
Ｔ３のタイミングで、転送信号ΦTがＯＮに切替えられることにより、ＰＤに蓄積された電荷がＦＤに転送され、すべての列の第１、第２の垂直信号線に原画素信号が出力される。Ｔ４のタイミングで、受光サンプリング信号ΦSHDがＯＮに切替えられることにより、第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uに原画素信号がサンプリングされる。
【００６５】
Ｔ５のタイミングで、１行選択信号がＯＦＦに切替えられることにより、１行目の１〜１６列の画素２０(1、1)〜２０(1、16)の選択が解除される。なお、このタイミングにおいて、第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uにおいて、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
【００６６】
なお、１行目１、３、５、７、９、１１、１３、１５列目のＲ画素からの出力に基づいて、第１のＣＤＳ／ＳＨ回路１３Dに原画素信号からリセット画素信号を減算した画素信号Ｒ１(1)、Ｒ２(1)、Ｒ３(1)、Ｒ４(1)、Ｒ５(1)、Ｒ６(1)、Ｒ７(1)、Ｒ８(1)がサンプルホールドされる。
【００６７】
また、１行目２、４、６、８、１０、１２、１４、１６列目のＧ画素からの出力に基づいて、第２のＣＤＳ／ＳＨ回路１３Uに原画素信号からリセット画素信号を減算した画素信号Ｇ１(1)、Ｇ２(1)、Ｇ３(1)、Ｇ４(1)、Ｇ５(1)、Ｇ６(1)、Ｇ７(1)、Ｇ８(1)がサンプルホールドされる。
【００６８】
Ｔ５、Ｔ６のタイミングの間に、後述するように画素信号Ｒ１(1)〜Ｒ８(1)が第１のＣＤＳ／ＳＨ回路１３Dから第１の１〜第１の４の水平信号線１５D1〜１５D4を介して撮像素子１０の外部に出力される。また、同様に画素信号Ｇ１(1)〜Ｇ８(1)が第２のＣＤＳ／ＳＨ回路１３Uから第２の１〜第２の４の水平信号線１５U1〜１５U4を介して撮像素子１０の外部に出力される。
【００６９】
Ｔ６のタイミングにおいて２行目の選択信号がＯＮに切替えられることにより、２行目の１〜１６列の画素２０(2、1)〜２０(2、16)が選択される。また、リセット信号ΦRと転送信号ΦTとがＯＮに切替えられることにより、ＦＤとＰＤとがリセットされ、すべての列の第１、第２の垂直信号線にリセット信号が出力される。
【００７０】
以後Ｔ７〜Ｔ９のタイミングでは、Ｔ２〜Ｔ４のタイミングで行なわれた動作と同様の動作が行なわれる。２行目の画素の選択が解除されるＴ１０のタイミングにおいて、第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uには、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
【００７１】
なお、２行目１、３、５、７、９、１１、１３、１５列目のＧ画素からの出力に基づいて、第２のＣＤＳ／ＳＨ回路１３Uに原画素信号からリセット画素信号を減算した画素信号Ｇ１(2)、Ｇ２(2)、Ｇ３(2)、Ｇ４(2)、Ｇ５(2)、Ｇ６(2)、Ｇ７(2)、Ｇ８(2)がサンプルホールドされる。
【００７２】
また、２行目２、４、６、８、１０、１２、１４、１６列目のＢ画素からの出力に基づいて、第１のＣＤＳ／ＳＨ回路１３Dに原画素信号からリセット画素信号を減算した画素信号Ｂ１(2)、Ｂ２(2)、Ｂ３(2)、Ｂ４(2)、Ｂ５(2)、Ｂ６(2)、Ｂ７(2)、Ｂ８(2)がサンプルホールドされる。
【００７３】
Ｔ１０、Ｔ１１のタイミングの間に、後述するように画素信号Ｇ１(2)〜Ｇ８(2)が第２のＣＤＳ／ＳＨ回路１３Uから第２の１〜第２の４の水平信号線１５U1〜１５U4を介して撮像素子１０の外部に出力される。また、同様に画素信号Ｂ１(2)〜Ｂ８(2)が第１のＣＤＳ／ＳＨ回路１３Dから第１の１〜第１の４の水平信号線１５D1〜１５D4を介して撮像素子１０の外部に出力される。
【００７４】
以後Ｔ１１〜Ｔ１５、Ｔ１６〜Ｔ２０のタイミングでは、Ｔ１〜Ｔ５、Ｔ６〜Ｔ１０のタイミングと同様の動作が行なわれ３、４行目の画素からの出力に基づいた画素信号が第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uにサンプルホールドされる。さらにＴ２０のタイミング以後も、Ｔ１〜Ｔ５のタイミングと同様の動作が、撮像部１１の上端の行の画素に達するまで行なわれ、全画素２０からの出力に基づいた画素信号がサンプルホールドされる。
【００７５】
撮像素子１０では、全体の画素からの画素信号を出力させる全出力モードと、単一の行における画素の中の１／２の画素からの画素信号を出力させる間引きモードのいずれかに切替えることが可能である。全体モードと間引きモードにおいては、第１、第２ＣＤＳ／ＳＨ回路１３D、１３Uから第１の１〜４、第２の１〜４の水平信号線１５D1〜１５D4、１５U1〜１５U4への画素信号の出力の動作が異なる。
【００７６】
図５〜図８を用いて、全出力モードであるときの水平信号線への出力の動作について説明する。図５、図７は、全出力モードにおける第１、第２の列選択トランジスタの動作を示すタイミングチャートである。図６、図８は、各タイミングにおいて第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から出力される画素信号を示す図である。
【００７７】
Ｔ５のタイミング（図４参照）の後のｔ１(1)のタイミングで、第１の１、３、５、７列選択トランジスタがＯＮに切替えられ（図５参照）、画素信号Ｒ１(1)、Ｒ２(1)、Ｒ３(1)、Ｒ４(1)がそれぞれ第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4を介して撮像素子１０の外部に出力される（図６参照）。
【００７８】
また、同じｔ１(1)のタイミングで第２の２、４、６、８列選択トランジスタがＯＮに切替えられることにより（図５参照）、画素信号Ｇ１(1)、Ｇ２(1)、Ｇ３(1)、Ｇ４(1)が第２の１、第２の２、第２の３、第２の４の水平信号線１５U1、１５U2、１５U3、１５U4を介して撮像素子１０の外部に出力される（図６参照）。
【００７９】
次にｔ２(1)のタイミングで、第１の９、１１、１３、１５列選択トランジスタがＯＮに切替えられることにより（図５参照）、画素信号Ｒ５(1)、Ｒ６(1)、Ｒ７(1)、Ｒ８(1)が第１の４、第１の３、第１の２、第１の１の水平信号線１５D4、１５D3、１５D2、１５D1を介して撮像素子１０の外部に出力される（図６参照）。
【００８０】
また、同じｔ２(1)のタイミングで、第２の１０、１２、１４、１６列選択トランジスタがＯＮに切替えられることにより（図５参照）、画素信号Ｇ５(1)、Ｇ６(1)、Ｇ７(1)、Ｇ８(1)が第２の４、第２の３、第２の２、第２の１の水平信号線１５U4、１５U3、１５U2、１５U1を介して撮像素子１０の外部に出力される（図６参照）。
【００８１】
以後のそれぞれのタイミングにおいても、ｔ１(1)、ｔ２(1)のタイミングと同様に、Ｒ画素から出力される４つの画素信号とＧ画素から出力される４つの画素信号とが撮像素子１０の外部に出力される。
【００８２】
１行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、Ｔ６のタイミングで前述のように２行目の画素が選択される（図４参照）。
【００８３】
Ｔ１０のタイミング（図４参照）の後のｔ１(2)のタイミングで、第２の１、３、５、７列選択トランジスタがＯＮに切替えられ（図７参照）、画素信号Ｇ１(2)、Ｇ２(2)、Ｇ３(2)、Ｇ４(2)がそれぞれ第２の１、第２の２、第２の３、第２の４の水平信号線１５U1、１５U2、１５U3、１５U4を介して撮像素子１０の外部に出力される（図８参照）。
【００８４】
また、同じｔ１(2)のタイミングで第１の２、４、６、８列選択トランジスタがＯＮに切替えられることにより（図７参照）、画素信号Ｂ１(2)、Ｂ２(2)、Ｂ３(2)、Ｂ４(2)が第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4を介して撮像素子１０の外部に出力される（図８参照）。
【００８５】
次にｔ２(2)のタイミングで、第２の９、１１、１３、１５列選択トランジスタがＯＮに切替えられることにより（図７参照）、画素信号Ｇ５(2)、Ｇ６(2)、Ｇ７(2)、Ｇ８(2)が第２の４、第２の３、第２の２、第２の１の水平信号線１５U4、１５U3、１５U2、１５U1を介して撮像素子１０の外部に出力される（図８参照）。
【００８６】
また、同じｔ２(2)のタイミングで、第１の１０、１２、１４、１６列選択トランジスタがＯＮに切替えられることにより（図７参照）、画素信号Ｂ５(2)、Ｂ６(2)、Ｂ７(2)、Ｂ８(2)が第１の４、第１の３、第１の２、第１の１の水平信号線１５D4、１５D3、１５D2、１５D1を介して撮像素子１０の外部に出力される（図８参照）。
【００８７】
以後のそれぞれのタイミングにおいても、ｔ１(2)、ｔ２(2)のタイミングと同様に、Ｇ画素から出力される４つの画素信号とＢ画素から出力される４つの画素信号とが撮像素子１０の外部に出力される。
【００８８】
２行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、Ｔ１１のタイミング（図４参照）で、前述のように３行目の画素が選択される。
【００８９】
以後、奇数の行においては、前述のＴ５とＴ６との間に行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のＴ１０とＴ１１との間に行なわれた動作と同様の動作が行なわれる。
【００９０】
図９〜図１２を用いて、間引きモードであるときの水平信号線への出力の動作について説明する。図９、図１１は、間引きモードにおける各列の列選択トランジスタの動作を示すタイミングチャートである。図１０、図１２は、各タイミングにおいて第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から出力される画素信号を示す図である。
【００９１】
Ｔ５のタイミング（図４参照）の後のｔ１’(1)のタイミングで、第１の１、５、９、１３列選択トランジスタがＯＮに切替えられ（図９参照）、画素信号Ｒ１(1)、Ｒ３(1)、Ｒ５(1)、Ｒ７(1)が第１の１、第１の３、第１の４、第１の２の水平信号線１５D1、１５D3、１５D4、１５D2を介して撮像素子１０の外部に出力される（図１０参照）。
【００９２】
また、同じｔ１’(1)のタイミングで、第２の２、６、１０、１４列選択トランジスタがＯＮに切替えられ（図９参照）、画素信号Ｇ１(1)、Ｇ３(1)、Ｇ５(1)、Ｇ７(1)が第２の１、第２の３、第２の４、第２の２の水平信号線１５U1、１５U3、１５U4、１５U2を介して撮像素子１０の外部に出力される（図１０参照）。
【００９３】
なお、間引きモードにおいては、第１、第２の３、４、７、８、１１、１２、１５、１６列選択トランジスタはＯＦＦのままであり、これらの列の画素において生成した画素信号は撮像素子１０の外部には出力されない。
【００９４】
以後のそれぞれのタイミングにおいても、ｔ１’(1)のタイミングと同様に、１行目におけるＲ画素の中で２個ずつ離れた４個のＲ画素から出力される画素信号と、１行目におけるＧ画素の中で２個ずつ離れた４個のＧ画素にから出力される画素信号とが同じタイミングで撮像素子１０の外部に出力される。
【００９５】
１行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、Ｔ６のタイミング（図４参照）で、前述のように２行目の画素が選択される。
【００９６】
Ｔ１０のタイミング（図４参照）の後のｔ１’(2)のタイミングで、第２の１、５、９、１３列選択トランジスタがＯＮに切替えられ（図１１参照）、画素信号Ｇ１(2)、Ｇ３(2)、Ｇ５(2)、Ｇ７(2)が第２の１、第２の３、第２の４、第２の２の水平信号線１５U1、１５U3、１５U4、１５U2を介して撮像素子１０の外部に出力される（図１２参照）。
【００９７】
また、同じｔ１’(2)のタイミングで、第１の２、６、１０、１４列選択トランジスタがＯＮに切替えられ（図１１参照）、画素信号Ｂ１(2)、Ｂ３(2)、Ｂ５(2)、Ｂ７(2)が第１の１、第１の３、第１の４、第１の２の水平信号線１５D1、１５D3、１５D4、１５D2を介して撮像素子１０の外部に出力される（図１２参照）。
【００９８】
なお、１行目と同様に間引きモードにおいては、第１、第２の３、４、７、８、１１、１２、１５、１６列選択トランジスタはＯＦＦのままであり、これらの列の画素において生成した画素信号は撮像素子１０の外部には出力されない。
【００９９】
以後のそれぞれのタイミングにおいても、ｔ１’(2)のタイミングと同様に、２行目におけるＧ画素の中で２個ずつ離れた４個のＧ画素から出力される画素信号と、２行目におけるＢ画素の中で２個ずつ離れた４個のＢ画素から出力される画素信号とが同じタイミングで撮像素子１０の外部に出力される。
【０１００】
２行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力されると、Ｔ１１のタイミング（図４参照）で、前述のように３行目の画素が選択される。
【０１０１】
以後、奇数の行においては、前述のｔ１’(1)、…のタイミングで行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のｔ１’(2)、…のタイミングで行なわれた動作と同様の動作が行なわれる。
【０１０２】
以上のような構成である本実施形態の撮像素子が有する効果について説明する。
【０１０３】
まず、全出力モードの動作について図１３を用いて説明する。ｇ行において水平方向に連続する４個のＲ画素２０(g、8×p-7)、２０(g、8×p-5)、２０(g、8×p-3)、２０(g、8×p-1)（ｐは任意の自然数）によって第ｐ番目のＲ画素群（第１色画素群）が形成される。
【０１０４】
同様にｇ行において水平方向に連続する４個のＧ画素２０(g、8×p-6)、２０(g、8×p-4)、２０(g、8×p-2)、２０(g、8×p)によって第ｐ番目のＧ画素群（第２色画素群）が形成される。（ｇ＋１）行において、水平方向に連続する４個のＧ画素２０(g+1、8×p-7)、２０(g+1、8×p-5)、２０(g+1、8×p-3)、２０(g+1、8×p-1)によって第ｐ番目のＧ画素群が形成される。また、（ｇ＋１）行において、水平方向に連続する４個のＢ画素２０(g+1、8×p-6)、２０(g+1、8×p-4)、２０(g+1、8×p-2)、２０(g+1、8×p)によって第ｐ番目のＢ画素群（第３色画素群）が形成される。
【０１０５】
前述のように、ｇ行におけるＲ画素群を構成するＲ画素２０(g、8×p-7)、２０(g、8×p-5)、２０(g、8×p-3)、２０(g、8×p-1)は、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路（図１３において図示せず）、及び第１の列選択スイッチ部（図１３において図示せず）を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている。
【０１０６】
同様に、それぞれの行におけるＧ画素群を構成するＧ画素２０(g、8×p-6)、２０(g、8×p-4)、２０(g、8×p-2)、２０(g、8×p)、或いは２０(g+1、8×p-7)、２０(g+1、8×p-5)、２０(g+1、8×p-3)、２０(g+1、8×p-1)は第２の垂直信号線、第２のＣＤＳ／ＳＨ回路（図１３において図示せず）、及び第２の列選択スイッチ部（図１３において図示せず）を介して、第２の１〜第２の４の水平信号線１５U1〜１５U4にそれぞれ別々に接続されている。
【０１０７】
同様に、それぞれの行におけるＢ画素群を構成するＢ画素２０(g+1、8×p-6)、２０(g+1、8×p-4)、２０(g+1、8×p-2)、２０(g+1、8×p)は、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路、及び第１の列選択スイッチ部を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている。
【０１０８】
全出力モードのとき、単一のタイミングで、ｇ行の第ｐの画素群を構成するＲ画素２０(g、8×p-7)、２０(g、8×p-5)、２０(g、8×p-3)、２０(g、8×p-1)から出力される画素信号Ｒ（４×ｐ−３）(g)、Ｒ（４×ｐ−２）(g)、Ｒ（４×ｐ−１）(g)、Ｒ（４×ｐ）(g)が第１の１〜第１の４の水平信号線１５D1〜１５D4のいずれかを介して出力される。
【０１０９】
また、同じタイミングで、ｇ行の第ｐの画素群を構成するＧ画素２０(g、8×p-6)、２０(g、8×p-4)、２０(g、8×p-2)、２０(g、8×p)から出力される画素信号Ｇ（４×ｐ−３）(g)、Ｇ（４×ｐ−２）(g)、Ｇ（４×ｐ−１）(g)、Ｇ（４×ｐ）(g)が第２の１〜第２の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１１０】
同様に、単一のタイミングで、（ｇ＋１）行の第ｐの画素群を構成するＧ画素２０(g+1、8×p-7)、２０(g+1、8×p-5)、２０(g+1、8×p-3)、２０(g+1、8×p-1)から出力される画素信号Ｇ（４×ｐ−３）(g+1)、Ｇ（４×ｐ−２）(g+1)、Ｇ（４×ｐ−１）(g+1)、Ｇ（４×ｐ）(g+1)が第２の１〜第２の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１１１】
また、同じタイミングで、（ｇ＋１）行の第ｐの画素群を構成するＢ画素２０(g+1、8×p-6)、２０(g+1、8×p-4)、２０(g+1、8×p-2)、２０(g+1、8×p)から出力される画素信号Ｂ（４×ｐ−３）(g+1)、Ｂ（４×ｐ−２）(g+1)、Ｂ（４×ｐ−１）(g+1)、Ｂ（４×ｐ）(g+1)が第１の１〜第１の４の水平信号線１５D1〜１５D4を介して出力される。
【０１１２】
したがって、全出力モードにおけるすべてのタイミングで、第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から８つの画素信号を出力することが可能である。
【０１１３】
次に間引きモードの時の動作について説明する。前述のように、ｇ行において（８×ｐ−７）列目のＲ画素２０(g、8×p-7)と、（８×ｐ−７）列目のＲ画素２０(g、8×p-7)からＲ画素の中で互いに２個ずつ離れて配置される３個のＲ画素２０(g、8×p-3)、２０(g、8×p+1)、２０(g、8×p+5)とが、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路、及び第１の列選択スイッチ部を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている。
【０１１４】
同様に、ｇ行における（８×ｐ−６）列目のＧ画素２０(g、8×p-6)と、（８×ｐ−６）列目のＧ画素２０(g、8×p-6)からＧ画素の中で互いに２個ずつ離れて配置される３個のＧ画素２０(g、8×p-2)、２０(g、8×p+2)、２０(g、8×p+6)とが、第２の垂直信号線、第２のＣＤＳ／ＳＨ回路、及び第２の列選択スイッチ部を介して、第２の１〜第２の４の水平信号線１５U1〜１５U4にそれぞれ別々に接続されている。
【０１１５】
同様に、（ｇ＋１）行における（８×ｐ−７）列目のＧ画素２０(g+1、8×p-7)と、（８×ｐ−７）列目のＧ画素２０(g+1、8×p-7)からＧ画素の中で互いに２個ずつ離れて配置される３個のＧ画素２０(g+1、8×p-3)、２０(g+1、8×p+1)、２０(g+1、8×p+5)とが、第２の垂直信号線、第２のＣＤＳ／ＳＨ回路、及び第２の列選択スイッチ部を介して、第２の１〜第２の４の水平信号線１５U1〜１５U4にそれぞれ別々に接続されている。
【０１１６】
同様に、（ｇ＋１）行における（８×ｐ−６）列目のＢ画素２０(g+1、8×p-6)と、（８×ｐ−６）列目のＢ画素２０(g+1、8×p-6)からＢ画素の中で互いに２個ずつ離れて配置される３個のＢ画素２０(g+1、8×p-2)、２０(g+1、8×p+2)、２０(g+1、8×p+6)とが、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路、及び第１の列選択スイッチ部を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている。
【０１１７】
間引きモードのとき、単一のタイミングで、ｇ行におけるＲ画素の中で２個ずつ離れて配置される４個のＲ画素２０(g、8×p-7)、２０(g、8×p-3)、２０(g、8×p+1)、２０(g、8×p+5)から出力される画素信号Ｒ（４×ｐ−３）(g)、Ｒ（４×ｐ−１）(g)、Ｒ（４×ｐ＋１）(g)、Ｒ（４×ｐ＋３）(g)が第１の１〜第１の４の水平信号線１５D1〜１５D4のいずれかを介して出力される。
【０１１８】
また、同じタイミングで、ｇ行におけるＧ画素の中で２個ずつ離れて配置される４個のＧ画素２０(g、8×p-6)、２０(g、8×p-2)、２０(g、8×p+2)、２０(g、8×p+6)から出力される画素信号Ｇ（４×ｐ−３）(g)、Ｇ（４×ｐ−１）(g)、Ｇ（４×ｐ＋１）(g)、Ｇ（４×ｐ＋３）(g)が第２の１〜第２の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１１９】
同様に、単一のタイミングで、（ｇ＋１）行におけるＧ画素の中で２個ずつ離れて配置される４個のＧ画素２０(g+1、8×p-7)、２０(g+1、8×p-3)、２０(g+1、8×p+1)、２０(g+1、8×p+5)とから出力される画素信号Ｇ（４×ｐ−３）(g+1)、Ｇ（４×ｐ−１）(g+1)、Ｇ（４×ｐ＋１）(g+1)、Ｇ（４×ｐ＋３）(g+1)が第１の１〜第１の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１２０】
また、同じタイミングで、（ｇ＋１）行におけるＢ画素の中で２個ずつ離れて配置される４個のＢ画素２０(g+1、8×p-6)、２０(g+1、8×p-2)、２０(g+1、8×p+2)、２０(g+1、8×p+6)から出力される画素信号Ｂ（４×ｐ−３）(g+1)、Ｂ（４×ｐ−１）(g+1)、Ｂ（４×ｐ＋１）(g+1)、Ｂ（４×ｐ＋３）(g+1)が第２の１〜第２の４の水平信号線１５D1〜１５D4のいずれかを介して出力される。
【０１２１】
したがって、間引きモードにおけるすべてのタイミングにおいても、第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から８つの画素信号を出力することが可能である。
【０１２２】
以上のように、本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も間引き出力も可能になる。したがって、従来の撮像素子１０’に用いられた切替スイッチ１８（図２８参照）が不要である。
【０１２３】
次に本発明の第２の実施形態を適用した撮像素子について説明する。第２の実施形態では、第１、第２ＣＤＳ／ＳＨ回路と第１の１〜第１の４、第２の１〜第２の４の水平信号線との接続、及び、間引きモードにおける列選択信号の出力が第１の実施形態と異なる。第１の実施形態と異なる点を中心に第２の実施形態を説明する。なお、第１の実施形態と同じ機能を有する部位には同じ符号を付けている。
【０１２４】
図１４は、第２の実施形態における１、２行目の１〜３１列までの奇数の列に配置されたＲ画素とＧ画素と第１の１〜第１の４、第２の１〜第２の４の水平信号線との接続を示す回路図である。説明を簡単にするために図１４には、１〜３１列目の奇数の列の１行目のＲ画素及び２行目のＧ画素と、第１、第２の垂直信号線と、第１の１〜第１の４、第２の１〜第２の４の水平信号線とが図示される。
【０１２５】
なお、連続する奇数の列のＲ画素の間にはＧ画素及び第１、第２の垂直信号線が、連続する奇数の列のＧ画素の間にはＢ画素が配置されている。さらに、第１の実施形態と同様に奇数の行にはＲ画素とＧ画素とが、偶数の行にはＧ画素とＢ画素とが、ベイヤー方式に配置されている。
【０１２６】
１〜１５列までの奇数の列の第１の垂直信号線１７D(1)、１７D(3)、１７D(5)、１７D(7)、１７D(9)、１７D(11)、１７D(13)、１７D(15)と第１の１〜第１の４の水平信号線１５D1〜１５D4との接続は、第１の実施形態と同じである。また、１〜１５列までの奇数の列の第２の垂直信号線１７U(1)、１７U(3)、１７U(5)、１７U(7)、１７U(9)、１７U(11)、１７U(13)、１７U(15)と第２の１〜第２の４の水平信号線１５U1〜１５U4との接続は、第１の実施形態と同じである。
【０１２７】
２３、２９列目の第１の垂直信号線１７D(23)、１７D(29)と、第１の１の水平信号線１５D1とが接続される。１７、２７列目の第１の垂直信号線１７D(17)、１７D(27)と、第１の２の水平信号線１５D2とが接続される。１９、２５列目の第１の垂直信号線１７D(19)、１７D(25)と、第１の３の水平信号線１５D3とが接続される。２１、３１列目の第１の垂直信号線１７D(21)、１７D(31)と、第１の４の水平信号線１５D4とが接続される。
【０１２８】
２３、２９列目の第２の垂直信号線１７U(23)、１７U(29)と、第２の１の水平信号線１５U1とが接続される。１７、２７列目の第２の垂直信号線１７U(17)、１７U(27)と、第２の２の水平信号線１５U2とが接続される。１９、２５列目の第２の垂直信号線１７U(19)、１７U(25)と、第２の３の水平信号線１５U3とが接続される。２１、３１列目の第２の垂直信号線１７U(21)、１７U(31)と、第２の４の水平信号線１５U4とが接続される。
【０１２９】
なお、２〜３２列までの偶数の列の第１の垂直信号線（図示せず）と第１の１〜第１の４の水平信号線１５D1〜１５D4との接続は、それぞれ１つ前の奇数の列の第１の垂直信号線と第１の１〜第１の４の水平信号線１５D1〜１５D4との接続と同じである。
【０１３０】
また、２〜３２列までの偶数の列の第２の垂直信号線（図示せず）と第２の１〜第２の４の水平信号線１５U1〜１５U4との接続は、それぞれ１つ前の列の第２の垂直信号線と第２の１〜第２の４の水平信号線１５U1〜１５U4との接続と同じである。
【０１３１】
なお、３３列以降の列において、１〜３２列における第１の垂直信号線（図示せず）と第１の１〜第１の４の水平信号線１５D1〜１５D4との接続と同じ接続が繰り返される。同様に、３３列以降の列において、１〜３２列における第２の垂直信号線（図示せず）と第２の１〜第２の４の水平信号線１５U1〜１５U4との接続と同じ接続が繰り返される。すなわち、３３列以降においては３２列前の列と同じ接続となる。
【０１３２】
以上のような構成の撮像素子１００の動作について図１５〜図２０を用いて説明する。なお、画素信号が第１、第２のＣＤＳ／ＳＨ回路１３D、１３Uに相関２重サンプリング／サンプルホールドされるまでの動作までの動作は、第１の実施形態と同じである（図４参照）。
【０１３３】
本実施形態を適用した撮像素子１００では、第１の実施形態と異なり、全体モード、１／２の画素からの画素信号を出力させる第１の間引きモード、及び１／４の画素からの画素信号を出力させる第２の間引きモードのいずれかのモードに切り替え可能である。
【０１３４】
全体モードでは、Ｔ５のタイミング（図４参照）の後のｔ１(1)のタイミングにおいて第１の１、３、５、７列選択トランジスタ及び第２の２、４、６、８列選択トランジスタがＯＮに切替えられる（図１５参照）ことにより画素信号Ｒ１(1)〜Ｒ４(1)、Ｇ１(1)〜Ｇ４(1)、が第１の実施形態と同様に出力される（図１６参照）。
【０１３５】
また、ｔ２(1)のタイミングにおいて第１の９、１１、１３、１５列選択トランジスタ及び第２の１０、１２、１４、１６列選択トランジスタがＯＮに切替えられる（図１５参照）ことにより画素信号Ｒ５(1)〜Ｒ８(1)、Ｇ５(1)〜Ｇ８(1)、が第１の実施形態と同様に出力される（図１６参照）。
【０１３６】
ｔ３(1)のタイミングで、第１の１７、１９、２１、２３列選択トランジスタがＯＮに切替えられることにより（図１５参照）、１７、１９、２１、２３列のＲ画素からの出力に基づいて生成される画素信号Ｒ９(1)、Ｒ１０(1)、Ｒ１１(1)、Ｒ１２(1)が、第１の２、第１の３、第１の４、第１の１の水平信号線１５D2、１５D3、１５D4、１５D1を介して出力される（図１６参照）。
【０１３７】
また、同じｔ３(1)のタイミングで、第２の１８、２０、２２、２４列選択トランジスタがＯＮに切替えられることにより（図１５参照）、１８、２０、２２、２４列のＧ画素からの出力に基づいて生成される画素信号Ｇ９(1)、Ｇ１０(1)、Ｇ１１(1)、Ｇ１２(1)が、第２の２、第２の３、第２の４、第２の１の水平信号線１５U2、１５U3、１５U4、１５U1を介して出力される（図１６参照）。
【０１３８】
次にｔ４(1)のタイミングで、第１の２５、２７、２９、３１列選択トランジスタ（図示せず）がＯＮに切替えられることにより（図１６参照）、２５、２７、２９、３１列のＲ画素からの出力に基づいて生成される画素信号Ｒ１３(1)、Ｒ１４(1)、Ｒ１５(1)、Ｒ１６(1)が、第１の３、第１の２、第１の１、第１の４の水平信号線１５D3、１５D2、１５D1、１５D4を介して出力される（図１６参照）。
【０１３９】
また、同じｔ４(1)のタイミングで、第２の２６、２８、３０、３２列選択トランジスタ（図示せず）がＯＮに切替えられることにより（図１５参照）、２６、２８、３０、３２列のＧ画素からの出力に基づいて生成される画素信号Ｇ１３(1)、Ｇ１４(1)、Ｇ１５(1)、Ｇ１６(1)が、第２の３、第２の２、第２の１、第２の４の水平信号線１５U3、１５U2、１５U1、１５U4を介して出力される（図１６参照）。
【０１４０】
以後のそれぞれタイミングにおいても、ｔ１(1)〜ｔ４(1)と同様にＲ画素から出力される４つの画素信号とＧ画素から出力される４つの画素信号とが出力される。１行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素に達するまで繰返される。右端の列の画素の画素信号が出力されると、Ｔ６（図４参照）のタイミングで前述のように２行目の画素が選択される。
【０１４１】
Ｔ１０とＴ１１のタイミング（図４参照）の間に、同様にして２行目において、画素群毎に同一のＧ画素群を構成するＧ画素から出力される４つの画素信号、及び同一のＢ画素群を構成するＢ画素から出力される４つの画素信号が撮像素子１００の外部に出力される。
【０１４２】
以後、奇数の行においては、前述のｔ１(1)〜ｔ４(1)のタイミングに行なわれた動作と同様にしてＲ画素から出力される画素信号、及びＧ画素から出力される画素信号が撮像素子１００の外部に出力される。また、偶数の行においても、同様にしてＧ画素から出力される画素信号、及びＢ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１４３】
図１７、図１８を用いて、第１の間引きモードであるときの水平信号線への出力の動作について説明する。Ｔ５のタイミング（図４参照）の後のｔ１’(1)のタイミングで、画素信号Ｒ１(1)、Ｒ３(1)、Ｒ５(1)、Ｒ７(1)、及びＧ１(1)、Ｇ３(1)、Ｇ５(1)、Ｇ７(1)が第１の実施形態と同様に出力される。
【０１４４】
次にｔ２’(1)のタイミングで、第１の１７、２１、２５、２９列選択信号がＯＮに切替えられる（図１７参照）ことにより、１７、２１、２５、２９列目のＲ画素からの出力に基づいて生成される画素信号Ｒ９(1)、Ｒ１１(1)、Ｒ１３(1)、Ｒ１５(1)が第１の２、第１の４、第１の３、第１の１水平信号線１５D2、１５D4、１５D3、１５D1を介して撮像素子１００の外部に出力される（図１８参照）。
【０１４５】
また、同じｔ２’(1)のタイミングで、第２の１８、２２、２６、３０列選択トランジスタ（図示せず）がＯＮに切替えられることにより（図１７参照）、１８、２２、２６、３０列のＧ画素からの出力に基づいて生成される画素信号Ｇ９(1)、Ｇ１１(1)、Ｇ１３(1)、Ｇ１５(1)が、第２の２、第２の４、第２の３、第２の１の水平信号線１５U2、１５U4、１５U3、１５U1を介して出力される（図１８参照）。
【０１４６】
なお、第１の間引きモードにおいては、第１、第２の３、４、７、８、１１、１２、１５、１６、１９、２０、２３、２４、２７、２８、３１、３２列列選択トランジスタはＯＦＦのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子１００の外部には出力されない（図１７参照）。
【０１４７】
以後のタイミングでも、１行目におけるＲ画素の中で２個ずつ離れた４個のＲ画素から出力される画素信号、及び１行目におけるＧ画素の中で２個ずつ離れた４個のＧ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１４８】
１行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、Ｔ６のタイミング（図４参照）で、前述のように２行目の画素が選択される。
【０１４９】
Ｔ１０とＴ１１のタイミング（図４参照）の間も同様にして、２行目におけるＧ画素の中で２個ずつ離れた４個のＧ画素から出力される画素信号、及び２行目におけるＢ画素の中で２個ずつ離れた４個のＢ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１５０】
以後、奇数の行においては、前述のｔ１’(1)、ｔ２’(1)、…のタイミングに行なわれた動作と同様にしてＲ画素から出力される画素信号、及びＧ画素から出力される画素信号が撮像素子１００の外部に出力される。また、偶数の行においても、同様にしてＧ画素から出力される画素信号、及びＢ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１５１】
図１９、図２０を用いて、第２の間引きモードであるときの水平信号線への出力の動作について説明する。Ｔ５のタイミング（図４参照）の後のｔ１”のタイミングで、第１の１、９、１７、２５列列選択トランジスタがＯＮに切替えられる（図１９参照）ことにより、１、９、１７、２５列目のＲ画素からの出力に基づいて生成される画素信号Ｒ１(1)、Ｒ５(1)、Ｒ９(1)、Ｒ１３(1)が第１の１、第１の４、第１の２、第１の３の水平信号線１５D1、１５D4、１５D2、１５D3を介して撮像素子１００の外部に出力される（図２０参照）。
【０１５２】
また、同じｔ１”(1)のタイミングで、第２の２、１０、１８、２６列選択トランジスタ（図示せず）がＯＮに切替えられることにより（図１９参照）、２、１０、１８、２６列のＧ画素からの出力に基づいて生成される画素信号Ｇ１(1)、Ｇ５(1)、Ｇ９(1)、Ｇ１３(1)が、第２の１、第２の４、第２の２、第２の３の水平信号線１５U1、１５U4、１５U2、１５U3を介して出力される（図２０参照）。
【０１５３】
なお、第２の間引きモードにおいては、第１、第２の３〜８、１１〜１６、１９〜２４、２７〜３２列選択トランジスタはＯＦＦのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子１００の外部には出力されない（図１９参照）。
【０１５４】
以後のタイミングでも、１行目におけるＲ画素の中で４個ずつ離れた４個のＲ画素から出力される画素信号、及び１行目におけるＧ画素の中で４個ずつ離れた４個のＧ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１５５】
１行目の列選択トランジスタのＯＮ・ＯＦＦの切替は、撮像部１１の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、Ｔ６のタイミング（図４参照）で、前述のように２行目の画素が選択される。
【０１５６】
Ｔ１０とＴ１１のタイミング（図４参照）の間も同様にして、２行目におけるＧ画素の中で４個ずつ離れた４個のＧ画素から出力される画素信号、及び２行目におけるＢ画素の中で４個ずつ離れた４個のＢ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１５７】
以後、奇数の行においては、前述のｔ１”(1)、…のタイミングに行なわれた動作と同様にしてＲ画素から出力される画素信号、及びＧ画素から出力される画素信号が撮像素子１００の外部に出力される。また、偶数の行においても、同様にしてＧ画素から出力される画素信号、及びＢ画素から出力される画素信号が撮像素子１００の外部に出力される。
【０１５８】
以上のような構成である本実施形態の撮像素子１００によれば、第１の実施形態と同じ機能を発揮することが可能である。すなわち、全出力モード及び第１の間引きモードにおけるすべてのタイミングで、第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から８つの画素信号を出力することが可能である。
【０１５９】
さらに、本実施形態の撮像素子１００が有する効果について説明する。
【０１６０】
ｇ行において（１６×ｒ−１５）列目（ｒは任意の自然数）のＲ画素２０(g、16×r-15)と、（１６×ｒ−１５）列目のＲ画素２０(g、16×r-15)からＲ画素の中で互いに４個ずつ離れて配置される３個のＲ画素２０(g、16×r-7)、２０(g、16×r+1)、２０(g、16×r+9)が、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路、及び第１の列選択スイッチ部を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている（図１６参照）。
【０１６１】
同様に、ｇ行における（１６×ｒ−１４）列目のＧ画素２０(g、16×r-14)と、（１６×ｒ−１４）列目のＧ画素２０(g、16×r-14)からＧ画素の中で互いに４個ずつ離れて配置される３個のＧ画素２０(g、16×r-6)、２０(g、16×r+2)、２０(g、16×r+10)とが、第２の垂直信号線、第２のＣＤＳ／ＳＨ回路、及び第２の列選択スイッチ部を介して、第２の１〜第２の４の水平信号線１５U1〜１５U4にそれぞれ別々に接続されている。
【０１６２】
同様に、（ｇ＋１）行における（１６×ｒ−１５）列目のＧ画素２０(g+1、16×r-15)と、（１６×ｒ−１５）列目のＧ画素２０(g+1、16×r-15)からＧ画素の中で互いに４個ずつ離れて配置される３個のＧ画素２０(g+1、16×r-7)、２０(g+1、16×r+1)、２０(g+1、16×r+9)とが、第２の垂直信号線、第２のＣＤＳ／ＳＨ回路、及び第２の列選択スイッチ部を介して、第２の１〜第２の４の水平信号線１５U1〜１５U4にそれぞれ別々に接続されている。
【０１６３】
同様に、（ｇ＋１）行における（１６×ｒ−１４）列目のＢ画素２０(g+1、16×r-14)と、（１６×ｒ−１４）列目のＢ画素２０(g+1、16×r-14)からＢ画素の中で互いに４ずつ離れて配置される３個のＢ画素２０(g+1、16×r-6)、２０(g+1、16×r+2)、２０(g+1、16×r+10)とが、第１の垂直信号線、第１のＣＤＳ／ＳＨ回路、及び第１の列選択スイッチ部を介して、第１の１〜第１の４の水平信号線１５D1〜１５D4にそれぞれ別々に接続されている。
【０１６４】
第２の間引きモードのとき、単一のタイミングで、ｇ行におけるＲ画素の中で４個ずつ離れて配置される４個のＲ画素２０(g、16×r-15)、２０(g、16×r-7)、２０(g、16×r+1)、２０(g、16×r+9)から出力される画素信号Ｒ（８×ｒ−７）(g)、Ｒ（８×ｒ−３）(g)、Ｒ（８×ｒ＋１）(g)、Ｒ（８×ｒ＋５）(g)が第１の１〜第１の４の水平信号線１５D1〜１５D4のいずれかを介して出力される。
【０１６５】
また、同じタイミングで、ｇ行におけるＧ画素の中で４個ずつ離れて配置される４個のＧ画素２０(g、16×r-14)、２０(g、16×r-6)、２０(g、16×r+2)、２０(g、16×r+10)から出力される画素信号Ｇ（８×ｒ−７）(g)、Ｇ（８×ｒ−３）(g)、Ｇ（８×ｒ＋１）(g)、Ｇ（８×ｒ＋５）(g)が第２の１〜第２の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１６６】
同様に、単一のタイミングで、（ｇ＋１）行におけるＧ画素の中で４個ずつ離れて配置される４個のＧ画素２０(g+1、16×r-15)、２０(g+1、16×r-7)、２０(g+1、16×r+1)、２０(g+1、16×r+9)から出力される画素信号Ｇ（８×ｒ−７）(g+1)、Ｇ（８×ｒ−３）(g+1)、Ｇ（８×ｒ＋１）(g+1)、Ｇ（８×ｒ＋５）(g+1)が第２の１〜第２の４の水平信号線１５U1〜１５U4のいずれかを介して出力される。
【０１６７】
また、同じタイミングで、（ｇ＋１）行におけるＢ画素の中で４個ずつ離れて配置される４個のＢ画素２０(g+1、16×r-14)、２０(g+1、16×r-6)、２０(g+1、16×r+2)、２０(g+1、16×r+10)から出力される画素信号Ｂ（８×ｒ−７）(g+1)、Ｂ（８×ｒ−３）(g+1)、Ｂ（８×ｒ＋１）(g+1)、Ｂ（８×ｒ＋５）(g+1)が第１の１〜第１の４の水平信号線１５D1〜１５D4のいずれかを介して出力される。
【０１６８】
以上のように、第２の間引きモードのときも、すべてのタイミングで、第１の１〜第１の４、第２の１〜第２の４の水平信号線１５D1〜１５D4、１５U1〜１５U4から８つの画素信号を出力することが可能である。
【０１６９】
したがって、以上のような構成である本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も、複数のパターンの間引き出力も可能になる。したがって、従来の撮像素子１０’に用いられた切替スイッチ１８（図２６参照）が不要である。
【０１７０】
次に、第１の実施形態の変形例について説明する。図２１は本変形例の撮像素子１０１の１〜４行、１〜１６列に配列されたＲ画素、Ｇ画素、及びＢ画素から垂直信号線群１５０までの間の接続を示す回路図である。
【０１７１】
本変形例では、第１の実施形態と異なり、垂直信号線１７０(1)〜１７０(16)は各列に１本設けられ、単一の列に並ぶすべてのＲ、Ｇ画素、または単一の列に並ぶすべてのＧ、Ｂ画素が同じ垂直信号線に接続される。また、各垂直信号線１７０(1)〜１７０(16)と１〜４の水平信号線１５０1〜１５０4との接続も第１の実施形態と異なっている。
【０１７２】
１、８、９、１３列目の垂直信号線１７０(1)、１７０(8)、１７０(9)、１７０(13)は、１の水平信号線１５０1に接続される。２、７、１１、１４列目の垂直信号線１７０(2)、１７０(7)、１７０(11)、１７０(14)は、２の水平信号線１５０2に接続される。３、６、１０、１５列目の垂直信号線１７０(3)、１７０(6)、１７０(10)、１７０(15)は、３の水平信号線１５０3に接続される。４、５、１２、１６列目の垂直信号線１７０(4)、１７０(5)、１７０(12)、１７０(16)は、４の水平信号線１５０4に接続される。
【０１７３】
なお、第１の実施形態と同様に、各垂直信号線１７０(1)〜１７０(16)と各水平信号線１５０1〜１５０4とは、第１ＣＤＳ／ＳＨ回路（図２１において図示せず）及び第１列選択スイッチ部（図２１において図示せず）を介して接続される。
【０１７４】
以上のような構成の変形例において、全出力モード時には行に沿って４個連続して並ぶ画素、例えば１〜４列目の画素２００(1、1)〜２００(1、4)、または５〜８列目の画素２００(1、5)〜２００(1、8)、によって構成される画素郡毎に画素信号を単一のタイミングで１〜４の水平信号線１５０1〜１５０4に出力させる。
【０１７５】
また、間引きモード時には、１列目のＲ画素２００(1、1)から３個おきに並ぶ画素２００(1、4)、２００(1、7)、２００(1、10)から出力される画素信号を、単一のタイミングで１の水平信号線１５０1、４の水平信号線１５０4、２の水平信号線１５０2、３の水平信号線１５０3を介して撮像素子１０１の外部に出力させる。
【０１７６】
以上のような構成と動作を実行する撮像素子１０１によれば、全入力モード及び間引きモードにおけるすべてのタイミングですべての水平信号線から画素信号を出力することが可能である。
【０１７７】
なお、第１、第２の実施形態を適用した撮像素子において、単一の色に対応した画素信号を出力するための水平信号線は４本であるが、複数であればよい。ｍ本の第１の水平信号線（ｍは２以上の整数）を有する撮像素子において、互いに隣接するｍ個の同じ色の画素により画素群を形成し、各画素が同一の画素群を構成する画素と異なる水平信号線に接続される構成であって、画素郡毎に各水平信号線を介して画素信号を読み出すことにより、全出力モードにおいてｍ本すべての水平信号線から同時に画素信号を出力させることが可能になる。なお、変形例における水平信号線も４本でなくても、複数であれば同様の効果を得ることが出来る。
【０１７８】
なお、同じタイミングで画素信号を出力させる水平信号線は色毎に、４本ずつであるが、異なっていても第１、第２の実施形態と同じ効果を有する。すなわち、第１の水平信号線をｍ本、第２の水平信号線をｎ本にすることも可能である。
【０１７９】
また、第１、第２の実施形態において、間引きモード及び第１の間引きモードでは列毎の色毎に１／２の読み出し、すなわち２個おきに読み出しを行ったが、何個おきの読出しを行ってもよい。
【０１８０】
α個（αは２以上の整数）おきの読出し、すなわち列毎の色毎に１／αの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶ４個の画素が、それぞれ異なる水平信号線に接続されていればよい。間引きモード時にはこれらの４つの画素毎に各水平信号線を介して画素信号を出力させれば、間引きモードにおいてもすべての水平信号線から同時に画素信号を出力させることが可能である。なお、変形例における間引きも１／αであってもよい。
【０１８１】
なお、前述のように、ｍ本の水平信号線を用いてα個おきの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶｍ個の画素が、それぞれ異なる水平信号線に接続されればよい。
【０１８２】
また、第１、第２の実施形態では、間引きモード、第１、第２の間引きモードのいずれにおいても、同時に読出される２色についての画素信号は同じ割合での間引き、例えば１／２または１／４で行なわれるが、別々にすることも可能である。例えば、一方の間引きを１／α、他方の間引きを１／γで行うことも可能である。
【０１８３】
また、第２の実施形態において、第２の間引きモードで４個おきの読出しを行なったが、第１の間引きモードに関係なく、何個おきの読み出しを行ってもよい。すなわち、列毎の色毎にβ個おきの読出しを行なう場合、第１の間引きモードを可能にさせる前述の構成に、同一の色の画素の中で互いにβ個ずつ離れて並ぶ４個の画素がそれぞれ異なる水平信号線に接続される構成を付加すればよい。
【０１８４】
また、第１、第２の実施形態の撮像素子では、間引きモード、及び第１、第２間引きモードにおいてすべての奇数行のＲ画素とＧ画素とから画素信号を出力させる構成であるが、各奇数行のＲ画素とＧ画素とのいずれか一方のみを出力させることも可能である。同様に、各偶数行のＧ画素とＢ画素とのいずれか一方のみを出力させることも可能である。
【０１８５】
また、第１、第２の実施形態では列毎に間引きを行なう構成であるが、間引きモード、及び第１、第２間引きモードにおいてさらに行毎に間引きを行なってもよい。例えば、１、２行目の画素から画素信号を出力し、３、４行目の画素からの画素信号の出力を間引いてもよい。間引く行の行選択トランジスタをＯＦＦのままにすることにより、行の間引きは可能である。
【０１８６】
また、第１、第２の実施形態において、各画素はカラーフィルタによって覆われているが、画素をカラーフィルタで覆わない撮像素子に対して適用することも可能である。また、カラーフィルタの配列はベイヤー方式であるが、補色市松式差線順次方式に配列しても本実施形態と同じ効果を発揮することは可能である。
【０１８７】
また、第１、第２の実施形態における撮像素子はＣＭＯＳ固体撮像素子であるが、従来公知のＸＹアドレス方式の撮像素子にも適用可能である。
【０１８８】
また、第１、第２の実施形態における撮像素子は２次元の画素信号を出力するイメージセンサであるが、１次元の画素信号を出力するラインセンサにも適用可能である。
【０１８９】
次に、本発明の第１の実施形態を適用した画像信号処理装置について、図２２を用いて説明する。図２２は、前述の第１の実施形態を適用した撮像素子と本実施形態の画像信号処理装置を有する撮像装置の構成を示すブロック図である。
【０１９０】
撮像装置４０は、撮像素子１０と画像信号処理装置３０とによって構成される。画像信号処理装置３０は、Ａ／Ｄコンバータ３１、デジタルシグナルプロセッサ（ＤＳＰ）３２、ＲＡＭ３３、及びＣＰＵ３４によって構成される。
【０１９１】
Ａ／Ｄコンバータ３１は、撮像素子１０の第１の１〜第１の４、第２の１〜第２の４の水平信号線１５U1〜１５U4、１５D1〜１５D4のそれぞれの出力バス（図示せず）に接続される。撮像素子１０から出力される画素信号は、Ａ／Ｄコンバータ３１においてＡ／Ｄ変換が行なわれ、デジタル信号に変換される。
【０１９２】
Ａ／Ｄコンバータ３１は、ＤＳＰ３２に接続される。また、ＤＳＰ３２はＲＡＭ３３に接続される。Ａ／Ｄコンバータ３１において、デジタル信号に変換された画素信号はＤＳＰ３２に出力される。ＤＳＰ３２に出力された画素信号は、作業用のメモリであるＲＡＭ３３に格納される。なお、ＲＡＭ３３に画素信号を格納するときに後述する配列の処理が行われる。
【０１９３】
ＲＡＭ３３に格納された画素信号は再びＤＳＰ３２に出力され、ホワイトバランス、補完処理、γ補正等の所定の信号処理が行われる。所定の信号処理が行われた画素信号は、Ｄ／Ａ変換された後にＬＣＤモニタ（図示せず）に出力され、画素信号に対応する画像が表示される。また、所定のデータ処理が行われた画素信号は、メモリカード（図示せず）などの記憶媒体に格納される。
【０１９４】
ＣＰＵ３４は、撮像素子１０及びＤＳＰ３２に接続される。ＣＰＵ３４によって撮像装置４０全体の制御が行なわれる。例えば、垂直シフトレジスタ１２及び第１、第２の水平シフトレジスタ１４D、１４Uの動作、及び後述する配列の処理はＣＰＵ３４によって制御される。
【０１９５】
ＲＡＭ３３に画素信号を格納するときの、配列の処理について説明する。ＲＡＭ３３には撮像部１１に配置されたそれぞれの画素２０に対応する画素信号毎に格納する領域が定められる。また、各画素信号を定める領域は、全入力モード（図２３参照）と間引きモード（図２４参照）とにおいて別々に定められる。
【０１９６】
図２３に示すように、ＲＡＭ３３の全入力モード格納領域ＷＡは、１行目のＲ画素、Ｇ画素から出力される画素信号を格納する領域ＷＲＡ１、ＷＧＡ１が、２行目のＧ画素、Ｂ画素から出力される画素信号を格納する領域ＷＧＡ２、ＷＢＡ２が定められる。３行目以降についても画素信号を格納する領域が定められる。また、各行において、順番にすべての画素信号を格納する領域が定められる。
【０１９７】
図２４に示すように、ＲＡＭ３３の間引きモード格納領域ＴＯＡは、全入力モード格納領域ＷＡと異なり、各行において、順番に２個おきの画素信号を格納する領域が定められる（ＴＯＲＡ１、ＴＯＧＡ１、ＴＯＧＡ２、ＴＯＢＡ２、…参照）。
【０１９８】
図６、図８、図１０、図１２に示すように、ＤＳＰ３２にはＡ／Ｄ３１コンバータを介して、同じタイミングで色毎に４画素の画素信号が入力される。出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はＲＡＭ３３の定められた領域に格納される。
【０１９９】
例えば、全出力モードにおいては、１行目についてのｔ１(1)のタイミングで第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4から出力される画素信号はそれぞれ、全入力モード確認領域ＷＡにおけるＲ１(1)、Ｒ２(1)、Ｒ３(1)、Ｒ４(1)のための領域に格納される。
【０２００】
ｔ２(1)のタイミングで第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4から出力された画素信号は、全入力モード確認領域ＷＡにおけるＲ８(1)、Ｒ７(2)、Ｒ６(3)、Ｒ５(4)のための領域に格納される。１行目のＲ画素からの画素信号を出力する他のタイミングも同様である。
【０２０１】
第２の１〜第２の４の水平信号線についても、同様に出力されるタイミングに応じてＧ画素から出力される画素信号が全入力モード格納領域ＷＡにおいて定められた領域に格納される。
【０２０２】
また、間引きモードにおいては、１行目についてのｔ１’(1)のタイミングで第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4から出力された画素信号はそれぞれ、間引きモード格納領域ＴＯＡにおけるＲ１(1)、Ｒ７(1)、Ｒ３(1)、Ｒ５(1)のための領域に格納される。
【０２０３】
以上のような構成である本実施形態の画像信号処理装置３０による効果を従来の撮像素子及び画像信号処理装置を用いる場合と比べて説明する。なお、説明を簡単にするために、従来の単一の色の画素、Ｒ画素についてのみであるとして説明する。
【０２０４】
前述のように、従来の撮像素子１０’では全入力モード、すなわち画素信号の出力を第１出力線１８aに切替えるモードにおいて、１行目において第１の画素群を構成する１〜４列目の画素２０’(1、1)〜２０’(1、4)は列の順番に、１〜４の水平信号線１５’1〜１５’4に接続される。
【０２０５】
また、第２の画素群を構成する５〜８列目の画素２０’(1、5)〜２０’(1、8)も列の順番に、１〜４の水平信号線１５’1〜１５’4に接続される。
【０２０６】
同様に１行目の各画素群を構成する４個の画素は、列が並ぶ順番に１〜４の水平信号線１５’1〜１５’4に接続される。また、同様に、各行において各画素群を構成する４個の画素も、列が並ぶ順番に１〜４の水平信号線１５’1〜１５’4に接続される。
【０２０７】
したがって、全入力モードでは、１の水平信号線１５’1から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ１(1)、Ｒ５(1)、…、Ｒ（４×ｐ−３）(1)のための領域に順番に格納すればよい。同様に、２の水平信号線１５’2から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ２(1)、Ｒ６(1)、…、Ｒ（４×ｐ−２）(1)のための領域に順番に格納すればよい。
【０２０８】
同様に、３の水平信号線１５’3から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ３(1)、Ｒ７(1)、…、Ｒ（４×ｐ−１）(1)のための領域に順番に格納すればよい。同様に、４の水平信号線１５’4から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ４(1)、Ｒ８(1)、…、Ｒ（４×ｐ）(1)のための領域に順番に格納すればよい。
【０２０９】
また、従来の撮像素子１０’では間引きモード、すなわち画素信号の出力を第２出力線１８bに切替えるモードにおいて、１行目の画素において２個おきに離れて並べられる４個の画素２０’(1、1)、２０’(1、3)、２０’(1、5)、２０’(1、7)は順番に、第１の１、第１の２、第１の３、第１の４の水平信号線１５’D1、１５’D2、１５’D3、１５’D4に接続される。
【０２１０】
同様に１行目において２個おき離れて並べられる４個の画素は、列が並ぶ順番に１〜４の水平信号線１５’1〜１５’4に接続される。また、同様に、各行において２個おきに離れて並べられる４個の画素も１〜４の水平信号線１５’1〜１５’4に接続される。
【０２１１】
したがって、間引きモードでは、１の水平信号線１５’1から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ１(1)、Ｒ９(1)、…、Ｒ（８×ｐ−７）(1)のための領域に順番に格納すればよい。同様に、２の水平信号線１５’2から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ３(1)、Ｒ１１(1)、…、Ｒ（８×ｐ−５）(1)のための領域に順番に格納すればよい。
【０２１２】
同様に、３の水平信号線１５’3から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ５(1)、Ｒ１３(1)、…、Ｒ（８×ｐ−３）(1)のための領域に順番に格納すればよい。同様に、４の水平信号線１５’4から出力される画素信号は全入力モード格納領域ＷＡにおけるＲ７(1)、Ｒ１５(1)、…、Ｒ（８×ｐ−１）(1)のための領域に順番に格納すればよい。
【０２１３】
一方、第１の実施形態を適用した撮像素子１０では、第１の１〜第１の４の水平信号線に対して出力される画素信号は画素が並ぶ列順となっていない。したがって、並べ替えを行なうことなくＲＡＭに格納する場合、撮像素子において生成した各画素信号の位置とＬＣＤモニタにおいて対応する位置が異なるため、撮像した画像を表示することが出来なくなる。
【０２１４】
したがって、並べ替え処理を行う本実施形態の画像信号処理装置３０によれば、第１の実施形態を適用した撮像素子１０から出力される画素信号の撮像部における位置と、ＬＣＤモニタにおいて対応する位置を合致させることが可能になる。
【０２１５】
次に、本発明の第２の実施形態を適用した画像信号処理装置について説明する。本実施形態の画像信号処理装置は、前述の第２の実施形態を適用した撮像素子１００から出力される画素信号を処理するための画像信号処理装置であって、第２の間引きモードにおける画素信号を格納する領域がさらにＲＡＭに設けられることが第１の実施形態と異なる。第１の実施形態の画像信号処理装置と異なる点を中心に説明する。
【０２１６】
図２５に示すように、ＲＡＭ３３の第２の間引きモード格納領域ＴＯＡ’は、全入力モード格納領域ＷＡ及び第１の間引きモード格納領域ＴＯＡと異なり、各行において、順番に４個おきの画素信号を格納する領域が定められる（ＴＯＲＡ’１、ＴＯＧＡ’１、ＴＯＧＡ’２、ＴＯＢＡ’２、…参照）。
【０２１７】
第１の実施形態と同様に、第２の間引きモードにおける出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はＲＡＭ３３の定められた領域に格納される。
【０２１８】
例えば、１行目についてのｔ１”(1)のタイミングで第１の１、第１の２、第１の３、第１の４の水平信号線１５D1、１５D2、１５D3、１５D4から出力された画素信号はそれぞれ、第２の間引きモード格納領域ＴＯＡ’におけるＲ１(1)、Ｒ９(1)、Ｒ１３(1)、Ｒ５(1)のための領域に格納される。
【０２１９】
したがって、本実施形態の画像信号処理装置によれば、第２の実施形態を適用した撮像素子１００から出力される画素信号と、画素信号に対応する位置を合致させることが可能になる。
【０２２０】
なお、第１、第２の実施形態の画像信号処理装置は、それぞれ第１、第２の実施形態の撮像素子から出力される画素信号の信号処理を行うが、前述のように水平信号線がｍ本、間引きモードにおける間引きが１／αである場合は、各画素と各水平信号線との接続の組み合わせに応じてＲＡＭに全入力モード時、及び間引きモード時の格納領域が定められ、画素信号が入力されるときに画素信号の配列を行なう構成にすればよい。
【図面の簡単な説明】
【０２２１】
【図１】本発明の第１の実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【図２】撮像部における画素の構成を示す回路図である。
【図３】第１の実施形態における１〜４行、１〜１６列に配列されたＲ画素、Ｇ画素、及びＢ画素から第１、第２の水平信号線群までの間の接続を示す回路図である。
【図４】画素信号が第１、第２ＣＤＳ／ＳＨ回路にサンプルホールドされるまでの動作について説明するためのタイミングチャートである。
【図５】第１の実施形態の撮像素子の、全出力モードにおける第１、第２の列選択トランジスタの動作を説明するための第１のタイミングチャートである。
【図６】図５のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図７】第１の実施形態の撮像素子の、全出力モードにおける第１、第２の列選択トランジスタの動作を説明するための第２のタイミングチャートである。
【図８】図７のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図９】第１の実施形態の撮像素子の、間引きモードにおける第１、第２の列選択トランジスタの動作を説明するための第１のタイミングチャートである。
【図１０】図９のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図１１】第１の実施形態の撮像素子の、間引きモードにおける第１、第２の列選択トランジスタの動作を説明するための第２のタイミングチャートである。
【図１２】図１１のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図１３】第１の実施形態の撮像素子の有する効果について説明するための図である。
【図１４】第２の実施形態における１、２行目の１〜３１列までの奇数の列に配置されたＲ画素とＧ画素と第１、第２の水平信号線群までの間の接続を示す回路図である。
【図１５】第２の実施形態の撮像素子の、全出力モードにおける第１、第２の列選択トランジスタの動作を説明するためのタイミングチャートである。
【図１６】図１５のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図１７】第２の実施形態の撮像素子の、第１の間引きモードにおける第１、第２の列選択トランジスタの動作を説明するためのタイミングチャートである。
【図１８】図１７のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図１９】第２の実施形態の撮像素子の、第２の間引きモードにおける第１、第２の列選択トランジスタの動作を説明するためのタイミングチャートである。
【図２０】図１９のタイミングチャートの各タイミングにおいて、各水平信号線から出力される画素信号を説明するための図である。
【図２１】第１の実施形態の変形例の撮像素子の１〜４行、１〜１６列に配列されたＲ画素、Ｇ画素、及びＢ画素から垂直信号線群までの間の接続を示す回路図である。
【図２２】第１の実施形態を適用した撮像素子と第１の実施形態を適用した画像信号処理装置を有する撮像装置の構成を示すブロック図である。
【図２３】第１の実施形態の画像信号処理装置の、ＲＡＭにおける全入力モードのときのための画素信号を格納する領域を示す図である。
【図２４】第１の実施形態の画像信号処理装置の、ＲＡＭにおける間引きモードのときのための画素信号を格納する領域を示す図である。
【図２５】第２の実施形態の画像信号処理装置の、ＲＡＭにおける第２の間引きモードのときのための画素信号を格納する領域を示す図である。
【図２６】本発明の背景技術を説明するための従来の撮像素子の構成を示す図である。
【符号の説明】
【０２２２】
１０、１００  ＣＭＯＳ固体撮像素子
１２  垂直シフトレジスタ
１３D、１３U  第１、第２の相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路
１４D、１４U  第１、第２の水平シフトレジスタ
１５D、１５U  第１、第２の水平信号線群
１５D1〜１５D4  第１の１〜第１の４の水平信号線
１５U1〜１５U4  第２の１〜第２の４の水平信号線
１６D、１６U  第１、第２の列選択スイッチ部
１６D(h)、１６U(h)  第１、第２のｈ列選択トランジスタ
１７D(h)、１７U(h)  ｈ列の第１、第２の垂直信号線
２０、２０(g、h)  画素
２６(g、h)  ｇ行選択トランジスタ
３０  画像信号処理装置
３１  Ａ／Ｄコンバータ
３２  デジタルシグナルプロセッサ（ＤＳＰ）
３３  ＲＡＭ
３４  ＣＰＵ
４０  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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