(57)【要約】      （修正有）【課題】  リード及びライト動作性能を改善することができる半導体メモリ装置及びこの装置のデータライン配置方法を提供する。【解決手段】  この装置は、一対のローカルデータ入出力ライン、一対のローカルデータ入出力ラインに電気的に接続されたローカルセンス増幅器、リード動作の間にデータを転送するために構成されるローカルセンス増幅器に電気的に接続された一対のリードグローバルデータ入出力ライン、及びライト動作の間にデータを転送するために構成されるローカルセンス増幅器に電気的に接続された一対のライトグローバルデータ入出力ラインで構成されている。従って、リード動作時に使用する一対のリードグローバルデータラインとライト動作時に使用する一対のライトグローバルデータラインを具備することによって、各データラインの幅をそれぞれの特性に合わせて設計することができるので、半導体メモリ装置の動作性能を改善することができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数のメモリセルを具備するメモリセルアレイと、
前記複数のメモリセルに電気的に接続された一対のローカルデータ入出力ラインと、
前記一対のローカルデータ入出力ラインに電気的に接続されたローカルセンス増幅器と、
リード動作の間にデータを転送するために構成される前記ローカルセンス増幅器に電気的に接続された一対のリードグローバルデータ入出力ラインと、
ライト動作の間にデータを転送するために構成される前記ローカルセンス増幅器に電気的に接続された一対のライトグローバルデータ入出力ラインと、
を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記一対のリードグローバルデータ入出力ラインに電気的に接続された入出力センス増幅器及び前記一対のライトグローバルデータ入出力ラインに電気的に接続されたライトドライバを有する周辺回路領域をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記一対のリードグローバルデータ入出力ラインは、
第１幅を有する第１ラインと第２幅を有する第２ラインとを具備して、
前記一対のライトグローバルデータ入出力ラインは、
第３幅を有する第３ラインと第４幅を有する第４ラインとを具備して、
前記第１及び第２幅は前記第３幅よりも狭いことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１幅は前記第２幅とほぼ同一であり、前記第３幅は前記第４幅とほぼ同一であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記一対のリードグローバルデータ入出力ラインのキャパシタンスは、前記一対のライトグローバルデータ入出力ラインのキャパシタンスよりも小さいことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記一対のリードグローバルデータ入出力ラインの抵抗は、前記一対のライトグローバルデータ入出力ラインの抵抗よりも大きいことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置は、
前記一対のローカルデータ入出力ラインに平行な部分を含むワードラインと、
前記一対のリードグローバルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインに平行な前記ワードラインに直交するコラム選択ラインと、
をさらに具備することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記一対のローカルデータ入出力ラインは、前記半導体メモリ装置の第１層に配置されて、前記一対のリードグローバルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインは前記第１層と異なる前記半導体メモリ装置の第２層に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記一対のローカルデータ入出力ラインは前記半導体メモリ装置の第１層に配置され、前記一対のリードグローバルデータ入出力ラインは前記半導体メモリ装置の第２層に配置され、前記一対のライトグローバルデータ入出力ラインは前記半導体メモリ装置の第３層に配置され、前記第１、第２及び第３層はそれぞれが異なる層であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、
複数の層を具備して、前記ワードラインと前記一対のローカルデータ入出力ラインは前記半導体メモリ装置の第１層に配置され、前記コラム選択ライン、前記一対のリードグローバルデータ入出力ライン及び前記一対のライトグローバルデータ入出力ラインは前記第１層とは異なる前記半導体メモリ装置の一つ以上の層に配置されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、
複数の一対のローカルデータ入出力ライン、複数のセンス増幅器、複数の一対のリードグローバルデータ入出力ライン、及び複数の一対のライトグローバルデータ入出力ラインを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記一対のリードグローバルデータ入出力ラインは前記半導体メモリ装置の周辺回路領域に配置された一対のリードデータラインに電気的に接続されて、前記一対のライトグローバルデータ入出力ラインは前記半導体メモリ装置の前記周辺回路領域に配置された一対のライトデータラインに電気的に接続されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
前記ローカルセンス増幅器は、
前記一対のリードグローバルデータ入出力ラインの第１ラインに接続されたソース／ドレイン領域を具備する第１トランジスタと、
前記一対のリードグローバルデータ入出力ラインの第２ラインに接続されたソース／ドレイン領域を具備する第２トランジスタと、
前記一対のライトグローバルデータ入出力ラインの第１ラインに接続されたゲートを有した第３トランジスタと、
前記一対のライトグローバルデータ入出力ラインの第２ラインに接続されたゲートを有した第４トランジスタと、
を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、
前記複数のメモリセルの少なくとも一つに接続されたビートラインセンス増幅器と、
前記一対のローカルデータ入出力ラインと前記ビートラインセンス増幅器との間に接続されたデータ入出力ゲートと、
前記一対のローカルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインとの間に接続されたローカルグローバル入出力ゲートと、
をさらに具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１５】
ワードラインと前記ワードラインに直交する方向に配置されたコラム選択信号ラインを具備する半導体メモリ装置において、
前記ワードラインと同一方向に配置された一対のローカルデータ入出力ラインと、
前記コラム選択信号ラインと同一方向に配置されてリード動作の間にデータを転送する一対のリードグローバルデータ入出力ラインと、
前記コラム選択信号ラインと同一方向に配置されてライト動作の間にデータを転送するライトグローバルデータ入出力ラインと、
を具備することを特徴とする半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
複数の層を具備して、
前記ワードラインと前記一対のローカルデータ入出力ラインは前記半導体メモリ装置の第１層に配置されて、前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは前記第１層とは異なる一つ以上の層に配置されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記コラム選択信号ラインと前記一対のリードグローバルデータ入出力ラインは前記半導体メモリ装置の他の層に配置されて、
前記コラム選択信号ラインと前記一対のライトグローバルデータ入出力ラインは前記半導体メモリ装置の他の層に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のライトグローバルデータ入出力ラインは前記第２層とは異なる層に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のリードグローバルデータ入出力ラインは前記第２層とは異なる層に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記一対のリード及びライトグローバルデータ入出力ラインの一部と前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のリード及びライトグローバルデータ入出力ラインの残りは前記第２層とは異なる層に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２１】
前記一対のライトグローバルデータ入出力ラインを具備するラインは前記一対のリードグローバルデータラインを具備するラインよりも幅が広いことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２２】
メモリセル、前記メモリセルに電気的に接続された一対のローカルデータ入出力ライン、前記一対のローカルデータ入出力ラインに電気的に接続されたセンス増幅器、前記ローカルセンス増幅器に電気的に接続された一対のリードグローバルデータ入出力ライン、及び前記ローカルセンス増幅器に電気的に接続された一対のライトグローバルデータ入出力ラインを具備した半導体メモリ装置の動作方法において、
前記一対のライトグローバルデータ入出力ラインを介して前記メモリセルにデータをライトする段階と、
前記一対のリードグローバルデータ入出力ラインを介して前記メモリセルからデータをリードする段階と、
を具備することを特徴とする半導体メモリ装置の動作方法。
【請求項２３】
ワードラインと前記ワードラインに直交する方向に配置されたコラム選択信号ラインを具備した半導体メモリ装置のデータライン配置方法において、
前記ワードラインと同一方向に一対のローカルデータ入出力ラインを配置する段階と、
前記コラム選択信号ラインと同一方向に配置されてリード動作の間にデータを転送する一対のリードグローバルデータ入出力ラインを配置する段階と、
前記コラム選択信号ラインと同一方向に配置されてライト動作の間にデータを転送する一対のライトグローバルデータ入出力ラインを配置する段階と、
を具備することを特徴とする半導体メモリ装置のデータライン配置方法。
【請求項２４】
前記ワードラインと前記一対のローカルデータ入出力ラインは同一層に配置されて、前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは前記ワードラインと前記一対のローカルデータ入出力ラインとは異なる層に配置されることを特徴とする請求項２３に記載の半導体メモリ装置のデータライン配置方法。
【請求項２５】
前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは互いに異なる層に配置されることを特徴とする請求項２４に記載の半導体メモリ装置のデータライン配置方法。
【請求項２６】
前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインは同一層に配置されて、前記一対のライトグローバルデータ入出力ラインは前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインとは異なる層に配置されることを特徴とする請求項２４に記載の半導体メモリ装置のデータライン配置方法。
【請求項２７】
前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインは同一層に配置されて、前記一対のリードグローバルデータ入出力ラインは前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインと異なる層に配置されることを特徴とする請求項２４に記載の半導体メモリ装置のデータライン配置方法。
【請求項２８】
前記一対のリード及びライトグローバルデータ入出力ラインの一部と前記コラム選択信号ラインは同一層に配置されて、前記一対のリード及びライトグローバルデータ入出力ラインの残りは前記コラム選択信号ラインと異なる層に配置されることを特徴とする請求項２４に記載の半導体メモリ装置のデータライン配置方法。
【請求項２９】
前記一対のリード及びライトグローバルデータ入出力ラインの全部または一部は互いに異なる層に配置されて、前記同一信号を転送するラインが接続されることを特徴とする請求項２４に記載の半導体メモリ装置のデータライン配置方法。
【請求項３０】
前記一対のライトグローバルデータ入出力ラインは前記一対のリードグローバルデータ入出力ラインよりも幅が広いことを特徴とする請求項２３に記載の半導体メモリ装置のデータライン配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特にメモリセルアレイ領域内でのリード及びライト動作性能を改善することができる半導体メモリ装置及びこの装置のデータライン配置方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ａｒｒａｎｇｉｎｇ  ｄａｔａ  ｌｉｎｅｓ  ｔｈｅｒｅｏｆ）に関する。
【背景技術】
【０００２】
一般の半導体メモリ装置は、メモリセルアレイ領域と周辺回路領域（ＰＥＲＩ領域）とで分離され、メモリセルアレイ領域にはメモリセル、ローカルセンスアンプ、ローカルデータ入出力ライン、及びグローバルデータ入出力ラインが配置されて、周辺回路領域には入出力センスアンプ及びライトドライバなどが配置される。
また、従来におけるメモリセルアレイ領域のグローバルデータ入出力ラインはリード動作時とライト動作時に共通で使用される。
【０００３】
図１は、従来における半導体メモリ装置のローカルデータ入出力ラインとグローバルデータ入出力ラインの構造を説明するための図であり、図１で１０はメモリセルアレイ領域を、２０は周辺回路領域をそれぞれ示し、ＬＩＯ及びＬＩＯＢは一対のローカルデータ入出力ラインを、ＧＩＯ及びＧＩＯＢは一対のグローバルデータ入出力ラインを、ＲＤＩＯ及びＲＤＩＯＢは一対のリードデータラインを、ＷＤＩＯ及びＷＤＩＯＢは一対のライトデータラインをそれぞれ示していて、ＬＳＡはローカルセンスアンプを、ＬＧＩＯＧはローカルグローバル入出力ゲートを、ＤＲＶはライトドライバを、ＩＯＳＡは入出力センスアンプをそれぞれ示す。ローカルグローバル入出力ゲートＬＧＩＯＧは二つのトランジスタＴＲで構成される。
【０００４】
次に、図１に示すブロックのそれぞれの機能及び動作を説明する。
メモリセルアレイ領域１０のローカルセンスアンプＬＳＡは、リード動作時に一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅して一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して周辺回路領域２０に転送する。ローカルグローバル入出力ゲートＬＧＩＯＧは、二つのトランジスタＴＲで構成され、ライト動作時に外部からデータ信号が一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して転送されるとこれを一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
入出力センスアンプＩＯＳＡは、リード動作時に一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して転送されたデータ信号を増幅して一対のリードデータラインＲＤＩＯ、ＲＤＩＯＢに出力する。
ライトドライバＤＲＶは、ライト動作時に外部から一対のライトデータラインＷＤＩＯ、ＷＤＩＯＢを介して入力されたデータ信号を駆動して一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢに出力する。
【０００５】
すなわち、図１に示す従来の半導体メモリ装置は、リード動作時にローカルセンスアンプＬＳＡを用いて一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅してグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して周辺回路領域２０に転送し、ライト動作時にライトドライバＤＲＶを用いて一対のライトデータラインＷＤＩＯ、ＷＤＩＯＢのデータ信号を駆動して上記と同一の一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介してこれを転送し、これをローカルグローバル入出力ゲートＬＧＩＯＧを介してメモリセルアレイ領域１０の一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
【０００６】
図２は、図１に示す従来における半導体メモリ装置のローカルセンスアンプ及びローカルグローバル入出力ゲートの実施形態を示す回路図であり、ローカルセンスアンプＬＳＡは５個のトランジスタＴＲ１、ＴＲ２、‥、ＴＲ５で、ローカルグローバル入出力ゲートは２個のトランジスタＴＲ６、ＴＲ７で構成されている。
【０００７】
次に、図２に示す回路図の動作を説明する。
３個のトランジスタＴＲ１、ＴＲ４、ＴＲ５は、外部から入力されたリードイネーブル信号ＥＮ−Ｒに応答してオン、オフとなる。すなわち、前記リードイネーブル信号ＥＮ−Ｒが活性化されると３個のトランジスタＴＲ１、ＴＲ４、ＴＲ５はオンとなり、従って、５個のトランジスタＴＲ１、ＴＲ２、…、ＴＲ５で構成されたローカルセンスアンプＬＳＡが動作する。従って、一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号がローカルセンスアンプＬＳＡによって増幅されてグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して周辺回路領域２０に転送される。
【０００８】
２個のトランジスタＴＲ６、ＴＲ７は、外部から入力されたライトイネーブル信号ＥＮ−Ｗに応答して、オン、オフとなる。すなわち、前記ライトイネーブル信号ＥＮ−Ｗが活性化されると２個のトランジスタＴＲ６、ＴＲ７はオンとなり、従って、一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して転送されたデータ信号がローカルグローバル入出力ゲートＬＧＩＯＧを介して一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送される。
【０００９】
すなわち、図２に示す従来における半導体メモリ装置のローカルセンスアンプＬＳＡは、リード動作時に外部から入力されたリードイネーブル信号ＥＮ−Ｒに応答して一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅し、前記増幅されたデータ信号は一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して周辺回路領域２０に転送される。また、ローカルグローバル入出力ゲートＬＧＩＯＧは、ライト動作時にライトイネーブル信号ＥＮ−Ｗに応答して周辺回路領域２０から上記と同一の一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介して転送されたデータを一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
【００１０】
図３は従来の半導体メモリ装置で、一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢ及び一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢの配置を説明するための図であり、ＬＩＯ及びＬＩＯＢは一対のローカルデータ入出力ラインを、ＧＩＯ及びＧＩＯＢは一対のグローバルデータ入出力ラインを、ＷＬはワードラインを、ＣＳＬはコラム選択信号ラインを、ＬＳＡ、ＬＧＩＯＧはローカルセンスアンプ及びローカルグローバル入出力ゲートをそれぞれ示す。図３で斜線がないラインは１層に配置されるラインを、斜線で埋められたラインは２層に配置されるラインをそれぞれ示す。
【００１１】
次に、図３に示す従来における半導体メモリ装置の一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢ及び一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢの配置方法を説明する。
ワードラインＷＬ及び一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢは、１層に互いに同一方向に配置されて、コラム選択信号ラインＣＳＬ及び一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢは２層に前記ワードラインＷＬ及び前記一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢと直交する方向で配置される。
【００１２】
すなわち、従来の半導体メモリ装置で、一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢは、リードラインとライトラインが仕分けされて別途に配置されなかった。従って、一つの一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを共有してリード動作とライト動作が成り立った。
すなわち、従来の半導体メモリ装置は、ライト動作時には周辺回路領域２０にあるドライバＤＲＶを用いてデータ信号を駆動し、これを一対のグローバルデータ入出力ラインＧＩＯ、ＧＩＯＢを介してデータを転送することによって、メモリセルにデータをライトし、リード動作時にはメモリセルアレイ領域１０にあるローカルセンスアンプＬＳＡを用いてメモリセルのデータを増幅（ｄｅｖｅｌｏｐ）し、上記と同一の一対のグローバル入出力ラインＧＩＯ、ＧＩＯＢを介して前記データを周辺回路領域２０にある入出力センスアンプＩＯＳＡに転送して、前記入出力センスアンプを介して前記データを感知（ｓｅｎｓｉｎｇ）する。
【００１３】
ところが、リード動作時に使用するローカルセンスアンプＬＳＡは、メモリセルアレイ領域１０の空間上の制限によって大きさを大きく具現できないので、駆動できる電流の大きさが小さく、ライト動作時に使用するドライバＤＲＶは相対的にその大きさを大きく具現できるので駆動することができる電流が大きい。従って、リード動作時には、主にグローバル入出力ラインのキャパシタンス成分が信号の転送に影響を与えるようになるので、信号ラインの幅を狭くしてキャパシタンス成分を減少させることが信号転送に有利ではあるが、ライト動作時には、主にグローバル入出力ラインの抵抗成分が信号の転送に影響を与えるので、信号ラインの幅を広くして抵抗成分を減少させることが信号転送に有利となる。
しかし、従来の半導体メモリ装置では、リード及びライト動作時に同一のグローバル入出力ラインを使用することによって、グローバル入出力ラインを最適の幅を有するように具現することができない問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、グローバルデータ入出力ラインをリードグローバルデータ入出力ラインとライトグローバルデータ入出力ラインとに仕分けて半導体メモリ装置のリード及びライト動作性能を改善することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を果たすために半導体メモリ装置のデータラインの配置方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を果たすための本発明による半導体メモリ装置の第１形態は、複数のメモリセルを具備するメモリセルアレイ、前記複数のメモリセルに電気的に接続された一対のローカルデータ入出力ライン、前記一対のローカルデータ入出力ラインに電気的に接続されたローカルセンス増幅器、リード動作の間にデータを転送するために構成される前記ローカルセンス増幅器に電気的に接続された一対のリードグローバルデータ入出力ライン、及びライト動作の間にデータを転送するために構成される前記ローカルセンス増幅器に電気的に接続された一対のライトグローバルデータ入出力ラインを具備することを特徴とする。
【００１６】
前記一対のリードグローバルデータ入出力ラインに電気的に接続された入出力センス増幅器及び前記一対のライトグローバルデータ入出力ラインに電気的に接続されたライトドライバを具備する周辺回路領域をさらに具備して、前記半導体メモリ装置は前記一対のローカルデータ入出力ラインに平行な部分を含むワードライン、及び前記一対のリードグローバルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインに平行である前記ワードラインに直交するコラム選択ラインをさらに具備することを特徴とする。前記半導体メモリ装置は、前記複数のメモリセルの少なくとも一つに接続されたビートラインセンス増幅器、前記一対のローカルデータ入出力ラインと前記ビートラインセンス増幅器との間に接続されたデータ入出力ゲート、及び前記一対のローカルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインとの間に接続されたローカルグローバル入出力ゲートをさらに具備することを特徴とする。
前記一対のリードグローバルデータ入出力ラインは、第１幅を有する第１ラインと第２幅を有する第２ラインを具備し、前記一対のライトグローバルデータ入出力ラインは第３幅を有する第３ラインと、第４幅を有する第４ラインを具備し、前記第１及び第２幅は前記第３幅より狭いことを特徴とし、前記第１幅は前記第２幅とほぼ同一であり、前記第３幅は前記第４幅とほぼ同一であることを特徴とする。
前記一対のリードグローバルデータ入出力ラインのキャパシタンスは、前記一対のライトグローバルデータ入出力ラインのキャパシタンスよりも小さいことを特徴とし、前記一対のリードグローバルデータ入出力ラインの抵抗は前記一対のライトグローバルデータ入出力ラインの抵抗よりも大きいことを特徴とする。
【００１７】
一実施形態で、前記一対のローカルデータ入出力ラインは、前記半導体メモリ装置の第１層に配置されて、前記一対のリードグローバルデータ入出力ラインと前記一対のライトグローバルデータ入出力ラインは前記第１層と異なる前記半導体メモリ装置の第２層に配置されることを特徴とする。他の実施形態で、前記一対のローカルデータ入出力ラインは、前記半導体メモリ装置の第１層に配置されて、前記一対のリードグローバルデータ入出力ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のライトグローバルデータ入出力ラインは前記半導体メモリ装置の第３層に配置されて、前記第１、第２及び第３層はそれぞれ異なる層であることを特徴とする。また他の実施形態で、複数の層を具備し、前記ワードラインと前記一対のローカルデータ入出力ラインは前記半導体メモリ装置の第１層に配置されて、前記コラム選択ライン、前記一対のリードグローバルデータ入出力ライン及び前記一対のライトグローバルデータ入出力ラインは前記第１層とは異なる前記半導体メモリ装置の一つ以上の層に配置されることを特徴とする。
【００１８】
前記半導体メモリ装置は、複数の一対のローカルデータ入出力ライン、複数のセンス増幅器、複数の一対のリードグローバルデータ入出力ライン、及び複数の一対のライトグローバルデータ入出力ラインを具備することを特徴とする。
前記一対のリードグローバルデータ入出力ラインは、前記半導体メモリ装置の周辺回路領域に配置された一対のリードデータラインに電気的に接続されて、前記一対のライトグローバルデータ入出力ラインは前記半導体メモリ装置の前記周辺回路領域に配置された一対のライトデータラインに電気的に接続されることを特徴とする。
前記目的を果たすために本発明による半導体メモリ装置の第２形態は、ワードラインと前記ワードラインに直交する方向に配置されたコラム選択信号ラインを具備する半導体メモリ装置において、前記ワードラインと同一方向に配置された一対のローカルデータ入出力ライン、前記コラム選択信号ラインと同一方向に配置されてリード動作の間にデータを転送する一対のリードグローバルデータ入出力ライン、及び前記コラム選択信号ラインと同一方向に配置されて、ライト動作の間にデータを転送する一対のライトグローバルデータ入出力ラインを具備することを特徴とする。
前記半導体メモリ装置は、複数の層を具備して、前記ワードラインと前記一対のローカルデータ入出力ラインは前記半導体メモリ装置の第１層に配置されて、前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは、前記第１層とは異なる一つ以上の層に配置されることを特徴とする。
【００１９】
一実施形態で、前記コラム選択信号ラインと前記一対のリードグローバルデータ入出力ラインは、前記半導体メモリ装置の他の層に配置されて、前記コラム選択信号ラインと前記一対のライトグローバルデータ入出力ラインは、前記半導体メモリ装置の他の層に配置されることを特徴とする。他の実施形態で、前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のライトグローバルデータ入出力ラインは前記第２層とは異なる層に配置されることを特徴とする。また他の実施形態で、前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のリードグローバルデータ入出力ラインは前記第２層とは異なる層に配置されることを特徴とする。また他の実施形態で、前記リード及び一対のライトグローバルデータ入出力ラインの一部と前記コラム選択信号ラインは前記半導体メモリ装置の第２層に配置されて、前記一対のリード及びライトグローバルデータ入出力ラインの残りは前記第２層とは異なる層に配置されることを特徴とする。
【００２０】
前記他の目的を果たすために本発明による半導体メモリ装置のデータライン配置方法の第１形態は、メモリセル、前記メモリセルに電気的に接続された一対のローカルデータ入出力ライン、前記一対のローカルデータ入出力ラインに電気的に接続されたセンス増幅器、前記ローカルセンス増幅器に電気的に接続された一対のリードグローバルデータ入出力ライン、及び前記ローカルセンス増幅器に電気的に接続された一対のライトグローバルデータ入出力ラインを具備した半導体メモリ装置の動作方法において、前記一対のライトグローバルデータ入出力ラインを介して前記メモリセルにデータをライトする段階、及び前記一対のリードグローバルデータ入出力ラインを介して前記メモリセルからデータをリードする段階とを具備することを特徴とする。
【００２１】
前記他の目的を果たすために本発明による半導体メモリ装置のデータライン配置方法の第２形態は、ワードラインと前記ワードラインに直交する方向に配置されたコラム選択信号ラインを具備した半導体メモリ装置のデータライン配置方法において、前記ワードラインと同一方向に一対のローカルデータ入出力ラインを配置する段階、前記コラム選択信号ラインと同一方向に配置されてリード動作の間にデータを転送する一対のリードグローバルデータ入出力ラインを配置する段階、及び前記コラム選択信号ラインと同一方向に配置されてライト動作の間にデータを転送する一対のライトグローバルデータ入出力ラインを配置する段階とを具備することを特徴とする。
【００２２】
前記ワードラインと前記一対のローカルデータ入出力ラインは同一層に配置されて、前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは前記ワードラインと前記一対のローカルデータ入出力ラインとは異なる層に配置されることを特徴とする。
前記コラム選択信号ラインと前記一対のリード及びライトグローバルデータ入出力ラインは互いに異なる層に配置されることを特徴とする。
前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインは同一層に配置されて、前記一対のライトグローバルデータ入出力ラインは前記一対のリードグローバルデータ入出力ラインと前記コラム選択信号ラインとは異なる層に配置されることを特徴とする。
前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインは同一層に配置されて、前記一対のリードグローバルデータ入出力ラインは前記一対のライトグローバルデータ入出力ラインと前記コラム選択信号ラインと異なる層に配置されることを特徴とする。
前記一対のリード及びライトグローバルデータ入出力ラインの一部と前記コラム選択信号ラインは同一層に配置されて、前記リード及びライトグローバルデータ入出力ラインの残りは前記コラム選択信号ラインと異なる層に配置されることを特徴とする。
前記一対のリード及びライトグローバルデータ入出力ラインの全部または一部は互いに異なる層に配置されて、前記同一信号を転送するラインが接続されることを特徴とする。
前記一対のライトグローバルデータ入出力ラインは前記一対のリードグローバルデータ入出力ラインよりも幅が広いことを特徴とする。
【発明の効果】
【００２３】
本発明による半導体メモリ装置及びこの装置のデータラインの配置方法は、リード動作時に使用する一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢとライト動作時に使用する一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを具備することによって、各データラインの幅をそれぞれの特性に合わせて設計することができるので、半導体メモリ装置の動作性能を改善することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の半導体メモリ装置及びこの装置のデータライン配置方法を説明する。
図４は、本発明の半導体メモリ装置のローカルデータ入出力ラインとグローバルデータ入出力ラインの構造を説明するための図であり、図４で１０はメモリセルアレイ領域を、２０は周辺回路領域をそれぞれ示し、ＬＩＯ及びＬＩＯＢは一対のローカルデータ入出力ラインを、ＲＧＩＯ及びＲＧＩＯＢは一対のリードグローバルデータ入出力ラインを、ＷＧＩＯ及びＷＧＩＯＢは一対のライトグローバルデータ入出力ラインを、ＲＤＩＯ及びＲＤＩＯＢは一対のリードデータラインを、ＷＤＩＯ及びＷＤＩＯＢは一対のライトデータラインをそれぞれ示して、ＬＳＡはローカルセンスアンプを、ＬＧＩＯＧはローカルグローバル入出力ゲートを、ＤＲＶはライトドライバを、ＩＯＳＡは入出力センスアンプをそれぞれ示す。ローカルグローバル入出力ゲートＬＧＩＯＧは二つのトランジスタＴＲで構成できる。
【００２５】
次に、図４に示すブロックのそれぞれの機能及び動作を説明する。
メモリセルアレイ領域１０のローカルセンスアンプＬＳＡは、リード動作時に一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅し、増幅されたデータ信号は一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢを介して周辺回路領域２０に転送される。ローカルグローバル入出力ゲートＬＧＩＯＧはライト動作時に外部からデータ信号が一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを介して転送されるとこれを一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
入出力センスアンプＩＯＳＡは、リード動作時に一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢを介して転送されたデータ信号を増幅して一対のリードデータラインＲＤＩＯ、ＲＤＩＯＢを介して半導体メモリ装置の外部に転送する。
ライトドライバＤＲＶは、外部から一対のライトデータラインＷＤＩＯ、ＷＤＩＯＢを介して入力されたデータ信号を駆動して、前記データ信号は一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを介してメモリセル領域１０に転送される。
【００２６】
すなわち、図４に示す本発明の半導体メモリ装置は、リード動作時にローカルセンスアンプＬＳＡを用いて増幅したデータ信号を一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢを介して周辺回路領域２０に転送して、ライト動作時にライトドライバＤＲＶを用いて増幅したデータ信号を一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢ及びローカルグローバル入出力ゲートＬＧＩＯＧを介してメモリセルアレイ領域１０の一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
したがって、リード動作時とライト動作時に互いに異なるグローバルデータ入出力ラインを使用することによって、各グローバルデータ入出力ラインの幅を各ラインの特性に合わせて最適化して設計することができる。
【００２７】
図５は、図４に示す本発明による半導体メモリ装置のローカルセンスアンプＬＳＡ及びローカルグローバル入出力ゲートＬＧＩＯＧの回路図を示した図であり、ローカルセンスアンプＬＳＡは５個のトランジスタＴＲ１、ＴＲ２、…、ＴＲ５で、ローカルグローバル入出力ゲートＬＧＩＯＧは２個のトランジスタＴＲ６、ＴＲ７でそれぞれが構成されている。
次に、図５に示す回路図の動作を説明する。
３個のトランジスタＴＲ１、ＴＲ４、ＴＲ５は、外部から入力されたリードイネーブル信号ＥＮ−Ｒに応答してオン、オフとなる。すなわち、前記リードイネーブル信号ＥＮ−Ｒが活性化されると３個のトランジスタＴＲ１、ＴＲ４、ＴＲ５はオンとなり、従って、５個のトランジスタＴＲ１、ＴＲ２、…、ＴＲ５で構成されたローカルセンスアンプＬＳＡが動作する。結果的に、一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号がローカルセンスアンプＬＳＡによって増幅されて一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢを介して周辺回路領域２０に転送される。
２個のトランジスタＴＲ６、ＴＲ７は、外部から入力されたライトイネーブル信号ＥＮ−Ｗに応答してオン、オフとなる。すなわち、前記ライトイネーブル信号ＥＮ−Ｗが活性化されると２個のトランジスタＴＲ６、ＴＲ７はオンとなり、従って、一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを介して転送されたデータ信号がローカルグローバル入出力ゲートＬＧＩＯＧを介して一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送される。
【００２８】
すなわち、図５に示す本発明による半導体メモリ装置のローカルセンスアンプＬＳＡは、リード動作時に外部から入力されたリードイネーブル信号ＥＮ−Ｒに応答して前記一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅して前記一対のリードグローバルデータ信号ラインＲＧＩＯ、ＲＧＩＯＢに出力し、前記増幅されたデータ信号は前記一対のリードグローバルデータ信号ラインＲＧＩＯ、ＲＧＩＯＢを介して周辺回路領域２０に転送される。また、ローカルグローバル入出力ゲートＬＧＩＯＧは、ライト動作時にライトイネーブル信号ＥＮ−Ｗに応答して一対のライトグローバルデータ信号ラインＷＧＩＯ、ＷＧＩＯＢを介して転送されたデータ信号を一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送する。
結果的に、本発明の半導体メモリ装置は、リード動作時には一対のリードグローバルデータ信号ラインＲＧＩＯ、ＲＧＩＯＢを介してデータ信号を転送し、ライト動作時には一対のライトグローバルデータ信号ラインＷＧＩＯ、ＷＧＩＯＢを介してデータ信号を転送する。
【００２９】
図６は、本発明による半導体メモリ装置の第１実施形態のデータ入出力ライン配置方法を説明するための図であり、ＬＩＯ、ＬＩＯＢは一対のローカルデータ入出力ラインを、ＲＧＩＯ、ＲＧＩＯＢは一対のリードグローバルデータ入出力ラインを、ＷＧＩＯ、ＷＧＩＯＢは一対のライトグローバルデータ入出力ラインを、ＷＬはワードラインを、ＣＳＬはコラム選択信号ラインを、ＬＳＡ、ＬＧＩＯＧはローカルセンスアンプ及びローカルグローバル入出力ゲートをそれぞれ示す。図６で斜線がないラインは１層に配置されるラインを、斜線で埋められたラインは２層に配置されるラインをそれぞれ示す。
【００３０】
次に、図６に示す本発明による半導体メモリ装置の第１実施形態のデータ入出力ライン配置方法を説明する。
ワードラインＷＬ及び一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢは１層に互いに同一方向に配置されて、コラム選択信号ラインＣＳＬ、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢは２層に前記一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢと直交する方向に配置される。この際、一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢは一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢよりも幅が広く設計される。
【００３１】
すなわち、図６に示す本発明の半導体メモリ装置の第１実施形態は、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢと一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢをコラム選択信号ラインＣＳＬが配置された層と同一層に配置して、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢの幅をそれぞれの特性に合わせて設計することによって、半導体メモリ装置の動作性能を改善することができる。
【００３２】
図７は、本発明による半導体メモリ装置の第２実施形態のデータ入出力ライン配置方法を説明するための図であり、図７で、図６に示したブロック及びラインと同じブロック及びラインとは同一符号で示す。図７で斜線がないラインは１層に配置されるラインを、斜線で埋められたラインは２層に配置されるラインを、点で埋められたラインは３層に配置されるラインをそれぞれ示す。
【００３３】
次に、図７に示す本発明による半導体メモリ装置の第２実施形態のデータ入出力ライン配置方法を説明する。
ワードラインＷＬ及び一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢは１層に互いに同一方向に配置されて、コラム選択信号ラインＣＳＬ及び一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢは２層に、一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢは３層にそれぞれが前記一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢと直交する方向に配置される。この際、一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢは、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢよりも幅が広く設計される。
【００３４】
すなわち、図７に示す本発明による半導体メモリ装置の第２実施形態は、一つの層に配置されるデータ入出力ラインの数が増加することによって一つの層に一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを全て配置することが容易でない半導体メモリ装置に好ましい配置方法である。
そして、図示していないが、図７に示したものと同じ方法で、コラム選択信号ラインＣＳＬ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを２層に配置し、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢを３層に配置することも可能である。
同様に、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢの一部とコラム選択信号ラインＣＳＬを２層に配置し、その残りを３層に配置することも可能である。
また、図示していないが、コラム選択信号ラインＣＳＬのみ２層に配置して、一対のリード及びライトグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ、ＷＧＩＯ、ＷＧＩＯＢを３層に配置することも可能である。
また、図示していないが、一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢ及び一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを複数の層に全て配置して、ストラップ（ｓｔｒａｐ）して具現することも可能である。すなわち、それぞれの層に配置されるラインの幅を狭くして、同一の信号を転送するラインをストラップ（ｓｔｒａｐ）することによって、必要とする抵抗値を有するように具現できる。
【００３５】
すなわち、本発明の半導体メモリ装置は、リード動作時に使用する一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢとライト動作時に使用する一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢを別途に具備することによって、各ラインの特性に合わせてライン幅を設計することができるので半導体メモリ装置の動作性能を改善することができる。
【００３６】
図８は、本発明による半導体メモリ装置のデータラインの配置方法が適用できる実施形態の構成を示すブロック図であり、図８でＣＪは接合ブロックを、ＳＷＤはサブワードラインドライバブロックを、ＳＡはセンスアンプブロックを、ＳＭＣＡはサブメモリセルブロックをそれぞれ示す。そして、ＷＬはワードラインを、ＳＷＬはサブワードラインを、ＬＩＯ及びＬＩＯＢは一対のローカルデータ入出力ラインを、ＢＬ及びＢＬＢは一対のビートラインを、ＲＧＩＯ及びＲＧＩＯＢは一対のリードグローバルデータ入出力ラインを、ＷＧＩＯ及びＷＧＩＯＢは一対のライトグローバルデータ入出力ラインを、ＭＣはサブメモリセルアレイブロックＳＭＣＡの代表的なメモリセルを、ＢＬＳＡはビートラインセンスアンプを、ＩＯＧはデータ入出力ゲートを、ＬＳＡはローカルセンスアンプを、ＬＧＩＯＧはローカルグローバル入出力ゲートをそれぞれ示す。
【００３７】
次に、図８に示す本発明による半導体メモリ装置の実施形態の構成を説明する。
サブメモリセルアレイブロックＳＭＣＡ内のメモリセルＭＣは、ワードラインＷＬと同一方向に配置されたサブワードラインＳＷＬとビートラインＢＬとの間に配置される。一対のビートラインＢＬ、ＢＬＢ間には、一対のビートラインＢＬ、ＢＬＢのレベルを増幅するためのビートラインセンスアンプＢＬＳＡが配置されて、一対のビートラインＢＬ、ＢＬＢと一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢとの間にデータを転送するためにデータ入出力ゲートＩＯＧが配置される。また、一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢと一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢとの間には、リード動作時に一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢのデータ信号を増幅するローカルセンスアンプＬＳＡが配置されて、一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢと一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢとの間には、ライト動作時に一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢのデータ信号を一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送するローカルグローバル入出力ゲートＬＧＩＯＧが配置される。
【００３８】
すなわち、本発明の半導体メモリ装置のデータ入出力ライン配置方法は、リード動作時に一対のリードグローバルデータ入出力ラインＲＧＩＯ、ＲＧＩＯＢでデータ信号を出力するローカルセンスアンプＬＳＡ及びライト動作時に一対のライトグローバルデータ入出力ラインＷＧＩＯ、ＷＧＩＯＢに転送されたデータ信号を一対のローカルデータ入出力ラインＬＩＯ、ＬＩＯＢに転送するローカルグローバル入出力ゲートＬＧＩＯＧを具備する半導体メモリ装置に適用するのが好ましい。
しかしながら、本発明のデータ入出力ライン配置方法は、必ずしも前述した実施形態の半導体メモリ装置のみに適用されるものではなくて、他の多様な構成を有する半導体メモリ装置にも適用されるものである。
そして、前述した実施形態のデータラインが配置される層は半導体メモリ装置内のデータラインを形成するメタル層を言う。
【００３９】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００４０】
【図１】従来における半導体メモリ装置のローカルデータ入出力ライン及びグローバルデータ入出力ラインの構造を説明するための図である。
【図２】図１に示す従来における半導体メモリ装置のローカルセンスアンプ及びローカルグローバル入出力ゲートの実施形態を示す回路図である。
【図３】従来における半導体メモリ装置のデータラインの配置方法を説明するための図である。
【図４】本発明による半導体メモリ装置のローカルデータ入出力ライン及びグローバルデータ入出力ラインの構造を説明するための図である。
【図５】図４に示す本発明による半導体メモリ装置のローカルセンスアンプ及びローカルグローバル入出力ゲートの実施形態を示す回路図である。
【図６】本発明による半導体メモリ装置の第１実施形態のデータライン配置方法を説明するための図である。
【図７】本発明による半導体メモリ装置の第２実施形態のデータライン配置方法を説明するための図である。
【図８】本発明による半導体メモリ装置のデータライン配置方法が適用できる実施形態の構成を示すブロック図である。
【符号の説明】
【００４１】
１０  メモリセルアレイ領域
２０  周辺回路領域
【図１】
2006048914.tif 000003
【図２】
2006048914.tif 000004
【図３】
2006048914.tif 000005
【図４】
2006048914.tif 000006
【図５】
2006048914.tif 000007
【図６】
2006048914.tif 000008
【図７】
2006048914.tif 000009
【図８】
2006048914.tif 000010