(57)【要約】  【課題】  遷移金属化合物膜を含むゲート絶縁膜を有する半導体装置のリーク電流及び閾値電圧のシフトを抑制する。  【解決手段】  半導体装置は、高誘電率材料である遷移金属化合物膜からなるゲート絶縁膜１０４と、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極１０５とを備え、ゲート絶縁膜１０４に含まれる炭素及びハロゲン元素の総量が０．１atomic％以下となっている。このような純度の膜は、遷移金属をターゲットとするスパッタ法によって成膜することによって実現でき、特に、純度が９９．９９９atomic％以上の遷移金属をターゲットとして用いると確実に実現できる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
高誘電率材料である遷移金属化合物からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極とを備え、
前記ゲート絶縁膜に含まれる炭素及びハロゲン元素の総量が０．１atomic％以下であることを特徴とする半導体装置。
【請求項２】
前記遷移金属は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジウム、ネオジウム及びイットリウムのいずれか一つであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遷移金属化合物は、遷移金属酸化物、遷移金属窒化物及び遷移金属酸窒化物のいずれか一つであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、遷移金属酸化物膜と、遷移金属窒化物膜又は遷移金属酸窒化物膜とを少なくとも含む積層構造となっていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜と前記ゲート電極との間にシリコン窒化物膜を更に備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
半導体基板上に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属化合物膜を形成する工程と、
前記遷移金属化合物膜上に、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる導電膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記遷移金属化合物膜を形成する工程は、酸素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸化物膜を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記遷移金属化合物膜を形成する工程は、窒素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属窒化物膜を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記遷移金属化合物膜を形成する工程は、酸素及び窒素の混合雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸窒化物膜を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記所定の純度は、９９．９９９atomic％以上の純度であることを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を形成する工程と、
前記遷移金属膜に対して熱処理を行なうことによって遷移金属化合物膜を形成する工程と、
前記遷移金属化合物膜上に、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる導電膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記遷移金属膜を形成する工程は、所定の純度の遷移金属をスパッタリングすることによって、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である前記遷移金属膜を形成する工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記所定の純度は、９９．９９９atomic％以上の純度であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記遷移金属化合物膜を形成する工程は、熱処理を酸素雰囲気中で行なうことによって遷移金属酸化物膜を形成する工程を含むことを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記第遷移金属化合物膜を形成する工程は、熱処理を窒素雰囲気中で行なうことによって遷移金属窒化物膜を形成する工程を含むことを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１６】
前記第遷移金属化合物膜を形成する工程は、熱処理を酸素及び窒素の混合雰囲気中で行なうことによって遷移金属酸窒化物膜を形成する工程を含むことを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記遷移金属化合物膜を形成する工程は、
遷移金属酸化物膜を形成する工程と、
遷移金属窒化物膜又は遷移金属酸窒化物膜を形成する工程とを少なくとも含むことを特徴とする請求項６又は１１に記載の半導体装置の製造方法。
【請求項１８】
前記遷移金属化合物膜に対し、酸化性雰囲気中、処理温度が８００℃以上に達し且つ８００℃以上の処理温度の持続する時間が０．１秒以下である条件において熱処理を行なう工程を更に備えることを特徴とする請求項６〜１７のいずれか一つに記載の半導体装置の製造方法。
【請求項１９】
前記遷移金属化合物膜を形成する工程の後、
前記遷移金属化合物膜上にシリコン窒化膜を形成する工程を更に備えることを特徴とする請求項６〜１８のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遷移金属酸化物である高誘電率絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）トランジスタ等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年のトランジスタの微細化によってゲート絶縁膜が薄膜化され、高駆動力が得られるようになっている。しかし、ゲート絶縁膜の薄膜化に伴ってゲート・チャネル間を流れるトンネル電流が大きくなるため、消費電力が大きくなるという問題が発生している。
【０００３】
一般に、ゲート長が０．１０μｍ以下である微細ＭＯＳ（Metal Oxide Semiconductor）集積回路では、シリコン酸化膜換算膜厚ＥＯＴ（Equivalent Oxide Thickness、ある絶縁膜をシリコン酸化膜によって置き換えた場合に、元の絶縁膜と同等の容量を得るために必要となるシリコン酸化膜の膜厚）が２nm以下の極薄ゲート絶縁膜が必要となる。しかし、２nm以下のシリコン酸化膜においてはトンネル電流が支配的となり、特に１．２nm以下のシリコン酸化膜は増大するトンネル電流のために実用素子としては使用不可能と考えられている。
【０００４】
これらのことから、高駆動能力と低消費電力を同時に実現するため、ゲート絶縁膜の材料として高誘電率絶縁膜を用いるようになって来ている。
【０００５】
また、ＤＲＡＭ（Dynamic Random Access Memory）混載ＬＳＩ（Large Scale Integration ）等に使用されるキャパシタには、従来絶縁膜としてＳｉＯ2 が使用されていたが、ここでも薄膜化の進展によりトンネル電流が大きくなり、キャパシタの電荷保持時間に影響するようになった。このため、高誘電率材料の容量絶縁膜への適用が検討されている。
【０００６】
ここで、遷移金属であるＨｆやＺｒ等の酸化物から成る高誘電体材料膜は、一般に誘電率が大きく、結晶化温度も高い。そのため、ゲート絶縁膜や容量絶縁膜として開発されてきた。これらの膜は、一般的にはＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition 、有機金属化学的気相成長法）、ＡＬＣＶＤ法（Atomic Layer Chemical Vapor Deposition、原子層化学的気相成長法）などの化学的気相成長法によって形成されている。
【０００７】
例えば、ＨｆＯ2 のＡＬＣＶＤ法では、４００℃前後に試料基板を加熱し、反応室にＨ2 ＯガスとＨｆＣｌ4 ガスとを交互に導入する。このようにすると、Ｈ2 Ｏを導入した際に資料基板表面にＯＨ基が形成され、続いてＨｆＣｌ4 を導入した際にはＨｆとＯＨ基が置換されることによりＨｆＯ2 が形成される。これを繰り返すと、一層づつＨｆＯ2 相を形成することができる。このような方法によれば、表面反応律速で膜堆積反応が起こるため、極めて均一性の高い膜が形成できる。
【０００８】
ＭＯＳ型トランジスタであれば、このようにして形成したゲート絶縁膜上に例えば多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極パターンを形成する。多結晶シリコンのドライエッチングには、塩素ガスやＨＢｒガスを用いるプラズマエッチングが使用される。この後、ｐＭＯＳ（p-channel Metal Oxide Semiconductor ）領域にはＢＦ2 やＢ、ｎＭＯＳ（n-channel Metal Oxide Semiconductor ）領域にはＰやＡｓ等のイオンを導入し、９００℃前後の熱処理を経てソース・ドレイン不純物接合を形成するいわゆる自己整合プロセスによりトランジスタ構造が形成される。
【０００９】
このようにして形成されたＭＯＳ型トランジスタは、ゲート絶縁膜を介して流れるゲー
トリーク電流が従来のＳｉＯ2 ゲート絶縁膜の場合に比べ、一般に４−６桁以上小さいことが報告されている。
【非特許文献１】モリサキ他、Ultra-thin(Teff inv =1.7nm) Poly-Si-gated SiN/HfO2 /SiON High-k Stack Dielectrics with High Thermal Stability(1050℃)、International electron devices meeting 2002 、米国、米国電気電子学会（IEEE）、2002年、予稿集、Ｐ．８６１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、２つの大きな課題が明らかとなっている。
【００１１】
課題の１つは、前記のようなＨｆＯ2 等の遷移金属酸化物よりなるゲート絶縁膜を有する半導体装置について、閾値電圧Ｖｔを所望の値に制御できないという問題である。つまり、遷移金属酸化物よりなるゲート絶縁膜の閾値電圧Ｖｔは、ＳｉＯ2 ゲート絶縁膜の場合の閾値電圧Ｖｔに比べると、ｎチャネルＭＯＳではＶｔが正方向に０．１Ｖ程度シフトし、また、ｐチャネルＭＯＳでは負方向に０．５Ｖ程度シフトするのである。
【００１２】
回路の速度を最大にするため、一般にオフ時のドレイン電流が許容できる範囲において、できるだけ低いＶｔが設定される。しかし、前記したような閾値電圧Ｖｔシフトがあると、シフト量とシフト量のばらつきとを予め見込んで閾値電圧Ｖｔを設定する必要が生じる。そのため、シフトが無い場合に比べて閾値電圧Ｖｔを大きく設定することになるから、回路の速度低下が起こるのである。
【００１３】
また、もう一つの重要な課題は、遷移金属酸化物よりなるゲート絶縁膜を用いる場合、キャリア移動度が従来のＳｉＯ2 ゲート絶縁膜の場合に比べてｎチャネルＭＯＳでは５０％前後と小さいことである。このようにキャリアの移動度が低いためにトランジスタの駆動力は小さくなり、信号の遅延時間が増加する等、性能が悪化する。
【００１４】
以上の課題を鑑み、本発明は、遷移金属化合物からなり且つ閾値電圧のシフト及びキャリア移動度の低下を抑制したゲート絶縁膜を有する半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本願発明者は、遷移金属酸化物よりなるゲート絶縁膜を用いた場合の閾値電圧Ｖｔのシフト及びキャリア移動度の低下が発生する原因について検討した。その結果、前記二つの課題について、いずれもゲート絶縁膜中の固定電荷が原因であるとの知見を得た。これについて、以下に説明する。
【００１６】
ＺｒＯ2 膜やＨｆＯ2 膜等の遷移金属酸化膜の形成のために、従来用いられてきたＣＶＤ法を利用すると、形成過程において副産物が生成し、形成される膜には数atomic％〜１０atomic％又はそれ以上の不純物が含まれる（以後、本明細書中において、前記のような遷移金属酸化膜の形成の際に遷移金属化合物膜に含有される不純物を、成膜不純物と呼ぶ）。
【００１７】
例えば、ＭＯＣＶＤ法によって成膜したＨｆＯ2 膜には、有機金属である原料ガスに由来する炭素が数atomic％含まれている。このようなＨｆＯ2 膜に対して高温熱処理を行なうと、表面から１nm又は２nm程度までの深さの炭素は外向拡散して減少するが、該高温熱処理の後もＨｆＯ2 膜中には１atomic％程度の炭素等が残留している。ここで、外向拡散とは、所定の物質が初めに存在した領域の中から該領域の外に拡散することを言うものと
する。（ナバタメ他、２００３  シンポジウム  オン  ＶＬＳＩテクノロジー、３Ａ−５、ｐ．２５）
また、拡散を意図した熱処理を行なわない場合であっても、ゲート電極として多結晶シリコン膜を形成する場合には、例えば６００℃前後の熱処理が行なわれる。該熱処理の際,、ゲート絶縁膜中、特に、ゲート絶縁膜におけるゲート電極との界面付近に存在する残留炭素等の成膜不純物は外向拡散する。
【００１８】
このような外向拡散によってゲート絶縁膜中から残留炭素等の成膜不純物が抜けると、ゲート絶縁膜中には、結合手の切れた箇所である欠陥が多数残されることになる。
【００１９】
本願発明者は、このような欠陥に起因してゲート絶縁膜中に固定電荷が発生し、課題である閾値電圧Ｖｔのシフト及びキャリア移動度の低下が発生すると考えている。つまり、ゲート絶縁膜中から成膜不純物が外向拡散されて欠陥が形成された後、多結晶シリコン膜に対してｎ型又はｐ型の導入不純物がドーピングされる際に、これらの欠陥が導入不純物の拡散を加速する。このため、ゲート絶縁膜のうちゲート電極との界面近傍において、不純物拡散領域が形成される。このような不純物拡散領域において、導入不純物がイオン化して固定電荷を形成するため、閾値電圧Ｖｔのシフトが生じる。また、前記したようなゲート絶縁膜におけるゲート電極との界面近傍に生じた固定電荷のため、散乱効果によってキャリア移動度が低下する。
【００２０】
以上のような知見に基づき、本願発明者は、ＺｒＯ2 やＨｆＯ2 等の高誘電率絶縁膜を不純物の少ない高純度の材料によって形成することにより、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制するという着想を得た。
【００２１】
つまり、遷移金属化合物膜であるゲート絶縁膜を予め高純度にしておくことにより、熱処理の際に、ゲート絶縁膜から成膜不純物が外向拡散して欠陥を生じるのを防ぐことができる。このため、ゲート電極に対する導入不純物ドーピングの際に、ゲート絶縁膜中において導入不純物が拡散するのを防ぐことができる。この結果、ゲート絶縁膜中の固定電荷を減少することができるため、この効果を利用して閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制するという着想である。
【００２２】
具体的には、本発明の半導体装置は、高誘電率材料である遷移金属化合物からなるゲート絶縁膜と、ゲート絶縁膜上に形成され、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極とを備え、ゲート絶縁膜に含まれる炭素及びハロゲン元素の総量が０．１atomic％以下となっている。
【００２３】
本発明の半導体装置によると、高誘電率材料である遷移金属化合物を用いてゲート電極が形成されていることから、リーク電流が軽減されている。これと共に、ゲート絶縁膜中の炭素及びハロゲン元素の総量が０．１atomic％以下であり、高純度のゲート絶縁膜となっていることから、熱処理等によってゲート絶縁膜から成膜不純物が外向拡散してゲート絶縁膜中に欠陥を生じることが抑制されている。このため、導入不純物の導入される際、欠陥によってゲート絶縁膜中に導入不純物が拡散することが抑制されており、導入不純物に起因してゲート絶縁膜中に発生する固定電荷も軽減されている。以上の結果、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制できる。
【００２４】
ここで、遷移金属は、ハフニウム、ジルコニウム、ランタン、セリウム、プラセオジウム、ネオジウム及びイットリウムのいずれか一つであることが好ましい。
【００２５】
これらの物質を用いると、遷移金属化合物膜を用いた際の閾値電圧Ｖｔのシフト及びチャンネル移動度の低下を抑制するという本発明の効果が確実に実現できる。また、遷移金
属に代えて、アルミニウムを用いることによっても同様の効果を得ることができる。
【００２６】
また、遷移金属化合物は、遷移金属酸化物、遷移金属窒化物及び遷移金属酸窒化物のいずれか一つであることが好ましい。
【００２７】
これらの物質を用いると、遷移金属化合物膜を用いた際の閾値電圧Ｖｔのシフト及びチャンネル移動度の低下を抑制するという本発明の効果が確実に実現できる。
【００２８】
また、ゲート絶縁膜は、遷移金属酸化物膜と、遷移金属窒化物膜又は遷移金属酸窒化物膜とを少なくとも含む積層構造となっていることが好ましい。
【００２９】
このようにすると、窒素も含まない高純度の遷移金属酸化物膜において、固定電荷が発生することなく本発明の効果が顕著に得られる。これと共に、遷移金属窒化物膜又は遷移金属酸窒化物膜は、導入不純物のドーピングを行なう工程においてゲート絶縁膜及びチャネル領域等に対して導入不純物が注入されるのを防ぐ効果を有する。
【００３０】
この結果、ゲート絶縁膜中に導入される導入不純物量が減少し、ゲート絶縁膜中、ゲート絶縁膜とゲート電極との界面近傍及びゲート絶縁膜とチャネル領域との界面近傍に固定電荷が形成されるのを抑制することができる。このため、該固定電荷によるチャンネルキャリア散乱効果の影響が軽減され、キャリア移動度が向上する。
【００３１】
更に、ゲート絶縁膜を通り抜けてチャネル領域に導入される導入不純物が減少することにより、閾値電圧のシフトやキャリア移動度の減少を抑制することができるという効果がある。
【００３２】
また、遷移金属化合物からなるゲート絶縁膜上に、シリコン窒化物膜を更に備えることが好ましい。
【００３３】
このようにすると、導入不純物のドーピングを行なう工程において、遷移金属化合物からなるゲート絶縁膜に導入不純物が拡散するのをシリコン窒化膜によって抑制することができる。このため、本発明の効果を顕著に得ることができる。ここで、不純物拡散抑制の効果を実現し且つ容量に大きな影響を与えることを回避するため、シリコン窒化膜の膜厚は１nm以下であることが好ましい。
【００３４】
前記の目的を達成するため、本発明の第１の半導体装置の製造方法は、半導体基板上に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属化合物膜を形成する工程と、遷移金属化合物膜上に、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる膜を形成する工程とを含む。
【００３５】
第１の半導体装置の製造方法によると、高誘電率材料である遷移金属化合物膜をゲート絶縁膜として用いた場合には、ゲート絶縁膜中の炭素及びハロゲン元素の総量が０．１atomic％以下であり、高純度のゲート絶縁膜となっていることから、ゲート絶縁膜中に発生する固定電荷を低減した半導体装置を製造できる。このため、遷移金属化合物からなるゲート絶縁膜を有し且つ閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制した半導体装置を製造することができる。
【００３６】
第１の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、酸素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸化物膜を形成する工程を含むことが好ましい。
【００３７】
このようにすると、高純度化が困難であり入手し難く、また高価である場合の多い遷移金属化合物ではなく、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸化物膜を形成できる。
【００３８】
また、遷移金属化合物膜を形成する工程は、窒素雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属窒化物膜を形成する工程を含むことが好ましい。
【００３９】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属窒化物膜を形成できる。
【００４０】
また、遷移金属化合物膜を形成する工程は、酸素及び窒素の混合雰囲気下において所定の純度の遷移金属をスパッタリングすることにより、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸窒化物膜を形成する工程を含むことが好ましい。
【００４１】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属窒化物膜を形成できる。
【００４２】
また、所定の純度は、９９．９９９atomic％以上の純度であることが好ましい。
【００４３】
このようにすると、形成される遷移金属化合物膜が含有する炭素及びハロゲン元素の総量を確実に０．１atomic％以下とする事ができる。
【００４４】
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、半導体基板上に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を形成する工程と、遷移金属膜に対して熱処理を行なうことによって遷移金属化合物膜を形成する工程と、遷移金属化合物膜上に、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなる膜を形成する工程とを含む。
【００４５】
第２の半導体装置の製造方法によると、高誘電率材料である遷移金属化合物膜をゲート絶縁膜として用いた場合には、ゲート絶縁膜中の炭素及びハロゲン元素の総量が０．１atomic％以下であり、高純度のゲート絶縁膜となっていることから、ゲート絶縁膜中に発生する固定電荷を低減した半導体装置を製造できる。このため、遷移金属化合物からなるゲート絶縁膜を有し且つ閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制した半導体装置を製造することができる。
【００４６】
第２の半導体装置の製造方法において、遷移金属膜を形成する工程は、所定の純度の遷移金属をスパッタリングすることによって、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である前記遷移金属膜を形成する工程を含むことが好ましい。
【００４７】
このようにすると、比較的高純度化が容易であり入手しやすい遷移金属を材料に利用して、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を形成することができる。
【００４８】
また、スパッタリングする遷移金属の所定の純度は、９９．９９９atomic％以上の純度
であることが好ましい。
【００４９】
このようにすると、形成される遷移金属膜に含有される炭素及びハロゲン元素の総量を０．１atomic％以下とすることが確実にできる。
【００５０】
また、第２の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を酸素雰囲気中で行なうことによって遷移金属酸化物膜を形成する工程を含むことが好ましい。
【００５１】
このようにすると、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を熱処理して遷移金属酸化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸化物膜を形成することが確実にできる。
【００５２】
また、第２の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を窒素雰囲気中で行なうことによって遷移金属窒化物膜を形成する工程を含むことが好ましい。
【００５３】
このようにすると、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を熱処理して遷移金属窒化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属窒化物膜を形成することが確実にできる。
【００５４】
また、第２の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、熱処理を酸素及び窒素の混合雰囲気中で行なうことによって遷移金属酸窒化物膜を形成する工程を含むことが好ましい。
【００５５】
このようにすると、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属膜を熱処理して遷移金属酸窒化物膜を得ていることから、含有する炭素及びハロゲン元素の総量が０．１atomic％以下である遷移金属酸窒化物膜を形成することが確実にできる。
【００５６】
また、本発明の第１及び第２の半導体装置の製造方法において、遷移金属化合物膜を形成する工程は、遷移金属酸化物膜を形成する工程と、遷移金属窒化物膜又は遷移金属酸窒化物膜を形成する工程とを少なくとも含むことが好ましい。
【００５７】
このようにすると、窒素も含まない高純度の遷移金属酸化物膜を形成することにより、固定電荷が発生することなく本発明の効果が顕著に得られる。これと共に、遷移金属窒化物膜又は遷移金属酸窒化物膜を形成することにより、導入不純物のドーピングを行なう工程においてチャネル領域に対して導入不純物が注入されるのを防ぐことができる。このため、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制する効果の顕著に得られる半導体装置を製造することができる。
【００５８】
また、本発明の第１及び第２の半導体装置の製造方法において、遷移金属化合物膜に対し、酸化性雰囲気中、処理温度が８００℃以上であり且つ８００℃以上の処理温度の持続する時間が０．１秒以下である条件において熱処理を行なう工程を更に備えることが好ましい。
【００５９】
このようにすると、遷移金属化合物膜であるゲート絶縁膜中のダングリングボンドを熱処理によって減少させることができるため、リーク電流を更に減少させることができる。
また、８００℃以上の処理温度の維持される処理時間が０．１秒以下と短時間であることから、半導体基板としてシリコン基板を用いている場合に、シリコン基板と遷移金属化合物膜との間においてシリコン酸化膜が成長するのを抑制することができる。
【００６０】
また、第１及び第２の半導体装置の製造方法において、遷移金属化合物膜上に、シリコン窒化膜を形成する工程を更に備えることが好ましい。
【００６１】
このようにすると、形成したシリコン窒化膜によって、導入不純物のドーピングを行なう工程において遷移金属化合物からなるゲート絶縁膜に導入不純物が拡散するのを抑制することができる。このため、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制する本発明の効果を顕著に実現した半導体装置を製造することができる。
【発明の効果】
【００６２】
本発明の半導体装置は、遷移金属化合物よりなるゲート絶縁膜を有することからゲートリーク電流が軽減されていると共に、遷移金属化合物の含有する炭素及びハロゲン元素の総量が０．１atomic％以下となっていることから、ゲート絶縁膜中の固定電荷を大幅に削減でき、閾値電圧のシフト及びキャリア移動度の低下を抑制していている。
【発明を実施するための最良の形態】
【００６３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。
【００６４】
図１は、第１の実施形態の半導体装置の構造を模式的に表した図である。
【００６５】
半導体基板の一例としてのｐ型のシリコン基板１０１上に、絶縁膜からなるトレンチ分離領域１０２が形成されている。また、シリコン基板１０１上のトレンチ分離領域１０２によって区画された領域に、例えば膜厚０．５nmのシリコン酸化膜１０３が形成されている。
【００６６】
更に、シリコン酸化膜１０３上に、例えば膜厚４nm且つ含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４が形成されている。ここでは、９９．９９９atomic％以上の純度を有するＨｆＯ2 膜１０４が形成されている。
【００６７】
但し、ＨｆＯ2 膜１０４膜の純度は、Ｈｆに対して０．３atomic％程度混在しているＺｒについては計算から除外した数値である。ＺｒはＨｆと性質の類似した金属であるから、本実施形態において、Ｈｆに対する０．３atomic％程度のＺｒの混在の影響は無視できる。また、以後本明細書中において、Ｈｆ又はＨｆの化合物について純度を言う場合、いずれもＺｒの混在については除外した値を用いることにする。
【００６８】
ここで、シリコン酸化膜１０３及びＨｆＯ2 膜１０４は、いずれもゲート絶縁膜として機能する。
【００６９】
ＨｆＯ2 膜１０４上には、例えばｎ型の多結晶シリコン膜からなるゲート電極１０５が形成されている。また、シリコン基板１０１におけるゲート電極１０５の両側の表面領域に、ｎ型のエクステンション領域１０６が形成されている。
【００７０】
また、シリコン酸化膜１０３、ＨｆＯ2 膜１０４及びゲート電極１０５の側面を覆うように、側壁絶縁膜１０７が形成されている。
【００７１】
更に、シリコン基板１０１におけるエクステンション領域１０６の両側の表面領域に、
ｎ型のソース領域及びドレイン領域（以後、ソース・ドレイン領域１０８と呼ぶ）が形成されている。
【００７２】
第１の実施形態の半導体装置によると、ゲート絶縁膜として純度９９．９９９atomic％以上のＨｆＯ2 膜１０４が形成されており、ＨｆＯ2 膜１０４のＥＯＴは例えば１．２nmとなっている。この構成により、ゲート電極１０５とシリコン基板１０１との間及びゲート電極１０５とソース・ドレイン領域１０８との間のリーク電流は極めて小さくなっている。具体的には、ＥＯＴの等しいシリコン酸化膜を用いる場合に比べてゲートリーク電流を２桁から３桁低減している。
【００７３】
また、本実施形態の半導体装置に係る閾値電圧Ｖｔのシフト量は、本実施形態の半導体装置のゲート絶縁膜と同等のＥＯＴを有し且つＳｉＯ2 をゲート絶縁膜とする従来の半導体装置をリファレンスとした場合、ｎチャネルトランジスタでは正方向に０．１Ｖ以内、ｐチャネルトランジスタでは負方向に０．１Ｖの範囲内であった。
【００７４】
また、本実施形態の半導体装置において、キャリア移動度は、ＳｉＯ2 膜を用いた従来の半導体装置と比較すると７０％から８０％の範囲の値であった。炭素等による汚染の大きい従来のＨｆＯ2 膜を用いた半導体装置の場合は、ＳｉＯ2 膜を用いた従来の半導体装置に比べて５０％から６０％の範囲の値であるから、ＨｆＯ2 膜を高純度にしたことによってキャリア移動度の低下を軽減している。
【００７５】
以上のように、第１の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４をゲート絶縁膜として利用することにより、リーク電流を軽減すると共に、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制している。これは、次のような理由による。つまり、高純度のゲート絶縁膜（ＨｆＯ2 膜１０４）を用いることによって、熱処理等の際に導入不純物がＨｆＯ2 膜１０４から外向拡散してＨｆＯ2 膜１０４中に欠陥を生じることを防ぐことができる。このため、ソース・ドレイン領域１０８等形成のために導入不純物を導入する際に、ＨｆＯ2 膜１０４中における導入不純物の拡散が欠陥によって加速されるのを防ぐことができる。これにより、ＨｆＯ2 膜１０４中に固定電荷が生じるのを防ぐことができる。以上の結果から、固定電荷が原因となって発生する閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制することができる。
【００７６】
次に、第１の実施形態の半導体装置の製造方法について、図面を参照して説明する。
【００７７】
図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）は、第１の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【００７８】
まず、図２（ａ）に示すように、半導体基板の一例としてのｐ型のシリコン基板１０１上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域１０２を形成する。
【００７９】
次に、図２（ｂ）に示すように、シリコン基板１０１上に、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって、例えば膜厚０．５nmのシリコン酸化膜１０３を形成する。
【００８０】
更に、シリコン酸化膜１０３上に、遷移金属の一例としてＨｆをターゲットに用い、スパッタ法によって例えば０．５nm以上で且つ３nm以下の範囲の膜厚を有するＨｆ金属膜１０９を形成した。
【００８１】
ここで、スパッタに用いるターゲットとしては、９９．９９９atomic％以上の純度を有する金属Ｈｆを用いた。但し、該純度は、前記したように、約０．３atomic％程度混在するＺｒについては計算から除外されている。このようなターゲットを用いたスパッタを行なうことによって、炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆ金属膜を確実に形成することができる。
【００８２】
ここで、シリコン酸化膜１０３は、アンモニアガス中におけるプラズマ窒化処理等によって、窒素を含むシリコン酸化膜としてもよい。このようにすると、後に形成するゲート電極１０５に対して導入不純物をドープする際にシリコン基板１０１の表面に導入不純物が拡散するのを防止する効果と、Ｈｆ金属膜１０９形成の際にシリコン基板１０１の表面が酸化されるのを防止する効果（言い換えると、シリコン酸化膜１０３が成長するのを防ぐ効果）とが得られる。
【００８３】
次に、図２（ｃ）に示したように、ラジカル酸素を照射することによってＨｆ金属膜１０９を変質させ、ＨｆＯ2 膜１０４とする。具体的には、例えば、約１００ＰａのＡｒと窒素との混合雰囲気中において、シリコン基板１０１の温度を約４００℃に保ちながら、シリコン基板１０１に対してラジカル酸素を１０分間照射する等の処理を行なう。このような処理によって、Ｈｆ金属膜１０９は完全に酸化され、高純度のＨｆＯ2 膜１０４を得ることができる。
【００８４】
続いて、ＨｆＯ2 膜１０４上に、ＣＶＤ等の技術を用い、ゲート電極となる多結晶シリコン膜１０５ａを例えば約２５０nmの膜厚に形成する。
【００８５】
次に、公知のリソグラフィ技術等を用いて多結晶シリコン膜１０５ａにおけるゲート電極形成領域上に、レジストパターン（図示省略）を形成する。続いて、該レジストパターンをマスクとし、ＨＢｒ又はＣｌ2 等のハロゲンガスプラズマを用いたドライエッチング等の方法により、多結晶シリコン膜１０５ａをエッチングする。これによって、図３（ａ）に示したようにゲート電極１０５を形成する。この際、ＨｆＯ2 膜１０４及びシリコン酸化膜１０３におけるゲート電極１０５の外側の部分も除去される。
【００８６】
次に、シリコン基板１０１上におけるゲート電極１０５の両側の領域に、導入不純物を導入し更に熱処理を行なうことにより、エクステンション領域１０６を形成する。このためには、ゲート電極１０５をマスクとするイオン注入等の方法を用い、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Feild Effect Transistor ）であればＡｓ等のｎ型不純物を導入し、またｐチャネルＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。
【００８７】
次に、例えばフッ化水素酸を含む水溶液等を用いて１分間程度のウェットエッチングを行なうことにより、ゲート電極１０５の下側以外に残存するシリコン酸化膜１０３及びＨｆＯ2 膜１０４は完全に除去される。
【００８８】
次に、シリコン基板１０１上に例えば１００nmから２００nm程度の膜厚のＣＶＤ絶縁膜を形成した後、例えばＣＦ4 ／ＣＨＦ3 ガスプラズマを用いた異方性エッチング等（anisotropic etching ）によりこの膜をエッチングする。これによって、図３（ｂ）に示すように、シリコン酸化膜１０３、ＨｆＯ2 膜１０４及びゲート電極１０５の側面を覆うように側壁絶縁膜１０７を形成する。尚、ＣＶＤ絶縁膜としては、例えばシリコン酸化膜又はシリコン窒化膜等を使用する。
【００８９】
次に、ゲート電極１０５及び側壁絶縁膜１０７をマスクとして、シリコン基板１０１に導入不純物を導入することにより、該領域にソース・ドレイン領域１０８を形成する。この際、ｎチャネルＭＯＳＦＥＴであればＡｓなどのｎ型不純物を導入し、またｐチャネル
ＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。
【００９０】
この後、スパイクＲＴＡ（Rapid Thermal Annealing）技術を用いて、窒素ガス雰囲気中における反応温度約９００℃の熱処理を行なった。これにより、ソース・ドレイン領域１０８が活性化される。これと共に、ＨｆＯ2 膜１０４中のダングリングボンドを熱処理によって減少させることができるため、リーク電流を更に減少させることができる。
【００９１】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、第１の実施形態の半導体装置を製造できる。
【００９２】
以上のようにして製造される第１の実施形態の半導体装置と、従来の製造方法によってＨｆＯ2 膜を形成した半導体装置とのそれぞれについて、ＨｆＯ2 膜中の残留不純物量と閾値電圧Ｖｔシフトとの関係を図４に示す。
【００９３】
図４のグラフは、高誘電率絶縁膜（ＨｆＯ2 膜）に残留する成膜不純物量（炭素量）と、ゲート絶縁膜がシリコン酸化膜である半導体装置をリファレンスとする閾値電圧Ｖｔシフト量との関係を片対数グラフによって示している。
【００９４】
従来の製造方法であるＭＯＣＶＤ法によってＨｆＯ2 膜を製造した場合、図４に示したように、成膜不純物量はatomic％において１％から数％程度であり、閾値電圧Ｖｔシフトは０．５〜０．６Ｖ程度となっている。これに対し、スパッタによってＨｆＯ2 膜を製造した第１の実施形態の半導体装置の場合は、同じく図４に示したように、成膜不純物がatomic％において０．０１％以下であり、閾値電圧Ｖｔシフトは０．１Ｖ以下となっている。
【００９５】
また、図４に破線によって示したように、成膜不純物量が１atomic％程度以下となる領域において閾値電圧Ｖｔシフトは急激に減少すると考えられている。このため、成膜不純物量が１atomic％以下、より望ましくは０．１atomic％以下であるＨｆＯ2 膜を用いると、閾値電圧Ｖｔシフトを抑制した高誘電率絶縁膜を実現できる。特に、９９．９９９atomic％以上の純度を有するターゲットを用いるスパッタ法によって成膜を行なうと、前記のような不純物量のＨｆＯ2 膜は確実に実現できる。前記のスパッタ法をによると不純成膜物量が０．０１atomic％以下であるようなＨｆＯ2 膜も実現可能であり、このような不純物量のＨｆＯ2 膜を用いれば、更に確実に閾値電圧Ｖｔシフトを抑制できる。
【００９６】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
【００９７】
図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）は、第２の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【００９８】
まず、図５（ａ）に示すように、半導体基板の一例としてのｐ型のシリコン基板１０１上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域１０２を形成する。
【００９９】
次に、図５（ｂ）に示すように、シリコン基板１０１上に例えば約０．５nmの膜厚を有するシリコン酸化膜１０３を形成する。これは、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって行なう。
【０１００】
更に、Ａｒと酸素の混合雰囲気中におけるＨｆをターゲットとして用いる反応性スパッ
タ法により、シリコン酸化膜１０３上に、例えば膜厚１．０nm以上で且つ２．０nm以下のＨｆＯ2 膜１０４を形成する。
【０１０１】
ここで、スパッタに用いるターゲットとしては、９９．９９９atomic％以上の純度を有する金属Ｈｆを用いた。このようなターゲットを用いた反応性スパッタ法を用いると、炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４を確実に形成することができる。
【０１０２】
次に、酸素雰囲気中でＸｅランプ光を照射することにより、シリコン基板１０１、シリコン酸化膜１０３及びＨｆＯ2 膜１０４に対し、１ミリ秒以上で且つ２０ミリ秒以下程度の時間、８００℃以上の処理温度に加熱してアニールを行なった。
【０１０３】
このような、酸素雰囲気中における処理温度８００℃以上という高温の熱処理により、ＨｆＯ2 膜１０４に存在する酸素欠陥に対して酸素が補われ、ＨｆＯ2 膜１０４の絶縁性が向上する。
【０１０４】
尚、本実施例ではＸｅランプ光の照射にるアニールを行なったが、このような短時間の熱処理であるから、レーザーアニールなどの表面近傍を局所的に加熱することのできる加熱法を用いることがより望ましい。
【０１０５】
ここで、ＨｆＯ2 中における酸素原子の拡散係数は不明であるが、シリコン中の不純物と同程度であると仮定する。具体的には、シリコン中のホウ素の拡散係数Ｄは、１０００℃においては１０-14 cm2 ／sec 程度であるから、ＨｆＯ2 中における酸素原子の拡散係数も１０００℃において、このような値を取るものと仮定する。このような拡散係数をもってＨｆＯ2 中における酸素原子がランダムな移動をすると考えると、例えば処理温度８００℃且つ処理時間０．０１秒の熱処理による拡散長は０．１nm程度となる。この拡散長は、シリコン結晶における最近接原子間距離０．２４nmよりも小さい値であるから、酸素原子は大きく移動することなく出発位置の近傍に留まっている。この結果、ＨｆＯ2 膜１０４とシリコン基板１０１との間に形成されているシリコン酸化膜１０３は、ほとんど成長しないと考えられる。
【０１０６】
実際に前記の条件で熱処理を行なうと、シリコン酸化膜１０３の膜厚の増加は０．２nmと僅かであった。
【０１０７】
次に、図５（ｃ）に示すように、ＨｆＯ2 膜１０４上に例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法等より、０．５nm以上で且つ０．８nm以下程度の膜厚を有するシリコン窒化膜１１０を形成した。ここで、シリコン窒化膜１１０が厚い膜となっているほどＥＯＴ（シリコン酸化膜換算膜厚）が大きくなるため、これを避ける目的で、シリコン窒化膜１１０の膜厚は１nm以下に設定する。
【０１０８】
続いて、シリコン窒化膜１１０上に、ゲート電極となる多結晶シリコン膜１０５ａを約２５０nmの膜厚となるように形成する。
【０１０９】
次に、公知のリソグラフィ技術を用いてゲート電極を形成するためのレジストパターン（図示省略）を形成し、該レジストパターンをマスクとする塩素ガスを用いたプラズマエッチング処理等を行なう。これによって、シリコン酸化膜１０３、ＨｆＯ2 膜１０４及び多結晶シリコン膜１０５をエッチングし、図６（ａ）に示したようにゲート電極１０５を形成した。
【０１１０】
更に、ゲート電極１０５をマスクとするイオン注入等の方法により、シリコン基板１０
１のゲート電極１０５の両側の表面領域にエクステンション領域１０６を形成する。ここで、ｎチャネルＭＯＳＦＥＴであればＡｓ等のｎ型不純物を導入し、またｐチャネルＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。
【０１１１】
次に、シリコン基板１０１上に例えば１００nmから２００nm程度の膜厚のＣＶＤ絶縁膜を形成した後、例えばＣＦ4 ／ＣＨＦ3 ガス等のフロンガスプラズマを用いた異方性エッチング等によって該ＣＶＤ絶縁膜をエッチングする。これによって、図６（ｂ）に示したように、シリコン酸化膜１０３、ＨｆＯ2 膜１０４、シリコン窒化膜１１０及びゲート電極１０５の側面を覆うように側壁絶縁膜１０７を形成する。尚、ＣＶＤ絶縁膜としては、シリコン酸化膜又はシリコン窒化膜等を使用する。
【０１１２】
続いて、ゲート電極１０５及び側壁絶縁膜１０７をマスクとして、シリコン基板１０１上のゲート電極１０５及び側壁絶縁膜１０７の両側の領域に導入不純物を導入し、該領域にソース・ドレイン領域１０８を形成する。この際、ｎチャネルＭＯＳＦＥＴであればＡｓなどのｎ型不純物を導入し、またｐチャネルＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。
【０１１３】
次に、例えば窒素ガス雰囲気中における処理時間１分間且つ処理温度９５０℃の条件等において、ＲＴＡ（Rapid Thermal Annealing）装置等を用いた熱処理を行なった。これによって、ソース・ドレイン領域１０８が活性化される。
【０１１４】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、例えばｎチャネルＭＯＳトランジスタを含む第２の実施形態の半導体装置を製造できる。
【０１１５】
以上のようにして形成された、図６（ｂ）に構造を示す第２の実施形態の半導体装置は、第１の実施形態の半導体装置と同様に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４を含むゲート絶縁膜を有している。これに加えて、ＨｆＯ2 膜１０４の上且つゲート電極１０５の下に、シリコン窒化膜１１０が形成されている。
【０１１６】
このような構造を有する結果、第２の実施形態の半導体装置が有するゲート絶縁膜の電気的な酸化膜換算膜厚（ＥＯＴ）は、最小で例えば１．３nmであった。
【０１１７】
このような構造となっていることから、第２の実施形態の半導体装置のゲート電極１０５とシリコン基板１０１と間に１Ｖの電圧を印加した際のリーク電流は、膜厚１．３nmのシリコン酸化膜を用いる半導体装置の場合に比べて２桁以上小さい値となっていた。つまり、同じＥＯＴのシリコン酸化膜を有する半導体装置と比較して、リーク電流を２桁以上抑制している。
【０１１８】
また、第２の実施形態の半導体装置において形成されているシリコン窒化膜１１０は、高密度であるためホウ素等の導入不純物の拡散を抑止する効果が高く、ＨｆＯ2 膜１０４に到達する導入不純物量を減少することができる。このようにして、シリコン窒化膜１１０が形成されていることにより、導入不純物に起因して発生する固定電荷を減少し、キャリア移動度の低下を軽減することができる。
【０１１９】
更に、比較のため、第２の実施形態の半導体装置のゲート絶縁膜と同等のＥＯＴを有するシリコン酸化膜をゲート絶縁膜とする半導体装置を製造した。これには、ＨｆＯ2 膜１０４を形成する工程を除いて第２の実施形態の半導体装置の製造方法と同様の製造方法を用いた。
【０１２０】
このような、ゲート絶縁膜としてシリコン酸化膜を用いた従来の半導体装置と比較すると、閾値電圧Ｖｔの差はｐチャネル及びｎチャネルのどちらの場合にも０．１Ｖ以内であり、誤差範囲と考え得る値であった。
【０１２１】
また、第２の実施形態の半導体装置が有するＭＯＳＦＥＴの飽和電流は、高純度のＨｆＯ2 膜をゲート絶縁膜として使用していることにより、炭素等による汚染の大きい従来のＨｆＯ2 膜を用いた半導体装置に比べて１０％から２０％程度増加している。つまり、ＨｆＯ2 膜を高純度にしたことによってキャリア移動度の低下を軽減していると考えられる。具体的なキャリア移動度は、ＳｉＯ2 膜を用いた従来の半導体装置と比較すると、８０％から９０％の範囲の値であった。
【０１２２】
炭素等による汚染の大きい従来のＨｆＯ2 膜を用いた半導体装置の場合は、ＳｉＯ2 膜を用いた従来の半導体装置に比べて５０％から６０％の範囲の値であるから、ＨｆＯ2 膜を高純度にしたことによってキャリア移動度の低下を軽減している。また、第１の実施形態に係る半導体装置の場合には、ＳｉＯ2 膜を用いた従来の半導体装置と比較すると７０％から８０％の範囲の値であるから、シリコン窒化膜１１０が形成されていることによってもキャリア移動度の低下を軽減していると考えられる。
【０１２３】
以上のように、第２の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４をゲート絶縁膜として利用することにより、閾値電圧Ｖｔのシフト及びキャリア移動度の低下を抑制している。
【０１２４】
これに加え、シリコン窒化膜１１０が形成されていることから、イオン注入の際に導入不純物がチャネル領域にまで突き抜けるのを防ぐことができ、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面における固定電荷を減少させることができる。これによって、キャリア移動度の低下を軽減している。
【０１２５】
また、第２の実施形態の半導体装置の製造方法においては、９９．９９９atomic％以上の純度を有するＨｆ金属をターゲットとして用いる反応性スパッタ法により、含有する炭素及びハロゲン元素の総量が０．０１atomic％以下であるＨｆＯ2 膜を実現している。
【０１２６】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。
【０１２７】
図７（ａ）〜（ｃ）及び図８（ａ）、（ｂ）は、第３の実施形態の半導体装置の各製造工程を模式的に表す断面図である。
【０１２８】
まず、図７（ａ）に示すように、半導体基板の一例としてのｐ型のシリコン基板１０１上に、公知の製造方法を用いて、溝に絶縁膜を埋め込んだ構造を有するトレンチ分離領域１０２を形成する。
【０１２９】
次に、図７（ｂ）に示すように、シリコン基板１０１上に例えば約０．５nmの膜厚を有するシリコン酸化膜１０３を形成する。これは、例えば過酸化水素水を含む液を用いた洗浄及び水洗等の工程によって行なう。
【０１３０】
更に、Ａｒ、窒素及び酸素の混合雰囲気中におけるＨｆの反応性スパッタ法により、シリコン酸化膜１０３上に、例えば膜厚１nmのＨｆＯＮ膜１１１を形成した。続いて、気体雰囲気をＡｒ及び酸素の混合雰囲気に変更し、ＨｆＯＮ膜１１１上に、例えば膜厚１．５nm以上で且つ２．０nm以下のＨｆＯ2 膜１０４を形成する。
【０１３１】
ここで、スパッタに用いるターゲットとしては、９９．９９９atomic％以上の純度を有する金属Ｈｆを用いた。このようなターゲットを用いた反応性スパッタ法を用いると、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４及びＨｆＯＮ膜１１１を確実に形成することができる。
【０１３２】
次に、図７（ｃ）に示したように、ＨｆＯ2 膜１０４上に、ゲート電極となる多結晶シリコン膜１０５ａを例えば約２５０nmの膜厚に形成する。
【０１３３】
続いて、公知のリソグラフィ技術等を用いて多結晶シリコン膜１０５ａ上にゲート電極を形成するためのレジストパターン（図示省略）を形成する。この後、該レジストパターンをマスクとしてＨＢｒ又はＣｌ2 等のハロゲンガスプラズマを用いたドライエッチング等の方法により、多結晶シリコン膜１０５ａ、ＨｆＯ2 膜１０４、ＨｆＯＮ膜１１１及びシリコン酸化膜１０３をエッチングして、図８（ａ）に示したようにゲート電極１０５を形成する。
【０１３４】
次に、シリコン基板１０１上におけるゲート電極１０５の両側の領域に、不純物を導入した後、熱処理を行なうことにより、エクステンション領域１０６を形成する。このためには、ゲート電極１０５をマスクとして用いたシリコン基板１０１に対するイオン注入等の方法により、ｎチャネルＭＯＳＦＥＴであればＡｓ等のｎ型不純物を導入し、またｐチャネルＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。また、熱処理は、例えば処理温度９００℃のスパイクＲＴＡ処理等として行なう。
【０１３５】
次に、シリコン基板１０１上に例えば１００nmから２００nm程度の膜厚のＣＶＤ絶縁膜を形成した後、例えばＣＦ4 ／ＣＨＦ3 等のフロンガスプラズマを用いた異方性エッチング等によりこの膜をエッチングする。これによって、図８（ｂ）に示すように、シリコン酸化膜１０３、ＨｆＯＮ膜１１１、ＨｆＯ2 膜１０４及び多結晶シリコン膜１０５の側面を覆うように側壁絶縁膜１０７を形成する。尚、ＣＶＤ絶縁膜としては、例えばシリコン酸化膜又はシリコン窒化膜等を使用する。
【０１３６】
次に、ゲート電極１０５及び側壁絶縁膜１０７をマスクとして、シリコン基板１０１上のゲート電極１０５及び側壁絶縁膜１０７の両側の領域に不純物を導入し、該領域にソース・ドレイン領域１０８を形成する。この際、ｎチャネルＭＯＳＦＥＴであればＡｓなどのｎ型不純物を導入し、またｐチャネルＭＯＳＦＥＴであればＢ等のｐ型不純物を導入する。
【０１３７】
次に、ＲＴＡ技術を用いて、窒素雰囲気中における処理温度９５０℃且つ処理時間一分間の熱処理を行なった。これにより、ソース・ドレイン領域１０８が活性化される。
【０１３８】
この後、層間絶縁膜及び配線等を通常の手段によって形成することにより、例えばｎチャネルＭＯＳトランジスタを含む第３の実施形態の半導体装置を製造できる。
【０１３９】
以上のようにして形成された、図８（ｂ）に構造を示す第３の実施形態の半導体装置は、第１の実施形態の半導体装置と同様に、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４を含むゲート絶縁膜を有している。
【０１４０】
ここで、ＨｆＯ2 膜１０４は窒素を含まない高純度のＨｆＯ2 膜であるから、固定電荷の発生が極めて少ない。この結果、第２の実施形態の半導体装置と同等のＥＯＴを有し且つシリコン酸化膜をゲート絶縁膜として用いている半導体装置と比較すると、閾値電圧Ｖｔの違いはｐチャネル及びｎチャネルのいずれにおいても０．１Ｖ以内であり、誤差範範
囲内であった。
【０１４１】
また、第３の実施形態の半導体装置では、シリコン酸化膜１０３の上で且つＨｆＯ2 膜１０４の下に、ＨｆＯＮ膜１１１が形成されている。ＨｆＯＮ膜１１１は、エクステンション領域１０６及びソース・ドレイン領域１０８に不純物を導入する際等に、導入される不純物がシリコン酸化膜１０３及びチャネル領域等に導入されるのを防ぐ機能を有する。このようにして、ＨｆＯＮ膜１１１を形成することにより、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面において固定電荷が生じるのを抑制し、キャリア移動度の低下を抑制することができる。
【０１４２】
第３の実施形態の半導体装置は、ＥＯＴが最小で例えば１．３nmであるゲート絶縁膜を有している。また、ゲート電極１０５とシリコン基板１０１と間に１Ｖの電圧を印加した際のリーク電流は、膜厚１．３nmのシリコン酸化膜を用いる半導体装置の場合に比べて２桁以上小さい値となっていた。つまり、同じＥＯＴのシリコン酸化膜を有する半導体装置と比較して、リーク電流を２桁以上抑制している。
【０１４３】
以上のように、第３の実施形態の半導体装置は、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜１０４をゲート絶縁膜として利用している。これにより、ＨｆＯ2 膜１０４において、熱処理等における成膜不純物の外向拡散による欠陥の生成が抑制されている。このため、ＨｆＯ2 膜１０４中において導入不純物の拡散が抑制され、ＨｆＯ2 膜１０４中の固有電荷の発生が抑制されている。この結果、閾値電圧Ｖｔのシフト及びキャリア移動度の低下が抑制されている。
【０１４４】
また、ＨｆＯＮ膜１１１が形成されていることから、シリコン酸化膜１０３及びチャネル領域等に不純物が導入されるのを抑制することができ、ゲート絶縁膜中、ゲート絶縁膜とチャネル領域との界面及びゲート絶縁膜とゲート電極との界面において固定電荷を低減することができるため、キャリア移動度の低下を抑制している。
【０１４５】
また、第３の実施形態の半導体装置の製造方法においては、９９．９９９atomic％以上の純度を有するＨｆ金属をターゲットとして用いる反応性スパッタ法により、含有する炭素及びハロゲン元素の総量が０．１atomic％以下であるＨｆＯ2 膜を実現している。
【０１４６】
尚、第１、第２及び第３の実施形態において、半導体基板として、ｐ型のシリコン基板を用いている。しかし、これに限るものではなく、ｎ型のシリコン基板であっても良いし、他の基板を用いることもできる。
【０１４７】
また、第１、第２及び第３の実施形態において、ゲート電極１０５は、多結晶シリコン膜を用いて形成してる。しかし、多結晶シリコンの代わりにＳｉＧｅを用いても良く、このようにするとゲート電極の低抵抗化が可能となる。また、更に他の材料を用いることを除外するものではない。
【０１４８】
また、第１、第２及び第３の実施形態において、高誘電率絶縁膜である遷移金属化合物膜の材料としてＨｆ酸化物を使用した。しかし、Ｈｆの他に、ＺｒやＬａ、Ｃｅ、Ｐｒ、Ｎｄ及びＹ等の遷移金属を使用しても良い。また、遷移金属ではないが、Ａｌを用いて同様の効果を実現することも可能であり、いわゆる高誘電率絶縁材料と呼ばれる絶縁物を利用すれば、同様の効果が得られる。
【産業上の利用可能性】
【０１４９】
本発明の半導体装置は、高純度の遷移金属化合物膜を含むゲート絶縁膜を有し、リーク電流を低減すると共に閾値電圧のシフト及びキャリア移動度の低下を抑制する半導体装置
として有用である。
【図面の簡単な説明】
【０１５０】
【図１】本発明の第１の実施形態の半導体装置の構造を模式的に示す図である。
【図２】図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜１０５ａの形成までを模式的に示す断面図である。
【図３】図３（ａ）及び図３（ｂ）は、本発明の第１の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域１０８の形成までを模式的に示す断面図である。
【図４】ＨｆＯ2 膜を含むゲート絶縁膜を有する半導体装置において、ＨｆＯ2 膜中に残留する不純物量と閾値電圧のシフト量の関係を表す図である。
【図５】図５（ａ）〜図５（ｃ）は、本発明の第２の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜１０５ａの形成までを模式的に示す断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第２の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域１０８の形成までを模式的に示す断面図である。
【図７】図７（ａ）〜図７（ｃ）は、本発明の第３の実施形態の半導体装置の製造工程のうち、ゲート絶縁膜１０５ａの形成までを模式的に示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の第３の実施形態の半導体装置の製造工程のうち、ソース・ドレイン領域１０８の形成までを模式的に示す断面図である。
【符号の説明】
【０１５１】
１０１      シリコン基板
１０２      トレンチ分離領域
１０３      シリコン酸化膜
１０４      ＨｆＯ2 膜
１０５      ゲート電極
１０５ａ    多結晶シリコン膜
１０６      ｎ型エクステンション領域
１０７      側壁絶縁膜
１０８      ｎ型ソース・ドレイン領域
１０９      Ｈｆ金属膜
１１０      シリコン窒化膜
１１１      ＨｆＯＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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