(57)【要約】【課題】  レジスタ間でヒューズデータを確実に受け渡す。【解決手段】  ヒューズ回路２０〜２４は、それぞれレジスタ回路１０〜１４と接続され、内蔵されるヒューズに記録されてあるヒューズデータをレジスタ回路１０〜１４にそれぞれ出力する。レジスタ回路１５〜１９は、それぞれレジスタ回路１０〜１４から転送されるヒューズデータをそれぞれ保持する。論理回路３０は、レジスタ回路１５〜１９の出力に接続され、レジスタ回路１５〜１９に保持されるデータを用いて外部から入力されたアドレスが不良ビットを救済する救済アドレスに一致するかどうか等の情報を演算する。レジスタ回路１０と１１、１１と１２、・・１７と１８、１８と１９は、それぞれ接続され、隣り合うレジスタ回路間でヒューズデータが転送される。その際、隣り合うレジスタ回路同士は、セルフタイミングのハンドシェイク論理に従ってデータ転送を行うように動作する。【選択図】図１
2006155780.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズを内蔵するＮ（Ｎは自然数）個のヒューズ回路と、
前記Ｎ個のヒューズ回路とそれぞれ接続し、前記ヒューズに記録されているヒューズデータをそれぞれ読み込む第１〜第Ｎのレジスタ回路と、
前記第１〜第Ｎのレジスタ回路からそれぞれ転送される前記ヒューズデータを保持する第Ｎ＋１〜第２Ｎのレジスタ回路と、
前記第Ｎ＋１〜第２Ｎのレジスタ回路と接続し、各レジスタ回路に保持される前記ヒューズデータに対して所定の論理演算を行う論理回路と、
を備え、
前記第Ｋ（Ｋは、１〜２Ｎ−１の自然数）のレジスタ回路と前記第Ｋ＋１のレジスタ回路とが接続され、前記第Ｋのレジスタ回路から前記第Ｋ＋１のレジスタ回路にセルフタイミングのハンドシェイク論理に従って前記ヒューズデータが転送されることを特徴とする半導体装置。
【請求項２】
前記第Ｋのレジスタ回路は、データ送信要求信号を前記第Ｋ＋１のレジスタ回路に送り、前記データ送信要求信号に対応して前記第Ｋ＋１のレジスタ回路からデータ受付信号を受け取った場合に、保持している前記ヒューズデータを前記第Ｋ＋１のレジスタ回路に送り、さらにデータ送信終了信号を前記第Ｋ＋１のレジスタ回路に送り、前記データ送信終了信号に対応して前記第Ｋ＋１のレジスタ回路からデータ受領信号を受け取る機能を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第Ｋ＋１のレジスタ回路は、前記第Ｋのレジスタ回路から前記データ送信要求信号を受けた場合に、前記ヒューズデータが受け取れる状況にあれば前記データ受付信号を前記第Ｋのレジスタ回路に送り返し、前記データ送信終了信号を受けた場合に、前記ヒューズデータを受け取って保持し、前記データ受領信号を前記第Ｋのレジスタ回路に送り返す機能を有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のレジスタ回路に保持されているヒューズデータの、前記第Ｎ＋１のレジスタ回路への転送が電源立ち上げ後のＤＬＬ（Delay Locked Loop）のロックサイクル中に行われることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記Ｎ個のヒューズ回路と、前記第１〜第２Ｎのレジスタ回路と、前記論理回路とを複数組備え、それぞれの組毎に前記セルフタイミングのハンドシェイク論理に従って前記ヒューズデータが転送されることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ヒューズは、メモリに含まれる不良ビットに対応する救済アドレス情報を記録し、前記論理回路は、外部から入力されたアドレスに対して前記救済アドレス情報に基づいて前記不良ビットを救済するアドレス情報を演算することを特徴とする請求項１または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にヒューズなどの不揮発性記憶素子を有する半導体装置に関する。
【背景技術】
【０００２】
従来、ＲＡＭ（Random Access Memory）などの半導体メモリを備える半導体装置では、メモリに含まれる不良ビットを救済して歩留まりを向上させている。この際、不良ビットを救済するための救済アドレス情報の設定は、プログラム可能なヒューズ等によって行われる。そして、外部から入力されたアドレスが救済アドレスに一致する場合には、予備として設けられているメモリセルを使用するようにして不良ビットを救済する。
【０００３】
ところで、半導体メモリにおけるメモリアクセスの高速化の要求は、ますます高まってきている。アクセススピードを決める信号伝播経路のひとつが、ヒューズ等に記録された救済アドレス情報と外部から入力されたアドレスとを比較する信号経路である。この場合、アドレス比較を行わずに高速化を実現するためにシフト冗長が提案されている。シフト冗長ではメモリビットの選択線にスイッチを設け、選択線と外部入力アドレスとの関係を一つずつ隣にずらすことで不良ビットを信号経路から切り離すため、アドレス比較が不要となるものである。
【０００４】
不良ビット救済において、シフト冗長で不良メモリビットをきめ細かく救済するためには、救済単位を小さくする必要がある。この結果、メモリ全体で見ると救済単位数と各救済単位について救済アドレスを記録するヒューズの本数が膨大な数になってしまう。また、ヒューズの情報から生成される上記選択線のスイッチを制御する信号も数が多くなる。そこで、配線チャネル削減のためにスイッチとヒューズを隣接させるのが望ましい。しかし、隣接させるとヒューズがチップ全体に分散配置されてしまい、ヒューズ切断の際の位置合わせ等に要する時間が増えて、半導体記憶装置の製造コストが増加してしまう。
【０００５】
そこで配線チャネルを削減する手段を備える装置として、例えば特許文献１の半導体装置が開示されている。この半導体装置は、ヒューズをチップの１箇所にまとめ、ヒューズ信号を読み込むレジスタ群をヒューズに隣接させ、入力アドレス信号とヒューズ信号とを比較する比較回路中にレジスタ群を設け、両方のレジスタ群を離して配置する。そして、両方のレジスタ群を、１本のデータ信号線と、レジスタのリードライトを制御する１本のクロック信号とによってデイジーチェーンを構成し、配線チャネル数を削減するものである。
【０００６】
【特許文献１】特開２０００−１８２３９４号公報（図１）
【非特許文献１】ジャン・エム・ラベイ（Jan M. Rabaey）他著、「デジタル集積回路（Digital Integrated Circuits）」、プレンティスホール（Printice Hall）、２００２年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、レジスタ間のデータ受け渡しをクロックで制御しているため、データの受け渡しを確実にするための配慮が必要である。例えば、クロックには、一般にパワーオンリセット信号がオフすると起動するような発振器の出力が用いられる。この場合、通常パワーオンリセット信号がオフした時点では、電源電圧は通常の動作電圧レベルには達しておらず、クロックが定常状態になっていない可能性もあるので、レジスタ間のデータ受け渡しが確実に行われるかどうかを検証する必要がある。また、クロック信号によってレジスタにおけるデータ転送を同期的に行わせて安定に動作させるため、設計段階においてクロックの周波数やレジスタの配置位置、レジスタの駆動能力等を様々な条件でシミュレーションする必要がある。したがって、設計が必ずしも容易ではないという問題がある。
【０００８】
本発明の課題は、レジスタ間のヒューズデータ受け渡しの確実性を保証し、設計の容易な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一つのアスペクトに係る半導体装置は、ヒューズを内蔵するＮ（Ｎは自然数）個のヒューズ回路と、Ｎ個のヒューズ回路とそれぞれ接続し、ヒューズに記録されているデータをそれぞれ読み込む第１〜第Ｎのレジスタ回路と、第１〜第Ｎのレジスタ回路からそれぞれ転送されるデータを保持する第Ｎ＋１〜第２Ｎのレジスタ回路と、第Ｎ＋１〜第２Ｎのレジスタ回路と接続し、各レジスタ回路に保持されるデータに対して所定の論理演算を行う論理回路と、を備える。第Ｋ（Ｋは、１〜２Ｎ−１の自然数）のレジスタ回路と第Ｋ＋１のレジスタ回路とが接続され、第Ｋのレジスタ回路から第Ｋ＋１のレジスタ回路にセルフタイミングのハンドシェイク論理に従ってデータが転送される。
【発明の効果】
【００１０】
本発明によれば、クロックを用いることなく、レジスタ回路同士をセルフタイミングのハンドシェイク論理で接続するので、クロックの周波数やレジスタ回路の配置位置等に制約されることなくレジスタ回路間のヒューズデータの授受が確実となる。したがって、様々な条件でデータ授受の確実性を確認する必要がなくなり、設計の工数を削減することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係る半導体装置は、Ｎ個（図１ではＮ＝５である）のヒューズ回路（図１の２０〜２４）と、２Ｎ個のレジスタ回路（図１の１０〜１９）と、論理回路（図１の３０）とを備える。Ｎ個のヒューズ回路は、それぞれ第１〜第Ｎのレジスタ回路と接続され、内蔵されるヒューズに記録されてあるデータ（ヒューズデータ）をレジスタ回路にそれぞれ出力する。第Ｎ＋１〜第２Ｎのレジスタ回路は、それぞれ第１〜第Ｎのレジスタ回路から転送されるヒューズデータをそれぞれ保持する。論理回路は、第Ｎ＋１〜第２Ｎのレジスタ回路と接続され、各レジスタ回路に保持されるデータに対して所定の論理演算を行う。第Ｋのレジスタ回路と第Ｋ＋１のレジスタ回路とが接続され、第Ｋのレジスタ回路から第Ｋ＋１のレジスタ回路にヒューズデータが転送される。
【００１２】
以上のように構成される半導体装置において、レジスタ回路は、隣り合うレジスタ回路同士とハンドシェイク論理に従ってデータ転送を行うように動作する。ハンドシェイク論理において、まずデータの発信側（第Ｋのレジスタ回路）がデータ送信要求信号を受信側（第Ｋ＋１のレジスタ回路）に送り、受信側がデータ送信要求信号を受けて、データが受け取れる状況にあればデータ受付信号を送信側に送り返す。発信側は、データ受付信号を受けて初めてデータを送り、さらにデータ送信終了信号を受信側に送る。受信側がデータ送信終了信号を受けてデータを受け取り、データ受領信号を送信側に送り返す。このようなシーケンスで動作するため、データ授受の確実性が保証される。
【実施例】
【００１３】
図１は、本発明の実施例に係る半導体装置の構成を示すブロック図である。半導体装置は、レジスタユニット１０〜１９、ヒューズ回路２０〜２４、論理回路３０、分周回路４０を備える。なお、半導体装置は、他にもメモリアレイやメモリアレイのリードライトに関する回路等の様々な回路を含むが、本発明に関わらないので、その説明を省く。
【００１４】
レジスタユニット１０〜１９は、ヒューズ本数（ここでは５本）の２倍の数だけ存在し、直列に接続される。先頭の半分のレジスタユニット１０〜１４は、それぞれヒューズ回路２０〜２４と接続し、ヒューズ回路２０〜２４からそれぞれヒューズの情報を入力して読み取る。なお、ヒューズ回路２０〜２４には、予めレーザートリミングや高電圧印加でプログラミング可能な電気ヒューズによって、例えばメモリセル中の不良ビットを救済するための救済アドレス情報等を記録しておく。
【００１５】
また、後ろの半分のレジスタユニット１５〜１９は、それぞれの出力が論理回路３０に接続され、論理回路３０は、レジスタユニット１５〜１９の保持するデータの内容に対して所定の論理演算を行う。例えば、外部から入力されたアドレスが不良ビットを救済する救済アドレスに一致するかどうか等の情報を演算する。
【００１６】
先頭のレジスタユニット１０のＲＩ端子には、外部クロック信号ＣＬＫを分周回路４０で分周したクロック信号ＣＬ０が入力され、データ授受のトリガーとして使用される。なお、トリガーには内部に設けた発振器の出力を用いるようにしてもよい。ここでクロック信号ＣＬ０は、あくまでも先頭のレジスタユニット１０のトリガーとして使われるのであって、後続のレジスタユニット１１〜１９が全てクロック信号ＣＬ０に同期してデータ授受を行うわけではない。すなわち、レジスタユニット１０〜１９は、隣接のレジスタユニットとのデータの授受において、外部クロックを用いないハンドシェイク論理によって保持しているデータを順繰りに送るように動作する。
【００１７】
次に、レジスタユニット１０〜１９の構成について説明する。図２は、レジスタユニットの構成を示す回路ブロック図である。レジスタユニット１ｎ（ｎは０〜９）は、一種のフリップフロップ回路から構成されるマラーＣユニット５１ａ、５１ｂ、ラッチ回路５２を備える。端子ＳＩは、ラッチ回路５２の一方の入力端に接続される。端子ＲＩは、マラーＣユニット５１ａの一方の入力端ａに接続される。マラーＣユニット５１ａの出力端は、端子ＡＯ、マラーＣユニット５１ｂの一方の入力端ａ、ラッチ回路５２の他方の入力端に接続される。マラーＣユニット５１ｂの出力端は、マラーＣユニット５１ａの他方の入力端ｂに接続される。ラッチ回路５２の一方の出力端は、端子ＳＯに、他方の出力端は、端子ＲＯに接続される。端子ＡＩは、マラーＣユニット５１ｂの他方の入力端ｂに接続される。なお、ここでは簡単のため、図中には明示されていないが、マラーＣユニット５１ａ、５１ｂにはリセット端子ＲＳＴＢがあり、ラッチ回路５２にはヒューズからの入力を受ける端子ＦＵＳＥとリセット端子ＲＳＴＢがあり、これらについては後述する。
【００１８】
図３は、マラーＣユニットの構成を示す回路図である。マラーＣユニットは、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４を備える。入力端子ａは、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端とインバータ回路ＩＮＶ２の入力端に接続される。また、入力端子ｂは、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端とインバータ回路ＩＮＶ１の入力端に接続される。インバータ回路ＩＮＶ１の出力端は、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端に接続され、インバータ回路ＩＮＶ２の出力端は、ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端に接続される。ＮＡＮＤ回路ＮＡＮＤ１の出力端は、ＮＡＮＤ回路ＮＡＮＤ３の一方の入力端に接続され、ＮＡＮＤ回路ＮＡＮＤ２の出力端は、ＮＡＮＤ回路ＮＡＮＤ４の一方の入力端に接続され、ＮＡＮＤ回路ＮＡＮＤ３の出力端は、ＮＡＮＤ回路ＮＡＮＤ４の他方の入力端に接続され、ＮＡＮＤ回路ＮＡＮＤ４の出力端は、ＮＡＮＤ回路ＮＡＮＤ３の他方の入力端に接続される。さらに、リセット端子ＲＳＴＢが、ＮＡＮＤ回路ＮＡＮＤ４のさらに他の入力端に接続される。このような構成のマラーＣユニットは、入力端子ａ、ｂのレベルがそれぞれ（Ｈ、Ｌ）（Ｈ、Ｈ）（Ｌ、Ｌ）（Ｌ、Ｈ）の時に出力端子ｃのレベルは、Ｈ、前値保持、前値保持、Ｌとなるように動作する。すなわち、２つの入力端子ａ、ｂのレベルが等しい場合に出力レベルが前値保持となる。また、ＲＳＴＢ端子は、データ転送を最初からやり直す場合、マラーＣユニットの状態を初期状態に戻してデータの送受信を再開するために用いられる。なお、マラーＣユニット（MULLER-C）については、例えば非特許文献１に記載されている。
【００１９】
図４は、ラッチ回路５２の構成を示す回路図である。ラッチ回路５２は、インバータ回路ＩＮＶ１１〜ＩＮＶ２４、遅延素子ＤＬＹを備える。なお、インバータ回路ＩＮＶ１１、ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ１５、ＩＮＶ１６、ＩＮＶ１７、ＩＮＶ１９、ＩＮＶ２３は、イネーブル端子のついたインバータ回路であって、端子ＣＰがＬレベル、端子ＣＮがＨレベルの時に出力ＯＵＴがアクティブとなる。端子ＡＯの信号ＡＣＫは、インバータ回路ＩＮＶ２０で反転され、信号ＡＣＫがＬレベルにある時にインバータ回路ＩＮＶ１１、ＩＮＶ１６、ＩＮＶ１７、がアクティブとなり、信号ＡＣＫがＨレベルにある時にインバータ回路ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ１９がアクティブとなる。インバータ回路ＩＮＶ１２、ＩＮＶ１３、インバータ回路ＩＮＶ１５、ＩＮＶ１６、およびインバータ回路ＩＮＶ１８、ＩＮＶ１９は、それぞれフリップフロップを構成し、信号ＡＣＫがＬレベル、Ｈレベルを繰り返す毎にデータがそれぞれのフリップフロップによって転送され、端子ＳＩから端子ＳＯに転送される。
【００２０】
一方、信号ＲＳＴＢがＬレベルの期間は、インバータＩＮＶ１５がアクティブにならず、インバータＩＮＶ２３がアクティブとなって、インバータＩＮＶ１５とインバータＩＮＶ２３から構成されるマルチプレクサがヒューズからの入力信号ＦＵＳＥを受け入れる方向に切り替わっているため、データの転送は行われない。信号ＲＳＴＢとしては、電源立ち上げ時に発生するパワーオンリセット信号や、外部からＤＬＬ（Delay Locked Loop）のリセットを行う信号などを使用する。信号ＲＳＴＢがＨレベルにもどると、信号ＡＣＫが発生するごとに端子ＳＩから端子ＳＯにデータが順繰りに送られる。なお、端子ＲＯから出力される次段ラッチへのデータ送信要求信号ＲＥＱは、端子ＡＯから入力される信号ＡＣＫをインバータＩＮＶ２０、遅延素子ＤＬＹ、インバータＩＮＶ２１を介して一定時間遅延させた信号である。
【００２１】
次に、以上述べたように構成されるレジスタユニットにおけるハンドシェイク論理に従ったデータ授受の方法について説明する。図５は、二つの図２に示したレジスタユニットを直列接続した場合のブロック図である。また、図６は、二つのレジスタユニット間での信号のやり取りを表すタイムチャートである。通常のデータ授受では、データ送信要求信号ＲＥＱ０がＬレベルからＨレベルに遷移した時、レジスタユニットのデータ受け入れが可能な場合、信号ＡＣＫＭ０はＬレベルのため、データ受け入れ信号ＡＣＫ０がＨレベルになって（立ち上がって）、信号ＳＩ０のデータがラッチ回路５２にラッチされる。同時にデータの受け入れは、不可になるため信号ＡＣＫＭ０がＨレベルになる。データのラッチが終わると、ラッチ回路５２は、次のレジスタユニットにデータ送信要求信号ＲＥＱ１を送る。
【００２２】
次のレジスタユニット１ｎ＋１のデータ受け入れが可能な場合は、信号ＡＣＫＭ１はＬレベルであるので、データ受け入れ信号ＡＣＫ１がＨレベルになり、端子ＳＩ１のデータをラッチ回路５２にラッチする。同時にデータの受け入れが不可になるため、信号ＡＣＫＭ１がＨレベルになる。信号ＲＥＱ０がＬレベルにもどると、信号ＡＣＫＭ０がＨレベルのため信号ＡＣＫ０はＬレベルにもどる。このとき信号ＡＣＫ１がＨレベルなので信号ＡＣＫＭ０がＬレベルにもどり、次のデータの受け入れが可能となる。また信号ＡＣＫ０がＬレベルになると信号ＲＥＱ１もＬレベルにもどり、信号ＡＣＫＭ１をＬレベルにもどし、初期状態に戻る。
【００２３】
一方、図７に示すように、仮にデータ送信要求信号ＲＥＱ１がＨレベルになっても、何らかの理由によりデータ受け入れ信号ＡＣＫ１が戻ってこないでＬレベルに固定された場合を想定する。この場合、信号ＡＣＫＭ０もＨレベルに固定されるため、信号ＲＥＱ０がＬレベルに戻ったときに信号ＡＣＫ０もＬレベルに戻り、それ以降Ｌレベルに固定されるというように連鎖的に反応し、データの送受信が全て停止する。そして、信号ＡＣＫ１がＨレベルになった段階で初めてデータの送受信が再開するように動作する。
【００２４】
以上のようにレジスタユニット１０〜１９は、隣り合うレジスタユニットとセルフタイミングのハンドシェイク論理に基づいてデータ転送を行うので、確実に転送が行われる。
【００２５】
次に、レジスタユニットを多段に直列接続した場合のシミュレーション例について説明する。図８は、レジスタユニットを１０段直列接続した場合のシミュレーション結果波形を示す図である。図８において、信号ＲＥＱ｛ｎ｝（ｎ＝０〜８）は、各レジスタユニットから出力されるデータ送信要求信号であり、信号ＲＥＱ｛０｝が初段、信号ＲＥＱＯＵＴが最終段の信号である。信号ＲＥＱＩＮは、外部クロックを分周したクロックであり、レジスタユニット初段に入力される。信号ＲＥＱＩＮが連続的にクロック動作しているにもかかわらず、各信号ＲＥＱは、最終段の信号ＲＥＱＯＵＴが１回、信号ＲＥＱ｛８｝が２回しか動作しておらず、最終段にデータが転送された段階でデータ転送が順次停止していることが分かる。そして、信号ＲＳＴＢを入力する（ローレベルのパルスを与える）ことにより、データ転送が再開している。
【００２６】
次に、本実施例を適用する半導体メモリのレイアウトについて説明する。図９は、本実施例におけるヒューズデータ転送を用いる場合の半導体メモリのレイアウトを示す図である。図９において、メモリアレイ領域Memory Arreyが１６箇所配置され、メモリアレイ領域に近接してＸデコーダ領域ＸＤＥＣ及びＹデコーダ領域ＹＤＥＣが配置される。また、Ｘデコーダ領域ＸＤＥＣ及びＹデコーダ領域ＹＤＥＣに近接して、レジスタ領域Ｒｅｇが配置される。このレジスタ領域Ｒｅｇの一部に、ヒューズデータ転送のためのレジスタユニット列が配置される。また、ヒューズ領域ＦＵＳＥは、チップ中央部に一つにまとめられて、ヒューズ回路とヒューズ回路に接続されるレジスタユニット列が配置される。本実施例に基づくヒューズデータ転送を行うことで、レジスタ領域Ｒｅｇとヒューズ領域ＦＵＳＥとは、離れた位置にあっても、レジスタユニット間をハンドシューク論理でデータ転送することで、データ転送を確実に行うことができる。また、本発明では全てのレジスタユニットをハンドシューク論理で直列接続にしているため、配線チャネルの増加を伴うことなくヒューズを一箇所のヒューズ領域ＦＵＳＥにまとめて配置することができる。この結果、位置合わせ回数やスキャンパスの削減によってヒューズ切断時間の削減が可能となる。またヒューズを集中配置することでレイアウト面積の削減も可能となる。
【００２７】
一方、本発明を用いない場合には、図１１に示すように配線チャネルを削減するためにはヒューズ領域ＦＵＳＥをＸデコーダ領域ＸＤＥＣ及びＹデコーダ領域ＹＤＥＣの真横に置いていた。このため配置が制約され、設計の自由度が損なわれると共に、ヒューズ領域が分散され、レイアウト面積が増大していた。
【００２８】
ところで、先に説明したレジスタユニットでは、ヒューズデータの転送をＤＬＬのロック時間内に行うことで、チップのユーザがヒューズデータ転送時間を考慮する必要をなくすことを想定している。そのため、直列接続できるレジスタユニットの数の上限がロック時間によって限定されてしまう。そこで、レジスタユニット列をグループ分けし、各グループ内のレジスタユニットのみを直列接続することで、規定時間内にデータ転送を終了させることができる。図１０に、このグループ分けしたレジスタユニット列の接続パスの配置例を示す。図１０では、ヒューズ領域ＦＵＳＥを一箇所にまとめ、ヒューズ領域ＦＵＳＥ内のヒューズ回路とレジスタユニットを８グループに分けて８本の接続パスＰ１〜Ｐ８を引き出して、それぞれレジスタ回路配置領域Ｒｅｇ（レジスタユニット列が配置される）を通過させて、不図示の所定の論理回路に配線している。このようにヒューズ回路とレジスタユニット列を複数のグループに分けて配置することでヒューズデータの転送をＤＬＬのロック時間等の所定時間内に収めることができる。
【００２９】
なお、以上の説明ではシフト冗長を例に示したが、それ以外のヒューズ、例えば電源電圧のトリミングやタイミング調整用などのヒューズデータの転送にも本発明の技術を同様に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例に係る半導体装置の構成を示すブロック図である。
【図２】レジスタユニットの構成を示す回路ブロック図である。
【図３】マラーＣユニットの構成を示す回路図である。
【図４】ラッチ回路の構成を示す回路図である。
【図５】二つのレジスタユニットを直列接続した場合のブロック図である。
【図６】二つのレジスタユニット間での信号のやり取りを表すタイムチャートである。
【図７】二つのレジスタユニット間での信号のやり取りを表す他のタイムチャートである。
【図８】レジスタユニットを１０段直列接続した場合のシミュレーション結果波形を示す図である。
【図９】本実施例におけるヒューズデータ転送を用いる場合の半導体メモリのレイアウトを示す図である。
【図１０】グループ分けしたレジスタユニット列の接続パスの配置例を示す図である。
【図１１】従来のヒューズ領域を分散配置した時の半導体メモリのレイアウトを示す図である。
【符号の説明】
【００３１】
１０〜１９  レジスタユニット
２０〜２４  ヒューズ回路
３０  論理回路
４０  分周回路
５１ａ、５１ｂ  マラーＣユニット
５２  ラッチ回路
ＤＬＹ  遅延素子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１〜２４  インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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