(57)【要約】      （修正有）【課題】縦型半導体素子のＦＣ構造パッケージを小型／薄型化することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１と、前記半導体基板１表面上に形成される半導体層２と、前記半導体層２に形成される活性領域と、前記半導体層２上に形成され、前記活性領域に接続された第1の電極９と、前記半導体基板１に接続され、前記半導体層２上に引き出されるトレンチ形状の第２の電極１０を備えた縦型半導体素子と、この縦型半導体素子の前記第１の電極９及び第２の電極１０に接続されるバンプ電極と、前記縦型半導体素子の前記半導体基板１裏面に密着される放熱板を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面上に形成される半導体層と、
前記半導体層に形成される活性領域と、
前記半導体層上に形成され、前記活性領域に接続された第1の電極と、
前記半導体基板に接続され、前記半導体層上に引き出されるトレンチ形状の第２の電極を備えた縦型半導体素子と、
この縦型半導体素子の前記第１の電極及び第２の電極に接続されるバンプ電極と、
前記縦型半導体素子の前記半導体基板裏面に密着される放熱板を備えることを特徴とする半導体装置。
【請求項２】
前記第２の電極は、半導体素子の外周の少なくとも一部に沿って形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
実装基板にフリップチップ実装されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
縦型半導体素子を備える半導体装置の製造方法であって、
半導体基板表面上に半導体層を形成する工程と、
前記半導体層に活性領域を形成する工程と、
前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、
前記半導体層から前記半導体基板に到達するトレンチを形成する工程と、
前記トレンチ内に電極材料を埋め込み、第２の電極を形成する工程と、
前記第１の電極及び第２の電極にバンプ電極を接続する工程と、
前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法。
【請求項５】
縦型半導体素子を備える半導体装置の製造方法であって、
半導体基板表面上に半導体層を形成する工程と、
前記半導体層に活性領域を形成する工程と、
前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの底部にイオン注入を行う工程と、
注入された前記イオンを拡散処理により前記半導体基板に到達させる工程と、
前記トレンチ内に電極材料を埋め込み、第２の電極を形成する工程と、
前記第１の電極及び第２の電極にバンプ電極を接続する工程と、
前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパワー半導体の実装構造に係り、特にフリップチップ構造のパッケージに用いられる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、パワー半導体素子等の実装方法として、フリップチップ（以下ＦＣ）実装が用いられている。例えば、図１４に示すように、Ｎ＋半導体基板１０１上に形成されたＮ−半導体層１０２表面に、Ｐベース領域１０３、Ｎ＋ソース領域１０４、トレンチゲート１０５から構成される活性領域（能動素子領域）及び、ゲート配線１０７と、これらを分離する絶縁膜１０６、及びゲート電極１０８、ソース電極１０９、チャネルストッパ１１７が形成された縦型ＭＯＳＦＥＴにおいて、図１５に示すように、活性領域が形成された面を実装基板１１８に対向させ、ゲート電極、ソース電極上に形成されたバンプ１１１、１１２等により接続する実装方法であり、従来の金ワイヤーによる接続と比較して、寄生容量や寄生インダクタンスを抑えることができるというものである。
【０００３】
このようなＦＣ構造のパッケージにおいて、素子で発生した熱は、半導体基板側１０１に設置され、ドレイン電極となる放熱板１１４より放出される（例えば特許文献１参照）。
【０００４】
近年、機器の小型化に伴い、このようなＦＣ構造のパッケージにおいても、小型／薄型化が要求されている。縦型ＭＯＳＦＥＴなどの縦型デバイスは、横型と比較して、集積度が高く、低Ｒｏｎに有利な構造であるが、裏面から電極を取る構造であるため、放熱板から裏面電極を取る必要がある。
【０００５】
しかしながら、裏面電極を基板に装着するためには、素子自体より放熱板（裏面電極）を大きくする必要があり、また、電極に要求される強度を得るためには、放熱板（裏面電極）がある程度の厚さを有すること必要である。従って、パッケージサイズが大きくなり、実装時のパッケージスペースを大きく取る必要があった。
【特許文献１】特開２００２−１１０８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、縦型半導体素子のＦＣ構造パッケージを小型／薄型化することが可能な半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板表面上に形成される半導体層と、前記半導体層に形成される活性領域と、前記半導体層上に形成され、前記活性領域に接続された第1の電極と、前記半導体基板に接続され、前記半導体層上に引き出されるトレンチ形状の第２の電極を備えた縦型半導体素子と、この縦型半導体素子の前記第１の電極及び第２の電極に接続されるバンプ電極と、前記縦型半導体素子の前記半導体基板裏面に密着される放熱板を備えることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、縦型半導体素子を備える半導体装置の製造方法であって、半導体基板表面上に半導体層を形成する工程と、前記半導体層中に活性領域を形成する工程と、前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、前記半導体層から前記半導体基板に到達するトレンチを形成する工程と、前記トレンチ内に電極材料を埋め込み、第２の電極を形成する工程と、前記第１の電極及び第２の電極にバンプ電極を接続する工程と、前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の一態様によれば、縦型半導体素子を備える半導体装置の製造方法であって、半導体基板表面上に半導体層を形成する工程と、前記半導体層中に活性領域を形成する工程と、前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、前記半導体層にトレンチを形成する工程と、前記トレンチの底部にイオン注入を行う工程と、注入された前記イオンを拡散処理により前記半導体基板に到達させる工程と、前記トレンチ内に電極材料を埋め込み、第２の電極を形成する工程と、前記第１の電極及び第２の電極にバンプ電極を接続する工程と、前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一実施態様によれば、縦型半導体素子のＦＣ構造パッケージを小型／薄型化することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
（実施形態１）
図１に本実施形態の縦型ＭＯＳＦＥＴを備えた半導体装置の構造を示す上面図を、図２にそのＡ−Ａ’断面図を、図３にパッケージ構造を示す。図に示すように、Ｎ＋半導体基板１上にＮ−半導体層（エピタキシャル層）２が形成されたペレット表面に、Ｐベース領域３が形成されている。このＰベース層３表面には、Ｎ＋ソース領域４と、これを突き抜けるようにＮ−半導体層２に到達するトレンチゲート５が形成されている。そして、これらにより構成される活性領域（能動素子領域）は、各電極と接続されている。トレンチゲート５は、図2の断面図においては図示されていないが、絶縁膜６ａ上に形成されたゲート配線７を介してゲート電極８と接続されている。このトレンチゲート５上には絶縁膜６ｂが形成され、ゲート配線７上には絶縁膜６ｃが形成されており、これらの上部にはＰベース領域３及びＮ＋ソース領域４と接続するソース電極９が形成されている。さらに、ペレットの外周部には、Ｎ−半導体層２表面からＮ−半導体層２を突き抜けてＮ＋半導体基板１に到達するドレイン電極１０が形成されている。そして、各電極が形成されたペレット表面に、これら各電極と接続されるＡｕＷｉｒｅ（バンプ）１１、１２、１３が形成され、Ｎ＋半導体基板１側には放熱板１４が密着されている。
【００１３】
このような半導体装置は、以下のようにして形成される。図４に示すように、先ず、Ｎ＋半導体基板１上にＮ−半導体層２をエピタキシャル成長させる。ついで、絶縁膜６ａ’を形成し、所定パターンのマスクを用いて、所定領域にｐ型不純物を注入、熱拡散してＰベース領域３を形成し、さらに所定パターンのマスクを用いて、Ｐベース領域３の所定領域にｎ型不純物を注入、熱拡散してＮ＋ソース領域４を形成する。
【００１４】
次いで、図５に示すように、所定パターンのマスクを用いて、エッチングすることにより、Ｎ＋ソース領域４の所定領域からＰベース領域３を貫通し、Ｎ−半導体層２に到達するトレンチ５’を形成する。このとき、同時に、ペレットの外周に沿って、Ｎ−半導体層２表面からＮ＋半導体基板１に到達するトレンチ１０’を形成する。
【００１５】
次いで、図６に示すように、トレンチ５’内にゲート酸化膜（図示せず）を形成した後、不純物を添加したポリシリコン膜を形成する。これにより、トレンチ５’内を埋め込み、これをエッチバックすることにより、トレンチゲート５を形成する。そして、所定パターンに形成された絶縁膜６ａ上にゲート配線層７を形成し、さらに、ペレット外周に形成されたトレンチ１０’内部を埋め込み、ドレイン電極１０を形成する。さらに、絶縁膜６ｂ、６ｃを形成し、Ｐベース領域３及びＮ＋ソース領域４上に、所定パターンのマスクを形成して開口部を形成する。
【００１６】
そして、Ａｌ層を形成し、これをパターニングすることにより、図1、２に示すように、ゲートに接続するゲート電極８と、Ｐベース領域３及びＮ＋ソース領域４に接続するソース電極９を形成して、縦型ＭＯＳＦＥＴ構造の素子が形成される。
【００１７】
そして、ゲート電極８、ソース電極９、ドレイン電極１０上に、図３に示すように、夫々ＡｕＷｉｒｅ（バンプ）１１、１２、１３を形成し、さらに、Ｎ＋半導体基板１裏面に放熱板１４を密着させることにより半導体装置が形成され、実装基板（図示せず）にＦＣ実装される。
【００１８】
本実施形態によると、裏面（Ｎ＋半導体基板側）に電極を取る必要がないため、リード分実装面積を縮小することが可能となる。また、リード引き回しの必要がなく、放熱板の強度は要求されないため、放熱板を薄化することが可能となる。
【００１９】
（実施形態２）
実施形態１と同様であるが、ドレイン電極のトレンチ構造が異なっている。すなわち、図７、８に示すように、ドレイン電極３０はＮ−半導体層２２に形成されており、Ｎ＋半導体基板２１中にドレイン電極３０と接続する高濃度の拡散領域３５が形成されている。
【００２０】
このような構造は実施形態１と同様に形成される。先ず、図９に示すように、実施形態1と同様に、Ｎ＋半導体基板２１上のＮ−半導体層２２にＰベース領域２３、Ｎ＋ソース領域２４より構成される活性領域（能動素子領域）が形成されたペレットにおいて、Ｎ＋ソース領域２４の所定領域からＰベース領域２３を貫通し、Ｎ−半導体層２２に到達するトレンチ２５’と、ペレットの外周部において、実施形態１と同様にＮ−半導体層２にトレンチを形成する。このとき、トレンチ３０’底部は必ずしもＮ＋半導体基板２１中に到達する必要はない
そして、図１０に示すように、高濃度のＮ＋（Ｐ及び／又はＡｓ）をトレンチ３０’底部にイオン注入し、拡散によりＮ＋半導体基板中に拡散領域３５を形成する。そして、図１１に示すように、不純物を添加したポリシリコン膜を形成し、トレンチ２５’内を埋め込み、エッチバックすることにより、トレンチゲート２５を形成する。そして、所定パターンに形成された絶縁膜２６ａ上にゲート配線２７を形成し、さらに、トレンチ３０’内に電極化したＮ＋層を埋め込み、ドレイン電極３０を形成する。さらに、絶縁膜２６ｂ、２６ｃを形成し、Ｐベース領域２３及びＮ＋ソース領域２４上に、所定パターンのマスクを形成して開口部を形成する。
【００２１】
さらに、実施形態1と同様に、Ａｌ層を形成し、これをパターニングすることにより、図７に示すように、ゲートに接続するゲート電極２８と、Ｐベース領域２３及びＮ＋ソース領域２４に接続するソース電極２９を形成して、縦型ＭＯＳＦＥＴ構造の素子が形成される。
【００２２】
そして、ゲート電極２８、ソース電極２９、ドレイン電極３０上に、図８に示すように、夫々ＡｕＷｉｒｅ（バンプ）３１、３２、３３を形成し、Ｎ＋半導体基板２１裏面に放熱板３４を密着させることにより半導体装置が形成され、実装基板（図示せず）にＦＣ実装される。
【００２３】
本実施形態により、実施形態1と同様の効果を得ることが可能となる。
【００２４】
これら実施形態において、Ｎチャンネル型ＭＯＳＦＥＴ構造としているが、全ての導電型を反転させたＰチャンネル型ＭＯＳＦＥＴ構造を用いることも可能である。また、縦型半導体素子として縦型ＭＯＳＦＥＴを用いたが、活性領域の形成されない半導体基板裏面側に電極を取り、縦方向の電流により駆動する半導体装置であれば、適用することができる。例えば、縦型ＩＧＢＴ、縦型ＳＢＤ等に適用することができる。
【００２５】
また、ドレイン電極１０、３０のトレンチの位置は、活性領域の形成されていない領域であれば特に限定されないが、素子の面積を有効に利用するためには、ダイシングラインとなるペレット外周領域に形成することが好ましい。そして、その形状は、図１に示すように、外周全域に連続していても、図１２に示すように、横方向（或いは縦方向）のみに形成されていても、図１３に示すように、一定間隔に分離されていても良い。
【００２６】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様における縦型ＭＯＳＦＥＴの構造を示す上面図。
【図２】本発明の一態様における縦型ＭＯＳＦＥＴの構造を示す断面図。
【図３】本発明の一態様におけるパッケージ構造を示す図。
【図４】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図５】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図６】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図７】本発明の一態様における縦型ＭＯＳＦＥＴの構造を示す断面図。
【図８】本発明の一態様におけるパッケージ構造を示す図。
【図９】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図１０】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図１１】本発明の一態様における縦型ＭＯＳＦＥＴの製造工程を示す図。
【図１２】本発明の一態様における縦型ＭＯＳＦＥＴの構造を示す上面図。
【図１３】本発明の一態様における縦型ＭＯＳＦＥＴの構造を示す上面図。
【図１４】従来の縦型ＭＯＳＦＥＴの構造を示す断面図。
【図１５】従来のパッケージ構造を示す断面図。
【符号の説明】
【００２８】
１、２１、１０１  Ｎ＋半導体基板、２、２２、１０２  Ｎ−半導体層（エピタキシャル層）、３、２３、１０３  Ｐベース領域、４、２４、１０４  Ｎ＋ソース領域、５、２５、１０５  トレンチゲート、５’、１０’、２５’、３０’  トレンチ  ６、２６、１０６  絶縁膜  ７、２７、１０７  ゲート配線、８、２８、１０８  ゲート電極、９、２９、１０９  ソース電極、１０、３０、１１０  ドレイン電極、１１、１２、１３、３１、３２、３３、１１１、１１２  ＡｕＷｉｒｅ（バンプ）、１４、３４、１１４  放熱板、３５  拡散領域、１１７  チャネルストッパ、１１８  実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006173321.tif 000015
【図１４】
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【図１５】
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