(57)【要約】【課題】  消費電流を抑制しつつ、電源電圧より高いアナログ入力信号を扱うことのできるＡＤコンバータＬＳＩを実現する。【解決手段】  本発明のＡＤコンバータＬＳＩは、入力信号の電圧を分圧して分圧信号として出力する分圧手段と、前記入力信号によって前記分圧手段に流れる入力電流を制御信号に基づいて遮断する遮断用スイッチ素子と、前記分圧信号をサンプリングおよび量子化してデジタルデータとして出力するアナログ−デジタル変換手段を備え、前記アナログ−デジタル変換手段のサンプリング期間を除いて、前記入力電流を遮断するよう前記遮断用スイッチ素子の前記制御信号が生成されることを特徴とする。【選択図】  図１
2006024975.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧を分圧して分圧信号として出力する分圧手段と、
前記入力信号によって前記分圧手段に流れる入力電流を制御信号に基づいて遮断する遮断用スイッチ素子と、
前記分圧信号をサンプリングおよび量子化してデジタルデータとして出力するアナログ−デジタル変換手段を備え、
前記アナログ−デジタル変換手段のサンプリング期間を除いて、前記入力電流を遮断するよう前記遮断用スイッチ素子の前記制御信号が生成されることを特徴とするＡＤコンバータＬＳＩ。
【請求項２】
前記分圧手段は、抵抗分割により前記入力信号を分圧することを特徴とする請求項１に記載のＡＤコンバータＬＳＩ。
【請求項３】
前記分圧手段は、
前記入力信号が供給される第１の入力端子と、
前記遮断用スイッチ素子に接続される第２の入力端子と、
前記分圧信号が出力される出力端子と、
制御信号によって電流路を導通状態または非導通状態に設定する選択用スイッチ素子と、
前記選択用スイッチ素子および前記選択用スイッチ素子の電流路に直列に接続された抵抗素子からなる抵抗回路と、
前記第１の入力端子および前記出力端子の間に、互いに並列に接続された複数の前記抵抗回路と、
前記第２の入力端子および前記出力端子の間に、互いに並列に接続された複数の前記抵抗回路を有し、
前記選択用スイッチ素子の前記制御信号に基づいて、前記分圧信号の出力値を変更することを特徴とする請求項１に記載のＡＤコンバータＬＳＩ。
【請求項４】
前記選択用スイッチ素子の前記制御信号を外部から受信するための接続端子が設けられていることを特徴とする請求項３に記載のＡＤコンバータＬＳＩ。
【請求項５】
前記アナログ−デジタル変換手段は、逐次比較方式により前記デジタルデータを生成することを特徴とする請求項１に記載のＡＤコンバータＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧より高いアナログ入力信号を扱うことのできるＡＤコンバータＬＳＩに関する。
【背景技術】
【０００２】
電源電圧より高いアナログ入力信号をＡＤ（Analog-Digital）変換する従来のＡＤコンバータＬＳＩでは、入力信号を降圧する分圧回路を必要とする。
【０００３】
このような入力分圧回路の実装として、例えば、抵抗分割により入力信号を降圧する方法が特許文献１に記載されている。
【０００４】
しかし、抵抗分割による降圧回路をＬＳＩ内部に実装すると、入力信号により発生する入力電流がＬＳＩ内部を流れるために、ＬＳＩの消費電流が大幅に増加するという問題があった。この消費電流の増加はＬＳＩ内部の発熱を増加させ、場合によっては、ＬＳＩの動作温度が設計時に想定した温度範囲を著しく超えてしまい、速度低下や変換精度の低下などを引き起こす原因となっていた。
【０００５】
特に、近年、半導体製造技術の微細化が急速に進展し、ＬＳＩの電源電圧が低下する傾向にあり、アナログ入力信号と電源電圧の電圧差はますます拡大していく傾向にある。このため、入力信号による消費電流の増加が、ＬＳＩの熱破壊を引き起こすという問題も想定される。
【０００６】
また、抵抗分割による降圧では、分圧比があらかじめ設定されるため、用途ごとのアナログ入力信号のダイナミックレンジに柔軟に対応できない、という問題もあった。
【特許文献１】公開実用新案平４−８５８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、消費電流を抑制しつつ、電源電圧より高いアナログ入力信号を扱うことのできるＡＤコンバータＬＳＩを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、入力信号の電圧を分圧して分圧信号として出力する分圧手段と、前記入力信号によって前記分圧手段に流れる入力電流を制御信号に基づいて遮断する遮断用スイッチ素子と、前記分圧信号をサンプリングおよび量子化してデジタルデータとして出力するアナログ−デジタル変換手段を備え、前記アナログ−デジタル変換手段のサンプリング期間を除いて、前記入力電流を遮断するよう前記遮断用スイッチ素子の前記制御信号が生成されることを特徴とするＡＤコンバータＬＳＩが提供される。
【発明の効果】
【０００９】
本発明によれば、電源電圧より高いアナログ入力信号を扱うＡＤコンバータＬＳＩの消費電流を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係わるＡＤコンバータＬＳＩを示す回路ブロック図である。
【００１２】
本発明の実施例１に係わるＡＤコンバータＬＳＩは、アナログ入力信号（以下、「ＡＩＮ」という。）を抵抗分割して分圧信号（以下、「ＡＩＮＳＰ」という。）を出力する入力分圧部１１、サンプル・ホールド信号（以下、「Ｓ／Ｈ」という。）に基づいて入力分圧部１１を流れる入力電流を遮断する遮断用スイッチ素子１２（以下、「ＳＷ１２」という。）、およびＡＩＮＳＰを逐次比較方式によってアナログ−デジタル変換し、デジタル出力信号（以下、「ＤＯＵＴ」という。）を生成するＡＤ変換部１３を備えている。
【００１３】
入力分圧部１１の第１の入力にはＡＩＮが供給され、その第２の入力は、ＳＷ１２の電流路の一端に接続され、入力分圧部１１の出力は、ＡＩＮＳＰとして、ＡＤ変換部１３のデータ入力へ接続されている。
【００１４】
ＳＷ１２の電流路の他端はグランド電位に接続され、ＳＷ１２の制御入力には、ＡＤ変換部１３からの制御信号Ｓ／Ｈが供給されている。
【００１５】
ＡＤ変換部１３の制御端子には、基準参照電圧（以下、「ＶＲＦＨおよびＶＲＦＬ」という。）、基準クロック信号（以下、「ＣＰ」という。）、スタートコントロール信号（以下、「ＳＴＣ」という。）、および変換終了信号（以下、「ＥＯＣ」という。）が接続され、ＡＤ変換部１３の出力端子には、ＤＯＵＴが接続されている。
【００１６】
入力分圧部１１は、直列接続された２つの抵抗（以下、「Ｒ１およびＲ２」という。）で構成され、その接続点から抵抗比にしたがって、
ＡＩＮＳＰ  ＝  ＡＩＮ  Ｘ （Ｒ２／（Ｒ１＋Ｒ２））    （Ｖ）
の電圧を出力する。
【００１７】
ここで、Ｒ１およびＲ２は、ＡＩＮが想定される最大電圧の時に、ＡＩＮＳＰがＡＤ変換部１３の電源電圧を超えないように設定されている。
【００１８】
図２は、本発明の実施例１に係わるＡＤコンバータＬＳＩにおける入力分圧部１１の動作を示す波形図である。ここでは、一例として、ＡＩＮの最大電圧＝５．０Ｖ、ＡＤ変換部１３の電源電圧＝２．５Ｖ、抵抗分割比＝１／２の場合を示した。
【００１９】
図２の縦軸は、電圧（Ｖ）を表し、横軸は時間を任意スケールで表している。図２に示したように、ＡＩＮＳＰは、常にＡＩＮの１／２の電圧になっている。ただし、ここでは、図１のＳＷ１２は導通状態にある。
【００２０】
ＳＷ１２は、制御端子に入力されるＳ／ＨがＡＤ変換部１３のサンプリング期間を示している間は導通状態となり、それ以外の期間は非導通状態となるよう制御される。
【００２１】
ＡＤ変換部１３は、ＡＩＮＳＰのサンプル・ホールドと電圧比較を行うコンパレータ１４（以下、「ＣＭＰ１４」という。）、比較用デジタルデータを生成する逐次比較レジスタ１５、比較用デジタルデータをデジタル−アナログ変換するＤＡコンバータ１６（以下、「ＤＡＣ１６」という。）、比較期間の最後に近似された比較用デジタルデータを逐次比較レジスタ１５から受け取り、これをＤＯＵＴとして次の比較期間終了まで保持するデータラッチ１７、および制御信号ＣＰ、ＳＴＣにしたがってＡＤ変換部１３の各回路ブロックを制御する制御回路１８から構成されている。
【００２２】
ＣＭＰ１４の第１の入力には入力分圧部１１からのＡＩＮＳＰが接続され、第２の入力にはＤＡＣ１６からのアナログ出力が接続され、ＣＭＰ１４の出力は、制御回路１８のデータ入力に接続されている。また、ＣＭＰ１４の制御入力には、制御回路１８からのＳ／Ｈが接続されている。
【００２３】
制御回路１８の制御端子には、ＣＰ、ＳＴＣ、およびＥＯＣが接続され、制御出力Ｓ／Ｈは、ＣＭＰ１４およびＳＷ１２へ供給されている。また、制御回路１８からの制御信号が、逐次比較レジスタ１５、データラッチ１７、およびＤＡＣ１６へ供給されている。
【００２４】
逐次比較レジスタ１５の第１の出力は、８ビットデータとしてＤＡＣ１６へ供給され、第２の出力は、８ビットデータとしてデータラッチ１７へ供給されている。また、データラッチ１７の８ビット出力には、ＤＯＵＴが接続されている。
【００２５】
ＤＡＣ１６の制御端子にはＶＲＦＨおよびＶＲＦＬが供給され、ＤＡＣ１６のアナログ出力はＣＭＰ１４の第２の入力に接続されている。
【００２６】
ここで、ＶＲＦＨは電源電圧、すなわち、２．５Ｖに設定され、ＶＲＦＬはグランド電位、すなわち、０Ｖに設定されている。
【００２７】
次に、上述した構成を持つＡＤ変換部１３の動作について説明する。図３は、本発明の実施例１に係わるＡＤコンバータＬＳＩにおけるＡＤ変換の動作を示す波形図である。ここでは、主に、ＣＭＰ１４でのサンプル・ホールドにかかわる部分を示した。
【００２８】
まず、ＳＴＣが“Ｈ”になると、制御回路１８は、ＥＯＣを“Ｌ”にして外部に変換サイクルに入ったことを通知する。さらに、制御回路１８は、ＤＡＣ１６および逐次比較レジスタ１５を初期化する。
【００２９】
ここで、データラッチ１７は、初期化されず、前回のＡＤ変換サイクルでの出力値をそのまま保持している。
【００３０】
そして、制御回路１８は、ＣＰの次の立ち上がりから４クロックの間、Ｓ／Ｈを“Ｈ”にしてＣＭＰ１４およびＳＷ１２へサンプリング期間であることを通知する。
【００３１】
ＣＭＰ１４は、Ｓ／Ｈが“Ｈ”の間にＡＩＮＳＰを取り込み、Ｓ／Ｈが“Ｌ”になると取り込んだ値を保持する。
【００３２】
Ｓ／Ｈを“Ｌ”にすると、制御回路１８は、逐次比較レジスタ１５のデジタル出力をクロックごとに更新するよう制御する。
【００３３】
この逐次比較レジスタ１５のデジタル出力を受けて、ＤＡＣ１６は、デジタル−アナログ変換を行い、そのアナログ出力をＣＭＰ１４へ出力する。
【００３４】
ＣＭＰ１４は、比較期間中（Ｓ／Ｈが“Ｌ”になってから７クロックの間）に、サンプリング期間で保持したＡＩＮＳＰとクロックごとに更新されるＤＡＣ１６からのアナログ出力を比較し、その結果を制御回路１８へ出力する。
【００３５】
比較期間が終了すると、制御回路１８は、次のクロックの立ち下がりで、逐次比較レジスタ１５のデジタル出力をデータラッチ１７に転送し、その値をデータラッチ１７で保持するよう制御する。
【００３６】
最後に、制御回路１８は、ＥＯＣを“Ｈ”にして、一連のＡＤ変換サイクルが終了したことを外部に通知する。
【００３７】
ＳＷ１２は、制御回路１８からのＳ／Ｈに基づいて、入力分圧部１１を流れる入力電流を遮断する。すなわち、サンプリング期間（Ｓ／Ｈ＝“Ｈ”）は導通状態となり、それ以外（Ｓ／Ｈ＝“Ｌ”）は非導通状態となるよう制御される。
【００３８】
このため、入力電圧部１１を流れる消費電流を従来の約１／３に削減することができる。
【００３９】
上記実施例１によれば、ＡＩＮは入力分圧部１１で降圧されるので、電源電圧より高いアナログ入力信号を扱えるＡＤコンバータＬＳＩを実現することができる。
【００４０】
さらに、入力分圧部１１は、ＡＤ変換部１３のサンプリング期間を除いて、ＳＷ１２によってその電流路が遮断されているので、ＡＩＮによる消費電流を大幅に削減することができる。
【実施例２】
【００４１】
図４は、本発明の実施例２に係わるＡＤコンバータＬＳＩを示す回路ブロック図である。
【００４２】
本発明の実施例２に係わるＡＤコンバータＬＳＩは、アナログ入力信号（以下、「ＡＩＮ」という。）を抵抗分割して分圧信号（以下、「ＡＩＮＳＰ」という。）を出力する入力分圧部４１、サンプル・ホールド信号（以下、「Ｓ／Ｈ」という。）に基づいて入力分圧部４１を流れる入力電流を遮断する遮断用スイッチ素子４２（以下、「ＳＷ４２」という。）、およびＡＩＮＳＰを逐次比較方式によってアナログ−デジタル変換し、デジタル出力信号（以下、「ＤＯＵＴ」という。）を生成するＡＤ変換部４３を備えている。
【００４３】
入力分圧部４１の第１の入力にはＡＩＮが供給され、その第２の入力は、ＳＷ４２の電流路の一端に接続され、入力分圧部４１の出力は、ＡＩＮＳＰとして、ＡＤ変換部４３のデータ入力へ接続されている。
【００４４】
ＳＷ４２の電流路の他端はグランド電位に接続され、ＳＷ４２の制御入力には、ＡＤ変換部４３からの制御信号Ｓ／Ｈが供給されている。
【００４５】
ＡＤ変換部４３の制御端子には、基準参照電圧ＶＲＦＨおよびＶＲＦＬ、基準クロック信号ＣＰ、スタートコントロール信号ＳＴＣ、および変換終了信号ＥＯＣが接続され、ＡＤ変換部４３の出力端子には、ＤＯＵＴが接続されている。
【００４６】
ＡＤ変換部４３およびＳＷ４２の構成、機能、および動作は実施例１と同様なので、説明は省略する。
【００４７】
入力分圧部４１は、８つの抵抗（以下、「Ｒ１０〜Ｒ１７」という。）と８つの選択用スイッチ素子（以下、「Ｓ０〜Ｓ７」という。）で構成されている。
【００４８】
Ｒ１０の一端はＡＩＮに接続され、Ｒ１０の他端はＳ０の電流路の一端に接続されている。Ｓ０の電流路の他端は入力分圧部４１の出力であるＡＩＮＳＰに接続され、Ｓ０の制御入力には、外部からの制御信号ＣＩＮが接続されている。
【００４９】
Ｒ１１〜Ｒ１３およびＳ１〜Ｓ３は、Ｒ１ＯおよびＳＯと同様に接続されている。
【００５０】
Ｒ１４の一端はＡＩＮＳＰに接続され、Ｒ１４の他端はＳ４の電流路の一端に接続されている。Ｓ４の電流路の他端はＳＷ４２の電流路の一端に接続され、Ｓ４の制御入力には、ＣＩＮが接続されている。
【００５１】
Ｒ１５〜Ｒ１７およびＳ５〜Ｓ７は、Ｒ１４およびＳ４と同様に接続されている。
【００５２】
Ｓ０〜Ｓ７は、ＣＩＮにより、それぞれ導通状態または非導通状態に設定され、これらによって、ＡＩＮＳＰの分圧比が決定される。
【００５３】
このように、入力分圧部４１を複数の抵抗と外部制御可能な複数の選択用スイッチ素子で構成することによって、ＡＩＮの最大電圧に応じて、分圧比をＡＤ変換部４３に最適な値に設定することができる。
【００５４】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、用途ごとに異なるアナログ入力信号の最大電圧に柔軟に対応できるＡＤコンバータＬＳＩを実現することができる。
【００５５】
上述の実施例２では、Ｓ０〜Ｓ７の制御信号ＣＩＮは、用途ごとの便宜を考慮して、外部から供給されるとしたが、本発明はこれに限られるものではなく、例えば、ＡＩＮＳＰの最大値がＡＤ変換部４３の入力範囲を超えないように、制御回路によって自動的に制御されるようにしても良い。
【００５６】
上述の実施例１および２では、ＡＤ変換部は、逐次比較方式でＡＤ変換を行うとしたが、本発明はこれに限られるものではなく、例えば、直並列方式（ハーフ・フラッシュ等）など他のＡＤ変換方式にも原理的には適用可能である。
【００５７】
また、入力分圧部は抵抗分割でアナログ入力信号を分圧するとしたが、本発明はこれに限られるものではなく、例えば、周波数帯域が限定されていれば、容量分割などを用いることもできる。
【００５８】
さらに、上述の実施例１および２では、サンプリング期間は４クロック、比較期間は７クロックであるとしたが、本発明はこれに限られるものではない。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係わるＡＤコンバータＬＳＩを示す回路ブロック図。
【図２】本発明の実施例１に係わるＡＤコンバータＬＳＩにおける入力分圧部の動作を示す波形図。
【図３】本発明の実施例１に係わるＡＤコンバータＬＳＩにおけるＡＤ変換の動作を示す波形図。
【図４】本発明の実施例２に係わるＡＤコンバータＬＳＩを示す回路ブロック図。
【符号の説明】
【００６０】
１１、４１  入力分圧部
１２、４２  遮断用スイッチ素子
１３、４３  ＡＤ変換部
１４  コンパレータ
１５  逐次比較レジスタ
１６  ＤＡコンバータ
１７  データラッチ
１８  制御回路
Ｒ１、Ｒ２、Ｒ１０〜Ｒ１７  抵抗素子
Ｓ０〜Ｓ７  選択用スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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