(57)【要約】【課題】しきい値電圧が変動した場合においても、遅延時間を一定に保つ遅延回路を提供する。【解決手段】  遅延回路は、信号Ｖ１を供給する電圧供給回路１０と、入力端子ＩＮからの制御信号を信号Ｖ１に応じて遅延させた信号Ｖ２をインバータ回路３０に出力する積分回路２０と、信号Ｖ２の波形を整形する２段のインバータを備えたインバータ回路３０と、を有している。信号Ｖ１は、インバータ回路３０のしきい値電圧Ｖｔｈのｋ倍の電圧ｋ・Ｖｔｈである。【選択図】  図１
2006211314.tif 000002
【特許請求の範囲】
【請求項１】
波形整形を行う遅延回路において、
電圧供給信号を供給する電圧供給回路と、
前記電圧供給信号に応じた所定時間入力を遅延させた遅延信号を出力する積分回路と、
前記遅延信号の波形を整形する少なくとも１段のインバータを備えたインバータ回路と、
を有し、
前記電圧供給信号は、前記インバータ回路のしきい値電圧の変化に対応した信号であることを特徴とする遅延回路。
【請求項２】
前記電圧供給回路は、電源電圧に応じて、前記積分回路に前記電圧供給信号を供給することを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延信号は、前記しきい値電圧の所定倍であることを特徴とする請求項１記載の遅延回路。
【請求項４】
前記電圧供給回路は、入出力を短絡した短絡インバータを有し、
前記短絡インバータは、前記インバータと略同等の電気的特性を有することを特徴とする請求項１記載の遅延回路。
【請求項５】
前記短絡インバータを構成する素子と、前記インバータを構成する素子とは、略同等の電気的特性を有することを特徴とする請求項４記載の遅延回路。
【請求項６】
前記短絡インバータを構成する素子は、前記インバータを構成する素子の近傍に設けられていることを特徴とする請求項４記載の遅延回路。
【請求項７】
前記積分回路と前記インバータ回路とを有するモジュールを複数有し、
前記各モジュールは、前記電圧供給回路に対して、それぞれ、並列に接続されており、前記各モジュールのうち、少なくとも１つの前記モジュールの出力信号のオン期間と、他の前記モジュールの、前記出力信号に対応する出力信号のオン期間とが重畳しない期間であるデッドタイムを生成することを特徴とする請求項１記載の遅延回路。
【請求項８】
波形整形を行うデッドタイム回路において、
電圧供給信号を供給する電圧供給回路と、
前記電圧供給信号に応じた所定時間入力を遅延させた遅延信号を出力する積分回路と前記遅延信号の波形を整形する少なくとも１段のインバータを備えたインバータ回路とを有する複数のモジュールと、
を有し、
前記電圧供給信号は、前記インバータ回路のしきい値電圧の変化に対応した信号であり、
前記各モジュールは、前記電圧供給回路に対して、それぞれ、並列に接続されており、
前記各モジュールのうち、少なくとも１つの前記モジュールの出力信号のオン期間と、他の前記モジュールの、前記出力信号に対応する出力信号のオン期間とが重畳しない期間であるデッドタイムを生成することを特徴とするデッドタイム回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路およびデッドタイム回路に関し、特に波形整形を行うための遅延回路およびデッドタイム回路に関する。
【背景技術】
【０００２】
従来、例えば、電圧（信号）を所定時間遅延させるための遅延回路が知られている。
図６は、従来の遅延回路を示す回路図である。
この遅延回路は、例えば、入力された信号を積分する抵抗Ｒ１〜Ｒ３、コンデンサＣ３を有する積分回路と、積分された信号を波形整形する波形整形回路Ｕ１とで構成される。
【０００３】
図６において、スイッチＳＷ１とスイッチＳＷ２とは、それぞれ、例えば、Ｎｃｈ（チャネル）ＭＯＳＦＥＴおよびＰｃｈ（チャネル）ＭＯＳＦＥＴで構成され、制御信号（印加電圧）の入力によりＯＮ／ＯＦＦされるスイッチであり、それぞれ、逆相で動作する。
【０００４】
上記遅延回路において、積分回路に入力された信号の立ち上がり時間（の遅延）は、抵抗Ｒ１とＲ３とで調整され、立ち下がり時間（の遅延）は、抵抗Ｒ２とＲ３とで調整される。なお、スイッチＳＷ１とＳＷ２とのＯＮ抵抗は、抵抗Ｒ１とＲ２とに含めて考えるものとする。また、抵抗Ｒ１〜Ｒ３が実質的に０Ωと見なせる場合があってもよい。
【０００５】
図７は、図６に示す波形整形回路の入出力特性を示す図である。
波形整形回路Ｕ１は、例えば、ＣＭＯＳインバータを２段接続したものである。
図７に示すように、波形整形回路Ｕ１は、その入力に、しきい値電圧Ｖｔｈ以上の電圧が印加されると、出力がＬｏレベルからＨｉレベルに変化する。
【０００６】
波形整形回路Ｕ１の立ち上がり時の遅延時間Ｔｒは、事前に十分な時間が与えられていて波形整形回路Ｕ１の入力がＧＮＤレベルになっているならば、下記式（１）
Ｔｒ＝−（Ｒ１＋Ｒ３）・Ｃ１・ｌｎ［（ＶＤＤ−Ｖｔｈ）／ＶＤＤ］・・・（１）
で、与えられる。ここで、波形整形回路Ｕ１による遅延は無視できるものとする。
【０００７】
立ち下がり時間Ｔｆは、同様に事前に十分な時間が与えられていて波形整形回路Ｕ１の入力がＶＤＤレベルになっているならば、下記式（２）
Ｔｆ＝−（Ｒ２＋Ｒ３）・Ｃ１・ｌｎ［Ｖｔｈ／ＶＤＤ］・・・（２）
で与えられる。
【０００８】
ここで、図６に示す回路においては、電源電圧ＶＤＤが上昇すれば、しきい値電圧Ｖｔｈも上昇する。このとき、波形整形回路Ｕ１を構成する各スイッチング素子のしきい値の大きさが異なれば、電源電圧ＶＤＤとしきい値電圧Ｖｔｈとが完全に比例しないため、遅延時間が変化（変動）する。
【０００９】
このしきい値電圧Ｖｔｈの変化を抑制するために、電源電圧ＶＤＤの変化に依存しにくい遅延回路が提案されている。この回路の構成の一例として、例えば、差動構成を用いた回路が提案されている（例えば、特許文献１参照）。
【００１０】
図８は、図６に示す波形整形回路に差動構成を用いた場合を示す回路図である。
この回路では、入力電圧（信号）Ｖｃｒの電位を上げると電圧Ｖａの電位が下がり、Ｖａ＝Ｖｃｒとなる電圧で出力が反転する。このときの電圧Ｖａの値は、素子Ｍ９１に流れる電流（＝Ｍ９５の電流の半分）で決定されるため、電源電圧ＶＤＤには依存しない。
【特許文献１】特開平５−１４１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、このような回路では、プロセスのばらつきや、温度変化等により素子Ｍ９１の特性自体が変動すれば、電圧Ｖａの値が変化してしまう。また、電圧Ｖａの値が一定であるとしても、電源電圧ＶＤＤが変化した場合に、積分回路の駆動電圧が変化すれば、遅延時間は一定にはならないという問題があった。
【００１２】
さらに、所望の遅延時間が短い場合は、差動回路自体の遅延が問題となるという問題があった。
本発明はこのような点に鑑みてなされたものであり、しきい値電圧が変動した場合においても、遅延時間を一定に保つ遅延回路およびデッドタイム回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、波形整形を行う遅延回路において、電圧供給信号を供給する電圧供給回路と、前記電圧供給信号に応じた所定時間入力を遅延させた遅延信号を出力する積分回路と、前記遅延信号の波形を整形する少なくとも１段のインバータを備えたインバータ回路と、を有し、前記電圧供給信号は、前記インバータ回路のしきい値電圧の変化に対応した信号であることを特徴とする遅延回路が提供される。
【００１４】
上記の構成によれば、しきい値電圧の変化にあわせて対応させた遅延信号を積分回路に印加するため、遅延時間を一定に保つことができる。
また、本発明では、上記問題を解決するために、波形整形を行うデッドタイム回路において、電圧供給信号を供給する電圧供給回路と、前記電圧供給信号に応じた所定時間入力を遅延させた遅延信号を出力する積分回路と前記遅延信号の波形を整形する少なくとも１段のインバータを備えたインバータ回路とを有する複数のモジュールと、を有し、前記電圧供給信号は、前記インバータ回路のしきい値電圧の変化に対応した信号であり、前記各モジュールは、前記電圧供給回路に対して、それぞれ、並列に接続されており、前記各モジュールのうち、少なくとも１つの前記モジュールの出力信号のオン期間と、他の前記モジュールの、前記出力信号に対応する出力信号のオン期間とが重畳しない期間であるデッドタイムを生成することを特徴とするデッドタイム回路が提供される。
【発明の効果】
【００１５】
本発明によれば、遅延時間のデバイス特性依存性が小さく、比較的高速で動作する遅延回路およびデッドタイム回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の実施の形態の遅延回路を示す回路図である。
図１に示す遅延回路は、波形整形を行うときに用いられるものであって、電圧供給回路１０と、スイッチＳＷ１、ＳＷ２と、積分回路２０と、インバータ回路（ＣＭＯＳオペアンプ）３０とを有している。
【００１７】
電圧供給回路１０は、積分回路２０に対して、インバータ回路３０の後述するしきい値電圧（後述するトランジスタＭ１、Ｍ２をＯＮ／ＯＦＦするしきい値電圧）Ｖｔｈの変化に対応した信号（電圧供給信号）Ｖ１を供給する。
【００１８】
図２は、図１の遅延回路の電圧供給回路を示す回路図である。
図２に示すように、電圧供給回路１０は、演算増幅部１１と、抵抗Ｒ４、Ｒ５と、Ｐチャネル型のＭＯＳＦＥＴ（以下では、「ＰＭＯＳトランジスタ」という）Ｍ５と、Ｎチャネル型のＭＯＳＦＥＴ（以下では、「ＮＭＯＳトランジスタ」という）Ｍ６とを有している。なお、以下では、特に極性に関係なく説明する場合は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを総称して単に「トランジスタ」ということもある。
【００１９】
ＰＭＯＳトランジスタＭ５は、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＭ６のドレイン端子に接続されている。また、ＮＭＯＳトランジスタＭ６のソース端子は、ＧＮＤに接続されている。
【００２０】
そして、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６との各ゲート端子は、それぞれ、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６の各ドレイン端子に接続されている。すなわち、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６との入力および出力が短絡されている。これにより、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６は、それぞれ、それらの入力と出力が短絡（閉ループ）されたＣＭＯＳインバータ回路（短絡インバータ回路）を構成している。
【００２１】
ところで、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６は、それぞれ、後述するＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２と略同等の電気的特性を有している。よって、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６で構成されるＣＭＯＳインバータは、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成されるＣＭＯＳインバータと略同等の電気的特性（直流特性）を有している。これにより、ＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６で構成されるＣＭＯＳインバータからは、しきい値電圧Ｖｔｈと等しい信号が出力される。
【００２２】
これらのＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ６は、それぞれ、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２の近傍に設けられるのが好ましい。これにより、トランジスタ（素子）の特性が、電源電圧、温度、製品間（ロット間）等によりばらついても、それにより受ける影響を低減させることができる。
【００２３】
演算増幅部１１は、抵抗Ｒ５を介してＧＮＤに接続された反転入力端子１２と、これらＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６の各ドレイン端子（出力端子）が接続された非反転入力端子１３と、これらの各入力端子への入力信号の差電圧を増幅して出力する出力端子１４とを有している。
【００２４】
反転入力端子１２は、抵抗Ｒ４を介して出力端子１４に接続されている。
再び図１に戻って説明する。
スイッチＳＷ１、ＳＷ２は、制御信号（入力信号）のＬ／Ｈ（ローレベル／ハイレベル）によりＯＮ／ＯＦＦされるスイッチであり、それぞれ、逆相で動作する。すなわち、スイッチＳＷ１がＯＮのとき、スイッチＳＷ２はＯＦＦであり、スイッチＳＷ１がＯＦＦのとき、スイッチＳＷ２はＯＮである。なお、以下では、スイッチＳＷ１の状態についてのみ記載する。
【００２５】
これらのスイッチＳＷ１、ＳＷ２は、特に限定されないが、例えば、ＭＯＳＦＥＴ等で構成される。
積分回路２０は、制御信号（入力信号）を信号Ｖ１に応じた所定時間遅延させた信号（遅延信号）Ｖ２を、インバータ回路３０に対し出力する。
【００２６】
積分回路２０は、抵抗Ｒ１、Ｒ２およびＲ３と、コンデンサＣ１とで構成されている。
この積分回路２０の入力端子（入力側）は、電圧供給回路１０の出力端子（出力側）およびＧＮＤに接続されており、積分回路２０の出力端子（出力側）は、インバータ回路３０の入力端子に接続されている。
【００２７】
インバータ回路３０は、信号（遅延信号）Ｖ２の波形を整形するものである。
図３は、図１の遅延回路のインバータ回路を示す回路図である。
図３に示すように、ソース端子が電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＭ１と、ドレイン端子がＰＭＯＳトランジスタＭ１のドレイン端子に接続され、ソース端子がＧＮＤに接続されたＮＭＯＳトランジスタＭ２とを有している。
【００２８】
そして、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とのゲート端子には、積分回路２０の出力端子が接続されている。これにより、共通の信号（遅延信号）が、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２に供給可能となる。
【００２９】
これらのトランジスタＭ１、Ｍ２は、しきい値電圧Ｖｔｈに基づいてＯＮ／ＯＦＦする。すなわち、ＰＭＯＳトランジスタＭ１の入力に、しきい値電圧Ｖｔｈ以上の電圧が印加されるとＯＦＦし、しきい値電圧Ｖｔｈより小さい電圧が印加されるとＯＮする。同様に、ＮＭＯＳトランジスタＭ２の入力に、しきい値電圧Ｖｔｈ以上の電圧が印加されるとＯＮし、しきい値電圧Ｖｔｈより小さい電圧が印加されるとＯＦＦする。
【００３０】
これらＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とがＣＭＯＳインバータ（１段のインバータ）３１を構成している。
また、ＣＭＯＳインバータ３１の後段には、ＣＭＯＳインバータ３１と同様の構成をなすＣＭＯＳインバータ３２が設けられている。すなわち、インバータ回路３０は、２段のインバータで構成されている。このＣＭＯＳインバータ３２のＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とのゲート端子には、ＣＭＯＳインバータ３１の出力端子（ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とのドレイン端子）が接続されている。
【００３１】
次に、本発明の遅延回路の動作について説明する。
まず、入力端子ＩＮからの制御信号によりスイッチＳＷ１がＯＮすると、電圧供給回路１０から信号Ｖ１が、積分回路２０に供給される。積分回路２０は、制御信号の変化を信号Ｖ１に応じた所定時間遅延させた信号（遅延信号）Ｖ２を、インバータ回路３０に出力する。インバータ回路３０は、信号Ｖ２の波形を整形して、出力波形を出力端子ＯＵＴから出力する。
【００３２】
ここで、本発明の遅延回路は、電圧供給回路１０が、しきい値電圧Ｖｔｈの変化（変動）に対応した信号Ｖ１を、積分回路２０に供給することに特徴を有する。
すなわち、信号（コンデンサＣ１を充電させる電圧）Ｖ１を、しきい値電圧Ｖｔｈの変化に応じて、しきい値電圧Ｖｔｈの所定倍（以下、「ｋ・Ｖｔｈ」と表す（ｋは係数））とするものである。なお、本実施形態における係数ｋの値は、抵抗Ｒ４とＲ５との比で決めることができる。より詳しくは、負帰還の掛けられた演算増幅部１１の両入力電圧は等しく、オペアンプの入力には電流が流れ込まないことにより、出力電圧は、Ｖｔｈ（Ｒ４＋Ｒ５）／Ｒ５となることによる。すなわちｋ＝（Ｒ４＋Ｒ５）／Ｒ５である。
【００３３】
ところで、しきい値電圧Ｖｔｈが演算増幅部１１に入力された状態で、スイッチＳＷ１がＯＦＦからＯＮ状態となったときの、積分回路２０の出力電圧の電位が、ＧＮＤ電位からしきい値電圧Ｖｔｈとなるまでの立ち上がり時間（遅延時間）Ｔｒは、Ｖ（ｔ）＝ｋ・Ｖｔｈ（１−ｅｘｐ（−ｔ／ＣＲ））においてＶ（Ｔｒ）＝Ｖｔｈとすると、次式（３）で表される。
【００３４】
Ｔｒ＝−（Ｒ１＋Ｒ３）・Ｃ１・ｌｎ［((ｋ−１)・Ｖｔｈ）／（ｋ・Ｖｔｈ)］＝−(Ｒ１＋Ｒ３)・Ｃ１・ｌｎ[（ｋ−１）／ｋ]・・・（３）
一方、しきい値電圧Ｖｔｈが演算増幅部１１に入力された状態で、スイッチＳＷ１がＯＮからＯＦＦ状態となったときの、積分回路２０の出力電圧の電位が、電源電圧ＶＤＤからしきい値電圧Ｖｔｈとなるまでの立ち下がり時間（遅延時間）Ｔｆは、Ｖ（ｔ）＝ｋ・Ｖｔｈ・ｅｘｐ（−ｔ／ＣＲ）においてＶ（Ｔｆ）＝Ｖｔｈとすると、次式（４）で表される。
【００３５】
Ｔｆ＝−（Ｒ２＋Ｒ３）・Ｃ１・ｌｎ[Ｖｔｈ／（ｋ・Ｖｔｈ）]＝（Ｒ２＋Ｒ３）・Ｃ１・ｌｎ[ｋ]・・・（４）
式（３）および式（４）に示すように、立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆは、抵抗Ｒ１、Ｒ２、Ｒ３、コンデンサＣ１および係数ｋによって決定される。すなわち、電源電圧ＶＤＤおよびしきい値電圧Ｖｔｈに依存しない。
【００３６】
なお、抵抗Ｒ１〜Ｒ３と、コンデンサＣ１とは、プロセスのばらつきが小さく、温度係数の小さいものを選択するのが好ましい。また、例えば、集積回路（遅延回路）に外付けすることによって調整することもできる。
【００３７】
以上説明したように、本実施形態の遅延回路によれば、電源電圧ＶＤＤの変動などにより、しきい値電圧Ｖｔｈが変化した場合でも、しきい値電圧Ｖｔｈのｋ倍（所定倍）の印加電圧が積分回路２０に供給されるので、しきい値電圧Ｖｔｈの変化（変動）にかかわらず、安定した波形整形が可能となる。
【００３８】
また、応答性が従来のものに比べてよい遅延回路を提供することができる。
なお、しきい値電圧Ｖｔｈの相対ばらつきを考慮すれば、係数ｋの値は大きいほど好ましい。ここでしきい値電圧Ｖｔｈの相対ばらつきとは、インバータ回路３０のしきい値と電圧供給回路１０中のＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６からなる短絡インバータ回路のしきい値が完全には一致せず両者がばらついた場合の、そのばらつきを意味する。すなわち、両者のしきい値をそれぞれＶｔｈ１、Ｖｔｈ２とすると、式（４）はＴｆ＝（Ｒ２＋Ｒ３）・Ｃ１・［ｌｎ（ｋ）−ｌｎ（Ｖｔｈ１／Ｖｔｈ２）］・・・（５）となるが、Ｖｔｈ１、Ｖｔｈ２が等しくなくてもｋが大きければ式（５）のｌｎ（Ｖｔｈ１／Ｖｔｈ２）が無視できるということである。実際には、変動し得るしきい値電圧Ｖｔｈの最大値と、電圧供給回路１０に与えられる電源電圧によって制限される。
【００３９】
なお、本実施形態では、電圧供給回路１０を図示の構成としたが、それに限らず、しきい値電圧Ｖｔｈに応じてｋ・Ｖｔｈの電圧を積分回路２０に供給することができる回路であればよい。
【００４０】
次に、本発明の遅延回路をデッドタイム回路に適用した場合を説明する。
図４は、本発明の実施の形態のデッドタイム回路を示す回路図である。
図４に示すように、デッドタイム回路は、モジュールＸ１、Ｘ２と、電圧供給回路Ｘ３とを有している。
【００４１】
モジュールＸ１、Ｘ２は、電圧供給回路Ｘ３に対して、それぞれ、並列に接続されている。
このデッドタイム回路は、例えば、同期整流方式のＤＣ−ＤＣコンバータを、モジュールＸ１の出力端子ＰおよびモジュールＸ２の出力端子Ｎに接続したときに、モジュールＸ１（少なくとも１つのモジュール）の出力電圧（出力信号）ＶＰによるオン期間と、モジュールＸ２（他のモジュール）の出力電圧（出力信号）ＶＮによるオン期間とが重畳しない期間であるデッドタイムＴｄｒおよびデッドタイムＴｄｆを生成することにより、ＤＣ−ＤＣコンバータの出力段のＮチャネル素子、Ｐチャネル素子が同時にＯＮ状態になり、貫通電流が生じることを防止するものである。なお、デッドタイムＴｄｒおよびデッドタイムＴｄｆについては、後に詳述する。
【００４２】
モジュールＸ１、Ｘ２は、それぞれ、前述したインバータ回路３０、積分回路２０と同機能を有する。
モジュールＸ１では、抵抗Ｒ１１とコンデンサＣ１１とで積分回路Ｘ１１が構成され、この積分回路Ｘ１１によって遅延時間が決定される。同様に、モジュールＸ２では、抵抗Ｒ２１とコンデンサＣ２１とで積分回路Ｘ２１が構成され、この積分回路Ｘ２１によって遅延時間が決定される。
【００４３】
これらの積分回路Ｘ１１、Ｘ２１は、充放電のタイミングが互いに異なるように、回路中のインバータ段数をずらして配置されている。すなわち、モジュールＸ１の積分回路Ｘ１１の前段には、トランジスタＭ１４、Ｍ１５によるインバータも含めてＣＭＯＳインバータが３段配置され、モジュールＸ２の積分回路Ｘ２１の前段には、トランジスタＭ２３、Ｍ２４によるインバータも含めてＣＭＯＳインバータが２段配置されている。これにより、コンデンサＣ１１が充電されているとき、コンデンサＣ２１は放電され、コンデンサＣ１１が放電されているとき、コンデンサＣ２１は充電される。
【００４４】
モジュールＸ１のＰＭＯＳトランジスタＭ１５およびＮＭＯＳトランジスタＭ１６は、前述したスイッチＳＷ１、ＳＷ２と同機能を有する（モジュールＸ２のトランジスタＭ２３、Ｍ２４も同様）。
【００４５】
コンデンサＣ０１、Ｃ０２は、ＣＭＯＳインバータの切り替わり時の、出力電圧変動を低減する目的で設けられている。このコンデンサＣ０１、Ｃ０２のＭＯＳ容量（ゲート容量）は、一例として数１０ｐＦ程度である。
【００４６】
電圧供給回路Ｘ３は、前述した電圧供給回路１０と同等の機能を有している。すなわち、トランジスタＭ３１、Ｍ３２は、トランジスタＭ５、Ｍ６と同等の機能を有するものであり、抵抗Ｒ３１、Ｒ３２は、抵抗Ｒ４、Ｒ５と同等の機能を有するものであり、トランジスタＭ３３、Ｍ３４、Ｍ３５、Ｍ３６、Ｍ３７、Ｍ３８およびＣ３１は、演算増幅部１１と同等の機能を有するものである。
【００４７】
トランジスタＭ３１、Ｍ３２は、前述したように、Ｍ１７、Ｍ１８およびＭ２５、Ｍ２６で構成されるＣＭＯＳインバータと略同等の電気的特性（直流特性）を有している。
この電圧供給回路Ｘ３において、係数ｋはＲ３１とＲ３２との比で決まる。
【００４８】
図５は、デッドタイム回路によって生成され、出力端子Ｐ、Ｎから出力された電圧波形を示す図である。
次に、図４および図５を参照して、この回路の動作について説明する。
【００４９】
図５（ａ）〜（ｃ）に示すように、入力端子ＩＮから図５（ａ）に示す矩形波を入力したときの出力端子Ｎから出力される出力電圧ＶＮは、出力端子Ｐから出力される出力電圧ＶＰに比べてデッドタイムＴｄｒだけ遅れてＨｉになり、デッドタイムＴｄｆだけ遅れてＬｏになる。以下、この動作について詳しく説明する。
【００５０】
時間ｔ０において、コンデンサＣ１１は略完全に充電された状態であり、コンデンサＣ１１と、トランジスタＭ１７、Ｍ１８のゲートとの間のポイントＰ１の電位は、しきい値電圧Ｖｔｈより高い。一方、コンデンサＣ２１は、略完全に放電された状態であり、コンデンサＣ２１と、トランジスタＭ２５、Ｍ２６のゲートとの間のポイントＰ２の電位は、しきい値電圧Ｖｔｈより低い。
【００５１】
時間ｔ１において、矩形波が、ＬｏレベルからＨｉレベルに変化したとき、モジュールＸ１では、ＰＭＯＳトランジスタＭ１５がＯＦＦし、ＮＭＯＳトランジスタＭ１６がＯＮしてコンデンサＣ１１が放電を開始する。一方、モジュールＸ２では、ＰＭＯＳトランジスタＭ２３がＯＮし、ＮＭＯＳトランジスタＭ２４がＯＦＦしてコンデンサＣ２１が充電を開始する。
【００５２】
コンデンサＣ２１の充電経路には充電電流を制限する抵抗Ｒ２１が存在し、コンデンサＣ１１の放電経路には放電電流を制限する抵抗が存在しないため、ポイントＰ２の電位の上昇よりポイントＰ１の電位の降下が早く進むことによって、トランジスタＭ２５、Ｍ２６で構成されるＣＭＯＳインバータが、Ｈｉレベルを認識するよりも早く、トランジスタＭ１７、Ｍ１８で構成されるＣＭＯＳインバータが、Ｌｏレベルを認識する（ポイントＰ２よりポイントＰ１の電位が、早くしきい値電圧Ｖｔｈに達する）。
【００５３】
その後、認識されたＬｏレベルは、トランジスタＭ１７、Ｍ１８で構成されるＣＭＯＳインバータとトランジスタＭ１９、Ｍ１Ａで構成されるＣＭＯＳインバータとトランジスタＭ１Ｂ、Ｍ１Ｃで構成されるＣＭＯＳインバータとを通過し、時間ｔ１１において、出力端子Ｐの出力電圧ＶＰがＨｉレベルになる。その後、デッドタイムＴｄｒだけ遅れて出力端子Ｎの出力電圧ＶＮがＨｉレベルになる。
【００５４】
時間ｔ２において、矩形波がＨｉレベルからＬｏレベルに変化したときも同様に、モジュールＸ１では、ＰＭＯＳトランジスタＭ１５がＯＮし、ＮＭＯＳトランジスタＭ１６がＯＦＦしてコンデンサＣ１１が充電を開始する。一方、モジュールＸ２では、ＰＭＯＳトランジスタＭ２３がＯＦＦし、ＮＭＯＳトランジスタＭ２４がＯＮしてコンデンサＣ２１が放電を開始する。コンデンサＣ２１の放電が、コンデンサＣ１１の充電より早く進むことにより、ポイントＰ１の電位の上昇よりポイントＰ２の電位の降下が早く進むことによって、トランジスタＭ１７、Ｍ１８で構成されるＣＭＯＳインバータが、Ｈｉレベルを認識するよりも早く、トランジスタＭ２５、Ｍ２６で構成されるＣＭＯＳインバータが、Ｌｏレベルを認識する（ポイントＰ１よりポイントＰ２の電位が、早くしきい値電圧Ｖｔｈに達する）。
【００５５】
その後、認識されたＬｏレベルは、トランジスタＭ２５、Ｍ２６で構成されるＣＭＯＳインバータとトランジスタＭ２７、Ｍ２８で構成されるＣＭＯＳインバータと、トランジスタＭ２９、Ｍ２Ａで構成されるＣＭＯＳインバータとトランジスタＭ２Ｂ、Ｍ２Ｃで構成されるＣＭＯＳインバータとを通過し、時間ｔ２１において、出力端子Ｎの出力電圧ＶＮがＬｏになる。その後、デッドタイムＴｄｆだけ遅れて出力端子Ｐの出力電圧ＶＰがＬｏになる。
【００５６】
なお、所望の遅延時間が短く、コンデンサの値が小さくなる場合には、コンデンサＣ１１とＣ２１の値は、寄生容量を考慮する必要がある。また、コンデンサＣ１１およびＣ２１はなくてもよい。すなわち、寄生容量のみの場合があってもよい。
【００５７】
また、モジュールＸ１、Ｘ２では、積分回路Ｘ１１、Ｘ１２によって発生する遅延以外は、可能な限り小さくすることが好ましいため、トランジスタＭ１５、Ｍ１６、Ｍ２３およびＭ２４のＯＮ抵抗は、可能な限り小さいのが好ましい。
【００５８】
このデッドタイム回路において、一例として、出力Ｐに対して出力Ｎの立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆの時間をそれぞれ、約５０ｎＳにする場合には、Ｃ１１＝Ｃ２１＝２５０ｆＦであるとき、ｋ＝１．６、Ｒ１１＝Ｒ２１＝２００ｋΩとする。
【００５９】
なお、電圧供給回路Ｘ３は、モジュールＸ１、Ｘ２の近傍に設けられるのが好ましい。これにより、トランジスタ（素子）の特性が、電源電圧、温度、製品間（ロット間）等によりばらついても、それにより受ける影響を低減させることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態の遅延回路を示す回路図である。
【図２】図１の遅延回路の電圧供給回路を示す回路図である。
【図３】図１の遅延回路のインバータ回路を示す回路図である。
【図４】本発明の実施の形態のデッドタイム回路を示す回路図である。
【図５】デッドタイム回路によって生成され、出力端子Ｐ、Ｎから出力された電圧波形を示す図である。
【図６】従来の遅延回路を示す回路図である。
【図７】図６に示す波形整形回路の入出力特性を示す図である。
【図８】図６に示す波形整形回路に差動構成を用いた場合を示す回路図である。
【符号の説明】
【００６１】
１０  電圧供給回路
１１  演算増幅部
２０  積分回路
３０  インバータ回路
Ｃ１  コンデンサ
ｋ  係数
Ｍ１、Ｍ２、Ｍ５、Ｍ６、Ｍ１７、Ｍ１８、Ｍ２５、Ｍ２６、Ｍ３１、Ｍ３２  トランジスタ
ＳＷ１、ＳＷ２  スイッチ
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｔｄｒ、Ｔｄｆ  デッドタイム
Ｕ１  波形整形回路
Ｖｔｈ  しきい値電圧
Ｖ１、Ｖ２  信号
Ｘ１、Ｘ２  モジュール
Ｘ３  電圧供給回路
【図１】
2006211314.tif 000003
【図２】
2006211314.tif 000004
【図３】
2006211314.tif 000005
【図４】
2006211314.tif 000006
【図５】
2006211314.tif 000007
【図６】
2006211314.tif 000008
【図７】
2006211314.tif 000009
【図８】
2006211314.tif 000010