(57)【要約】【課題】  ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型ＭＩＳＦＥＴを提供することである。【解決手段】  相補型のトランジスタのうちのｎ型トランジスタのゲート絶縁膜８とｐ型トランジスタのゲート絶縁膜９との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。【選択図】        図１
2006024859.tif 000002
【特許請求の範囲】
【請求項１】
相補型トランジスタを備えた半導体装置であって、
前記相補型トランジスタは、
第１導電型のチャネル領域が形成される第１導電型トランジスタと、
前記第１導電型とは異なる第２導電型のチャネル領域が形成される第２導電型トランジスタとを含み、
前記第１導電型トランジスタは、
前記第２導電型の不純物領域の上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成され、前記第１導電型の不純物を含む多結晶シリコン膜を有するゲート電極とを有し、
前記第２導電型トランジスタは、
前記第１導電型の不純物領域の上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に形成され、前記第２導電型の不純物を含む多結晶シリコン膜とを有し、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とは材質および膜厚のうち少なくともいずれか一方が互いに異なる、半導体装置。
【請求項２】
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のうち少なくともいずれか一方は、材質の異なる複数の膜が積層された構造を有し、
前記第１ゲート絶縁膜として機能する膜の数と、前記第２ゲート絶縁膜として機能する膜の数とは異なる、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型トランジスタと前記第２導電型トランジスタとはＳＯＩ基板に形成されている、請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のうち少なくともいずれか一方は、高誘電体材料を含む、請求項１に記載の半導体装置。
【請求項５】
第１導電型の不純物領域および前記第１導電型とは異なる第２導電型の不純物領域を有する半導体基板を準備する第１ステップと、
前記第１導電型の不純物領域および前記第２導電型の不純物領域を覆うように第１絶縁膜を形成する第２ステップと、
前記第１絶縁膜の上に第１多結晶シリコン膜を形成する第３ステップと、
前記第１導電型の不純物領域の上方の前記第１絶縁膜および前記第１多結晶シリコン膜を除去し、前記第１導電型の不純物領域を露出させる第４ステップと、
前記露出した第１導電型の不純物領域の表面、ならびに、前記第２導電型の不純物領域の上方に残存する前記第１絶縁膜および前記第１多結晶シリコン膜を覆うように、第２絶縁膜を形成する第５ステップと、
前記第２絶縁膜の上に第２多結晶シリコン膜を形成する第６ステップと、
前記第２多結晶シリコン膜および前記第２絶縁膜を化学機械研磨することにより、前記第２導電型の不純物領域の上方に残存する前記第１多結晶シリコン膜、および、前記第１多結晶シリコン膜と前記第２多結晶シリコン膜とに挟まれた前記第２絶縁膜を露出させる第７ステップと、
前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および前記第２絶縁膜の露出部の上に第３多結晶シリコン膜を形成する第８ステップと、
前記第３多結晶シリコン膜、前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、前記第１絶縁膜、および前記第２絶縁膜のそれぞれを所定のパターンにエッチングすることにより、前記第２導電型の不純物領域および前記第１導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極を形成する第９ステップとを備えた、半導体装置の製造方法。
【請求項６】
前記第２導電型の不純物領域上には第１ゲート絶縁膜が形成され、
前記第１導電型の不純物領域上には第２ゲート絶縁膜が形成され、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のうち少なくともいずれか一方は、高誘電体材料を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記化学機械研磨の後、前記第１多結晶シリコン膜、前記第２多結晶シリコン膜、および前記第２絶縁膜をエッチバックするステップをさらに備えた、請求項５に記載の半導体装置の製造方法。
【請求項８】
第１導電型の不純物領域および第２導電型の不純物領域を有する半導体基板を準備する第１ステップと、
前記第１導電型の不純物領域および前記第２導電型の不純物領域を覆うように第１絶縁膜を形成する第２ステップと、
前記第１導電型の不純物領域の上方の前記第１絶縁膜を除去し、前記第１導電型の不純物領域を露出させる第３ステップと、
前記露出された第１導電型の不純物領域の表面、および、前記第２導電型の不純物領域の上に残存する前記第１絶縁膜を覆うように、第２絶縁膜を形成する第４ステップと、
前記第２絶縁膜の上に多結晶シリコン膜を形成する第５ステップと、
前記多結晶シリコン膜、前記第１絶縁膜、および前記第２絶縁膜のそれぞれを所定のパターンにエッチングすることにより、前記第２導電型の不純物領域および前記第１導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極を形成する第６ステップとを備えた、半導体装置の製造方法。
【請求項９】
前記第２導電型の不純物領域上には第１ゲート絶縁膜が形成され、
前記第１導電型の不純物領域上には第２ゲート絶縁膜が形成され、
前記第１ゲート絶縁膜に与えられる熱履歴と前記第２ゲート絶縁膜に与えられる熱履歴とが異なる、請求項５または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、第１導電型のトランジスタと第１導電型とは異なる第２導電型のトランジスタとを有する相補型のトランジスタを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）を用いた相補型（Complementary）トランジスタの平面的な面積を小さくすることが試みられている。そのため、各トランジスタの単位面積当たりのゲート絶縁膜の容量を増加させる必要がある。したがって、ゲート絶縁膜の膜厚をより小さくする必要がある。従来の相補型ＭＩＳＦＥＴのゲート絶縁膜には、シリコン酸化膜または酸窒化膜が用いられる。そのため、ゲート絶縁膜の膜厚が３ｎｍ以下になる場合には、量子力学的トンネル効果によって、ゲート電極とソース／ドレイン領域との間またはゲート電極と半導体基板との間に大きなリーク電流が生じる。その結果、このようなＭＩＳＦＥＴが用いられた半導体装置は、使用されていない期間における消費電力が非常に大きなものとなってしまうという問題を有している。
【０００３】
前述のゲート絶縁膜に生じるリーク電流の発生を抑制する手法としては、ゲート絶縁膜を高誘電率材料で形成することによって、より大きな膜厚のゲート絶縁膜を用いて小さな膜厚のゲート絶縁膜の容量と実効的に等価な容量を得る手法が考えられる。
【０００４】
一方、前述のような高誘電率材料をゲート絶縁膜に用いた相補型ＭＩＳＦＥＴにおいては、ゲート電極とゲート絶縁膜を構成する高誘電率材料との間の界面に界面準位が形成される。そのため、フェルミ準位が界面準位に一致し固定されてしまう。その結果、相補型のトランジスタを構成する２つのトランジスタのゲート絶縁膜が同一の材質および同一の膜厚で形成されている従来の半導体装置においては、トランジスタのしきい値電圧を個々のトランジスタごとに異ならせることができないという問題が生じる。たとえば、Ａｌ2Ｏ3を用いたｎ型のＭＩＳＦＥＴおよびＨｆＳｉxＯyなどのＨｆ系酸化物を用いたｐ型のＭＩＳＦＥＴにおいては、前述のようなしきい値電圧を各トランジスタごとに異ならせることができないという問題が生じる。
【特許文献１】特開２００２−３３４９３９号公報
【特許文献２】特開２００４−３１６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のような問題を解決する手法としては、多結晶シリコン膜を用いないで、ゲート絶縁膜上に直接金属膜を形成することによってゲート電極を形成する手法が考えられる。しかしながら、このような手法の場合には、ＭＩＳＦＥＴの高い性能を維持しながらしきい値電圧を各トランジスタごとに異ならせるために、ｎ型のＭＩＳＦＥＴのゲート電極およびｐ型のＭＩＳＦＥＴのゲート電極を、異なる仕事関数を有する複数種類の金属を用いて別個独立の工程において形成する必要が生じる。その結果、相補型ＭＩＳＦＥＴの製造工程が非常に複雑化するという問題が生じる。
【０００６】
本発明は、上述のような問題に鑑みてなされたものであり、その一の目的は、ゲート絶縁膜において生じるリーク電流の発生を抑制するとともに、ＭＩＳＦＥＴの高い性能を維持しながら各トランジスタごとに独立にしきい値電圧を制御することができる相補型ＭＩＳＦＥＴを提供することであり、他の目的は、前述の相補型ＭＩＳＦＥＴを容易に製造することができる製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、相補型トランジスタを備えている。その相補型トランジスタは、第１導電型のチャネル領域が形成される第１導電型トランジスタと、第１導電型とは異なる第２導電型のチャネル領域が形成される第２導電型トランジスタとを含んでいる。第１導電型トランジスタは、第２導電型の不純物領域の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成され、第１導電型の不純物を含む多結晶シリコン膜を有する第１ゲート電極とを含んでいる。また、第２導電型トランジスタは、第１導電型の不純物領域の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成され、第２導電型の不純物を含む多結晶シリコン膜を有する第２ゲート電極とを含んでいる。さらに、第１ゲート絶縁膜と第２ゲート絶縁膜とは材質および膜厚のうち少なくともいずれか一方が互いに異なる。
【０００８】
上記の構成によれば、第１導電型トランジスタおよび第２導電型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、後述する半導体装置の製造方法を用いれば、双方のトランジスタのそれぞれのゲート電極とソース／ドレイン領域との間を流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型トランジスタを、従来の技術と比較して容易に形成することができる。
【０００９】
前述の半導体装置においては、第１ゲート絶縁膜および第２ゲート絶縁膜のうち少なくともいずれか一方が材質の異なる複数の膜が積層された構造を有し、第１ゲート絶縁膜として機能する膜の数と第２ゲート絶縁膜として機能する膜の数とが異なるものであってもよい。
【００１０】
前述の半導体装置はＳＯＩ基板に形成されていれば、基板の寄生容量が低減されるとともに、基板バイアス効果が低減されるという特徴を有効に利用して、半導体装置の消費電力を低減することができる。
【００１１】
なお、第１ゲート絶縁膜および第２ゲート絶縁膜のうち少なくともいずれか一方が高誘電体材料を含んでいることが望ましい。
【００１２】
本発明の一の局面の半導体装置の製造方法においては、まず、第１導電型の不純物領域および第１導電型とは異なる第２導電型の不純物領域を有する半導体基板が準備される。次に、第１導電型の不純物領域および第２導電型の不純物領域を覆うように第１絶縁膜が形成される。その後、第１絶縁膜の上に第１多結晶シリコン膜が形成される。第１導電型の不純物領域の上方の第１絶縁膜および第１多結晶シリコン膜が除去され、第１導電型の不純物領域が露出する。次に、露出した第１導電型の不純物領域の表面、ならびに、第２導電型の不純物領域の上方に残存する第１絶縁膜および第１多結晶シリコン膜を覆うように、第２絶縁膜が形成される。その後、第２絶縁膜の上に第２多結晶シリコン膜が形成される。次に、第２多結晶シリコン膜および第２絶縁膜が化学機械研磨されることにより、第２導電型の不純物領域の上方に残存する第１多結晶シリコン膜、および、第１多結晶シリコン膜と第２多結晶シリコン膜とに挟まれた第２絶縁膜が露出する。次に、第１多結晶シリコン膜、第２多結晶シリコン膜、および第２絶縁膜の上に第３多結晶シリコン膜が形成される。次に、第３多結晶シリコン膜、第１多結晶シリコン膜、第２多結晶シリコン膜、第１絶縁膜、および第２絶縁膜のそれぞれが所定のパターンにエッチングされる。それにより、第２導電型の不純物領域および第１導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極が形成される。
【００１３】
上記の製造方法によれば、従来の相補型トランジスタを有する半導体装置の製造方法に比較して、前述の半導体装置を容易に製造することが可能になる。また、化学機械研磨工程の後で、ゲート電極となる多結晶シリコン膜の膜厚を調整することが可能となる。
【００１４】
なお、第２導電型の不純物領域上には第１ゲート絶縁膜が形成され、第１導電型の不純物領域上には第２ゲート絶縁膜が形成され、第１ゲート絶縁膜および第２ゲート絶縁膜のうち少なくともいずれか一方が高誘電体材料を含んでいることが望ましい。
【００１５】
また、一の局面の半導体装置の製造方法においては、化学機械研磨の後、第１多結晶シリコン膜、第２多結晶シリコン膜、および第２絶縁膜がエッチバックされることが望ましい。
【００１６】
本発明の他の局面の半導体装置の製造方法においては、まず、第１導電型の不純物領域および第２導電型の不純物領域を有する半導体基板が準備される。次に、第１導電型の不純物領域および第２導電型の不純物領域を覆うように第１絶縁膜が形成される。その後、第１導電型の不純物領域の上方の第１絶縁膜が除去され、第１導電型の不純物領域が露出する。次に、露出された第１導電型の不純物領域の表面、および、第２導電型の不純物領域の上に残存する第１絶縁膜を覆うように、第２絶縁膜が形成される。次に、第２絶縁膜の上に多結晶シリコン膜が形成される。その後、多結晶シリコン膜、第１絶縁膜、および第２絶縁膜のそれぞれが所定のパターンにエッチングされる。それにより、第２導電型の不純物領域および第１導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極が形成される。
【００１７】
上記の製法によれば、前述の一の局面の半導体装置の製造方法と同様に、前述の半導体装置を容易に製造することができ、かつ、前述の一の局面の半導体装置の製造方法に比較して、化学機械研磨工程が実行されないため、さらに半導体装置を製造工程を簡略化することが可能となる。
【００１８】
また、他の局面の半導体装置の製造方法においては、第２導電型の不純物領域上には第１ゲート絶縁膜が形成され、第１導電型の不純物領域上には第２ゲート絶縁膜が形成され、第１ゲート絶縁膜に与えられる熱履歴と第２ゲート絶縁膜に与えられる熱履歴とが異なることが望ましい。
【発明を実施するための最良の形態】
【００１９】
以下、図に基づいて本発明の実施の形態の半導体装置およびその製造方法を説明する。
【００２０】
実施の形態．１
図１を用いて、実施の形態１の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。
【００２１】
本実施の形態の半導体装置は、シリコン基板１には素子形成領域同士を互いに分離する素子分離絶縁膜２０が設けられている。素子分離絶縁膜２０を境にして一方の素子形成領域にはｐ型ウェル領域２が形成されている。また、素子分離絶縁膜２０を境にして他方の素子形成領域にはｎ型ウェル領域３が形成されている。
【００２２】
ｐ型ウェル領域２においては、シリコン基板１の主表面から所定の深さにかけてソース／ドレイン領域４が形成されている。ソース／ドレイン領域４には、ｎ+型の不純物が含まれている。ソース／ドレイン領域４の表面部には、高融点金属シリサイド層６が形成されている。また、ソース／ドレイン領域４によって挟まれるチャネル領域の上にはゲート絶縁膜８が形成されている。ゲート絶縁膜８の上にはゲート電極を構成する多結晶シリコン膜１０が形成されている。多結晶シリコン膜１０の表面部には高融点金属シリサイド層１２が形成されている。また、シリコン基板１の主表面上であって、ゲート絶縁膜８、多結晶シリコン膜１０、および高融点金属シリサイド層１２の両側面のそれぞれには、サイドウォール絶縁膜１４が形成されている。なお、多結晶シリコン膜１０には、ｎ+型ソース／ドレイン領域４に含まれている不純物と同一の導電型のｎ+型の不純物が含まれている。
【００２３】
また、ｎ型ウェル領域３の主表面から所定の深さにかけてｐ+型のソース／ドレイン領域５が形成されている。ソース／ドレイン領域５には、ｐ+型の不純物が含まれている。ソース／ドレイン領域５の表面部には高融点金属シリサイド層７が形成されている。ｐ+型ソース／ドレイン領域５によって挟まれたチャネル領域の上にはゲート絶縁膜９が形成されている。ゲート絶縁膜９の上にはｐ+型の不純物を含む多結晶シリコン膜１１が形成されている。多結晶シリコン膜１１の上には高融点金属シリサイド層１３が形成されている。また、シリコン基板１の主表面上であって、ゲート絶縁膜９、ｐ+型多結晶シリコン膜１１、および高融点金属シリサイド層１３の両側面のそれぞれには、サイドウォール絶縁膜１５が形成されている。なお、多結晶シリコン膜１１には、ソース／ドレイン領域５に含まれている不純物と同一の導電型のｐ+型の不純物が含まれている。
【００２４】
また、ゲート絶縁膜８とゲート絶縁膜９とは異なる材質の材料によって形成されている。本実施の形態においては、ゲート絶縁膜８およびゲート絶縁膜９のそれぞれの材料は、ＳｉＯ2もしくはＳｉＯxＮyからなる誘電体材料、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＴｉＯ2、もしくはＰｒＯxからなる高誘電体材料、または、前述の高誘電体材料を成分とし、ＳｉまたはＮ等の添加物を有する高誘電体材料、たとえば、ＨｆＳｉxＯyＮzを有している。なお、ゲート絶縁膜は、前述の材料のうちの１のみが用いられた単層構造の膜であってもよいが、前述の材料のうちから選択された１または２以上の材料が複数積層された積層構造の膜であってもよい。ただし、相補型ＭＩＳＦＥＴのうち少なくともいずれか一方のトランジスタのゲート絶縁膜は、ＳｉＯ2またはＳｉＯxＮyではなく、高誘電率材料からなるものとする。また、高融点金属シリサイドはＣｏＳｉxまたはＮｉＳｉxからなるものとする。
【００２５】
上記の本実施の形態の半導体装置においては、前述のように、ゲート絶縁膜８とゲート絶縁膜９とが異なる材質の材料により構成されている。したがって、ｎ+型多結晶シリコン膜１０とゲート絶縁膜８との界面の整合性を良好にすることができる材料をゲート絶縁膜８の材料として選択し、かつ、ｐ+型多結晶シリコン膜１１とゲート絶縁膜９との界面の整合性を良好にすることができる材料をゲート絶縁膜９の材料として選択することができる。つまり、ｎ型トランジスタのゲート絶縁膜とゲート電極を構成する多結晶シリコン膜との界面の整合性およびｐ型トランジスタのゲート絶縁膜とゲート電極を構成する多結晶シリコン膜との界面の整合性の双方を良好にすることができる。
【００２６】
そのため、ｎ型トランジスタおよびｐ型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、後述する実施の形態の半導体装置の製造方法を用いれば、ゲート電極とソース／ドレイン領域との間に流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型ＭＩＳＦＥＴを、従来の技術と比較して容易に形成することができる。
【００２７】
なお、上記の実施の形態においては、ゲート絶縁膜８の材質とゲート絶縁膜９の材質とが異なっている相補型トランジスタの一例として、ゲート絶縁膜８の組成とゲート絶縁膜９の組成とが異なるものが示されている。しかしながら、ゲート絶縁膜８の組成とゲート絶縁膜９の組成とは同一であってもよい。この場合においては、たとえば、結晶構造の相違または製造方法の相違に起因して、ゲート絶縁膜８の電気的特性とゲート絶縁膜９の電気的特性とが異なっていれば、ｎ型トランジスタのしきい値電圧とｐ型トランジスタのしきい値電圧とを別個に設定することができる。このような構造の相補型トランジスタであっても、前述の実施の形態の相補型トランジスタによって得られる効果と同様の効果を得ることができる。
【００２８】
実施の形態．２
次に、図２を用いて本実施の形態の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。
【００２９】
図２に示すように、本実施の形態の半導体装置は、図１に示す実施の形態１の半導体装置の構造とほぼ同様である。ただし、本実施の形態の半導体装置の構造は、実施の形態１の半導体装置の構造と比較して、その基板の構造が異なる。本実施の形態の半導体装置は、シリコン基板５０と、シリコン基板５０の上に設けられた埋込酸化膜６０と、埋込酸化膜６０の上に形成された素子分離絶縁膜２０ａと、素子分離絶縁膜２０ａの一方の側に形成されたｐ型ウェル領域２ａと、素子分離絶縁膜２０ａの他方の側に形成されたｎ型ウェル領域３ａとを備えている。
【００３０】
本実施の形態の半導体装置は、前述の異なる部分以外の構造は実施の形態１の半導体装置の構造と全く同様である。
【００３１】
本実施の形態の半導体装置によれば、実施の形態１の半導体装置より得られる効果に加えて、半導体基板がＳＯＩ（Silicon on Insulator）基板からなっているため、寄生容量を低減することができる効果および基板バイアス効果を低減し得る効果などの特徴を利用して、消費電力を低減することができる相補型ＭＩＳＦＥＴを、比較的簡単なプロセスで製造することができる。
【００３２】
実施の形態．３
次に、実施の形態３の相補型ＭＩＳＦＥＴを有する半導体装置の構造を図３を用いて説明する。
【００３３】
本実施の形態の半導体装置の構造は、実施の形態１の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置は、ゲート絶縁膜８ａの膜厚とゲート絶縁膜９ａの膜厚とが異なることのみが実施の形態１の半導体装置と異なる。なお、ゲート絶縁膜８ａの膜厚とゲート絶縁膜９ａの膜厚とが異なっていれば、ゲート絶縁膜８ａの材質とゲート絶縁膜９ａの材質とが同一であってもよい。本実施の形態の半導体装置の構造は、前述の事項以外に関しては、実施の形態１の半導体装置の構造と全く同様である。
【００３４】
上記の本実施の形態の半導体装置の構造を採用すれば、次のような効果がある。
【００３５】
一般に、ゲート電極とソース／ドレイン電極との間のリーク電流は、ｐ型トランジスタに比較してｎ型トランジスタの方が大きい。従来の相補型ＭＩＳＦＥＴを有する半導体装置の製造方法においては、ｎ型トランジスタのゲート絶縁膜とｐ型トランジスタのゲート絶縁膜とが同一の工程で同一の材料を用いて形成されるため、従来の相補型ＭＩＳＦＥＴにおいては、ｐ型トランジスタのゲート絶縁膜の膜厚は、ｎ型トランジスタのゲート絶縁膜の膜厚と同一になる。つまり、ｐ型トランジスタのゲート絶縁膜の膜厚は、ｎ型トランジスタのゲート絶縁膜に要求される膜厚と同一になるため、必要以上に厚くなってしまう。その結果、相補型ＭＩＳＦＥＴにおいては、ｐ型トランジスタのゲート電極に形成される空乏層が過度に大きくなってしまう。したがって、ｎ型トランジスタの駆動能力に比較して、ｐ型トランジスタの駆動能力が低くなってしまう傾向がある。
【００３６】
しかしながら、本実施の形態の相補型ＭＩＳＦＥＴを有する半導体装置の構造が採用されれば、ｎ型トランジスタのゲート絶縁膜の膜厚よりもｐ型トランジスタのゲート絶縁膜の膜厚を小さくすることが可能になる。その結果、相補型ＭＩＳＦＥＴを有する半導体装置において、ｎ型トランジスタの駆動能力のみならず、ｐ型トランジスタの駆動能力も向上させることができる。
【００３７】
また、前述のようなゲート絶縁膜８の膜厚とゲート絶縁膜９との膜厚とが異なる本実施の形態の半導体装置によっても、ｎ型トランジスタおよびｐ型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、実施の形態１の半導体装置と同様に、後述する実施の形態の半導体装置の製造方法を用いれば、ゲート電極とソース／ドレイン領域との間に流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型ＭＩＳＦＥＴを、従来の技術と比較して容易に形成することができる。
【００３８】
実施の形態．４
次に、図４を用いて、実施の形態４の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。
【００３９】
本実施の形態の半導体装置の構造は、基板の構造以外の構造に関しては、図３に示す実施の形態３の半導体装置の構造と全く同様の構造である。また、本実施の形態の半導体装置の基板の構造は、図２に示す実施の形態２の半導体装置の基板の構造と全く同様である。このような半導体装置によれば、実施の形態２の半導体装置により得られる効果と実施の形態３の半導体装置により得られる効果との双方を得ることが可能になる。
【００４０】
実施の形態．５
次に、図５を用いて、実施の形態５の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。実施の形態５の半導体装置の構造は、図５に示すように、実施の形態１または３とほぼ同様の構造である。本実施の形態の半導体装置の構造は、ｎ型トランジスタのゲート絶縁膜８ｃとｐ型トランジスタのゲート絶縁膜９ｃとの比較において、膜厚および材質のそれぞれが異なることのみが、実施の形態１または３の半導体装置の構造と異なる。
【００４１】
このような構造の半導体装置の構造によれば、実施の形態１の半導体装置の構造を採用することによって得られる効果と実施の形態３の半導体装置の構造を採用することによって得られる効果との双方を得ることができる。
【００４２】
実施の形態．６
次に、図６を用いて実施の形態６の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。
【００４３】
図６に示すように、本実施の形態の半導体装置の構造は、基板の構造以外の構造に関しては、図５に示す実施の形態５の半導体装置の構造と全く同様である。本実施の形態の半導体装置の基板の構造は、図２に示す実施の形態２の半導体装置の基板の構造と全く同様である。
【００４４】
本実施の形態の半導体装置によれば、図５に示す実施の形態５の半導体装置により得られる効果と図２に示す実施の形態２の半導体装置により得られる効果との双方を得ることができる。
【００４５】
実施の形態．７
次に、図７を用いて、実施の形態７の相補型ＭＩＳＦＥＴを有する半導体装置の構造を説明する。
【００４６】
図７に示すように、本実施の形態の半導体装置の構造は、実施の形態１の半導体装置の構造との比較において、ｎ型トランジスタのゲート絶縁膜がゲート絶縁膜８ｄおよびゲート絶縁膜８ｅからなる２層構造の膜であり、かつ、ｐ型トランジスタのゲート絶縁膜が、ゲート絶縁膜９ｄのみからなる１層構造の膜であることが異なる。本実施の形態においては、ｎ型トランジスタのゲート絶縁膜の２層構造であり、ｐ型トランジスタのゲート絶縁膜が１層構造である相補型ＭＩＳＦＥＴを有する半導体装置の構造が示されている。しかしながら、ｎ型トランジスタのゲート絶縁膜を構成する膜の積層数とｐ型トランジスタのゲート絶縁膜を構成する膜の積層数とが異なっていれば、他の如何なる構造であってもよい。たとえば、一方の積層構造の材質と他方の積層構造の材質または他方の積層構造の一部の材質とが同一であってもよい。また、一方の積層構造の全体の膜厚と他方の積層構造の全体の膜厚とが同一であってもよい。このような本実施の形態の半導体装置によっても、実施の形態１または３の半導体装置により得られる効果と同様の効果を得ることができる。
【００４７】
実施の形態．８
次に、図８を用いて、実施の形態８の相補型ＭＩＳＦＥＴを有する半導体装置を説明する。
【００４８】
本実施の形態の半導体装置は、図８に示すように、図７に示す実施の形態７の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置の構造は、図２に示す実施の形態２の半導体装置の基板の構造が採用されていることが、実施の形態７の半導体装置の構造と異なる。
【００４９】
本実施の形態の半導体装置によれば、実施の形態７の半導体装置により得られる効果と実施の形態２の半導体装置により得られる効果との双方を得ることができる。
【００５０】
実施の形態．９
次に、図９〜図１５を用いて、本発明の実施の形態の半導体装置の製造方法を説明する。
【００５１】
本実施の形態の半導体装置の製造方法においては、まず、シリコン基板１にＳＴＩ（Shallow Trench Isolation）すなわち素子分離絶縁膜２０を形成する。次に、素子分離絶縁膜２０によって分離された一方の素子形成領域上に一のレジストマスクを形成し、他方の素子形成領域中へｐ型不純物を注入する。それにより、ｐ型ウェル領域２が形成される。次に、前述の一のレジストマスクを除去し、他方の素子形成領域上に他のレジストマスクを形成し、前述の一方の素子形成領域中へｎ型不純物を注入する。それにより、ｎ型ウェル領域３が形成される。すなわち、素子分離絶縁膜２０を境界として、ｐ型ウェル領域２とｎ型ウェル領域３とが形成される。
【００５２】
次に、シリコン基板１の全主表面を覆うようにシリコン酸化膜または酸窒化膜を形成する。その後、シリコン酸化膜または酸窒化膜の上に絶縁膜８０を形成する。なお、前述の工程においては、シリコン酸化膜または酸窒化膜を形成することなく、シリコン基板１の上に直接絶縁膜８０を堆積してもよい。さらに、その堆積された絶縁膜８０に熱処理を加えてもよい。これによれば、本発明の第１ゲート絶縁膜として機能する絶縁膜８０に与えられる熱履歴と、後述する本発明の第２ゲート絶縁膜として機能する絶縁膜９０に与えられる熱履歴とを異ならせることができる。その結果、第１ゲート絶縁膜の電気特性と第２ゲート絶縁膜の電気特性とを異ならせることができる。その後、絶縁膜８０の上に多結晶シリコン膜１００を堆積する。それにより、図９に示す構造が得られる。
【００５３】
次に、ｎ型ウェル領域３の上方に位置する絶縁膜８０および多結晶シリコン膜１００をフォトリソグラフィ技術およびエッチング技術を用いて除去する。それにより、図１０に示すように、ｎ型ウェル領域３が露出し、ｐ型ウェル領域２の上方にのみ絶縁膜８０ａおよび多結晶シリコン膜１００ａが残存する。その後、露出しているｎ型ウェル領域３、素子分離絶縁膜２０、絶縁膜８０ａ、および多結晶シリコン膜１００ａを覆うように、絶縁膜９０を形成する。次に、絶縁膜９０を覆うように多結晶シリコン膜１１０を形成する。その結果、図１１に示す構造が得られる。
【００５４】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、図１１に示す多結晶シリコン膜１１０が形成する段差をなくして製造中の半製品の表面を平坦化する。つまり、多結晶シリコン膜１１０の一部、絶縁膜９０の一部、および多結晶シリコン膜８０ａの一部を上方から順に研摩する。それにより、図１２に示すように、ｐ型ウェル領域２の上方に絶縁膜８０ａおよび多結晶シリコン膜１００ｂが残存し、かつ、ｎ型ウェル領域３の上方に絶縁膜９０ａおよび多結晶シリコン膜１１０ａが残存する構造が得られる。
【００５５】
さらに、多結晶シリコン膜１１０ａ、多結晶シリコン膜１００ｂ、および多結晶シリコン膜１００ｂと多結晶シリコン膜１１０ａとの間の絶縁膜９０ａをエッチバックする。それにより、図１３に示すように、ｐ型ウェル領域２の上方に絶縁膜８０ａおよび多結晶シリコン膜１００ｂが残存し、かつ、ｎ型ウェル領域３の上方に絶縁膜９０ｂおよび多結晶シリコン膜１１０ｂが残存する構造が得られる。次に、図１４に示すように、多結晶シリコン膜１１０ｂ、絶縁膜９０ｂ、および多結晶シリコン膜１００ｂを覆うように、多結晶シリコン膜１１１を形成する。その後、ｎウェル領域３の上方の多結晶シリコン膜１１１上にレジスト膜が形成された状態で、ｐウェル領域２の上方の多結晶シリコン膜１１１および多結晶シリコン膜１００ｂにｎ型の不純物を注入する。次に、ｐウェル領域２の上方の多結晶シリコン膜１１１上にレジスト膜が形成された状態で、ｎウェル領域３の上方の多結晶シリコン膜１１１および多結晶シリコン膜１１０ｂにｐ型の不純物を注入する。なお、前述の多結晶シリコン膜１１１等への不純物の注入工程は、ゲート電極の不純物濃度の調整のために必要に応じて行われる工程であり、必須の工程ではない。
【００５６】
次に、リソグラフィ技術およびエッチング技術を用いて、多結晶シリコン膜１１１、多結晶シリコン膜１１０ｂ、多結晶シリコン膜１００ｂ、絶縁膜９０ｂ、および絶縁膜８０ａを所定のパターンにエッチングする。それにより、図１５に示すように、ｐ型ウェル領域２の上方に、ゲート絶縁膜８、多結晶シリコン膜１０ａおよび多結晶シリコン膜１０ｂが残存し、かつ、ｎ型ウェル領域３の上方に、ゲート絶縁膜９、多結晶シリコン膜１１ａおよび多結晶シリコン膜１１ｂが残存する。なお、多結晶シリコン膜１０ａおよび１０ｂは、ｎ型トランジスタのゲート電極（１０）を構成する導電層であり、多結晶シリコン膜１１ａおよび１１ｂは、ｐ型トランジスタのゲート電極（１１）を構成する導電層である。
【００５７】
次に、ｎ型ウェル領域３を覆うように一のレジスト膜を形成し、一のレジスト膜をマスクとしてｐ型ウェル領域２にｎ+型の不純物を注入する。それにより、ソース／ドレイン領域４が形成される。また、前述の一のレジスト膜を除去した後、ｐ型ウェル領域２を覆うように他のレジスト膜を形成し、他のレジスト膜をマスクとしてｎ型ウェル領域３にｐ+型の不純物を注入する。それにより、ソース／ドレイン領域５が形成される。その後、シリコン基板１を覆うように絶縁膜を形成し、その絶縁膜を自己整合的にエッチバックすることによってソース／ドレイン領域４および５ならびに多結晶シリコン膜１０ｂおよび１１ｂを露出させる。それにより、サイドウォール絶縁膜１４およびサイドウォール絶縁膜１５が形成される。
【００５８】
その後、ｎウェル領域３上にレジスト膜が形成された状態で、ソース／ドレイン領域４にｎ型の不純物を注入する。このとき、多結晶シリコン膜１０ａおよび１０ｂにもｎ型の不純物が注入される。次に、ｐウェル領域２上にレジスト膜が形成された状態で、ソース／ドレイン領域５にｐ型の不純物を注入する。このとき、多結晶シリコン膜１１ａおよび１１ｂにもｐ型の不純物が注入される。さらに、ソース／ドレイン領域４および５のそれぞれの上部が高融点金属によってシリサイド化されるとともに、多結晶シリコン膜１０ｂおよび１１ｂのそれぞれの上部が高融点金属によってシリサイド化される。その結果、ソース／ドレイン領域４および５のそれぞれの上部に高融点金属シリサイド層６および７が形成されるとともに、多結晶シリコン膜１０および１１のそれぞれの上部に高融点金属シリサイド層１２および１３が形成される。その構造が図１に示されている。
【００５９】
上記のような本実施の形態の半導体装置の製造方法によれば、絶縁膜８０に加える熱履歴と絶縁膜９０に加える熱履歴とを異ならせることができる。その結果、耐熱性の低い絶縁膜を耐熱性が高い絶縁膜よりも後の工程で形成することによって、２つの絶縁膜のそれぞれに最適な熱処理を加えることができる。つまり、耐熱性が低い絶縁膜に過度な熱処理を加えることが防止されている。
【００６０】
また、図１１に示す状態においてＣＭＰ研摩を実行した後に、図１３に示すように、多結晶シリコン膜１００ｂ，１１０ｂおよび絶縁膜９０ｂをエッチバックする。さらに、図１４に示すように、多結晶シリコン膜１００ｂ，１１０ｂおよび絶縁膜９０ｂの上に、多結晶シリコン膜１１１を形成する。そのため、ｎ型トランジスタのゲート電極およびｐ型トランジスタのゲート電極のそれぞれを構成する多結晶シリコン膜の膜厚を調整することが容易である。なお、前述のエッチバック工程が実行されず、図１２に示す構造が形成された後、図１４に示す多結晶シリコン膜１１１が多結晶シリコン膜１００ｂおよび１１０ｂの上に直接形成される製造方法であっても、ｎ型トランジスタのゲート電極およびｐ型トランジスタのゲート電極のそれぞれを構成する多結晶シリコン膜の膜厚を調整することは可能である。
【００６１】
ただし、図１３に示すようなエッチバック工程が実行されれば、ｎ型トランジスタのゲート電極とｐ型トランジスタのゲート電極との間に挿入される絶縁膜９０ｂの高さを低くすることができる、つまり、多結晶シリコン膜１００ｂおよび１１０ｂの高さを低くすることができる。そのため、たとえば、インバータ回路のように、ｎ型トランジスタのゲート配線とｐ型トランジスタのゲート配線とが接続される部分がＣＭＯＳ回路内に存在する場合には、良好なゲート配線特性を得ることが可能である。この良好なゲート配線特性とは、具体的に説明すると次のようなものである。
【００６２】
図１４に示すようなゲート電極となる部分以外の部分であって、ｎ型トランジスタのゲート配線とｐ型トランジスタのゲート配線とが接続される部分においては、それらのゲート配線同士の間に絶縁膜９０ｂが残存し、多結晶シリコン膜１１１のみによってそれらのゲート配線同士が接続されている。この接続部においては、多結晶シリコン膜１１０ｂと多結晶シリコン膜１００ｂとの間に絶縁膜９０ｂが存在するため、電気伝導が生じる部分は、多結晶シリコン膜１１１のみである。したがって、多結晶シリコン膜１１１の膜厚が薄いときには、ｎ型トランジスタのゲート配線とｐ型トランジスタのゲート配線とが接続される部分の電気伝導特性は悪くなる。しかしながら、上述のエッチバック工程によって、多結晶シリコン膜１１０ｂおよび１００ｂの膜厚が小さくなっていれば、多結晶シリコン膜１１１の膜厚を大きくすることができるため、ｎ型トランジスタのゲート配線とｐ型トランジスタのゲート配線とが接続される部分の電気伝導特性、すなわちゲート配線特性は良好となる。
【００６３】
また、絶縁膜８０の堆積と多結晶シリコン膜１００の堆積とが連続して行なわれる、すなわち、絶縁膜８０の堆積と多結晶シリコン膜１００の堆積との間に他の工程が実行されない。また、絶縁膜９０の堆積と多結晶シリコン膜１１０の堆積とが連続して行なわれる、すなわち、絶縁膜９０の堆積と多結晶シリコン膜１１０の堆積との間に他の工程が実行されない。そのため、ゲート絶縁膜の堆積と多結晶シリコン膜の堆積との間の他の工程、たとえばウエットエッチングによって、ゲート絶縁膜８および９のそれぞれに損傷が与えられることが防止されている。なお、前述の説明においては、絶縁膜８０ａおよび絶縁膜９０ａの膜厚および材質については言及しなかったが、絶縁膜８０ａと絶縁膜９０ａとの対比において、膜厚および材質のうち少なくともいずれか一方を互いに異ならせることによって、前述の実施の形態１、３、および５のいずれかにおいて説明した半導体装置を製造することができる。つまり、本実施の形態の半導体装置の製造方法を用いれば、実施の形態１、３および５のいずれかに記載の半導体装置を製造することが可能となる。
【００６４】
実施の形態．１０
次に、図１６を用いて実施の形態１０の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法は、図９〜図１５を用いて説明した実施の形態９の半導体装置の製造方法とほぼ同様である。本実施の形態の半導体装置の製造方法においては、図１６に示すように、実施の形態２において図２を用いて説明がなされた構造の半導体基板が用いられている。前述の事項以外は、本実施の形態の半導体装置の製造方法と実施の形態９の半導体装置の製造方法とは全く同様の工程が実行されるため、その工程の説明は繰返さない。
【００６５】
本実施の形態の半導体装置の製造方法によっても、実施の形態９において説明した半導体装置の製造方法と同様の効果が得られる。
【００６６】
実施の形態．１１
次に、図１７〜図２１を用いて実施の形態１１の半導体装置の製造方法を説明する。
【００６７】
本実施の形態においては、まず、図１７に示すように、実施の形態９において説明した半導体装置の製造過程における図９に示す構造とほぼ同様の構造が形成される。ただし、本実施の形態の半導体装置の製造方法は、実施の形態９の半導体装置の製造方法との比較において、絶縁膜８０の上に多結晶シリコン膜１００を形成しないことが異なる。
【００６８】
次に、図１８に示すように、ｎ型ウェル領域３の上方の絶縁膜８０をリソグラフィ技術およびエッチング技術を用いて除去する。それにより、ｐ型ウェル領域２の上にのみ絶縁膜８０ｄが残存する。つまり、ｎ型ウェル領域３の上表面が露出する。
【００６９】
次に、図１９に示すように、露出しているｎ型ウェル領域３の表面および絶縁膜８０ｄを覆うように絶縁膜８９を形成する。その後、図２０に示すように、絶縁膜８９の上に多結晶シリコン膜１００ｃを形成する。次に、多結晶シリコン膜１００ｃ、絶縁膜８９、および絶縁膜８０ｄを、ｐ型ウェル領域２およびｎ型ウェル領域３のそれぞれの上方において、所定のパターンにエッチングする。それにより、図２１に示すように、ｐ型ウェル領域２の上方にゲート絶縁膜８を構成する絶縁膜８ｄ、絶縁膜８ｅ、および、多結晶シリコン膜１０からなるゲート電極が形成されるとともに、ｎ型ウェル領域３の上にゲート絶縁膜９ｄおよび多結晶シリコン膜１１からなるゲート電極が形成される。この後においては、実施の形態９において図１５に示す構造の形成後に実行される工程と同様の工程が実行される。それにより、図７に示す実施の形態７の半導体装置の構造と同様の構造が得られる。
【００７０】
前述のような本実施の形態の半導体装置の製造方法によれば、実施の形態９の半導体装置の製造方法と同様の効果を得ることができるとともに、実施の形態９において説明した半導体装置の製造方法のように、ＣＭＰ工程を実行しないため、比較的簡単な工程によって相補型ＭＩＳＦＥＴを形成することが可能となる。
【００７１】
実施の形態．１２
次に、図２２を用いて実施の形態１２の半導体装置の製造方法を説明する。
【００７２】
本実施の形態の半導体装置の製造方法は図１７〜図２２を用いて説明した実施の形態１１の半導体装置の製造方法とほぼ同様である。本実施の形態の半導体装置の製造方法においては、図２２に示すように、半導体装置の基板の構造に図２において説明された半導体装置の基板の構造を用いていることのみが、実施の形態１１の半導体装置の製造方法と異なる。前述の事項以外は、本実施の形態の半導体装置の製造方法と実施の形態１１の半導体装置の製造方法とは全く同様の工程が実行されるため、その工程の説明は繰返さない。
【００７３】
本実施の形態の半導体装置の製造方法によっても、実施の形態１１において説明した半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
【００７４】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７５】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態２の半導体装置の構造を説明するための図である。
【図３】実施の形態３の半導体装置の構造を説明するための図である。
【図４】実施の形態４の半導体装置の構造を説明するための図である。
【図５】実施の形態５の半導体装置の構造を説明するための図である。
【図６】実施の形態６の半導体装置の構造を説明するための図である。
【図７】実施の形態７の半導体装置の構造を説明するための図である。
【図８】実施の形態８の半導体装置の構造を説明するための図である。
【図９】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態９の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態１０の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態１１の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態１１の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態１１の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態１１の半導体装置の製造方法を説明するための図である。
【図２１】実施の形態１１の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態１２の半導体装置の製造方法を説明するための図である。
【符号の説明】
【００７６】
１  シリコン基板、２  ｐ型ウェル領域、３  ｎ型ウェル領域、４，５  ソース／ドレイン領域、６，７  高融点金属シリサイド層、８，８ａ，８ｂ，８ｃ，８ｄ，８ｅ，９，９ａ，９ｂ，９ｃ，９ｄ  ゲート絶縁膜、１０，１０ａ，１０ｂ，１１，１１ａ，１１ｂ  多結晶シリコン膜、１２，１３  高融点金属シリサイド層、１４，１５  サイドウォール絶縁膜、２０，２０ａ  素子分離絶縁膜、８０ａ，８０ｂ，８０ｄ，８９，９０，９０ａ，９０ｂ  絶縁膜、１００，１００ａ，１００ｂ，１００ｃ  多結晶シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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