(57)【要約】【課題】半導体メモリ装置の分離制御回路および制御方法を提供する。【解決手段】本発明による半導体メモリは、メモリセルアレイと、感知増幅器と、前記感知増幅器と前記メモリセルアレイのビットラインと前記感知増幅器との間に位置した分離装置と、前記分離装置が前記ビットラインと前記感知増幅器とを電気的に遮断する間、前記メモリセルアレイのメモリセルに貯蔵された電荷を前記ビットラインに伝達し、前記電荷が前記ビットラインに伝達された以後には、前記分離装置が前記ビットラインと前記感知増幅器とを連結するように制御する回路を含む。【選択図】図２１
2006024348.tif 000002
【特許請求の範囲】
【請求項１】
読み出しモードを有する半導体装置において、
前記読み出しモードで保持されたデータが検出される第１メモリセルと、第１ワードラインと、ワードライン選択信号に応答して前記第１メモリセルに保持された電荷を共有する第１ビットライン対とを含む第１メモリセルアレイと、
第２メモリセルと第２ビットライン対と第２ワードラインとを含む第２メモリセルアレイと、
前記第１メモリセルアレイと前記第２メモリセルアレイとの間に位置して動作する感知増幅器と、
第１分離信号の活性化時は、前記感知増幅器と前記第１ビットライン対とを分離し、前記第１分離信号の非活性化時は、前記感知増幅器と前記第１ビットライン対とを電気的に連結する第１分離回路と、
第２分離信号の活性化時は、前記感知増幅器と前記第２ビットライン対とを電気的に分離し、前記第２分離信号の非活性化時は、前記感知増幅器と前記第２ビットライン対とを電気的に連結する第２分離回路とを含み、
ワードライン選択信号の活性化の以前に前記第１分離信号は活性化、第２分離信号は非活性化状態を維持することを特徴とする半導体装置。
【請求項２】
充電電荷が前記第１ビットライン対に放電されるように前記ワードライン選択信号が活性化された後に、ビットラインの状態を感知増幅器に伝達するために前記第１分離信号は非活性化、前記第２分離信号は活性化されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、
第１等化制御信号の活性化時に前記第１ビットライン対の電位を一致させる第１等化回路と、
第２等化制御信号の活性化時に前記第２ビットライン対の電位を一致させる第２等化回路とをさらに含み、
読み出しモードでは、前記第２等化回路が前記感知増幅器をプリチャージするために、前記第２分離信号は非活性化を維持し、前記第２等化制御信号は活性化されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記読み出しモードは、前記メモリセルの読み出し動作をテストするテストモードであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、ダイナミックランダムアクセスメモリであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
各々第１ビットライン対及び第２ビットライン対を具備する第１メモリセルアレイ及び第２メモリセルアレイと、
前記第１メモリセルアレイと前記第２メモリセルアレイとの間に位置して動作する感知増幅器と、
第１分離信号の活性化時は、前記第１ビットライン対と前記感知増幅器とを分離し、前記第１分離信号の非活性化時は、前記第１ビットライン対と前記感知増幅器とを連結する第１分離回路と、
第２分離信号の活性化時は、前記第２ビットライン対と前記感知増幅器とを分離し、前記第２分離信号の非活性化時は、前記第２ビットライン対と前記感知増幅器とを連結する第２分離回路と、
外部からの外部分離制御信号を受け取る外部入力端子と、
前記外部分離制御信号に応答して前記第１分離信号と前記第２分離信号とを出力する論理回路とを含むことを特徴とする半導体装置。
【請求項７】
前記論理回路は、前記第１メモリセルアレイと前記第２メモリセルアレイのうちの一つを選択するように制御するメモリセルアレイ選択信号を受け取ることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記外部入力端子は、半導体装置のパッドまたはピンであることを特徴とする請求項８に記載の半導体装置。
【請求項９】
読み出しモードにおいてワードライン選択信号が活性化される以前に、前記第１分離信号は活性化され、前記第２分離信号は非活性化されることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記半導体装置は、
第１等化制御信号の活性化時に第１ビットライン対の各々の電位を同一に設定する第１等化回路と、
第２等化制御信号の活性化時に第２ビットライン対の各々の電位を同一に設定する第２等化回路とを含み、
読み出しモードにおいて、前記第２等化回路が前記感知増幅器をプリチャージするために、前記第２分離信号は非活性化を維持し、前記第２等化制御信号は活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記読み出しモードは、第１メモリセルアレイに含まれた第１ビットライン対を検査するテストモードであることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記半導体装置は、ダイナミックランダムアクセスメモリであることを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記半導体装置は、
外部命令語信号を受け取る命令語端子と、
外部アドレス信号を受け取るアドレス端子とをさらに含むことを特徴とする請求項７に記載の半導体装置。
【請求項１４】
前記命令語端子と前記アドレス端子は入力パッドまたは入力ピンであることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１ビットライン対を含む第１メモリセルアレイと、
前記第１ビットライン対に含まれた各々のビットラインと連結された第１等化回路と、
第２ビットライン対を含む第２メモリセルアレイと、
前記第２ビットライン対に含まれた各々のビットラインと連結された第２等化回路と、
前記第１ビットライン対と前記第２ビットライン対との間に連結された感知増幅器と、
前記感知増幅器と前記第１ビットライン対とを第１分離信号の活性化及び非活性化に従って遮断及び連結する第１分離回路と、
前記感知増幅器と前記第２ビットライン対とを第２分離信号の活性化及び非活性化に従って遮断及び連結する第２分離回路と、
外部の分離制御信号を受け取る入力端子と、
メモリアレイ選択信号を出力する制御回路と、
外部からの分離制御信号とメモリアレイ選択信号とを入力にして第１分離信号と第２分離信号を出力する論理回路とを含むことを特徴とする半導体装置。
【請求項１６】
前記半導体装置は、前記外部分離制御信号によって第１読み出しモード及び第２読み出しモードで動作し前記、第１読み出し及び第２読み出しモードにおいて、ワードライン選択信号に応答して第１ワードラインが活性化されることに従って、第１メモリセルに保持された電荷が前記第１ビットライン対に分配され、
前記第１読み出しモードの間、ワードライン選択信号が活性化される以前に前記第１分離信号が非活性化、前記第２分離信号が活性化され、
前記第２読み出しモードの間、ワードライン選択信号が活性化される以前に前記第１分離信号が活性化、前記第２分離信号が非活性化されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２読み出しモードは、前記第１メモリセルアレイの前記第１ビットライン対をテストするモードであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１読み出しモードは、半導体装置での一般的な読み出しモードであることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記半導体装置は、外部分離制御信号に応答して感知イネーブル信号を発生する第２論理回路を含み、前記感知増幅器は、前記感知イネーブル信号に応答して動作することを特徴とする請求項１５に記載の半導体装置。
【請求項２０】
前記半導体装置は、第１メモリセルアレイと第２メモリセルアレイのうちの一つを選択するように指示するブロック選択信号を発生するブロック信号発生器を含むことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
第２論理回路は、前記ブロック選択信号に応答して感知イネーブル信号を発生することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
メモリセルアレイと、
感知増幅器と、
前記感知増幅器と前記メモリセルアレイのビットラインとの間に位置する分離装置と、
前記分離装置が前記感知増幅器と前記ビットラインとを電気的に分離している間、前記メモリセルアレイのメモリセルに保持された電荷を前記ビットラインに伝達し、前記ビットラインに前記電荷が伝達された以後は前記分離装置が前記ビットラインと感知増幅器とを連結するように制御する手段を含むことを特徴とする半導体メモリ。
【請求項２３】
前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とする請求項２２に記載の半導体メモリ。
【請求項２４】
第１ビットライン対とテストされる第１メモリセルとを含む第１メモリセルアレイと、第２ビットライン対を含む第２メモリセルアレイと、前記第１ビットライン対と前記第２ビットライン対との間に位置する感知増幅器と、第１分離信号が活性化されれば、前記感知増幅器と前記第１ビットライン対とを電気的に遮断し、第１分離信号が非活性化されれば、前記第１ビットライン対と前記感知増幅器とを連結する第１分離回路と、第２分離信号が活性化されれば、前記感知増幅器と前記第２ビットライン対とを遮断し、第２分離信号が非活性化されれば、前記感知増幅器と前記第２ビットライン対とを連結する半導体メモリにおいて、
前記第１分離信号を活性化する段階と、
前記第１分離信号が活性化されている間、前記第１メモリセルに保持された電荷を前記第１ビットライン対に分配する段階と、
前記電荷が前記第１ビットライン対に分配された後に、前記第１分離信号を非活性化し、前記第２分離信号を活性化して前記電荷が第１分離回路を経由して前記感知増幅器に伝達されるように制御する段階とを含むことを特徴とするメモリセルを読み出す方法。
【請求項２５】
前記半導体メモリは、第１等化制御信号が活性化されることに従って前記第１ビットライン対の電位を同一に設定する第１等化回路と、第２等化制御信号が活性化されることに従って前記第２ビットライン対の電位を同一に設定する第２等化回路とをさらに含み、前記第１分離信号の活性化及び前記第２分離信号の非活性化時、前記第２等化回路が前記感知増幅器をプリチャージするように前記第２分離信号を活性化するように前記第１等化制御信号を非活性化する段階をさらに含むことを特徴とする請求項２４に記載の方法。
【請求項２６】
前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とする請求項２４に記載の方法。
【請求項２７】
メモリセルアレイと、感知増幅器と、前記感知増幅器と前記メモリのビットラインとの間に位置した分離装置とを含む半導体メモリの読み出す方法において、
前記分離装置が前記ビットラインと前記感知増幅器とを電気的に遮断している間、前記メモリセルアレイのメモリセルに保持された電荷を前記ビットラインに伝達する段階と、
前記電荷がビットラインに伝達された後に前記分離装置が前記ビットラインと前記感知増幅器とを電気的に連結するように制御する段階とを含むことを特徴とする読み出し方法。
【請求項２８】
前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とする請求項２７に記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置回路に係わり、さらに具体的には半導体メモリのメモリセルを分離する回路と方法に関する。
【背景技術】
【０００２】
図１はダイナミックランダムアクセスメモリ(ＤＲＡＭ)のような一般的なメモリの構造を概略的に示している。図１を参照すると、複数のメモリセルアレイ１０と感知増幅器２０とが交互に配列されている。各々のメモリセルアレイ１０はセルアレイのワードラインを選択するためのワードライン信号ＷＬを生成する行デコーダ３０と連結されている。また、列選択信号ＣＳＬを生成してメモリセルアレイのビットラインを選択する列選択信号ＣＳＬを生成する列デコーダ５０が配列されている。図示したように、各々の制御回路４０で生成される制御信号ＣＯＮＴＲＯＬによって各々の感知増幅器２０が制御される。
【０００３】
図１のメモリ装置は二つの隣接したメモリセルアレイ１０によって共有されるようにそれらの間に配置された感知増幅器２０を有する。各々の感知増幅器２０には分離回路が含まれていて、感知増幅器２０は、隣接した一方のメモリセルアレイと結合して使用されている間は、他の隣接したメモリセルアレイとは分離される。これに対する詳細は後述の図２の回路図を参照して説明する。
【０００４】
図２を参照すると、感知増幅器２０は第１セルアレイブロック１と第２セルアレイブロック２との間に連結されている。各々のブロックは、電源電圧ＶＰと相補的なビットラインＢＬｎ又はＢＬＢｎ(ｎ＝０、１、２、…)に連結された相互補完するメモリセルＣＯとＣ１を含む。列デコーダ５０は、プリデコードされた列アドレス信号ＤＣＡを受けて相補的なビットラインＢＬｎとＢＬＢｎを選択するための列選択信号ＣＳＬｎを発生する。また、図示したように、相補的なメモリセルＣ０とＣ１は、プリデコードされた行アドレス信号ＤＲＡをデコーディングする行デコーダ３０に連結されたワードラインＷＬ０及びＷＬ１(またはＷＬ５１０とＷＬ５１１)によって読み出し／書き込み動作がイネーブルされる。図２に開示された装置は、一般的なメモリブロックの小さい一部に対する説明に過ぎず、実際のメモリブロックが各々の相補的メモリセルと連結された多数のビットラインとワードライン対を含んでいることは、この分野で通常の知識を習得した者などには自明である。
【０００５】
図２の感知増幅器領域は、ＢＬ０とＢＬＢ０の各ビットライン対を連結して等化動作を実行する等化トランジスタＥ１、Ｅ２、Ｅ３を含んでいる。この等化回路は、ビットライン対ＢＬ０とＢＬＢ０とを等化するか、ＶＣＣ／２(＝ＶＢＬ)レベルにプリチャージするために等化制御信号発生器４１(ＰＥＱＬ ＧＥＮ、ＰＥＱＲ ＧＥＮ)で生成される等化制御信号ＰＥＱＬまたはＰＥＱＲに応答して動作する。一般的に、このような動作は、ビットラインが連結されたメモリセルに対する各アクセス(例えば、読み出し動作)の以前に行われる。
【０００６】
トランジスタＰ１、Ｐ２、およびＮ１、Ｎ２は、周知のように、ビットラインＢＬ０とＢＬＢＯ間の電圧差を増幅するための感知増幅器を構成するように図示のように連結されている。感知増幅器は、増幅電圧発生器４３及び４４(ＬＡとＬＡＢ)によって感知イネーブル電圧ＬＡとＬＡＢによって活性化される。
【０００７】
トランジスタＳ１とＳ２は、ブロック選択信号ＰＢＬＯＣＫ１とＰＢＬＯＣＫ２に応答して分離制御信号発生器４２（ＰＩＳＯＬＧＥＮとＰＩＳＯＲ ＧＥＮ)によって生成される分離制御信号ＰＩＳＯＬとＰＩＳＯＲに応答して動作する。分離トランジスタＳ１とＳ２は、感知増幅器がブロック１やブロック２に対して動作する間、前記ブロック１やブロック２のうちの一つを選択的に分離するために制御される。
【０００８】
トランジスタＬ１とＬ２は、ビットラインＢＬＯとＢＬＢ０とを入／出力ラインＩＯとＩＯＢに各々選択的に連結する列選択トランジスタである。これらのトランジスタＬ１とＬ２は、列デコーダ５０によって生成される列選択信号に応答して活性化される。例えば、列選択信号ＣＳＬ０は、ビットライン対ＢＬＯ及びＢＬＢ０と入／出力ライン対ＩＯ及びＩＯＢとの間の連結を制御し、列選択信号ＣＳＬ１は、ビットライン対ＢＬ１及びＢＬＢ１と入／出力ライン対ＩＯ及びＩＯＢとの間の連結を制御する。
【０００９】
図３はワードライン信号ＷＬと列選択信号ＣＳＬの生成を説明するためのブロック図である。外部から提供される命令語とアドレス信号は、図示したように、メモリ装置のターミナルを通じて入力される。命令語デコーダ６０は、命令語に応答して行アクセスマスタ信号ＰＲと列アクセスマスタ信号ＰＣとを生成する。アドレスバッファ７０は、外部から提供されるアドレスを保持し、行アクセスマスタ信号ＰＲに応答して行アドレスＲＡを、列アクセスマスタ信号ＰＣに応答して列アドレスＣＡとを出力する。プリデコーダ８０、８５は、それそれ、行アドレス信号ＲＡ、列アドレス信号ＣＡをプリデコーディングして行アドレス信号ＤＲＡ、列アドレス信号ＤＣＡに変換する。これらのプリデコーディングされた信号は、以後にメインデコーダ９０と９５によって再度デコーディングされて、これによりワードライン信号ＷＬと列選択信号ＣＳＬとが生成される。
【００１０】
図４は図２で説明した分離制御信号、等化信号、感知イネーブル信号の発生を示す概略的なブロック図である。図３と連関づけて説明すると、プリデコーダ８０は、プリデコーディングされた行アドレス信号ＤＲＡを出力する。プリデコーディングされた行アドレス信号ＤＲＡのビットＤＲＡｉｊはメインデコーダ９０に伝達され、上述のように該当するワードライン信号ＷＬを出力する。プリデコーディングされた行アドレス信号ＤＲＡの残余ビットであるＤＲＡｋｌ(通常は、ＤＲＡのＭＳＢ)はブロック選択のためにブロック発生器１００に伝達される。ブロック発生器１００は、メモリ装置の二つのメモリブロック１、２のうちの一つを指定するブロック選択信号ＰＢＬＯＣＫ１、２を出力する。ここでは、メモリ装置が二つのブロック有するものとして説明したが、メモリ装置はより多い(例えば１６以上)メモリアレイブロックを含みうる。
【００１１】
続いて、図４を参照すると、分離制御信号発生器４２は、ブロック選択信号ＰＢＬＯＣＫ１、２に応答して分離制御信号ＰＩＯＳＬとＰＩＳＯＲを制御する。同様に、等化制御信号発生器４１は、ブロック選択信号ＰＢＬＯＣＫ１、２に応答して等化制御信号ＰＥＱＬとＰＥＱＲを制御する。
【００１２】
一方、図４に示した感知制御回路１１０は、行アクセスマスタ信号ＰＲ(図３参照)と行アドレス信号のＤＲＡｉｊ又はＤＲＡｋｌビットに応答して感知イネーブルマスタ信号ＰＳを出力する。感知イネーブルマスタ信号ＰＳは、感知増幅器制御回路１２０と１３０に提供されて、これによって感知増幅器制御信号ＰＳ＿ＰＳＡとＰＳ＿ＮＳＡが生成される。これらの制御信号ＰＳ＿ＰＳＡとＰＳ＿ＮＳＡは、各々図２で説明した感知イネーブル信号ＬＡとＬＡＢの電圧レベルを制御するために使用される(図９で説明する)。
【００１３】
図５及び図６は図４で説明した分離制御信号発生器４２の例示的な回路図とロジッグテーブルである。大概の場合、ブロック信号ＰＢＬＯＣＫ１とＰＢＬＯＣＫ２のうちの一つは常に分離イネーブル（ロー）状態である。ここで、分離イネーブルとは、該当するメモリブロックが感知増幅器から分離されることを意味する。図５及び図６に示したように、ＰＢＬＯＣＫ１がローに活性化されれば、ＰＢＬＯＣＫ２は非活性化され、分離信号ＰＩＳＯＬはＶＳＳ(ロー)になる。ＰＢＬＯＣＫ２が非活性化(ハイ)されれば、分離信号ＰＩＳＯＬはＶＳＳ(ロー)に、分離信号ＰＳＯＲはＶＰＰ(ハイ)に遷移する。図２で説明したように、セルアレイブロック２が感知増幅器と連結される間、セルアレイブロック１は感知増幅器回路から分離される。これに対して、ＰＢＬＯＣＫ１が非活性化(ハイ)され、ＰＢＬＯＣＫ２が活性化(ロー)されれば、分離信号ＰＩＳＯＬはＶＰＰ(ハイ)に、分離信号ＰＩＳＯＲはＶＳＳ(ロー)に遷移される。上述の方式に従って、セルアレイブロック１は感知増幅器回路と連結され、セルアレイブロック２は感知増幅器回路から分離される。スタンバイモードのように、ＰＢＬＯＣＫ１とＰＢＬＯＣＫ２信号が全部活性化(ロー)される時には参照符号１５０の回路ブロックはＰＩＳＯＬとＰＩＳＯＲをＶＣＣ電圧にプリチャージするようになる。
【００１４】
図７は一般的なメモリ装置でのチャージシェアリング動作を説明する回路図である。メモリ装置のビットラインＢＬとＢＬＢは、プリチャージ容量ＣＢＬ＿ＣＥＬＬとＣＢＬ＿ＳＡ(ＣＢＬＢ＿ＣＥＬＬとＣＢＬＢ＿ＳＡ)とを含む。この例のように、ＣＢＬ＿ＣＥＬＬはメモリセルのＣＣＥＬＬに比べて３倍大きい容量を有しており、感知増幅器のＣＢＬ＿ＳＡより大きい値を有している。動作時に、メモリセルＣＯのキャパシタがデータ‘１’を保持していると仮定すれば、この際、ワードラインＷＬが活性化されれば、ビットラインＢＬに保持された各種の電荷が図面の両方向の矢印で指示する方向に‘シェア’するようになる。その結果、ビットラインＢＬの電圧が小幅(例えば１００ｍＶ以上)に昇降し、感知増幅器によって検出されるであろう。
【００１５】
図８は図５の回路でセルＣＯにデータ‘１’が保持されている場合におけるチャージシェアリング動作を説明するためのタイミング図である。分離活性化区間の間、分離制御信号ＰＩＳＯＬはＶＣＣからＶＰＰに増加し、ＰＩＳＯＲはＶＣＣからＶＳＳに減少する。分離活性化区間のエッジ部分でワードラインＷＬの電圧はＶＳＳからＶＰＰに増加する。このような条件下で、セル容量ＣＣＥＬＬはビットラインと連結され、結果的なチャージシェアリング動作はビットラインＢＬの電圧をＶＢＬからＶＢＬ＋ΔＶＢＬに増加させるようになる。しかし、ビットラインＢＬＢは相変らずＶＢＬを維持する。
【００１６】
ビットラインの感知動作速度を増加させるためには感知増幅器トランジスタの閾値電圧を低くすればよい。しかし、低い閾値電圧は漏洩電流の増加というトレードオフ問題を引き起こす。この問題は効果的に感知可能な感知区間を縮小させる。図９の回路図に示した点線は、ビットラインＢＬの電圧がＶＢＬ＋ΔＶＢＬ、ビットラインＢＬＢの電圧がＶＢＬである場合の感知増幅器の漏洩電流経路を説明している。このような漏洩による結果が図１０に示されている。分離制御信号ＰＩＳＯの活性化に続くチャージシェアリング動作の後、ビットラインの電圧レベルは感知増幅器の漏洩によって徐々に減少するようになる。参照符号（２）が示す曲線は、ＶＣＣ電圧(感知増幅器トランジスタ閾値電圧)が参照符号（１）の場合より相対的に減少した場合におけるビットライン電圧特性を示している。漏洩は低い閾値電圧でさらに顕著になり、結果的にビットラインの電圧降下はより速くなる。図１０に示したように、結果的に感知区間が大幅に減少する。電源電圧及び動作電圧の低下を求める産業動向を考慮すると、感知増幅器の漏洩は深刻な問題になる。
【００１７】
メモリ装置の製造工程において、いくつかブリッジ性欠陥が発生する傾向がある。図１２に示したように、このような欠陥は、一般的に二つの部類に分けることができる。一番目の部類（１）は、同一のビットライン対間（ＢＬ０とＢＬＢ０間）に発生する短絡や漏洩による欠陥である。二番目の部類（２）は、隣接したビットライン(例えばＢＬＢ０とＢＬ１)間の短絡や漏洩の結果として発生する欠陥である。簡略に図示したように、メモリセルアレイのビットラインは、感知増幅器領域のビットラインよりも稠密に構成され、結果的にビットラインのブリッジ性欠陥が相対的に頻繁に起きる。したがって、製造工程の後に、ビットラインのブリッジ性欠陥に対して徹底したテストを行った後、欠陥があるビットラインを予備の他のビットラインに交替する技術が公開されている。
【００１８】
しかし、テストにおいて、ビットラインの欠陥による漏洩と感知増幅器における漏洩を区分することが徐々に難しくなるという問題がある。上述のように、感知増幅器における漏洩はΔＶＢＬの緩やかな現象を引き起こす。しかし、これは、ビットラインのブリッジ性欠陥による漏洩によるΔＶＢＬの緩やかな現象と似ている。したがって、特に低い閾値電圧トランジスタを使用する感知増幅器の場合、ビットラインのブリッジ性欠陥を認識し難くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、例えば、感知増幅器の漏洩電流とビットラインの欠陥による漏洩電流を区別することができる半導体装置及び方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の側面によると、本発明の半導体メモリ装置は、第１メモリセルアレイ、第２メモリセルアレイ、感知増幅器、第１分離回路及び第２分離回路を含んでメモリセルのデータを読み出す読み出しモードを支援する。前記第１メモリセルアレイは、第１メモリセルと、第１ビットライン対と、第１ワードラインとを含み、読み出しモードで第１ワードラインに印加されるワードライン選択信号が活性化されれば、第１メモリセルに保持された電荷が第１ビットライン対に伝達される。第２メモリセルアレイは、第２メモリセルと、第２ビットライン対と、第２ワードラインとを含む。感知増幅器は、第１メモリセルアレイと第２メモリセルアレイとの間に位置して動作する。第１分離回路は、第１分離信号が活性化されれば、感知増幅器を第１ビットライン対から分離させ、第１分離信号が非活性化されれば、感知増幅器と第１ビットライン対とを連結する。第２分離回路は、第２分離信号が活性化されれば、感知増幅器を第２ビットライン対から電気的に分離させ、第２分離信号が非活性化されれば、感知増幅器と第２ビットライン対とを連結する。読み出しモードの間は、ワードライン選択信号が活性化される前は、第１分離信号は活性化、第２分離信号は非活性化状態を維持する。
【００２１】
本発明の第２の側面によると、本発明は、第１及び第２メモリセルアレイと、前記第１メモリセルアレイと前記第２メモリセルアレイとの間を連結し、その間に位置する感知増幅器と、第１及び第２分離回路と、外部入力端子と、論理回路とを含む半導体メモリ装置が提供される。第１分離回路は、第１分離信号が活性化されれば、感知増幅器を第１ビットライン対から分離させ、第１分離信号が非活性化されれば、感知増幅器と第１ビットライン対とを連結する。第２分離回路は、第２分離信号が活性化されれば、感知増幅器を第２ビットライン対から分離させ、第２分離信号が非活性化されれば、感知増幅器と第２ビットライン対とを連結する。外部入力端子は、外部から提供される外部分離制御信号を受け、論理回路は、外部分離制御信号に応答して第１及び第２分離信号を出力する。
【００２２】
本発明の第３の側面によると、本発明の半導体メモリ装置は、第１ビットライン対と、前記第１ビットライン対と連結された第１等化回路とを含む第１メモリセルアレイと、第２ビットライン対と、前記第２ビットライン対と連結された第２等化回路とを含む第２メモリセルアレイと、第１及び第２ビットライン対の間に連結された感知増幅器と、第１及び第１分離回路と、外部入力端子と、制御回路と、論理回路とを含む。第１分離回路は、第１分離信号が活性化されれば、感知増幅器を第１ビットライン対から分離させ、第１分離信号が非活性化されれば、感知増幅器と第１ビットライン対とを連結する。第２分離回路は、第２分離信号が活性化されれば、感知増幅器を第２ビットライン対から分離させ、第２分離信号が非活性化されれば、感知増幅器と第２ビットライン対とを連結する。外部入力端子は、外部から提供される外部分離制御信号を受けて、制御回路は、メモリアレイ選択信号を出力し、論理回路は、外部分離制御信号とメモリアレイ選択信号に応答して第１及び第２分離信号を出力する。
【００２３】
本発明の第４の側面によると、本発明の半導体メモリ装置は、メモリセルアレイと、感知増幅器と、前記メモリセルアレイのビットラインと前記感知増幅器の間に位置する分離装置と、前記分離装置が前記感知増幅器と前記ビットラインとを電気的に分離している間、前記メモリセルアレイのメモリセルに保持された電荷を前記ビットラインに伝達し、前記ビットラインに前記電荷が伝達された以後は前記分離装置が前記ビットラインと感知増幅器とを連結するように制御する手段とを含む。
【００２４】
本発明の第５の側面によると、半導体メモリ装置のメモリセルを読み出す方法が提供される。１ビットライン対と読み出される第１メモリセルを含む第１メモリセルアレイと、第２ビットライン対を含む第２メモリセルアレイと、前記第１ビットライン対と前記第２ビットライン対との間に位置する感知増幅器と、第１分離信号が活性化されれば、前記感知増幅器と前記第１ビットライン対とを電気的に遮断し、第１分離信号が非活性化されれば、前記第１ビットライン対と前記感知増幅器とを連結する第１分離回路と、第２分離信号が活性化されれば、前記感知増幅器と前記第２ビットライン対とを遮断し、第２分離信号が非活性化されれば、前記感知増幅器と前記第２ビットライン対とを連結する半導体メモリ装置の読み出し方法が提供される。前記読み出し方法は、第１分離信号を活性化、第２分離信号は非活性化する段階と、前記第１分離信号が活性化、第２分離信号が非活性化されている間、前記第１メモリセルに保持された電荷を前記第１ビットライン対に伝達する段階と、前記電荷が前記第１ビットライン対に伝達された以後に、前記第１分離信号を非活性化、第２分離信号を活性化して前記電荷が第１分離回路を経由して前記感知増幅器に伝達されるように制御する段階とを含むことを特徴とする。
【００２５】
本発明の第６の側面によると、半導体メモリを読み出す方法が提供される。メモリセルアレイと、感知増幅器と、前記感知増幅器と前記メモリセルアレイのビットラインとの間に位置した分離装置を含む半導体メモリの読み出し方法において、前記分離装置が前記ビットラインと感知増幅器とを電気的に遮断している間、前記メモリセルアレイのメモリセルに保持された電荷を前記ビットラインに伝達する段階と、前記電荷がビットラインに伝達された以後に前記分離装置が前記ビットラインと前記感知増幅器とを電気的に連結するように制御する段階とを含む。
【発明の効果】
【００２６】
本発明によれば、例えば、感知増幅器の漏洩電流に影響を受けないでビットラインテストを正確に実施することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の望ましい実施形態が参照図に基づいて詳細に説明される。
【００２８】
図１３は本発明の一実施形態による分離信号発生器に対する回路図である。分離信号発生器の入力は、ブロック選択信号ＰＢＬＯＣＫ１及びＰＢＬＯＣＫ２と、制御信号ＣＯＮ０、ＣＯＮ１、およびＣＯＮ２を含む。ブロック選択信号ＰＢＬＯＣＫ１とＰＰＬＣＯＫ２は、上記の従来技術同様の方式によって生成されうる。制御信号ＣＯＮ０、ＣＯＮ１、およびＣＯＮ２は、外部で生成されて一つ以上のピンやパッドのような端子を通じてメモリ装置に入力されうる。
【００２９】
図１３に示したように、制御信号ＣＯＮ０と反転されたブロック選択信号ＰＢＬＯＣＫ１とをＯＲ演算した結果がトランジスタＰ３のゲートに伝達され、前記ＯＲ演算された結果を反転した信号がトランジスタＮ４のゲートに伝達される。同様に、制御信号ＣＯＮ０と反転されたブロック選択信号ＰＢＬＯＣＫ２とをＯＲ演算した論理がトランジスタＰ４のゲートに伝達され、前記ＯＲ演算された論理を反転した論理がトランジスタＮ３のゲートに伝達される。したがって、制御信号ＣＯＮ０が‘ロー’状態であれば、分離制御信号ＰＩＳＯＬとＰＩＳＯＲは、図５と図６を連関づけて考慮する時、ブロック選択信号ＰＢＬＯＣＫ１とＰＰＬＣＯＫ２に従って決められる。
【００３０】
一方、制御信号ＣＯＮ０が‘ハイ’状態であれば、ブロック選択信号ＰＢＬＯＣＫ１とＰＢＬＣＯＫ２とは無関係に、トランジスタＰ３、Ｎ３、Ｐ４、Ｎ４は‘オフ’される。このような方式で分離制御信号ＰＩＯＳＬとＰＩＳＯＲは、制御信号ＣＯＮ１、ＣＯＮ２によって決められる。例えば、ＣＯＮ１が‘ハイ’で、ＣＯＮ２が‘ロー’の場合、トランジスタＰ５、Ｎ６は‘オフ’され、トランジスタＮ５、Ｐ６は‘オン’状態になる。結果的に、分離制御信号ＰＩＳＯＬはＶＳＳに、ＰＩＳＯＲはＶＣＣやＶＰＰ２になる(ただ、ＶＰＰ＞ＶＰＰ２＞ＶＣＣ)。ここで、例えば、ＶＰＰ＝２．１Ｖ、ＶＰＰ２＝１．４Ｖ、ＶＣＣ＝１．０Ｖに設定されうる。一方、ＣＯＮ１が‘ロー’で、ＣＯＮ２が‘ハイ’である場合、トランジスタＰ５、Ｎ６は‘ＯＮ’になり、トランジスタＮ５、Ｐ６は‘オフ’状態になる。したがって、分離制御信号ＰＩＳＯＬはＶＣＣやＶＰＰ２に、ＰＩＳＯＲはＶＳＳになる。
【００３１】
図１３の分離制御信号発生器の動作は、図１４と図１５に示した真理表のように整理されうる。図１４を参照すると、制御信号ＣＯＮ０がローである場合、回路は上述の従来のメモリ装置と同一の般的な動作モードで動作する。一方、制御信号ＣＯＮ０がハイである場合、一般的な動作モードは遮断され、外部制御モードが活性化される。これに対する詳細な説明は図１５に示す。ＣＯＮ０がハイである場合において、ＣＯＮ１がロー、ＣＯＮ２がハイになれば、分離制御信号ＰＩＳＯＬがイネーブル(ＶＣＣやＶＰＰ２電位に)される。一方、ＣＯＮ０がハイで、ＣＯＮ１がハイ、ＣＯＮ２がローになれば、分離制御信号ＰＩＳＯＲがイネーブル(ＶＣＣやＶＰＰ２電位に)される。
【００３２】
一般的な動作モード(制御信号ＣＯＮ０がロー)におけるタイミング図が図１６に例示されている。初期待機モードでは、ブロック選択信号ＰＢＬＯＣＫ１とＰＢＬＣＯＫ２がロー(ＶＳＳ)状態であり、これは分離制御信号ＰＩＯＳＬとＰＩＳＯＲがＶＣＣ(図６参照)状態ということを意味する。また、この状態は、等化制御信号ＰＥＱＬとＰＥＱＲがＶＣＣレベルを維持しているということを意味する。
【００３３】
次に、ブロック選択信号ＰＢＬＯＣＫ１はＶＣＣレベルに遷移する。図１３を参照すると、これは分離制御信号ＰＩＳＯＬをハイに、ＰＩＳＯＲをローに遷移させる。このような動作に従って、メモリアレイブロック１が感知増幅器と連結され、メモリアレイブロック２が感知増幅器から分離される(図２参照)。等化制御信号ＰＥＱＬはロー(ＶＳＳ)に遷移され、結果的にメモリアレイブロック１の方の等化とプリチャージを非活性化させる。
【００３４】
次は、ワードライン信号ＷＬがロー(ＶＳＳ)からハイ(ＶＰＰ)に上昇する。結果的に、チャージシェアリング動作はビットラインＢＬの電圧をＶＢＬ＋ΔＶＢＬ(ここではビットラインと連結されたメモリセルのデータが‘１’であると見なす)に上昇させる。このような状態が維持される区間は、上述の感知動作が可能な感知区間に該当する。
【００３５】
次は、感知イネーブル信号ＬＡがＶＢＬからＶＣＣに上昇し、ＬＡＢはＶＢＬからＶＳＳに減少する。これによって、ビットラインＢＬの電圧はＶＣＣに、ビットラインＢＬＢの電圧はＶＳＳになる。
【００３６】
図１６で説明した一般的な動作モードは、上述の一般的なメモリ装置と同一である。しかし、ビットラインの欠陥をスクリーンする時、ビットラインの欠陥による電圧変化と、感知増幅器回路における漏洩による電圧変化を区別することは難しい。したがって、本実施形態では、図１７のタイミング図に示したような外部動作制御モードに従って動作するように構成されるであろう。
【００３７】
図１７を参照すると、初期状態ではブロック選択信号ＰＢＬＯＣＫ１とＰＢＬＣＯＫ２はＶＳＳ(ロー)、制御信号ＣＯＮ０はＶＳＳ(ロー)、制御信号ＣＯＮ１とＣＯＮ２は各々ＶＰＰ(ハイ)、分離制御信号ＰＩＯＳＬとＰＩＳＯＲは各々ＶＣＣ状態、等化制御信号ＰＥＱＬとＰＥＱＲは各々ＶＣＣ状態である。その後、メモリブロック１を選択するためにメモリブロック選択信号ＰＢＬＣＯＫ１はＶＣＣに、制御信号ＣＯＮはＶＰＰに、制御信号ＣＯＮ２はＶＳＳに、ＰＩＳＯＬはＶＳＳ状態に遷移される(図１３参照)。図２を参照すると、メモリブロック１は感知増幅器の左側の分離トランジスタ(ＰＩＳＯＬに連結)によって感知増幅器と分離され、感知増幅器領域の左側に連結された等化回路（ＰＥＱＬに連結）は非活性化される。さらに、感知増幅器領域の右側に位置した等化回路（ＰＥＱＲに連結)によって分離トランジスタ(ＰＩＳＯＲに連結)を経由して感知増幅器はプリチャージされる。
【００３８】
以後では、ワードライン信号ＷＬがロー(ＶＳＳ)からハイ(ＶＰＰ)に遷移される。結果的に、チャージシェアリング動作によるメモリブロックのビットラインＢＬの電圧がＶＢＬ＋ΔＶＢＬ(ここではビットラインと連結されたメモリセルのデータが‘１’であると見なす)に上昇する。しかし、感知増幅器がメモリブロック１とは分離されているので、メモリブロックのビットラインにおいて、感知増幅器の漏洩に起因した電圧降下は起こらない。これは図１１で説明しており、ビットラインＢＬの電圧は分離制御信号ＰＩＳＯがハイレベルに遷移されるまでは維持される。その間、感知増幅器のビットライン電圧は図１７のようにＶＢＬのままである。
【００３９】
メモリブロック１のセル領域からビットラインＢＬに電荷が伝達され、感知増幅器が活性化される前の区間では、制御信号ＣＯＮ０はＶＳＳ(ロー)、制御信号ＣＯＮ２はＶＰＰ(ハイ)状態になる。これは分離制御信号ＰＩＳＯＬをＶＰＰ(ハイ)、ＰＩＳＯＲをＶＳＳに遷移させる。このような状態では、再び図２を参照すると、分離トランジスタ(ＰＩＳＯＬに連結)がメモリブロック１のビットラインＢＬを感知増幅器と電気的に連結し、残りの分離トランジスタ(ＰＩＳＯＲに連結)がメモリブロック２を感知増幅器から電気的に遮断する。このようにして、あらかじめメモリブロックのビットラインＢＬに伝達されたメモリセルの電荷が感知増幅器に損失なしに伝達される。チャージシェアリングは、感知増幅器領域のビットラインＢＬの電圧をＶＢＬ＋ΔＶＢＬ２に増加させる。同一の方式によってメモリブロック１のセル領域ビットラインＢＬの電圧はＶＢＬ＋ΔＶＢＬ１に減少する。
【００４０】
以後には、感知イネーブル信号ＬＡがＶＢＬからＶＣＣに上昇することによって感知増幅器が活性化され、感知イネーブル信号ＬＡＢはＶＢＬからＶＳＳに降下する。結果的に、ビットライン電圧ＢＬはＶＣＣに、ＢＬＢはＶＳＳ状態になる。
【００４１】
図１７に説明された動作モードは、メモリブロック１のビットラインＢＬに電荷が伝達された後における分離トランジスタの遅延された活性化特徴を部分的に説明している。結果的に、感知増幅器の漏洩電流がビットライン電圧に影響を与えることができる時間の量は実質的に減少する。すなわち、分離トランジスタの活性化と感知増幅器のイネーブルされる時点との間の短い時間の間隔は、ビットラインテスト時、感知増幅器の漏洩要因にならない。
【００４２】
図１８は制御信号ＣＯＮ０、ＣＯＮ１、ＣＯＮ２と感知イネーブル信号ＳＥＳを発生させるための回路図であり、図１９は図１８の動作を示すタイミング図である。第１ブロックが選択され(すなわちＰＢＬＯＣＫ１はハイ、ＰＢＬＯＣＫ２はロー)、制御信号ＣＯＮ０がハイになれば、ＣＯＮ１はローに変わり、ＣＯＮ２はハイ状態にまま維持される。結果的に、ノードＡはハイになる。この際、感知イネーブル信号ＰＳがハイになれば、反転されたＰＳＢはローになる。以後に、制御信号ＣＯＮ０がローになれば、制御信号ＣＯＮ１はハイに変わり、ノードＡはローになる。その後には図１８のＮＯＲゲートによる遅延の以後に感知イネーブル信号ＳＥＳはハイ状態になる。このような遅延は、図１７に示した二つの垂直の点線の間の時間差に対応する。
【００４３】
図２０は本発明の実施形態における正常な動作モードを説明する機能ブロック図である。上述のように、正常モードは従来技術での動作と同一である。この場合、アドレス信号ＤＲＡがＰＢＬＯＣＫ信号の生成とワードラインＷＬの活性化を制御するために使用される。ＰＢＬＯＣＫ信号は分離制御信号ＰＩＳＯの生成を制御するために使用される。ＰＢＬＯＣＫ信号とともに行アクティブ命令語ＰＲは感知制御回路を制御するために使用される。感知制御回路は、行アクティブ命令語ＰＲの入力に応答する感知制御ブロックと感知制御ブロックの出力に応答するＰＳＡ／ＮＳＡ制御回路とを含む。結果的に、ビットライン感知増幅器ＢＬＳＡは、感知増幅ラインＬＡとＬＡＢ、分離制御信号ＰＩＳＯ、ワードライン信号ＷＬによって制御される。
【００４４】
図２１は、本発明の実施形態における外部制御動作モードを説明する機能ブロック図である。図示したように、このモードは、図２０のモードと、分離制御信号ＰＩＳＯの生成がパッドとピンを通じて入力される外部制御信号に基づいて選択的に制御されること以外は類似である。そして、感知制御回路も外部制御信号によって選択的に制御される。
【００４５】
上述のように、本発明の実施形態での遅延動作は、メモリブロック内のメモリセル電荷がビットラインに伝達された以後から分離トランジスタが活性化される時までを意味する。したがって、感知増幅器における漏洩電流によってビットラインの電圧に影響を与えることができる時間が顕著に減少する。分離トランジスタの活性化と感知増幅器の活性化との間の短くなった時間の間隔によってビットライン欠陥テスト時に感知増幅器における漏洩がこれ以上影響を及ばないようにすることができる。
【００４６】
なお、本発明の実施形態は、分離制御信号を制御するためのパッドやピンのような外部端子を含んでいる。これはユーザーに対してより容易な分離及び感知制御環境を提供する。
【００４７】
以上では、本発明は望ましい実施形態によって上述のように説明されたが、本発明はこれに限定されない。むしろ、この分野で通常の知識を習得した者などによって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な修正及び変更が可能であることはもちろんである。したがって、本発明は上述の望ましい実施形態に限定されない。
【図面の簡単な説明】
【００４８】
【図１】一般的なメモリ装置のブロック図である。
【図２】図１の一部分に対する回路図である。
【図３】一般的なワードライン信号と列選択信号とを発生させる回路のブロック図である。
【図４】一般的な分離、等化、感知イネーブル信号を生成する回路のブロック図である。
【図５】一般的な分離制御信号を発生させるための回路図ある。
【図６】一般的な分離制御信号を発生させるための論理図である。
【図７】一般的な電荷分配動作を説明するための回路図である。
【図８】一般的な電荷分配動作を説明するためのタイミング図である。
【図９】一般的な感知増幅器で発生する漏洩電流を説明するための回路図である。
【図１０】一般的なメモリでビットライン電圧と感知区間との関係を説明する波形図である。
【図１１】本発明の分離技術を適用したビットライン電圧制御を説明するための波形図である。
【図１２】一般的なメモリ装置で発生することができるブリッジ性ビットライン欠陥を説明するためのブロック図である。
【図１３】本発明の実施形態による分離制御信号発生器の回路図である。
【図１４】図１３の動作を説明するための論理図である。
【図１５】図１３の動作を説明するための論理図である。
【図１６】本発明の実施形態によるメモリで第１動作モードを説明するためのタイミングである。
【図１７】本発明の実施形態によるメモリで第２動作モードを説明するためのタイミング図である。
【図１８】本発明の実施形態による感知イネーブル信号及び制御信号の発生を示す論理回路図である。
【図１９】図２０の論理回路の動作を説明するためのタイミング図である。
【図２０】本発明の実施形態による半導体メモリでの第１動作モードを説明するブロック図である。
【図２１】本発明の実施形態による半導体メモリでの第２動作モードを説明するブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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