(57)【要約】【課題】精度が高いオフセットキャンセルを確保しつつ、高速動作を可能にしたアナログバッファ回路、および、これを用いて、高速動作させた場合でも高い表示品位が得られる表示装置を提供する。【解決手段】アナログバッファ回路は、ＭＯＳトランジスタＱ１を含むソースフォロアと、ＭＯＳトランジスタＱ１のゲート−ソース間に、それぞれ並列に接続されるキャパシタＣ１，Ｃ２とを有し、一定の共通電位Ｖｒｅｆによって当該キャパシタＣ１，Ｃ２を充電してオフセットキャンセルを行う。【選択図】図１
2006173780.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを含むソースフォロアと、
前記電界効果トランジスタのゲート−ソース間に、それぞれ並列に接続される第１および第２キャパシタと、
を有し、
第１期間で、プリチャージ電圧により前記第１および第２キャパシタが充電され、
第２期間で、入力電位に前記第１キャパシタの充電電圧が加算された第１電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、
第３期間で、前記入力電位に前記第２キャパシタの充電電圧が加算された第２電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位を出力負荷に与える
アナログバッファ回路。
【請求項２】
前記プリチャージ電位を前記第１および第２キャパシタに与えるか否かを制御するための第１スイッチと、
前記第１キャパシタを前記電界効果トランジスタのソースと導通させるか否かを制御するための第２スイッチと、
前記第２キャパシタを前記電界効果トランジスタのソースと導通させるか否かを制御するための第３スイッチと、
前記電界効果トランジスタのソースと出力負荷を導通させるか否かを制御するための第４スイッチと、
を有し、前記第１〜第４スイッチのオン・オフが制御される
請求項１記載のアナログバッファ回路。
【請求項３】
前記第１期間の動作を行った後、前記第２および第３期間の動作を複数回繰り返し行う
請求項１記載のアナログバッファ回路。
【請求項４】
絶縁基板上に薄膜トランジスタで形成された
請求項１記載のアナログバッファ回路。
【請求項５】
絶縁基板上に画素がマトリクス状に配置された画素部と、
一水平期間内に、少なくとも第１および第２表示用信号を交互にラッチするラッチ部と、
電界効果トランジスタを含むソースフォロアと、前記電界効果トランジスタのゲート−ソース間に、それぞれ並列に接続される第１および第２キャパシタと、を含み、前記ラッチ部にラッチされた表示用信号を前記画素部に出力するためのアナログバッファ回路と、
を有し、
第１期間で、プリチャージ電圧により前記第１および第２キャパシタが充電され、
第２期間で、第１表示用信号に前記第１キャパシタの充電電圧が加算された第１電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、
第３期間で、前記第１の表示用信号に前記第２キャパシタの充電電圧が加算された第２電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位が前記画素部に出力され、
第４期間で、第２表示用信号に前記第１キャパシタの充電電圧が加算された第３電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、
第５期間で、前記第２の表示用信号に前記第２キャパシタの充電電圧が加算された第４電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位が前記画素部に出力される
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログバッファ回路、表示装置に関し、特に絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）で形成されてなるアナログバッファ回路、これを表示部の周辺駆動回路に用いた表示装置に関する。
【背景技術】
【０００２】
表示装置の周辺駆動回路には、駆動能力を上げるためにアナログバッファ回路が用いられることが多い。
このアナログバッファ回路を絶縁基板上にＴＦＴを用いてそのまま形成すると、入出力オフセットおよびそのばらつきが大きくなるという問題がある。これは、ＴＦＴの閾値Ｖｔｈの絶対値が大きく、かつ、そのばらつきが非常に大きいことと、ガラス基板等の絶縁基板上にＴＦＴを形成すると、シリコン基板上に形成する場合に比較してＴＦＴの素子特性がさらに悪化すること、が原因である。
【０００３】
たとえば、アナログバッファ回路を単純なソースフォロアで構成した場合、出力電圧Ｖｏｕｔは、ＮＭＯＳトランジスタのゲート−ソース電圧Ｖｇｓに相当するオフセット電圧によって、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ    …（１）
となるため、ＮＭＯＳトランジスタのトランジスタ特性のばらつきによって出力電位が変動することになる。
【０００４】
それゆえ、このアナログバッファ回路を、たとえば、駆動回路一体型表示装置のデータドライバ（水平ドライバ）の出力部に、表示部のデータ線（信号線）に対応して複数個並べて用いる場合、各ラインの出力電位誤差が大きくなる。この出力電位誤差は表示部の列間の電位差となり、画面上に縦スジとして表示されるため、表示品位（ユニフォーミティ）を著しく悪化させる。
【０００５】
上述した観点から、下記特許文献１では、ソースフォロアに用いられるＦＥＴのゲート・ソース間電圧Ｖｇｓに相当するオフセット電圧をキャンセルすることで、安定した出力電圧を生成するようにしたアナログバッファ回路に関する技術が開示されている。
【０００６】
以下、下記特許文献１に開示された従来のアナログバッファ回路について、図１０および図１１に関連付けて説明する。
図１０は、下記特許文献１に開示されたアナログバッファ回路の回路図である。図１１は、図１０に示すアナログバッファ回路の動作を示すタイミングチャートである。
【０００７】
図１０に示すアナログバッファ回路は、基本的に、次の４つの動作を順に行うことで１サイクルの動作を完了して１回の出力（図１１に示す入力電位Ｖｉｎ１に対する出力）を行う。
【０００８】
先ず、期間ｔ１で電流源ＣＳ１の初期化が行われる。
次に、期間ｔ２において、ＮＭＯＳトランジスタＱ１３が導通状態となり、出力がＧＮＤレベルとなる。また、スイッチＳＷ１１，ＳＷ１４およびＳＷ１５が導通状態となり、ＮＭＯＳトランジスタＱ１１のゲートに信号Ｖｉｎが入力され、ＮＭＯＳトランジスタＱ１１のゲート−ソース間に２つのキャパシタＣ１１，Ｃ１２が接続される。これにより、このときのＮＭＯＳトランジスタＱ１１のゲート−ソース電圧（ＶｏｓＡ）がキャパシタＣ１１，Ｃ１２に蓄えられる。
【０００９】
次に、期間ｔ３において、スイッチＳＷ１１，ＳＷ１６は非導通状態となり、スイッチＳＷ１２が導通状態となる。このとき、左側のキャパシタＣ１１の他方の電極に入力信号Ｖｉｎが与えられるため、ＮＭＯＳトランジスタＱ１１のゲート電圧はキャパシタＣ１１に蓄えられた電圧に応じて変化する。また、もう一つのキャパシタＣ１２は依然としてＮＭＯＳトランジスタＱ１１のゲート−ソース間に接続されたままであり、この時点でのゲート−ソース電圧（ＶｏｓＢ）がこのキャパシタＣ１２に蓄積される。このときのソース電位はおおよそＶｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。
【００１０】
次に、期間ｔ４においてスイッチＳＷ１２，ＳＷ１４が非導通状態となり、スイッチＳＷ１３が導通状態となる。これにより、右側のキャパシタＣ１２の他方の電極に信号Ｖｉｎが入力され、このキャパシタＣ１２に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート−ソース電圧をＶｏｓＣとすると、ソース電位はおおよそＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）となる。
【００１１】
期間ｔ４では、スイッチＳＷ１６が導通状態となるため、出力負荷がＮＭＯＳトランジスタＱ１１のソースフォロワ出力（ソース）に接続され、ソース電位としてＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）が負荷に出力される。
【００１２】
以上のように、ソースフォロアのオフセット検出を複数回、本例の場合は２回にわたって分割して行い、かつ、最初に検出するオフセット電圧ＶｏｓＡよりも２回目に検出するオフセット電圧ＶｏｓＢの方が最終出力時の動作点の近くで検出される。したがって、オフセット電圧ＶｏｓＣはオフセット電圧ＶｏｓＢと非常に近くなり、最終オフセット電圧（ＶｏｓＢ−ＶｏｓＣ）が十分に小さくなって、オフセットキャンセルがなされる。
【００１３】
【特許文献１】特開２００４−４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、１回の入力電位Ｖｉｎに対してオフセットキャンセル動作を２回行うため、処理速度に限界がある。たとえば、図９において、Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３，…，の各入力電位に対して、それぞれオフセットキャンセル動作を２回行うため、処理に時間がかかる。
【００１５】
たとえば、表示装置の水平駆動回路において、マトリクス状の各画素に対するアナログ映像信号の出力に、上述したアナログバッファ回路を適用する場合、１水平期間はパネルの仕様で決まってしまうので、図９のタイミングチャートで示した期間ｔ１〜ｔ４の１サイクルのうち、期間ｔ４を極力長く確保する必要がある。
しかしながら、かかる場合に、従来のアナログバッファ回路では、オフセットキャンセル動作を行う期間ｔ２およびｔ３において入力電位Ｖｉｎを取り込む構成上、これらの期間を短くできず、書き込み速度に限界がある。
【００１６】
したがって、本発明の目的は、精度が高いオフセットキャンセルを確保しつつ、高速動作を可能にしたアナログバッファ回路、および、高速動作させた場合でも高い表示品位が得られる表示装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を克服するために、本発明の第１の観点は、電界効果トランジスタを含むソースフォロアと、前記電界効果トランジスタのゲート−ソース間に、それぞれ並列に接続される第１および第２キャパシタと、を有し、第１期間で、プリチャージ電圧により前記第１および第２キャパシタが充電され、第２期間で、入力電位に前記第１キャパシタの充電電圧が加算された第１電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、第３期間で、前記入力電位に前記第２キャパシタの充電電圧が加算された第２電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位を出力負荷に与えるアナログバッファ回路である。
【００１８】
好適には、前記プリチャージ電位を前記第１および第２キャパシタに与えるか否かを制御するための第１スイッチと、前記第１キャパシタを前記電界効果トランジスタのソースと導通させるか否かを制御するための第２スイッチと、前記第２キャパシタを前記電界効果トランジスタのソースと導通させるか否かを制御するための第３スイッチと、前記電界効果トランジスタのソースと出力負荷を導通させるか否かを制御するための第４スイッチと、を有し、前記第１〜第４スイッチのオン・オフが制御される。
【００１９】
好適には、前記第１期間の動作を行った後、前記第２および第３期間の動作を複数回繰り返し行う。
【００２０】
好適には、絶縁基板上に薄膜トランジスタで形成される。
【００２１】
上記課題を克服するために、本発明の第２の観点は、絶縁基板上に画素がマトリクス状に配置された画素部と、一水平期間内に、少なくとも第１および第２表示用信号を交互にラッチするラッチ部と、電界効果トランジスタを含むソースフォロアと、前記電界効果トランジスタのゲート−ソース間に、それぞれ並列に接続される第１および第２キャパシタと、を含み、前記ラッチ部にラッチされた表示用信号を前記画素部に出力するためのアナログバッファ回路と、を有し、第１期間で、プリチャージ電圧により前記第１および第２キャパシタが充電され、第２期間で、第１表示用信号に前記第１キャパシタの充電電圧が加算された第１電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、第３期間で、前記第１の表示用信号に前記第２キャパシタの充電電圧が加算された第２電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位が前記画素部に出力され、第４期間で、第２表示用信号に前記第１キャパシタの充電電圧が加算された第３電位が前記電界効果トランジスタのゲートに印加され、前記第２キャパシタの充電電圧が前記電界効果トランジスタのゲート−ソース間電圧となり、第５期間で、前記第２の表示用信号に前記第２キャパシタの充電電圧が加算された第４電位が前記電界効果トランジスタのゲートに印加されるとともに、前記電界効果トランジスタのソース電位が前記画素部に出力される表示装置である。
【発明の効果】
【００２２】
本発明に係るアナログバッファ回路によれば、精度が高いオフセットキャンセルを確保しつつ、高速動作が可能になる。したがって、本発明に係るアナログバッファ回路を表示装置の書き込みアナログ出力に適用した場合、高速動作に対応でき、かつ、高い表示品位が得られる。
【発明を実施するための最良の形態】
【００２３】
＜第１の実施形態＞
以下、本発明の実施形態を添付図面に関連付けて説明する。
図１は、本発明に係るアナログバッファ回路１０の一実施形態を示す回路図である。
【００２４】
なお、以下の説明において、共通電位Ｖｒｅｆは、本発明のプリチャージ電圧に対応する電位である。
キャパシタＣ１，Ｃ２は、それぞれ、本発明の第１，第２キャパシタの一実施形態である。
スイッチＳＷ１，ＳＷ５，ＳＷ４，ＳＷ６は、それぞれ、本発明の第１，第２，第３，第４スイッチの一実施形態である。
【００２５】
アナログバッファ回路１０は、ＮＭＯＳトランジスタで構成されるソースフォロアにより出力する。ＮＭＯＳトランジスタのゲート−ソース電圧Ｖｇｓに相当するオフセット電圧を１回のオフセット検出によりキャンセルする回路である。
【００２６】
スイッチＳＷ１〜ＳＷ５は、たとえばＣＭＯＳトランジスタにより構成されたスイッチである。
スイッチＳＷ１〜ＳＷ４は、それぞれ、制御信号ｎ１〜ｎ４およびこれらの反転信号ｘｎ１〜ｘｎ４により導通状態が制御される。スイッチＳＷ５は、制御信号ｎ１および反転信号ｘｎ１により導通状態が制御される。スイッチＳＷ６は、制御信号ｎ３および反転信号ｘｎ３により導通状態が制御される。
すなわち、制御信号ｎ１〜ｎ４がハイレベルのときには、各スイッチはオン（導通状態）となる。
【００２７】
図１において、共通電位Ｖｒｅｆは、入力電位Ｖｉｎがとり得る最大値Ｖｍａｘと最小Ｖｍｉｎ値の間に設定される定電圧であり、キャパシタＣ１およびＣ２をプリチャージするための電位である。たとえば、共通電位Ｖｒｅｆは、Ｖｍａｘ／２に設定される。
なお、共通電位Ｖｒｅｆは、本発明のプリチャージ電圧である。
【００２８】
図１において、正側電源ＢＶＤＤと負側電源ＢＶＳＳ２との間には、ソースフォロアを構成するＮＭＯＳトランジスタＱ１と、電流源ＣＳ１とが直列に接続されている。共通電位Ｖｒｅｆの入力端子ＲＥＦと、ＮＭＯＳトランジスタＱ１のゲートとの間にはスイッチＳＷ１が接続されている。回路入力端子ＩＮと、ＮＭＯＳトランジスタＱ１のソースとの間には、スイッチＳＷ３およびスイッチＳＷ４が直列に接続され、さらにスイッチＳＷ２およびスイッチＳＷ５が直列に接続されている。
【００２９】
ＮＭＯＳトランジスタＱ１のゲート（スイッチＳＷ１の出力端）とスイッチＳＷ２の出力端（スイッチＳＷ５の入力端）との間には、ノード１００および１０１を介して、キャパシタＣ１が接続されている。ＮＭＯＳトランジスタＱ１のゲートとスイッチＳＷ３の出力端（スイッチＳＷ４の入力端）との間には、ノード１０２および１０３を介して、キャパシタＣ２が接続されている。
これら５つのスイッチＳＷ１〜ＳＷ５および２つのキャパシタＣ１，Ｃ２は、ソースフォロア（ＮＭＯＳトランジスタＱ１）のオフセット検出を行う。
【００３０】
ＮＭＯＳトランジスタＱ１のソースと出力端子ＯＵＴとの間にはスイッチＳＷ６が接続されている。出力端子ＯＵＴ（スイッチＳＷ６の出力端）には、ＮＭＯＳトランジスタＱ３のドレインが接続されている。ＮＭＯＳトランジスタＱ３のソースは、ＧＮＤ（グランド端子）に接続され、制御信号ＰＣＧがハイレベルのときに出力負荷をＧＮＤに接続する。
【００３１】
電流源ＣＳ１は、たとえば、ＭＯＳトランジスタを用いたカレントミラー回路を含み、制御信号Ｎｃｎｔによりオン・オフ制御される電流源である。すなわち、制御信号Ｎｃｎｔがロウレベルのときに電流源ＣＳ１は動作し、制御信号Ｎｃｎｔがハイレベルのときに電流源ＣＳ１は非動作となる。
【００３２】
図２に示す回路は、電流源ＣＳ１の一例である。
図２において、電源ＢＶＤＤと電源ＢＶＳＳ２との間にＰＭＯＳトランジスタＱ２３およびＮＭＯＳトランジスタＱ２１が直列に接続されている。ＰＭＯＳトランジスタＱ２３のゲートには制御信号Ｎｃｎｔが与えられる。ＮＭＯＳトランジスタＱ２１はゲート−ドレイン間が短絡され、ゲート同士が接続されたＮＭＯＳトランジスタＱ２２と共にカレントミラー回路を形成している。ＮＭＯＳトランジスタＱ２２は、ソースフォロアのＮＭＯＳトランジスタＱ１に対して直列に接続され、そのソースが電源ＢＶＳＳ２に接続されている。
【００３３】
次に、上記構成のアナログバッファ回路１０の回路動作を、図３のタイミングチャートに関連付けて説明する。アナログバッファ回路１０は、以下に述べる動作を基本サイクルとして順次出力を行う。
【００３４】
先ず、期間ｔ１において、電流源ＣＳ１の初期化を行う。
【００３５】
期間ｔ２において、ＮＭＯＳトランジスタＱ３がオンし、出力負荷がＧＮＤレベルとなる。
また、制御信号ｎ１，ｎ４がハイレベルとなるので、スイッチＳＷ１，ＳＷ４およびＳＷ５が導通状態となり、ＮＭＯＳトランジスタＱ１のゲートに共通電位Ｖｒｅｆが入力され、このときのＮＭＯＳトランジスタＱ１のゲート−ソース電圧（ＶｏｓＡとする）がキャパシタＣ１，Ｃ２に蓄えられる。ＶｏｓＡは、ほぼ共通電位Ｖｒｅｆに等しい。
【００３６】
次に、期間ｔ３において、制御信号ｎ２，ｎ４がハイレベルであるため、スイッチＳＷ１，ＳＷ５は非導通状態となり、スイッチＳＷ２が導通状態となる。このとき、キャパシタＣ１のノード１０１側の電極に入力信号Ｖｉｎが与えられるため、ＮＭＯＳトランジスタＱ１のゲート電圧はキャパシタＣ１に蓄えられた電圧に応じて変化する。また、スイッチＳＷ４が導通状態であるため、キャパシタＣ２は依然としてＮＭＯＳトランジスタＱ１のゲート−ソース間に接続されたままであり、この時点でのゲート−ソース電圧（ＶｏｓＢとする）がこのキャパシタＣ２に蓄積される。このときのソース電圧はおおよそＶｉｎ＋（ＶｏｓＡ−ＶｏｓＢ）となる。これにより、オフセットはかなりキャンセルされるが、補正しきれないオフセット量がまだ残る。
【００３７】
次に、期間ｔ４において、制御信号ｎ３のみがハイレベルであるため、スイッチＳＷ２，ＳＷ４が非導通状態となり、スイッチＳＷ３，ＳＷ６が導通状態となる。これにより、キャパシタＣ２のノード１０３側の電極に信号Ｖｉｎが入力され、このキャパシタＣ２に蓄えられた電圧に応じてゲート電位が変化する。このときのゲート−ソース電圧をＶｏｓＣとすると、ソース電位はおおよそＶｉｎ＋（ＶｏｓＢ−ＶｏｓＣ）となる。そして、このソース電位が負荷に出力される。
【００３８】
上述した動作において、最初に検出するオフセット電圧ＶｏｓＡよりも２回目に検出するオフセット電圧ＶｏｓＢの方が最終出力時の動作点の近くで検出されている。したがって、最終的なオフセットキャンセル量である（ＶｏｓＢ−ＶｏｓＣ）がほぼ０になる。すなわち、非常に高精度なオフセットキャンセルが達成される。
【００３９】
アナログバッファ回路１０によれば、一旦、一定の共通電位ＶｒｅｆをキャパシタＣ１にプリチャージすれば、その充電電圧がキャパシタＣ１に保持される間、再度共通電位Ｖｒｅｆによる充電を行う必要はなく、上記した期間ｔ３およびｔ４の繰り返しにより、オフセットキャンセルされたソース電位を負荷に出力することができる。すなわち、１回のオフセット検出によって高精度なオフセットキャンセル動作が実現できる。
たとえば、図３における期間ｔ５およびｔ６は、期間ｔ３およびｔ４と同様の動作を繰り返し行い、入力電圧Ｖｉｎ２に対応する出力を行う期間である。
【００４０】
また、アナログバッファ回路１０によれば、電圧Ｖｉｎを入力する期間は、制御信号ｎ２，ｎ３をハイレベルにする期間（図３の期間ｔ３，ｔ４）に限られるので、入出力動作の高速化を実現することができる。
【００４１】
図４は、１回の共通電位Ｖｒｅｆの印加により、３つの入力電圧に対する出力を行う場合のタイミングチャートである。
図４では、共通電位Ｖｒｅｆを１回だけ期間ｔ２にキャパシタＣ１に印加するだけで、期間ｔ３、期間ｔ５、期間ｔ７の各１回のオフセット検出動作により、それぞれ異なる入力電位Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３に対するソース電位を、期間ｔ４，ｔ６，ｔ８のタイミングで負荷に出力する。
【００４２】
入出力動作を高速で行う用途、たとえば、表示装置の水平駆動回路において、マトリクス状の各画素に対するアナログ映像信号の出力に、実施形態に係るアナログバッファ回路を適用する場合、複数ラインを１回のオフセット検出により書き込み動作を行うことが可能である。この場合、１垂直期間にキャパシタＣ１の放電がなければ、その間、１回のオフセット検出によりすべてのラインの書き込み動作を行うことも原理的には可能である。
【００４３】
ところで、上述した回路動作に伴う効果は、ソースフォロアをポリシリコンまたはＣＧ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ；連続粒界結晶）シリコン等で構成したときに特に有効となる。その理由は、以下の通りである。
【００４４】
すなわち、ポリシリコンＴＦＴは基板電位を持たないため、基板バイアス効果がない。そのため、入力電圧が変化し、出力電圧（ＮＭＯＳトランジスタＱ１のソース電位）が変化した場合でも、閾値電圧Ｖｔｈの変化が起こらず、オフセットキャンセル動作が精度良く行われる。また、基板電位がないため、第１のアナログスイッチ１５の一端側（ＮＭＯＳトランジスタＱ１のベース側）の寄生容量が小さくなり、ＮＭＯＳトランジスタＱ１のゲート電位が変化した場合でも、キャパシタＣ１に蓄積されたオフセット電荷が逃げにくい。
【００４５】
このポリシリコンＴＦＴで構成したソースフォロアは、たとえば、液晶表示装置における各コラム線容量を充電するための出力バッファとして用いられる。特に、液晶パネルとその駆動部をポリシリコン、またはＣＧシリコン等で、ガラス基板またはプラスチック基板上に一体的に形成する場合の出力バッファとして用いると、非常に有用なものとなる。
【００４６】
上述した第１の実施形態は、当業者であれば、様々な改変を行うことが可能である。
たとえば、図５は、図１に示したアナログバッファ回路１０と異なり、ＰＭＯＳトランジスタによるソースフォロアを有するアナログバッファ回路の回路図である。ＰＭＯＳトランジスタを使用した場合でも、ＮＭＯＳトランジスタの場合と同様の作用・効果を奏することは言うまでもない。
【００４７】
以上説明した第１の実施形態に係るアナログバッファ回路においては、ソースフォロアのオフセット検出を最大２回（図３における期間ｔ１〜ｔ４のサイクル）にわたって行う場合を例に挙げて説明したが、オフセット検出の回数は最大２回に限られるものではなく、３回以上であってもよく、その回数が増えるほど、より高精度なオフセットキャンセルを達成することができる。
【００４８】
図６は、オフセット検出を最大３回行うようにしたアナログバッファ回路の回路図である。図５に示すアナログバッファ回路の基本構成および動作は、図１に示したアナログバッファ回路１０と同様である。
【００４９】
すなわち、第１の期間にキャパシタＣ１〜Ｃ３が共通電位Ｖｒｅｆにより充電される。第２の期間にキャパシタＣ１によりＮＭＯＳトランジスタのＶｇｓに相当するオフセット検出を行い、第３の期間にキャパシタＣ２によりＮＭＯＳトランジスタのＶｇｓに相当するオフセット検出を行い、第４の期間にキャパシタＣ３によりＮＭＯＳトランジスタのＶｇｓに相当するオフセット検出を行うように、スイッチＳＷ３１〜ＳＷ３７を制御する。そして、最後に、スイッチＳＷ３８を導通させて、ＮＭＯＳトランジスタのソース電位を負荷に出力する。かかる動作により、オフセットキャンセルの精度がさらに向上する。
なお、このような構成とした場合、共通電位Ｖｒｅｆによって各キャパシタＣ１〜Ｃ３を充電する頻度は、各スイッチのオン・オフの制御により自由に設定することができる。
【００５０】
＜第２の実施形態＞
以下、本発明の第２の実施形態について述べる。
第２の実施形態では、第１の実施形態で説明したアナログバッファ回路の好適な適用例としての表示装置について説明する。
【００５１】
図７は、本発明に係るアナログバッファ回路が適用される液晶表示装置１の一例を示す概略構成図である。
図７において、液晶セル（画素）がマトリクス状に２次元配置されることによって画素部２が構成され、この画素部２の周辺には行選択を行うための垂直駆動回路４、列選択を行うための水平駆動回路（上側）３Ａおよび水平駆動回路（下側）３Ｂ（以下、まとめて水平駆動回路３）が設けられている。そして、画素部２とその周辺回路、すなわち垂直駆動回路４および水平駆動回路３などがポリシリコンやＣＧシリコンによって一体的に形成される。
【００５２】
図７において、データ処理部５は、レベルシフト回路とシリアル−パラレル変換回路を含み、タイミングジェネレータ６からのサンプリングクロックＳＣＫに同期して、外部から表示用デジタルデータＤｉｎを取り込む。そして、液晶表示装置１内で処理するために必要な信号レベルまでレベル変換をした後、水平駆動回路（上側）３Ａおよび水平駆動回路（下側）３Ｂへ画像デジタルデータを振り分けて、それぞれレベルシフトされた表示用データＰ＿ＤＡＴ（上側）、Ｐ＿ＤＡＴ（下側）を出力する。
液晶表示装置１では、水平駆動回路（上側）３ＡでＲ（赤）データおよびＢ（青）データの各列の書き込みを行い、水平駆動回路（下側）３ＢでＧ（緑）データの各列の書き込みを行う。本実施形態では、Ｐ＿ＤＡＴ（上側）は、それぞれ６ビットのＲデータ（以下、Ｒ＿ＤＡＴＡと称する）およびＢデータ（以下、Ｂ＿ＤＡＴＡと称する）を含むパラレルデータである。
【００５３】
液晶表示装置１は、周辺回路の狭額縁化を図るため、水平駆動回路３において、ＲＧＢのそれぞれの表示用データに対してＤ／Ａコンバータを設けて画素部２に書き込むことをせずに、上側の水平駆動回路３Ａにおいて、Ｒデータ（Ｒ＿ＤＡＴＡ）およびＢデータ（Ｂ＿ＤＡＴＡ）をシリアルにサンプリングし、単一のＤ／Ａコンバータおよび単一のアナログバッファ回路によって選択的に画素部２に書き込む構成としている。
【００５４】
タイミングジェネレータ６は、マスタクロックＭＣＫに基づいて、水平クロックパルスＨＣＫを生成して水平駆動回路３Ａおよび３Ｂに供給するとともに、垂直クロックパルスＶＣＫを生成して垂直駆動回路４に供給する。
【００５５】
次に、水平駆動回路３Ａの構成について述べる。
図８は、水平駆動回路３Ａの構成を示すブロック図である。
【００５６】
水平駆動回路３Ａは、水平シフトレジスタ（Ｓ／Ｒ）２１、第１ラッチ部３１、第２ラッチ部３２、第３ラッチ部３３、第４ラッチ部３４、Ｄ／Ａ（デジタル／アナログ）コンバータ（ＤＡＣ）４０、アナログバッファ回路１０を有する。
各ブロックは、それぞれ、各列のデータ処理を行うため、画素部２における画素マトリクスの列数に応じた複数の回路を有している。たとえば、図８では、水平駆動回路３Ａのうち、ｎ列目とｎ＋１列目の構成を示し、ｎ列目の水平レジスタ２１を水平レジスタ２１ｎというように表記している。
【００５７】
水平シフトレジスタ２１は、図７に示したタイミングジェネレータ６から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、タイミングジェネレータ６から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスｓｐ（図８では、ｓｐ＿ｎ，ｓｐ＿ｎ＋１）を生成する。
【００５８】
第１ラッチ部３１は、サンプリングパルスｓｐに同期して、６ビットのＲ＿ＤＡＴＡをラッチする。
第２ラッチ部３２は、サンプリングパルスｓｐに同期して、６ビットのＢ＿ＤＡＴＡをラッチする。
第３ラッチ部３３は、データ転送信号Ｏｅ１およびＯｅ２に同期して、第１ラッチ部３１の６ビットのＲ＿ＤＡＴＡをラッチする。
第４ラッチ部３４は、データ転送信号Ｏｅ２およびＯｅ３に同期して、第２ラッチ部３２のＢ＿ＤＡＴＡおよび第３ラッチ部３３のＲ＿ＤＡＴＡを交互にラッチする。
【００５９】
Ｄ／Ａコンバータ４０は、第４ラッチ部３４にラッチされたＢ＿ＤＡＴＡおよびＲ＿ＤＡＴＡを交互に取り込み、そのデジタルデータに対応するアナログ表示信号を出力する。すなわち、Ｄ／Ａコンバータ４０では、６ビットのデジタルデータに対応する６４（２６）階調のアナログ信号が選択される。
【００６０】
アナログバッファ回路１０は、第１の実施形態で説明したアナログバッファ回路１０が適用され、Ｄ／Ａコンバータ４０により選択されたアナログ信号を、垂直駆動回路４により選択された行の画素部２の各列に書き込む。
【００６１】
上述したように、本実施形態に係る液晶表示装置１では、１水平期間内で、単一のアナログバッファ回路によりＲ＿ＤＡＴＡおよびＢ＿ＤＡＴＡに対応する２種類のアナログ表示用信号を出力する必要があり、高速で動作することが要求される。
一方、アナログバッファ回路１０は、第１の実施形態の説明で詳述したように、共通電位ＶｒｅｆによりキャパシタＣ１が一旦充電された後は、複数の入力信号に対して、１回のオフセット検出によりオフセットキャンセル動作が可能であり、高速かつ高精度なアナログ出力回路であるため、上述した構成の水平駆動回路３Ａの出力回路として好適である。
【００６２】
次に、液晶表示装置１の書き込み動作について述べる。
図９は、水平駆動回路３Ａの動作を示すタイミングチャートであり、（ａ）は垂直クロックパルスＶＣＫ、（ｂ）はデータ転送信号Ｏｅ１、（ｃ）はデータ転送信号Ｏｅ２、（ｄ）はデータ転送信号Ｏｅ３、（ｅ）は第１ラッチ部３１のデータ、（ｆ）は第２ラッチ部３２のデータ、（ｇ）は第３ラッチ部３３のデータ、（ｈ）は第４ラッチ部３４のデータ、をそれぞれ示す。
【００６３】
水平駆動回路３Ａは、データ処理部５から、Ｒ＿ＤＡＴＡおよびＢ＿ＤＡＴＡがパラレルに与えられる。
そして、水平駆動回路３Ａでは、水平クロックパルスＨＣＫに同期して、水平シフトレジスタ２１が順次サンプリングパルスｓｐを送出し、これにより、Ｒ＿ＤＡＴＡおよびＢ＿ＤＡＴＡがそれぞれ第１ラッチ部３１および第２ラッチ部３２にラッチされる（図９（ｅ），（ｆ）に示すＲｎ−１，Ｂｎ−１）。たとえば、図９に示すＲｎ−１と表示された四角形に囲まれた部分に、垂直クロックパルスＶＣＫにより選択された行のすべての列データが含まれている。
【００６４】
第１ラッチ部３１および第２ラッチ部３２にラッチされたＲ＿ＤＡＴＡおよびＢ＿ＤＡＴＡは、水平駆動回路３Ａの内部でシリアルに処理されて出力される。
すなわち、図９（ｂ）〜（ｄ）に示すように、先ず、データ転送信号Ｏｅ２およびＯｅ３がハイレベルとなり、第２ラッチ部３２のＢ＿ＤＡＴＡが第４ラッチ部３４にラッチされる。これにより、図９（ｆ），（ｈ）に示すように、第２ラッチ部３２のデータＢｎ−１が第４ラッチ部３４へ転送される。
【００６５】
続いて、データ転送信号Ｏｅ１およびＯｅ２がハイレベルとなり、第１ラッチ部３１のＲ＿ＤＡＴＡが第３ラッチ部３３にラッチされる。これにより、図９（ｅ），（ｇ）に示すように、第１ラッチ部３１のデータＲｎ−１が第３ラッチ部３３へ転送される。
そして、データ転送信号Ｏｅ３のみがハイレベルとなって、第３ラッチ部３３のＲ＿ＤＡＴＡが第４ラッチ部３４にラッチされる。これにより、図９（ｇ），（ｈ）に示すように、第３ラッチ部３３のデータＲｎ−１が第４ラッチ部３４へ転送される。
【００６６】
以上のデータ転送信号の制御が繰り返し行われる結果、第４ラッチ部３４は、一水平期間内にＢ＿ＤＡＴＡおよびＲ＿ＤＡＴＡを順にラッチし、Ｒｎ→Ｂｎ→Ｒｎ＋１→Ｂｎ＋１→…，と順にデータが転送される。
第４ラッチ部３４のデータは、順にＤ／Ａコンバータ４０によって表示用アナログ信号に変換され、アナログバッファ回路１０からその表示用アナログ信号が出力される。このように、画素部２に信号が書き込まれていく。
【００６７】
なお、上記した水平駆動回路３Ａの動作タイミングと、第１の実施形態で述べたアナログバッファ回路１０の動作タイミングの対応関係は、以下の通りとなる。
すなわち、図３に示したアナログバッファ回路１０のタイミングチャートにおいて、時刻ｔ１〜ｔ６の間に出力するＶｉｎ１およびＶｉｎ２が、図９のタイミングチャートにおいて、たとえば、１水平期間内に行う表示用アナログ出力Ｂｎ−１およびＲｎ−１（または、Ｂｎ１およびＲｎ１，Ｂｎ＋１およびＲｎ＋１）に相当する。タイミングとしては、たとえば、データ転送信号Ｏｅ１に同期して、図３に示した時刻ｔ１〜ｔ６の１サイクルの動作を行う。
【００６８】
以上説明したように、本実施形態に係る液晶表示装置１では、水平駆動回路において、パラレルに入力したＲ＿ＤＡＴＡ，Ｂ＿ＤＡＴＡを１水平期間内でシリアルに処理することで、水平駆動回路の回路構成の簡素化を図っており、これにより、周辺回路の狭額縁化が可能となっている。そして、水平駆動回路のアナログ信号出力部に、第１の実施形態で述べた、高速かつ高精度なアナログバッファ回路が用いることによって、１水平期間内でＲ＿ＤＡＴＡ，Ｂ＿ＤＡＴＡに対応する２種類のアナログ信号を順に選択して出力する高速動作に対応することを可能にしている。換言すれば、本発明に係るアナログバッファ回路により、狭額縁の液晶表示装置１が実現できたということが言える。
【００６９】
なお、本発明の実施形態は上述した内容に拘泥せず、当業者であれば様々な改変を行いうるものである。
たとえば、上記の液晶表示装置１では、ＲおよびＢの表示用信号について、２ライン同時書き込みの場合について述べたが、３ライン同時書き込みを行ってもよい。たとえば、上述した水平駆動回路がＲ，ＧおよびＢの３データを単一のアナログバッファ回路により選択的に一水平期間内に処理する場合には、たとえば、データ転送信号Ｏｅ１に同期して、図４に示した時刻ｔ１〜ｔ８の１サイクルの動作を行うようにすればよい。
【００７０】
また、アナログバッファ回路のキャパシタＣ１が一旦充電された後は、それが自然放電されない限り、１垂直期間のすべての書き込みを行ってもよい。これらの書き込みがすべて１回のオフセット検出によりオフセットキャンセルされた状態で高速に書き込まれるので、高精細化等によるパネル駆動周波数の増大に対応することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明に係るアナログバッファ回路の一実施形態を示す回路図である。
【図２】実施形態に係るアナログバッファ回路内の電流源の回路図である。
【図３】実施形態に係るアナログバッファ回路の動作を示すタイミングチャートである。
【図４】実施形態に係るアナログバッファ回路の動作を示すタイミングチャートである。
【図５】ＰＭＯＳトランジスタによるソースフォロアを有するアナログバッファ回路の回路図である。
【図６】オフセット検出を最大３回行うようにしたアナログバッファ回路の回路図である。
【図７】本発明に係る表示装置の一実施形態を示す概略構成図である。
【図８】水平駆動回路の構成を示すブロック図である。
【図９】水平駆動回路の動作を示すタイミングチャートである。
【図１０】従来のアナログバッファ回路の回路図である。
【図１１】従来のアナログバッファ回路の動作を示すタイミングチャートである。
【符号の説明】
【００７２】
１…液晶表示装置、２…画素部、３，３Ａ，３Ｂ…水平駆動回路、４…垂直駆動回路、５…データ処理部、６…タイミングジェネレータ、１０…アナログバッファ回路、２１…水平シフトレジスタ、３１…第１ラッチ部、３２…第２ラッチ部、３３…第３ラッチ部、３４…第４ラッチ部、４０…Ｄ／Ａコンバータ。
【図１】
2006173780.tif 000003
【図２】
2006173780.tif 000004
【図３】
2006173780.tif 000005
【図４】
2006173780.tif 000006
【図５】
2006173780.tif 000007
【図６】
2006173780.tif 000008
【図７】
2006173780.tif 000009
【図８】
2006173780.tif 000010
【図９】
2006173780.tif 000011
【図１０】
2006173780.tif 000012
【図１１】
2006173780.tif 000013