(57)【要約】 【課題】  記憶情報に対する読出し性能を向上させることができる不揮発性メモリを提供することにある。【解決手段】  メモリトランジスタ２１と制御トランジスタ２２が繰り返し直列された回路を複数並列に有し、前記制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において前記制御トランジスタ２２をオンさせてメモリトランジスタに流れる電流を制御トランジスタの反転層に引き込み可能とする。前記制御トランジスタ２２のゲート電極に供給する信号電圧に正の温度特性を与える特性調整回路を有する。前記反転層は半導体基板の表面に形成され、負の温度特性を有する。反転層の負の温度特性を相殺するのに、反転層を形成する制御トランジスタのゲート電極には正の温度特性を有する電圧を与える。【選択図】        図６
2006048851.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタと制御トランジスタが繰り返し直列された回路を複数並列に有し、前記制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において前記制御トランジスタをオンさせてメモリトランジスタに流れる電流を制御トランジスタの反転層に引き込み可能とする不揮発性メモリであって、
前記制御トランジスタのゲート電極に供給する信号電圧に正の温度特性を与える特性調整回路を有する不揮発性メモリ。
【請求項２】
第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を複数並列に有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において第２の制御トランジスタとその左右一方の第１の制御トランジスタをオンさせてメモリトランジスタに流れる電流を前記第２の制御トランジスタの反転層に引き込み可能とする不揮発性メモリであって、
前記第２の制御トランジスタのゲート電極に供給する信号電圧に正の温度特性を与える第１の特性調整回路を有する不揮発性メモリ。
【請求項３】
前記第１の制御トランジスタのゲート電極に供給する信号電圧に負の温度特性を与える第２の特性調整回路を有する請求項２記載の不揮発性メモリ。
【請求項４】
前記メモリトランジスタのゲート電極に供給する信号電圧に負の温度特性を与える第３の特性調整回路を有する請求項３記載の不揮発性メモリ。
【請求項５】
前記第１の制御トランジスタと前記第２の制御トランジスタは前記メモリトランジスタに対して左右対称構造を有し、前記第１の特性調整回路による調整温度と前記第２の特性調整回路による調整温度は絶対値的に等しくされる請求項４記載の不揮発性メモリ。
【請求項６】
前記メモリトランジスタのゲート電極に供給する信号電圧に対してアクセスアドレスに応じてゲート・ソース間電圧を調整するための電圧選択回路を有する請求項２記載の不揮発性メモリ。
【請求項７】
前記電圧選択回路は、前記第２の制御トランジスタの反転層による抵抗成分が大きくなる位置ほど前記メモリトランジスタのゲート電極に供給する信号電圧に高い電圧を選択する請求項６記載の不揮発性メモリ。
【請求項８】
前記電圧選択回路は、前記メモリトランジスタのゲート電極に供給する信号電圧を複数のワード線単位で相違させる請求項７記載の不揮発性メモリ。
【請求項９】
前記メモリトランジスタは１個で複数ビットの情報を記憶する請求項７記載の不揮発性メモリ。
【請求項１０】
メモリトランジスタの両側に制御トランジスタを直列した回路を繰り返し配置したメモリアレイを有し、制御トランジスタはオンされることにより反転層を形成し、読み出し動作において前記制御トランジスタをオンさせてメモリトランジスタに流れる電流を一方の制御トランジスタの反転層に引き込み可能とする不揮発性メモリであって、
前記一方の制御トランジスタのゲート電極に供給する信号電圧として正の温度特性による温度補償を行なった電圧を形成し、メモリトランジスタを挟んで他方の制御トランジスタのゲート電極に供給する信号電圧として前記温度補償分を相殺した電圧を形成する第１の電圧形成回路を有する不揮発性メモリ。
【請求項１１】
前記メモリトランジスタのゲート電極に供給する信号電圧として負の温度特性を持つ電圧を形成する第２の電圧形成回路を有する請求項１０記載の不揮発性メモリ。
【請求項１２】
前記メモリトランジスタの左右に配置された制御トランジスタは当該メモリトランジスタに対して左右対称構造を有する請求項１１記載の不揮発性メモリ。
【請求項１３】
前記メモリトランジスタのゲート電極に供給する信号電圧に対してアクセスアドレスに応じてゲート・ソース間電圧を調整するための電圧選択回路を有する請求項１２記載の不揮発性メモリ。
【請求項１４】
前記電圧選択回路は、前記第２の制御トランジスタの反転層による抵抗成分が大きくなる位置ほど前記メモリトランジスタのゲート電極に供給する信号電圧に高い電圧を選択する請求項１３記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き換え可能な不揮発性メモリ、例えば電気的に書き換え可能なＡＮＤ型のフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにおいて、直列されたメモリトランジスタのソース電位はソース線から離れるほど高くなる。メモリトランジスタの閾値電圧は、基板効果によりソース電位と基板電位との電位差が大きいほど高くされるから、メモリトランジスタの閾値電圧はソース線に近いほど高くなる。特許文献１，２には、読み出し時の基板効果によるメモリトランジスタの閾値電圧のばらつきによる誤動作の発生を防止ために、ＮＡＮＤ型フラッシュメモリにおいて、ソース線からの遠近に応じてワード線に印加する電圧の設定を変えることが記載される。
【０００３】
特許文献３にはＡＮＤ型フラッシュメモリについて記載がある。その一つとして、半導体基板上に拡散領域を繰り返し並列形成し、各々の拡散領域の間には酸化膜を介して補助電極（制御電極）を配置して制御トランジスタを形成し、補助電極の左右には電荷蓄積領域とコントロールゲートによるメモリトランジスタを形成した構造が示される。コントロールゲートは拡散領域及び補助電極とは交差する方向に延びており、ワード線として機能される。更に別の構造として、前記拡散層の代わりに補助電極を用いた別の制御トランジスタを採用した構造が示される。制御トランジスタがオンにされると、そのチャネル領域に反転層が形成され、配線として機能される。後者の構造は拡散領域を繰り返し並列配置しなくてよいから更にチップ面積の小型化に優れている。上記構造のメモリに対する読出しでは、読出し対象とされるメモリトランジスタのソースを反転層に導通させ、メモリトランジスタを介して反転層に引き込まれる電流の有無によって記憶情報を判定する。
【０００４】
【特許文献１】特開２０００−２８５６９２号公報
【特許文献２】特開平１１−４５５８９号公報
【特許文献３】特開２００４−１５２９７７号公報（図３、図１４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、ＡＮＤ型のフラッシュメモリにおいてもソース線に対するメモリトランジスタの位置的特性を考慮することの必要性が見出された。更に、制御トランジスタの反転層をソース線などに用いる構造では、メモリトランジスタと共に反転層を構成する制御トランジスタも負の温度特性を持つことから、反転層の温度特性による影響も考慮する必要性が見出された。
【０００６】
本発明の目的は、記憶情報に対する読出し性能を向上させることができる不揮発性メモリを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る不揮発性メモリは、メモリトランジスタと制御トランジスタが繰り返し直列された回路を複数並列に有し、前記制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において前記制御トランジスタをオンさせてメモリトランジスタに流れる電流を制御トランジスタの反転層に引き込み可能とする。そして、前記制御トランジスタのゲート電極に供給する信号電圧に正の温度特性を与える特性調整回路を有する。
【００１０】
前記反転層は半導体基板の表面に形成され、負の温度特性を有する。反転層の負の温度特性を相殺するのに、反転層を形成する制御トランジスタのゲート電極には正の温度特性を有する電圧を与える。反転層はメモリトランジスタに流れる電流を引き込むソースとして機能される。引き込み経路とされる反転層の抵抗が温度によって変動するとそれに応じてメモリトランジスタのソース電位が変動し、その閾値電圧に影響を与える。特性調整回路による正の温度特性を持つ電圧はその温度による閾値電圧の変動を抑制する。
【００１１】
〔２〕本発明の別の観点による不揮発性メモリは、メモリセルトランジスタの左右両側のソース及びドレインを反転層で実現する。すなわち、第１の制御トランジスタ、メモリトランジスタ、第２の制御トランジスタ、及びメモリトランジスタの順に繰り返し直列された回路を複数並列に有し、前記第１の制御トランジスタ及び第２の制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層を形成し、読み出し動作において第２の制御トランジスタとその左右一方の第１の制御トランジスタをオンさせてメモリトランジスタに流れる電流を前記第２の制御トランジスタの反転層に引き込み可能と不揮発性メモリにおいて、前記第２の制御トランジスタのゲート電極に供給する信号電圧に正の温度特性を与える第１の特性調整回路を採用する。
【００１２】
前記第１及び第２の制御トランジスタによる反転層は半導体基板の表面に形成され、負の温度特性を有する。第１の制御トランジスタの反転層は読み出し電流が供給されるドレインとして機能される。第２の制御トランジスタの反転層はメモリトランジスタに流れる電流を引き込むソースとして機能される。引き込み側の第２の制御トランジスタの反転層の抵抗が温度によって変動するとそれに応じてメモリトランジスタのソース電位が変動し、その閾値電圧に影響を与える。電流供給側とされる第１の制御トランジスタの反転層の温度による抵抗変化はソース側ほどその閾値電圧に影響を与えない。前記特性調整回路による正の温度特性を持つ電圧はその温度による閾値電圧の変動を抑制する。
【００１３】
前記第１の制御トランジスタのゲート電極に供給する信号電圧に負の温度特性を与える第２の特性調整回路を有する。温度による反転層の抵抗変化を抑えるという観点からは第１の制御トランジスタのゲート電極に印加する電圧についてもそれを相殺し得る正の温度特性を採用するのがよいが、ここではあえて反対の負の温度特性を採用する。これは、メモリトランジスタの電荷蓄積領域と第１の制御トランジスタのゲート電極との容量性カップリングによる影響を、メモリトランジスタの電荷蓄積領域と第２の制御トランジスタのゲート電極との容量性カップリングによって相殺しようとするためである。これにより、第１及び第２の制御トランジスタのゲート電圧に温度補償を行なっても、その補償電圧による容量性結合の変動分が更にメモリトランジスタのメモリゲートとの容量性結合の変動分になることを抑制することができる。要するに、メモリトランジスタの電荷蓄積領域と第１及び第２の制御トランジスタのゲート電極との容量性カップリングは、メモリトランジスタの蓄積領域とメモリゲートとの容量性カップリングに変動を生じさせないように作用し、補償電圧に起因してメモリゲートに不所望な電位変動を生じ難くなる。
【００１４】
本発明の具体的な形態では、前記メモリトランジスタのゲート電極に供給する信号電圧に負の温度特性を与える第３の特性調整回路を有する。メモリトランジスタのゲート電極に供給する信号電圧は、そもそも、ＭＯＳトランジスタにはＶｇｓ・Ｉｄｓ特性から明らかなように温度に対してＩｄｓがほぼ一定とされる領域があり、この領域のゲート電圧を用いることにより、温度変化に対してメモリ電流が安定化することができる。ここでは、その様な領域においてゲート電圧には負の温度特性を採用した方が前記領域からの逸脱が少ない動作条件を採用している場合であると理解されたい。したがって、動作条件によっては、前記メモリトランジスタのゲート電極に供給する信号電圧に対する温度特性は正である方が望ましい場合もあることをここに明記する。
【００１５】
本発明の更に具体的な形態では、前記第１の制御トランジスタと前記第２の制御トランジスタは前記メモリトランジスタに対して左右対称構造を有し、前記第１の特性調整回路による調整温度と前記第２の特性調整回路による調整温度は絶対値的にかつ電荷蓄積領域の左右の制御トランジスタのゲート電極との容量性カップリングによる影響を実質的に相殺可能な程度において等しくされる。
【００１６】
本発明の更に具体的な形態では、前記メモリトランジスタのゲート電極に供給する信号電圧に対してアクセスアドレスに応じてゲート・ソース間電圧を調整するための電圧選択回路を採用する。ソース線に対するメモリトランジスタの位置的特性を考慮すると、メモリトランジスタのソースに接続する反転層が長いほど反転層の抵抗成分によりソース電位が高くなり、ソース電位が高くなるほど基板効果で閾値電圧が高くなる。その分ワード線電位を高くすることにより、オン状態のメモリトランジスタに対してどこでもほぼ同じ信号電流を得ることができる。
【００１７】
前記電圧選択回路は、例えば前記第２の制御トランジスタの反転層による抵抗成分が大きくなる位置ほど前記メモリトランジスタのゲート電極に供給する信号電圧に高い電圧を選択する。
【００１８】
前記電圧選択回路は、前記メモリトランジスタのゲート電極に供給する信号電圧を複数のワード線単位で相違させる。個々のワード線単位で制御する場合に比べても、選択回路の論理構成を簡素化でき、しかも閾値電圧の変動を抑制する効果は実用上問題ない。
【００１９】
前記メモリトランジスタは１個で複数ビットの情報を記憶する多値記憶、或いは１個で１ビットの情報を記憶する２値記憶の何れであってもよい。
【００２０】
〔３〕メモリセルトランジスタの左右両側のソース及びドレインを反転層で実現する本発明の更に別の観点による不揮発性メモリは、メモリトランジスタの両側に制御トランジスタを直列した回路を繰り返し配置したメモリアレイを有し、制御トランジスタはオンされることにより反転層を形成し、読み出し動作において前記制御トランジスタをオンさせてメモリトランジスタに流れる電流を一方の制御トランジスタの反転層に引き込み可能とするものであって、前記一方の制御トランジスタのゲート電極に供給する信号電圧として正の温度特性による温度補償を行なった電圧を形成し、メモリトランジスタを挟んで他方の制御トランジスタのゲート電極に供給する信号電圧として前記温度補償分を相殺した電圧を形成する第１の電圧形成回路を有する。
【００２１】
前記容量性カップリングによる影響を小さくするには、前記メモリトランジスタのゲート電極に供給する信号電圧として負の温度特性を持つ電圧を形成するものがよい。このとき、デバイス構造的には、例えば、前記メモリトランジスタの左右に配置された制御トランジスタは当該メモリトランジスタに対して左右対称構造を有するのは効果的である。
【００２２】
ソース線に対するメモリトランジスタの位置的特性を考慮すれば、前記メモリトランジスタのゲート電極に供給する信号電圧に対してアクセスアドレスに応じてゲート・ソース間電圧を調整するための電圧選択回路を採用するのがよい。前記電圧選択回路は、前記第２の制御トランジスタの反転層による抵抗成分が大きくなる位置ほど前記メモリトランジスタのゲート電極に供給する信号電圧に高い電圧を選択すればよい。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
すなわち、不揮発性メモリにおいて記憶情報に対する読出し性能を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
《フラッシュメモリの全体的構成》
図１にはフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００２６】
フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６＿Ｒ，６＿Ｌ、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７＿Ｒ，７＿Ｌを有する。
【００２７】
前記メモリアレイ３は電気的に消去及び書込み可能な不揮発性のメモリトランジスタを多数有する。メモリアレイの詳細は後述するが、メモリトランジスタは特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造とされる。メモリトランジスタに対する記憶情報の初期化である消去処理は、特に制限されないが、メモリトランジスタのソース、ドレイン及びウェルに回路の接地電位を印加し、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。メモリトランジスタに対する記憶情報を書き込む書込み処理は、メモリトランジスタのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くする処理とされる。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。前記ビット線には読出し書き込み回路が接続される。前記読出し書き込み回路は読み出し処理によりビット線に読み出された記憶情報をラッチし、また、書込み処理において書き込みデータに従ったビット線駆動等に利用される。読出し書き込み回路のデータ入出力ノードは複数ビット単位でセレクタを介して複数のメインアンプの入出力ノードに接続される。尚、１個の不揮発性メモリセルによる情報記憶は１ビットの２値であっても２ビット以上の多値であってもよい。例えば２ビットの場合には、特に制限されないが、ビット線に接続するデータレジスタを更に設け、読み出し判定レベルを変えてメモリセルから数回に分けて読み出した前後の結果をセンスラッチとデータレジスタに別々に保持しながら２ビットの記憶データを判定して読み出し処理を行ない、また、２ビットの書込みデータをセンスラッチとデータレジスタに別々に保持しながら２ビットの値に応ずる閾値電圧を設定するように書込み処理を行なう。
【００２８】
フラッシュメモリアレイ３は、特に制限されないが、左右に分けられ（ＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌ）、例えば夫々のＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を６５５３６ページ（page）分備える。ここでは１０２４＋３２バイトをデータ格納単位（１ページ）と左側のＭＡＲＹ＿Ｌには奇数ページが割り当てられ、右側のＭＡＲＹ＿Ｒには偶数ページが割り当てられる。Ｘデコーダはフラッシュメモリアレイのアクセスアドレスとしてのページアドレスをデコードし、特に制限されないが、×８ビットの入出力モードではページ単位でメモリセルの選択を行なう。×１６ビットの入出力モードでは偶数ページアドレス毎に２ページ単位でメモリセルの選択を行なう。
【００２９】
データレジスタ５はスタティックメモリアレイを有し、特に制限されないが、左右に分けられ（ＤＲＧ＿Ｒ、ＤＲＧ＿Ｌ）、例えば夫々のエリアＤＲＧ＿Ｒ、ＤＲＧ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を備える。前記エリアＤＲＧ＿Ｒと、前記エリアＤＲＧ＿Ｌとは夫々前記データ格納単位としての１ページ分の記憶容量を持つことになる。前記エリアＤＲＧ＿Ｒが割り当てられたデータレジスタを便宜上データレジスタ５＿Ｒ、前記エリアＤＲＧ＿Ｌが割り当てられたデータレジスタを便宜上データレジスタ５＿Ｌと称する。
【００３０】
前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばフラッシュメモリアレイ３に設けられている前記セレクタが３２ビット単位で読み出し書き込み回路のデータ入出力ノードを前記メインアンプの入出力ノードに接続するとき、前記セレクタの選択は内部クロックにより順次自動的に切り換えられ、メモリアレイ３とデータレジスタ５＿Ｌ，５＿Ｒとの間で１ページ分のデータの転送が可能にされる。
【００３１】
前記データレジスタ５＿Ｌ，５＿Ｒは例えばＳＲＡＭによって構成される。ここでは前記エリアＤＲＧ＿Ｒと、前記エリアＤＲＧ＿Ｌとは夫々別々のＳＲＡＭによって構成される。前記データコントロール回路６＿Ｒ（６＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）へのデータの入出力を制御する。Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）に対するアドレス制御を行なう。
【００３２】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６＿Ｌ，６＿Ｒに入力される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ入出力は×８ビット又は×１６ビットが選択される。×１６ビット入出力が選択されている場合には入力データコントロール回路１４は前記データコントロール回路６＿Ｒ及び６＿Ｌに合わせて１６ビットの書込みデータを並列に与える。×８ビット入出力が選択されている場合には入力データコントロール回路１４は、奇数ページの場合には前記データコントロール回路６＿Ｌに８ビットの書込みデータを与え、偶数ページの場合には前記データコントロール回路６＿Ｒに８ビットの書込みデータを与える。データコントロール回路６＿Ｒと６＿Ｌから出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０に供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００３３】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。
【００３４】
前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、特に制限されないが、１２ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７＿Ｒ，７＿ＬにカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。
【００３５】
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００３６】
チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。パワー・オン・リードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリ１に初期化動作を指示する。
【００３７】
内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書込み処理及び読出し処理などの内部動作を制御する。また、内部コントロール回路１８はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。
【００３８】
《ビット線に反転層を利用したメモリアレイ》
図２にはメモリアレイ３のトランジスタ配置が例示される。メモリアレイ３は、第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１の順に繰り返し直列された回路を複数行有する。前記メモリトランジスタ２１の選択端子（メモリゲート）は行毎にワード線ＷＬに接続される。前記第１の制御トランジスタ２０は列毎に順次制御信号ＡＧ０，ＡＧ２によってスイッチ制御される。第２の制御トランジスタ２２は列毎に順次制御信号ＡＧ１，ＡＧ３によってスイッチ制御される。要するに、第１の制御トランジスタ２０と第２の制御トランジスタ２２の合計４列の制御トランジスタ列毎に制御信号ＡＧ０〜ＡＧ３によってそのスイッチ状態が制御される。制御形態は後述するが、読み出し、書き込み、消去の動作形態に従う。前記第１の制御トランジスタ２０及び第２の制御トランジスタ２２はオンされることにより前記直列方向とは交差する方向に反転層２３、２４を形成する。反転層２３、２４はローカルなビット線及びソース線として機能される。
【００３９】
図３にはデバイスのワード線に沿った縦断面構造が例示される。ｐ型半導体基板３０の主面上に絶縁膜３１が形成され、前記絶縁膜３１上に所定間隔で交互に第１の方向（図３の紙面表裏方向）に第１の電極３３、第２の電極３４が複数形成される。第１の電極３３、第２の電極３４は例えばポリシリコンゲート電極材料によって形成され、前記制御トランジスタ２０，２２のゲート電極とされる。前記第１の方向と交差する第２の方向（図３の紙面左右方向）に所定間隔で前記第１の電極３３及び第２の電極３４と絶縁された複数の第３の電極３５が形成され、更に、前記第１の電極３３と第２の電極３４との間には前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域３６が形成されている。第３の電極３５はメモリトランジスタ２１のメモリゲート（ワード線ＷＬ）とされ、例えばポリシリコンゲート電極材料によって形成される。前記電荷蓄積領域３６は、例えばシリコンナイトライド膜によって構成された電荷トラップ領域、或いはポリシリコン膜によって構成されたフローティングゲート電極とされる。前記反転層２３，２４は半導体基板３０の表面に選択的に誘起される。３７で示されるものは前記電荷蓄積領域３６と半導体基板３０との間の絶縁膜である。直列に繰り返し配置された第１の制御トランジスタ２０、メモリトランジスタ２１、及び第２の制御トランジスタの間には高濃度不純物領域としての拡散層は形成されていない。
【００４０】
《読み出し経路の選択態様》
図４には読み出し動作における信号経路の選択態様が示される。前述の如く反転層２３はローカルなビット線として機能されるが、この反転層２３は選択スイッチ４０を介して対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３…に接続される。前述の如く反転層２４はローカルなソース線として機能されるが、この反転層２４は選択スイッチ４１を介して対応するコモン線ＣＤに接続される。
【００４１】
読み出し動作では読み出し対象とされるメモリトランジスタ２１に対し、これに隣接する第２制御トランジスタ２２による反転層２３を回路の接地電圧（０ボルト（Ｖ））に接続し、第１の制御トランジスタ２０による反転層２３を後述する読み出し書き込み回路に接続して信号経路を形成する。ワード線ＷＬに判定選択レベル（２〜５Ｖ）が与えられているとき、メモリトランジスタ２１の閾値電圧がそれよりも低ければ反転層２３の電流が引き抜かれ、メモリトランジスタ２１の閾値電圧がそれよりも高ければ反転層２３に電流が流れず、それにより反転層２３にレベル変化を生ずるか否かを後述の読み出し書き込み回路路で検出することによって、記憶情報の読み出しを行う。ここでは１個のメモリトランジスタ２１に２ビットの記憶情報を保持する４値記憶を想定しているので判定レベルは複数レベルにされる。図４に従えば、第２の制御トランジスタ２２の右隣のメモリトランジスタ２１を読み出し対象にしているので、制御信号ＡＧ２，ＡＧ１が４Ｖの選択レベルにされると共に制御信号ＡＧ０，ＡＧ３が０Ｖの非選択レベルにされる。図示はしないが、第２制御トランジスタ２２の左隣のメモリトランジスタ２１を読み出し対象とするときは、制御信号ＡＧ２，ＡＧ１が０Ｖの非選択レベルにされ、制御信号ＡＧ０，ＡＧ３が４Ｖの選択レベルにされる。
【００４２】
《書き込み経路の選択態様》
図５にはセルスルー書き込み方式による書き込み動作の信号経路が例示される。この書き込み動作では、書き込み対象メモリトランジスタ２１の左右両側の第１の制御トランジスタ２０を比較的大きコンダクタンスを持つようにオンさせて反転層２３（ＧＢＬ０、ＧＢＬ１側）を形成し、その間の第２の制御トランジスタ２２を比較的小さなコンダクタンスを持つようにオン（弱反転）させて反転層２４を形成し、ワード線ＷＬに高電圧を印加してメモリトランジスタ２１をオンさせて電流経路を形成する。例えば、書き込み対象とされるメモリトランジスタ２１に隣接する第１の制御トランジスタ２０のゲートに８Ｖのような第１の電位を設定し（ＡＧ２＝８Ｖ）、その反対側の第１の制御トランジスタ２０に前記第１の電位よりも低い５Ｖのような第２の電位を設定し（ＡＧ０＝５Ｖ）、前記書き込み対象とされるメモリトランジスタ２１に隣接する第２の制御トランジスタ２２のゲートには前記第１及び第２の電圧よりも低い１Ｖのような第３の電位が印加され（ＡＧ１＝１Ｖ）。この状態で、書き込み対象とされるメモリトランジスタ２１に隣接する反転層２３（ＧＢＬ１側）には４．５Ｖのような電位を設定し、その反対側の第２制御トランジスタ２２による反転層２４及びその先の第１の制御トランジスタ２０による反転層２３（ＢＬ０側）には０Ｖのような接地電位を印加する。これにより、ＧＢＬ１側の反転層２３からＧＢＬ０側の反転層２３に電流が流れるが、メモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間に電界集中を生じ、この電界集中によってその位置で半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンがワード線ＷＬの高電位による電界でメモリトランジスタ２１の電荷蓄積領域３６に注入される。電荷蓄積領域３６に電子が注入されることによりそのメモリトランジスタ２１の閾値電圧が高くされる。書き込み動作を抑止するには図５の例に従えばＧＢＬ０側の反転層２３に印加する電圧を４．５Ｖとし、書き込み電流が流れないようにすればよい。図示を省略する読み出し書き込み回路は書き込みデータに基づいてＧＢＬ０側の反転層２３に印加する電圧を制御することによって、書き込みと書き込み抑止を制御する。書き込み動作によってその閾値電圧が目的の閾値電圧に到達したかどうかはベリファイ動作によって確認する。ベリファイ動作は図４で説明した読み出し経路を選択して行うから、ベリファイ動作では読み出し書き込み回路はＧＢＬ１側の反転層２３を介して記憶情報を読み出し、その結果を書き込みデータとしてＧＢＬ０側の反転層２３の電位に制御に反映させなければならない。読み出し書き込み回路とグローバルビット線との接続を制御する選択回路（図示せず）によってこれを実現する。
【００４３】
なお、第２の制御トランジスタ２２の左隣のメモリトランジスタ２１を書き込み対象にするには書き込み電流の向きを逆にすればよい。また、ＧＢＬ１とＧＢＬ２の間のメモリトランジスタを書き込み対象とする場合には制御信号ＡＧ１を０Ｖ、ＡＧ３を１Ｖに変えることによって、動作可能な第２の制御トランジスタの位置を偶数番目と奇数番目とで入れ替えればよい。
【００４４】
特に図示はしないが、書き込みされたメモリトランジスタの閾値電圧状態を初期化するには、第１の制御トランジスタ２０及び第２の制御トランジスタ２２の反転層２３，２４に回路の接地電圧のような第５の電位を設定し、半導体基板を回路の接地電位に設定し、前記ワード線ＷＬに−１２Ｖの負電位のような第６の電位を設定する。これにより、電荷蓄積領域からエレクトロンが放出方向に移動され、メモリトランジスタ２１の閾値電圧が低くされる。
【００４５】
《読み出し動作のための温度補償》
読出し動作のための温度補償について説明する。図６には制御トランジスタ２０，２２及びメモリトランジスタ２１のゲート電圧に対する温度補償態様が例示される。読出し動作においてソース側反転層を形成するトランジスタ２２のゲート電圧ＶＡＧＳには正の温度特性を持たせる。読出し動作においてドレイン側反転層を形成するトランジスタ２０のゲート電圧ＶＡＧＤには負の温度特性を持たせる。メモリトランジスタ２１のメモリゲートの電圧ＶＷＬには負の温度特性を持たせる。
【００４６】
ゲート電圧に上記温度特性を採用する理由について説明する。前記第１及び第２の制御トランジスタ２０、２２による反転層２３、２４は半導体基板３０の表面に形成され、負の温度特性を有する。第１の制御トランジスタ２０の反転層２３は読み出し電流が供給されるドレインとして機能される。第２の制御トランジスタ２２の反転層２４はメモリトランジスタ２１に流れる電流を引き込むソースとして機能される。引き込み側の第２の制御トランジスタ２２の反転層２４の抵抗が温度によって変動するとそれに応じてメモリトランジスタ２１のソース電位が変動し、その閾値電圧に影響を与える。電流供給側とされる第１の制御トランジスタ２０の反転層２３の温度による抵抗変化はソース側ほどその閾値電圧に影響を与えない。前記ソース側の反転層２４を形成するトランジスタ２２のゲート電圧ＶＡＧＳに正の温度特性を与えることにより、メモリトランジスタ２１の閾値電圧が温度によって変動するのを抑制することができる。
【００４７】
温度による反転層２３の抵抗変化を抑えるという観点からは第１の制御トランジスタ２０のゲート電極に印加する電圧ＶＡＧＤについてもそれを相殺し得る正の温度特性を採用するのがよいが、ここではあえて反対の負の温度特性を採用する。その理由を図７に基づいて説明する。図７にはトランジスタ２０、２２とメモリトランジスタ２１との間のゲートのカップリング容量が模式的に示される。Ｃａｇｄは、第1の電極（ＡＧＤ）３３と電荷蓄積領域（ＦＧ）３６の間のカップリング容量であり、Ｃａｇｓは、第２の電極（ＡＧＳ）３４と電荷蓄積領域（ＦＧ）３６の間のカップリング容量である。制御トランジスタ２０、２２はメモリトランジスタを中心に対象構造になっているからＣａｇｓ＝Ｃａｇｄになっている。ゲート電圧ＶＡＧＳに正の温度特性、ゲート電圧ＶＡＧＤに負の温度特性を持たせることにより、Ｃａｇｓ・ΔＶＡＧＳ＋Ｃａｇｄ・ΔＶＡＧＤ＝０となる。すなわち、ΔＶＡＧＳ＋ΔＶＡＧＤ＝ＶＡ（一定）となるようにゲート電圧ＶＡＧＳ、ＶＡＧＤの温度特性が与えられる。このときのゲート電圧ＶＡＧＳとＶＡＧＤの温度依存特性は図８に示される通りとされる。このように、メモリトランジスタ２１の電荷蓄積領域３６に対する第１の制御トランジスタ２０のゲート電極３３による容量性カップリングによる影響は、メモリトランジスタ２１の電荷蓄積領域３６に対する第２の制御トランジスタ２２のゲート電極３６による容量性カップリングによって相殺される。これにより、第１及び第２の制御トランジスタ２０、２２のゲート電圧ＶＡＧＳ、ＶＡＧＤに温度補償を行なっても、その補償電圧による容量性結合の変動分が更にメモリトランジスタ２１のメモリゲート３５との容量性結合の変動分になることを抑制することができる。要するに、第１及び第２の制御トランジスタ２０、２２のゲート電極３３、３４とメモリトランジスタ２１の電荷蓄積領域３６との容量性カップリングは、電荷蓄積領域３６とメモリトランジスタ２１のメモリゲート３５との容量性カップリングに変動を生じさせないように作用し、これにより、ソース・ドレイン側の温度補償による補償電圧に起因してメモリゲート３５に不所望な電位変動が生ずる虞を回避することができる。ソース・ドレイン側の温度補償によって電荷蓄積領域３６とメモリトランジスタ２１のメモリゲート３５との容量性カップリングに変動を生ずると、その変動分だけメモリトランジスタの閾値電圧が見かけ上変動して（閾値電圧ボケ）、読出し動作の信頼性が低下する虞を生ずる。
【００４８】
図８に代表されるＶＡＧＳとＶＡＧＤの温度依存特性は最適な形態であるが、上述のメモリトランジスタの閾値電圧が見かけ上変動しても、その変動分を補償できるようにワード線電圧を制御するなら、図９のように電圧ＶＡＧＤについても正の温度特性を与えたり、或いは図１０に例示されるように、電圧ＶＡＧＤを温度依存性を持たない定電圧とすることも可能である。図９及び図１０の温度依存特性はソース線抵抗の温度依存性を抑制することは可能とされる。図１０の温度依存特性は図８の特性ほどではないが、前記閾値電圧ボケについてもある程度抑えることが可能とされる。
【００４９】
前記メモリトランジスタ２１のゲート電極３５には負の温度特性を持つ信号電圧ＶＷＬを与える。図１１に例示されるようにＭＯＳトランジスタはそのＶｇｓ・Ｉｄｓ特性から明らかなように温度に対してＩｄｓがほぼ一定とされる領域があり、この領域のゲート電圧（Ｖｇｓ＝Ｖｔ）を用いることにより、温度変化に対してメモリ電流を安定化させることができる。ここでは、その様な領域においてゲート電圧には負の温度特性を採用した方が前記領域からの逸脱が少ない動作条件（例えばＶｇｓ＞１Ｖ）を採用している場合を想定し、それ故に、信号電圧ＶＷＬに負の温度特性を持たせるようにした。したがって、動作条件によっては、前記メモリトランジスタのゲート電極に供給する信号電圧に対する温度特性は正である方が望ましい場合のあることは当然である。要するに、信号電圧ＶＷＬの温度特性は動作条件に応じて正負何れでも最適化に資することができる。
【００５０】
以上の温度補償による温度制御は以下の観点でまとめることができる。すなわち、メモリ特性に合わせこむためにここではワード線電位（ＶＷＬ）に負の温度特性を持たせる。制御トランジスタによる反転層抵抗の特性に合わせ込むためにソース側の制御用トランジスタのゲート電圧ＶＡＧＳに正の温度特性を持たせる。また、電圧ＶＡＧＳの変化に伴って発生する制御ゲート電極とフローティングゲート電極間の容量性カップリングによるメモリの閾値電圧ボケを抑えるために、ソース側からの影響を相殺するようにドレイン側の電圧ＶＡＧＤには負の温度特性を持たせる。
【００５１】
《ワード線電圧の位置的補償》
ワード線電圧ＶＷＬに対しては位置的補償を行う。例えば図１２に例示されるように、読み出し対象とされるメモリトランジスタがグローバルビット線ＧＢＬに近いほど、ソース側の反転層２４の抵抗は大きくなる。例えば図１２に示されるメモリトランジスタＭ１を読み出し対象とするとき、ソース側の抵抗は相対的に大きくなり、また、メモリトランジスタＭ２を読み出し対象とするとき、ソース側の抵抗は相対的に小さい。ワード線電圧ＶＷＬがどこでも一定であれば、メモリトランジスタＭ１のゲート・ソース間電圧が相対的に小さくなって、読み出し不良になる虞がある。これを解消するのに、グローバルビット線ＧＢＬ側のトランジスタ４０に近い位置ほどワード線電圧を高くするという、ワード線電圧に対する位置的補償を行う。
【００５２】
《温度補償と位置的補償の具体例》
図１３には上記読み出し動作のための温度補償とワード線電圧の位置的補償を行うための具体的構成が示される。図１３の構成は図１のＸＤＥＣ４に含まれる。
【００５３】
ワード線デコーダ（ＷＬＤＥＣ）５０はロウアドレス信号（ページアドレス）をデコードしてワード線を選択する。ワード線は一つのストリング毎に２５６本配置されている。一つのストリングの構成は図１４に例示される。ストリング３Ａ毎に前記反転層２３で構成されるローカルビット線を有し、ローカルビット線は選択スイッチ４０を介してグローバルビット線ＧＢＬに接続される。一つのストリング３Ａ内に配置された前記反転層２４から成るソース線はスイッチ４１を介してコモン線ＣＤに共通接続される。ワード線電圧ＶＷＬは電源回路（Ｇｖｗｌ）５１で生成する。この電源回路５１は、基準電圧ＶＷＬｒｅｆを基に抵抗分圧回路などを用いてワード線電圧ＶＷＬを生成する。前記基準電圧ＶＷＬｒｅｆを生成する温度特性調整回路（ＶＡＤＪ）５２は負の温度特性を持つ基準電圧ＶＷＬｒｅｆを生成し、これによって、ワード線電圧ＶＷＬに負の温度特性を与える。電源回路５１で生成されるワード線電圧ＶＷＬは、図１４の前記ストリングの内部を８分割したブロック毎に相違される。ワード線ＷＬ１〜ＷＬ３２はブロックＢ１に含まれ、ワード線ＷＬ３３〜ＷＬ６４はブロックＢ２に含まれ、以下同様にワード線ＷＬ２２５〜ＷＬ２５６はブロックＢ８に含まれる。前述のワード線電圧ＶＷＬの位置的補償で説明した通り、ワード線電圧ＶＷＬはトランジスタ４０に近いブロックほど高くされる。その電圧レベルの選択制御は制御回路(ＶＣＮＴ)５５が行なう。制御回路５５はロウアドレス信号ＲＡＤＲと外部からアクセス制御信号ＡＳＣＣＮＴを入力し、ロウアドレス信号ＲＡＤＲに応じて電圧指定信号ＴＤＶＷＬを生成する。電圧指定信号ＴＤＶＷＬの生成論理は図１５に例示されるように、２個のセレクタ(ＳＥＬ)５６、５７で選択されたそれぞれ６ビットのデータを加算回路５８で加算して電圧指定信号ＴＤＶＷｌを生成する論理とされる。セレクタ５６は読み出し動作のシーケンス制御信号ＳＥＱに従って基準となるワード線電圧指定信号ＳｘＶＷＬＨ、ＳｘＶＷＬＭ、ＳｘＶＷＬＬを順次一つずつを選択する。ここでは４値記憶を想定するので、消去状態に対する書き込み状態の判定レベルを３種類持つことが必要であり、ワード線電圧指定信号ＳｘＶＷＬＨ、ＳｘＶＷＬＭ、ＳｘＶＷＬＬはその判定レベルの基準値を順次高レベル側から指示する。例えばワード線電圧指定信号ＳｘＶＷＬＨは４．３Ｖを指定し、ＳｘＶＷＬＭは２．８Ｖを指定し、ＳｘＶＷＬＬは１．５Ｖを指定する。セレクタ５７はロウアドレス信号ＲＡＤＲの下位３ビット［２：０］をデコードして８分割されたブロックＢ１〜Ｂ８のどのブロックがアクセスされるかに応じて、ブロック毎の位置的補償電圧として加算すべき電圧を指定する加算電圧指定信号ＴｘＶＷＬ１〜ＴｘＶＷＬ８の中から一つを選択する。加算電圧指定信号ＴｘＶＷＬ１〜ＴｘＶＷＬ８は例えば０．１Ｖ刻みで加算電圧を指定する。例えばセレクタ５６でＳｘＶＷＬＭが選択され、セレクタ５７でＴｘＶＷＬ１が選択されたとき、電圧指定信号ＴＤＶＷＬはＶＷＬに２．８Ｖを指示し、セレクタ５６でＳｘＶＷＬＭが選択され、セレクタ５７でＴｘＶＷＬ８が選択されたとき、電圧指定信号ＴＤＶＷＬはＶＷＬに３．５Ｖを指示する。電源回路５１は��圧指定信号ＴＤＶＷＬで指定された分圧ノードの分圧電圧を選択してワード線電圧ＶＷＬを出力する。このとき、電源回路５１は負の温度特性が与えられた基準電圧ＶＷＬｒｅｆを用いて分圧回路のフルスケール電圧を決定するので、電圧指定信号ＴＤＶＷＬで指定されて電源回路５１から実際の出力されるワード線電圧ＶＷＬは負の温度補償がされた電圧にされている。
【００５４】
図１６には前記ワード線電圧の位置的補償によるワード線電圧ＶＷＬから見たときのメモリセルトランジスタ２１の閾値電圧分布が示される。左端の分布はブロック１、中央の分布はブロック２、右端の分布はブロック８を示す。各読出し判定レベルに対しブロック毎にワード線電圧は０．１Ｖ相違されている。図１６では閾値電圧分布がブロック毎に相違されているように図示されているが、これはそれぞれ０．１Ｖ刻みで相違されるワード線レベルを基準に見たときの閾値電圧を示しているからである。どのブロックにおいても、メモリトランジスタのゲート・ソース間電圧として閾値電圧を見た場合にはブロック間で閾値電圧分布の相違はない。要するに、図１２で説明したようにソース側反転層２４の抵抗成分によってソース電圧が浮いた分だけワード線電圧を押し上げるようにしている。したがって、メモリセルランジスタ２１の読出し電流はどのブロックでも実質的に同じにされ、或いは大きく相違することが抑止される。
【００５５】
図１３のアシストゲートデコーダ（ＡＧＤＥＣ）５６はロウアドレス信号（ページアドレス）ＲＡＤＲをデコードしてストリング毎に制御トランジスタの制御信号ＡＧ１〜ＡＧ４を生成する。制御信号ＡＧ１〜ＡＧ４の選択態様及び判定レベルは読み出し動作形態にしたがって制御される。ソース側の制御トランジスタ２２のための制御信号ＡＧ１、ＡＧ３の電圧レベルＶＡＧＳは電源回路（Ｇｖａｇｓ）６０で生成し、ドレイン側の制御トランジスタ２０のための制御信号ＡＧ２、ＡＧ４の電圧レベルＶＡＧＤは電源回路(Ｇｖａｇｄ)６１で生成する。電源回路６０で生成される制御電圧ＶＡＧＳは基準電圧ＶＡＧＳｒｅｆを基に負帰還型の抵抗分圧回路などを用いて生成される。温度特性調整回路（ＶＡＤＪ）６２は正の温度特性を持つ基準電圧ＶＡＧＳｒｅｆを生成し、これによって、電圧ＶＡＧＳに正の温度特性を与える。電源回路６１で生成される制御電圧ＶＡＧＤは基準電圧ＶＡＧＤｒｅｆを基に負帰還型の抵抗分圧回路などを用いて生成される。温度特性調整回路（ＶＡＤＪ）６３は負の温度特性を持つ基準電圧ＶＡＧＤｒｅｆを生成し、これによって、電圧ＶＡＧＤに負の温度特性を与える。
【００５６】
なお、前記電源回路５１，６０，６１及び温度特性調整回路５２，６２，６３は、特に制限されないが、アクセス制御信号ＡＣＳＣＮＴによってメモリイネーブルもしくはチップイネーブルにされたとき起動信号によって動作可能にされる。
【００５７】
図１７には正の温度特性を形成する温度特性調整回路（ＶＡＤＪ）６０の一例が示される。定電流源７０にＭＯＳトランジスタ７１を直列接続し、直列接続ノードからＶＡＧＳｒｅｆを得る。ＭＯＳトランジスタ７１のゲート・ドレイン間は短絡させる。温度変化に伴ってＭＯＳトランジスタ７１のオン抵抗が変動する。この変動は負の温度特性とされるから、電圧ＶＡＧＳｒｅｆをゲートに直接或いは間接に受けるＭＯＳトランジスタのオン抵抗は正の温度特性を持つことになる。したがってメモリトランジスタ２１のソース側の制御ＭＯＳトランジスタ２２による反転層２４の抵抗は正の温度特性を持つことになる。具体的にはＭＯＳトランジスタ７１は制御ＭＯＳトランジスタ２２と同様の構造とし、定電流源７０には読み出し動作時にメモリセルトランジスタ２１に流れる電流と同じ電流供給能力（例えば１０ｍＡ）を持つようにする。
【００５８】
図１８には負の温度特性を形成する温度特性調整回路（ＶＡＤＪ）６１の一例が示される。同じ構造のＭＯＳトランジスタ７２，７３を直列接続し、ＭＯＳトランジスタ７２のゲート・ドレイン間を短絡させる。ＭＯＳトランジスタ７３のゲートには前記電圧ＶＡＧＳｒｅｆを印加する。ゲート・ソース間電位に着目すると、トランジスタ７２に関するＶａ−ＶＡＧＤｒｅｆと、トランジスタ７３に関するＶＡＧＳｒｅは等しくなる。トランジスタ７２、７３のドレイン・ソース電流が等しいからである。したがって、ＶＡＧＤｒｅｆ＝Ｖａ−ＶＡＧＳｒｅｆとなり、ＶＡＧＤｒｅｆの温度特性はＶＡＧＳｒｅｆの温度特性と逆になり、負の温度特性を持つことになる。
【００５９】
ワード線のための温度特性調整回路（ＶＡＤＪ）５２は特に図示はしないが図１７及び図１８の回路構成を採用して、負の温度特性を実現することができる。
【００６０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６１】
例えば、メモリトランジスタは４値記憶に限定されず２値記憶であってもよい。また、不揮発性メモリは並列動作可能な複数バンクを有する構成に限定されない。不揮発性メモリはシステムＬＳＩもしくはマイクロコンピュータなどのオンチップメモリにも適用可能である。更に本発明はフラッシメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。ワード線電圧の位置的補償の電圧刻み及び一つの電圧刻みのブロックに含まれるワード線本数は上記の例に限定されず適宜変更可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一例に係るフラッシュメモリのブロック図である。
【図２】メモリアレイのトランジスタ配置を例示する回路図である。
【図３】デバイスのワード線に沿った縦断面構造を例示する断面図である。
【図４】読み出し動作における信号経路の選択態様を例示する回路図である。
【図５】セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。
【図６】制御トランジスタ及びメモリトランジスタのゲート電圧に対する温度補償態様を例示する説明図である。
【図７】制御トランジスタとメモリトランジスタとの間のゲートのカップリング容量を模式的に示す説明図である。
【図８】メモリトランジスタのソース側制御トランジスタのゲート電圧とドレイン側制御トランジスタとの温度依存特性を最適な形態で示す説明図である。
【図９】図８に対してメモリトランジスタのドレイン側制御トランジスタに正の温度特性を持たせたときの温度依存特性を示す説明図である。
【図１０】図８に対してメモリトランジスタのドレイン側制御トランジスタに温度依存性を持たない定電圧としたときの特性説明図である。
【図１１】ＭＯＳトランジスタのＶｇｓ・Ｉｄｓ特性として温度に対してＩｄｓがほぼ一定とされる領域のあることを示す特性図である。
【図１２】ワード線電圧ＶＷＬに対する位置的補償の必要性として読み出し対象とされるメモリトランジスタがグローバルビット線ＧＢＬに近いほどソース側の反転層の抵抗が大きくなることを示す回路図である。
【図１３】読み出し動作のための温度補償とワード線電圧の位置的補償を行うための具体的構成を例示するブロック図である。
【図１４】一つのストリングの構成を示す説明図である。
【図１５】電圧指定信号ＴＤＶＷＬの生成論理を例示するブロック図である。
【図１６】ワード線電圧の位置的補償によるワード線電圧から見たときのメモリセルトランジスタの閾値電圧分布を示す説明図である。
【図１７】正の温度特性を形成する温度特性調整回路の一例を示す回路図である。
【図１８】負の温度特性を形成する温度特性調整回路の一例を示す回路図である。
【符号の説明】
【００６３】
１  フラッシュメモリ
３  メモリアレイ
２０  第１の制御トランジスタ
２１  メモリトランジスタ
２２  第２の制御トランジスタ
２３  反転層
２４  反転層
ＷＬ  ワード線
３１  絶縁膜
３３  第１の電極
３４  第２の電極
３５  第３の電極
３６  電荷蓄積領域
３７  絶縁膜
５２  ワード線電圧に対する温度特性調整回路
６２  ソース側制御トランジスタのゲート電圧に対する温度特性調整回路
６３  ドレイン側制御トランジスタのゲート電圧に対する温度特性調整回路
ＶＷＬ  ワード線電圧
ＶＡＧＳ  ソース側制御トランジスタのゲート電圧
ＶＡＧＤ  ドレイン側制御トランジスタのゲート電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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