(57)【要約】【課題】  更なるＩＣ処理に関してシリコン以外の半導体材料を含む半導体基板を不活性化するための方法を提供する。【解決手段】  不活性化された半導体基板を作成する方法であって、シリコン以外の半導体材料を含むか、または、シリコン以外の半導体材料より成る単結晶基板の表面を提供する工程と、シリコン層が基板表面の該当部分に実質的に格子整合するように、シリコン層を基板表面に形成する工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
不活性化した半導体基板を作成するための方法であって、
シリコン以外の半導体材料を含むか、または、シリコン以外の半導体材料より成る単結晶基板の表面を形成する工程と、
シリコン層が上記基板表面の該当部分に実質的に格子整合するように、シリコン層を上記基板表面に形成する工程を備えたことを特徴とする方法。
【請求項２】
前記単結晶半導体基板は、シリコン以外の、特に、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）の任意の半導体材料またはそれらの任意の組合せを含むか、または前記材料で構成される請求項１に記載の方法。
【請求項３】
前記シリコン層は、後続のＩＣ処理に関連する基板表面の該当部分の不活性化を構成する請求項１に記載の方法。
【請求項４】
前記形成されたシリコン層の厚さは、少なくとも１つの後続するＩＣ処理工程中および処理工程後に、前記シリコン層が更なるＩＣ処理に関する基板表面の該当部分の不活性化を構成するように、選択される請求項１に記載の方法。
【請求項５】
前記少なくとも１つの後続するＩＣ処理工程後に、前記厚さは単層の１〜６層分、１〜４層分、１〜２層分または１層の厚さとする請求項４に記載の方法。
【請求項６】
後続するＩＣ処理工程は、前記シリコン層の一部を酸化する工程、誘電体層スタックを形成する工程またはゲートスタックを形成する工程等の処理工程を有する請求項３〜５のいずれか一項に記載の方法。
【請求項７】
前記シリコン層を形成する前の段階では、半導体基板を実質的に酸化物の無い状態とする工程を更に有する請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記シリコン層はエピタキシャル成長法で形成される請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記エピタキシャル成長処理において、シリコン前駆体として、シラン、ジクロロシラン、トリシラン等、またはこれらの組合せが使用される請求項８に記載の方法。
【請求項１０】
前記エピタキシャル成長処理において、窒素（Ｎ２）がキャリヤ気体として使用される請求項９に記載の方法。
【請求項１１】
前記シリコン前駆体としてトリシランが、前記キャリヤ気体として窒素（Ｎ２）が使用される請求項１０に記載の方法。
【請求項１２】
請求項１〜１１に記載の前記方法により不活性化された半導体基板。
【請求項１３】
広がり抵抗解析法で測定されるのに適した請求項１２に記載の半導体基板。
【請求項１４】
請求項１２に記載の半導体基板を使用した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン以外の半導体材料で構成された半導体基板の不活性化方法に関する。
【０００２】
また、本発明はこのような不活性化された半導体基板を備えた半導体装置に関する。
【背景技術】
【０００３】
マイクロエレクトロニクス工業では、シリコン（Ｓｉ）以外に多くの半導体材料が種々使用されている。例えばゲルマニウム（Ｇｅ）のウェーハは、光装置における技術的応用で重要な基板であり、近年では更に進んだ集積回路（ＩＣ）装置のＳｉ基板に代わって導入されている。Ｇｅは、高移動度、高ｋとＩＩＩ−Ｖ族材料の互換性等の非常に魅力のある利点がある。
【０００４】
所謂ＩＩＩ−Ｖ族材料である半導体材料の他の例としてガリウム砒素（ＧａＡｓ）がある。これらの材料は発光ダイオード（ＬＥＤ）などの光装置、センサー等において使用されることがよくある。
【０００５】
これらの代替材料を含むウェーハを処理する場合は、専用の処理条件を設定しなければならない。
【０００６】
特に、Ｇｅ上にゲートスタックを設ける場合は、多くの困難と難題を処理しなければならない。ここで主要な課題の１つは、Ｇｅ基板とゲート誘電体間のインターフェースにおいて高いインターフェース状態密度（Ｎｉｔ）となることであり、このため容量・電圧（Ｃ−Ｖ曲線）及び電流密度・電圧（Ｉ−Ｖ曲線）の装置特性を劣化させることである。
【０００７】
また、上記代替の半導体材料の解析のために、特に、広がり抵抗測定の場合は、高インターフェース状態密度の問題は測定に影響を及ぼす。
【０００８】
Ｇｅ基板とゲート酸化膜間の高いインターフェース状態密度の問題を低減するいくつかの試みが、従来公知である。
【０００９】
Ｗｕ等による「新規なＳｉＨ４表面の不活性化したＴａＮ−ＨｆＯ２−Ｇｅのｐ型ＭＯＳＦＥＴ」ではＧｅ層を不活性化する方法が開示され、ここでは非晶質の界面層がＳｉＨ４環境において積層されている。
【００１０】
Ｌｕａｎ等による米国特許６，３５２，９４２号公報ではＧｅ上のＳｉを酸化する方法が開示され、ここでは３５ｎｍの多結晶Ｓｉ層は、積層された後で乾燥酸素ガスに接触させることで酸化することが開示されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、本発明の目的は、更なるＩＣ処理に関してシリコン以外の半導体材料を含む半導体基板を不活性化するための方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、シリコン以外の半導体材料を含むか、または、シリコン以外の半導体材料より成る単結晶基板の表面を提供する工程と、シリコン層が上記基板表面の該当部分に実質的に格子整合するように、シリコン層を上記基板表面に形成する工程とを備えたことを特徴とする不活性化された半導体基板を作成する方法を開示するものである。
【００１３】
前記単結晶半導体基板面は、シリコン以外の、特に、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）の任意の半導体材料またはそれらの任意の組合せを含むか、または前記材料でより成る構成が可能である。
【００１４】
本発明に係る方法では、前記シリコン層は、後続のＩＣ処理に関連する基板表面の該当部分の不活性化を構成する。
【００１５】
前記形成されたシリコン層の厚さは、少なくとも１つの後続するＩＣ処理工程中および処理工程後に、前記シリコン層が更なるＩＣ処理に関する基板表面の該当部分の不活性化を構成するように、選択される。
【００１６】
前記少なくとも１つの後続するＩＣ処理工程後に、前記厚さは単層の１〜６層分、１〜４層分、１〜２層分または１層の厚さとしてもよい。ただし、上記厚さはさらに大きくした実施の形態も可能である。
【００１７】
後続するＩＣ処理工程は、限定するものではないが、前記シリコン層の一部を酸化する工程、誘電体層スタックを形成する工程またはゲートスタックを形成する工程等の処理工程を有することもできる。
【００１８】
本発明の方法は、前記シリコン層を形成する前の段階では、半導体基板を実質的に酸化物の無い状態とする工程を更に有してもよい。
【００１９】
本発明に係る方法では、前記シリコン層はエピタキシャル成長法で形成される。シリコン前駆体として、シラン、ジクロロシラン、トリシラン等、またはこれらの組合せが使用される。水素（Ｈ２）と好ましくは窒素（Ｎ２）がキャリヤ気体として使用される。好ましい方法では、シリコン層は、シリコン前駆体としてトリシランを、キャリヤ気体として窒素（Ｎ２）を使用して形成される。
【００２０】
本発明は、前記方法により不活性化された半導体基板を更に提供するものである。この不活性化された半導体基板を半導体装置に使用することができる。
【００２１】
また、この不活性化された半導体基板表面は、広がり抵抗解析法で測定されるのに適している。
【発明を実施するための最良の形態】
【００２２】
高インターフェース状態密度の課題を解決するために、シリコン以外の半導体材料を含む単結晶基板またはシリコン以外の半導体材料より成る単結晶基板の表面を提供し、シリコン層が基板表面の該当部分に実質的に格子整合するように、シリコン層を基板表面に形成する工程を備えたことを特徴とする不活性化された半導体基板の作成方法を開示する。
【００２３】
単結晶半導体基板は、Ｓｉ以外の任意の半導体材料、特に、ＧｅやＧａＡｓまたはこれらの任意の組合せを含む、または、これらの材料で構成することが可能である。
【００２４】
本明細書で記載の方法では、シリコン層は、後続するＩＣ処理に関する基板表面の該当部分の不活性化を構成する。
【００２５】
本明細書で記載の文脈では、不活性化とは、シリコンとの反応による後続のＩＣ処理に関して化学的及び電気的に安定した、シリコン以外の半導体材料を作成することであると定義している。
【００２６】
本明細書で記載の方法では、形成されたシリコン層の厚さは、少なくとも１つの後続するＩＣ処理工程中および処理工程後に、シリコン層が更なるＩＣ処理に関する基板表面の該当部分の不活性化を構成するように、選択され得る。
【００２７】
前記少なくとも１つの後続するＩＣ処理工程後に、前記厚さは単層の１〜６層分、１〜４層分、１〜２層分または単一の層の厚さとすることができる。しかし、実施の形態によっては、厚さを更に大きくしてもよい。Ｇｅデバイスの場合は、ゲート酸化膜の形成後は、Ｇｅとゲート酸化膜間の接触を回避して等価酸化物厚さ（ＥＯＴ）に及ぼす影響を最小にするためには、１層あれば充分である。
【００２８】
必要とするシリコン層の厚さは、必要な厚さよりも厚い層を設け、シリコンの酸化処理またはシリコン層の厚さを減らす他の任意の技術を後続させることにより得られ、シリコン層の必要な層数をそのまま維持できる。この必要な厚さは専用の積層処理により直接的に設けることもできる。
【００２９】
基板表面に充分に格子整合したシリコン層の形成は、種々の方法で成すことができる。１つの方法はエピタキシャル成長法である。他の可能な方法としては、基板表面に層を格子整合させるために層の再結晶化処理を伴う非エピタキシャル層を設けることもできる。
【００３０】
シリコン層は、例えば、シラン、ジクロロシラン、トリシラン等のシリコン前駆体を用いた化学蒸着法により設けることができる。エピタキシャル成長法は基板表面に直接充分に格子整合したシリコン層を形成することができるので、エピタキシャル成長法を用いることが好ましい。
【００３１】
ＬＰＣＶＤエピタキシャル成長法の場合は、シリコン前駆体としては、シラン、ジクロロシラン、トリシラン等、またはこれらの組合せが可能である。キャリヤ気体としてはＨ２又は好ましくはＮ２が使用可能である。蒸着温度はシリコン前駆体により３００〜６００℃とし、気圧は１０トル（１３．３ミリバール）から１００トル（１３３．３ミリバール）の間とすることができる。好ましい方法では、シリコン層は、トリシランとキャリヤ気体としてＮ２を用いて３００℃で形成される。
【００３２】
シリコン層を形成する前段階では、半導体基板表面を実質酸化物の無い状態とするために、半導体表面をＨＦ、ＨＢｒ、ＨＩまたはこれらの任意の組合せを含む溶液で処理を施すことができ、その後、水素大気内でアニーリング処理を伴うことは任意である。
【００３３】
本発明の更なる利点は、シリコン以外の半導体基板上にデバイスを形成する場合に、処理工程は、それを部分的にシリコン上のＩＣ処理に変えることにより簡略化することができる。
【００３４】
例１：  Ｇｅコンデンサを作成するために、ゲートスタックがＧｅチャンネル上部に設けられる。Ｇｅチャンネルとゲート酸化膜間のインターフェースにおける高いインターフェース状態密度を回避するために、Ｇｅ表面は、その上部に、実質的に格子整合されたシリコンの単層を形成することにより、不活性化される。この処理は、５００℃〜５７５℃の温度で、２０〜５０ｓｃｃｍのシランを用い、キャリヤ気体として４０トル（５３．３ミリバール）の気圧であり１０〜４０ｓｌｍのＮ２気体を、例えばＡＳＭイプシロン等のエピリアクタ（ｅｐｉｒｅａｃｔｏｒ）内で単結晶シリコンの単層を数層成長させることで成される。この単結晶シリコン層はＧｅに実質格子整合した状態に形成される。
【００３５】
Ｇｅ表面に単結晶シリコン層を成長させその上部の全ての酸化ゲルマニウムを実質除去することを可能とするために、表面の準備が成される。そのため、Ｇｅ表面は１％ＨＦ溶液処理が施された後、６５０〜８５０℃の温度でエピリアクタのチャンバー内でＨ２の大気環境下においてアニール処理が伴われる。
【００３６】
シリコン単層を４〜５層分単結晶成長させた後、ゲート酸化膜が形成される。これはシリコン層を熱的に酸化することにより成され、その結果、Ｇｅとゲート酸化膜間に１〜２層のシリコン単層を残し、その後、高ｋ材料設ける処理を行う。図１はその結果得られた構造のＴＥＭ写真をしめす。図２はこのような構造の概略を示すものである。
【００３７】
図３は３通りの方法で形成されたｐ型ＧｅコンデンサのＣ−Ｖ測定を示す。エピタキシャルシリコン層がＧｅとゲート酸化膜間に存在する場合は、Ｃ−Ｖ曲線は、このようなシリコン層が存在しない場合に比べて、遙かに顕著な傾斜を示す。このことは、シリコン層が存在する場合は、Ｇｅとゲート酸化膜間インターフェースにおけるインターフェース状態密度（Ｎｉｔ）は減少することを意味している。図４はエピタキシャルシリコン層を用いた場合と用いない場合の形成されたｐ型ＧｅコンデンサのＩ−Ｖ曲線を示す。シリコン層が存在する場合は、破壊電圧は約１ボルト高くなる。
【００３８】
また、４層のシリコン層を有する１０μｍ×１０μｍのＧｅのｎ型及びｐ型ＦＥＴデバイスが作成される。これらデバイスにおける電荷のポンピング（吸入排出）測定では、一般的に用いられている技術であるＮＨ３アニール不活性化処理と比較して、Ｎｉｔ量の減少が確認される。図５では、その減少は約１０個であり、ｐ型ＦＥＴでは５ｅ１１ｃｍ−２ｎ型ＦＥＴでは１．５ｅ１２ｃｍ−２の値を生じていることを示す。
【００３９】
Ｎｉｔが低減することにより、シリコン不活性化が施されたデバイスロット（ｌｏｔ）は、深いサブミクロンのｎ型及びｐ型ＦＥＴデバイスを請け負うといった利点を生じる。それらの低い電界効果移動度μｅｆｆとＩＳ−ＶＧ特性を図６と図７に示す。シリコンで不活性化された従来の１０μｍと０．１５μｍのデバイスにおいて得られたｐ型ＦＥＴの移動度は、リング形状の長いチャンネルデバイス（表１）上にＮＨ３またはＰＨ３を用いて得られた値と一致している。ｎ型ＦＥＴの移動度は、ＮＨ３不活性化用に公開されたデータより相当優れているが、やはり低いままである。優れたｎ型ＦＥＴの移動度は、ＰＨ３不活性化用に報告されているだけである
【００４０】
【表１】
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シリコン不活性化デバイスとｐ型及びｎ型ＦＥＴ用の関連公報間の低電界移動度μｅｆｆ及びＥＯＴの比較
【００４１】
ドープ処理されたＧｅ基板上において、例えばＳＲＰ（広がり抵抗探測）やＳＳＲＭ（走査広がり抵抗顕微鏡検査）などの広がり抵抗解析を行う場合は、金属針とＧｅ表面との間で点接触が行われる。Ｇｅと針を直接接触させると、Ｇｅ側で空乏層が発生するためショットキーコンタクトが形成される。本発明の請求項で記載したように、ドープ処理されたＧｅ基板を単層の非ドープシリコン層を用いて不活性化すると、ショットキーコンタクトは実質オーミックコンタクトに変化する。図８は、２層分の厚さのエピタキシャル成長による単結晶シリコン層を用いてドープ処理されたＧｅ資料は、シリコン層を用いない資料に比べて、オームの法則に則った電流・電圧特性に近いグラフを示すことを証明している。これにより、広がり抵抗解析を簡単にするとともに、その精度を高いものに改善する。
【図面の簡単な説明】
【００４２】
【図１】シリコンで不活性化されたＧｅ上の高ｋゲートスタックのＴＥＭ写真である。
【図２】シリコンで不活性化されたＧｅ上の高ｋゲートスタックの概略図である。
【図３】異なる３通りの方法で形成されたｐ型ＧｅコンデンサのＣ−Ｖ測定のグラフ図である。
【図４】エピタキシャルシリコン層を用いた場合と用いないで形成されたｐ型ＧｅコンデンサのＩ−Ｖ曲線のグラフ図である。
【図５】Ｓｉで不活性化されたＧｅのｎ型及びｐ型ＦＥＴとＮＨ３アニールで不活性化されたＧｅのＮｉｔ比較図である。
【図６】１０μｍ及び０．１５μｍのｎ型ＦＥＴの低電界効果移動度μｅｆｆと対応するＩＳ−ＶＧ特性を示す図である。
【図７】１０μｍ及び０．１５μｍのｐ型ＦＥＴの低電界効果移動度μｅｆｆと対応するＩＳ−ＶＧ特性を示す図である。
【図８】シリコン不活性化層を用いた場合と用いない場合のＳＲＰ電流・電圧特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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