(57)【要約】【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。【解決手段】このメモリでは、選択トランジスタ１１ａと選択トランジスタ１１ｂとは、ソース領域１７を共有し、選択トランジスタ１１ａのゲート電極１９ａと選択トランジスタ１１ｂのゲート電極１９ｂとは、ワード線７と一体的に設けられ、かつ、平面的に見て、メモリセル９の形成領域におけるｎ型不純物領域１４の延びる方向に対して斜め方向に延びるとともに、選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１４と交差するように配置され、選択トランジスタ１１ａと選択トランジスタ１１ｂとでｎ型不純物領域１４を分割している。【選択図】図２
2006024911.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置されたメモリセルを含むメモリセルアレイ領域と、
複数の前記メモリセル毎に設けられた第１選択トランジスタおよび第２選択トランジスタと、
前記メモリセルの一部を構成する電極として機能し、かつ、前記第１選択トランジスタおよび前記第２選択トランジスタのソース／ドレイン領域の一方として機能する第１不純物領域と、
前記第１選択トランジスタおよび前記第２選択トランジスタのソース／ドレイン領域の他方として機能する第２不純物領域と、
前記メモリセルアレイ領域に、前記第１不純物領域に沿って設けられたワード線とを備え、
前記第１選択トランジスタと前記第２選択トランジスタとは、前記第２不純物領域を共有し、
前記第１選択トランジスタの第１ゲート電極と前記第２選択トランジスタの第２ゲート電極とは、前記ワード線と一体的に設けられ、かつ、平面的に見て、前記メモリセルの形成領域における前記第１不純物領域の延びる方向に対して斜め方向に延びるとともに、前記第１選択トランジスタおよび前記第２選択トランジスタの形成領域における前記第１不純物領域と交差するように配置され、
前記第１選択トランジスタと前記第２選択トランジスタとで前記第１不純物領域を分割している、メモリ。
【請求項２】
前記分割された第１不純物領域にそれぞれ沿って設けられた隣接する２つの前記ワード線が、前記第１ゲート電極と前記第２ゲート電極とを介して接続されている、請求項１に記載のメモリ。
【請求項３】
前記第１不純物領域と前記第２不純物領域とは、前記第１ゲート電極と前記第２ゲート電極とをマスクにして半導体基板にイオン注入することにより形成する、請求項１または２に記載のメモリ。
【請求項４】
前記第１選択トランジスタの形成領域における前記第１不純物領域および前記第２不純物領域の少なくとも前記第１ゲート電極と交差する部分の近傍の領域は、平面的に見て、前記メモリセルの形成領域における前記第１不純物領域の延びる方向に対して斜め方向に延びるように配置されており、
前記第２選択トランジスタの形成領域における前記第１不純物領域および前記第２不純物領域の少なくとも前記第２ゲート電極と交差する部分の近傍の領域は、平面的に見て、前記メモリセルの形成領域における前記第１不純物領域の延びる方向に対して斜め方向に延びるように配置されている、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記第１選択トランジスタの形成領域における前記第１不純物領域および前記第２不純物領域の少なくとも前記第１ゲート電極と交差する部分の近傍の領域は、平面的に見て、前記第１ゲート電極が延びる斜め方向に対して逆の斜め方向に延びるように配置されており、
前記第２選択トランジスタの形成領域における前記第１不純物領域および前記第２不純物領域の少なくとも前記第２ゲート電極と交差する部分の近傍の領域は、平面的に見て、前記第２ゲート電極が延びる斜め方向に対して逆の斜め方向に延びるように配置されている、請求項４に記載のメモリ。
【請求項６】
隣接する前記第１ゲート電極と前記第２ゲート電極とは、接続部によって接続されており、
前記接続部の前記第２不純物領域とは反対側の端辺と、前記メモリセルの形成領域における前記第１不純物領域の前記ワード線とは反対側の端辺とは、同一線上に配置されており、
前記第２不純物領域の前記接続部とは反対側の端辺と、前記メモリセルの形成領域における前記ワード線の前記第１不純物領域とは反対側の端辺とは、同一線上に配置されている、請求項４または５に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、マスクＲＯＭが知られている（たとえば、特許文献１参照）。
【０００３】
図３４は、従来のコンタクト方式によるマスクＲＯＭの構成を示した平面レイアウト図である。図３５は、図３４に示した従来のコンタクト方式によるマスクＲＯＭの５００−５００線に沿った断面図である。図３４および図３５を参照して、従来のコンタクト方式によるマスクＲＯＭでは、基板２０１の上面に不純物が拡散された不純物領域２０２が所定の間隔を隔てて複数形成されている。また、隣接する２つの不純物領域２０２間に対応する基板２０１の上面上には、絶縁膜２０３を介してゲート電極として機能するワード線２０４が形成されている。このワード線２０４と、ゲート絶縁膜２０３と、対応する２つの不純物領域２０２とによって１つのトランジスタ２０５が形成されている。また、基板２０１の上面およびワード線２０４を覆うように１層目の層間絶縁膜２０６が形成されている。この１層目の層間絶縁膜２０６には、各不純物領域２０２に対応するようにコンタクトホール２０７が形成されるとともに、そのコンタクトホール２０７内には、各不純物領域２０２に接続するように、１層目のプラグ２０８が埋め込まれている。
【０００４】
また、１層目の層間絶縁膜２０６上には、プラグ２０８に接続するように、ソース線（ＧＮＤ線）２０９と接続層２１０とが設けられている。なお、各メモリセル２１１毎に、１つのトランジスタ２０５が設けられている。また、１層目の層間絶縁膜２０６上には、ソース線（ＧＮＤ線）２０９および接続層２１０を覆うように２層目の層間絶縁膜２１２が形成されている。この２層目の層間絶縁膜２１２の所定の接続層２１０上に位置する領域には、コンタクトホール２１３が形成されるとともに、そのコンタクトホール２１３内には、２層目のプラグ２１４が埋め込まれている。また、２層目の層間絶縁膜２１２上には、プラグ２１４に接続するように、ビット線２１５が形成されている。これにより、ビット線２１５と、トランジスタ２０５の不純物領域２０２とが接続される。
【０００５】
なお、従来のコンタクト方式によるマスクＲＯＭでは、２層目のコンタクトホール２１３を設けるか否かによって、トランジスタ２０５がビット線２１５に接続（コンタクト）されるか否かが決められている。そして、トランジスタ２０５がビット線２１５に接続されているか否かによって、そのトランジスタ２０５を含むメモリセル２１１の有するデータが「０」または「１」に区別される。
【０００６】
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図３４に示した従来のマスクＲＯＭでは、各メモリセル２１１毎に１つのトランジスタ２０５が設けられているので、メモリセルサイズが大きくなるという問題点があった。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズを小さくすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
上記目的を達成するために、この発明の一の局面におけるメモリは、マトリックス状に配置されたメモリセルを含むメモリセルアレイ領域と、複数のメモリセル毎に設けられた第１選択トランジスタおよび第２選択トランジスタと、メモリセルの一部を構成する電極として機能し、かつ、第１選択トランジスタおよび第２選択トランジスタのソース／ドレイン領域の一方として機能する第１不純物領域と、第１選択トランジスタおよび第２選択トランジスタのソース／ドレイン領域の他方として機能する第２不純物領域と、メモリセルアレイ領域に、第１不純物領域に沿って設けられたワード線とを備えている。また、第１選択トランジスタと第２選択トランジスタとは、第２不純物領域を共有し、第１選択トランジスタの第１ゲート電極と第２選択トランジスタの第２ゲート電極とは、ワード線と一体的に設けられ、かつ、平面的に見て、メモリセルの形成領域における第１不純物領域の延びる方向に対して斜め方向に延びるとともに、第１選択トランジスタおよび第２選択トランジスタの形成領域における第１不純物領域と交差するように配置され、第１選択トランジスタと第２選択トランジスタとで第１不純物領域を分割している。
【００１０】
この一の局面によるメモリでは、上記のように、第１選択トランジスタの第１ゲート電極と第２選択トランジスタの第２ゲート電極とを、メモリセルの形成領域における第１不純物領域の延びる方向に対して斜め方向に延びるとともに第１選択トランジスタおよび第２選択トランジスタの形成領域における第１不純物領域と交差するように配置することによって、第１不純物領域の延びる方向に対して直交するようにワード線の一部を配置してゲート電極を構成する場合に比べて、メモリセルの形成領域における第１不純物領域の延びる方向に対して直交する方向に隣接するワード線間の間隔を小さくすることができる。これにより、メモリセルサイズを小さくすることができる。このため、メモリの小型化を図ることができる。また、複数のメモリセル毎に設けられた第１選択トランジスタの第１ゲート電極および第２選択トランジスタの第２ゲート電極をワード線と一体的に設けることによって、ワード線を用いて複数のメモリセルに対して共通の選択トランジスタのゲートを構成することができるので、ワード線を用いて１つのメモリセル毎に選択トランジスタのゲート電極を構成する場合に比べて、ワード線の負荷容量を大幅に低減することができる。これにより、ワード線を高速に動作させることができる。また、第１選択トランジスタと第２選択トランジスタとで第１不純物領域を分割することによって、第１不純物領域の長さが増大することに起因して第１不純物領域の抵抗が増大するのを抑制することができる。これにより、第１不純物領域を介して流れる電流の抵抗損失が増大するのを抑制することができる。また、第１選択トランジスタと第２選択トランジスタとがソース／ドレイン領域の他方として機能する第２不純物領域を共有するように構成することによって、第１および第２選択トランジスタに対して個別にソース／ドレイン領域の他方として機能する不純物領域を設ける場合に比べて、第１および第２選択トランジスタを小型化することができる。これによっても、メモリの小型化を図ることができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、分割された第１不純物領域にそれぞれ沿って設けられた隣接する２つのワード線が、第１ゲート電極と前記第２ゲート電極とを介して接続されている。このように構成すれば、分割された複数の第１不純物領域に対して１本に繋がったワード線を設けることができるので、分割された複数の第１不純物領域に対して個別にワード線を設ける場合と異なり、ワード線の数が増大するのを抑制することができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、第１不純物領域と第２不純物領域とは、第１ゲート電極と第２ゲート電極とをマスクにして半導体基板にイオン注入することにより形成する。このように構成すれば、第１不純物領域と第２不純物領域とを半導体基板にイオン注入する１つの工程により同時に形成することができるので、製造プロセスを簡略化することができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、第１選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第１ゲート電極と交差する部分の近傍の領域は、平面的に見て、メモリセルの形成領域における第１不純物領域の延びる方向に対して斜め方向に延びるように配置されており、第２選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第２ゲート電極と交差する部分の近傍の領域は、平面的に見て、メモリセルの形成領域における第１不純物領域の延びる方向に対して斜め方向に延びるように配置されている。このように構成すれば、第１選択トランジスタの形成領域における第１不純物領域と第１ゲート電極とが平面的に見て互いに斜め方向に傾いた状態で交差されるので、第１選択トランジスタの形成領域における第１不純物領域と第１ゲート電極とをより深い角度で交差させることができる。また、第２選択トランジスタの形成領域における第１不純物領域と第２ゲート電極とが平面的に見て互いに斜め方向に傾いた状態で交差されるので、第２選択トランジスタの形成領域における第１不純物領域と第２ゲート電極とをより深い角度で交差させることができる。上記のように、第１および第２選択トランジスタの形成領域における第１不純物領域と第１ゲート電極および第２ゲート電極とをより深い角度で交差させることができるので、第１および第２選択トランジスタの形成領域のワード線の延びる方向に沿った長さを小さくすることができる。このため、選択トランジスタを小さくすることができるので、その分、メモリの小型化をより図ることができる。
【００１４】
この場合において、第１選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第１ゲート電極と交差する部分の近傍の領域は、平面的に見て、第１ゲート電極が延びる斜め方向に対して逆の斜め方向に延びるように配置されており、第２選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第２ゲート電極と交差する部分の近傍の領域は、平面的に見て、第２ゲート電極が延びる斜め方向に対して逆の斜め方向に延びるように配置されている。このように構成すれば、容易に、平面的に見て、互いに逆の斜め方向に延びる第１ゲート電極と第１不純物領域とを交差させることができるとともに、平面的に見て、互いに逆の斜め方向に延びる第２ゲート電極と第１不純物領域とを交差させることができる。
【００１５】
上記第１選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第１ゲート電極と交差する部分の近傍の領域と、第２選択トランジスタの形成領域における第１不純物領域および第２不純物領域の少なくとも第２ゲート電極と交差する部分の近傍の領域とが、平面的に見て、斜め方向に延びるように配置されている構成において、好ましくは、隣接する第１ゲート電極と第２ゲート電極とは、接続部によって接続されており、接続部の第２不純物領域とは反対側の端辺と、メモリセルの形成領域における第１不純物領域のワード線とは反対側の端辺とは、同一線上に配置されており、第２不純物領域の接続部とは反対側の端辺と、メモリセルの形成領域におけるワード線の第１不純物領域とは反対側の端辺とは、同一線上に配置されている。このように構成すれば、メモリセルアレイ領域の外周部において、接続部の第２不純物領域とは反対側の端辺が、メモリセルの形成領域における第１不純物領域よりも外側に突出するのを抑制することができるとともに、第２不純物領域の接続部とは反対側の端辺が、メモリセルの形成領域におけるワード線よりも外側に突出するのを抑制することができる。これにより、メモリセルアレイ領域の外形が大きくなるのを抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。図２は、図１に示した第１実施形態によるマスクＲＯＭのメモリセルアレイの構成を示した平面レイアウト図である。図３は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイの１００−１００線に沿った断面図である。図４は、図２に示した第１実施形態によるマスクＲＯＭの破線領域Ａを拡大して示した拡大平面図である。図１〜図４を参照して、本発明の第１実施形態によるマスクＲＯＭの構成について説明する。
【００１８】
第１実施形態によるマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択するとともに、その選択したワード線７の電位をＨレベルに上昇させる。また、カラムデコーダ３には、複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８の電位を判別して増幅した後、選択されたビット線８の電位がＬレベルの場合にＨレベルの信号を出力するとともに、選択されたビット線８の電位がＨレベルの場合にＬレベルの信号を出力する。また、センスアンプ４は、選択されたビット線８の電位がＬレベルでない場合にビット線８の電位をＨレベルに上昇させる負荷回路（図示せず）を含んでいる。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００１９】
また、メモリセルアレイ６には、複数のメモリセル９がマトリクス状に配置されている。各メモリセル９は、１つのダイオード１０を含んでいる。また、メモリセルアレイ６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。このビット線８に対するダイオード１０のアノードの接続の有無によって、メモリセル９に記憶されたデータが「０」または「１」に区別される。また、ダイオード１０のカソードは、ｎチャネルトランジスタからなる選択トランジスタ１１のドレインに接続されている。また、選択トランジスタ１１のソースは、ソース線（ＧＮＤ線）１２を介して接地されているとともに、ゲートは、ワード線７に接続されている。
【００２０】
また、メモリセルアレイ６では、図２および図３に示すように、ｐ型シリコン基板１３の上面に、ｎ型不純物領域１４が所定の間隔を隔てて複数設けられている。なお、このｐ型シリコン基板１３は、本発明の「半導体基板」の一例であり、ｎ型不純物領域１４は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域１４は、図３に示すように、ｎ型の低濃度の不純物領域１４ａと、不純物領域１４ａよりも深く形成されたｎ型の不純物領域１４ｂとによって構成されている。また、不純物領域１４ｂは、不純物領域１４ａよりも少しだけ高い不純物濃度を有している。
【００２１】
ここで、第１実施形態では、１つのｎ型不純物領域１４内に複数（８個）のｐ型不純物領域１５が所定の間隔を隔てて形成されている。そして、１つのｐ型不純物領域１５とｎ型不純物領域１４とによって、ダイオード１０が形成されている。これにより、ｎ型不純物領域１４は、複数のダイオード１０の共通のカソードとして機能する。また、ｐ型不純物領域１５は、ダイオード１０のアノードとして用いられる。また、ｎ型不純物領域１４内に複数（８個）のダイオード１０が形成されている。つまり、１つのｎ型不純物領域１４は、複数（８個）のダイオード１０に対して共通に用いられている。なお、図３に示すように、ダイオード１０の構造にｐ型シリコン基板１３を含めると、ｐｎｐ型のバイポーラトランジスタが寄生的に構成される。この場合、ビット線８に繋がるダイオード１０のアノードとして機能するｐ型不純物領域１５と、カソードとして機能するｎ型不純物領域１４と、ｐ型シリコン基板１３とは、それぞれ、バイポーラトランジスタのエミッタ、ベースおよびコレクタとして機能する。
【００２２】
また、第１実施形態では、ｎ型不純物領域１４は、選択トランジスタ１１（１１ａ、１１ｂ）のドレイン領域としても機能する。なお、選択トランジスタ１１ａは、本発明の「第１選択トランジスタ」の一例であり、選択トランジスタ１１ｂは、本発明の「第２選択トランジスタ」の一例である。第１実施形態では、８個のダイオード１０（メモリセル９）に対して、選択トランジスタ１１ａおよび１１ｂが１つずつ設けられている。また、ｎ型不純物領域１４の両側には、選択トランジスタ１１（１１ａ、１１ｂ）のソース領域１７が所定の間隔を隔てて形成されている。
【００２３】
また、ソース領域１７は、所定の８個のメモリセル９（ダイオード１０）に対して設けられた選択トランジスタ１１ａと、その所定の８個のメモリセル９（ダイオード１０）に隣接する別の８個のメモリセル９（ダイオード１０）に対して設けられた選択トランジスタ１１ｂとによって共有されている。また、ソース領域１７は、ｎ型低濃度不純物領域１７ａと、ｎ型高濃度不純物領域１７ｂとを含んでいる。なお、ソース領域１７は、本発明の「第２不純物領域」の一例である。また、ｎ型低濃度不純物領域１７ａは、ｐ型シリコン基板１３の表面から比較的浅い領域に形成されている一方、ｎ型高濃度不純物領域１７ｂは、ｎ型低濃度不純物領域１７ａよりも深い領域まで形成されている。これにより、ソース領域１７は、ｎ型低濃度不純物領域１７ａおよびｎ型高濃度不純物領域１７ｂからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。また、ソース領域１７には、ｎ型低濃度不純物領域１７ａおよびｎ型高濃度不純物領域１７ｂにｎ型コンタクト領域１７ｃが形成されている。このｎ型コンタクト領域１７ｃは、後述する１層目のプラグ２３をソース領域１７に接続する際の接触抵抗を低減するために設けられている。
【００２４】
また、第１実施形態では、ソース領域１７のｎ型低濃度不純物領域１７ａと、ｎ型不純物領域１４の不純物領域１４ａとは、同じ不純物濃度を有している。また、ソース領域１７のｎ型高濃度不純物領域１７ｂは、ｎ型不純物領域１４の不純物領域１４ｂの不純物濃度よりも高い不純物濃度を有している。また、メモリセルアレイ６では、図２に示すように、隣接するｎ型不純物領域１４は、２つの選択トランジスタ１１（１１ａ、１１ｂ）の共通のソース領域１７からそれぞれ所定の間隔を隔てて配置されている。すなわち、ｎ型不純物領域１４は、ｐ型シリコン基板１３の２つの選択トランジスタ１１（１１ａ、１１ｂ）に対応する領域で分割されている。
【００２５】
また、ｐ型シリコン基板１３のｎ型不純物領域１４とソース領域１７との間のチャネル領域上には、ゲート絶縁膜１８を介してゲート電極１９（１９ａ、１９ｂ）が形成されている。このゲート電極１９（１９ａ、１９ｂ）は、図２に示すように、ポリシリコン膜からなるワード線７と一体的に形成されている。なお、ゲート電極１９ａは、本発明の「第１ゲート電極」の一例であり、ゲート電極１９ｂは、本発明の「第２ゲート電極」の一例である。また、隣接するゲート電極１９ａとゲート電極１９ｂとは、接続部１９ｃによって接続されている。また、ゲート電極１９ａ、接続部１９ｃおよびゲート電極１９ｂは、平面的に見て、Ｕ字形状を有するように配置されている。
【００２６】
ワード線７は、図２に示すように、所定の間隔を隔てて複数設けられている。また、ゲート電極１９（１９ａ、１９ｂ）は、ワード線７の一部が屈曲することによって形成されているとともに、平面的に見て、ｎ型不純物領域１４の延びる方向に対して斜め方向に延びるように配置されている。また、選択トランジスタ１１ａのゲート電極１９ａは、選択トランジスタ１１ａの形成領域におけるｎ型不純物領域１４と交差するように配置されている。また、選択トランジスタ１１ｂのゲート電極１９ｂは、選択トランジスタ１１ｂの形成領域におけるｎ型不純物領域１４と交差するように配置されている。また、ゲート電極１９ａ、ｎ型不純物領域１４およびソース領域１７によって、選択トランジスタ１１ａが構成されている。また、ゲート電極１９ｂ、ｎ型不純物領域１４およびソース領域１７によって、選択トランジスタ１１ｂが構成されている。また、ゲート電極１９の対向する２つの辺は、図４に示すように、平面的に見て、ｎ型不純物領域１４に沿った方向に対して約４５°の角度を有する部分（図４中のＢ部分）と、約４０°の角度を有する部分（図４中のＣ部分）とによって構成されている。これにより、ワード線７の屈曲部近傍の幅ｔ１は、ゲート電極１９の中央部近傍の幅ｔ２よりも小さくなるように構成されている。また、ゲート電極１９の各辺において、約４５°の角度を有する部分（図４中のＢ部分）は、約４０°の角度を有する部分（図４中のＣ部分）に比べて短くなるように構成されている。上記のように構成することによって、ワード線７の屈曲部近傍（幅ｔ１部分）の約４０°の角度を有する部分は、隣接する他のワード線７の約４５°の角度を有する部分と対向するとともに、隣接する２つのワード線７間の間隔が広がるので、ワード線７の屈曲部が隣接する他のワード線７と接触するのが抑制される。また、ワード線７のｎ型不純物領域１４の延びる方向に沿った部分の幅ｔ３は、ゲート電極１９の中央部近傍の幅ｔ２よりも小さくなるように構成されている。なお、ワード線７の各部分の幅（ｔ１，ｔ２，ｔ３）の大小関係は、ｔ２＞ｔ１≒ｔ３となっている。
【００２７】
また、ゲート電極１９（１９ａ、１９ｂ）の両側には、図３に示すように、絶縁膜からなるサイドウォールスペーサ２０が設けられている。また、ｐ型シリコン基板１３の上面上には、ゲート電極１９（ワード線７）およびサイドウォールスペーサ２０を覆うように、１層目の層間絶縁膜２１が設けられている。この１層目の層間絶縁膜２１のｐ型不純物領域１５およびｎ型コンタクト領域１７ｃに対応する領域には、コンタクトホール２２が設けられている。また、このコンタクトホール２２には、Ｗ（タングステン）からなる１層目のプラグ２３が埋め込まれている。これにより、ｐ型不純物領域１５およびｎ型コンタクト領域１７ｃにプラグ２３が接続されている。
【００２８】
また、図３に示すように、１層目の層間絶縁膜２１上には、１層目のプラグ２３に接続するように、Ａｌからなるソース線１２および１層目の接続層２４が設けられている。また、１層目の層間絶縁膜２１上には、ソース線１２および１層目の接続層２４を覆うように２層目の層間絶縁膜２５が設けられている。この２層目の層間絶縁膜２５の１層目の接続層２４に対応する領域には、コンタクトホール２６が形成されている。このコンタクトホール２６には、Ｗからなる２層目のプラグ２７が埋め込まれている。
【００２９】
また、２層目の層間絶縁膜２５上には、２層目のプラグ２７に接続するように、Ａｌからなる２層目の接続層２８が設けられている。また、２層目の層間絶縁膜２５の上には、２層目の接続層２８を覆うように３層目の層間絶縁膜２９が設けられている。この３層目の層間絶縁膜２９には、コンタクトホール３０が設けられているとともに、そのコンタクトホール３０には、Ｗからなる３層目のプラグ３１が埋め込まれている。この３層目のプラグ３１は、２層目の接続層２８に接続されている。３層目の層間絶縁膜２９上には、Ａｌからなる複数のビット線８が所定の間隔を隔てて設けられている。このビット線８は、３層目のプラグ３１に接続されている。なお、３層目のプラグ３１は、所定のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線８との間に設けられている一方、それ以外のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線８との間には設けられていない。これにより、ビット線８にアノードが接続されるダイオード１０と、ビット線８にアノードが接続されていないダイオード１０とが構成されている。つまり、第１実施形態では、３層目の層間絶縁膜２９に、コンタクトホール３０を設けるか否かにより、データ「０」または「１」が記憶されている。
【００３０】
次に、図１を参照して、第１実施形態によるマスクＲＯＭの動作について説明する。まず、所定のアドレスがアドレス入力回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７の電位がＨレベルに上昇される。これにより、その選択されたワード線７にゲートが接続された選択トランジスタ１１がオン状態になる。このため、選択トランジスタ１１のドレインの電位はＧＮＤレベル（Ｌレベル）に低下されるので、選択トランジスタ１１のドレインと共通に用いられているダイオード１０のカソードの電位もＧＮＤレベル（Ｌレベル）に低下される。なお、この際、選択されていないワード線７の電位は、Ｌレベルに保持されている。これにより、選択されていないワード線７に繋がる選択トランジスタ１１はオフ状態に保持される。
【００３１】
一方、アドレス入力回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、選択されたワード線７と、選択されたビット線８とに対応する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、ダイオード１０を介してビット線８の電位がＬレベルに低下される。これにより、ビット線８のＬレベルの電位が、センスアンプ４に伝達される。この際、センスアンプ４では、ビット線８の電位を判別して増幅した後、ビット線８のＬレベルの電位と逆の極性のＨレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。その一方、選択されたワード線７と、選択されたビット線８とに対応する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっていない場合には、センスアンプ４にＬレベルの電位が伝達されない。この場合には、センスアンプ４内に設けられた負荷回路（図示せず）によって、ビット線８の電位がＨレベルに上昇される。これにより、センスアンプ４では、ビット線８の電位を判別して増幅した後、ビット線８のＨレベルの電位と逆の極性のＬレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００３２】
なお、第１実施形態によるマスクＲＯＭでは、各メモリセル９にダイオード１０を設けることにより、データ読み出し時の電流の回り込みに起因するデータの誤読み出しが抑制されている。具体的には、図５に示すように、選択したメモリセルからデータを読み出す際に矢印Ｄの経路で電流が流れる場合にも、図５中のＥのダイオードによって電流が流れるのが抑制される。一方、メモリセルにダイオードを設けていない場合には、図６に示すように、矢印Ｆの経路で選択したビット線以外の他のビット線に回り込んで電流が流れる。この場合には、選択したビット線を介して読み出されるデータが、選択したメモリセルのデータであるか否か判別できないので、データの誤読み出しが生じる。これに対して、第１実施形態によるマスクＲＯＭでは、電流の回り込みが生じないので、選択したメモリセルのデータのみが読み出される。これにより、データの誤読み出しが抑制される。
【００３３】
なお、第１実施形態では、ダイオード１０の構造にｐ型シリコン基板１３（図３参照）を含めるとｐｎｐ型のバイポーラトランジスタが寄生的に構成されるとともに、ｐ型不純物領域１５と、ｎ型不純物領域１４と、ｐ型シリコン基板１３とは、それぞれ、バイポーラトランジスタのエミッタ、ベースおよびコレクタとして機能する。これにより、ダイオード１０の順方向に電流を流すことは、バイポーラトランジスタのエミッタ−ベース間に電流を流すことに相当する。この場合、バイポーラトランジスタのエミッタ（ｐ型不純物領域１５）−コレクタ（ｐ型シリコン基板１３）間にも電流が流れる。これにより、ビット線８に流れる電流は、エミッタ（ｐ型不純物領域１５）−ベース（ｎ型不純物領域１４）間に流れる電流と、エミッタ（ｐ型不純物領域１５）−コレクタ（ｐ型シリコン基板１３）間に流れる電流との総和になる。エミッタ−コレクタ間の電流は、エミッタ−ベース間に電流が流れる場合に発生するので、メモリセル９（ダイオード１０）を介して流れるセル電流を増幅していることになる。したがって、第１実施形態では、ダイオード１０のカソードとしてのｎ型不純物領域１４の抵抗が高いことにより、アノードとしてのｐ型不純物領域１５からｎ型不純物領域１４の不純物領域１４ａに流れる電流が小さくなった場合にも、ｐ型不純物領域１５からｐ型シリコン基板１３に流れる電流により増幅されることによって、ビット線８に流れる電流の減少が抑制される。
【００３４】
図７〜図１３は、本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。次に、図２、図３および図７〜図１３を参照して、第１実施形態によるマスクＲＯＭの製造プロセスについて説明する。なお、以下の製造プロセスの説明では、ｐ型シリコン基板にウェルおよび素子分離領域（ＬＯＣＯＳやＳＴＩなど）を形成する工程は省略している。
【００３５】
まず、図７に示すように、ｐ型シリコン基板１３の上面上にゲート絶縁膜１８を介してポリシリコンからなるワード線７（ゲート電極１９）を形成する。このワード線７は、図２に示すように、平面的に見て所定の間隔を隔てて複数形成する。
【００３６】
次に、図８に示すように、ゲート電極１９をマスクとしてｐ型シリコン基板１３の上面の所定領域にＰ（リン）を、注入エネルギー：約５０ｋｅＶ、ドーズ量（注入量）：約３．０×１０１３ｃｍ−２の条件下でイオン注入する。これにより、ゲート電極１９に対応する領域で分割されたｎ型不純物領域１４の低濃度の不純物領域１４ａと、ｎ型低濃度不純物領域１７ａとが形成される。
【００３７】
次に、図９に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極１９の側面上に、絶縁膜からなるサイドウォールスペーサ２０を形成する。その後、ｎ型低濃度不純物領域１７ａを覆うようにレジスト膜３２を形成した後、ゲート電極１９、サイドウォールスペーサ２０およびレジスト膜３２をマスクとして、Ｐ（リン）をイオン注入する。このときのイオン注入の条件は、注入エネルギー：約１００ｋｅＶ、ドーズ量：約３．５×１０１３ｃｍ−２である。これにより、ｎ型の低濃度の不純物領域１４ａに対応する領域に、不純物領域１４ａの不純物濃度よりも少し高い不純物濃度を有するｎ型の不純物領域１４ｂが形成される。この不純物領域１４ｂは、不純物領域１４ａよりも深い領域まで形成される。なお、不純物領域１４ａと不純物領域１４ｂとによって、ｎ型不純物領域１４が構成される。
【００３８】
次に、図１０に示すように、ｎ型不純物領域１４を覆うようにレジスト膜３３を形成する。その後、ゲート電極１９、サイドウォールスペーサ２０およびレジスト膜３３をマスクとして、Ａｓを、注入エネルギー：約７０ｋｅＶ、ドーズ量：約５．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、ｎ型低濃度不純物領域１７ａに対応する領域に、ｎ型低濃度不純物領域１７ａの不純物濃度よりも高い不純物濃度を有するｎ型高濃度不純物領域１７ｂが形成される。このｎ型高濃度不純物領域１７ｂは、ｎ型低濃度不純物領域１７ａよりも深い領域まで形成される。なお、ｎ型低濃度不純物領域１７ａとｎ型高濃度不純物領域１７ｂとによって、ＬＤＤ構造を有するｎ型ソース領域１７が形成される。
【００３９】
次に、図１１に示すように、ｐ型シリコン基板１３上に、ゲート電極１９（ワード線７）およびサイドウォールスペーサ２０を覆うように、１層目の層間絶縁膜２１を形成する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、１層目の層間絶縁膜２１のソース領域１７およびｎ型不純物領域１４に対応する領域にコンタクトホール２２を形成する。
【００４０】
次に、図１２に示すように、１層目の層間絶縁膜２１上のｎ型不純物領域１４に対応する領域を覆うようにレジスト膜３４を形成する。その後、コンタクトホール２２を介してソース領域１７にＰ（リン）を、注入エネルギー：約２５ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、ｎ型コンタクト領域１７ｃが形成される。
【００４１】
次に、図１３に示すように、１層目の層間絶縁膜２１のソース領域１７に対応する領域を覆うようにレジスト膜３５を形成する。その後、コンタクトホール２２を介してｎ型不純物領域１４にＢＦ２を、注入エネルギー：約４０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、コンタクトホール２２に対応してｎ型不純物領域１４に複数（８個）のｐ型不純物領域１５が形成される。この複数（８個）のｐ型不純物領域１５とｎ型不純物領域１４とによって、複数（８個）のダイオード１０がｎ型不純物領域１４内に形成される。なお、ｐ型不純物領域１５は、ｎ型不純物領域１４の不純物領域１４ａよりも若干深い領域まで形成される。
【００４２】
次に、図３に示したように、Ｗからなる１層目のプラグ２３をコンタクトホール２２を埋め込むように形成する。これにより、１層目のプラグ２３がｐ型不純物領域１５とソース領域１７のｎ型コンタクト領域１７ｃとにそれぞれ接続される。そして、１層目の層間絶縁膜２１上にＡｌからなる１層目の接続層２４をｐ型不純物領域１５に繋がるプラグ２３に接続するように形成するとともに、Ａｌからなるソース線１２をソース領域１７に繋がるプラグ２３に接続するように形成する。そして、１層目の層間絶縁膜２１上に１層目の接続層２４およびソース線１２を覆うように２層目の層間絶縁膜２５を形成した後、１層目の接続層２４に対応する領域にコンタクトホール２６を形成する。そして、そのコンタクトホール２６にＷからなる２層目のプラグ２７を埋め込む。そして、２層目の層間絶縁膜２５上に、２層目のプラグ２７に接続するようにＡｌからなる２層目の接続層２８を形成する。その後、２層目の層間絶縁膜２５上に、２層目の接続層２８を覆うように３層目の層間絶縁膜２９を形成する。
【００４３】
そして、３層目の層間絶縁膜２９の２層目の接続層２８に対応する領域にコンタクトホール３０を形成するとともに、そのコンタクトホール３０にＷからなる３層目のプラグ３１を埋め込む。この際、ｐ型不純物領域１５をビット線８に接続する場合には、コンタクトホール３０および３層目のプラグ３１を設ける一方、ｐ型不純物領域１５をビット線８に接続しない場合には、コンタクトホール３０および３層目のプラグ３１を設けない。そして、最後に、３層目の層間絶縁膜２９上にＡｌからなるビット線８を形成する。これにより、３層目のプラグ３１が設けられた領域では、２層目の接続層２８とビット線８とが３層目のプラグ３１を介して接続されるので、その２層目の接続層２８に繋がるｐ型不純物領域１５がビット線８に接続される。その一方、３層目のプラグ３１が設けられていない領域では、２層目の接続層２８とビット線８とが接続されないので、ｐ型不純物領域１５はビット線８に接続されない。これにより、データ「０」または「１」の一方に対応するビット線８にアノード（ｐ型不純物領域１５）が接続されたダイオード１０と、データ「０」または「１」の他方に対応するビット線８にアノード（ｐ型不純物領域１５）が接続されないダイオード１０とが形成される。上記のようにして、図３に示すような第１実施形態によるマスクＲＯＭのメモリセルアレイ６が形成される。
【００４４】
第１実施形態では、上記のように、選択トランジスタ１１ａのゲート電極１９ａと選択トランジスタ１１ｂのゲート電極１９ｂとを、メモリセル９の形成領域におけるｎ型不純物領域１４の延びる方向に対して斜め方向に延びるとともに選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１４と交差するように配置することによって、ｎ型不純物領域１４の延びる方向に対して直交するようにワード線７の一部を配置してゲート電極を構成する場合に比べて、メモリセル９の形成領域におけるｎ型不純物領域１４の延びる方向に対して直交する方向に隣接するワード線７間の間隔を小さくすることができる。これにより、メモリセルサイズを小さくすることができる。このため、マスクＲＯＭの小型化を図ることができる。
【００４５】
また、第１実施形態では、複数のメモリセル９毎に設けられた選択トランジスタ１１ａのゲート電極１９ａおよび選択トランジスタ１１ｂのゲート電極１９ｂをワード線７と一体的に設けることによって、ワード線７を用いて複数のメモリセル９に対して共通の選択トランジスタのゲート電極を構成することができるので、ワード線７を用いて１つのメモリセル９毎に選択トランジスタのゲート電極を構成する場合に比べて、ワード線７の負荷容量を大幅に低減することができる。これにより、ワード線７を高速に動作させることができる。
【００４６】
また、第１実施形態では、選択トランジスタ１１ａと選択トランジスタ１１ｂとでｎ型不純物領域１４を分割することによって、ｎ型不純物領域１４の長さが増大することに起因してｎ型不純物領域１４の抵抗が増大するのを抑制することができる。これにより、ｎ型不純物領域１４を介して流れる電流の抵抗損失が増大するのを抑制することができる。
【００４７】
また、選択トランジスタ１１ａと選択トランジスタ１１ｂとがソース領域１７を共有するように構成することによって、選択トランジスタ１１ａおよび１１ｂに対して個別にソース領域を設ける場合に比べて、選択トランジスタ１１ａおよび１１ｂを小型化することができる。
【００４８】
また、第１実施形態では、分割されたｎ型不純物領域１４にそれぞれ沿って設けられた隣接する２つのワード線７を、ゲート電極１９ａおよび１９ｂを介して接続することによって、分割された複数のｎ型不純物領域１４に対して１本に繋がったワード線７を設けることができるので、分割された複数のｎ型不純物領域１４に対して個別にワード線７を設ける場合と異なり、ワード線７の数が増大するのを抑制することができる。
【００４９】
また、第１実施形態では、ｎ型不純物領域１４とソース領域１７とを、ゲート電極１９ａとゲート電極１９ｂとをマスクにしてｐ型シリコン基板１３にイオン注入することにより形成することによって、ｎ型不純物領域１４とソース領域１７とをｐ型シリコン基板１３にイオン注入する１つの工程により同時に形成することができるので、製造プロセスを簡略化することができる。
【００５０】
図１４は、本発明の第１実施形態の第１の変形例によるマスクＲＯＭの構成を説明するための断面図である。次に、図１４を参照して、第１実施形態の第１の変形例によるマスクＲＯＭの構成について説明する。第１実施形態の第１の変形例では、メモリセルアレイの選択トランジスタの製造プロセスと、周辺回路に設けられる低耐圧ｎチャネルトランジスタ、低耐圧ｐチャネルトランジスタおよび高耐圧トランジスタの製造プロセスとを一部共通化する場合について説明する。
【００５１】
第１実施形態の第１の変形例によるマスクＲＯＭは、図１４に示すように、選択トランジスタ４１に加えて、周辺回路内に所定の耐圧を有する低耐圧ｎチャネルトランジスタ４２と、低耐圧ｎチャネルトランジスタ４２の耐圧よりも高い耐圧を有する高耐圧トランジスタ４３と、所定の耐圧を有する低耐圧ｐチャネルトランジスタ４４とを備えている。
【００５２】
また、選択トランジスタ４１のｎ型ソース／ドレイン領域４１ａは、上記第１実施形態によるｎ型不純物領域１４と同様の構成を有している。なお、選択トランジスタ４１のドレイン領域には、ｐ型不純物領域１５が形成されている。これにより、選択トランジスタ４１のドレイン領域には、ｎ型不純物領域１４とｐ型不純物領域１５とからなるダイオードが形成されている。一方、選択トランジスタ４１のソース領域には、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４１ｃが形成されている。また、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａは、Ｐ（リン）を含有するｎ型低濃度不純物領域４２ｂと、Ａｓを含有するｎ型高濃度不純物領域４２ｃとを有している。また、ｎ型低濃度不純物領域４２ｂとｎ型高濃度不純物領域４２ｃとによってＬＤＤ構造が形成されている。また、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａには、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４２ｄが設けられている。
【００５３】
また、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａは、Ｐ（リン）を含有するｎ型低濃度不純物領域４３ｂと、Ａｓを含有するｎ型高濃度不純物領域４３ｃとを有している。また、ｎ型低濃度不純物領域４３ｂは、ｎ型高濃度不純物領域４３ｃを包囲するように形成されている。これにより、ｎ型高濃度不純物領域４３ｃとｐ型シリコン基板１３との間には、ｎ型低濃度不純物領域４３ｂが介在するので、ｎ型低濃度不純物領域４３ｂによりｎ型高濃度不純物領域４３ｃとｐ型シリコン基板１３との境界領域の全域にわたって電界集中が緩和される。また、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａには、１層目のプラグ（図３参照）との接触抵抗を低減するためのｎ型コンタクト領域４３ｄが設けられている。
【００５４】
また、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａは、Ｂ（ボロン）を含有している。このｐ型ソース／ドレイン領域４４ａには、１層目のプラグ２３（図３参照）との接触抵抗を低減するためのｐ型コンタクト領域４４ｃが設けられている。なお、低耐圧ｐチャネルトランジスタ４４は、ｐ型シリコン基板１３に形成されたｎウェル４４ｄ内に形成されている。
【００５５】
ここで、第１実施形態の第１の変形例では、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂは、選択トランジスタ４１のｎ型の不純物領域１４ｂの不純物濃度と同じ不純物濃度を有している。また、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃは、低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃの不純物濃度と同じ不純物濃度を有している。また、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂは、選択トランジスタ４１のｎ型の低濃度の不純物領域１４ａの不純物濃度と同じ不純物濃度を有している。
【００５６】
また、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の形成領域上には、１層目の層間絶縁膜２１が形成されている。この１層目の層間絶縁膜２１の選択トランジスタ４１のｐ型不純物領域１５およびｎ型コンタクト領域４１ｃと、低耐圧ｎチャネルトランジスタ４２のｎ型コンタクト領域４２ｄと、高耐圧トランジスタ４３のｎ型コンタクト領域４３ｄと、低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃとに対応する領域には、それぞれ、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅが設けられている。また、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅ内には、プラグ２３が埋め込まれている。
【００５７】
図１５〜図２１は、本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。次に、図１４〜図２１を参照して、第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスについて説明する。
【００５８】
まず、図１５に示すように、ｐ型シリコン基板１３の低耐圧ｐチャネルトランジスタ４４の形成領域にｎウェル４４ｄを形成する。そして、ｐ型シリコン基板１３上にゲート絶縁膜１８を介してゲート電極１９を形成する。そして、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うようにレジスト膜４５を形成した後、レジスト膜４５をマスクとして、Ｐ（リン）を、注入エネルギー：約５０ｋｅＶ、ドーズ量（注入量）：約３．０×１０１３ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂと、選択トランジスタ４１の低濃度の不純物領域１４ａとが同時に形成される。
【００５９】
次に、図１６に示すように、低耐圧ｎチャネルトランジスタ４２および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うとともに、選択トランジスタ４１のゲート電極１９の幅よりも若干広い領域を覆うように、レジスト膜４６を形成した後、レジスト膜４６をマスクとして、Ｐ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。これにより、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂが形成される。このｎ型低濃度不純物領域４３ｂは、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂおよび選択トランジスタ４１の低濃度の不純物領域１４ａよりも深い領域まで形成される。また、選択トランジスタ４１の形成領域では、低濃度の不純物領域１４ａの不純物濃度よりも少し高い不純物濃度を有する不純物領域１４ｂが形成される。これにより、選択トランジスタ４１の形成領域では、不純物領域１４ａおよび不純物領域１４ｂからなるｎ型ソース／ドレイン領域４１ａが形成される。
【００６０】
次に、図１７に示すように、全面を覆うように絶縁膜を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極１９の側面上に、絶縁膜からなるサイドウォールスペーサ２０を形成する。
【００６１】
次に、図１８に示すように、選択トランジスタ４１および低耐圧ｐチャネルトランジスタ４４の形成領域を覆うようにレジスト膜４７を形成した後、レジスト膜４７をマスクとして、Ａｓを注入エネルギー：約７０ｋｅＶ、ドーズ量：約５．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃと、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃとが同時に形成される。そして、低耐圧ｎチャネルトランジスタ４２の形成領域では、ｎ型低濃度不純物領域４２ｂおよびｎ型高濃度不純物領域４２ｃからなるｎ型ソース／ドレイン領域４２ａが形成される一方、高耐圧トランジスタ４３の形成領域では、ｎ型低濃度不純物領域４３ｂおよびｎ型高濃度不純物領域４３ｃからなるｎ型ソース／ドレイン領域４３ａが形成される。
【００６２】
次に、図１９に示すように、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２および高耐圧トランジスタ４３の形成領域を覆うようにレジスト膜４８を形成した後、レジスト膜４８をマスクとして、ＢＦ２を注入エネルギー：約５０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａが形成される。
【００６３】
次に、図２０に示すように、熱処理を行うことによって、低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａ中のｐ型不純物が熱拡散される。これにより、低耐圧ｐチャネルトランジスタ４４のサイドウォールスペーサ２０の下方までｐ型ソース／ドレイン領域４４ａが形成される。そして、上記第１実施形態と同様のプロセスにより、選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４の各々の形成領域上を覆うように１層目の層間絶縁膜２１を形成する。そして、１層目の層間絶縁膜２１の選択トランジスタ４１のｎ型ソース／ドレイン領域４１ａ、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａ、高耐圧トランジスタ４３のｎ型ソース／ドレイン領域４３ａおよび低耐圧ｐチャネルトランジスタ４４のｐ型ソース／ドレイン領域４４ａの各々に対応する所定領域に、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅをそれぞれ形成する。そして、１層目の層間絶縁膜２１の選択トランジスタ４１のソース領域と、低耐圧ｎチャネルトランジスタ４２の形成領域と、高耐圧トランジスタ４３の形成領域とに対応する領域上を覆うようにレジスト膜４９を形成する。その後、レジスト膜４９をマスクとして、ＢＦ２を注入エネルギー：約４０ｋｅＶ、ドーズ量：約２．０×１０１５ｃｍ−２の条件下でイオン注入する。これにより、低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃと、ｐ型不純物領域１５とが同時に形成される。このｐ型不純物領域１５とｎ型不純物領域１４とによりダイオードが形成される。
【００６４】
最後に、図２１に示すように、１層目の層間絶縁膜２１の選択トランジスタ４１のドレイン領域と、低耐圧ｐチャネルトランジスタ４４の形成領域とに対応する領域上を覆うようにレジスト膜５０を形成した後、レジスト膜５０をマスクとして、Ｐ（リン）を注入エネルギー：約２５ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、選択トランジスタ４１のソース領域と、低耐圧ｎチャネルトランジスタ４２のソース／ドレイン領域４２ａと、高耐圧トランジスタ４３のソース／ドレイン領域４３ａとの各々にｎ型コンタクト領域４１ｃ、４２ｄおよび４３ｄがそれぞれ形成される。この後、コンタクトホール２２、４２ｅ、４３ｅおよび４４ｅ内にプラグ２３を埋め込む。上記のようにして、図１４に示したような選択トランジスタ４１、低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４が形成される。
【００６５】
第１実施形態の第１の変形例による上記以外の製造プロセスは、上記第１実施形態による製造プロセスと同様である。
【００６６】
第１実施形態の第１の変形例では、上記のように、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂを選択トランジスタ４１のｎ型の不純物領域１４ｂの不純物濃度と同じ不純物濃度を有するように構成するとともに、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃを低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃの不純物濃度と同じ不純物濃度を有するように構成するとともに、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂを選択トランジスタ４１のｎ型の不純物領域１４ａの不純物濃度と同じ不純物濃度を有するように構成することによって、高耐圧トランジスタ４３のｎ型低濃度不純物領域４３ｂを選択トランジスタ４１の不純物領域１４ｂと同じ工程で形成することができるとともに、高耐圧トランジスタ４３のｎ型高濃度不純物領域４３ｃを低耐圧ｎチャネルトランジスタ４２のｎ型高濃度不純物領域４２ｃと同じ工程で形成することができる。また、低耐圧ｎチャネルトランジスタ４２のｎ型低濃度不純物領域４２ｂを選択トランジスタ４１の不純物領域１４ａと同じ工程で形成することができる。また、ダイオードを構成するｐ型不純物領域１５を低耐圧ｐチャネルトランジスタ４４のｐ型コンタクト領域４４ｃと同じ工程で形成することができる。これにより、メモリセルアレイに選択トランジスタ４１とダイオードとを形成する場合に、周辺回路の低耐圧ｎチャネルトランジスタ４２、高耐圧トランジスタ４３および低耐圧ｐチャネルトランジスタ４４と製造プロセスを一部共通化することができるので、選択トランジスタ４１およびダイオードを設けたとしてもそれほど製造プロセスが複雑化することがない。
【００６７】
なお、第１実施形態の第２の変形例として、図２２に示すように、選択トランジスタ４１のソース領域４１ｂ（１７）を低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａと同様に構成することも可能である。この場合、図１５に示した上記第１の変形例によるＰ（リン）のイオン注入工程において、選択トランジスタ４１のソース領域４１ｂ（１７）およびドレイン領域４１ａ（１４）の低濃度の不純物領域１７ａおよび１４ａ（図２２参照）と低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａのｎ型低濃度不純物領域４２ｂとを同様に形成する。そして、図１６に示した上記第１の変形例による工程において、選択トランジスタ４１のソース領域４１ｂ（１７）（図２２参照）の形成領域をレジスト膜で覆った状態でＰ（リン）のイオン注入を行う。これにより、選択トランジスタ４１の形成領域において、ソース／ドレイン領域４１ｂ（１７）（図２２参照）および４１ａの内、ドレイン領域４１ａに不純物領域１４ｂが形成される一方、ソース領域４１ｂ（１７）に不純物領域１４ｂは形成されない。その後、図１８に示した上記第１の変形例による工程において、選択トランジスタ４１のドレイン領域４１ａ（１４）の形成領域をレジスト膜で覆うとともに、ソース領域４１ｂ（１７）（図２２参照）の形成領域を開口した状態で、選択トランジスタ４１のソース領域４１ｂ（１７）の形成領域と低耐圧ｎチャネルトランジスタ４２のソース／ドレイン領域４２ａの形成領域とにＡｓを同様にイオン注入する。これにより、選択トランジスタ４１のソース領域４１ｂ（１７）に、低耐圧ｎチャネルトランジスタ４２のｎ型ソース／ドレイン領域４２ａのｎ型高濃度不純物領域４２ｃと同じ深さの高濃度の不純物領域１７ｂ（図２２参照）が形成される。第１実施形態の第２の変形例では、上記以外の製造プロセスは上記第１の変形例と同様にして、図２２に示した第２の変形例による選択トランジスタ４１を形成することができる。
【００６８】
（第２実施形態）
図２３は、本発明の第２実施形態によるＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構成を示した回路図である。図２４および図２５は、図２３に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）素子の構成を説明するための模式図である。図２６は、図２３に示した第２実施形態によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。図２７は、図２６に示した第２実施形態によるＭＲＡＭのメモリセルアレイの１５０−１５０線に沿った断面図であり、図２８は、図２６に示した第２実施形態によるＭＲＡＭのメモリセルアレイの２００−２００線に沿った断面図である。図２３〜図２８を参照して、本発明の第２実施形態によるＭＲＡＭの構成について説明する。この第２実施形態では、クロスポイント型のＭＲＡＭにおいて、選択トランジスタのドレイン領域と、メモリセルに含まれるダイオードのカソードとを共通の不純物領域で形成した例について説明する。
【００６９】
第２実施形態によるＭＲＡＭでは、図２３に示すように、メモリセルアレイ５６に配置された各メモリセル５９は、１つのダイオード６０と、１つのＴＭＲ素子６２とを備えている。また、ＴＭＲ素子６２の一方電極は、ダイオード５０のアノードに接続されているとともに、他方電極は、ビット線（ＢＬ）８に接続されている。第２実施形態によるＭＲＡＭの上記以外の回路構成は、上記第１実施形態によるマスクＲＯＭの回路構成と同様である。
【００７０】
また、ＴＭＲ素子６２は、図２４および図２５に示すように、薄い酸化膜（アルミナ）からなる非磁性層６２ａを磁性体からなるピン層６２ｂおよびフリー層６２ｃで挟んだ構成を有している。ピン層６２ｂは、磁気の向きが変化しにくい特性を有する磁性層によって構成されている。また、フリー層６２ｃは、磁気の向きが変化しやすい磁性層によって構成されている。また、ＴＭＲ素子６２は、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが同じ場合と異なる場合とで、ＴＭＲ素子６２を介して流れる電流の大きさが変化するように構成されている。すなわち、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが同じ場合には、ＴＭＲ素子６２の抵抗が小さくなることによりＴＭＲ素子６２を介して流れる電流Ｉ０（図２４参照）は大きくなる。一方、ピン層６２ｂの磁気の向きとフリー層６２ｃの磁気の向きとが異なる場合には、ＴＭＲ素子６２の抵抗が大きくなることによりＴＭＲ素子６２を介して流れる電流Ｉ１（図２５参照）は小さくなる。
【００７１】
また、第２実施形態によるＭＲＡＭのメモリセルアレイ５６では、図２６および図２７に示すように、ｐ型シリコン基板１３の上面に、Ｐ（リン）を含有するｎ型不純物領域６４が所定の間隔を隔てて複数形成されている。なお、このｎ型不純物領域６４は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域６４内には、Ｂ（ボロン）を含有するｐ型不純物領域６５が形成されている。また、ｐ型不純物領域６５とｎ型不純物領域６４とによって、ダイオード６０が構成されている。また、ｎ型不純物領域６４の延びる方向に沿ってｎ型不純物領域６４の両側には、図２７に示すように、選択トランジスタ６１が設けられている。
【００７２】
ここで、第２実施形態では、ｎ型不純物領域６４は、複数（８個）のダイオード６０のカソードおよび選択トランジスタ６１のドレイン領域６６として共通に用いられている。また、選択トランジスタ６１のｎ型ソース領域６７が、ｐ型シリコン基板１３の上面にｎ型不純物領域６４と所定の間隔を隔てて設けられている。また、ｎ型ソース領域６７には、１層目のプラグ２３をｎ型ソース領域６７に接続する際の接触抵抗を低減するためのｎ型コンタクト領域６７ｃが形成されている。また、ｎ型不純物領域６４とソース領域６７との間のチャネル領域上には、ゲート絶縁膜６８を介してポリシリコンからなるゲート電極６９が設けられている。
【００７３】
また、ビット線ＢＬの延びる方向に隣接する２つのｎ型不純物領域６４間には、図２６に示すように、シリコン酸化膜からなる素子分離絶縁膜７０が形成されている。この素子分離絶縁膜７０上には、ポリシリコンからなるワード線７が設けられている。なお、上記のゲート電極６９は、このワード線７と一体的に形成されている。また、ｐ型シリコン基板１３の上面上にワード線７を覆うように設けられた１層目の層間絶縁膜２１上には、図２６および図２８に示すように、Ａｌからなるワード線７の裏打ち配線７１がワード線７に対応して設けられている。この裏打ち配線７１は、所定の領域において、ワード線７とプラグ（図示せず）を介して接続されている。
【００７４】
また、１層目の層間絶縁膜２１上に設けられた２層目の層間絶縁膜２５上に、上記した構成を有するＴＭＲ素子６２が設けられている。このＴＭＲ素子６２のピン層６２ｂは、１層目のプラグ２３、接続層２４および２層目のプラグ２６を介してｐ型不純物領域６５（ダイオード６０のアノード）と接続されている。また、ＴＭＲ素子６２のフリー層６２ｃの上には、Ａｌからなるビット線８が形成されている。このビット線８は、ワード線７の裏打ち配線７１の延びる方向と直交する方向に延びるように形成されている。
【００７５】
第２実施形態によるＭＲＡＭの上記以外の構成は、上記第１実施形態によるマスクＲＯＭの構成と同様である。
【００７６】
次に、図２６を参照して、第２実施形態によるＭＲＡＭの動作について説明する。
【００７７】
第２実施形態によるＭＲＡＭにおいてデータを書き換える際には、ビット線８と、ワード線７の裏打ち配線７１とに、互いに直交する電流を流す。これにより、そのビット線８と裏打ち配線７１との交点にあるＴＭＲ素子６２のみのデータを書き換えることが可能である。具体的には、裏打ち配線７１と、ビット線８とに流れる各電流が磁界を発生するとともに、その２つの磁界の和（合成磁界）がＴＭＲ素子６２に働く。この合成磁界によってＴＭＲ素子６２のフリー層６２ｃの磁気の向きが反転する。これにより、ＴＭＲ素子６２の保持するデータが、たとえば、「１」から「０」に書き換えられる。また、第２実施形態によるＭＲＡＭからデータを読み出す際の動作としては、ＴＭＲ素子６２の抵抗変化によって流れる電流の変化に基づいてセンスアンプ４によりデータ「０」または「１」を判別する。これ以外の読み出し動作は、上記第１実施形態によるマスクＲＯＭの動作と同様である。
【００７８】
第２実施形態によるＭＲＡＭでは、上記のように、ダイオード１０上にＴＭＲ素子６２が設けられたＭＲＡＭにおいて、メモリセルサイズを小さくすることができるとともに、メモリセルアレイ領域の構造および製造プロセスを簡略化することができる。
【００７９】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００８０】
図２９は、第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。図３０は、図２９に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの２５０−２５０線に沿った断面図である。図３１は、図２９に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの３００−３００線に沿った断面図である。図２９〜図３１を参照して、第２実施形態の変形例によるＭＲＡＭの構成について説明する。
【００８１】
第２実施形態の変形例によるＭＲＡＭでは、上記第２実施形態によるＭＲＡＭと異なり、ＴＭＲ素子９２のピン層９２ｄに直接電流を流すことによりＴＭＲ素子９２のデータを書き換えるように構成されている。具体的には、図２９に示すように、ＴＭＲ素子９２は、２つに分割されたピン層９２ｂおよび９２ｄを有している。一方のピン層９２ｂは、図２９および図３０に示すように、プラグ２３を介してｐ型不純物領域６５（ダイオード６０のアノード）に接続されている。他方のピン層９２ｄは、図３１に示すように、ビット線８の延びる方向に対して直交する方向に延びるように形成されている。また、ピン層９２ｄは、所定の領域においてワード線７に接続されたプラグ（図示せず）と接続されている。なお、第２実施形態の変形例では、上記第２実施形態と異なり、ワード線７の裏打ち配線７１（図２６参照）は設けられていない。第２実施形態の変形例によるＭＲＡＭの上記以外の構成は、上記第２実施形態によるＭＲＡＭの構成と同様である。
【００８２】
次に、第２実施形態の変形例によるＭＲＡＭの動作について説明する。第２実施形態の変形例によるＭＲＡＭでは、データを書き換える際には、ビット線８と、ＴＭＲ素子９２の一方のピン層９２ｄとに、互いに直交する電流を流す。これにより、ビット線８とピン層９２ｄとに流れる各電流によって磁界が発生するとともに、その２つの磁界の合成磁界によって、フリー層９２ｃの磁気の向きが反転する。これにより、ＴＭＲ素子９２の保持するデータが、たとえば、「１」から「０」に書き換えられる。第２実施形態の変形例によるＭＲＡＭの上記以外の動作は、上記第２実施形態によるＭＲＡＭの動作と同様である。
【００８３】
第２実施形態の変形例では、上記のように、データを書き換える際にＴＭＲ素子９２のピン層９２ｄに電流を流すように構成することによって、フリー層９２ｃに近いピン層９２ｄにおいて磁界を発生させることができる。これにより、ピン層９２ｄに流す電流が小さい場合にも、フリー層９２ｃの磁気の向きを十分に反転させることができるので、ＴＭＲ素子９２のデータを小さい電流で効率良く書き換えることができる。
【００８４】
（第３実施形態）
図３２は、本発明の第３実施形態によるマスクＲＯＭの構成を示した平面レイアウト図である。図３３は、図３２に示した第３実施形態によるマスクＲＯＭの破線領域Ｄを拡大して示した拡大平面図である。次に、図３２および図３３を参照して、本発明の第３実施形態によるマスクＲＯＭの構成について説明する。
【００８５】
第３実施形態によるマスクＲＯＭでは、図３２および図３３に示すように、上記第１実施形態によるマスクＲＯＭと異なり、選択トランジスタ１１ａの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ａと交差する部分の近傍の領域は、平面的に見て、図１に示したメモリセル９の形成領域におけるｎ型不純物領域１１４の延びる方向に対して角度θ（約４０°以下）を有するように、斜め方向に延びるように配置されている。なお、ｎ型不純物領域１１４は、本発明の「第１不純物領域」の一例であり、ソース領域１１７は、本発明の「第２不純物領域」の一例である。また、選択トランジスタ１１ａの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ａと交差する部分の近傍の領域は、平面的に見て、選択トランジスタ１１ａのゲート電極１９ａが延びる斜め方向に対して逆の斜め方向に延びるように配置されている。これにより、第３実施形態によるマスクＲＯＭでは、図２に示した第１実施形態によるマスクＲＯＭと比べて、選択トランジスタ１１ａの形成領域におけるｎ型不純物領域１１４と、選択トランジスタ１１ａのゲート電極１９ａとがより深い角度で交差するように構成されている。
【００８６】
また、選択トランジスタ１１ｂの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ｂと交差する部分の近傍の領域は、平面的に見て、図１に示したメモリセル９の形成領域におけるｎ型不純物領域１１４の延びる方向に対して角度θ（約４０°以下）を有するように、斜め方向に延びるように配置されている。また、選択トランジスタ１１ｂの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ｂと交差する部分の近傍の領域は、平面的に見て、選択トランジスタ１１ｂのゲート電極１９ｂが延びる斜め方向に対して逆の斜め方向に延びるように配置されている。これにより、第３実施形態によるマスクＲＯＭでは、図２に示した第１実施形態によるマスクＲＯＭと比べて、選択トランジスタ１１ｂの形成領域におけるｎ型不純物領域１１４と、選択トランジスタ１１ｂのゲート電極１９ｂとがより深い角度で交差するように構成されている。
【００８７】
また、第３実施形態では、選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１１４およびソース領域１１７は、平面的に見て、ゲート電極１９ａ、接続部１９ｃおよびゲート電極１９ｂのＵ字形状と交差する逆Ｕ字形状を有するように配置されている。そして、接続部１９ｃのソース領域１１７とは反対側の端辺と、図１に示したメモリセル９の形成領域におけるｎ型不純物領域１１４のワード線７とは反対側の端辺とは、実質的に同一線上に配置されている。また、ソース領域１１７の接続部１９ｃとは反対側の端辺と、図１に示したメモリセル９の形成領域におけるワード線７のｎ型不純物領域１１４とは反対側の端辺とは、実質的に同一線上に配置されている。
【００８８】
第３実施形態によるマスクＲＯＭの上記以外の構成は、上記第１実施形によるマスクＲＯＭの構成と同様である。
【００８９】
第３実施形態では、上記のように、選択トランジスタ１１ａの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ａと交差する部分の近傍の領域を、平面的に見て、図１に示したメモリセル９の形成領域におけるｎ型不純物領域１１４の延びる方向に対して斜め方向に延びるように配置することによって、選択トランジスタ１１ａの形成領域におけるｎ型不純物領域１１４とゲート電極１９ａとが平面的に見て互いに斜め方向に傾いた状態で交差されるので、選択トランジスタ１１ａの形成領域におけるｎ型不純物領域１１４とゲート電極１９ａとをより深い角度で交差させることができる。また、選択トランジスタ１１ｂの形成領域におけるドレイン領域として機能するｎ型不純物領域１１４およびソース領域１１７のゲート電極１９ｂと交差する部分の近傍の領域を、平面的に見て、図１に示したメモリセル９の形成領域におけるｎ型不純物領域１１４の延びる方向に対して斜め方向に延びるように配置することによって、選択トランジスタ１１ｂの形成領域におけるｎ型不純物領域１１４とゲート電極１９ｂとが平面的に見て互いに斜め方向に傾いた状態で交差されるので、選択トランジスタ１１ｂの形成領域におけるｎ型不純物領域１１４とゲート電極１９ｂとをより深い角度で交差させることができる。上記のように、選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１１４とゲート電極１９ａおよび１９ｂとをより深い角度で交差させることができるので、選択トランジスタ１１ａおよび１１ｂの形成領域のワード線７の延びる方向に沿った長さ（図３２中の長さＬ）を小さくすることができる。このため、選択トランジスタを小さくすることができるので、その分、マスクＲＯＭの小型化をより図ることができる。
【００９０】
また、第３実施形態では、接続部１９ｃのソース領域１１７とは反対側の端辺と、メモリセル９の形成領域におけるｎ型不純物領域１１４のワード線７とは反対側の端辺とを、実質的に同一線上に配置するとともに、ソース領域１１７の接続部１９ｃとは反対側の端辺と、メモリセル９の形成領域におけるワード線７のｎ型不純物領域１１４とは反対側の端辺とを、実質的に同一線上に配置することによって、メモリセルアレイ６の外周部において、接続部１９ｃのソース領域１１７とは反対側の端辺が、メモリセル９の形成領域におけるｎ型不純物領域１１４よりも外側に突出するのを抑制することができるとともに、ソース領域１１７の接続部１９ｃとは反対側の端辺が、メモリセル９の形成領域におけるワード線７よりも外側に突出するのを抑制することができる。これにより、メモリセルアレイ６の外形が大きくなるのを抑制することができる。
【００９１】
第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００９２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９３】
たとえば、上記実施形態では、クロスポイント型のマスクＲＯＭやＭＲＡＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭやＭＲＡＭ以外のクロスポイント型のメモリやクロスポイント型以外のメモリに広く適用可能である。具体的には、上記第２実施形態では、抵抗変化を伴う素子としてＴＭＲ素子を用いたＭＲＡＭを例にとって説明したが、本発明はこれに限らず、抵抗変化を伴う素子としてＴＭＲ素子以外の素子を用いたメモリに本発明を適用してもよい。たとえば、熱によりアモルファス状態と結晶状態とに切り替わるのに伴って抵抗値が変化する素子を用いたＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）や、電圧パルスを印加することにより抵抗値が大幅に変化するＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子を用いたＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに本発明を適用してもよい。
【００９４】
また、上記第１実施形態では、ダイオードのカソードを構成するｎ型不純物領域１４を低濃度の不純物領域１４ａと不純物領域１４ａよりも少し高い不純物濃度を有する不純物領域１４ｂとによって構成したが、本発明はこれに限らず、ｎ型不純物領域１４の不純物領域１４ａと不純物領域１４ｂとが実質的に同じ不純物濃度を有するように構成してもよい。また、不純物領域１４ａのみによりｎ型不純物領域１４を構成するようにしてもよい。その場合、ｐ型不純物領域１５が不純物領域１４ａ内に形成されるようにイオン注入条件を設定するのが好ましい。また、上記実施形態および変形例のｐ型の領域とｎ型の領域との導電型を入れ替えてメモリを構成することも可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。
【図２】図１に示した第１実施形態によるマスクＲＯＭの構成を示した平面レイアウト図である。
【図３】図２に示した第１実施形態によるマスクＲＯＭの１００−１００線に沿った断面図である。
【図４】図２に示した第１実施形態によるマスクＲＯＭの破線領域Ａを拡大して示した拡大平面図である。
【図５】本発明の第１実施形態によるマスクＲＯＭの効果を説明するための回路図である。
【図６】本発明の第１実施形態によるマスクＲＯＭの効果を説明するための回路図である。
【図７】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの構成を説明するための断面図である。
【図１５】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１６】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１７】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１８】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図１９】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２０】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２１】本発明の第１実施形態の第１の変形例によるマスクＲＯＭの製造プロセスを説明するための断面図である。
【図２２】本発明の第１実施形態の第２の変形例によるマスクＲＯＭの構成を説明するための断面図である。
【図２３】本発明の第２実施形態によるＭＲＡＭの構成を示した回路図である。
【図２４】図２３に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ素子の構成を説明するための模式図である。
【図２５】図２３に示した第２実施形態によるＭＲＡＭに用いるＴＭＲ素子の構成を説明するための模式図である。
【図２６】図２３に示した第２実施形態によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。
【図２７】図２６に示した第２実施形態によるＭＲＡＭのメモリセルアレイの１５０−１５０線に沿った断面図である。
【図２８】図２６に示した第２実施形態によるＭＲＡＭのメモリセルアレイの２００−２００線に沿った断面図である。
【図２９】第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの構成を示した断面図である。
【図３０】図２９に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの２５０−２５０線に沿った断面図である。
【図３１】図２９に示した第２実施形態の変形例によるＭＲＡＭのメモリセルアレイの３００−３００線に沿った断面図である。
【図３２】本発明の第３実施形態によるマスクＲＯＭの構成を示した平面レイアウト図である。
【図３３】図３２に示した第３実施形態によるマスクＲＯＭの破線領域Ｄを拡大して示した拡大平面図である。
【図３４】従来の一例によるマスクＲＯＭの構成を示した平面レイアウト図である。
【図３５】図３４に示した従来の一例によるマスクＲＯＭの５００−５００線に沿った断面図である。
【符号の説明】
【００９６】
６  メモリセルアレイ
７  ワード線
８  ビット線
９  メモリセル
１０  ダイオード
１１  選択トランジスタ
１１ａ  選択トランジスタ（第１選択トランジスタ）
１１ｂ  選択トランジスタ（第２選択トランジスタ）
１２  ソース線
１３  ｐ型シリコン基板（半導体基板）
１４、１１４  ｎ型不純物領域（第１不純物領域）
１４ａ  不純物領域
１４ｂ  不純物領域
１５  ｐ型不純物領域
１７、１１７  ソース領域（第２不純物領域）
１７ａ  ｎ型低濃度不純物領域
１７ｂ  ｎ型高濃度不純物領域
１７ｃ  ｎ型コンタクト領域
１８  ゲート絶縁膜
１９  ゲート電極
１９ａ  ゲート電極（第１ゲート電極）
１９ｂ  ゲート電極（第２ゲート電極）
１９ｃ  接続部
２０  サイドウォールスペーサ
２１、２５、２９  層間絶縁膜
２２、２６、３０  コンタクトホール
２３、２７、３１  プラグ
２４、２８  接続層
４１  選択トランジスタ
４１ａ  ｎ型ソース／ドレイン領域
４１ｃ  ｎ型コンタクト領域
４２  低耐圧ｎチャネルトランジスタ
４２ａ  ｎ型ソース／ドレイン領域
４２ｂ  ｎ型低濃度不純物領域
４２ｃ  ｎ型高濃度不純物領域
４２ｄ  ｎ型コンタクト領域
４２ｅ  コンタクトホール
４３  高耐圧トランジスタ
４３ａ  ｎ型ソース／ドレイン領域
４３ｂ  ｎ型低濃度不純物領域
４３ｃ  ｎ型高濃度不純物領域
４３ｄ  ｎ型コンタクト領域
４３ｅ  コンタクトホール
４４  低耐圧ｐチャネルトランジスタ
４４ａ  ｐ型ソース／ドレイン領域
４４ｃ  ｐ型コンタクト領域
４４ｄ  ｎウェル
４４ｅ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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