(57)【要約】【課題】電流駆動能力の強化、低スタンバイ電流、内部電源電圧の安定、及び小型化を図り得る降圧回路を提供する。【解決手段】外部電源電圧ＶＤＤを所定の参照電圧Ｖｒｅｆ１に基づき降圧して内部電源電圧Ｖｉｎｔを生成する降圧回路１において、内部電源電圧Ｖｉｎｔに基づく電圧と参照電圧Ｖｒｅｆ１との電圧差に応じて駆動電圧Ｖｏｕｔ１を発生するオペアンプ１３と、同駆動電圧Ｖｏｕｔ１に応じた内部電源電圧Ｖｉｎｔを出力する駆動トランジスタＤＲＶ１とを有してなる負帰還回路と、内部電源電圧Ｖｉｎｔと参照電圧Ｖｒｅｆ１との電圧差が所定の範囲を超えているとき負帰還回路の応答速度を可変制御する制御信号ＩＳ１を生成するコントロール回路１５とを備えた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、
前記内部電源電圧に基づく電圧と前記参照電圧との電圧差に応じて駆動電圧を発生するオペアンプと、前記駆動電圧に応じた前記内部電源電圧を出力する駆動トランジスタと、を有してなる負帰還回路と、
前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記負帰還回路の応答速度を可変制御する制御信号を生成するコントロール回路と、
を備えることを特徴とする降圧回路。
【請求項２】
前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記負帰還回路の応答速度を可変制御する、
請求項１記載の降圧回路。
【請求項３】
前記負帰還回路の応答速度は、前記オペアンプに電流を供給する電流源の電流値を制御することにより可変制御される、
請求項１記載の降圧回路。
【請求項４】
前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記オペアンプに電流を供給する電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御する、
請求項１記載の降圧回路。
【請求項５】
前記電流源は、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源と、を並列に接続して構成される、
請求項３又は４記載の降圧回路。
【請求項６】
前記コントロール回路は、
前記参照電圧と前記内部電源電圧との電圧差を増幅して差動増幅電圧を発生する差動増幅回路と、
前記オペアンプの電流源の電流値を可変制御する前記制御信号を前記差動増幅電圧に基づいて発生するドライブ回路とを備える、
請求項３又は４記載の降圧回路。
【請求項７】
前記コントロール回路は、前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲を超えている状態から前記所定の範囲内にある状態に変化するときに前記制御信号を緩慢に変化させる、
請求項１乃至６のいずれか一項記載の降圧回路。
【請求項８】
前記駆動トランジスタは、ドレインを前記外部電源電圧に接続し、ソースを前記内部電源電圧に接続してなるＮＭＯＳトランジスタにより構成される、
請求項１乃至７のいずれか一項記載の降圧回路。
【請求項９】
弱反転領域で動作するトランジスタを電流源として有し、前記外部電源電圧に基づいて前記参照電圧を発生する参照電圧発生回路を備える、
請求項１乃至８のいずれか一項記載の降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、降圧回路にかかり、詳しくは、外部電源電圧を所定の電圧に降圧して内部回路用の電源電圧として供給する降圧回路に関する。
【背景技術】
【０００２】
近年、ＳＯＣ（System On a Chip）等の半導体装置は、高集積化、低消費電力化及び高速化がますます要請されている。このような半導体装置には、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源電圧（外部電源電圧）を降圧して内部回路に供給する動作電圧（内部電源電圧）を生成する降圧回路が用いられている。従来、このような降圧回路としては、例えば、図１２に示す構成のものが広く知られている。
【０００３】
図１２に示すように、降圧回路１００は、電圧入力電圧出力型の負帰還回路を基本回路としてなる定電圧回路であり、参照電圧発生回路１０１、オペアンプ１０２、オペアンプ１０２に定電流を供給する電流源１０３、駆動トランジスタＤＲＶ、電圧分割抵抗をなす抵抗Ｒ１，Ｒ２、出力調整回路１０４、位相補償回路１０５を備えて構成されている。なお、位相補償回路１０５は、例えば位相補償容量ＣＣにより構成されている。
【０００４】
駆動トランジスタＤＲＶは、例えばＰチャネル型ＭＯＳトランジスタにより構成されており、そのソースには外部電源電圧ＶＤＤが印加され、そのドレインには図示しない内部回路（降圧回路１００の負荷回路）の内部電源端子が接続されている。この駆動トランジスタＤＲＶのゲートとドレインとの間には位相補償回路１０５が接続されており、同駆動トランジスタＤＲＶのドレインには抵抗Ｒ１，Ｒ２が接地電位に対し直列に接続されている。
【０００５】
出力調整回路１０４は、例えばＮチャネル型ＭＯＳトランジスタよりなる３段のトランジスタＴＮ５１〜ＴＮ５３にてなり、これらを上記駆動トランジスタＤＲＶのドレインと接地電位との間に直列に接続して構成されている。この出力調整回路１０４は、降圧回路１００から出力される内部電源電圧Ｖｉｎｔを各トランジスタＴＮ１〜ＴＮ３の閾値をもとに調整するものである。
【０００６】
参照電圧発生回路１０１及びオペアンプ１０２は、外部電源電圧ＶＤＤを動作電源としており、オペアンプ１０２は、参照電圧発生回路１０１から発生される参照電圧Ｖｒｅｆと、内部電源電圧Ｖｉｎｔを抵抗Ｒ１，Ｒ２で抵抗分割して生じる接点Ａの電位との電圧差を増幅して出力する。このオペアンプ１０２の出力電圧は、上記駆動トランジスタＤＲＶのゲートに入力される。これにより、駆動トランジスタＤＲＶを通じて内部電源電圧Ｖｉｎｔが参照電圧Ｖｒｅｆと略同じ電圧となるよう生成される。
【０００７】
このような降圧回路１００において、オペアンプ１０２に定電流を流す電流源１０３は、内部回路の活性状態（アクティブ時）と待機状態（スタンバイ時）とを制御する外部からのコントロール信号ＣＥに基づいて、アクティブ時とスタンバイ時との間で可変されるようになっている。これにより、スタンバイ時には降圧回路１００の消費電流を低減させる一方、アクティブ時には動作レスポンス（応答速度）の高速化を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、ＬＳＩによるＳＯＣの実現と更なる機能拡張との要求に伴い、ＬＳＩは高速
動作、低消費電流、電源ノイズ耐性向上、内部電源搭載、そしてＩＰ（Intellectual Property ）コアのサイズ縮小が近年同時に進められている。降圧回路は１つのＩＰコアとしてみることも出来るが、電源機能を持つためシステムコアとしてより上位に位置付けられるのが普通である。そのため、降圧回路においては、１）高速動作に伴う負荷電流によく追従すること、２）降圧回路自身の消費電流の削減、３）ノイズ耐性を確保するためにクリーンな内部電源の生成、４）コンパクトであること、が求められる。
【０００９】
この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、前記４項目の開発ポイントに注視して、電流駆動能力の強化、低スタンバイ電流、内部電源電圧の安定、及び、小型化を目指した降圧回路を提供することにある。
【課題を解決するための手段】
【００１０】
以下、上記の目的を達成するための手段及びその作用について記載する。
【００１１】
請求項１に記載の発明では、外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、前記内部電源電圧に基づく電圧と前記参照電圧との電圧差に応じて駆動電圧を発生するオペアンプと、前記駆動電圧に応じた前記内部電源電圧を出力する駆動トランジスタと、を有してなる負帰還回路と、前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記負帰還回路の応答速度を可変制御する制御信号を生成するコントロール回路と、を備えることをその要旨としている。
【００１２】
この構成によれば、負帰還回路の動作に基づいて、内部電源電圧は参照電圧に略一致する電圧となるように生成される。この際、本構成では、参照電圧に対して内部電源電圧が所定の範囲を超えて変動していることがコントロール回路により検出されるときには、負帰還回路の応答速度が可変制御される。これにより、例えば、負荷電流（負荷回路の消費電流）が低下し、且つ内部電源電圧が参照電圧に対して所定の範囲内にあり安定しているときには、負帰還回路の応答速度を下げることで消費電流の低減を図る。一方、参照電圧に対して内部電源電圧が所定の範囲を超えて変動しているときには、負帰還回路の応答速度を上げることで動作レスポンスを最適化することができる。
【００１３】
請求項２に記載の発明では、請求項１に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記負帰還回路の応答速度を可変制御することをその要旨としている。
【００１４】
この構成によれば、アクティブ状態のときには、負帰還回路の応答速度が外部からのクロック信号に基づいて可変制御されることで、同アクティブ時における負帰還回路の動作レスポンスを向上させることができる。また、負荷回路の活性／非活性状態を制御する外部からのコントロール信号に替えて、このようなクロック信号に基づく制御とすることで、降圧回路が負荷回路の動作状態をある程度予測運転できるため、同アクティブ時における消費電流の低減も同時に図ることができる。
【００１５】
請求項３に記載の発明では、請求項１に記載の降圧回路において、前記負帰還回路の応答速度は、前記オペアンプに電流を供給する電流源の電流値を制御することにより可変制御されることをその要旨とする。
【００１６】
この構成によれば、オペアンプに電流を供給する電流源の電流値を制御することにより、オペアンプの応答速度を制御することができる。従って、容易に負帰還回路の応答速度を制御することができる。
【００１７】
請求項４に記載の発明では、請求項１に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記オペアンプに電流を供給する電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御することをその要旨としている。
【００１８】
この構成によれば、コントロール回路により準スタンバイ状態が検出されるときには、オペアンプの電流源の電流値がスタンバイ時と同じ電流値となるよう制御される。これにより、アクティブ状態であっても、準スタンバイ状態のときには消費電流を極力削減することができる。
【００１９】
請求項５に記載の発明では、請求項３又は４に記載の降圧回路おいて、前記電流源は、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源と、を並列に接続して構成されることをその要旨としている。
【００２０】
この構成によれば、内部電源電圧と参照電圧との電圧差が所定の範囲内にあるときには、オペアンプの電流源の電流値は弱反転動作するように制御されたトランジスタに流れる微少な電流値に制御される。一方、内部電源電圧と参照電圧との電圧差が所定の範囲を越えているときには、コントロール回路からの制御信号に基づいて第二電流源が活性され、オペアンプの電流源の電流値は第一及び第二電流源の電流値を総和した値に制御される。これにより、本構成では、オペアンプの電流源の電流値を内部電源電圧の電位変動に追従して可変制御することができる。
【００２１】
請求項６に記載の発明では、請求項３又は４に記載の降圧回路において、前記コントロール回路は、前記参照電圧と前記内部電源電圧との電圧差を増幅して差動増幅電圧を発生する差動増幅回路と、前記オペアンプの電流源の電流値を可変制御する前記制御信号を前記差動増幅電圧に基づいて発生するドライブ回路とを備えることをその要旨としている。
【００２２】
この構成によれば、コントロール回路は、差動増幅回路が参照電圧と内部電源電圧との電圧差に応じて発生する差動増幅電圧をもとに、オペアンプの電流源の電流値を制御する制御信号を発生する。
【００２３】
請求項７に記載の発明では、請求項１乃至６のいずれか一項に記載の降圧回路において、前記コントロール回路は、前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲を超えている状態から前記所定の範囲内にある状態に変化するときに前記制御信号を緩慢に変化させることをその要旨としている。
【００２４】
この構成によれば、内部電源電圧と参照電圧との電圧差が所定の範囲を超えている状態から該所定の範囲内にある状態に変化するときに制御信号を急峻に遷移させる（つまりは負帰還回路の応答速度を急激に低下させる）ことによる内部電源電圧の上昇変動を好適に抑制することができる。
【００２５】
請求項８に記載の発明では、請求項１乃至７のいずれか一項に記載の降圧回路において、前記駆動トランジスタは、ドレインを前記外部電源電圧に接続し、ソースを前記内部電源電圧に接続してなるＮＭＯＳトランジスタにより構成される、ことをその要旨としている。
【００２６】
この構成によれば、内部電源電圧が上昇するときにはそれに伴ってＮＭＯＳトランジスタ（駆動トランジスタ）のゲート電圧が低下することにより、該駆動トランジスタはドレ
イン電流を減少させるように動作する。なお、ＮＭＯＳトランジスタの基板バイアスを固定すれば、ソースと基板間の電位差を通じてもドレイン電流を減少させることができる。これにより、本構成では、内部電源電圧の電位変動に追従させて駆動トランジスタに流れる電流量を駆動トランジスタ自身でフィードバック制御させることができるため、負帰還回路の応答性を一段と向上させることができる。ちなみに、駆動能力の点からも、ＮＭＯＳトランジスタを採用する方がＰＭＯＳトランジスタを採用する場合に比べて素子サイズを小さく設定できる（同一サイズの場合にはＮＭＯＳトランジスタの方が大きな駆動能力を得られる）ので有利である。
【００２７】
請求項９に記載の発明では、請求項１乃至８のいずれか一項に記載の降圧回路において、弱反転領域で動作するトランジスタを電流源として有し、前記外部電源電圧に基づいて前記参照電圧を発生する参照電圧発生回路を備える、ことをその要旨としている。
【００２８】
この構成によれば、参照電圧発生回路を低消費電流で動作させることができる。これにより、降圧回路の更なる低消費電力化が図られる。
【発明の効果】
【００２９】
上記したように、この発明によれば、電流駆動能力の強化、低スタンバイ電流、内部電源電圧の安定、及び小型化を図り得る降圧回路を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、この発明を半導体装置に搭載される降圧回路に具体化した一実施の形態を図面に従って説明する。
【００３１】
図２に、本実施の形態の降圧回路１を搭載した半導体装置２の全体構成を示す。
【００３２】
半導体装置２は、本実施の形態においてはＳＲＡＭ（Static-RAM）を内部回路３とする半導体メモリとして構成されており、この半導体装置２には、外部からの電源電圧（以下「外部電源電圧」という）ＶＤＤを降圧して内部回路３に供給する電源電圧（以下「内部電源電圧」という）Ｖｉｎｔを生成する降圧回路１が搭載されている。このような半導体装置２においては、内部回路３は、降圧回路１側からみれば該降圧回路１の負荷回路として考えることができる。
【００３３】
図１に、この降圧回路１の概略構成を示す。なお、先に説明した図１２と同様の構成部分については同一符号を付して説明する。
【００３４】
降圧回路１は、バイアス電圧発生回路１１、参照電圧発生回路１２、オペアンプ１３、該オペアンプ１３の電流源１４、駆動トランジスタＤＲＶ１、抵抗Ｒ１，Ｒ２、コントロール回路１５、出力調整回路１６等を備えて構成されている。なお、本実施の形態においては、抵抗Ｒ１と抵抗Ｒ２とにより帰還回路１９が構成されている。
【００３５】
バイアス電圧発生回路１１は、参照電圧発生回路１２およびオペアンプ１３のバイアス電流値を決める制御電圧を発生する回路である。本実施の形態においては、バイアス電圧発生回路１１は、オペアンプ１３のバイアス電流値（具体的には電流源１４の電流値）を制御する第一制御電圧ＶＮと、参照電圧発生回路１２のバイアス電流値を制御する第二制御電圧ＶＰとを発生する。
【００３６】
参照電圧発生回路１２は、本降圧回路１により外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｉｎｔを生成する際の基準となる参照電圧を発生する回路である。本実施の形態においては、この参照電圧発生回路１２は、上記バイアス電圧発生回路１１により発生され
た第二制御電圧ＶＰをもとに、内部電源電圧Ｖｉｎｔの設定電圧とする第一参照電圧Ｖｒｅｆ１と、この第一参照電圧Ｖｒｅｆ１よりも高電位の第二参照電圧Ｖｒｅｆ２とを発生する。
【００３７】
オペアンプ１３は、２つの入力端に与えられる２つの入力電圧の差を増幅して出力する差動増幅器である。本実施の形態においては、オペアンプ１３は、一方の入力端に供給される参照電圧発生回路１２からの第一参照電圧Ｖｒｅｆ１と、他方の入力端に供給される内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂ（内部電源電圧Ｖｉｎｔを帰還回路１９の抵抗Ｒ１，Ｒ２により分圧した分圧電圧）との差を増幅して駆動電圧Ｖｏｕｔ１を発生させる。
【００３８】
電流源１４は、オペアンプ１３にバイアス電流を供給する回路である。なお、説明の便宜上、図１では、オペアンプ１３と電流源１４とを機能的に分けて示しているが、実際には、電流源１４は、オペアンプ１３の内部に設けられている。
【００３９】
先にも述べたように、この電流源１４には、バイアス電圧発生回路１１により発生された第一制御電圧ＶＮが供給される。この第一制御電圧ＶＮは、本実施の形態においては、半導体装置２のスタンバイ時（内部回路３の非活性状態）とアクティブ時（内部回路３の活性状態）とにおいて電流源１４に定常的に供給され、該電流源１４を構成するＭＯＳトランジスタ（後述する）を弱反転領域（サブスレッショルド領域ともいう）で動作させるよう制御する電圧である。
【００４０】
ここで、本実施の形態の電流源１４は、こうした第一制御電圧ＶＮによる制御に加えて、後述するコントロール回路１５により内部電源電圧Ｖｉｎｔに基づいて生成される、又は外部からのクロック信号ＣＬＫあるいは内部クロック信号ＱＰＣＢに基づいて生成される制御信号ＩＳ１により電流値が制御されるものとなっている。これにより、内部電源電圧Ｖｉｎｔ及び外部又は内部クロックの生起に応じて、オペアンプ１３のバイアス電流を動作レスポンスを最適化する必要十分量とするように制御している。
【００４１】
即ち、スタンバイ時には、電流源１４を構成するトランジスタを第一制御電圧ＶＮにより弱反転領域で動作させてオペアンプ１３の消費電流を極力削減する一方、アクティブ時には、電流源１４の電流値を制御信号ＩＳ１により制御してオペアンプ１３の動作レスポンスの最適化を図っている。これにより、降圧回路１は内部電源電圧Ｖｉｎｔの電位変動に柔軟に対応するものとなっている。
【００４２】
駆動トランジスタＤＲＶ１は、本実施の形態においては、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」と称す）、より詳しくは、チャネルドープ等によって低閾値特性を持つＮＭＯＳトランジスタにより構成されている。この駆動トランジスタＤＲＶ１のドレインには外部電源電圧ＶＤＤが印加され、そのソースには内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）が接続され、そのゲートにはオペアンプ１３からの駆動電圧Ｖｏｕｔ１が供給されている。そして、この駆動トランジスタＤＲＶ１のソースと接地電位との間に、帰還回路１９をなす抵抗Ｒ１，Ｒ２が直列に接続されて設けられており、これら抵抗Ｒ１，Ｒ２間の接続点の電位がオペアンプ１３の一方の入力端に内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂとして入力されるようになっている。なお、図示は省略しているが、この駆動トランジスタＤＲＶ１のバックゲートは接地電位に接続されている。
【００４３】
本実施の形態においては、オペアンプ１３と、駆動トランジスタＤＲＶ１と、帰還回路１９（本例では抵抗Ｒ１，Ｒ２で構成）とからなる負帰還回路によって、内部電源電圧を生成する第１のループが構成されている。そして、この第１のループにより第一参照電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂとが略一致するよう制御されることで、内部電源電圧Ｖｉｎ
ｔは帰還回路１９の特性を介して上記第一参照電圧Ｖｒｅｆ１に連関したレベルに制御され安定するようになる。なお、この負帰還回路の制御ループ（第１のループ）に加えて、後述するコントロール回路１５により内部電源電圧Ｖｉｎｔの第一参照電圧Ｖｒｅｆ１に対する所定の範囲を超える下方変動が検出されるときには、オペアンプ１３の出力（駆動電圧Ｖｏｕｔ１）から、駆動トランジスタＤＲＶ１、コントロール回路１５、電流源１４を経由して同オペアンプ１３に帰還入力される第２のループも動作する。また、後述するように、上記駆動トランジスタＤＲＶ１は、内部電源電圧Ｖｉｎｔの変化に応じて、ソース・ドレイン間電流Ｉｄｓを制御する負帰還として機能する。
【００４４】
なお、本実施の形態においては、オペアンプ１３の電流源１４を制御することで負帰還回路の応答速度を可変制御しているが、負帰還回路の応答速度を可変制御する方法はこれに限らない。例えば、駆動トランジスタＤＲＶ１（ＮＭＯＳ）よりも閾値電圧の低い駆動トランジスタＤＲＶ１ａ（図示略）を別途用意する。そして、負帰還回路に対し高い応答速度が求められる場合は、駆動トランジスタＤＲＶ１ａにより駆動トランジスタＤＲＶ１を代替する。通常、同じ駆動能力に合わせて設計をする場合においては、閾値電圧の低い駆動トランジスタＤＲＶ１ａは駆動トランジスタＤＲＶ１よりもコンパクトに設計できるため、ゲート容量の削減効果によって負帰還回路の応答速度を向上させることができる。この場合、駆動トランジスタＤＲＶ１と駆動トランジスタＤＲＶ１ａとの切替を制御信号ＩＳ１で行ってもよい。
【００４５】
コントロール回路１５は、本降圧回路１により生成される内部電源電圧Ｖｉｎｔの電位を検出し、該検出した電位に基づいて電流源１４の電流値（即ちオペアンプ１３の電流値）を制御する回路である。本実施の形態においては、このコントロール回路１５は、参照電圧発生回路１２により発生された第一及び第二参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２と内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂとに基づいて、電流源１４の電流値を制御する制御信号ＩＳ１を生成する。
【００４６】
なお、図１に示すように、本実施の形態の降圧回路１には、上記参照電圧発生回路１２により発生された第二参照電圧Ｖｒｅｆ２を擾乱させずに出力する増幅率「１」のバッファ回路１７が設けられており、コントロール回路１５には、同第二参照電圧Ｖｒｅｆ２が上記バッファ回路１７を通じて供給されるようになっている。以下、本明細書中において、上記バッファ回路１７を通じてコントロール回路１５に供給される第二参照電圧については、それを「Ｖｒｅｆ２Ａ」にて記載する。ちなみにバッファ回路１７に定電流を供給する電流源１８は、上記バイアス電圧発生回路１１からの第一制御電圧ＶＮにより弱反転動作するＭＯＳトランジスタにて構成されており、これによりバッファ回路１７も低消費電流で動作するものとなっている。
【００４７】
出力調整回路１６は、先に説明した図１２と同様、例えばＮＭＯＳトランジスタにてなる３段のトランジスタＴＮ５１〜ＴＮ５３をトランジスタＤＲＶ１のソースと接地電位との間に直列に接続して構成されている。この出力調整回路１６は、本降圧回路１より出力される内部電源電圧Ｖｉｎｔが所定のレベルを超えて上昇しないように監視する。具体的には、内部電源電圧Ｖｉｎｔ＜第一参照電圧＋α（但しα＞０）の条件下では、各トランジスタＴＮ５１〜ＴＮ５３に電流が流れないように、一方、そうでないときには内部電源電圧Ｖｉｎｔの余剰電荷を放電させるように、各トランジスタＴＮ５１〜ＴＮ５３の閾値電圧又はサイズを設定する。
【００４８】
次に、上記降圧回路１を構成する各回路の詳細構成について説明する。
【００４９】
まず、図３を参照して、バイアス電圧発生回路１１の構成を説明する。
【００５０】
バイアス電圧発生回路１１は、２つのカレントミラー回路と電流源とから構成されている。具体的には、第一カレントミラー回路を構成する一対のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、第二カレントミラー回路を構成する一対のＮＭＯＳトランジスタＴＮ１，ＴＮ２と、電流源を構成する前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１とにより構成されている。
【００５１】
トランジスタＴＰ１，ＴＰ２のソースは外部電源電圧ＶＤＤに接続され、それらのゲートは互いに接続されるとともにトランジスタＴＰ１のドレインに接続されている。また、トランジスタＴＰ１，ＴＰ２のドレインはそれぞれトランジスタＴＮ１，ＴＮ２のドレインに接続されており、それらトランジスタＴＮ１，ＴＮ２のゲートは互いに接続されるとともにトランジスタＴＮ２のドレインに接続されている。即ち、第一カレントミラー回路と第二カレントミラー回路とは、互いの出力電流がそれぞれ入力電流として与えられるように接続されている。そして、トランジスタＴＮ１のソースは電流源をなすトランジスタＴＮＤ１を介して接地電位に接続され、トランジスタＴＮ２のソースは接地電位に接続されている。トランジスタＴＮＤ１は、そのソースとそのゲートとが互いに接続されて設けられている。
【００５２】
このように構成されたバイアス電圧発生回路１１では、トランジスタＴＰ１，ＴＮ１の接続点の電位（第一カレントミラー回路の入力電位）が第二制御電圧ＶＰとして出力され、トランジスタＴＰ２，ＴＮ２の接続点の電位が第一制御電圧ＶＮとして出力されるようになっている。
【００５３】
ここで、本実施の形態においては、このバイアス電圧発生回路１１の電流源を前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１を用いて、そのゲート電圧Ｖｇｓ＝０とするように構成している。ゲート電圧Ｖｇｓ＝０でトランジスタＴＮＤ１が弱反転領域で動作するように設定すれば、外部電源電圧ＶＤＤに依存しない一定電流を発生する電流源として機能するだけでなく、そのドレイン電流（Ｉｄｓ）は絶対温度Ｔのほぼ０．５乗に比例した温度依存を示し実用上極めて安定性のよい特性を示す。さらに、ソース・ドレイン間電圧（Ｖｄｓ）を極めて小さくとれるので、バイアス電圧発生回路１１が正常に動作する外部電源電圧ＶＤＤの下限をＣＭＯＳ回路の理論限界（Ｖｔｎ−Ｖｔｐ；エンハンスメント型Ｎ／ＰＭＯＳの閾値）まで低くできる。つまり、降圧回路１は、非常に広い外部電源電圧ＶＤＤに対応可能となる。
【００５４】
一方、ゲート電圧Ｖｇｓ＝０でトランジスタＴＮＤ１が強反転の線形領域で動作するように同トランジスタＴＮＤ１の閾値電圧を十分低く設定しても、外部電源電圧ＶＤＤに依存しない一定電流を発生する電流源として機能する。そして、その素子サイズを調整してトランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）を下げていくと、やがてトランジスタＴＮ１，ＴＮ２が弱反転領域で動作するようになり、ドレイン電流（Ｉｄｓ）は絶対温度Ｔのほぼ−０．５乗に比例した温度依存を示す。よって、高温になるほど消費電流が削減できる技術を提供するとともに、実用上も極めて安定性のよい特性を示す。
【００５５】
プロセス変動に対してドレイン電流（Ｉｄｓ）はトランジスタＴＮＤ１の閾値（Ｖｔ）のみに依存するので、製造工程の視点からは同トランジスタＴＮＤ１の閾値（Ｖｔ）だけの管理で済むので実際的といえる。トランジスタＴＮＤ１が弱反転領域で動作するときはドレイン電流（Ｉｄｓ）は閾値（Ｖｔ）の指数に、強反転領域で動作するときはドレイン電流（Ｉｄｓ）は閾値（Ｖｔ）の１乗に比例する。従って、プロセス変動の視点からは、トランジスタＴＮＤ１は強反転の線形領域で動作させる方が有利となる。
【００５６】
次に、図４を参照して参照電圧発生回路１２の構成を説明する。
【００５７】
参照電圧発生回路１２は、電流源３１，３２とＰＭＯＳトランジスタＴＰ３〜ＴＰ６とから構成されている。
【００５８】
電流源３１，３２は、本実施の形態においてはそれぞれＰＭＯＳトランジスタにより構成されており、電流源３１は、各ダイオード接続されてなるトランジスタＴＰ３〜ＴＰ５を介して接地電位に接続され、電流源３２は、トランジスタＴＰ６を介して接地電位に接続されている。そして、電流源３１とトランジスタＴＰ３との接続点の電位、具体的には、接地電位からの各トランジスタＴＰ３〜ＴＰ５の各｜Ｖｇｓ｜（ゲート・ソース間電圧の絶対値）の合計電位が第一参照電圧Ｖｒｅｆ１として出力されるようになっている。また、この第一参照電圧Ｖｒｅｆ１はトランジスタＴＰ６のゲートに供給され、トランジスタＴＰ６と電流源３２との接続点の電位が第二参照電圧Ｖｒｅｆ２として出力されるようになっている。
【００５９】
このように構成された参照電圧発生回路１２では、第一及び第二参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２は、図５に示すように、半導体装置２の推奨動作電源電圧の範囲においてＶｒｅｆ２＞Ｖｒｅｆ１となるよう生成される。
【００６０】
ここで、本実施の形態においては、参照電圧発生回路１２の各電流源３１，３２をなすＰＭＯＳトランジスタは上記バイアス電圧発生回路１１にて発生された第二制御電圧ＶＰによりそれぞれ弱反転動作するよう制御される。これにより、参照電圧発生回路１２は、スタンバイ時及びアクティブ時を問わず低消費電流で動作するものとなっている。
【００６１】
次に、図６（ａ）を参照して、オペアンプ１３の構成を説明する。
【００６２】
図６（ａ）に示すように、オペアンプ１３は、負荷としてのカレントミラー回路をなす一対のＰＭＯＳトランジスタＴＰ８，ＴＰ９と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ３，ＴＮ４と、電流源１４とから構成されている。
【００６３】
トランジスタＴＰ８，ＴＰ９のソースは外部電源電圧ＶＤＤに接続され、それらのゲートは互いに接続されるとともにトランジスタＴＰ８のドレインに接続されている。また、トランジスタＴＰ８，ＴＰ９のドレインはそれぞれトランジスタＴＮ３，ＴＮ４のドレインに接続されており、それらトランジスタＴＮ３，ＴＮ４のソースは電流源１４を介して接地電位に接続されている。そして、トランジスタＴＮ３のゲートに第一参照電圧Ｖｒｅｆ１が供給され、トランジスタＴＮ４のゲートに内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂが供給され、これら第一参照電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂとの差を増幅した電圧がトランジスタＴＰ９，ＴＮ４の接続点より駆動電圧Ｖｏｕｔ１として出力されるようになっている。
【００６４】
ここで、本実施の形態においては、上記カレントミラー回路をなす一対のトランジスタＴＰ８，ＴＰ９の素子サイズ比を入力側のトランジスタＴＰ８と出力側のトランジスタＴＰ９とで１：ｘ（ｘ＞１）に設定してそれらの電流駆動能力を互いに異ならせることで、オペアンプ１３を電気的に非対称特性を有するように構成している。こうした構成では、各トランジスタＴＰ８，ＴＰ９の電流駆動能力を同じ（即ち素子サイズ比を１：１）にする場合に比べてオペアンプ１３の増幅率は低下するものの、その発振を好適に抑制することが可能となる。このことは、負帰還回路において、従来の降圧回路１００では必要としていた位相補償回路１０５（図１２参照）を本降圧回路１では削除可能とすることに大きく寄与するものとなる。
【００６５】
図７に示すように、まず、駆動トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタ（図中、Ｄ−ＮＭＯＳにて示す）により構成したことにより、同トランジスタＤ
ＲＶ１をエンハンスメント型のＮＭＯＳトランジスタ（図中、Ｅ−ＮＭＯＳにて示す）により構成した場合に比べてより低いゲート電圧Ｖｇｓでも大きなドレイン電流Ｉｄを得ることが可能となる。即ち、駆動トランジスタＤＲＶ１の電流駆動能力を向上させることができるだけでなく、同一の電流駆動能力を得る場合においては上記駆動トランジスタＤＲＶ１の素子サイズを小さくして、同トランジスタＤＲＶ１の寄生容量を小さくすることができる。つまりは、駆動トランジスタＤＲＶ１のスイッチング速度を高速化させることができる。その結果、オペアンプ１３により駆動される駆動トランジスタＤＲＶ１のゲート制御性（トランジスタのスイッチング速度）を向上させ、負帰還回路の応答性（フィードバック速度）を向上させることが可能となる。
【００６６】
このように本実施の形態においては、オペアンプ１３の増幅率を下げることによる効果と、駆動トランジスタＤＲＶ１のサイズ縮小による効果である高速フィードバック制御とが従来必要としていた位相補償回路１０５（図１２）をなくしても十分な位相補償を実現することを可能とし、それにより負帰還回路の動作安定化を図っている。
【００６７】
なお、トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタ（Ｄ−ＮＭＯＳ）に替えて通常のエンハンスメント型のＮＭＯＳトランジスタ（Ｅ−ＮＭＯＳ）により構成しても以下の効果が得られる。
【００６８】
即ち、ＮＭＯＳトランジスタを用い、そのソースを内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）に接続して上記トランジスタＤＲＶ１を構成すれば、例えば、内部電源電圧Ｖｉｎｔが上昇するときには、それに伴いゲート電圧Ｖｇｓが低下することにより、同トランジスタＤＲＶ１はドレイン電流Ｉｄを減少させるように動作する。また、こうして内部電源電圧Ｖｉｎｔが上昇するときには、上記トランジスタＤＲＶ１のソース−バックゲート間電圧Ｖｂｓが上昇することにより、同トランジスタＤＲＶ１は先と同様にドレイン電流Ｉｄを減少させるように動作する。ちなみに、Ｄ−ＮＭＯＳではＥ−ＮＭＯＳに比べて一段と出力抵抗を低く設計できるため、定電圧源としては良好な特性を示すことになる。即ち、こうした構成では、内部電源電圧Ｖｉｎｔの電位変動に追従して、上記トランジスタＤＲＶ１に流れる電流量を自身でフィードバック制御する構成とすることができる。こうした点からも、ＮＭＯＳトランジスタにより駆動トランジスタＤＲＶ１を構成すれば、それをＰＭＯＳトランジスタにより構成する場合に比べてフィードバックの応答性を向上させることができる。
【００６９】
次に、図６（ｂ）を参照して、上記オペアンプ１３の電流源１４の構成を説明する。
【００７０】
図６（ｂ）に示すように、電流源１４は、具体的には、第一電流源３５と第二電流源３６とを並列に接続して構成されている。
【００７１】
第一電流源３５は、本実施の形態においてはＮＭＯＳトランジスタＴＮ７により構成されており、このトランジスタＴＮ７のゲートには、バイアス電圧発生回路１１により発生された第一制御電圧ＶＮが半導体装置２のスタンバイ時とアクティブ時とにおいて定常的に供給される。この際、上記したように、トランジスタＴＮ７は第一制御電圧ＶＮにより弱反転動作するように制御される。従って、第一電流源３５の電流値（ドレイン電流）は微少電流値に制御される。
【００７２】
一方、第二電流源３６は、スイッチ素子３７と、それに直列に接続されてなる前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２とから構成されている。なお、実質的には、トランジスタＴＮＤ２が第二電流源３６として動作するものとなっている。スイッチ素子３７は、本実施の形態においてはＮＭＯＳトランジスタにより構成されており、上記コントロール回路１５からの制御信号ＩＳ１に基づいて導通制御される。トランジスタＴＮＤ２は
、そのゲートとそのソースとが互いに接続され、そのソースが接地電位に接続され、そのドレインがスイッチ素子３７に接続されて構成されている。前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２のソース・ドレイン間電圧Ｖｄｓが適当な範囲に設定される限り、同トランジスタＴＮＤ２はゲート電圧（ゲート・ソース間電圧）Ｖｇｓ＝０において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を駆動する付加回路等を不要とした簡素な構成とすることができる。
【００７３】
この第二電流源３６は、上記制御信号ＩＳ１によりスイッチ素子３７がオンされるとき、トランジスタＴＮＤ２に流れる一定電流を同スイッチ素子３７を介してオペアンプ１３に供給する。ちなみに、ＮＭＯＳトランジスタＴＮＤ２に流れる電流値は、上記弱反転動作するトランジスタＴＮ７に流れる電流値よりも遙かに大きな電流値に設定される。
【００７４】
このように、電流源１４は、スタンバイ時には微少電流値に制御された第一電流源３５からの定電流をオペアンプ１３に供給する一方、アクティブ時には同第一電流源３５からの定電流に加えて、更に第二電流源３６からの定電流をオペアンプ１３に供給するようになっている。
【００７５】
なお、図示は割愛しているが、上記バッファ回路１７の電流源１８は、先に説明した第一電流源３５と同様ＮＭＯＳトランジスタにより構成されており、このＮＭＯＳトランジスタも上記第一制御電圧ＶＮにより弱反転動作するものとなっている。これにより、バッファ回路１７も低消費電流で動作させるようにしている。
【００７６】
次に、図８〜図１０を参照して、コントロール回路１５の構成を説明する。
【００７７】
図８に示すように、コントロール回路１５は、差動増幅回路４１と、ドライブ回路４２と、波形整形回路４３とを備えて構成されている。
【００７８】
差動増幅回路４１には、活性信号ＳＬＥＥＰの他、第一参照電圧Ｖｒｅｆ１と、第二参照電圧Ｖｒｅｆ２Ａと、内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂと、ドライブ回路４２より出力される制御信号ＩＳ１とが入力される。そして、詳しくは図９にて説明するように、この差動増幅回路４１は、第二参照電圧Ｖｒｅｆ２Ａを動作電源とする第一差動増幅器と、外部電源電圧ＶＤＤを動作電源とする第二差動増幅器とにより、内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂと第一参照電圧Ｖｒｅｆ１との電圧差を増幅して差動増幅電圧ＯＵＴ１を出力するものとなっている。
【００７９】
波形整形回路４３は、半導体装置２のアクティブ時とスタンバイ時とを制御する外部からのコントロール信号／ＣＥ（／は否定の意）と、半導体装置２の内部回路３で生成された内部クロック信号ＱＰＣＢとに基づいて、上記差動増幅回路４１の出力波形（差動増幅電圧ＯＵＴ１）を所定のＨレベルの電位に設定する回路である。これにより、波形整形回路４３の出力と差動増幅回路４１の出力とのワイヤードＯＲにより差動増幅電圧ＯＵＴ１がドライブされる。
【００８０】
また、この波形整形回路４３は、上記コントロール信号／ＣＥと内部クロック信号ＱＰＣＢとに基づいて、コントロール回路１５の動作を制御するクロック信号ＱＰＣＢ２を生成する。なお、本実施の形態では、内部回路３（ＳＲＡＭ）が非同期型メモリの場合を想定しており、該ＳＲＡＭ内部で生成された内部クロック信号ＱＰＣＢを波形整形回路４３に供給する構成としているが、内部回路３が同期型メモリである場合等、半導体装置２の動作を外部からのクロック信号ＣＬＫ（システムクロック）に同期して制御させる場合には、内部クロック信号ＱＰＣＢに替えてこのシステムクロックを供給する構成としてもよ
い。
【００８１】
ドライブ回路４２は、波形整形回路４３からのクロック信号ＱＰＣＢ２と差動増幅回路４１からの差動増幅電圧ＯＵＴ１とに基づいて、上記電流源１４の電流値を制御する制御信号ＩＳ１を生成する。
【００８２】
図９に、上記差動増幅回路４１の詳細な回路構成を示す。
【００８３】
上記したように、この差動増幅回路４１の基本構成は、第二参照電圧Ｖｒｅｆ２ＡをＤＣ動作電源とする第一差動増幅器５１と、外部電源電圧ＶＤＤを動作電源とする第二差動増幅器５２とを接続した構成となっている。
【００８４】
第一差動増幅器５１は、本実施の形態においては、差動対トランジスタをなす一対のＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と、各ダイオード接続されてなる４つのＮＭＯＳトランジスタＴＮ８，ＴＮ９及びＮＭＯＳトランジスタＴＮ１０，ＴＮ１１とから構成されており、上記一対のトランジスタＴＰ１２，ＴＰ１３の各ソースに第二参照電圧Ｖｒｅｆ２Ａが供給されている。そして、この第一差動増幅器５１は、上記一対のトランジスタＴＰ１２，ＴＰ１３の各ゲートに入力される第一参照電圧Ｖｒｅｆ１と内部電源電圧Ｖｉｎｔの帰還電圧Ｖｆｂとの差を増幅して、トランジスタＴＰ１２，ＴＮ８の接続点（ノードＮ１）の電位、及びトランジスタＴＰ１３，ＴＮ１０の接続点（ノードＮ２）の電位を第二差動増幅器５２に差動入力として与える。
【００８５】
第二差動増幅器５２は、本実施の形態においては、カレントミラー回路をなす一対のＰＭＯＳトランジスタＴＰ１４，ＴＰ１５と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ１２，ＴＮ１３と、ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５とから構成されている。なお、上記トランジスタＴＮ１４，ＴＮ１５の各ゲートは、第一差動増幅器５１を構成するトランジスタＴＮ８，ＴＮ９の接続点、及びトランジスタＴＮ１０，ＴＮ１１の接続点にそれぞれ接続されている。
【００８６】
この第二差動増幅器５２において、上記カレントミラー回路をなす一対のトランジスタＴＰ１４，ＴＰ１５の各ソースと外部電源電圧ＶＤＤとの間には、ＰＭＯＳトランジスタＴＰ１６，ＴＰ１７，ＴＰ１８の直列接続回路とＰＭＯＳトランジスタＴＰ１９，ＴＰ２０，ＴＰ２１の直列接続回路とが並列に接続されている。ドライブ回路４２からの制御信号ＩＳ１がＬレベルの時はトランジスタＴＰ１９，ＴＰ２０，ＴＰ２１の経路でトランジスタＴＰ２０，ＴＰ２１の閾値だけ外部電源電圧ＶＤＤより降圧した電圧が、また、制御信号ＩＳ１がＨレベルの時はトランジスタＴＰ１６，ＴＰ１７，ＴＰ１８の経路で外部電源電圧ＶＤＤのフルレベルがトランジスタＴＰ１４，ＴＰ１５に印加される。ちなみに、制御信号ＩＳ１がＨレベルの時は、トランジスタＴＰ１６はインバータ回路ＩＮＶ１による同制御信号ＩＳ１の反転信号で、トランジスタＴＰ１７は接地電位で、また、トランジスタＴＰ１８は活性信号ＳＬＥＥＰでゲートされる。トランジスタＴＰ１７は外部電源電圧ＶＤＤの瞬間的な変動の影響による回路誤動作を抑制するために、トランジスタＴＰ１８は活性信号ＳＬＥＥＰにより回路動作を禁止するために設けられている。必要に応じて活性信号ＳＬＥＥＰは接地電位に接続してもよい。
【００８７】
また、この第二差動増幅器５２において、上記差動対トランジスタをなす一対のトランジスタＴＮ１２，ＴＮ１３のソースは、ＮＭＯＳトランジスタＴＮ１６及び前記低閾値特性のＮＭＯＳトランジスタＴＮＤ３を介して接地電位に接続されている。ここで、トランジスタＴＮ１６のゲートには上記ドライブ回路４２から出力される制御信号ＩＳ１がインバータ回路ＩＮＶ１，ＩＮＶ２を介して供給される。
【００８８】
トランジスタＴＮ９とトランジスタＴＮ１４、及びトランジスタＴＮ１１とトランジスタＴＮ１５はそれぞれカレントミラーの関係にあるため、制御信号ＩＳ１がＬレベルであると、第二差動増幅器５２はトランジスタＴＮ１４，ＴＮ１５により第一差動増幅器５１のバイアス電流に比例するバイアス電流の供給を受けるが、制御信号ＩＳ１がＨレベルになると、トランジスタＴＮＤ３（定電流源）からのバイアス電流も加味される。本実施の形態においては、第一差動増幅器５１のトランジスタＴＰ１２は常時弱反転動作し、トランジスタＴＰ１３は、内部電源電圧Ｖｉｎｔが第一参照電圧Ｖｒｅｆ１に対して所定の範囲を超えて下方変動しない限り弱反転動作するので、内部電源電圧Ｖｉｎｔが所定のレベルに安定する限り、差動増幅回路４１全体としては低電流でバイアスされる。
【００８９】
一方、内部電源電圧Ｖｉｎｔが第一参照電圧Ｖｒｅｆ１に対して所定の範囲を超えて下方変動すると、トランジスタＴＰ１３のドレイン電流が増し、第一及び第二差動増幅器５１，５２のバイアス電流が増すことにより差動増幅回路４１のレスポンスが向上する。さらに、トランジスタＴＮＤ３（定電流源）からのバイアス電流をトランジスタＴＮ１４，ＴＮ１５からのバイアス電流よりも大きく設定すれば、制御信号ＩＳ１がＨレベルになると、第二差動増幅器５２のレスポンスがさらに向上する。その後、制御信号ＩＳ１がＬレベルになると、トランジスタＴＮＤ３からのバイアス電流の供給が止まり第二差動増幅器５２のバイアス電流が下がるとともにレスポンスも下がる。
【００９０】
このように構成された第二差動増幅器５２は、第一差動増幅器５１のノードＮ１，Ｎ２間の電圧差を増幅して差動増幅電圧ＯＵＴ１として出力する。
【００９１】
図１０に、ドライブ回路４２の詳細な回路構成を示す。
【００９２】
ドライブ回路４２は、一方の入力端に上記差動増幅回路４１より出力される差動増幅電圧ＯＵＴ１をインバータ回路ＩＮＶ３〜ＩＮＶ５を介して入力し、他方の入力端に上記波形整形回路４３より出力されるクロック信号ＱＰＣＢ２を入力する２入力ＮＡＮＤゲート６１を有している。このドライブ回路４２は、半導体装置２のアクティブ時にはクロック信号ＱＰＣＢ２の立下がりに同期して動作し、上記ＮＡＮＤゲート６１の出力端から制御信号ＩＳ１を出力する。
【００９３】
詳述すると、ドライブ回路４２は、アクティブ時には上記電流源１４（図６（ｂ）参照）に設けられた第二電流源３６を活性させるべく、クロック信号ＱＰＣＢ２の立下がりに応答してスイッチ素子３７をオンさせるＨレベルの制御信号ＩＳ１を出力する。そして、その後、第一参照電圧Ｖｒｅｆ１と内部電源電圧Ｖｉｎｔとの電圧差が所定の範囲内にあることを検出する（具体的には、差動増幅電圧ＯＵＴ１のレベルがインバータ回路ＩＮＶ５の出力をＨレベルにするに足りるレベルに達する）と、制御信号ＩＳ１をＬレベルにするようになっている。
【００９４】
ここで、上記アクティブ時において第一参照電圧Ｖｒｅｆ１と内部電源電圧Ｖｉｎｔとの電圧差が所定の範囲内にあるときは、駆動トランジスタＤＲＶ１の供給電流と内部回路３の負荷電流（内部回路３の消費電流）との間でバランスがとれているときである。
【００９５】
低い負荷電流においてバランスがとれているときは内部回路３が外部からのコントロール信号／ＣＥによりスタンバイ状態にモード設定されている状態のときか、或いは、コントロール信号／ＣＥによりアクティブ状態にモード設定されている状態であっても内部回路３がデータ処理動作を終了している状態（準スタンバイ状態）のときである。準スタンバイ状態の検知は、ドライブ回路４２を構成するインバータ回路ＩＮＶ５の出力がＨレベルになるに足りる入力レベルを差動増幅電圧ＯＵＴ１が満たすときである。準スタンバイ状態が検知されると、直ちに制御信号ＩＳ１はＬレベルになり、電流源１４を構成するス
イッチ素子３７を開放（オフ）して余分な消費電流を抑える。これにより、準スタンバイ状態であってもコントロール信号／ＣＥで規定されたスタンバイ状態と同じ低消費電流で状態設定された半導体装置２が実現される。
【００９６】
一方、高い負荷電流においてバランスがとれているときは内部回路３がデータ処理動作を続行している期間である。この場合、内部回路３のデータ処理動作が終了する最長期間ｔＭＡＸ以上の期間ｔＲＥＴにおいて制御信号ＩＳ１がＨレベルに保持されるよう差動増幅回路４１が設定される。しかし、何らかの理由によってこの条件（ｔＭＡＸ≦ｔＲＥＴ）が満たされないときは、内部電源電圧Ｖｉｎｔが急上昇する可能性がある。この問題に対しては、制御信号ＩＳ１をＨレベルからＬレベルへと急峻に遷移させないこと、つまりオペアンプ１３の動作レスポンスを急激に低下させないことにより解決がなされる。
【００９７】
本実施の形態では、制御信号ＩＳ１の急峻な遷移を抑えるために、ドライブ回路４２に充放電回路６２が設けられている。この充放電回路６２は、インバータ回路ＩＮＶ６〜ＩＮＶ８、容量Ｃ１、ＰＭＯＳトランジスタＴＰ３１〜ＴＰ３３、及びＮＭＯＳトランジスタＴＮ３１により構成され、容量Ｃ１を外部電源電圧ＶＤＤのレベルに充電する機能、及びＮＡＮＤゲート６１による容量Ｃ１の放電タイミングを指定する機能を有する。容量Ｃ１の充電は、制御信号ＩＳ１がＨレベルになっている期間に充電用のトランジスタＴＰ３１により行われる。容量Ｃ１の放電タイミングは、差動増幅電圧ＯＵＴ１の波形整形信号であるインバータ回路ＩＮＶ７の出力がトランジスタＴＮ３１をオンするタイミングと、ＮＡＮＤゲート６１を構成するＮＭＯＳ（放電用素子）がオンされるタイミングとのうち早い方で指定される。なお、トランジスタＴＰ３２，ＴＰ３３は制御信号ＩＳ１及びその反転信号であるインバータ回路ＩＮＶ８の出力で制御される。制御信号ＩＳ１のＨレベルからＬレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量Ｃ１とＮＡＮＤゲート６１を構成するＮＭＯＳ（放電用素子）の駆動力で指定できる。
【００９８】
スタンバイ状態、又は準スタンバイ状態において何らかの理由により内部電源電圧Ｖｉｎｔが第一参照電圧Ｖｒｅｆ１に対して所定の範囲を超えて下方変動する場合が考えられる。このとき、差動増幅電圧ＯＵＴ１のレベルがインバータ回路ＩＮＶ５の出力をＬレベルにするに足りるレベルになると、制御信号ＩＳ１をＨレベルにしてオペアンプ１３のバイアス電流を増加させる。これにより、オペアンプ１３及び駆動トランジスタＤＲＶ１からなる負帰還回路のレスポンスを高め、内部電源電圧Ｖｉｎｔを速やかに所定のレベルに引き上げる。その後、差動増幅電圧ＯＵＴ１がインバータ回路ＩＮＶ５の出力をＨレベルにするに足りるレベルになると、上記充放電回路６２とＮＡＮＤゲート６１とにより制御信号ＩＳ１は近似的に線形波形として遷移する。すなわち充放電回路６２の機能により、制御信号ＩＳ１は緩慢に変化する。これにより、負帰還回路のレスポンスを緩やかに下げていく。
【００９９】
なお、本実施例では、制御信号ＩＳ１を緩慢に変化させるために充放電回路６２内部の容量を用いているが、本発明の技術的思想はこれに限られない。例えば、スイッチを介して電源に接続された抵抗をＮＡＮＤゲート６１の出力端子に接続し、制御信号ＩＳ１により上記スイッチを制御する方法でもよい。あるいは、ＮＡＮＤゲート６１の出力端子にインダクタンスを付加する等の方法でもよい。
【０１００】
図１１は、上記降圧回路１の一動作例を示す波形図である。
【０１０１】
今、コントロール信号／ＣＥがＬレベルとなって内部回路３（ＳＲＡＭ）がアクティブになり、且つ内部回路３で発生される内部クロック信号ＱＰＣＢがＬレベルとなった時点から内部回路３の消費電流ＩＬ（負荷電流）が増加し、この変化に対応して内部電源電圧Ｖｉｎｔが下がり変動するようになる（図中、破線Ａ内の二点鎖線）。
【０１０２】
本実施の形態においては、この電圧降下を防ぐために、内部クロック信号ＱＰＣＢの立下がりで制御信号ＩＳ１を立上げる。即ち、アクティブ時には、内部クロック信号ＱＰＣＢの立下がりに同期させて制御信号ＩＳ１を立上げ、電流源１４の電流値を増加させるようにしている。
【０１０３】
その後、内部回路３の動作が完了（データ処理動作を完了）すると、内部回路３は準スタンバイ状態に移行する。このとき、内部回路３の消費電流ＩＬは殆どなくなる。本実施の形態においては、この準スタンバイ状態をコントロール回路１５により検出しており、内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差が所定の範囲内にあることを条件に同コントロール回路１５が準スタンバイ状態を検出するときには、制御信号ＩＳ１を立下げて降圧回路１自身の消費電流を低減させるようにしている。
【０１０４】
ところが、上記したように、このとき制御信号ＩＳ１を急激に立下げると、その時点における内部回路３の消費電流ＩＬ（負荷電流）の大きさによっては内部電源電圧Ｖｉｎｔが上昇方向に変動するといった問題が生じる。そこで、こうした変動を回避するために、本実施の形態においては、コントロール回路１５により準スタンバイ状態が検出されるときには、図中、破線Ｂ内に示すように、制御信号ＩＳ１を上記充放電回路６２の動作により緩やかに立下げて負帰還回路のレスポンスを緩やかにスタンバイ・レベルに移行させることにした。これにより、内部電源電圧Ｖｉｎｔの過渡変動を抑制できることになる。
【０１０５】
以上記述したように、本実施の形態では、以下の効果を奏することができる。
【０１０６】
（１）本実施の形態では、電流源１４の電流値を内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差に応じてコントロール回路１５により可変する構成とした。即ち、内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差が所定の範囲を超えているときには電流源１４の電流値を増加させ、逆に、内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差が所定の範囲内にあり、内部電源電圧Ｖｉｎｔが安定しているときには電流源１４の電流値を小さな電流値に抑えるようにした。これにより、消費電流の低減を図りつつ、内部電源電圧Ｖｉｎｔの電位変動に応じて動作レスポンスを向上させることができる。
【０１０７】
（２）本実施の形態では、アクティブ時においては、電流源１４の電流値を更に外部からのクロック信号（本実施の形態では内部回路３で生成される内部クロック信号ＱＰＣＢ）に基づいて可変制御する構成とした。具体的には、内部クロック信号ＱＰＣＢ（厳密にはＱＰＣＢ２）の立下がりに同期して制御信号ＩＳ１を立上げ、電流源１４の電流値を増加させるようにした。これにより、アクティブ動作開始時には降圧回路１の動作レスポンスの最適化を図ることができる。
【０１０８】
（３）本実施の形態では、アクティブ時であっても、その後コントロール回路１５により内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差が上記所定の範囲内にあることが検出されるときには、電流源１４の電流値を減少させるようにした。即ち、アクティブ時であってもコントロール回路１５により準スタンバイ状態が検出されるときには、電流源１４の電流値を減少させるようにした。これにより、アクティブ時における定常的な電流消費を抑制して、該アクティブ時の消費電流の低減も図ることができる。
【０１０９】
（４）本実施の形態では、準スタンバイ状態が検出された場合において、電流源１４の電流値を減少させるべく制御信号ＩＳ１を立下げる際には、その電圧レベルを充放電回路６２の動作により（容量Ｃ１の放電動作にしたがって）緩やかに立下げるようにした。これにより制御信号ＩＳ１を急峻に立下げることによる内部電源電圧Ｖｉｎｔの電位変動（
上昇）を好適に抑制させることができる。
【０１１０】
（５）本実施の形態では、並列接続されてなる第一電流源３５と第二電流源３６とから電流源１４を構成し、内部電源電圧Ｖｉｎｔと第一参照電圧Ｖｒｅｆ１との電圧差が上記所定の範囲内にあり内部電源電圧Ｖｉｎｔが安定しているときには第一電流源３５のみを活性させる構成とした。この際、本実施の形態においては、この第一電流源３５をなすＮＭＯＳトランジスタＴＮ７を第一制御電圧ＶＮにより弱反転動作させるようにしている。これにより、内部回路３の動作モードであるスタンバイ時や準スタンバイ時において内部電源電圧Ｖｉｎｔの電位が安定しているときの降圧回路１の消費電流を極力削減することができる。
【０１１１】
（６）また本実施の形態では、上記電流源１４の第二電流源３６を前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２を用いてそのゲート電圧Ｖｇｓ＝０とするよう構成した。こうした構成とすれば、トランジスタＴＮＤ２のソース・ドレイン間電圧Ｖｄｓが適当な範囲に設定される限り、同トランジスタＴＮＤ２はゲート電圧Ｖｇｓ＝０において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を制御する付加回路等を不要とした簡素な構成とすることができる。
【０１１２】
（７）本実施の形態では、駆動トランジスタＤＲＶ１をＮＭＯＳトランジスタを用いて構成し、そのソースに内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）を接続する構成とした。こうした構成とすれば、内部電源電圧Ｖｉｎｔの電位変動に追従させて同駆動トランジスタＤＲＶ１に流れる電流量を同駆動トランジスタＤＲＶ１自身でフィードバック制御させる構成とすることができる。これにより、駆動トランジスタＤＲＶ１の応答性を向上させることができる。また、さらに本実施の形態では、前記低閾値特性のＮＭＯＳトランジスタを用いて構成していることにより、駆動トランジスタＤＲＶ１の電流駆動能力を（エンハンスメント型により構成した場合に比べて）向上させることができる。これは、駆動トランジスタＤＲＶ１の素子サイズをさらに小型化し、延いては駆動トランジスタＤＲＶ１の寄生容量を一段と小さくして同トランジスタＤＲＶ１の応答性（スイッチング速度）を高速化させることに寄与する。また、前記低閾値特性のＭＯＳトランジスタはエンハンスメント型に比べて出力抵抗が小さくなるようにデバイス設計することが可能であるため、定電圧源としての降圧回路の出力ドライバに前記低閾値特性のＭＯＳトランジスタを用いることは優れた選択となる。これにより、負帰還回路の応答性（フィードバック速度）を向上させ、その結果、従来の降圧回路において必要としていた位相補償回路１０５（図１２）をなくしても十分な位相補償を実現することができる。
【０１１３】
（８）本実施の形態では、オペアンプ１３のカレントミラー回路を構成する一対のＰＭＯＳトランジスタＴＰ８，ＴＰ９の素子サイズ比を、入力側のトランジスタ（ＴＰ８）と出力側のトランジスタ（ＴＰ９）とで１：ｘ（但しｘ＞１）とした。こうした構成では、オペアンプ１３の増幅率は低下するものの、（負帰還回路における）同オペアンプ１３の発振を好適に抑制することができる。その結果、従来の降圧回路において必要としていた位相補償回路１０５をなくしても十分な位相補償を実現することができる。
【０１１４】
（９）上記（７）に記載したように、駆動トランジスタＤＲＶ１の素子サイズを小さくできることにより、降圧回路１の小型化を図ることができる。
【０１１５】
（１０）また、上記（７）及び（８）に記載したように、負帰還回路の位相補償回路１０５をなくすことができることにより、降圧回路１の更なる小型化を図ることができる。
【０１１６】
（１１）本実施の形態では、第一及び第二参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２を発生する
参照電圧発生回路１２の電流源３１，３２（本実施の形態ではＰＭＯＳトランジスタ）をバイアス電圧発生回路１１からの第二制御電圧ＶＰにより弱反転動作させる構成とした。これにより、参照電圧発生回路１２を低消費電流で動作させることができるため、降圧回路１における消費電流の更なる低減を図ることができる。
【０１１７】
（１２）本実施の形態では、トランジスタを弱反転動作させるよう制御する第一及び第二制御電圧ＶＮ，ＶＰを発生するバイアス電圧発生回路１１の電流源を、前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１を用いてそのゲート電圧Ｖｇｓ＝０とするように構成している。このような構成では、トランジスタＴＮＤ１が弱反転領域で動作する限り、同トランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）の温度依存は絶対温度Ｔのほぼ０．５乗になる。また、トランジスタＴＮＤ１が強反転領域で線形動作すると、同トランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）の温度依存は絶対温度Ｔのほぼ−０．５乗になる。総して考えるに、物理現象の連続性により、ゲート電圧Ｖｇｓ＝０でバイアスしたトランジスタＴＮＤ１を緩和領域（弱反転領域と強反転領域の中間領域）で動作するようにデバイス設計すると、そのドレイン電流（Ｉｄｓ）は絶対温度Ｔに極めて依存しにくくなることが予想される。一方、プロセス変動に対しては制御しなければならない変数はトランジスタＴＮＤ１の閾値（Ｖｔ）のみになる。このことは、製造管理の観点から現実的な制約条件に収まる、つまりＣＭＯＳ回路でも第一及び第二制御電圧ＶＮ，ＶＰをゲート・バイアス電位として利用すると簡単に精度良く定電流源を作成可能となる。
【０１１８】
なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。
【０１１９】
（変形例１）上記実施の形態では、内部電源電圧Ｖｉｎｔの電位を設定電圧に精度良く維持させるために、第一及び第二参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２の２種類の参照電圧をもとに電流源１４の電流値を制御する制御信号ＩＳ１を発生させるようにしたが、必ずしもこうした２種類とする必要はない。
【０１２０】
（変形例２）上記実施の形態では、駆動トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタにより構成し、更にはオペアンプ１３の発振を抑制させる（オペアンプ１３の増幅率を抑える）構成とすることで、位相補償回路１０５（図１２）をなくしても十分な位相補償を可能とする負帰還回路の構成を実現したが、上記両者の構成のうちいずれかの構成のみによっても十分な位相補償が可能となる場合には、必ずしも上記両者の構成を具備する必要はない。
【０１２１】
（変形例３）上記実施の形態では、降圧回路１の制御性を向上させるためにバッファ回路１７を設けたが、同降圧回路１の動作に影響を与えなければこれらを省略してもよい。
【０１２２】
（変形例４）その他上記実施の形態の降圧回路１の構成に関する設計的事項は本発明の技術的思想の範囲内において適宜変更することができる。
【図面の簡単な説明】
【０１２３】
【図１】一実施の形態の降圧回路の構成を示すブロック回路図。
【図２】同降圧回路とその負荷回路（内部回路）とを備えた半導体装置の構成を示すブロック図。
【図３】バイアス電圧発生回路の詳細な回路構成を示す回路図。
【図４】参照電圧発生回路の詳細な回路構成を示す回路図。
【図５】第一及び第二参照電圧の電圧特性を示す特性図。
【図６】オペアンプの詳細な回路構成を示す回路図であり、（ａ）はオペアンプを示す回路図、（ｂ）はオペアンプの電流源を示す回路図。
【図７】通常の閾値特性を持つＮＭＯＳトランジスタと低閾値特性を持つＮＭＯＳトランジスタのＩｄ−Ｖｇｓ特性を示す特性図。
【図８】コントロール回路の詳細な回路構成を示すブロック回路図。
【図９】差動増幅回路の詳細な回路構成を示す回路図。
【図１０】ドライブ回路の詳細な回路構成を示す回路図。
【図１１】降圧回路の動作例を示す波形図。
【図１２】従来の降圧回路の構成を示すブロック回路図。
【符号の説明】
【０１２４】
１：降圧回路、２：半導体装置、３：内部回路、１１：バイアス電圧発生回路、１２：参照電圧発生回路、１３：オペアンプ、１４：オペアンプの電流源、１５：コントロール回路、１６：出力調整回路、１７：バッファ回路、１８：バッファ回路の電流源、１９：帰還回路、３５：第一電流源、３６：第二電流源、３７：スイッチ素子、４１：差動増幅回路、４２：ドライブ回路、４３：波形整形回路、５１：第一差動増幅器、５２：第二差動増幅器、６２：充放電回路、１０５：位相補償回路、Ｃ１：容量、ＤＲＶ１：駆動トランジスタ、ＩＳ１：制御信号、ＯＵＴ１：差動増幅電圧、ＣＬＫ：クロック信号、ＱＰＣＢ：内部クロック信号、ＳＬＥＥＰ：活性信号、ＶＤＤ：外部電源電圧、Ｖｉｎｔ：内部電源電圧、Ｖｏｕｔ１：駆動電圧、ＶＮ：第一制御電圧、ＶＰ：第二制御電圧、Ｖｒｅｆ１：第一参照電圧、Ｖｒｅｆ２：第二参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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