(57)【要約】      （修正有）【課題】薄膜トランジスタ及びその製造方法を提供する。【解決手段】薄膜トランジスタは基板１０と、該基板上に形成され、チャンネル層１４にシード（ｓｅｅｄ）及び結晶粒境界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）が存在しない半導体層パターン１１と、該半導体層パターン上に形成されたゲート絶縁膜１５及び該ゲート絶縁膜上に形成されたゲート電極１６とを含むことを特徴とする。結晶化触媒の均一な低濃度制御及び結晶化位置を調節することによって、薄膜トランジスタのチャンネル層内にシード及び結晶粒境界が存在しないようにしたり、結晶粒境界が一つ存在するように調節して素子特性及び均一度が良い薄膜トランジスタ及びその製造方法。【選択図】  図１
2006019689.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、チャンネル層にシード（ｓｅｅｄ）及び結晶粒境界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）が存在しない半導体層パターンと、
前記半導体層パターン上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を含むことを特徴とする薄膜トランジスタ。
【請求項２】
シードは、ソース領域またはドレイン領域に形成され、半導体層パターンの幅と長さが結晶粒の半径よりも小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
シードは、ソース領域とドレイン領域の間でチャンネル層の外部に形成され、半導体層パターンの幅と長さが結晶粒の直径よりも小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記チャンネル層の結晶化比率が０．７ないし０．９であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
基板と、
前記基板上に形成され、チャンネル層に結晶粒境界が一つ存在する半導体層パターンと、
前記半導体層パターン上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を含むことを特徴とする薄膜トランジスタ。
【請求項６】
シードは、ソース領域またはドレイン領域に形成され、半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍であることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記薄膜トランジスタは、液晶表示素子または有機電界発光素子に用いられることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項８】
前記薄膜トランジスタは、液晶表示素子または有機電界発光素子に用いられることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項９】
基板上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化し、パターニングしてチャンネル層にシード及び結晶粒境界が存在しない半導体層パターンを形成する段階と、
前記半導体層パターン上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上にシードがソース領域またはドレイン領域に形成されるように溝部が形成されたキャッピング層を形成する段階と、
前記キャッピング層上に金属触媒層を形成する段階と、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上に第１のキャッピング層を形成し、シードがソース領域またはドレイン領域に形成されるように前記第１のキャッピング層を形成する段階と、
前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と、
前記第２のキャッピング層上に金属触媒層を形成する段階、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記半導体層パターンの幅と長さが結晶粒の半径よりも小さいように半導体層パターンが形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記半導体層パターンの幅と長さが結晶粒の半径よりも小さいように半導体層パターンが形成されることを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上にシードがソース領域とドレイン領域との間でチャンネル層の外部に形成されるよう溝部が形成されたキャッピング層を形成する段階と、
前記キャッピング層上に金属触媒層を形成する段階と、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上に第１のキャッピング層を形成し、シードがソース領域とドレイン領域との間でチャンネル層の外部に形成されるように前記第１のキャッピング層をパターニングする段階と、
前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と、
前記第２のキャッピング層上に金属触媒層を形成する段階と、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記半導体層パターンの幅と長さが結晶粒の半径よりも小さいように半導体層パターンが形成されることを特徴とする請求項１４に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記半導体層パターンの幅と長さが結晶粒の半径よりも小さいように半導体層パターンが形成されることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記キャッピング層は、シリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記キャッピング層は、シリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項１４に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記第１のキャッピング層パターン及び前記第２のキャッピング層は、シリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記第１のキャッピング層パターン及び前記第２のキャッピング層はシリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記第１のキャッピング層パターンの厚さが前記第２のキャッピング層の厚さよりも厚いことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記第１のキャッピング層パターンの厚さが前記第２のキャッピング層の厚さよりも厚いことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記第１のキャッピング層パターンの密度が前記第２もキャッピング層の密度よりも大きいことを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記第１のキャッピング層パターンの密度が前記第２のキャッピング層の密度よりも大きいことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項２６】
基板上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化し、パターニングしてチャンネル層に結晶粒境界が一つ存在する半導体層パターンを形成する段階と、
前記半導体層パターン上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２７】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上にシードがソース領域またはドレイン領域に形成されるように溝部が形成されたキャッピング層を形成する段階と、
前記キャッピング層上に金属触媒層を形成する段階と、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項２６に記載の薄膜トランジスタの製造方法。
【請求項２８】
前記半導体層パターンを形成する段階は、
前記非晶質シリコン層上に第１のキャッピング層を形成し、シードがソース領域またはドレイン領域に形成されるように前記第１のキャッピング層を形成する段階と、
前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と、
前記第２のキャッピング層上に金属触媒層を形成する段階と、
前記金属触媒を拡散させる段階と、
前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階と、
を含むことを特徴とする請求項２６に記載の薄膜トランジスタの製造方法。
【請求項２９】
前記半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍になるように半導体層パターンが形成されることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３０】
前記半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍になるように半導体層パターンが形成されることを特徴とする請求項２８に記載の薄膜トランジスタの製造方法。
【請求項３１】
前記キャッピング層は、シリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３２】
前記第１のキャッピング層パターン及び前記第２のキャッピング層は、シリコン窒化膜またはシリコン酸化膜でなっていることを特徴とする請求項２８に記載の薄膜トランジスタの製造方法。
【請求項３３】
前記第１のキャッピング層パターンの厚さが前記第２のキャッピング層の厚さよりも厚いことを特徴とする請求項２８に記載の薄膜トランジスタの製造方法。
【請求項３４】
前記第１のキャッピング層パターンの密度が前記第２のキャッピング層の密度よりも大きいことを特徴とする請求項２８に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関するもので、さらに詳しく説明すると、薄膜トランジスタのチャンネル層内にシード（ｓｅｅｄ）及び結晶粒境界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）が存在してなかったり、結晶粒境界が一つ存在する薄膜トランジスタ及びその製造方法（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅｒｅｏｆ）に関する。
【背景技術】
【０００２】
一般的に、多結晶シリコンは高い電界効果移動度と高速動作回路に適用するのが可能であり、ＣＭＯＳ回路構成が可能であるというメリットがあり、薄膜トランジスタ用の半導体層の用途として広く使われている。このような多結晶シリコン層を用いた薄膜トランジスタは、主に能動行列液晶ディスプレイ装置（ＡＭＬＣＤ）の能動素子と有機電界発光素子（ＯＬＥＤ）のスイッチング素子及び駆動素子として使われる。
【０００３】
この場合、薄膜トランジスタに使用する多結晶シリコン層の製作は、直接蒸着法及び高温熱処理を用いた技術、またはレーザ熱処理方法等が用いられる。レーザ熱処理方法は、低温工程が可能であり、高い電界効果移動度を具現できるが、高価のレーザ装備が必要なので代替の技術が多く研究されている。
【０００４】
現在、金属を用いた非晶質シリコンを結晶化する方法は、固相結晶化（ＳＰＣ、Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）よりも低い温度で早い時間内に結晶化させられるメリットがあるので、幅広く研究されている。金属を用いた結晶化方法は、金属誘導結晶化（ＭＩＣ，Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法と金属誘導側面結晶化（ＭＩＬＣ、Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法で分けられる。しかしながら、金属を用いた前記方法の場合でも金属汚染による薄膜トランジスタの素子特性が低下されると言う問題点がある。
【０００５】
一方、金属量を減らして良質の多結晶シリコン層を形成させるために、イオン注入器によって金属のイオン濃度を調節して高温処理、急速熱処理またはレーザ照射で良質の多結晶シリコン層を形成させる技術と金属誘導結晶化方法で多結晶シリコン層の表面を平坦にするために粘性がある有機膜と液晶の金属を混合してスピンコーティング方法で、薄膜を蒸着した後に熱処理工程で結晶化する方法が開発されている。しかしながら、前記結晶化方法の場合でも多結晶シリコン層で、最も重要とされるグレーンの大きさの大型化及び均一度の側面で問題がある。
【０００６】
この問題を解決するために蓋層を用いた結晶化方法として多結晶シリコン層を製造する方法（特許文献１参照）が開発された。前記方法を簡単に調べてみると次のようである。基板上に非晶質シリコンを形成し、その上にキャッピング層を形成する。続いて、該キャッピング層上に金属触媒層を蒸着し、熱処理またはレーザを用いて前記金属触媒を、キャッピング層を介して非晶質シリコン層に拡散させてシードを形成する。該形成されたシードを利用して多結晶シリコン層が得られる。この方法は、金属触媒が蓋層を介して拡散されるので、必要以上の金属汚染を防ぐことができるメリットがある。
【０００７】
しかしながら、この方法の場合でも結晶化触媒の均一な低濃度制御は難しく、結晶化の位置及び結晶粒の大きさを制御することが難しいと言う問題点がある。特に、薄膜トランジスタのチャンネル内に形成されるシード及び結晶粒境界の数によって薄膜トランジスタの素子特性及び均一度に大きな影響を及ぼすので、この方法としてはシード及び結晶粒境界の数の調節が難しいと言う問題点がある。
【特許文献１】韓国公開特許２００３−００６０４０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようする技術的課題は、上述した従来の技術の問題点を解決するためのものとして、結晶化触媒の均一な低濃度制御及び結晶化位置を調節することによって、薄膜トランジスタのチャンネル層内にシード及び結晶粒境界が存在しないようにしたり、シードまたは結晶粒境界の数を調節して素子特性及び均一度が良い薄膜トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的な課題を解決するために本発明は、薄膜トランジスタを提供する。該薄膜トランジスタは、基板と、該基板上に形成されチャンネル層にシード（ｓｅｅｄ）及び結晶粒境界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）が存在しない半導体層パターンと、該半導体層パターン上に形成されたゲート絶縁膜及び該ゲート絶縁膜上に形成されたゲート電極とを含むことを特徴とする。
【００１０】
シードは、ソース領域またはドレイン領域に形成され、半導体層パターンの幅と長さが結晶粒の半径よりも小さく形成される。
【００１１】
シードは、ソース領域とドレイン領域との間でチャンネル層の外部に形成され、半導体層パターンの幅と長さが結晶粒の直径よりも小さく形成される。
【００１２】
前記チャンネル層の結晶化の比率は、０．７ないし０．９でもある。
【００１３】
また、前記薄膜トランジスタは、基板と、該基板上に形成されチャンネル層に結晶粒境界が一つ存在する半導体層パターンと、該半導体層パターン上に形成されたゲート絶縁膜及び前記ゲート絶縁膜上に形成されたゲート電極とを含むことを特徴とする。
【００１４】
シードは、ソース領域またはドレイン領域に形成され、半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍小さく形成される。
【００１５】
また、前記薄膜トランジスタは、前記基板と前記半導体層パターンとの間に形成されたバッファ層をさらに含むことができる。前記バッファ層は、シリコン窒化膜またはシリコン酸化膜で成り得る。
【００１６】
前記薄膜トランジスタは、液晶表示素子または有機電界発光素子に用いられる。
【００１７】
前記技術的な課題を解決するために本発明は、さらに薄膜トランジスタの製造方法を提供する。この方法は、基板上に非晶質シリコン層を形成する段階と、該非晶質シリコン層を結晶化し、パターニングしてチャンネル層にシード及び結晶粒境界が存在しない半導体層パターンを形成する段階と、該半導体層パターン上にゲート絶縁膜を形成する段階及び該ゲート絶縁膜上にゲート電極を形成する段階とを含むことを特徴とする。
【００１８】
前記半導体層パターンを形成する段階は、前記非晶質シリコン層上にシードがソース領域またはドレイン領域に形成されるように溝部が形成されたキャッピング層を形成する段階と、該キャッピング層上に金属触媒層を形成する段階と、該金属触媒を拡散させる段階及び前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階とを含むことができる。
【００１９】
前記半導体層パターンを形成する段階は、前記非晶質シリコン層上に第１のキャッピング層を形成し、シードがソース領域またはドレイン領域に形成されるように前記第１のキャッピング層をパターニングする段階と、前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と、前記第２のキャッピング層上に金属触媒層を形成する段階と、前記金属触媒を拡散させる段階及び前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階とを含むことができる。
【００２０】
前記半導体層パターンの幅と長さが結晶粒の半径よりも小さくなるように半導体層パターンが形成されることもできる。
【００２１】
前記半導体層パターンを形成する段階は、前記非結晶シリコン層上にシードがソース領域とドレイン領域との間でチャンネル層の外部に形成されるように溝部が形成されたキャッピング層を形成する段階と、該キャッピング層上に金属触媒層を形成する段階と、該金属触媒を拡散させる段階及び前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階とを含むことができる。
【００２２】
前記半導体層パターンを形成する段階は、前記非晶質シリコン層上に第１のキャッピング層を形成し、シードがソース領域とドレイン領域との間でチャンネル層の外部に形成されるように前記第１のキャッピング層をパターニングする段階と、前記第１のキャッピング層パターン上に第２のキャッピング層を形成する段階と、前記第２のキャッピング層上に金属触媒層を形成する段階と、該金属触媒を拡散させる段階及び前記非晶質シリコン層を結晶化して多結晶シリコン層を形成する段階とを含むことができる。
【００２３】
前記半導体層パターンの幅と長さが結晶粒の直径よりも小さくなるように半導体層パターンが形成されることもできる。
【００２４】
また、この方法は、シリコン層を形成する段階と、前記非晶質シリコン層を結晶化し、パターニングしてチャンネル層に結晶粒境界が一つ存在する半導体層パターンを形成する段階と、該半導体層パターン上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階とを含むことを特徴とする。
【００２５】
前記半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍になるように半導体層パターンが形成できる。
【００２６】
前記キャッピング層は、シリコン窒化膜またはシリコン酸素膜から成り得る。
【００２７】
前記第１のキャッピング層パターン及び第２のキャッピング層は、シリコン窒化膜またはシリコン酸素膜から成り得る。
【００２８】
前記第１のキャッピング層パターンの厚みが前記第２のキャッピング層の厚みよりも太くなる場合もある。
【００２９】
前記第１のキャッピング層パターンの密度が前記第２のキャッピング層の密度よりも大きくなる場合もある。
【００３０】
前記キャッピング層は、プラズマ強化化学気相蒸着（ＰＥＣＶＤ）法を用いて形成することもできる。
【００３１】
前記金属触媒はニッケルでもある。
【００３２】
前記金属触媒は、プラズマ化学気相蒸着（ＣＶＤ）法またはスパッタ（Ｓｐｕｔｔｅｒ）方法を用いて形成することもできる。
【００３３】
前記金属触媒の拡散は、熱処理によって行われる。該熱処理は２００℃ないし７００℃で行われるのが好ましい。
【００３４】
前記非晶質シリコン層の結晶化は、熱処理によって行われる。該熱処理は、４００℃ないし１０００℃で行われることができ、好ましくは５５０℃ないし７００℃で行されることが好ましい。
【００３５】
前記金属触媒の拡散及び非晶質シリコン層の結晶化は、熱処理を実施することによって、同時に行うことができる。
【００３６】
そして、この方法は、前記基板と前記非晶質シリコン層との間にバッファ層を形成する段階をさらに含むことを特徴とする。
【発明の効果】
【００３７】
本発明により、結晶化触媒の均一な低濃度制御及び結晶化の位置を調整することによって、薄膜トランジスタのチャンネル層内にシード及び結晶粒境界が存在できないようにさせたり、結晶粒境界が一つ存在するように調節することで、素子の特性及び均一度が良い薄膜トランジスタ及びその製造方法を提供すると言うメリットがある。
【発明を実施するための最良の形態】
【００３８】
以下、本発明をより詳しく説明するために、本発明に係る好ましい実施の形態を、添付した図面を参照しながら説明する。明細書内での同一参照番号は同一構成要素を示すものである。
【００３９】
図１は、本発明に係る薄膜トランジスタの断面構造図である。
【００４０】
図１を参照すると、基板１０上に半導体層パターン１１が形成されている。前記基板１０は、絶縁基板を用いることが好ましい。前記半導体層パターン１１はソース／ドレイン領域１２、１３及びチャンネル層１４でなっている。前記チャンネル層１４には、シード及び結晶粒境界が存在してないか、または結晶粒境界が一つだけ存在する。前記チャンネル１４にシードが存在するとしたら薄膜トランジスタの特性低下及び特性の不均一が発生させることもあるので、本発明では結晶化の際、第１のキャッピング層のパターンを介して前記チャンネル層１４にシード及び結晶粒境界が存在しないようにしたり、結晶粒境界が一つだけ存在するように調節する。
【００４１】
前記半導体層パターン１１上にゲート絶縁膜１５が形成され、該ゲート絶縁膜１５上にゲート電極１６が形成されている。前記ゲート絶縁膜１５及びゲート電極１６の上部にコンタクトホールを含む層間絶縁膜１７が形成されていて、該コンタクトホールを介してソース／ドレイン領域１２、１３と接続されるソース／ドレイン電極１８、１９が形成されている。
【００４２】
図２は、本発明の第１の実施形態に係る半導体層パターンを示す平面図である。
【００４３】
図２を参照すると、成長が完了した結晶粒に半導体層パターンが形成されていることがわかる。シード２１は、ソース領域２２内に形成されており、チャンネル層２４には、シード及び結晶粒境界が存在してないことがわかる。この場合、半導体層パターンの幅（Ｗ）と長さ（Ｌ）は、結晶粒の半径（ｒ）よりも小さい。半導体層パターンの幅（Ｗ）と言うのは、図に示すようにソース／ドレイン領域の長さを言い、半導体層パターンの長さ（Ｌ）と言うのは、ソース／ドレイン領域及びチャンネル層まで含めた長さを言う。
【００４４】
また、シード２１は、ドレイン領域２３に形成されることもできる。
【００４５】
図３は、本発明の第２の実施形態に係る半導体層パターンを示す平面図である。
【００４６】
図３を参照すると、シード３１は、ソース領域３２とドレイン領域３３との間でチャンネル層３４の外部に形成されており、チャンネル層３４にはシード及び結晶粒境界が存在しないということがわかる。このとき、半導体層パターンの幅（Ｗ）と長さ（Ｌ）が結晶粒の直径（Ｒ）より小さいことがわかる。
【００４７】
図４は、本発明の第３の実施形態に係る半導体層パターンを示す平面図である。
【００４８】
図４を参照すると、シード４１は、ソース領域４２内に形成されており、チャンネル層４４にはシードは存在しないが、結晶粒境界が一つ存在することがわかる。この時、半導体層パターンの幅（Ｗ）と長さ（Ｌ）は結晶粒の半径よりも１．１ないし１．３倍ぐらい大きいことがわかる。
【００４９】
同様に、シード４１は、ドレイン領域４３に形成されることもある。
【００５０】
図５は成長が完了した結晶粒のＳＥＭ写真であり、５１は結晶粒の中心部を、５２は結晶粒の中心部と結晶粒境界との間を、５３は結晶粒境界を示す。
【００５１】
図６Ａないし図６Ｃは、図５で示した結晶粒の内部の位置による結晶性の差を示すラマングラフである。Ｘ軸は、加えた波数（ｗａｖｅ  ｎｕｍｂｅｒ、ｃｍ−１）を示し、Ｙ軸は、測定した成分のビーム強度（Ｂｅａｍ  Ｉｎｔｅｎｓｉｔｙ）を示す。前記結晶粒とは、非晶質成分のビーム強度に対する結晶成分のビーム強度の比を相対的な値で示したものである。前記ラマングラフで緩やかな部分は非晶質成分を示し、ピーク（ｐｅａｋ）を成す部分は結晶成分を示す。
【００５２】
図６Ａを参照すると、結晶粒の中心部分の結晶性を示しており、測定の結果、その値は０．４５で確認された。すなわち、結晶成分に比べて非晶質成分が相対的に多いということを意味し、最も低い結晶化を示している。
【００５３】
図６Ｃを参照すると、結晶粒境界（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）での結晶性を示しており、測定の結果、その値は０．５２で確認された。すなわち、結晶粒の中心部分よりは結晶性が多少高いが、やはり低い結晶化を示していることがわかる。
【００５４】
図６Ｂを参照すると、結晶粒の中心部分と結晶粒境界との間での結晶性を示しており、測定の結果、その値は０．７４で確認されている。すなわち、結晶粒の中心部分及び結晶粒境界よりも結晶性が著しく高いことがわかる。
【００５５】
上述したように一つの結晶粒の内部でもその内部の位置によって結晶比が異なることからチャンネル層の形成位置がどの部分であるかによって薄膜トランジスタの特性が均一または不均一で現れる。本発明では上述したようにチャンネル層にシード及び結晶粒境界が存在しないようにしたり、結晶粒境界が一つ存在するように調節して結晶性が良い部分をチャンネル層として使用することができる。
【００５６】
図７Ａないし図７Ｄは、本発明による薄膜トランジスタの製造方法を説明する断面構造図であり、図８は本発明の第２の実施形態による薄膜トランジスタの製造方法を説明する断面構造図であり、図９は本発明の第３の実施形態による薄膜トランジスタの製造方法を説明する断面構造図である。
【００５７】
図７Ａを参照すると、基板７０上に非晶質シリコン層７１を蒸着する。前記非晶質シリコン層７１は、プラズマを用いた化学気象蒸着法（ＣＶＤ）を利用して形成させることができる。
【００５８】
前記非晶質シリコン層７１上に第１のキャッピング層を形成する。該第１のキャッピング層は、シリコン窒化膜またはシリコン酸化膜で成り立つことができ、プラズマ強化化学気象蒸着（ＰＥＣＶＤ）法を使用して形成することができる。続いて、前記第１のキャッピング層をパターニングして第１のキャッピング層パターン７２を形成する。この時、後述するシードは、ソース領域またはドレイン領域内で形成され、チャンネル層にはシード及び結晶粒境界が存在しないように第１のキャッピング層をパターニングする。また、シードは、ソース領域とドレイン領域との間でチャンネル層の外部に形成され、チャンネル層にはシード及び結晶粒境界が存在しないように第１のキャッピング層をパターニングすることができる。また、シードはソース領域またはドレイン領域内に形成され、チャンネル層にはシードは存在しないが、結晶粒境界が一つ存在するように第１のキャッピング層をパターニングすることができる。
【００５９】
前記第１のキャッピング層パターン７２は、シリコン窒化膜またはシリコン酸化膜の厚さを厚くしたり密度を高く調節して金属触媒が拡散できないように調節する。すなわち、前記第１のキャッピン層パターン７２は金属触媒拡散の不可能層の役割を担当する。
【００６０】
図７Ｂを参照すると、前記第１のキャッピング層パターン７２上に第２のキャッピング層７３を形成する。前記第２のキャッピング層７３は、シリコン窒化膜またはシリコン酸化膜で成り立つことができ、その厚さを前記第１のキャッピング層パターン７２よりも薄くしたり、密度を前記第１のキャッピング層パターン７２よりも低く調節して金属触媒が拡散できるように調節する。すなわち、前記第２のキャッピング層７３は、金属触媒の拡散可能層の役割を担当する。一般的に、酸化膜または窒化膜は不純物の拡散において、バリアー（Ｂａｒｒｉｅｒ）として作用するので、シリコン酸化膜またはシリコン窒化膜の密度を大きくすることによって金属触媒が拡散するのを防ぐことができる。反面、シリコン酸化膜またはシリコン窒化膜の密度を低くすると金属触媒の拡散が容易となる。
【００６１】
続いて、前記第２のキャッピング層７３上に金属触媒７４層を形成する。前記金属触媒７４はニッケルが好ましく、前記金属触媒７４層はスパッタを利用して形成することができる。また、イオン注入による方法で成り立つこともでき、プラズマを利用して形成することもできるが、プラズマを利用した方法は前記第２のキャッピング層７３上に金属物質を配置し、これをプラズマに露出させて形成させることができる。
【００６２】
図７Ｃを参照すると、前記金属触媒７４を拡散させる。該拡散は２００℃ないし７００で１時間の間に熱処理することによって実行することができ、熱処理によって前記金属触媒７４は前記第２のキャッピング層７３を通過し前記非晶質シリコン層７１に拡散される。拡散された前記金属触媒７４は、前記非晶質シリコン層７１でシード７５を形成させる。前記シード７５とは金属触媒がシリコンと接触し形成される金属シリサイドを意味する。前記シード７５は、上述したようにソースまたはドレイン領域に形成されることができ、ソース領域とドレイン領域との間内でチャンネル層の外部に形成されることができる。後述する結晶化は、前記シード７５から成り立つが、通常は金属触媒の内、１／１００位だけが拡散して前記シードを形成する。第１のキャッピング層パターン７２により拡散されなかった金属触媒は、前記第２のキャッピング層７３に残るようになる。
【００６３】
続いて、前記非晶質シリコン層７１を結晶化して多結晶シリコン層を形成させる。前記結晶化は、熱処理によって実行されることができ、前記熱処理は、加熱炉（Ｆｕｒｎａｃｅ）で長時間加熱することによって行われる。この時、結晶化温度は４００℃ないし１０００℃、好ましくは５５０℃ないし７００℃で行うことができる。前記温度で熱処理をすることになると前記シード７５から側面に成長して隣り合う結晶粒と接触するようになり結晶粒境界を形成しながら完全結晶化される。
【００６４】
上述したように、金属触媒の選択的な拡散によってシードを形成させて結晶化することによって結晶粒の大きさ及び結晶が成長する位置、方向を調節することができる結晶化法をＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）法と言い、該結晶化法によって形成された多結晶シリコン層の結晶粒の大きさは、３μｍないし４００μｍまで成長することができる。
【００６５】
図８を参照すると、非晶質シリコン層８１が形成された基板８０上に第１のキャッピング層８２を形成する。該第１のキャッピング層８２上に第２のキャッピング層を形成した後にパターニングする。前記第２のキャッピング層パターン８３は、シリコン窒化膜またはシリコン酸化膜で成り立つことができ、その厚さを前記第１のキャッピング層８２よりも厚くしたり、密度を前記第１のキャッピング層８２よりも大きく調節して金属触媒が拡散できないように調節する。すなわち、前記第２のキャッピング層パターン８３は、金属触媒拡散不可能層の役割を担当する。
【００６６】
上述した内容を除いたその他は、本発明の第１の実施形態に係る薄膜トランジスタと同一内容である。
【００６７】
図９を参照すると、非晶質シリコン層９１が形成された基板９０上にキャッピング層９２を形成する。続いて、該キャッピング層９２にホームを形成し、該キャッピング層９２上に金属触媒９４層を形成する。本発明の第１及び第２の実施形態とは異なり、本発明の第３の実施形態では一つのキャッピン層だけを形成する。該キャッピング層９３は、シリコン窒化膜またはシリコン酸化膜で成り立つことができ、ホームが形成された部分はその厚さが薄くて前記金属触媒９４の拡散が可能である。
【００６８】
図７Ｄを参照すると、前記第１のキャッピング層パターン７２、第２のキャッピング層７３及び金属触媒７４を結晶化した後にエッチング（ｅｔｃｈｉｎｇ）によって除去させる。前記構造物を除去させることによって結晶化された多結晶シリコン層に必要以上の金属汚染を防ぐことができる。
【００６９】
続いて、前記多結晶シリコン層をパターニングしてイオン注入工程によってソース／ドレイン領域７７ａ、７７ｂ及びチャンネル層７７ｃを形成する。すなわち、半導体層パターン７６を形成する。この際、上述したように第１のキャッピング層パターンまたは結晶化の位置によって、半導体層パターンの幅と長さが結晶粒の半径よりも小さく形成されることもでき、半導体層パターンの幅と長さが結晶粒の直径よりも小さく形成されることもでき、半導体層パターンの長さが結晶粒の半径よりも１．１ないし１．３倍ぐらい大きく形成されることもできる。
【００７０】
前記半導体層パターン７６上にゲート絶縁膜７８を形成した後に前記ゲート絶縁膜７８上に金属層及びフォトレジスト層を順次に積層する。該フォトレジスト層をパターニングして該パターニングされたフォトレジスト層をマスクとして前記金属層をエッチングすることによってゲート電極７９を形成する。前記結果物を用いて薄膜トランジスタを完成させることができる。
【００７１】
上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る薄膜トランジスタの断面構造図である。
【図２】本発明の第１の実施形態に係る半導体層パターンを示す平面図である。
【図３】本発明の第２の実施形態に係る半導体層パターンを示す平面図である。
【図４】本発明の第３の実施形態に係る半導体層パターンを示す平面図である。
【図５】成長が完了された結晶粒を示すＳＥＭ写真である。
【図６Ａ】結晶粒内部の位置による結晶性の差異を示すラマングラフである。
【図６Ｂ】結晶粒内部の位置による結晶性の差異を示すラマングラフである。
【図６Ｃ】結晶粒内部の位置による結晶性の差異を示すラマングラフである。
【図７Ａ】本発明の第１の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【図７Ｂ】本発明の第１の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【図７Ｃ】本発明の第１の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【図７Ｄ】本発明の第１の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【図８】本発明の第２の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【図９】本発明の第３の実施形態に係る薄膜トランジスタの製造方法を説明する断面構造図である。
【符号の説明】
【００７３】
１０、７０、８０、９０  基板
１１、７６  半導体層パターン
１２、２２、３２、４２、７７ａ  ソース領域
１３、２３、３３、４３、７７ｂ  ドレイン領域
１４、２４、３４、４４、７７ｃ  チャンネル層
２１、３１、４１、７５、８５、９５  シード（ｓｅｅｄ）
Ｗ  半導体層パターンの幅
Ｌ  半導体層パターンの長さ
Ｒ  結晶粒の直径
ｒ  結晶粒の半径
７１、８１、９１  非晶質シリコン層
７２  第１のキャッピング層パターン
７３  第２のキャッピング層
７４、８４、９４  金属触媒
８２  第１のキャッピング層
８３  第２のキャッピング層パターン
９２  キャッピング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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