(57)【要約】【課題】  マクロ化されたブロックを有する半導体集積回路の自動設計方法において、当該ブロックを使用した半導体集積回路の全体を設計する際の自由度の向上を図る。【解決手段】  半導体集積回路のマクロ化されたブロックであるハードマクロ１０に、半導体集積回路を構成する複数の配線層の中の最下層の配線層を用いて下層電源線１１及び下層接地線１２を配置する。次に、ハードマクロ１０の端部に沿って、複数の配線層の中の最下層を除くいずれかの配線層を用いて下層電源線１１及び下層接地線１２とコンタクトする上層電源線４１,５１及び上層接地線４２,５２を配置する。次に、ハードマクロ１０の上層電源線４１,５１及び上層接地線４２,５２に囲まれる領域に、セル１０Ｃを配置する。次に、ハードマクロ１０の端部に、複数の配線層の中の最下層、及び上層電源線４１,５１及び上層接地線４２,５２の配線層を除くいずれかの配線層を用いてポート２０を配置する。【選択図】  図１
2006173542.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層が積層されて成る半導体集積回路のマクロ化されたブロックの自動設計方法であって、
前記ブロックに、前記複数の配線層の中の最下層の配線層を用いて第１の電源線及び接地線を配置するステップと、
前記ブロックの端部に沿って、前記複数の配線層の中の最下層を除くいずれかの配線層を用いて、前記第１の電源線及び接地線とコンタクトする第２の電源線及び接地線を配置するステップと、
前記ブロックの前記第２の電源線及び接地線に囲まれる領域に、第１のセルを配置するステップと、
前記ブロックの端部に、前記複数の配線層の中の最下層、及び前記第２の電源線及び接地線の配線層を除くいずれかの配線層を用いて外部入出力用配線を配置するステップと、を含むことを特徴とする半導体集積回路の自動設計方法。
【請求項２】
前記第２の電源線及び接地線の下方に対応する前記ブロックの端部に、前記複数の配線層の中の最下層を用いて第２のセルを配置することを特徴とする請求項１記載の半導体集積回路の自動設計方法。
【請求項３】
前記第２のセルは、前記第１の電源線及び接地線の間に容量構成回路を挿入したバイパスコンデンサセルであることを特徴とする請求項２記載の半導体集積回路の自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の自動設計方法に関し、特に、複数の配線層が積層されて成る半導体集積回路のマクロ化されたブロックの自動設計方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等の小型化や多機能化により、それらに搭載される半導体集積回路の高集積化及び多層化が進んでいる。そのような半導体集積回路として、同一の半導体チップ上に複数の機能ブロックを有したシステムＬＳＩ（Ｓｙｓｔｅｍ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が知られている。
【０００３】
システムＬＳＩのような高集積化及び多層化された半導体集積回路は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムによる自動設計、即ち、機能設計、論理設計、及びレイアウト設計等を経て設計される。機能設計では、ハードウェア記述言語によって所望の半導体集積回路の機能を指定し、論理設計では、機能設計で指定した機能を実現するように論理合成を行って論理回路データを生成する。レイアウト設計では、論理設計で論理合成された論理回路データに基づいて、半導体チップ上に論理回路をレイアウトする。
【０００４】
また、レイアウト設計では、設計期間の短縮を目的として、半導体集積回路のマクロ化されたブロックであるハードマクロ（Ｈａｒｄ  Ｍａｃｒｏ）を設計して、このハードマクロを必要に応じて半導体集積回路に配置する。ハードマクロは、当該レイアウトの調整及び信号遅延に対するタイミングの調整が完了しているため、半導体集積回路にハードマクロを配置した後に、当該レイアウト及びタイミングを再び最適化する必要がない。そのため、半導体集積回路の設計期間を短縮することが可能となる。
【０００５】
次に、従来例に係る半導体集積回路の自動設計のレイアウト設計において設計されたハードマクロの概略について、図面を参照して説明する。図３は、従来例に係る半導体集積回路の自動設計方法を説明する平面図である。なお、最終的に設計される半導体集積回路は、複数の配線層から成る多層構造を有しており、ここで設計されるハードマクロも同様の多層配線構造を有しているものとする。例えば、複数の配線層は５層であるものとし、各配線層を第１メタル層、第２メタル層、第３メタル層、第４メタル層、第５メタル層と呼ぶことにする。
【０００６】
図３に示すように、ハードマクロ２１０に、第１メタル層を用いて下層電源線２１１及び下層接地線２１２が配置されている。また、ハードマクロ２１０の端部に、第１メタル層を用いたポート２２０が配置されている。ポート２２０は、ハードマクロ２１０の内部と外部とを接続する外部入出力用配線である。
【０００７】
また、ハードマクロ２１０の端部に沿って、例えば第４メタル層及び第５メタル層を用いた上層電源線２４１，２５１及び上層接地線２４２，２５２が配置されている。上層電源線２４１，２５１を構成する第４メタル層及び第５メタル層は、それらが同電位となるように、コンタクトＣＴを介して接続されている。同様に、上層接地線２４２，２５２を構成する第４メタル層及び第５メタル層は、コンタクトＣＴを介して接続されている。
【０００８】
また、下層電源線２１１及び上層電源線２４１，２５１は、それらが同電位となるように、コンタクトＣＴを介して接続されている。同様に、接地線２１２及び上層接地線２４２，２５２は、コンタクトＣＴを介して接続されている。また、上層電源線２４１，２５１及び上層接地線２４２，２５２に囲まれるハードマクロ２１０の領域には、単数もしくは複数のセル２１０Ｃが配置されている。
【０００９】
なお、関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００４−２８８６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したようなハードマクロ２１０の設計では、ハードマクロ２１０の端部、即ち上層電源線２４１，２５１及び上層接地線２４２，２５２の下方に、第１メタル層を用いた新たなセルを追加して配置する場合がある。この新たなセルは、ハードマクロ２１０を半導体集積回路の用途に応じて当該半導体集積回路上に配置する際に必要となるセルである。
【００１１】
しかしながら、従来例に係る半導体集積回路の自動設計方法では、ハードマクロ２１０の端部に、ポート２２０が第１メタル層を用いて形成されているため、当該箇所に、第１メタル層を用いた新たなセルを追加して配置することが極めて困難となっていた。もしくは、当該箇所に配置可能な新たなセルの数が制限されていた。即ち、ハードマクロ２１０を使用して半導体集積回路の全体を設計する際の自由度が制限されていた。
【００１２】
そこで本発明は、ハードマクロ、即ちマクロ化されたブロックを有する半導体集積回路の自動設計方法において、当該ブロックを使用した半導体集積回路の全体を設計する際の自由度の向上を図る。
【課題を解決するための手段】
【００１３】
本発明の半導体集積回路の自動設計方法は、上述した課題に鑑みて為されたものであり、複数の配線層が積層されて成る半導体集積回路のマクロ化されたブロックの自動設計方法であって、以下の特徴を有する。
【００１４】
即ち、本発明の半導体集積回路の自動設計方法は、上記ブロックに、複数の配線層の中の最下層の配線層を用いて第１の電源線及び接地線を配置するステップと、ブロックの端部に沿って、複数の配線層の中の最下層を除くいずれかの配線層を用いて、第１の電源線及び接地線とコンタクトする第２の電源線及び接地線を配置するステップと、ブロックの第２の電源線及び接地線に囲まれる領域に、第１のセルを配置するステップと、ブロックの端部に、複数の配線層の中の最下層、及び第２の電源線及び接地線の配線層を除くいずれかの配線層を用いて外部入出力用配線を配置するステップと、を含むことを特徴とする。
【００１５】
また、本発明の半導体集積回路の自動設計方法は、上記ステップに加えて、第２の電源線及び接地線の下方に対応するブロックの端部に、複数の配線層の中の最下層を用いて第２のセルを配置することを特徴とする。ここで、第２のセルは、例えば第１の電源線及び接地線の間に容量構成回路を挿入したバイパスコンデンサセルである。
【発明の効果】
【００１６】
本発明の半導体集積回路の自動設計方法によれば、半導体集積回路のマクロ化されたブロック（即ちハードマクロ）の端部に、外部入出力用配線（即ちポート）が、半導体集積回路を構成する複数の配線層の中の最下層（即ち第１メタル層）を除くいずれかの配線層を用いて配置される。そのため、当該箇所に、上記最下層の配線層を用いた新たなセルを追加して配置することができる。また、当該箇所に配置可能な上記新たなセルの数を増やすことができる。即ち、半導体集積回路のマクロ化されたブロックを使用して当該半導体集積回路の全体を設計する際の自由度が向上する。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態に係る半導体集積回路の自動設計方法ついて説明する。本実施形態の自動設計方法は、半導体集積回路のマクロ化されたブロック、即ちハードマクロ（Ｈａｒｄ  Ｍａｃｒｏ）の自動設計方法である。また、本実施形態の自動設計方法は、機能設計及び論理設計を経た後の、レイアウト設計の自動設計方法である。機能設計及び論理設計は、従来例と同様に行われる。また、本発明の実施形態に係る半導体集積回路の自動設計方法は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムによって行われるものである。
【００１８】
また、本実施形態に係る半導体集積回路の自動設計方法によって設計されるマクロ化されたブロック、即ちハードマクロは、半導体チップ上に複数の配線層が積層される多層配線構造を有するものとする。本実施形態では、例えば、複数の配線層は５層であるものとし、各配線層を第１メタル層、第２メタル層、第３メタル層、第４メタル層、第５メタル層と呼ぶことにする。
【００１９】
次に、本実施形態の半導体集積回路の自動設計方法について、図面を参照して説明する。図１は、本実施形態の半導体集積回路の自動設計方法を説明する平面図である。図１は、ＣＡＤシステムにより自動設計された半導体集積回路のマクロ化されたブロック、即ちハードマクロの平面的なレイアウトを概略的に示すものである。また、図２は、本実施形態の半導体集積回路の自動設計方法により設計されたハードマクロに配置されるバイパスコンデンサセルを説明する概念図である。
【００２０】
最初に、図示しないが、半導体集積回路を構成する回路の単位ブロックであるセルの回路パターン情報（各セルの回路パターンのデータ群）から成るデータベース、即ちセルライブラリと、上記セル間の接続関係を示す回路接続情報から成るデータベース、即ちネットリストとを準備する。そして、セルライブラリ及びネットリストから回路パターン情報及び回路接続情報を読み込む。
【００２１】
そして、図１に示すように、ハードマクロ１０の所定の位置に、半導体集積回路の電源線及び接地線である下層電源線１１及び下層接地線１２を、第１メタル層を用いて好ましくは平行に配置する。
【００２２】
次に、ハードマクロ１０の端部に沿って、当該端部を周回するようにして、第４メタル層を用いた上層電源線４１、及び第５メタル層を用いた上層電源線５１を配置する。上層電源線４１，５１を構成する第４メタル層及び第５メタル層の交差点には、それらの層を同電位となるように接続するコンタクトＣＴを配置する。こうして、ハードマクロ１０に、上層電源線４１，５１がリング状に配置される。
【００２３】
また、ハードマクロ１０の端部に沿って、上層電源線４１，５１に隣接して、第４メタル層を用いた上層接地線４２、及び第５メタル層を用いた上層接地線５２を配置する。上層接地線４２，５２を構成する第４メタル層及び第５メタル層の交差点には、それらの層を同電位となるように接続するコンタクトＣＴを配置する。こうして、ハードマクロ１０に、上層接地線４２，５２がリング状に配置される。
【００２４】
さらに、下層電源線１１を構成する第１メタル層と、上層電源線４１，５１を構成する第４メタル層もしくは第５メタル層との交差点には、それらの層を同電位となるように接続するコンタクトＣＴを配置する。同様に、下層接地線１２を構成する第１メタル層と、上層接地線４２，５２を構成する第４メタル層もしくは第５メタル層との交差点には、それらの層を同電位となるように接続するコンタクトＣＴを配置する。
【００２５】
なお、上層電源線４１，５１及び上層接地線４２，５２は、第４メタル層、第５メタル層以外の配線を用いて配置されてもよい。即ち、上層電源線４１，５１及び上層接地線４２，５２は、半導体集積回路（即ちハードマクロ１０）を構成する複数の配線層の中の、最下層を除くいずれかの配線層を用いて配置されてもよい。
【００２６】
次に、リング状に配置された上層電源線４１，５１及び上層接地線４２，５２に囲まれるハードマクロ１０の所定の領域に、不図示のセルライブラリから読み込んだ上記回路パターン情報に基づいて、単数もしくは複数のセル１０Ｃを配置する。セル１０Ｃは、例えば、メモリセルや、標準化された基本論理ゲートやその組み合わせから成る論理回路の単位ブロックであるスタンダードセル等である。
【００２７】
次に、ハードマクロ１０の端部に、上記複数の配線層の中の最下層、及び上層電源線４１,５１及び上層接地線４２,５２の配線層を除くいずれかの配線層を用いてポート２０を配置する。即ち、本実施形態では、ポート２０は、第２メタル層もしくは第３メタル層を用いて、上層電源線４１,５１及び上層接地線４２,５２の下方に位置するハードマクロ１０の端部に配置される。このポート２０の一方の端はセル１０Ｃと接続される。ポート２０のもう一方の端は、ハードマクロ１０の外部との入出力に用いられる。
【００２８】
なお、半導体集積回路を構成する複数の配線層が５層よりも多い場合、上記ポート２０は、第２メタル層以上、好ましくは第３メタル層以上の配線層を用いて配置される。ただし、上層電源線及び上層接地線に用いられる配線層は除くものとする。
【００２９】
このようにして、上記複数の配線層の中の最下層、即ち、第１メタル層を用いずにポート２０を配置することにより、従来例にみられたような上記複数の配線層の中の最下層、即ち、第１メタル層を用いたポートにより占められる領域を、ポート以外の配線もしくはセルの配置に用いることが可能となる。
【００３０】
次に、上層電源線４１,５１及び上層接地線４２,５２の下方に対応するハードマクロ１０の端部に、上記最下層、即ち第１メタル層を用いた新たなセルを配置する。
【００３１】
ここで、第１メタル層を用いた新たなセルとしては、ハードマクロ１０を半導体集積回路の用途に応じて当該半導体集積回路上に配置する際に必要となるセルである。本実施形態では、特に制限されないが、例えばバイパスコンデンサセル７０を、第１メタル層を用いて配置する。バイパスコンデンサセル７０は、図２の概念図に示すように、下層電源線１１及び下層接地線１２を構成する第１メタル層間に、所定の容量構成回路８０を挿入したセルであり、容量９０を有する。
【００３２】
上記所定の容量構成回路は、例えば、下層電源線１１と不図示の半導体基板との間、及び下層接地線１２と不図示の半導体基板との間に、それぞれポリシリコン層を配置して成るものであり、下層電源線１１と下層接地線１２との間に容量９０を構成するものである。
【００３３】
次に、不図示のネットリストから読み込んだ上記回路接続情報に基づいて、下層電源線１１及び下層接地線１２、上層電源線４１,５１及び上層接地線４２,５２、もしくはポート２０とセル１０Ｃとの間を接続する不図示の配線を配置する。また、セル１０Ｃが複数の場合、互いに接続される予定のセル間を接続する不図示の配線を配置する。その後、所定のレイアウトの調整や信号遅延のタイミングの調整等を行った後、レイアウトを確定する。
【００３４】
上述したように、本発明の半導体集積回路の自動設計方法によれば、上層電源線４１,５１及び上層接地線４２,５２の下方に対応するハードマクロ１０の端部に、上記複数の配線層の中の最下層、即ち第１メタル層を用いた新たなセルを容易に追加して配置することが可能となる。また、当該箇所に配置可能な第１メタル層を用いた新たなセルの数を、従来例に比して増やすことができる。即ち、ハードマクロ１０、即ち半導体集積回路のマクロ化されたブロックを使用して当該半導体集積回路の全体を設計する際の自由度が向上する。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る半導体集積回路の自動設計方法を説明する平面図である。
【図２】バイパスコンデンサセルを説明する概念図である。
【図３】従来例に係る半導体集積回路の自動設計方法を説明する平面図である。
【符号の説明】
【００３６】
１０，２１０  ハードマクロ        １０Ｃ，２１０Ｃ  セル
１１，２１１  下層電源線          １２，２１２  下層接地線
２０，２２０  ポート
４１，５１，２４１，２５１  上層電源線
４２，５２，２４２，２５２  上層接地線
７０  バイパスコンデンサセル      ８０  容量構成回路
９０  容量                        ＣＴ  コンタクト
【図１】
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【図２】
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【図３】
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