(57)【要約】【課題】  半導体装置の特性を劣化させることなく素子分離の幅を縮小する。【解決手段】  ｎ型ウェル３とｐ型ウェル４との境界に形成された素子分離２は、第１の素子分離２１とその直下に形成された第２の素子分離２２とを有する。ｎ型ウェル３内の第１の素子分離２１の底面近傍にｎ型チャネルカット層５が形成され、ｐ型ウェル４の第１の素子分離２１の底面近傍にｐ型チャネルカット層６が形成されている。ｎ型チャネルカット層５とｐ型チャネルカット層６とは第２の素子分離２２により分離されている。【選択図】      図１
2006173335.tif 000002
【特許請求の範囲】
【請求項１】
溝型の素子分離を有する半導体装置であって、
基板内に形成され、第１の素子分離と、該第１の素子分離の直下に形成された第２の素子分離とを有する素子分離と、
前記素子分離によって分離された活性領域に形成されたウェルと、
前記第１の素子分離の底面近傍の前記ウェル内に形成され、前記ウェルと同じ導電型を有し、かつ、前記ウェルよりも高い不純物濃度を有する高濃度不純物拡散層とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下方のチャネル領域を挟むように前記ウェルの上層に形成された不純物拡散層とを更に備え、
前記不純物拡散層の接合深さが、前記第１の素子分離の底面よりも浅いことを特徴とする半導体装置。
【請求項３】
溝型の素子分離で分離されたｐ型回路領域及びｎ型回路領域を有する相補型の半導体装置であって、
前記ｐ型回路領域の前記基板内に形成されたｎ型ウェルと、
前記ｎ型回路領域の前記基板内に形成されたｐ型ウェルと、
前記ｎ型ウェルと前記ｐ型ウェルとの境界に形成され、第１の素子分離と、該第１の素子分離の直下に形成された第２の素子分離とを有する素子分離と、
前記ｎ型ウェル内の前記第１の素子分離の底面近傍に形成され、前記ｎ型ウェルよりも高い不純物濃度を有するｎ型高濃度不純物拡散層と、
前記ｐ型ウェル内の前記第１の素子分離の底面近傍に形成され、前記ｐ型ウェルよりも高い不純物濃度を有するｐ型高濃度不純物拡散層とを備えたことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ｎ型高濃度不純物拡散層と前記ｐ型高濃度不純物拡散層との間に前記第２の素子分離が介在することを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記ｎ型及びｐ型ウェル上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下方のチャネル領域を挟むように前記ｎ型ウェルの上層に形成されたｐ型ソース／ドレイン領域と、
前記ゲート電極下方のチャネル領域を挟むように前記ｐ型ウェルの上層に形成されたｎ型ソース／ドレイン領域とを更に備え、
前記ｐ型及びｎ型ソース／ドレイン領域の接合深さが、前記第１の素子分離の底面よりも浅いことを特徴とする半導体装置。
【請求項６】
請求項３から５の何れかに記載の半導体装置において、
前記ｎ型又はｐ型ウェル内に形成され、前記第２の素子分離と同じ深さの第３の素子分離を更に備えたことを特徴とする半導体装置。
【請求項７】
溝型の素子分離を有する半導体装置の製造方法であって、
基板上に窒化膜パターンを形成する工程と、
前記窒化膜パターンをマスクとして前記基板をドライエッチングすることにより、前記基板内に第１の溝を形成する工程と、
前記第１の溝の底部に不純物を注入することにより、高濃度不純物拡散層を形成する工程と、
前記高濃度不純物拡散層を形成した後、前記第１の溝の側壁に自己整合的にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の溝の底部に露出する前記基板をドライエッチングすることにより、前記第１の溝の直下に第２の溝を形成する工程と、
前記第１及び第２の溝内に酸化膜を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記不純物を斜め回転注入することを特徴とする半導体装置の製造方法。
【請求項９】
溝型の素子分離で分離されたｐ型回路領域及びｎ型回路領域を有する相補型の半導体装置の製造方法であって、
基板上に窒化膜パターンを形成する工程と、
前記窒化膜パターンをマスクとして前記基板をドライエッチングすることにより、前記基板のｎ型ウェル形成領域とｐ型ウェル形成領域の境界に第１の溝を形成する工程と、
前記ｎ型ウェル形成領域の前記第１の溝の底部にｎ型不純物を注入することにより、ｎ型チャネルカット層を形成する工程と、
前記ｐ型ウェル形成領域の前記第１の溝の底部にｐ型不純物を注入することにより、ｐ型チャネルカット層を形成する工程と、
前記ｎ型及びｐ型チャネルカット層を形成した後、前記第１の溝の側壁に自己整合的にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の溝の底部に露出する前記基板をドライエッチングすることにより、前記第１の溝の直下に第２の溝を形成する工程と、
前記第１及び第２の溝内に酸化膜を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ｎ型及びｐ型不純物を斜め回転注入することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、
前記サイドウォールを形成した後、前記窒化膜パターンに開口を形成する工程を更に含み、
前記第２の溝を形成すると共に、前記開口の底部に露出する前記基板をドライエッチングすることにより第３の溝を形成し、
前記第１及び第２の溝と共に、前記第３の溝内に前記酸化膜を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第１の溝のよりも狭い幅で前記第３の溝を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に溝型素子分離及びチャネルカット層の形成技術に関するものである。
【背景技術】
【０００２】
半導体装置の微細化に伴って、素子分離の幅も縮小している。これに伴い、特に、ＣＭＯＳ回路のような相補型半導体装置においては、ｎ型ウェルとｐ型ウェル内のｎ型拡散層（ｎ型ソース／ドレイン領域）との電気的絶縁、及び、ｐ型ウェルとｎ型ウェル内のｐ型拡散層（ｐ型ソース／ドレイン領域）との電気的絶縁を確保することが必要である。
【０００３】
図１７は、第１関連技術による相補型半導体装置を説明するための断面図である。
図１７に示すように、基板１内に酸化膜からなる素子分離２０が形成されている。ＰＭＯＳ領域の基板１内にはｎ型ウェル３が形成され、ＮＭＯＳ領域の基板１内にはｐ型ウェル４が形成されている。ｎ型ウェル３内において素子分離２０底面近傍の高さにｎ型チャネルカット層５０が形成され、ｐ型ウェル４内において素子分離２０底面近傍の高さにｐ型チャネルカット層６０が形成されている。基板１上にはゲート絶縁膜７を介してゲート電極８が形成されている。ゲート電極８下方のチャネル領域を挟むように、ｎ型ウェル３内にｐ型拡散層（ｐ型ソース／ドレイン領域）９が形成され、ｐ型ウェル４内にｎ型拡散層（ｎ型ソース／ドレイン領域）１０が形成されている。ｐ型拡散層９及びｎ型拡散層１０は層間絶縁膜１１内に形成されたプラグ１２を介して多層金属配線１３に接続されている。
【０００４】
図１８及び図１９は、図１７に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である。
先ず、図１８に示すように、基板１内にＳＴＩ法を用いて素子分離２０を形成した後、ＮＭＯＳ領域を覆うレジストパターン３４を形成し、ｎ型不純物３５としてのリンを、例えば、加速電圧：３００ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ｎ型ウェル形成領域３ａ内にｎ型チャネルカット層５０が形成される。レジストパターン３４を除去した後、図１９に示すように、ＰＭＯＳ領域を覆うレジストパターン３６を形成し、ｐ型不純物３７としてのボロンを、例えば、加速電圧：１２０ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ｐ型ウェル形成領域４ａ内にｐ型チャネルカット層６０が形成される。
【０００５】
図２０は、第２関連技術による相補型半導体装置を説明するための断面図である。図１７に示した相補型半導体装置との違いは、ｎ型及びｐ型チャネルカット層５１，６１が、素子分離２０底面近傍にのみ局所的に形成されている点である。
図２１及び図２２は、図２０に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である。
先ず、図２１に示すように、基板１上に酸化膜３１と窒化膜３２との積層膜を形成し、この積層膜３１，３２をパターニングする。パターニングされた積層膜３１，３２をマスクとして基板１をドライエッチングすることにより、基板１内に素子分離となる溝３３を形成する。そして、ＮＭＯＳ領域（ｐ型ウェル形成領域）を覆うレジストパターン３４を形成し、ｎ型不純物としてのリン３５を、例えば、加速電圧：３０ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ＰＭＯＳ領域の溝３３の底部にｎ型チャネルカット層５１が形成される。レジストパターン３４を除去した後、図２２に示すように、ＰＭＯＳ領域（ｎ型ウェル形成領域）を覆うレジストパターン３６を形成し、ｐ型不純物３７としてのボロンを、例えば、加速電圧：１０ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ＮＭＯＳ領域の溝３３の底部に、ｐ型チャネルカット層６１が形成される。
【０００６】
ＣＭＯＳ回路の素子分離幅が縮小されると、上記第１及び第２関連技術で説明したように、ｎ型チャネルカット層５０，５１及びｐ型チャネルカット層６１，６２の形成が絶縁特性（以下「分離特性」ともいう。）の向上に有効である。これらのチャネルカット層５０，５１，６０，６１を高濃度化することにより、分離特性を更に向上させることができる。
【０００７】
また、溝型キャパシタ或いは溝型素子分離の溝側面及び溝底面にチャネルストッパを形成する方法が提案されている（例えば、特許文献１参照。）。
【０００８】
【特許文献１】特開昭６１−２６７３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１７に示す相補型半導体装置では、チャネルカット層５０，６０はチャネル領域及び拡散層の下方全体に形成されている。このため、チャネルカット層５０，６０を高濃度化した場合には、ＭＯＳトランジスタの閾値電圧上昇や駆動能力低下、接合リーク電流の増大や、接合容量の増大等により、ＣＭＯＳ回路の動作速度低下や消費電力増大の原因となってしまうという問題がある。
【００１０】
一方、図２０に示す相補型半導体装置では、チャネルカット層５１，６１は分離酸化膜底面の近傍にのみ形成され、チャネル領域の下方には形成されていない。このため、チャネルカット層５１，６１を高濃度化しても、上述した不具合の度合いは低くなる。しかし、図２１及び図２２に示したように、素子分離２０の形成途中にチャネルカット層５１，６１用の不純物ドーピングを行うため、素子分離２０形成時に高温の熱処理が施されると、図２３に示すように、不純物が反対導電型のウェル内にも拡散してしまい、分離特性が期待通り向上しないという問題がある。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、半導体装置の特性を劣化させることなく素子分離の幅を縮小することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、溝型の素子分離を有する半導体装置であって、
基板内に形成され、第１の素子分離と、該第１の素子分離の直下に形成された第２の素子分離とを有する素子分離と、
前記素子分離によって分離された活性領域に形成されたウェルと、
前記第１の素子分離の底面近傍の前記ウェル内に形成され、前記ウェルと同じ導電型を有し、かつ、前記ウェルよりも高い不純物濃度を有する高濃度不純物拡散層とを備えたことを特徴とするものである。
【００１３】
本発明に係る半導体装置は、溝型の素子分離で分離されたｐ型回路領域及びｎ型回路領域を有する相補型の半導体装置であって、
前記ｐ型回路領域の前記基板内に形成されたｎ型ウェルと、
前記ｎ型回路領域の前記基板内に形成されたｐ型ウェルと、
前記ｎ型ウェルと前記ｐ型ウェルとの境界に形成され、第１の素子分離と、該第１の素子分離の直下に形成された第２の素子分離とを有する素子分離と、
前記ｎ型ウェル内の前記第１の素子分離の底面近傍に形成され、前記ｎ型ウェルよりも高い不純物濃度を有するｎ型高濃度不純物拡散層と、
前記ｐ型ウェル内の前記第１の素子分離の底面近傍に形成され、前記ｐ型ウェルよりも高い不純物濃度を有するｐ型高濃度不純物拡散層とを備えたことを特徴とするものである。
【００１４】
本発明に係る半導体装置の製造方法は、溝型の素子分離を有する半導体装置の製造方法であって、
基板上に窒化膜パターンを形成する工程と、
前記窒化膜パターンをマスクとして前記基板をドライエッチングすることにより、前記基板内に第１の溝を形成する工程と、
前記第１の溝の底部に不純物を注入することにより、高濃度不純物拡散層を形成する工程と、
前記高濃度不純物拡散層を形成した後、前記第１の溝の側壁に自己整合的にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の溝の底部に露出する前記基板をドライエッチングすることにより、前記第１の溝の直下に第２の溝を形成する工程と、
前記第１及び第２の溝内に酸化膜を埋め込む工程とを含むことを特徴とするものである。
【００１５】
本発明に係る半導体装置の製造方法は、溝型の素子分離で分離されたｐ型回路領域及びｎ型回路領域を有する相補型の半導体装置の製造方法であって、
基板上に窒化膜パターンを形成する工程と、
前記窒化膜パターンをマスクとして前記基板をドライエッチングすることにより、前記基板のｎ型ウェル形成領域とｐ型ウェル形成領域の境界に第１の溝を形成する工程と、
前記ｎ型ウェル形成領域の前記第１の溝の底部にｎ型不純物を注入することにより、ｎ型チャネルカット層を形成する工程と、
前記ｐ型ウェル形成領域の前記第１の溝の底部にｐ型不純物を注入することにより、ｐ型チャネルカット層を形成する工程と、
前記ｎ型及びｐ型チャネルカット層を形成した後、前記第１の溝の側壁に自己整合的にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の溝の底部に露出する前記基板をドライエッチングすることにより、前記第１の溝の直下に第２の溝を形成する工程と、
前記第１及び第２の溝内に酸化膜を埋め込む工程とを含むことを特徴とするものである。
【発明の効果】
【００１６】
本発明は、以上説明したように、素子分離を２段の構成にすることにより分離特性を向上させることができるため、半導体装置の特性を劣化させることなく素子分離の幅を縮小することができる。
また、本発明は、第２の素子分離によりｎ型高濃度不純物拡散層とｐ型高濃度不純物拡散層とを絶縁することにより分離特性を向上させることができるため、相補型半導体装置の特性を劣化させることなく素子分離の幅を縮小することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１８】
実施の形態１．
図１は、本発明の実施の形態１による相補型半導体装置を説明するための断面図である。
図１に示すように、ＰＭＯＳ領域（ｐ型回路領域）及びＮＭＯＳ領域（ｎ型回路領域）を有する基板１としてのシリコン基板内に、埋め込み酸化膜からなる素子分離２が形成されている。素子分離２は、２段の深さを有しており、深さｄ１の第１（１段目）の素子分離２１と、該第１の素子分離２１の下に形成された深さｄ２の第２（２段目）の素子分離２２とを有する（後述）。深さｄ１は、例えば、８０〜１５０ｎｍであり、深さｄ２は、例えば、２００〜４００ｎｍである。第１の素子分離２１の幅よりも狭い幅を有する第２の素子分離２２が、第１の素子分離２１の底部中央に接続されることにより、素子分離２は下に凸型の形状を有する。
【００１９】
素子分離２により分離されたＰＭＯＳ領域の基板１にはｎ型ウェル３が形成され、ＮＭＯＳ領域の基板１にはｐ型ウェル４が形成されている。ｎ型ウェル３内の第１の素子分離２１の底面近傍には、ｎ型ウェル３よりも高い不純物濃度を有するｎ型チャネルカット層５が形成されている。ｐ型ウェル４内の第１の素子分離２１の底面近傍には、ｐ型ウェル４よりも高い不純物濃度を有するｐ型チャネルカット層６が形成されている。ｎ型チャネルカット層５及びｐ型チャネルカット層６は、ゲート電極８下方に位置するチャネル領域の下方には形成されていない。また、ｎ型チャネルカット層５とｐ型チャネルカット層６とは、ウェル境界に介在する第２の素子分離２２により絶縁されている。これにより、ｎ型チャネルカット層５とｎ型ソース／ドレイン領域１０（後述）とが絶縁され、ｐ型チャネルカット層６とｐ型ソース／ドレイン領域９（後述）とが絶縁されている。
【００２０】
ｎ型ウェル３及びｐ型ウェル４上には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート電極８下方のチャネル領域を挟むようにｎ型ウェル３上層にｐ型ソース／ドレイン領域９が形成され、ｐ型ウェル４上層にｎ型ソース／ドレイン領域１０が形成されている。
ｐ型及びｎ型ソース／ドレイン領域９，１０の接合深さは、第１の素子分離２１の底面よりも浅いことが好適である。これにより、素子分離２の分離特性を向上させることができる。
【００２１】
ゲート電極８を覆うように層間絶縁膜１１としてのシリコン酸化膜が形成され、該層間絶縁膜１１内にソース／ドレイン領域９，１０と接続するプラグ１２が形成されている。プラグ１２は、層間絶縁膜１１内に形成されたコンタクトホール内にタングステン等の導電膜を埋め込んでなる。プラグ１２は、多層金属配線１３に接続されている。多層金属配線１３は層間絶縁膜１４により絶縁されている。層間絶縁膜１４としては、シリコン酸化膜１１よりも低い比誘電率を有するｌｏｗ−ｋ膜（例えば、ＳｉＯＣ、ＨＳＱ、ＭＳＱ等）や空孔を有するｌｏｗ−ｋ膜（例えば、ポーラスＨＳＱやポーラスＭＳＱ等）を用いることができる。
【００２２】
次に、上記相補型半導体装置の製造方法について説明する。
図２〜図９は、図１に示した相補型半導体装置の製造方法を説明するための工程断面図である。図２〜図８は、相補型半導体装置の素子分離の形成方法を示す工程断面図である。
先ず、図２に示すように、基板１上にシリコン酸化膜３１とシリコン窒化膜３２とを形成する。そして、リソグラフィ技術及びドライエッチングにより、シリコン窒化膜３２及びシリコン酸化膜３１をパターニングする。パターニングされたシリコン窒化膜３２をマスクとして基板１をドライエッチングすることにより、基板１内に第１の素子分離２１となる深さｄ１の第１の溝３３を形成する。次に、ＮＭＯＳ領域を覆うレジストパターン３４を形成し、ｎ型不純物３５としてのリンを、例えば、加速電圧：３０ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ＰＭＯＳ領域（ｎ型ウェル形成領域）の溝３３の底部にｎ型チャネルカット層５が形成される。
【００２３】
なお、図３に示すように、ｎ型不純物３５を垂直注入ではなく、斜め回転注入してもよい（後述する実施の形態２についても同様）。この場合、溝３３の側面近傍にもｎ型チャネルカット層５ａが形成される。ｎ型チャネルカット層５ａは、溝３３底部に形成されたｎ型チャネルカット層５と連通する。
【００２４】
レジストパターン３４を除去した後、図４に示すように、ＰＭＯＳ領域を覆うレジストパターン３６を形成し、ｐ型不純物３７としてのボロンを、例えば、加速電圧：１０ｋｅＶ、ドーズ量：６×１０１２／ｃｍ２の条件で注入する。これにより、ＮＭＯＳ領域（ｐ型ウェル形成領域）の溝３３の底部に、ｐ型チャネルカット層６が形成される。なお、上記ｎ型不純物３５の斜め回転注入と同様に、ｐ型不純物３７を斜め回転注入してもよい（後述する実施の形態２についても同様）。
【００２５】
レジストパターン３６を除去した後、図５に示すように、基板全面にシリコン酸化膜３８を、例えば、５０ｎｍ程度の膜厚で形成する。そして、シリコン酸化膜３８を異方性エッチングする。これにより、図６に示すように、溝３３の側壁を覆うサイドウォール３８ａが自己整合的に形成される。このサイドウォール３８ａは酸化膜３１及び窒化膜３２の側面も覆う。
【００２６】
次に、図７に示すように、窒化膜３２及びサイドウォール３８ａをマスクとして、溝３３の底部に露出する基板１をドライエッチングすることにより、溝３３の底部に深さｄ２の第２の溝３９が形成される。これにより、基板１内に２段の溝３３，３９が形成される。溝３９を形成する際にサイドウォール３８ａ間のｎ型チャネルカット層５及びｐ型チャネルカット層６もエッチングされるため、溝３９によりｎ型チャネルカット層５とｐ型チャネルカット層６とが分離する。
【００２７】
次に、図８に示すように、基板全面にシリコン酸化膜４０を、例えば、ＨＤＰＣＶＤ（high density plasma CVD）法により形成する。その後、シリコン窒化膜３２をストッパ膜として、ＣＭＰ法によりシリコン酸化膜４０を平坦化する。これにより、溝３３，３９内に酸化膜４０が埋め込まれる。
【００２８】
次に、図９に示すように、シリコン窒化膜３２とシリコン酸化膜３１を公知のウェットエッチングにより除去する。そして、公知の手法を用いて、ＰＭＯＳ領域の基板１内にｎ型ウェル３を形成し、ＮＭＯＳ領域の基板１内にｐ型ウェル４を形成する。続いて、基板１上にゲート絶縁膜７を介してゲート電極８を形成する。ゲート電極８に対して自己整合的にｎ型ウェル３内にｐ型ソース／ドレイン領域９を形成し、ｐ型ウェル４内にｎ型ソース／ドレイン領域１０を形成する。なお、このように形成されたＭＯＳＦＥＴに替えて、ＬＤＤ構造を有するＭＯＳＦＥＴを形成してもよい。
さらに、ゲート電極８を覆うようにシリコン酸化膜１１を形成し、シリコン酸化膜１１内にコンタクトホールを形成し、該コンタクトホール内にタングステン等の導電膜を埋め込むことにより、シリコン酸化膜１１内にプラグ１２が形成される。その後、公知の手法を用いて多層配線１３を形成する。
以上の工程を経ることにより、ＣＭＯＳ回路が形成される。
【００２９】
以上説明したように、本実施の形態１では、素子分離２を第１の素子分離２１と第２の素子分離２２によって構成し、ウェル境界の第１の素子分離２１の底部近傍に形成されたチャネルカット層５，６を第２の素子分離２２によって分離した。すなわち、図２０に示した第２関連技術と異なり、ウェル境界におけるチャネルカット層５，６は溝３９形成時に切断される。よって、ｎ型チャネルカット層５とｐ型ウェル４、及び、ｐ型チャネルカット層６とｎ型ウェル３を第２の素子分離２２によって絶縁することにより、図１０に示すように接合容量を低減することができ、ＣＭＯＳ回路の高速動作が可能となる。このように、本実施の形態１ではウェルとソース／ドレイン領域間で高い分離特性が得られるため、図１１に示すようにソース／ドレイン領域とウェル境界との距離（分離幅）を縮小することができる。よって、素子分離２の幅を縮小することができる。
【００３０】
また、図３に示すように不純物を斜め回転注入する場合には、チャネルカット層５，６を第１の素子分離２１の側壁近傍にまで広げることができるため、分離特性を更に向上させることができる。また、ソース／ドレイン領域９，１０の深さを、第１の素子分離２１の深さｄ１よりも浅くすることにより、分離特性を向上させることができる。
【００３１】
実施の形態２．
図１２は、本発明の実施の形態２による相補型半導体装置を説明するための断面図である。
図１２に示すように、本実施の形態２による相補型半導体装置は、実施の形態１と同じ構造の素子分離２０をウェル３，４境界に有する。本実施の形態２では、ウェル３，４内に素子分離２３を有しているが、この素子分離２３は２段形状ではなく、素子分離２よりも浅い１段形状を有する。ウェル３，４内の素子分離２３の深さは、ウェル境界の素子分離２の第２素子分離２２の深さｄ２と同じである。
【００３２】
次に、上記相補型半導体装置の製造方法について説明する。
図１３〜図１６は、図１２に示した相補型半導体装置の製造方法を説明するための工程断面図である。
先ず、図１３に示すように、実施の形態１と同様の方法を用いて、基板１上にシリコン酸化膜３１とシリコン窒化膜３２とを形成し、パターニングする。そして、パターニングされたシリコン窒化膜３２をマスクとして基板１をドライエッチングすることにより、基板１内に深さｄ１の第１の溝３３を形成する。
【００３３】
その後、図２及び図４に示した方法と同様の方法を用いて、ＰＭＯＳ領域の溝３３底部にｎ型チャネルカット層５を形成し、ＮＭＯＳ領域の溝３３底部にｐ型チャネルカット層６を形成する。さらに、図５及び図６に示した方法と同様の方法を用いて、溝３３の側壁を覆うサイドウォール３８ａを形成する。
【００３４】
次に、図１４に示すように、ウェル境界ではなくウェル形成領域内の素子分離形成部分が開口するレジストパターン４１を形成する。そして、レジストパターン４１をマスクとしてシリコン窒化膜３２及びシリコン酸化膜３１を順次エッチングすることにより、開口を形成する。
【００３５】
レジストパターン４１を除去した後、窒化膜３２及びサイドウォール３８ａをマスクとして基板１を深さｄ２だけドライエッチングする。詳細には、ウェル境界の溝３３底部に露出する基板１と、開口底部に露出する基板１とをドライエッチングする。これにより、図１５に示すように、溝３３の直下に深さｄ２の第２の溝３９が形成されると共に、ウェル形成領域の基板１内に深さｄ２の第３の溝４２が形成される。
【００３６】
その後、図８及び図９に示した方法と同様の方法を用いて、溝３３，３９，４２内に酸化膜を埋め込み、シリコン窒化膜３２及びシリコン酸化膜３１を除去する。そして、公知の手法を用いてｎ型ウェル３及びｐ型ウェル４を形成した後、ゲート絶縁膜７を介してゲート電極８を形成する。さらに、ゲート電極８に対して自己整合的にｐ型ソース／ドレイン領域９及びｎ型ソース／ドレイン領域１０を形成すると、図１６に示すような構造が得られる。続いて、実施の形態１と同様の方法を用いて、シリコン酸化膜１１を形成し、該シリコン酸化膜１１内にプラグ１２を形成し、多層配線１３を形成する。以上の工程を経ることにより、図１２に示したＣＭＯＳ回路が形成される。
【００３７】
以上説明したように、本実施の形態２では、ウェル境界の素子分離を２段にすることにより、実施の形態１と同様のウェル境界での分離特性が得られる。
さらに、本実施の形態２では、ウェル境界の素子分離２の深さ（ｄ１＋ｄ２）よりも、ウェル３，４内の素子分離２３の深さ（ｄ２）を浅くした。これにより、第３の溝４２への酸化膜の埋め込みが容易となる。よって、ウェル境界の素子分離２の分離幅Ｗ１に対してウェル３，４内の素子分離２３の分離幅Ｗ２を小さく設定することができ、集積回路の微細化が可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１による相補型半導体装置を説明するための断面図である。
【図２】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】チャネルカット層を不純物の斜め回転注入により形成する工程を示す断面図である。
【図４】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その２）。
【図５】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その３）。
【図６】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その４）。
【図７】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その５）。
【図８】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その６）。
【図９】図１に示した相補型半導体装置の製造方法を説明するための工程断面図である（その７）。
【図１０】本発明と第２関連技術との間で、接合容量を比較した図である。
【図１１】本発明と第２関連技術との間で、ソース／ドレイン領域とウェル境界との間の分離幅を比較した図である。
【図１２】本発明の実施の形態２による相補型半導体装置を説明するための断面図である。
【図１３】図１２に示した相補型半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１４】図１２に示した相補型半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１５】図１２に示した相補型半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１６】図１２に示した相補型半導体装置の製造方法を説明するための工程断面図である（その４）。
【図１７】第１関連技術による相補型半導体装置を説明するための断面図である。
【図１８】図１７に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である（その１）。
【図１９】図１７に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である（その２）。
【図２０】第２関連技術による相補型半導体装置を説明するための断面図である。
【図２１】図２０に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である（その１）。
【図２２】図２０に示す相補型半導体装置のチャネルカット層の形成方法を説明するための工程断面図である（その２）。
【図２３】第２関連技術による相補型半導体装置の問題点を説明するための要部断面図である。
【符号の説明】
【００３９】
１  基板（シリコン基板）、  ２  素子分離、  ２１  第１の素子分離、  ２２  第２の素子分離、２３  第３の素子分離、  ３  ｎ型ウェル、  ４  ｐ型ウェル、  ５  ｎ型チャネルカット層、  ６  ｐ型チャネルカット層、  ７  ゲート絶縁膜、  ８  ゲート電極、  ９  ｐ型ソース／ドレイン領域、  １０  ｎ型ソース／ドレイン領域、  １１  層間絶縁膜（シリコン酸化膜）、  １２  プラグ、  １３  多層金属配線、  １４  層間絶縁膜、  ３１  シリコン酸化膜、  ３２  シリコン窒化膜、  ３３  第１の溝、  ３４  レジストパターン、３５  ｎ型不純物（リン）、  ３６  レジストパターン、  ３７  ｐ型不純物（ボロン）、  ３８  絶縁膜（シリコン酸化膜）、  ３８ａ  サイドウォール、  ３９  第２の溝、  ４０  シリコン酸化膜、  ４１  レジストパターン、  ４２  第３の溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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