(57)【要約】【課題】  下地金属層上に半田ボールが設けられた半導体素子において、下地金属層を形成するためのエッチング工程数を少なくする。【解決手段】  スパッタ法等により成膜されたＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂの上面にメッキレジスト膜１１をパターン形成する。次に、Ｎｉの電解メッキを行ない、次いで、半田の電解メッキを行なうことにより、メッキレジスト膜１１の開口部１２内のＣｕ層７ｂの上面にＮｉメッキ層８および半田ボール形成用の半田層１３を形成する。次に、メッキレジスト膜１１を剥離する。次に、半田層１３をマスクとしてＣｕ層７ｂおよびＮｉ−Ｔｉ層７ａをエッチングしてパターニングすると、半田層１３下のＮｉメッキ層８下にＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層が形成される。この場合、エッチング液として、ＣｕおよびＮｉ−Ｔｉを共にエッチング可能なエッチング液、例えば、酢酸５ｗｔ％、禍酸化水素水１ｗｔ％、硝酸１０ｗｔ％、純水８４ｗｔ％の混合液を用いる。【選択図】  図５
2006173231.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた下地金属層上に半田ボールが設けられた半導体素子において、前記下地金属層は少なくともＮｉ−Ｔｉ層を有することを特徴とする半導体素子。
【請求項２】
請求項１に記載の発明において、前記下地金属層はＮｉ−Ｔｉ層のみからなることを特徴とする半導体素子。
【請求項３】
請求項１に記載の発明において、前記下地金属層は下層のＮｉ−Ｔｉ層と上層のＣｕ層とからなることを特徴とする半導体素子。
【請求項４】
請求項３に記載の発明において、前記Ｃｕ層と前記半田ボールとの間にＮｉまたはＣｕからなるメッキ層が設けられていることを特徴とする半導体素子。
【請求項５】
請求項１に記載の発明において、前記下地金属層は前記半導体基板の上面に設けられた接続パッド上にのみ該接続パッドに接続されて設けられていることを特徴とする半導体素子。
【請求項６】
請求項１に記載の発明において、前記下地金属層は前記半導体基板の上面に設けられた接続パッドに接続されて設けられた配線用の下地金属層であり、前記下地金属層上に配線が設けられ、前記配線の接続パッド部上に柱状電極が設けられ、前記柱状電極の周囲における前記半導体基板上に封止膜が設けられ、前記柱状電極上に前記半田ボールが設けられていることを特徴とする半導体素子。
【請求項７】
請求項６に記載の発明において、前記下地金属層は下層のＮｉ−Ｔｉ層と上層のＣｕ層とからなることを特徴とする半導体素子。
【請求項８】
請求項７に記載の発明において、前記配線および前記柱状電極はＣｕメッキからなることを特徴とする半導体素子。
【請求項９】
請求項１に記載の発明において、前記Ｎｉ−Ｔｉ層のＴｉ含有量は６．５〜１０ｗｔ％であることを特徴とする半導体素子。
【請求項１０】
半導体基板上に設けられた下地金属層上に半田ボールが設けられた半導体素子の製造方法において、前記半導体基板上に少なくともＮｉ−Ｔｉ層を含む下地金属層形成用層を形成し、前記下地金属層形成用層を１回のエッチングによりパターニングして前記下地金属層を形成することを特徴とする半導体素子の製造方法。
【請求項１１】
請求項１０に記載の発明において、前記半導体基板上にＮｉ−Ｔｉ層およびＣｕ層を成膜し、前記Ｎｉ−Ｔｉ層および前記Ｃｕ層からなる下地金属層形成用層を１回のエッチングによりパターニングして前記下地金属層を形成することを特徴とする半導体素子の製造方法。
【請求項１２】
請求項１１に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層およびＣｕ層を成膜する工程と、
前記Ｃｕ層上に、前記接続パッドに対応する部分に開口部を有するメッキレジスト膜を形成する工程と、
前記Ｃｕ層をメッキ電流路としたＮｉまたはＣｕの電解メッキにより前記メッキレジスト膜の開口部内における前記Ｃｕ層上にメッキ層を形成する工程と、
前記Ｃｕ層をメッキ電流路とした半田の電解メッキにより前記メッキレジスト膜の開口部内における前記メッキ層上に半田層を形成する工程と、
前記メッキレジスト膜を剥離する工程と、
前記半田層をマスクとして前記Ｃｕ層および前記Ｎｉ−Ｔｉ層を１回のエッチングによりパターニングして前記半田層下の前記メッキ層下にＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層を形成する工程と、
前記半田層をリフローすることにより前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１３】
請求項１１に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層およびＣｕ層を成膜する工程と、
前記Ｃｕ層上に、前記接続パッドに対応する部分に開口部を有するメッキレジスト膜を形成する工程と、
前記Ｃｕ層をメッキ電流路としたＮｉまたはＣｕの電解メッキにより前記メッキレジスト膜の開口部内における前記Ｃｕ層上にメッキ層を形成する工程と、
前記メッキレジスト膜を剥離する工程と、
前記メッキ層をマスクとして前記Ｃｕ層および前記Ｎｉ−Ｔｉ層を１回のエッチングによりパターニングして前記メッキ層下にＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層を形成する工程と、
前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
請求項１１に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層およびＣｕ層を成膜する工程と、
前記Ｃｕ層上に、前記接続パッドに対応する部分に開口部を有するメッキレジスト膜を形成する工程と、
前記Ｃｕ層をメッキ電流路とした半田の電解メッキにより前記メッキレジスト膜の開口部内における前記Ｃｕ層上に半田層を形成する工程と、
前記メッキレジスト膜を剥離する工程と、
前記半田層をマスクとして前記Ｃｕ層および前記Ｎｉ−Ｔｉ層を１回のエッチングによりパターニングして前記半田層下にＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層を形成する工程と、
前記半田層をリフローすることにより前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１５】
請求項１１に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層およびＣｕ層を成膜する工程と、
前記接続パッド上における前記Ｃｕ層上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記Ｃｕ層および前記Ｎｉ−Ｔｉ層を１回のエッチングによりパターニングして前記レジスト膜下にＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層を形成する工程と、
前記レジスト膜を剥離する工程と、
前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
請求項１１に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層およびＣｕ層を成膜する工程と、
前記Ｃｕ層上にＣｕの電解メッキにより配線を形成する工程と、
前記配線の接続パッド部上にＣｕの電解メッキにより柱状電極を形成する工程と、
前記配線をマスクとして前記Ｃｕ層および前記Ｎｉ−Ｔｉ層を１回のエッチングによりパターニングして前記配線下にＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層を形成する工程と、
前記柱状電極の周囲における前記絶縁膜上に封止膜を形成する工程と、
前記柱状電極上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１７】
請求項１０に記載の発明において、前記半導体基板上にＮｉ−Ｔｉ層を成膜し、前記Ｎｉ−Ｔｉ層からなる下地金属層形成用層を１回のエッチングによりパターニングして前記下地金属層を形成することを特徴とする半導体素子の製造方法。
【請求項１８】
請求項１７に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層を成膜する工程と、
前記Ｎｉ−Ｔｉ層上に、前記接続パッドに対応する部分に開口部を有するメッキレジスト膜を形成する工程と、
前記Ｎｉ−Ｔｉ層をメッキ電流路とした半田の電解メッキにより前記メッキレジスト膜の開口部内における前記Ｎｉ−Ｔｉ層上に半田層を形成する工程と、
前記メッキレジスト膜を剥離する工程と、
前記半田層をマスクとして前記Ｎｉ−Ｔｉ層をエッチングして前記半田層下にＮｉ−Ｔｉ層からなる下地金属層を形成する工程と、
前記半田層をリフローすることにより前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１９】
請求項１７に記載の発明において、
上面に接続パッド部が設けられた半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜上および前記絶縁膜の開口部を介して露出された前記接続パッド上にＮｉ−Ｔｉ層を成膜する工程と、
前記接続パッド上における前記Ｎｉ−Ｔｉ層上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記Ｎｉ−Ｔｉ層をエッチングして前記レジスト膜下にＮｉ−Ｔｉ層からなる下地金属層を形成する工程と、
前記レジスト膜を剥離する工程と、
前記下地金属層上に半田ボールを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２０】
請求項１０に記載の発明において、前記Ｎｉ−Ｔｉ層のＴｉ含有量は６．５〜１０ｗｔ％であることを特徴とする半導体素子の製造方法。
【請求項２１】
請求項１０に記載の発明において、前記エッチングは、Ｎｉ−ＴｉおよびＣｕを共にエッチング可能なエッチング液を用いて行なうことを特徴とする半導体素子の製造方法。
【請求項２２】
請求項２１に記載の発明において、前記エッチング液は、酢酸、禍酸化水素水、硝酸、純水の混合液であることを特徴とする半導体素子の製造方法。
【請求項２３】
請求項２２に記載の発明において、前記エッチング液は、酢酸５ｗｔ％、禍酸化水素水１ｗｔ％、硝酸１０ｗｔ％、純水８４ｗｔ％の混合液であることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子には、半導体基板上の半田ボール形成領域にＴｉ−Ｗ層およびＣｕ層からなる下地金属層が設けられ、その上にＣｕからなるメッキ層およびＴｉ−Ｗを含有する副生成物層が設けられ、その上に半田ボールが設けられたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−３７１２８号公報
【０００４】
ところで、上記従来の半導体素子を製造する場合、半導体基板上にスパッタ法によりＴｉ−Ｗ層およびＣｕ層を成膜し、Ｃｕ層上に開口部を有するメッキレジスト膜を形成し、Ｃｕ層をメッキ電流路としてＣｕの電解メッキを行なうことにより、メッキレジスト膜の開口部内におけるＣｕ層上にメッキ層を形成し、メッキレジスト膜を剥離し、メッキ層をマスクとしてＣｕ層をウェットエッチングすることにより、メッキ層下にのみＣｕ層を残存させ、メッキ層をマスクとしてＴｉ−Ｗ層をドライエッチングすることにより、メッキ層下のＣｕ層下にのみＴｉ−Ｗ層を残存させ、且つ、メッキ層の表面にＴｉ−Ｗを含有する副生成物層を形成し、副生成物層上に半田ボールを形成している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体素子の製造方法では、メッキ層をマスクとしてＣｕ層をウェットエッチングし、次いでメッキ層をマスクとしてＴｉ−Ｗ層をドライエッチングしているので、エッチング工程数が多いという問題があった。
【０００６】
そこで、この発明は、エッチング工程数を少なくすることができる半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明は、上記目的を達成するため、半導体基板上に設けられた下地金属層上に半田ボールが設けられた半導体素子において、前記下地金属層を少なくともＮｉ−Ｔｉ層を有するものによって形成することを特徴とするものである。
【発明の効果】
【０００８】
この発明によれば、例えば下地金属層を下層のＮｉ−Ｔｉ層と上層のＣｕ層とによって形成すると、これらを同一のエッチング液でエッチングすることが可能となり、したがってＮｉ−Ｔｉ層およびＣｕ層からなる下地金属層形成用層を１回のエッチングによりパターニングして下地金属層を形成することができ、エッチング工程数を少なくすることができる。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
図１はこの発明の第１実施形態としての半導体素子の断面図を示す。この半導体素子はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはＡｌからなる複数の接続パッド２が集積回路に接続されて設けられている。
【００１０】
接続パッド２の中央部を除くシリコン基板１の上面には窒化シリコン等からなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。絶縁膜３の上面にはポリイミド系樹脂等からなる保護膜（絶縁膜）５が設けられている。この場合、絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。
【００１１】
接続パッド２上における保護膜５の上面にはＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層７が両開口部４、６を介して接続パッド２に接続されて設けられている。下地金属層７の上面全体にはＮｉメッキ層８が設けられている。Ｎｉメッキ層８の上面には半田ボール９が設けられている。
【００１２】
ここで、Ｎｉ−Ｔｉ層７ａは、Ａｌからなる接続パッド２およびポリイミド系樹脂等からなる保護膜５に対する密着性を良くするためのものであり、例えばＴｉ層と比較して、同等以上の密着性が得られる。また、Ｎｉ−Ｔｉ層７ａは、半田ボール９に含まれるＳｎ等の拡散を防止する役目をも有する。Ｃｕ層７ｂは、電解メッキ時のメッキ電流路としての役目を果たすものである。Ｎｉメッキ層８は、半田ボール９に含まれるＳｎ等の拡散を防止するためのものである。
【００１３】
ところで、Ｎｉ−Ｔｉ層７ａのＴｉ含有量は６．５〜１０ｗｔ％であることが好ましい。その理由は、Ｔｉ含有量が６．５ｗｔ％未満であると、Ｔｉ含有量が少なく、接続パッド２および保護膜５に対する密着性が低下し、また、エッチング特性が変化してしまい、一方、Ｔｉ含有量が１０ｗｔ％を越えると、Ｎｉ−Ｔｉ層をスパッタ法により成膜する際に用いるＮｉ−Ｔｉターゲート自体が割れやすくなってしまうからである。
【００１４】
（製造方法の一例）
次に、図１に示す半導体素子の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）１上にＡｌからなる接続パッド２、窒化シリコン等からなる絶縁膜３およびポリイミド系樹脂等からなる保護膜５が設けられ、接続パッド２の中央部が絶縁膜３および保護膜５に形成された開口部４、６を介して露出されたものを用意する。
【００１５】
この場合、ウエハ状態のシリコン基板１の上面の各半導体素子形成領域には所定の機能の集積回路（図示せず）が形成され、当該領域の周辺部に形成された接続パッド２は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
【００１６】
次に、図３に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に、スパッタ法や蒸着法等により、Ｎｉ−Ｔｉ層７ａおよびＣｕ層７ｂを連続して成膜する。この場合、一例として、Ｎｉ−Ｔｉ層７ａの膜厚は６００ｎｍ程度であり、Ｃｕ層７ｂの膜厚は３００ｎｍ程度である。
【００１７】
次に、図４に示すように、Ｃｕ層７ｂの上面にメッキレジスト膜１１をパターン形成する。この場合、Ｎｉメッキ層８形成領域に対応する部分におけるメッキレジスト膜１１には開口部１２が形成されている。次に、Ｃｕ層７ｂをメッキ電流路としてＮｉの電解メッキを行なうことにより、メッキレジスト膜１１の開口部１２内のＣｕ層７ｂの上面にＮｉメッキ層８を形成する。
【００１８】
次に、図５に示すように、Ｃｕ層７ｂをメッキ電流路として半田の電解メッキを行なうことにより、メッキレジスト膜１１の開口部１２内のＮｉメッキ層８の上面に半田ボール形成用の半田層１３を形成する。次に、メッキレジスト膜１１をレジスト剥離液またはアッシャー（酸素プラズマ）を用いて剥離する。
【００１９】
次に、半田層１３をマスクとしてＣｕ層７ｂおよびＮｉ−Ｔｉ層７ａをエッチングしてパターニングすると、図６に示すように、半田層１３下のＮｉメッキ層８下にＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層７が形成される。この場合、エッチング液として、ＣｕおよびＮｉ−Ｔｉを共にエッチング可能なエッチング液、例えば、酢酸５ｗｔ％、禍酸化水素水１ｗｔ％、硝酸１０ｗｔ％、純水８４ｗｔ％の混合液を用いる。
【００２０】
そして、上記混合液を液温５５℃程度に保ち、半田層１３をマスクとしてＣｕ層７ｂをエッチングすると、エッチング速度が約２５０ｎｍ／分であり、Ｃｕ層７ｂの膜厚が３００ｎｍ程度であると、約７２秒でジャストエッチングされる。これに続いて、上記混合液を同じく液温５５℃程度に保ち、半田層１３をマスクとしてＮｉ−Ｔｉ層７ａをエッチングすると、エッチング速度が約４００ｎｍ／分であり、Ｎｉ−Ｔｉ層７ａの膜厚が６００ｎｍ程度であると、約９０秒でジャストエッチングされる。
【００２１】
このように、エッチング液として上記混合液を用いると、Ｃｕ層７ｂおよびＮｉ−Ｔｉ層７ａを共にエッチングすることができる。したがって、半田層１３をマスクとしてＣｕ層７ｂおよびＮｉ−Ｔｉ層７ａからなる下地金属層形成用層を１回のエッチングによりパターニングすると、半田層１３下のＮｉメッキ層８下にＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層７が形成され、エッチング工程数を少なくすることができる。
【００２２】
次に、リフロー炉等を用いて半田層１３をリフローすると、半田層１３が一旦溶融した後、表面張力により丸まることにより、図７に示すように、Ｎｉメッキ層８の上面に半田ボール９が形成される。次に、シリコン基板１の下面をダイシングテープ（図示せず）に貼り付け、図８に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示す半導体素子が複数個得られる。
【００２３】
（製造方法の他の例）
次に、図１に示す半導体素子の製造方法の他の例について説明する。この場合、図４に示すように、Ｎｉメッキ層８を形成した後に、メッキレジスト膜１１を剥離する。ただし、この場合のメッキレジスト膜１１はＮｉメッキ層８のみを形成するためのものであるので、その厚さは、図４に示すように厚くする必要はなく、形成すべきＮｉメッキ層８の厚さに応じた厚さとなっている。
【００２４】
次に、エッチング液として上記混合液を用い、Ｎｉメッキ層８をマスクとしてＣｕ層７ｂおよびＮｉ−Ｔｉ層７ａからなる下地金属層形成用層を１回のエッチングによりパターニングすると、図９に示すように、Ｎｉメッキ層８下にＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層７を形成される。したがって、この場合も、エッチング工程数を少なくすることができる。
【００２５】
次に、図示していないが、Ｎｉメッキ層８の上面に半田ボール搭載法により半田ボールを搭載し、リフロー工程およびダイシング工程を経ると、図１に示す半導体素子が複数個得られる。
【００２６】
（第２実施形態）
図１０はこの発明の第２実施形態としての半導体素子の断面図を示す。この半導体素子において、図１に示す半導体素子と異なる点は、Ｎｉメッキ層８を備えておらず、Ｃｕ層７ｂの上面に半田ボール９を設けた点である。この場合、Ｎｉメッキ層８を有していないが、Ｎｉ−Ｔｉ層７ａにより、半田ボール９に含まれるＳｎ等の拡散が防止されるので、別に支障は生じない。なお、Ｎｉメッキ層８は一般的にテンションが大きいため、シリコン基板１の材料によっては、シリコン基板１に機械的ダメージを与える可能性がある場合には、Ｎｉメッキ層８を有しない方が好ましい。
【００２７】
（製造方法の一例）
次に、図１０に示す半導体素子の製造方法の一例について説明する。この場合、上記第１実施形態の製造方法の一例において、図４に示すＮｉメッキ層８を形成する工程を省略し、メッキレジスト膜１１の開口部１２内のＣｕ層７ｂの上面に半田層１３（図５参照）を直接形成すればよい。
【００２８】
（製造方法の他の例）
次に、図１０に示す半導体素子の製造方法の他の例について説明する。この場合、図３に示すように、Ｎｉ−Ｔｉ層７ａおよびＣｕ層７ｂを成膜した後に、図１１に示すように、接続パッド２上におけるＣｕ層７ｂの上面の所定の箇所にレジスト膜２１をパターン形成する。
【００２９】
次に、エッチング液として上記混合液を用い、レジスト膜２１をマスクとしてＣｕ層７ｂおよびＮｉ−Ｔｉ層７ａからなる下地金属層形成用層を１回のエッチングによりパターニングすると、図１２に示すように、レジスト膜２１下にＮｉ−Ｔｉ層７ａおよびＣｕ層７ｂからなる下地金属層７が形成される。したがって、この場合も、エッチング工程数を少なくすることができる。
【００３０】
次に、レジスト膜２１を剥離する。次に、図示していないが、Ｃｕ層７ｂの上面に半田ボール搭載法により半田ボールを搭載し、リフロー工程およびダイシング工程を経ると、図１０に示す半導体素子が複数個得られる。
【００３１】
（第３実施形態）
図１３はこの発明の第３実施形態としての半導体素子の断面図を示す。この半導体素子において、図１０に示す半導体素子と異なる点は、Ｃｕ層７ｂを備えておらず、Ｎｉ−Ｔｉ層７ａのみからなる下地金属層７の上面に半田ボール９を設けた点である。この場合も、Ｎｉ−Ｔｉ層７ａにより、半田ボール９に含まれるＳｎ等の拡散が防止されるので、別に支障は生じない。
【００３２】
（製造方法の一例）
次に、図１３に示す半導体素子の製造方法の一例について説明する。この場合、図２に示すものを用意した後に、図１４に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に、スパッタ法等により、Ｎｉ−Ｔｉ層７ａを膜厚６００ｎｍ程度に成膜する。
【００３３】
次に、Ｎｉ−Ｔｉ層７ａの上面にメッキレジスト膜３１をパターン形成する。この場合、図１３の示す下地金属層７形成領域に対応する部分におけるメッキレジスト膜３１には開口部３２が形成されている。次に、Ｎｉ−Ｔｉ層７ａをメッキ電流路として半田の電解メッキを行なうことにより、メッキレジスト膜３１の開口部３２内のＮｉ−Ｔｉ層７ａの上面に半田ボール形成用の半田層１３を形成する。次に、メッキレジスト膜３１を剥離する。
【００３４】
次に、エッチング液として上記混合液を用い、半田層１３をマスクとしてＮｉ−Ｔｉ層７ａからなる下地金属層形成用層をエッチングしてパターニングすると、図１５に示すように、半田層１３下にＮｉ−Ｔｉ層７ａのみからなる下地金属層７が形成される。したがって、この場合も、エッチング工程数を少なくすることができる。次に、リフロー工程およびダイシング工程を経ると、図１３に示す半導体素子が複数個得られる。
【００３５】
（製造方法の他の例）
次に、図１０に示す半導体素子の製造方法の他の例について説明する。この場合、図２に示すものを用意した後に、図１６に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に、スパッタ法等により、Ｎｉ−Ｔｉ層７ａを膜厚６００ｎｍ程度に成膜する。次に、接続パッド２上におけるＮｉ−Ｔｉ層７ａの上面の所定の箇所にレジスト膜３３をパターン形成する。
【００３６】
次に、エッチング液として上記混合液を用い、レジスト膜３３をマスクとしてＮｉ−Ｔｉ層７ａからなる下地金属層形成用層をエッチングしてパターニングすると、図１７に示すように、レジスト膜３３下にＮｉ−Ｔｉ層７ａのみからなる下地金属層７が形成される。したがって、この場合も、エッチング工程数を少なくすることができる。
【００３７】
次に、レジスト膜３３を剥離する。次に、図示していないが、Ｎｉ−Ｔｉ層７ａのみからなる下地金属層７の上面に半田ボール搭載法により半田ボールを搭載し、リフロー工程およびダイシング工程を経ると、図１３に示す半導体素子が複数個得られる。
【００３８】
（第４実施形態）
図１８はこの発明の第４実施形態としての半導体素子の断面図を示す。この半導体素子において、図１に示す半導体素子と大きく異なる点は、下地金属層４１を含む配線４２、柱状電極４３、封止膜４４および半田ボール４５を有する構造とした点である。
【００３９】
すなわち、保護膜５の上面には下地金属層４１を含む配線４２が絶縁膜３および保護膜５の開口部４、６を介して接続パッド５に接続されて設けられている。この場合、下地金属層４１は、下層のＮｉ−Ｔｉ層４１ａと上層のＣｕ層４１ｂとからなっている。下地金属層４１の上面全体にはＣｕメッキからなる配線４２が設けられている。
【００４０】
配線４２の接続パッド部上面にはＣｕメッキからなる柱状電極４３が設けられている。配線４２を含む保護膜５の上面にはエポキシ系樹脂等からなる封止膜４４がその上面が柱状電極４３の上面と面一となるように設けられている。柱状電極４３の上面には半田ボール４５が設けられている。
【００４１】
（製造方法）
次に、図１８に半導体装置の製造方法の一例について説明する。この場合、図２に示すものを用意した後に、図１９に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に、スパッタ法等により、Ｎｉ−Ｔｉ層４１ａおよびＣｕ層４１ｂを連続して成膜する。この場合も、一例として、Ｎｉ−Ｔｉ層４１ａの膜厚は６００ｎｍ程度であり、Ｃｕ層４１ｂの膜厚は３００ｎｍ程度である。
【００４２】
次に、Ｃｕ層４１ｂの上面にメッキレジスト膜５１をパターン形成する。この場合、配線４２形成領域に対応する部分におけるメッキレジスト膜５１には開口部５２が形成されている。次に、Ｃｕ層４１ｂをメッキ電流路としてＣｕの電解メッキを行なうことにより、メッキレジスト膜５１の開口部５２内のＣｕ層４１ｂの上面に配線４２を形成する。次に、メッキレジスト膜５１を剥離する。
【００４３】
次に、図２０に示すように、配線２０を含むＣｕ層４１ｂの上面にメッキレジスト膜５３をパターン形成する。この場合、柱状電極４３形成領域に対応する部分におけるメッキレジスト膜５３には開口部５４が形成されている。次に、Ｃｕ層４１ｂをメッキ電流路としてＣｕの電解メッキを行なうことにより、メッキレジスト膜５３の開口部５４内の配線４２の接続パッド部上面に柱状電極４３を形成する。
【００４４】
次に、メッキレジスト膜５３を剥離する。次に、エッチング液として上記混合液を用い、配線４２をマスクとしてＣｕ層４１ｂおよびＮｉ−Ｔｉ層４１ａからなる下地金属層形成用層を１回のエッチングによりパターニングすると、図２１に示すように、配線４２下にＮｉ−Ｔｉ層４１ａおよびＣｕ層４１ｂからなる下地金属層４１が形成される。したがって、この場合も、エッチング工程数を少なくすることができる。
【００４５】
次に、図２２に示すように、スクリーン印刷法、スピンコート法、ダイコート法等により、柱状電極４３を含む保護膜５の上面全体にエポキシ系樹脂等からなる封止膜４４をその厚さが柱状電極４３の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極４３の上面は封止膜４４によって覆われている。
【００４６】
次に、封止膜４４および柱状電極４３の上面側を適宜に研磨し、図２３に示すように、柱状電極４３の上面を露出させ、且つ、この露出された柱状電極４３の上面を含む封止膜４４の上面を平坦化する。ここで、柱状電極４３の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極４３の高さにばらつきがあるため、このばらつきを解消して、柱状電極４３の高さを均一にするためである。
【００４７】
次に、柱状電極４３の上面に半田ボール搭載法により半田ボールを搭載し、リフロー工程を経ると、図２４に示すように、柱状電極４３の上面に半田ボール４５が形成される。次に、シリコン基板１の下面をダイシングテープ（図示せず）に貼り付け、図２５に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１８に示す半導体素子が複数個得られる。
【００４８】
（その他の実施形態）
上記第１〜第３実施形態において、Ｎｉメッキ層８の代わりに、Ｃｕメッキ層を形成するようにしてもよい。また、上記各実施形態では、窒化シリコン等からなる絶縁膜３の上面にポリイミド系樹脂等からなる保護膜５を設けた場合について説明したが、これに限らず、保護膜５を有しないものにも適用可能である。
【図面の簡単な説明】
【００４９】
【図１】この発明の第１実施形態としての半導体素子の断面図。
【図２】図１に示す半導体素子の製造方法の一例において、当初用意したものの断面    図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図１に示す半導体素子の製造方法の他の例において、所定の工程の断面図。
【図１０】この発明の第２実施形態としての半導体素子の断面図。
【図１１】図１０に示す半導体素子の製造方法の他の例において、所定の工程の断面    図。
【図１２】図１１に続く工程の断面図。
【図１３】この発明の第３実施形態としての半導体素子の断面図。
【図１４】図１３に示す半導体素子の製造方法の一例において、所定の工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１３に示す半導体素子の製造方法の他の例において、所定の工程の断面    図。
【図１７】図１６に続く工程の断面図。
【図１８】この発明の第４実施形態としての半導体素子の断面図。
【図１９】図１８に示す半導体素子の製造方法の一例において、所定の工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】図２０に続く工程の断面図。
【図２２】図２１に続く工程の断面図。
【図２３】図２２に続く工程の断面図。
【図２４】図２３に続く工程の断面図。
【図２５】図２４に続く工程の断面図。
【符号の説明】
【００５０】
１  シリコン基板
２  接続パッド
３  絶縁膜
５  保護膜
７  下地金属層
７ａ  Ｎｉ−Ｔｉ層
７ｂ  Ｃｕ層
８  Ｎｉメッキ層
９  半田ボール
４１  下地金属層
４１ａ  Ｎｉ−Ｔｉ層
４１ｂ  Ｃｕ層
４２  配線
４３  柱状電極
４４  封止膜
４５  半田ボール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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