(57)【要約】【課題】ＥＳＤが印加され、サージ電流により保護ダイオードがブレイクダウンしても、ＭＯＳトランジスタの破壊を防止することのできる半導体装置およびその設計方法を提供する。【解決手段】ＭＯＳトランジスタ１１と保護ダイオード２１とが、同一半導体基板１ａに形成されてなる半導体装置１０１であって、ＭＯＳトランジスタ１１のドレインが保護ダイオード２１のカソードに接続され、ＭＯＳトランジスタ１１のソースが保護ダイオード２１のアノードに接続されてなり、ＭＯＳトランジスタ１１の耐圧をＶＴ［Ｖ］、保護ダイオード２１の耐圧をＶＤ［Ｖ］、保護ダイオード２１の寄生抵抗をＲＤ［Ω］、保護ダイオード２１に流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、ＶＴ＞ＶＤ＋IＲｍａｘ×ＲＤに設定されてなり、IＲｍａｘが、４５以上である半導体装置１０１とする。【選択図】        図２
2006319072.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと保護ダイオードとが、同一半導体基板に形成されてなる半導体装置であって、
前記ＭＯＳトランジスタのドレインが前記保護ダイオードのカソードに接続され、前記ＭＯＳトランジスタのソースが前記保護ダイオードのアノードに接続されてなり、
前記ＭＯＳトランジスタの耐圧をＶＴ［Ｖ］、前記保護ダイオードの耐圧をＶＤ［Ｖ］、前記保護ダイオードの寄生抵抗をＲＤ［Ω］、前記保護ダイオードに流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、
（数１）  ＶＴ  ＞  ＶＤ  ＋  IＲｍａｘ  ×  ＲＤ
に設定されてなり、
前記IＲｍａｘが、４５以上であることを特徴とする半導体装置。
【請求項２】
前記半導体装置が、車載用の半導体装置であり、
前記IＲｍａｘが、７６以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、
前記ＭＯＳトランジスタが、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）であり、
前記ＬＤＭＯＳが、リサーフ構造を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記保護ダイオードが、
Ｎ−型半導体基板の表層部に形成されたＰ型領域をアノードとし、当該Ｐ型領域に隣接してＮ−型半導体基板の表層部に形成されたＮ型領域をカソードとするダイオードであって、
前記Ｐ型領域内に、前記アノードの電極がコンタクトするＰ＋型領域が形成され、
前記Ｎ型領域内に、前記カソードの電極がコンタクトする第１Ｎ＋型領域が形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記Ｎ型領域内に、前記第１Ｎ＋型領域と前記Ｐ型領域の間に位置する第２Ｎ＋型領域が形成されてなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記Ｎ−型半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、
前記Ｐ型領域が、
前記Ｎ型領域に隣接してＮ−型半導体基板の表層部に形成された第２Ｎ型領域内に形成されてなることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記Ｐ＋型領域に隣接して前記Ｎ型領域と反対側に、および／または前記第１Ｎ＋型領域に隣接して前記Ｐ型領域と反対側に、絶縁分離トレンチが形成されてなることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。  
【請求項８】
前記ＭＯＳトランジスタが、トレンチゲートを有する構造であり、
前記絶縁分離トレンチが、前記トレンチゲートの形成工程を用いて形成されてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記Ｎ−型半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、
前記ＭＯＳトランジスタが、トレンチゲートを有する構造であり、
前記トレンチゲートの形成工程を用いて形成された絶縁トレンチであって、前記Ｐ型領域と前記Ｎ＋型層の間に角部を有する絶縁トレンチが、前記アノードの周りに形成されてなることを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
ＭＯＳトランジスタと保護ダイオードとが、同一半導体基板に形成され、
前記ＭＯＳトランジスタのドレインが前記保護ダイオードのカソードに接続され、前記ＭＯＳトランジスタのソースが前記保護ダイオードのアノードに接続されてなる半導体装置の設計方法であって、
前記ＭＯＳトランジスタの耐圧をＶＴ［Ｖ］、前記保護ダイオードの耐圧をＶＤ［Ｖ］、前記保護ダイオードの寄生抵抗をＲＤ［Ω］、前記保護ダイオードに流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、
（数２）  ＶＴ  ＞  ＶＤ  ＋  IＲｍａｘ  ×  ＲＤ
に設定することを特徴とする半導体装置の設計方法。
【請求項１１】
前記IＲｍａｘが、４５であることを特徴とする請求項１０に記載の半導体装置の設計方法。
【請求項１２】
前記半導体装置が、車載用の半導体装置であり、
前記IＲｍａｘが、７６であることを特徴とする請求項１０に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタと保護ダイオードとが、同一半導体基板に形成されてなる半導体装置およびその設計方法に関する。
【背景技術】
【０００２】
半導体集積回路と保護ダイオードとが同一半導体基板に形成されてなる半導体装置が、例えば、特開平１１−１６３２７５号公報（特許文献１）に開示されている。
【０００３】
図７は、半導体集積回路を代表するＭＯＳトランジスタ１０と保護ダイオード２０とが同一半導体基板１に形成されてなる、半導体装置１００を模式的に示した断面図である。
【０００４】
図７の半導体装置１００におけるＭＯＳトランジスタ１０は、横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS)である。また、半導体装置１００における保護ダイオード２０は、静電気放電（ＥＳＤ、Electro Static Discharge）等からＭＯＳトランジスタ（半導体集積回路）１０を保護するためのダイオードである。このような保護ダイオード２０を有する半導体装置１００では、一般的に、図７に示すように、ＭＯＳトランジスタ１０のドレイン（Ｄ）が、保護ダイオード２０のカソード（Ｃ）に接続さる。また、ＭＯＳトランジスタ１０のソース（Ｓ）が、保護ダイオード２０のアノード（Ａ）に接続される。
【０００５】
図８（ａ）〜（ｃ）は、ＥＳＤ等に対する半導体装置の耐性評価に通常用いられる各規格の静電気試験で、それぞれ、等価回路図中に各規格の試験条件を示している。
【０００６】
図８（ａ）は、人体の接触による静電気放電に耐えるため、民生用の半導体装置において通常課される規格の試験条件（２ｋＶ，１００ｐＦ，１５００Ω）を示している。この試験条件においては、試験対象である半導体装置１００に、規格最大電流IＲｍａｘとして１．３［Ａ］の電流がスイッチを入れた瞬間に流れる。
【０００７】
図８（ｂ）は、国際電気標準会議規格（ＩＥＣ）中にある静電気試験の規格（ＩＥＣ−１０００−４−２）の試験条件（１５ｋＶ，１５０ｐＦ，３３０Ω）を示している。この試験条件においては、試験対象である半導体装置１００に、規格最大電流IＲｍａｘとして４５［Ａ］の電流がスイッチを入れた瞬間に流れる。
【０００８】
図８（ｃ）は、民生用と比べて過酷な条件の下で使用され、ＥＳＤに対してさらに高い耐性が要求される、車載用の半導体装置において通常課される規格の試験条件（２５ｋＶ，１５０ｐＦ，３３０Ω）を示している。この試験条件においては、試験対象である半導体装置１００に、規格最大電流IＲｍａｘとして７６［Ａ］の電流がスイッチを入れた瞬間に流れる。
【０００９】
図９に、図８（ｃ）の静電気試験において、半導体装置１００に流れるサージ電流波形を示す。
【特許文献１】特開平１１−１６３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１０（ａ），（ｂ）は、ＥＳＤが印加された場合の図７に示す半導体装置１００の問題点を説明する図である。図１０（ａ）は、図７の半導体装置１００を図８（ｃ）に示す静電気試験に供したときの特性例で、ＭＯＳトランジスタ１０と保護ダイオード２０ａの電流−電圧特性を示した図である。図１０（ｂ）は、保護ダイオード２０ａを模式的に示した断面図で、図１０（ａ）の電流−電圧特性を説明するための図である。
【００１１】
図１０（ｂ）に示す保護ダイオード２０ａは、図７に示す保護ダイオード２０と同様に、カソード（Ｃ）がＭＯＳトランジスタ１０のドレイン（Ｄ）に接続され、アノード（Ａ）がＭＯＳトランジスタ１０のソース（Ｓ）に接続されている。尚、図１０（ａ）においては、簡単化のために図７の保護ダイオード２０と異なる構造の保護ダイオード２０ａについて、電流−電圧の例を示している。しかしながら、図７の保護ダイオード２０についても、同様の電流−電圧特性となる。
【００１２】
図１０（ａ）に矢印で示したように、ＭＯＳトランジスタ１０の耐圧は約７０Ｖである。また、保護ダイオード２０ａの耐圧は約５５Ｖである。従って、図１０（ａ）に示す電流−電圧特性を持つ半導体装置１００では、ＭＯＳトランジスタ１０の耐圧が、保護ダイオード２０ａの耐圧より１５Ｖ高く設定されている。しかしながら、このような耐圧関係にあるＭＯＳトランジスタ１０と保護ダイオード２０ａであっても、図８（ｃ）に示す静電気試験を行った場合、全てのサージ電流を保護ダイオード２０ａで吸収させることはできない。
【００１３】
図８（ｃ）の静電気試験では、スイッチを入れた瞬間に試験対象である半導体装置１００（従って、保護ダイオード２０ａ）に、７６［Ａ］の規格最大電流IＲｍａｘが流れる。図１０（ａ）に示すように、保護ダイオード２０ａは、５５Ｖでブレイクダウンした後も、電流が増大するに従って電圧が増大し、正の直線的な抵抗特性を示す。この抵抗領域は、図１０（ｂ）に示すように、保護ダイオード２０ａに内在する寄生抵抗ＲＤに起因している。図１０（ａ）の特性においては、寄生抵抗ＲＤは、０．５Ωである。
【００１４】
保護ダイオード２０ａに７６［Ａ］の規格最大電流IＲｍａｘが流れると、保護ダイオード２０ａには一点鎖線で示した約９３Ｖの電圧が印加される。保護ダイオード２０ａに９３Ｖの電圧が印加されると、保護ダイオード２０ａとＭＯＳトランジスタ１０は並列接続されているため、ＭＯＳトランジスタ１０にも９３Ｖの電圧が印加される。従って、ＭＯＳトランジスタ１０はブレイクダウンして負性抵抗領域に入り、サージ電流の一部がＭＯＳトランジスタ１０に流れ込んで、ＭＯＳトランジスタ１０が破壊される。
【００１５】
そこで本発明は、ＭＯＳトランジスタと保護ダイオードとが同一半導体基板に形成されてなる半導体装置およびその設計方法であって、ＥＳＤが印加され、サージ電流により保護ダイオードがブレイクダウンしても、ＭＯＳトランジスタの破壊を防止することのできる半導体装置およびその設計方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
請求項１に記載の発明は、ＭＯＳトランジスタと保護ダイオードとが、同一半導体基板に形成されてなる半導体装置であって、前記ＭＯＳトランジスタのドレインが前記保護ダイオードのカソードに接続され、前記ＭＯＳトランジスタのソースが前記保護ダイオードのアノードに接続されてなり、前記ＭＯＳトランジスタの耐圧をＶＴ［Ｖ］、前記保護ダイオードの耐圧をＶＤ［Ｖ］、前記保護ダイオードの寄生抵抗をＲＤ［Ω］、前記保護ダイオードに流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、
（数１）  ＶＴ  ＞  ＶＤ  ＋  IＲｍａｘ  ×  ＲＤ
に設定されてなり、前記IＲｍａｘが、４５以上であることを特徴としている。
【００１７】
これによれば、上記半導体装置においては、ＭＯＳトランジスタの耐圧ＶＴが、保護ダイオードの耐圧ＶＤと規格最大電流IＲｍａｘが保護ダイオードに流れた場合の寄生抵抗ＲＤによる電圧上昇分の和より大きく設定されている。従って、ＥＳＤが印加され、規格最大電流IＲｍａｘのサージにより保護ダイオードがブレイクダウンしても、ＭＯＳトランジスタにはサージ電流が流れ込まない。このため、ＭＯＳトランジスタの破壊を防止することができる。
【００１８】
尚、上記規格最大電流IＲｍａｘは４５［Ａ］以上に設定されているため、当該半導体装置は、国際電気標準会議規格（ＩＥＣ）中にある静電気試験の規格（ＩＥＣ−１０００−４−２、試験条件：１５ｋＶ，１５０ｐＦ，３３０Ω）をクリアすることができる。
【００１９】
請求項２に記載のように、前記半導体装置が、車載用の半導体装置である場合には、前記IＲｍａｘが、７６以上であることが好ましい。これによれば、民生用と比べて過酷な条件の下で使用され、ＥＳＤに対してさらに高い耐性が要求される、車載用の半導体装置において通常課される規格の静電気試験（試験条件：２５ｋＶ，１５０ｐＦ，３３０Ω）をクリアすることができる。
【００２０】
請求項３に記載のように、前記半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、前記ＭＯＳトランジスタが、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）である場合には、前記ＬＤＭＯＳが、ＳＯＩ−リサーフ構造を有することが好ましい。
【００２１】
上記半導体装置におけるＭＯＳトランジスタは、数式１を満たすため、一般的には高い耐圧を有するＭＯＳトランジスタとなる。上記ＭＯＳトランジスタを、ＳＯＩ−リサーフ構造を有するＬＤＭＯＳとすることで、耐圧を高めたＭＯＳトランジスタであっても、当該ＭＯＳトランジスタのオン抵抗の増大を抑制することができる。
【００２２】
請求項４に記載のように、前記保護ダイオードは、Ｎ−型半導体基板の表層部に形成されたＰ型領域をアノードとし、当該Ｐ型領域に隣接してＮ−型半導体基板の表層部に形成されたＮ型領域をカソードとするダイオードであって、前記Ｐ型領域内に、前記アノードの電極がコンタクトするＰ＋型領域が形成され、前記Ｎ型領域内に、前記カソードの電極がコンタクトする第１Ｎ＋型領域が形成されてなる保護ダイオードとすることができる。
【００２３】
この場合には、請求項５に記載のように、前記Ｎ型領域内に、前記第１Ｎ＋型領域と前記Ｐ型領域の間に位置する第２Ｎ＋型領域が形成されてなる構造とすることが好ましい。
【００２４】
これによれば、第２Ｎ＋型領域の存在により、これがない場合に較べて、Ｎ型領域における寄生抵抗が低減される。このため、数式１における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタの必要耐圧も低減することができる。
【００２５】
また、請求項６に記載のように、前記Ｎ−型半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、前記Ｐ型領域が、前記Ｎ型領域に隣接してＮ−型半導体基板の表層部に形成された第２Ｎ型領域内に形成されてなる構造とすることができる。
【００２６】
これによれば、第２Ｎ型領域により、Ｎ＋型層とＰ型領域の間における寄生抵抗が低減され、埋め込み絶縁膜上のＮ＋型層もサージ電流の電流パスとして利用される。このため、数式１における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタの必要耐圧も低減することができる。
【００２７】
また、請求項７に記載のように、前記Ｐ＋型領域に隣接して前記Ｎ型領域と反対側に、および／または前記第１Ｎ＋型領域に隣接して前記Ｐ型領域と反対側に、絶縁分離トレンチが形成されてなる構造としてもよい。
【００２８】
これによれば、絶縁分離トレンチの存在により、熱拡散時において、アノードであるＰ型領域および／またはカソードであるＮ型領域の横方向の拡散が抑えられると共に深さ方向の拡散が進展する。このため、保護ダイオードのＰＮ接合面積が拡大されて、ＰＮ接合周りのこれらの領域における寄生抵抗が低減される。従って、数式１における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタの必要耐圧も低減することができる。
【００２９】
請求項８に記載のように、前記ＭＯＳトランジスタがトレンチゲートを有する構造である場合には、前記絶縁分離トレンチを、前記トレンチゲートの形成工程を用いて形成することができる。この場合には、上記絶縁分離トレンチの形成に新たな工程を必要としないため、製造コストを低減することができる。
【００３０】
また、請求項９に記載のように、前記Ｎ−型半導体基板が、埋め込み絶縁膜上にＮ−型ＳＯＩ層が形成されたＳＯＩ構造の半導体基板であり、前記Ｎ−型ＳＯＩ層の前記埋め込み絶縁膜上においてＮ＋型層が形成され、前記ＭＯＳトランジスタがトレンチゲートを有する構造である場合には、前記トレンチゲートの形成工程を用いて形成する絶縁トレンチであって、前記Ｐ型領域内に角部を有する絶縁トレンチが、前記アノードの周りに形成されてなる構造することができる。
【００３１】
これによれば、Ｐ型領域とＮ＋型層の間にある絶縁トレンチの角部においてサージ電流によるブレイクダウンが起き易くなるため、埋め込み絶縁膜上のＮ＋型層もサージ電流の電流パスとして利用される。このため、数式１における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタの必要耐圧も低減することができる。
【００３２】
請求項１０〜１２に記載の発明は、上記半導体装置の設計方法に関する発明である。
【００３３】
請求項１０に記載の発明は、ＭＯＳトランジスタと保護ダイオードとが、同一半導体基板に形成され、前記ＭＯＳトランジスタのドレインが前記保護ダイオードのカソードに接続され、前記ＭＯＳトランジスタのソースが前記保護ダイオードのアノードに接続されてなる半導体装置の設計方法であって、前記ＭＯＳトランジスタの耐圧をＶＴ［Ｖ］、前記保護ダイオードの耐圧をＶＤ［Ｖ］、前記保護ダイオードの寄生抵抗をＲＤ［Ω］、前記保護ダイオードに流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、
（数２）  ＶＴ  ＞  ＶＤ  ＋  IＲｍａｘ  ×  ＲＤ
に設定することを特徴としている。
【００３４】
請求項１１に記載のように、前記IＲｍａｘは、例えば、４５に設定する。また、請求項１２に記載のように、前記半導体装置が車載用の半導体装置である場合には、前記IＲｍａｘは、例えば、７６に設定する。
【００３５】
これらにより、請求項１と２に記載の半導体装置を設計することができる。尚、上記により設計された半導体装置の効果については前述したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３７】
図１（ａ），（ｂ）は、本発明の半導体装置の一例で、図１（ａ）は、半導体装置１０１の模式的な上面図であり、図１（ｂ）は、図１（ａ）の一点鎖線Ａ−Ａにおける模式的な拡大断面図である。
【００３８】
図２は、図１（ａ），（ｂ）の半導体装置１０１を図８（ｃ）に示す静電気試験に供したときの特性例で、ＭＯＳトランジスタ１１と保護ダイオード２１の電流−電圧特性を示した図である。
【００３９】
図１（ａ），（ｂ）に示す半導体装置１０１は、ＭＯＳトランジスタ１１と保護ダイオード２１とが、同一半導体基板１ａに形成されてなる車載用の半導体装置である。半導体装置１０１においては、図１（ａ）に示すように、保護ダイオード２１が形成されたダイオード部が、アノードを内側に、カソードを外側にして、ＭＯＳトランジスタ１１が形成されたトランジスタ部を取り囲むように、半導体基板１ａに配置されている。半導体装置１０１におけるＭＯＳトランジスタ１１は、図１（ｂ）に示すように、横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Double-diffused MOS）である。半導体装置１０１における保護ダイオード２１は、静電気放電（ＥＳＤ、Electro Static Discharge）等からＭＯＳトランジスタ１１を保護するためのダイオードである。このような保護ダイオード２１を有する半導体装置１０１では、一般的に、図１（ｂ）に示すように、ＭＯＳトランジスタ１１のドレイン（Ｄ）が、保護ダイオード２１のカソード（Ｃ）に接続される。また、ＭＯＳトランジスタ１１のソース（Ｓ）が、保護ダイオード２１のアノード（Ａ）に接続される。
【００４０】
半導体装置１０１における保護ダイオード２１は、図１（ｂ）に示すように、Ｎ−型半導体基板１ａの表層部に形成されたＰ型領域２をアノードとし、Ｐ型領域２に隣接してＮ−型半導体基板１ａの表層部に形成されたＮ型領域３をカソードとしている。Ｐ型領域２内には、アノードの電極がコンタクトするＰ＋型領域２ａが形成されている。また、Ｎ型領域３内には、カソードの電極がコンタクトする第１Ｎ＋型領域３ａと、第１Ｎ＋型領域３ａとＰ型領域２の間に位置する第２Ｎ＋型領域３ｂとが形成されている。第２Ｎ＋型領域３ｂは、後述するように、Ｎ型領域３における寄生抵抗を低減するために形成されたものである。
【００４１】
図３（ａ）〜（ｃ）は、保護ダイオード２１のカソード周りにおける第１Ｎ＋型領域３ａ、Ｎ型領域３および第２Ｎ＋型領域３ｂの形成方法を示す工程別断面図である。
【００４２】
図３（ａ）に示すように、最初に、Ｎ−型半導体基板１ａ上にマスクＭａを形成し、Ｎ型の不純物をイオン注入する。これによって、Ｎ−型半導体基板１ａの表層部にイオン注入領域３ｉが形成される。
【００４３】
次に、マスクＭａを除去した後、半導体基板１ａを熱処理して、イオン注入領域３ｉからイオン注入した不純物を熱拡散させる。これによって、図３（ｂ）に示すように、Ｎ型領域３が形成される。尚、熱拡散後のイオン注入領域３ｉは、第１Ｎ＋型領域３ａとなる。
【００４４】
熱拡散によって形成されたＮ型領域３は、第１Ｎ＋型領域３ａより不純物濃度が低くなっているため、抵抗値が高くなっている。
【００４５】
次に、図３（ｃ）に示すように、Ｎ−型半導体基板１ａ上に、Ｎ型領域３内で第１Ｎ＋型領域３ａの周りに開口を有するマスクＭｂを形成する。次に、Ｎ導電型の不純物をイオン注入して、第２Ｎ＋型領域３ｂを形成する。尚、第２Ｎ＋型領域３ｂの熱拡散は、Ｎ型領域３が形成される最初の熱拡散に較べて低い温度もしくは短い時間とし、この熱拡散によって、第２Ｎ＋型領域３ｂの不純物がＮ型領域３の外部に出ない条件に設定する。
【００４６】
第２Ｎ＋型領域３ｂの形成により、Ｎ型領域３における保護ダイオード２１の寄生抵抗を低減することができる。尚、Ｎ型領域３内に第２Ｎ＋型領域３ｂを形成しているため、保護ダイオード２１の耐圧を低下することなく、寄生抵抗のみ低減することができる。
【００４７】
図１（ａ），（ｂ）の半導体装置１０１におけるＭＯＳトランジスタ１１と保護ダイオード２１は、以下に示す関係を満たすように設計する。すなわち、ＭＯＳトランジスタ１１の耐圧をＶＴ［Ｖ］、保護ダイオード２１の耐圧をＶＤ［Ｖ］、保護ダイオード２１の寄生抵抗をＲＤ［Ω］、保護ダイオード２１に流れる規格最大電流をIＲｍａｘ［Ａ］としたとき、
（数３）  ＶＴ  ＞  ＶＤ  ＋  IＲｍａｘ  ×  ＲＤ
を満たすように設計する。
【００４８】
半導体装置１０１は車載用の半導体装置であり、車載用の半導体装置において通常課される規格の図８（ｃ）に示す静電気試験（試験条件：２５ｋＶ，１５０ｐＦ，３３０Ω）をクリアするため、IＲｍａｘを７６［Ａ］に設定している。また、図２の電流−電圧特性に示すように、ＭＯＳトランジスタ１１の耐圧ＶＴは８３［Ｖ］であり、保護ダイオード２１の耐圧ＶＤは５５［Ｖ］である。図２の電流−電圧特性において、保護ダイオード２１の正の直線的な抵抗特性を示す部分の傾きから得られる寄生抵抗ＲＤは、０．３［Ω］である。
【００４９】
数式３の右辺にある規格最大電流IＲｍａｘと保護ダイオードの寄生抵抗ＲＤの積は、規格最大電流IＲｍａｘが保護ダイオードに流れた場合の寄生抵抗ＲＤによる電圧上昇分に相当する。従って、数式３の右辺は規格最大電流IＲｍａｘが流れた場合の保護ダイオードの印加電圧を示しており、数式３はこの保護ダイオードの印加電圧よりＭＯＳトランジスタの耐圧ＶＴが高い値に設定されることを示している。
【００５０】
半導体装置１０１においては、ＭＯＳトランジスタ１１の耐圧ＶＴ＝８３［Ｖ］が、保護ダイオード２１の耐圧ＶＤ＝５５［Ｖ］と規格最大電流IＲｍａｘ＝７６［Ａ］が保護ダイオード２１に流れた場合の寄生抵抗ＲＤ＝０．３［Ω］による電圧上昇分２３［Ｖ］の和７８［Ｖ］より、５［Ｖ］大きく設定されている。これを図２で見ると、図中に一点鎖線で示した規格最大電流IＲｍａｘ＝７６［Ａ］が流れた場合の保護ダイオード２１の印加電圧７８［Ｖ］に対して、点線矢印で示したＭＯＳトランジスタ１１の耐圧ＶＴ＝８３［Ｖ］が、５［Ｖ］高い値に設定されている。
【００５１】
従って、ＥＳＤが印加され、図８（ｃ）に示すような規格最大電流IＲｍａｘ＝７６［Ａ］のサージにより保護ダイオード２１がブレイクダウンしても、並列接続されたＭＯＳトランジスタ１１には、サージ電流が流れ込まない。このため、ＭＯＳトランジスタ１１がブレイクダウンして図２の負性抵抗領域に入ることもなく、これによって、ＭＯＳトランジスタ１１の破壊を防止することができる。
【００５２】
尚、図１（ｂ）に示す保護ダイオード２１では、Ｎ型領域３における寄生抵抗を低減するため、図１０（ｂ）に示す保護ダイオード２０ａの構造に対して、第２Ｎ＋型領域３ｂが追加形成されている。このため、保護ダイオード２１の寄生抵抗ＲＤ＝０．３［Ω］が保護ダイオード２０ａの寄生抵抗ＲＤ＝０．５［Ω］に較べて低い値となっている。従って、図１（ｂ）の保護ダイオード２１を用いた半導体装置１０１では、第２Ｎ＋型領域３ｂを形成していない図１０（ｂ）の保護ダイオード２０ａを用いる場合に較べて、数式３を満たすＭＯＳトランジスタ１１の必要耐圧も低減することができる。
【００５３】
また、上記半導体装置１０１では、車載用の半導体装置において通常課される規格の図８（ｃ）に示す静電気試験（試験条件：２５ｋＶ，１５０ｐＦ，３３０Ω）をクリアするため、数式３のIＲｍａｘを７６［Ａ］に設定した。しかしながらこれに限らず、例えば、IＲｍａｘを図８（ｂ）に示す４５［Ａ］に設定して、数式３を満足するように設計することも可能である。この場合には、当該半導体装置は、国際電気標準会議規格（ＩＥＣ）中にある静電気試験の規格（ＩＥＣ−１０００−４−２、試験条件：１５ｋＶ，１５０ｐＦ，３３０Ω）をクリアすることができる。
【００５４】
図４（ａ），（ｂ）および図５（ａ），（ｂ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１０２〜１０５の模式的な断面図である。尚、図４（ａ），（ｂ）および図５（ａ），（ｂ）の半導体装置１０２〜１０５において、図１（ｂ）の半導体装置１０１と同様の部分については同じ符号を付した。
【００５５】
図４（ａ），（ｂ）に示す半導体装置１０２，１０３は、図１（ｂ）の半導体装置１０１と同様に、それぞれ、ＭＯＳトランジスタ１２，１３と保護ダイオード２２，２３とが、同一半導体基板１ｂに形成されてなる半導体装置である。図４（ａ），（ｂ）の半導体装置１０２，１０３に用いられている半導体基板１ｂは、埋め込み絶縁膜４上にＮ−型ＳＯＩ層５が形成されたＳＯＩ構造の半導体基板である。尚、Ｎ−型ＳＯＩ層５における埋め込み絶縁膜４上には、Ｎ＋型層６が形成されている。
【００５６】
図４（ａ），（ｂ）の半導体装置１０２，１０３におけるＭＯＳトランジスタ１２，１３と保護ダイオード２２，２３も、それぞれ、数式３の関係を満足するように設計されている。従って、半導体装置１０２，１０３においても、ＥＳＤが印加され、規格最大電流IＲｍａｘのサージにより各保護ダイオード２２，２３がブレイクダウンしても、並列接続されたＭＯＳトランジスタ１２，１３には、サージ電流が流れ込まない。このため、ＭＯＳトランジスタ１２，１３がブレイクダウンして負性抵抗領域に入ることもなく、これによって、ＭＯＳトランジスタ１２，１３の破壊を防止することができる。一方、図２の半導体装置１０１におけるＭＯＳトランジスタ１１の例からわかるように、数式３を満たす半導体装置におけるＭＯＳトランジスタは、一般的には高い耐圧を有するＭＯＳトランジスタとなる。
【００５７】
図４（ａ）に示す半導体装置１０２のＭＯＳトランジスタ１２は、図１（ｂ）に示す半導体装置１０１のＭＯＳトランジスタ１１とは構造が異なるＬＤＭＯＳで、ＳＯＩ−リサーフ構造を有している。すなわち、ＭＯＳトランジスタ１２のＳＯＩ−リサーフ構造は、比較的高い不純物濃度を有するドレインＮ型領域７と、Ｎ型領域７と同程度の不純物濃度で、ドレインＮ型領域７の下方にまで伸びたチャネルＰ型領域８を有する構造となっている。
【００５８】
図１（ｂ）のＭＯＳトランジスタ１１のように、通常のＬＤＭＯＳでは、耐圧を高めると、トランジスタのオン抵抗も増大してしまう。しかしながら、図４（ａ）のＭＯＳトランジスタ１２のように、ＳＯＩ−リサーフ構造を有するＬＤＭＯＳでは、一般的に、高い耐圧を有するにも拘わらず、トランジスタのオン抵抗の増大が抑制される。シミュレーション結果によれば、例えば、ＳＯＩ−リサーフ構造のＭＯＳトランジスタ１２において、耐圧８９Ｖ、オン抵抗が８５ｍΩ・ｍｍ２の特性を得ることができる。従って、図４（ａ）の半導体装置１０２のように、ＭＯＳトランジスタ１２としてＳＯＩ−リサーフ構造を有するＬＤＭＯＳを採用することで、数式３を満たすために耐圧を高めたトランジスタであっても、トランジスタのオン抵抗の増大を抑制することができる。
【００５９】
図４（ｂ）に示す半導体装置１０３の保護ダイオード２３は、図１（ｂ）に示す半導体装置１０１の保護ダイオード２１と異なる構造を有している。すなわち、アノードであるＰ型領域２が、カソードであるＮ型領域３ｃに隣接してＮ−型半導体基板１ｂの表層部に形成された第２Ｎ型領域３ｄ内に形成された構造となっている。言い換えれば、図１（ｂ）の保護ダイオード２１のアノードであるＰ型領域２の下方に、第２Ｎ型領域３ｄが追加形成されている。
【００６０】
図４（ｂ）に示す半導体装置１０３の保護ダイオード２３においては、第２Ｎ型領域３ｄにより、Ｎ＋型層６とＰ型領域２の間における寄生抵抗が低減され、埋め込み絶縁膜６上のＮ＋型層６もサージ電流の電流パスとして利用される。このため、数式３における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタ１３の必要耐圧も低減することができる。
【００６１】
図５（ａ），（ｂ）に示す半導体装置１０４，１０５も、図１（ｂ）の半導体装置１０１と同様に、それぞれ、ＭＯＳトランジスタ１４，１５と保護ダイオード２４，２５とが、同一半導体基板１ｃに形成されてなる半導体装置である。図５（ａ），（ｂ）の半導体装置１０４，１０５に用いられている半導体基板１ｃは、表層部がＮ−型となっている半導体基板である。
【００６２】
図５（ａ），（ｂ）の半導体装置１０４，１０５におけるＭＯＳトランジスタ１４，１５と保護ダイオード２４，２５も、それぞれ、数式３の関係を満足するように設計されている。従って、半導体装置１０４，１０５においても、ＥＳＤが印加され、規格最大電流IＲｍａｘのサージにより各保護ダイオード２４，２５がブレイクダウンしても、並列接続されたＭＯＳトランジスタ１４，１５には、サージ電流が流れ込まない。このため、ＭＯＳトランジスタ１４，１５がブレイクダウンして負性抵抗領域に入ることもなく、これによって、ＭＯＳトランジスタ１４，１５の破壊を防止することができる。
【００６３】
図５（ａ）に示す半導体装置１０４の保護ダイオード２４においては、Ｐ＋型領域２ａに隣接してＮ型領域３ｃと反対側に絶縁分離トレンチｔａが形成され、第１Ｎ＋型領域３ａに隣接してＰ型領域２と反対側に、絶縁分離トレンチｔｂが形成されている。この絶縁分離トレンチｔａ，ｔｂの存在により、熱拡散時において、アノードであるＰ型領域２およびカソードであるＮ型領域３ｃの横方向の拡散が抑えられると共に深さ方向の拡散が進展する。このため、保護ダイオード２４のＰＮ接合面積が拡大されて、ＰＮ接合周りのこれらの領域における寄生抵抗が低減される。従って、数式３における保護ダイオード２４の寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタ１４の必要耐圧も低減することができる。尚、図５（ａ）に示す半導体装置１０４の保護ダイオード２４においては、Ｐ＋型領域２ａと第１Ｎ＋型領域３ａの両方に絶縁分離トレンチｔａ，ｔｂが形成されているが、いずれか一方であってもよい。
【００６４】
図５（ｂ）に示す半導体装置１０５のＭＯＳトランジスタ１５は、トレンチゲート９を有する構造となっている。また、半導体装置１０５の保護ダイオード２５においても、Ｐ＋型領域２ａと第１Ｎ＋型領域３ａの両方に絶縁分離トレンチｔｃ，ｔｄが形成されているが、この絶縁分離トレンチｔｃ，ｔｄは、トレンチゲート９の形成工程を用いて形成したものである。従って、トレンチゲート９と絶縁分離トレンチｔｃ，ｔｄは、ほぼ同じ深さとなっている。図５（ｂ）の半導体装置１０５においては、絶縁分離トレンチｔｃ，ｔｄの形成に新たな工程を必要としないため、製造コストを低減することができる。尚、図５（ｂ）に示す半導体装置１０５の保護ダイオード２５についても、熱拡散時においてＰ型領域２およびＮ型領域３ｃの横方向の拡散が抑えられ、寄生抵抗が低減されることは言うまでもない。例えば、保護ダイオード２５の寄生抵抗ＲＤは、絶縁分離トレンチｔｃ，ｔｄを形成することで、絶縁分離トレンチｔｃ，ｔｄを形成しない場合の０．５Ω程度から、０．３Ω程度にまで低減することができる。
【００６５】
また、トレンチゲート構造のＭＯＳトランジスタ１５は、トレンチゲート９で電流が基板方向へ深く流れるため、ドリフト層を低濃度で長くしてもオン抵抗の増大の割合が小さく、トランジスタの耐圧を高めに設計してもオン抵抗の上昇の度合いが少ないトランジスタとすることができる。従って、図５（ｂ）に示すトレンチゲート構造のＭＯＳトランジスタ１５は、図４（ａ）に示したＳＯＩ−リサーフ構造を有するＭＯＳトランジスタ１２と同様に、数式３を満たす好ましいトランジスタ構造となっている。
【００６６】
図６（ａ）〜（ｃ）は、本発明の半導体装置における別の保護ダイオードの例で、図６（ａ）は、保護ダイオード２６の模式的な上面図である。また、図６（ｂ）は、図６（ａ）の一点鎖線Ｂ−Ｂにおける断面図であり、図６（ｃ）は、図６（ａ）の一点鎖線Ｃ−Ｃにおける断面図である。
【００６７】
図６（ａ）〜（ｃ）に示す保護ダイオード２６は、図４（ａ），（ｂ）に示す保護ダイオード２２，２と同様に、埋め込み絶縁膜４上にＮ−型ＳＯＩ層５が形成されたＳＯＩ構造の半導体基板１ｂが用いられている。また、図６（ａ）〜（ｃ）に示す保護ダイオード２６においては、Ｐ型領域２ｂとＮ＋型層６の間に角部を有する絶縁トレンチｔｅが、アノードの周りに形成された構造となっている。保護ダイオード２６が並列接続されるＭＯＳトランジスタ（図示省略）は、図５（ｂ）に示すＭＯＳトランジスタ１５と同様のトレンチゲートを有する構造であり、上記絶縁トレンチｔｅは、トレンチゲートの形成工程を用いて形成されている。
【００６８】
図６（ａ）〜（ｃ）の保護ダイオード２６においては、Ｐ型領域２ｂとＮ＋型層６の間にある絶縁トレンチｔｅの図中に太い矢印で示した角部において、サージ電流によるブレイクダウンが起き易くなるため、埋め込み絶縁膜４上のＮ＋型層６もサージ電流の電流パスとして利用される。このため、図６（ａ）〜（ｃ）の保護ダイオード２６においても、数式３における保護ダイオードの寄生抵抗ＲＤを低減することができ、これに伴ってＭＯＳトランジスタ（図示省略）の必要耐圧も低減することができる。
【００６９】
以上示したように、ＭＯＳトランジスタ１１〜１５と保護ダイオード２１〜２６とが同一半導体基板１ａ〜１ｃに形成されてなり、数式３を満足する本発明の半導体装置１０１〜１０５およびその設計方法は、ＥＳＤが印加され、サージ電流により保護ダイオードがブレイクダウンしても、ＭＯＳトランジスタの破壊を防止することのできる半導体装置およびその設計方法となっている。
【００７０】
尚、図１〜６の半導体装置１０１〜１０５では、耐圧とオン抵抗を両立することのできるＭＯＳトランジスタ、および寄生抵抗ＲＤを低減することのできる保護ダイオードを、それぞれ個別に示した。しかしながらこれに限らず、本発明の半導体装置およびその設計方法においては、上記ＭＯＳトランジスタにおける耐圧とオン抵抗を両立する各構造、および上記保護ダイオードにおける寄生抵抗ＲＤを低減する各構造を組み合わせて用いることが可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体装置の一例で、（ａ）は、半導体装置１０１の模式的な上面図であり、（ｂ）は、（ａ）の一点鎖線Ａ−Ａにおける模式的な拡大断面図である。
【図２】図１の半導体装置１０１を図８（ｃ）に示す静電気試験に供したときの特性例で、ＭＯＳトランジスタ１１と保護ダイオード２１の電流−電圧特性を示した図である。
【図３】（ａ）〜（ｃ）は、保護ダイオード２１のカソード周りにおける第１Ｎ＋型領域３ａ、Ｎ型領域３および第２Ｎ＋型領域３ｂの形成方法を示す工程別断面図である。
【図４】（ａ），（ｂ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１０２，１０３の模式的な断面図である。
【図５】（ａ），（ｂ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１０４，１０５の模式的な断面図である。
【図６】（ａ）〜（ｃ）は、本発明の半導体装置における別の保護ダイオードの例で、（ａ）は、保護ダイオード２６の模式的な上面図である。また、（ｂ）は、（ａ）の一点鎖線Ｂ−Ｂにおける断面図であり、（ｃ）は、（ａ）の一点鎖線Ｃ−Ｃにおける断面図である。
【図７】半導体集積回路を代表するＭＯＳトランジスタ１０と保護ダイオード２０とが同一半導体基板１に形成されてなる、半導体装置１００を模式的に示した断面図である。
【図８】（ａ）〜（ｃ）は、ＥＳＤ等に対する半導体装置の耐性評価に通常用いられる各規格の静電気試験で、それぞれ、等価回路図中に各規格の試験条件を示している。
【図９】図８（ｃ）の静電気試験において、半導体装置１００に流れるサージ電流波形を示す図である。
【図１０】ＥＳＤが印加された場合の図７に示す半導体装置１００の問題点を説明する図で、（ａ）は、図７の半導体装置１００を図８（ｃ）に示す静電気試験に供したときのＭＯＳトランジスタ１０と保護ダイオード２０ａの電流−電圧特性を示した図である。（ｂ）は、保護ダイオード２０ａを模式的に示した断面図で、（ａ）の電流−電圧特性を説明するための図である。
【符号の説明】
【００７２】
１００〜１０５  半導体装置
１０〜１５  ＭＯＳトランジスタ
２０〜２５，２０ａ  保護ダイオード
１，１ａ〜１ｃ  半導体基板
２，２ｂ  Ｐ型領域
２ａ  Ｐ＋型領域
３，３ｃ  Ｎ型領域
３ａ  第１Ｎ＋型領域
３ｂ  第２Ｎ＋型領域
３ｄ  第２Ｎ型領域
４  埋め込み絶縁膜
５  Ｎ−型ＳＯＩ層
６  Ｎ＋型層
７  ドレインＮ型領域
８  チャネルＰ型領域
９  トレンチゲート
ｔａ〜ｔｄ  絶縁分離トレンチ
ｔｅ  絶縁トレンチ
【図１】
2006319072.tif 000003
【図２】
2006319072.tif 000004
【図３】
2006319072.tif 000005
【図４】
2006319072.tif 000006
【図５】
2006319072.tif 000007
【図６】
2006319072.tif 000008
【図７】
2006319072.tif 000009
【図８】
2006319072.tif 000010
【図９】
2006319072.tif 000011
【図１０】
2006319072.tif 000012