(57)【要約】  【課題】  半田接合による特性劣化がない半導体装置を提供する。  【解決手段】  半導体装置は、半導体素子チップと、その上下端子電極がそれぞれ半田材により接合された上下導体フレームとを有し、前記半導体素子チップは、第１導電型の半導体層と、前記半導体層に選択的に形成された第２導電型拡散層と、  前記半導体層の前記第２導電型拡散層の外側に形成された第２導電型の複数のガードリング層と、前記半導体層上に形成された絶縁膜と、前記絶縁膜に埋設された多結晶シリコン膜により形成されたフィールドプレートとを有する。  【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体素子チップと、その上下端子電極がそれぞれ半田材により接合された上下導体フレームとを有する半導体装置において、
前記半導体素子チップは、
第１導電型の半導体層と、
前記半導体層に選択的に形成された第２導電型拡散層と、
前記半導体層の前記第２導電型拡散層の外側に形成された第２導電型の複数のガードリング層と、
前記半導体層上に形成された絶縁膜と、
前記絶縁膜に埋設された多結晶シリコン膜により形成されたフィールドプレートとを有する
ことを特徴とする半導体装置。
【請求項２】
前記フィールドプレートは、成膜時又は成膜後に不純物がドープされた多結晶シリコン膜により形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子チップは更に、
チップ外周部の前記半導体層に形成された第１導電型のチャネルストッパ層と、
前記絶縁膜に埋め込まれて前記フィールドプレートと同じ多結晶シリコン膜により形成され、前記チャネルストッパ層にコンタクトすると共に、前記半導体層の前記チャネルストッパ層に隣接する部分の上部に延在する等電位電極とを有する
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体素子チップの上部端子電極は、前記第２導電型拡散層にコンタクトする、Ｎｉ，Ｆｅ，Ｃｏから選択された一つを主体とする積層金属膜により形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記上部端子電極は、その一部が前記絶縁膜上を前記第２導電型拡散層に近いガードリング層を覆うように延在してフィールドプレートを構成する
ことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧化のためのガードリング構造を有する半導体装置に係り、特にプレーナ型半導体素子チップの上下端子電極を半田材によって上下導体フレームに接合する半導体装置に関する。
【背景技術】
【０００２】
電力用半導体素子の分野において、高抵抗半導体層内に伸びる空乏層を制御して高耐圧化を図るために、端子拡散層を取り囲むようにガードリング層を形成し、更にガードリング層上部にフィールドプレートを配置する技術が知られている（例えば、特許文献１参照）。
【０００３】
図１１は、ガードリング構造を有するプレーナ型半導体素子であって、ワイヤボンディング方式を適用した一例の要部断面図を示している。この半導体素子チップはダイオードであって、高抵抗のＮ型半導体基板１０１をベース半導体層として、その表面にＰ型拡散層からなるアノード層１０２が選択的に形成され、裏面にＮ＋型カソード層１０３が形成されている。
【０００４】
Ｎ型ベース層１０１の表面には、アノード層１０２の周囲を取り囲むように、Ｐ型拡散層からなる複数のガードリング層１０４が形成されている。チップの最外周表面には、Ｎ＋型のチャネルストッパ層１０５が形成されている。
【０００５】
素子表面はシリコン酸化膜等の絶縁膜１０６で覆われ、これに開口が開けられてアノード層１０２にコンタクトするアノード電極１０７が形成される。アノード電極１０７の一部は、絶縁膜１０６上に延在して、１番目のガードリング層上に位置するフィールドプレート１０７ａとなる。また、アノード電極１０７と同時に、２番目及び３番目のガードリング層を覆うフィールドプレート１０８及び、チャネルストッパ層１０５に一端が接続されて絶縁膜１０６上に延在する等電位リング（Ｅｑｕｉｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ：ＥＱＰＲ）電極１０９が形成される。
【０００６】
アノード電極１０７、フィールドプレート１０８及びＥＱＰＲ電極１０９が形成された面には、パシベーション膜１１０が形成される。パシベーション膜１１０は、プラズマＣＶＤ等によるシリコン窒化膜やシリコン酸化膜、或いはポリイミド膜等である。このパシベーション膜１１０に開口を開けて、アノード電極１０７にワイヤ１１２がボンディング接続される。
【０００７】
以上のようなワイヤボンディング方式の高耐圧半導体素子は、ボンディングワイヤのために薄型化が難しい、高電流耐量の保証が難しい、といった問題がある。これらの問題を解決するためには、半導体素子チップを半田材によって導体フレームに接合する半田接合方式を用いることが望ましい。
【０００８】
しかし、プレーナ型半導体素子にこのような半田接合方式を適用すると、別の問題が生じる。図１２は、図１１と同じ半導体素子チップのアノード電極１０７を半田材１１１により導体フレーム１１３に接合した例を示している。このような半田接合を行うためには、アノード電極１０７等の端子電極には、通常用いられるＡｌ電極に代わって、半田となじみのよい電極材料、例えば、Ｖ／Ｎｉ／Ａｕ等のＮｉを主体とする積層金属膜を用いる必要がある。
【０００９】
ところがこの様な積層金属電極を用いると、図１１で説明したようなパシベーション膜１１０を用いることができない。何故なら、アノード電極形成後、３００℃程度以上の高温を必要とするパシベーション膜形成工程を行うと、Ｎｉの溶融やＡｕの酸化等が生じ、アノード電極の半田濡れ性が劣化するからである。
【００１０】
従って図１２では、アノード電極１０７やフィールドプレート１０８を覆う保護膜がない状態で、アノード電極１０７とフレーム１１３との間を半田付けした例を示している。しかしこの場合には、図１２に示したように、飛び散った半田材１１１ａがアノード電極１０７とフィールドプレート１０８間を短絡する事態が生じ得る。これは、逆バイアス印加時の空乏層の伸び方が望ましい状態とは異なるものとなり、耐圧特性劣化をもたらす。
【００１１】
更に図１２の構造ではパシベーション膜がないために、高電圧印加時、フィールドプレート１０８とＥＱＰＲ電極１０９との間で空間放電（スパーク）を生じ易くなる。これは絶縁破壊や素子特性の劣化をもたらす。
【００１２】
この様にプレーナ型半導体素子では両面半田付けを行うには種々の問題がある。このため現行の両面半田付け高耐圧半導体素子は、プレーナ型ではなく、メサ型が一般的に用いられている。しかしメサ型半導体素子は、ＰＮ接合がメサ斜面に終端するために、プレーナ型に比べて逆バイアス時のリーク電流が大きい、高温環境下で熱暴走を生じやすい、等の不安定要因が多い。
【特許文献１】特開２００３−１０１０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
この発明は、半田接合による特性劣化がない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明の一態様による半導体装置は、半導体素子チップと、その上下端子電極がそれぞれ半田材により接合された上下導体フレームとを有し、前記半導体素子チップは、
第１導電型の半導体層と、
前記半導体層に選択的に形成された第２導電型拡散層と、
前記半導体層の前記第２導電型拡散層の外側に形成された第２導電型の複数のガードリング層と、
前記半導体層上に形成された絶縁膜と、
前記絶縁膜に埋設された多結晶シリコン膜により形成されたフィールドプレートとを有する。
【発明の効果】
【００１５】
この発明によると、半田接合による特性劣化がない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１７】
図６は、一実施の形態による半導体装置の平面図であり、図７或いは図８はそのＩ−Ｉ’断面図である。半導体素子チップ１は、高耐圧のプレーナ型半導体素子であって、その上下端子電極は、それぞれ半田材４によりＣｕ等からなる上下導体フレーム２，３に接合されている。半導体素子チップ１と導体フレーム２，３は、モールド樹脂５によりシールされる。
【００１８】
図１は、４分された半導体素子チップ１の平面図であり、図２はそのＩＩ−ＩＩ’断面である。この半導体素子チップ１は整流用ＰＮ接合ダイオードであって、高抵抗のＮ型半導体基板１１をベース半導体層として、その上面にＰ型拡散層からなるアノード層１２が選択的に形成され、底面にＮ＋型カソード層１３が形成されている。
【００１９】
ベース半導体層１１の上面には、アノード層１２の周囲を取り囲むように、Ｐ型拡散層からなる複数のガードリング層１４が所定間隔で形成されている。ここでは、３個のガードリング層１４を設けた例を示しているが、２個以上あればよい。チップの最外周表面には、Ｎ＋型拡散層からなるチャネルストッパ層（ＥＱＰＲ層）１５が形成されている。
【００２０】
拡散層が形成された素子チップ上面はシリコン酸化膜等の絶縁膜１６で覆われ、この絶縁膜１６に開口を開けて、アノード層１２にコンタクトする上部端子電極であるアノード電極１９が形成される。アノード電極１９は、半田との濡れ性が良好な積層金属膜により形成される。例えば積層金属膜として、下層／中間層／上層で表現される、Ｖ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｕ、Ｖ／Ｎｉ／Ａｇ等のＮｉを主体とする金属膜が用いられる。或いは、Ｎｉに代わって、Ｆｅ又はＣｏを用いた積層金属膜でもよい。
【００２１】
アノード電極１９の一部は、絶縁膜１６上に、最初のガードリング層１４を覆う位置まで延在するように形成され、その延在部分はアノードと同電位のフィールドプレート１９ａとなる。
【００２２】
素子チップ底面には、Ｎ＋型カソード層１３が形成され、その面にカソード電極２０が形成されている。カソード電極２０も前述のように導体フレームに半田付けされるため、アノード電極１９と同様の積層金属膜により形成される。
【００２３】
ベース層１１の２，３番目のガードリング層１４をカバーする範囲の上部には、絶縁膜１６に埋め込まれた多結晶シリコン膜からなるフィールドプレート１７が形成されている。絶縁膜１６の内部にはまた、フィールドプレート１７と同時に同じ多結晶シリコン膜を用いて、ｎ＋型ストッパ層１５に一端がコンタクトする等電位リング電極（ＥＱＰＲ電極）１８が埋め込まれている。
【００２４】
図１及び図２では、電気的にフローティングのフィールドプレート１０７が一つだけ配置された例を示しているが、更に高耐圧用途の半導体素子の場合には、ガードリング層１４が４個以上配置され、それに対応してフィールドプレートが２個以上並べられる。
【００２５】
フィールドプレート１７及びＥＱＰＲ電極１８となる多結晶シリコン膜は、膜形成と同時に又は膜形成後にＰ，Ｂ，Ａｓ等の不純物がドープされた抵抗膜であり、その厚みは１０ｎｍ〜３０００ｎｍの範囲で適宜選択することができる。
【００２６】
素子チップ上面に、フィールドプレート１７やアノード電極１９を形成する工程を図３乃至図５を参照して説明すると、次の通りである。素子チップ１の上面には、選択的な不純物ドーピングにより、アノード拡散層１２とこれを取り囲むガードリング層１４が形成される。ガードリング層１４の外側、即ちチップ外周部には、Ｎ＋型ストッパ層１５が形成される。これらの拡散層形成工程順は、適宜選択することができる。
【００２７】
このように拡散層が形成された素子チップ１の上面に、図３に示すように熱酸化によりシリコン酸化膜１６ａを形成する。続いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により酸化膜１６ａにＮ＋型ストッパ層１５に対するコンタクト孔を開けた後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により多結晶シリコン膜を堆積し、これをＲＩＥによりパターニングして、ＥＱＰＲ電極１８とフィールドプレート１７を形成する。尚、上記したコンタクト孔開けやパターニングに用いるエッチング方法は、ＲＩＥに限らずＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）やウエットエッチングでもよい。多結晶シリコン膜は、Ｐ，Ａｓ，Ｂ等の不純物がドープされたものとするが、不純物のドーピングは、膜形成後のイオン注入によってもよいし、膜形成と同時でもよい。
【００２８】
この後、図４に示すように、ＣＶＤ法によりシリコン酸化膜１６ｂを堆積する。続いて、図５に示すように、アノード層１２上にコンタクト孔を開け、アノード電極１９を形成する。アノード電極１９は、前述のように、半田との濡れ性が良好なＶ／Ｎｉ／Ａｕ等の積層金属膜である。
【００２９】
以上により、フィールドプレート１７と電極１８が酸化膜１６（１６ａ，１６ｂ）内に埋め込まれて、アノード電極１９が露出した素子表面状態が得られる。アノード電極１９の半田との濡れ性を損なわないように、この後パシベーション膜形成は行わない。そして、図２に示すように、アノード電極１９と上側導体フレーム２との間を半田材４により接合する。
【００３０】
図２には、ダイオードに逆バイアスが印加されたときのＮ型ベース層１１内に伸びる空乏層を破線で示している。図示のように空乏層は、ガードリング層１４とフィールドプレート１９ａ及び１７の働きによって横方向に伸び、これにより電界集中が緩和される。この逆バイアス印加時、フィールドプレート１７は、アノード・カソード間電圧の中間的電位となり、これがガードリング層１４に沿って横方向に伸びる空乏層の伸びを助ける働きをする。
【００３１】
チャネルストッパ層１５は、空乏層がチップ側面に終端してここに無用なチャネルが形成される事態を防止する働きをする。またこのストッパ層１５に一端が接続されたＥＱＰＲ電極１８は、Ｎ型ベース層１１のストッパ層１５に隣接する部分に絶縁膜１６（下部酸化膜１６ａ）を介して対向する延在部（ＭＯＳ構造部）を有する。これによりＥＱＰＲ電極１８は、逆バイアス印加時、Ｎ型ベース層１１の表面電位を制御して、アノード層１２から横方向に伸びる空乏層先端部の電界を緩和する働きをする。
【００３２】
この実施の形態によると、フィールドプレート１７とＥＱＰＲ電極１８は酸化膜１６に埋め込まれているから、アノード電極側の半田付けに際して半田が飛び散ったとしても、図１２で説明したような、フィールドプレートとアノード電極との短絡といった事故が発生することはない。飛び散った半田は、素子チップ表面にはそれが付着するメタルがなく、酸化膜１６によりはじかれる。
【００３３】
また、パシベーション膜を形成していないが、フィールドプレート１７とストッパ電極１８とは酸化膜１６内に埋設されているので、これらの間のスパーク発生もない。
【００３４】
更に、図１２の場合と異なり、酸化膜１６上はメタル電極による凹凸がなく平坦であるため、樹脂モールド時に導体フレーム２と素子チップ１間の空間に樹脂が入り込み易い。組立後、導体フレームと素子チップとの間に樹脂未充填空間が残ると、高電圧印加時のスパーク発生の原因となる。この実施の形態によると、この様なスパーク発生とそれに起因する絶縁破壊、特性劣化、信頼性劣化等が防止される。
【００３５】
更にこの実施の形態は半田接合方式であるため、ワイヤボンディング方式に比べて、製品の薄型化が可能である。また上側導体フレームは、ボンディングワイヤに比べて優れた伝熱作用を発揮できるから、ワイヤボンディング方式に比べて素子放熱性も良好になり、大電流仕様の半導体素子に有利である。
【００３６】
この発明は上記実施の形態に限られない。例えば図９は、上側導体フレーム２のチップ接合部が２本に分かれている例を示している。また実施の形態では整流ダイオードの例を示したが、この発明は高耐圧用のバイポーラトランジスタやＭＯＳトランジスタ、それらを含むＩＣにも同様に適用できる。例えばトランジスタの場合には、図１０に示すように、二つの上側導体フレーム２ａ，２ｂが用意され、これらがチップ上面に配置されるエミッタ電極及びベース電極に接続される。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態による半導体素子チップの平面図である。
【図２】図１のＩＩ−ＩＩ’断面図である。
【図３】上記半導体素子チップのフィールドプレート及びストッパ電極の形成工程を示す図である。
【図４】上記半導体素子チップのＣＶＤ酸化膜形成工程を示す図である。
【図５】上記半導体素子チップのアノード電極形成工程を示す図である。
【図６】上記半導体素子チップのフレーム搭載状態を示す平面図である。
【図７】図６のＩ−Ｉ’断面図である。
【図８】図６のＩ−Ｉ’断面図の他の例である。
【図９】半導体素子チップの他のフレーム搭載状態を示す平面図である。
【図１０】半導体素子チップの他のフレーム搭載状態を示す平面図である。
【図１１】従来のカードリング構造を有するプレーナ型半導体素子の断面図である。
【図１２】図１１のプレーナ型半導体素子の基本構造に半田接合方式を適用した場合の断面図である。
【符号の説明】
【００３８】
１…半導体素子チップ、２，３…導体フレーム、４…半田材、５…モールド樹脂、１１…Ｎ型半導体基板（ベース層）、１２…Ｐ型アノード層、１３…Ｎ＋型カソード層、１４…Ｐ型ガードリング層、１５…Ｎ＋型ストッパ層、１６…シリコン酸化膜、１７…フィールドプレート（多結晶シリコン膜）、１８…ＥＱＰＲ電極（多結晶シリコン膜）、１９…アノード電極、１９ａ…フィールドプレート、２０…カソード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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