(57)【要約】【課題】  電界効果トランジスタを用いる電圧制御発振器において、電源電圧変動に伴う発振周波数の揺れを小さくするためにバックゲート端子をソースに接続すると、基板ロスが大きくなり位相雑音特性が劣化する。【解決手段】  発振トランジスタ１１５のバックゲート端子を、高インピーダンス素子１１９を介してソース端子に接続し、発振トランジスタ１１６のバックゲート端子を、高インピーダンス素子１２０を介してソース端子に接続する。【選択図】  図１
2006019938.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートは第１の高インピーダンス素子を介して前記第１の発振トランジスタのソースと接続されており、
前記第２の発振トランジスタのバックゲートは第２の高インピーダンス素子を介して前記第２の発振トランジスタのソースと接続されている、電圧制御発振器。
【請求項２】
少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートとが高インピーダンス素子を介してソースと接続されている、電圧制御発振器。
【請求項３】
前記第１の高インピーダンス素子および前記第２の高インピーダンス素子は抵抗である、請求項１または２に記載の電圧制御発振器。
【請求項４】
前記第１の高インピーダンス素子および前記第２の高インピーダンス素子は、インダクタである、請求項１または２に記載の電圧制御発振器。
【請求項５】
前記高インピーダンス素子のインピーダンスは１００オームより大きい、請求項３または４に記載の電圧制御発振器。
【請求項６】
前記高インピーダンス素子のインピーダンスは１０キロオームより小さい、請求項３〜５のいずれかに記載の電圧制御発振器。
【請求項７】
少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路と、
電源電圧にオフセット電圧を与えて出力する出力端子を有する基準電位発生回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートが前記基準電位発生回路の出力端子と電気的に接続されている、電圧制御発振器。
【請求項８】
電解効果トランジスタを有し、前記共振回路の両端を入力とする増幅回路をさらに備え、
前記電界効果トランジスタのソース端子は、前記基準電位発生回路の出力端子である、請求項７記載の電圧制御発振器。
【請求項９】
第１の周波数制御端子と、第２の周波数制御端子とをさらに備え、
前記可変容量素子の一方の端子に前記第１の周波数制御端子が接続され、
前記可変容量素子の他方の端子に前記第２の周波数制御端子が接続されている、請求項１〜８のいずれかに記載の電圧制御発振器。
【請求項１０】
前記並列共振回路は、周波数制御端子を有し、
前記周波数制御端子に低域通過フィルタが接続されており、
前記低域通過フィルタの高周波接地は、電源端子に接続されている、請求項１〜８のいずれかに記載の電圧制御発振器。
【請求項１１】
前記第１の発振トランジスタと前記第２の発振トランジスタとは、同一のｎ型半導体またはｐ型半導体上に形成されている、請求項２〜１０のいずれかに記載の電圧制御発振器。
【請求項１２】
請求項１〜１１のいずれかに記載の電圧制御発振器を備えた、無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機で用いられる電圧制御発振器、及びそれを用いた無線通信機器に関するものである。
【背景技術】
【０００２】
電圧制御発振器は、無線通信機の局部発振信号を発生させる手段として広く使用されている。
【０００３】
従来の電圧制御発振器の構成例を図１２に示す。
【０００４】
同図において、１０は電源端子であり、１１、１２はインダクタであり、１３、１４は可変容量素子であり、１７は周波数制御端子であり、１８は電流源トランジスタである。１５、１６は電界効果トランジスタから成る発振トランジスタであり、ｎ型ＭＯＳトランジスタを使用している。これら発振トランジスタ１５、１６のソース端子は共通に接続され、ドレイン端子とゲート端子は互いに交差状に接続され、バックゲート端子は接地されている。なお、同図ではバイアス回路等は省略している。
【０００５】
以下、図１２を参照しながら従来の電圧制御発振器の動作について説明する。
【０００６】
同図においてインダクタ１１、１２と可変容量素子１３、１４は並列共振回路１９を構成している。可変容量素子１３、１４の容量値は、その両端の電位差によって決まるので、周波数制御端子１７に加える制御電圧によって可変容量素子１３、１４の容量値が調整される。
【０００７】
電圧制御発振器の発振周波数は並列共振回路１９の共振周波数の近傍で発振するので、制御電圧を調整することで電圧制御発振器の発振周波数を所望の周波数に設定することができる。発振トランジスタ１５、１６は負性抵抗回路２０を構成しており、この負性抵抗回路２０で共振回路１９の寄生抵抗成分をキャンセルして発振を持続させる。
【０００８】
次に、電圧制御発振器で問題となる周波数変動について説明する。
【０００９】
一般に電圧制御発振器は外部からの雑音の影響を受けやすく、中でも電源電圧の変動による発振周波数の揺れが問題になる。
【００１０】
図１２において電源端子１０に雑音２１が重畳した場合を考える。このとき、発振周波数を変動させる要因としては大きく２つある。一つは、可変容量素子１３、１４の両端の電位差が雑音２１によって変化し、その結果、共振回路１９の共振周波数が変動することによる。もう一つの要因は、発振トランジスタ１５、１６のゲート端子とバックゲート端子間の電位差が変化するために、基板バイアス効果により負性抵抗回路２０の入力インピーダンスが変化することによる。
【００１１】
これら２つの影響を抑えるために以下に述べるような方法が提案されている。
【００１２】
図１３は、共振回路１９における共振周波数の変動を抑えるために考案された従来の技術である（例えば、特許文献１参照。ただし説明の都合上、発明者が回路図に変更を加えている。）。同図において前述と同様の部分には同じ符号を付しており説明は省略する。３５は第２の周波数制御端子であり、３６、３７はＤＣカットコンデンサである。本回路では、可変容量素子１３の容量値を２つの制御端子１７、３５の電位差によって定める。そのため、電源端子１０に雑音２１が重畳した場合でも、可変容量素子１３の両端には同じ電圧変動を生じる。したがって、可変容量素子の両端の電位差は保たれ、共振回路１９の共振周波数を一定に保つことができる。
【００１３】
また、負性抵抗回路２０による周波数変動を抑えるためには図１４に示す方法がある。同図において、前述と同様の部分には同じ符号を付しており説明は省略する。同図では、発振トランジスタ１５、１６のバックゲート端子はソース端子に接続されている（例えば、非特許文献１参照。）。この場合、電源端子１０に雑音２１が重畳した場合であっても、ソース端子には同じ電圧変動３６が重畳する。したがって、発振トランジスタ１５、１６のゲート端子とバックゲート端子の電位差が保たれるので、基板バイアス効果が発生しない。図１５は発振トランジスタのバックゲート端子をグランドに接続した場合（図中Ａ）とソースに接続した場合（図中Ｂ）のシミュレーション結果を示している。ただし、本シミュレーションでは共振回路１９の共振周波数は一定とした。図１５よりバックゲートをグランドに接続した場合は発振周波数が変動するのに対し、ソースに接続した場合には発振周波数の変動を抑えられることが分かる。なお、この発振周波数変動の抑圧効果については非特許文献１では明示されておらず、発明者らが独自に明らかにしたものである。
【００１４】
以上説明した２つの方法を図１６に示す様に組み合せれば、電源電圧変動による発振周波数の変動を抑えられる。
【特許文献１】特開２０００−２２４０２７号公報（第４図）
【非特許文献１】「携帯無線端末のCMOS化のためのアナログ回路設計技術」トリケップス出版、１９９９ 年１２月１６日、ｐ．１８９
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記図１６に示した構成では電圧制御発振器において最も重要となる位相雑音特性が劣化するという課題がある。この理由を以下に説明する。
【００１６】
図１７は図１６に示した回路のＯ１、Ｏ２、Ｐ１端子の電圧変動を示している。この様に、共振回路の両端Ｏ１、Ｏ２は発振周波数において大きな電圧変動を生じている。一方、発振トランジスタのソース端子Ｐ１は回路の仮想接地点であるので、基本波成分および奇数次の高調波成分は打ち消し合い、偶数次高調波成分のみが生じる。偶数次高調波の中では２倍高調波成分が最も大きいので、Ｐ１は発振周波数の２倍の周波数で電圧変動が生じる。
【００１７】
図１８は、図１６における発振トランジスタ１５または１６の断面構造を示している。同図において、４０はドレイン端子であり、４１はゲート端子であり、４２はソース端子である。４４、４５はｎ型半導体であり、４６はｐ型半導体であり、４７はｎ型半導体であり、４８はｐ型シリコン基板である。４３はｎ型半導体４７の接続端子であり通常電源に接続される。
【００１８】
図１６に示した回路ではソース端子とバックゲート端子が接続されているので、図１８のソース端子４２はバックゲート（ｐ型半導体）４６に接続される。ここで、前述した様にソース端子４２の電位は発振周波数の２倍で変動しているが、ソース端子４２はｐ型半導体４６と接続されているのでｐ型半導体４６全体の電位も変動する。その結果、図１８に示す経路４９から高周波信号がｐ型シリコン基板４８に漏洩し、シリコン基板４８の抵抗成分によって失われる。
【００１９】
電圧制御発振器の位相雑音特性は回路での信号損失によって劣化するので、従来の構成では、電源電圧変動による周波数変動は抑圧できても位相雑音特性が劣化してしまうという課題があった。
【００２０】
本発明は、上記課題を考慮し、電源電圧変動による周波数変動を抑圧するとともに、位相雑音特定が劣化しない電圧制御発振器、及び無線通信機器を提供することを目的とするものである。
【課題を解決するための手段】
【００２１】
上述した課題を解決するために、第１の本発明は、少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートは第１の高インピーダンス素子を介して前記第１の発振トランジスタのソースと接続されており、
前記第２の発振トランジスタのバックゲートは第２の高インピーダンス素子を介して前記第２の発振トランジスタのソースと接続されている、電圧制御発振器である。
【００２２】
また、第２の本発明は、  少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートとが高インピーダンス素子を介してソースと接続されている、電圧制御発振器である。
【００２３】
また、第３の本発明は、前記第１の高インピーダンス素子および前記第２の高インピーダンス素子は抵抗である、第１または２の本発明の電圧制御発振器である。
【００２４】
また、第４の本発明は、前記第１の高インピーダンス素子および前記第２の高インピーダンス素子は、インダクタである、第１または２の本発明の電圧制御発振器である。
【００２５】
また、第５の本発明は、前記高インピーダンス素子のインピーダンスは１００オームより大きい、第３または４の本発明の電圧制御発振器である。
【００２６】
また、第６の本発明は、前記高インピーダンス素子のインピーダンスは１０キロオームより小さい、第３〜５の本発明のいずれかの電圧制御発振器である。
【００２７】
また、第７の本発明は、少なくとも一つのインダクタを有する誘導性回路及び少なくとも一つの可変容量素子を有する容量性回路を有し、前記誘導性回路及び前記容量性回路が並列に接続された並列共振回路と、
電界効果トランジスタである第１の発振トランジスタ及び電界効果トランジスタである第２の発振トランジスタを有する負性抵抗回路と、
電源電圧にオフセット電圧を与えて出力する出力端子を有する基準電位発生回路とを備え、
前記第１の発振トランジスタのドレインと前記第２の発振トランジスタのドレインとの間に前記並列共振回路が接続されており、
前記第１の発振トランジスタのゲートと前記第２の発振トランジスタのドレインとが接続されており、
前記第２の発振トランジスタのゲートと前記第１の発振トランジスタのドレインとが接続されており、
前記第１の発振トランジスタのソースと前記第２の発振トランジスタのソースが接続されており、
前記第１の発振トランジスタのバックゲートと前記第２の発振トランジスタのバックゲートが前記基準電位発生回路の出力端子と電気的に接続されている、電圧制御発振器である。
【００２８】
また、第８の本発明は、電解効果トランジスタを有し、前記共振回路の両端を入力とする増幅回路をさらに備え、
前記電界効果トランジスタのソース端子は、前記基準電位発生回路の出力端子である、第７の本発明の電圧制御発振器である。
【００２９】
また、第９の本発明は、第１の周波数制御端子と、第２の周波数制御端子とをさらに備え、
前記可変容量素子の一方の端子に前記第１の周波数制御端子が接続され、
前記可変容量素子の他方の端子に前記第２の周波数制御端子が接続されている、第１〜８の本発明のいずれかの電圧制御発振器である。
【００３０】
また、第１０の本発明は、前記並列共振回路は、周波数制御端子を有し、
前記周波数制御端子に低域通過フィルタが接続されており、
前記低域通過フィルタの高周波接地は、電源端子に接続されている、第１〜８の本発明のいずれかの電圧制御発振器である。
【００３１】
また、第１１の本発明は、前記第１の発振トランジスタと前記第２の発振トランジスタとは、同一のｎ型半導体またはｐ型半導体上に形成されている、第２〜１０の本発明のいずれかの電圧制御発振器である。
【００３２】
また、第１２の本発明は、第１〜１１の本発明のいずれかの電圧制御発振器を備えた、無線通信機器である。
【発明の効果】
【００３３】
本発明は、電源電圧変動による周波数変動を抑圧するとともに、位相雑音特定が劣化しない電圧制御発振器、及び無線通信機器を提供することが出来る。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施の形態を、図面を参照して説明する。
（実施の形態１）
図１は本発明の実施の形態１における電圧制御発振器の構成を示したものである。
【００３５】
図１において、電圧制御発振器は、電源端子１１０と、インダクタ１１１、１１２と、可変容量素子１０４と、発振トランジスタ１１５、１１６と、周波数制御端子１００、１０１と、ＤＣカットコンデンサ１０２、１０３と、電流源１１８と、抵抗１１９、１２０とを備える。なお、図１において、バイアス回路等は省略されている。
【００３６】
可変容量素子１０４は、ＰＮ接合ダイオードやＭＯＳトランジスタ等で構成される。発振トランジスタ１１５、１１６は電界効果トランジスタを使用しており、ここではｎ型ＭＯＳトランジスタを用いている。
【００３７】
インダクタ１１１とインダクタ１１２とは直列に接続されており、各インダクタ１１１、１１２の間には電源端子１１０が接続されている。可変容量素子１０４の両端にはＤＣカットコンデンサ１０２、１０３が直列に接続されている。また、可変容量素子１０４の両端には、周波数制御端子１００、１０１が接続されている。インダクタ１１１、１１２を含む直列回路である誘導性回路と、可変容量素子１０３、ＤＣカットコンデンサ１０２、１０３を含む直列回路である容量性回路とが並列に接続されて並列共振回路９０が構成されている。
【００３８】
発振トランジスタ１１５のゲートおよび発振トランジスタ１１６のドレインが接続されており、また発振トランジスタ１１６のゲートおよび発振トランジスタ１１５のドレインが接続されている。さらに、発振トランジスタ１１５のソースと発振トランジスタ１１６のソースが互いに接続されている。
【００３９】
１１９、１２０は高インピーダンスを有する抵抗であり、抵抗１１９は、発振トランジスタ１１５のバックゲートおよびソースの間に接続されており、抵抗１２０は、発振トランジスタ１２０のバックゲート及びソースの間に接続されている。
【００４０】
次に、このような本実施の形態の動作を説明する。
【００４１】
可変容量素子１０４はその両端に加えられる電位差によって容量値が変化する。図１では、２つの周波数制御端子１００、１０１に入力される信号の電位差によって、可変容量素子１０４の容量値が定められる。
【００４２】
電圧制御発振器は並列共振回路９０の共振周波数近傍で発振するので、周波数制御電圧１００、１０１の電圧を制御することによって発振周波数を調整することができる。発振トランジスタ１１５、１１６は負性抵抗回路であり、共振回路の寄生抵抗成分による損失をキャンセルして発振を持続させる。
【００４３】
図２は図１の回路における発振トランジスタ１１９と１２０の断面構造を示している。図２において、２４０はドレイン端子であり、２４１はゲート端子であり、２４２はソース端子である。２４４、２４５はｎ型半導体であり、２４６はｐ型半導体であり、２４７はｎ型半導体であり、２４８はｐ型シリコン基板である。２４３はｎ型半導体２４７の接続端子であり、電源に接続される。また、２５０は抵抗（図１の抵抗１１９、１２０に対応）であり、ソース端子２４２とｐ型半導体２４６との間に挿入されている。
【００４４】
本実施の形態１では、発振トランジスタ１１５、１１６のバックゲートとソース端子の間に高インピーダンスを有する抵抗２５０が挿入されているので、高周波信号の漏洩経路２５１が遮断される。そのため、ソース端子２４２の電位が変動しても、ｐ型半導体２４６の電圧変動が抑えられ、結果としてシリコン基板２４８への高周波信号の漏洩を小さくできる。電圧制御発振器の位相雑音特性は回路の損失を小さくするほど改善するので、本実施の形態１によって電源電圧変動による周波数変動を抑え、かつ位相雑音特性の劣化も抑えることができる。
【００４５】
また、ｐ型半導体２５６とｎ型半導体２５７の間、およびｎ型半導体２５７とｐ型シリコン基板２５８の間にはＰＮ接合からなる容量２５２、２５３が存在し、これらの容量がシリコン基板の損失成分２５６を介して接続される。電圧制御発振器において、発振トランジスタのソース端子２４２とグランドとの間の容量成分が大きいと、発振トランジスタの１／ｆノイズが発振周波数近傍に変換され、位相雑音特性を劣化させることが知られているが、本実施の形態１では抵抗２５０によってソース端子２４２と接合容量２５２、２５３とが分離されるので、発振トランジスタの１／ｆノイズによる位相雑音特性の劣化も抑えることができるという副次的な効果も得られる。
【００４６】
なお、抵抗２５０は発振トランジスタのソース端子が電源電圧１１０の変動に追従する範囲で十分大きなインピーダンスを有していれば良く、１００Ωから１０ｋΩ程度の範囲で選択すれば良い。また、抵抗２５０の変わりに、高インピーダンスを有するインダクタを使用しても良い。
【００４７】
また、図１の回路では２つの周波数制御端子１００、１０１を用いているが、一つの周波数制御端子のみを用いる構成も考えられる。その場合、並列共振回路の共振周波数の変動を抑えるためには、図３に示す構成をとれば良い。以下、図３の動作原理について説明する。図３において前述と同様の部分には同一の符号を付しており説明は省略する。１３１は抵抗であり、１３２、１３３はコンデンサであり、これらは低域通過フィルタ（ループフィルタ）１３４を構成している。ループフィルタ１３４は、ループフィルタ入力端子１３０から入力された信号から、低周波成分のみを抽出する回路である。また、１０５は第２の可変容量素子であり、破線９５で囲まれた回路が電圧制御発振器部分に相当する。
【００４８】
従来、周波数制御端子を一つにすると、電源端子に雑音１３５が重畳した場合に可変容量素子１０４、１０５に加わる電圧が変動し、発振周波数が変動するという問題があった。図３に示した回路ではループフィルタ１３４の高周波接地を電源１１０に接続する。これにより、周波数制御端子１００には雑音１３５と同じ電圧変動１３６が生じる。したがって、可変容量素子１０４、１０５の両端の電位差が変化しないので、雑音１３５の影響をキャンセルすることができる。他の動作は前述した図１の回路と同じであるので説明は省略する。本実施の形態１によれば、周波数制御端子が一つの場合でも、電源電圧変動による周波数変動を抑えることができる。
【００４９】
（実施の形態２）
次に、実施の形態２について説明する。
【００５０】
図４は本発明の実施の形態２における電圧制御発振器の構成を示したものであり、前述と同様の部分には同一の符号を付しており説明は省略する。
【００５１】
図４において発振トランジスタ１１５、１１６のバックゲート端子は互いに接続されており、さらに抵抗１２１を介してソース端子に接続されている。抵抗１２１は１００Ωから１０ｋΩ程度の高インピーダンスを有する。
【００５２】
本実施の形態２では、ソース端子と発振トランジスタのバックゲート端子の間に高インピーダンスを有する抵抗１２１が接続されているので、ソース端子からバックゲート端子への高周波信号の漏洩を抑圧することができ、結果として位相雑音特性を改善できる。
【００５３】
図５は、図４に示した発振トランジスタ１１５、１１６の断面構造を示している。
【００５４】
図５において、１４０ａ、１４０ｂはドレイン端子であり、１４１ａ、１４１ｂはゲート端子であり、１４２はソース端子である。１４４ａ、１４４ｂ、１４５ａ、１４５ｂはｎ型半導体であり、１４８はｐ型半導体であり、１４９はｎ型半導体であり、１５０はｐ型シリコン基板である。１４７はｎ型半導体２４７の接続端子であり、電源に接続される。また、１５３は抵抗（図４の抵抗１２１に対応）であり、ソース端子１４２とｐ型半導体１４８との間に接続されている。破線１５１ａで囲まれた部分と破線１５１ｂで囲まれた部分が、図４に示した発振トランジスタ１１５、１１６にそれぞれ対応している。
【００５５】
図５に示したトランジスタの構造では、発振トランジスタ１５１ａ、１５１ｂのバックゲートとソース端子１４２の間に高インピーダンスを有する抵抗１５３が挿入されているので、高周波信号の漏洩経路１５４が遮断される。そのため、従来の技術で問題となっていたシリコン基板への高周波信号の漏洩が小さくなり位相雑音特性を改善できる。さらに、２つの発振トランジスタ１５１ａ、１５１ｂは、同一のｐ型半導体１４８の内部に形成されているので、ドレイン端子１４０ａ、１４０ｂの間隔を小さくできる。ドレイン端子１４０ａ、１４０ｂの間に生じる寄生抵抗成分１５５は、ドレイン端子間の距離に反比例するので、本構造によれば寄生抵抗１５５による高周波信号の損失を抑え、位相雑音特性をさらに改善できる。
【００５６】
なお、トランジスタ１５１ａ、１５１ｂのソースを構成するｎ型半導体１４５ａ、１４５ｂを共用しても良い。
【００５７】
（実施の形態３）
次に、実施の形態３について説明する。
【００５８】
図６は本発明の実施の形態３における電圧制御発振器の構成を示したものであり、前述と同様の部分には同一の符号を付しており説明は省略する。
【００５９】
同図において１４２はｎ型ＭＯＳトランジスタであり、ゲートとドレインと電源端子１１０が接続されており、また、バックゲートとソースが接続されている。また、１４３は電流源であり、トランジスタ１４２と電流源１４３が基準電位発生回路１４４を構成している。１４１は基準電位発生回路の出力端子である。
【００６０】
発振トランジスタ１１５、１１６のバックゲートは抵抗１１９、１２０を介して接続され、接続端子が基準電位発生回路１４４の出力端子１４１に接続されている。
【００６１】
ここで、電源端子１１０に雑音１３５が重畳した場合を考える。基準電位発生回路１４４内部のトランジスタ１４２は、ドレイン端子の電圧に一定のオフセット電圧を与えて出力端子１４１から出力する。したがって、出力端子１４１にも雑音１３５と同じ電圧変動１４５が発生する。一方、発振トランジスタの１１５、１１６のソース端子にも雑音１３５と同じ電圧変動１４６が発生する。雑音１４５と１４６は雑音１３５と同じように変動するので、発振トランジスタ１１５、１１６のソースとバックゲート端子間の電位差は保たれる。したがって、発振トランジスタ１１５、１１６の基板バイアス効果に起因する発振周波数の変動を抑えることができる。
【００６２】
さらに、本実施の形態３によれば発振トランジスタ１１５、１１６のバックゲートとソース端子が回路的に接続されていないので、高周波信号の漏洩が遮断され位相雑音特性を改善できる。
【００６３】
また、図７に示す様に発振トランジスタ１１５、１１６のバックゲート端子を接続して、その接続点と基準電位発生回路の出力端子１４１の間に、抵抗１２１を挿入しても良い。
なお、この場合、抵抗１２１は必ずしも必要ではなく、使用しなくても良い。
【００６４】
また、基準電位発生回路１４４は、電源電圧に対して一定のオフセット電圧を発生すれば良く、例えば図８に示す構成も考えられる。同図において１５０、１５１はダイオードであり、１５２は抵抗である。同図では、電源電圧に２つのダイオードが直接に接続されているので、約１.４Ｖのオフセット電圧が発生する。
【００６５】
また、基準電位発生回路１４４は電源電圧に一定のオフセット電圧を与えればよく、他の回路ブロックで発生するオフセット電圧を利用することもできる。図９は、電圧制御発振器の出力を取り出すバッファアンプ１６７を基準電位発生回路として利用した場合の構成である。同図において、１６０、１６１はインダクタであり、１６２、１６３はＤＣカットコンデンサであり、１６４、１６５はトランジスタであり、１６６は電流源であり、１６８、１６９は出力端子であり、１７０、１７１はバイアス抵抗である。図９において、電源端子１１０に雑音１３５が重畳すると、バッファアンプ１６７のトランジスタ１６４、１６５のソース端子には同じ電圧変動１４５が重畳する。したがって、電圧制御発振器の発振トランジスタ１１９、１２０のソース端子とバックゲート端子間の電位差は保たれる。他の動作は前述と同じである。
【００６６】
なお、以上の説明では、発振トランジスタ１１５、１１６としてｎ型ＭＯＳを使用して説明を行ったが、ｐ型ＭＯＳ、あるいはｎ型ＭＯＳとｐ型ＭＯＳの両方を用いても良い。例えば、ｐ型ＭＯＳを使用した場合、図１で示した回路は図１０の形になる。また、発振トランジスタ１１５、１１６の断面構造は図１１の様になる。この様にｐ型シリコン基板上にｐ型ＭＯＳを構成する場合、ｎ型半導体２４７とソース端子２４２が抵抗２５０を介して接続される。なお、ｐ型シリコン基板の代わりにｎ型シリコ基板を用いてｎ型ＭＯＳまたはｐ型ＭＯＳを構成しても良いことは言うまでもない。
【００６７】
（実施の形態４）
次に、実施の形態４ついて説明する。
【００６８】
図１９は本発明の実施の形態４における無線通信機器の構成を示した図である。
実施の形態４の無線通信機器３０１は、ベースバンド部３０２、電圧制御発振器３０３、ミキサ３０４、バンドパスフィルタ３０５、電力増幅器３０６、カップッラ３０７、アイソレータ３０８、ローパスフィルタ３０９、アンテナ共用器３１０、アンテナ３１１、低雑音増幅器３１２、バンドパスフィルタ３１３、ミキサ３１４、及びバンドパスフィルタ３１５を備えている。
【００６９】
ミキサ３０４、バンドパスフィルタ３０５、電力増幅器３０６、カップッラ３０７、アイソレータ３０８、及びローパスフィルタ３０９は、送信回路３１６を構成している。また、低雑音増幅器３１２、バンドパスフィルタ３１３、及びミキサ３１４は、受信回路３１７を構成している。
【００７０】
また、電圧制御発振器３０３は、上述した実施の形態１〜３で説明した各種の電圧制御発振器である。
【００７１】
次に、このような本実施の形態の動作を説明する。
【００７２】
まず、無線通信機器３０１の送信動作を説明する。
【００７３】
ベースバンド部３０２から出力されたベースバンド信号は、ミキサ３０４に入力される。ミキサ３０４は、電圧制御発振器３０３から出力された局部発振信号を入力されてくるベースバンド信号で変調して、高周波信号を出力する。ミキサ３０４から出力された高周波信号の不要周波数成分は、バンドパスフィルタ３０５で低減され、電力増幅器３０６は、不要周波数成分が低減された高周波信号を増幅する。電力増幅器３０６から出力された高周波信号は、カップラ３０７に入力される。カップラ３０７は、電力増幅器３０６から出力される高周波信号の電力をモニターして電力の増減を電力増幅器３０６にフィードバックする。カップラ３０７を通過した高周波信号は、アイソレータ３０８、ローパスフィルタ３０９を通り、アンテナ共用器３１０に入力される。アンテナ共用器３１０は、入力されてくる高周波信号をアンテナ３１１に導く。アンテナ３１１に導かれた高周波信号は、空中に電波として放射される。
【００７４】
次に、無線通信機器３０１の受信動作を説明する。
【００７５】
アンテナ３１１は、空中を伝搬してきた電波を電気信号に変換してアンテナ共用器３１０に出力する。アンテナ共用器３１０は、アンテナ３１１から入力されてきた受信信号を低雑音増幅器３１２に導く。低雑音増幅器３１２は、受信信号を増幅し、増幅された受信信号は、バンドパスフィルタ３１３で不要周波数成分が低減された後、ミキサ３１４に入力される。ミキサ３１４は、電圧制御発振器３０３からバンドパスフィルタ３１５を経由して入力されてくる局部発振信号を用いて受信信号をベースバンド信号に復調する。復調されたベースバンド信号は、ベースバンド部３０２に入力される。
【００７６】
このように、実施の形態４の無線通信機器３０１に実施の形態１〜３で説明した電圧制御発振器を用いることにより、  電源電圧変動による周波数変動を抑圧するとともに、位相雑音特定が劣化しない無線通信機器を提供することが出来る。
【産業上の利用可能性】
【００７７】
本発明にかかる、電圧制御発振器、及び無線通信機器によれば、電源電圧変動が生じた場合にも発振周波数が安定し、かつ位相雑音特性を良好に保つことができ、半導体集積回路や無線通信機器の用途に応用できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１における電圧制御発振器の構成を示す回路図
【図２】本発明の実施の形態１における発振トランジスタの構成を示す図
【図３】本発明の実施の形態１における別の構成を示す回路図
【図４】本発明の実施の形態２における電圧制御発振器の構成を示す回路図
【図５】本発明の実施の形態２における発振トランジスタの構造を示す図
【図６】本発明の実施の形態３における電圧制御発振器の構成を示す回路図
【図７】本発明の実施の形態３における別の構成を示す回路図
【図８】本発明の実施の形態３における別の基準電位発生回路の構成を示す回路図
【図９】本発明の実施の形態３における別の基準電位発生回路の構成を示す回路図
【図１０】本発明の実施の形態１においてｐ型ＭＯＳを使用した場合の電圧制御発振器の構成を示す回路図
【図１１】本発明の実施の形態１においてｐ型ＭＯＳを使用した場合の発振トランジスタの構成を示す図
【図１２】従来の電圧制御発振器の構成を示す回路図
【図１３】従来の電圧制御発振器の構成を示す回路図
【図１４】従来の電圧制御発振器の構成を示す回路図
【図１５】従来の電圧制御発振器の電源電圧変動に対する周波数の変化を示す図
【図１６】従来の電圧制御発振器の構成を示す回路図
【図１７】従来の電圧制御発振器における電圧変動波形図
【図１８】従来の電圧制御発振器における信号損失の発生原因の説明図
【図１９】本発明の実施の形態４における無線通信機器の構成を示す図
【符号の説明】
【００７９】
１００、１０１  周波数制御端子  １１１、１１２  インダクタ
１０２、１０３  ＤＣカットコンデンサ
１０４  可変容量素子  １１０電源端子
１１５、１１６  発振トランジスタ  １１８  電流源
１１９、１２０  高インピーダンス抵抗
９０  並列共振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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