(57)【要約】  【課題】  電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路及び集積回路を提供する。  【解決手段】  ＦＥＴ４１、４２、５１、５２で構成される２段のインバータ回路において、ＦＥＴ３１のソース及びゲートは、電源ＶＤ１及びＶＤ２に接続してあり、ＦＥＴ３１のドレインは、ＦＥＴ４１のソースに接続してある。ＦＥＴ３２のソース及びゲートは、電源ＶＤ２及びＶＤ１に接続してあり、ＦＥＴ３２のドレインは、ＦＥＴ３３のソースに接続してある。ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあり、ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。ＦＥＴ３１のドレインは、ＦＥＴ３２のドレインに接続してある。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ回路を含む第１及び第２の論理ゲート回路を備え、第１の電源を電源とする前記第１の論理ゲート回路の出力が、第１の電源と異なる第２の電源を電源とする前記第２の論理ゲート回路の入力に接続されたバッファ回路において、
前記第１の論理ゲート回路の電源を前記第１又は第２の電源のいずれかに切替える電源切替回路を備え、
該電源切替回路は、
前記第１の電源の電圧が第２の電源の電圧より低電圧（又は高電圧）である場合に、前記第１の論理ゲート回路の電源を、前記第２の電源（又は第１の電源）に切替えるようにしてあることを特徴とするバッファ回路。
【請求項２】
前記電源切替回路は、
前記第１の論理ゲート回路に前記第１の電源の電圧を供給するための第１のスイッチング素子及び前記第２の電源の電圧を供給するための第２のスイッチング素子を有し、
前記第１の電源及び第２の電源の電圧の高低に応じて、前記第１又は第２のスイッチング素子をオン又はオフするようにしてあることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記ＣＭＯＳインバータ回路は、
Ｐチャネルの第１のＦＥＴと、該第１のＦＥＴのドレイン及びゲートにソース及びゲートを接続したＮチャネルの第２のＦＥＴとを有し、
前記第１のスイッチング素子は、
ソースに前記第１の電源を接続し、ゲートに前記第２の電源を接続するＰチャネルの第３のＦＥＴであり、
前記第２のスイッチング素子は、
ソースに前記第２の電源を接続し、ゲートに前記第１の電源を接続し、ドレインに前記第３のＦＥＴのドレインを接続したＰチャネルの第４のＦＥＴであり、
該第４のＦＥＴのドレインに前記第１の論理ゲート回路の前記第１のＦＥＴのソースを接続してあることを特徴とする請求項２に記載のバッファ回路。
【請求項４】
前記ＣＭＯＳインバータ回路は、
Ｐチャネルの第１のＦＥＴと、該第１のＦＥＴのドレイン及びゲートにソース及びゲートを接続したＮチャネルの第２のＦＥＴとを有し、
前記第１のスイッチング素子は、
ソースに前記第１の電源を接続し、ゲートに前記第２の電源を接続するＰチャネルの第３のＦＥＴであり、
前記第２のスイッチング素子は、
ソースに前記第２の電源を接続し、ドレインに前記第１の論理ゲート回路の前記第１のＦＥＴのソース及び前記第３のＦＥＴのドレインを接続したＰチャネルの第４のＦＥＴであり、
ソース同士、ドレイン同士、及びゲート同士を接続したＰチャネルの第５のＦＥＴ及びＮチャネルの第６のＦＥＴを備え、
前記ドレインを前記第４のＦＥＴのゲートに接続してあり、前記ソースに前記第１の電源を接続し、前記ゲートに前記第２の電源を接続するようにしてあることを特徴とする請求項２に記載のバッファ回路。
【請求項５】
前記第３及び第４のＦＥＴのドレイン夫々をソースに接続してあり、ゲートに前記第２の電源を接続するＰチャネルの第７のＦＥＴを備え、
前記第７のＦＥＴのドレイン及びバックゲート夫々を、前記第１、第３、第４及び第５のＦＥＴのバックゲートに接続してあることを特徴とする請求項３又は請求項４に記載のバッファ回路。
【請求項６】
前記第３及び第４のＦＥＴのドレイン夫々をソースに接続したＰチャネルの第７のＦＥＴと、
ゲート及びドレインに前記第２の電源を接続し、ソースに前記第７のＦＥＴのゲートを接続したＮチャネルの第８のＦＥＴと
を備え、
前記第７のＦＥＴのドレイン及びバックゲート夫々を、前記第１、第３、第４、及び第５のＦＥＴのバックゲートに接続してあることを特徴とする請求項３又は請求項４に記載のバッファ回路。
【請求項７】
第１の電源を電源とする機能ブロック及び前記第１の電源と異なる第２の電源を電源とする機能ブロックを備える集積回路において、
請求項１乃至請求項６のいずれかのバッファ回路を備えることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の異なる電源を有し、ＣＭＯＳインバータ回路を含むバッファ回路及び該バッファ回路を備える集積回路に関する。
【背景技術】
【０００２】
携帯電話機、ノート型パーソナルコンピュータなどの携帯用機器は、長時間の使用に耐えるため消費電力を低減することが要求されており、これらの機器に使用されている集積回路は、集積回路内を機能毎にブロック化し、機器の使用状態に応じて、機器の動作に必要な機能ブロックのみを通電することにより、省電力化を図っている。
【０００３】
このような集積回路は、電源電圧をできるだけ低電圧にして消費電力を抑制するために、集積回路の機能に応じて、異なる電圧の電源を使用している。このため、異なる電圧の電源を用いる回路間での信号のインタフェースを行うバッファ回路を備えている。
【０００４】
図９は従来のバッファ回路２００の構成を示す回路図である。例えば、バッファ回路２００には、集積回路１００内の所定の機能を実現し、駆動電圧がＶＤＤ１で動作する機能ブロック（図示せず）からの出力信号が入力されるとともに、バッファ回路２００は、駆動電圧がＶＤＤ１より低電圧のＶＤＤ２で動作する他の機能ブロック（図示せず）へ出力信号を出力する。この場合、バッファ回路２００は、集積回路１００の駆動電圧を、高電圧ＶＤＤ１から低電圧ＶＤＤ２に降圧する降圧回路を有する。バッファ回路２００は、高電圧ＶＤＤ１を有する電源ＶＤ１に接続したインバータ回路２１０の出力が、低電圧ＶＤＤ２を有する電源ＶＤ２に接続したインバータ回路２２０の入力に接続してある。
【０００５】
インバータ回路２１０は、ソースを電源ＶＤ１に接続したＰチャネルのＦＥＴ２１１と、ＦＥＴ２１１のドレインにソースを接続したＮチャネルのＦＥＴ２１２とを備え、ＦＥＴ２１２のドレインは接地され、ＦＥＴ２１１及び２１２のゲート同士は接続され、インバータ回路２１０の入力端としてある。また、ＦＥＴ２１１のドレインとＦＥＴ２１２のソースとが接続された接続端は、インバータ回路２１０の出力端としてある。
【０００６】
同様に、インバータ回路２１１は、ソースを電源ＶＤ２に接続したＰチャネルのＦＥＴ２２１と、ＦＥＴ２２１のドレインにソースを接続したＮチャネルのＦＥＴ２２２とを備え、ＦＥＴ２２２のドレインは接地され、ＦＥＴ２２１及び２２２のゲート同士は接続され、インバータ回路２２０の入力端としてある。また、ＦＥＴ２２１のドレインとＦＥＴ２２２のソースとが接続された接続端は、インバータ回路２２０の出力端としてある。
【０００７】
このようなバッファ回路２００を備える集積回路１００においては、例えば、電源ＶＤ１を使用する機能ブロックの動作を停止するため、電源ＶＤ１を遮断する場合、また、電源ＶＤ２を使用する機能ブロックの動作を停止するため、電源ＶＤ２を遮断する場合など、集積回路１００の動作状態に応じて、電源ＶＤ１、ＶＤ２の投入、遮断が繰り返され、これにより消費電力の低減を図っている。
【０００８】
また、第１電源を電源とする第１インバータ回路の出力が、第２電源を電源とする第２インバータ回路の入力に接続してあるＣＭＯＳトランジスタ回路において、第１の電源を入力とし、第２電源を電源とする第３インバータ回路の出力を、ＮチャネルのＦＥＴのゲートに接続し、前記ＮチャネルのＦＥＴのドレインを前記第１インバータ回路の出力に接続し、前記ＮチャネルのＦＥＴのソースを接地することにより、第１電源の電圧が接地レベルに低下した場合であっても、第２インバータ回路に貫通電流が流れることを防止して消費電力を低減するＣＭＯＳトランジスタ回路が提案されている（特許文献１参照）。
【特許文献１】特開２０００−３４１１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の例にあっては、集積回路内の機能ブロックの動作状態に応じて、電源の投入又は遮断が行われるため、電源の投入又は遮断時にＣＭＯＳインバータ回路に不要な電流が発生し、消費電力が増加するという問題があった。
【００１０】
図１０は従来のバッファ回路２００の電源投入時の動作を示すタイムチャートである。図９に示すバッファ回路２００に電源ＶＤ２（電圧ＶＤＤ２）が供給されている状態において、電源ＶＤ１を投入した場合は、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。例えば、インバータ回路２１０の入力端が０Ｖであるときは、ＦＥＴ２１１がオンするため、インバータ回路２２０の入力端の電圧Ｖａは、電源ＶＤ１の電圧と等しくなり、電源ＶＤ１の電圧の上昇とともに上昇する。
【００１１】
時点ｔａにおいて、電源ＶＤ１の電圧がＦＥＴ２２２のスレッショルド電圧Ｖｔｈに達した場合に、ＦＥＴ２２２はオンとなる。時点ｔｂにおいて、電源ＶＤ１の電圧が、電圧ＶＤＤ２からＦＥＴ２２１のスレッショルド電圧Ｖｔｈを差し引いた電圧に達した場合に、ＦＥＴ２２１はオフとなる。従って、時点ｔａからｔｂの間でＦＥＴ２２１、２２２がいずれもオン状態となり、ＦＥＴ２２１、２２２には、不要な貫通電流が流れ、消費電力が増加する。
【００１２】
図１１は従来のバッファ回路２００の電源投入時の動作を示すタイムチャートである。図９に示すバッファ回路２００に、電源ＶＤ１（電圧ＶＤＤ１）及び電源ＶＤ２（電圧ＶＤＤ２）を同時に投入した場合で、電源ＶＤ２の立ち上がりが電源ＶＤ１の立ち上がりより速く電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。例えば、インバータ回路２１０の入力端が０Ｖであるときは、ＦＥＴ２１１がオンするため、インバータ回路２２０の入力端の電圧Ｖａは、電源ＶＤ１の電圧と等しくなり、電源ＶＤ１の電圧の上昇とともに上昇する。
【００１３】
時点ｔｃにおいて、電源ＶＤ１の電圧がＦＥＴ２２２のスレッショルド電圧Ｖｔｈに達した場合に、ＦＥＴ２２２はオンとなる。時点ｔｄにおいて、電源ＶＤ１の電圧が、電圧ＶＤＤ２からＦＥＴ２２１のスレッショルド電圧Ｖｔｈを差し引いた電圧に達した場合に、ＦＥＴ２２１はオフとなる。従って、時点ｔｃからｔｄの間でＦＥＴ２２１、２２２がいずれもオン状態となり、ＦＥＴ２２１、２２２には、不要な貫通電流が流れ、消費電力が増加する。
【００１４】
また、特許文献１のＣＭＯＳトランジスタ回路は、第１電源の電圧が接地レベルに低下した場合に、第３のインバータ回路に接続された第２の電源を、オン状態の前記第３のインバータ回路及びＮチャネルのＦＥＴを介して接地することになり、第１電源の投入又は遮断時において、余剰の電流が流れる場合があった。
【００１５】
本発明は斯かる事情に鑑みてなされたものであり、第１の論理ゲート回路の電源を、第１及び第２の電源の電圧の高低に応じて、第１の電源又は第２の電源に切替えることにより、第１電源又は第２電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路を提供することを目的とする。また、ソース同士、ドレイン同士、及びゲート同士を接続したＰチャネルのＦＥＴ及びＮチャネルのＦＥＴを備えることにより、さらに動作速度を向上することができるバッファ回路を提供することを目的とする。さらに、バックゲート電圧を安定させることができるバッファ回路及び該バッファ回路を備える集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
第１発明に係るバッファ回路は、ＣＭＯＳインバータ回路を含む第１及び第２の論理ゲート回路を備え、第１の電源を電源とする前記第１の論理ゲート回路の出力が、第１の電源と異なる第２の電源を電源とする前記第２の論理ゲート回路の入力に接続されたバッファ回路において、前記第１の論理ゲート回路の電源を前記第１又は第２の電源のいずれかに切替える電源切替回路を備え、該電源切替回路は、前記第１の電源の電圧が第２の電源の電圧より低電圧（又は高電圧）である場合に、前記第１の論理ゲート回路の電源を、前記第２の電源（又は第１の電源）に切替えるようにしてあることを特徴とする。
【００１７】
第２発明に係るバッファ回路は、第１発明において、前記電源切替回路は、前記第１の論理ゲート回路に前記第１の電源の電圧を供給するための第１のスイッチング素子及び前記第２の電源の電圧を供給するための第２のスイッチング素子を有し、前記第１の電源及び第２の電源の電圧の高低に応じて、前記第１又は第２のスイッチング素子をオン又はオフするようにしてあることを特徴とする。
【００１８】
第３発明に係るバッファ回路は、第２発明において、前記ＣＭＯＳインバータ回路は、Ｐチャネルの第１のＦＥＴと、該第１のＦＥＴのドレイン及びゲートにソース及びゲートを接続したＮチャネルの第２のＦＥＴとを有し、前記第１のスイッチング素子は、ソースに前記第１の電源を接続し、ゲートに前記第２の電源を接続するＰチャネルの第３のＦＥＴであり、前記第２のスイッチング素子は、ソースに前記第２の電源を接続し、ゲートに前記第１の電源を接続し、ドレインに前記第３のＦＥＴのドレインを接続したＰチャネルの第４のＦＥＴであり、該第４のＦＥＴのドレインに前記第１の論理ゲート回路の前記第１のＦＥＴのソースを接続してあることを特徴とする。
【００１９】
第４発明に係るバッファ回路は、第２発明において、前記ＣＭＯＳインバータ回路は、Ｐチャネルの第１のＦＥＴと、該第１のＦＥＴのドレイン及びゲートにソース及びゲートを接続したＮチャネルの第２のＦＥＴとを有し、前記第１のスイッチング素子は、ソースに前記第１の電源を接続し、ゲートに前記第２の電源を接続するＰチャネルの第３のＦＥＴであり、前記第２のスイッチング素子は、ソースに前記第２の電源を接続し、ドレインに前記第１の論理ゲート回路の前記第１のＦＥＴのソース及び前記第３のＦＥＴのドレインを接続したＰチャネルの第４のＦＥＴであり、ソース同士、ドレイン同士、及びゲート同士を接続したＰチャネルの第５のＦＥＴ及びＮチャネルの第６のＦＥＴを備え、前記ドレインを前記第４のＦＥＴのゲートに接続してあり、前記ソースに前記第１の電源を接続し、前記ゲートに前記第２の電源を接続するようにしてあることを特徴とする。
【００２０】
第５発明に係るバッファ回路は、第３発明又は第４発明において、前記第３及び第４のＦＥＴのドレイン夫々をソースに接続してあり、ゲートに前記第２の電源を接続するＰチャネルの第７のＦＥＴを備え、前記第７のＦＥＴのドレイン及びバックゲート夫々を、前記第１、第３、第４及び第５のＦＥＴのバックゲートに接続してあることを特徴とする。
【００２１】
第６発明に係るバッファ回路は、第３発明又は第４発明において、前記第３及び第４のＦＥＴのドレイン夫々をソースに接続したＰチャネルの第７のＦＥＴと、ゲート及びドレインに前記第２の電源を接続し、ソースに前記第７のＦＥＴのゲートを接続したＮチャネルの第８のＦＥＴとを備え、前記第７のＦＥＴのドレイン及びバックゲート夫々を、前記第１、第３、第４、及び第５のＦＥＴのバックゲートに接続してあることを特徴とする。
【００２２】
第７発明に係る集積回路は、第１の電源を電源とする機能ブロック及び前記第１の電源と異なる第２の電源を電源とする機能ブロックを備える集積回路において、第１発明乃至第６発明のいずれかのバッファ回路を備えることを特徴とする。
【００２３】
第１発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、電源切替回路は、第１の論理ゲート回路の電源として前記第２の電源に切替える。ＣＭＯＳインバータ回路を含む第１の論理ゲート回路の入力端が０Ｖである場合は、第１の論理ゲート回路の出力端の電圧は、第２の電源の電圧に等しくなる。第２の論理ゲート回路の入力端は、第１の論理ゲート回路の出力端に接続してあるため、第２の論理ゲート回路の入力端の電圧は、第２の電源の電圧に等しくなり、第２の論理ゲート回路の入力端の電圧が第２の電源の電圧になるため、第２の論理ゲート回路には貫通電流が生じない。
【００２４】
第１電源の電圧が、第２電源の電圧より高くなった場合、電源切替回路は、第１の論理ゲート回路の電源として前記第１の電源に切替える。第１の論理ゲート回路の入力端が０Ｖである場合は、第１の論理ゲート回路の出力端の電圧は、第１の電源の電圧に等しくなる。第２の論理ゲート回路の入力端は、第１の論理ゲート回路の出力端に接続してあるため、第２の論理ゲート回路の入力端の電圧は、第１の電源の電圧に等しくなり、第１の電源の電圧は、第２の電源の電圧より高いため、第２の論理ゲート回路には貫通電流が生じない。
【００２５】
第２発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、第１のスイッチング素子をオフにし、第２のスイッチング素子をオンにする。これにより、第１の論理ゲート回路の電源を前記第２の電源に切替える。第１電源の電圧が、第２電源の電圧より高くなった場合、第１のスイッチング素子をオンにし、第２のスイッチング素子をオフにする。これにより、第１の論理ゲート回路の電源を前記第１の電源に切替える。
【００２６】
第３発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、第３のＦＥＴはオフとなり、第４のＦＥＴはオンとなる。第２の電源は、オンした第４のＦＥＴのソース、ドレインを介して第１の論理ゲート回路の電源となる。第１の論理ゲート回路の入力端が０Ｖである場合は、Ｐチャネルの第１のＦＥＴがオンとなり、第１の論理ゲート回路の出力端の電圧は、第２の電源の電圧に等しくなる。第２の論理ゲート回路の入力端は、第１の論理ゲート回路の出力端に接続してあるため、第２の論理ゲート回路の入力端の電圧は、第２の電源の電圧に等しくなり、第２の論理ゲート回路に含まれるインバータ回路のＰチャネルのＦＥＴは、ゲートの電圧とソースの電圧が等しくなるため、前記ＦＥＴはオフとなり、第２の論理ゲート回路には貫通電流が生じない。
【００２７】
第１電源の電圧が、第２電源の電圧より高い場合、第３のＦＥＴはオンとなり、第４のＦＥＴはオフとなる。第１の電源は、オンした第３のＦＥＴのソース、ドレインを介して第１の論理ゲート回路の電源となる。第１の論理ゲート回路の入力端が０Ｖである場合は、Ｐチャネルの第１のＦＥＴがオンとなり、第１の論理ゲート回路の出力端の電圧は、第１の電源の電圧に等しくなる。第２の論理ゲート回路の入力端は、第１の論理ゲート回路の出力端に接続してあるため、第２の論理ゲート回路の入力端の電圧は、第１の電源の電圧に等しくなり、第１の電源の電圧は、第２の電源の電圧より高いため、第２の論理ゲート回路に含まれるインバータ回路のＰチャネルのＦＥＴは、ゲート電圧がソース電圧より高くなり、前記ＦＥＴはオフとなり、第２の論理ゲート回路には貫通電流が生じない。
【００２８】
第４発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、第２の電源をゲートに接続してあり、第１の電源をソースに接続したＰチャネルの第５のＦＥＴはオフとなる。一方、第２の電源をゲートに接続してあり、第１の電源をソースに接続したＮチャネルの第６のＦＥＴは、第１電源の電圧が第２電源の電圧から第６のＦＥＴのスレッショルド電圧を差し引いた電圧より高い領域においては、飽和状態となる。これにより、第４のＦＥＴのゲートの電圧は、第２の電源の電圧から第６のＦＥＴのスレッショルド電圧を差し引いた電圧となり、第２の電源の電圧より低い電圧がゲートに印加されることにより、第４のＦＥＴのオン動作を速める。
【００２９】
第１電源の電圧が、第２電源の電圧より高い場合、第２の電源をゲートに接続してあり、第１の電源をソースに接続したＰチャネルの第５のＦＥＴはオンとなり、第４のＦＥＴのゲートの電圧は、第１の電源の電圧に等しくなる。
【００３０】
第５発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、第３のＦＥＴはオフとなり、第４のＦＥＴはオンとなる。第７のＦＥＴのゲート及びソースの電圧は、第２の電源の電圧に等しくなるため、第１、第３、第４、第５、第７のＦＥＴのバックゲートの電圧は、第７のＦＥＴのソースとのＰＮ順方向バイアスにより第２電源の電圧に略等しい電圧になる。
【００３１】
第１電源の電圧が、第２電源の電圧より高い場合、第３のＦＥＴはオンとなり、第４のＦＥＴはオフとなる。第７のＦＥＴのゲート電圧がソース電圧より低下するため、第７のＦＥＴはオンとなる。これにより、第７のＦＥＴのドレインの電圧は、第１の電源の電圧に等しくなり、第７のＦＥＴのドレインが、第１、第３、第４、第５、第７のＦＥＴのバックゲートに接続してあるため、第１、第３、第４、第５、第７のＦＥＴのバックゲートの電圧は第１の電源の電圧に等しい電圧になる。
【００３２】
第６発明にあっては、第１電源の電圧が、第２電源の電圧より低下した場合、第２の電源をゲートに接続してあり、第１の電源をソースに接続したＰチャネルの第５のＦＥＴはオフとなる。一方、第２の電源をゲートに接続してあり、第１の電源をソースに接続したＮチャネルの第６のＦＥＴはオンとなり、第３のＦＥＴはオフとなり、第４のＦＥＴはオンとなる。第２の電源をゲート及びドレインに接続した第８のＦＥＴは飽和状態となり、第７のＦＥＴのゲートの電圧は、第２の電源の電圧から第８のＦＥＴのスレッショルド電圧を差し引いた電圧となり、第２の電源の電圧より低い電圧がゲートに印加されることにより、第７のＦＥＴのオン動作を速める。
【００３３】
第７発明にあっては、第１の電源を電源とする機能ブロックの出力信号を、バッファ回路を介して第２の電源を電源とする機能ブロックの入力信号とする。
【発明の効果】
【００３４】
第１発明、第２発明及び第７発明にあっては、第１及び第２の電源の電圧を検出する検出回路と、第１の論理ゲート回路の電源を前記第１又は第２の電源のいずれかに切替える切替回路とを有する電源切替回路を備えることにより、第１電源又は第２電源の投入又は遮断時に第１の電源の電圧と第２の電源の電圧の高低が変化した場合でも、不必要な貫通電流が流れることを防止して、消費電力を低減することができる。また、第１の電源が遮断された場合であっても、第２の電源が第１の論理ゲート回路に供給されるため、第１の論理ゲート回路の機能を停止することなく、第１の論理ゲート回路に入力された信号を、第２の論理ゲート回路に出力することができる。
【００３５】
第３発明にあっては、前記第１の電源をソースに接続してあり、前記第２の電源をゲートに接続した第３のＦＥＴと、前記第２の電源をソースに接続してあり、前記第１の電源をゲートに接続した第４のＦＥＴとを備えることにより、第１電源又は第２電源の投入又は遮断時に第１の電源の電圧と第２の電源の電圧の高低が変化した場合でも、不必要な貫通電流が流れることを防止して、消費電力を低減することができる。
【００３６】
第４発明にあっては、前記第１の電源をソースに接続してあり、前記第２の電源をゲートに接続した第３のＦＥＴと、前記第２の電源をソースに接続第４のＦＥＴと、ソース同士、ドレイン同士、及びゲート同士を接続したＰチャネルの第５のＦＥＴ及びＮチャネルの第６のＦＥＴとを備えることにより、前記第４のＦＥＴのオン動作を速めることができる。
【００３７】
第５発明にあっては、前記第２の電源をゲートに接続してあり、前記第３及び第４のＦＥＴのドレイン夫々をソースに接続した第７のＦＥＴを備えることにより、第１の電源と第２の電源とを切替えた場合であっても、第１、第３、第４、第５、第７のＦＥＴバックゲート電圧を安定させることができる。
【００３８】
第６発明にあっては、前記第２の電源をゲート及びドレインに接続したＮチャネルの第８のＦＥＴと、該第８のＦＥＴのソースをゲートに接続した第７のＦＥＴとを備えることにより、第７のＦＥＴのオン動作を速めることができる。
【発明を実施するための最良の形態】
【００３９】
実施の形態１
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は本発明に係るバッファ回路の構成を示すブロック図である。バッファ回路２には、集積回路１内の所定の機能を実現し、駆動電圧がＶＤＤ１で動作する機能ブロック（図示せず）からの出力信号が入力されるとともに、バッファ回路２は、駆動電圧がＶＤＤ１より低電圧のＶＤＤ２で動作する他の機能ブロック（図示せず）へ出力信号を出力し、集積回路１の駆動電圧を、高電圧ＶＤＤ１から低電圧ＶＤＤ２に降圧する。
【００４０】
バッファ回路２は、インバータ回路４、５と、電源切替回路３とを有する。電源切替回路３には、電圧ＶＤＤ１を有する電源ＶＤ１と、電圧ＶＤＤ１より低電圧の電圧ＶＤＤ２を有する電源ＶＤ２とを接続してあり、電源切替回路３は、電源ＶＤ１又は電源ＶＤ２のいずれかを切替えてインバータ回路４に接続する。インバータ回路４の出力は、インバータ回路５の入力に接続してあり、インバータ回路５には、電源ＶＤ２を接続してある。
【００４１】
図２はバッファ回路２の構成を示す回路図である。インバータ回路４は、ＰチャンネルのＦＥＴ４１と、ＮチャネルのＦＥＴ４２とを有し、ＦＥＴ４１、４２のゲート同士は接続され、接続点はインバータ回路の入力端としてある。ＦＥＴ４１のドレインは、ＦＥＴ４２のソースに接続してあり、接続点はインバータ回路４の出力端としてあり。ＦＥＴ４２のドレインは接地してある。ＦＥＴ４１のソースは後述する電源切替回路３に接続してある。
【００４２】
電源切替回路３は、ＰチャネルのＦＥＴ３１、３２、３３を備えている。ＦＥＴ３１のソース及びゲート夫々は、電源ＶＤ１及びＶＤ２夫々に接続してあり、ＦＥＴ３１のドレインは、ＦＥＴ４１のソースに接続してある。ＦＥＴ３２のソース及びゲート夫々は、電源ＶＤ２及びＶＤ１夫々に接続してあり、ＦＥＴ３２のドレインは、ＦＥＴ３３のソースに接続してある。ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあり、ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。ＦＥＴ３１のドレインとＦＥＴ４１のソースとの接続点は、ＦＥＴ３２のドレインとＦＥＴ３３のソースとの接続点に接続してある。
【００４３】
インバータ回路４の出力端は、インバータ回路５の入力端に接続してあり、インバータ回路５は、ＰチャンネルのＦＥＴ５１と、ＮチャネルのＦＥＴ５２とを有し、ＦＥＴ５１、５２のゲート同士は接続され、接続点はインバータ回路の入力端としてある。ＦＥＴ５１のソースは、電源ＶＤ２に接続してあり、ＦＥＴ５１のドレインは、ＦＥＴ５２のソースに接続してあり、接続点はインバータ回路５の出力端としてあり。ＦＥＴ５２のドレインは接地してある。
【００４４】
次に本発明のバッファ回路２の動作について説明する。図３は電源投入時のバッファ回路の動作を示すタイムチャートである。図に示すように、電源ＶＤ２（電圧ＶＤＤ２）はバッファ回路２に供給されている状態で、電源ＶＤ１を投入した場合には、電源ＶＤ１の電圧の立ち上がりに時間を要するため、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。電源ＶＤ１の電圧が電源ＶＤ２の電圧より低いため、ＦＥＴ３２はオンとなり、ＦＥＴ３１はオフとなる。これにより、ＦＥＴ４１のソースの電圧Ｖｂは、電源ＶＤ２の電圧ＶＤＤ２となる。
【００４５】
この場合に、例えば、インバータ回路４の入力端が０Ｖであるときは、ＦＥＴ４１がオンしているため、インバータ回路４の出力端の電圧は、電源ＶＤ２の電圧ＶＤＤ２に等しくなり、インバータ回路４の入力端の電圧Ｖａも電圧ＶＤＤ２に等しくなる。
【００４６】
電源ＶＤ１の電圧が時間の経過とともに上昇し、時点ｔ１において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３２のスレッショルド電圧Ｖｔｈだけ低い電圧に達した場合に、ＦＥＴ３２はオンからオフになる。さらに時点ｔ２において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３１のスレッショルド電圧Ｖｔｈだけ高い電圧に達した場合に、ＦＥＴ３１はオフからオンとなる。ＦＥＴ３１がオンすることにより、ＦＥＴ３１のソース、ドレインを介して電源ＶＤ１の電圧がＦＥＴ４１のソースに印加され、ＦＥＴ４１のソースの電圧Ｖｂは電源ＶＤ１の電圧に応じて上昇し、時点ｔ３において電圧ＶＤＤ１に達する。なお、時点ｔ２において、ＦＥＴ３１がオフからオンになる際の電圧Ｖｂは、簡単のため、ＶＤＤ２としてある。
【００４７】
これにより、インバータ回路５の入力端の電圧Ｖａは、ＦＥＴ４１のソースの電圧Ｖｂと同様に変化し、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間であっても、インバータ回路５のＦＥＴ５１のゲート電圧が、ソース電圧（ＶＤＤ２）より低下することを防止することができ、ＦＥＴ５１がオンになることがなく、ＦＥＴ５１、５２を流れる貫通電流の発生を抑制することができる。
【００４８】
また、電源ＶＤ１が遮断され、電源ＶＤ１の電圧が０Ｖである場合であっても、インバータ回路４には、電源切替回路３により、電源ＶＤ２が接続されるため、インバータ回路４に入力された信号に応じて、インバータ回路５へ信号を出力することができる。
【００４９】
電源ＶＤ１の電圧が、電源ＶＤ２の電圧より低下した場合、ＦＥＴ４１のソース電圧Ｖｂは、電源ＶＤ２の電圧に等しくなり、ＦＥＴ４１のソースに接続されたＦＥＴ３３のソースの電圧も電源ＶＤ２に等しくなる。一方、ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあるため、ＦＥＴ３３のゲート及びソース電圧が等しくなり、ＦＥＴ３３はオフとなる。ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してあるため、ＦＥＴ３１、３２、３３、４１のバックゲート電圧は、ＦＥＴ３３のソースとのＰＮ順方向バイアスでほぼ電源ＶＤ２の電圧に等しくなり、回路を安定動作させることができる。
【００５０】
また、電源ＶＤ１の電圧が、電源ＶＤ２の電圧より高い場合、ＦＥＴ４１のソース電圧Ｖｂは、電源ＶＤ１の電圧に等しくなり、ＦＥＴ４１のソースに接続されたＦＥＴ３３のソースの電圧も電源ＶＤ１に等しくなる。一方、ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあるため、ＦＥＴ３３はオンとなる。ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してあるため、ＦＥＴ３１、３２、３３、４１のバックゲート電圧は、電源ＶＤ１の電圧に等しくなり、回路を安定動作させることができる。
【００５１】
図４は電源遮断時のバッファ回路２の動作を示すタイムチャートである。図に示すように、電源ＶＤ２（電圧ＶＤＤ２）はバッファ回路２に供給されている状態で、電源ＶＤ１を遮断した場合には、電源ＶＤ１の電圧の立ち下がりに時間を要するため、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。電源ＶＤ１の電圧が電源ＶＤ２の電圧より低いため、ＦＥＴ３２はオンとなり、ＦＥＴ３１はオフとなる。これにより、ＦＥＴ４１のソースの電圧Ｖｂは、電源ＶＤ２の電圧ＶＤＤ２となる。
【００５２】
この場合に、例えば、インバータ回路４の入力端が０Ｖであるときは、ＦＥＴ４１がオンしているため、インバータ回路４の出力端の電圧は、電源ＶＤ２の電圧ＶＤＤ２に等しくなり、インバータ回路４の入力端の電圧Ｖａも電圧ＶＤＤ２に等しくなる。
【００５３】
時点ｔ４で電源ＶＤ１を遮断し、時点ｔ５において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３１のスレッショルド電圧Ｖｔｈだけ高い電圧に達した場合に、ＦＥＴ３１はオンからオフになる。さらに時点ｔ６において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３２のスレッショルド電圧Ｖｔｈだけ低い電圧に達した場合に、ＦＥＴ３２はオフからオンとなる。ＦＥＴ３２がオンすることにより、ＦＥＴ３２のソース、ドレインを介して電源ＶＤ２の電圧がＦＥＴ４１のソースに印加され、ＦＥＴ４１のソースの電圧Ｖｂは電源ＶＤ２の電圧に固定される。
【００５４】
これにより、インバータ回路５の入力端の電圧Ｖａは、ＦＥＴ４１のソースの電圧Ｖｂと同様に変化し、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間であっても、インバータ回路５のＦＥＴ５１のゲート電圧が、ソース電圧（ＶＤＤ２）より低下することを防止することができ、ＦＥＴ５１がオンになることがなく、ＦＥＴ５１、５２を流れる貫通電流の発生を抑制することができる。
【００５５】
図５は電源投入時のバッファ回路２の動作を示すタイムチャートである。図に示すように、電源ＶＤ１（電圧ＶＤＤ１）及び電源ＶＤ２（電圧ＶＤＤ２）を時点ｔ１１で同時に投入した場合で、電源ＶＤ２の立ち上がりが電源ＶＤ１の立ち上がりより速く電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。電源ＶＤ１の電圧が電源ＶＤ２の電圧より低いため、ＦＥＴ３２はオンとなり、ＦＥＴ３１はオフとなる。これにより、ＦＥＴ４１のソースの電圧Ｖｂは、電源ＶＤ２の電圧と等しくなる。
【００５６】
この場合に、例えば、インバータ回路４の入力端が０Ｖであるときは、ＦＥＴ４１がオンしているため、インバータ回路４の出力端の電圧は、電源ＶＤ２の電圧ＶＤＤ２に等しくなり、インバータ回路４の入力端の電圧Ｖａも電源ＶＤ２の電圧に等しくなる。
【００５７】
時点ｔ１２において、電源ＶＤ２の電圧がＶＤＤ２に達した場合、ＦＥＴ３２はオンであるため、ＦＥＴ４１のソースの電圧Ｖｂ、インバータ回路５の入力端の電圧Ｖａは、電源ＶＤ２の電圧ＶＤＤ２となる。時点ｔ１３において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３２のスレッショルド電圧Ｖｔｈだけ低い電圧に達した場合に、ＦＥＴ３２はオンからオフになる。さらに時点ｔ１４において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３１のスレッショルド電圧Ｖｔｈだけ高い電圧に達した場合に、ＦＥＴ３１はオフからオンとなる。ＦＥＴ３１がオンすることにより、ＦＥＴ３１のソース、ドレインを介して電源ＶＤ１の電圧がＦＥＴ４１のソースに印加され、ＦＥＴ４１のソースの電圧Ｖｂは電源ＶＤ１の電圧に応じて上昇し、時点ｔ１５において電圧ＶＤＤ１に達する。
【００５８】
これにより、インバータ回路５の入力端の電圧Ｖａは、ＦＥＴ４１のソースの電圧Ｖｂと同様に変化し、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間であっても、インバータ回路５のＦＥＴ５１のゲート電圧が、ソース電圧（ＶＤＤ２）より低下することを防止することができ、ＦＥＴ５１がオンになることがなく、ＦＥＴ５１、５２を流れる貫通電流の発生を抑制することができる。
【００５９】
図６は電源遮断時のバッファ回路２の動作を示すタイムチャートである。図に示すように、電源ＶＤ１（電圧ＶＤＤ１）を時点ｔ１６において遮断し、電源ＶＤ２（電圧ＶＤＤ２）を時点ｔ１９において遮断した場合で、電源ＶＤ２の立ち下がりが電源ＶＤ１の立ち下がりより速く電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間が存在する。電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い場合、ＦＥＴ３２はオンとなり、ＦＥＴ３１はオフとなる。これにより、ＦＥＴ４１のソースの電圧Ｖｂは、電源ＶＤ２の電圧ＶＤＤ２となる。
【００６０】
この場合に、例えば、インバータ回路４の入力端が０Ｖであるときは、ＦＥＴ４１がオンしているため、インバータ回路４の出力端の電圧は、電源ＶＤ２の電圧ＶＤＤ２に等しくなり、インバータ回路４の入力端の電圧Ｖａも電圧ＶＤＤ２に等しくなる。
【００６１】
時点ｔ１６において電源ＶＤ１を遮断し、時点ｔ１７において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３１のスレッショルド電圧Ｖｔｈだけ高い電圧に達した場合に、ＦＥＴ３１はオンからオフになる。さらに時点ｔ１８において、電源ＶＤ１の電圧が、電源ＶＤ２の電圧ＶＤＤ２よりＦＥＴ３２のスレッショルド電圧Ｖｔｈだけ低い電圧に達した場合に、ＦＥＴ３２はオフからオンとなる。ＦＥＴ３２がオンすることにより、ＦＥＴ３２のソース、ドレインを介して電源ＶＤ２の電圧がＦＥＴ４１のソースに印加され、ＦＥＴ４１のソースの電圧Ｖｂは電源ＶＤ２の電圧に応じて変化する。
【００６２】
これにより、インバータ回路５の入力端の電圧Ｖａは、ＦＥＴ４１のソースの電圧Ｖｂと同様に変化し、電源ＶＤ１の電圧が電源ＶＤ２の電圧より低い期間であっても、インバータ回路５のＦＥＴ５１のゲート電圧が、ソース電圧（ＶＤＤ２）より低下することを防止することができ、ＦＥＴ５１がオンになることがなく、ＦＥＴ５１、５２を流れる貫通電流の発生を抑制することができる。
【００６３】
以上説明したように、本発明にあっては、電圧の異なる電源（電源ＶＤ１、ＶＤ２）を有するバッファ回路２において、電源ＶＤ１、ＶＤ２を投入又は遮断した場合に、電源ＶＤ１、ＶＤ２の電圧の高低に応じて、電源ＶＤ１とＶＤ２とを切替えて、インバータ回路５の入力端の電圧を、インバータ回路５の電源ＶＤ２の電圧より低下させないようにすることにより、インバータ回路５に流れる貫通電流を防止して、消費電力を従来よりも低減することができる。また、電源ＶＤ１が遮断された場合であっても、電源ＶＤ２が第１の論理ゲート回路に供給されるため、インバータ回路４の機能を停止することなく、インバータ回路４に入力された信号を、インバータ回路５に出力することができ、集積回路１内において信号の伝送を行うことができる。
【００６４】
実施の形態２
図７は実施の形態２のバッファ回路２１の構成を示す回路図である。実施の形態２は、電源切替回路３のＦＥＴ３２のゲートと、電源ＶＤ１との間に、ＰチャネルのＦＥＴ３４及びＮチャネルのＦＥＴ３５で構成されるトランスミッションゲートを挿入してある。
【００６５】
ＦＥＴ３４のソースは、ＦＥＴ３５のソースに接続するとともに、電源ＶＤ１に接続してある。ＦＥＴ３４のゲートは、ＦＥＴ３５のゲートに接続するとともに、電源ＶＤ２及びＦＥＴ３３のゲートに接続してある。ＦＥＴ３４のドレインは、ＦＥＴ３５のドレインに接続するとともに、ＦＥＴ３２のゲートに接続してある。ＦＥＴ３４のバックゲートは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。その他実施の形態１と同様の部分については、同符号を付し説明を省略する。
【００６６】
次に、バッファ回路２１の動作について、図３〜図６のタイムチャートを用いて説明する。図３の時点ｔ１〜ｔ２付近、図４のｔ５〜ｔ６付近、図５のｔ１３〜ｔ１４付近、及び図６のｔ１７〜ｔ１８付近において、ＦＥＴ３５は飽和状態となる。これにより、ＦＥＴ３２のゲート電圧は、電源ＶＤ２の電圧からＦＥＴ３５のスレッショルド電圧を差し引いた電圧となり、ＦＥＴ３２のゲートには、電源ＶＤ２より低い電圧が印加される。よって、ＦＥＴ３２のゲートに電源ＶＤ２を印加する場合に比較して、図３、図５においては時点ｔ１、ｔ１３を遅らすことができ、図４、図６においては時点ｔ６、ｔ１８を速めることができる。
【００６７】
また、ＦＥＴ３４は、ＦＥＴ３１の動作と同一であるため、例えば、電源ＶＤ１の電圧が電源ＶＤ２の電圧より高くなった場合、ＦＥＴ３１がオンする時点で同時にＦＥＴ３４もオンする。これにより、ＦＥＴ３２のゲート電圧が電源ＶＤ１の電圧に等しくなり、ＦＥＴ３２はオフとなる。
【００６８】
以上説明したように、ＦＥＴ３４、３５で構成されるトランスミッションゲートをＦＥＴ３２のゲートと電源ＶＤ１との間に設けることにより、ＦＥＴ３２のゲートに電源ＶＤ２を印加する場合に比較して、電源の切替えに要する時間を短縮することができる。
【００６９】
実施の形態３
図８は実施の形態３のバッファ回路２２の構成を示す回路図である。実施の形態３は、電源切替回路３のＦＥＴ３３のゲートと電源ＶＤ２との間に、ＮチャネルのＦＥＴ３６を接続してある。
【００７０】
ＦＥＴ３６のゲート及びドレインは、電源ＶＤ２に接続してあり、ＦＥＴ３６のソースは、ＦＥＴ３３のゲートに接続してある。その他実施の形態２と同様の部分については、同符号を付し説明を省略する。
【００７１】
次にバッファ回路２２の動作について説明する。電源ＶＤ１、ＶＤ２を投入又は遮断することにより、電源ＶＤ１の電圧が、電源ＶＤ２の電圧より低下した場合、ＰチャネルのＦＥＴ３４のゲートの電圧が、ソースの電圧より高くなり、ＦＥＴ３４はオフとなる。ＮチャネルのＦＥＴ３５は、ゲートの電圧が、ソースの電圧より高くなるため、ＦＥＴ３５はオンとなる。また、ＦＥＴ３１は、ゲートの電圧がソースの電圧より高くなりオフとなる。また、ＦＥＴ３２は、ゲートの電圧がソースの電圧より低くなりオンとなる。
【００７２】
ＦＥＴ３６のゲート及びドレインの電圧は、電源ＶＤ２の電圧に等しいため、ＦＥＴ３６は飽和状態となり、ＦＥＴ３３のゲートの電圧は、電源ＶＤ２の電圧からＦＥＴ３６のスレショルド電圧を差し引いた電圧となり、ＦＥＴ３３のゲートには、電源ＶＤ２より低い電圧が印加されるため、ＦＥＴ３３のゲートに電源ＶＤ２が印加される場合に比較して、ＦＥＴ３３のオン動作を速めることができる。
【００７３】
電源ＶＤ１の電圧が、電源ＶＤ２の電圧より高い場合、ＦＥＴ４１のソース電圧Ｖｂは、電源ＶＤ１の電圧に等しくなり、ＦＥＴ４１のソースに接続されたＦＥＴ３３のソースの電圧も電源ＶＤ１に等しくなる。一方、ＦＥＴ３３のゲートは、ＦＥＴ３６を介して、電源ＶＤ２の電圧にほぼ等しい電圧が印加され、ＦＥＴ３３はオンとなる。ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してあるため、ＦＥＴ３１、３２、３３、４１のバックゲート電圧は、電源ＶＤ１の電圧に等しくなり、回路を安定動作させることができる。
【００７４】
以上説明したように、ＦＥＴ３６を、ＦＥＴ３３のゲートに設けることにより、ＦＥＴ３３のオン動作を速めることができ、ＦＥＴ３１、３２、３３、４１のバックゲート電圧を電源ＶＤ１の電圧に等するのに要する時間が短縮され、短時間の間に回路を安定させることができる。
【００７５】
上述の実施の形態１、２、３においては、論理ゲート回路の例としてＰチャネルのＦＥＴとＮチャネルのＦＥＴとを直列に接続したインバータ回路４、５を用いる構成であったが、論理ゲート回路の構成は、これに限定されるものではなく、インバータ回路を含む回路であれば、ＮＡＮＤ、ＮＯＲなどの他の論理ゲート回路であってもよい。
【００７６】
上述の実施の形態１、２、３においては、電源ＶＤ１、ＶＤ２の電圧は、接地レベルに対して正の電圧であるが、これに限定されるものではなく、電源ＶＤ１、ＶＤ２の電圧が接地レベルに対して負の電圧であってもよい。この場合は、電源切替回路３は、電源ＶＤ１、ＶＤ２の電圧の絶対値を検出して、検出した絶対値電圧の高低に応じて、電源を切替えることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明に係るバッファ回路の構成を示すブロック図である。
【図２】バッファ回路の構成を示す回路図である。
【図３】電源投入時のバッファ回路の動作を示すタイムチャートである。
【図４】電源遮断時のバッファ回路の動作を示すタイムチャートである。
【図５】電源投入時のバッファ回路の動作を示すタイムチャートである。
【図６】電源遮断時のバッファ回路の動作を示すタイムチャートである。
【図７】実施の形態２のバッファ回路の構成を示す回路図である。
【図８】実施の形態３のバッファ回路の構成を示す回路図である。
【図９】従来のバッファ回路の構成を示す回路図である。
【図１０】従来のバッファ回路の電源投入時の動作を示すタイムチャートである。
【図１１】従来のバッファ回路の電源投入時の動作を示すタイムチャートである。
【符号の説明】
【００７８】
１  集積回路
２  バッファ回路
３  電源切替回路
・  インバータ回路
２１、２２  バッファ回路
４１、５１  ＰチャネルのＦＥＴ  
４２、５２  ＮチャネルのＦＥＴ
３１、３２、３３、３４  ＦＥＴ
３５、３６  ＮチャネルのＦＥＴ
【図１】
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【図２】
2006203801.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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