(57)【要約】【課題】  貫通電極を有する半導体装置において、少ない面積で高密度に貫通電極を設ける。【解決手段】  半導体装置１００において、シリコン基板１０１を貫通する孔に充填された多重貫通プラグ１１１を設ける。多重貫通プラグ１１１は、円柱状で中実の第一の貫通電極１０３、第一の貫通電極１０３の円筒面を覆う第一の絶縁膜１０５、第一の絶縁膜１０５の円筒面を覆う第二の貫通電極１０７、および第二の貫通電極１０７の円筒面を覆う第二の絶縁膜１０９からなり、これらは同じ中心軸を有する。また、第一の絶縁膜１０５、第二の貫通電極１０７および第二の絶縁膜１０９の上断面は円環状とする。【選択図】      図１
2006019455.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を貫通する中実プラグ状の第一導電体と、
前記第一導電体の周囲に設けられ、前記半導体基板を貫通する筒状の第二導電体と、
前記第一導電体と前記第二導電体との間に設けられ、これらを絶縁する絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板を貫通する中実構造の絶縁プラグと、
前記絶縁プラグの周囲を被覆し、前記半導体基板を貫通する筒状の第一導電体と、
前記第一導電体の周囲に設けられ、前記半導体基板を貫通する筒状の第二導電体と、
前記第一導電体と前記第二導電体との間に設けられ、これらを絶縁する絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記第一導電体と前記第二導電体とが異なる材料により構成されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、前記半導体基板を貫通する貫通孔の中心軸を軸として、前記第一導電体の周囲に前記第二導電体を少なくとも含む筒状導電体が絶縁膜を介して積層されており、最外周の筒状導電体の材料は、前記第一導電体の材料および前記筒状導電体の材料の中で最も高融点の材料であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記半導体基板に設けられた前記第一導電体または前記第二導電体に接続する導電部材が設けられた他の半導体基板を備えることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記第一導電体と前記第二導電体からなる貫通電極を有し、
前記第二導電体の電位が電源電位または接地電位に固定され、
前記第二導電体が当該半導体装置を覆うグラウンドプレーンに接続されていることを特徴とする半導体装置。
【請求項７】
半導体基板の一方の面に孔を設ける工程と、
前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、
前記第一導電膜の内側に、筒状の絶縁膜を形成する工程と、
前記絶縁膜の内側に、第二導電膜を埋め込む工程と、
前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、
を含むことを特徴とする貫通電極の製造方法。
【請求項８】
半導体基板の一方の面に孔を設ける工程と、
前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、
前記第一導電膜の内側に、筒状の第一絶縁膜を形成する工程と、
前記第一絶縁膜の内側に、第二導電膜を形成する工程と、
前記第二導電膜の内側に第二絶縁膜を埋め込む工程と、
前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、
を含むことを特徴とする貫通電極の製造方法。
【請求項９】
半導体基板の一方の面に孔を設ける工程と、
前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、
前記第一導電膜の内側に、筒状の絶縁膜を形成する工程と、
異方性エッチングにより前記孔の底部の絶縁膜を選択的に除去し、前記底部において前記第一導電膜を露出させる工程と、
めっき法により前記底部に露出した前記第一導電膜から第二導電膜を成長させる工程と、
前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、超大規模集積回路を搭載した半導体チップ（以下、単にチップと称する）が多用される。そのチップの使用態様は、複数のチップを積層化したものや、フリップチップ接続で配線基板に接続したものが多い。ここで、複数のチップを積層したり、チップをフリップチップ接続する場合に、チップの表と裏を電気的に導通させるための技術が重要となる。チップの表と裏を電気的に導通させる貫通電極を有する従来の半導体装置としては、たとえば特許文献１〜特許文献４に記載されたものがある。
【０００３】
特許文献１には、素子を表面に集積形成した半導体基板に対し、金属からなる接続プラグを形成し、チップの表面と裏面を電気的に接続する方法が開示されている。接続プラグは貫通孔内に設けられた金属プラグと、この金属プラグと貫通孔の側壁との間に設けられた絶縁膜とから構成されている。
【０００４】
また、特許文献２には、チップサイズパッケージング（ＣＳＰ）でチップを接続して多段に積層する場合の貫通孔および貫通電極形成方法が開示されている。特許文献２による方法では、能動、あるいは受動素子がウェハレベルで集積形成され、パッシベーション層が形成された後に貫通電極用の貫通孔を設ける。貫通電極の製造は、以下のように行う。貫通孔の開口は、レジストをウェハ全面に塗布し、フォトリソグラフィーによってその一部を開口させ、ドライエッチングあるいはウェットエッチングによって半導体基板の開口を行う。次いで、ビア充填はシード層を１層形成し、再度フォトリソグラフィーを行い、電解めっきで行う。
【０００５】
また、特許文献３には、絶縁不良や接続不良を防止し、接合信頼性を向上させるために貫通電極を２重に絶縁する方法が開示されている。この方法では、半導体基板に貫通孔をエッチングする際に貫通電極の置かれる孔の周囲に貫通電極部を囲むように細いスリットを設け、貫通電極を絶縁するための絶縁膜被覆工程でスリットを完全に充填する。薄膜化工程で半導体基板をスリットの下端が露出するまで薄膜化し、貫通電極の外側に基板と電気的に絶縁された半導体領域を形成する。
【０００６】
また、特許文献４には、電気的に絶縁されたリング状のＣｕチップスループラグを有する半導体装置用チップが開示されている。リング状のＣｕチップスループラグは、内部に凸状のＳｉウェハが残存するようにリング状の凹部を形成し、凹部の両側面および底面を覆う絶縁膜上にＣｕ膜を設け、このＣｕ膜を起点として電解めっき法により凹部を埋め込むことにより形成される。また、同文献には、リング型のスリットビアをＣｕで充填する際に完全充填せず、残った隙間のスリットに絶縁体を充填して、２重のスリットビアを形成する構成が記載されている。このようにＣｕチップスループラグをリング状とすることにより、円形の凹部を埋め込む場合よりも埋込時間の短縮が可能であるとされている。
【特許文献１】特開平１０−２２３８３３号公報
【特許文献２】特開２００２−１７０９０４号公報
【特許文献３】特開２００２−２８９６２３号公報
【特許文献４】特開２００２−４３５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記文献に記載の従来技術は、以下の点で改善の余地を有していた。
【０００８】
特許文献１のように貫通電極を金属プラグ一つと絶縁膜一層とから構成する場合、貫通孔一つに対応する貫通電極は一つである。このため複数の貫通電極が必要な際には貫通電極の必要数と同数の貫通孔を設ける必要がある。また、貫通孔の径はサブミクロンオーダーの多層配線層のビア径に比べ格段に大きい。加えてデバイスの信頼性を考慮すると貫通電極直上と周囲一定領域にはトランジスタなどの能動素子や受動素子を配置できない。従って貫通電極を設ける場合、貫通電極部も含め周囲に素子を配置できない領域が発生する。そのため貫通電極を多数設けようとすると、チップの中で素子を配置できない面積が大きくなり、チップサイズを縮小が困難であった。
【０００９】
例としてＤＲＡＭ積層の場合を考えると、たとえば一チップのバス幅が２０００ピンである場合、３段に積層すると最下段のチップには６０００本の貫通電極が必要となる。また、たとえば貫通孔ピッチが３０ミクロンである場合には、必要な貫通電極部の面積は正方形にして２．３ｍｍ角である。これは従来の半導体装置における通常のＤＲＡＭの面積の１割に近く、チップを縮小する際の制約となりうる。また、電源、接地（ＧＮＤ）、クロックのために必要な信号線の本数を加味すると、この面積は貫通電極に割くことができる面積として現実的な値ではない。
【００１０】
また、特許文献１に開示された製造方法によると、めっき後にＣＭＰによって表面の導電体膜を取り去っているが、ＣＭＰプロセスでは、ウェハ一枚ごとにスラリーを使い捨てとするため、コストがかさむという課題を有している。
【００１１】
また、特許文献２記載の技術は、ウェハレベルの集積回路工程が終了した後でＣＳＰの配線として貫通電極を設けるもので、貫通電極のピッチは集積回路中に貫通電極を設けた場合に比べ、さらに大きい。このため、貫通電極の高密度化が困難であった。
【００１２】
特許文献３では接合信頼性向上のために貫通電極を２重に半導体基板から絶縁している。しかしこの方法では貫通孔面積が特許文献１の場合よりも大きくなり、貫通電極の高密度化はきわめて困難である。また、２重にした外側の半導体が中心の信号線と電気的に接続されて同電位になった場合には、外部半導体基板と貫通電極の接触面積が大きくなるため、配線の寄生容量が増加してしまう。
【００１３】
さらに、特許文献１から３までに共通する問題点として、貫通電極の高密度化を図ることが困難である点が上げられる。これらの技術は、１つの貫通孔に対し一つの貫通電極のみを形成するためである。また、貫通電極密度の上昇とともに貫通電極同士、あるいは貫通電極と集積回路とのクロストークノイズが発生するが、上記文献による方法では、貫通孔間の距離を離し貫通電極密度を低下させる以外に防止する手段はない。同様に、貫通電極密度の上昇、クロック数増大とともに電磁妨害放射（ＥＭＩ）が発生するが、防止する手段は示されていない。更に、電源／ＧＮＤを信号配線用とは別の貫通孔を通して供給するために、チップ内の電源／ＧＮＤピンから離れた領域でＩＲドロップと呼ばれる電圧降下が生じる。特に、信号用貫通電極を狭ピッチで集合配置した場合、電源／ＧＮＤは信号配線領域の外側から供給せざるを得ず、ＩＲドロップの発生が避けられない。
【００１４】
特許文献４では、もっぱら埋め込み性の向上を目的としてスリットビアを用い、チップ接続面積を増大させるためにスリットを長方形から矩形の組合せやリング状に変形している。しかしこの方法では埋め込み時間の低減は見込まれるものの、半導体基板と貫通電極側壁の接触面積が大きくなるために貫通電極の寄生容量の増大は避けられない。また、リング型や十字型の貫通電極は、貫通電極の面積を増大させるため、貫通電極の高密度化は難しい。リング型の実施例として２重にリングを形成した実施例があるが、これはリング状のスリットビアの内壁に１回Ｃｕを堆積させ、その後ポリイミドで残った凹部を埋め込み、裏面から半導体基板を後退させ、ポリイミドまで開口させてスリットの内側と外側に残ったＣｕ膜が絶縁されるように構成したものである。しかし、この実施例ではＣｕの堆積工程を一回しか行わないため、外側と内側のＣｕ膜厚を独立に制御することができず、また、外側と内側で異なった材料を用いることもできない。膜厚に応じて埋め込み時間が長時間化することも同様である。
【００１５】
また特許文献４では、埋め込み方法が公知の長方形スリットビアの埋め込み方法を援用したものであるため、内側にＣｕリングができるためにはビア開口の際に中心に柱状の半導体基板を残しておかなければならず、貫通電極の少面積化と相反する。また、外側の配線を定電位にした場合、高周波特性の向上は認められるものの、内側の貫通電極の低抵抗化のためにＣｕ膜厚を増大させた場合、外側の膜厚も同様に増大するため、膜厚の２乗に近い比例関係で貫通電極面積が増大してしまう。しかも、Ｃｕの凹部を塗布膜で埋め込んでいるため配線間絶縁膜厚の数ｎｍレベルでの膜厚制御は不可能で、かつ数十ｎｍといったきわめて薄い絶縁膜を介して２つのリング状貫通電極を近接位置に配置することも不可能である。同時に、厚い塗布膜以外の方法で絶縁膜をスリットビア底まで均一性良く埋め込み、完全充填することも困難であるため、貫通電極間隔は一定限度以上小さくできない。
【００１６】
このように、特許文献４に記載のリング状のＣｕチップスループラグの内側にＳｉウェハを残す構成においては、貫通電極の寄生容量が増加する懸念があった。また、同文献においては、リング状の凹部の両側面からＣｕ膜を成膜するため、Ｃｕチップスループラグの膜厚に所定のマージンが必要となり、Ｃｕ膜の薄型化が困難であった。
【００１７】
また、特許文献１、２、４に開示された製造方法によると、めっき、ＣＶＤで貫通孔を埋め込む際には埋め込む貫通孔の幅が大きくなると埋め込み時間は増大する。特に電解めっきではアスペクト比が大きくなると開口の上端でめっきがピンチオフして詰まり、ボイドができてしまうという欠点があるので、めっき液に高価な添加剤を加え、電流密度を低くしてゆっくり埋め込む必要がある。そのため、めっき工程はスループットが低く（５ミクロン径アスペクト比７の場合、１枚当り約１２時間必要）、高コストの工程になっている。
【００１８】
本発明は、上記事情に鑑みてなされたものであり、その目的は、貫通電極を有する半導体装置において、少ない面積で高密度に貫通電極を設ける技術を提供することにある。
【課題を解決するための手段】
【００１９】
本発明によれば、半導体基板と、前記半導体基板を貫通する中実プラグ状の第一導電体と、前記第一導電体の周囲に設けられ、前記半導体基板を貫通する筒状の第二導電体と、前記第一導電体と前記第二導電体との間に設けられ、これらを絶縁する絶縁膜と、を備えることを特徴とする半導体装置が提供される。
【００２０】
本発明の半導体装置においては、半導体基板を貫通する一つの貫通孔内に、独立した第一導電体および第二導電体が設けられた構成となっている。また、これらの導電体は絶縁膜により絶縁させている。このため、貫通孔内に複数の貫通電極を設けることができるため、貫通電極を少ない面積に高密度に配設することができる。また、第一導電体と第二導電体とを複数の独立した配線として用いることができる。このため、一つの貫通孔中に設けられた貫通電極を多機能化することができる。
【００２１】
本発明に係る半導体装置は、メモリやトランジスタ等の素子が形成された装置に限られず、半導体基板を貫通する貫通電極を備える構成であればよい。たとえば、シリコンインターポーザ等も本発明の半導体装置に含まれる。
【００２２】
本発明によれば、半導体基板と、前記半導体基板を貫通する中実構造の絶縁プラグと、前記絶縁プラグの周囲を被覆し、前記半導体基板を貫通する筒状の第一導電体と、前記第一導電体の周囲に設けられ、前記半導体基板を貫通する筒状の第二導電体と、前記第一導電体と前記第二導電体との間に設けられ、これらを絶縁する絶縁膜と、を備えることを特徴とする半導体装置が提供される。
【００２３】
本発明の半導体装置においては、半導体基板を貫通する一つの貫通孔内に、独立した第一導電体および第二導電体が設けられた構成となっている。このため、第一導電体および第二導電体を備える貫通電極を少ない面積に高密度に配設することができる。また、第一導電体と第二導電体の形状がいずれも筒状であるため、貫通電極を製造する際の導電体の埋め込み特性にすぐれた構成とすることができる。
【００２４】
本発明の半導体装置において、前記第二導電体と前記半導体基板との間に設けられ、これらを離隔する絶縁膜をさらに有する構成とすることができる。これにより、第二導電体と半導体基板との間を確実に絶縁することができる。また、絶縁膜の形状は、前記半導体基板を貫通する円筒体とすることができる。
【００２５】
本発明の半導体装置において、前記第一導電体と前記第二導電体とが異なる材料により構成されていてもよい。こうすることにより、第一導電体と第二導電体を備える貫通電極を高機能化することができる。
【００２６】
本発明の半導体装置において、前記第一導電体と前記第二導電体とが互いに異なる配線に接続されてもよい。このとき、平面視において第一導電体と同面積の中実の絶縁体と、平面視において前記第二導電体と同面積の中実の導電体を設けた１配線１貫通孔に対応する場合よりも、半導体基板の表面における第一導電体の面積と第二導電体の面積との和が小さい構成とすることができる。このため、貫通電極の形成領域の面積を縮小しつつ、高密度で貫通電極を設けることができる。
【００２７】
本発明の半導体装置において、前記半導体基板を貫通する貫通孔の中心軸を軸として、前記第一導電体の周囲に前記第二導電体を少なくとも含む筒状導電体が絶縁膜を介して積層されており、最外周の筒状導電体の材料は、前記第一導電体の材料および前記筒状導電体の材料の中で最も高融点の材料であってもよい。こうすることにより、高融点材料の導電体がバリア膜となり、貫通電極内部の拡散しやすい材料が半導体基板に拡散して半導体装置の性能が劣化することを防止できる。
【００２８】
前記半導体基板に設けられた前記第一導電体または前記第二導電体に接続する導電部材が設けられた他の半導体基板を備えてもよい。こうすることにより、複数の半導体基板間に設けられている導電部材を確実に接続することができる。
【００２９】
本発明の半導体装置において、前記第一導電体と前記第二導電体からなる貫通電極を有し、前記第二導電体の電位が電源電位または接地電位に固定され、前記第二導電体が当該半導体装置を覆うグラウンドプレーンに接続されていてもよい。こうすることにより、半導体装置のクロストークノイズまたは電磁妨害放射（ＥＭＩ）を抑制することができる。
【００３０】
本発明によれば、半導体基板の一方の面に孔を設ける工程と、前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、前記第一導電膜の内側に、筒状の絶縁膜を形成する工程と、前記絶縁膜の内側に、第二導電膜を埋め込む工程と、前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、を含むことを特徴とする貫通電極の製造方法が提供される。
【００３１】
また、本発明によれば、半導体基板の一方の面に孔を設ける工程と、前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、前記第一導電膜の内側に、筒状の第一絶縁膜を形成する工程と、前記第一絶縁膜の内側に、第二導電膜を形成する工程と、前記第二導電膜の内側に第二絶縁膜を埋め込む工程と、前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、を含むことを特徴とする貫通電極の製造方法が提供される。
【００３２】
本発明の製造方法によれば、簡素なプロセスで安定的に貫通電極を有する半導体装置を製造することができる。第一導電膜と第二導電膜とが独立した工程で成膜される。このため、第一導電膜と第二導電膜の材料や性質の自由度が高く、第一導電膜および第二導電膜を有する貫通電極の高機能化が可能な方法となっている。
【００３３】
本発明において、第二導電膜を形成する工程の後、前記第二導電膜の内側に、絶縁膜と導電膜とを順次形成する工程を繰り返すことにより、三層以上の多重構造を形成する工程を含んでもよい。こうすることにより、複数の導電体が中心軸まわりに積層された多重の貫通電極を安定的に製造することができる。
【００３４】
本発明によれば、半導体基板の一方の面に孔を設ける工程と、前記孔の内壁に沿って筒状の第一導電膜を形成する工程と、前記第一導電膜の内側に、筒状の絶縁膜を形成する工程と、異方性エッチングにより前記孔の底部の絶縁膜を選択的に除去し、前記底部において前記第一導電膜を露出させる工程と、めっき法により前記底部に露出した前記第一導電膜から第二導電膜を成長させる工程と、前記半導体基板の他方の面を研磨またはエッチングして前記第一導電膜および前記第二導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００３５】
本発明の製造方法によれば、第二導電膜を孔の底部から上部に向かって成長させることができる。このため、第二絶縁膜中に空隙が生じることを抑制することができる。このため、半導体基板を貫通する導電膜を高い歩留まりで安定的に製造することができる。本発明の製造方法において、前記めっき法が電解めっきであってもよい。また、前記めっき法が無電解めっきであってもよい。
【発明の効果】
【００３６】
本発明によれば、半導体基板を貫通する中実プラグ状の第一導電体と、第一導電体の周囲に設けられ、半導体基板を貫通する筒状の第二導電体と、第一導電体と第二導電体との間に設けられ、これらを絶縁する絶縁膜とを備えることにより、貫通電極を有する半導体装置において、少ない面積で高密度に貫通電極を設ける技術が実現される。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３８】
（第一の実施形態）
本実施形態は、半導体基板を貫通する貫通ビアが二重に設けられた半導体装置に関する。図１は本実施形態に係る半導体装置の構成を模式的に示す平面図である。また、図２は、図１のＡ−Ａ’断面図である。
【００３９】
図１および図２に示した半導体装置１００は、シリコン基板１０１およびシリコン基板１０１を貫通する孔に充填された多重貫通プラグ１１１を有する。多重貫通プラグ１１１は、円柱状で中実の第一の貫通電極１０３、第一の貫通電極１０３の円筒面を覆う第一の絶縁膜１０５、第一の絶縁膜１０５の円筒面を覆う第二の貫通電極１０７、および第二の貫通電極１０７の円筒面を覆う第二の絶縁膜１０９からなり、これらは同じ中心軸を有し、第一の絶縁膜１０５、第二の貫通電極１０７および第二の絶縁膜１０９の上断面は円環状である。
【００４０】
第一の貫通電極１０３および第二の貫通電極１０７は、導電体により構成される。第一の貫通電極１０３および第二の貫通電極１０７の材料は、たとえば、Ｃｕ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、Ｔａ等の金属体や、メタルシリサイド、またはポリシリコンとすることができる。第一の貫通電極１０３と第二の貫通電極１０７とは同じ材料で構成されていてもよいし、異なる材料で構成されていてもよい。また、第一の貫通電極１０３と第二の貫通電極１０７とは容量または抵抗が同じ材料で構成されていてもよいし、それぞれ容量または抵抗が異なっていてもよい。また、図１および図２には示していないが、後述するように、第一の貫通電極１０３または第一の絶縁膜１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
【００４１】
第一の絶縁膜１０５および第二の絶縁膜１０９は、第一の貫通電極１０３または第二の貫通電極１０７の側壁を被覆するバリア膜であり、これらの貫通電極中の金属成分のシリコン基板１０１への拡散を防止する。バリア膜の材料は、たとえばＳｉＮやＳｉＯＮ等の窒化膜やＳｉＯ2等の酸化膜などとする。また、これらの膜が二以上積層された積層膜とすることもできる。第一の絶縁膜１０５および第二の絶縁膜１０９の材料としてＳｉＮ、ＳｉＯＮ等を用いることによりバリア膜としての機能がさらに確実に発揮される。第一の絶縁膜１０５と第二の絶縁膜１０９とは同じ材料で構成されていてもよいし、異なる材料で構成されていてもよい。また、第一の絶縁膜１０５および第二の絶縁膜１０９の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
【００４２】
なお、図１においては、シリコン基板１０１上に二つの多重貫通プラグ１１１が設けられた構成を示したが、多重貫通プラグ１１１の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。貫通孔内に設けられた複数の貫通電極が同軸構造に配置され、貫通孔の中心を充填している第一の貫通電極１０３の外側に第一の絶縁膜１０５を介してリング状の貫通電極が多重に取り囲むように構成されていてもよい。
【００４３】
次に、半導体装置１００の製造方法を説明する。
図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｃ）は、図１および図２に示した半導体装置１００の製造工程を示す断面図である。まず、フォトリソグラフィー技術を用いて、多重貫通プラグ１１１を設ける位置を開口させるようにシリコン基板１０１の表面のパターニングを行う。そして、シリコン基板１０１をエッチングし、開口部１１３を形成する（図３（ａ））。なお、開口部１１３に、シリコン基板１０１の表面から内部に向かって開口幅が減少するようにテーパを設けてもよい。こうすれば、後述する導電膜の埋め込みをより一層確実に行うことができる。
【００４４】
次に、開口部１１３の側面および底面を含むシリコン基板１０１の開口部１１３形成面全面に第二の絶縁膜１０９を成膜する（図３（ｂ））。たとえば第二の絶縁膜１０９をＳｉＮ膜とする場合、プラズマＣＶＤ法により５０ｎｍ程度成膜する。
【００４５】
つづいて、第二の絶縁膜１０９の上面全面にたとえばＣＶＤ法により第二の貫通電極１０７となる導電膜を成膜する。導電膜は、たとえばＣｕ膜とすることができる。そして、金属膜の上面全面に第一の絶縁膜１０５をプラズマＣＶＤ法により５０ｎｍ程度成膜する（図４（ａ））。
【００４６】
さらに、第一の絶縁膜１０５の上面全面にシードＣｕ膜（不図示）等の金属シード膜を成膜する。その後、めっき法により第一の貫通電極１０３となる金属膜を成膜する。このとき、開口部１１３が完全充填されるようにめっき条件を設定する。こうして、第一の貫通電極１０３となるＣｕ膜が形成される。
【００４７】
次に、シリコン基板１０１上の金属膜および第一の絶縁膜１０５をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により除去する。このとき、ＣＭＰの条件を選択し、第一の貫通電極１０３の上面がシリコン基板１０１と略等しい位置となるように研磨する。また、ＣＭＰの後、エッチングにより第二の絶縁膜１０９を除去してもよい（図４（ｂ））。
【００４８】
なお、図１および図２には示していないが、ＣＭＰの後、研磨面全面に絶縁膜を成膜し、たとえばダマシン法を用いて所定の配線を有する配線層１１５を形成してもよい（図４（ｃ））。配線層は、単層としても多層としてもよい。また、配線層１１５を除いたシリコン基板１０１において第一の貫通電極１０３と第二の貫通電極１０７とが電気的に絶縁されている構成とすることができる。
【００４９】
次に、研磨面側を支持体（不図示）に固定し、シリコン基板１０１の薄化処理を行う。薄化処理には、研削、研磨、エッチング等を用いることができる。たとえば、機械的研磨により裏面研削を行ってもよい。薄化後のシリコン基板１０１の厚さは、半導体装置１００の装置構成に応じて適宜選択されるが、たとえば半導体装置１００をシリコンインターポーザとする場合には２０〜４００μｍ程度とすることができる。その後、支持体をシリコン基板１０１から剥離し、除去することにより、図１に示した半導体装置１００が得られる。
【００５０】
図１および図２に示した半導体装置１００は、多重貫通プラグ１１１を有するため、たとえば、ロジック回路が形成された半導体チップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続するシリコンインターポーザとして好適に利用可能である。
【００５１】
なお、インターポーザは、積層型の半導体装置において、たとえばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
【００５２】
また、半導体装置１００は、ＤＲＡＭ等のメモリ素子が設けられたメモリチップとすることができる。外部端子数の多いメモリチップについても、構造体１２０を備える構成とすれば、確実に外部端子を介した電気的接続を確保することができる。また、半導体装置１００は、トランジスタ等が形成されてなる論理回路素子層を有する論理チップとすることもできる。
【００５３】
次に、図１および図２に示した半導体装置１００の効果を説明する。
図１および図２に示した半導体装置１００は、複数の信号ピンすなわち第一の貫通電極１０３および第二の貫通電極１０７が一つの開口部１１３に埋め込まれた多重貫通プラグ１１１を有する。多重貫通プラグ１１１を設けることにより、貫通孔数を減少させつつ、貫通電極を高密度化することができる。また、高密度化された貫通電極の高機能化が可能である。たとえば、貫通電極面積低減、貫通電極容量低減、クロストークノイズ低減、ＥＭＩ低減、ＩＲドロップ低減、信頼性向上等が可能である。また、多重貫通プラグ１１１自体を素子として利用する機能を付加することができる。また、多重貫通プラグ１１１に複数の機能を付与することができる。
【００５４】
半導体装置１００は、多重貫通プラグ１１１を有するため、貫通電極の形成領域の面積を削減できる。このため、貫通電極の高密度化および省スペース化が可能である。このため、半導体装置の設計の自由度が大きく、多数の貫通電極を有する小型の半導体装置を安定的に製造可能な構成となっている。
【００５５】
多重貫通プラグ１１１とした場合と、複数の貫通プラグを異なる領域に設ける場合との貫通プラグの形成領域面積は、たとえば、以下のように比較することができる。図５（ａ）は、貫通プラグ１２５、貫通プラグ１２７および貫通プラグ１２９の３つの貫通プラグを独立に設けたシリコン基板１０１を模式的に示す平面図である。また、図５（ｂ）は、半導体装置１００において、貫通マルチビアを内側から第一の貫通電極１０３、第二の貫通電極１０７および第三の貫通電極１２３の三層構造とした場合の平面図である。なお、図５（ａ）および図５（ｂ）では、導電体間を隔てる絶縁膜は図示していない。
【００５６】
図５（ａ）および図５（ｂ）において、貫通プラグの周りに素子を置くことを念頭に置き、素子配置禁止領域が貫通プラグから一定距離を置く矩形状になる場合を例に、
プラグ半径＝１、プラグ間距離＝１、
貫通プラグ領域＝（プラグ直径＋左右上下１）の長方形、
として貫通プラグ領域が半導体装置のシリコン基板１０１上に占める領域の面積を計算すると、図５（ａ）に示した構成では、
Ｄ１＝４×１０＝４０
となる。一方、図５（ｂ）に示した三重構造の場合には、
Ｄ２＝（２√３＋２）2＝２９．９
となる。これらから、
（Ｄ１−Ｄ２）／Ｄ１＝０．２５
となり、図５（ｂ）に示した多重プラグにしたほうが、並列配置の場合より面積比で２５％削減できることがわかる。このように、半導体装置１００では、二層以上の導電プラグを有する多重貫通プラグ１１１を設けることにより、貫通プラグ形成領域の占める面積を減少させることができる。また、多重貫通プラグ１１１の電極ピッチや多重貫通プラグ１１１の配列を調節することにより、さらに高い面積削減効果を得ることもできる。
【００５７】
また、図１および図２に示した半導体装置１００は、多重貫通プラグ１１１を簡便な方法で効率的に製造することができる。また、開口部１１３に埋設される積層構造の構成要素のうち、外周側の構成要素から順に形成されるため、第一の貫通電極１０３の中に空隙が生じたりする埋設不良が生じるのを抑制し、中実の第一の貫通電極１０３を安定的に製造することができる。
【００５８】
また、前述した特許文献５に記載の半導体装置では、二重のスリットビアを有する貫通電極が設けられている。特許文献５に記載の二重スリットビアは、スリットビアの両側面から導電膜を成長させることにより形成されるため、必ず導電膜の内部に中実で柱状のシリコン基板が残存する構成となっている。これに対し、本実施形態に係る半導体装置１００においては、あらかじめ開口部１１３を設けることにより中実の第一の貫通電極１０３を備える多重貫通プラグ１１１を形成することが可能である。第一の貫通電極１０３が中実で、開口部１１３中にシリコン基板１０１を残存させない構成であるため、多重貫通プラグ１１１の寄生容量を低減することができる。このため、多重貫通プラグ１１１は従来の構成に比べて貫通電極としての特性に優れている。
【００５９】
また、特許文献５に記載の半導体装置においては、スリットビアの両側面から導電膜を成長させる際に、シリコン基板の内部よりも開口端付近で導電膜が優先的に成長しやすい。このため、絶縁膜の埋設不良が生じる懸念があった。これに対し、本実施形態に係る半導体装置１００では、第一の絶縁膜１０５を第一の貫通電極１０３の表面全面に成膜するため、成膜不良の発生が抑制され、製造安定性に優れた構成となっている。このため、歩留まりの向上が可能な構成となっている。
【００６０】
また、半導体装置１００においては、第一の貫通電極１０３が中実プラグ状である。このため、特許文献５に記載の半導体装置に比べ、第一の貫通電極１０３の端面へのバンプの接合等の導電部材の接合を広い面積で安定的に行うことができる。よって、第一の貫通電極１０３と他の導電部材との間の接続信頼性を向上させることができる。
【００６１】
また、半導体装置１００は、第一の貫通電極１０３となる導電膜および第二の貫通電極１０７となる金属膜を別個に埋め込む２回導電体埋め込み法により形成される。このため、材料、抵抗、または容量等が異なる複数の貫通電極を備えた多重貫通プラグ１１１を同時に製造することができる。また、多重貫通プラグ１１１に新しい機能を付加できる。たとえば、第一の貫通電極１０３の構成材料と第二の貫通電極１０７の構成材料を異なる材料とすることができる。一方、前述した特許文献５に記載の半導体装置においては、二重スリットビアの材料を異ならせることはできない。半導体装置１００では、複数の貫通電極の材料を使い分けることができるため、金属膜の構成材料の拡散を確実に防止することができる。また、腐食性材料を選択的に排除することができる。また、多重貫通プラグ１１１の構成部材間の界面での密着性を向上させることができる。
【００６２】
また、半導体装置１００において、多重貫通プラグ１１１をＬＣＲの受動素子として用いることもできる。
【００６３】
なお、図１および図２に示した半導体装置１００は、以下の方法によっても製造することができる。図６（ａ）〜図６（ｃ）は、半導体装置１００の別の製造工程を模式的に示す断面図である。
【００６４】
まず、図３（ａ）〜図３（ｃ）および図４（ａ）を用いて前述した方法で、シリコン基板１０１上に第一の絶縁膜１０５を成膜する工程までを実施する。次に、開口部１１３の底面を覆う第一の絶縁膜１０５およびシリコン基板１０１の上面に設けられた第一の絶縁膜１０５の一部を異方性エッチングにより選択的に除去し、開口部１１３の底面に第二の貫通電極１０７となる導電膜を露出させる（図６（ａ））。そして、開口部１１３の底面に露出した導電膜を核として、めっき法により第一の貫通電極１０３となる金属膜を底面から堆積させる（図６（ｂ））。
【００６５】
そして、図４（ｃ）に示した場合と同様にして、多重貫通プラグ１１１の露出面に配線層１１５を設ける（図６（ｃ））。そして、シリコン基板１０１を配線層１１５の裏面から研削により薄化し、第一の貫通電極１０３が露出するまでシリコン基板１０１を後退させる。これにより、図１および図２に示した半導体装置１００が得られる。
【００６６】
この製造方法によれば、多重貫通プラグ１１１の形成の際に、開口部１１３の底部からボトムアップで第一の貫通電極１０３をめっき成長させることができる。ボトムアップで第一の貫通電極１０３が成長するため、多重貫通プラグ１１１中へのボイドの発生を防止することができる。このため、一枚のシリコン基板１０１に複数の多重貫通プラグ１１１を有する半導体装置を高い歩留まりで安定的に製造することができる。また、より一層信頼性に優れた多重貫通プラグ１１１を備えた半導体装置１００を製造することができる。
【００６７】
また、この製造方法では、めっきは下から上へ一方向に成長する。このため、開口部１１３の径に依らずに均一な埋め込みが可能である。また、通常の全面めっきと異なり開口部１１３の内部にのみめっきが成長するため、シリコン基板１０１の表面を被覆する導電膜を取り去るＣＭＰ工程が不要となる。このため、製造コストを低減させることができる。
【００６８】
なお、図６（ａ）〜図６（ｃ）に示した製造方法において、第一の貫通電極１０３を堆積させるめっき法には電解めっきを用いてもよい。この場合、全面めっきと比較すると、パターン部にのみめっきがなされ、かつボイドが生じることがないため、電流密度やデューティー比すなわちめっき時間中における通電時間の割合を上げることができる。そのため、従来の全面めっき法で貫通電極を形成する場合、デューティー比はたとえば、５％以下であるのに対し、本実施形態の製造方法では、無通電時間をなくすことができ、埋め込み時間を劇的に短縮できる。
【００６９】
また、図６（ａ）〜図６（ｃ）に示した製造方法において、第一の貫通電極１０３を堆積させるめっき法には無電解めっきを用いても良い。この場合、バッチ処理にてめっき工程の処理が可能なため、スループットが高く、低コストで第一の貫通電極１０３を堆積できる。
【００７０】
このように、図６（ａ）〜図６（ｃ）に示した製造方法を用いることにより、第一の貫通電極１０３となる導電体の堆積工程のスループットを劇的に向上させることことができる。
【００７１】
また、半導体装置１００において、シリコン基板１０１の素子形成面の裏面に開口部１１３を設け、上述した工程により多重貫通プラグ１１１を形成してもよい。裏面から多重貫通プラグ１１１を形成することにより、裏面からフィールド上に外側の第二の貫通電極１０７を引き出すことが容易な構成となっている。このため、裏面における配線精度が多重貫通プラグ１１１の間隔に対応していない場合にも、広いピッチで再配線やバンプ形成を行うことが可能となる。
【００７２】
図１および図２に示した半導体装置１００は、様々な態様をとることができる。たとえば、半導体装置１００において、一つの二重以上の多重貫通プラグ１１１を構成する各貫通電極をシリコン基板１０１上の別々の配線に結線してもよい。これにより、単一の貫通孔を通じて複数の独立な貫通電極が得られる。また、一つの貫通孔に一つの貫通電極が形成され、これが一つの配線に接続された場合と比して、同抵抗の貫通電極を得るために必要なシリコン基板１０１の面積が貫通孔ピッチの分だけ減少する。
【００７３】
また、形成された貫通電極の抵抗値が充分に低い場合、貫通電極をできるだけ薄く多重に形成して信号線に結線すると、多重にした層数に反比例して貫通孔の数を削減することができる。また、多重貫通プラグ１１１を用いて複数配線化を行うことにより、マルチチップ半導体装置を高機能化させることができる。たとえば、マルチチップモジュールにおいてビア数を一定としつつ、貫通電極の数を装置設計に応じて変更することができる。
【００７４】
また、二重以上の多重貫通プラグ１１１の各貫通電極をシリコン基板１０１上の別々の配線に結線し、１層おきまたは最外周の貫通電極の電位を固定することも可能である。このようにすることによって、電位の固定された貫通電極に挟まれた貫通電極または電位の固定された貫通電極に囲まれた貫通電極からのクロストークノイズや、電磁妨害放射（ＥＭＩ）を防ぐ事ができる。また、貫通電極間に設けられた絶縁膜の構成によっては信号線のインピーダンスマッチングも可能である。
【００７５】
また、二重以上の多重貫通プラグ１１１中に含まれる少なくとも隣り合った二つの貫通電極をシリコン基板１０１上の別々の配線に結線してもよい。これにより、隣接する二つの貫通電極間に配線間絶縁膜を介してキャパシタを形成することができる。このように構成すると、貫通電極そのものを受動素子として利用できる。この場合、キャパシタを形成する二つの貫通電極間の配線間容量が、他の貫通電極間またはシリコン基板１０１との容量より大きい構成とすることができる。これにより、キャパシタを高容量化するとともに、他の貫通電極間に寄生容量が生じることを抑制することができる。
【００７６】
また、二重以上の多重貫通プラグ１１１中に含まれる貫通電極の少なくとも一つが電源電位またはＧＮＤに固定されていてもよい。また、この場合、他の貫通電極の少なくとも一つが信号線に接続されている構成とすることができる。これにより、信号配線と同位置で電源、あるいはＧＮＤを供給できるので、信号用貫通電極を狭ピッチで集合配置した場合においてもＩＲドロップを防ぐことができる。
【００７７】
また、二重以上の多重貫通プラグ１１１中に含まれる貫通電極のうち、最外周の貫通電極の材料がすべての貫通電極の材料の中で最も高融点の材料であってもよい。たとえば、内側に設けられた貫通電極の材料をＣｕとする場合、最外周の貫通電極の材料をＣｕより高融点の金属、たとえばＷまたはＴａとすることができる。これにより、多重貫通プラグ１１１の製造安定性を向上させることができる。また、多重貫通プラグ１１１の構成部材間の密着性を向上させることができる。また、Ｃｕ等の内側の貫通電極の材料シリコン基板１０１への拡散を防止することができる。
【００７８】
また、貫通電極は、図１および図２に示したように二重とし、第一の貫通電極１０３および第二の貫通電極１０７のうち一方を電源電位に固定し、他方を接地電位に結線し、第一の絶縁膜１０５を介してキャパシタを形成してもよい。このように構成すると多重貫通プラグ１１１をデカップリングキャパシタとして利用できる。この場合、第一の貫通電極１０３と第二の貫通電極１０７との間の容量ができるだけ大きく、かつ第二の貫通電極１０７と第二の貫通電極１０７の外側に存在するシリコン基板１０１との間の容量がキャパシタ容量より小さい構成とすることができる。このとき、たとえば、第一の絶縁膜１０５を薄くするか、あるいは第一の絶縁膜１０５の材料に高誘電率の材料を用いることができる。これにより、配線間容量を増加させることができる。
【００７９】
また、デカップリングキャパシタを構成することにより、電源およびＧＮＤの電圧のノイズを抑えて一定に保つことができる。また、この場合にはキャパシタを構成しない信号線では容量を低下させるため、第二の貫通電極１０７と第一の貫通電極１０３とをシリコン基板１０１上の配線層１１５中に設けられた配線により結線して同電位とするとよい。このとき、仮に配線間容量がデカップリングキャパシタとして特に好ましい大きさでない場合でも、電源用およびＧＮＤ用の貫通孔の数が半減することにより、ＩＲドロップを抑制することができる。また、電源およびＧＮＤに接続するための貫通電極を設ける貫通孔数の削減が可能である。
【００８０】
また、貫通電極は二重とし、第二の貫通電極１０７を電源電位、あるいは接地電位に固定し、第二の貫通電極１０７が半導体装置１００全面を覆う一定電位の導電体（グラウンドプレーン）に接続されていてもよい。これにより、半導体装置全体のクロストークノイズやＥＭＩを抑制することができる。
【００８１】
また、多重貫通プラグ１１１は、二重の貫通電極を有するため、外側に設けられている第二の貫通電極１０７をグラウンドプレーンに接続することができる。こうすると、簡素な構成でＥＭＩが低減されたマルチチップモジュールとして用いることができる。また、この場合、第二の貫通電極１０７となる金属膜を堆積した工程の後（図３（ｃ））、シリコン表面１０１上に堆積されている金属膜をそのままグラウンドプレーンとすることができる。このようにすれば、第二の貫通電極１０７とこれに接続するグラウンドプレーンとを連続一体な部材として同一工程で形成することが可能となる。また、ＣＭＰ工程の回数を１回とすることができるので、製造プロセスが簡素化された構成とすることができる。
【００８２】
また、貫通電極は二重とし、第二の貫通電極１０７の抵抗が第一の貫通電極１０３の抵抗よりも高く、シリコン基板１０１の表面または裏面に設けられた配線層１１５によりすべての貫通孔について第一の貫通電極１０３と第二の貫通電極１０７とが接続されて同電位とすることができる。または、第一の貫通電極１０３のみが配線層１１５に接続されていてもよい。
【００８３】
（第二の実施形態）
本実施形態は、第一の実施形態に記載の半導体装置１００を用いた配線構造に関する。まず、片面配線の場合について説明する。図７〜図９は、多重貫通プラグ１１１に配線が接続された構成の半導体装置の構成を模式的に示す断面図である。なお、図７〜図９においては、シリコン基板１０１中に一つの多重貫通プラグ１１１を示したが、多重貫通プラグ１１１の数および配置は装置設計に応じて適宜選択することができる。
【００８４】
まず、図７に示した半導体装置の構成について説明する。図７に示した半導体装置は、一層の配線および貫通プラグ直上のバンプにより多重貫通プラグ１１１がチップ間接続端子に接続されている構成である。具体的には、多重貫通プラグ１１１が設けられたシリコン基板１０１と、シリコン基板１０１の一方の面において、第一の貫通電極１０３の上面に接続しているバンプ１１７と、バンプ１１７と同じ面で第二の絶縁膜１０９の所定の領域に接続された配線１１９と、配線１１９上に設けられたバンプ１２１とを有する。バンプ１１７およびバンプ１２１は、いずれもチップ間接続端子として用いられる。
【００８５】
また、シリコン基板１０１の上面において、バンプ１１７および配線１１９の接合部以外の領域は絶縁膜１３９に被覆されている。配線１１９は絶縁膜１３９上に延在しており、これらの間は絶縁膜１３９により絶縁されている。
【００８６】
図７に示した半導体装置において、多重貫通プラグ１１１の外側に設けられた第二の貫通電極１０７を、内側に設けられた第一の貫通電極１０３よりも高抵抗、高容量の材料で構成することができる。そして、第二の貫通電極１０７は、配線１１９を介してＶｄｄ（不図示）またはＧＮＤ（不図示）に接続させる。なお、シールドのために第二の貫通電極１０７の電位を固定させて用いることもできる。また、第二の貫通電極１０７の両面から配線を接続してＶｄｄまたはＧＮＤの供給にさらに用いてもよい。
【００８７】
図７に示した半導体装置では、配線１１９を介して第二の貫通電極１０７をＶｄｄまたはＧＮＤに接続することにより、一つの多重貫通プラグ１１１中にＶｄｄまたはＧＮＤと信号ピンである第一の貫通電極１０３とを設けることができる。このため、ＩＲドロップを抑制することができる。
【００８８】
また、図７に示した半導体装置において、第二の貫通電極１０７に加え、第一の貫通電極１０３もＶｄｄまたはＧＮＤに接続して用いることもできる。この場合、第一の絶縁膜１０５を比誘電率の高い材料により構成してもよい。こうすることにより、多重貫通プラグ１１１中にデカップリングキャパシタを形成することができる。このため、図７に示した半導体装置の裏面すなわち絶縁膜１３９の形成面と反対側の面に半導体の回路形成面を接続することにより、回路の直上にキャパシタを極めて近距離で実装することが可能となる。また、第一の絶縁膜１０５の材料と厚さを半導体装置の設計に応じて適宜調節することにより、信号配線のインピーダンスマッチが可能となる。
【００８９】
次に、図８に示した半導体装置について説明する。図８に示した半導体装置は、一層の配線により多重貫通プラグ１１１がチップ間接続端子に接続されている構成である。具体的には、多重貫通プラグ１１１が設けられたシリコン基板１０１と、シリコン基板１０１の一方の面において、第一の貫通電極１０３に電気的に接続された配線１３５と、配線１３５と同じ面で第二の絶縁膜１０９に接続された配線１１９と、配線１１９上に設けられたバンプ１２１とを有する。図８に示した半導体装置においても、図７に示した半導体装置の場合と同様の効果が得られる。
【００９０】
次に、図９に示した半導体装置について説明する。図９に示した半導体装置は、多重貫通プラグ１１１の一方の面に多層の配線層１１５が接続されている。配線層１１５は、第一の実施形態にて前述したように、絶縁膜中に配線が設けられた構成であり、第一の貫通電極１０３および第二の絶縁膜１０９がそれぞれ配線層１１５中の異なる配線（不図示）に接続されている。図９に示した半導体装置においても、図７および図８に示した半導体装置の場合と同様の効果が得られる。
【００９１】
本実施形態に係る半導体装置の構成は、マルチチップモジュールに好適に用いることができる。たとえば、図７に示した半導体装置を用いた半導体モジュールを、図１３の構成とすることができる。図１３において、図７に示した半導体装置の上部に他の半導体装置が接続されている。他の半導体装置は、シリコン基板１４１と、シリコン基板１４１の上面すなわち図７に示した半導体装置との接続面と反対側の面を被覆する配線層１４７と、シリコン基板１４１を貫通し、配線層１４７中の所定の配線に接続された貫通プラグ１４３および貫通プラグ１４５とを有する。
【００９２】
貫通プラグ１４５は、バンプ１１７を介して第一の貫通電極１０３に接続されている。また、貫通プラグ１４３は、バンプ１２１を介して第二の貫通電極１０７に接続されている。また、シリコン基板１０１の底面すなわち他の半導体装置との接続面と反対側の面に下部配線層１４９が設けられている。第一の貫通電極１０３および第二の貫通電極１０７は、下部配線層１４９中の所定の配線に接続されている。
【００９３】
また、図１４は、図７に示した半導体装置を第一の実施形態に記載の半導体装置（図２）と組み合わせた例である。二つの半導体装置の第一の貫通電極１０３同士がバンプ１５１を介して電気的に接続されている。また、第二の貫通電極１０７同士がバンプ１５３を介して電気的に接続されている。
【００９４】
また、図１５に示したように、たとえば図７に示した半導体装置を複数（図１５では二つ）積層してマルチチップモジュールとすることもできる。
【００９５】
（第三の実施形態）
第一の実施形態に記載の半導体装置１００においては、タケノコ状に多重に配設された複数の貫通電極を備える多重貫通プラグ１１１において、中心に設けられた第一の貫通電極１０３が中実の柱状体であった。第一の貫通電極１０３は、中心に絶縁プラグが充填された筒状の柱状体とすることもできる。
【００９６】
図１０は、本実施形態に係る半導体装置１１０の構成を模式的に示す平面図である。また、図１１は、図１０のＢ−Ｂ’断面図である。図１０および図１１に示した半導体装置１１０は、多重貫通プラグ１３７を有する。多重貫通プラグ１３７の基本構成は図１に示した半導体装置１００に設けられている多重貫通プラグ１１１と同様であるが、円柱の第一の貫通電極１０３に代えて、円筒状の第一の貫通電極１３３および第一の貫通電極１３３の内側に充填された第三の絶縁膜１３１を備える点が異なる。
【００９７】
図１０および図１１に示した半導体装置１１０において、第一の貫通電極１３３の材料は、たとえば第一の実施形態に記載の半導体装置１００の第一の貫通電極１０３の材料とすることができる。第一の貫通電極１３３の厚さは、第二の貫通電極１０７の材料と同じであっても異なっていてもよい。
【００９８】
また、半導体装置１１０において、第三の絶縁膜１３１の材料は、たとえば、ＳｉＮやＳｉＯＮ等の窒化膜やＳｉＯ2等の酸化膜などとすることができる。また、ポリイミド等の有機膜とすることもできる。第三の絶縁膜１３１の材料は、第一の絶縁膜１０５または第二の絶縁膜１０９と同じ材料としてもよいし、異なる材料としてもよい。
【００９９】
なお、図１０においては、シリコン基板１０１上に二つの多重貫通プラグ１３７が設けられた構成を示したが、多重貫通プラグ１３７の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。
【０１００】
図１２（ａ）および図１２（ｂ）は、半導体装置１１０の製造工程を模式的に示す断面図である。まず、図３（ａ）〜図３（ｃ）および図４（ａ）を用いて前述した方法で、シリコン基板１０１上に第一の絶縁膜１０５を成膜する工程までを実施する。次に、第一の絶縁膜１０５の上面全面に第一の貫通電極１３３となる金属膜を設ける（図１２（ａ））。そして、第一の貫通電極１３３となる金属膜の上に、開口部１１３を埋め込み金属膜の全面を覆う第三の絶縁膜１３１を成膜する（図１２（ｂ））。
【０１０１】
そして、図４（ｂ）および図４（ｃ）を用いて前述した工程により、シリコン基板１０１の裏面研削を行い、多重貫通プラグ１３７を得る。また、図１０および図１１には示していないが、多重貫通プラグ１３７の上面を覆う配線層１１５を設けてもよい。
【０１０２】
図１０および図１１に示した半導体装置１１０は、多重貫通プラグ１３７を有する。このため、第一の実施形態の場合と同様に、貫通孔数を減少させつつ、貫通電極を高密度化することができる。また、多重貫通プラグ１３７は、開口部１１３の中心軸を軸とする第三の絶縁膜１３１、第一の貫通電極１３３、第一の絶縁膜１０５、第二の貫通電極１０７および第二の絶縁膜１０９が内側からこの順に積層された構成を有する。このため、第一の貫通電極１３３となる金属膜を設ける工程を簡素化しつつ、寄生容量の低減が可能な構成となっている。
【０１０３】
半導体装置１１０についても、半導体装置１００（図１）と同様に、第一および第二の実施形態に記載の各種半導体装置の構成に好適に適用することができる。たとえば、半導体装置１１０は、メモリＬＳＩチップまたはロジックＬＳＩチップとすることができる。また、半導体装置１１０をたとえばシリコンインターポーザに適用し、半導体装置１１０の両面に半導体チップを設けることにより、これらの半導体チップを確実に接続することができる。具体的には、ロジックＬＳＩチップとメモリＬＳＩチップを半導体装置１１０の異なる面に配設した構成とすることができる。
【０１０４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【０１０５】
【図１】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図５】半導体装置の構成を模式的に示す平面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図７】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の構成を模式的に示す断面図である
【図９】実施の形態に係る半導体装置の構成を模式的に示す断面図である
【図１０】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図１１】図１０のＢ−Ｂ’断面図である。
【図１２】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図１３】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図１４】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図１５】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【符号の説明】
【０１０６】
１００  半導体装置
１０１  シリコン基板
１０３  第一の貫通電極
１０５  第一の絶縁膜
１０７  第二の貫通電極
１０９  第二の絶縁膜
１１０  半導体装置
１１１  多重貫通プラグ
１１３  開口部
１１５  配線層
１１７  バンプ
１１９  配線
１２１  バンプ
１２３  第三の貫通電極
１２５  貫通プラグ
１２７  貫通プラグ
１２９  貫通プラグ
１３１  第三の絶縁膜
１３３  第一の貫通電極
１３５  配線
１３７  多重貫通プラグ
１３９  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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