(57)【要約】【課題】  回路規模を大きくせずに計数の高速化が可能なカウンタを提供する。【解決手段】  レーザ走査型の光学式測定装置に組み込まれるカウンタ４１は、位相分割方式で下位ビットデータＤ０〜Ｄ２が生成され、単相方式で中位ビットデータＤ３及び上位ビットデータＤ４〜Ｄ１５が生成される。下位ビットデータ生成部６１は、互いに異なる位相のクロック信号ＣＫ１〜ＣＫ４がクロック入力に加えられる初段の四つのフリップフロップ及２段目の四つのフリップフロップ備え、加算回路ＡＤＤで得られる０〜４までの値と、減算回路ＳＵＢで得られる５〜７までの値をセレクタ回路ＳＥＬで選択して、下位ビットデータＤ０〜Ｄ２である０〜７までの値を得る。【選択図】  図９
2006203390.tif 000002
【特許請求の範囲】
【請求項１】
下位ビットデータ生成部と、
前記下位ビットデータから得られる値がゼロになる毎に反転する信号が中位ビットデータとして出力されるフリップフロップを含む中位ビットデータ生成部と、
各段に一つずつフリップフロップを有し、前記中位ビットデータ生成部のフリップフロップから出力される信号が１段目のフリップフロップのクロック入力に加えられ、各段のフリップフロップから上位ビットデータが出力される上位ビットデータ生成部と、を備え、
前記下位ビットデータ生成部は、
互いに異なる位相のクロック信号がクロック入力に加えられる初段の複数のフリップフロップと、
前記初段の複数のフリップフロップに対応して設けられ、対応する初段のフリップフロップから出力される信号がクロック入力に加えられる２段目の複数のフリップフロップと、
前記２段目の複数のフリップフロップから出力される信号が入力する論理積演算回路と、
前記２段目の複数のフリップフロップから出力される信号が入力する論理和演算回路と、
前記論理積演算回路及び前記論理和演算回路の両方がアクティブ状態又はノンアクティブ状態の場合に対応する２値化データの一方とそれ以外の場合に対応する２値化データの他方を得る排他論理和演算部と、
前記初段の複数のフリップフロップの中でアクティブ状態のフリップフロップを合計する加算部と、
前記クロック信号の合計×２から前記加算部で得られた値を引く減算部と、
前記２値化データの一方の場合に前記加算部で得られた値を選択し、前記２値化データの他方の場合に前記減算部で得られた値を選択することにより、下位ビットデータを出力するセレクタ部と、を含む、
ことを特徴とするカウンタ。
【請求項２】
前記中位ビットデータ生成部の前記フリップフロップのセット入力には、前記論理積演算回路から出力された信号が入力し、リセット入力には、前記論理和演算回路から出力された信号が入力する
ことを特徴とする請求項１に記載のカウンタ。
【請求項３】
発光素子から出射されたビームを基にした平行ビームで測定対象物が位置する走査領域を繰り返し走査する投光手段と、
前記走査領域を通過したビームを受光して走査信号を出力する受光素子と、
前記走査信号を所定のしきい値で２値化し、これを基にしてゲート信号を生成し、ゲート信号がアクティブの場合にクロック信号を計数することにより、測定値を求める制御手段と、を備え、
前記制御手段は、クロック信号を計数する請求項１又は２に記載のカウンタを含む
ことを特徴とする光学式測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、平行ビームを利用する走査型の光学式測定装置に用いるカウンタに関する。
【背景技術】
【０００２】
カウンタは、計数機能を有する回路や装置であり、様々な用途を有する。例えば、レーザ走査型の測定器（以下、「光学式測定装置」という。）で説明すると、次の通りである。測定対象物が位置する走査領域を平行ビームにより繰り返し走査して走査信号を生成する。測定対象物によって平行ビームの一部が遮られるために、走査信号はこれを反映した波形となる。走査信号の上記遮られた部分に対応するクロック信号をカウンタで計数し、これを基にして測定対象物の寸法、真円度等を演算し、その結果を測定値として表示する。
【０００３】
以上のような光学式測定装置においては、カウンタでの計数を高速化させると、（１）測定の分解能が向上するので、高精度測定を実現でき、（２）測定が高速化するので、これと（１）の高精度測定とにより、測定対象物の振動の影響を少なくでき、この点からも測定の高精度化を図れる。計数の高速化のためには、クロック信号発振器で生成されるクロック信号の周波数を高くすることが考えられる。しかし、経済的なカウンタでは、１００〜２００ＭＨｚ程度のクロック信号が限界で、それよりも周波数を高くすると、周波数がカウンタの回路速度の上限を超え、計数ができなくなる。一方、このような周波数が高いクロック信号に対応できる回路速度を有するカウンタにすると、カウンタが高価格になる。
【０００４】
カウンタの価格を抑えつつ計数の高速化を達成するために、互いに異なる位相のクロック信号を用いて計数をするカウンタ（いわゆる位相分割方式のカウンタ）が開発された。しかし、このようなカウンタによれば、複数のクロック信号のそれぞれに対応したフリップフロップが設けられるので、必然的に回路規模が大きくなる。よって、カウンタの実装サイズに制限がある場合に問題となる。
【０００５】
位相分割方式のカウンタを改良して、回路規模を小さくできるカウンタもある（例えば特許文献１）。しかし、計数速度はクロック信号の周波数の２倍に過ぎない。
【特許文献１】特開平３−１４１７１６号公報（第４頁左上欄第８行〜右上欄第８行、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、回路規模を大きくせずに計数の高速化が可能なカウンタ及びこれを含む光学式測定装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るカウンタは、前記下位ビットデータから得られる値がゼロになる毎に反転する信号が中位ビットデータとして出力されるフリップフロップを含む中位ビットデータ生成部と、各段に一つずつフリップフロップを有し、前記中位ビットデータ生成部のフリップフロップから出力される信号が１段目のフリップフロップのクロック入力に加えられ、各段のフリップフロップから上位ビットデータが出力される上位ビットデータ生成部と、を備え、前記下位ビットデータ生成部は、互いに異なる位相のクロック信号がクロック入力に加えられる初段の複数のフリップフロップと、前記初段の複数のフリップフロップに対応して設けられ、対応する初段のフリップフロップから出力される信号がクロック入力に加えられる２段目の複数のフリップフロップと、前記２段目の複数のフリップフロップから出力される信号が入力する論理積演算回路と、前記２段目の複数のフリップフロップから出力される信号が入力する論理和演算回路と、前記論理積演算回路及び前記論理和演算回路の両方がアクティブ状態又はノンアクティブ状態の場合に対応する２値化データの一方とそれ以外の場合に対応する２値化データの他方を得る排他論理和演算部と、前記初段の複数のフリップフロップの中でアクティブ状態のフリップフロップを合計する加算部と、前記クロック信号の合計×２から前記加算部で得られた値を引く減算部と、前記２値化データの一方の場合に前記加算部で得られた値を選択し、前記２値化データの他方の場合に前記減算部で得られた値を選択することにより、下位ビットデータを出力するセレクタ部と、を含む、ことを特徴とする。
【０００８】
本発明に係るカウンタにおいて、前記中位ビットデータ生成部の前記フリップフロップのセット入力には、前記論理積演算回路から出力された信号が入力し、リセット入力には、前記論理和演算回路から出力された信号が入力する、ようにすることもできる。
【０００９】
本発明に係る光学式測定装置は、発光素子から出射されたビームを基にした平行ビームで測定対象物が位置する走査領域を繰り返し走査する投光手段と、前記走査領域を通過したビームを受光して走査信号を出力する受光素子と、前記走査信号を所定のしきい値で２値化し、これを基にしてゲート信号を生成し、ゲート信号がアクティブの場合にクロック信号を計数することにより測定値を求める制御手段と、を備え、前記制御手段は、クロック信号を計数する上記カウンタを含むことを特徴とする。
【発明の効果】
【００１０】
本発明に係るカウンタによれば、下位ビットデータ生成部においてこのデータを位相分割により生成しているので計数の高速化を図れる。また、中位ビットデータ生成部のフリップフロップからは、下位ビットデータから得られる値がゼロになる毎に反転する信号を中位ビットデータとして出力させている。そして、このフリップフロップから出力される信号を上位ビットデータ生成部の１段目のフリップフロップのクロック入力に加えている。このため、上位ビットデータ生成部は、各段に一つずつフリップフロップを有するだけで上位ビットデータを生成できるので、カウンタの回路規模を小さくできる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態について図面を参照して以下の項目に分けて説明する。
［本実施形態に係る光学式測定装置の説明］
［比較形態に係るカウンタの説明］
［本実施形態に係るカウンタの説明］
（カウンタの構成）
（カウンタの動作）
（カウンタの主な効果）
（カウンタの変形例）  
なお、図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
【００１２】
[本実施形態に係る光学式測定装置の説明]
図１は、本実施形態に係る光学式測定装置１を説明するブロック図である。装置１は、投光部３、受光部５及び制御部７を備える。投光部３と受光部５は走査領域Ｒを挟んで対向している。走査領域Ｒは、測定対象物Ｗを位置させる領域であり、外部雰囲気にある。制御部７は、図示しないケーブルにより投光部３及び受光部５と接続され、測定に必要な各種制御を実行する。
【００１３】
投光部３は、半導体レーザのような発光素子９と、素子９から出射されたビームＬＢ１を反射するミラー１１と、モータ１３により矢印方向に高速回転された状態でミラー１１により反射されたビームＬＢ１が照射されるポリゴンミラー１５と、ミラー１５で反射されたビームＬＢ１を平行ビームＬＢ２にするコリメータレンズ１７と、を備える。ポリゴンミラー１５の回転により、平行ビームＬＢ２は、走査領域Ｒを繰り返し走査するように照射される。
【００１４】
投光部３を構成するこれらの部品は、キャビネット１９に収容されている。キャビネット１９の一つの側面には、コリメータレンズ１７と対向するように、保護ガラス２１が嵌め込まれた窓が設けられている。平行ビームＬＢ２は、保護ガラス２１を透過して走査領域Ｒを照射する。投光部３は、さらに、ポリゴンミラー１５で反射されたビームＬＢ１の有効走査範囲外に配置され、一回分の走査の開始又は終了を検出するタイミング用フォトダイオード２３を備える。
【００１５】
受光部５は、走査領域Ｒを通過した平行ビームＬＢ２が入射する集光レンズ２５と、ここで集光されたビームＬＢ３を受光して走査信号ＳｃＳを出力する受光素子２７と、走査信号ＳｃＳを増幅するアンプ２９と、を備える。受光素子２７は、例えばフォトダイオードである。集光レンズ２５、受光素子２７、アンプ２９は、キャビネット３１に収容されている。キャビネット３１の一つの側面には、集光レンズ２５と対向するように、保護ガラス３３が嵌め込まれた窓が設けられている。走査領域Ｒを通過した平行ビームＬＢ２は、保護ガラス３３を透過して集光レンズ２５に入射する。
【００１６】
次に、制御部７について説明する。制御部７は、アンプ２９で増幅された走査信号ＳｃＳを整形して整形信号ＳｈＳを出力する整形回路３５（具体的には比較回路）を備える。言い換えれば、整形回路３５は、所定のしきい値を基準にして走査信号ＳｃＳを２値化して整形信号ＳｈＳを出力する。制御部７は、整形信号ＳｈＳのエッジを選択して、ゲート信号ＧＳを生成するゲート信号生成回路３７を備える。
【００１７】
制御部７は、クロック信号発振器３９及びカウンタ４１を備える。カウンタ４１には、ゲート信号ＧＳ及びクロック信号発振器３９で生成されたクロック信号（原クロック信号）ＣＫが入力する。制御部７は、また、クロック信号発振器３９からのクロック信号ＣＫが入力する分周回路４３を備え、分周回路４３からの出力はモータ１３の回転同期に利用される。
【００１８】
さらに、制御部７は、測定に必要な各種制御をするＣＰＵ４５と、測定に必要な各種データ等が記憶されるメモリ４７と、測定値等が表示される表示部４９と、測定に必要な各種設定を入力するための設定キー５１と、を備える。なお、投光部３のタイミング用フォトダイオード２３は、一回分の走査の開始又は終了を検出してタイミング信号ＴＳを出力する。信号ＴＳは、投光部３に設けられたアンプ５３で増幅されてから、ＣＰＵ４５及びゲート信号生成回路３７に入力する。
【００１９】
ＣＰＵ４５、メモリ４７、ゲート信号生成回路３７、カウンタ４１は、メインバス５５により互いに接続されている。また、表示部４９及び設定キー５１は、入出力インターフェース５７を介してメインバス５５に接続されている。
【００２０】
光学式測定装置１を用いて測定値（例えば測定対象物Ｗの直径）を得る動作について、図１及び図２を用いて説明する。図２は、この測定動作を説明するためのタイミングチャートである。まず、クロック信号ＣＫと同調してポリゴンミラー１５を高速回転させた状態で、発光素子９からビームＬＢ１を出射させる。ビームＬＢ１はポリゴンミラー１５で反射され、コリメータレンズ１７により平行ビームＬＢ２にされる。平行ビームＬＢ２により、測定対象物Ｗが位置する走査領域Ｒが繰り返し走査される。
【００２１】
走査領域Ｒを通過したビームは集光レンズ２５で集光されて、受光素子２７で受光される。これにより、受光素子２７から走査信号ＳｃＳが出力される。受光素子２７は測定対象物Ｗにより遮られるために、走査信号ＳｃＳはこれに対応した波形となる。ｓは、一回分の走査で出力される走査信号を示している。電圧の低い箇所Ｌは測定対象物Ｗの直径と対応している。
【００２２】
走査信号ＳｃＳはアンプ２９で増幅され、整形回路３５に入力すると、所定のしきい値（例えば５０％）で整形されて２値化信号である整形信号ＳｈＳが出力される。この信号ＳｈＳを基にしてゲート信号生成回路３７でゲート信号ＧＳを生成する。ゲート信号ＧＳとクロック信号ＣＫがカウンタ４１に入力する。これにより、ゲート信号ＧＳがアクティブの期間（この場合は「Ｈ」の期間）のクロック信号ＣＫが計数される。言い換えれば、受光素子２７が測定対象物Ｗで遮られてビームＬＢ３を受光できない期間のクロック信号ＣＫが計数される。この計数値を用いて測定値（ここでは測定対象物Ｗの直径）がＣＰＵ４５で演算される。走査領域Ｒは、繰り返し走査されるので、何回分かのデータを平均化した値が測定値として表示部４９に表示される。
【００２３】
［比較形態に係るカウンタの説明］
本実施形態の主な特徴はカウンタである。この理解のために、まず、比較形態のカウンタを先に説明し、その後に本実施形態のカウンタを説明する。
【００２４】
比較形態は、第１比較形態〜第３比較形態がある。図３は、第１比較形態に係るカウンタの回路図である。これは単相方式の一般的なカウンタであり、各段にフリップフロップを一つずつ有する１６段構成である。初段のフリップフロップＦＦ-Ｄ０の出力ＱからはビットデータＤ０、２段目のフリップフロップＦＦ-Ｄ１の出力ＱからはビットデータＤ１、・・・、１６段目のフリップフロップＦＦ-Ｄ１５の出力ＱからはビットデータＤ１５が出力される。これらのビットデータにより計数値を得る。出力ＱＢからは出力Ｑの反転信号が出力され、この信号が次の段のクロック入力に加えられる。
【００２５】
初段のフリップフロップＦＦ-Ｄ０のクロック入力にゲートＧＴからの出力信号が加えられる。ゲートＧＴには、クロック信号ＣＫとゲート信号ＧＳが入力される。図２に示すように、ゲート信号ＧＳが「Ｈ」の期間にクロック信号ＣＫがゲートＧＴを介して、初段のフリップフロップＦＦ-Ｄ０のクロック入力に加えられる。よって、この期間のクロック信号ＣＫがカウンタで計数されることになる。
【００２６】
図４は、図３のカウンタの動作を示すタイミングチャートであり、ビットデータはＤ０〜Ｄ２までを示している。Valueがカウンタの計数値となる。クロック信号ＣＫの周波数をｆ[Ｈｚ]とすると、第１比較形態のカウンタの計数速度はクロック信号ＣＫの周波数と同じｆ[Ｈｚ]である。
【００２７】
次に、第２比較形態のカウンタについて説明する。図５は、第２比較形態に係るカウンタの回路図である。これは、位相分割方式の一般的なカウンタである。図３に示す第１比較形態のカウンタを一つのフリップフロップ群とすると、図５のカウンタは、四つのフリップフロップ群ＧＲ１〜ＧＲ４を並べた構成を有する。
【００２８】
フリップフロップ群ＧＲ１のゲートＧＴ１にはクロック信号ＣＫ１が入力し、同ＧＲ２のゲートＧＴ２にはクロック信号ＣＫ１より１／４周期だけ位相が遅れたクロック信号ＣＫ２が入力し、同ＧＲ３のゲートＧＴ３にはクロック信号ＣＫ２より１／４周期だけ位相が遅れたクロック信号ＣＫ３が入力し、同ＧＲ４のゲートＧＴ４にはクロック信号ＣＫ３より１／４周期だけ位相が遅れたクロック信号ＣＫ４が入力する。クロック信号ＣＫ１〜ＣＫ４は、１／４周期だけ位相を遅らせる遅延回路ＤＬと二つのインバータＩＶにより、クロック信号ＣＫを基にして生成される。
【００２９】
図６は、図５のカウンタの動作を示すタイミングチャートであり、ビットデータは１Ｄ０〜１Ｄ２、２Ｄ０〜２Ｄ２、３Ｄ０〜３Ｄ２、４Ｄ０〜４Ｄ２までを示している。Value１はビットデータ１Ｄ０〜１Ｄ２を基にした計数値であり、Value２はビットデータ２Ｄ０〜２Ｄ２を基にした計数値であり、Value３はビットデータ３Ｄ０〜３Ｄ２を基にした計数値であり、Value４はビットデータ４Ｄ０〜４Ｄ２を基にした計数値である。Value１〜Value４の合計値Ａｄｄが、このカウンタの計数値である。
【００３０】
Value１〜Value４の計数速度は、クロック信号ＣＫの周波数ｆ[Ｈｚ]と同じであるが、合計値Ａｄｄで表されるカウンタの計数速度は、クロック信号ＣＫの周波数の４倍である４ｆ[Ｈｚ]となる。
【００３１】
したがって、第２比較形態によれば、図３に示す第１比較形態よりも、カウンタの計数速度を４倍にすることができる。また、原クロック信号より高い周波数の信号がカウンタに流れないので、カウンタの回路速度の上限が原クロック信号の周波数の場合であっても、計数を実行できる。原クロック信号とは、クロック信号発振器で生成されるクロック信号のことであり、ここではクロック信号ＣＫである。但し、第２比較形態のカウンタは、第１比較形態のカウンタよりも回路が４倍となり、回路規模が大きくなる。
【００３２】
第３比較形態のカウンタについて説明する。図７は、第３比較形態に係るカウンタの回路図である。クロック信号ＣＫは、クロック信号ＣＫと同じ位相のクロック信号ＣＫ１と、インバータＩＶを介することにより、クロック信号ＣＫと１／２周期だけ位相が遅れたクロック信号ＣＫ２と、に分けられる。クロック信号ＣＫ１は、信号Ａ１を出力するフリップフロップＦＦ-Ａ１のクロック入力に加えられる。これに対して、クロック信号ＣＫ２は、信号Ａ２を出力するフリップフロップＦＦ-Ａ２のクロック入力に加えられる。
【００３３】
信号Ａ１，Ａ２をＥｘ-ＯＲ回路で合成してビットデータＤ０を生成する。Ｅｘ-ＯＲ回路以降は、単相方式の一般的なカウンタと同じであり、各段にフリップフロップを一つずつ有する１５段構成のフリップフロップ群が配置されている。このため、図５に示す第２比較形態に比べて回路規模を小さくできる。
【００３４】
図８は、図７のカウンタの動作を示すタイミングチャートであり、ビットデータはＤ０〜Ｄ２までを示している。Valueがカウンタの計数値となる。クロック信号ＣＫの周波数をｆ[Ｈｚ]とすると、第３比較形態のカウンタの計数速度は、クロック信号ＣＫの周波数の２倍である２ｆ[Ｈｚ]となる。したがって、第３比較形態では、図３に示す第１比較形態に比べてカウンタの計数速度が２倍になる。
【００３５】
また、第３比較形態のカウンタに流れる信号のうち、最大の周波数を有する信号はビットデータＤ０、クロック信号ＣＫ１，ＣＫ２である。したがって、第２比較形態と同様に、原クロック信号より高い周波数の信号がカウンタに流れない。このため、カウンタの回路速度の上限が原クロック信号の周波数の場合であっても、計数を実行できる。
【００３６】
しかし、第３比較形態のカウンタにおいて、計数速度をさらに向上させようとすると、原クロック信号の周波数を大きく上回る周波数のパルス信号がカウンタに流れることになる。したがって、原クロック信号の周波数をカウンタの回路速度の上限とする場合、計数ができなくなる。
【００３７】
［本実施形態に係るカウンタの説明］
（カウンタの構成）
図９は、本実施形態に係るカウンタ４１の回路図である。カウンタ４１は、下位ビットデータＤ０〜Ｄ２を生成する下位ビットデータ生成部６１と、中位ビットデータＤ３を生成する中位ビットデータ生成部６３と、上位ビットデータＤ４〜Ｄ１５を生成する上位ビットデータ生成部６５と、を備える。
【００３８】
下位ビットデータ生成部６１は、図５に示す第２比較形態と同様に、遅延回路ＤＬ、二つのインバータＩＶ、四つのゲートＧＴ１〜ＧＴ４、初段の四つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４及び２段目の四つのフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４を備える。第２比較形態と同様にしてクロック信号ＣＫからクロック信号ＣＫ１〜ＣＫ４を生成してゲートＧＴ１〜ＧＴ４を介して初段のフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４のクロック入力に加えている。
【００３９】
下位ビットデータ生成部６１のここまでの構成を詳細に説明すると、ゲートＧＴ１〜ＧＴ４には、ゲート信号ＧＳが入力する。ゲートＧＴ１には、クロック信号ＣＫがクロック信号ＣＫ１としてそのまま入力する。ゲートＧＴ２には、１／４周期だけ位相を遅らせる遅延回路ＤＬにクロック信号ＣＫを流すことにより生成されたクロック信号ＣＫ２が入力する。したがって、クロック信号ＣＫ２は、クロック信号ＣＫ１よりも１／４周期だけ位相が遅れている。
【００４０】
ゲートＧＴ３には、クロック信号ＣＫをインバータＩＶに流すことにより生成されたクロック信号ＣＫ３が入力する。クロック信号ＣＫ３は、クロック信号ＣＫ１よりも１／２周期だけ位相が遅れている。このため、クロック信号ＣＫ３は、クロック信号ＣＫ２よりも１／４周期だけ位相が遅れていることになる。ゲートＧＴ４には、クロック信号ＣＫを遅延回路ＤＬ及びインバータＩＶに流すことにより生成されたクロック信号ＣＫ４が入力する。クロック信号ＣＫ４は、クロック信号ＣＫ２よりも１／２周期だけ位相が遅れている。よって、クロック信号ＣＫ４は、クロック信号ＣＫ３よりも１／４周期だけ位相が遅れていることになる。
【００４１】
クロック信号ＣＫ１はフリップフロップＦＦ-Ａ１のクロック入力に加えられ、クロック信号ＣＫ２は同ＦＦ-Ａ２のクロック入力に加えられ、クロック信号ＣＫ３は同ＦＦ-Ａ３のクロック入力に加えられ、クロック信号ＣＫ４は同ＦＦ-Ａ４のクロック入力に加えられる。したがって、初段の四つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４には、互いに異なる位相のクロック信号ＣＫ１〜ＣＫ４がクロック入力に加えられる。
【００４２】
フリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４の出力Ｑからは、それぞれ、信号Ａ１〜Ａ４が出力される。これらの信号は、後で説明する加算回路ＡＤＤに入力する。一方、フリップフロップＦＦ-Ａ１の出力ＱＢは同ＦＦ-Ｂ１のクロック入力に加えられ、同ＦＦ-Ａ２の出力ＱＢは同ＦＦ-Ｂ２のクロック入力に加えられ、同ＦＦ-Ａ３の出力ＱＢは同ＦＦ-Ｂ３のクロック入力に加えられ、同ＦＦ-Ａ４の出力ＱＢは同ＦＦ-Ｂ４のクロック入力に加えられる。したがって、２段目の四つフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４は、初段の四つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４に対応して設けられ、対応する初段のフリップフロップから出力される信号がクロック入力に加えられる。
【００４３】
フリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４の出力Ｑからは、それぞれ、信号Ｂ１〜Ｂ４が出力される。信号Ｂ１〜Ｂ４は、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲに入力する。これらから出力された信号は、排他論理和演算回路Ｅｘ-ＯＲに入力する。
【００４４】
フリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４の出力Ｑからの信号Ａ１〜Ａ４は、加算回路ＡＤＤに入力する。加算回路ＡＤＤは、初段の四つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４の中でアクティブ状態のフリップフロップを合計する。加算回路ＡＤＤからは０〜４までの値を得ることができ、これらは３ビットで表すことができるので、加算回路ＡＤＤからは３ビットの信号が出力される。これらの信号は、セレクタ回路ＳＥＬ及び減算回路ＳＵＢに入力する。
【００４５】
減算回路ＳＵＢでは、クロック信号の合計×２から加算回路ＡＤＤで得られた値を引く演算が実行される。本実施形態では、クロック信号ＣＫ１〜ＣＫ４を用いるので、クロック信号の合計は４である。したがって、クロック信号の合計×２は、８である。減算回路ＳＵＢでは、４から８までの値が得られるが、後で本実施形態に係るカウンタ４１の動作で説明するように、８が０として出力されても問題ない。したがって、減算回路ＳＵＢから出力される値は、４〜７，０なので、３ビットで表すことができる。よって、減算回路ＳＵＢからは、３ビットの信号が出力される。これらの信号はセレクタ回路ＳＥＬに入力する。
【００４６】
セレクタ回路ＳＥＬは、排他論理和演算回路Ｅｘ−ＯＲからの出力に応じて、加算回路ＡＤＤ又は減算回路ＳＵＢから出力される値を選択して、下位ビットデータＤ０〜Ｄ２として出力する。以上が下位ビットデータ生成部６１の構成である。
【００４７】
中位ビットデータ生成部６３は、出力Ｑから中位ビットデータＤ３を出力するフリップフロップＦＦ-Ｄ３により構成される。このフリップフロップは、ＲＳフリップフロップであり、論理積演算回路ＡＮＤの出力がセット入力Ｓに加えられ、論理和演算回路ＯＲの出力がリセット入力Ｒに加えられる。セット入力Ｓはアクティブハイであり、リセット入力Ｒはアクティブロウである。中位ビットデータＤ３は、後で本実施形態に係るカウンタ４１の動作で説明するように、下位ビットデータＤ０〜Ｄ２から得られた値がゼロになる毎に反転する信号である。
【００４８】
上位ビットデータ生成部６５は、各段にフリップフロップを一つずつ有する１２段構成である。１段目のフリップフロップＦＦ-Ｄ４のクロック入力には、中位ビットデータ生成部６３のフリップフロップＦＦ-Ｄ３の出力ＱＢが加えられる。これにより、フリップフロップＦＦ-Ｄ４の出力ＱからビットデータＤ４が出力される。２段目以降は、前の段の出力ＱＢがクロック入力に加えられ、フリップフロップＦＦ-Ｄ５、・・・、フリップフロップＦＦ-Ｄ１５の出力Ｑからそれぞれ、ビットデータＤ５、・・・、ビットデータＤ１５が出力される。
【００４９】
（カウンタの動作）
本実施形態のカウンタ４１の動作を説明する。図１０及び図１１は、図９のカウンタ４１の動作を示すタイミングチャートである。図９及び図１０を参照して、クロック信号ＣＫを基にして、１／４ずつ位相が遅れたクロック信号ＣＫ１〜ＣＫ４が生成される。クロック信号ＣＫ１〜ＣＫ４がクロック入力に加えられる初段のフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４からは、信号Ａ１〜Ａ４が出力される。２段目のフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４からは、信号Ｂ１〜Ｂ４が出力される。
【００５０】
信号Ｂ１〜Ｂ４は、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲでそれぞれ合成され、これら合成された信号は、排他論理和演算回路Ｅｘ−ＯＲで合成される。
【００５１】
図９及び図１１を参照して、加算回路ＡＤＤは、信号Ａ１〜Ａ４を基にして、初段の四つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４の中でアクティブ状態のフリップフロップを合計する。この値は、３ビットのデータＤａ０，Ｄａ１，Ｄａ２で出力される。一方、減算回路ＳＵＢでは、８から上記合計を引く演算をして、３ビットのデータＤｓ０，Ｄｓ１，Ｄｓ２が出力される。
【００５２】
セレクタ回路ＳＥＬからの出力は、データＤａ０，Ｄａ１，Ｄａ２又はデータＤｓ０，Ｄｓ１，Ｄｓ２である。これらのうちいずれが出力されるかは、排他論理和演算回路Ｅｘ-ＯＲの出力に基づく。すなわち、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲの両方がアクティブ状態又はノンアクティブ状態の場合、排他論理和演算回路Ｅｘ-ＯＲからＬの信号が出力される。これに対して、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲの一方がアクティブ状態の場合、Ｈの信号が出力される。したがって、排他論理和演算回路Ｅｘ-ＯＲからは、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲの両方がアクティブ状態又はノンアクティブ状態の場合に対応する２値化データの一方とそれ以外の場合に対応する２値化データの他方を得ることができる。
【００５３】
セレクタ回路ＳＥＬは、排他論理和演算回路Ｅｘ-ＯＲの出力がＬの場合にデータＤａ０〜Ｄａ２を下位ビットデータＤ０〜Ｄ２として出力し、Ｈの場合にデータＤｓ０〜Ｄｓ２を下位ビットデータＤ０〜Ｄ２として出力する。したがって、排他論理和演算回路Ｅｘ-ＯＲの出力が２値化データの一方の場合に加算回路ＡＤＤで得られた値を選択し、２値化データの他方の場合に減算回路ＳＵＢで得られた値を選択することにより、セレクタ回路ＳＥＬは下位ビットデータＤ０〜Ｄ２を出力する。
【００５４】
以上のように、下位ビットデータ生成部６１からは、０〜７までの値が繰り返し出力される。なお、減算回路ＳＵＢにおいて、８から０を引いた値が０として出力されているが、問題は生じない。減算回路ＳＵＢから得られる値のうち、５〜７が下位ビットデータＤ０〜Ｄ２として利用されるからである。
【００５５】
中位ビットデータＤ３は、論理積演算回路ＡＮＤから出力された信号がＨになるとＨとなり、論理和演算回路ＯＲから出力された信号がＬになるとＬになる。したがって、下位ビットデータＤ０〜Ｄ２から得られた値がゼロになる毎に反転する信号が中位ビットデータＤ３として出力されていることになる。中位ビットデータＤ３が入力する上位ビットデータ生成部６５では、上位ビットデータＤ４〜Ｄ１５が生成される。図１１では、上位ビットデータＤ４のみを示している。
【００５６】
（カウンタの主な効果）
以上説明した本実施形態のカウンタ４１によれば、クロック信号ＣＫの周波数をｆ[Ｈｚ]とすると、カウンタ４１の計数速度は、クロック信号ＣＫの周波数の４倍である４ｆ[Ｈｚ]であることが分かる。これは図５及び図６に示す第２比較形態のカウンタと同じである。このように、本実施形態のカウンタ４１によれば、下位ビットデータＤ０〜Ｄ２を位相分割方式により生成しているので計数の高速化を図れる。
【００５７】
さらに、本実施形態のカウンタ４１は、下位ビットデータＤ０〜Ｄ２から得られた値がゼロになる毎に反転する中位ビットデータＤ３を、上位ビットデータ生成部６５の初段のフリップフロップＦＦ-Ｄ４のクロック入力に加えている。このため、上位ビットデータ生成部６５は、各段に一つずつフリップフロップを有するだけで上位ビットデータＤ４〜Ｄ１５を生成できる。よって、カウンタ４１の回路規模を、第２比較形態のカウンタに比べて小さくできる。
【００５８】
ここで、下位ビットデータ生成部６１のフリップフロップを２段にした理由を説明する。図１２は、下位ビットデータ生成部６１のフリップフロップを１段にした場合、つまり、下位ビットデータ生成部６１からフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４をなくした場合のタイミングチャートである。論理積演算回路ＡＮＤから出力されたＨ信号、論理和演算回路ＯＲの出力されたＬ信号及び排他論理和演算回路Ｅｘ-ＯＲの出力されたＬ信号のパルス幅は、原クロック信号（この場合はクロック信号ＣＫ）の周期の１／４であり、かなり小さい。したがって、カウンタの回路速度の上限が原クロック信号の周波数の場合、カウンタが動作しないおそれがある。
【００５９】
これに対して、本実施形態のカウンタ４１によれば、図１１に示すように、論理積演算回路ＡＮＤ、論理和演算回路ＯＲ及び排他論理和演算回路Ｅｘ-ＯＲの出力のうち、一番パルス幅が小さいのは、排他論理和演算回路Ｅｘ-ＯＲから出力された信号Ｈである。このパルス幅は、原クロック信号であるクロック信号ＣＫの周期の３／４であり、ほぼ同じである。したがって、カウンタ４１の回路速度の上限が、原クロック信号の周波数の場合でもカウンタ４１を十分動作させることができる。
【００６０】
なお、データＤａ０，Ｄｓ０，Ｄ０のパルス幅は極端に短いので、クロック信号ＣＫが入力して計数動作をしている最中、データＤａ０，Ｄｓ０，Ｄ０に関連する回路は正しく動作しない。しかし、図１の光学式測定装置１では、計数動作が止まってから計数値の読み取りがされるので、パルス幅が極端に短くても問題とならない。なぜならば、計数を終了した計数動作停止の状態では、終了時点の瞬時の信号状態で信号Ａ１〜Ａ４が保持されているので、計数動作停止の状態ではデータＤａ０，Ｄｓ０，Ｄ０に関連する回路が正しく動作できるからである。
【００６１】
なお、図１０及び図１２から分かるように、下位ビットデータ生成部６１のフリップフロップを３段にした場合、論理積演算回路ＡＮＤ、論理和演算回路ＯＲ及び排他論理和演算回路Ｅｘ-ＯＲのパルス幅が大きくなり、カウンタの計数速度が小さくなる。以上の理由で、本実施形態のカウンタ４１を構成する下位ビットデータ生成部６１のフリップフロップを２段にしている。
【００６２】
本実施形態のカウンタ４１によれば、クロック信号ＣＫ１〜ＣＫ４に対応させて、初段のフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４及び２段目のフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４を設けている。このため、０〜７までの計数はクロック信号ＣＫ１〜ＣＫ４の順番が問題とならない。よって、クロック信号ＣＫ１〜ＣＫ４の位相が乱丁しても、論理積演算回路ＡＮＤ、論理和演算回路ＯＲ及び排他論理和演算回路Ｅｘ-ＯＲから出力された信号や中位ビッドデータＤ３が消滅しない範囲であれば、安定した計数を実行できる。
【００６３】
また、本実施形態のカウンタ４１では、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲから出力された信号を基にして、中位ビットデータＤ３を生成している。このため、中位ビットデータ生成部６３のフリップフロップＦＦ-Ｄ３に入力する信号を生成する回路を新たに設ける必要がない。
【００６４】
（カウンタの変形例）
図９に示す本実施形態のカウンタ４１は、全てワイヤードロジックで構成されている。加算回路ＡＤＤ、減算回路ＳＵＢ、セレクタ回路ＳＥＬ及び排他論理和演算回路Ｅｘ-ＯＲから出力された信号は、中位及び上位ビットデータ生成部６３，６５に入力しないので、処理が多少遅れても計数に支障を生じない。よって、これらの機能は、図１に示すＣＰＵ４５及びメモリ４７により実現することもできる（プログラムドロジック）。ワイヤードロジック及びプログラムドロジックを含む意味で、加算部、減算部、セレクタ部及び排他論理和演算部と表現することができる。
【００６５】
本実施形態のカウンタ４１において、初段のフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ４及び２段目のフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ４の数は、それぞれ４個であるが、本発明はこれに限定されず、８個、１６個、・・・、つまり、２ｎ個（ｎは２以上の整数）でもよい。図１３は、初段及び２段目のフリップフロップの数がそれぞれ８個の場合における本実施形態のカウンタ４１の回路図である。このカウンタ４１を図９のカウンタ４１との相違を中心にして説明する。
【００６６】
カウンタ４１は、三つの遅延回路ＤＬと、四つのインバータＩＶと、８個のゲートＧＴ１〜ＧＴ８と、初段の８個のフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ８と、２段目の８個のフリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ８と、を備える。遅延回路ＤＬは、１／８周期だけ位相を遅らせる回路であり、三つ直列接続されている。
【００６７】
クロック信号ＣＫを基にして、１／８周期ずつ位相が遅れたクロック信号ＣＫ１〜ＣＫ８が生成される。詳細に説明すると、クロック信号ＣＫ１は、クロック信号ＣＫが遅延回路ＤＬを経由せずかつインバータＩＶを経由しないで生成される。クロック信号ＣＫ２は、クロック信号ＣＫが遅延回路ＤＬを一つ経由しかつインバータＩＶを経由せずに生成される。クロック信号ＣＫ３は、クロック信号ＣＫが遅延回路ＤＬを二つ経由しかつインバータＩＶを経由せずに生成される。クロック信号ＣＫ４は、クロック信号ＣＫが遅延回路ＤＬを三つ経由しかつインバータＩＶを経由せずに生成される。
【００６８】
クロック信号ＣＫ５は、クロック信号ＣＫが遅延回路ＤＬを経由せずかつインバータＩＶを経由して生成される。クロック信号ＣＫ６は、クロック信号ＣＫが遅延回路ＤＬを一つ経由しかつインバータＩＶを経由して生成される。クロック信号ＣＫ７は、クロック信号ＣＫが遅延回路ＤＬを二つ経由しかつインバータＩＶを経由して生成される。クロック信号ＣＫ８は、クロック信号ＣＫが遅延回路ＤＬを三つ経由しかつインバータＩＶを経由して生成される。
【００６９】
フリップフロップＦＦ-Ｂ１〜ＦＦ-Ｂ８の出力Ｑからの八つの信号Ｂ１〜Ｂ８は、論理積演算回路ＡＮＤ及び論理和演算回路ＯＲに入力する。一方、フリップフロップＦＦ-Ａ１〜ＦＦ-Ａ８の出力Ｑからの八つの信号Ａ１〜Ａ８は、加算回路ＡＤＤに入力する。加算回路ＡＤＤは、初段の八つのフリップフロップＦＦ-Ａ１〜ＦＦ-Ａ８の中でアクティブ状態のフリップフロップを合計する。この値は最大で８なので、４ビットで表すことができる。減算回路ＳＵＢでは１６から加算回路ＡＤＤで得られた値の減算が実行される。したがって、加算回路ＡＤＤからはデータＤａ０，Ｄａ１，Ｄａ２，Ｄａ３が出力され、減算回路ＳＵＢからはデータＤｓ０，Ｄｓ１，Ｄｓ２，Ｄｓ３が出力される。よって、下位ビットデータ生成部６１からは、セレクタ回路ＳＥＬを介して、下位ビットデータＤ０，Ｄ１，Ｄ２，Ｄ３が出力される。
【００７０】
一方、中位ビットデータ生成部６３からは中位ビットデータＤ４、上位ビットデータ生成部６５からは上位ビットデータＤ５〜Ｄ１４が生成される。図１３に示すカウンタ４１によれば、クロック信号ＣＫの周波数をｆ[Ｈｚ]とすると、カウンタ４１の計数速度は、クロック信号ＣＫの周波数の８倍である８ｆ[Ｈｚ]となる。
【００７１】
本実施形態は、本発明に係るカウンタを図１に示す光学式測定装置１に適用した場合である。しかしながら、本発明に係るカウンタは、他の装置（例えば、パルス幅測定器、タイムインターバル測定器及びこれらの測定を利用する距離測定器）に適用することもできる。しかし、本発明に係るカウンタには、次の二つの制限がある。
【００７２】
一つ目を説明する。本発明のカウンタは、位相差を利用して論理処理をしているので、計数を一旦停止すると停止中の位相転暦が不明となり、計数を再開始すると、計数に誤りが生じる。このため、計数を停止した場合、カウンタを一度クリアにしてから計数を開始する必要がある。よって、一旦計数を一時停止して再び開始する動作（ラップ計数動作）に対応できない。したがって、本発明のカウンタでラップ計数をする場合、ＣＰＵと組み合わせる必要がある。
【００７３】
二つ目を説明する。本発明のカウンタは、クロック信号の周波数の倍速度で計数されるので、その速度に計数の読み取り回路が対応できない可能性がある。このため、本発明のカウンタは、計数動作中に計数値を読み取ることができない場合がある。
【００７４】
図１の光学式測定装置１では、ラップ計数をせず、また計数動作が止まってから計数値の読み取りがなされるので、上記二つの制限は問題とならない。
【図面の簡単な説明】
【００７５】
【図１】本実施形態に係る光学式測定装置を説明するブロック図である。
【図２】本実施形態に係る光学式測定装置を用いて測定対象物を測定する動作を説明するためのタイミングチャートである。
【図３】第１比較形態に係るカウンタの回路図である。
【図４】第１比較形態に係るカウンタの動作を示すタイミングチャートである。
【図５】第２比較形態に係るカウンタの回路図である。
【図６】第２比較形態に係るカウンタの動作を示すタイミングチャートである。
【図７】第３比較形態に係るカウンタの回路図である。
【図８】第３比較形態に係るカウンタの動作を示すタイミングチャートである。
【図９】本実施形態に係るカウンタの回路図である。
【図１０】本実施形態に係るカウンタの動作を示すタイミングチャートその１である。
【図１１】同その２である。
【図１２】下位ビットデータ生成部のフリップフロップを１段にした場合のタイミングチャートである。
【図１３】初段及び２段目のフリップフロップの数がそれぞれ８個の場合における本実施形態のカウンタの回路図である。
【符号の説明】
【００７６】
１・・・光学式測定装置、３・・・投光部、５・・・受光部、７・・・制御部、９・・・発光素子、１１・・・ミラー、１３・・・モータ、１５・・・ポリゴンミラー、１７・・・コリメータレンズ、１９・・・キャビネット、２１・・・保護ガラス、２３・・・タイミング用フォトダイオード、２５・・・集光レンズ、２７・・・受光素子、２９・・・アンプ、３１・・・キャビネット、３３・・・保護ガラス、３５・・・整形回路、３７・・・ゲート信号生成回路、３９・・・クロック信号発振器、４１・・・カウンタ、４３・・・分周回路、４５・・・ＣＰＵ、４７・・・メモリ、４９・・・表示部、５１・・・設定キー、５３・・・アンプ、５５・・・メインバス、５７・・・入出力インターフェース、６１・・・下位ビットデータ生成部、６３・・・中位ビットデータ生成部、６５・・・上位ビットデータ生成部、Ｒ・・・走査領域、Ｗ・・・測定対象物、ＤＬ・・・遅延回路、ＩＶ・・・インバータ、ＧＴ・・・ゲート、ＦＦ・・・フリップフロップ、ＡＮＤ・・・論理積演算回路、ＯＲ・・・論理和演算回路、Ｅｘ-ＯＲ・・・排他論理和演算回路、ＡＤＤ・・・加算回路、ＳＵＢ・・・減算回路、ＳＥＬ・・・セレクタ回路
【図１】
2006203390.tif 000003
【図２】
2006203390.tif 000004
【図３】
2006203390.tif 000005
【図４】
2006203390.tif 000006
【図５】
2006203390.tif 000007
【図６】
2006203390.tif 000008
【図７】
2006203390.tif 000009
【図８】
2006203390.tif 000010
【図９】
2006203390.tif 000011
【図１０】
2006203390.tif 000012
【図１１】
2006203390.tif 000013
【図１２】
2006203390.tif 000014
【図１３】
2006203390.tif 000015