(57)【要約】【課題】簡単な構成でクロックの位相制御を可能にし、かつ、所望でない同期信号には画素クロックを同期させない画素クロック生成装置を提供する。【解決手段】画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段及び前記高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて位相制御された画素クロックを生成し、該画素クロックを水平同期信号に同期させる画素クロック生成手段有し、前記画素クロック生成手段は、前記水平同期信号を観測し、その結果によっては前記画素クロックを前記水平同期信号に同期させないようにする制御手段を備える。【選択図】図２
2006259404.tif 000002
【特許請求の範囲】
【請求項１】
画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて位相制御された画素クロックを生成し、該画素クロックを水平同期信号に同期させる画素クロック生成手段と、
を有する画素クロック生成装置において、
前記画素クロック生成手段は、前記水平同期信号を観測し、その結果によっては前記画素クロックを前記水平同期信号に同期させないようにする制御手段を有することを特徴とする画素クロック生成装置。
【請求項２】
請求項１記載の画素クロック生成装置において、
前記制御手段は、前記水平同期信号の長さが、設定値より短い場合に、前記画素クロックを前記水平同期信号に同期させないようにすることを特徴とする画素クロック生成装置。
【請求項３】
請求項１記載の画素クロック生成装置において、
前記制御手段は、前記水平同期信号の間隔が、設定値より短い場合に、前記画素クロックを前記水平同期信号に同期させないようにすることを特徴とする画素クロック生成装置。
【請求項４】
請求項１記載の画素クロック生成装置において、
前記制御手段は、前記水平同期信号が、設定した期間内に入力された場合に、前記画素クロックを前記水平同期信号に同期させないようにすることを特徴とする画素クロック生成装置。
【請求項５】
請求項１記載の画素クロック生成装置において、
前記制御手段は、前記水平同期信号が、設定した期間外に入力された場合に、前記画素クロックを前記水平同期信号に同期させないようにすることを特徴とする画素クロック生成装置。
【請求項６】
請求項２乃至５のいずれか１項に記載の画素クロック生成装置において、
前記設定した値は変更可能であることを特徴とする画素クロック装置。
【請求項７】
光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させる光走査装置において、
請求項１乃至６のいずれか１項に記載の画素クロック生成装置を有することを特徴とする光走査装置。
【請求項８】
請求項７記載の光走査装置を露光手段として用い画像形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタやデジタル複写機、その他、画像形成装置で一般に使用されている画素クロック（画像クロック）の生成及び位相制御技術に関する。
【背景技術】
【０００２】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図１３示す。図１３において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、フォトディテクタ１００５で１ライン毎に走査光を検出し、位相同期回路１００９において、クロック生成回路１００８のクロックとフォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画素クロック（画像クロック）を生成して画像処理ユニット１００６へ供給する。画像処理ユニット１００６は、位相同期回路１００９から与えられる画素クロックを基準に画像データを生成し、画素クロックとともにレーザ駆動回路１００７へ出力する。レーザ駆動回路１００７は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。
【０００４】
さらに、マルチビーム光学系の場合、各発光源の半導体レーザの発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が一般的であった（例えば、特許文献１、特許文献２参照）。
【０００６】
【特許文献１】特開平１１−１６７０８１号公報
【特許文献２】特開平２００１−２２８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これら画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。また、フォトディテクタの出力信号に基づいて、画素クロックを同期させているが、このフォトディテクタの出力信号に雑音が入ってしまった場合に、その雑音に画素クロックが同期してしまい、画像に乱れを生じてしまうという問題がある。
【０００８】
本発明の目的は、簡単な構成で画素クロックの位相制御を可能にし、且つ、所望でない同期信号には画素クロックを同期させないようにする画素クロック生成装置及びそれを備えた光走査装置さらには画像形成装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の画素クロック生成装置は、画素クロックの高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて位相制御された画素クロックを生成し、該画素クロックを水平同期信号に同期させる画素クロック生成手段を有し、該画素クロック生成手段は、前記水平同期信号の入力状態、入力タイミングによっては前記画素クロックを前記水平同期信号に同期させないようにする制御手段を備えることを基本とする。
【発明の効果】
【００１０】
本発明によれば、比較的簡単な構成で画素クロックの位相を制御することができ、また、水平同期信号にノイズが載っても画像に影響を与えることがない。また、比較的簡単な構成となっているので省電力を図ることができる。更に容易にＡＳＩＣ（特定用途ＩＣ）化することができ省資源を図ることができる。そして、このような画素クロック生成ユニットを搭載することで、高精度で省電力、省資源の光走査装置さらには画像形成装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
図１に本発明による画素クロック生成装置を使用した画像形成装置の一実施形態の全体構成を示す。画像形成装置は、レーザ駆動部２５で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ１１を有している。図１では、半導体レーザ１１をシングルビーム構成としたが、マルチビーム構成とすることも可能である。半導体レーザ１１から出力されたレーザ光は、コリメータレンズ１２及びシリンダレンズ１３を介することで整形され、その後、ポリゴンミラー１４に入射することで、周期性をもって感光体１８上を走査するように反射される。ポリゴミラー１４で反射されたレーザ光は、感光体１８に照射される前にｆθレンズ１５及びミラー１６及びトロイダルレンズ１７を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が感光体１８に照射され、光スポットを形成する。これにより感光体１８上には、半導体レーザ１１の出力に応じた画像（静電潜像）が形成される。
【００１２】
ミラー１６の両端には、それぞれフォトディテクタ１９，２０が設けられており、走査の開始タイミングと終了タイミングとが検出されるように構成されている。即ち、ポリゴンミラー１４により所定方向へ反射されたレーザ光は、毎ラインごと、感光体１８を１ライン走査する前に開始側のフォトディテクタ１９に入射され、走査後にフォトディテクタ２０に入射される。これらフォトディテクタ１９，２０は、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部２１に入力する。このようにしてドット位置ずれ検出・制御部２１には、１ライン毎の走査開始のタイミング信号と走査終了のタイミング信号とが入力される。また、フォトディテクタ１９から出力される走査開始のタイミング信号である第１水平同期信号は、ライン同期信号として画素クロック生成部２２にも入力される。
【００１３】
ドット位置ずれ検出・制御部２１では、フォトディテクタ１９と２０とから入力される２つの電気信号（第１／第２水平同期信号）の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。ドット位置ずれ検出・制御部２６は、求めたずれ量を補正するための位相データを生成する。この生成された位相データは画素クロック生成部２２に入力される。
ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。
【００１４】
画素クロック生成部２２では、フォトディテクタ１９から出力される第１の水平同期信号（ライン同期信号）に位相同期させ、また、入力された位相データに基づいて半導体レーザ１１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。この生成された画素クロック（ＰＣＬＫ）は画像処理部２３及びレーザ駆動データ生成部２４に与えられる。本発明の画素クロック生成装置は、この画素クロック生成部２２として使用されるもので、その具体的構成及び動作については図２以降で詳述する。
【００１５】
画像処理部２３は、画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部２４に入力する。レーザ駆動データ生成部２４は、入力された画像データから画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部２５に入力する。レーザ駆動部２５は、レーザ駆動データ（変調データ）に従って半導体レーザ１１を駆動する。これにより、感光体１８には、走査幅揺らぎの解消された画像が形成される。
【００１６】
次に、図１に示したような画像形成装置における画素クロック生成部として使用される本発明の画素クロック生成装置の詳細について、図面を用いて説明する。
【００１７】
図２は、本発明の一実施例による画素クロック生成装置の構成を示すブロック図である。図２において、本画素クロック生成装置１００は高周波クロック生成回路１１０、遷移検出回路１２０、制御信号生成回路１３０、画素クロック制御回路１４０、位相同期制御回路１５０及び開始信号生成回路１６０からなる。ここで、高周波クロック生成回路１１０以外の各回路１２０〜１６０をまとめて画素クロック生成手段と称す。
【００１８】
高周波クロック生成回路１１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路１２０は、入力される画素クロック、位相同期信号、開始信号の遷移を検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号として出力する。制御信号生成回路１３０は、遷移検出回路１２の出力信号（検出信号）と外部から与えられる画素クロックの位相シフト量を指示する位相データに基づき、制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４０は、制御信号ａ、制御信号ｂに基づき、出力信号である画素クロックＰＣＬＫの遷移を行う。例えば、制御信号ａが“Ｈ”のときに画素クロックＰＣＬＫを“Ｌ”に遷移させ、制御信号ｂが“Ｈ”のときに画素クロックＰＣＬＫを“Ｈ”に遷移さる。位相同期制御回路１５０は、入力される水平同期信号（ライン同期信号）を監視し、ある条件に一致した場合には位相同期信号を出力する。開始信号生成回路１６０は、外部からリセットが解除されたときに開始信号を出力する。
【００１９】
ここで、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例では、位相データは３ビットで構成されるとする。位相シフト量と位相データの対応を図７に示す。
【００２０】
図３に図２の制御信号生成回路１３０の構成例を示す。本実施例では、制御信号生成回路１３０は１０段のシフトレジスタ１３２とマルチプレクサ１３４で構成されている。シフトレジスタ１３２は高周波クロックＶＣＬＫでシフト動作し、入力される検出信号をシフトさせていく。そして、出力Ｓ２を制御信号ａとして出力する。その後、シフト動作を続けて、出力Ｓ３〜Ｓ９をマルチプレクサ１３４の入力とする。マルチプレクサ１３４のｓｅｌｅｃｔには位相データが与えられており、マルチプレクサ１３４は、該位相データの値に従ってＳ９〜Ｓ３すなわちＤ０〜Ｄ６のいずれかを選択し、制御信号ｂとして出力する。本実施例では、位相データと、制御信号ｂとして出力される信号Ｄ０〜Ｄ６の対応は図４の通りとする。
【００２１】
以下、図２の画素クロック生成装置１００の動作について詳述する。  
初めに、図５により、リセットが解除され、画素クロックＰＣＬＫが出力されるまでの様子について説明する。図５では、画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周に相当するクロックとしている。また、リセット時、画素クロックＰＣＬＫは“Ｈ”とし、位相データは「０００」としている。
【００２２】
まず、リセット信号が“Ｌ”から“Ｈ”になることによりリセットを解除し（図５の（ａ））、開始信号生成回路１６０により、開始信号が出力される（図５の（ｂ））。遷移検出回路１２０では、この開始信号の立上がりを検出して、検出信号を出力する（図５の（ｂ））。この検出信号は、図３に示した制御信号生成回路１３０のシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタ（各段）の出力の様子が図５のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、図５の（ｃ）のタイミングで制御信号ａが“Ｈ”となり、図５の（ｄ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。そして位相データが「０００」であることから、図３に示した制御信号生成回路１３０のマルチプレクサ１３４により、制御信号ｂにはＳ６の信号が出力される。このため、図５の（ｅ）のタイミングで制御信号ｂが“Ｈ”となり、図５の（ｆ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。この画素クロックＰＣＬＫは遷移検出回路１２０に入力されており、遷移検出回路１２０では、この画素クロックＰＣＬＫの立上がり（図５の（ｆ））を検出し、再び、図５に示すような検出信号を出力する（図５の（ｆ））。そして、再び同様に制御信号生成回路１３０のシフトレジスタ１３２でシフトされ、制御信号ａ、制御信号ｂを出力し（図５の（ｇ）、（ｉ））、画素クロック制御回路１４０にて、制御信号ａ、制御信号ｂに従って画素クロックＰＣＬＫを遷移させる（図５の（ｈ）、（ｊ））。このようにして、位相シフト量０の通常の画素クロックを生成することができる。
【００２３】
次に、図６により、位相データに従って位相シフトした画素クロックＰＣＬＫが生成される様子について説明する。
【００２４】
図６では、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成する様子（位相シフト量０）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を進めた画素クロックＰＣＬＫを生成する様子（位相シフト量−１）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫを生成する様子（位相シフト量＋１）を示している。位相シフト量と位相データの対応は図７の通りとする。位相シフト量「０」における画素クロックＰＣＬＫの生成については図５で説明した通りであるので省略する。
【００２５】
ここでは、まず、位相シフト量「−１」における画素クロックＰＣＬＫの生成の様子について説明する。位相シフト量「−１」の画素クロックＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「１０１」を与える（図６の（ａ））。そして、図６の（ａ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し、検出信号を生成する（図６の（ａ））。この検出信号は、図３に示した制御信号生成回路１３０のシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタの出力の様子が図６のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、図６の（ｂ）のタイミングで制御信号ａが“Ｈ”となり、図６の（ｃ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。そして、位相データが「１０１」であることから、図３に示した制御信号生成回路１３０のマルチプレクサ１３４により、制御信号ｂにはＳ５の信号が出力される。このため、図６の（ｄ）のタイミングで制御信号ｂが“Ｈ”となり、図６の（ｅ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。
【００２６】
次に、位相シフト量「＋１」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「＋１」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして“００１”を与える（図６の（ｅ））。図６の（ｅ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し、検出信号を生成する（図６の（ｅ））。この検出信号は同様に図３に示した制御信号生成回路１３０のシフトレジスタ１３２によりシフトされていく。制御信号ａはＳ２であるので、図６の（ｆ）のタイミングで制御信号ａが“Ｈ”となり、図６の（ｑ）のクロックＶＬＣＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。そして、位相データが「００１」であることから図３に辞した制御信号生成回路１３０のマルチプレクサ１３４により、制御信号ｂにはＳ７の信号が出力される。このため、図６の（ｈ）のタイミングで制御信号ｂが“Ｈ”となり、図６の（ｉ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。
【００２７】
以上のように、位相データを画素クロックＰＣＬＫに同期させて与えることにより、画素クロックＰＣＬＫの位相を高周波クロックＶＣＬＫの１クロック幅のステップで進めたり、遅らせたりすることができる。
【００２８】
次に、水平同期信号（ライン同期信号）が入力され、その水平同期信号に画素クロックＰＣＬＫが同期する様子について、図８を用いて説明する。ここでは水平同期信号の立ち下がりに画素クロックＰＣＬＫを同期させている。
【００２９】
水平同期信号が入力されたら（図８の（ａ））、位相同期制御回路１５０において、高周波クロックＶＣＬＫでカウントを始める。カウントは水平同期信号が“Ｌ”の時はずっとカウントされ、“Ｈ”になったら“０”にリセットされるとする。位相同期制御回路１５０は、このカウント値とあらかじめ設定してある基準値と比較し、カウント値がその基準値の値以上になったら、高周波クロックＶＣＬＫに同期して位相同期信号を出力する。図８においては、基準値を“４”として、（ｂ）のタイミングで位相同期信号を出力している。遷移検出回路１２８では、図８の（ｂ）のタイミングの位相同期信号の立上がりを検出し、そこから高周波クロックＶＣＬＫの数クロック後に検出信号を出力する。図８においては、８クロック後に検出信号を“Ｈ”に出力している（図８の（ｃ））。また、図８の（ｃ）のタイミングで画素クロックＰＣＬＫが立ち上がっているが、位相同期信号が“Ｈ”であるので、遷移検出回路１２０は、この図８の（ｃ）のタイミングでは検出信号を“Ｈ”出力していない。これにより、画素クロックＰＣＬＫの生成が一度ストップし、位相同期信号の立下がりによる検出信号から（図８の（ｄ））、再び画素クロックＰＣＬＫが生成される。その検出信号から画素クロックが生成される過程は前述した通りである。
【００３０】
以上のようにして、画素クロックＰＣＬＫは水平同期信号の立ち下がり（図８の（ａ））に対して高周波クロックＶＣＬＫの１クロック精度で、同期して出力することができる（図８の（ｅ））。
【００３１】
また、ノイズなどによる“Ｌ”の幅が基準値より小さい水平同期信号が入力された場合は、位相同期信号が生成されないので、画素クロックＰＣＬＫはその水平同期信号には同期せず、画像に影響を与えることはない。ここで、基準値を外部のコントローラなどから変更に可能にすることにより、いろいろなシステムに対応することが可能となる。
【００３２】
なお、図８においては、水平同期信号の“Ｌ”幅をカウントすることにより、同期するかしないかを決定していたが、位相同期制御回路１５０において、水平同期信号の立ち下がりから次の同期させたい水平同期信号の立ち下がりまでをカウントするようにし、次の同期させたい水平同期信号の立ち下がりが現れるカウント値よい小さい値を基準値として設定し、カウント値が基準値より小さい時に水平同期信号の立ち下がりが現れた場合は、位相同期信号を生成せず、画素クロックＰＣＬＫを同期させないようにしても良い。ここで、基準値を外部のコントローラなどから変更に可能にすることにより、いろいろなシステムに対応することが可能となる。
【００３３】
または、図９に示すように、有効画像領域を示す信号を用意し、その領域内に現れる水平同期信号には、画素クロックＰＣＬＫを同期させないようにしても良い。領域外に現れた水平同期信号には同期しても画像には影響ないので問題ない。この有効画像領域も変更可能にすることにより、いろいろなシステムに対応することが可能となる。
【００３４】
あるいは、図１０に示すように、有効水平同期領域を示す信号を用意し、その領域内に現れる水平同期信号だけに、画素クロックＰＣＬＫを同期させるようにしても良い。この有効水平同期領域も変更可能にすることにより、いろいろなシステムに対応することが可能となる。
【００３５】
更に本発明は、上述したように簡単な回路構成で画素クロック生成装置を実現しているので省電力を図ることができる。また、この画素クロック生成回路をＡＳＩＣ（特定用途ＩＣ）として構成することにより省資源を図ることができる。
【００３６】
図１１に、上記した本発明の画素クロック生成装置を搭載した光走査装置を示す。図１１において、光源ユニット３０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック生成装置が形成されたプリント基板３０２が装着され、光軸と直交する光学ハウジング３０４の壁面にスプリングにより当接され、調節ネジ３０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ３０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング３０４内部には、シリンダレンズ３０５、ポリゴンミラーを回転するポリゴンモータ３０８、ｆθレンズ３０６、トロイダルレンズ、および折り返しミラー３０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板３０９は、ハウジング３０４壁面に光源ユニットと同様、外側より装着される。光学ハウジング３０４は、カバー３１１により上部を封止し、壁面から突出した複数の取付部３１０にて画像形成装置本体のフレーム部材にネジ固定される。
【００３７】
次に、図１２に上記の光走査装置を搭載した画像形成装置の構成例を示す。図１２において、４００が光走査装置を示している。被走査面である感光体ドラム４０１の周囲には、該感光体ドラム４０１を高圧に帯電する帯電チャージャ４０２、光走査装置４００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ４０３、該現像ローラ４０３にトナーを供給するトナーカートリッジ４０４、感光体ドラム４０１に残ったトナーを掻き取り備蓄するクリーニングケース４０５が配置される。感光体ドラム４０１へは１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ４０６から給紙コロ４０７により供給され、レジストローラ対４０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム４０１を通過する際に転写チャージャ４０９によってトナーが転写され、定着ローラ４１０で定着して排紙ローラ４１１により排紙トレイ４１１に排出される。
【図面の簡単な説明】
【００３８】
【図１】本発明の画素クロック生成装置を適用した画像形成装置の一実施例を示す全体構成図である。
【図２】本発明の画素クロック生成装置の実施例の構成図である。
【図３】図２の制御信号生成回路の構成例を示す図である。
【図４】図３のマルチプレクサの出力と位相データとの対応例を示す表である。
【図５】図２の動作を説明するためのシーケンス図である。
【図６】同じく図２の動作説明をするためのシーケンス図である。
【図７】位相シフト量と位相データの対応例を示す表である。
【図８】同じく図２の動作を説明するためのシーケンス図である。
【図９】水平同期信号と有効画像領域の関係を説明する図である。
【図１０】水平同期信号と有効水平同期領域の関係を説明する図である。
【図１１】画素クロック生成装置を搭載した光走査装置の一実施例の構造図である。
【図１２】光走査装置を搭載した画像形成装置の一実施例の構造図である。
【図１３】従来の画像形成装置の一例を示す全体構成図である。
【符号の説明】
【００３９】
１１  半導体レーザ
１４  ポリゴンミラー
１８  感光体
１９，２０  フォトディティタ
２１  ドット位置ずれ検出・制御部
２２  画素クロック生成部
２３  画像処理部
２４  レーザ駆動データ生成部
２５  レーザ駆動部
１００  画素クロック生成装置
１１０  高周波クロック生成回路
１２０  遷移検出回路
１３０  制御信号生成回路
１４０  画素クロック制御回路
１５０  位相同期信号生成回路
１６０  開始信号生成回路
【図１】
2006259404.tif 000003
【図２】
2006259404.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006259404.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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