(57)【要約】【課題】  弾性表面波素子の電極を構成する薄膜導体の電気抵抗を低減させて、薄膜導体の薄膜化を図った場合の損失の増大を抑制する。【解決手段】  本発明に係る弾性表面波素子は、圧電基板１上にインターディジタルトランスデューサとなる電極６が形成されており、該電極６は、金属からなる導電層２と、該導電層２との界面にポテンシャル障壁を形成すべき半導体からなる電子拡散抑制層３の積層構造を有している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板(１)上に形成された薄膜導体であって、導電層(２)の両面若しくは片面に、導電層(２)との界面にポテンシャル障壁を形成すべき電子拡散抑制層(３)が形成されていることを特徴とする薄膜導体。
【請求項２】
電子拡散抑制層(３)は、ｐ型若しくはｎ型の半導体から形成されている請求項１に記載の薄膜導体。
【請求項３】
基板(１)と導電層(２)の間には、配向制御層(５)が形成されている請求項１又は請求項２に記載の薄膜導体。
【請求項４】
電子拡散抑制層(３)はＳｉから形成されている請求項１乃至請求項３の何れかに記載の薄膜導体。
【請求項５】
圧電基板上にインターディジタルトランスデューサとなる電極が形成されている弾性表面波素子において、前記電極は、導電層(２)と、該導電層(２)との界面にポテンシャル障壁を形成すべき電子拡散抑制層(３)の積層構造を有していることを特徴とする弾性表面波素子。
【請求項６】
電子拡散抑制層(３)は、ｐ型若しくはｎ型の半導体から形成されている請求項５に記載の弾性表面波素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された薄膜導体、並びに薄膜導体によって電極を形成した弾性表面波素子に関するものである。
【背景技術】
【０００２】
従来、携帯電話機等の通信機器においては、共振器フィルター、デュプレクサー等の回路素子として、弾性表面波素子が用いられている。例えば、図１０に示す弾性表面波素子においては、圧電基板(51)の表面に、アルミニウム製の一対の簾状電極(52a)(52a)からなるインターディジタルトランスデューサ(52)が２箇所に併設されると共に、これらのインターディジタルトランスデューサ(52)(52)の両側には、格子状の電極からなる反射器(53)(53)が配備されている。インターディジタルトランスデューサ(52)(52)にはそれぞれ一対の入力パッド(54)(54)と一対の出力パッド(55)(55)が接続されている。
【０００３】
近年、通信機器の高周波化に伴い、弾性表面波素子の動作周波数も高周波化すると共に、高出力化が要求されている。動作周波数の高周波化のためには各電極(52a)の線幅を小さく形成する必要があり、例えば動作周波数がギガヘルツ帯の場合、電極(52a)の線幅は１μm未満となる。この様に小さな線幅の電極が形成されている弾性表面波素子に電圧を印加すると、圧電基板(51)の表面に生じる弾性表面波によって、電極(52a)に繰り返し応力が作用し、この応力が電極(52a)の材料に固有の臨界応力を越えると、ストレスマイグレーションが発生する。又、電極(52a)を流れる電子流の高密度化に伴って、エレクトロマイグレーションが発生する。その結果、電極(52a)には空隙(ボイド)や突起(ヒロック)が形成されて、耐電力性の劣化により電極(52a)が破壊し、電気的短絡や挿入損失の増大を招くことになる。
【０００４】
そこで、図８に示す如く圧電基板(１)上に形成された電極(12)が、Ｔｉ、Ｖ、Ｆｅ、Ｃｏ、Ｎｉ等からなる第１層(９)と、Ａｌ或いはＡｌ合金からなる第２層(10)の積層構造を有する弾性表面波素子が提案されている(特許文献１)。
又、図９に示す如く、電極(13)を構成する第１層(９)と第２層(10)の表面を覆って、ＴｉＮ、ＺｒＮ、ＷＮ、ＳｉＯ２等からなる被覆層(11)を形成した弾性表面波素子が提案されている(特許文献２〜４)。
【特許文献１】特開平５−９０２６８号公報
【特許文献２】特開２００３−９２３７１号公報
【特許文献３】特開２００１−２１７６７２号公報
【特許文献４】特開平１０−２５６８６２号公報
【特許文献５】特開平７−１６２２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、弾性表面波素子においては、近年の動作周波数の高周波化に伴って電極の膜厚が益々小さくなっている。例えば動作周波数が１ＧＨｚの場合、Ａｌ電極においては厚さが５００ｎｍ未満となり、更に動作周波数が上がると、電極の厚さも更に小さなものとなる。この結果、電極の電気抵抗が増大して、例えばフィルターを構成した場合に挿入損失の増大を招く問題があった。
そこで本発明の目的は、弾性表面波素子の電極等を構成する薄膜導体において、薄膜導体の電気抵抗を低減させて、薄膜導体の薄膜化を図った場合の損失を減少させることである。
【課題を解決するための手段】
【０００６】
本発明に係る薄膜導体は、導電層(２)の両面若しくは片面に、導電層(２)との界面にポテンシャル障壁を形成すべき電子拡散抑制層(３)が形成されていることを特徴とする。
又、本発明に係る弾性表面波素子は、圧電基板上にインターディジタルトランスデューサとなる電極を具えており、該電極が上記本発明の薄膜導体によって形成されている。
【０００７】
上記本発明の薄膜導体においては、通電によって導電層(２)内を電子が移動する際、導電層(２)を構成する結晶の内部や結晶粒界などで電子は散乱を受けて拡散することになるが、この電子が導電層(２)の表層部に達すると、該表層部内では電子の流れが悪くなって、電気抵抗増大の一因となる。しかし、本発明の薄膜導体においては、導電層(２)と電子拡散抑制層(３)の界面に、ポテンシャル障壁が形成されているので、導電層(２)内を移動する電子は、電子拡散抑制層(３)との界面に向かって接近することが困難となり、殆どの電子が導電層(２)の中心部分をスムーズに流れることになる。この結果、多くの電子が導電層(２)の表層部へ流れ込んでいた従来の薄膜導体に比べて、電気抵抗が小さなものとなる。
【０００８】
具体的構成において、電子拡散抑制層(３)は、ｐ型若しくはｎ型の半導体、例えばＳｉから形成される。
導電層(２)を構成する金属と電子拡散抑制層(３)を構成する半導体とが接触すると、半導体の種類、並びに金属の仕事関数φｍと半導体の仕事関数φｓの大小関係に応じて、半導体がｎ型のときはφｍ＞φｓを満たす場合に、半導体がｐ型のときはφｍ＜φｓを満たす場合に、導電層(２)と電子拡散抑制層(３)の界面にはショットキー接合が形成され、これによって該界面にポテンシャル障壁が形成されることになる。
【０００９】
又、具体的構成において、基板(１)と導電層(２)の間には、配向制御層(５)が形成されている。
該具体的構成によれば、配向制御層(５)の形成によって導電層(２)の結晶構造が緻密なものとなって、導電層(２)の電気抵抗が更に小さなものとなる。
【発明の効果】
【００１０】
本発明に係る薄膜導体及びこれを用いた弾性表面波素子によれば、薄膜導体(電極)の電気抵抗が従来よりも小さなものとなるので、薄膜導体(電極)の薄膜化を図った場合にも挿入損失の増大を軽減することが出来る。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を弾性表面波素子に実施した形態につき、図面に沿って具体的に説明する。
本発明に係る弾性表面波素子は、図１に示す如く、圧電基板(１)上に電極(６)を形成してなり、該電極(６)は、圧電基板(１)の表面に形成された金属製の導電層(２)と、該導電層(２)の表面に積層された半導体の電子拡散抑制層(３)とから構成される。
尚、電子拡散抑制層(３)は、圧電基板(１)と導電層(２)の間に形成してもよい。
【００１２】
又、本発明に係る他の弾性表面波素子は、図２に示す如く、圧電基板(１)上に電極(７)を形成してなり、該電極(７)は、圧電基板(１)の表面に形成された半導体の電子拡散抑制層(４)と、該電子拡散抑制層(４)の表面に形成された金属製の導電層(２)と、該導電層(２)の表面に形成された半導体の電子拡散抑制層(３)とから構成される。
【００１３】
更に本発明に係る他の弾性表面波素子は、図３に示す如く、圧電基板(１)上に電極(８)を形成してなり、該電極(８)は、圧電基板(１)の表面に形成された半導体の電子拡散抑制層(４)と、該電子拡散抑制層(４)の表面に形成された金属製の配向制御層(５)と、該配向制御層(５)の表面に形成された金属製の導電層(２)と、該導電層(２)の表面に形成された半導体の電子拡散抑制層(３)とから構成される。
尚、配向制御層(５)は、圧電基板(１)と電子拡散抑制層(４)の間に形成してもよい。
【００１４】
本発明の種々の積層構造を有する弾性表面波素子と、従来の種々の積層構造を有する弾性表面波素子とを試作して、これらの弾性表面波素子の耐電力性の低下に起因する寿命の推定と、フィルター通過帯域内の挿入損失の測定を行なった。
尚、弾性表面波素子の製造においては、圧電基板(１)として３６度Ｙカットのタンタル酸リチウム基板(厚さ３５０ｎｍ)を採用し、ＲＩＥを用いて電極の加工を行なった。そして、１９００ＭＨｚ帯のラダー型フィルターを構成して、フィルター通過帯域内の挿入損失の測定を行なった。
【００１５】
又、電子拡散抑制層(３)(４)としてのｐ型Ｓｉ層は、ＤＣスパッタによって形成した。ここでは、予めドーパントとしてのＢを含んだＳｉターゲットを準備し、ターゲット内のＢドープ濃度は１ｃｍ３当たり１０１５個とした。パワーは１ｋＷ、ガス圧は０.３２Ｐａに設定した。そして、スパッタ後、アモルファスのＳｉ層に対し、４００℃、１０時間の活性化処理を施して、ｐ型Ｓｉ層を得た。
【００１６】
図４は、Ａｌからなる導電層(２)を具えた種々の弾性表面波素子(ａ)〜(ｆ)の積層構造を示しており、各層の厚さは次のとおりである。尚、弾性表面波素子(ｃ)においては導電層(２)の表面にＴｉ層(14)が形成され、弾性表面波素子(ｄ)においては導電層(２)の表面にＳｉＯ２層(15)が形成されている。
(ａ)  Ａｌ：１７０ｎｍ
(ｂ)  Ａｌ：１５０ｎｍ、Ｓｉ：２３ｎｍ
(ｃ)  Ａｌ：１５０ｎｍ、Ｔｉ：１５ｎｍ
(ｄ)  Ａｌ：１５０ｎｍ、ＳｉＯ２：２０ｎｍ
(ｅ)  Ａｌ：１５０ｎｍ、Ｓｉ：２３ｎｍ
(ｆ)  Ａｌ：１３０ｎｍ、Ｓｉ：２３ｎｍ×２
【００１７】
下記表１は、上記６種類の弾性表面波素子(ａ)〜(ｆ)についてそれぞれ、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ；トップロス)、通過帯域内平均挿入損失、３ｄＢ帯域幅、及び推定寿命を示している。
ここで、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)は、１８５０ＭＨｚ〜１９１０ＭＨｚの通過帯域内での挿入損失の最小値を意味し、通過帯域内平均挿入損失は、１８５０〜１９１０ＭＨｚの通過帯域内での挿入損失の平均値を意味し、３ｄＢ帯域幅は、挿入損失が３ｄＢ以下となる帯域幅を意味している。また、推定寿命は、加速試験によって得られたアレニウスプロットの外挿計算により、０.８Ｗ、５０℃での寿命に換算した値を表わしている。
【００１８】
【表１】
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【００１９】
表１から明らかな様に、圧電基板(１)上にＡｌ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｂ)と、圧電基板(１)上にｐ型Ｓｉ電子拡散抑制層(４)及びＡｌ導電層(２)を積層してなる本発明の弾性表面波素子(ｅ)と、圧電基板(１)上にｐ型Ｓｉ電子拡散抑制層(４)、Ａｌ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｆ)では、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)、通過帯域内平均挿入損失、３ｄＢ帯域幅並びに推定寿命の何れの点においても、他の従来の弾性表面波素子(ａ)(ｃ)(ｄ)よりも優れた特性が得られている。
【００２０】
この中でも、弾性表面波素子(ｆ)においては、導電層(２)の両面に電子拡散抑制層(３)(４)が形成されているために、導電層(２)内の電子が両電子拡散抑制層(３)(４)から離れた中央領域に閉じ込められて導電層(２)内を整然と流れるので、最も優れた特性が得られている。
【００２１】
図５は、Ａｕ又はＷからなる導電層(２)を具えた種々の弾性表面波素子(ｇ)〜(ｌ)の積層構造を示しており、各層の厚さは次のとおりである。
(ｇ)  Ａｕ：５１ｎｍ
(ｈ)  Ａｕ：５０ｎｍ、Ｓｉ：２０ｎｍ
(ｉ)  Ａｕ：４９ｎｍ、Ｓｉ：２０ｎｍ×２
(ｊ)  Ｗ：５１ｎｍ
(ｋ)  Ｗ：５０ｎｍ、Ｓｉ：２０ｎｍ
(ｌ)  ｗ：４９ｎｍ、Ｓｉ：２０ｎｍ×２
【００２２】
又、図６は、Ｍｏからなる導電層(２)を具えた種々の弾性表面波素子(ｍ)〜(ｏ)の積層構造を示しており、各層の厚さは次のとおりである。
(ｍ)  Ｍｏ：８５ｎｍ
(ｎ)  Ｍｏ：８４ｎｍ、Ｓｉ：２０ｎｍ
(ｏ)  Ｍｏ：８３ｎｍ、Ｓｉ：２０ｎｍ×２
【００２３】
下記表２は、上記９種類の弾性表面波素子(ｇ)〜(ｏ)についてそれぞれ、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)、通過帯域内平均挿入損失、３ｄＢ帯域幅、及び推定寿命を示している。
【００２４】
【表２】
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【００２５】
表２から明らかな様に、圧電基板(１)上にＡｕ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｈ)と、圧電基板(１)上にｐ型Ｓｉ電子拡散抑制層(４)、Ａｕ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｉ)と、圧電基板(１)上にＷ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｋ)と、圧電基板(１)上にｐ型Ｓｉ拡散抑制層(４)、Ｗ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｌ)と、圧電基板(１)上にＭｏ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｎ)と、圧電基板(１)上にｐ型Ｓｉ電子拡散抑制層(４)、Ｍｏ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｏ)では、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)、通過帯域内平均挿入損失、３ｄＢ帯域幅並びに推定寿命の何れの点においても、他の従来の弾性表面波素子(ｇ)(ｊ)よりも優れた特性が得られている。
【００２６】
この様に、導電層(２)の材質として、Ａｌに替えてＡｕやＷやＭｏを用いた場合にも、Ａｌの場合と同様の効果が得られていることから、ｐ型Ｓｉ電子拡散抑制層(３)(４)は導電層(２)の材質に関わりなく、導電層(２)との界面にポテンシャル障壁を形成することが裏付けられる。
【００２７】
図７は、Ａｌからなる導電層(２)を具え、圧電基板(１)と導電層(２)の間にＴｉからなる配向制御層(５)が形成されている種々の弾性表面波素子(ｐ)〜(ｓ)の積層構造を示しており、各層の厚さは次のとおりである。
(ｐ)  Ａｌ：１５０ｎｍ、Ｔｉ：１５ｎｍ
(ｑ)  Ａｌ：１３０ｎｍ、Ｓｉ：２０ｎｍ、Ｔｉ：１５ｎｍ
(ｒ)  Ａｌ：１１０ｎｍ、Ｓｉ：２０ｎｍ×２、Ｔｉ：１５ｎｍ
(ｓ)  Ａｌ：１１０ｎｍ、Ｓｉ：２０ｎｍ×２、Ｔｉ：１５ｎｍ
【００２８】
下記表３は、上記４種類の弾性表面波素子(ｐ)〜(ｓ)についてそれぞれ、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ；トップロス)、通過帯域内平均挿入損失、３ｄＢ帯域幅、及び推定寿命を示している。
【００２９】
【表３】
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【００３０】
表３から明らかな様に、圧電基板(１)上にＴｉ配向制御層(５)、Ａｌ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｑ)と、圧電基板(１)上にｐ型Ｓｉ拡散抑制層(４)、Ｔｉ配向制御層(５)、Ａｌ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる本発明の弾性表面波素子(ｒ)と、圧電基板(１)上にＴｉ配向制御層(５)、ｐ型Ｓｉ電子拡散抑制層(４)、Ａｌ導電層(２)及びｐ型Ｓｉ電子拡散抑制層(３)を積層してなる弾性表面波素子(ｓ)では、通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)、通過帯域内平均挿入損失、３ｄＢ帯域幅並びに推定寿命の何れの点においても、他の従来の弾性表面波素子(ｐ)よりも優れた特性が得られている。
【００３１】
この様に、圧電基板(１)と導電層(２)との間に配向制御層(５)を形成した弾性表面波素子においても、導電層(２)の両面又は片面に電子拡散抑制層(３)を形成することによって、導電層(２)との界面にポテンシャル障壁が形成されて、導電層(２)内の電子の拡散が抑制されている。
又、本発明に係る弾性表面波素子(ｒ)と弾性表面波素子(ｓ)の比較によれば、弾性表面波素子(ｒ)の方が通過帯域内挿入損失の最小値(Ｔｏｐ  ＩＬ)、通過帯域内平均挿入損失の点で優れ、弾性表面波素子(ｓ)の方が耐電力性に優れていることが分かる。
【００３２】
上述の如く、本発明に係る弾性表面波素子によれば、電極を構成する導電層の電気抵抗が従来よりも小さなものとなるので、電極の薄膜化を図った場合にも挿入損失の増大を抑制することが出来る。又、電子拡散抑制層の形成によって、導電層を構成する金属のマイグレーション、特に表面拡散が抑制されて、高い耐電力性を得ることが出来る。
【００３３】
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば電子拡散抑制層(３)(４)は、ｐ型Ｓｉ以外のｐ型半導体(例えばｐ型ＧａＡｓ)や、ｎ型半導体(例えばｎ型Ｓｉ、ｎ型ＧａＡｓ)によって形成することも可能である。ｐ型半導体層の形成において、ベースとしてＳｉを用いた場合は、ドーパントとしてはＢに限らず、Ａｌ、Ｇａ、Ｉｎ、Ｃｕ等を用いることが出来、ベースとしてＧａＡｓを用いた場合は、ドーパントとして、Ｍｇ、Ｓｉ、Ｇｅ、Ｃｄ、Ａｌ等を用いることが出来る。又、ｎ型半導体層の形成において、ベースとしてＳｉを用いた場合は、ドーパントとして、Ｐ、Ｌｉ、Ｓｂ、Ａｓ、Ｂｉ等を用いることが出来、ベースとしてＧａＡｓを用いた場合は、ドーパントとして、Ｔｅ、Ｓｉ、Ｇｅ、Ｓｅ等を用いることが出来る。
更に本発明の薄膜導体は、弾性表面波素子に限らず、種々の電子部品に実施することが出来る。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る弾性表面波素子の積層構造を示す断面図である。
【図２】本発明に係る弾性表面波素子の他の積層構造を示す断面図である。
【図３】本発明に係る弾性表面波素子の更に他の積層構造を示す断面図である。
【図４】種々の弾性表面波素子の積層構造及び材質を示す断面図である。
【図５】他の種々の弾性表面波素子の積層構造及び材質を示す断面図である。
【図６】他の種々の弾性表面波素子の積層構造及び材質を示す断面図である。
【図７】更に他の種々の弾性表面波素子の積層構造及び材質を示す断面図である。
【図８】従来の弾性表面波素子の積層構造を示す断面図である。
【図９】従来の他の弾性表面波素子の積層構造を示す断面図である。
【図１０】従来の弾性表面波素子の電極パターンを示す平面図である。
【符号の説明】
【００３５】
(１)  圧電基板
(２)  導電層
(３)  電子拡散抑制層
(４)  電子拡散抑制層
(５)  配向制御層
(６)  電極
(７)  電極
(８)  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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