(57)【要約】【課題】半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能であるメモリについて、メモリサイズの低減化とともに、ワード線と、情報を記録する第１及び第２電荷蓄積部との間隔を十分に確保してメモリセルをアレイ化できる実装構造を提供する。【解決手段】半導体不揮発性メモリセルアレイは、複数個の半導体不揮発性メモリセルを有している。メモリセルは、制御電極３０と、第１及び第２の主電極として働く、一対の不純物拡散領域２１、２２と、抵抗変化部２４、２６と、電荷蓄積部５０、５２とを有している。上述の複数の半導体不揮発性メモリセルの制御電極と電気的に接続されるワード線３３と、ワード線と交差するように配置され、かつ不純物拡散領域からなるビット線とを有している。さらに、電荷蓄積部とワード線との間には、層間絶縁膜５７、５８が形成されている。【選択図】図７
2006024868.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板表面上に絶縁膜を介して設けられた制御電極と、
前記制御電極の両端の前記半導体基板表面に形成され、第１及び第２の主電極として働く一対の第２導電型の不純物拡散領域と、
前記制御電極下部の前記半導体基板表面の、トランジスタ動作時に形成されるチャネル領域と前記不純物拡散領域との間に形成され、前記不純物拡散領域よりも不純物濃度の低い第２導電型の抵抗変化部と、
前記抵抗変化部上に形成される電荷蓄積部とをそれぞれ有する複数の半導体不揮発性メモリセルを有し、
前記複数の半導体不揮発性メモリセルの各前記制御電極と電気的に接続されるワード線と、
前記ワード線と交差するように配置され、かつ前記不純物拡散領域からなるビット線と、
前記電荷蓄積部と前記ワード線との間に形成される層間絶縁膜とを有する
ことを特徴とする半導体不揮発性メモリセルアレイ。
【請求項２】
前記制御電極の上面と前記層間絶縁膜の上面とが相俟って連続する一平面を構成しており、
該連続する一平面に接して前記ワード線が形成されている
ことを特徴とする請求項１に記載の半導体不揮発性メモリセルアレイ。
【請求項３】
前記不純物拡散領域が、サリサイド化領域を含んでいる
ことを特徴とする請求項１又は２に記載の半導体不揮発性メモリセルアレイ。
【請求項４】
前記電荷蓄積部上であって、前記抵抗変化部の上部にあたる部分にサイドウォールスペーサが設けられている
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体不揮発性メモリセルアレイ。
【請求項５】
前記抵抗変化部は、前記チャネル領域から、前記不純物拡散領域に向かって、低濃度拡散抵抗変化部と、該低濃度拡散抵抗変化部よりも不純物濃度が高い高濃度拡散抵抗変化部とを備え、及び、
前記サイドウォールスペーサは、前記低濃度拡散抵抗変化部上に設けられた第１サイドウォールスペーサと、前記高濃度拡散抵抗変化部上に設けられた第２サイドウォールスペーサとを備えている
ことを特徴とする請求項４に記載の半導体不揮発性メモリセルアレイ。
【請求項６】
第１導電型の半導体基板表面上に絶縁膜を介して設けられた制御電極と、
前記制御電極の両端の前記半導体基板表面に形成され、第１及び第２の主電極として働く一対の第２導電型の不純物拡散領域と、
前記制御電極下部の前記半導体基板表面の、トランジスタ動作時に形成されるチャネル領域と前記不純物拡散領域との間に形成され、前記不純物拡散領域よりも不純物濃度の低い第２導電型の抵抗変化部と、
前記抵抗変化部上に形成される電荷蓄積部とをそれぞれ有する複数の半導体不揮発性メモリセルを有し、
前記複数の半導体不揮発性メモリセルの各前記制御電極と電気的に接続されるワード線と、
前記ワード線と交差するように配置され、かつ前記不純物拡散領域からなるビット線と、
前記抵抗変化部上に形成されたサイドウォールスペーサと、
前記不純物拡散領域上に形成された酸化膜とを有し、
前記ワード線は、前記制御電極の上面と前記酸化膜の上面とに接して形成されている
ことを特徴とする半導体不揮発性メモリセルアレイ。
【請求項７】
第１導電型の半導体基板表面上に絶縁膜及び制御電極を形成する制御電極形成工程と、
前記半導体基板及び前記制御電極上にボトムシリコン酸化膜層、シリコン窒化膜層、及びトップシリコン酸化膜層を順次に積層して、積層体を形成する積層体形成工程と、
第２導電型の不純物低濃度拡散部を形成する不純物低濃度拡散部形成工程と、
前記不純物低濃度拡散部の部分であって前記制御電極から離間した領域に、第２導電型の不純物を注入することにより、第１及び第２主電極として働く一対の不純物拡散領域を形成し、かつ、前記不純物低濃度拡散部の部分であって前記制御電極に隣接した領域に抵抗変化部を形成する抵抗変化部形成工程と、
前記積層体の表面上に、層間絶縁膜を堆積させる層間絶縁膜堆積工程と、
前記不純物拡散領域からなるビット線と交差し、かつ、前記制御電極と電気的に接続されるようにワード線を形成するワード線形成工程と、
を備えることを特徴とする半導体不揮発性メモリセルアレイの製造方法。
【請求項８】
前記層間絶縁膜堆積工程後に、
前記層間絶縁膜の上面を前記制御電極の上面が露出するレベルまで研磨し、前記積層体を第１電荷蓄積部及び第２電荷蓄積部とし、かつ、前記層間絶縁膜の上面と前記制御電極の上面とを、連続する一平面にする研磨工程を備え、
ワード線形成工程では、前記連続する一平面に接してワード線を形成する
ことを特徴とする請求項７に記載の半導体不揮発性メモリセルアレイの製造方法。
【請求項９】
前記抵抗変化部形成工程は、前記不純物拡散領域形成後に、当該不純物拡散領域の表層領域をサリサイド化する過程を有する
ことを特徴とする請求項７又は８に記載の半導体不揮発性メモリセルアレイの製造方法。
【請求項１０】
前記抵抗変化部形成工程は、
前記不純物低濃度拡散部上の領域であって、かつ、前記制御電極に隣接した領域に、サイドウォールスペーサを設ける過程と、
然る後、前記制御電極から離間した領域に、第２導電型の不純物を注入することにより、第１及び第２主電極として働く一対の不純物拡散領域を形成し、及び、前記不純物低濃度拡散部の部分であって、前記制御電極に隣接した領域に抵抗変化部を形成する過程とを有する
ことを特徴とする請求項７〜９のいずれか一項に記載の半導体不揮発性メモリセルアレイの製造方法。
【請求項１１】
前記抵抗変化部形成工程は、
前記不純物低濃度拡散部の部分であって、前記制御電極に隣接した領域に、第１サイドウォールスペーサを設ける過程と、
前記第１サイドウォールスペーサに覆われていない部分に第２導電型の不純物を注入することにより高濃度拡散部とし、かつ、前記第１サイドウォールスペーサに覆われた部分を低濃度拡散抵抗変化部としてそれぞれ形成する過程と、
前記高濃度拡散部上の領域であって、かつ、前記第１サイドウォールスペーサに隣接した領域に、第２サイドウォールスペーサを設ける過程と、
前記第２サイドウォールスペーサに覆われていない部分に第２導電型の不純物を注入することにより、第１及び第２主電極として働く一対の不純物拡散領域とし、かつ、前記第２サイドウォールスペーサに覆われた部分を高濃度拡散抵抗変化部としてそれぞれ形成する過程とを備える
ことを特徴とする請求項７〜９のいずれか一項に記載の半導体不揮発性メモリセルアレイの製造方法。
【請求項１２】
第１導電型の半導体基板表面上に絶縁膜及び制御電極を形成する制御電極形成工程と、
前記制御電極上に、ハードマスクを形成するマスク形成工程と、
前記半導体基板及び前記ハードマスク上にボトムシリコン酸化膜層、シリコン窒化膜層、及びトップシリコン酸化膜層を順次に積層して、積層体を形成する積層体形成工程と、
第２導電型の不純物低濃度拡散部を形成する不純物低濃度拡散部形成工程と、
前記不純物低濃度拡散部上の領域であって、かつ、前記制御電極に隣接した領域にサイドウォールスペーサを設けた後、前記制御電極から離間した領域に、第２導電型の不純物を注入することにより、第１及び第２主電極として働く一対の不純物拡散領域を形成し、かつ、前記不純物低濃度拡散部の部分であって、前記制御電極に隣接した領域に抵抗変化部を形成する抵抗変化部形成工程と、
前記不純物拡散領域の表面に酸化膜を形成する酸化膜形成工程と、
前記ビット線として用いられる前記不純物拡散領域と交差し、かつ、前記制御電極と電気的に接続されるワード線を前記制御電極の上面と前記酸化膜の上面に接して形成するワード線形成工程と
を備えることを特徴とする半導体不揮発性メモリセルアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリセルアレイとその製造方法に関し、特に、メモリ動作が単純で低い製造コストで製造可能な、半導体不揮発性メモリセルによって構成される半導体不揮発性メモリセルアレイに関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯機器等の低電力機器のメモリとして利用されている。近年、半導体不揮発性メモリとして、例えば、少なくとも２つのゲート電極を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルを具えた構造が提案されている（例えば、特許文献１及び特許文献２参照）。これらのＭＯＮＯＳ型のメモリセルは、チャネル形成領域上に、一般的なゲート絶縁膜を有するトランジスタのほかに、電荷を蓄積可能なＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜からなるゲート絶縁膜を有するトランジスタを具えた構成を有している。
【特許文献１】米国特許第５，４０８，１１５号明細書
【特許文献２】米国特許第６，２５５，１６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１及び特許文献２に開示の半導体不揮発性メモリの場合は、ＯＮＯ積層絶縁膜下及びゲート絶縁膜下に形成されるチャネル形成領域のチャネル濃度を、それぞれ個別に最適化する必要がある。また、上記２つのゲート電極に別々の電圧を印加する場合、それぞれに対する電圧発生回路とデコーダーなどの周辺回路とが必要となり、その結果、装置の全体構造が複雑化する。加えて、メモリを動作させる際の動作機構も複雑化し、しかも、ＯＮＯ積層絶縁膜への電荷の注入を簡便かつ効率的に行うことが困難であった。また、最低でも２つのゲート電極、及びこれらに伴いＯＮＯ積層絶縁膜を含むゲート絶縁膜を有する構造であることから、メモリセル構造が複雑となり、製造コストが高い。
【０００４】
そこで、この出願の発明者は、既に半導体不揮発性メモリセルをより簡便な方法で動作させることができ、かつ製造コストの低減が可能である半導体不揮発性メモリに関する検討を進め、その検討結果の一部を特許出願（特願２００３−２９３６４８：以後、「先の出願」という。）している。
【０００５】
発明の理解に資するために、上述の先の出願に関する半導体不揮発性メモリセルの構造等についての概略を、図１及び図２を参照して説明する。
【０００６】
図１は、上記先の出願の主たる発明である半導体不揮発性メモリセルの、概略的断面構造図である。Ｐ型シリコン基板１０に形成されたＰウェル１１にＮ＋拡散層で形成されたドレイン領域２１とソース領域２２とが離れて存在し、その間にチャネル形成領域１２が配置されている。チャネル形成領域１２上には、ゲート絶縁膜１３が形成されており、更にゲート絶縁膜１３上にゲート電極３０が形成されている。
【０００７】
ドレイン領域２１とチャネル形成領域１２との間に第１抵抗変化部２４を有し、第１抵抗変化部２４の上に、第１シリコン酸化膜４４、シリコン窒化膜４５及び第２シリコン酸化膜４６を具えて構成される第１電荷蓄積部５０が設置されている。また、ソース領域２２とチャネル形成領域１２との間に第２抵抗変化部２６を有し、第２抵抗変化部２６の上に第１シリコン酸化膜４７、シリコン窒化膜４８及び第２シリコン酸化膜４９を具えて構成される第２電荷蓄積部５２が設置されている。
【０００８】
ホットキャリアを上述の第１又は第２電荷蓄積部５０又は５２に注入し、電荷を蓄積させることで情報が記録される。すなわち、電荷が蓄積されていない状態と電荷が蓄積されている状態とを“０”あるいは“１”に対応させることで１ビットの情報を記録することができる。例えば、第１電荷蓄積部５０に電荷が蓄積されているか否かは次の現象を利用することで、知ることができる。すなわち、第１電荷蓄積部５０に電荷が蓄積されている場合には第１抵抗変化部２４の抵抗が上昇するために電流が減少し、また第１電荷蓄積部５０に電荷が蓄積されていない場合には第１抵抗変化部２４の抵抗値が低いために十分に電流が流れるという現象が利用される。
【０００９】
第１電荷蓄積部５０に情報を記録する場合につき説明したが、第２電荷蓄積部５２に情報を記録する場合についても、上述の説明と同様である。上述の先の出願に関する半導体不揮発性メモリセルを用いれば、第１及び第２電荷蓄積部５０及び５２にそれぞれ情報を記録し、それを読み出すことができるので、１つの半導体不揮発性メモリセルに、２ビットの情報を記録し、またそれを読み出すことが可能となる。そのために、半導体不揮発性メモリセルをアレイ化した半導体不揮発性メモリセルアレイにおいて、単位面積あたりの情報記録密度を高めることができることになる。この結果、同一情報量を記録するために要するメモリセルアレイの製造コストを低くすることが可能となる。
【００１０】
上述した、先の出願に係る半導体不揮発性メモリセルの等価回路を図２に示す。ゲートの両側に上述の２箇所の抵抗変化部２４及び２６に対応する可変抵抗器が２つ接続された回路になる。
【００１１】
以下の説明において、ワード線とは、２次元に配列されたメモリセルアレイの中から一行を選択するための制御信号線をいう。メモリセルは、ワード線と以下で定義するビット線との交点に配置されており、書き込みあるいは読み出しを行なうアドレスに対応するワード線の電圧を上げることで、書き込みあるいは読み出しが可能となる。一方ビット線とは、ワード線とは直交する方向に配置され、メモリセルから情報を読み出すための信号線をいう。電圧が上げられたワード線に接続されているメモリセルは、このメモリセルに記憶された情報（電荷が蓄積されているか否かによって判定できる１ビットの情報）をビット線に出力することで、情報の読み出しを行なう。
【００１２】
上述の半導体不揮発性メモリセルをアレイ化して記憶装置を構成するための等価回路構成についても、この発明の発明者は検討を続けてきた。その結果得られた回路構成を図３に示す。図３に示す回路構成によれば、メモリセル１００のゲート電極（Ｇ）は、行方向（以後「第１方向」という。）に設けられたワード線ＷＬ（ｉ）（ｉ：自然数）に接続されている。また、ソース領域（Ｓ）及びドレイン領域（Ｄ）の各々は、第１方向と直交する列方向（以後「第２方向」という。）に設けられたビット線ＢＬ（ｉ）（ｉ：自然数）及びビット線ＢＬ（ｉ＋１）（ｉ：自然数）にそれぞれ接続されている。そのため、ソース領域（Ｓ）が接続されるビット線を別途設けずに、列方向に隣り合う半導体不揮発性メモリセルのドレイン領域（Ｄ）が接続されるビット線と兼用させている。このため、半導体不揮発性メモリセルを駆動する制御線構造を簡便化できるので、半導体不揮発性メモリセルアレイの面積を小さくすることができる。それだけ寄生抵抗を低減できる利点がある。
【００１３】
この発明の発明者が完成させた、図３に示す回路構成を実現するための具体的なレイアウトを図４に示す。図４において、斜線で示す部分がワード線であり、ワード線ＷＬ（ｉ）２３１、ワード線ＷＬ（ｉ＋１）２３２及びワード線ＷＬ（ｉ＋２）２３３を示している。また、図４において、縦長の長方形で囲った部分がビット線であり、ビット線ＢＬ（ｉ−１）２４０、ビット線ＢＬ（ｉ）２４１、ビット線ＢＬ（ｉ＋１）２４２及びビット線ＢＬ（ｉ＋２）２４３を示している。ワード線とビット線は異なるメタル配線層に形成されている。
【００１４】
ドレイン領域２１とソース領域２２との上部にコンタクトホール２７０が設けられている。ドレイン領域２１及びソース領域２２に電極を形成し、そこからこのコンタクトホール２７０を用いてメタル配線層に形成された、ビット線ＢＬ（ｉ−１）２４０、ビット線ＢＬ（ｉ）２４１、ビット線ＢＬ（ｉ＋１）２４２及びビット線ＢＬ（ｉ＋２）２４３に接続されているため、このコンタクトホール２７０と、コンタクトホール２７０が貫通するメタル配線層に形成されたワード線ＷＬ（ｉ）２３１、ワード線ＷＬ（ｉ＋１）２３２及びワード線ＷＬ（ｉ＋２）２３３とがショートしないように、一定の空間を確保する必要があった。
【００１５】
また、ビット線にメタル配線構造を採用したので、メタル配線を構成する金属が有する光に対する反射率が高い関係で、ビット線の幅及びビット線間隔を広く形成することが難しかった。すなわち、ビット線となるメタル配線構造を形成する工程の一つであるフォトリソグラフィーにおいて、メタル配線の幅及びメタル配線間隔を狭く形成することが難しい。
【００１６】
以上説明したように、コンタクトホールとワード線との間隔を確保する必要性、及びビット線の線幅及び線間隔を狭くしきれないという点から、メモリサイズ低減化に更なる検討の余地が残されていた。
【００１７】
そこで、この発明の主目的は、上述の問題点を解決しつつ、ワード線と、情報を記録する第１及び第２電荷蓄積部５０及び５２との間隔を十分に確保して半導体不揮発性メモリセルをアレイ化できる実装構造を提供することにある。
【課題を解決するための手段】
【００１８】
この目的の達成を図るため、請求項１に記載のこの発明の半導体不揮発性メモリセルアレイは、下記のような構成上の特徴を有する。
【００１９】
半導体不揮発性メモリセルアレイは、複数個の半導体不揮発性メモリセルを有している。半導体不揮発性メモリセルは、制御電極と、一対の不純物拡散領域と、抵抗変化部と、電荷蓄積部とを有している。制御電極は、第１導電型の半導体基板表面上に絶縁膜を介して設けられている。不純物拡散領域は、制御電極の両端の半導体基板表面に形成され、第１及び第２の主電極として働く。抵抗変化部は、制御電極下部の半導体基板表面に、トランジスタ動作時に形成されるチャネル領域と、不純物拡散領域との間に形成され、不純物拡散領域よりも不純物濃度が低い第２導電型の領域である。電荷蓄積部は、抵抗変化部上に形成されている。
【００２０】
この発明の半導体不揮発性メモリセルアレイは、上述の複数の半導体不揮発性メモリセルの制御電極と電気的に接続されるワード線と、ワード線と交差するように配置され、かつ不純物拡散領域からなるビット線とを有している。さらに、電荷蓄積部とワード線との間には、層間絶縁膜が形成されている。
【発明の効果】
【００２１】
請求項１に記載のこの発明の半導体不揮発性メモリセルアレイによれば、上述したように、抵抗変化部とワード線との間には層間絶縁膜が形成されている。このために抵抗変化部とワード線との間隔を十分に取ることができるので、抵抗変化部とワード線との間に発生する寄生容量を低減できる。すなわち、半導体不揮発性メモリセルへの情報の書き込みあるいは読み出しが高速で行える。また、半導体不揮発性メモリセルからの情報の読み出し時のワード線の電位の変化が、抵抗変化部及びこの抵抗変化部の上部に設置される電荷蓄積部に及ぼす影響を小さくできる。そのために、半導体不揮発性メモリセルに一旦書き込まれた情報が、誤って読み出される危険性が低くなる。
【発明を実施するための最良の形態】
【００２２】
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。また、図５及び６においては、断面でない構成部分に、ハッチング等を付して、その構成部分を強調して示してある。
【００２３】
尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２４】
（第１実施形態のメモリセルアレイの構成）
図５〜図８を参照して、第１実施形態の半導体不揮発性メモリセルアレイの構造を説明する。
【００２５】
図５は、この発明の半導体不揮発性メモリセルアレイのレイアウトの一部分を示す図である。半導体不揮発性メモリセルアレイは、複数の半導体不揮発性メモリセル（以下、単にメモリセルと称することもある。）を２次元の行列状に配列されている。メモリセルは、一方の方向、例えば、列方向である第１の方向に平行に配置されたビット線と、第１の方向と交差する他方の方向、例えば、行方向である第２の方向に平行に配置されたワード線とを備えている。図５において、斜線を付して示す部分がワード線であり、これらワード線として、ワード線ＷＬ（ｉ）３３１、ワード線ＷＬ（ｉ＋１）３３２及びワード線ＷＬ（ｉ＋２）３３３を示している。また、図５において、縦長の平行な長方形で囲った部分がビット線であり、これらビット線として、ビット線ＢＬ（ｉ−１）３４０、ビット線ＢＬ（ｉ）３４１、ビット線ＢＬ（ｉ＋１）３４２及びビット線ＢＬ（ｉ＋２）３４３を示している。
【００２６】
メモリセルアレイに備えられる複数のメモリセル３５１、３５２、３５３及び３５４のそれぞれは、１本のワード線と、隣接する２本のビット線とに接続されるように構成されている。図５において、メモリセル３５１は、ワード線ＷＬ（ｉ）３３１と、ビット線ＢＬ（ｉ）３４１及びＢＬ（ｉ＋１）３４２とに接続されるように構成され、メモリセル３５２は、ワード線ＷＬ（ｉ）３３１と、ビット線ＢＬ（ｉ＋１）３４２及びＢＬ（ｉ＋２）３４３とに接続されるように構成され、メモリセル３５３は、ワード線ＷＬ（ｉ＋１）３３２と、ビット線ＢＬ（ｉ）３４１及びＢＬ（ｉ＋１）３４２とに接続されるように構成され、並びに、メモリセル３５４は、ワード線ＷＬ（ｉ＋１）３３２と、ビット線ＢＬ（ｉ＋１）３４２及びＢＬ（ｉ＋２）３４３とに接続されるように構成されている。また、図５において、符号３６１及び３６３で示した楕円で囲った領域付近に、メモリセル３５１の電荷蓄積部３６１、３６３が設けられている。
【００２７】
例えば、メモリセル３５１は、ビット線ＢＬ（ｉ）３４１とビット線ＢＬ（ｉ＋１）３４２とをそれぞれソース領域及びドレイン領域とし、また、ワード線ＷＬ（ｉ）３３１をゲート電極上に接するように設けて構成されている。
【００２８】
図６は、この発明の不揮発性半導体メモリセルアレイの一部分の構造を概略的に示す斜視図である。詳細は後述するが、同一の列に配列されたそれぞれの半導体不揮発性メモリのドレイン領域及びソース領域自体を、それぞれ共通に、列方向に延在させて設けて、それぞれのドレイン領域及びソース領域をビット線ＢＬ（ｉ）３４１、ＢＬ（ｉ＋１）３４２及びＢＬ（ｉ＋２）３４３として用いている。さらに、図６に示す構成例では、隣接する列の、行方向に併設された一方のメモリセルのドレイン領域と他方のメモリセルのソース領域は共通領域であって、１つのビット線を構成している。
【００２９】
図７を参照して、半導体不揮発性メモリセルの構成について説明する。図７は、メモリセル１００の主要部を示す概略断面図である。この実施の形態では、第１導電型をＰ型とし、かつ、第２導電型をＮ型とし、メモリセル１００が、ＮＭＯＳＦＥＴ（Ｎ−ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える例について説明する。
【００３０】
図７に示すように、半導体基板としてのＰ型シリコン基板１０の表面領域側に、Ｐウェル１１が形成されている。
【００３１】
このＰウェル１１の表層領域には、Ｎ型不純物を高濃度（Ｎ＋型）に含有する一対の不純物拡散領域、すなわち、第１主電極としてのドレイン電極領域（あるいは、ドレイン領域とも称する。）２１及び第２主電極としてのソース電極領域（あるいは、ソース領域とも称する。）２２が所定距離離間して設けられている。
【００３２】
ドレイン領域２１及びソース領域２２に挟まれる、Ｐ型シリコン基板１０の部分領域上に第１絶縁膜としてのゲート絶縁膜（以下、単に絶縁膜と称することもある。）１３を介して、制御電極であるゲート電極３０が形成されている。ドレイン領域２１及びソース領域２２に挟まれた、Ｐウェル１１の表面領域部分が、ＮＭＯＳの動作時にソース・ドレイン領域間のチャネル（電流路）が形成されるチャネル領域１２となる。ここでのゲート絶縁膜１３は、シリコン酸化膜（ＳｉＯ2）であり、ゲート電極３０は、ポリシリコン（多結晶シリコン）である。尚、上述した、ＮＭＯＳの構造については従来公知であるので、その詳細な説明をここでは省略する。
【００３３】
ドレイン領域２１とチャネル形成領域１２との間に、ドレイン領域２１に接して第１抵抗変化部２４が設けられている。ソース領域２２とチャネル形成領域１２との間に、ソース領域２２に接して第２抵抗変化部２６が設けられている。
【００３４】
第１及び第２抵抗変化部２４及び２６は、それぞれ隣接するドレイン領域２１やソース領域２２よりもＮ型不純物の濃度が低い（Ｎ−型）領域とする。なぜなら、後述する第１及び第２電荷蓄積部５０及び５２へ電荷を選択的に注入するために、これら第１及び第２抵抗変化部２４及び２６周辺に電界を集中させるためである。その結果、ホットキャリアの発生を第１及び第２抵抗変化部２４及び２６に集中させることができる。尚、第１及び第２抵抗変化部２４及び２６の不純物濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。
【００３５】
さらに、この実施の形態では、第１抵抗変化部２４上に第１電荷蓄積部５０が設けられており、また、第２抵抗変化部２６上に第２電荷蓄積部５２が設けられている。なお、電荷蓄積部は、第１及び第２抵抗変化部２４及び２６上だけでなく、ドレイン領域２１及びソース領域２２上に延在する構成でも良い。
【００３６】
ここで、第１及び第２電荷蓄積部５０及び５２は、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜としている。この第１電荷蓄積部５０は、第１抵抗変化部２４上に、第１シリコン酸化膜４４、シリコン窒化膜（ＳｉＮ）４５、及び第２シリコン酸化膜４６が順次積層された構造であり、安定した電荷蓄積機能を有する。また、第２電荷蓄積部５２は、第２抵抗変化部２６上に、第１シリコン酸化膜４７、シリコン窒化膜４８、及び第２シリコン酸化膜４９が順次積層された構造であり、安定した電荷蓄積機能を有する。
【００３７】
上述した第１及び第２抵抗変化部２４及び２６から注入されたホットキャリアは、このＯＮＯ積層絶縁膜のうち、主としてシリコン窒化膜４５及び４８に蓄積される。尚、電荷蓄積部は、構成されるメモリの目的や設計に応じて任意好適に選択可能であり、例えば、シリコン酸化膜等の第１及び第２酸化膜の間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ2Ｏ3）及び酸化ハフニウム膜（ＨｆＯx）の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜が挟まれた構造等を任意好適に選択することができる。また、この構成例では、第１及び第２電荷蓄積部５０及び５２が、第１及び第２抵抗変化部２４及び２６上からそれぞれゲート電極３０の側壁上にわたって形成されているため、注入された電荷の蓄積・保持が確実になされる。また、抵抗変化部及び電荷蓄積部は、ドレイン領域２１及びソース領域２２のうちのいずれか一方の電極とチャネル形成領域１２との間に設けた構造でも良いが、ドレイン領域２１及びソース領域２２側の双方にそれぞれ設けることにより、１メモリセル当たり２ビットの情報の書き込みが可能である。
【００３８】
ゲート電極３０の表面に接触して、ワード線３３が設けられている。第１及び第２電荷蓄積部５０及び５２とワード線３３との間には、例えば、酸化膜で構成される第１及び第２層間絶縁膜５７及び５８を有している。
【００３９】
ここでは、ゲート電極３０の上面と、第１及び第２層間絶縁膜５７及び５８の上面とで、連続する一平面を形成していて、ワード線３３を含む配線層は、連続する一平面に接して設けられているとする。ドレイン領域２１及びソース領域２２は、ビット線として用いられる。
【００４０】
図８は、メモリセルをビット線に平行な方向、すなわち、第１の方向で切断した概略断面図である。ゲート電極３０とワード線３３が積層された状態で互いに分離されている。
【００４１】
上述したように、抵抗変化部とワード線との間の領域は酸化膜である層間絶縁膜で充填されている。このために抵抗変化部とワード線との間隔を十分に取ることができるので、抵抗変化部とワード線との間に発生する寄生容量を低減できる。すなわち、半導体不揮発性メモリセルへの情報の書き込みあるいは読み出しが高速で行える。また、半導体不揮発性メモリセルからの情報の読み出し時のワード線の電位の変化が、抵抗変化部及びこの抵抗変化部の上部に設置される電荷蓄積部に及ぼす影響を小さくできる。そのために、半導体不揮発性メモリセルに一旦書き込まれた情報が、誤って読み出される危険性が低くなる。
【００４２】
また、ゲート電極の上面と層間絶縁膜の上面とで、連続する一平面を形成していて、この連続する一平面に接してワード線が形成される場合は、ゲート電極上面とワード線とが接続される部分が、ワード線の方向に対して均質に構成できる。これによって、ゲート電極とワード線との電気的な接続が確実になり、半導体不揮発性メモリセルに対する情報の書き込み、及びこの情報の読み出し動作に対して、高い信頼性が確保される。
【００４３】
さらに、ドレイン領域及びソース領域をビット線として用いるので、ビット線用の配線層及びコンタクトホールが不要となる。コンタクトホールを設ける場合は、ワード線とコンタクトホールとが短絡するのを防ぐために、コンタクトホールとワード線との距離を大きくとる必要があり、メモリセルのサイズが大きくなるという欠点があった。しかし、この発明では、コンタクトホールが不要なので、メモリサイズを小さくすることが可能となる。
【００４４】
（第１実施形態のメモリセルアレイの製造方法）
図９〜図１０を参照して、第１実施形態のメモリセルアレイの製造方法を説明する。図９及び図１０は、第１実施形態のメモリセルアレイの製造方法を説明するための製造工程図である。
【００４５】
先ず、半導体基板としてのＰ型シリコン基板１０に、Ｐ型不純物をイオン注入し、その後、熱処理を行うことでＰウェル１１を形成する。Ｐウェル１１内のチャネル形成領域１２は、ホットキャリアが発生しやすいように、Ｐ型不純物濃度を高くしておいても良い。続いて、熱酸化により、シリコン基板１０の表面領域上にシリコン酸化膜（図示を省略する。）を形成する。その後、シリコン酸化膜上にリンなどの不純物をドーピングした多結晶シリコン層（図示を省略する。）を形成する。シリコン酸化膜及び多結晶シリコン層の形成後に、ホトリソグラフィ及びエッチングによりパターニングが行われ、シリコン酸化膜及び多結晶シリコン層は、それぞれ、ゲート絶縁膜１３及びゲート電極３０になる（図９（Ａ）参照）。ゲート絶縁膜１３及びゲート電極３０を形成する過程は、半導体製造では公知であり、詳細な説明は省略する。
【００４６】
次に、Ｐウェル１１及びゲート電極３０上に電荷蓄積部となるＯＮＯ積層体４０を形成する（図９（Ｂ）参照）。ＯＮＯ積層体４０は、ボトムシリコン酸化膜層４１、シリコン窒化膜層４２及びトップシリコン酸化膜層４３の積層体である。ボトムシリコン酸化膜層４１は、熱酸化により形成される。シリコン窒化膜層４２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成される。トップシリコン酸化膜層４３は、熱酸化またはＣＶＤ法により形成される。なお、ＯＮＯ積層体４０は、ドレイン領域２１及びソース領域２２上に延在する構成でも良い。
【００４７】
次に、第１及び第２不純物低濃度拡散部２３及び２５を形成する（図９（Ｃ）参照）。第１及び第２不純物低濃度拡散部２３及び２５は、例えば、イオン注入法によりヒ素などのＮ型イオンを打ち込んだ後、熱処理を行うことで形成される。ここで、イオンの加速電圧を、イオンがＯＮＯ積層体４０を透過する程度の低加速電圧とする。このように加速電圧を設定することで、ゲート電極３０及びゲート絶縁膜１３がマスクとして働き、シリコン基板１０のチャネル形成領域１２以外の部分に不純物が注入される。なお、第１及び第２不純物低濃度拡散部２３及び２５の形成は、ＯＮＯ積層体４０の形成後である必要はなく、ＯＮＯ積層体４０の形成前、または、形成途中で行うことも可能である。
【００４８】
次に、公知のホトリソグラフィ法により、ＯＮＯ積層体４０の表面上の領域のうち、ゲート電極３０、及び、第１及び第２不純物低濃度拡散部２３及び２５であって、ゲート電極から例えば０．１μｍの領域をホトレジスト（図示を省略する。）で覆う。このホトレジストをマスクとして、イオン注入法によりヒ素などのＮ型イオンを高濃度で打ち込むことで、第１及び第２不純物低濃度拡散部２３及び２５のうちゲート電極３０から例えば０．１μｍ離れた位置に不純物高濃度拡散部が形成される。この不純物高濃度拡散部がドレイン領域２１及びソース領域２２となる。また、第１及び第２不純物低濃度拡散部２３及び２５のうちゲート電極３０に隣接する部分、すなわち、ホトレジストで覆われた部分が、第１及び第２抵抗変化部２４及び２６となる。なお、ここでは、ドレイン領域２１及びソース領域２２をゲート電極から０．１μｍ離れた位置に形成したが、この距離は、第１及び第２抵抗変化部２４及び２６の所望の抵抗値によって決めることができる。ドレイン領域２１及びソース領域２２の形成後にホトレジストを除去する（図１０（Ａ）参照）。
【００４９】
次に、ＯＮＯ積層体４０の表面上に、層間絶縁膜５５を堆積させる。層間絶縁膜５５は、例えばＣＶＤ法によりシリコン酸化膜で形成される（図１０（Ｂ）参照）。
【００５０】
次に、層間絶縁膜５５の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の任意好適な研磨技術により平坦化する。この研磨をゲート電極３０の上面が露出するレベルまで行う。この平坦化処理により、ＯＮＯ積層体４０は、ゲート電極３０を挟んで二分割され、それぞれ第１電荷蓄積部５０及び第２電荷蓄積部５２となる。また、層間絶縁膜５５もＯＮＯ積層体４０と同様に分割され、それぞれ第１層間絶縁膜５７及び第２層間絶縁膜５８となる。ここで、ゲート電極３０の上面と、第１及び第２層間絶縁膜５７及び５８の上面とは、連続する一平面として形成される（図１０（Ｃ）参照）。
【００５１】
次に、ゲート電極３０上にタングステン等で配線層（図示を省略する。）を形成する。その後、配線層をパターニングすることで、ワード線３３を形成する。また、配線層のパターニングに続いて、ゲート電極３０のパターニングを行う（図１０（Ｄ）参照）。
【００５２】
ゲート電極３０及びワード線３３を、パターニングして形成した後は、周辺回路と接続するための、コンタクトホールやメタル配線の形成を行う。ドレイン領域２１及びソース領域２２をビット線として用いるので、ビット線を形成するための配線層、又は、ビット線とドレイン領域２１及びソース領域２２との電気的接続を行うためのコンタクトホールを形成する過程が不要になる。
【００５３】
（第２実施形態のメモリセルアレイ）
第２実施形態のメモリセルアレイの構造及び製造方法について、図１１を参照して説明する。図１１（Ｂ）は、第２実施形態のメモリセルアレイの概略的断面を示す図である。第２実施形態のメモリセルアレイは、ドレイン領域２１及びソース領域２２の表層領域に第１及び第２サリサイド化領域６０及び６１が形成されている点が、図７を参照して説明した第１実施形態のメモリセルアレイと異なっている。ビット線として用いられるドレイン領域２１及びソース領域２２に第１及び第２サリサイド化領域６０及び６１が形成されることで、ビット線抵抗が低くなり、不揮発性メモリセルアレイの動作がより安定する。
【００５４】
第２実施形態のメモリセルアレイの製造方法については、ドレイン領域２１及びソース領域２２を製造するまでの工程は、図９（Ａ）から図１０（Ａ）を参照して説明した第１実施形態のメモリセルアレイの製造方法と同様なので説明を省略する。
【００５５】
ドレイン領域２１及びソース領域２２を形成した（図１０（Ａ）参照）後、ドレイン領域２１及びソース領域２２に、ＣｏやＴｉの第１及び第２サリサイド化領域６０及び６１を形成する（図１１（Ａ）参照）。なお、ＯＮＯ積層体４０が、ドレイン領域２１及びソース領域２２上に延在して設けられている場合は、ＯＮＯ積層体４０の一部であって、ドレイン領域２１及びソース領域２２の上の部分を除去した後、第１及び第２サリサイド化領域６０及び６１の形成を行う。第１及び第２サリサイド化領域６０及び６１の形成方法については、公知であるのでここでは説明を省略する。
【００５６】
第１及び第２サリサイド化領域６０及び６１の形成後に、第１及び第２層間絶縁膜５７及び５８の形成、並びに、ワード線３３の形成を行って、不揮発性メモリセルアレイを形成する（図１１（Ｂ）参照）。第１及び第２サリサイド化領域６０及び６１の形成後の工程は、図１０（Ｂ）〜（Ｄ）を参照して説明した、第１実施形態の製造方法と同様なので、ここでは説明を省略する。
【００５７】
（第３実施形態のメモリセルアレイ）
第３実施形態のメモリセルアレイについて、図１２を参照して説明する。図１２（Ｃ）は、第３実施形態のメモリセルアレイの概略的断面を示す図である。第３実施形態のメモリセルアレイは、第１及び第２抵抗変化部２４及び２６の上に、サイドウォールスペーサ１４及び１５を備えている点が、第１実施形態と異なる。
【００５８】
第３実施形態のメモリセルアレイの製造方法については、第１及び第２不純物低濃度拡散部２３及び２５を形成するまでの工程は、図９（Ａ）〜（Ｃ）を参照して説明した、第１実施形態のメモリセルアレイの製造方法と、同様なので説明を省略する。
【００５９】
第１及び第２不純物低濃度拡散部２３及び２５を形成した後、第１及び第２不純物低濃度拡散部２３及び２５の上に、サイドウォールスペーサ１４及び１５を形成する。サイドウォールスペーサは、酸化膜または窒化膜をＣＶＤ法などにより堆積した後、異方性エッチングを行うことで、形成される（図１２（Ａ）参照）。
【００６０】
その後、サイドウォールスペーサ１４及び１５をマスクとして不純物のイオン注入を行い、ドレイン領域２１及びソース領域２２を形成する（図１２（Ｂ）参照）。ドレイン領域２１及びソース領域２２の形成後の工程は、図１０（Ａ）〜（Ｄ）を参照して説明した、第１実施形態の製造方法と同様なので、ここでは説明を省略する。
【００６１】
また、ドレイン領域２１及びソース領域２２を形成した後、第２実施形態と同様にサリサイド化領域を形成しても良い。
【００６２】
上述したように、サイドウォールスペーサを形成して、当該サイドウォールスペーサをマスクとして不純物のイオン注入を行うことで、抵抗変化部の幅の変動やばらつきを抑え、精度良く抵抗変化部の幅を規定することができる。このことにより、抵抗変化部の抵抗値も精度良く決まり、メモリ動作がより安定する。
【００６３】
（第４実施形態）
第４実施形態のメモリセルアレイについて、図１３を参照して説明する。図１３（Ｃ）は、第４実施形態のメモリセルアレイの概略的断面を示す図である。第４実施形態のメモリセルアレイは、第１及び第２抵抗変化部２４及び２６が、第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂと、抵抗変化が著しい第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａとを備えている点が、図１２（Ｃ）を参照して説明した第３実施形態のメモリセルと異なる。また、第１及び第２抵抗変化部２４及び２６の上に、サイドウォールスペーサとして、第１サイドウォールスペーサ１６及び１７、並びに、第２サイドウォールスペーサ１８及び１９を備えている。
【００６４】
第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂは、情報の書き込み時に発生するホットキャリアの電荷蓄積部への注入を促進させる領域である。一方、第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａは、第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂよりもそれぞれＮ型不純物濃度が低く、第３実施形態の第１及び第２抵抗変化部２４及び２６よりも抵抗変化が顕著となるような領域である。尚、第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａ、並びに第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂの不純物濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。
【００６５】
第４実施形態のメモリセルアレイの製造方法については、第１及び第２不純物低濃度拡散部２３及び２５を形成するまでの工程は、図９（Ａ）〜（Ｃ）を参照して説明した、第１実施形態のメモリセルアレイの製造方法と、同様なので説明を省略する。
【００６６】
第１及び第２不純物低濃度拡散部２３及び２５を形成した後、第１サイドウォールスペーサ１６及び１７を形成する。ゲート電極３０及びゲート絶縁膜１３、並びに、第１サイドウォールスペーサ１６及び１７をマスクとしてイオン注入することにより、イオン注入された部分が、第１及び第２高濃度拡散部２７及び２８となり、第１サイドウォールスペーサ１６及び１７で覆われた部分が、第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａとなる（図１３（Ａ）参照）。
【００６７】
次に、第２サイドウォールスペーサ１８及び１９を形成する。ゲート電極３０及びゲート酸化膜１３、第１サイドウォールスペーサ１６及び１７、並びに、第２サイドウォールスペーサ１８及び１９をマスクとして不純物のイオン注入を行い、ドレイン領域２１及びソース領域２２を形成する（図１３（Ｂ）参照）。第２サイドウォールスペーサ１８及び１９で覆われた部分が、第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａよりも不純物濃度が高い第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂとなる（図１３（Ｂ）参照）。
【００６８】
ドレイン領域２１及びソース領域２２を形成した後の工程は、図１０（Ａ）〜（Ｄ）を参照して説明した、第１実施形態の製造方法と同様なので、ここでは説明を省略する。なお、ドレイン領域２１及びソース領域２２を形成した後、第２実施形態と同様にサリサイド化領域を形成しても良い。
【００６９】
この実施の形態によれば、抵抗変化部として、ホットキャリア注入促進部となる第１及び第２高濃度拡散抵抗変化部２４ｂ及び２６ｂに加え、さらに、抵抗変化が著しい第１及び第２低濃度拡散抵抗変化部２４ａ及び２６ａが設けられている。抵抗変化部として、不純物濃度の異なる高濃度拡散抵抗変化部及び低濃度拡散抵抗変化部を備えているため、抵抗変化部における抵抗変化量の細かな調整が可能となる。
【００７０】
（第５実施形態）
図１４〜図１６を参照して、第５実施形態のメモリセルアレイの構造及び製造方法を説明する。
【００７１】
図１６は、第５実施形態のメモリセルアレイの概略的断面を示す図である。第５実施形態のメモリセルアレイは、ドレイン領域２１及びソース領域２２の表面領域上に熱酸化膜６５を備え、第１及び第２電荷蓄積部５０及び５２の上にサイドウォールスペーサ１４及び１５を備えている。このため、ドレイン領域２１及びソース領域２２はワード線３４と熱酸化膜６５で分離されるので、層間絶縁膜が不要となる。
【００７２】
続いて、第５実施形態のメモリセルアレイの製造方法について説明する。
【００７３】
先ず、半導体基板としてのＰ型シリコン基板１０に、Ｐ型不純物をイオン注入し、その後、熱処理を行うことで、Ｐウェル１１を形成する。Ｐウェル１１内のチャネル形成領域１２には、ホットキャリアが発生しやすいように、Ｐ型不純物濃度を高くしておいても良い。続いて、熱酸化により、シリコン酸化膜を形成する。その後、シリコン酸化膜上にリンなどの不純物をドーピングした多結晶シリコン層を形成する。ホトリソグラフィ及びエッチングによりパターニングが行われ、シリコン酸化膜及び多結晶シリコン層は、それぞれ、ゲート絶縁膜１３及びゲート電極３０になる。ゲート電極３０上に、ハードマスクとして例えばマスク窒化膜６３を形成する。ゲート絶縁膜及びゲート電極を形成する過程は、半導体製造では公知であり、詳細な説明は省略する（図１４（Ａ）参照）。
【００７４】
次に、Ｐウェル１１及びマスク窒化膜６３上に電荷蓄積部となるＯＮＯ積層体４０を形成する（図１４（Ｂ）参照）。ＯＮＯ積層体４０は、ボトムシリコン酸化膜層４１、シリコン窒化膜層４２及びトップシリコン酸化膜層４３の積層体である。ボトムシリコン酸化膜層４１は、熱酸化により形成される。シリコン窒化膜層４２は、ＣＶＤ法などにより形成される。トップシリコン酸化膜層４３は、熱酸化またはＣＶＤ法により形成される。
【００７５】
次に、第１及び第２不純物低濃度拡散部（図示を省略する。）を形成し、さらに、サイドウォールスペーサ１４及び１５を形成する。その後、第１及び第２不純物低濃度拡散部に、サイドウォールスペーサ１４及び１５をマスクとして不純物のイオン注入を行い、ドレイン領域２１及びソース領域２２と、第１及び第２抵抗変化部２４及び２６とを形成する（図１５（Ａ）参照）。ここで、サイドウォールスペーサ１４及び１５を形成するためのエッチングの際に行われる異方性エッチングの際に、ＯＮＯ積層体４０のマスク窒化膜６３上の部分も、エッチングされる。なお、ドレイン領域２１及びソース領域２２を形成する工程は、マスク窒化膜６３を設けていることを除いては、図１２（Ａ）及び（Ｂ）を参照して説明した第３実施形態と同様なので、詳しい説明は省略する。
【００７６】
ドレイン領域２１及びソース領域２２を形成した後、ドレイン領域２１及びソース領域２２に、熱酸化により熱酸化膜６５を形成する。このとき、ゲート電極３０及び第１及び第２抵抗変化部２４及び２６は、マスク窒化膜６３及びシリコン窒化膜４５及び４８によりブロックされているので酸化されない（図１５（Ｂ）参照）。
【００７７】
その後、熱リン酸によりマスク窒化膜６３のみを除去し、ワード線３４を形成する（図１６参照）。
【００７８】
このように熱酸化膜６５でワード線３４とビット線となるドレイン領域２１及びソース領域２２を分離することで、層間絶縁膜の形成が不要になる。このため、ＣＭＰによる平坦化も不要となり、ゲート電極を薄く形成することができる。さらに、ゲート電極の厚さが薄くなることで、配線の際のゲート電極３０とワード線３４のエッチングが容易になる。
【図面の簡単な説明】
【００７９】
【図１】先の出願の半導体不揮発性メモリセルの概略的断面構造図である。
【図２】先の出願の半導体不揮発性メモリセルの等価回路図である。
【図３】この発明の半導体不揮発性メモリセルアレイの構成を示す回路図である。
【図４】従来の半導体不揮発性メモリセルアレイのレイアウトの一部分を示す図である。
【図５】第１実施形態の半導体不揮発性メモリセルアレイのレイアウトの一部分を示す図である。
【図６】第１実施形態の半導体不揮発性メモリセルアレイの一部分の構造を概略的に示す斜視図である。
【図７】第１実施形態の半導体不揮発性メモリセルの概略的断面構造図（その１）である。
【図８】第１実施形態の半導体不揮発性メモリセルの概略的断面構造図（その２）である。
【図９】第１実施形態の半導体不揮発性メモリセルの製造工程図（その１）である。
【図１０】第１実施形態の半導体不揮発性メモリセルの製造工程図（その２）である。
【図１１】第２実施形態の半導体不揮発性メモリセルの製造工程図である。
【図１２】第３実施形態の半導体不揮発性メモリセルの製造工程図である。
【図１３】第４実施形態の半導体不揮発性メモリセルの製造工程図である。
【図１４】第５実施形態の半導体不揮発性メモリセルの製造工程図（その１）である。
【図１５】第５実施形態の半導体不揮発性メモリセルの製造工程図（その２）である。
【図１６】第５実施形態の半導体不揮発性メモリセルの製造工程図（その３）である。
【符号の説明】
【００８０】
１０    Ｐ型シリコン基板
１１    Ｐウェル
１２    チャネル形成領域
１３    ゲート絶縁膜
１４、１５    サイドウォールスペーサ
１６、１７    第１サイドウォールスペーサ
１８、１９    第２サイドウォールスペーサ
２１    ドレイン領域
２２    ソース領域
２３    第１不純物低濃度拡散部
２４    第１抵抗変化部
２４ａ    第１低濃度拡散抵抗変化部
２４ｂ    第１高濃度拡散抵抗変化部
２５    第２不純物低濃度拡散部
２６    第２抵抗変化部
２６ａ    第２低濃度拡散抵抗変化部
２６ｂ    第２高濃度拡散抵抗変化部
３０    ゲート電極
３３、３４    ワード線
４０    ＯＮＯ積層体
４１    ボトムシリコン酸化膜層
４２    シリコン窒化膜層
４３    トップシリコン酸化膜層
４４、４７    第１シリコン酸化膜
４５、４８    シリコン窒化膜
４６、４９    第２シリコン酸化膜
５０    第１電荷蓄積部
５２    第２電荷蓄積部
５５    層間絶縁膜
５７    第１層間絶縁膜
５８    第２層間絶縁膜
６０、６１    サリサイド化領域
６３    マスク窒化膜
６５    熱酸化膜
１００、３５１、３５２、３５３、３５４    メモリセル
２３１、２３２、２３３、３３１、３３２、３３３    ワード線ＷＬ
２４０、２４１、２４２、２４３、３４０、３４１、３４２、３４３    ビット線ＢＬ
３６１、３６３    電荷蓄積部
【図１】
2006024868.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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