(57)【要約】【課題】  半導体集積回路に好適な電圧保持回路及び高性能化を図ったカメラ用前処理ＬＳＩを提供する。【解決手段】  固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出してＡ／Ｄ変換回路でデジタル化し、このデジタル信号を受ける論理回路により上記相関二重サンプリング回路に対して黒レベルクランプ信号を帰還させる信号を形成する。かかる黒レベルクランプ信号を保持する電圧保持回路として、第１タイミング期間に入力信号をキャパシタに取り込み、第２タイミング期間に上記キャパシタに保持された電圧を受け、反転増幅回路により電圧増幅して上記キャパシタに伝える回路を用いる。【選択図】  図１
2006319392.tif 000002
【特許請求の範囲】
【請求項１】
第１タイミング期間に入力信号をキャパシタに取り込む回路と、
第２タイミング期間に上記キャパシタに保持された電圧を受け、その受けた電圧の増幅信号を上記キャパシタに伝える所定の電圧利得を持つ電圧増幅器とを含む電圧保持回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１タイミング期間に入力信号をキャパシタに取り込む回路は、上記第１タイミング期間にオン状態となって上記キャパシタに入力信号を伝える第１スイッチと、上記キャパシタの保持電圧を出力させる電圧利得が低い増幅器とからなり、
上記電圧増幅器は、上記第２タイミング期間にオン状態となる第２スイッチにより上記増幅器の出力信号に対応した反転増幅信号を上記キャパシタに伝えるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記キャパシタは、上記第１キャパシタと第２キャパシタからなり、
上記入力信号は、第３スイッチを介して上記第１キャパシタ及び第２キャパシタの一方の電極が共通接続された第１出力端子に伝えられ、
上記第２キャパシタの他方の電極は、上記電圧増幅器の入力端子に接続され、
上記電圧増幅器の第２出力端子は上記第１キャパシタの他方の電極に接続され、
上記電圧増幅の出力信号は、第４スイッチにより入力側に帰還され、
上記第１タイミング期間では上記第３スイッチがオン状態にされて、上記入力信号が上記第１出力端子に伝えられるとともに、上記第４スイッチがオン状態となって電圧増幅器は電圧利得が低い増幅動作を行って上記第１キャパシタ及び第２キャパシタに上記入力信号に対応した信号電荷が蓄積され、
上記第２タイミング期間では、上記第３スイッチ及び第４スイッチがオフ状態にされて、上記電圧増幅器は所定の電圧利得による反転増幅動作を行うことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記電圧増幅器は、差動増幅回路からなり、上記第３スイッチは上記差動増幅回路の上記第２出力端子と反転入力端子との間に設けられ、非反転入力に所定のバイアス電圧が印加されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記電圧増幅器は、ＣＭＯＳインバータ回路からなり、上記第３スイッチは上記ＣＭＯＳインバータ回路の出力端子と入力端子との間に設けられてなることを特徴とする半導体集積回路装置。
【請求項６】
固体撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号に対応した入力信号を受けるＡ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の出力信号を受けて、上記相関二重サンプリング回路に対して黒レベルクランプ信号を帰還させる論理回路と、
上記黒レベルクランプ信号を保持する電圧保持回路とを備え、
上記電圧保持回路は、
第１タイミング期間に上記黒レベルクランプ信号をキャパシタに取り込む回路と、      第２タイミング期間に上記キャパシタに保持された上記黒レベルクランプ信号を受け、上記黒レベルクランプ信号の増幅信号を上記キャパシタに伝える所定の電圧利得を持つ電圧増幅器とにより構成されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第１タイミング期間に上記黒レベルクランプ信号をキャパシタに取り込む回路は、上記第１タイミング期間にオン状態となって上記キャパシタに入力信号を伝える第１スイッチと、上記第１キャパシタの保持電圧を出力させる電圧利得が低い増幅器とからなり、  上記電圧増幅器は、上記第２タイミング期間にオン状態となる第２スイッチにより上記増幅器の出力信号に対応した反転増幅信号を上記キャパシタに伝えるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項６において、
上記キャパシタは、上記第１キャパシタと第２キャパシタからなり、
上記黒レベルクランプ信号は、第３スイッチを介して上記第１キャパシタ及び第２キャパシタの一方の電極が共通接続された第１出力端子に伝えられ、
上記第２キャパシタの他方の電極は、上記電圧増幅器の入力端子に接続され、
上記電圧増幅器の出力端子は上記第１キャパシタの他方の電極に接続され、
上記電圧増幅の出力信号は、第４スイッチにより入力側に帰還され、
上記第１タイミング期間では上記第３スイッチがオン状態にされて、上記黒レベルクランプ信号が上記第１出力端子に伝えられるとともに、上記第４スイッチがオン状態となって電圧増幅器は電圧利得が低い増幅動作を行って上記第１キャパシタ及び第２キャパシタに上記黒レベルクランプ信号に対応した信号電荷が蓄積され、
上記第２タイミング期間では、上記第３スイッチ及び第４スイッチがオフ状態にされて、上記電圧増幅器は所定の電圧利得による反転増幅動作を行うことを特徴とする半導体集積回路装置。
【請求項９】
請求項６において、
上記相関二重サンプリング回路は、差動入力端子を備え、
上記黒レベルクランプ信号を保持する電圧保持回路は、上記相関二重サンプリング回路の差動入力端子に対して設けられた第１回路と第２回路からなり、
上記第１回路と第２回路には、上記論理回路で形成された帰還信号をそれぞれ入力端子の極性に合わせて帰還させるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記帰還信号は上記黒レベルクランプ信号であり
上記第１回路及び第２回路は、上記電圧保持回路を有することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記キャパシタは、上記第１キャパシタと第２キャパシタからなり、
上記黒レベルクランプ信号は、第３スイッチを介して上記第１キャパシタ及び第２キャパシタの一方の電極が共通接続された第１出力端子に伝えられ、
上記第２キャパシタの他方の電極は、上記電圧増幅器の入力端子に接続され、
上記電圧増幅器の出力端子は上記第１キャパシタの他方の電極に接続され、
上記電圧増幅の出力信号は、第４スイッチにより入力側に帰還され、
上記第１タイミング期間では上記第３スイッチがオン状態にされて、上記黒レベルクランプ信号が上記第１出力端子に伝えられるとともに、上記第４スイッチがオン状態となって電圧増幅器は電圧利得が低い増幅動作を行って上記第１キャパシタ及び第２キャパシタに上記黒レベルクランプ信号に対応した信号電荷が蓄積され、
上記第２タイミング期間では、上記第３スイッチ及び第４スイッチがオフ状態にされて、上記電圧増幅器は所定の電圧利得による反転増幅動作を行うことを特徴とする半導体集積回路装置。
【請求項１２】
固体撮像素子で形成された画素信号のフィードスルー部の黒レベルに対応した信号をサンプルホールドし、上記画素信号の信号部との差分信号に対応した出力信号を形成する相関二重サンプリング回路と、
上記相関二重サンプリング回路の出力信号に対応した入力信号を受けるＡ／Ｄ変換回路と、
上記Ａ／Ｄ変換回路の出力信号を受けて、上記相関二重サンプリング回路に対して黒レベルクランプ信号を帰還させる論理回路と、
上記黒レベルクランプ信号を保持する電圧保持回路とを備え、
上記相関二重サンプリング回路は、差動入力端子を備え、
上記黒レベルクランプ信号を保持する電圧保持回路は、上記相関二重サンプリング回路の差動入力端子に対して設けられた第１回路と第２回路からなり、
上記第１回路と第２回路には、上記論理回路で形成された帰還信号をそれぞれ入力端子の極性に合わせて帰還させるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１において、
上記電圧増幅器は増幅率が１のボルテージフォロワ回路であることを特徴とする半導体集積回路。
【請求項１４】
請求項１２において、
上記帰還信号は上記黒レベルクランプ信号であり、
上記第１回路は正相の上記差導入力端子に対応しており、上記第２回路は負相の上記差動入力端子に対応しており、
上記第１回路を通る上記帰還信号と上記第２回路を通る上記帰還信号は極性が逆で大きさが等しいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば上記相関二重サンプリング（ＣＤＳ）回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【０００２】
イメージセンサからの信号処理において、クランプオフセットをデジタル的に与えるようにしたフロンドエンド信号処理装置の例として、例えば特開２００１−１８９８９２公報がある。
【特許文献１】特開２００１−１８９８９２公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１１は、本願発明者により本願発明に先立って検討されたカメラ用前処理ＬＳＩのブロック図である。カメラ用前処理ＬＳＩにおいては、イメージセンサＣＣＤからの画素信号のフィードスルー部がＳ／Ｈ（サンプル／ホールド）アンプにサンプルされ、信号部がＣＤＳ（相関二重サンプリング；Correlated Double Sampling) アンプにサンプルされる。そして、フィードスルー部と信号部との差分がＣＤＳアンプで所定のゲインで増幅され、フィードスルー部と信号部との差分がＣＤＳアンプで所定のゲインで増幅され、更にＰＧＡ（Programmable Gain Amplifier)アンプで増幅され、ＡＤＣ（アナログ／デジタル変換回路）でデジタルコードに変換される。上記ＰＧＡ及びＡＤＣのオフセットはオフセットキャリブレーション期間中に上記ＡＤＣ出力を上記ＰＧＡに帰還することで補正される。
【０００４】
信号部が黒レベルの時、理想的にはフィードスルー部と等しい電圧となるが、イメージセンサのオフセットにより一致しない。これらのオフセットは、イメージセンサからの信号が光学的黒となる期間に、ＡＤＣ出力を元に論理回路ＬｏｇによりチャージポンプＣＰを制御して、上記ＳＨアンプの入力に接続されているオフセット保持容量に補正電圧を蓄えることで補正される。この補正電圧は、イメージセンサＣＣＤからの信号の少なくとも１ラインの期間は保持される必要がある為、大きな容量値の容量素子であることが必要となる。そのため、かかるカメラ用前処理ＬＳＩにおいては大きな容量値の外付キャパシタＣ及びそれを接続するための外部端子Ｐが必要となる。
【０００５】
一方、特許公報１においては、イメージセンサからの輝度信号は、輝度信号検出／デジタル化部でデジタル信号に変換される。デジタル信号部は、上記変換されたデジタル信号に乗算を行って、その結果をフロントエンド信号処理出力とするものである。ＯＢクランプ部は、輝度信号検出／デジタル化部からのデジタル信号を受け、帰還信号を輝度信号検出／デジタル化部に与えることで、輝度信号の黒レベルを一定値にクランプする。この技術では、アナログ的にクランプレベルを保持する必要が無いために、図１１に示した外付キャパシタＣ及び外付端子Ｐを不要にできる。しかしながら、高い精度でレベル設定を行うためには、デジタル化部での量子化ノイズを極力減らすように分解能を高くすることが必要となり、デジタルビット数が多くなってしまう。この結果、上記乗算を行う乗算器や信号処理部での回路規模が大きくなってしまい、かかる大きな回路規模でのデジタル信号処理により消費電力も大きくなってしまうという問題が生じる。
【０００６】
この発明の目的は、半導体集積回路に好適な電圧保持回路及び高性能化を図ったカメラ用前処理ＬＳＩを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１タイミング期間に入力信号をキャパシタに取り込み、第２タイミング期間に上記キャパシタに保持された電圧を受け、反転増幅回路により電圧増幅して上記キャパシタに伝える。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。固体撮像素子で形成された画素信号のフィードスルー部との差を表す信号部を相関二重サンプリング回路で取り出してＡ／Ｄ変換回路でデジタル化し、このデジタル信号を受ける論理回路により上記相関二重サンプリング回路に対して黒レベルクランプ信号を帰還させる信号を形成する。かかる黒レベルクランプ信号を保持する電圧保持回路として、第１タイミング期間に入力信号をキャパシタに取り込み、第２タイミング期間に上記キャパシタに保持された電圧を受け、反転増幅回路により電圧増幅して上記キャパシタに伝える回路を用いる。
【０００９】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。固体撮像素子で形成された画素信号のフィードスルー部と信号部との差分を差動入力の相関二重サンプリング回路で取り出してＡ／Ｄ変換回路でデジタル化し、論理回路により黒レベルクランプ信号を帰還させる信号を形成する。上記差動入力に対応して第１回路と第２回路からなる電圧保持回路を設け、上記論理回路で形成された帰還信号を１／２ずつ入力端子の極性に合わせて帰還する。
【発明の効果】
【００１０】
半導体集積回路で形成された小さなキャパシタにより長時間の電圧保持ができる。カメラ用前処理ＬＳＩの１チップ化及び高性能化ができる。
【発明を実施するための最良の形態】
【００１１】
図１には、この発明に係る電圧保持回路の一実施例の基本的ブロック図が示されている。キャパシタＣに対して、スイッチＳＷのａ側接点を通して入力電圧Ｖｉが入力される。このキャパシタＣの保持電圧は、利得１の増幅回路を通して出力電圧Ｖｏとして出力される。この電圧利得が低いような利得１の増幅回路は、例えばボルテージフォロワ形態の差動増幅回路等から構成される。上記出力電圧Ｖｏは、利得−Ａ（Ａは１以上）の反転増幅回路により増幅され、上記スイッチＳＷのｂ側接点を通して上記キャパシタＣに帰還される。上記スイッチＳＷは、接点ａ又はｂに接続される切り替えスイッチの形式で示されているが、実際の半導体集積回路においては、接点ａ側と入力電圧Ｖｉが供給される入力端子とを接続するＭＯＳＦＥＴのような第１アナログスイッチと、接点ｂ側と利得−Ａの反転増幅回路の出力端子とを接続するＭＯＳＦＥＴのような第２アナログスイッチから構成される。
【００１２】
同図において、上記スイッチＳＷを接点ａ側としてキャパシタＣに入力電圧Ｖｉを供給し、その後にスイッチＳＷを接点ｂ側にしたときの電圧保持状態はＶｏ＝Ｖｉ−Ａ・Ｖｏであるから入出力伝達特性は式（１）の様になる。
Ｖｏ／Ｖｉ＝１／（１＋Ａ）                            ・・・・・・・・・（１）  上記式（１）から１に比べてＡを大きく（１≪Ａ）設定すれば、入力変動の影響をほぼ１／Ａのように大幅に減少させることができる。つまり、キャパシタＣのリーク等による電圧変動を大幅に減少させて電圧保持時間を長くすることができる。
【００１３】
例えば、入力変動が１０ｍＶの時、Ａ＝１０００倍とすると出力変動は１０μＶとなる。つまり、出力電圧Ｖｏに所望の信号を保持した時、出力電圧Ｖｏの変動成分をキャパシタＣの入力電圧Ｖｉへの入力とすればその変動が抑えられる事となる。これを定性的に説明するなら以下の通りである。上記キャパシタＣの入力電圧Ｖｉがリーク電流等によって僅かでも減少しようとすると、それを補うようにＡ倍された帰還信号が上記キャパシタＣに伝えられること、言い換えるならばリーク電流のＡ倍に増幅されたチャージ電流が流れるようにされる。このチャージ電流の補充によって上記キャパシタＣの保持電圧Ｖｉの変動が抑えられる。
【００１４】
上記キャパシタＣの保持電圧Ｖｉが僅かでも変化しようとすると増幅された電流がキャパシタＣに補充される。この補充電流は、上記保持電圧Ｖｉをもとの電圧よりも高くするようには決してならないから結局上記保持電圧Ｖｉを維持するに止まるものとなる。この結果、キャパシタＣを半導体集積回路に形成されるような容量値が小さくて僅かなリーク電流によっても保持電圧Ｖｉが変化しようとしてもそれを補う十分な電流が供給されるから上記電圧Ｖｉを長い時間にわたって保持することができるものとなる。
【００１５】
図２には、この発明に係る電圧保持回路の他の一実施例の基本的ブロック図が示されている。この実施例では、差動増幅回路を用いて、上記利得１の増幅回路と上記利得Ａを持つ反転増幅回路との２つの役割を持つようにされる。差動増幅回路の非反転入力（＋）には、差動増幅回路が動作するための所定のバイアス電圧Ｖｒが供給される。差動増幅回路が電源電圧ＶＤＤと回路の接地電位０Ｖで動作するものでは、上記基準電圧Ｖｒは、特に制限されないが、理想的にはＶＤＤ／２のような中間電圧に選ばれる。差動増幅回路が正の電源電圧＋Ｖと負の電源電圧−Ｖの２電源で動作するものでは、上記基準電圧Ｖｒは０Ｖのような回路の接地電位にすることができる。
【００１６】
上記差動増幅回路の反転入力端子（−）と出力端子との間には、第１スイッチＳ１が設けられる。上記差動増幅回路は、オープン利得Ａが前記１０００倍程度の大きな利得を持つようにされる。上記差動増幅回路の出力端子は、キャパシタＣ１の一方の電極に接続される。このキャパシタＣ１の他方の電極は出力電圧Ｖｏを取り出す出力端子に接続される。また、上記出力端子は  第２スイッチＳ２を通して入力電圧Ｖｉが供給される入力端子に接続される。上記出力端子は、またキャパシタＣ２の一方の電極に接続される。このキャパシタＣ２の他方の電極は、上記差動増幅回路の反転入力端子（−）に接続される。
【００１７】
入力電圧Ｖｉを取り込む第１タイミング期間では、上記第１スイッチＳ１と第２スイッチＳ２がオン状態にされて、入力電圧ＶｉがキャパシタＣ１とキャパシタＣ２に伝えられる。上記第１スイッチＳ１のオン状態により、上記差動増幅回路は出力信号が１００％負帰還されてボルテージフォロワ動作を行う。つまり、差動増幅回路は、基準電圧Ｖｒを出力端子に利得１で出力するという正相増幅回路として動作する。これにより、キャパシタＣ１とＣ２には、上記基準電圧Ｖｒと入力電圧Ｖｉの差分の電圧が保持される。
【００１８】
上記取り込まれた入力電圧Ｖｉを保持する第２タイミング期間では、上記第１スイッチＳ１と第２スイッチＳ２が共にオフ状態にされる。この状態では、差動増幅回路は、利得−Ａのような反転増幅回路として動作する。つまり、上記基準電圧Ｖｒに対してキャパシタＣ１，Ｃ２に保持された電圧がリーク電流によって変化し、反転入力端子（−）の電位が変化しようとすると、その変化分を利得Ａ倍してキャパシタＣ１電流を供給して前記同様に出力電圧Ｖｏの電圧変動を抑制するように作用する。このとき、上記キャパシタＣ２は、利得１の信号伝達経路として動作するので等価的には前記図１に示した実施例回路と同様となる。
【００１９】
図３には、この発明に係る電圧保持回路の更に他の一実施例の基本的ブロック図が示されている。この実施例においては、図２の差動増幅回路に代えてインバータ回路を用いて−Ａ利得を持つ反転増幅回路として動作させる。上記第１スイッチＳ１は、上記インバータ回路の入力端子と出力端子との間に設けられる。他の構成及び動作は、前記図２同様である。つまり、第１スイッチＳ１をオン状態にすると、インバータ回路の入力と出力とが短絡されてボルティージフォワと同様に利得１の増幅回路として動作するものである。
【００２０】
上記インバータ回路は、例えばＰチャネルＭＯＳＦＥＴとＭＯＳＦＥＴを動作電源間に直列に接続し、そのゲートを共通に接続して入力端子とし、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレインを共通接続して出力端子とするＣＭＯＳインバータ回路を用いることができる。この実施例では、前記差動増幅回路の供給されるような基準電圧Ｖｒは不要である。しかし、上記インバータ回路の入力と出力とを第１スイッチＳ１により接続することにより入力電圧と出力電圧とが等しくなる論理しきい値電圧を基準電圧として上記入力電圧Ｖｉの取り込みが行われる。この論理しきい値電圧は、上記差動増幅回路における上記基準電圧Ｖｒと同じ役割を果たす。
【００２１】
この実施例の電圧保持回路では、保持電圧に帰還をかけて補償することにより、半導体集積回路に形成されるような小さな容量値のキャパシタを用いても比較的長時間の電圧保持が可能となる。この結果、半導体集積回路に設けられる電圧保持回路において、外付けの大容量値のキャパシタが不要となり、それに伴い外部接続ピンも削減できる。
【００２２】
図４には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。この実施例の差動増幅回路は、次の各回路素子により構成される。Ｐチャネル型のＭＯＳＦＥＴＭＰ６とＭＰ７が差動形態に接続される。差動ＭＯＳＦＥＴＭＰ６とＭＰ７のゲートは、入力端子ＩＮ（＋）とＩＮ（−）に接続される。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソースと電源電圧ＶＤＤとの間には、電流源を構成するＰチャネルＭＯＳＦＥＴＭＰ４が設けられる。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレインと回路の接地電位との間には、ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５が設けられる。上記ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５には、ＮチャネルＭＯＳＦＥＴＭＮ３とＭＮ６が電流ミラー形態に設けられる。これにより、ＭＯＳＦＥＴＭＰ６のドレイン電流に対応した電流が上記ＭＯＳＦＥＴＭＮ３のドレインから出力される。
【００２３】
上記ＭＯＳＦＥＴＭＮ３のドレイン電流は、Ｐチャネル型ＭＯＳＦＥＴＭＰ２とＭＰ３からなる電流ミラー回路を介して上記Ｎチャネル型ＭＯＳＦＥＴＭＮ６のドレインと接続される。この結果、ＰチャネルＭＯＳＦＥＴＭＰ３とＮチャネルＭＯＳＦＥＴＭＮ６のドレインが接続された出力端子ＯＵＴから、上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレイン電流の差電流に対応した出力信号が形成される。
【００２４】
電源電圧ＶＤＤと回路の接地電位との間に抵抗Ｒ１とダイオート形態のＮチャネルＭＯＳＦＥＴＭＮ１が接続される。このＭＯＳＦＥＴＭＮ１に電流ミラー形態にＮチャネルＭＯＳＦＥＴＭＮ２が接続される。このＭＯＳＦＥＴＭＮ２のドレインと電源電圧ＶＤＤとの間にはダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１が設けられ、かかるＭＯＳＦＥＴＭＰ１と上記ＭＯＳＦＥＭＰ４が電流ミラー形態に接続されることにより、上記抵抗Ｒ１で形成した電流に対応した電流が上記ＭＯＳＦＥＴＭＰ６に流れるようにされる。上記ＰチャネルＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴに代え、ＮチャネルＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴに代えても同様な差動アンプを構成することができる。
【００２５】
図５には、この発明が適用されたカメラ用前処理ＬＳＩの一実施例のブロック図が示されている。イメージセンサＣＣＤにより形成された画像信号のフィードスルー部と信号部がそれぞれ相関二重サンプリングアンプＣＤＳによりサンプルされ、フィードスルー部と信号部との差分が取り出されて増幅されることにより雑音の除去が行われる。また、相関二重サンプリングアンプＣＤＳにおいて、後述するようなクランプオフセットの加算も行われる。この相関二重サンプリングアンプＣＤＳの出力は、アナログ／デジタル変換器ＡＤＣによりデジタルコードに変換される。このデジタル化された画像信号は、デジタル・プログラマブル・ゲイン・アンプにより増幅される。
【００２６】
論理回路Ｌｏｇは、上記アナログ／デジタル変換器ＡＤＣにより形成されたデジタルコードの画像信号を受け、チャージポンプＣＰを制御して上記クランプオフセット（黒レベル補正）を行う補正電圧を形成する。この補正電圧は、スイッチＳを通して前記図１〜図３のいずれかに示したような電圧保持回路ＶＨＤに保持される。この電圧保持電圧ＶＨＤに保持された補正電圧は、バッファアンプＢＡを通して上記相関二重サンプリングアンプＣＤＳに入力されてクランプオフセットの加算が行われる。この補正電圧は、イメージセンサＣＣＤからの信号の少なくとも１ラインの期間にわたって保持される必要があるが、前記実施例の電圧保持回路により半導体集積回路に形成されたキャパシタを用いても十分な保持時間を確保することができる。このため、電圧保持回路ＶＨＤは、キャパシタを含めて半導体集積回路内に内蔵させることができる。
【００２７】
図６には、この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例のブロック図が示されている。この実施例の論理回路Ｌｏｇは、上記アナログ／デジタル変換器ＡＤＣにより形成されたデジタルコードの画像信号を受け、第１と第２チャージポンプＣＰ１とＣＰ２を制御して上記クランプオフセット（黒レベル補正）を行う補正電圧の半分ずつを形成する。例えば、上記イメージセンサＣＣＤのオフセットにより信号部の黒レベルをフィードスルー部と等しくさせる補正電圧が＋ΔＶであるとき、相関二重サンプリングアンプＣＤＳの正相入力（＋）に対応したチャージポンプＣＰ１からは＋ΔＶ／２の電圧が形成され、相関二重サンプリングアンプＣＤＳの負相入力（−）に対応したチャージポンプＣＰ２からは−ΔＶ／２の電圧が形成されるようにされる。これにより、相関二重サンプリングアンプＣＤＳの正相入力（＋）と負相入力（−）間に＋ΔＶのような補正電圧を加えることができる。
【００２８】
この構成では、電圧保持回路ＶＨＤ１とＶＨＤ２の保持電圧に同じノイズが載った場合でも、上記差動増幅を行う相関二重サンプリングアンプＣＤＳによって相殺させることができる。つまり、前記のように１ラインの期間にわたって保持され補正電圧にコモンモードのノイズが乗ってもそれを相殺させることができるものとなる。このようなクランプオフセット（黒レベル補正）の補正方法を採ることにより、耐ノイズ性を向上させたカメラ用前処理ＬＳＩを得ることができる。このような信号処理の機能面に着目するなら、前記図１〜図３のような電圧保持回路を用いることに限定されず、例えば外付けキャパシタを用いる等種々の電圧保持回路を用いることができるものである。
【００２９】
図７には、この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例の構成図が示されている。この実施例では、前記図６の実施例に加えて相関二重サンプリングアンプＣＤＳがインタリーブ動作を行うようにされる。つまり、黒レベルサンプル用と信号サンプル用の入力容量と帰還容量とオフセット加算用のバッファとスイッチ及び電圧保持回路をそれぞれ二組ＶＤＨ１ｅ，２ｅ及びＶＨＤ１ｏ，２ｏ持つ構成として、一方の入力容量がサンプル動作をしている間、他方は増幅動作を行うインタリーブ動作が可能となっている。なお、上記スイッチや電圧保持回路に付された各記号の末尾の文字ｅはインタリーブ動作のeven（偶数）を表し、ｏはodd （奇数）を表している。
【００３０】
上記図７の相関二重サンプリングアンプＣＤＳを図８に示した波形図を参照して説明する。イメージセンサＣＣＤで形成された画像信号が結合容量を介して入力端子ＣＤＳＩＮに供給される。この入力端子ＣＤＳＩＮから入力された画素信号のフィードスルー部f0は、スイッチp1eがオンすることで入力容量c1eにサンプルされる。続いて画素信号の信号部s0がスイッチp2eがオンすることで容量c2eにサンプルされる。ここで、イメージセンサＣＣＤからの画素信号が光学的黒の期間（以下ＯＢＰ期間）、即ちイメージセンサＣＣＤからの信号が黒レベルを出力し続ける期間である場合、スイッチobe及びoboはオンしている状態であり、電圧保持回路ＶＨＤ１ｅ〜ＶＨＤ２ｏを構成する差動アンプはセルフバイアスの状態となっている。
【００３１】
また、スイッチp2eがオフするまでのクロック一周期の期間でスイッチpseはオンしている状態であり、チャージポンプ（ＣＰ１，ＣＰ２）により電圧保持回路ＶＨＤ１ｅとＶＨＤ２ｅの容量にオフセットが前記図６の実施例のように半分ずつサンプルされる。チャージポンプＣＰ１とＣＰ２は、ＡＤＣ出力が所望のレベルになるように信号処理されることにより制御される。スイッチp2eにより画素信号の信号部がサンプルされた後、スイッチpaeがオンしてフィードスルー部と信号部との差信号に、電圧保持回路ＶＨＤ１ｅとＶＨＤ２ｅにサンプルされた電圧v1eとv2eの差信号がオフセットとして加算され、それが入力容量と帰還容量との比（c2e/cfe及びc1e/cfe）で決まるゲインで増幅される。
【００３２】
一方、スイッチpaeがオンしている間、イメージセンサＣＣＤからは次の画素信号が伝送されており、この画素信号のフィードスルー部f1は、スイッチp1oがオンすることによりサンプルされる。そして、信号部s1はスイッチp2oがオンすることによりサンプルされる。スイッチp2oがオフするまでのクロック一周期の間、スイッチpsoはオンしており、チャージポンプＣＰ１とＣＰ２により充放電される。スイッチpaeとp2oとpsoは同時にオフし、次にスイッチpaoがオンして、フィードスルー部s1と信号部f1との差信号に電圧保持回路ＶＨＤ１ｏとＶＤＨ２ｏにサンプルされた電圧v1oとv2oの差信号がオフセットとして加算され、それが入力容量と帰還容量との比（c2o/cfo及びc1o/cfo）で決まるゲインで増幅される。ＯＢＰ期間にある間、スイッチobo及びobeはオンした状態であり、この間に所望の電圧レベルが電圧保持回路ＶＨＤ１ｏ，ＶＤＨ２ｏにサンプルされる。上記ＯＢＰ期間が終了した場合はスイッチpseとobe、psoとoboは共にオフした状態となり、チャージポンプＣＰ１とＣＰ２のループが働かなくなり、電圧保持回路ＶＨＤ１ｅとＶＨＤ２ｅ及びＶＨＤ１ｏとＶＤＨ２ｏにサンプルされたv1eとv2e及びv1oとv2oは保持される。
【００３３】
この発明に係る相関二重サンプリングアンプＣＤＳでは、後段のアナログ／デジタル変換器ＡＤＣも含めてインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用ＬＳＩ（ＡＦＥ）の消費電力の大半を占めるアナログ／デジタル変換器ＡＤＣを、精度を犠牲にすることなく低電力化が出来ることで、ＡＦＥの精度を上げつつ消費電力を大幅に低減することが出来る。ＣＤＳアンプ本体に容量を二組設けてインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していない場合の２倍となる。これによりアンプの速度を半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスｇｍ比例し、ｇｍは電流の平方根に比例する為に速度が半分になると電流は１／４となる。
【００３４】
図９には、この発明に用いられる差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。この差動アンプは、図７に示した相関二重サンプリングアンプＣＤＳに用いることができる。
【００３５】
差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ７１、ＭＮ７２と、その共通ソースと回路の接地電位ＶＳＳとの間に設けられた電流源としてのＮチャネルＭＯＳＦＥＴＭＮ７と、ドレインと電源電圧ＶＤＤとの間に設けられた電流源負荷としてのＰチャネルＭＯＳＦＥＴＭＰ７１、ＭＰ７２、ＰチャネルＭＯＳＦＥＴＭＰ６、ＭＰ８とＰチャネルＭＯＳＦＥＴＭＰ６０、ＭＰ８０とＮチャネルＭＯＳＦＥＴＭＮ６０、ＭＮ８０とＮチャネルＭＯＳＦＥＴＭＮ６、ＭＮ８で構成されるフォールデッドカスコード形式とされる。
【００３６】
差動アンプの出力段は初段の出力ｏ３、ｏ４がゲートに入力されるＮチャネルＭＯＳＦＥＴＭＮ６１、ＭＮ８１と、電流源負荷となるＰチャネルＭＯＳＦＥＴＭＰ６１、ＭＰ８１とＭＰ６２、ＭＰ８２からなり、出力信号VO1、VO2を出力する。ＮチャネルＭＯＳＦＥＴＭＮ４１、ＭＮ４２、ＭＮ４、ＰチャネルＭＯＳＦＥＴＭＰ４１、ＭＰ４２は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。ＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４と容量Ｃ３、Ｃ４は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。
【００３７】
上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をＮチャネルＭＯＳＦＥＴＭＮ４３、ＭＮ４４で短絡し、センスしたコモンモード電圧を容量Ｃ３、Ｃ４に保存する。ＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２と容量Ｃ１、Ｃ２は位相補償をする為の回路である。位相補償回路のＮチャネルＭＯＳＦＥＴＭＮ９１、ＭＮ９２は、ＮチャネルＭＯＳＦＥＴＭＮ９、ＭＮ９０、ＭＰ９、ＭＰ９０で発生する電圧でバイアスされる。
【００３８】
図１０には、この発明が適用されたカメラ用前処理ＬＳＩの更に他の一実施例のブロック図が示されている。この実施例では、相関二重サンプリングアンプＣＤＳによりサンプルされ、フィードスルー部と信号部との差分が取り出される。そして、アナログ・プログラマブル・ゲイン・アンプＡＰＧＡにより増幅されて、アナログ／デジタル変換器ＡＤＣによりデジタルコードに変換される。この構成では、アナログ的に画像信号のレベルを所定レベルに設定するものであるので、後段に設けられたデジタル・プログラマブル・ゲイン・アンプＤＰＧＡの回路の簡素化を図ることができる。この構成は、等価的に図７の実施例において実現している。つまり、図７の実施例において、入力容量と帰還容量との比（c2e/cfe及びc1e/cfe）（c2o/cfo及びc1o/cfo）で決まるゲインで増幅されるものであるので、c1e,c1o 及びc2e,c2oを同図のように可変容量素子として、論理回路Ｌｏｇにより制御信号を形成すればゲインコントロールを実施することができる。
【００３９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＤＰＧＡの後段に設けられたデジタル信号を処理するＤＳＰなどのデジタル信号処理回路にてＰＧＡなどの信号処理を行わせるようにして、このカメラ前処理用ＬＳＩのチップからＰＧＡを省略してもよい。前記図１〜３に示したアンプの構成は、種々の実施形態を採ることができる。スイッチは、ＭＯＳＦＥＴを用いたアナログスイッチ等種々の実施形態を採ることができる。この発明は、電圧保持回路を内蔵する半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００４０】
【図１】この発明に係る電圧保持回路の一実施例を示す基本的ブロック図である。
【図２】この発明に係る電圧保持回路の他の一実施例を示す基本的ブロック図である。
【図３】この発明に係る電圧保持回路の更に他の一実施例を示す基本的ブロック図である。
【図４】この発明に用いられる差動増幅回路の一実施例を示す回路図である。
【図５】この発明が適用されたカメラ用前処理ＬＳＩの一実施例を示すブロック図である。
【図６】この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例を示すブロック図である。
【図７】この発明が適用されたカメラ用前処理ＬＳＩの他の一実施例を示す構成図である。
【図８】図７の相関二重サンプリングアンプＣＤＳの動作を説明するための波形図である。
【図９】この発明に用いられる差動アンプの一実施例を示す回路図である。
【図１０】この発明が適用されたカメラ用前処理ＬＳＩの更に他の一実施例を示すブロック図である。
【図１１】本願発明に先立って検討されたカメラ用前処理ＬＳＩのブロック図である。
【符号の説明】
【００４１】
ＣＤＳ…相関二重サンプリングアンプ、Ｃ１，Ｃ２…キャパシタ、ＳＷ，Ｓ１，Ｓ２…スイッチ、ＡＤＣ…アナログ／デジタル変換器、ＰＧＡ…プログラマブル・ゲイン・アンプ、ＤＰＧＡ…デジタル・プログラマブル・ゲイン・アンプ、ＡＰＧＡ…アナログ・プログラマブル・ゲイン・アンプ、Ｌｏｇ…論理回路、ＣＰ，ＣＰ１，２…チャージポンプ、ＣＣＤ…イメージセンサ、ＶＤＨ，ＶＨＤ１，２，ＶＨＤ１ｅ〜ＶＤＨ２ｏ…電圧保持回路、ｐ１ｅ〜ｐ２ｏ，ｐａｏ，ｐａｅ，ｏｂｅ，ｏｂｏ…スイッチ、ｃ１ｏ〜ｃ２ｏ，ｃｆｅ，ｃｆｏ…キャパシタ。
【図１】
2006319392.tif 000003
【図２】
2006319392.tif 000004
【図３】
2006319392.tif 000005
【図４】
2006319392.tif 000006
【図５】
2006319392.tif 000007
【図６】
2006319392.tif 000008
【図７】
2006319392.tif 000009
【図８】
2006319392.tif 000010
【図９】
2006319392.tif 000011
【図１０】
2006319392.tif 000012
【図１１】
2006319392.tif 000013