(57)【要約】【課題】マンチェスター符号化復号化装置を提供する。【解決手段】本発明のマンチェスター符号化復号化装置は、  −クロックの開始信号を与える同期信号生成モジュール(１１)と、  −伝送／符号化クロック及び復号化クロック並びに低周波クロックを生成するクロックの同期及び生成のためのモジュール(１２)と、  −復号化クロックで駆動されるフリップフロップを含む復号化モジュール(１３)であって、符号化が、受信フェーズ中復号化されるべきマンチェスター符号化データの入力信号の簡単なサンプリングであることと、  −伝送フェーズ中伝送されるべきデータのマンチェスター符号での入力信号と伝送クロックとの間の“排他的ＯＲ”機能を実行する符号化モジュール(１４)とを含む。【選択図】図１
2006203942.tif 000002
【特許請求の範囲】
【請求項１】
遅延段階を具備するデータ処理方法であって、
前記遅延段階の間、データは復号化を受けることはなく、
前記遅延段階は、データフロー受信段階と復号化段階との間において処理され、
前記復号化段階の間、前記データは復号化される
ことを特徴とするデータ処理方法。
【請求項２】
遅延期間は、変更可能である
ことを特徴とする請求項１に記載の方法。
【請求項３】
遅延期間は、予め定められた期間である
ことを特徴とする請求項１または請求項２のいずれか１項に記載の方法。
【請求項４】
前記データは、マンチェスター型のデータである
ことを特徴する請求項１から請求項３のいずれか１項に記載の方法。
【請求項５】
符号化されたデータの前にデータサブセットを具備するデータの流れを生成すること
を具備する
ことを特徴とする符号化方法。
【請求項６】
符号化されたデータの前にデータサブセットを具備するデータフローを生成する手段
を具備する
ことを特徴とする符号化装置。
【請求項７】
−  データフローを受信する手段と、
−  これらのデータを復号化する手段と、
−  遅延を適用する遅延手段と
を具備する復号化装置であって、
前記遅延の間、データは、受信段階と復号化段階との間において、復号化されない
ことを特徴とする復号化装置。
【請求項８】
遅延期間を変更する手段
を具備する
ことを特徴とする請求項７に記載の復号化装置。
【請求項９】
予め決定された遅延期間を設定する手段
を具備する
ことを特徴とする請求項７に記載の復号化装置。
【請求項１０】
前記データは、マンチェスター型のデータである
ことを特徴する請求項７から請求項９のいずれか１項に記載の復号化装置。
【請求項１１】
請求項７から請求項１０のいずれか１項に記載の復号化装置
を具備する
ことを特徴とする非接触カード。
【請求項１２】
請求項７から請求項１０のいずれか１項に記載の復号化装置
を具備する
ことを特徴とする電子ラベル。
【請求項１３】
請求項６に記載の符号化装置
を具備する
ことを特徴とする読取器。
【請求項１４】
符号化されたデータの前に位置するデータサブセットのキャリアである
ことを特徴とする信号。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マンチェスター符号化復号化装置に関するものである。
【背景技術】
【０００２】
本発明の分野は、全ての種類の非接触カードの分野である。すなわち、遠隔駆動又は電池駆動の、近接カード、中長距離カード、単周波数カード、多周波遠隔駆動カードである。本発明の分野もまた電子ラベルの分野である。
交換プロトコルは、伝送情報の符号化とともに非接触カードとその読取器始動との間の伝送に使用されている。符号化の本質的な目的は、一連の“０”ビットの伝送を回避することにある。この場合、マンチェスター符号が最も使用される符号である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしこの符号は、カード側であろうが読取器側であろうがデータの復号化に関して特別の実際的な困難性を導入する。もしマンチェスター符号化の形成がありふれたものであるならば、それは“排他的ＯＲ”タイプの操作によって容易に実行されることができる。復号化操作は、非常に複雑で、復号化チェーンに遅延線の導入を必要とする。両方の伝送方向でカード側及び読取器側の伝送クロックの同期化に特別の注意をしなければならない。
本発明の目的は、マンチェスター様式の符号化／復号化を実行する装置を提案することにあり、大きな特徴は復号化部分にあり、この装置は、伝送クロックの生成及びその同期化の両方を確実にし、伝送クロックはアナログヘッドで再生されたＨＦ周波数から生成されている。
【課題を解決するための手段】
【０００４】
本発明のマンチェスター符号化復号化装置は、下記のモジュールを含んでいる。  ‐同期信号生成モジュール：  このモジュールは主に重要である。このモジュールは、クロック、特に復号器がＴ0 として知られている基準時間に対してそれ自体を整列させることを可能にするクロックに対して開始信号を生じさせる。
‐クロックの同期・生成のためのモジュール：  このモジュールは、伝送／符号化クロック及び復号化クロック並びに低周波クロックを生成する。これらのクロックは符号化復号化装置の内部で使用される。これらのクロックはまた、他の回路と符号化復号化装置とを同期化するために外部への出力を有する(受信、伝送等)。
‐復号化モジュール：  マンチェスター復号化は、正確な復号化クロックを生成している前述のモジュールによって広大な範囲まで実行される。このクロックのエッジは、常に受信ビット上で同一の場所に位置決めされている。この結果、復号化クロックによって駆動されるフリップフロップに減少される非常に簡単な復号器になる。要するに、復号化は、クロックの前縁で(間接符号のための後縁で)実行される受信フェーズ中、復号化されるべきマンチェスター符号化データの入力信号の簡単なサンプリングである。
‐符号化モジュール：  このモジュールは、伝送フェーズ中にマンチェスター符号に符号化されるべきであるデータの入力信号と伝送クロックとの間の“排他的OR”機能を実行する。
【０００５】
復号化されるべきデータだけで復号化には十分であることを特徴とし、符号化クロックに関するいかなる情報も復号化には必要でない。
本発明の符号化復号化装置は、所定の伝送周波数、例えば、９６００ボーで２つのクロック、すなわち１つの符号化クロックと１つの復号化クロックによって作動する。
第１の符号化クロック(伝送中)は、分周器を使用してＨＦ(高周波)信号から生成される。このクロックは、受信中符号化信号上で再同期化される。整相は、第２のクロックの形成のための時間ゼロ(Ｔ0) とみなされる受信信号の第１の後縁で実行される。
第２の復号化クロックはまた、符号化クロックを生成する同一分周器を使用してHF信号から生成され、このクロックは符号化クロックに対して、例えば1/4ビットの特定された遅延を有している。復号化は、復号化クロックの前縁で入力ラインをサンプリングすることによって生じる。間接マンチェスター符号の場合、遅延は３Ｔ／４であることが有り得る。
【０００６】
本発明の符号化復号化装置は、ＡＳＩＣ(“特定用途向けIC”)に統合されるマクロセルの形式で作成されている。本発明の目的であるモジュールとは別に、ＡＳＩＣは、アナログヘッドと、例えば、ＥＥＰＲＯＭ(“電気的消去プログラマブルＲＯＭ)型式のメモリと、伝送／受信プロトコル及びメモリでの読み出し／書き込みを管理する論理部とを統合する。このＡＳＩＣは２つのアプリケーション、すなわち電子ラベル及び非接触カードで使用されている。
本発明のモジュールはまた、プログラマブル回路（ＦＰＧＡ：“フィールドプログラマブルゲートアレイ”又はプログラマブル構成要素）の形式で作成されている。この形式では、それは読取器側で使用されることができる。
確かに、本発明の符号化復号化装置は、データの２つのフェーズ符号化を使用するいかなる非接触システムに対しても関わりがある。その顕著な点は、下記である。
‐それは完全にディジタルである。その形成は非常に簡単である。伝送クロックの生成及び復号化は同一の資源を使用する。この結果、低電力消費を有する非常にコンパクトなモジュールを生じる。
‐非接触カード（又は電子ラベル）は常に読取器と同期化される。原理は復号化システムと同一である。
‐使用することが簡単である。システムの両側(読取器及びカード)のためのマイクロプロセッサ及びケーブル接続されたロジックによって同様に広範囲に使用されることができる。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の符号化復号化装置の概略図を示す。図１は、８つの入出力を有する装置１０を有する。すなわち、
‐読取器によって伝送される無線周波数信号の周波数すなわちＲＦでのクロックＣＬＫ。この信号は、アナログインタフェースによるＲＦ信号の回復／再生の結果である。クロックＣＬＫの周波数は例として示される場合では４．９ＭＨｚである。この周波数は非常により高いが、より低いこともまたあり得る。周波数制限は本発明の符号化復号化装置の形成のせいではない。このクロックＣＬＫは、本発明の符号化復号化装置で使用される全ての他のクロックを生成するために使用される。すなわち、
‐受信フェーズ中及び復号化されることを予定されているマンチェスター符号化データの入力ＳＩ。
- 伝送フェーズ中にマンチェスター符号に復号化されることを予定されているデータの入力ＳＯ ＮＲＺ
【０００８】
‐入力ＳＩで受信され、本発明の符号化復号化装置によって復号化されたデータの出力ＳＩ ＮＲＺ。
‐入力ＳＯ ＮＲＺで受信されたデータ及び本発明の符号化復号化装置によってマンチェスター符号化されたデータの出力ＳＯ。
‐クロックＣＬＫから生成され、論理の残りを作動するために使用されるクロックＨ ＳＹＳＴＥＭ。このクロックの周波数は、クロックＣＬＫの周波数に対して低い。このクロックＣＬＫの周波数は、回路(その電力消費が周波数とともに増加するＣＭＯＳ技術で製造された回路)のエネルギーバランスを改善する。考察の場合では周波数は１５０ＫＨｚである。
‐クロックＨ ＳＹＳＴＥＭから生成された伝送クロックＨ ＴＲＡＮＳ。それは、伝送速度(考察された場合では９６００ボー)並びにマンチェスター符号化をクロックするために使用される。
‐クロックＨ ＳＹＳＴＥＭから生成されたマンチェスター復号化クロックＨ ＤＥＣＯＲＤＩＮＧ(考察される場合では９６００Ｈｚ)。
【０００９】
本発明の符号化復号化装置の伝送速度は９６００ボーに制限されない。符号化復号化装置は、最も使用される伝送速度(９６００、１９２００又はいかなる他の速度も)の範囲によって使用されることができる。
図１で示されるように、本発明のマンチェスター符号化復号化装置は、下記のモジュールを含んでいる。
・同期信号生成モジュール１１：このモジュールは、最も重要性を有する。それは、クロック、特に、復号器がＴ0として既知の基準時間に対してそれ自体を整列させる復号化クロックＨ ＤＥＣＯＲＤＩＮＧのための開始信号を与える。
同期信号(ＲＡＺ Ｈ ９６００)を生成するために、このユニットはラインＳＩを連続的に監視する。それは“１”から“０”への遷移を検出する瞬間から、それはタイマをトリガし、例えば、１ｍｓの間、スタンバイにそれ自体をリセットする。１ｍｓ後に到達する“１”から“０”への第１の遷移は、基準時間Ｔ0に対してそれを与える。
この１ｍｓの待機時間は、寄生遷移で同期化することを回避することを可能にする。：この時間遅延は調整可能であり、安定信号を確定する面からの復調システム性能に応じて、それはより大きくも、又はより小さくもあり得る。
【００１０】
・クロックの同期化及び生成のためのモジュール１２：このモジュールは、伝送／符号化クロック及び復号化クロック並びに低周波クロックを生成する。これらのクロックは、符号化復号化装置の内部で使用される。これらのクロックはまた、符号化復号化装置とともに作動する他の回路を同期化するために外部への出力（受信、伝送等）を有する。すなわち、
【００１１】
‐簡単なカウンタ割算器(この場合では３２による割算)によってクロクＣＬＫから得られたクロックＨ ＳＹＳＴＥＭ：それは信号ＲＥＳＥＴによる初期設定直後に開始する固定クロックである。
‐伝送クロックＨ ＴＲＡＮＳ：それは、伝送速度を固定し、マンチェスター符号化で使用される。それは、第１のモジュール１１によって生成された同期信号によってゼロにリセットされるカウンタ割算器(１６で割算)によってクロックＨ ＳＹＳＴＥＭから生成される(ＲＡＺ  Ｈ９６００=“１”は、カウンタを強いて０にする。ＲＡＺ Ｈ９６００が“０”になるや否やカウンタは解放される）。次に、クロックＨ ＴＲＡＮＳは、開始時間Ｔ0から作動し、信号ＲＡＺ  Ｈ９６００の各パルスで再同期化される。
‐復号化クロックＨ ＤＥＣＯＲＤＩＮＧ：それはマンチェスター復号化のためだけに使用される。それは、Ｈ ＴＲＡＮＳと同様に及び同一カウンタとともに生成される。パルスＲＡＺ Ｈ９６００＝“１"であるとき、それはクロックH TRANSと同時に使用不可能にされるが、信号ＲＡＺ Ｈ９６００が“０"になるとき、Ｈ ＴＲＡＮＳに対してある遅延で開始する。この遅延は、直接マンチェスター符号の場合では１ビットの持続期間の１／４である。それは、間接マンチェスター符号の場合では１ビットの持続期間の３／４である(９６００ボーでの１ビットの持続期間は１０４μｓである)。２つの前(後)縁を分離する遅延は常に同一である。クロックＨ ＴＲＡＮＳの周波数シフトもまた同一比率でクロックＨ ＤＥＣＯＲＤＩＮＧ  に影響を与える。
‐クロックＣＬＫは、読取器の中及びカードの中の両方で使用可能である。符号化復号化装置が両方の側で使用されるならば、信号ＣＬＫから同様に生成されている伝送クロックＨ ＴＲＡＮＳは２つの装置では同期している。符号化復号化装置がカード側で使用されるだけである場合、カードクロックＨ ＴＲＡＮＳは読取器クロックによって制御される。両方の場合、符号化復号化装置側の同期は常に保証される。
【００１２】
・復号化モジュール１３：マンチェスター復号化は、正確な復号化クロックＨ   ＤＥＣＯＲＤＩＮＧを生成する前述のモジュールによって広大な範囲まで実行される。このクロックのエッジは常に受信ビットの同一桁に位置決めされる。この結果、復号化クロックによって駆動されるフリッププロップに減少される非常に簡単な復号器となる。実際は、復号化は、クロックの前縁で(間接コードのための後縁で)実行される受信フェーズ中、復号化される予定のマンチェスター符号化データの入力信号ＳＩの簡単なサンプリングである。
・符号化モジュール１４：このモジュールは、伝送フェーズ中、マンチェスター符号に符号化されるべきであるデータの入力信号ＳＯ ＮＲＺと伝送クロックＨ ＴＲＡＮＳとの間の“排他的ＯＲ”機能を実行する。
【００１３】
本発明の符号化復号化装置１０は、所定の伝送周波数、例えば、９６００ボーで２つのクロック、１つの符号化クロックと１つの復号化クロックとで作動する。
第１のクロックは、符号化のために使用される(伝送中)。それは、分周器を使用してＨＦ信号から生成される。このクロックは、受信中、符号化信号上に再同期化される。整相は、第２のクロックの形成のための時間ゼロ(Ｔ0)とみなされる受信信号の第１の後縁で実行される。
復号化クロックもまた、符号化クロックを生成する同一の分周器を使用してＨＦ信号から生成され、このクロックは、例えば、符号化クロックに対して１／４ビットの特定遅延を有する。このクロックの整相は、時間Ｔ0＋Ｔ／４で実行される。復号化は、図２に示されるような復号化クロックの前縁上で入力ラインをサンプリングすることによって生じる。
【００１４】
本発明の符号化復号化装置の作成は非常に簡単である。そのことは、その独創性及びその重要性を符号化復号化装置に与えている。
本発明の符号化復号化装置は、ハードウェア記述言語ＶＨＤＬ（ＶＥＲＹ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ“超高速集積回路ハードウェア記述言語”）で作成されている。その働きはシミュレートされ、その動作は確認されている。ハードウェアレベルでの実現は“標準セル”のライブラリ内の合成によって実行されている。図１のモジュールへの分割は、ＶＨＤＬで記述された操作上の分割に正確に相当する。ＶＨＤＬ言語での記述は下記の付表に示されている。
【００１５】
付表
ＶＨＤＬ言語による記述
Ｉ．本発明の符号化／復号化の概要、および各モジュールへのブレークダウン
ｌｉｂｒａｒｙ  ＩＥＥＥ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ；
ｅｎｔｉｔｙ  ＣＯＤＥＣ Ｍ  ｉｓ
Ｐｏｒｔ（ＣＬＫ          ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＴＲＡＮＳ      ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＳＹＳＴＥＭ    ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；    
ＲＥＳＥＴ          ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＩ＿ＮＲＺ        ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＯ＿ＮＲＺ        ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＩ                ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＯ                ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ）；  
ｅｎｄ  ＣＯＤＥＣ Ｍ
ａｒｃｈｉｔｅｃｔｕｒｅ  ＳＣＨＥＭＡＴＩＣ  ｏｆ  ＣＯＤＥＣ Ｍ  ｉｓ
ｓｉｇｎａｌ  Ｈ＿ＴＲＡＮＳ＿Ｌ      ：ＳＴＤ＿ＵＬＯＧＩＣ；
ｓｉｇｎａｌ  ＲＡＺ＿Ｈ＿９６００    ：ＳＴＤ＿ＵＬＯＧＩＣ；
ｓｉｇｎａｌ  Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ：ＳＴＤ＿ＵＬＯＧＩＣ；
ｓｉｇｎａｌ  Ｈ＿ＳＹＳＴＥＭ        ：ＳＴＤ＿ＵＬＯＧＩＣ；
ｃｏｍｐｏｎｅｎｔ  ＳＹＮＣＨＲＯ
ｐｏｒｔ  （ＲＥＳＥＴ        ：ｉｎ  ＳＴＤ＿ＵＬＯＧＩＣ；  
Ｈ＿ＳＹＳＹＴＥＭ  ：ｉｎ  ＳＴＤ＿ＵＬＯＧＩＣ；  
ＳＩ                ：ｉｎ  ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＡＺ＿Ｈ＿９６００：ｉｎ  ＳＴＤ＿ＵＬＯＧＩＣ；
ｅｎｄ  ｃｏｍｐｏｎｅｎｔ
ｃｏｍｐｏｎｅｎｔ  ＣＬＯＣＫＳ
ｐｏｒｔ  （ＲＥＳＥＴ        ：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；  
ＲＡＺ＿Ｈ＿９６００：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；
ＣＬＫ              ：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ        ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＳＹＳＹＴＥＭ  ：ｂｕｆｆｅｒ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＴＲＡＮＳ      ：ｏｕｔ        ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ｃｏｍｐｏｎｅｎｔ；
ｃｏｍｐｏｎｅｎｔ  ＣＯＤＥＲ
ｐｏｒｔ  （ＳＯ              ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＯ＿ＮＲＺ        ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＴＲＡＮＳ      ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＥＳＥＴ          ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ｃｏｍｐｏｎｅｎｔ；
ｃｏｍｐｏｎｅｎｔ  ＤＥＣＯＤＥＲ
ｐｏｒｔ  （ＳＩ              ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＩ＿ＮＲＺ        ：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＤＥＣＯＤＩＮＧ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＥＳＥＴ          ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ｃｏｍｐｏｎｅｎｔ；
ｂｅｇｉｎ
Ｈ＿ＴＲＡＮＳ      ←  Ｈ＿ＴＲＡＮＳ＿Ｌ；
Ｈ＿ＤＥＣＯＤＩＮＧ←  Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ；
Ｈ＿ＳＹＳＴＥＭ    ←  Ｈ＿ＳＹＳＴＥＭ＿Ｌ；
Ｉ＿１：ＳＹＮＣＨＲＯ
ｐｏｒｔ  ｍａｐ（ＲＥＳＥＴ          →ＲＥＳＥＴ；
Ｈ＿ＳＹＳＴＥＭ      →Ｈ＿ＳＹＳＴＥＭ＿Ｌ；
ＳＩ                  →ＳＩ；
ＲＡＺ＿Ｈ＿９６００  →ＲＡＺ＿Ｈ＿９６００）；
Ｉ＿２：ＣＬＯＣＫＳ
ｐｏｒｔ  ｍａｐ（ＲＥＳＥＴ          →ＲＥＳＥＴ；
ＲＡＺ＿Ｈ＿９６００  →ＲＡＺ＿Ｈ＿９６００；
ＣＬＫ                →ＣＬＫ；
Ｈ＿ＤＥＣＯＤＩＮＧ  →Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ；                      Ｈ＿ＳＹＳＴＥＭ      →Ｈ＿ＳＹＳＴＥＭ＿Ｌ）；
Ｈ＿ＴＲＡＮＳ        →Ｈ＿ＴＲＡＮＳ＿Ｌ；
Ｉ＿４：ＣＯＤＥＲ
ｐｏｒｔ  ｍａｐ（ＳＯ                →ＳＯ；
ＳＯ＿ＮＲＺ          →ＳＩ＿ＮＲＺ；
Ｈ＿ＴＲＡＮＳ        →Ｈ＿ＴＲＡＮＳ＿Ｌ；
ＲＥＳＥＴ            →ＲＥＳＥＴ）；
Ｉ＿５：ＤＥＣＯＤＥＲ  
ｐｏｒｔ  ｍａｐ（ＳＩ                →  ＳＩ；
ＳＩ＿ＮＲＺ          →  ＳＩ＿ＮＲＺ；
Ｈ＿ＤＥＣＯＤＩＮＧ  →Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ；                      ＲＥＳＥＴ            →ＲＥＳＥＴ）；
ｅｎｄ  ＳＣＨＥＭＡＴＩＣ
−−  ｐｒａｇｍａ  ｔｒａｎｓｌａｔｅ ｏｆｆ
ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＣＦＧ ＣＯＤＥＣ Ｍ ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＤＥＣＯＲＤＥＲ  ｉｓ  ｆｏｒ  ＢＥＨＡＶＩＯＲＡＬ
ｅｎｄ  ｆｏｒ；
ｅｎｄ  ＣＦＧ ＣＯＤＥＣ Ｍ ＢＥＨＡＶＩＯＲＡＬ；
【００１６】
ＩＩ−同期信号生成モジュール (１１)
ｌｉｂｒａｒｙ  ＩＥＥＥ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ；
ｅｎｔｉｔｙ  ＳＹＮＣＨＲＯ  ｉｓ
ｐｏｒｔ  （ＲＥＳＥＴ        ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；  
Ｈ＿ＳＹＳＹＴＥＭ  ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；  
ＳＩ                ：ｉｎ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＡＺ＿Ｈ＿９６００：ｏｕｔ  ＳＴＤ＿ＵＬＯＧＩＣ；
ｅｎｄ  ＳＹＮＣＨＲＯ
ａｒｃｈｔｅｃｔｕｒｅ  ＢＥＨＡＶＩＯＡＬ  ｏｆ  ＳＹＮＣＨＲＯ  ｉｓ

Ｐ ｓｙｎｃｈｒｏ：ｐｒｏｃｅｓｓ  (ＲＥＳＥＴ，Ｈ ＳＹＳＴＥＭ、ＳＩ)
ｔｙｐｅ  ＴＹＰＥ ＳＴＡＴＥ  ｉｓ  （Ｅ ＩＮＩＴ，
Ｅ ＳＹＮＣ０、Ｅ ＳＹＮＣ１，  Ｅ ＳＹＮＣ２，  Ｅ ＳＹＮＣ３，
Ｅ ＳＹＮＣ４，Ｅ ＳＹＮＣ５,）；
ｃｏｎｓｔａｎｔ  Ｋ １ｍｓ：ＩＮＴＥＧＥＲ：  ＝１５４；−ｄｅｌａｙ  ｏｆ  １ｍｓ：１ｍｓ＊１５３．６ｋｈｚ
ｖａｒｉａｂｌｅ  ＳＴＡＴＥ  ：ＴＹＰＥ ＳＴＡＴＥ；
ｖａｒｉａｂｌｅ  Ｋ：ＩＮＴＥＧＥＲ  ｒａｎｇｅ  ０  ｔｏ  ２＊＊９−１；−Ｌmax＞Ｋ ２ ７ｍｓ
ｂｅｇｉｎ
ｉｆ ＲＥＳＥＴ＝｀０´ｔｈｅｎ
ＲＡＺ＿Ｈ＿９６００  ←  ｀１´
ＳＴＡＴＥ：＝Ｅ＿ＩＮＩＴ
ｅｌｅｉｆ      Ｈ＿ＳＹＳＴＥＭ＝｀１´  Ｈ＿ＳＹＳＴＥＭ  ｅｖｅｎｔ  ｔｈｅｎ  ｃａｓｅ  ＳＴＡＴＥ  ｉｓ
ｗｈｅｎ  Ｅ＿ＩＮＩＴ      →  ＲＡＺ＿Ｈ＿９６００  ←  ｀０´；
ＳＴＡＴＥ    ：＝  Ｅ＿ＳＹＮＣ０；
ＤＥＬＡＹ  ＦＩＲＳＴ  ＴＲＡＮＳＩＴＩＯＮ  ＴＯ  ｀０´ＯＦ  ＳＩ
ｗｈｅｎ  Ｅ＿ＳＹＮＣ０    →  ｉｆ  ＳＩ＝  ｀１´  ｔｈｅｎ
ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ１；
ｅｎｄ  ｉｆ；
ｗｈｅｎ  Ｅ ＳＹＮＣ１    →  ｉｆ  ＳＩ＝｀０´ｔｈｅｎ
Ｋ：＝Ｋ＿１ｍｓ；−ｄｅｌａｙ  ｔｏ                                    ａｖｏｉｄ  ｔｒｉｇｇｅｒｉｎｇ
−ｏｎ  ｐａｒａｓｉｔｉｃ  ｔｒａｎｓｉｔｉｏｎｓ
ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ２；
ｅｎｄ  ｉｆ；
ｗｈｅｎ   Ｅ＿ＳＹＮＣ２    →  ｉｆ  Ｋ＝  ｀０´ｔｈｅｎ
ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ３；
ｅｌｓｅ
Ｋ：＝  Ｋ−１    
ｅｎｄ  ｉｆ；
ｗｈｅｎ    Ｅ＿ＳＹＮＣ３    →  ｉｆ  ＳＩ＝  ｀１´ｔｈｅｎ
ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ４；
ｅｎｄ  ｉｆ；
ｗｈｅｎ    Ｅ＿ＳＹＮＣ４    →  ｉｆ  ＳＩ＝  ｀０´ｔｈｅｎ
ＲＡＺ＿Ｈ＿９６００  ←  ｀１´
ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ５；
ｅｎｄ  ｉｆ
ｗｈｅｎ     Ｅ＿ＳＹＮＣ５    →  ＲＡＺ＿Ｈ＿９６００  ←  ｀０´；                                       ＳＴＡＴＥ  ：＝  Ｅ＿ＳＹＮＣ０；
ｅｎｄ  ｃａｓｅ；
ｅｎｄ  ｉｆ；
ｅｎｄ  ｐｒｏｃｅｓｓ  Ｐ ｓｙｎｃｈｒｏ
ＥＮＤ  ＰＲＯＣＥＳＳ  ＳＹＮＣＨＲＯ 
ｅｎｄ  ＢＥＨＡＶＩＯＲＡＬ；
−−ｐｒａｇｍａ  ｔｒａｎｓｌａｔｅ ｏｆｆ
ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＣＦＧ ＳＹＮＣＨＲＯ ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＳＹＮＣＨＲＯ  ｉｓ  ｆｏｒ  ＢＥＨＡＶＩＯＲＡＬ
ｅｎｄ  ｆｏｒ；
ｅｎｄ  ＣＦＧ ＣＹＮＣＨＲＯ ＢＥＨＡＶＩＯＲＡＬ；
【００１７】
ＩＩＩ．クロック発生モジュール(１２)
ｌｉｂｒａｒｙ  ＩＥＥＥ；
ｕｓｅ  ＩＥＥＥ．ＳＴＤ ＬＯＧＩＣ １１６４．ａｌｌ；
ｅｎｔｉｔｙ  ＣＬＯＣＫ  ｉｓ
ｐｏｒｔ  （ＲＥＳＥＴ        ：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；              ＲＡＺ＿Ｈ＿９６００：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；
ＣＬＫ              ：ｉｎ          ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ        ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＳＹＳＴＥＭ    ：ｂｕｆｆｅｒ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＴＲＡＮＳ      ：ｏｕｔ        ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ＣＬＯＣＫＳ；
ａｒｃｈｉｔｅｃｔｕｒｅ  ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＣＬＯＣＫＳ  ｉｓ  
ｃｏｎｓｔａｎｔ  Ｋ ＢＩＴ：  Ｉｎｔｅｇｅｒ  ：＝１６；  １０４ｕｓ＊４．９１５２ｍｈｚ：
ｄｕｒａｔｉｏｎ  ｏｆ  １  ｂｉｔ  ａｔ  ９６００  ｂａｕｄｓ
ｃｏｎｓｔａｎｔ  Ｋ ＨＯＲ：Ｉｎｔｅｇｅｒ  ：＝３２；
ｂｅｇｉｎ
Ｐ Ｈ ＳＹＳＴＥＭ  ：ｐｒｏｃｅｓｓ  （ＲＥＳＥＴ，ＣＬＫ）
ｖａｒｉａｂｌｅ  Ｋ １５３ＫＨＺ：ＩＮＴＥＧＲＥＲ  ｒａｎｇｅ  ０  ｔｏ  Ｋ ＨＯＲ−１；
ｂｅｇｉｎ
ｉｆ  ＲＥＳＥＴ  ＝   ｀０´ｔｈｅｎ
Ｋ＿１５３ＫＨＺ  ：＝０；
Ｈ＿ＳＹＳＴＥＭ  ←  ｀１´；
ｅｌｓｉｆ  ＣＬＫ＝｀１´  ａｎｄ  ＣＬＫ’ｅｖｅｎｔ  ｔｈｅｎ
ｉｆ  Ｋ＿１５３ＫＨＺ＝０  ｔｈｅｎ
Ｈ＿ＳＹＳＴＥＭ←｀０´
Ｋ＿１５３ＫＨＺ  ：＝Ｋ ＨＯＲ−１；
ｅｌｓｉｆ   Ｋ＿１５３ＫＨＺ  ＝Ｋ ＨＯＲ／２  ｔｈｅｎ
Ｈ＿ＳＹＳＴＥＭ  ←  ｀１´；
Ｋ＿１５３ＫＨＺ  ：＝Ｋ＿１５３ＫＨＺ−１；
ｅｌｓｅ
Ｋ＿１５３ＫＨＺ  ：＝Ｋ＿１５３ＫＨＺ−１；
ｅｎｄ  ｉｆ；
ｅｎｄ  ｉｆ；
ｅｎｄ  ｐｒｏｃｅｓｓ  Ｐ Ｈ ＳＹＳＴＥＭ
Ｐ ＣＬＯＣＫＳ：ｐｒｏｃｅｓｓ  （ＲＥＳＥＴ，  Ｈ ＳＹＳＴＥＭ，
ＲＡＺ Ｈ ９６００）
ｖａｒｉａｂｌｅ  Ｋ  ：Ｉｎｔｅｇｅｒ  ｒａｎｇｅ  ０  ｔｏ  
Ｋ ＢＩＴ−１；
ｂｅｇｉｎ
ｉｆ ＲＡＺ＿Ｈ＿９６００＝｀１´ｔｈｅｎ
Ｋ：＝Ｋ＿ＢＩＴ６１；
Ｈ＿ＤＥＣＯＤＩＮＧ←｀０´；
Ｈ＿ＴＲＡＮＳ      ←｀０´；
ｅｌｓｅｉｆ  Ｈ＿ＳＹＳＴＥＭ＝｀１´ａｎｄ  Ｈ ＳＹＳＴＥＭ
ｅｖｅｎｔ  ｔｈｅｎ
ｉｆ  Ｋ＝Ｋ＿ＢＩＴ−１  ｔｈｅｎ
Ｈ＿ＴＲＡＮＳ      ←｀１´；−ｓｔａｒｔ  ｃｌｏｃｋ
ｈ ９６００
Ｈ＿ＤＥＣＯＤＩＮＧ←｀０´；
Ｋ  ：＝Ｋ−１；
ｅｌｓｉｆ  Ｋ  ＝  ３＊Ｋ＿ＢＩＴ／4+1  ｔｈｅｎ
Ｈ＿ＤＥＣＯＤＩＮＧ←｀１´；-ｓｔａｒｔ  ｄｅｃｏｒｄｉｎｇ  ｃｌｏｃｋ
Ｋ  ：＝Ｋ−１；
ｅｌｓｉｆ  Ｋ  ＝  Ｋ＿ＢＩＴ／2-1  ｔｈｅｎ
Ｈ＿ＴＲＡＮＳ      ←｀０´；  -Ｔ／2  Ｈ＿ＴＲＡＮＳ
Ｋ  ：＝Ｋ−１；
ｅｌｓｉｆ  Ｋ  ＝  Ｋ＿ＢＩＴ／4+1  ｔｈｅｎ
Ｈ＿ＤＥＣＯＤＩＮＧ ←｀０´；---Ｔ／２  ｄｅｃｏｒｄｉｎｇ  ｃｌｏｃｋ
Ｋ  ：＝Ｋ−１；
ｅｌｓｉｆ  Ｋ＝０  ｔｈｅｎ  
Ｋ  ＝  Ｋ＿ＢＩＴ−１
ｅｌｓｅ  
Ｋ  ：＝Ｋ−１；
ｅｎｄ  ｉｆ；
ｅｎｄ  ｉｆ；
ｅｎｄ  ｐｒｏｃｅｓｓ  Ｐ Ｃｌｏｃｋｓ；
ｅｎｄ  ＢＥＨＡＶＩＯＲＡＬ；
−−ｐｒａｇｍａ  ｔｒａｎｓｌａｔｅ ｏｆｆ
ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＣＦＧ ＣＬＯＣＫＳ ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＣＬＯＣＫＳ  ｉｓ  ｆｏｒ  ＢＥＨＡＶＩＯＲＡＬ
ｅｎｄ  ｆｏｒ；
ｅｎｄ  ＣＦＧ ＣＬＯＣＫＳ ＢＥＨＡＶＩＯＲＡＬ；
【００１８】
ＩＶ．復号化モジュール  (１３)
ｌｉｂｒａｒｙ  ＩＥＥＥ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ  
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ；
ｅｎｔｉｔｙ  ＤＥＣＯＤＥＲ  ｉｓ  
Ｐｏｒｔ  （ＳＩ          ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＩ＿ＮＲＺ        ：ＯＵＴ  ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＤＥＣＯＤＩＮＧ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＥＳＥＴ          ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ＤＥＣＯＤＥＲ；
ａｒｃｈｉｔｅｃｔｕｒｅ  ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＤＥＣＯＲＤＥＲ  ｉｓ  ｂｅｇｉｎ
−−ＳＩ          ：Ｉｎｐｕｔ  ｏｆ  ｃｏｄｅｄ  ｄａｔａ
−−ＳＯ ＮＲＺ  ：Ｏｕｔｐｕｔ  ｏｆ  ｄｅｃｏｄｅｄ  ｄａｔａ
−−Ｈ＿ＤＥＣＯＤＩＮＧ ：Ｔｒａｎｓｍｉｓｓｉｏｎ  ｃｌｏｃｋ  ａｄｏｐｔｅｄ
−−ＲＥＳＥＴ    ：Ｉｎｉｔｉａｌｉｓａｔｉｏｎ  ｏｆ  ｔｈｅ  ｃｉｒｃｕｉｔ

＝＝＝＝Ｍａｎｃｈｅｓｔｅｒ  Ｔｙｐｅ  Ｄｅｃｏｒｄｉｎｇ

−−  Ｔｈｅ  ｄｅｃｏｄｉｎｇ  ｉｓ  ｃａｒｒｉｅｄ  ｏｕｔ  ｂｙ  ｓａｍｐｌｉｎｇ  ｔｈｅ  ｓｉｇｎａｌ  ｃｏｄｅ  ＳＩ  ｏｎ  ｔｈｅ  ｌｅａｄｉｎｇ
−−  ｅｄｇｅ  ｏｆ  ｔｈｅ  ｄｅｃｏｄｉｎｇ  ｃｌｏｃｋ  Ｈ 
ＤＥＣＯＤＩＮＧ
Ｐ ＤＥＣＯＤＩＮＧ  ：ｐｒｏｃｅｓｓ
ｂｅｇｉｎ
ｗａｉｔ  ｕｎｔｉｌ  Ｈ  ＤＥＣＯＤＩＮＧ＝｀１´；
ＳＩ  ＮＲＺ  ←ＳＩ
ｅｎｄ  ｐｒｏｃｅｓｓ  Ｐ  ＤＥＣＯＤＩＮＧ；
ｅｎｄ  ＢＥＨＡＶＩＯＲＡＬ；
−−ｐｒａｇｍａ  ｔｒａｎｓｌａｔｅ ｏｆｆ
ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＣＦＧ ＤＥＣＯＲＤＥＲ 
ＢＥＨＡＶＩＯＲＡＬ  ｏｆ  ＤＥＣＯＲＤＥＲ  ｉｓ  ｆｏｒ  
ＢＥＨＡＶＩＯＲＡＬ
ｅｎｄ  ｆｏｒ；
ｅｎｄ  ＣＦＧ ＤＥＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ；
【００１９】
Ｖ．符号化モジュール(１４)
ｌｉｂｒａｒｙ  ＩＥＥＥ；
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ  
ｕｓｅ  ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ；
ｅｎｔｉｔｙ  ＣＯＤＥＲ  ｉｓ
Ｐｏｒｔ  （ＳＯ                ：ＯＵＴ  ＳＴＤ＿ＵＬＯＧＩＣ；
ＳＯ＿ＮＲＺ        ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ；
Ｈ＿ＴＲＡＮＳ      ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ；
ＲＥＳＥＴ          ：ＩＮ    ＳＴＤ＿ＵＬＯＧＩＣ）；
ｅｎｄ  ＣＯＤＥＲ；
ａｒｃｈｉｔｅｃｔｕｒｅ  ＢＨＡＶＩＯＲＡＬ  ｏｆ  ＣＯＤＥＲ  ｉｓ
ｂｅｇｉｎ
−−ＳＯ            ：Ｏｕｔｐｕｔ  ｏｆ  ｃｏｄｅｄ  ｄａｔａ
−−ＳＯ ＮＲＺ    ：Ｉｎｐｕｔ  ｏｆ  ｄａｔａ  ｔｏ  ｂｅ
ｅｎｃｏｄｅｄ
−−Ｈ ＴＲＡＮＳ  ：Ｔｒａｎｓｍｉｓｓｉｏｎ  ｃｌｏｃｋ
ａｄｏｐｔｅｄ
−−ＲＥＳＥＴ      ：Ｉｎｉｔｉａｌｉｓａｔｉｏｎ  ｏｆ  ｔｈｅ
ｃｉｒｃｕｉｔ

＝＝＝＝Ｍａｎｃｈｅｓｔｅｒ  Ｔｙｐｅ  Ｄｅｃｏｒｄｉｎｇ

−−ｅｎｃｏｄｉｎｇ  ｂｙ  ａｎ  “ＯＲ  ＥＸＣＬＵＳＩＶＥ”
ｆｕｎｃｔｉｏｎ  ｂｅｔｗｅｅｎ  ｔｈｅ  ｔｒａｎｓｍｉｓｓｉｏｎ
ｃｌｏｃｋ
−−ａｎｄ  ｔｈｅ  ｓｉｇｎａｌ  ｔｏ  ｂｅ  ｅｎｃｏｄｅｄ，
ｔｈｅ  ｆｕｎｃｔｉｏｎ  “ＮＯＴ”ｉｓ  ｕｓｅｄ  ｔｏ
ｉｍｐｌｅｍｅｎｔ
−−ｔｈｅ  ｄｉｒｅｃｔ  Ｍａｎｃｈｅｓｔｅｒ  ｃｏｄｅ
（ａ｀０´ｉｓ  ｃｏｄｅｄ  ｂｙ“０１”；ａ｀１´ｂｙ“１０”
ＳＯ←ｎｏｔ（Ｈ ＴＲＡＮＳ  ｘｏｒ  ＳＯ ＮＲＺ）；
ｅｎｄ  ＢＥＨＡＶＩＯＲＡＬ；
−−ｐｒａｇｍａ  ｔｒａｎｓｌａｔｅ  ｏｆｆ
ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＣＦＧ ＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ
ｏｆ  ＣＯＤＥＲ  ｉｓ  ｆｏｒ  ＢＥＨＡＶＩＯＲＡＬ
ｅｎｄ  ｆｏｒ；
ｅｎｄ  ＣＦＧ ＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ；
【００２０】
本発明の符号化復号化装置は、ＡＳＩＣに統合されるマクロセルの形式で作成されている。本発明の目的であるモジュールとは別に、ＡＳＩＣは、アナログヘッドと、例えば、ＥＥＰＲＯＭＰ型式のメモリと、伝送／受信プロトコル及びメモリでの読み出し／書き込みを管理する論理部とを統合する。このＡＳＩＣは２つのアプリケーション、すなわち電子ラベル及び非接触カードで使用されている。
本発明のモジュールはまた、プログラマブル回路(ＦＰＧＡ)の形式で作成されている。この形式では、それは読取器側で使用されることができる。
作成された本発明の符号化復号化装置を作成する例では下記のパラメータを有する。
‐１．８７ＭＨｚでのＨＦクロック。
‐９６００Ｈｚでの伝送クロック。
‐直接マンチェスター符号：“１”ビットは、２ビット“１０”で符号化される。“０"ビットは２ビット“０１"で符号化される。符号化マンチェスタービットの持続時間は、非符号化ビットの持続時間の半分に等しい。したがって、伝送の実際の速度は１９２００ボーである（他方では、間接マンチェスターは“１"ビットを“０１"として符号化し、“０"を“１０"として符号化する）。
【図面の簡単な説明】
【００２１】
【図１】本発明の符号化復号化装置を示す。
【図２】符号化クロック及び復号化クロックのタイミング図を示す。
【符号の説明】
【００２２】
１１  同期信号生成モジュール
１２  クロックの同期及び生成のためのモジュール
１３  復号化モジュール
１４  符号化モジュール  
【図１】
2006203942.tif 000003
【図２】
2006203942.tif 000004