(57)【要約】【課題】  ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。【解決手段】  ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ1）は、コントロールトランジスタ（Ｃ1）とメモリトランジスタ（Ｍ1）とで構成されている。コントロールトランジスタ（Ｃ1）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ1）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。【選択図】  図１
2006019373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１ｐ型ウエル上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、
前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、
前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、
前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有するメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
（ａ）前記第１ｐ型ウエルの表面に前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にアンドープドシリコン膜を形成する工程と、
（ｂ）前記アンドープドシリコン膜に不純物をイオン注入することによって、前記アンドープドシリコン膜をｎ型第１シリコン膜に変える工程と、
（ｃ）前記ｎ型シリコン膜および前記第１ゲート絶縁膜をパターニングすることによって、前記ｎ型第１シリコン膜からなる前記コントロールゲートを形成し、前記コントロールゲートの下部に前記第１ゲート絶縁膜を残す工程と、
（ｄ）前記第１ｐ型ウエルの表面と、前記コントロールゲートの側壁および上面とを覆うように第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜の上部にｎ型第２シリコン膜を形成した後、前記ｎ型第２シリコン膜をパターニングすることによって、前記コントロールゲートの一方の側壁に前記ｎ型第２シリコン膜からなる前記メモリゲートを形成する工程と、
（ｆ）前記メモリゲートと接していない領域の前記第１絶縁膜を除去することによって、一部が前記コントロールゲートの一方の側壁に配置されると共に、他部が前記第１ｐ型ウエル上に配置された前記第１絶縁膜からなる前記電荷蓄積層を形成する工程と、
（ｇ）前記第１ｐ型ウエルの表面に不純物をイオン注入することによって、一端が前記コントロールゲートの近傍に配置された前記第２導電型のドレイン領域と、一端が前記メモリゲートの近傍に配置された前記第２導電型のソース領域とを形成する工程、
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の主面の第２ｐ型ウエル上に低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第３ｐ型ウエル上に高耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第１ｎ型ウエル上に低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第２ｎ型ウエル上に高耐圧ｐチャネル型ＭＩＳＦＥＴを形成する工程をさらに含み、
前記低耐圧ｎチャネル型ＭＩＳＦＥＴ、前記高耐圧ｎチャネル型ＭＩＳＦＥＴ、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記工程（ａ）で形成した前記アンドープドシリコン膜と同層のアンドープドシリコン膜に不純物をイオン注入することによって形成したシリコン膜で構成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記低耐圧ｎチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記アンドープドシリコン膜に不純物をイオン注入することによって形成したｎ型第２シリコン膜で構成し、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記アンドープドシリコン膜に不純物をイオン注入することによって形成したｐ型第１シリコン膜で構成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記アンドープドシリコン膜に前記不純物を導入して前記ｐ型第１シリコン膜を形成する工程は、前記第１および第２ｎ型ウエルに不純物をイオン注入することによって、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を形成する工程と同一工程であることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１および第２ｎ型ウエルに前記不純物をイオン注入する際、前記第１、第２および第３ｐ型ウエルの表面をイオン注入用のマスクで覆わないことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記コントロールゲートの高さは、前記コントロールゲートのゲート長よりも大であることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記工程（ｇ）で前記第１ｐ型ウエルの表面に前記不純物をイオン注入する際、前記第２ｐ型ウエルおよび前記第３ｐ型ウエルのそれぞれの表面に前記不純物をイオン注入することによって、前記低耐圧ｎチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記ドレイン領域に隣接した領域の前記第１ｐ型ウエルに、前記ドレイン領域よりも不純物濃度が低い第２導電型の第１エクステンション領域を形成する工程と、前記ソース領域に隣接した領域の前記第１ｐ型ウエルに、前記ソース領域よりも不純物濃度が低い第２導電型の第２エクステンション領域を形成する工程をさらに有し、
前記第１および第２エクステンション領域を形成するための不純物のイオン注入工程は、前記工程（ｆ）よりも後であることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１エクステンション領域を形成する工程と、前記第２エクステンション領域を形成する工程とは、別工程であることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記電荷蓄積層は、２層の酸化シリコン膜に挟まれた窒化シリコン膜からなることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記メモリセルの書き込み動作は、前記電荷蓄積層にホットエレクトロンを注入することによって行い、前記メモリセルの消去動作は、前記電荷蓄積層にホットホールを注入することによって行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記ドレイン領域および前記ソース領域を形成するための不純物のイオン注入は、前記メモリゲートに注入された前記不純物の拡散距離が前記メモリゲートの最小膜厚を超えない注入エネルギーで行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２ｐ型ウエルに前記低耐圧ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域よりも不純物濃度が低い第２導電型の第３エクステンション領域を形成する工程をさらに有し、前記第３エクステンション領域を形成する工程と、前記第１ｐ型ウエルに前記第１エクステンション領域を形成する工程とは、同一工程であることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
半導体基板の主面の第１ｐ型ウエル上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、
前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、
前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、
前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有するメモリセルを備え、
前記メモリセルの書き込み動作は、前記電荷蓄積層にホットエレクトロンを注入することによって行い、前記メモリセルの消去動作は、前記電荷蓄積層にホットホールを注入することによって行う不揮発性半導体記憶装置の製造方法であって、
（ａ）前記第１ｐ型ウエルの表面に前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にｎ型第１シリコン膜からなるコントロールゲートを形成する工程と、
（ｂ）前記第１ｐ型ウエルの表面と、前記コントロールゲートの側壁および上面とを覆うように第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜の上部にｎ型第２シリコン膜を形成した後、前記ｎ型第２シリコン膜をパターニングすることによって、前記コントロールゲートの一方の側壁に前記ｎ型第２シリコン膜からなる前記メモリゲートを形成する工程と、
（ｄ）前記メモリゲートと接していない領域の前記第１絶縁膜を除去することによって、一部が前記コントロールゲートの一方の側壁に配置されると共に、他部が前記第１ｐ型ウエル上に配置された前記第１絶縁膜からなる前記電荷蓄積層を形成する工程と、
（ｅ）前記第１ｐ型ウエルの表面に不純物をイオン注入することによって、一端が前記コントロールゲートの近傍に配置された前記第２導電型のドレイン領域と、一端が前記メモリゲートの近傍に配置された前記第２導電型のソース領域とを形成する工程とを有し、
前記メモリゲートのゲート長を前記メモリゲートの高さより小さくすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記メモリゲートのゲート長を前記コントロールゲートのゲート長より小さくすることを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
半導体基板の主面の第１ｐ型ウエル上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、
前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、
前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、
前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有するメモリセルを備え、
前記半導体基板の主面の第２ｐ型ウエル上に低耐圧ｎチャネル型ＭＩＳＦＥＴを備え、
前記半導体基板の主面の第３ｐ型ウエル上に高耐圧ｎチャネル型ＭＩＳＦＥＴを備え、
前記半導体基板の主面の第１ｎ型ウエル上に低耐圧ｐチャネル型ＭＩＳＦＥＴを備え、
前記半導体基板の主面の第２ｎ型ウエル上に高耐圧ｐチャネル型ＭＩＳＦＥＴを備えた不揮発性半導体記憶装置であって、
前記ドレイン領域に隣接した領域の前記第１ｐ型ウエルには、前記ドレイン領域よりも不純物濃度が低い第２導電型の第１エクステンション領域が形成され、
前記第２ｐ型ウエルには、前記低耐圧ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域と、前記ソース領域およびドレイン領域よりも不純物濃度が低い第２導電型の第２エクステンション領域が形成され、
前記第１エクステンション領域と前記第２エクステンション領域は、同一工程で形成されたものであることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
前記メモリセルの書き込み動作は、前記電荷蓄積層にホットエレクトロンを注入することによって行い、前記メモリセルの消去動作は、前記電荷蓄積層にホットホールを注入することによって行うことを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型トランジスタを有する不揮発性半導体記憶装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)膜を用いたスプリットゲート型のメモリセル構造が知られている。
【０００３】
上記ＭＯＮＯＳ型不揮発性メモリは、メモリセル中の窒化シリコン膜に電荷を蓄積して書き込みを行うので、多結晶シリコン膜からなるフローティングゲートに電荷を蓄積するフラッシュメモリに比べて、
１）離散的に電荷を蓄積するので、データ保持の信頼性に優れている。
２）窒化シリコン膜を挟む２層の酸化シリコン膜を薄膜化でき、書き込み動作や消去動作を低電圧で行うことができる。
といった利点を備えている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリの消去方式には、ＢＴＢＴ(Band-To-Band Tunneling)ホットホール注入方式とトンネリング方式との２種類があり、前者については、例えば特許文献１（ＵＳＰ５，９６９，３８３号公報）に記載があり、後者については、特許文献２（特開２００１−１０２４６６号公報）に記載がある。
【０００５】
ＢＴＢＴホットホール注入方式は、ソース領域とゲート電極との間に高電圧を印加し、ＢＴＢＴによって発生させたホール（正孔）を窒化シリコン膜中に注入することによって消去を行う。これに対し、トンネリング消去方式は、窒化シリコン膜中に注入した電子を基板またはゲート電極へ引き抜くことによって消去を行う。
【特許文献１】ＵＳＰ５，９６９，３８３号公報
【特許文献２】特開２００１−１０２４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者が開発中のＭＯＮＯＳ型不揮発性メモリは、コントロールトランジスタとメモリトランジスタとでメモリセルを構成している。このメモリセルは、半導体基板の主面のｐ型ウエル上にゲート絶縁膜を介して形成されたコントロールゲートと、一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有している。電荷蓄積層は、２層の酸化シリコン膜とそれらに挟まれた窒化シリコン膜とで構成されている。
【０００７】
このＭＯＮＯＳ型不揮発性メモリは、データの消去方式としてＢＴＢＴホットホール注入方式を採用する。すなわち、コントロールゲートとメモリゲートとの中間付近のチャネル領域で発生したホットエレクトロンを電荷蓄積層に注入することによって書き込みを行い、ソース領域側の端部のチャネル領域で発生したホットホールを電荷蓄積層に注入することによって消去を行う。
【０００８】
ところが、電荷蓄積層に注入された電子やホールは、窒化シリコン膜中のトラップに捕獲され、窒化シリコン膜中を自由に移動することができないので、上記のようにホットエレクトロンの発生場所とホットホールの発生場所が離れていると、電荷蓄積層に注入された電子の位置とホールの位置も離れてしまう結果、ホールによる電子の消去効率が低下し、消去時間の遅延、書き換え耐性の低下、データ保持特性の劣化といった問題が生じる。
【０００９】
また、データの読み出し時には、選択したメモリセルのコントロールゲートに正の電圧を印加してコントロールトランジスタをＯＮにし、メモリゲートに印加する電圧を、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間に設定して書き込み状態と消去状態とを判別する。
【００１０】
従って、読み出し動作を高速で行うためには、選択したメモリセルと非選択メモリセルとの間でコントロールトランジスタのＯＮ／ＯＦＦを高速で行う必要がある。このとき、インピーダンスの関係でメモリゲートに切り替えノイズが発生するが、メモリゲートの抵抗が高い場合は、このノイズが大きくなって読み出しエラーを引き起こす。
【００１１】
本発明の目的は、ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進することのできる技術を提供することにある。
【００１２】
本発明の他の目的は、ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の製造工程を簡略化することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板の主面の第１ｐ型ウエル上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有するメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
（ａ）前記第１ｐ型ウエルの表面に前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にアンドープドシリコン膜を形成する工程と、
（ｂ）前記アンドープドシリコン膜に不純物をイオン注入することによって、前記アンドープドシリコン膜をｎ型第１シリコン膜に変える工程と、
（ｃ）前記ｎ型シリコン膜および前記第１ゲート絶縁膜をパターニングすることによって、前記ｎ型第１シリコン膜からなる前記コントロールゲートを形成し、前記コントロールゲートの下部に前記第１ゲート絶縁膜を残す工程と、
（ｄ）前記第１ｐ型ウエルの表面と、前記コントロールゲートの側壁および上面とを覆うように第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜の上部にｎ型第２シリコン膜を形成した後、前記ｎ型第２シリコン膜をパターニングすることによって、前記コントロールゲートの一方の側壁に前記ｎ型第２シリコン膜からなる前記メモリゲートを形成する工程と、
（ｆ）前記メモリゲートと接していない領域の前記第１絶縁膜を除去することによって、一部が前記コントロールゲートの一方の側壁に配置されると共に、他部が前記第１ｐ型ウエル上に配置された前記第１絶縁膜からなる前記電荷蓄積層を形成する工程と、
（ｇ）前記第１ｐ型ウエルの表面に不純物をイオン注入することによって、一端が前記コントロールゲートの近傍に配置された前記第２導電型のドレイン領域と、一端が前記メモリゲートの近傍に配置された前記第２導電型のソース領域とを形成する工程、
とを有するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の読み出し動作を高速で行うことができる。
【００１８】
また、ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は、本実施の形態のＭＯＮＯＳ型不揮発性メモリを示す要部断面図、図２は、図１に示すＭＯＮＯＳ型不揮発性メモリの等価回路図である。なお、図１および図２は、互いに隣接して配置された２個のメモリセル（ＭＣ1、ＭＣ2）を示している。
【００２１】
ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ1）は、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１のｐ型ウエル２に形成されている。ｐ型ウエル２は、ウエルアイソレーション用のｎ型埋込み層４を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
【００２２】
メモリセル（ＭＣ1）は、コントロールトランジスタ（Ｃ1）とメモリトランジスタ（Ｍ1）とで構成されている。コントロールトランジスタ（Ｃ1）のゲート電極（コントロールゲート８）はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ1）のゲート電極（メモリゲート９）はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。このメモリゲート９は、一部がコントロールゲート８の一方の側壁に形成され、他部がｐ型ウエル２上に形成された断面Ｌ字状の電荷蓄積層１６を介してコントロールゲート８およびｐ型ウエル２と電気的に分離されている。電荷蓄積層１６は、２層の酸化シリコン膜とそれらの間に形成された窒化シリコン膜とからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンが電荷蓄積層１６に注入され、窒化シリコン膜中のトラップに捕獲される。
【００２３】
コントロールゲート８の近傍のｐ型ウエル２には、メモリセル（ＭＣ1）のドレイン領域として機能するｎ+型半導体領域１０ｄが形成されている。また、メモリゲート９の近傍のｐ型ウエル２には、メモリセル（ＭＣ1）のソース領域として機能するｎ+型半導体領域１０ｓが形成されている。
【００２４】
ｎ+型半導体領域（ドレイン領域）１０ｄに隣接した領域のｐ型ウエル２には、ｎ+型半導体領域１０ｄよりも不純物濃度が低いｎ-型半導体領域１１ｄが形成されている。ｎ-型半導体領域１１ｄは、ｎ+型半導体領域（ドレイン領域）１０ｄの端部の高電界を緩和し、コントロールトランジスタ（Ｃ1）をＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。また、ｎ+型半導体領域（ソース領域）１０ｓに隣接した領域のｐ型ウエル２には、ｎ+型半導体領域１０ｓよりも不純物濃度が低いｎ-型半導体領域１１ｓが形成されている。ｎ-型半導体領域１１ｓは、ｎ+型半導体領域（ソース領域）１０ｓの端部の高電界を緩和し、メモリトランジスタ（Ｍ1）をＬＤＤ構造にするためのエクステンション領域である。
【００２５】
コントロールゲート８の他方の側壁およびメモリゲート９の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１２が形成されている。これらのサイドウォールスペーサ１２は、ｎ+型半導体領域（ドレイン領域）１０ｄおよびｎ+型半導体領域（ソース領域）１０ｓを形成するために利用される。
【００２６】
上記のように構成されたメモリセル（ＭＣ1）の上部には、窒化シリコン膜２０と酸化シリコン膜２１とを介してデータ線（ＤＬ）が形成されている。データ線（ＤＬ）は、ｎ+型半導体領域（ドレイン領域）１０ｄの上部に形成されたコンタクトホール２２内のプラグ２３を介してｎ+型半導体領域（ドレイン領域）１０ｄと電気的に接続されている。データ線（ＤＬ）は、アルミニウム合金を主体としたメタル膜からなり、プラグ２３は、タングステンを主体としたメタル膜からなる。
【００２７】
図２に示すように、コントロールトランジスタ（Ｃ1）のコントロールゲート８は、コントロールゲート線（ＣＧＬ0）に接続され、メモリトランジスタ（Ｍ1）のメモリゲート９は、メモリゲート線（ＭＧＬ0）に接続されている。また、ソース領域１０ｓは、ソース線（ＳＬ）に接続されており、ｐ型ウエル２には、図示しない電源線を通じて所望の電圧が印加される。
【００２８】
メモリセル（ＭＣ1）に隣接するメモリセル（ＭＣ2）は、メモリセル（ＭＣ1）と同一の構造で構成され、そのドレイン領域１０ｄは、メモリセル（ＭＣ1）のドレイン領域１０ｄと共有されている。前述したように、このドレイン領域１０ｄは、データ線（ＤＬ）に接続されている。２個のメモリセル（ＭＣ1、ＭＣ2）は、共通のドレイン領域１０ｄを挟んで対称となるように配置されている。コントロールトランジスタ（Ｃ2）のコントロールゲート８は、コントロールゲート線（ＣＧＬ1）に接続され、メモリトランジスタ（Ｍ2）のメモリゲート９は、メモリゲート線（ＭＧＬ1）に接続されている。また、ソース領域１０ｓは、ソース線（ＳＬ）に接続されている。
【００２９】
次に、上記メモリセル（ＭＣ1）を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積層１６に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００３０】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート８に０．７Ｖ、メモリゲート９に１０Ｖ、ソース領域１０ｓに６Ｖ、ドレイン領域に０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ソース領域１０ｓとドレイン領域１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート８とメモリゲート９との中間付近の領域でホットエレクトロンが発生し、これが電荷蓄積層１６に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ（Ｍ1）のしきい値電圧が上昇する。
【００３１】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、コントロールゲート８に０．７Ｖ、メモリゲート９に−８Ｖ、ソース領域１０ｓに７Ｖ、ドレイン領域に０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、コントロールゲート８の下部のｐ型ウエル２にチャネル領域が形成される。また、ソース領域１０ｓに高電圧（７Ｖ）が印加されるため、ソース領域１０ｓから伸びた空乏層がコントロールトランジスタ（Ｃ1）のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域１０ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート９に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、電荷蓄積層１６に注入される。注入されたホールは窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ（Ｍ1）のしきい値電圧が低下する。
【００３２】
読み出し時には、コントロールゲート８に１．５Ｖ、メモリゲート９に１．５Ｖ、ソース領域１０ｓに０Ｖ、ドレイン領域に１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート９に印加する電圧を、書き込み状態におけるメモリトランジスタ（Ｍ1）のしきい値電圧と、消去状態におけるメモリトランジスタ（Ｍ1）のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００３３】
このように、ＭＯＮＯＳ型不揮発性メモリは、選択メモリセルのコントロールゲート８に電圧を印加してコントロールトランジスタ（Ｃ1）をＯＮにし、メモリゲート９に電圧を印加した状態で読み出しを行う。従って、読み出し動作を高速で行うためには、選択メモリセルと非選択メモリセルとの間でコントロールトランジスタのＯＮ／ＯＦＦを高速で行う必要がある。このとき、インピーダンスの関係でメモリゲート９に切り替えノイズが発生するが、メモリゲート９の抵抗が高い場合は、このノイズが大きくなって読み出しエラーを引き起こす。後述するように、本実施の形態のＭＯＮＯＳ型不揮発性メモリは、メモリゲート９を構成するｎ型多結晶シリコン膜の抵抗が低いので、このようなノイズの増大が抑制され、読み出し動作を高速で行うことができる。
【００３４】
次に、図３〜図２０を用いて上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。
【００３５】
まず、図３に示すように、周知の製造方法を用いて基板１の主面に素子分離溝５を形成した後、メモリアレイ領域の基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、周辺回路領域の基板１の主面にｐ型ウエル２とｎ型ウエル３とを形成する。なお、ＭＯＮＯＳ型不揮発性メモリの周辺回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダのように、低耐圧ＭＩＳＦＥＴで構成される回路と、例えば昇圧回路のように、高耐圧ＭＩＳＦＥＴで構成される回路とがある。従って、図にはメモリアレイ領域、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を示す。
【００３６】
次に、基板１を熱酸化することによって、ｐ型ウエル２とｎ型ウエル３のそれぞれの表面に酸化シリコンからなるゲート絶縁膜６、７を形成する。ゲート絶縁膜６は、メモリアレイ領域と低耐圧ＭＩＳＦＥＴ形成領域とに形成し、ゲート絶縁膜７は、高耐圧ＭＩＳＦＥＴ形成領域に形成する。ゲート絶縁膜７は、耐圧を確保するために、ゲート絶縁膜６の膜厚（３〜４ｎｍ程度）よりも厚い膜厚（７〜８ｎｍ程度）で形成する。すなわち、メモリアレイ領域のゲート絶縁膜６と低耐圧ＭＩＳＦＥＴ形成領域のゲート絶縁膜６は同工程で形成された同一の膜である。後述するように、メモリアレイ領域のゲート絶縁膜６はコントロールゲート８のゲート絶縁膜となる。従って、高耐圧ＭＩＳＦＥＴのゲート絶縁膜７でなく、低耐圧ＭＩＳＦＥＴのゲート絶縁膜６をコントロールゲート８のゲート絶縁膜とすることで、メモリセルの高速動作が可能となる。
【００３７】
次に、図４に示すように、基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープドシリコン膜８Ａを堆積した後、アンドープドシリコン膜８Ａの表面を保護するために、その上部にＣＶＤ法で薄い酸化シリコン膜１３を堆積する。
【００３８】
次に、図５に示すように、周辺回路領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル３）のアンドープドシリコン膜８Ａをフォトレジスト膜３０で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域およびメモリアレイ領域のアンドープドシリコン膜８Ａに不純物（リンまたはヒ素）をイオン注入することによって、これらの領域のアンドープドシリコン膜８Ａをｎ型シリコン膜８ｎに変える。不純物がリンである場合、そのドーズ量は、６×１０15atoms/cm2程度である。その後、必要に応じて、ｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープドシリコン膜８Ａをｐ型シリコン膜とすることもできる。その場合、同様にしてｎチャネル型ＭＩＳＦＥＴ形成領域（ｐ型ウエル２）のアンドープドシリコン膜８Ａをフォトレジスト膜で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープドシリコン膜８Ａに不純物（ボロンまたはフッ化ボロン）をイオン注入することによって、これらの領域のアンドープドシリコン膜８Ａをｐ型シリコン膜に変える。
【００３９】
次に、図６に示すように、フォトレジスト膜３１をマスクにして酸化シリコン膜１３、アンドープドシリコン膜８Ａおよびｎ型シリコン膜８ｎをドライエッチングする。これにより、メモリアレイ領域にｎ型シリコン膜８ｎからなるコントロールゲート８が形成され、周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域（ｐ型ウエル２）にｎ型シリコン膜８ｎからなるゲート電極１４が形成される。また、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル３）には、アンドープドシリコン膜８Ａからなるゲート電極１５が形成される。アンドープドシリコン膜８Ａからなるゲート電極１５には、後の工程で不純物（ホウ素）がイオン注入されてｐ型シリコン膜になる。このように、アンドープドシリコン膜８Ａにイオン注入する不純物の種類を局所的に変えることにより、アンドープドシリコン膜８Ａを用いてメモリセルのコントロールゲート８と周辺回路領域のゲート電極１４、１５とを同時に形成することができるので、ゲート形成工程を簡略することができる。
【００４０】
メモリアレイ領域に形成されるコントロールゲート８のゲート長は、１８０ｎｍ程度である。コントロールゲート８のゲート長が１８０ｎｍ程度まで短くなった場合、コントロールゲート８のアスペクト比（ゲート長に対する高さの比）は、１よりも大きくなる。このような高アスペクト比のコントロールゲート８をメモリゲート９の形成後に形成しようとすると、コントロールゲート８の加工が困難となるので、本実施の形態では、コントロールゲート８を形成してからメモリゲート９を形成する。また、これにより、コントロールゲート８よりもさらに小さいゲート長を有するメモリゲート９をコントロールゲート８の側壁に形成することが可能となる。
【００４１】
次に、図７に示すように、基板１上に電荷蓄積層１６を形成する。電荷蓄積層１６は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層膜で構成する。これらの３層膜のうち、下層の酸化シリコン膜は、熱酸化法またはＣＶＤ法で形成する。または、熱酸化装置のチャンバ内に水素と酸素を直接導入し、加熱したウエハ上でラジカル酸化反応を行うＩＳＳＧ(In situ Steam Generation)酸化法を用いて形成してもよい。窒化シリコン膜は、ＣＶＤ法またはＡＬＤ（atomic layer deposition）法で形成し、上層の酸化シリコン膜は、ＣＶＤ法またはＩＳＳＧ酸化法で形成する。なお、下層の酸化シリコン膜を形成した後、窒化シリコン膜を形成する前に、Ｎ2Ｏなどの窒素酸化物を含んだ高温雰囲気中で酸化シリコン膜を窒化処理することによって、酸化シリコン膜と基板１（ｐ型ウエル２、ｎ型ウエル３）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上するので、メモリセルの特性（書き換え特性など）が向上する。
【００４２】
また、コントロールゲート８を形成した後、電荷蓄積層１６を形成する工程に先立って、メモリアレイ領域のｐ型ウエル２にコントロールトランジスタのしきい値電圧を調整するための不純物や、メモリトランジスタのしきい値電圧を調整するための不純物をイオン注入してもよい。これにより、コントロールトランジスタおよびメモリトランジスタのしきい値電圧を最適化することができる。
【００４３】
次に、コントロールゲート８の一方の側壁にメモリゲート９を形成する。メモリゲート９を形成するには、まず、図８に示すように、基板１上にＣＶＤ法でｎ型多結晶シリコン膜９ｎを堆積する。
【００４４】
次に、図９に示すように、このｎ型多結晶シリコン膜９ｎを異方性エッチングすることによって、コントロールゲート８と、周辺回路のゲート電極１４、１５のそれぞれの両側壁にｎ型多結晶シリコン膜９ｎを残す。ｎ型多結晶シリコン膜９ｎの不純物（リンまたはヒ素）濃度は、１×１０20atoms/cm3〜６×１０20atoms/cm3程度である。
【００４５】
次に、図１０に示すように、メモリゲート形成領域を覆うフォトレジスト膜３２をマスクにしてｎ型多結晶シリコン膜９ｎをエッチングする。これにより、コントロールゲート８の一方の側壁にｎ型多結晶シリコン膜９ｎからなるメモリゲート９が形成される。
【００４６】
コントロールゲート８の側壁に形成されるメモリゲート９のゲート長は、８０ｎｍ程度であり、そのアスペクト比（ゲート長に対する高さの比）は１よりも大きい。本実施の形態では、コントロールゲート８を形成してからメモリゲート９を形成するので、コントロールゲート８よりもさらにゲート長が小さい高アスペクト比のメモリゲート９を容易に形成することができる。
【００４７】
前述したように、本実施の形態のＭＯＮＯＳ型不揮発性メモリは、コントロールゲート８とメモリゲート９との中間付近のチャネル領域で発生したホットエレクトロンを電荷蓄積層１６に注入することによって書き込みを行い、ソース領域１０ｓ側の端部のチャネル領域で発生したホットホールを電荷蓄積層１６に注入することによって消去を行う。
【００４８】
ところが、電荷蓄積層１６に注入された電子やホールは、窒化シリコン膜中のトラップに捕獲され、窒化シリコン膜中を自由に移動することができないので、上記のようにホットエレクトロンの発生場所とホットホールの発生場所が離れていると、電荷蓄積層１６に注入された電子の位置とホールの位置も離れてしまう結果、ホールによる電子の消去効率が低下し、消去時間の遅延、書き換え耐性の低下、データ保持特性の劣化といった問題が生じる。これに対し、本実施の形態のＭＯＮＯＳ型不揮発性メモリは、メモリゲート９のゲート長が極めて小さく、従って、ホットエレクトロンの発生場所とホットホールの発生場所が近接しているので、ホールによる電子の消去を効率的に行うことができる。
【００４９】
また、本実施の形態では、アンドープドシリコン膜８Ａに不純物をイオン注入してコントロールゲート８を形成する一方、ｎ型多結晶シリコン膜９ｎを使ってメモリゲート９を形成する。成膜時に不純物を導入するいわゆるドープドポリシリコン膜（ｎ型多結晶シリコン膜９ｎ）は、成膜後に不純物をイオン注入する場合に比べて電気抵抗を下げることができるので、ｎ型多結晶シリコン膜９ｎで形成したメモリゲート９のシート抵抗（約８０Ω□）は、コントロールゲート８のシート抵抗（約１２０Ω□）より小さくなる。また、イオン注入をする際のマスクを低減できるので、製造工程を簡略化することができる。
【００５０】
また、仮にアンドープドシリコン膜にイオン注入する方法を用いた場合では、次のような問題があることを見出した。図１１に示すように、アンドープドシリコン膜に不純物をイオン注入して形成した低抵抗シリコン膜は、不純物が膜の底部にまで充分に到達しないので、イオン注入がなされない領域、もしくは他の領域に比べて不純物濃度が薄い領域が形成されてしまう（図中の矢印で示した領域）。これにより、膜の底部の抵抗が高くなる。従って、このようなシリコン膜を使ってメモリゲート９を形成した場合は、メモリゲート９に電圧を印加した際、メモリゲート９の下部に形成された電荷蓄積層１６との界面近傍に空乏層が形成され易くなるので、メモリトランジスタ（Ｍ1）の駆動能力が低下する。
【００５１】
ドープドポリシリコン膜（ｎ型多結晶シリコン膜９ｎ）を使ってメモリゲート９を形成する本実施の形態によれば、メモリゲート９を低抵抗化することができるので、前述したように、読み出し時にコントロールトランジスタのＯＮ／ＯＦＦを高速で行っても、メモリゲート９に大きな切り替えノイズが発生しない。
【００５２】
次に、図１２に示すように、電荷蓄積層１６を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングする。これにより、不要な領域に形成された電荷蓄積層１６が除去され、コントロールゲート８の一方の側壁とメモリゲート９の下部のみに電荷蓄積層１６が残る。
【００５３】
次に、図１３に示すように、フォトレジスト膜３３をマスクにして周辺回路の低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ-型半導体領域１７を形成する。また、このとき、メモリアレイ領域の一部にも不純物（リンまたはヒ素）をイオン注入することによって、ｎ-型半導体領域１１ｄを形成する。ｎ-型半導体領域１７は、低耐圧ｎチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域であり、ｎ-型半導体領域１１ｄは、メモリセルのコントロールトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００５４】
なお、ｎ-型半導体領域１１ｄの不純物濃度とｎ-型半導体領域１７の不純物濃度をそれぞれ最適化したい場合は、フォトマスクを２枚用意し、上記イオン注入を２回に分けて行ってもよい。また、ｎ-型半導体領域１１ｄおよびｎ-型半導体領域１７を形成するためのイオン注入は、電荷蓄積層１６を除去する前に行ってもよいが、浅いｐｎ接合を形成するためには、電荷蓄積層１６を除去した後に行った方が有利である。なお、図示はしないが、このマスクを用いてエクステンション領域へｐ型の不純物を注入してもよい。このｐ型の不純物領域はｎ-型半導体領域１１ｄおよびｎ-型半導体領域１７の下方に形成され、メモリセルおよび低耐圧ｎチャネル型ＭＩＳＦＥＴの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００５５】
次に、図１４に示すように、フォトレジスト膜３４をマスクにして周辺回路の低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入することによって、ｐ-型半導体領域１８を形成する。ｐ-型半導体領域１８は、低耐圧ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。なお、図示はしないが、このマスクを用いて、エクステンション領域へｎ型の不純物を注入してもよい。このｎ型の不純物領域はｐ-型半導体領域１８の下方に形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００５６】
次に、図１５に示すように、フォトレジスト膜３５をマスクにしてメモリアレイ領域の一部に不純物（リンまたはヒ素）をイオン注入することによって、ｎ-型半導体領域１１ｓを形成する。ｎ-型半導体領域１１ｓは、メモリセルのメモリトランジスタをＬＤＤ構造にするためのエクステンション領域である。なお、ｎ-型半導体領域１１ｓを形成するためのイオン注入は、電荷蓄積層１６を除去する前に行ってもよいが、浅いｐｎ接合を形成するためには、電荷蓄積層１６を除去した後に行った方が有利である。また、図示はしないが、このマスクを用いて、エクステンション領域へｐ型の不純物を注入してもよい。このｐ型の不純物領域はｎ-型半導体領域１１ｓの下方に形成され、メモリセルの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００５７】
次に、図１６に示すように、フォトレジスト膜３６をマスクにして周辺回路の高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ-型半導体領域２４を形成する。ｎ-型半導体領域２４は、高耐圧ｎチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。なお、図示はしないが、このマスクを用いて、エクステンション領域へｐ型の不純物を注入してもよい。このｐ型の不純物領域はｎ-型半導体領域２４の下方に形成され、高耐圧ｎチャネル型ＭＩＳＦＥＴの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００５８】
次に、図１７に示すように、フォトレジスト膜３７をマスクにして周辺回路の高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入することによって、ｐ-型半導体領域２５を形成する。ｐ-型半導体領域２５は、高耐圧ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。なお、図示はしないが、このマスクを用いて、エクステンション領域へｎ型の不純物を注入してもよい。このｎ型の不純物領域はｐ-型半導体領域２５の下方に形成され、高耐圧ｐチャネル型ＭＩＳＦＥＴの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００５９】
次に、図１８に示すように、メモリアレイ領域に形成されたコントロールゲート８およびメモリゲート９のそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、周辺回路領域のゲート電極１４およびゲート電極１５のそれぞれの両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００６０】
次に、図１９に示すように、フォトレジスト膜３８をマスクにしてメモリアレイ領域および周辺回路のｎチャネル型ＭＩＳＦＥＴ形成領域に不純物（リンまたはヒ素）をイオン注入する。これにより、メモリアレイ領域にｎ+型半導体領域（ドレイン領域）１０ｄおよびｎ+型半導体領域（ソース領域）１０ｓが形成され、メモリセルＭＣが完成する。また、周辺回路領域にｎ+型半導体領域（ソース領域、ドレイン領域）２６が形成され、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱLN）および高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱHN）が完成する。
【００６１】
上記したソース、ドレイン領域（１０ｓ、１０ｄ、２６）を形成するためのイオン注入工程では、コントロールゲート８やメモリゲート９にも不純物が注入される。また、このイオン注入は、エクステンション領域（１１ｓ、１１ｄ、１７、２４）を形成するためのイオン注入に比べて、不純物のドーズ量が多く（１×１０13atoms/cm2程度）、かつ注入エネルギーも高い（４０ＫｅＶ程度）。そのため、コントロールゲート８やメモリゲート９に注入された不純物がその下部のゲート絶縁膜６や電荷蓄積層１６を貫通してｐ型ウエル２の表面に達すると、コントロールトランジスタやメモリトランジスタのしきい値電圧が変動してしまう。
【００６２】
図２０に示すように、メモリゲート９のうち、コントロールゲート８から最も離れた部分は、膜厚が最も薄い（膜厚＝ａ）。従って、上記イオン注入工程では、メモリゲート９に注入された不純物の基板方向への拡散距離が、コントロールゲート８から最も離れた部分の膜厚（ａ）を超えないように注入エネルギーを制御する必要がある。すなわち、メモリゲート９に注入された不純物の基板方向への平均拡散距離をｅ、拡散距離のばらつきを考慮した最大拡散距離をｅ’とした場合、この最大拡散距離ｅ’が膜厚（ａ）を超えないように（ａ＞ｅ’）する。
【００６３】
次に、図２１に示すように、フォトレジスト膜３９をマスクにして周辺回路のｐチャネル型ＭＩＳＦＥＴ形成領域に不純物（ホウ素）をイオン注入する。これにより、周辺回路領域にｐ+型半導体領域（ソース領域、ドレイン領域）２７が形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱLP）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱHP）が完成する。また、上記したソース、ドレイン領域（２７）を形成するためのイオン注入工程では、ｐチャネル型ＭＩＳＦＥＴ（ＱLP、ＱHP）のゲート電極１５にも不純物が注入されるので、ゲート電極１５を構成するシリコン膜が低抵抗ｐ型シリコン膜となる。これにより、ゲート電極１５を構成するシリコン膜に不純物をイオン注入する工程とそのとき使用するフォトマスクが省略できる。さらに、上記したソース、ドレイン領域（２７）を形成するためのイオン注入工程では、フォトレジスト膜３９を使用せずに不純物をイオン注入することも可能である。これにより、フォトマスクの毎数をさらに減らすことができる。ただし、この場合は、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱLN）および高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱHN）にも不純物がイオン注入されるので、それらの特性変動を考慮する必要がある。
【００６４】
次に、図２２に示すように、基板１上にＣＶＤ法で窒化シリコン膜２０と酸化シリコン膜２１とを堆積した後、メモリアレイ領域の酸化シリコン膜２１上にデータ線ＤＬを形成し、周辺回路領域に配線２８を形成する。その後、配線２８の上層に層間絶縁膜を挟んで複数の配線を形成するが、それらの図示は省略する。なお、基板１上に窒化シリコン膜２０を形成する工程に先立って、メモリセルＭＣのコントロールゲート８、メモリゲート９、ソース領域１０ｓ、ドレイン領域１０ｄ（および周辺回路のＭＩＳＦＥＴのゲート電極、ソース領域、ドレイン領域）の表面にコバルトシリサイドなどのシリサイド層を形成することによって、コントロールゲート８やメモリゲート９などをさらに低抵抗化することもできる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６６】
本発明は、ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置に利用されるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリを示す半導体基板の要部断面図である。
【図２】図１に示すＭＯＮＯＳ型不揮発性メモリの等価回路図である。
【図３】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４】図３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図５】図４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図６】図５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図７】図６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図８】図７に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図９】図８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１１】アンドープドシリコン膜を堆積後に不純物をイオン注入することによってメモリゲートを形成する場合の問題点を示す説明図である。
【図１２】図１０に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２０】メモリゲートに注入された不純物の基板方向への拡散距離とメモリゲートの膜厚との関係を説明する図である。
【図２１】図１９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００６８】
１  半導体基板
２  ｐ型ウエル
３  ｎ型ウエル
４  ｎ型埋込み層
５  素子分離溝
６、７  ゲート絶縁膜
８  コントロールゲート
８Ａ  アンドープドシリコン膜
８ｎ  ｎ型シリコン膜
９  メモリゲート
９ｎ  ｎ型多結晶シリコン膜
９Ａ  アンドープドシリコン膜
１０ｄ  ｎ+型半導体領域（ドレイン領域）
１０ｓ  ｎ+型半導体領域（ソース領域）
１１ｄ、１１ｓ  ｎ-型半導体領域（エクステンション領域）
１２  サイドウォールスペーサ
１３  酸化シリコン膜
１４、１５  ゲート電極
１６  電荷蓄積層
１７  ｎ-型半導体領域（エクステンション領域）
１８  ｐ-型半導体領域（エクステンション領域）
２０  窒化シリコン膜
２１  酸化シリコン膜
２２  コンタクトホール
２３  プラグ
２４  ｎ-型半導体領域（エクステンション領域）
２５  ｐ-型半導体領域（エクステンション領域）
２６  ｎ+型半導体領域（ソース領域、ドレイン領域）
２７  ｐ+型半導体領域（ソース領域ソース領域）
２８  配線
３０〜３９  フォトレジスト膜
Ｃ1、Ｃ2  コントロールトランジスタ
ＣＧＬ0、ＣＧＬ1  コントロールゲート線
ＤＬ  データ線
Ｍ1、Ｍ2  メモリトランジスタ
ＭＣ、ＭＣ1、ＭＣ2  メモリセル
ＭＧＬ0、ＭＧＬ1  メモリゲート線
ＱHN  高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱLN  低耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱHP  高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱLP  低耐圧ｐチャネル型ＭＩＳＦＥＴ
ＳＬ  ソース線
【図１】
2006019373.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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