(57)【要約】【課題】保護ダイオードにより半導体装置の特性を劣化させることなく、配線形成工程のプラズマプロセスにおいてプラズマチャージングダメージの発生を防止して、信頼性の高い半導体装置を実現できるようにする。【解決手段】半導体基板１の上にゲート絶縁膜６及びゲート電極７を有する半導体素子が形成され、半導体素子の上に設けられた第２の層間絶縁膜１４には、ゲート電極７と電気的に接続された第１の配線１６Ａと、半導体基板１と電気的に接続された第２の配線１６Ｂとが互いに間隔をおいて形成されている。第２の層間絶縁膜１４の上層は、プラズマ雰囲気中においてい導電性を示す絶縁体であるシリコン窒化膜１３により形成されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板の上に、絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子を形成する工程（ａ）と、
前記半導体素子の上に、プラズマからの光を受光することにより導電性を示す絶縁体からなるプラズマ応答性絶縁膜を含む第１の絶縁膜積層体を形成する工程（ｂ）と、
前記第１の絶縁膜積層体の上面に露出するように、前記電極と電気的に接続される第１の配線及び前記半導体基板と電気的に接続され且つ前記第１の配線と絶縁されて隣接する第２の配線を形成する工程（ｃ）と、
前記第１の配線及び第２の配線が形成された前記第１の絶縁膜積層体の上に、プラズマ雰囲気中において第２の絶縁膜積層体を形成する工程（ｄ）とを備え、
前記第１の配線及び第２の配線は、前記プラズマ応答性絶縁膜と接するように形成され、
前記工程（ｄ）において、前記第１の配線が捕捉する電荷は、前記プラズマ応答性絶縁膜及び第２の配線を介して前記半導体基板へと逃がされることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）は、前記第１の絶縁膜積層体の上部に第１の溝部及び第２の溝部を互いに間隔をおいて形成した後、形成した第１の溝部に前記第１の配線を形成すると共に、形成した第２の溝部に前記第２の配線を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ）は、前記第１の溝部及び第２の溝部にそれぞれ前記電極と電気的に接続される第１の導電膜及び前記半導体基板と電気的に接続される第２の導電膜をプラズマ雰囲気中において形成する工程を含み、
前記第１の導電膜及び第２の導電膜は、前記プラズマ応答性絶縁膜と接するように形成され、
前記工程（ｃ）において、前記第１の導電膜を形成する際に前記第１の導電膜が捕捉する電荷は、前記プラズマ応答性絶縁膜及び第２の導電膜を介して前記半導体基板へと逃がされることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電膜及び第２の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜積層体の上部に第３の溝部を形成した後、形成した第３の溝部に前記第１の配線と電気的に接続される第３の配線を形成する工程（ｅ）と、
前記第３の配線が形成された前記第２の絶縁膜積層体の上に、前記第３の絶縁膜積層体をプラズマ雰囲気中において形成する工程（ｆ）とをさらに備え、
前記工程（ｅ）において、前記第３の配線が捕捉する電荷は、前記第１の配線と前記プラズマ応答性絶縁膜と前記第２の配線とを介して前記半導体基板へと逃がされることを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）は、前記第２の絶縁膜積層体に前記第１の配線を露出させるビアホールをプラズマエッチングにより形成する工程を含み、
前記ビアホールを形成する工程において、前記第１の配線が捕捉する電荷は、前記プラズマ応答性絶縁膜及び第２の配線を介して前記半導体基板へと逃がされることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）は、少なくとも前記ビアホールの底面及び側壁に第３の導電膜をプラズマ雰囲気中において形成する工程を含み、
前記第３の導電膜を形成する工程において、前記第３の導電膜を形成する際に前記第３の導電膜が捕捉する電荷は、前記第１の配線と前記プラズマ応答性絶縁膜と前記第２の配線とを介して前記半導体基板へと逃がされることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜積層体の上部に、前記第３の溝部と間隔をおいて第４の溝部を形成した後、電気的に浮遊しているダミー配線を前記第４の溝部に形成する工程（ｇ）をさらに備え、
前記第２の絶縁膜積層体における、前記第１の配線と前記第２の配線との間の領域に形成された前記プラズマ応答性絶縁膜の上側の領域には、前記ダミー配線を形成しないことを特徴とする請求項５から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜積層体に、前記第１の配線と隣接し且つ電気的に浮遊している第４の配線と、該第４の配線と絶縁されて隣接し且つ前記半導体基板と電気的に接続される第５の配線とを形成する工程（ｊ）をさらに備え、
前記第４の配線及び第５の配線は、前記プラズマ応答性絶縁膜と接するように形成され、
前記工程（ｄ）において、前記第４の配線が捕捉する電荷は、前記プラズマ応答性絶縁膜及び第５の配線を介して前記半導体基板へと逃がされることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記プラズマ応答性絶縁膜は、二酸化シリコンと比べて屈折率が大きい絶縁体からなることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記二酸化シリコンと比べて屈折率が大きい絶縁体は、窒化シリコンであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜積層体は、二酸化シリコンからなる膜を含み、
前記プラズマ応答性絶縁膜は、前記二酸化シリコンからなる膜に窒素プラズマを照射することにより形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板における前記第２の配線と電気的に接続される領域に、不純物拡散層を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１から１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）は、前記第１の絶縁膜積層体の上部に互いに間隔をおいて複数の前記第２の溝部を形成した後、形成した複数の第２の溝部にそれぞれが前記第１の配線と絶縁された複数の前記第２の配線を形成する工程であることを特徴とする請求項２から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板における前記各第２の配線と電気的に接続される領域に、それぞれダイオードを形成する工程（ｉ）をさらに備えていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｉ）において、前記ダイオードは、前記第２の配線から前記半導体基板に向かって電流が流れる一の素子と、前記前記半導体基板から前記第２の配線へ電流が流れる他の素子とを少なくとも１つずつ形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２の絶縁膜積層体は、低誘電率の層間絶縁膜と、前記層間絶縁膜とはエッチングレートが異なるエッチングストッパ膜とを含むことを特徴とする請求項１から１７に記載の半導体装置の製造方法。
【請求項１９】
前記エッチングストッパ層は、炭素含有酸化シリコンからなることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１から１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記絶縁膜は、容量絶縁膜であることを特徴とする請求項１から１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
半導体基板の上に、絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子を形成する半導体素子形成工程と、
前記半導体基板の上に絶縁膜積層体を形成する絶縁膜積層体形成工程と、
前記絶縁膜積層体の上部に互いに間隔をおいて第１の溝部及び第２の溝部を形成した後、形成した第１の溝部に前記電極と電気的に接続される第１の配線を形成すると共に、形成した第２の溝部に前記半導体基板と電気的に接続される第２の配線を形成する配線形成工程とを備え、
前記配線形成工程は、
前記絶縁膜積層体の上に第１の導電膜を形成する工程（ａ）と、
前記第１の導電膜を形成した前記絶縁膜積層体に前記第１の溝部及び第２の溝部を形成した後、形成した第１の溝部及び第２の溝部にそれぞれ前記電極と電気的に接続される第２の導電膜及び前記半導体基板と電気的に接続される第３の導電膜をプラズマ雰囲気中において形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の導電膜を除去する工程（ｃ）とを含み、
前記第２の導電膜及び第３の導電膜は、前記第１の導電膜と接するように形成され、
前記工程（ｂ）において、前記第２の導電膜を形成する際に前記第２の導電膜が捕捉する電荷は、前記第１の導電膜及び第３の導電膜を介して前記半導体基板へと逃がされることを特徴とする半導体装置の製造方法。
【請求項２３】
前記第１の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｃ）は、前記第１の導電膜を化学的機械的研磨法により除去する工程であることを特徴とする請求項２２又は２３に記載の半導体装置の製造方法。
【請求項２５】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項２２から２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記絶縁膜は、容量絶縁膜であることを特徴とする請求項２２から２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
半導体基板の上に形成された絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子と、
前記半導体基板の上に前記半導体素子を覆うように形成された、プラズマからの光を受光すると導電性を示す絶縁体からなるプラズマ応答性絶縁膜を含む第１の絶縁膜積層体と、
前記第１の絶縁膜積層体に形成され且つ前記電極と電気的に接続された第１の配線と、
前記第１の絶縁膜積層体における前記第１の配線の周辺部に設けられ且つ前記半導体基板と電気的に接続された第２の配線とを備え、
前記第１の配線及び第２の配線は、前記プラズマ応答性絶縁膜と接していることを特徴とする半導体装置。
【請求項２８】
前記プラズマ応答性絶縁膜は、二酸化シリコンと比べて屈折率が大きい絶縁体からなることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記二酸化シリコンと比べて屈折率が大きい絶縁体は、窒化シリコンであることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記第１の配線及び第２の配線の上面と、前記プラズマ応答性絶縁膜の上面とは、同一面であることを特徴とする請求項２７から２９のいずれか１項に記載の半導体装置。
【請求項３１】
前記第１の配線及び第２の配線を覆う第２の絶縁膜積層体と、
前記第２の絶縁膜積層体に形成され且つ前記第１の配線と電気的に接続された第３の配線と、
前記第２の絶縁膜積層体に形成され且つ電気的に浮遊した複数のダミー配線とをさらに備え、
前記第２の絶縁膜積層体における、前記第１の配線と前記第２の配線との間に形成された前記プラズマ応答性絶縁膜の上側の領域には前記ダミー配線が形成されていないことを特徴とする請求項２７から３０のいずれか１項に記載の半導体装置。
【請求項３２】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項２７から３１のいずれか１項に記載の半導体装置。
【請求項３３】
前記絶縁膜は、容量絶縁膜であることを特徴とする請求項２７から３１のいずれか１項に記載の半導体装置。
【請求項３４】
前記半導体基板における前記第２の配線が電気的に接続された領域には、不純物拡散層が形成されていることを特徴とする請求項２７から３３のいずれか１項に記載の半導体装置。
【請求項３５】
前記第２の配線は、複数の配線からなり、複数の前記第２の配線は、前記第１の配線の周辺部に形成されていることを特徴とする請求項２７から３４のいずれか１項に記載の半導体装置。
【請求項３６】
前記半導体基板における前記各第２の配線が電気的に接続された領域には、それぞれダイオードが形成され、
前記ダイオードは、前記第２の配線から前記半導体基板に向かって電流が流れる一の素子と、前記半導体基板から前記第２の配線に向かって電流が流れる他の素子とが少なくとも１つずつ形成されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
前記第１の絶縁膜積層体において前記第１の配線に隣接して形成され且つ前記第１の配線よりも下層に形成された配線とは電気的に接続されていない第４の配線と、
前記層間絶縁膜において前記第４の配線に隣接して形成され且つ前記半導体基板と電気的に接続された複数の第５の配線とを備え、
前記第４の配線及び第５の配線は、前記プラズマ応答性絶縁膜と接していることを特徴とする請求項２７から３６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造時のプラズマプロセスにおいてダメージを受けにくい半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展してきており、高集積化に対応するためにトランジスタ等の素子の微細化、高性能化が図られており、ゲート絶縁膜の膜厚が薄くなる傾向にある。一方、素子の微細化に伴い、配線工程においてもプラズマ雰囲気において処理を行うプラズマプロセスが多用されるようになってきている。また、素子の高性能化に伴い、銅（Ｃｕ）配線の導入が進んでおり、Ｃｕ配線の導入によりますます、配線工程においてプラズマプロセスが用いられるようになってきている。
【０００３】
このように、ゲート絶縁膜が薄膜化されると共に、配線工程においてプラズマプロセスが多用されることによって、プラズマによるデバイスの損傷であるプラズマチャージダメージングが顕在化してきており、大きくクローズアップされてきている（例えば、非特許文献１を参照。）。
【０００４】
プラズマチャージングダメージにより、種々のデバイス特性の劣化を伴う不良が発生しており、特にゲート絶縁膜の信頼性の劣化は重大な問題となっている。例えば、プラズマ雰囲気中において形成途中の半導体装置の表面に露出した配線等の導電部がアンテナとなり、プラズマ中のイオンや電子等の荷電粒子を捕捉する。導電部に捕捉された電荷は、配線を通じてゲート電極に蓄積され、ゲート電極と半導体基板との間に設けられたゲート絶縁膜に電界を発生させる。この電界が一定レベルを超えるとゲート絶縁膜に電流が流れるため、ゲート絶縁膜の劣化が生じる。
【０００５】
ダマシン構造を利用した銅（Ｃｕ）配線工程においては、Ｃｕと層間絶縁膜又は配線間絶縁膜との密着性を向上させるために、タンタル（Ｔａ）/窒化タンタル（ＴａＮ）膜がバリア膜として用いられている。この、Ｔａ/ＴａＮ膜は、プラズマにより形成しているために、チャージングダメージが発生しやすい。（例えば、非特許文献２を参照。）。
【０００６】
このような、チャージングダメージによるゲート絶縁膜の劣化を防止するために、バイパス用の保護ダイオードを用いる方法が知られている。以下に、従来の保護ダイオードを用いたプラズマチャージングダメージの低減方法の一例を示す。
【０００７】
図２１は従来のＣｕ配線を備えた半導体装置の製造方法の要部を工程順に示している。図２１（ａ）に示すようにｐ型シリコンからなる基板１０１の上にゲート絶縁膜１０６とゲート電極１０８とを有するＭＩＳ（Metal Insulator Semiconductor）トランジスタと、ＭＩＳトランジスタとは素子分離１０２によって分離されたｎ型の拡散層１０５からなる保護ダイオードとを形成する。次に、ＭＩＳトランジスタを覆う第１の層間絶縁膜１０７を形成した後、第１の層間絶縁膜１０７を貫通して、ゲート電極１０８と電気的に接続されたコンタクトプラグ１１１を形成する。また、第１の層間絶縁膜１０７を貫通して拡散層１０５と電気的に接続されたコンタクトプラグ１１２を形成する。
【０００８】
次に、第１の層間絶縁膜１０７の上に、エッチングストッパ１０９と第２の層間絶縁膜１１０とを堆積した後、第２の層間絶縁膜１１０及びエッチングストッパ１０９を選択的にエッチングして、コンタクトプラグ１１１及びコンタクトプラグ１１２が露出した溝部を形成する。
【０００９】
次に、図２１（ｂ）に示すように、厚さが２０ｎｍのＴａ／ＴａＮからなるバリア膜１１３を溝部の底面及び側面並びに第２の層間絶縁膜１１０の上に形成する。バリア膜１１３の形成にはプラズマによるスパッタ法が用いられ、一般的な放電電力は１．５ｋＷで放電時間は２０秒である。このプラズマプロセスにおいて発生する負の電荷は、コンタクトプラグ１１２を介して保護ダイオードに流れるため、ゲート絶縁膜１０６には電流が流れない。従って、プラズマチャージングダメージからＭＩＳトランジスタを保護することができる。
【非特許文献１】K. Noguchiら, “IEEE Proc. Int. Rel. Phys. Symp.”, 1994, p.232
【非特許文献２】G. Van den boschら, “6th Int. Symp. on Plasma Process-Induced Damage”, 2001, p.8
【非特許文献３】S. Krishnanら, “Proc. Int. Rel. Phys. Symp.”, 1998, p.302
【非特許文献４】S.Leeら, “1st Int. Conference on Integrated Circuit Design and Technology”, 2004, p.342
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のプラズマチャージングダメージの回避のために保護ダイオードを設ける方法においては、半導体装置が完成した後にも保護ダイオードが接続されたままになる。半導体素子は微細化されており、わずかなリーク電流の増加によっても半導体装置の性能が大きく劣化する。従って、保護ダイオードによるリーク電流の増加は無視することができない問題である。
【００１１】
また、プラズマプロセスにおいては、ゲート電極は負に帯電する場合も、正に帯電する場合もあり得る（例えば、非特許文献３を参照。）。しかし、保護ダイオードは一方方向にしか電流を流すことができないため、例えば図２１の場合であれば、ゲート電極１０８が正に帯電する状態においては、保護ダイオードは機能せず、ゲート絶縁膜１０６に電流が流れるという問題がある。
【００１２】
また、バリア膜１１３の形成工程以外にも、上層の配線を形成するためにエッチングストッパ膜及び上層の層間絶縁膜を銅配線の上にさらに形成する工程等の種々のプラズマプロセスがある。これらの工程においてもバリア膜形成工程と同様に、プラズマによりチャージング電流が流れることが報告されている（例えば、非特許文献４を参照。）。しかし、従来の方法ではこれらのプロセスのことは考慮されておらず、これらのプロセスにおいて生じるプラズマチャージングダメージを防止できないという問題がある。
【００１３】
本発明は、前記従来の問題を解決し、保護ダイオードにより半導体装置の特性を劣化させることなく、配線形成工程のプラズマプロセスにおいてプラズマチャージングダメージの発生を防止して、信頼性の高い半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置の製造方法を、プラズマからの光を受光することにより導電性を示すプラズマ応答性絶縁膜の形成工程を備え、プラズマ雰囲気中における処理の際にのみプラズマからのチャージを逃がす電流パスが形成される構成とする。
【００１５】
具体的に本発明に係る第１の半導体装置の製造方法は、半導体基板の上に、絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子を形成する工程（ａ）と、半導体素子の上に、プラズマからの光を受光することにより導電性を示す絶縁体からなるプラズマ応答性絶縁膜を含む第１の絶縁膜積層体を形成する工程（ｂ）と、第１の絶縁膜積層体の上面に露出するように、電極と電気的に接続される第１の配線及び半導体基板と電気的に接続され且つ第１の配線と絶縁されて隣接する第２の配線を形成する工程（ｃ）と、第１の配線及び第２の配線が形成された第１の絶縁膜積層体の上に、プラズマ雰囲気中において第２の絶縁膜積層体を形成する工程（ｄ）とを備え、第１の配線及び第２の配線は、プラズマ応答性絶縁膜と接するように形成され、工程（ｄ）において、第１の配線が捕捉する電荷は、プラズマ応答性絶縁膜及び第２の配線を介して半導体基板へと逃がされることを特徴とする。
【００１６】
第１の半導体装置の製造方法によれば、プラズマ雰囲気中において第２の絶縁膜積層体を形成する工程において、第１の配線が捕捉する電荷は、プラズマ応答性絶縁膜及び第２の配線を介して半導体基板へと逃がされるため、電極と接続された配線の上に絶縁膜をプラズマを用いて形成する際に、電極から絶縁膜を介して基板へプラズマチャージング電流が流れることはないので、絶縁膜がプラズマチャージングダメージにより劣化することはない。また、プラズマからの光がプラズマ応答性絶縁膜に入射しない場合には、第１の配線と第２の配線とは絶縁されているので、半導体装置が完成した後にリーク電流が増加することはない。
【００１７】
第１の半導体装置の製造方法において、工程（ｃ）は、第１の絶縁膜積層体の上部に第１の溝部及び第２の溝部を互いに間隔をおいて形成した後、形成した第１の溝部に第１の配線を形成すると共に、形成した第２の溝部に第２の配線を形成する工程であることが好ましい。このような構成とすることにより、ダマシンプロセスにより金属配線を確実に形成することができる。
【００１８】
この場合において、工程（ｃ）は、第１の溝部及び第２の溝部にそれぞれ電極と電気的に接続される第１の導電膜及び半導体基板と電気的に接続される第２の導電膜をプラズマ雰囲気中において形成する工程を含み、第１の導電膜及び第２の導電膜は、プラズマ応答性絶縁膜と接するように形成され、工程（ｃ）において、第１の導電膜を形成する際に第１の導電膜が捕捉する電荷は、プラズマ応答性絶縁膜及び第２の導電膜を介して半導体基板へと逃がされることが好ましい。このような構成とすることにより、金属配線のバリア膜を形成する工程におけるプラズマチャージングダメージの発生を防止することができる。
【００１９】
この場合において第１の導電膜及び第２の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることが好ましい。このような構成とすることにより、第１の配線及び第２の配線をダマシンプロセスにより確実に形成することができる。
【００２０】
第１の半導体装置の製造方法は、第２の絶縁膜積層体の上部に第３の溝部を形成した後、形成した第３の溝部に第１の配線と電気的に接続される第３の配線を形成する工程（ｅ）と、第３の配線が形成された第２の絶縁膜積層体の上に、第３の絶縁膜積層体をプラズマ雰囲気中において形成する工程（ｆ）とをさらに備え、工程（ｅ）において、第３の配線が捕捉する電荷は、第１の配線とプラズマ応答性絶縁膜と第２の配線とを介して半導体基板へと逃がされることが好ましい。このような構成とすることにより、上層配線を形成する際にプラズマチャージングダメージが発生することを防止することができる。
【００２１】
第１の半導体装置の製造方法において、工程（ｅ）は、第２の絶縁膜積層体に第１の配線を露出させるビアホールをプラズマエッチングにより形成する工程を含み、ビアホールを形成する工程において、第１の配線が捕捉する電荷は、プラズマ応答性絶縁膜及び第２の配線を介して半導体基板へと逃がされることが好ましい。このような構成とすることにより、ビアホールを形成する際にプラズマチャージングダメージが発生することを防止することが可能となる。
【００２２】
第１の半導体装置の製造方法において、工程（ｅ）は、少なくともビアホールの底面及び側壁に第３の導電膜をプラズマ雰囲気中において形成する工程を含み、第３の導電膜を形成する工程において、第３の導電膜を形成する際に第３の導電膜が捕捉する電荷は、第１の配線とプラズマ応答性絶縁膜と第２の配線とを介して半導体基板へと逃がされることが好ましい。このような構成とすることにより、金属配線のバリア膜を形成する際にプラズマチャージングダメージが発生することを防止できる。この場合において、第３の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることが好ましい。
【００２３】
第１の半導体装置の製造方法は、第２の絶縁膜積層体の上部に、第３の溝部と間隔をおいて第４の溝部を形成した後、電気的に浮遊しているダミー配線を第４の溝部に形成する工程（ｇ）をさらに備え、第２の絶縁膜積層体における、第１の配線と第２の配線との間の領域に形成されたプラズマ応答性絶縁膜の上側の領域には、ダミー配線を形成しないことが好ましい。このような構成とすることにより、上層配線を形成する際に、プラズマ応答性絶縁膜を介して電荷を逃がし、プラズマチャージングダメージの発生を防止することが確実に可能となる。
【００２４】
第１の半導体装置の製造方法は、第１の絶縁膜積層体に、第１の配線と隣接し且つ電気的に浮遊している第４の配線と、該第４の配線と隣接し且つ半導体基板と電気的に接続される第５の配線とを形成する工程（ｊ）をさらに備え、第４の配線及び第５の配線は、プラズマ応答性絶縁膜と接するように形成され、工程（ｄ）において、第４の配線が捕捉する電荷は、プラズマ応答性絶縁膜及び第５の配線を介して半導体基板へと逃がされることが好ましい。このような構成とすることにより、浮遊配線によりプラズマチャージングダメージが発生することを確実に防止できる。
【００２５】
第１の半導体装置の製造方法において、プラズマ応答性絶縁膜は、二酸化シリコンと比べて屈折率が大きい絶縁体からなることが好ましい。この場合において、二酸化シリコンと比べて屈折率が大きい絶縁体は、窒化シリコンであることが好ましい。このような構成とすることにより、プラズマ雰囲気中においてプラズマチャージング電流を基板に確実に逃がすことが可能となる。
【００２６】
第１の半導体装置の製造方法において、第１の絶縁膜積層体は、二酸化シリコンからなる膜を含み、プラズマ応答性絶縁膜は、二酸化シリコンからなる膜に窒素プラズマを照射することにより形成することが好ましい。このような構成とすることにより、プラズマ応答性絶縁間膜を確実に形成することができる。
【００２７】
第１の半導体装置の製造方法は、半導体基板における第２の配線と電気的に接続される領域に、不純物拡散層を形成する工程（ｈ）をさらに備えていることが好ましい。
このような構成とすることにより、半導体基板の抵抗を小さくして、電荷を逃がしやすくすることができるので、プラズマチャージングダメージの発生を確実に防止できる。
【００２８】
第１の半導体装置の製造方法において、工程（ｃ）は、第１の絶縁膜積層体の上部に互いに間隔をおいて複数の第２の溝部を形成した後、形成した複数の第２の溝部にそれぞれが第１の配線と絶縁された複数の第２の配線を形成する工程であることが好ましい。このような構成とすることにより、大きなプラズマチャージング電流が発生した場合にも、プラズマチャージング電流を基板に確実に逃がすことが可能となる。
【００２９】
この場合において、半導体基板における各第２の配線と電気的に接続される領域に、それぞれダイオードを形成する工程（ｉ）をさらに備えていることが好ましい。また、工程（ｉ）において、ダイオードは、第２の配線から半導体基板に向かって電流が流れる一の素子と、半導体基板から第２の配線へ電流が流れる他の素子とを少なくとも１つずつ形成することが好ましい。このような構成とすることにより、正負いずれの電荷についても基板に確実に逃がすことができる。
【００３０】
第１の半導体装置の製造方法において、第２の絶縁膜積層体は、低誘電率の層間絶縁膜と、層間絶縁膜とはエッチングレートが異なるエッチングストッパ膜とを含むことが好ましい。また、エッチングストッパ層は、炭素含有酸化シリコンからなることが好ましい。このような構成とすることにより、上層配線を確実に形成することができる。
【００３１】
第１の半導体装置の製造方法において、絶縁膜は容量性の絶縁膜であればよく、ゲート絶縁膜であっても、容量絶縁膜であってもよい。
【００３２】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上に、絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子を形成する半導体素子形成工程と、半導体基板の上に絶縁膜積層体を形成する絶縁膜積層体形成工程と、絶縁膜積層体の上部に互いに間隔をおいて第１の溝部及び第２の溝部を形成した後、形成した第１の溝部に電極と電気的に接続される第１の配線を形成すると共に、形成した第２の溝部に半導体基板と電気的に接続される第２の配線を形成する配線形成工程とを備え、配線形成工程は、絶縁膜積層体の上に第１の導電膜を形成する工程（ａ）と、第１の導電膜を形成した絶縁膜積層体に第１の溝部及び第２の溝部を形成した後、形成した第１の溝部及び第２の溝部にそれぞれ電極と電気的に接続される第２の導電膜及び半導体基板と電気的に接続される第３の導電膜をプラズマ雰囲気中において形成する工程（ｂ）と、工程（ｂ）よりも後に、第１の導電膜を除去する工程（ｃ）とを含み、第２の導電膜及び第３の導電膜は、第１の導電膜と接するように形成され、工程（ｂ）において、第２の導電膜を形成する際に第２の導電膜が捕捉する電荷は、第１の導電膜及び第３の導電膜を介して半導体基板へと逃がされることを特徴とする。
【００３３】
第２の半導体装置の製造方法によれば、第２の導電膜及び第３の導電膜は、第１の導電膜と接するように形成されるため、第２の導電膜を形成する際に第２の導電膜が捕捉する電荷は、第１の導電膜及び第３の導電膜を介して半導体基板へと逃がされる。従って、ダマシンプロセスにおけるバリア膜形成工程においてチャージング電流を基板へ確実に逃がすことが可能となり、その結果、プラズマチャージングダメージの発生を防止することができる。また、第１の導電膜を除去する工程を備えているため、半導体装置が完成した際には第１の配線と第２の配線が絶縁されるので、リーク電流の増加を防止することができる。
【００３４】
第２の半導体装置の製造方法において、第１の導電膜は、タンタル若しくは窒化タンタルからなる単層膜又はタンタルと窒化タンタルとからなる積層膜であることが好ましく、工程（ｃ）は、第１の導電膜を化学的機械的研磨法により除去する工程であることが好ましい。
【００３５】
第２の半導体装置の製造方法において、絶縁膜は容量性の絶縁膜であればよく、ゲート絶縁膜であっても、容量絶縁膜であってもよい。
【００３６】
本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜及び該絶縁膜の上に形成された電極を有する半導体素子と、半導体基板の上に半導体素子を覆うように形成された、プラズマからの光を受光すると導電性を示す絶縁体からなるプラズマ応答性絶縁膜を含む第１の絶縁膜積層体と、第１の絶縁膜積層体に形成され且つ電極と電気的に接続された第１の配線と、第１の絶縁膜積層体における第１の配線の周辺部に設けられ且つ半導体基板と電気的に接続された第２の配線とを備え、第１の配線及び第２の配線は、プラズマ応答性絶縁膜と接していることを特徴とする。
【００３７】
本発明の半導体装置によれば、第１の配線及び第２の配線は、プラズマ応答性絶縁膜と接しているため、半導体装置を製造する際のプラズマ処理工程においては電極と接続された第１の配線と基板との間に電流パスが形成されるので、チャージング電流を絶縁膜を迂回させて基板へ逃がすことができると共に、完成した半導体装置においては電極と基板とは絶縁されているため、リーク電流が増加することがない。
【００３８】
本発明の半導体装置において、プラズマ応答性絶縁膜は、二酸化シリコンと比べて屈折率が大きい絶縁体からなることが好ましい。また、二酸化シリコンと比べて屈折率が大きい絶縁体は、窒化シリコンであることが好ましい。このような構成とすることにより、プラズマ応答性絶縁膜を確実に形成することができる。
【００３９】
本発明の半導体装置において、第１の配線及び第２の配線の上面と、プラズマ応答性絶縁膜の上面とは、同一面であることが好ましい。このような構成とすることによりプラズマ照射時に、第１の配線と第２の配線との間に電流を確実に流すことができる。また、プラズマ応答性絶縁膜にＣＭＰストッパとしての機能を持たせることができるので、構造が簡略化できる。
【００４０】
本発明の半導体装置は、第１の配線及び第２の配線を覆う第２の絶縁膜積層体と、第２の絶縁膜積層体に形成され且つ第１の配線と電気的に接続された第３の配線と、第２の絶縁膜積層体に形成され且つ電気的に浮遊した複数のダミー配線とをさらに備え、第２の絶縁膜積層体における、第１の配線と第２の配線との間に形成されたプラズマ応答性絶縁膜の上側の領域にはダミー配線が形成されていないことが好ましい。このような構成とすることにより、上部配線を形成する際にもプラズマチャージングダメージを受けない半導体装置を確実に得ることができる。
【００４１】
本発明の半導体装置において第１の絶縁膜は、ゲート絶縁膜であっても、容量絶縁膜であってもよい。
【００４２】
本発明の半導体装置において、半導体基板における第２の配線が電気的に接続された領域には、不純物拡散層が形成されていることが好ましい。このような構成とすることにより、プラズマ照射時に形成される電流パスの抵抗を低減することができる。
【００４３】
本発明の半導体装置において、第２の配線は複数の配線からなり、複数の第２の配線は、第１の配線の周辺部に形成されていることが好ましい。このような構成とすることにより、大きなプラズマチャージング電流が発生した場合にもプラズマチャージングダメージの発生を確実に防止できる。
【００４４】
本発明の半導体装置において、半導体基板における各第２の配線が電気的に接続された領域には、それぞれダイオードが形成され、ダイオードは、第２の配線から半導体基板に向かって電流が流れる一の素子と、半導体基板から第２の配線に向かって電流が流れる他の素子とが少なくとも１つずつ形成されていることが好ましい。このような構成とすることにより、正負いずれのチャージが発生した場合においても、チャージング電流を基板に確実に逃がすことができる。
【００４５】
本発明の半導体装置は、第１の絶縁膜積層体において第１の配線に隣接して形成され且つ第１の配線よりも下層に形成された配線とは電気的に接続されていない第４の配線と、層間絶縁膜において第４の配線に隣接して形成され且つ半導体基板と電気的に接続された複数の第５の配線とを備え、第４の配線及び第５の配線は、プラズマ応答性絶縁膜と接していることが好ましい。このような構成とすることにより、浮遊配線により半導体素子にプラズマチャージングダメージが発生することを確実に防止できる。
【発明の効果】
【００４６】
本発明は、保護ダイオードにより半導体装置の特性を劣化させることなく、配線形成工程のプラズマプロセスにおいてプラズマチャージングダメージの発生を防止して、信頼性の高い半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００４７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図を参照して説明する。図１から図５は本実施形態の半導体装置の製造方法の各工程における断面の状態を示している。
【００４８】
図１に示すように既知の方法に従い、ｐ型の半導体基板１に形成されたｐ型の活性（ｐウェル）領域３に互いに素子分離２により分離されたＭＩＳ（Metal Insulator Semiconductor）トランジスタと保護ダイオードを形成した後、基板１の上に第１の層間絶縁膜１０を形成する。
【００４９】
ここで、ＭＩＳトランジスタは、ｐウェル３に間隔をおいて形成された、それぞれがｎ型拡散層からなるソース４Ａ及びドレイン４Ｂとを備えている。基板１の上のソース４Ａとドレイン４Ｂとをまたぐ領域には、厚さが２．２ｎｍのゲート絶縁膜６が形成されている。ゲート絶縁膜６の上には、ｎ+ポリシリコンからなるゲート電極７が形成され、ゲート絶縁膜６及びゲート電極７の側面はサイドウォール絶縁膜８に覆われている。保護ダイオードは、ｐウェル３に形成されたｎ型拡散層４Ｃを備えている。
【００５０】
続いて、第１の層間絶縁膜１０を貫通しＭＩＳトランジスタのゲート電極７と電気的に接続されたコンタクトプラグ９Ａと保護ダイオードの拡散層４Ｃと電気的に接続されたコンタクトプラグ９Ｂとを形成する。
【００５１】
次に、第１の層間絶縁膜１０の上にＳｉＮからなるエッチングストッパ膜１１を形成する。続いて、エッチングストッパ膜１１の上に第２の層間絶縁膜１４を形成する。本実施形態において第２の層間絶縁膜１４は、ＳｉＯ2膜１２と厚さが２０ｎｍのＳｉＮ膜１３とを化学気相堆積（ＣＶＤ）法により順次堆積することにより形成する。
【００５２】
次に、図２に示すように第２の層間絶縁膜１４をエッチングして、コンタクトプラグ９Ａが露出した第１の配線形成用の溝部１４ａと、コンタクトプラグ９Ｂが露出した第２の配線形成用の溝部１４ｂとを形成する。
【００５３】
次に、図３に示すように溝部１４ａ及び溝部１４ｂの底面からエッチングストッパ膜１１を取り除いた後、Ｔａ／ＴａＮからなる厚さが数ｎｍのバリア膜１５を溝部１１ａと溝部１１ｂとの底面及び側面並びに第２の層間絶縁膜１４の上にプラズマを用いたスパッタ法により堆積する。
【００５４】
次に、図４に示すように溝部１１ａ及び溝部１１ｂにＣｕ膜を埋め込んだ後、化学的機械的研磨（ＣＭＰ）法により平坦化して、第１の配線１６Ａ及び第２の配線１６Ｂを形成する。この際に、第２の層間絶縁膜１４の上に形成されたバリア膜１５を除去する。この場合には、ＳｉＮ膜１３をＣＭＰストッパとして研磨するため、第１の配線１６Ａ、第２の配線１６Ｂ及びＳｉＮ膜１３の上面は同一面となっている。
【００５５】
次に、図５に示すように２層目の配線を形成するために、第１の配線１６Ａ及び第２の配線１６Ｂ並びに第２の層間絶縁膜１４の上に炭素含有シリコン酸化膜（ＳｉＯＣ）からなるエッチングストッパ膜１７を形成した後、ＳｉＯ2からなる２層目の層間絶縁膜１８を形成する。この後、２層目にも１層目と同様にして配線を形成し、必要に応じてさらに上層の配線を形成する。２層目以降の層間絶縁膜１８はフッ素イオンを含むＳｉＯ2のようなＬｏｗ−ｋ膜としてもよい。なお、ＭＩＳトランジスタのソース及びドレインに接続される配線については説明を省略している。
【００５６】
以下に、本実施形態の半導体装置の製造方法においてゲート絶縁膜が保護される原理について説明する。図４に示すように本実施形態の半導体装置においては、ＭＩＳトランジスタのゲート電極７と接続された第１の配線１６Ａと保護ダイオードの拡散層４Ｃと接続された第２の配線１６Ｂとは第２の層間絶縁膜１４によって絶縁されている。従って、通常は保護ダイオードに電流が流れることはなく、保護ダイオードは完成した半導体装置の特性に影響を与えない。
【００５７】
一方、本実施形態においては第２の層間絶縁膜１４をＳｉＯ2膜１２とＳｉＮ膜１３とによって形成している。ＳｉＮはエネルギーギャップＥｇが７ｅＶ程度の絶縁体である。しかし、ＳｉＮ膜はプラズマプロセスにおいてプラズマからの高エネルギーの光が入射すると、導電性を示すプラズマ応答性の絶縁材料であることが実験的に明らかになった。
【００５８】
本実施形態の半導体装置は、プラズマプロセスにおいて第１の配線１６Ａと第２の配線１６Ｂとの間のＳｉＮ膜１３にプラズマからの光が入射すると、ＳｉＮ膜１３が導電性を示し、第１の配線１６Ａと第２の配線１６Ａとの間に電流が流れるようになる。従って、プラズマプロセスにおいてはＭＩＳトランジスタのゲート電極７と保護ダイオードの拡散層４Ｃとが電気的に接続されるので、ゲート電極７からゲート絶縁膜６を通らずに基板１へ電流を流すことができる。その結果、プラズマプロセスにおいて発生するチャージによってゲート絶縁膜６が破壊されるプラズマチャージングダメージを防止することができる。
【００５９】
例えば、図５に示すＳｉＯＣからなるエッチングストッパ膜１７は、プラズマＣＶＤ法により通常形成する。この際に、配線１６Ａにプラズマからの電荷が捕捉され配線１６Ａの電位が上昇する。しかし、プラズマが照射されている場合には、ＳｉＮ膜１３により第１の配線１６Ａと第２の配線１６Ｂとの間に電流が流れるため、プラズマにより生じたチャージは第１の配線１６Ａからゲート絶縁膜６を介して基板１へ流れるのではなく、第２の配線１６Ｂと保護ダイオードを経て基板１へ流れる。
【００６０】
また、エッチングストッパ膜１７の上に、ＳｉＯ2からなる２層目の層間絶縁膜１８をプラズマＣＶＤを用いて形成する際にも同様の効果が得られる。さらに、２層目の配線を形成する際には、層間絶縁膜１８をエッチングして溝部を形成するが、このエッチングの際に生じるチャージも、同様にして基板１へと逃がすことが可能である。
【００６１】
バリア膜１５をプラズマを用いたスパッタ法により形成する場合には、第１の配線１６Ａ及び第２の配線１６Ｂがまだ形成されていない。しかし、バリア膜１５はＴａ／ＴａＮからなり導電性であるため、バリア膜１５によりコンタクトプラグ９Ａとコンタクトプラグ９Ｂとが電気的に接続された場合には、チャージを保護ダイオードを介して逃がすことができる。
【００６２】
しかし、スパッタ法によりバリア膜１５を堆積する場合にはカバレッジが悪いため、特に第２の層間絶縁膜１４の上部の角部分において膜厚が薄くなり、溝部１４ａに形成されたバリア膜１５と溝部１４ｂに形成されたバリア膜１５との間が電気的に接続されないおそれがある。この場合には、溝部１４ａにおいて捕捉されたチャージング電流は、ゲート絶縁膜６を介して基板１へ流れるため、ゲート絶縁膜６の劣化が生じる。
【００６３】
本実施形態においては、層間絶縁膜１４の上部にはプラズマ応答性を有するＳｉＮ膜１３が設けられているため、バリア膜１５のカバレッジが悪い場合であっても、プラズマ照射時に発生するチャージング電流を保護ダイオードへ流すことができる。
【００６４】
なお、第１の配線１６Ａに隣接して第２の配線１６Ｂを１個設ける例を示したが、図６に示すように複数の第２の配線１６Ｂを第１の配線１６Ａの周辺部に設けてもよい。このようにすることにより、大きなチャージング電流が発生した場合にも、ゲート絶縁膜６にダメージを与えることがない。
【００６５】
複数の第２の配線１６Ｂを設ける場合に、各第２の配線１６Ｂ同士及び各第２の配線１６Ｂと第１の配線１６Ａとは、プラズマが照射されていない場合には絶縁されているため、第２の配線１６Ｂに接続されている各保護ダイオードを任意の極性に設定することができる。これにより、ゲート電極７が正に帯電した場合においても、負に帯電した場合においてもチャージング電流は保護ダイオードを介して基板１に逃がされる。この場合、隣り合う第２の配線１６Ｂがそれぞれ逆の極性を有する保護ダイオードに接続されるようにすれば、電流パスのバランスをとることができる。また、すべての第２の配線１６Ｂを保護ダイオードに接続する必要はなく、第１の配線１６Ａの面積等により決まるバイパスさせなければならない電流の大きさに応じて、必要とされる第２の配線１６Ｂのみを保護ダイオードと接続すればよい。
【００６６】
さらに、本実施形態の第２の配線１６Ｂは、保護ダイオードではなく直接基板１のｐウェル３と接続してもよい。このようにすれば、保護ダイオードを形成する工程を省略できる。また、ゲート電極７が正負いずれに帯電した場合にもチャージングダメージの発生を防止できる。このようにしても、半導体装置が完成した後は、第１の配線１６Ａと第２の配線１６Ｂとは絶縁されるため、半導体装置のリーク電流が増加することはない。この場合、ｐウェルのコンタクトプラグ９Ｂが接続される領域に高濃度のｐ型不純物を導入することにより、電流パスの抵抗をより低減することも可能である。
【００６７】
図７は本実施形態の半導体装置の評価結果を示している。図７において横軸はゲート絶縁膜の品質の指標となるゲートリーク電流の値を示し、縦軸は累積頻度を示している。なお、測定に用いたトランジスタのゲート長、ゲート幅及びゲート絶縁膜の厚さはそれぞれ、１．０μｍ、０．２μｍ及び２．２ｎｍであり、ゲートに印加する電圧は１．２Ｖとした。また、ゲート電極と接続された第１の配線１６Ａの面積が１００００μｍ2あたり４個の第２の配線１６Ｂを設け、第２の配線１６Ｂは交互に異なる極性の保護ダイオードに接続した。
【００６８】
図７に示すように、図中の○印で示した保護ダイオードを設けていない場合には、グラフは直線とならず、リーク電流が増大しており、ゲート絶縁膜が劣化していることが明らかである。また、△印で示したｎ型の保護ダイオードのみを設けた場合には、リーク電流の増大がかなり抑制されているが、まだ不良が発生している。一方、□印で示したｎ型の保護ダイオードとｐ型の保護ダイオードの両方を設けた半導体装置においては、グラフはきれいな直線となりゲート絶縁膜の劣化は認められなかった。
【００６９】
本実施形態においてはｎチャネルのトランジスタを形成する例を示したが、ｐチャネルのトランジスタについても同様にして形成することができる。図８にはｐチャネルのトランジスタを形成した場合の評価結果を示している。この場合にもｎチャネルのトランジスタの場合と同様に、ゲート電極に電気的に接続された配線と、保護ダイオードに接続されたダミー配線とをプラズマ応答性の絶縁膜により接続することにより、ゲート絶縁膜の劣化を完全に防止することができた。なお、測定に用いたトランジスタのゲート長、ゲート幅及びゲート絶縁膜の厚さはそれぞれ、２．６μｍ、０．５μｍ及び２．２ｎｍであり、ゲートに印加する電圧は−１．２Ｖとした。
【００７０】
本実施形態においては、プラズマ応答性の絶縁膜としてＳｉＮを用いたが、プラズマからの高エネルギーの光を受光した際に電流を流すことが可能な絶縁体であればよく、ＳｉＯ2よりも屈折率が大きな絶縁体であれば同様に用いることができる。また、プラズマ応答性の絶縁膜の膜厚は、任意に変更してもかまわない。
【００７１】
（第１の実施形態の一変形例）
以下に第１の実施形態の一変形例に係る半導体装置の製造方法について図を参照して説明する。図９は本変形例の半導体装置の製造方法の一工程における断面状態を示す図である。
【００７２】
図９に示すエッチングストッパ１１を形成するまでは、第１の実施形態と同じであるため説明を省略する。本実施形態においては、エッチングストッパ１１の上にＳｉＯ2からなる第２の層間絶縁膜１４を形成した後、第２の層間絶縁膜１４に窒素ガスを含んだプラズマを照射することにより、第２の層間絶縁膜１４の表面にＳｉＮ膜１４Ａを形成する。これにより表面がプラズマ応答性の絶縁膜となった第２の層間絶縁膜１４が得られる。
【００７３】
第２の層間絶縁膜１４を形成した後は、第１の実施形態と同様にして第１の配線１６Ａ及び第２の配線１６Ｂ等を形成し、半導体装置を形成する。
【００７４】
このようにして得られた半導体装置のゲート絶縁膜の特性を評価した結果を図１０に示す。本変形例に示す方法により形成した半導体装置も、第１の実施形態の半導体装置と同様に、ゲート絶縁膜の劣化が認められず、プラズマチャージングダメージの発生を防止できることが明らかである。
【００７５】
なお、本変形例において、窒素ガスを含んだプラズマは、１０Ｔｏｒｒの圧力において放電電圧２ｋＷの条件で形成し、プラズマ処理時間は３０秒とした。
【００７６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置及びその製造方法について図を参照して説明する。図１１から図１５は本実施形態の半導体装置の製造方法の各工程における断面状態を示している。図１１から図１５において図１から図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７７】
図１１に示すように第１の実施形態と同様にして、ｐ型の半導体基板１の上にＭＩＳトランジスタと保護ダイオードとを形成し、ＭＩＳトランジスタと保護ダイオードとを覆う第１の層間絶縁膜１０の上にエッチングストッパ１１を形成する。
【００７８】
次に、エッチングストッパ１１の上に、ＳｉＯ2からなる第２の層間絶縁膜１４を形成する。続いて第２の層間絶縁膜１４の上にＴａＮ膜２４をＣＶＤ法により形成する。
【００７９】
次に、図１２に示すようにＴａＮ膜２４及び第２の層間絶縁膜１４をエッチングして溝部１４ａ及び溝部１４ｂを形成する。
【００８０】
次に、図１３に示すように溝部１４ａ及び溝部１４ｂの底面のエッチングストッパ１１を除去した後、Ｔａ／ＴａＮからなるバリア膜１５をスパッタ法により形成する。
【００８１】
次に、図１４に示すように溝部１４ａ及び溝部１４ｂにＣｕ膜をメッキ法により形成した後、ＣＭＰ法により研磨して、バリア膜１５を露出させる。
【００８２】
次に、図１５に示すようにさらにＣＭＰ法を用いて第２の層間絶縁膜１４の上に形成されたバリア膜１５及びＴａＮ膜２４を除去する。この後、第１の実施形態と同様にして必要に応じてさらに上層の配線を形成する。
【００８３】
本実施形態の半導体装置の製造方法によれば、第２の層間絶縁膜１４の上に導電性のＴａＮ膜が形成された状態において、バリア膜１５をスパッタ法により形成している。このため、カバレッジが悪いスパッタ法によりバリア膜１５を形成する場合においても、溝部１４ａと溝部１４ｂとを導通状態とすることができる。従って、バリア膜１５を形成する際のチャージ電流を保護ダイオードに逃がすことができるので、ゲート絶縁膜６がチャージングダメージにより劣化することを防止できる。
【００８４】
また、Ｃｕ配線を形成した後、ＴａＮ膜２４を除去するので、完成した半導体装置においては第１の配線１６Ａと第２の配線１６Ｂとは絶縁されている。従って、保護ダイオードによるリークは生じない。本実施形態の半導体装置においても、第１の実施形態と同様に異なる極性を有する複数の保護ダイオードを設けることができる。従って、ゲート電極７が正に帯電した場合にも、負に帯電した場合にもチャージングダメージは発生しない。また、保護ダイオードを設けずに、コンタクトプラグ９Ｂを基板に直接接続することも可能である。さらに、層間絶縁膜１４にＳｉＮを用いていないため、配線遅延が発生しにくいという利点もある。
【００８５】
図１６は本実施形態の半導体装置のゲート絶縁膜の特性を評価した結果を示している。図１６に示すようにゲート電流の値と累積不良率とは良好な直線関係を示しており、本実施形態の半導体装置においてもゲート絶縁膜の劣化がないことが明らかである。
【００８６】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について図を参照して説明する。図１７（ａ）及び図１７（ｂ）は本実施形態の半導体装置であり、（ａ）は上から見た平面の状態を示し、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面の状態を示している。図１７において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８７】
図１７に示すように本実施形態の半導体装置は、第１の実施形態の半導体装置の上層にさらに配線が形成されている。第１の配線１６Ａと第２の配線１６Ｂとが形成された第２の層間絶縁膜１４の上にはＳｉＯＣからなるエッチングストッパ１７と３層目の層間絶縁膜１８が形成され、層間絶縁膜１８の上にはさらにＳｉＯＣからなるエッチングストッパ３３と４層目の層間絶縁膜３４とが形成されている。
【００８８】
３層目の層間絶縁膜１８及び４層目の層間絶縁膜３４にはデュアルダマシン構造の第３の配線３６Ａが形成されていおり、第１の配線１６Ａと電気的に接続されている。また、層間絶縁膜３４には、第３の配線３６Ａとは絶縁されたダミー配線３６Ｂが形成されている。ダミー配線３６ＢはＣＭＰにおけるダミー配線であり、電気的に浮遊している。
【００８９】
第３の配線３６Ａを形成する際にも、第３の配線３６Ａを埋め込む溝部の形成及びＴａ／ＴａＮ膜からなるバリア膜３６の形成等のプラズマプロセスを必要とする。この際に、第３の配線３６Ａにプラズマからの電荷が捕捉され、第３の配線３６Ａと電気的に接続された第１の配線１６Ａに電流が流れる。しかし、第１の配線１６Ａと第２の配線１６Ｂとの間に形成された第２の層間絶縁膜１４の上層はプラズマ応答性のＳｉＮ膜１３であるため、プラズマ照射時には第１の配線１６Ａと第２の配線１６Ｂとが導通状態となるので、チャージング電流はゲート絶縁膜６ではなく保護ダイオードへ流れる。
【００９０】
しかし、第１の配線１６Ａと第２の配線１６Ｂとに挟まれた領域の上部にＣＭＰ用のダミー配線３６Ｂが形成されると、プラズマからの高エネルギーの光がＳｉＮ膜１３に到達しなくなるため、第１の配線１６Ａと第２の配線１６Ｂとの間は絶縁状態のままとなり、チャージング電流はゲート絶縁膜６へ流れ、ゲート絶縁膜６が劣化する。
【００９１】
これを防止するため、本実施形態の半導体装置は、第１の配線１６Ａと第２の配線１６Ｂとに挟まれた領域の上部に、ダミー配線３６Ｂの形成を禁止する領域３０を設け、ダミー配線３６Ｂによりプラズマからの高エネルギーの光が遮られないようにする構成とした。
【００９２】
図１８は本実施形態の半導体装置のゲート絶縁膜の特性を評価した結果を示している。図１８に示すようにゲート電流の値と累積不良率とは良好な直線関係を示しており、本実施形態の半導体装置においてもゲート絶縁膜の劣化がないことが明らかである。
【００９３】
本実施形態においては、２層目の配線を形成する場合について述べたが、さらに上層の配線を形成する場合についても適用することができる。
【００９４】
また、ダミー配線のパターンは通常コンピュータにより自動的に計算されるが、この計算プログラムに、本実施形態の禁止領域の情報を適用することにより、１層目の配線とダミー配線とに挟まれた領域の上部にダミー配線が形成されることを容易に防止できる。
【００９５】
（第４の実施形態）
以下に、本発明の第４の実施形態係る半導体装置及びその製造方法について図を参照して説明する。図１９（ａ）及び図１９（ｂ）は形成途中の本実施形態の半導体装置であり、（ａ）は上から見た平面の構成を示し、（ｂ）は（ａ）のXIXｂ−XIXｂ線における断面の状態を示している。図１９において図４と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００９６】
図１９に示すように本実施形態の半導体装置には、半導体基板１の上に形成された第２の層間絶縁膜１４に相互に絶縁されて埋め込まれている第１の配線５６Ａ、第２の配線５６Ｂ、第３の配線５６Ｃ及び第４の配線５６Ｄが形成されている。
【００９７】
第１の配線５６Ａと第３の配線５６Ｃとは互いに間隔をおいて平面的に平行に形成されており、第１の配線５６Ａの第３の配線５６Ｃと対向する辺と反対側の辺に対向して複数の第２の配線５６Ｂが形成されている。また、第３の配線５６Ｃの第１の配線５６Ａと対向する辺と反対側の辺に対向して複数の第４の配線５６Ｄが形成されている。
【００９８】
第１の配線５６Ａはコンタクトプラグ９Ａを介してゲート電極７と電気的に接続されており、第３の配線５６Ｃは上層の配線が形成された際に接続される配線であり、現在は電気的に浮遊した状態にある。第２の配線５６Ｂ及び第４の配線５６Ｄはそれぞれコンタクトプラグ９Ｂを介して保護ダイオードの拡散層４Ｃと電気的に接続されている。また、隣り合う第２の配線５６Ｂ及び隣り合う第４の配線５６Ｄは互いに異なる極性の保護ダイオードと接続されている。
【００９９】
次のステップにおいて、例えばＳｉＯＣからなるエッチングストッパを第２の層間絶縁膜１４の上にプラズマを用いて形成する場合には、プラズマによる電荷が第１の配線５６Ａ及び第３の配線５６Ｃに捕捉される。第１の配線５６Ａに捕捉された電荷は、第２の配線５６Ｂを介して保護ダイオードへ逃がされる。
【０１００】
一方、第３の配線５６Ｃに捕捉された電荷は、第４の配線５６Ｄがない場合又は第４の配線５６Ｄが電気的に浮遊状態である場合には、第１の配線５６Ａに流れる。配線に捕捉される電荷は、配線の面積に応じて増大するため、第３の配線５６Ｃに捕捉された電荷がすべて第１の配線５６Ａに流れると、第２の配線５６Ｂの容量をオーバーするため、ゲート絶縁膜６に電流が流れ、ゲート絶縁膜６の劣化が生じる。
【０１０１】
また、プラズマ照射時においてもＳｉＮ膜１３に流れる電流はごくわずかであるため、第１の配線５６Ａと第３の配線５６Ｃとの間の電位差が大きくなると、第２の層間絶縁膜１４の絶縁破壊が生じ、半導体装置が破壊されてしまう。
【０１０２】
これを防止するために、本実施形態においては浮遊状態にある第３の配線５６Ｃの周りに保護ダイオードと接続された複数の第４の配線５６Ｄを設けている。これにより第３の配線５６Ｃに捕捉された電荷は、各第４の配線５６Ｄに分散して流れるため、第１の配線５６Ａに電流が流れることはない。また、第２の層間絶縁膜１４に局部的に高電圧が印加され絶縁破壊が生じることもない。
【０１０３】
図２０（ａ）及び図２０（ｂ）はそれぞれ本実施形態の半導体装置及び第４の配線５６Ｄが電気的に浮遊状態である従来の半導体装置のゲート絶縁膜の特性を示している。図２０において横軸はゲート電圧を示し、縦軸はリーク電流の値を示しており、２５個のトランジスタについて測定を行った結果を示している。
【０１０４】
図２０（ｂ）に示すように、第３の配線５６Ｃの周辺部に形成されたの第４の配線５６Ｄが電気的に浮遊状態の場合には、リーク電流の値にばらつきが認められる。これは、プラズマチャージングダメージによりゲート絶縁膜６が劣化したことを示している。一方、図２０（ａ）に示すように第４の配線５６Ｄを保護ダイオードに接続した場合にはリーク電流の値にばらつきは認められず、ゲート絶縁膜６に劣化は認められなかった。
【０１０５】
なお、本実施形態においては第２の配線５６Ｂ及び第４の配線５６Ｄを保護ダイオードの拡散層４Ｃと接続したが、ダイオードを形成せずに半導体基板１と直接接続してもよい。
【０１０６】
本発明の第１から第４の実施形態において、半導体素子としてＭＩＳトランジスタを形成し、ゲート絶縁膜を保護する例を示したが、上部電極と下部電極との間に絶縁膜が形成された容量素子を形成する場合には、容量絶縁膜を保護することが可能である。
【産業上の利用可能性】
【０１０７】
本発明は、保護ダイオードにより半導体装置の特性を劣化させることなく、配線形成工程のプラズマプロセスにおいてプラズマチャージングダメージの発生を防止して、信頼性の高い半導体装置及びその製造方法を実現できるので、プラズマプロセスにおけるダメージが低減された半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の構成の一例を示す平面図である。
【図７】本発明の第１の実施形態に係る半導体装置の評価結果を示すグラフである。
【図８】本発明の第１の実施形態の別の例に係る半導体装置の評価結果を示すグラフである。
【図９】本発明の第１の実施形態の一変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】本発明の第１の実施形態の一変形例に係る半導体装置の評価結果を示すグラフである。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の評価結果を示すグラフである。
【図１７】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置を示し、（ａ）は上から見た平面図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の評価結果を示すグラフである。
【図１９】（ａ）及び（ｂ）は、本発明の第４実施形態に係る半導体装置を示し、（ａ）は上から見た平面図であり、（ｂ）は（ａ）のXIXｂ−XIXｂ線における断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の評価結果を示すグラフである。
【図２１】従来例に係る半導体装置の製造工程の要部を工程順に示す断面図である。
【符号の説明】
【０１０９】
１      ｐ型シリコン基板
２      素子分離
３      活性領域(ｐウェル)、
４      ｎ型のソース及びドレイン層
５      ｎ型拡散層
６      ゲート絶縁膜
７      ゲート電極、
８      サイドウォール酸化膜、
９Ａ    第１のコンタクトプラグ
９Ｂ    第２のコンタクトプラグ
１０    第１の層間絶縁膜
１１    エッチングストッパ膜
１２    シリコン酸化（ＳｉＯ2）膜
１３    シリコン窒化（ＳｉＮ）膜
１４    第２の層間絶縁膜
１４Ａ  ＳｉＮ膜
１４ａ  第１の溝部
１４ｂ  第２の溝部
１５    バリア膜
１６Ａ  第１の配線
１６Ｂ  第２の配線
１７    エッチングストッパ膜
１８    層間絶縁膜
２４    ＴａＮ膜
３０    ダミー形成禁止領域
３３    エッチングストッパ膜
３４    層間絶縁膜
３６Ａ  第３の配線
３６Ｂ  ダミー配線
５６Ａ  第１の配線
５６Ｂ  第２の配線
５６Ｃ  第３の配線
５６Ｄ  第４の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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