(57)【要約】  【課題】ＨＥＭＴ性能を向上させる。  【解決手段】  本発明は、ヘテロ構造上で、若干のＨＥＭＴトランジスタを製造する方法と同様に、ＭＯＣＶＤを用いてＳｉＮ層をいささかも除去することなく、表面に接点を蒸着させることにより、構造の冷却および反応器からの試料の取り出しに先立ち、高温で成長が起こる反応器内で、最上部ＡｌＧａＮ層上の表面を薄いＳｉＮ層で覆うことにより、より高性能（出力）を伴い、有機金属気相成長法により成長させられた、ＨＥＭＴ、ＭＯＳＨＦＥＴ、ＭＩＳＨＦＥＴ素子、またはＭＥＳＦＥＴ素子のような、ＩＩＩ族−Ｎ電界効果素子を製造するための新規な方法を解説している。本発明は素子も解説している。【選択図】図１
2006024927.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１活性層と、
前記第１活性層上の第２活性層であって、前記第１活性層より高いバンドギャップを有しているものと、
前記第１活性層と前記第２活性層との間の二次元電子ガス層と、
前記第２活性層上の、電子供与体元素および窒素を含む不動態化層と、
前記不動態化層上に直接的なソース接点およびドレイン接点とを含む半導体装置。
【請求項２】
前記不動態化層がＳｉＮを含む、請求項１に記載の半導体装置。
【請求項３】
前記不動態化層がＢＮを含む、請求項１に記載の半導体装置。
【請求項４】
前記第１活性層がＩＩＩ族窒化物半導体材料を含む、請求項１〜３のいずれかに１つに記載の半導体装置。
【請求項５】
前記第１活性層がＧａＮを含む、請求項４に記載の半導体装置。
【請求項６】
前記第２活性層がＩＩＩ族窒化物半導体材料を含む、請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２活性層が、ＡｌＧａＮ、またはＡｌＩｎＮ、またはＡｌＩｎＧａＮを含む、請求項６に記載の半導体装置。
【請求項８】
前記第２活性層と電気接触するゲート接点をさらに含む、請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１活性層と前記第２活性層との間に、スペーサ層をさらに含む、請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記スペーサ層がＡｌＮを含む、請求項９に記載の半導体装置。
【請求項１１】
前記第２活性層と前記不動態化層との間に、第３層をさらに含む、請求項１〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第３層がＩＩＩ族窒化物材料を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記不動態化層が、１ｎｍ〜３０ｎｍの厚さを有している、請求項１〜１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記基板が、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮから成るグループから選択された材料を含む、請求項１〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
反応チャンバー内に基板を配置するステップと、
第１活性層を蒸着させるステップと、
前記第１活性層上に、前記第１活性層より高いバンドギャップを有する第２活性層を蒸着させ、それにより、前記第１活性層と前記第２活性層との間に、二次元電子ガス層を形成するステップと、
前記第２活性層上に、少なくとも電子供与体元素および窒素を含む不動態化層を蒸着させるステップと、
前記不動態化層上に、直接、ソース接点およびドレイン接点を蒸着させるステップとを含む半導体装置の作成方法。
【請求項１６】
前記第１および第２活性層、および不動態化層を蒸着するステップが、層を空気または環境へ曝すことなく、前記反応チャンバー内で実行される、請求項１５に記載の半導体装置の作成方法。
【請求項１７】
ソースおよびドレイン接点を蒸着するステップの前に、
前記反応チャンバーを冷却するステップと、
前記反応チャンバーから、その蒸着された層を伴う上記装置を取り出すステップとをさらに含む、請求項１５または請求項１６に記載の半導体装置の作成方法。
【請求項１８】
前記反応チャンバーが、ＭＯＶＰＥまたはＭＢＥ反応チャンバーである、請求項１５〜１７のいずれかに１つに記載の半導体装置の作成方法。
【請求項１９】
前記第２活性層と電気接触する、ゲート接点を形成するステップをさらに含む、請求項１５〜１８のいずれか１つに記載の半導体装置の作成方法。
【請求項２０】
前記ゲート接点が、前記不動態化層へ直接蒸着される、請求項１９に記載の半導体装置の作成方法。
【請求項２１】
前記ソースおよびドレイン接点を蒸着するステップの後、かつ、前記ゲート接点を形成するステップの前に、前記ソースおよびドレイン接点の間の、前記不動態化層をエッチングするステップをさらに含む、請求項１９に記載の半導体装置の作成方法。
【請求項２２】
前記不動態化層を蒸着するステップが、７００℃〜１３００℃の間の温度で実行される、請求項１５〜２１のいずれか１つに記載の半導体装置の作成方法。
【請求項２３】
前記不動態化層がＳｉＮを含む、請求項１５〜２２のいずれか１つに記載の半導体装置の作成方法。
【請求項２４】
前記第１活性層が、ＩＩＩ族窒化物半導体材料を含む、請求項１５〜２３のいずれか１つに記載の半導体装置の作成方法。
【請求項２５】
前記第１活性層がＧａＮを含む、請求項２４に記載の半導体装置の作成方法。
【請求項２６】
前記第２活性層が、ＩＩＩ族窒化物半導体材料を含む、請求項１５〜２５のいずれか１つに記載の半導体装置の作成方法。
【請求項２７】
前記第２活性層が、ＡｌＧａＮまたはＡｌＧａＩｎＮを含む、請求項２６に記載の半導体装置の作成方法。
【請求項２８】
前記不動態化層が、１ｎｍ〜３０ｎｍ厚さとなるように蒸着される、請求項１５〜２７のいずれか１つに記載の半導体装置の作成方法。
【請求項２９】
前記二次元電子ガス内の移動度を増加させるために、前記第１活性層と前記第２活性層との間へスペーサ層を蒸着するステップをさらに含む、請求項１５〜２８のいずれか１つに記載の半導体装置の作成方法。
【請求項３０】
前記スペーサ層がＡｌＮを含む、請求項２９に記載の半導体装置の作成方法。
【請求項３１】
ドーピング目的のために、またはチャンネル内のキャリヤー密度を増加させるために、前記第２活性層と前記不動態化層との間へ第３層を蒸着するステップをさらに含む、請求項１５〜３０のいずれか１つに記載の半導体装置の作成方法。
【請求項３２】
前記第３層が、ＩＩＩ族窒化物半導体材料を含む、請求項３１に記載の半導体装置の作成方法。
【請求項３３】
前記第３層がＧａＮを含む、請求項３２に記載の半導体装置の作成方法。
【請求項３４】
前記基板と他の層との間に適切な結晶構造遷移を提供するために、前記基板と前記第１活性層との間へバッファ層を蒸着するステップをさらに含む、請求項１５〜３３のいずれか１つに記載の半導体装置の作成方法。
【請求項３５】
前記バッファ層が、ＩＩＩ族窒化物半導体材料を含む、請求項３４に記載の半導体装置の作成方法。
【請求項３６】
前記バッファ層が、ＡｌＮ、ＧａＮ、ＡｌＧａＮおよび／または、ＡｌＩｎＧａＮを含む、請求項３５に記載の半導体装置の作成方法。
【請求項３７】
前記基板が、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮから成るグループから選択された材料を含む、請求項１５〜３６のいずれか１つに記載の半導体装置の作成方法。
【請求項３８】
請求項１５〜３７のいずれか１つに記載の方法を含む、ＨＥＭＴ、ＭＯＳＨＦＥＴ、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ、またはＭＩＳＨＦＥＴ装置の作成方法。
【請求項３９】
請求項１５〜３８のいずれか１つに記載の方法により入手され得る、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ族−窒化物電界効果素子（device）、および、広いバンドギャップ層上のオーム接触蒸着と同様に、上面の不動態化によって表面の安定性を改良する方法に関する。
【背景技術】
【０００２】
ＧａＮ電界効果素子は、圧電素子であり、すなわち、自発分極および圧電分極により、材料内部で帯電分離するものである。
【０００３】
これは、例えば、ＡｌＧａＮおよびＧａＮなどの異なる材料組成間の界面において、構造内の表面帯電層の作成が可能になるという、非常に大きな利点がある。これらの表面帯電層は、界面の反対側に、バルク材と比較して高移動値を有する二次元電子ガス（２ＤＥＧ）を形成することにより、ＡｌＧａＮ／ＧａＮ接合内で補償される。構造内に非常に高移動度のチャンネルを生成するのに必要かつ有益ならば、強力なＨＥＭＴ素子のデモンストレーションを許容することになるが、これは、ウルツ鉱材料内部で分離帯電するという欠点を有しており、また、構造上面の表面帯電層の原因ともなり、閃亜鉛鉱型構造材料と比較して、表面エネルギー準位の重要性が増すことになる。素子稼動中には、表面エネルギー準位が重要な役割を果たすので、表面エネルギー準位の存在は、これらの素子に対して理論的に予測される高性能の実現に、重大な問題を呈示する。熱運動も直流電流低下の部分的原因ではあるが、ｄｃ性能の低下や、高ドレイン‐ソース電圧での電流低下や、ＤＣからＲＦへの分散現象が、表面エネルギー準位のフィリングおよびエンプティイングに直接関連していることは、多くの著者が指摘するところとなっている。
【０００４】
最上部ＩＩＩ−Ｎ構造上のこうした表面エネルギー準位の効果を最小にするために、原則的にエクスシチュー法（ｅｘ−ｓｉｔｕ  ｍｅｔｈｏｄ）を用いて、トランジスタ処理中に、例えば、ＳｉＮ、ＳｉＯ２によって、ドレインおよびソース間の表面を不動態化することが、複数の著者により提案されている。これらの方法は、成長条件により調整されたひずみ効果として、上面での酸化物層または絶縁層の成長条件、さらに、ヘテロ構造自体のひずみ状態に強く依存しており、また、二次元電子ガス特性にも影響を与える。また、これらは、この上面になされた前処理ステップに応じて、表面の化学的または機械的状態に強く依存している。
【０００５】
特許文献１は、薄いＡｌＧａＮ層を有するＡｌＧａＮ／ＧａＮ  ＨＥＭＴについて説明している。ソースおよびドレイン接点はＡｌＧａＮ層に接触しているが、ＡｌＧａＮ層の一部分は接点に覆われていない。ＡｌＧａＮ層のこの覆われていない部分は、絶縁層で覆われており、さらに、この絶縁層上にはゲート接点が含まれている。１つの実施例では、ＨＥＭＴおよび絶縁層は、有機金属化学蒸着を用いて作成されている。他の実施例では、絶縁層は、ＨＥＭＴ活性層の上面へスパッタされている。
【０００６】
特許文献２は、ソースおよびドレイン接点の間のチャンネル領域の上方にある素子の、露出したＡｌＧａＮまたはＧａＮ表面上の誘電体不動態化層を用いた、ＧａＮベースのＦＥＴを説明している。この誘電体層はＳｉＮで形成されている。この層は、望ましくない周波数依存電流、および低下した降伏電圧を制御する。
【０００７】
特許文献３は、高電子移動度トランジスタを解説している。このトランジスタは、二次元電子ガスを発生させる、ＧａＮ／ＡｌＧａＮヘテロ接合から成っている。この構造は、低圧有機金属化学蒸着を用いて、ベースとなる平面サファイアに蒸着される。
【０００８】
電界効果ＧａＮベーストランジスタの開発における他の問題は、ＩＩＩ族−窒化物表面上のオーム接触形成である。オーム接触形成は、例えば、表面組成などの異なるファクターに依存するが、非常に重要なものは、長く過小評価されてきた上面の酸化度である。この問題を克服するために、異なる洗浄技術および金属化技術が提案されてきた。最上層に良好なオーム接触が形成されないと、素子の性能は、すぐさま大幅に低下してしまう。多くの場合には、ｄｃ条件下で測定される最大電流は、チャンネル内のキャリヤー密度および移動度など、材料についての考察から推論される、最大の電流密度値をかなり下回ることが観測されている。
【０００９】
さらには、多くの場合、ウエハーの、および、あるウエハーから別のウエハーにわたる、素子性能の一様性および再現性が問題となる。選ばれたＨＥＭＴ素子で記録的な性能が示されたとしても、結果の一様性および再現性は、依然として解決困難な問題として残っている。一様性および再現性におけるより良好な結果は、材料の品質および素子処理の改良により得られるはずだと信じられているが、克服すべき抜本的な問題は、表面特性の正確な制御である。
【００１０】
最後に、以下に、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ素子のような圧電素子が、頻繁に遭遇する他の問題をあげておく。二次元電子ガス内の電流密度を増加させるには、２つの可能性が存在する：すなわち、ＡｌＧａＮ層の厚みを増すか、または、この上面内のＡｌ含有量を増加させるかのいずれかである。これらの２つの可能性は、ＧａＮ層上に仮像的に成長している最上部ＡｌＧａＮ内のひずみを増加させることにより、チャンネル内のキャリヤー密度の増加を導く。しかしながら、ＡｌＧａＮ層内に高いひずみが存在すると、この上面には急速にクラックが誘発される。ＡｌＧａＮ内でのこれらのクラックは非常に不利益なものであり、これらのクラックにより、ＡｌＧａＮ／ＧａＮ界面における２ＤＥＧが破壊されてしまう；第２に、これらのクラックは処理を複雑にする。したがって、最上部ＡｌＧａＮ内でのクラックの発現を、たとえ非常に高いひずみ層であっても防止する可能性を見出すことに注目するのは重要である。これらのクラックの大部分は、構造の冷却中に生じると考えられていることに留意すべきである。また、Ｓｉ基板上でＩＩＩ−Ｎ素子を成長させるときにも、熱膨張係数における相違がＳｉＣまたはサファイア基板におけるものより大きいので、ＩＩＩ−Ｎ素子のクラックの発現を軽減する効果的方法がさらに強く望まれている。
【特許文献１】米国特許出願公開第２００３／００２００９２Ａ１号公報
【特許文献２】国際特許出願公開第０１／１３４３６  Ａ１号公報
【特許文献３】米国特許第５，１９２，９８７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、空気露出や、異なる処理ステップにおけるあらゆる損傷により、表面汚染される前に、信頼し得る処理と同様に、チャンネル内の電子密度を増加させ、高性能素子を得るよう、ＧａＮ電界効果素子の表面を安定させることである。
【００１２】
さらなる目的は、オーム接触抵抗を減少させることである。
【００１３】
本発明のさらなる目的は、冷却中に、ひずみにより誘発される変化を抑制し、上面の力学的性質を損なうことなく、ヘテロ構造内でより高いひずみを可能にすることにより、二次元電子ガスを増加させ、それによって、直接、ＨＥＭＴ性能を向上させることである。
【課題を解決するための手段】
【００１４】
この発明の第１態様では、装置ないしは素子（device）が解説されている。その素子は以下を含んでいる。
基板、
第１活性層、
前記第１活性層上の第２活性層、前記第２活性層は前記第１活性層より高いバンドギャップを有している、
前記第１活性層と前記第２活性層の間の二次元電子ガス層、
前記第２活性層上の不動態化層、
ソース接点およびドレイン接点、前記ソース接点および前記ドレイン接点は、前記不動態化層へ接触している。
【００１５】
本発明の素子では、二次元電子ガス層の電子密度が増加する形で、不動態化層を配置することができる。
【００１６】
本発明の素子では、ゲート接点は、前記第２活性層と電気的に接触しているのが好ましい。
【００１７】
本発明の素子では、前記第１活性層は、好ましくはＩＩＩ族窒化物半導体材料で形成されており、さらに好ましくはＧａＮで形成されている。
【００１８】
本発明の素子では、第２活性層は、好ましくはＩＩＩ族窒化物半導体材料で形成されており、さらに好ましくはＡｌＧａＮまたはＡｌＧａＩｎＮで形成されている。
【００１９】
本発明の素子では、第１活性層と第２活性層との間に、スペーサ層を配置可能である。
【００２０】
本発明の素子では、前記第２活性層と前記不動態化層の間に、第３層を位置決め可能であり、好ましくは、前記第３層はＩＩＩ族窒化物材料で形成されている。
【００２１】
さらに言えば、本発明の素子では、素子稼動中に、二次元電子ガス内のキャリヤー密度に対する表面エネルギー準位の効果を減少させ、または排除する形で、前記不動態化層が配置可能である。
【００２２】
本発明の素子では、前記不動態化層は、少なくとも電子供与体元素および窒素を含む材料で形成されているのが好ましく、さらに言えば、窒化珪素で形成されているのが好ましい。
【００２３】
本発明の素子では、不動態化層は、ＩＩＩ族窒化物材料、および、ＳｉＮまたはＡｌＮから成るグループから選択された材料を含む、多層構造であってもよい。
【００２４】
本発明の素子では、不動態化層の厚さは、１ｎｍ〜３０ｎｍの間であるのが好ましい。
【００２５】
本発明の素子では、基板は、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮから成るグループから選択された材料で形成されているのが好ましい。
【００２６】
この発明の実施例では、ソース接点、およびドレイン接点は、不動態化層上に蒸着される。
【００２７】
本発明の実施例では、先行する実施例で解説された素子は、前記第２活性層と電気的に接触するゲート接点をさらに含んで開示されている。
【００２８】
他の実施例では、前記不動態化層の一部分は、ソース接点およびドレイン接点によっては覆われていない。ゲート接点は不動態化層に接触可能であるか、または、ゲート接点は第２活性層上に蒸着可能である。
【００２９】
他の実施例では、前の実施例のいずれにおいても解説されたように、第１活性層が、ＩＩＩ族窒化物半導体材料で形成されている素子が開示されている。
【００３０】
好適な実施例では、第１活性層はＧａＮで形成されている。
【００３１】
他の実施例では、前記第２活性層は、ＩＩＩ族窒化物材料で形成されている。
【００３２】
好適な実施例では、第２活性層は、ＡｌＧａＮまたはＡｌＧａＩｎＮで形成されている。
【００３３】
第１活性層と第２活性層の間（界面とも呼ばれている）では、表面帯電層を素子内に作成可能である。この表面帯電層は、界面の反対側に二次元電子ガスを形成することにより補償され、それにより、バルク材と比較して高い移動度値がもたらされることになる。これは、素子内に、非常に高い移動度のチャンネルを生成するのに有益である。
【００３４】
他の実施例では、第１活性層と第２活性層の間に、スペーサ層が存在している。スペーサ層は、界面の移動度が増加するような形で選択される。
【００３５】
スペーサ層は、ＡｌＭで形成可能であるが、これに限定されない。
【００３６】
他の実施例では、第２活性層は、他の電子ソースを提供するために、Ｓｉなどのドナー元素により一部分または全体がドーピングされている。
【００３７】
他の実施例では、第２活性層は第３層で覆われており、第３層は、（これに限定されないが）ＧａＮなどのＩＩＩ族窒化物材料で形成されている。第３層は、第２活性層と不動態化層との間に存在している。
【００３８】
他の実施例では、素子はさらに、基板と第１活性層との間に、少なくとも１つのバッファ層を含んでいる。このバッファ層は、基板と素子の残余部分との間に、適切な結晶構造遷移を提供する。バッファ層は、基板と第１活性層との間の核生成層であってもよい。特定の実施例では、バッファ層は、ＡｌＮ、ＧａＮ、またはＡｌＧａＮから構成されているが、これらに限定されない。
【００３９】
本発明の一実施例では、不動態化層は、素子稼動中に、二次元電子ガス内のキャリヤー密度に対する表面エネルギー準位の効果を、減少させ、または排除する形で配置されている。
【００４０】
本発明の一実施例では、先行する実施例のいずれにおいても解説されたように、前記不動態化層に少なくともドナー材料および窒素を含んでいる素子が、開示されている。
【００４１】
特定の実施例では、不動態化層は窒化珪素で形成されている。
【００４２】
他の実施例では、不動態化層は窒化マグネシウムで形成されている。
【００４３】
さらなる実施例では、不動態化層は、ＩＩＩ族窒化物材料、および、ＳｉＮまたはＡｌＮを含む多層構造である。
【００４４】
不動態化層は、素子稼動中に、二次元電子ガス内のキャリヤー密度に対する表面エネルギー準位の効果を、減少させるような形で配置されている。
【００４５】
本発明はこれに限定されるわけではないが、こうした効果に対する考え得る説明は、ＳｉＮ層が、２ＤＥＧの表面空乏を排除するＡｌＧａＮを伴う帯電中立界面を提供可能であるということであろう。高レベルＳｉの存在、または、不動態化層における少なくともドナータイプの欠損は、表面帯電効果の補償に有益である。素子稼動中には、表面エネルギー準位が重要な役割を果たすので、表面エネルギー準位の存在は、高性能を実現するための的確な問題を引き起こすことになる。
【００４６】
不動態化層の厚さは、１ｎｍ〜１００ｎｍの間、１ｎｍ〜５０ｎｍの間、１ｎｍ〜３０ｎｍの間、または１ｎｍ〜２０ｎｍの間である。好ましくは、この厚さは、１ｎｍ〜３０ｎｍの間である。
【００４７】
不動態化層は、アモルファス構造で特徴付けられる。
【００４８】
さらに、薄い不動態化層により、低抵抗のオーム接触の形成が可能となる。
【００４９】
さらに、不動態化層はＳｉを含んでおり、このＳｉは、ドナーとして機能するＡｌＧａＮ内に拡散可能である。
【００５０】
ＡｌＧａＮ層内へドナータイプを導入することにより、オーム接触の形成が容易となり、その結果、接触抵抗が低減されることになる。
【００５１】
第１活性層、第２活性層、および不動態化層は、各層を空気へさらすことなく、同じ反応装置内で形成される。
【００５２】
不動態化層は、ＭＯＶＰＥ（有機金属気相成長法）またはＭＢＥ（分子線エピタキシャル成長法）により形成されるのが好ましい。
【００５３】
不動態化層は、７００℃〜１３００℃の間、７００℃〜１２５０℃の間、７００℃〜１１００℃の間の温度で形成される。
【００５４】
さらなる実施例では、第２活性層は、酸化層で覆われていない。不動態化層は、第２活性層とじかに接触している。
【００５５】
さらなる実施例では、前の実施例のいずれにおいても解説されたように、基板が、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮから成るグループから選択された材料で形成されている素子が、開示されている。
【００５６】
本発明の他の実施例では、前の実施例のいずれにおいても解説されたように、素子は電界効果トランジスタである。電界効果トランジスタは、ＨＥＭＴ（高電子移動度トランジスタ）、ＭＯＳＨＦＥＴ（金属酸化膜半導体ヘテロ構造電界効果トランジスタ）、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＭＩＳＦＥＴ（金属絶縁体半導体電界効果トランジスタ）、またはＭＩＳＨＦＥＴ（金属絶縁体半導体ヘテロ構造電界効果トランジスタ）であってもいいが、これらに限定されない。
【００５７】
さらなる実施例では、前の実施例のいずれにおいても解説されたように、従来技術素子と比較して、より高い電流密度、およびより高いパワー性能により特徴付けられる素子が、開示されている。
【００５８】
他の好適な実施例では、ソース接点およびドレイン接点は、Ｔｉ、Ａｌ、Ｎｉ、Ｍｏ、Ｔａ、Ｐｔ、Ｐｄ、Ｖ、Ｎｂ、Ｚｒ、および／またはＡｕを含む合金で形成されている。接点は、Ｔｉ／Ａｌ／Ｔｉ／Ａｕシーケンス、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ、または、Ｔｉ／Ａｌ／Ｐｔ／Ａｕで形成されているのが好ましい。
【００５９】
層の１つがＡｌで作成されているときは、後者は、窒素、ＡｌＮを伴う合金を容易に形成し、さらに、シリコンがＡｌＧａＮ層内でドーパントとして機能することが可能である。これにより、オーム接触形成が容易になる。
【００６０】
本発明の第２態様では、素子の形成方法が解説されており、その方法は以下のステップを含む：
反応チャンバー内に基板を配置するステップ
前記基板上に第１活性層を形成するステップ
前記第１活性層上に第２活性層を形成するステップ、前記第２活性層は、前記第１活性層より高いバンドギャップを有しており、それにより、前記第１活性層と前記第２活性層との間に二次元電子ガス層を形成する、
前記第２活性層上に不動態化層を形成するステップ
ソース接点およびドレイン接点を形成するステップ、前記ソース接点および前記ドレイン接点は前記不動態化層に接触しており、前記不動態化層の一部分は、ソース接点およびドレイン接点によっては覆われていない。
【００６１】
本発明に従う方法は、前記第２活性層との電気接触内にゲート接点を形成するステップをさらに含んでいる。
【００６２】
本発明の方法では、第１活性層を形成するステップ、第２活性層を形成するステップ、不動態化層を形成するステップは、素子を空気（環境）へさらすことなく、反応チャンバー内で実行される。
【００６３】
さらに言えば、前記反応チャンバーは、ＭＯＶＰＥ（有機金属気相成長法）反応チャンバーであってもよい。
【００６４】
本発明の方法は、以下のステップをさらに含んでいてもよい：
前記反応チャンバーを冷却するステップ、
前記反応チャンバーから、その蒸着層を伴う前記素子を取り出すステップ、
冷却ステップ、および取り出しステップは、不動態化層の形成ステップの後、かつ、ソースおよびドレイン接点の形成ステップの前に実行される。
【００６５】
本発明の方法では、不動態化層の形成ステップは、７００℃〜１３００℃の間の温度で実行されるのが好ましい。
【００６６】
本発明の方法では、ソース接点およびドレイン接点の形成ステップは、不動態化層と、ソース接点およびドレイン接点との間に直接の接触があるような形で、実行される。
【００６７】
本発明の方法では、第１活性層はＩＩＩ族窒化物半導体材料で形成されているのが好ましく、さらに言えばＧａＮで形成されているのが好ましい。
【００６８】
本発明の方法では、第２活性層は、ＩＩＩ族窒化物半導体材料で形成されているのが好ましく、さらに言えば、ＡｌＧａＮまたはＡｌＧａＩｎＮで形成されているのが好ましい。
【００６９】
本発明の方法では、不動態化層は、電子供与体元素および窒素を含んでいるのが好ましく、さらに言えば、前記不動態化層はＳｉＮで作られている。
【００７０】
本発明の第２態様の実施例では、前の実施例のいずれにおいても解説されたように、さらに、前記第２活性層と電気接触するゲート接点を形成するステップを含む方法が開示されている。ゲート接点は、不動態化層の覆われていない部分に形成される。
【００７１】
本発明の第２態様の実施例では、第１活性層を形成し、第２活性層を形成し、不動態化層を形成するステップは、（本発明の目的が「インシチュー」形成とも呼ばれているように）反応チャンバー内で、素子を空気へさらすことなく実行される。
【００７２】
好適な実施例では、反応チャンバーはＭＯＶＰＥ反応チャンバーである。
【００７３】
第２活性層上での酸化物形成は、実質的に回避される。さらに、第２活性層上面からの酸化層除去ステップが回避される。これは改良されたオーム接触形成をもたらすことになる。
【００７４】
従来技術は、第２活性層上面に自然に形成される酸化物が非常に安定しているのを示しており、その結果、事実上の酸化層排除に先立ち、プラズマエッチングの高出力および／または長い持続時間が必要とされている。
【００７５】
本発明の第２態様の他の実施例では、本方法は、さらに、基板と第１活性層との間に、少なくとも１つのバッファ層を形成するステップを含むことができる。
【００７６】
このステップは、反応チャンバー内への基板配置ステップの後に実行される。
【００７７】
バッファ層は、基板と素子の残余部分との間に、適切な結晶構造遷移を提供する。
【００７８】
バッファ層は、基板と第１活性層との間の核生成層であってもよい。
【００７９】
特定の実施例では、バッファ層は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、またはＩｎＮ、またはその組合せで形成することができるが、これらに限定されない。
【００８０】
特定の実施例では、バッファ層は、第１活性層の成長温度より低い成長温度で形成される。
【００８１】
本発明の第２態様の他の実施例では、本方法は、さらに以下のステップを含んでいる：
反応チャンバーを冷却するステップ、
前記反応チャンバーから、その蒸着層を伴う素子を取り出すステップ、
ステップは、不動態化層の形成ステップの後、かつ、ソースおよびドレイン接点の形成ステップの前に実行される。
【００８２】
他の実施例では、不動態化層の形成ステップは、７００℃〜１３００℃の間、７００℃〜１２５０℃の間、または７００℃〜１１００℃の間の温度で実行される。
【００８３】
第２活性層上に、少なくとも７００°Ｃで蒸着される不動態化層（好ましくはＡｌＧａＮ）は、第２活性層のクラックの減少をもたらす。クラックは、素子を成長温度から室温まで冷却するときに生じる。したがって、これにより、第２活性層の厚み、および／または第２活性層内のＡｌ含有量が増加される。これにより、チャンネル内でのキャリヤー密度の増加がもたらされる。
【００８４】
ソース接点およびドレイン接点の形成ステップは、不動態化層と、ソース接点およびドレイン接点とが直接接触するように、実行される。これは、不動態化層が、ソースおよびドレイン接点形成前に、エッチングされないことを意味する。
【００８５】
ＳｉＮについて述べるなら、ＳｉおよびＮから成る化合物を意味することを理解しなければならない。ＳｉＮはＳｉ３Ｎ４だけでなく、ＳｉｘＮｙなど（これに限定されない）、異なる正規組成率または非正規組成率の他の配合を含むことができる。
【００８６】
ＳｉｘＮｙの配合では、ｘおよびｙは、０＜ｘ≦１００および０＜ｙ≦１００である実数として定義可能である。
【００８７】
本発明の第２態様の実施例では、第１活性層の形成ステップは、第１活性層を形成するよう適合された原料ガスを、反応チャンバー内へ流すことを含んでいる。第２活性層の形成ステップは、第２活性層を形成するよう適合された原料ガスを、反応チャンバー内へ流すことを含んでいる。不動態化層の形成ステップは、不動態化層を形成するよう適合された原料ガスを、反応チャンバー内へ流すことを含んでいる。
【００８８】
さらなる実施例では、第１活性層は、ＩＩＩ族窒化物半導体材料で形成される。好適な実施例では、第１活性層はＧａＮで形成されている。他のさらなる実施例では、前記第２活性層は、ＩＩＩ族窒化物材料で形成される。好適な実施例では、第２活性層はＡｌＧａＮで形成される。
【００８９】
他のさらなる実施例では、前記不動態化層は窒化珪素で形成される。
【００９０】
本方法により形成された異なる層の仕様は、本発明の第１態様で説明されたものと同様である。
【発明を実施するための最良の形態】
【００９１】
本発明は、特定の実施例を、特定の図面を参照することで、説明されているが、本発明はそれに限定されるものではなく、特許請求の範囲によってのみ限定されるものである。説明される図面は概略図に過ぎず、限定を意図するものではない。図面においては、若干の要素のサイズは誇張されており、説明目的のために、正しい尺度で描かれていない場合がある。
【００９２】
本発明は、オーム接触形成のより良好な制御と同様に、表面安定性および均質性に関する問題を克服する素子および方法を説明するものである。
【００９３】
本発明は、オーム接触（ソースおよびドレイン接点）が、（すぐ下の）ＳｉＮ層の存在により、妨害されない（さらには、逆に改良される）という驚くべき発見に基づいている。
【００９４】
半導体素子には、以下を含むものが提供される：
基板、
第１活性層、
（前記第１活性層上の）第２活性層、前記第２活性層は、前記第１活性層より高いバンドギャップを有している、
前記第１活性層と前記第２活性層との間の二次元電子ガス層、
電子供与体元素および窒素で構成された（前記第２活性層上の）不動態化層、
前記不動態化層上に直接蒸着された、ソース接点およびドレイン接点。
【００９５】
本発明の文脈では、さらに別の方法が指定されている場合を除いては、２つの層の相対的な位置について言及されるとき、「上に」という用語は、「直接、またはすぐ上」（すなわち、中間層がない）ことを意味する場合があり、または、「１つ以上の中間層を伴って、上方に」を意味する場合がある。
【００９６】
特に、半導体素子では、または本発明に従う方法では、前記ソースおよびドレイン接点は、前記不動態化層上に直接（蒸着されて）存在しており、すなわち、（前記ソース接点（または、ソース電極）と前記不動態化層との間にも、さらに、前記ドレイン接点（または、ドレイン電極）と前記不動態化層との間にも）中間層は存在しない。
【００９７】
本発明に従う半導体素子では、前記電子供与体元素は、Ｂ、Ｓｅ、またはＣ、またはＧｅでもよいが、好ましくはＳｉである。
【００９８】
前記電子供与体元素（特にＳｉ）は、前記第２活性層内で拡散し、そこでドナーとして作用する；さらに、ドナータイプの前記第２活性層への導入により、オーム接触の形成を容易にし、その結果、接触抵抗が減少する。
【００９９】
層の１つがＡｌで作られているとき、後者は、ＡｌＧａＮ層内でドーパントとしてとして作用する、窒素、ＡｌＮ、および前記電子供与体元素（特にＳｉ）を伴う合金を、容易に形成することができる。これは、オーム接触形成を容易にする。
【０１００】
本発明に従う半導体素子では、前記不動態化層は、ＣＮ、ＢＮ、ＧｅＮ、またはＳｉＮを含む（または、で構成される）ことが可能である。好ましくは、前記不動態化層は、ＢＮまたはＳｉＮを含んでいる（または、で構成されている）。さらに好ましくは、前記不動態化層は、ＳｉＮを含んでいる（または、で構成されている）。
【０１０１】
好ましくは、前記不動態化層は、（およそ）１ｎｍ〜（およそ）３０ｎｍの間の厚みを有している。
【０１０２】
好ましくは、前記第１活性層はＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＧａＮを含んでいる（または、で構成されている）。
【０１０３】
好ましくは、前記第２活性層は、ＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＡｌＧａまたはＡｌＧａＩｎＮを含んでいる（または、で構成されている）。
【０１０４】
本発明の半導体素子は、さらに、前記第２活性層と電気接触しているゲート接点を含むことができる。
【０１０５】
本発明の半導体素子は、さらに、前記第１活性層と前記第２活性層との間にスペーサ層を含んでいる。前記スペーサ層は、前記２ＤＥＧ層における移動度を増加させることが目的である。例えば、前記スペーサ層は、ＡｌＮを含んでいる（または、で構成される）ことができる。
【０１０６】
本発明の半導体素子は、前記第２活性層と前記不動態化層との間に、さらに第３層を含むことができる。前記第３層は、さらに言えば、電子をチャンネルに供給することが目的である。好ましくは、前記第３層は、ＩＩＩ族窒化物材料を含む（または、で構成される）ことができる。
【０１０７】
本発明に従う半導体素子では、前記基板は、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮから成るグループから選択された材料を含む（または、で構成される）ことができる。
【０１０８】
また、本発明は、以下のステップを含む、半導体素子の作成方法を提供する。
反応チャンバー内に基板を配置するステップ、
前記基板上に第１活性層を蒸着するステップ、
前記第１活性層上に、前記第１活性層より高いバンドギャップを有する第２活性層を蒸着させ、それにより、前記第１活性層と前記第２活性層との間に、二次元電子ガス層を形成するステップ、
前記第２活性層上に、少なくとも電子供与体元素および窒素を含む不動態化層を蒸着させるステップ、
前記不動態化層上に、直接、ソース接点およびドレイン接点を蒸着させるステップ。
【０１０９】
本発明の方法では、前記第１、第２活性層、および前記不動態化層を蒸着する前記ステップは、前記反応チャンバー内で、層を空気または環境へさらすことなく実行される。
【０１１０】
本発明の方法は、ソースおよびドレイン接点を蒸着するステップの前に、以下のステップをさらに含んでいるのが好ましい：
前記反応チャンバーを冷却するステップ、および、
前記反応チャンバーから、素子（または、構造）を（その蒸着された層と共に）取り出すステップ。  
【０１１１】
本発明の方法では、前記反応チャンバーは、ＭＯＶＰＥまたはＭＢＥ反応チャンバーであってもよい。
【０１１２】
本発明に従う方法は、前記第２活性層と電気接触するゲート接点を形成するステップを、さらに含むことができる。
【０１１３】
前記ゲート接点は、前記不動態化層に直接（すなわち、中間層なしで）蒸着可能である。
【０１１４】
代替的に、前記不動態化層は、チャンネル領域を、換言するなら、ソースおよびドレイン接点の間をエッチング可能である。前記ソースおよびドレイン接点は、前記不動態化層上に直接残っている。したがって、本発明の方法は、前記不動態化層上に、前記ソースおよびドレイン接点を直接蒸着させるステップの後、かつ、ゲート接点の形成ステップ前に、前記ソースおよびドレイン接点と、前記不動態化層との間をエッチングするステップをさらに含んでいてもよい。
【０１１５】
本発明の方法では、前記不動態化層を蒸着する前記ステップは、（およそ）７００℃〜（およそ）１３００℃の間の温度で実行されるのが好ましい。
【０１１６】
前記不動態化層は、ＣＮ、ＢＮ、ＧｅＮ、またはＳｉＮを含む（または、で構成される）ことができる。好ましくは、前記不動態化層は、ＢＮ、またはＳｉＮを含んでいる（または、で構成されている）。さらに好ましくは、前記不動態化層はＳｉＮを含んでいる（または、で構成されている）。
【０１１７】
好ましくは、前記不動態化層は、（およそ）１ｎｍ〜（およそ）３０ｎｍの間の厚みになるよう蒸着される。
【０１１８】
本発明の方法では、好ましくは、前記第１活性層は、ＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＧａＮを含んでいる（または、で構成されている）。
【０１１９】
本発明の方法では、好ましくは、前記第２活性層は、ＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＡｌＧａＮまたはＡｌＧａＩｎＮを含んでいる（または、で構成されている）。
【０１２０】
本発明の方法は、前記第１活性層と前記第２活性層との間にスペーサ層を蒸着するステップをさらに含むことができる。前記スペーサ層は、さらに言えば、前記二次元電子ガス層内の移動度を増加させることを目的としている。好ましくは、前記スペーサ層はＡｌＮを含んでいる（または、で構成されている）。
【０１２１】
本発明の方法は、前記第２活性層と前記不動態化層との間に、第３層を蒸着するステップをさらに含むことができる。前記第３層は、ドーピング目的、または、チャンネル内のキャリヤー密度を増加させるために用いることができる。好ましくは、前記第３層は、ＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＧａＮを含んでいる（または、で構成されている）。
【０１２２】
本発明の方法は、前記基板と前記第１活性層との間に、バッファ層を蒸着するステップをさらに含むことができる。前記バッファ層は、前記基板と他の層との間に、適切な結晶構造遷移を提供するのを目的としている。好ましくは、前記バッファ層は、ＩＩＩ族窒化物半導体材料を含んで（または、で構成されて）おり、さらに好ましくは、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、および／またはＡｌＩｎＧａＮを含んでいる（または、で構成されている）。
【０１２３】
好ましくは、本発明の方法では、前記基板は、シリコン、サファイア、ＳｉＣ、ＧａＮ、およびＡｌＮを含むグループから選択された材料を含んでいる（または、で構成されている）。
【０１２４】
本発明に従う方法は、グループＩＩＩ−Ｎ電界効果素子を作成するために用いることができ、さらに言えば、ＨＥＭＴ、ＭＯＳＨＦＥＴ、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ、またはＭＩＳＨＦＥＴ素子を作成するために用いることができる。
【０１２５】
本発明は、さらに、本発明に従う方法により入手可能な半導体素子を提供する。
【０１２６】
図１は、本発明に従うＨＥＭＴ素子を示している。ＨＥＭＴ素子（１０）は以下を含んでいる：
基板（１１）、
第１活性層（１２）、
前記第１活性層上の第２活性層（１３）、前記第２活性層は、前記第１活性層より高いバンドギャップを有している、
前記第１活性層と前記第２活性層との間の二次元電子ガス層、
前記第２活性層上の不動態化層（１４）、
ソース接点（１５）およびドレイン接点（１６）、前記ソース接点および記ドレイン接点は、前記不動態化層に接触している。
【０１２７】
素子は、第２活性層と電気接触する、ゲート（１７）接点をさらに含むことができる。
【０１２８】
本発明では、不動態化層は、構造を冷却し、上面を空気汚染に曝すのに先立ち、ＭＯＣＶＤ反応チャンバー内において、高温で、インシチューで第２活性層上に蒸着される。その後、トランジスタの形成、特に接点蒸着は、接点蒸着に先立って不動態化層をいささかも除去することなく、オーム接触に対して顕著に実行される。
【０１２９】
こうしたヘテロ構造のＭＯＶＰＥ成長は、トランジスタの性能をより良好なものとし、その後、示された技術により、これらのヘテロ構造上で高電子移動度トランジスタが準備される：以下と比較して、より高い電流密度、より高いパワー性能：（ａ）いかなる不動態化もされずに作製されたトランジスタ、（ｂ）インシチュー不動態化により、またはドレインとソースとの間でのエクスシチューにより作製されたトランジスタ、（ｃ）オーム接触の下方の不動態化層の、インシチュー不動態化および除去により作製されたトランジスタ。一例をあげると、これは、ＩＩＩ族−窒化物素子を開発するために、現在実際に最も広く用いられている、ドレインおよびソース間への不動態化層のエクスシチュー蒸着技術で準備されたトランジスタと比較して、電流密度を倍にすることができる。
【０１３０】
インシチュー不動態化により、処理前の表面に対するいささかの汚染も防止され、第２活性層表面で全く酸化が起こらないことになる。
【０１３１】
第２に、成長温度付近の高温により、インシチューで不動態化層が蒸着されるので、冷却前に、構造全体として同じ冷却ステップを受けることになる。したがって、成長温度からの冷却は、不動態化層の有無により異なる。不動態化層の存在は、ウエハーをいささかもクラックさせることなく、層内のＡｌ含有量を増加させる。これにより、２ＤＥＧ濃度の増加が可能となる。
【０１３２】
これらの構造の成長、および、この技術によるトランジスタの作製により、以下の特性を有する素子がもたされる：
【０１３３】
第１に、素子のオーム接触形成の品質の改良：低接触抵抗、非常に直線的なＩ−Ｖ特性、チャンネル内に存在する総電流能力を示すホール測定により得られた、材料特性に合致したシート抵抗が、接点を通して抽出可能である。ＭＯＶＰＥ成長中に完全に制御される、ヘテロ構造におけるひずみの制御と同様に表面エネルギー準位の良好な制御を提供するのみならず、表面を不動態化させることにより、不動態化層の蒸着は、ウエハーの一様性、および、あるウエハーから別のウエハーへの再現性のより良好な制御を伴う、より良好なオーム接触形成を可能とする。換言すれば、オーム接触の一様性および再現性が改良される。
【０１３４】
第２に、表面エネルギー準位の不動態化による、ＤＣモードにおけるさらに高い電流密度など、より良好なトランジスタ性能。
【０１３５】
第３に、不動態化層が第２活性層上に高温で蒸着されることによる、成長温度から室温までヘテロ構造を冷却するときのクラックの発現の減少。したがって、これにより、第２活性層の厚みを増すことができる。第２活性層がＡｌＧａＮであるなら、その厚みを増すことにより、最上層内のＡｌ含有量を増加させ、その結果、チャンネル内のキャリヤー密度を増加させることができる。冷却に先立って、より高い温度で不動態化層が蒸着されるので、クラックの形成が減少し、その結果として、より高いＡｌ含有量、および、より高い電流密度をもたらす。
【０１３６】
図２は、本発明に従う、ＡｌＧａＮ／ＧａＮベースのＨＥＭＴ（２０）を表している。ＨＥＭＴは基板（２１）を含んでいる。この基板は、サファイア、Ｓｉｃ、Ｓｉ、またはＧａＮであってもよい。
【０１３７】
基板は、基板と層との間の結晶パラメータの変化に順応するよう、基板上に核生成層を含むことができる。
【０１３８】
基板とＨＥＭＴの残部との間に、適切な結晶構造遷移を提供するよう、基板上にバッファ層を含むこともできる。
【０１３９】
ＨＥＭＴ（２０）は、基板上にＧａＮ（２２）層を、さらに、そのＧａＮ層上にＡｌＧａＮ（２３）層を、ＧａＮ層が基板とＡｌＧａＮ層との間に挟まれる形で含んでいる。
【０１４０】
ＧａＮ層は、通常１０００〜３０００ｎｍの間の厚み、２０００〜３０００のｎｍ間の厚みであり、一方、ＡｌＧａＮ層は、１０ｎｍ〜５０ｎｍの間の厚み、または、１０ｎｍ〜４０ｎｍの間の厚みである。
【０１４１】
この最上部構造は、二次元電子ガスに対する閉じ込めを増加するよう、ｎ−タイプのドーピングされ、またはドーピングされていない、単一のＡｌＧａＮ層、または１組の異なる層のドーピングされた、またはドーピングされていない層で作成可能である。
【０１４２】
Ａｌ含有量は、１０％〜１００％の間で変化可能である。
【０１４３】
ＧａＮ層およびＡｌＧａＮ層は、通常ＭＯＣＶＤにより形成される。
【０１４４】
ＨＥＭＴ（２０）は、ＡｌＧａＮ層上に、不動態化層（２４）をさらに含んでいる。不動態化層は、ＡｌＧａＮ層全体を覆っているか、または部分的にＡｌＧａＮ層を覆っていてもよい。少なくとも、ソース接点およびドレイン接点が形成される領域は、不動態化層で覆われていなければならない。
【０１４５】
不動態化層は、少なくとも電子供与体元素および窒素を含んでいる。特に、不動態化層は、ＳｉＮまたはＡｌＮ、またはＳｉＮおよびＡｌＮの多層膜を含む組合せで作成可能である。
【０１４６】
ＡｌＧａＮ層は、ＧａＮ層より高いバンドギャップを有している。
【０１４７】
表面帯電層は、ＡｌＧａＮ層とＧａＮ層との間で、素子内に作成可能である。この表面帯電層は、界面の反対側に二次元電子ガスを形成することにより補償され、それにより、バルク材と比較して高い移動度値がもたらされることになる。これは、素子内に、非常に高い電子移動度チャンネルを作成するのに有益である。
【０１４８】
ＨＥＭＴは、さらに、不動態化層上に、ソース接点（２５）およびドレイン接点（２６）を含んでいる。ソース接点およびドレイン接点は、金属、好ましくは異なる金属の合金で作成されており、それは層として蒸着され、その後アニールされる。金属は、Ｔｉ、Ａｌ、Ｎｉ、Ｍｏ、Ｔａ、Ｐｔ、Ｐｄ、Ｖ、Ｎｂ、Ｚｒ、および／またはＡｕから成るグループから選択可能である。
【０１４９】
ゲート接点（２７）は、Ｔｉ、Ｐｔ、Ｃｒ、Ｎｉ、Ｍｏ、Ｃｏ、Ａｕ、およびＰｄ、その組合せ、およびその合金から成るグループから選択される材料で形成されているのが好ましい。
【０１５０】
ＨＥＭＴの稼動中に、ドレイン接点は予め決められた電位でバイアスされ、一方、ソース接点はアースされる。その結果、電流は、ソースから、チャンネルおよび２ＤＥＧ内のドレインへ流れることになる。電流の流れは、ゲート電極に印加されたバイアスおよび電位により制御される。
【０１５１】
ＡｌＧａＮ層と、ソース接点およびドレイン接点との間に、それぞれ不動態化層が存在することにより、素子性能が改良されることになる。
【０１５２】
図３は、図２におけるＨＥＭＴ（２０）と同様の、ＡｌＧａＮ／ＡｌＮ／ＧａＮベースのＨＥＭＴ（３０）を表している。
【０１５３】
ＨＥＭＴは、基板（３１）、ＡｌＧａＮ層（３２）、ＧａＮ層（３３）、および不動態化層（３４）を含む、同様の層を有している。
【０１５４】
さらに、ＨＥＭＴは、ソース電極（３５）、ドレイン電極（３６）、およびゲート電極（３７）を含んでいる。
【０１５５】
ＨＥＭＴ（３０）は、ＡｌＧａＮ層とＧａＮ層との間に、ＡｌＧａＮ層上に蒸着されたＡｌＮ層（３８）をさらに含んでいる。このＡｌＮ層により、高いバンドギャップ、したがって、ＡｌＧａＮ層内の波動関数の侵入が減少した、より狭い２ＤＥＧチャンネルが実現可能となり、その結果拡散が減少し（界面の粗さの効果を減少させ）、それにより移動度が増加する。
【０１５６】
図４は、図２におけるＨＥＭＴ（２０）と同様の、ＧａＮ／ＡｌＧａＮ／ＡｌＮ／ＧａＮベースのＨＥＭＴ（４０）を表している。
【０１５７】
ＨＥＭＴは、基板（４１）、ＡｌＧａＮ層（４２）、ＧａＮ層（４３）、および不動態化層（４４）を含む同様の層を有している。
【０１５８】
ＨＥＭＴ（４０）は、さらにＡｌＧａＮ層とＧａＮ層との間に、ＡｌＧａＮ層上に蒸着されたＡｌＮ層（４８）を含んでいる。
【０１５９】
ＨＥＭＴ（４０）は、ＡｌＧａＮ層の最上部に、ＧａＮ層（４９）をさらに含んでいる。
【０１６０】
不動態化層はＧａＮ層上に蒸着されている。ＧａＮ層は、ＡｌＧａＮ層の酸化を防止することができる。
【０１６１】
図５は、図２におけるＨＥＭＴと同様の、ＡｌＧａＮ／ＧａＮベースのＨＥＭＴ（５０）を表している。
【０１６２】
ＨＥＭＴは、基板（５１）、ＡｌＧａＮ層（５２）、およびＧａＮ層（５３）を含む同様の層を有している。
【０１６３】
さらに、ＨＥＭＴは、ソース電極（５５）、ドレイン電極（５６）、およびゲート電極（５７）を含んでいる。
【０１６４】
ゲート接点は、ＡｌＧａＮ層と直接接触しており、これは、ゲート接点とＡｌＧａＮ層との間に、いかなる不動態化層（５４）も存在しないことを意味する。
【０１６５】
図６は、ＨＥＭＴ素子の形成方法を示している。この方法は、以下のステップを含む：
反応チャンバー内に基板を配置するステップ（６１）、
前記基板上に第１活性層を形成するステップ（６２）、
前記第１活性層上に第２活性層を形成するステップ、前記第２活性層は、前記第１活性層より高いバンドギャップを有し、それにより、前記第１活性層と前記第２活性層との間に二次元電子ガス層を形成する（６３）、
前記第２活性層上に不動態化層を形成するステップ（６４）、
ソース接点、およびドレイン接点を形成するステップ、前記ソース接点、および前記ドレイン接点は、前記不動態化層と接触しており、前記不動態化層の一部分は、ソース接点、およびドレイン接点によっては覆われていない（６５）。
【０１６６】
本方法は、前記第２活性層と電気接触しているゲート接点を形成するステップ（６６）をさらに含むことができる。ゲート接点は、不動態化層の覆われていない部分に形成される。このステップは任意である。
【０１６７】
第１活性層を形成するステップ、第２活性層を形成するステップ、および不動態化層を形成するステップは、連続した処理で、ＭＯＣＶＤ反応チャンバー内において実行されるもので、素子を空気にさらさない（また、本発明の目的は「インシチュー」形成と呼ばれている）ことを意味する。第２活性層上への酸化物の形成は、実質的に回避される。さらには、第２活性層の上面から酸化被膜を取り除くステップは、回避される。これにより、改良されたオーム接触の形成がもたらされる。従来技術は、第２活性層上面に自然に形成される酸化物が非常に安定しているのを示しており、その結果、事実上の酸化被膜排除に先立ち、高出力および／または長い持続時間のプラズマエッチングが必要とされる。
【０１６８】
こうした構造上のトランジスタ処理は、以下から成っている：
ａ．            プラズマエッチングによる、または植込みによる素子隔離、
ｂ．            （エッチングしていない）ＳｉＮ層上へのオーム接触の蒸着。金属層は、Ｔｉ、Ａｌ、Ｎｉ、Ｍｏ、Ｔａ、Ｐｔ、Ｐｄ、Ｖ、Ｎｂ、Ｚｒ、およびＡｕ、およびその合金から成るグループから選択された、異なる金属層の組合せで作成されている、
ｃ．            オーム接触のアニーリング、ゲート接点の蒸着（ｅ−ビームまたは光学ゲート）。このゲートは、Ｔｉ、Ｐｔ、Ｃｒ、Ｎｉ、Ｍｏ、Ｃｏ、Ａｕ、およびＰｄ、およびその組合せ、およびその合金から成るグループから選択される材料で作成されるのが好ましい。
ｄ．            任意に、ドレインおよびソース（ＰＥＣＶＤ  ＳｉＮ、またはＳｉＯ２であってもよい）の間の第２不動態化蒸着ステップ。
ｅ．            先行するいずれかのステップの前または後に実行可能な、整列目的または金属層肥厚のための、他の任意のリソグラフィおよび金属化ステップ。
【０１６９】
図７は、本発明に従うＡｌＧａＮ／ＧａＮ  ＨＥＭＴ素子の形成方法を表している。
【０１７０】
ＡｌＧａＮ／ＧａＮ構造は、［０００１］のサファイア基板上に有機金属気相成長法（ＭＯＶＰＥ）により成長させられたものである。出発化合物は、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ３）、およびシラン（ＳｉＨ４、２００ｐｐｍ水素）である。シラン導入線は、反応器内に導入されるシランの量を、およそ５ｎｍｏｌ／分〜およそ１μｍｏｌ／分まで規制可能となるよう変更される。
【０１７１】
成長処理における第１ステップ（７１）として、基板は、Ｈ２内において、１０５０°Ｃ、５３．３３ミリバール（４０トル）でアニールされる。その後、表面の窒化物形成が、８００℃で、反応器へＮＨ３を導入することにより実行される。その後、基板は、５２５℃まで冷却され、さらに、薄い核生成層は、反応器へＴＭＧａを導入することにより、５３３．３ミリバール（４００トル）で、１２０秒間成長させられる（７８）。続いて、温度は、１０２０℃まで増加され、さらに、１３３．３ミリバール（１００トル）の圧力で、ＧａＮが２．６ミクロンの厚さまで成長させられる（７２）。その後、成長が３０秒間中断され、一方、反応器の圧力は５３．３３ミリバール（４０トル）まで減少される。７〜１０秒間ＡｌＮスペーサ層を成長させ（７７）、続いて、厚さ２０〜２２ｎｍのＡｌｘＧａ１−ｘＮ層が成長させられる（７３）。
【０１７２】
最後のＩＩＩ族−Ｎ層が、（２６６．６ミリバール（２００トル）より低い）低圧で、さらに高温（通常、９５０℃〜１２００℃の間）で成長させられた後に、ＩＩＩ族化合物ソースは止められ、一方、ＮＨ３を反応器へ流し続け、ＳｉＨ４線を開き、高温でのＳｉＮの成長を可能にする（７４）。薄いＳｉＮ層（１ｎｍ〜３０ｎｍの間）の成長後、ＳｉＨ４の流れが止められ、さらに、構造は室温まで冷却され、一方、最上層からの脱着を回避するよう、ＮＨ３を流し続ける。構造を冷却した後、ウエハーは反応器から取り出される。この表面は、ＳｉＮ不動態化層により、非常に良好に保護されている。
【０１７３】
こうした構造上のトランジスタ処理（ステップ７５、７６）は、上述した処理と同様である。
【実施例】
【０１７４】
例１
ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造は、有機金属気相成長法（ＭＯＶＰＥ）を用いて、低圧（１３３．３ミリバール（１００トル））で成長させられる。出発化合物として、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、およびアンモニア（ＮＨ３）が用いられる。
【０１７５】
有機金属先駆物質は、キャリアガスとしての水素と共に輸送される；量は、質量流量コントローラ、および、有機金属バブラーが取り付けられたサーモスタットバスの温度を用いて規制される。
【０１７６】
アンモニアの流れも質量流量コントローラを用いて規制され、さらに微量の水および酸素はイン‐ラインフィルタにより除去される。
【０１７７】
追加的に、ＧａＮおよび（Ａｌ、Ｇａ）Ｎ層のｎ−タイプドーピングは、成長中にシラン（ＳｉＨ４）を追加することにより達成される。
【０１７８】
全てのガスは、いわゆるクローズ‐カップルドシャワーヘッド経由で、反応器内へ導入される。
【０１７９】
高温（１１００℃）で基板をガス抜きした後、より低い温度でＮＨ３およびＴＭＧａを用いることにより、薄いＧａＮバッファ層が蒸着される。
【０１８０】
その後、基板温度が１０２０℃に設定され、２マイクロメータの厚さの半絶縁性ＧａＮ層が成長させられる。
【０１８１】
２マイクロメータ後、圧力は５３．３３ミリバール（４０Ｔ）に下げられ、温度は１０５０℃まで上げられ、さらにＡｌの流れは、ｘが２０％〜４０％の間に含まれる（包括される）、ＡｌｘＧａ１−ｘＮの蒸着のために、反応器へ送られる。ＡｌＧａＮの標準的な厚さは２５ｎｍである。その後、Ｉｌｌ−タイプ元素のソースがベントに送られ、さらに、ＳｉＨ４が、ＡｌＧａＮの成長と同じ圧力と温度条件で、ＮＨ３と同時に反応器へ導入される。ＳｉＮは、およそ６ｎｍ／ｈの成長率で、ＮＨ３およびＳｉＨ４から成長する。ＳｉＮ層はまた、０．３ｕ／ｈの成長率で成長可能である。
【０１８２】
その後、トランジスタは、最上部ＳｉＮ層を全くエッチングすることなく、標準処理を用いて、これらの構造上に作製される。転送長方法（Ｔｒａｍｓｆｅｒ  Ｌｅｎｇｔｈ  Ｍｅｔｈｏｄ）は、オーム接触抵抗の減少を示すのみならず、ホール測定値とかなり合致するシート抵抗率値を与える、Ｉ−Ｖ特性の一様性を大いに改善する。ｄｃ特性の著しい改良が観測されている：正にバイアスされたゲート（２Ｖ）に対するドレイン‐ソース電流測定値は、素子幅１００μｍ、およびゲート長０．２μｍに対して、参考見本の０．５Ａ／ｍｍから、インシチュー不動態化を伴う１．２Ａ／ｍｍまで、電流密度におけるファクター２より大きい増加を示す。ＲＦ測定値は、同じ素子形状に対して、４０ギガヘルツのｆｔ、および８０ギガヘルツのｆｍａｘを示す。これは、エクスシチューＳｉＮ不動態化で得られる結果と比較して、電流密度において増加している。さらに、ＤＣ特性およびＲＦ特性の改善が観測されている。
【０１８３】
例２
ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造は、［０００１］のサファイア基板上に、ＭＯＶＰＥにより成長させられた。トマススワンクローズ‐カプルドシャワーヘッド反応器は、トリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ３）、および希釈シラン（ＳｉＨ４、水素において２００ｐｐｍ）の出発化合物で使われている。シラン導入線は、反応器内に導入されたシランの量が、ＧａＮのｎ‐タイプドーピングのために必要な量（数ｎｍｏｌ／分超）から、約１μｍｏｌ／分まで規制可能となる方法で変更される。
【０１８４】
低温での薄いＧａＮ核生成層の蒸着後に、厚さ２．６μｍのＧａＮ層が、１０２０℃、反応器圧１３３．３ミリバール（１００トル）で成長させられる。ＡｌＧａＮに先立って、２ＤＥＧ内の移動度を改善するために、薄いＡｌＮスペーサ層が、５３．３３ミリバール（４０トル）で成長させられる。サンプルに応じて、最上部ＡｌＧａＮ層は、高解像度Ｘ線回折計測により決定されたように、厚さ２２〜２４ｎｍであり、Ａｌ含有量は３０％である。ＡｌＧａＮ層の成長後に、ＮＨ３の流れが維持される一方で、反応器は１０秒間パージされた。その後、シランが導入された。結果として、厚さ３．５〜１５ｎｍのＳｉＮが提示される。
【０１８５】
トランジスタは、これらのヘテロ構造で処理されている。比較のため、同時に同じ技術を用いて、インシチューでＳｉＮ保護層を成長させることなく、同様の構造が処理されている。Ｃｌ２ベースのプラズマエッチングによるメサ隔離の後に、不動態化層のなんらのエッチングもなく、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ接点がＳｉＮ最上層上に蒸着され、続いて高速熱アニーリングがなされた。電子ビームリソグラフが、Ｎｉ／Ａｕショットキー接点を、０．２μｍの寸法にパターン化するために用いられる。ここで、第２Ｓｉ３Ｎ４不動態化層が、ＰＥＣＶＤにより蒸着され、トランジスタを保護する。
【０１８６】
ＳｉＮキャップされたヘテロ構造上のオーム接触特性を評価するために、図８に示した移動長方法（ＴＬＭ）が、３つの異なるアニーリング温度に対して実行された。
【０１８７】
キャップされていないＨＥＭＴ構造上で（ＳｉＮ不動態化層を有することなく）（８１は８２０℃で、８２は８６０℃で、８３は９００℃で）実行されるＴＬＭ測定は、１．４９Ωｍｍの最良のオーム接触抵抗を与える。しかしながら、３つの異なるアニーリング温度のために、シート抵抗を与えるＴＬＭ線の傾きは、３９５〜５２８Ω／平方の間で異なり、変化する。これらの値は、ホールにより、または非接触シート抵抗率測定値（Ω／平方）により決定された抵抗値よりも、遥かに高い。対照的に、キャップされたＳｉＮエピウェハー（ＳｉＮ不動態化層を伴う）（８４は８２０℃で、８５は８６０℃で、８６は９００℃で）上で実行されるＴＬＭ測定は、シート抵抗値の別の決定とかなり一致する、単一のシート抵抗値を表示する。さらに、オーム接触抵抗は、同様のオーム接触蒸着スキームのために、０．８８Ωｍｍの値まで減少される。
【０１８８】
異なるゲートバイアス電圧に対するＤＣドレインソース電流−電圧特性は、素子幅１００μｍ、およびゲート長０．２μｍで、図９（ａ）、（ｂ）に与えられている；一方はＳｉＮ不動態化層を有さず（キャップされていない、とも呼ばれる）（ａ）、および、他方はオーム接触とＡｌＧａＮ層の間にＳｉＮ不動態化層を有し（インシチューでキヤップされたとも呼ばれる）、不動態化層は厚さ７ｎｍのＳｉＮ層である（ｂ）、同様のＨＥＭＴ構造が処理される。２Ｖのゲートバイアス電圧に対して、測定値は、０．５Ａ／ｍｍ〜１．２Ａ／ｍｍの電流密度におけるファクター２より大きい改善を示す。
【０１８９】
小信号ＲＦ測定は、また、トランジスタ上で実行されている。インシチューでのＳｉＮ層を有することなく、ｆｔおよびｆｍａｘは、それぞれ、２４ギガヘルツおよび６８ギガヘルツであり、インシチューで不動態化されたものは、ｆｔが、４０ギガヘルツ、およびｆｍａｘが８０ギガヘルツである。
【図面の簡単な説明】
【０１９０】
【図１】本発明に従うＨＥＭＴ素子を表す図である。
【図２】ＡｌＧａＮ／ＧａＮベースのＨＥＭＴを表す図である。
【図３】ＡｌＧａＮ／ＡｌＮ／ＧａＮベースのＨＥＭＴを表す図である。
【図４】ＧａＮ／ＡｌＧａＮ／ＡｌＮ／ＧａＮベースのＨＥＭＴを表す図である。
【図５】ＡｌＧａＮ／ＧａＮベースのＨＥＭＴを表す図である。
【図６】ＨＥＭＴ素子の形成方法を表す図である。
【図７】ＡｌＧａＮ／ＧａＮベースのＨＥＭＴ素子の形成方法を表す図である。
【図８】異なる３つの温度での、キャップなし、およびキャップ付きのＨＥＭＴ構造のための移動長測定値を表す図である。
【図９】（ａ）及び（ｂ）は、異なるゲートバイアス電圧に対する、ＤＣドレイン‐ソース電流−電圧特性を表す図である。
【符号の説明】
【０１９１】
１０  ＨＥＭＴ素子、１１  基板、１２  第１活性層、１３  第２活性層、１４  不動態化層、１５  ソース接点、１６  ドレイン接点、１７  ゲート、２０  ＨＥＭＴ、２１  基板、２２  ＧａＮ層、２３  ＡｌＧａＮ層、２４  不動態化層、２５  ソース接点、２６  ドレイン接点、２７  ゲート接点、３０  ＨＥＭＴ、３１  基板、３２  ＡｌＧａＮ層、３３  ＧａＮ層、３４  不動態化層、３５  ソース電極、３６  ドレイン電極、３７  ゲート電極、４０  ＨＥＭＴ、４１  基板、４２  ＡｌＧａＮ層、４３  ＧａＮ層、４４  不動態化層、４８  ＡｌＮ層、４９  ＧａＮ層、５０  ＨＥＭＴ、５１  基板、５２  ＡｌＧａＮ層、５３  ＧａＮ層、５４  不動態化層、５５  ソース電極、５６  ドレイン電極、５７  ゲート電極。
【図１】
2006024927.tif 000003
【図２】
2006024927.tif 000004
【図３】
2006024927.tif 000005
【図４】
2006024927.tif 000006
【図５】
2006024927.tif 000007
【図６】
2006024927.tif 000008
【図７】
2006024927.tif 000009
【図８】
2006024927.tif 000010
【図９】
2006024927.tif 000011
【外国語明細書】
2006024927.tif 000012
2006024927.tif 000013
2006024927.tif 000014
2006024927.tif 000015
2006024927.tif 000016
2006024927.tif 000017
2006024927.tif 000018
2006024927.tif 000019
2006024927.tif 000020
2006024927.tif 000021
2006024927.tif 000022
2006024927.tif 000023
2006024927.tif 000024
2006024927.tif 000025
2006024927.tif 000026
2006024927.tif 000027
2006024927.tif 000028
2006024927.tif 000029
2006024927.tif 000030
2006024927.tif 000031
2006024927.tif 000032
2006024927.tif 000033
2006024927.tif 000034
2006024927.tif 000035
2006024927.tif 000036
2006024927.tif 000037
2006024927.tif 000038
2006024927.tif 000039
2006024927.tif 000040
2006024927.tif 000041
2006024927.tif 000042
2006024927.tif 000043
2006024927.tif 000044
2006024927.tif 000045
2006024927.tif 000046
2006024927.tif 000047
2006024927.tif 000048
2006024927.tif 000049
2006024927.tif 000050
2006024927.tif 000051
2006024927.tif 000052
2006024927.tif 000053
2006024927.tif 000054
2006024927.tif 000055
2006024927.tif 000056
2006024927.tif 000057
2006024927.tif 000058
2006024927.tif 000059
2006024927.tif 000060
2006024927.tif 000061