(57)【要約】【課題】  配線容量を低減して信号遅延を抑制する。【解決手段】  クロック制御回路２１は、クロック信号の入力側にバッファ３２が電気的に介挿されたクロック信号供給線３０に夫々電気的に並列に接続されている。単相のクロック信号を一本のクロック信号供給線３０を介してライン走査回路１７に供給することによって配線容量が増大することによるクロック信号の遅延を低減することができる。これにより、プリンタヘッド１を小型化しつつライン走査回路１７を高速で動作させることが可能である。【選択図】  図３
2006095787.tif 000002
【特許請求の範囲】
【請求項１】
ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路と、
該複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、
該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路と
を備えたことを特徴とするプリンタヘッド。
【請求項２】
前記クロック波形生成手段は、前記ライン方向に沿って配列されており且つ前記正相のクロック信号及び前記逆相のクロック信号を夫々出力する複数の第１単位回路を含むこと
を特徴とする請求項１に記載のプリンタヘッド。
【請求項３】
前記クロック信号線と前記クロック波形生成手段との間に介在しており、前記複数の第１単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を非生成中のものに対して少なくとも所定期間だけ前記単相のクロック信号を供給しないように、前記複数の第１単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を生成中のものに対して前記単相のクロック信号を選択的に供給するクロック制御手段を更に備えたこと
を特徴とする請求項２に記載のプリンタヘッド。
【請求項４】
前記クロック制御手段は、前記ライン方向に沿って前記複数の第１単位回路に対応して配列されており且つ前記単相のクロック信号を選択的に夫々供給する複数の第２単位回路を含むこと
を特徴とする請求項３に記載のプリンタヘッド。
【請求項５】
前記複数の第１単位回路は、前記複数の画素回路のうち前記ライン方向に配列された所定数の画素回路を含む画素回路群毎に設けられており、
前記シフトレジスタ回路は、その各段から前記ライン走査信号を前記画素回路群毎に順番に供給すること
を特徴とする請求項２から４のいずれか一項に記載のプリンタヘッド。
【請求項６】
前記シフトレジスタ回路は、その各段から前記転送信号を前記ライン方向に沿った片方向に順次出力するように構成されていること
を特徴とする請求項１から５のいずれか一項に記載のプリンタヘッド。
【請求項７】
ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路を備えたプリンタヘッドを駆動するためのプリンタヘッド用駆動回路であって、
前記複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、
該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路と
を備えたことを特徴とするプリンタヘッド用駆動回路。
【請求項８】
請求項１から６のいずれか一項に記載のプリンタヘッドと、
前記感光体と、
前記プリンタヘッドによる露光によって前記感光体に形成された静電潜像を現像することで可視像を形成する現像手段と、
前記形成された可視像を記録媒体上に転写する転写手段とを備えたこと
を特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばプリンタ、コピー、ファクシミリ等の画像形成装置において、感光体を露光して静電潜像を形成するために用いられる、有機ＥＬ（Electro-luminescence）プリンタヘッド等のプリンタヘッド或いはラインヘッドと、これを備えた画像形成装置、並びにプリンタヘッド用駆動回路の技術分野に関する。
【背景技術】
【０００２】
この種の有機ＥＬプリンタヘッドでは、ライン状に配列された複数の有機ＥＬ発光素子におけるデータ信号に応じた点灯・非点灯が、ライン走査信号に応じたタイミングで順次行われる場合が多い。ここで、各画素回路には、有機ＥＬ発光素子と共に、これに駆動電流を流すための駆動用トランジスタが設けられ、駆動用トランジスタがデータ信号に応じてオンされて、駆動電流が有機ＥＬ発光素子に流れることで、データ信号に応じた発光が行われる（特許文献１参照）。
【０００３】
他方で、通常の有機ＥＬパネルでは、走査線ドライバの動作クロックは１０ｋＨｚ前後であり、低温ポリシリコンＴＦＴ（Thin Film Transistor）を用いた内蔵ドライバが備えるシフトレジスタを双方向化しても正常に動作させることが可能である。
【０００４】
【特許文献１】特開平１１−２７４５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、有機ＥＬ発光素子をプリンタヘッドに用いることを考えた場合、シフトレジスタの動作クロックは４ＭＨｚ前後となり、例えば低温ポリシリコンＴＦＴを用いた双方向シフトレジスタでは動作が困難である。更に、プリンタヘッドにおいては、例えば、複数のクロック信号を供給するためのクロック信号線等を複数設けた場合、配線間容量が増大し、信号遅延が顕著になる。特に、プリンタヘッドの小型化を目的として、画素ピッチを狭くし、それに伴い各種配線間距離が狭くなる場合には、配線間容量の増大によって、より一層信号遅延が顕著に発生し、ライン走査回路等の駆動回路を高速且つ正常に駆動させることが困難になる場合もある。
【０００６】
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、従来の有機ＥＬディスプレイに比べて画素ピッチが狭い場合でも、ライン走査回路等の駆動回路を比較的容易にして高速で駆動することができるプリンタヘッド及びこれを備えた画像形成装置、並びにプリンタヘッド用駆動回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明に係るプリンタヘッドは上記課題を解決するために、ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路と、該複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路とを備える。
【０００８】
本発明に係るプリンタヘッドによれば、例えば、有機ＥＬ発光素子を含む複数の画素回路がライン状に配列されている。ここで、本発明に係る「ライン状に配列され」とは、複数の画素回路が配列されたライン方向に沿って一列で延びる場合の他、二列或いは複数列で延びる場合や、千鳥足状に延びる場合も含む。このようなライン状のプリンタヘッドは、感光体に対して、その複数の画素回路が配列されたライン方向に沿って順次、発光素子列からライン状の光を発光可能である。或いは、発光素子列からライン状の光を、同時に又は一部について同時に発光可能である。
【０００９】
本発明に係るプリンタヘッドは、その動作時には、単相のクロック信号が供給されることによって、例えば、タイミングジェネレータからクロック信号を供給するためのクロック信号線を一本にすることもできる。したがって、ライン走査信号を発生するライン走査回路に多相のクロック信号（例えば、正相のクロック信号及び正相に対して位相が反転している逆相のクロック信号）を夫々供給するための複数のクロック信号線を設ける場合に比べて、配線容量を低減することが可能である。例えばＡ４サイズ等のプリント対象である用紙幅に対応してライン状に延びるプリンタヘッドにおいて、そのライン走査方向に沿って延びる配線長について短くすることは基本的に困難である。従って、プリンタヘッドを小型化すると、配線長が短くならないまま、複数のクロック配線の配線距離が短くなってしまうので、配線間容量の増加により配線容量が無視し得ないほどに増大してしまう結果を招く。しかるに、このように配線長が一定のまま配線間距離が狭くなる場合に対して、配線数を一本にすることは、配線容量を低減するためには大変有効な手段となる。２次元的に画素部が配列されたディスプレイの走査信号に比べて、ライン走査信号に高い周波数を要する場合があるプリンタヘッドでは、配線容量を低減することによってライン走査信号を供給すること、及び当該プリンタヘッドを高速で駆動させることが可能になる。ここで、本発明に係る「単相」とは、例えば、タイミングジェネレータから順次供給されるクロック信号の夫々の電圧が基準の電圧に対して一方の側に一定の値で偏在していることを意味する。より具体的には、例えば、基準とされる電圧に対してクロック信号を示すパルス波形が一方の側に偏在していることを意味する。
【００１０】
本発明に係る「前記順次供給されるライン走査信号に応じて」とは、例えば、制御用トランジスタのゲートにライン走査信号が供給される際に、これに応じてデータ信号が制御用トランジスタのソース−ドレイン間を介して、(ｉ)発光素子への駆動電流がそのソースドレイン間に流れる駆動用トランジスタのゲートに直接供給される場合の他、(ｉｉ)一旦、蓄積容量にデータ信号に対応する電荷が蓄積され、その後に他のスイッチング用トランジスタを介して駆動用トランジスタのゲートに該蓄積された電荷が供給される場合等を含み、ライン走査信号を供給することによってデータ信号を駆動用トランジスタのゲートに供給するタイミングを規定する処理及びこれに準ずる信号処理が画素回路等で行われることを意味する。これに対応して、本発明に係る「データ信号が書き込まれる」とは、例えば、発光素子への駆動電流がそのソースドレイン間に流れる駆動用トランジスタのゲートに対して、(ｉ)データ信号が制御用トランジスタを介して直接供給される場合、(ｉｉ)一旦、データ信号に対応する電荷が蓄積容量に蓄積された後に、該蓄積された電荷がスイッチング用トランジスタを介して供給される場合等を含み、画素回路等で行われる中間的な信号処理から最終的に駆動用トランジスタのゲートに駆動用トランジスタをオンオフするためのデータ信号が入力されるまでの各種信号処理の全般を意味する。更に、本発明に係る「前記複数の画素回路に対して、ライン走査信号を順次出力する」とは、複数の画素回路に対して直接供給する場合の他、論理回路を介して供給する場合、データ信号をサンプリングして画素回路に供給するサンプリング回路に供給する場合、分岐配線を介して供給する場合等を含み、画素回路に直接ライン走査信号を供給する場合に限定されず、最終的に画素回路の駆動を可能にする各種信号処理が行われるように順次ライン走査信号が供給されることを意味する。
【００１１】
クロック波形生成手段は、このように供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成して、シフトレジスタ回路に供給する。このような正相のクロック信号及び逆相のクロック信号を用いれば、予め正相及び逆相の２つのクロック信号を入力するまでもなく、シフトレジスタ回路から転送信号を順次出力することが可能となる。この際のシフトレジスタ回路の構成としては、正相のクロック信号及び逆相のクロック信号の両者の供給を、二本の配線を介して受ける、既存の各種シフトレジスタと同様の構成を採ることができる。ここで、シフトレジスタ回路は、例えばシフトレジスタ回路の各段に電気的に接続された論理回路等を介して転送信号をライン走査信号として画素回路に供給する。このような論理回路は、相前後して出力される転送出力の間で、パルスが重ならないように論理演算することができる。
【００１２】
以上の結果、単相のクロック信号が供給された場合でも、各画素回路にライン走査信号を供給することができる。これにより、クロック信号線を複数設けることによる配線容量の増大を低減し、クロック信号を高速で供給しながらライン走査信号を画素回路に供給することができる。本発明に係るプリンタヘッドによれば、別途データ信号が供給されていれば、一本のクロック信号を介して供給されたライン走査信号に応じてデータ信号がサンプリングされ、発光素子に駆動電流を流すことが可能であり、高速で駆動させながら発光素子を点灯及び非点灯させることが可能である。
【００１３】
本発明に係るプリンタヘッドの一の態様においては、前記クロック波形生成手段は、前記ライン方向に沿って配列されており且つ前記正相のクロック信号及び前記逆相のクロック信号を夫々出力する複数の第１単位回路を含んでいてもよい。
【００１４】
この態様によれば、複数の第１単位回路の夫々から出力される正相及び逆相のクロック信号によって、例えば、シフトレジスタ回路は転送信号を順次出力することができる。
【００１５】
この態様においては、前記クロック信号線と前記クロック波形生成手段との間に介在しており、前記複数の第１単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を非生成中のものに対して少なくとも所定期間だけ前記単相のクロック信号を供給しないように、前記複数の第１単位回路のうち前記正相のクロック信号及び前記逆相のクロック信号を生成中のものに対して前記単相のクロック信号を選択的に供給するクロック制御手段を更に備えていてもよい。
【００１６】
この態様によれば、クロック制御手段は、例えば前段及び自段からの転送信号（又はその周期）をカウントしており、自段が転送信号（ライン走査信号）を生成する必要がある場合（時間）にのみ単相クロックをクロック波形生成手段に供給し、これに伴い、クロック波形生成手段は、自段が転送信号（ライン走査信号）を生成する必要がある場合にのみ、正逆クロックをシフトレジスタ回路に供給する。よってシフトレジスタ回路には、その転送信号を出力する動作に必要の無いクロックは、何ら、供給されない。
【００１７】
ここで、本発明に係る「生成中の第１単位回路」とは、転送信号を生成する前から転送信号を生成した後までの期間にある第１単位回路を意味し、例えば、一の第１単位回路に対して一段又は複数段だけ前段側にある他の第１単位回路における転送信号の生成中又は生成直後から、一の第１単位回路に対して一段又は複数段だけ後段側の更に他の第１単位回路における転送信号の生成直前又は生成中までの期間にある、当該一の第１単位回路を意味する。したがって、第１単位回路によって正相及び逆相のクロック信号を生成する頻度を最小限に低減することによって、クロック信号線における配線容量やクロック波形生成手段等の負荷を低減することができる。
【００１８】
この態様においては、前記クロック制御手段は、前記ライン方向に沿って前記複数の第１単位回路に対応して配列されており且つ前記単相のクロック信号を選択的に夫々供給する複数の第２単位回路を含んでいてもよい。
【００１９】
この態様によれば、第１単位回路によって、例えば、クロック信号が必要なシフトレジスタ回路の一の段に正相及び逆相のクロック信号を供給することができ、クロック信号が不要なシフトレジスタ回路の他の段に無駄なクロック信号が供給されることを低減することが可能である。したがって、クロック波形生成手段及びシフトレジスタ回路の負荷を低減することが可能である。
【００２０】
本発明に係るプリンタヘッドの他の態様においては、前記複数の第１単位回路は、前記複数の画素回路のうち前記ライン方向に配列された所定数の画素回路を含む画素回路群毎に設けられており、前記シフトレジスタ回路は、その各段から前記ライン走査信号を前記画素回路群毎に順番に供給してもよい。
【００２１】
この態様によれば、画素回路群毎に、ライン走査信号を供給することが可能であり、例えば、画素回路毎にライン走査信号を供給する場合に比べて、ライン走査信号の周波数を低減できる上、ライン走査信号を各画素回路に供給するための配線数を途中まで低減することができる。より具体的には、転送信号は、ライン走査信号が前記画素回路群毎に順番に供給されるようにシフトレジスタの各段から出力されることから、画素回路にライン走査信号を供給するための配線は途中まで、画素回路群の個数と同数本設けられていればよい。したがって、多数のトランジスタ等の素子を含む画素回路毎に１本のライン走査信号線を丸々設ける場合に比べてプリンタヘッド全体を小型化することが可能である。尚、この場合、画像信号を供給するデータ線は、画素回路群を構成する画素回路の数だけ複数設けられ、これら複数のデータ線には、シリアルーパラレル変換された画像信号が並列に供給されることになる。
【００２２】
仮に、データ線が１本であり、ライン方向に沿った画素回路の配列個数とライン走査信号線の配列本数とが同数であるとすれば、画素回路は、画素回路を駆動するための駆動回路等に比べて通常構成が単純であり、小型化可能であるにもかかわらず、ライン走査回路の広ピッチによる制約を受けて、小型化に制約を受けることは回路設計上の利点を十分に生かしきれていないことになる。そこで、画素回路群毎にライン走査信号を順番に供給することによって、画素回路毎にライン走査信号を供給することによるライン走査回路のサイズの増大を抑制しつつ、高速で各発光素子を点灯させることができる。画素回路等の画素部を構成可能な回路ピッチと、シフトレジスタ回路等の駆動回路部を構成可能な回路ピッチとのバランスから、例えば、データ線の数は、実際上１２８本であり、これらデータ線から並列に、シリアルーパラレル変換された画像信号を供給することが可能である。
【００２３】
本発明に係るプリンタヘッドの他の態様においては、前記シフトレジスタ回路は、その各段が前記転送信号を前記ライン方向に沿った片方向に順次出力するように構成されていてもよい。
【００２４】
この態様によれば、転送信号を片方向に順次出力可能なシフトレジスタ回路は、例えば、片側シフトレジスタの第１段が動作して第１転送出力を生成し、この第１転送出力（一部は分岐してシフトレジスタ外へ出力されたもの）を受けて第２段目が動作して第２転送出力を生成し、この第２転送出力（一部は分岐してシフトレジスタ外へ出力されたもの）を受けて第３段目が動作して第３転送出力を生成する。因みに、スタートパルス幅は、例えば、確実のために、転送出力より広いパルス幅を有する信号として入力される。シフトレジスタ回路に含まれる素子の一つとして、例えば、低温ポリシリコンを主たる材料としてチャネル領域が形成された薄膜トランジスタを用いた場合であっても、従来用いられていた双方向シフトレジスタに比べて、画素回路の配列方向に沿った一方向に高速で転送信号を転送することができる。これにより、ライン走査信号が従来に比べてより高周波側で用いられる場合であっても、シフトレジスタ回路全体を高速で駆動させながら発光素子を高速で点灯或いは非点灯することができる。
【００２５】
本発明に係るプリンタヘッド用駆動回路は上記課題を解決するために、ライン状に配列されており、感光体を露光するための電流駆動型の発光素子を夫々含むと共に、順次供給されるライン走査信号に応じて前記発光素子に流れる駆動電流を規定するデータ信号が書き込まれるように構成されている複数の画素回路を備えたプリンタヘッドを駆動するためのプリンタヘッド用駆動回路であって、前記複数の画素回路が配列されたライン方向に沿って延びる部分を含むクロック信号線を介して供給される単相のクロック信号から、正相のクロック信号及び逆相のクロック信号を生成するクロック波形生成手段と、該生成された正相及び逆相のクロック信号に基づいて転送信号を順次出力し、前記ライン走査信号として前記複数の画素回路に対して順次出力するシフトレジスタ回路とを備える。
【００２６】
本発明に係るプリンタヘッド用駆動回路によれば、上述したプリンタヘッドと同様に、例えば、配線容量を低減し、例えばライン走査回路等として構築される当該駆動回路を高速で駆動させながら感光体を露光することが可能である。
【００２７】
本発明に係る画像形成装置は上記課題を解決するために、上述したプリンタヘッドと、前記感光体と、前記プリンタヘッドによる露光によって前記感光体に形成された静電潜像を現像することで可視像を形成する現像手段と、前記形成された可視像を記録媒体上に転写する転写手段とを備える。
【００２８】
本発明の画像形成装置によれば、上述した本発明に係るプリンタヘッドを備えるので、感光ドラム等の感光体を高速且つ高解像度で露光する。従って、その後の現像及び転写を経て、高速且つ高品位のカラー画像や白黒画像を、コピー用紙等の記録媒体上に形成できる。しかも、プリンタヘッドを小型化することで、画像形成装置における小型化を図ることも可能である。
【００２９】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００３０】
以下、図１乃至８を参照しながら、本発明のプリンタヘッド、プリンタヘッド用駆動回路の各実施形態について説明し、その後、図９を参照しながら本発明の画像形成装置の一例であるプリンタについて説明する。尚、以下の実施形態では、電流駆動型の発光素子の一例として有機ＥＬ発光素子を例に挙げて説明する。
【００３１】
（プリンタヘッド）
先ず、図１及び図２を参照して、本実施形態に係るプリンタヘッドの概略構成について説明する。図１は、本実施形態に係るプリンタヘッド１の構成を概略的に示す斜視図であり、図２は、プリンタヘッド１が備える発光部及び画素回路の平面レイアウトに係る各種具体例を示す図であり、プリンタヘッド１の図式的な部分拡大平面図である。
【００３２】
図１において、プリンタヘッド１は、基板１０と、基板１０上でライン状に配列された複数の発光部１１と、データ信号が供給される外部回路接続端子１２と、外部回路接続端子１２に接続されたデータ線部１３と、発光部１１を駆動するためのライン走査回路１７とを備える。
【００３３】
基板１０は、図中左右方向を「長手方向」として長手状に伸びるガラス基板、石英基板、半導体基板等から構成される。基板１０は、複数の発光部１１が配列されたライン状の領域が、プリンタヘッド１を備えるプリンタが各種サイズの印刷用紙等に印刷できるようなサイズを有している。基板１０は、その長手方向に、例えばＡＡ４サイズの印刷用紙に印刷可能なように２０ｃｍ〜３０ｃｍの長さを有する。基板の１０は、その短手方向に例えば１０ｍｍの長さを有する。短手方向に短いと、プリンタヘッド１を備えたプリンタ内において、プリンタヘッド１を除く各種要素を配置するためのスペースを広く確保することができるので非常に有利である。
【００３４】
外部回路接続端子１２は、基板１０の縁に沿って配列されている。複数設けられた外部回路接続端子１２の一部には、データ信号源として、プリンタエンジン等から２値のデータ信号、即ち画素毎に点灯（オン）とするか又は非点灯（オフ）とするかを示すデータ信号が供給される。また、複数設けられた外部回路接続端子１２の他部には、電源信号、クロック信号、制御信号等の、ライン走査回路１７、後述の画素回路などの動作のために必要な各種信号や電源も入力される。
【００３５】
データ線部１３は、基板１０の長手方向に沿って延在するように一本又は複数本配線されている。データ線部１３には、外部回路接続端子１２を介して、データ信号源からデータ信号が供給される。データ線部１３は、後述するように、複数のデータ線を備えている。このようなデータ線は、例えば、入力バッファを介して更に基板１０の長手方向に伸びる本線部分及び本線部分から基板１０の長手方向に直角に分岐した形で引き出されて各発光部１１に至る引出線部分を含んで構成されていてもよい。
【００３６】
ライン走査回路１７は、本発明に係る「プリンタヘッド用駆動装置」の一例として、基板１０に後付け又は内蔵されている。ライン走査回路１７は、後述のように、各発光部１１における発光のタイミングを制御するライン走査信号を各画素回路に供給するように構成されている。
【００３７】
図２において、複数の発光部１１は基板１０の長手方向に一致するライン方向に沿って配列されている。発光部１１は、１ラインのみ設けられてもよいし（図２（ａ））、千鳥足状に複数ライン設けられてもよいし（図２（ｂ））、マトリクス状に複数ライン設けられてもよい（図２（ｃ））。いずれの具体例の場合にも、発光部１１は、画素回路２０１毎に一つ設けられており、例えば１０μｍ程度のピッチで配列されている。各画素回路２０１には、図１に示したライン走査回路１７からライン走査信号が、ライン走査信号線１４１を介して供給される。また、図２に示すデータ線部１３の引出線部分１３ｃを介してデータ信号が供給されてもよい。更に、プリンタヘッド１は、高電位配線１１６及び低電位配線１１８から夫々、高電位電源及び低電位電源が夫々供給されるように構成されている。
【００３８】
ここで特に、プリンタヘッド１のデータ線部１３やクロック信号供給線の如き配線は、例えば１０ｃｍ四方のサイズの画像表示領域を備える有機ＥＬディスプレイ装置に設けられる各種配線に比べて、長さが２〜３倍である。更に、基板１０の幅寸法（上述した短手方向の長さ）が１０ｍｍである場合、データ線部１３やクロック線の如き配線の配線間距離は、係る有機ＥＬディスプレイ装置の配線間距離に比べて１／３程度になる場合がある。従って、仮に何らの対策も施さねば、プリンタヘッド１を小型化できる反面、配線の長さが大きいことに加え、配線間の間隔が狭いことによって配線間容量が増大し、発光部１１に高速で各種信号を供給することが困難になりかねない。例えば、プリンタヘッド１のデータ線部１３やクロック信号供給線における配線容量は、有機ＥＬディスプレイ装置における配線容量に比べて大きくなる傾向にあり、各種信号が画素部に所定のタイミングで供給されないことによりプリンタヘッド１の駆動に支障がでる虞がある。そこで、本実施形態に係るプリンタヘッド１は、プリンタに適用なサイズを備えた上で、後述するように単相のクロック信号を一本のクロック信号供給線を介してライン走査回路１７に供給することによって配線容量の増大を低減し、負荷を低減しながら高速でライン走査回路１７を駆動することが可能である。
【００３９】
次に、画素回路２０１及びこれに接続された各種配線についての一具体例について説明する。図３は、プリンタヘッド１の電気的な概略構成の一具体例を示すブロック図である。尚、図３において、図１及び図２に示した構成要素と同様の構成要素には同様の参照符号を付し、それらの説明は適宜省略する。プリンタヘッド１は、ライン走査回路１７、データ線部１３、画素回路部８０を主たる構成要素として備えている。図４乃至図７は、夫々クロック制御回路２１、クロック再生回路４１、シフトレジスタ回路ＳＲの各段ＳＲｉ（ｉ＝０、１、２、・・・、ｎ、ｎ＋１）及び画素回路２０１の電気的な接続態様を示すブロック図である。
【００４０】
図３において、ライン走査回路１７は、クロック制御部２０、クロック生成部４０、及びシフトレジスタ回路ＳＲを備えている。
【００４１】
図３及び図４において、クロック制御部２０は、本発明に係る「クロック制御手段」の一例であり、クロック信号供給線３０を介して供給されるクロック信号を選択的にクロック生成部４０に供給する。クロック制御部２０は、本発明に係る「第２単位回路」の一例であるクロック制御回路２１を備えている。クロック制御回路２１は、後述する複数のクロック再生回路４１毎に設けられている。クロック信号は、図中左右方向、即ち画素回路２０１が配列された配列方向に沿ってライン状に延在される部分を含むクロック信号供給線３０を介してクロック制御回路２１に供給される。尚、クロック信号供給線３０を介して供給されるクロック信号は、図中左側である入力側から図示しないタイミングジェネレータ等によって入力される単相のクロック信号である。
【００４２】
クロック制御回路２１は、夫々４つの入出力端子を備えている。より具体的には、クロック制御回路２１は、クロック信号入力端子ＣＬＫＩＮａ、電源入力端子ＶＩＮａ、クロック信号出力端子ＣＬＫＯＵＴａ、及びスタートパルス入力端子ＣＮＴＩＮａを備えている。クロック制御回路２１は、クロック信号の入力側にバッファ３２が電気的に介挿されたクロック信号供給線３０に夫々電気的に並列に接続されている。バッファ３２の入力インピーダンスは大きく、出力インピーダンスが小さいため、１（ハイレベル）又は０（ローレベル）を示すクロック信号の２値電圧の絶対値は、入力時と出力時とで殆ど変動しない。従って、バッファ３２によれば、入力時のクロック信号の２値電圧の絶対値を維持しながら、クロック信号をクロック制御回路２１の夫々に安定して供給することができる。特に、本実施形態では、クロック信号供給線３０を一本にして配線容量を抑制した上で、クロック信号を安定して供給することができるとういう格別の効果を得ることが可能である。
【００４３】
クロック信号の入力側に最も近い一番目のクロック制御回路２１、即ち図中最も左側に配置されたクロック制御回路２１の電源入力端子ＶＩＮａには低電位（ＬＯ）の電源が入力され、２番目のクロック制御回路２１の電源入力端子ＶＩＮａには高電位（ＨＩＧＨ）の電源が入力される。３番目のクロック制御回路２１の電源入力端子ＶＩＮａには低電位（ＬＯ）の電源が入力され、４番目のクロック制御回路２１の電源入力端子ＶＩＮａには高電位（ＨＩＧＨ）の電源が入力される。複数のクロック制御回路２１の電源入力端子ＶＩＮａには、クロック信号の入力側から順番に低電位及び高電位の電源が交互に入力される。
【００４４】
クロック制御回路２１のスタートパルス入力端子ＣＮＴＩＮａには、後述するクロック再生回路４１から出力されるスタートパルスが入力される。クロック制御回路２１は、電源入力端子ＶＩＮａ及びスタートパルス入力端子ＣＮＴＩＮａの夫々から入力される電源及びスタートパルスに応じて、クロック入力端子ＣＬＫＩＮａからクロック信号を取り込み、クロック信号出力端子ＣＬＫＯＵＴａに出力する。クロック制御回路２１が、電源及びスタートパルスに応じてクロック信号を、後述するクロック再生回路４１に供給することが、本発明に係る「選択的に」の一例に該当する。即ち、クロック制御回路２１は、クロック信号が供給されている間に常時クロック信号をクロック再生回路４１に供給するのではなく、スタートパルス及び電源に応じて所定の期間の間のみクロック信号をクロック再生回路４１に供給するのである。
【００４５】
図４において、クロック制御回路２１は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）を夫々２つ抱き合わせた構成を有する２つのトランスファーゲートＴＧ１及びＴＧ２と、インバータ２２とを備える。尚、トランスファーゲートＴＧ１は、２つのゲートＧ１１及びＧ１２を備えている。トランスファーゲートＴＧ２も同様に２つのゲートＧ２１及びＧ２２を備えている。インバータ２２の入力側は、スタートパルス入力端子ＣＮＴＩＮａに電気的に接続されており、出力側は、ゲートＧ１１及びＧ２２に夫々電気的に接続されている。スタートパルス入力端子ＣＮＴＩＮａは、ゲートＧ１２及びＧ２１に電気的に接続されている。トランスファーゲートＴＧ１及びＴＧ２の出力側は、クロック出力端子ＣＬＫＯＵＴａに電気的に接続されている。
【００４６】
このような構成を備えるクロック制御回路２１は、スタートパルス入力端子ＣＮＴＩＮａからスタートパルスが入力され、且つクロック信号入力端子ＣＬＫＩＮａにクロック信号が入力された場合にだけ、クロック信号出力端子ＣＬＫＯＵＴａからクロック信号を出力する構成となっている。より具体的には、２値信号であるスタートパルスが１であり、同様にクロック信号が１を示す場合を例に挙げて考えてみる。この場合、トランスファーゲートＴＧ１及びＴＧ２の各ゲートＧ１１、Ｇ１２、Ｇ２１、Ｇ２２に入力される入力信号は、夫々０、０、１、１である。したがって、トランスファーゲートＴＧ２の入力側にクロック信号として１が入力されている場合、トランスファーゲートＴＧ２のクロック出力端子ＣＬＫＯＵＴａからは１を示すクロック信号が出力される。次に、スタートパルスＣＮＴＩＮａに入力されるスタートパルスが０を示す信号であり、クロック入力端子ＣＬＫＩＮａに入力されるクロック信号が１を示す信号である場合について考える。この場合、ゲートＧ１１、Ｇ１２、Ｇ２１、Ｇ２２に入力される信号が１、１、０、０であり、トランスファーゲートＴＧ２の出力インピーダンスはハイ・インピーダンス状態となり、クロック出力端子ＣＬＫＯＵＴａから１を示すクロック信号が出力されない。同様に、クロック信号入力端子ＣｌＫＩＮａに入力されるクロック信号が０を示す場合には、スタートパルスが１及び０の何れの値であっても、クロック信号出力端子ＣＬＫＯＵＴａから１を示すクロック信号は出力されない。同様に、２番目以降のクロック制御回路２１もスタートパルス入力端子ＣＮＴＩＮａに入力されるスタートパルスが１を示す信号であり、且つクロック信号入力端子ＣＬＫＩＮａに入力されるクロック信号が１を示す信号である場合のみ、クロック信号出力端子ＣＬＫＯＵＴａから１を示すクロック信号を出力する。
【００４７】
このように、クロック制御回路２１は、クロック信号を後述するクロック再生回路４１に常時供給しているのではなく、スタートパルス及びクロック信号の両方が１を示す信号である場合にのみ、クロック再生回路４１にクロック信号を供給する。より具体的には、後述するクロック再生回路４１が正相及び逆相のクロック信号を生成している場合にのみ、クロック制御回路２１はクロック信号をクロック再生回路４１に供給可能な状態になる。即ち、クロック制御回路２１は、正相及び逆相のクロック信号を生成しているクロック再生回路４１に所定の期間のみ選択的にクロック信号を供給するのである。これにより、クロック信号を必要としてクロック再生回路４１にのみクロック信号が供給されることになり、クロックラインの負荷を低減しつつ、高速でライン走査回路１７を駆動することができる。
【００４８】
次に、図３及び図５において、本発明に係る「クロック波形生成手段」の一例であるクロック生成部４０について説明する。クロック生成部４０は、上述したクロック制御回路２１の夫々と電気的に接続された複数のクロック再生回路４１を備える。
【００４９】
図３及び図５において、クロック再生回路４１は、本発明に係る「第１単位回路」の一例であり、クロック制御回路２１から供給された単相のクロック信号から正相及び逆相のクロック信号を生成する。ここで、逆相のクロック信号とは、基準となる電位に対して正相のクロック信号を反転させた波形を有する信号である。
【００５０】
クロック再生回路４１は、スタートパルス出力端子ＣＮＴＯＵＴｂ、クロック入力端子ＣＬＫＩＮｂ、第１入力端子ＯＲ１ｂ及び第２入力端子ＯＲ２、正相クロック信号出力端子ＯＵＴｂ、及び逆相クロック信号出力端子ＯＵＴＢｂを備えている。
【００５１】
クロック再生回路４１は、クロック信号入力端子ＣＬＫＩＮｂから入力された単相のクロック信号から正相及び逆相のクロック信号を生成し、正相クロック信号出力端子ＯＵＴｂ及び逆相クロック信号出力端子ＯＵＴＢｂの夫々から正相及び逆相のクロック信号を、クロック生成回路４１に対応するシフトレジスタ回路ＳＲの一の段に供給する。このように単相のクロック信号から生成された正相及び逆相のクロック信号により、後述するシフトレジスタ回路ＳＲの各段が順次転送信号をシフトレジスタの次段に転送すると共に、後述する画素回路２０１に論理素子等を介してライン走査信号を供給する。
【００５２】
図５において、クロック再生回路４１は、ＯＲ論理素子４２、及びインバータ４３ａ〜４３ｇを備えている。
【００５３】
クロック再生回路４１の第１入力端子ＯＲ１及び第２入力端子ＯＲ２は、夫々ＯＲ論理素子４２の入力側に電気的に接続されており、クロック再生回路４１に対応するシフトレジスタＳＲの一の段に入力されるスタートパルス或いは転送信号が第２入力端子ＯＲ２に入力され、クロック再生回路４１に対応するシフトレジスタ回路ＳＲの一の段から出力される転送信号が第１入力端子ＯＲ１に入力される。ＯＲ論理素子４２は、第１入力端子ＯＲ１及び第２入力端子ＯＲ２に入力された信号に応じてスタートパルスを生成し、スタートパルス出力端子から出力する。ここで、複数設けられたクロック再生回路４１のうち図中最も左側、即ち、スタートパルスが入力される入力側に最も近い位置に配置されたクロック再生回路４１についてその動作を説明する。
【００５４】
第２入力端子ＯＲ２に入力されるスタートパルスが１（ハイレベル）であり、第１入力端子ＯＲ１に入力される信号、即ちシフトレジスタ回路ＳＲの第１段から出力された転送信号が０（ローレベル）を示す信号である場合、クロック再生回路４１は、スタートパルス出力端子ＣＮＴＯＵＴｂから１を示すスタートパルスを出力する。
【００５５】
インバータ４３ａ〜４３ｇは、クロック信号入力端子ＣＬＫＩＮｂから正相クロック信号出力端子ＯＵＴｂ及び逆相クロック信号出力端子ＯＵＴＢｂの夫々に至る２つの信号伝達経路を構成する。より具体的には、インバータ４３ａ、４３ｂ、及び４３ｃが第１の伝達経路を構成し、インバータ４３ｄ及び４３ｇが第２の伝達経路を構成する。第１の伝達経路は、３つのインバータ４３ａ、４３ｂ、及び４３ｃが直列に電気的に接続されていることから、例えば、インバータ４３ａの入力側から入力された正相のクロック信号は、逆相のクロック信号としてインバータ４３ｃから出力される。他方、第２の伝達経路は、２つのインバータ４３ｄ及び４３ｇが直列に電気的に接続されていることから、例えば、インバータ４３ｄの入力側から入力された正相のクロック信号は、正相のクロック信号としてインバータ４３ｇから出力される。したがって、クロック信号入力端子ＣＬＫＩＮｂから入力された単相のクロック信号は、第１の伝達経路及び第２の伝達経路の夫々を介して正相のクロック信号及び逆相のクロック信号の２つのクロック信号としてクロック再生回路４１から出力されることになる。
【００５６】
インバータ４３ｅ及び４３ｆは、夫々第１の伝達経路及び第２の伝達経路の途中に電気的に並列に接続されており、正相のクロック信号及び逆相のクロック信号が夫々出力されるタイミングがずれないようにこれら２つの信号の波形を調整する。より具体的には、インバータ４３ｅの入力側はインバータ４３ｄの出力側と電気的に接続されており、その出力側はインバータ４３ｂの出力側と電気的に接続されている。インバータ４３ｆの入力側は、インバータ４３ｂの出力側と電気的に接続されており、その出力側はインバータ４３ｄの出力側に電気的に接続されている。このようなインバータ４３ｅ及び４３ｆによれば、第１の伝達経路及び第２の伝達経路の夫々を介して伝達されるクロック信号をこれら２つの伝達経路間でやり取りすることができ、その動作時に正相及び逆相のクロック信号のパルス信号の転送タイミングをずれないように調整することが可能である。
【００５７】
図３及び図６において、シフトレジスタ回路ＳＲの各段は、スタートパルス或いは前段から出力された転送信号が入力される入力端子ＩＮ、転送信号を出力する出力端子ＯＵＴ、クロック再生回路４１の逆相クロック信号出力端子ＯＵＴＢを電気的に接続されたクロック信号入力端子ＣＬ２、及び正相クロック信号出力端子ＯＵＴと電気的に接続されたクロック信号入力端子ＣＬ１を備えている。ここで、シフトレジスタ回路ＳＲの図中最も左側に配置された段であるシフトレジスタＳＲ０は、スタートパルスＳＰを転送信号として次段に転送するのみであり、シフトレジスタ回路ＳＲの各段ＳＲ１、ＳＲ２、・・・、ＳＲｎから夫々順次出力される転送信号は、図中最も右側に配置されたシフトレジスタ回路ＳＲの最終段であるシフトレジスタＳＲｎ＋１でその転送が終了される。シフトレジスタ回路ＳＲは、シフトレジスタの各段ＳＲ１、ＳＲ２、・・・、ＳＲｎの夫々に対応してＮＡＮＤ論理素子６０が設けられている。シフトレジスタ回路ＳＲの各段ＳＲ０、ＳＲ１、・・・、ＳＲｎは、正相のクロック信号及び逆相のクロック信号にしたがって順次１（ハイレベル）を示す転送信号をライン走査信号としてＮＡＮＤ論理素子６０に供給する。ＮＡＮＤ論理素子６０は、後述する画素回路群Ｂ１、Ｂ２、・・・、Ｂｎにライン走査信号を供給する。尚、スタートパルスをシフトレジスタ回路ＳＲに供給するための配線３１の途中に電気的に介挿されたバッファ３３によれば、バッファ３２と同様にスタートパルス或いは転送信号を安定してシフトレジスタＳＲの各段に供給することができる。
【００５８】
図６において、シフトレジスタＳＲの各段ＳＲｉは、３つのインバータ６１ａ、６１ｂ、及び６１ｃを備えて構成されている。
【００５９】
インバータ６１ａの入力側は、入力端子ＩＮに電気的に接続され、インバータ６１ａの駆動電源供給端子の夫々は、クロック信号入力端子ＣＬ２及びクロック信号入力端子ＣＬ１に電気的に接続されている。インバータ６１ｂの入力側は、出力端子ＯＵＴに電気的に接続されており、その駆動電源供給端子の夫々はクロック信号入力端子ＣＬ１及びＣＬ２に夫々電気的に接続されている。インバータ６１ｃの入力側は、インバータ６１ａの出力側及びインバータ６１ｂの出力側と電気的に接続されており、その出力側は出力端子ＯＵＴに電気的に接続されている。
【００６０】
シフトレジスタ回路ＳＲの各段ＳＲｉによれば、クロック信号入力端子ＣＬ１及びＣＬ２の夫々から正相のクロック信号及び逆相のクロック信号が入力された場合、転送信号はインバータ６１ａ及び６１ｃを介して次段に転送される。即ち、シフトレジスタ回路ＳＲは、図中左側から右側に向かって次段に順次転送信号を供給する片方向シフトレジスタである。
【００６１】
次に、図３及び図７を参照しながら画素回路部８０について説明する。
【００６２】
図３及び図７において、画素回路部８０は、クロック信号供給線３１に沿って複数配列された画素回路２０１を備えており、任意の個数の画素回路２０１を一群とする画素回路群Ｂ１、Ｂ２、・・・、Ｂｎを備えている。本実施形態では、各画素回路群Ｂ１、Ｂ２、・・・、Ｂｎの夫々は、１２８個の画素回路２０１を備えており、シフトレジスタ回路ＳＲの各段ＳＲ１、ＳＲ２、・・・、ＳＲｎの夫々から一括でライン走査信号が各画素回路群Ｂｉに供給される。したがって、各画素回路２０１に個別にライン走査信号を供給する場合に比べて、ライン走査信号を画素回路２０１に供給するための配線を低減することができ、画素回路２０１のサイズを小さくすることによって画素回路２０１のピッチを小さくした場合でも、画素回路２０１のピッチを小さくした効果を損なうことなく、プリンタヘッド１を小型化することが可能である。
【００６３】
データ線部１３に含まれる複数のデータ線１３ａの夫々は、データ信号を画素回路２０１に供給すための配線である。本実施形態では、データ線１３ａは、画素回路群Ｂ１、Ｂ２、・・・、Ｂｎの夫々に含まれる１２８個の画素回路２０１の個数と同数である１２８本設けられている。即ち、シリアルーパラレル変換数が１２８となる或いは相展開数が１２８となるように、シリアルーパラレル変換或いは相展開された画像信号が、１２８本のデータ線１３ａを介して並列に供給される。このような複数のデータ線１３ａは、画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに電気的に共通に接続されている。より具体的には、データ信号ＤＡＴＡ０を供給するデータ線１３ａは、画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに含まれる画素回路２０１のうち夫々の画素回路群の中で図中最も左側に配置された１番目の画素回路２０１に夫々電気的接続されており、データ信号ＤＡＴＡ１を供給するデータ線１３ａは、同様に２番目の画素回路２０１に接続されており、ＤＡＴＡ１２７を供給するデータ線１３ａも、同様に１２８番目の画素回路２０１に接続されている。したがって、ＤＡＴＡ０〜ＤＡＴＡ１２７は、各画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに供給されたライン走査信号に応じて各画素回路２０１でサンプリングされることになる。また、データ線部１３から１２８個の異なるデータ信号を、同一画素回路群に属する１２８個の画素回路毎に、同時に供給することが可能である。尚、データ線１３ａ及び画素回路群Ｂ１、Ｂ２、・・・、Ｂｎの夫々に含まれる画素回路２０１の個数は、一例であり、本実施形態に係るものに限定されるものではないことは言うまでもない。尚、データ線１３ａの途中には、データ信号を安定して各画素回路群に供給するためのバッファ３４は電気的に介挿されている。
【００６４】
図７において、画素回路２０１は、制御用トランジスタＴＲ１、駆動用トランジスタＴＲ２、及び有機ＥＬ発光素子ＯＬＥＤを備えて構成されている。
【００６５】
制御用トランジスタＴＲ１のソースはデータ線１３に電気的に接続されており、ゲートはシフトレジスタＳＲ１、ＳＲ２、・・・、ＳＲｎの出力側に接続されたＮＡＮＤ論理素子６０に電気的に接続されている。制御用トランジスタＴＲ１のドレインは、駆動用トランジスタＴＲ２のゲートに電気的に接続されている。
【００６６】
駆動用トランジスタＴＲ２のソースは、有機ＥＬ発光素子ＯＬＥＤの駆動電流を供給する電源線ＶＥＬと電気的に接続されており、そのドレインは有機ＥＬ発光素子ＯＬＥＤの陽極に電気的に接続されている。有機ＥＬ発光素子ＯＬＥＤの陰極は、陰極配線ＶＣＴに電気的に接続されており、有機ＥＬ発光素子ＯＬＥＤを流れた駆動電流は陰極配線ＶＣＴに流れる。
【００６７】
このように本実施形態の画素回路２０１における駆動方式は「電圧プログラム方式」である。電圧プログラム方式では、書き込み期間（選択期間）において、データ信号に応じた２値電圧を駆動用トランジスタＴＲ２のゲートに書き込んで、この２値電圧に応じた駆動電流を駆動用トランジスタＴＲ２が有機ＥＬ素子ＯＬＥＤに流し続ける駆動方式である。
【００６８】
尚、本実施形態で採用可能な電圧プログラム方式は、図７に示した２個のトランジスタを組み合わせた方式の他、例えば有機ＥＬ素子に駆動電流を流すためのトランジスタの電圧−電流特性（トランジスタ（ＴＦＴ）の閾値）のバラツキを低減するために、有機ＥＬ素子及び保持容量に加えて４つのトランジスタを組み合わせてなる閾値補償型の画素部の構成も含まれる。また、プリンタヘッド１の駆動方式は、上述した電圧プログラム方式に限定されるものではなく、有機ＥＬディスプレイの駆動方式として伝統的に用いられている電流プログラム方式であってもよい。
【００６９】
次に、図８を参照しながら、プリンタヘッド１の動作について説明する。尚、以下の説明では、説明の便宜上、シフトレジスタ回路ＳＲの各段をシフトレジスタＳＲ０、ＳＲ１、・・・、ＳＲｎ、ＳＲｎ＋１と称す。図８は、プリンタヘッド１で処理される各種信号のタイミングチャートである。尚、図中ＧＡＴＥ１、２、・・・、４０は、各画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに供給されるライン走査信号を夫々示しており、画素回路群Ｂｎを４０個備えている場合（ｎ＝４０）を例に挙げている。例えば、ＧＡＴＥ１が、画素回路群Ｂ１に含まれる各画素回路２０１に供給されるライン走査信号を示している。また、ＧＡＴＥ０は、シフトレジスタＳＲ０が次段のシフトレジスタＳＲ１に出力する転送信号である。図中ＤＡＴＡ０〜ＤＡＴＡ１２７において“ダミー”と示した信号は、図３中において左右両端に夫々配置されているシフトレジスタＳＲ０及びＳＲｎ＋１から出力される転送信号を示す。
【００７０】
図８において、時刻Ｔ１にクロック信号が１を示すハイレベルに立ち上がると、シフトレジスタＳＲ０から出力される転送信号は、ローレベルに遷移する。続く時刻Ｔ２にクロック信号がローレベルに立ち下がると、シフトレジスタＳＲ０から出力される転送信号はハイレベルに立ち上がり、ＧＡＴＥ１に入力されるライン走査信号はローレベルに立ち下がる。時刻Ｔ３では、クロック信号がハイレベルに立ち上がると共に、ＧＡＴＥ１のライン走査信号がハイレベルに立ち上がり、ＧＡＴＥ２に入力されるライン走査信号がローレベルに立ち下がる。ライン走査信号は、シフトレジスタＳＲの前段から次段に転送される転送信号でもあることから、順次転送信号がシフトレジスタＳＲの各段を転送されていくことになる。
【００７１】
転送信号がライン走査信号として各画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに順次出力されていくことに平行して、データ線１３ａの夫々からＤＡＴＡ０〜ＤＡＴＡ１２７が画素回路群Ｂ１、Ｂ２、・・・、Ｂｎに供給される。ここで、ＤＡＴＡ０〜ＤＡＴＡ１２７に付された数字は、ＤＡＴＡ０〜ＤＡＴＡ１２７が供給される画素回路群Ｂ１、Ｂ２、・・・、Ｂｎを区別するために番号であり、例えば、図中“１”は、画素回路群Ｂ１に供給されるＤＡＴＡ０〜ＤＡＴＡ１２７を示す。したがって、ＤＡＴＡ０〜ＤＡＴＡ１２７が供給された画素回路群のうち、ＧＡＴＥ０〜ＧＡＴＥ４０がローレベルにある画素回路群に含まれる有機ＥＬ発光素子ＯＬＥＤが発光することになる。より具体的には、例えば、時刻ｔ１から時刻Ｔ３の間は、画素回路Ｂ１に含まれる有機ＥＬ発光素子ＯＬＥＤが発光することになる。ここで、画素回路群Ｂ１には、１２８個の画像信号が同時に書き込まれることになる。同様に、画素回路群Ｂ２は、時刻ｔ２から時刻Ｔ４の間で１２８個同時に書き込まれる。また、異なる画素回路群には、同時に書き込まれることがない。そして、画像信号が書き込まれた各有機ＥＬ発光素子ＯＬＥＤは、書き込まれた電荷に応じた時間だけ、発光することになる。
【００７２】
（プリンタ）
次に図９を参照しながら上述のプリンタヘッド１を備えたプリンタに係る実施形態について詳細に説明する。図９は、本実施形態に係るプリンタの主要構成を示す図式的断面図である。尚、以下の実施形態では、プリンタヘッド１をＹＭＣＫ用に４つ備えたカラープリンタ１０００を例に挙げて説明する。
【００７３】
図９において、プリンタ１０００は、ＹＭＣＫ用の４つの画像形成ユニット１００１Ｙ、１００１Ｍ、１００Ｃ及び１００１Ｋを備え、これらのユニットは夫々、本発明に係る「感光体」の一例たる感光ドラム１００２と、その周囲に順に配置されたクリーナ１０１１、帯電器１０１２、プリンタヘッド１、及び本発明に係る「現像手段」の一例たる現像器１０１３を備えて構成されている。
【００７４】
次に本実施形態のプリンタ１の構成をその動作と共に説明する。
【００７５】
図９において、クリーナ１０１１により、前回のサイクルで感光ドラム１００２の表面に残ったトナーが除去された後、今回のサイクル用に帯電器１０１２によって、コロナ放電等により感光ドラム１００２の表面が帯電される。続いて、上述した実施形態のプリンタヘッド１によるデータ信号に応じた露光によって、感光ドラム１００２の表面にデータ信号に応じた静電潜像が形成される。続いて、Ｙ（イエロー）、Ｍ（マゼンタ）、Ｃ（シアン）及びＫ（黒）のうち、各ユニットに対応する色のトナーを用いることで、現像器１０２１による現像が行われ、感光ドラム１００２の表面には、トナー付着による可視像たるトナー画像の形成が行われる。他方、転写ベルト１０２０は、ローラ１０２１、１０２２等により回動されている。そして、各感光ドラム１００２に対向する転写位置にて、転写ローラ１０１４で裏側から押された形で、感光ドラム１００２上のトナー画像が転写ベルト１０２０上に転写される。この転写されたトナー画像は、搬送装置１０３０により搬送されるコピー用紙等の用紙上に更に転写される。そして、不図示の定着装置等を介して、排出トレー上に画像形成済みの用紙が排出される。
【００７６】
以上説明したように本実施形態のプリンタ１０００は、上述したプリンタヘッド１を備えるので、感光ドラム１００２を高速且つ高解像度で露光可能である。しかも、プリンタヘッド１を小型化することで、プリンタにおける小型化を図れる。特に図９において、感光ドラム１００２の回転軸方向には、プリンタヘッド１は、その長手方向として所望の長さに形成することが容易にして可能であり、しかも、感光ドラム１００２の周方向に沿った方向についてのプリンタヘッド１の長さは、その短長方向の長さに他ならず、非常に短くすることができる。よって、図９の如き感光ドラム１００２の周囲を囲んで各種装置を配置する構成を有するプリンタに対して、本実施形態の如きプリンタヘッド１を適用することは、大変有利である。
【００７７】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うプリンタヘッド及びこれを備えたプリンタもまた、本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態に係るプリンタヘッドの構成を概略的に示した斜視図である。
【図２】本実施形態に係るプリンタヘッドの図式的な部分拡大平面図である。
【図３】本実施形態に係るプリンタヘッドの電気的な接続状態を示したブロック図である。
【図４】本実施形態のクロック制御回路の電気的接続態様を示すブロック図である。
【図５】本実施形態のクロック再生回路の電気的接続態様を示すブロック図である。
【図６】本実施形態のシフトレジスタ回路の一の段の電気的接続態様を示すブロック図である。
【図７】本実施形態の画素回路の電気的接続態様を示すブロック図である。
【図８】本実施形態のプリンタヘッドの動作を示すタイミングチャートである。
【図９】本発明の実施形態に係るプリンタの主要構成を示す図式的断面図である。
【符号の説明】
【００７９】
１  プリンタヘッド、１１  発光部、１７  ライン走査回路、２０  クロック制御部、２１  クロック制御回路、３０  クロック信号供給線、４０  クロック生成部、４１  クロック再生回路、ＳＲ  シフトレジスタ回路、８０  画素回路部、２０１  画素回路、１０００  プリンタ
【図１】
2006095787.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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