(57)【要約】【課題】  サージ耐量が大きな半導体装置を提供する。【解決手段】  このＤＲＡＭでは、シリコン基板２０の表面に、内部保護回路９の抵抗素子であるｎ+ 型拡散抵抗領域８に近接してその周囲にｎ型ウェル領域ＮＷを形成し、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域３３を形成し、ｎ+ 型拡散領域３３に接地電位ＧＮＤを与える。したがって、ｎ+ 型拡散抵抗領域８からシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散領域３３に吸収させることができるので、サージ電流を吸収する能力が向上する。【選択図】        図１２        
2006024956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置であって、
外部から信号が入力される入力端子、
前記入力端子に入力された信号に応答して所定の動作を行なう内部回路、
前記半導体基板の表面に形成され金属配線によって前記入力端子および前記内部回路に接続される第１の不純物拡散領域を含み、前記入力端子に流入したサージ電流から前記内部回路を保護するための内部保護手段、および
前記内部保護手段の前記第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域を備える、半導体装置。
【請求項２】
さらに、前記内部保護手段の前記第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも該第１の不純物拡散領域と前記金属配線との接触部に対応する部分に形成された該第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域を備える、請求項１に記載の半導体装置。
【請求項３】
さらに、前記内部保護手段の前記第１の不純物拡散領域に近接して形成された第４の不純物拡散領域を備え、
前記第２の不純物拡散領域は、前記第４の不純物拡散領域の表面に形成され、かつ前記第４の不純物拡散領域よりも不純物濃度が高い、請求項２に記載の半導体装置。
【請求項４】
前記内部保護手段の前記第１の不純物拡散領域は拡散抵抗素子を構成する、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
半導体基板上に形成された半導体装置であって、
外部から信号が入力される入力端子、
前記入力端子に入力したサージ電流から内部を保護するための内部保護手段、
金属配線によって前記入力端子に接続される第１の不純物拡散領域を含み、前記入力端子に入力された信号に応答して所定の動作を行なう内部回路、および
前記内部回路の前記第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域を備える、半導体装置。
【請求項６】
さらに、前記内部回路の前記第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも該第１の不純物拡散領域と前記金属配線との接触部に対応する部分に形成された該第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域を備える、請求項５に記載の半導体装置。
【請求項７】
さらに、前記内部保護手段の前記第１の不純物拡散領域に近接して形成された第４の不純物拡散領域を備え、
前記第２の不純物拡散領域は、前記第４の不純物拡散領域の表面に形成され、かつ前記第４の不純物拡散領域よりも不純物濃度が高い、請求項６に記載の半導体装置。
【請求項８】
半導体基板上に形成された半導体装置であって、
外部から入力された信号に応答して所定の動作を行なう内部回路、
前記半導体基板の表面に形成される第１の不純物拡散領域を含み、前記内部回路の出力信号を増幅するための出力トランジスタ、
金属配線によって前記出力トランジスタの前記第１の不純物拡散領域に接続され、前記出力トランジスタによって増幅された前記内部回路の出力信号を外部に出力するための出力端子、および
前記出力トランジスタの前記第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域を備える、半導体装置。
【請求項９】
さらに、前記出力トランジスタの前記第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも該第１の不純物拡散領域と前記金属配線との接触部に対応する部分に形成された該第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域を備える、請求項８に記載の半導体装置。
【請求項１０】
さらに、前記出力トランジスタの前記第１の不純物拡散領域に近接して形成された第４の不純物拡散領域を備え、
前記第２の不純物拡散領域は、前記第４の不純物拡散領域の表面に形成され、かつ前記第４の不純物拡散領域よりも不純物濃度が高い、請求項９に記載の半導体装置。
【請求項１１】
半導体基板上に形成された半導体装置であって、
外部から入力された信号に応答して所定の動作を行なう内部回路、
外部から前記内部回路に電源電圧を与えるための電源端子、
前記半導体基板の表面に形成され金属配線によって前記内部回路および前記電源端子に接続される第１の不純物拡散領域を含み、前記電源端子から前記内部回路へ前記電源電圧を供給し、またはその供給を停止するためのトランジスタ、および
前記トランジスタの前記第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域を備える、半導体装置。
【請求項１２】
さらに、前記トランジスタの前記第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも該第１の不純物拡散領域と前記金属配線との接触部に対応する部分に形成された該第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域を備える、請求項１１に記載の半導体装置。
【請求項１３】
さらに、前記トランジスタの前記第１の不純物拡散領域に近接して形成された第４の不純物拡散領域を備え、
前記第２の不純物拡散領域は、前記第４の不純物拡散領域の表面に形成され、かつ前記第４の不純物拡散領域よりも不純物濃度が高い、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、サージ電流から内部を保護するように構成された半導体装置に関する。
【背景技術】
【０００２】
図３０は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）のチップレイアウトを示す一部省略した平面図である。図において、長方形のチップの四隅の各々にメモリマット５１が設けられる。各メモリマット５１の長辺に沿ってロウデコーダ５２が設けられ、各メモリマット５１の短辺に沿ってコラムデコーダ５３が設けられる。
【０００３】
チップ中央部の周辺回路領域５４に、複数のパッドが１列に配置される。パッド１．１，１．２，１．３には、外部から接地電位ＶＳＳが与えられる。パッド２．１，２．２，２．３には、外部から電源電位ＶＣＣが与えられる。パッド３．１〜３．Ｋは、データ信号入出力用のパッドである。パッド４．１〜４．Ｍには、それぞれ外部から制御クロック信号／ＲＡＳ，／ＣＡＳ，…が与えられる。パッド５．１〜５．Ｎには、それぞれ外部からアドレス信号Ａ１〜ＡＮが与えられる。
【０００４】
複数のパッドに沿って、３つの電源配線２ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳが設けられる。電源配線２ＡＬＶＣＣには、パッド２．１，２．２，２．３を介して外部から電源電位ＶＣＣが与えられる。電源配線２ＡＬＶＢＢには、チップ内に設けられた内部電源回路（図示せず）から負の電源電位ＶＢＢが与えられる。電源配線２ＡＬＶＳＳには、パッド１．１，１．２，１．３を介して外部から接地電位ＶＳＳが与えられる。
【０００５】
各パッドには、外部から与えられたサージ電流からＤＲＡＭの内部回路を保護するための内部保護回路が設けられる。
【０００６】
図３１は、パッド４．１〜４．Ｍ，５．１〜５．Ｎの各々に設けられる内部保護回路９の構成を示す回路図である。図において、内部保護回路９は、パッド（たとえば５．２）とＤＲＡＭの内部回路との間に直列接続された２つの抵抗素子６，８と、２つの抵抗素子６，８の接続ノードと接地電位ＶＳＳのノード（以下、接地ノードと称す）との間に接続されたフィールドトランジスタ７とを含む。フィールドトランジスタ７のゲートは、接地ノードに接続される。
【０００７】
パッド５．２に入力したサージ電流は抵抗素子６によって減衰される。抵抗素子６を通過したサージ電流は、パンチスルーによりフィールドトランジスタ７を介して接地ノードに流出する。接地ノードに流出しなかった残りのサージ電流は抵抗素子８によってさらに減衰された後、内部回路に流入する。したがって、内部回路はサージ電流から保護される。
【０００８】
図３２は、図３０のうちパッド４．１〜４．Ｍ，５．１〜５．Ｎを含む部分の一部省略した拡大図である。パッド４．１〜４．Ｍ，５．１〜５．Ｎの各々の近傍に内部保護回路９用のｎ型ウェル領域ＮＷが形成され、各ｎ型ウェル領域ＮＷ内に２つのｐ型ウェル領域ＰＷ１，ＰＷ２が形成される。パッド４．１〜４．Ｍ，５．１〜５．Ｎの各々に対応して電源配線１ＡＬＶＣＣ，１ＡＬＶＢＢ，１ＡＬＶＳＳが設けられる。
【０００９】
各ｎ型ウェル領域ＮＷには、電源配線２ＡＬＶＣＣから電源配線１ＡＬＶＣＣを介して電源電位ＶＣＣが与えられる。各ｐ型ウェル領域ＰＷ１，ＰＷ２には、電源配線２ＡＬＶＢＢから電源配線１ＡＬＶＢＢを介して電源電位ＶＢＢが与えられる。各ｐ型ウェル領域ＰＷ１には、さらに電源配線２ＡＬＶＳＳから電源配線１ＡＬＶＳＳを介して接地電位ＶＳＳが与えられる。
【００１０】
また、隣接するウェル領域ＮＷ，ＰＷ２を接続するための電源配線１ＡＬＶＢＢ′，１ＡＬＶＣＣ′が設けられる。パッド４．１〜４．Ｍに対応する複数のｐ型ウェル領域ＰＷ２は、電源配線１ＡＬＶＢＢ′によって互いに接続されている。パッド５．１〜５．Ｎに対応する複数のｐ型ウェル領域ＰＷ２は、電源配線１ＡＬＶＢＢ′によって互いに接続されている。パッド５．１〜５．Ｎに対応する複数のｎ型ウェル領域ＮＷは、電源配線１ＡＬＶＣＣ′によって互いに接続されている。パッド４．１〜４．Ｍに対応する複数のｎ型ウェル領域ＮＷが電源配線１ＡＬＶＣＣ′によって互いに接続されていないのは、レイアウト上の都合によるものである。
【００１１】
図３３は、図３２のうちｎ型ウェル領域ＮＷを含む部分の拡大図である。２つのｐ型ウェル領域ＰＷ１，ＰＷ２は、ｎ型ウェル領域ＮＷ内に互いに分離して形成される。ｐ型ウェル領域ＰＷ１内には内部保護回路９のフィールドトランジスタ７が形成され、ｐ型ウェル領域ＰＷ２内には内部保護回路９の抵抗素子８が形成される。フィールドトランジスタ７のゲートおよびソースが電源配線１ＡＬＶＳＳに接続される。フィールドトランジスタ７を含むｐ型ウェル領域ＰＷ１と抵抗素子８を含むｐ型ウェル領域ＰＷ２が分離して形成されているのは、素子単位で配置するという設計の一般的手法に基づいたものである。
【００１２】
次に、図３４および図３５に従って、内部保護回路９の構成をより詳細に説明する。図３４は図３２のうちパッド５．２およびその近傍の拡大図、図３５は図３４のＸ−Ｘ′線断面図である。
【００１３】
図３４および図３５において、このＤＲＡＭチップでは、いわゆるトリプルウェル構成が採用される。すなわち、ｐ型シリコン基板２０の表面にボトムｎ型ウェル領域ＢＮＷが形成され、さらにその表面にｐ型ウェル領域ＰＷ１，ＰＷ２が形成される。ｐ型ウェル領域ＰＷ１，ＰＷ２の周囲にｎ型ウェル領域ＮＷが形成され、ｐ型ウェル領域ＰＷ１，ＰＷ２がｐ型シリコン基板２０と分離される。ｎ型ウェル領域ＮＷの表面に帯状のｎ+ 型電位固定領域２１が形成される。
【００１４】
ｐ型ウェル領域ＰＷ１の表面中央部にフィールドトランジスタ７のｎ+ 型ドレイン領域７ｄが形成され、ｎ+ 型ドレイン領域７ｄを囲むようにしてｎ+ 型ソース領域７ｓが形成される。ｐ型ウェル領域ＰＷ１の外周に沿って帯状のｐ+ 型電位固定領域２２が形成される。
【００１５】
ｐ型ウェル領域ＰＷ２の表面中央部にｎ+ 型拡散抵抗領域８が形成される。このｎ+ 型拡散抵抗領域８が内部保護回路９の抵抗素子８を構成する。ｐ型ウェル領域ＰＷ２の外周に沿って帯状のｐ+ 型電位固定領域２３が形成される。
【００１６】
なお、ｐ型ウェル領域ＰＷ２内には、パッド５．２とボンディングワイヤの接続状態をテストするためのＩＦトランジスタ１２も形成される。
【００１７】
シリコン基板２０上にポリシリコン層ＢＬ、下層アルミ配線層１ＡＬおよび上層アルミ配線層２ＡＬが順次形成される。ポリシリコン層ＢＬによって、抵抗素子６、およびクロスアンダー用の接続配線１０，１１が形成される。下層アルミ配線層１ＡＬによって、電源配線１ＡＬＶＣＣ１〜３，１ＡＬＶＣＣ′，１ＡＬＶＢＢ，１ＡＬＶＢＢ′，１ＡＬＶＳＳ１，１ＡＬＶＳＳ２および信号配線１ＡＬＳＬ１〜３が形成される。上層アルミ配線層２ＡＬによって、パッド５．２および電源配線２ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳが形成される。
【００１８】
パッド５．２は、信号配線１ＡＬＳＬ１を介して抵抗素子６の一方端に接続される。抵抗素子６の他方端は信号配線１ＡＬＳＬ２を介してフィールドトランジスタ７のｎ+ 型ドレイン領域７ｄおよび抵抗素子８の一方端に接続される。抵抗素子８の他方端は信号配線１ＡＬＳＬ３を介してＤＲＡＭの内部回路に接続される。電源配線１ＡＬＶＳＳ１，１ＡＬＶＳＳ２がフィールドトランジスタ７のゲート電極７ｇ１，７ｇ２を兼ねる。電源配線１ＡＬＶＳＳ１，１ＡＬＶＳＳ２は、電源配線２ＡＬＶＳＳに接続される。
【００１９】
電源配線１ＡＬＶＣＣ１〜３は、ｎ型ウェル領域ＮＷのｎ+ 型電位固定領域２１に沿って形成され、コンタクトホールを介してｎ+ 型電位固定領域２１に接続される。電源配線１ＡＬＶＣＣ１と１ＡＬＶＣＣ２、１ＡＬＶＣＣ２と１ＡＬＶＣＣ３は、それぞれ接続配線１０，１１によって接続される。電源配線１ＡＬＶＣＣ１，１ＡＬＶＣＣ３は、電源配線２ＡＬＶＣＣに接続される。電源配線１ＡＬＶＣＣ２の両端は、それぞれ電源配線１ＡＬＶＣＣ′を介して隣接するパッド５．１，５．３に対応する電源配線１ＡＬＶＣＣ２に接続される。
【００２０】
電源配線１ＡＬＶＢＢは、ｐ型ウェル領域ＰＷ１，ＰＷ２のｐ+ 型電位固定領域２２，２３に沿って形成され、コンタクトホールを介してｐ+ 型電位固定領域２２，２３に接続される。電源配線１ＡＬＶＢＢは、電源配線２ＡＬＶＢＢに接続される。電源配線１ＡＬＶＢＢは、接続配線１０，１１の上方を通過する電源配線１ＡＬＶＢＢ′を介して隣接するパッド５．１，５．３に対応する電源配線１ＡＬＶＢＢに接続される。
【００２１】
他のパッド５．１，５．３〜５．Ｎの近傍の構成も同様である。また、パッド４．１〜４．Ｍの近傍の構成も、電源配線１ＡＬＶＣＣ２間が電源配線１ＡＬＶＣＣ′によって接続されていない他は、同様である。
【００２２】
なお、図３４において、抵抗素子８の入力側（フィールドトランジスタ７のｎ+ 型ドレイン領域７ｄと接続された側）の端部と電源配線１ＡＬＶＣＣ２の間の距離Ｌｙは、抵抗素子８の入力側の端部と電源配線１ＡＬＶＣＣ３の間の距離Ｌｘよりも小さくなっていた。
【００２３】
また、図３６は、トリプルウェル構成を採用していない従来の他のＤＲＡＭのパッド５．２およびその近傍の構成を示す図、図３７は図３６のＹ−Ｙ′線断面図、図３８は図３６のＺ−Ｚ′線断面図である。
【００２４】
図において、このＤＲＡＭでは、ｐ型シリコン基板２０表面にフィールドトランジスタ７のｎ+ 型ドレイン領域７ｄおよびｎ+ 型ソース領域７ｓと、ｎ+ 型拡散抵抗領域８が直接形成され、ウェルＰＷ，ＮＷは形成されない。ｎ+ 型ドレイン領域７ｄ、ｎ+ 型ソース領域７ｓおよびｎ+ 型拡散抵抗領域８は、フィールド酸化膜２４によって互いに分離される。ポリシリコン層ＢＬによって抵抗素子６が形成され、下層アルミ配線層１ＡＬによって信号配線１ＡＬＳＬ１〜３が形成され、上層アルミ配線層２ＡＬによってパッド５．２が形成される。
【００２５】
パッド５．２はコンタクトホールＣＨを介して信号配線１ＡＬＳＬ１の一端に接続され、信号配線１ＡＬＳＬ１の他端はコンタクトホールＣＨを介して抵抗素子６の一端に接続される。抵抗素子６の他端はコンタクトホールＣＨを介して信号配線１ＡＬＳＬ２の一端に接続され、信号配線１ＡＬＳＬ２の他端はコンタクトホールＣＨを介してフィールドトランジスタ７のｎ+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８の一端に接続される。ｎ+ 型拡散抵抗領域８の他端はコンタクトホールＣＨを介して信号配線１ＡＬＳＬ３に接続され、信号配線１ＡＬＳＬ３の他端はＤＲＡＭの内部回路に接続される。
【００２６】
このＤＲＡＭは、トリプルウェル構成を採用していないこと以外は、図３０〜図３５で示したＤＲＡＭと同じである。
【００２７】
なお、図３６では、図の簡単化のため、図３４で示したフィールドトランジスタ７のゲート電極７ｇ１，７ｇ２およびＩＦトランジスタ１２は省略されている。
【００２８】
また、図３０〜図３５では、図の簡単化のため、図３７および図３８で示したフィールド酸化膜２４は省略されている。
【００２９】
また、図３９は、トリプルウェル構成を採用せず、かつトレンチ分離構成を採用した従来のさらに他のＤＲＡＭの構成を示す断面図であって、図３７と対比される図である。このＤＲＡＭでは、ｎ+ 型ドレイン領域７ｄ、ｎ+ 型ソース領域７ｓおよびｎ+ 型拡散抵抗領域８は、トレンチ分離領域２５によって互いに分離される。トレンチ分離領域２５は、シリコン基板２０の表面に、ｎ+ 型ドレイン領域７ｄとシリコン基板２０の接合部よりも深い溝を形成した後、その溝を絶縁物で埋めることによって形成されている。このＤＲＡＭは、トレンチ分離構成を採用していること以外は、図３６〜図３８で示したＤＲＡＭと同じである。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
トリプルウェル構成を採用した図３０〜図３５のチップにおいて、チップのサージ耐量をテストするためパッド４．１〜４．Ｍ，５．１〜５．Ｎの各々にサージ電流を与えると、パッド４．１〜４．Ｍに対応する内部保護回路９に比べ、パッド５．１〜５．Ｎの対応する内部保護回路９の方が破損しやすいことがわかった。これは、電源配線１ＡＬＶＣＣ′の有無により、抵抗素子８の入力側の端部から電源配線１ＡＬＶＣＣ２に流れる電流の値が相違することに起因すると考えられた。
【００３１】
また、トリプルウェル構成を採用した図３０〜図３５のチップは、トリプルウェル構成を採用していない図３６〜図３８のチップよりもサージ耐量が小さいことがわかった。これは、トリプルウェル構成を採用したチップでは抵抗素子８から漏れたサージ電流がウェル領域ＰＷ１，ＮＷ，ＢＮＷ内にのみ拡散するのに対し、トリプルウェル構成を採用していないチップでは抵抗素子８から漏れたサージ電流がシリコン基板２０全体に拡散すること、すなわちサージ電流を吸収する部分の容量が相違することにあると考えられた。
【００３２】
また、トリプルウェル構成を採用していない図３６〜図３８のチップでは、サージ電流により、ｎ+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８とシリコン基板２０との接合面のうち、ｎ+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８とコンタクトホールＣＨとの接続部に対応する部分（たとえば図３８のＱ部）が破壊されやすいことがわかった。これは、コンタクトホールＣＨのアルミ原子がｎ+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８内に拡散することや、ｎ+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８とシリコン基板２０との不純物濃度の差が大きいことに起因して、サージ電流の流入時においてＱ部の電界が大きくなり、これによりＱ部に大電流が流れてリークパスが形成されるためと考えられた。
【００３３】
また、トリプルウェル構成を採用せず、かつトレンチ分離構成を採用した図３９のチップは、サージ電流を吸収する能力が低かった。これは、フィールドトランジスタ７の下部に水平方向に形成されるｎｐｎバイポーラトランジスタにおいてベースを流れる電流がトレンチ分離領域２５で遮られ、ｎｐｎバイポーラトランジスタの電流駆動能力が減少するためと考えられた。
【００３４】
それゆえに、この発明の主たる目的は、サージ耐量が大きな半導体装置を提供することである。
【課題を解決するための手段】
【００３５】
この発明に係る半導体装置は、半導体基板上に形成された半導体装置であって、外部から信号が入力される入力端子と、入力端子に入力された信号に応答して所定の動作を行なう内部回路と、半導体基板の表面に形成され金属配線によって入力端子および内部回路に接続される第１の不純物拡散領域を含み、入力端子に流入したサージ電流から内部回路を保護するための内部保護手段と、内部保護手段の第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域とを備えたものである。したがって、第１の不純物拡散領域から漏れたサージ電流が第２の不純物拡散領域に吸収されることとなり、サージ吸収能力が増大する。
【００３６】
好ましくは、さらに、内部保護手段の第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも第１の不純物拡散領域と金属配線との接触部に対応する部分に、第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域が形成される。この場合は、接合部の破損が防止され、サージ耐量が増大する。
【００３７】
また好ましくは、さらに、内部保護手段の第１の不純物拡散領域に近接して第４の不純物拡散領域が設けられ、第２の不純物拡散領域が第４の不純物拡散領域の表面に形成され、かつ第２の不純物拡散領域の不純物濃度が第４の不純物拡散領域よりも高い。この場合は、不純物拡散領域と基板との接合部の破損が防止され、サージ耐量が増大する。
【００３８】
また好ましくは、内部保護手段の第１の不純物拡散領域は拡散抵抗素子を構成する。
また、この発明に係る他の半導体装置は、半導体基板上に形成された半導体装置であって、外部から信号が入力される入力端子と、入力端子に入力したサージ電流から内部を保護するための内部保護手段と、金属配線によって入力端子に接続される第１の不純物拡散領域を含み、入力端子に入力された信号に応答して所定の動作を行なう内部回路と、内部回路の第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域とを備えたものである。したがって、第１の不純物拡散領域から漏れたサージ電流が第２の不純物拡散領域に吸収されることとなり、サージ吸収能力が増大する。
【００３９】
好ましくは、さらに、内部回路の第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも第１の不純物拡散領域と金属配線との接触部に対応する部分に、第１の不純物拡散領域よりも低い第２の不純物拡散領域が形成される。この場合は、接合部の破損が防止され、サージ耐量が増大する。
【００４０】
また好ましくは、さらに、内部保護手段の第１の不純物拡散領域に近接して第４の不純物拡散領域が設けられ、第２の不純物拡散領域が第４の不純物拡散領域の表面に形成され、かつ第２の不純物拡散領域の不純物濃度が第４の不純物拡散領域よりも高い。この場合は、不純物拡散領域と基板との接合部の破損が防止され、サージ耐量が増大する。
【００４１】
また、この発明に係るさらに他の半導体装置は、半導体基板上に形成された半導体装置であって、外部から入力された信号に応答して所定の動作を行なう内部回路と、半導体基板の表面に形成される第１の不純物拡散領域を含み、内部回路の出力信号を増幅するための出力トランジスタと、金属配線によって出力トランジスタの第１の不純物拡散領域に接続され、出力トランジスタによって増幅された内部回路の出力信号を外部に出力するための出力端子と、出力トランジスタの第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域とを備えたものである。したがって、第１の不純物拡散領域から漏れたサージ電流が第２の不純物拡散領域に吸収されることとなり、サージ吸収能力が増大する。
【００４２】
好ましくは、さらに、出力トランジスタの第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも第１の不純物拡散領域と金属配線との接触部に対応する部分に、第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域が形成される。この場合は、接合部分の破損が防止され、サージ耐量が増大する。
【００４３】
また好ましくは、さらに、出力トランジスタの第１の不純物拡散領域に近接して第４の不純物拡散領域が設けられ、第２の不純物拡散領域が第４の不純物拡散領域の表面に形成され、かつ第２の不純物拡散領域の不純物濃度が第４の不純物拡散領域よりも高い。この場合は、不純物拡散領域と基板との接合部分の破損が防止され、サージ耐量が増大する。
【００４４】
また、この発明に係るさらに他の半導体装置は、半導体基板上に形成された半導体装置であって、外部から入力された信号に応答して所定の動作を行なう内部回路と、外部から内部回路に電源電圧を与えるための電源端子と、半導体基板の表面に形成され金属配線によって内部回路および電源端子に接続される第１の不純物拡散領域を含み、電源端子から内部回路へ電源電圧を供給し、またはその供給を停止するためのトランジスタと、トランジスタの第１の不純物拡散領域に近接して形成され固定電位が与えられる第２の不純物拡散領域とを備えたものである。したがって、第１の不純物拡散領域から漏れたサージ電流が第２の不純物拡散領域に吸収されることとなり、サージ吸収能力が増大する。
【００４５】
好ましくは、さらに、トランジスタの第１の不純物拡散領域の下側の半導体基板部分のうちの少なくとも第１の不純物拡散領域と金属配線との接触部に対応する部分に、第１の不純物拡散領域よりも不純物濃度が低い第３の不純物拡散領域が形成される。この場合は、接合部の破損が防止され、サージ耐量が増大する。
【００４６】
また好ましくは、さらに、トランジスタの第１の不純物拡散領域に近接して第４の不純物拡散領域が設けられ、第２の不純物拡散領域が第４の不純物拡散領域の表面に形成され、かつ第２の不純物拡散領域の不純物濃度が第４の不純物拡散領域よりも高い。この場合は、不純物拡散領域と基板との接合部の破損が防止され、サージ耐量が増大する。
【発明を実施するための最良の形態】
【００４７】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎを含む部分の拡大図であって、図３２と対比される図である。また、図２は、図１のパッド５．２およびその近傍の拡大図であって、図３４と対比される図である。
【００４８】
図１および図２を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、パッド５．１〜５．Ｎの各々に対応する内部保護回路９のｎ型ウェル領域ＮＷ同士すなわち電源配線１ＡＬＶＣＣ同士が電源配線１ＡＬＶＣＣ′によって接続されていない点である。したがって、パッド４．１〜４．Ｍ用の内部保護回路の配線と、パッド５．１〜５．Ｎ用の内部保護回路の配線とは、完全に同一になっている。
【００４９】
この実施の形態では、電源配線１ＡＬＶＣＣ２同士が電源配線１ＡＬＶＣＣ′によって接続されていないので、たとえば図２の抵抗素子８から電源配線１ＡＬＶＣＣ２に電流が流れても、その電流がさらに電源配線１ＡＬＶＣＣ′を介して他のパッド５．１，５．３〜５．Ｎに対応する電源配線１ＡＬＶＣＣ２に流入し、さらに電源配線２ＡＬＶＣＣに流入することはない。また、抵抗素子８から電源配線１ＡＬＶＣＣ２に流入する電流がポリシリコン層ＢＬで形成された接続配線１０，１１によって制限される。したがって、抵抗素子８から電源配線１ＡＬＶＣＣ２に大電流が流れることが防止され、抵抗素子８の破損が防止される。よって、ＤＲＡＭのサージ耐量が増大する。
【００５０】
［実施の形態２］
図３は、この発明の実施の形態２によるＤＲＡＭのパッド５．２およびその近傍の拡大図であって、図３４と対比される図である。
【００５１】
図３を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、サージ電流の流入時に高電位となる抵抗素子８の入力側の端部と電源配線１ＡＬＶＣＣ２の間の距離Ｌｙが、抵抗素子８の入力側の端部と電源配線１ＡＬＶＣＣ３の間の距離Ｌｘと同程度に大きく設定されている点である。
【００５２】
この実施の形態では、上述のとおりＬｙをＬｘと同程度に大きくしたので、抵抗素子８から電源配線１ＡＬＶＣＣ２に流入する電流が低減される。したがって、抵抗素子８の破損が防止され、ＤＲＡＭのサージ耐量が増大する。
【００５３】
［実施の形態３］
図４は、この発明の実施の形態３によるＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎの各々に対応して設けられたウェル領域の構成を示す図であって、図３３と対比される図である。また、図５は、図４で示したウェル領域の断面図であって、図３５と対比される図である。
【００５４】
図４および図５を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、ｐ型ウェル領域ＰＷ１とＰＷ２が連続的に形成され、ｎ型ウェル領域ＮＷ内に１つのｐ型ウェル領域ＰＷが形成されている点である。内部保護回路９のフィールドトランジスタ７および抵抗素子８は、ともにｐ型ウェル領域ＰＷ内に形成される。
【００５５】
この実施の形態では、２つのｐ型ウェル領域ＰＷ１とＰＷ２が連続的に形成されているので、２つのｐ型ウェル領域ＰＷ１とＰＷ２が別々に形成されていた従来に比べ、抵抗素子８から漏れるサージ電流を吸収するウェル領域の容量が増大する。したがって、ＤＲＡＭのサージ耐量が増大する。
【００５６】
［実施の形態４］
図６は、この発明の実施の形態４によるＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎの各々に対応して設けられたウェル領域ＮＷ，ＰＷを含む部分を示す図である。
【００５７】
図６を参照して、このＤＲＡＭが図４で示したＤＲＡＭと異なる点は、電源配線１ＡＬＶＣＣと２ＡＬＶＣＣの間に抵抗素子３０が接続されている点である。
【００５８】
この実施の形態では、抵抗素子３０によりｐ型ウェル領域ＰＷ内の抵抗素子８から電源配線１ＡＬＶＣＣを介して電源配線２ＡＬＶＣＣに流入する電流が低減される。したがって、内部保護回路９の抵抗素子８の破損が防止され、ＤＲＡＭのサージ耐量が増大する。
【００５９】
［実施の形態５］
図７は、この発明の実施の形態５によるＤＲＡＭの構成を示す一部省略した図である。
【００６０】
図７を参照して、このＤＲＡＭが図６で示したＤＲＡＭと異なる点は、すべてのｎ型ウェル領域ＮＷが連続的に形成され、すべてのｐ型ウェル領域ＰＷが１つのｎ型ウェル領域ＮＷ内に形成されている点である。ｎ型ウェル領域ＮＷ用の電源配線１ＡＬＶＣＣは１つの抵抗素子３０を介して電源配線２ＡＬＶＣＣに接続される。
【００６１】
この実施の形態では、すべてのｎ型ウェル領域ＮＷが連続的に形成されているので、ｎ型ウェル領域ＮＷ同士が分離されていた従来に比べ、ｐ型ウェル領域ＰＷ内に形成されている抵抗素子８から漏れるサージ電流を吸収するウェル領域の容量が増大する。よって、ＤＲＡＭのサージ耐量が増大する。
【００６２】
また、すべてのｐ型ウェル領域ＰＷ１に対して１つの抵抗素子３０を設けるので、各ｐ型ウェル領域ＰＷに対して抵抗素子３０を設けていた図６のＤＲＡＭに比べ、レイアウト面積が縮小される。
【００６３】
なお、この実施の形態では、すべてのｐ型ウェル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成したが、これに限るものではなく、複数のｐ型ウェル領域ＰＷを任意の数ずつグループ化し、各グループのｐ型ウェル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成してもよい。たとえば、パッド４．１〜４．Ｍ用のｐ型ウェル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成し、パッド５．１〜５．Ｎ用のｐ型ウェル領域ＰＷをもう１つのｎ型ウェル領域ＮＷ内に形成してもよい。
【００６４】
［実施の形態６］
図８は、この発明の実施の形態６によるＤＲＡＭの構成を示す一部省略した図である。
【００６５】
図８を参照して、このＤＲＡＭが図７で示したＤＲＡＭと異なる点は、ｎ型ウェル領域ＮＷの表面から内部に向かって柱状のｎ+ 型電位固定領域１４が形成され、そのｎ+ 型電位固定領域３１が電源配線１ＡＬＶＣＣを介して電源配線２ＡＬＶＣＣに接続されている点である。
【００６６】
この実施の形態では、ｎ+ 型電位固定領域３１が柱状に形成されるので、ｎ+ 型電位固定領域２１が帯状に形成されていた従来に比べ、ｐ型ウェル領域ＰＷ内の抵抗素子８からｎ+ 型電位固定領域３１および電源配線１ＡＬＶＣＣを介して電源配線２ＡＬＶＣＣに流れる電流が小さくなる。したがって、抵抗素子８の破損が防止され、ＤＲＡＭのサージ耐量が増大する。
【００６７】
［実施の形態７］
図９は、この発明の実施の形態７によるＤＲＡＭの構成を示す断面図であって、図３８と対比される図である。
【００６８】
図９を参照して、このＤＲＡＭが図３８で示したＤＲＡＭと異なる点は、ｎ+ 型拡散抵抗領域８の下側のシリコン基板２０部分のうちのコンタクトホールＣＨとｎ+ 型拡散抵抗領域８の接触部に対応する部分に、ｎ+ 型拡散抵抗領域８よりも不純物濃度が低いｎ型ウェル領域ＮＷが形成されている点である。
【００６９】
この実施の形態では、コンタクトホールＣＨとｎ+ 型拡散抵抗領域８との接触部の下方にｎ型ウェル領域ＮＷを設けたので、コンタクトホールＣＨのアルミニウム原子がｎ+ 型拡散抵抗領域８内に拡散しても、そのアルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板２０との接合部に与える影響は少ない。また、コンタクトホールＣＨとｎ+ 型拡散抵抗領域８との接触部の下方における不純物濃度の勾配が従来よりも小さくなる。したがって、サージ電流流入時におけるコンタクトホールＣＨの下方の電界が従来よりも小さくなり、コンタクトホールＣＨからシリコン基板２０に流れる電流が小さくなる。よって、サージ電流によるコンタクトホールＣＨ下のｎ+ 型拡散抵抗領域８とシリコン基板２０との接合部の破損が防止され、サージ耐量が向上する。
【００７０】
なお、この実施の形態では、ｎ+ 型拡散抵抗領域８の下側のシリコン基板２０部分のうちのコンタクトホールＣＨとｎ+ 型拡散抵抗領域８との接触部に対応する部分のみにｎ型ウェル領域ＮＷを設けたが、図１０に示すように、ｎ+ 型拡散抵抗領域８の下側のシリコン基板２０部分の全体にｎ型ウェル領域ＮＷを設けてもよい。ただし、この場合は、ｎ+ 型拡散抵抗領域８とｎ型ウェル領域ＮＷの各々が拡散抵抗素子を構成することとなり、信号配線１ＡＬＳＬ２と１ＡＬＳＬ３の間にｎ+ 拡散抵抗領域８によって構成される拡散抵抗素子とｎ型ウェル領域ＮＷによって構成される拡散抵抗素子とが並列に接続されたこととなる。
【００７１】
［実施の形態８］
図１１は、この発明の実施の形態８によるＤＲＡＭの構成を示す断面図であって、図３８と対比される図である。
【００７２】
図１１を参照して、このＤＲＡＭでは、シリコン基板２０の表面に図３８のｎ+ 型拡散抵抗領域８よりも不純物濃度が低くかつ深いｎ型拡散抵抗領域８′が形成され、ｎ型拡散抵抗領域８′の両端部の表面にｎ型拡散抵抗領域８′よりも不純物濃度が高いｎ+ 型拡散領域３２が形成される。ｎ型拡散抵抗領域８′の一方端部のｎ+ 型拡散領域３２はコンタクトホールＣＨを介して信号配線１ＡＬＳＬ２に接続され、ｎ型拡散抵抗領域８′の他方端部のｎ+ 型拡散領域３２はコンタクトホールＣＨを介して信号配線１ＡＬＳＬ３に接続される。
【００７３】
この実施の形態では、拡散抵抗素子を高抵抗のｎ型拡散抵抗領域８′で構成して拡散抵抗領域８′とシリコン基板２０との接合部を従来よりも深くし、かつｎ型拡散抵抗領域８′とコンタクトホールＣＨとの間にｎ+ 型拡散領域３２を設けたので、サージ電流流入時におけるコンタクトホールＣＨの下方の電界が従来よりも小さくなり、コンタクトホールＣＨからシリコン基板２０へ流れる電流が小さくなる。よって、サージ電流によるコンタクトホールＣＨ下のｎ型拡散抵抗領域８′とシリコン基板２０との接合部の破損が防止され、サージ耐量が増大する。
【００７４】
［実施の形態９］
図１２（ａ）は、この発明の実施の形態９によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図、図１２（ｂ）は図１２（ａ）のＡ−Ａ′線断面図である。
【００７５】
図１２を参照して、このＤＲＡＭが図９のＤＲＡＭと異なる点は、シリコン基板２０の表面に、ｎ+ 型拡散抵抗領域８に近接してｎ+ 型拡散抵抗領域８の周囲にｎ型ウェル領域ＮＷが形成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域３３が形成されている点である。ｎ+ 型拡散領域３３には、フィールドトランジスタ７のｎ+ ソース領域７ｓとともに接地電位ＧＮＤが与えられる。ｎ+ 型拡散抵抗領域８とｎ+ 型拡散領域３３は、フィールド酸化膜２４によって分離される。
【００７６】
この実施の形態では、実施の形態７と同じ効果が得られる他、ｎ+ 型拡散抵抗領域８の周囲にｎ+ 型拡散領域３３を設けたので、ｎ+ 型拡散抵抗領域８からシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散領域３３に吸収させることができる。したがって、サージ電流を吸収する能力が実施の形態７よりも向上する。また、ｎ+ 型拡散領域３３の下にｎ型ウェル領域ＮＷを設けたので、実施の形態７と同じ理由で、ｎ+ 型拡散領域３３とシリコン基板２０との間のリークパスの発生が防止される。
【００７７】
なお、この実施の形態では、ｎ+ 型拡散抵抗領域８の周囲全体にｎ+ 型拡散領域３３を設けたが、ｎ+ 型拡散抵抗領域８の周囲の一部のみにｎ+ 型拡散領域３３を設けてもよい。
【００７８】
また、この実施の形態でも、図１３に示すように、ｎ+ 型拡散抵抗領域８の下側の全体を覆うようにしてｎ型ウェル領域ＮＷを設けてもよい。
【００７９】
［実施の形態１０］
図１４（ａ）は、この発明の実施の形態１０によるＤＲＡＭのパッド５．２およびその近傍を示す図、図１４（ｂ）は図１４（ａ）のＢ−Ｂ′線断面図である。
【００８０】
図１４を参照して、このＤＲＡＭでは、ＤＲＡＭの内部回路を構成するｎチャネルＭＯＳトランジスタ３４のｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄの各々の下に、ｎ+ 型ソース領域３４およびｎ+ 型ドレイン領域３４ｄよりも不純物濃度が低いｎ型ウェル領域ＮＷが設けられる。
【００８１】
詳しく説明すると、シリコン基板２０の表面に図示しないゲート酸化膜を介してゲート電極３４ｇが形成され、ゲート電極３４ｇの一方側にｎ+ 型ソース領域３４ｓが形成され、ゲート電極３４ｇの他方側にｎ+ 型ドレイン領域３４ｄが形成されてｎチャネルＭＯＳトランジスタ３４が形成される。ｎ+ 型ドレイン領域３４ｄはコンタクトホールＣＨを介して信号配線１ＡＬＳＬ３に接続され、ｎ+ 型ソース領域３４ｓはコンタクトホールＣＨを介して信号配線１ＡＬＳＬ４に接続される。ｎチャネルＭＯＳトランジスタ３４は、フィールド酸化膜２４によって他の領域と分離される。ｎ型ウェル領域ＮＷは、ｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄの下側のシリコン基板２０部分のうちの、コンタクトホールＣＨとｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄとの接触部に対応する部分に形成される。
【００８２】
この実施の形態では、コンタクトホールＣＨとｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄとの接合部の下方にｎ型ウェル領域ＮＷを設けたので、コンタクトホールＣＨのアルミニウム原子がｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄ内に拡散してもそのアルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板２０との接合部に与える影響は少ない。また、コンタクトホールＣＨとｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄとの接合部の下方における不純物濃度の勾配は従来よりも小さくなる。したがって、サージ電流流入時におけるコンタクトホールＣＨの下方の電界が小さくなり、コンタクトホールＣＨからシリコン基板２０に流れる電流が小さくなる。よって、サージ電流によるコンタクトホールＣＨ下のｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄとシリコン基板２０との接合部の破損が防止され、サージ耐量が向上する。
【００８３】
［実施の形態１１］
図１５（ａ）は、この発明の実施の形態１１によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図、図１５（ｂ）は図１５（ａ）のＣ−Ｃ′線断面図である。
【００８４】
図１５を参照して、このＤＲＡＭが図１４のＤＲＡＭと異なる点は、シリコン基板２０の表面に、ｎチャネルＭＯＳトランジスタ３４に近接してｎチャネルＭＯＳトランジスタ３４の周囲にｎ型ウェル領域ＮＷが形成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域３５が形成されている点である。ｎ+ 型拡散領域３５には、フィールドトランジスタ７のｎ+ 型ソース領域７ｓおよびｎ+ 型拡散領域３３とともに接地電位ＧＮＤが与えられる。ｎチャネルＭＯＳトランジスタ３４とｎ+ 型拡散領域３５は、フィールド酸化膜２４によって分離される。
【００８５】
この実施の形態では、実施の形態１０と同じ効果が得られる他、ｎチャネルＭＯＳトランジスタ３４の周囲にｎ+ 型拡散領域３５を設けたので、ｎチャネルＭＯＳトランジスタ３４からシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散領域３５に吸収させることができる。したがって、サージ電流を吸収する能力が実施の形態１０よりも向上する。また、ｎ+ 型拡散領域３５の下にｎ型ウェル領域ＮＷを設けたので、実施の形態１０と同じ理由で、ｎ+ 型拡散領域３５とシリコン基板２０との間のリークパスの発生が防止される。
【００８６】
なお、この実施の形態では、ｎチャネルＭＯＳトランジスタ３４の周囲全体にｎ+ 型拡散領域３５を設けたが、ｎチャネルＭＯＳトランジスタ３４の周囲の一部のみにｎ+ 型拡散領域３５を設けてもよい。
【００８７】
［実施の形態１２］
図１６は、この発明の実施の形態１２によるＤＲＡＭのデータ信号入出力用のパッド３．１およびそれに接続される出力回路３６の構成を示す回路図である。
【００８８】
図１６を参照して、出力回路３６は、電源電位ＶＣＣのノード（以下、電源ノードと称す）と接地ノードとの間に直列接続されたｎチャネルＭＯＳトランジスタ３７，３８と、ｎチャネルＭＯＳトランジスタ３７と３８の接続ノードとパッド３．１との間に接続された電流制限用の抵抗素子３９とを含む。ｎチャネルＭＯＳトランジスタ３７，３８のゲート電極には、それぞれ内部回路からの内部データ信号φ１，φ２が入力される。
【００８９】
信号φ１が「Ｈ」レベルで信号φ２が「Ｌ」レベルの場合は、トランジスタ３７が導通し、トランジスタ３８が非導通となってパッド３．１は「Ｈ」レベルとなる。逆に、信号φ１が「Ｌ」レベルで信号φ２が「Ｈ」レベルの場合は、トランジスタ３７が非導通となりトランジスタ３８が導通してパッド３．１は「Ｌ」レベルとなる。
【００９０】
出力回路３６は、このように内部データ信号φ１，φ２を増幅する機能を有するとともに、パッド３．１に流入したサージ電流から内部回路を保護する機能をも有する。すなわち、パッド３．１に流入したサージ電流は抵抗素子３９によって減衰された後、トランジスタ３７または３８を介して電源ノードまたは接地ノードに流出する。したがって、サージ電流が内部回路へ流入して内部回路を破壊することが防止される。
【００９１】
しかし、出力回路３６においても、コンタクトホールＣＨの下方の接合部がサージ電流によって破損されやすいという問題があった。この実施の形態は、この問題を解決するものである。
【００９２】
図１７は、パッド３．１およびその近傍の構成を示す図、図１８は図１７のＤ−Ｄ′断面図である。
【００９３】
図１７および図１８を参照して、このＤＲＡＭでは、出力回路３６を構成するｎチャネルＭＯＳトランジスタ３７，３８のｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７，３８の下に、それらよりも不純物濃度が低いｎ型ウェル領域ＮＷが設けられる。
【００９４】
詳しく説明すると、シリコン基板２０の表面上に複数のゲート電極３７ｇが形成され、これらのゲート電極３７ｇの間および両側にｎ+ 型ソース領域３７ｓおよびｎ+ 型ドレイン領域３７ｄが交互に形成されてｎチャネルＭＯＳトランジスタ３７が形成される。また、シリコン基板２０の表面上に複数のゲート電極３８ｇが形成され、これらのゲート電極３８ｇの間および両側にｎ+ 型ソース領域３８ｓおよびｎ+ 型ドレイン領域３８ｄが交互に形成されてｎチャネルＭＯＳトランジスタ３８が形成される。なお、各ゲート電極３７ｇ，３８ｇとシリコン基板２０との間には図示しないゲート酸化膜が設けられている。また、複数のゲート電極３７ｇ，３８ｇを設けたのは、ｎチャネルＭＯＳトランジスタ３７，３８のゲート幅を大きくしてｎチャネルＭＯＳトランジスタ３７，３８の電流駆動能力を大きくするためである。
【００９５】
ゲート電極３７ｇの一端は共通接続されて内部データ信号φ１を受ける。ゲート電極３８ｇの一端は共通接続されて内部データ信号φ２を受ける。ｎ+ 型ドレイン領域３７ｄは複数のコンタクトホールＣＨを介して櫛型の電源配線１ＡＬＶＣＣ５に接続される。電源配線１ＡＬＶＣＣ５には、電源電位ＶＣＣが与えられる。ｎ+ 型ソース領域３８ｓは複数のコンタクトホールＣＨを介して櫛型の電源配線１ＡＬＶＳＳ５に接続される。電源配線１ＡＬＶＳＳ５には、接地電位ＧＮＤが与えられる。ｎ+ 型ソース領域３７ｓおよびｎ+ 型ソース領域３８ｄは複数のコンタクトホールＣＨを介して櫛型の信号配線１ＡＬＳＬ６に共通接続される。信号配線１ＡＬＳＬ６は、ポリシリコン層ＢＬで形成された抵抗素子３９を介してパッド３．１に接続される。
【００９６】
ｎ型ウェル領域ＮＷは、ｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄの下側のシリコン基板２０部分のうちの、各コンタクトホールＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄとの接触部に対応する部分に形成される。
【００９７】
この実施の形態では、各コンタクトホールＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄとの接触部の下方にｎ型ウェル領域ＮＷを設けたので、コンタクトホールＣＨのアルミニウム原子がｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄ内に拡散してもそのアルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板２０との接合部まで達することはない。また、コンタクトホールＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄとの接合部の下方における不純物濃度の勾配が従来よりも小さくなる。したがって、サージ電流流入時におけるコンタクトホールＣＨの下方の電界が小さくなり、コンタクトホールＣＨからシリコン基板２０に流れる電流が小さくなる。よって、サージ電流によるコンタクトホールＣＨ以下のｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８ｄとシリコン基板２０との接合部の破損が防止され、サージ耐量が向上する。
【００９８】
［実施の形態１３］
図１９は、この発明の実施の形態１３によるＤＲＡＭのパッド３．１およびその近傍の構成を示す図、図２０は図１９のＥ−Ｅ′線断面図、図２１は図１９のＦ−Ｆ′線断面図である。
【００９９】
図１９〜図２１を参照して、このＤＲＡＭが図１６〜図１８のＤＲＡＭと異なる点は、抵抗素子３９がｎ+ 型拡散抵抗領域３９′で置換されている点と、このｎ+ 型拡散抵抗領域３９′およびトランジスタ３７，３８を取り囲むようにしてｎ型ウェル領域ＮＷが形成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域４０が形成されている点である。ｎ+ 型拡散抵抗領域３９′の下側にはｎ型ウェル領域ＮＷが形成されている。ｎ+ 型拡散領域４０には接地電位ＧＮＤが与えられる。トランジスタ３７，３８と、ｎ+ 型拡散抵抗領域３９′と、ｎ+ 型拡散領域４０とは、フィールド酸化膜２４によって互いに分離されている。
【０１００】
この実施の形態では、実施の形態１２と同じ効果が得られる他、ｎ+ 型拡散抵抗領域３９′およびｎチャネルＭＯＳトランジスタ３７，３８の周囲にｎ+ 型拡散領域４０を設けたので、ｎ+ 型拡散抵抗領域３９′およびｎチャネルＭＯＳトランジスタ３７，３８からシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散領域４０に吸収させることができる。したがって、サージ電流を吸収する能力が実施の形態１２よりも向上する。また、ｎ+ 型拡散抵抗領域３９′およびｎ+ 型拡散領域４０の下にｎ型ウェル領域ＮＷを設けたので、実施の形態１２と同じ理由で、ｎ+ 型拡散抵抗領域３９′およびｎ+ 型拡散領域４０とシリコン基板２０との間のリークパスの発生が防止される。
【０１０１】
なお、この実施の形態では、ｎ+ 型拡散抵抗領域３９′およびｎチャネルＭＯＳトランジスタ３７，３８の周囲全体にｎ+ 型拡散領域４０を設けたが、ｎ+ 型拡散抵抗領域３９′およびｎチャネルＭＯＳトランジスタ３７，３８の周囲の一部のみにｎ+ 型拡散領域４０を設けてもよい。
【０１０２】
［実施の形態１４］
図２２は、この発明の実施の形態１４によるＤＲＡＭの電源電位ＶＣＣ供給用のパッド２．１およびそれに接続されるスイッチング回路４１の構成を示す回路図である。
【０１０３】
図２２を参照して、スイッチング回路４１は、電源ノードと接地ノードとの間に直列接続されたｎチャネルＭＯＳトランジスタ４２，４３を含む。ｎチャネルＭＯＳトランジスタ４２，４３のゲート電極には、それぞれ内部回路からの制御信号φ３，φ４が入力される。ｎチャネルＭＯＳトランジスタ４２と４３の接続ノードは内部回路内の所定のノードＮ１に接続される。
【０１０４】
信号φ３が「Ｈ」レベルで信号φ４が「Ｌ」レベルの場合は、トランジスタ４２が導通しトランジスタ４３が非導通となってノードＮ１は電源電位ＶＣＣとなる。逆に、信号φ３が「Ｌ」レベルで信号φ４が「Ｈ」レベルの場合は、トランジスタ４２が非導通となりトランジスタ４３が導通してノードＮ１は接地電位ＧＮＤとなる。
【０１０５】
スイッチング回路４１は、このように内部回路のノードＮ１を電源電位ＶＣＣまたは接地電位ＧＮＤに切換える機能を有するとともに、パッド２．１に流入したサージ電流から内部回路を保護する機能をも有する。すなわち、パッド２．１に流入したサージ電流はトランジスタ４２，４３を介して接地ノードに流出する。したがって、サージ電流が内部回路へ流入して内部回路を破損させることが防止される。
【０１０６】
しかし、スイッチング回路４１においても、コンタクトホールＣＨの下方の接合部がサージ電流によって破損されやすいという問題があった。この実施例は、この問題を解決するものである。
【０１０７】
図２３は、パッド２．１およびその近傍の構成を示す図、図２４は図２３のＧ−Ｇ′線断面図である。
【０１０８】
図２３および図２４を参照して、このＤＲＡＭでは、スイッチング回路４１を構成するｎチャネルＭＯＳトランジスタ４２，４３のｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄの下に、それらよりも不純物濃度が低いｎ型ウェル領域ＮＷが設けられる。
【０１０９】
詳しく説明すると、シリコン基板２０の表面上に複数のゲート電極４２ｇが形成され、これらのゲート電極４２ｇの間および両側にｎ+ 型ソース領域４２ｓおよびｎ+ 型ドレイン領域４２ｄが交互に形成されてｎチャネルＭＯＳトランジスタ４２が形成される。また、シリコン基板２０の表面に複数のゲート電極４３ｇが形成され、これらのゲート電極４３ｇの間および両側にｎ+ 型ソース領域４３ｓおよびｎ+ 型ドレイン領域４３ｄが交互に形成されてｎチャネルＭＯＳトランジスタ４３が形成される。なお、各ゲート電極４２ｇ，４３ｇとシリコン基板２０との間には図示しないゲート酸化膜が設けられている。また、複数のゲート電極４２ｇ，４３ｇを設けたのは、ｎチャネルＭＯＳトランジスタ４２，４３のゲート幅を大きくしてｎチャネルＭＯＳトランジスタ４２，４３の電流駆動能力を大きくするためである。
【０１１０】
ゲート電極４２ｇの一端は共通接続されて制御信号φ３を受ける。ゲート電極４３ｇの一端は共通接続されて制御信号φ４を受ける。ｎ+ 型ソース領域４３ｓは複数のコンタクトホールＣＨを介して櫛型の電源配線１ＡＬＶＳＳ６に接続される。電源配線１ＡＬＶＳＳ６には接地電位ＶＳＳが与えられる。ｎ+ 型ソース領域４２ｓおよびｎ+ 型ドレイン領域４３ｄは複数のコンタクトホールＣＨを介して櫛型の信号配線１ＡＬＳＬ７に共通接続される。ｎ+ 型ドレイン領域４２ｄは複数のコンタクトホールＣＨを介して櫛型の電源配線１ＡＬＶＣＣ６に接続され、電源配線１ＡＬＶＣＣ６はパッド２．１に接続される。
【０１１１】
ｎ型ウェル領域ＮＷは、ｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄの下側のシリコン基板２０部分のうちの、各コンタクトホールＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄの接触部に対応する部分に形成される。
【０１１２】
この実施の形態では、各コンタクトホールＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄとの接触部の下方にｎ型ウェル領域ＮＷを設けたので、コンタクトホールＣＨのアルミニウム原子がｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄ内に拡散してもそのアルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板２０との接合部に与える影響は少ない。また、コンタクトホールＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄとの接合部の下方における不純物濃度の勾配が従来よりも小さくなる。したがって、サージ電流流入時におけるコンタクトホールＣＨの下方の電界が従来よりも小さくなり、コンタクトホールＣＨからシリコン基板２０へ流れる電流が小さくなる。よって、サージ電流によるコンタクトホールＣＨの下方のｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄとシリコン基板２０との接合部の破損が防止され、サージ耐量が向上する。
【０１１３】
［実施の形態１５］
図２５は、この発明の実施の形態１５によるＤＲＡＭのパッド２．１およびその近傍の構成を示す図、図２６は図２５のＨ−Ｈ′線断面図である。
【０１１４】
図２５および図２６を参照して、このＤＲＡＭが図２２〜図２４のＤＲＡＭと異なる点は、シリコン基板２０の表面においてトランジスタ４２，４３に近接してトランジスタ４２，４３を取り囲むようにしてｎ型ウェル領域ＮＷが形成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域４４が形成されている点である。ｎ+ 型拡散領域４４には接地電位ＧＮＤが与えられる。トランジスタ４２，４３とｎ+ 型拡散領域４４は、フィールド酸化膜２４によって分離される。
【０１１５】
この実施の形態では、実施の形態１４と同じ効果が得られる他、トランジスタ４２，４３の周囲にｎ+ 型拡散領域４４を設けたので、トランジスタ４２，４３からシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散領域４４に吸収させることができる。したがって、サージ電流を吸収する能力は実施の形態１４よりも向上する。また、ｎ+ 型拡散領域４４の下にｎ型ウェル領域ＮＷを設けたので、実施の形態１４と同じ理由で、ｎ+ 型拡散領域４４とシリコン基板２０との間のリークパスの発生が防止される。
【０１１６】
なお、この実施の形態では、トランジスタ４２，４３の周囲全体にｎ+ 型拡散領域４４を設けたが、トランジスタ４２，４３の周囲の一部のみにｎ+ 型拡散領域４４を設けてもよい。
【０１１７】
［実施の形態１６］
図２７（ａ）は、この発明の実施の形態１６によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図、図２７（ｂ）は図２７（ａ）のＩ−Ｉ′線断面図である。
【０１１８】
図２７を参照して、このＤＲＡＭが図３９のＤＲＡＭと異なる点は、フィールドトランジスタ７のｎ+ 型ソース領域７ｓおよびｎ+ 型ドレイン領域７ｄの各々の下側に、ｎ+ 型ソース領域７ｓおよびｎ+ 型ドレイン領域７ｄよりも不純物濃度が低いｎ型ウェル領域ＮＷが形成されている点である。
【０１１９】
この実施の形態では、ｎ+ 型ソース領域７ｓおよびｎ+ 型ドレイン領域７ｄの下側にｎ型ウェル領域ＮＷを設けたので、実施の形態７などと同じ理由で、コンタクトホールＣＨの下方の接合部の破損が防止され、サージ耐量が増大する。
【０１２０】
また、ｎ+ 型ドレイン領域７ｄの下側のｎ型ウェル領域ＮＷと、Ｐ型シリコン基板２０と、ｎ+ 型ソース領域７ｓの下側のｎ型ウェル領域ＮＷとでｎｐｎバイポーラトランジスタが形成される。このｎｐｎバイポーラトランジスタのベース電流は従来のようにトレンチ分離領域２５で遮られることはないので、従来よりもサージ吸収能力は増大する。
【０１２１】
なお、実施の形態７〜１５では、ｎ+ 型拡散領域はフィールド酸化膜２４によって分離されていたが、ｎ+ 型拡散領域がトレンチ分離領域２５によって分離されていても同じ効果が得られることは言うまでもない。
【０１２２】
［実施の形態１７］
図２８（ａ）は、この発明の実施の形態１７によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図、図２８（ｂ）は図２８（ａ）のＪ−Ｊ′線断面図である。
【０１２３】
図２８を参照して、このＤＲＡＭが図２７のＤＲＡＭと異なる点は、フィールドトランジスタ７のｎ+ 型ドレイン領域７ｄがｐ+ 型ドレイン領域７ｄ′で置換され、ｐ+ 型ドレイン領域７ｄ′の下のｎ型ウェル領域ＮＷに電源電位ＶＣＣ以上のバイアス電位Ｖ１が印加されている点である。ｐ+ 型ドレイン領域７ｄ′の下のｎ型ウェル領域ＮＷにバイアス電位Ｖ１（Ｖ１≧ＶＣＣ）が印加されているのは、パッド５．２に電源電位ＶＣＣ以下の電位、たとえば電源電位ＶＣＣおよび接地電位ＧＮＤを含む２値信号が入力されたときに、パッド５．２からｎ型ウェル領域ＮＷに電流が流入するのを防止するためである。また、一般的には、入力信号レベルＶｉｎが電源電位ＶＣＣを超える場合もあるが、このような場合には、Ｖ１≧（Ｖｉｎの最大値）となるようなバイアス電位Ｖ１をｐ+ 型ドレイン領域７ｄ′の下のｎ型ウェル領域ＮＷに印加すればよい。
【０１２４】
この実施の形態では、ｎ+ 型ドレイン領域７ｄをｐ+ 型ドレイン領域７ｄ′で置換したので、ｐ+ 型ドレイン領域７ｄ′と、その下側のｎ型ウェル領域ＮＷと、ｐ型シリコン基板２０とで垂直方向のｐｎｐバイポーラトランジスタが形成される。したがって、サージ電流は、実施の形態１６で説明したｎｐｎバイポーラトランジスタを介して水平方向に流れる他、ｐｎｐバイポーラトランジスタを介して垂直方向にも流れる。よって、実施の形態１６よりもさらにサージ吸収能力が増大する。
【０１２５】
なお、図２９に示すように、図２８のＤＲＡＭでｐ型とｎ型を入換えても同じ効果が得られることは言うまでもない。ただし、この場合はｎ+ 型ドレイン領域７ｄの下側のｐ型ウェル領域ＰＷに接地電位ＧＮＤ以下のバイアス電位Ｖ２を印加する必要がある。
【図面の簡単な説明】
【０１２６】
【図１】この発明の実施の形態１によるＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎを含む部分を示す一部省略した図である。
【図２】図１に示したＤＲＡＭのパッド５．２およびその近傍の構成を示す拡大図である。
【図３】この発明の実施の形態２によるＤＲＡＭのパッド５．２およびその近傍の構成を示す拡大図である。
【図４】この発明の実施の形態３によるＤＲＡＭの各パッドに対応して設けられたウェル領域ＮＷ，ＰＷの構成を示す図である。
【図５】図４に示したＤＲＡＭのウェル領域ＮＷ，ＰＷの断面図である。
【図６】この発明の実施の形態４によるＤＲＡＭの各パッドに対応して設けられたウェル領域ＮＷ，ＰＷを含む部分の構成を示す図である。
【図７】この発明の実施の形態５によるＤＲＡＭの構成を示す一部省略した図である。
【図８】この発明の実施の形態６によるＤＲＡＭの構成を示す一部省略した図である。
【図９】この発明の実施の形態７によるＤＲＡＭの構成を示す断面図である。
【図１０】図９に示したＤＲＡＭの改良例を示す断面図である。
【図１１】この発明の実施の形態８によるＤＲＡＭの構成を示す断面図である。
【図１２】この発明の実施の形態９によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図１３】図１２に示したＤＲＡＭの改良例を示す断面図である。
【図１４】この発明の実施の形態１０によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図１５】この発明の実施の形態１１によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図１６】この発明の実施の形態１２によるＤＲＡＭのパッド３．１および出力回路３６の構成を示す回路図である。
【図１７】図１６に示したパッド３．１および出力回路３６の構成を示す図である。
【図１８】図１７のＤ−Ｄ′線断面図である。
【図１９】この発明の実施の形態１３によるＤＲＡＭのパッド３．１およびその近傍の構成を示す図である。
【図２０】図１９のＥ−Ｅ′線断面図である。
【図２１】図１９のＦ−Ｆ′線断面図である。
【図２２】この発明の実施の形態１４によるＤＲＡＭのパッド２．１およびスイッチング回路４１の構成を示す回路図である。
【図２３】図２２に示したＤＲＡＭのパッド２．１およびスイッチング回路４１の構成を示す図である。
【図２４】図２３のＧ−Ｇ′線断面図である。
【図２５】この発明の実施の形態１５によるＤＲＡＭのパッド２．１およびその近傍の構成を示す図である。
【図２６】図２５のＨ−Ｈ′線断面図である。
【図２７】この発明の実施の形態１６によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図２８】この発明の実施の形態１７によるＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図２９】図２８に示したＤＲＡＭの改良例を示す断面図である。
【図３０】従来のＤＲＡＭのチップレイアウトを示す図である。
【図３１】図３０に示したＤＲＡＭの各パッドに対応して設けられた内部保護回路の構成を示す回路図である。
【図３２】図３０に示したＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎを含む部分の構成を示す一部省略した拡大図である。
【図３３】図３１に示したＤＲＡＭの各パッドに対応して設けられたウェル領域の構成を示す拡大図である。
【図３４】図３２に示したＤＲＡＭのパッド５．２およびその近傍の構成を示す拡大図である。
【図３５】図３４のＸ−Ｘ′線断面図である。
【図３６】従来の他のＤＲＡＭのパッド５．２およびその近傍の構成を示す図である。
【図３７】図３６のＹ−Ｙ′線断面図である。
【図３８】図３６のＺ−Ｚ′線断面図である。
【図３９】従来のさらに他のＤＲＡＭの構成を示す断面図である。
【符号の説明】
【０１２７】
１．１〜１．３，２．１〜２．３，３．１〜３．Ｋ，４．１〜４．Ｍ，５．１〜５．Ｎ  パッド、６  抵抗素子、７  フィールドトランジスタ、７ｄ  ｎ+ 型ドレイン領域、７ｄ′  ｐ+ 型ドレイン領域、７ｓ  ｎ+ 型ソース領域、７ｇ１，７ｇ２  ゲート電極、８  抵抗素子（ｎ+ 型拡散抵抗領域）、９  内部保護回路、１０，１１  接続電極、１２  ＩＦトランジスタ、２０  ｐ型シリコン基板、２１〜２３  ｎ+ 型電位固定領域、２４  フィールド酸化膜、２５  トレンチ分離領域、２６  ｎ型シリコン基板、３０，３９，３９′  抵抗素子、３１  柱状のｎ+ 型電位固定領域、３２，３３，３５，４０，４４  ｎ+ 型拡散領域、３４，３７，３８，４２，４３  ｎチャネルＭＯＳトランジスタ、３４ｄ，３７ｄ，３８ｄ，４２ｄ，４３ｄ  ｎ+ 型ドレイン領域、３４ｓ，３７ｓ，３８ｓ，４２ｓ，４３ｓ  ｎ+ 型ソース領域、３４ｇ，３７ｇ，３８ｇ，４２ｇ，４３ｇ
ゲート電極、３６  出力回路、４１  スイッチング回路、５１  メモリマット、５２  ロウデコーダ、５３  コラムデコーダ、５４  周辺回路領域、１ＡＬＶＣＣ，１ＡＬＶＣＣ′，１ＡＬＶＢＢ，１ＡＬＶＢＢ′，１ＡＬＶＳＳ，２ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳ  電源配線、１ＡＬＳＬ  信号配線、ＮＷ，ＢＮＷ  ｎ型ウェル領域、ＰＷ，ＰＷ１，ＰＷ２  ｐ型ウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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