(57)【要約】【課題】  サリサイドプロセスにおいて、低消費電力性能に寄与すると共に抵抗変動や高抵抗化を抑制するソース／ドレインのエクステンション領域を有する半導体装置の製造方法及び半導体装置を提供する。【解決手段】  第１のドーズ量で低濃度のエクステンション領域１５１を形成後、第１のドーズ量より大きい第２のドーズ量でもってソース／ドレインの主拡散領域１５２を形成する。さらに、第１不純物領域内に、第１不純物と同じ導電型を有する別の第２不純物を、第１不純物のドーズ量と第２のドーズ量の間で選択されたドーズ量でイオン注入する。これにより、エクステンション領域１５１よりも高く、かつソース／ドレインの主拡散領域１５２よりも低い濃度の第２不純物による補助拡散領域１５３が形成される。この補助拡散領域１５３は、後に形成されるシリサイド層（破線）が納まるような形態とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンをマスクとして前記半導体基板上に第２導電型の第１不純物を第１のドーズ量でイオン注入する工程と、
前記ポリシリコンパターンの側壁絶縁膜を形成する工程と、
前記ポリシリコンパターン及び前記側壁絶縁膜をマスクに前記半導体基板上に第２導電型の前記第１不純物を第２のドーズ量でイオン注入する工程と、
前記ポリシリコンパターン及び前記側壁絶縁膜をマスクに前記半導体基板上における前記第１不純物の領域内に第２導電型の第２不純物を前記第１のドーズ量と前記第２のドーズ量の間で選択されたドーズ量でイオン注入する工程と、
前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、
熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上における前記第２不純物の領域内にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第２不純物は前記側壁絶縁膜下に延びるように拡散させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１不純物としてヒ素、前記第２不純物としてリン、前記金属膜としてチタンをそれぞれ用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板表面にチャネル領域を隔てて設けられた上面にシリサイド層を有する第２導電型のソース／ドレイン領域と、
前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面にシリサイド層を有するポリサイドゲート電極と、
前記ソース／ドレイン領域の前記チャネル領域側端部上方にあって前記ポリサイドゲート電極側部に形成された側壁保護膜と、
を具備し、
前記ソース／ドレイン領域は、第１不純物による主拡散領域と、前記チャネル領域側端部に前記主拡散領域より低濃度の前記第１不純物によるエクステンション領域を有すると共に、前記エクステンション領域内において前記エクステンション領域よりも高く前記主拡散領域よりも低い濃度の第２不純物による補助拡散領域を含み、前記シリサイド層は前記補助拡散領域内に設けられていることを特徴とする半導体装置。
【請求項５】
前記半導体基板はＰ型、前記ソース／ドレイン領域はＮ型であって、前記第１不純物はヒ素、前記第２不純物はリン、前記シリサイド層はチタンシリサイド層であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化、低消費電力が要求され、特にシリサイド形成工程を伴うＭＯＳＦＥＴを有する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は微細化、高集積化に対応するため、ＬＤＤ（Lightly Doped Drain ）構造、かつサリサイド構造が一般的になっている。また、高集積と低消費電力（低リーク電流）を両立するため、ＭＯＳＦＥＴにおけるＬＤＤ構造部分の不純物濃度を、ソース／ドレイン拡散層のそれと比べて１／１０〜１／１００になるよう低く調整、設定する必要がある。
【０００３】
Ｎチャネル型ＭＯＳＦＥＴの場合、Ｎ型不純物としてＡｓ（ヒ素）やＰ（リン）が用いられる。そのうちＡｓは、Ｐに比べて拡散係数が小さい。この特性からＡｓは、ソース／ドレインのエクステンション領域として用いられ、チャネル長が制御し易く、かつリーク電流の低減に寄与する。
【０００４】
エクステンション領域は、ソース／ドレイン拡散層に比べて浅く、不純物濃度の低い領域である。エクステンション領域は、その濃度や配置設定によって、ＭＯＳＦＥＴの低消費電力性能を実現すると共に、性能劣化につながる寄生抵抗増大を避けなければならない。また、エクステンション領域の基板との境界がシリサイド層と接近する部分がある。従って、エクステンション領域は、その濃度や配置設定の制御に十分な配慮が必要である。従来技術としては、デュアルサイドウォール構造の形態をもって、上部にシリサイド層の形成されたソース／ドレイン拡散層とエクステンション領域の位置関係を調整する構成が開示されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２３７４２１号公報（図４、段落番号［００３９］〜［００４９］）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＯＳＦＥＴのサリサイドプロセスにおいて、比較的安価なＴｉがシリサイド化金属として利用されることは少なくない。この場合、Ｎチャネル型ＭＯＳＦＥＴのＬＤＤ部分、すなわちソース／ドレインのエクステンション領域に用いられた不純物Ａｓは、シリサイデーション時に偏析を起こす場合がある。これにより、エクステンション領域は部分的に想定外に低い不純物濃度になる恐れがある。すると、抵抗変動や抵抗上昇（寄生抵抗の増大）により正常動作が困難になり、デバイス不良に至る。
【０００６】
本発明は上記のような事情を考慮してなされたもので、サリサイドプロセスにおいて、低消費電力性能に寄与すると共に抵抗変動や高抵抗化を抑制するソース／ドレインのエクステンション領域を有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、前記ポリシリコンパターンをマスクとして前記半導体基板上に第２導電型の第１不純物を第１のドーズ量でイオン注入する工程と、前記ポリシリコンパターンの側壁絶縁膜を形成する工程と、前記ポリシリコンパターン及び前記側壁絶縁膜をマスクに前記半導体基板上に第２導電型の前記第１不純物を第２のドーズ量でイオン注入する工程と、前記ポリシリコンパターン及び前記側壁絶縁膜をマスクに前記半導体基板上における前記第１不純物の領域内に第２導電型の第２不純物を前記第１のドーズ量と前記第２のドーズ量の間で選択されたドーズ量でイオン注入する工程と、前記ポリシリコンパターン上を含んで前記半導体基板上の構成を覆うシリサイド化のための金属膜を形成する工程と、熱処理を経て前記ポリシリコンパターン上及び前記半導体基板上における前記第２不純物の領域内にシリサイド層を形成する工程と、を含む。
【０００８】
上記本発明に係る半導体装置の製造方法によれば、第１不純物の領域内に、同じ導電型の第２不純物を第１のドーズ量と第２のドーズ量の間で選択されたドーズ量でイオン注入する。この第２不純物領域内にシリサイド層が形成されることにより、シリサイド形成時における第１不純物の偏析による抵抗変動を抑制、または緩和する。
【０００９】
また、上記本発明に係る半導体装置において、より好ましくは、前記第２不純物は前記側壁絶縁膜下に延びるように拡散させることを特徴とする。シリサイド層が第２不純物内に納まるようにするために第２の不純物を拡散によって広げる。
【００１０】
また、上記本発明に係る半導体装置において、より好ましくは、前記第１不純物としてヒ素、前記第２不純物としてリン、前記金属膜としてチタンをそれぞれ用いることを特徴とする。リンは、ヒ素に比べて拡散係数が大きく、チタンのシリサイド化に伴うヒ素の偏析による抵抗変動を抑制、または緩和するよう作用する。
【００１１】
本発明に係る半導体装置は、第１導電型の半導体基板表面にチャネル領域を隔てて設けられた上面にシリサイド層を有する第２導電型のソース／ドレイン領域と、前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面にシリサイド層を有するポリサイドゲート電極と、前記ソース／ドレイン領域の前記チャネル領域側端部上方にあって前記ポリサイドゲート電極側部に形成された側壁保護膜と、を具備し、前記ソース／ドレイン領域は、第１不純物による主拡散領域と、前記チャネル領域側端部に前記主拡散領域より低濃度の前記第１不純物によるエクステンション領域を有すると共に、前記エクステンション領域内において前記エクステンション領域よりも高く前記主拡散領域よりも低い濃度の第２不純物による補助拡散領域を含み、前記シリサイド層は前記補助拡散領域内に設けられていることを特徴とする。
【００１２】
上記本発明に係る半導体装置によれば、ソース／ドレイン領域は、エクステンション領域内において、エクステンション領域よりも高く、主拡散領域よりも低い濃度の第２不純物による補助拡散領域を含み、この補助拡散領域内にシリサイド層が設けられている。これにより、エクステンション領域に影響を与えることなくシリサイド部分からエクステンション領域への導電性の格差を緩和し、抵抗変動や高抵抗化が抑えられる。
【００１３】
なお、上記本発明に係る半導体装置において、より好ましくは、前記半導体基板はＰ型、前記ソース／ドレイン領域はＮ型であって、前記第１不純物はヒ素、前記第２不純物はリン、前記シリサイド層はチタンシリサイド層であることを特徴とする。ヒ素を含む第１不純物の領域（エクステンション領域）は、チタンシリサイド層によって偏析、抵抗変動や高抵抗化の懸念がある。しかし、チタンシリサイド層がリンを含む第２不純物の領域に囲まれる形態となるため、エクステンション領域は、抵抗変動、高抵抗化等が防止される。
【発明を実施するための形態】
【００１４】
図１は、本発明の基本的実施形態に係る半導体装置の製造方法の要部を示す断面図である。
例えばＳｉ基板１１は、素子領域として一導電型の不純物濃度で構成される。基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４を形成する。このポリシリコンパターン１４の領域をマスクに、基板１１と逆導電型の第１不純物を第１のドーズ量でもって低濃度イオン注入し、低濃度のエクステンション領域１５１を形成する。次に、ポリシリコンパターン１４上を覆う絶縁膜を形成し、エッチング工程を経て、側壁絶縁膜１６を形成する。
【００１５】
次に、ポリシリコンパターン１４及び側壁絶縁膜１６をマスクにして上記第１不純物を第１のドーズ量より大きい第２のドーズ量でもって高濃度イオン注入する。これにより、ソース／ドレインの主拡散領域１５２を形成する。
【００１６】
さらに、ポリシリコンパターン１４及び側壁絶縁膜１６をマスクにして上記第１不純物の領域内に、第１不純物と同じ導電型を有する別の第２不純物を、第１のドーズ量と第２のドーズ量の間で選択されたドーズ量でイオン注入する。これにより、エクステンション領域１５１よりも高く、かつソース／ドレインの主拡散領域１５２よりも低い濃度の第２不純物による補助拡散領域１５３が形成される。
【００１７】
この補助拡散領域１５３は、後に形成される、破線に示すシリサイド層が納まるような形態となるように打ち込み設定されることが重要である。つまり、補助拡散領域１５３内にシリサイド層が形成されることにより、シリサイド形成時における第１不純物の偏析による抵抗変動を抑制、または緩和する。以下、より具体的に説明する。
【００１８】
図２〜図５は、本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図１と同様の箇所には同一の符号を付して説明する。例えばゲート長が０．２５μｍ〜０．６μｍのＮチャネル型ＭＯＳＦＥＴの形成に本発明を適用する。
【００１９】
図２に示すように、Ｐ型のＳｉ基板１１が素子領域として所定の不純物濃度で構成される。このＳｉ基板１１のチャネル領域１２形成後、Ｓｉ基板１１上に熱酸化工程を経てシリコン酸化膜等のゲート絶縁膜１３を形成する。次に、ＣＶＤ（化学気相成長）法を用いてゲート絶縁膜１３上にポリシリコン層を形成し、異方性エッチングにより選択的に除去してポリシリコンパターン１４を形成する。後酸化後、ポリシリコンパターン１４の領域をマスクに、Ｎ型不純物であるＡｓ（ヒ素）を第１のドーズ量でイオン注入する。第１のドーズ量は例えば１０１３ｃｍ−２〜１０１４ｃｍ−２の範囲で選択されるイオン注入であり、これにより、低濃度のエクステンション領域１５１が形成される（Ｎ--）。エクステンション領域１５１は、後述する補助拡散領域（１５３）の深さを配慮した適当な深さが必要である。次に、ＣＶＤ法により破線に示すようなポリシリコンパターン１４上を覆う絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを経る。これにより、ポリシリコンパターン１４の側壁絶縁膜１６を形成する。
【００２０】
次に、図３に示すように、ポリシリコンパターン１４及び側壁絶縁膜１６をマスクにしてＡｓを、上記第１のドーズ量より大きい第２のドーズ量でイオン注入する。第２のドーズ量は例えば１０１５ｃｍ−２程度の高濃度のイオン注入であり、これにより、ソース／ドレインの主拡散領域１５２を形成する（Ｎ＋）。ソース／ドレインの主拡散領域１５２は、後述するシリサイド化するための金属膜（１７）の厚さに配慮し、例えばスパイク不良が起こらないような拡散深さを確保するように設定する。
【００２１】
さらに、ポリシリコンパターン１４及び側壁絶縁膜１６をマスクにしてＮ型不純物であるＰ（リン）を、エクステンション領域１５１に関する第１のドーズ量と主拡散領域１５２に関する第２のドーズ量の間で選択されたドーズ量でイオン注入する。そのドーズ量は、例えば１０１３ｃｍ−２〜１０１４ｃｍ−２の範囲から適当に選択され、エクステンション領域１５１よりは高濃度になるような設定とする。これにより、エクステンション領域１５１及び主拡散領域１５２を含むソース／ドレイン領域内に補助拡散領域１５３が形成される（Ｎ−）。この後、これらの不純物の活性化のため、約１０００〜１１００℃で数十秒間の熱処理（ランプアニール）を施す。
【００２２】
次に、図４に示すように、ポリシリコンパターン１４及び補助拡散領域１５３上を覆うように、基板１１の構成上全面にシリサイド化に寄与する金属膜１７を堆積する。金属膜１７は例えばＴｉであり、スパッタ法を利用して堆積する。金属膜１７の厚みは、後にソース／ドレイン領域１５内の補助拡散領域１５３上に形成されるシリサイド層の厚みに影響する。従って、金属膜（Ｔｉ）１７は、スパイキングなどジャンクション・リークの原因を与えない、かつ、補助拡散領域１５３よりも結果的に浅くなるように考慮して厚みを制御することが重要である。その後、金属膜１７上に耐酸化性の金属膜（例えばＴｉＮ）１８をキャップ膜として数ｎｍスパッタ被覆する。
【００２３】
次に、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、６００℃〜８００℃の範囲の所定温度、好ましくは７００℃程度で数十秒の熱処理（ランプアニール）である。ポリシリコンパターン１４上部及びソース／ドレイン領域における補助拡散領域１５３上部には暫定的な相のシリサイド層（Ｃ４９−ＴｉＳｉ２）が形成される。
【００２４】
次に、図５に示すように、未反応の金属、すなわち金属膜（ＴｉＮ）１８及び金属膜（Ｔｉ）１７の不要な膜をウェットエッチングにより除去する。このウェットエッチングはアンモニア過水（アンモニアと過酸化水素水の混合液）を用いる。例えばＲＣＡ洗浄でいうＳＣ−１を利用する。また、希フッ酸を用いた洗浄や、ＲＣＡ洗浄でいうＳＣ−２（塩酸水溶液）を用いた洗浄を付加してもよい。ウェハ洗浄及び乾燥後、第２次アニール工程を実施する。第２次アニール工程は、７５０℃〜８５０℃の範囲の所定温度、好ましくは８００℃程度で数十秒の熱処理（ランプアニール）である。
【００２５】
このような第２次アニール工程を経ることによって、ポリシリコンパターン１４上部及びソース／ドレイン領域における補助拡散領域１５３上部に、相変化した安定なシリサイド層（Ｃ５４−ＴｉＳｉ２）１９を形成することができる。補助拡散領域１５３は、Ａｓに比べて数倍から十倍拡散係数が大きいＰの導入領域であるので、上記各アニール工程を経ることによって側壁絶縁膜１６下にも拡散が伸び、深くなる。これにより、シリサイド層１９は補助拡散領域１５３内に納まるよう設けることができる。
【００２６】
図６は、図５の破線矢印方向のＰ（リン）に関する濃度プロファイルを示す特性曲線図である。エクステンション領域１５１及び主拡散領域１５２のＡｓの領域にＰの補助拡散領域１５３が形成されている。因みに、エクステンション領域にＰを使用する場合のＰの分布（破線）に比べて、Ｐの存在する範囲が狭く、必要領域に留まっている。
【００２７】
上記それぞれ実施形態方法及び構成によれば、ソース／ドレイン領域は、Ａｓのエクステンション領域１５１内において、エクステンション領域１５１よりも高く、主拡散領域１５２よりも低い濃度のＰ（リン）による補助拡散領域１５３を含む。Ｐによる補助拡散領域１５３は、エクステンション領域１５１に影響を与えることなくシリサイド層１９の部分からエクステンション領域１５１への導電性の格差を緩和し、抵抗変動や高抵抗化を抑えることができる。
【００２８】
すなわち、補助拡散領域１５３内にシリサイド層（Ｔｉシリサイド層）１９が設けられている。Ａｓを含むエクステンション領域１５１は、Ｔｉシリサイド層と接触することで偏析が起こり、抵抗変動や高抵抗化する懸念がある。Ｐは、Ｔｉシリサイド化時において、Ａｓに見られるような偏析は比較的起こり難い。これにより、エクステンション領域１５１のヒ素の偏析によるＮ型導電不純物の濃度低下分が補填され、抵抗変動や高抵抗化が防止される。
【００２９】
以上説明したように本発明によれば、ソース／ドレイン領域におけるエクステンション領域と主拡散領域の第１不純物（Ａｓ）の領域内に、同じ導電型の第２不純物（Ｐ）を、エクステンション領域と主拡散領域それぞれのドーズ量の間で選択されたドーズ量でイオン注入する。この第２不純物領域内にシリサイド層（Ｔｉシリサイド層）が形成されることにより、シリサイド形成時における第１不純物の偏析による、Ｎ型導電体の濃度低下を補填することができる。この結果、サリサイドプロセスにおいて、低消費電力性能に寄与すると共に抵抗変動や高抵抗化を抑制するソース／ドレインのエクステンション領域を有する半導体装置の製造方法及び半導体装置を提供することができる。
【００３０】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００３１】
【図１】基本的実施形態に係る半導体装置の製造方法の要部を示す断面図。
【図２】一実施形態に係る半導体装置の製造方法を工程順に示す第１の断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】図４に続く第４の断面図。
【図６】図５の破線矢印方向のＰ（リン）に関する濃度プロファイルを示す図。
【符号の説明】
【００３２】
１１…Ｓｉ基板、１２…チャネル領域、１３…ゲート絶縁膜、１４…ポリシリコンパターン、１５１…エクステンション領域、１５２…主拡散領域、１５３…補助拡散領域、１６…側壁絶縁膜、１７，１８…金属膜、１９…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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