(57)【要約】【課題】開口率の向上を図り、光漏れを効果的に防止できるようにした横電界方式の液晶表示素子及びその製造方法を提供する。【解決手段】横電界方式の液晶表示素子は、第１基板及び第２基板と、第１基板に縦横に配列されて画素領域を定義するゲートライン及びデータラインと、ゲートラインとデータラインとの交差部に形成されたスイッチング素子と、第１基板のゲートライン、データライン、スイッチング素子に対応する領域に形成され、ゲートラインに対応する領域の一部が画素領域に延長されて形成されたブラックマトリクスと、第１基板の画素領域に形成されたカラーフィルタと、カラーフィルタ上に形成され、画素領域内に横電界を発生させる少なくとも１対の共通電極及び画素電極と、第１基板と第２基板との間に形成された液晶層とを含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１基板及び第２基板と、
前記第１基板に縦横に配列されて画素領域を定義するゲートライン及びデータラインと、
前記ゲートラインと前記データラインとの交差部に形成されたスイッチング素子と、
前記第１基板のゲートライン、データライン、スイッチング素子に対応する領域に形成され、前記ゲートラインに対応する領域の一部が前記画素領域に延長されて形成されたブラックマトリクスと、
前記第１基板の画素領域に形成されたカラーフィルタと、
前記カラーフィルタ上に形成され、前記画素領域内に横電界を発生させる少なくとも１対の共通電極及び画素電極と、
前記第１基板と前記第２基板との間に形成された液晶層と、
を含むことを特徴とする横電界方式の液晶表示素子。
【請求項２】
前記共通電極及び前記画素電極が、透明な伝導性物質で形成されることを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項３】
前記透明な伝導性物質が、ＩＴＯ又はＩＺＯのいずれか一方からなることを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項４】
前記データラインを含む前記第１基板の全面に形成された保護膜をさらに含むことを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項５】
前記ブラックマトリクス及び前記カラーフィルタが、前記保護膜上に形成されることを特徴とする請求項４に記載の横電界方式の液晶表示素子。
【請求項６】
前記ブラックマトリクス及び前記カラーフィルタを含む前記第１基板の全面に形成された平坦化膜をさらに含むことを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項７】
前記共通電極及び前記画素電極が、前記平坦化膜の上部に形成されることを特徴とする請求項６に記載の横電界方式の液晶表示素子。
【請求項８】
前記共通電極が、前記ゲートライン及び前記データラインの上部に形成されることを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項９】
前記データラインの上部に形成された共通電極と、該共通電極に隣接する画素電極との間の離隔距離が、７〜９μｍであることを特徴とする請求項８に記載の横電界方式の液晶表示素子。
【請求項１０】
前記画素領域の内部に延長されたブラックマトリクスの形成範囲が、前記データラインの上部に形成された共通電極と該共通電極に隣接する画素電極との間の離隔領域に相当することを特徴とする請求項８に記載の横電界方式の液晶表示素子。
【請求項１１】
前記データラインに隣接する領域に形成されたデータ信号遮断ラインをさらに含むことを特徴とする請求項１に記載の横電界方式の液晶表示素子。
【請求項１２】
前記データラインに対応する位置に形成されたブラックマトリクスが、前記データ信号遮断ラインの一部と重なることを特徴とする請求項１１に記載の横電界方式の液晶表示素子。
【請求項１３】
前記データ信号遮断ラインが、前記共通電極と電気的に接続されることを特徴とする請求項１１に記載の横電界方式の液晶表示素子。
【請求項１４】
第１基板及び第２基板を準備する段階と、
前記第１基板上に第１方向に配列された複数のゲートラインを形成する段階と、
前記複数のゲートラインの各々と直交して複数の画素領域を定義する複数のデータラインを形成する段階と、
前記第１基板のゲートライン及びデータラインに対応する領域にブラックマトリクスを形成し、前記ゲートラインの上部に形成されたブラックマトリクスの一部を前記画素領域まで延長させるように形成する段階と、
前記第１基板の画素領域にカラーフィルタを形成する段階と、
前記画素領域内に横電界を発生させ、前記ゲートライン及び前記データラインの上部をカバーする共通電極及び画素電極を形成する段階と、
を含むことを特徴とする横電界方式の液晶表示素子の製造方法。
【請求項１５】
前記データラインの隣接領域にデータ信号遮断ラインを形成する段階をさらに含むことを特徴とする請求項１４に記載の横電界方式の液晶表示素子の製造方法。
【請求項１６】
前記画素領域の内部に延長されるブラックマトリクスは、前記ゲートラインの上部に形成された共通電極と該共通電極に隣接する画素電極との間の離隔領域内に形成することを特徴とする請求項１４に記載の横電界方式の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子に関し、特に、開口率の向上を図り、光漏れを効果的に防止できるようにした横電界（ＩＰＳ；In Plane Switching）方式の液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、高画質、低電力のフラットパネルディスプレイデバイスとして主に使用されているＴＮ（Twisted Nematic）方式の液晶表示素子は、視野角が狭いという欠点がある。これは液晶分子の屈折率異方性に起因するもので、基板と水平に配向している液晶分子が、液晶パネルに電圧が印加されることによって基板とほぼ垂直方向に配向するためである。
【０００３】
従って、近年、液晶分子を基板とほぼ水平方向に配向して視野角の問題を解決する横電界方式の液晶表示素子が活発に研究されている。
【０００４】
図５は一般的な横電界方式の液晶表示素子の単位画素を概略的に示す平面図であり、図６は図５のＩ−Ｉ′線に沿って切断した断面図である。
【０００５】
図５及び図６に示すように、透明な第１基板１０上にゲートライン１とデータライン３とが縦横に配列されて画素領域を定義する。実際の液晶表示素子においては、ｎ個のゲートライン１とｍ個のデータライン３とが交差してｎ×ｍ個の画素が存在するが、説明の便宜のために図には１つの画素のみを示す。
【０００６】
上記画素領域内において、ゲートライン１とデータライン３との交差点には、ゲート電極１ａ、半導体層５、及びソース／ドレイン電極２ａ、２ｂから構成された薄膜トランジスタ９が配置されており、ゲート電極１ａ及びソース／ドレイン電極２ａ、２ｂは、それぞれゲートライン１及びデータライン３に接続される。また、ゲート絶縁膜８は、基板全体にわたって積層されている。
【０００７】
上記画素領域内には、ゲートライン１と平行に共通ライン４が配列され、液晶分子をスイッチングする少なくとも１対の電極、すなわち、共通電極６と画素電極７とが平行に配列されている。共通電極６は、ゲート電極１ａの形成時に共に形成された共通ライン４に接続され、画素電極７は、薄膜トランジスタ９のソース／ドレイン電極２ａ、２ｂの形成時に共に形成されてドレイン電極２ｂに接続される。また、ソース／ドレイン電極２ａ、２ｂを含む基板全体にわたって、保護膜１１及び第１配向膜１２ａが塗布されている。また、共通電極６は、上記画素領域の外郭に形成された画素電極７とデータライン３との間に発生する横電界を遮蔽するために、上記画素領域の外郭に形成される。また、共通ライン４と画素電極ライン１４とは、ゲート絶縁膜８を介して重なって蓄積容量Ｃｓｔを形成する。
【０００８】
第２基板２０には、画素間の光漏れを防止するために、薄膜トランジスタ９、ゲートライン１、データライン３に対応する領域にブラックマトリクス２１が形成されている。ブラックマトリクス２１上には、それぞれの画素に対応するカラーフィルタ２３及びオーバーコート膜２５が形成されており、オーバーコート膜２５上には、第２配向膜１２ｂが塗布されている。また、第１基板１０と第２基板２０との間には液晶層１３が形成される。
【０００９】
このような構造を有する横電界方式の液晶表示素子においては、電圧が印加されないと、液晶層１３内の液晶分子が第１配向膜１２ａ及び第２配向膜１２ｂの配向方向に配向し、共通電極６と画素電極７との間に電圧が印加されると、基板と平行にスイッチングされて共通電極６及びデータライン３の延長方向と垂直方向に配向する。前述のように、液晶層１３内の液晶分子が常に同一平面上でスイッチングされるため、上下方向と左右方向の視野角方向において階調表示の反転が発生しない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような従来の横電界方式の液晶表示素子は、画素領域内に不透明金属からなる共通電極６及び画素電極７が形成されるため、開口率が減少するという問題があった。
【００１１】
さらに、従来の横電界方式の液晶表示素子は、ブラックマトリクス２１が第１基板１０の薄膜トランジスタ９、ゲートライン１、データライン３に対応する位置に配置されるように第１基板１０及び第２基板２０を構成しなければならない。しかし、第１基板１０と第２基板２０とを貼り合わせる工程で、これらの整列ミスにより光漏れが発生する。従って、これらの整列マージンを考慮して、ブラックマトリクス２１の形成面積を実際の薄膜トランジスタ９、ゲートライン１、データライン３に対応する領域より大きく設計しなければならない。このように、整列ミスによる光漏れを防止するためにブラックマトリクスの形成面積を増加させることによって、開口率が減少するという問題があった。
【００１２】
本発明は、このような従来技術の問題を解決するためになされたもので、第１基板と第２基板との整列ミスによる開口率の減少を防止できる横電界方式の液晶表示素子を提供することを目的とする。
【００１３】
また、本発明の他の目的は、ブラックマトリクスの一部を画素領域の光漏れ領域に延長して形成することにより、光漏れを防止し、画質をより向上できるようにした横電界方式の液晶表示素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
このような目的を達成するために、本発明による横電界方式の液晶表示素子は、第１基板及び第２基板と、前記第１基板に縦横に配列されて画素領域を定義するゲートライン及びデータラインと、前記ゲートラインと前記データラインとの交差部に形成されたスイッチング素子と、前記第１基板のゲートライン、データライン、スイッチング素子に対応する領域に形成され、前記ゲートラインに対応する領域の一部が前記画素領域に延長されて形成されたブラックマトリクスと、前記第１基板の画素領域に形成されたカラーフィルタと、前記カラーフィルタ上に形成され、前記画素領域内に横電界を発生させる少なくとも１対の共通電極及び画素電極と、前記第１基板と前記第２基板との間に形成された液晶層とを含むことを特徴とする。
【００１５】
ここで、前記共通電極及び前記画素電極は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）などの透明な伝導性物質で形成される。また、前記データラインを含む前記第１基板の全面に形成された保護膜をさらに含み、前記ブラックマトリクス及び前記カラーフィルタは、前記保護膜上に形成される。
【００１６】
また、前記ブラックマトリクス及び前記カラーフィルタを含む前記第１基板の全面に形成された平坦化膜をさらに含み、前記共通電極及び前記画素電極は、前記平坦化膜の上部に形成される。
【００１７】
尚、前記共通電極は、前記画素領域の他にも、前記ゲートライン及び前記データラインの上部にかけて形成されており、前記データラインの上部に形成された共通電極と前記共通電極に隣接する画素電極間の離隔距離は、７〜９μｍの範囲にある。また、前記画素領域の内部に延長されたブラックマトリクスは、前記データラインの上部に形成された共通電極と前記共通電極に隣接する画素電極間の離隔領域内に形成される。
【００１８】
また、前記データラインに隣接する領域に形成されたデータ信号遮断ラインをさらに含み、前記データ信号遮断ラインは、前記共通電極と電気的に接続されて形成される。また、前記データラインに対応する位置に形成されたブラックマトリクスは、前記データ信号遮断ラインの一部と重なる。
【００１９】
さらに、本発明による横電界方式の液晶表示素子の製造方法は、第１基板及び第２基板を準備する段階と、前記第１基板上に第１方向に配列された複数のゲートラインを形成する段階と、前記各ゲートラインと直交して複数の画素領域を定義する複数のデータラインを形成する段階と、前記第１基板のゲートライン及びデータラインに対応する領域にブラックマトリクスを形成するが、前記ゲートラインの上部に形成されたブラックマトリクスの一部は前記画素領域まで延長されるように形成する段階と、前記第１基板の画素領域にカラーフィルタを形成する段階と、前記画素領域内に横電界を発生させ、前記ゲートライン及び前記データラインの上部をカバーする共通電極及び画素電極を形成する段階とを含むことを特徴とする。
【００２０】
ここで、前記データラインの隣接領域にデータ信号遮断ラインを形成する段階をさらに含み、前記画素領域の内部に延長されるブラックマトリクスは、前記ゲートラインの上部に形成された共通電極と前記共通電極に隣接する画素電極間の離隔領域内に形成する。
【００２１】
前述のように、本発明においては、共通電極及び画素電極を透明電極で形成し、カラーフィルタ及びブラックマトリクスを下部基板（第１基板）、すなわち、薄膜トランジスタアレイ基板に共に形成することにより、開口率をより向上させる。ブラックマトリクスを下部基板に形成する場合、２つの基板（上部基板と下部基板）の貼り合わせ工程で整列マージンを考慮せずにブラックマトリクスを形成できる。従来は、整列ミスを防止するために、ブラックマトリクスの形成面積を増加させていたが、本発明においては、下部基板の必要な領域にのみブラックマトリクスを形成するため、従来に比べてブラックマトリクスの形成面積を減少でき、開口率が向上する。
【００２２】
また、本発明においては、ブラックマトリクスの一部を画素領域まで延長して形成することにより、ゲートラインと画素電極との間に発生する光漏れを効果的に防止する。一般に、ゲートラインにはオフ時にも約−５Ｖの電圧が印加されるが、前記ゲートラインに印加されるオフ電圧により画素電極とゲートラインとの間に電界が形成される。従って、この領域に分布した液晶分子が前記ゲートラインと前記画素電極との間に発生した電界により駆動し、前記液晶分子の駆動により光漏れが発生するが、本発明においては、前記ゲートラインと前記画素電極との間にもブラックマトリクスを形成することにより、この領域で発生する光漏れを効果的に防止する。
【発明の効果】
【００２３】
本発明は、ブラックマトリクス及びカラーフィルタが、薄膜トランジスタアレイ基板上に形成された横電界方式の液晶表示素子及びその製造方法を提供する。特に、本発明においては、ゲートライン及びデータラインの上部にも共通電極を形成し、ブラックマトリクスがゲートラインの上部にカバーされている共通電極と画素電極との間に位置するように形成することにより、上部基板と下部基板との整列ミスを防止して開口率をより向上させることができる。
【００２４】
また、本発明においては、ゲートラインと画素電極との間にもブラックマトリクスを形成することにより、この領域における光漏れを効果的に防止して画質をより向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して、本発明による横電界方式の液晶表示素子及びその製造方法について詳細に説明する。
【００２６】
図１は、本発明による液晶表示素子を示すもので、特に隣接する２つの単位画素を示す平面図である。
【００２７】
図１に示すように、本発明による横電界方式の液晶表示素子においては、透明な基板１１０上に第１方向を有するゲートライン１０１が配置されており、ゲートライン１０１と直交して画素領域を定義するデータライン１０３が配置されている。
【００２８】
また、ゲートライン１０１とデータライン１０３との交差部には、各画素をスイッチングするスイッチング素子１０９が配置されており、スイッチング素子１０９は、ゲートライン１０１の一部からなるゲート電極と、このゲート電極上に形成された半導体層１０５と、半導体層１０５上に形成されたソース／ドレイン電極１０２ａ、１０２ｂとから構成される。
【００２９】
上記画素領域には、横電界を発生させる共通電極１０６及び画素電極１０７が形成されており、画素電極１０７は、ドレインコンタクトホール１３１を介してドレイン電極１０２ｂと電気的に接続される。また、共通電極１０６は、ゲートライン１０１及びデータライン１０３の上部にも形成されている。ここで、共通電極１０６及び画素電極１０７は、ＩＴＯ、ＩＺＯなどの透明な伝導性物質からなり、ジグザグ状に形成することもできる。
【００３０】
また、データライン１０３に隣接する画素領域の外郭には、データ信号遮断ライン１０４が形成されており、データ信号遮断ライン１０４は、データ信号により共通電極１０６と画素電極１０７との間の信号が歪むことにより発生する液晶駆動不良を防止するために形成されたものである。
【００３１】
尚、図１には示していないが、上記画素領域にはカラーフィルタが形成されている。また、ゲートライン１０１及びデータライン１０３に対応する領域にブラックマトリクス１２１が形成されている。
【００３２】
このように構成された本発明は、カラーフィルタ及びブラックマトリクスが薄膜トランジスタアレイ基板（下部基板）に共に形成されているため、従来に比べてブラックマトリクスの形成面積を減少できるという利点がある。すなわち、従来は、カラーフィルタ及びブラックマトリクスが上部基板に形成されるため、ブラックマトリクスが形成された上部基板とゲートライン及びデータラインが形成された下部基板との正確な整列を行わなければならず、整列ミスを考慮して、整列マージンによるブラックマトリクスの形成面積を実際に必要な領域より大きく形成しなければならなかった。しかし、本発明においては、カラーフィルタとブラックマトリクスの両方がゲートライン及びデータラインと同一の基板に形成されるため、ブラックマトリクスを必要な領域にのみ形成することができ、これにより、開口率の向上を図ることができる。
【００３３】
また、ゲートライン１０１とゲートライン１０１に隣接する画素電極１０７との間の離隔領域に光漏れが発生するが、本発明は、特に、このような問題を解決するために、ゲートライン１０１と画素電極１０７間の離隔領域にもブラックマトリクス１２１を延長して形成する。
【００３４】
具体的には、ゲートライン１０１が駆動されない状態でも約−５Ｖのオフ電圧が印加され、ゲートライン１０１のオフ電圧により、ゲートライン１０１とゲートライン１０１に隣接する画素電極１０７との間の離隔領域に電圧差が発生して電界が形成される。ここで、ゲートライン１０１と画素電極１０７との間に形成された電界は、ブラックモードでこの領域の液晶分子を駆動させて光漏れを発生させる要因となる。従って、本発明においては、ゲートライン１０１の上部をカバーするブラックマトリクス１２１を、画素電極１０７に隣接する領域まで延長して形成することにより、ゲートライン１０１のオフ電圧による光漏れを防止する。
【００３５】
また、ゲートライン１０１の上部に形成された共通電極１０６ａは、ゲートライン１０１を全てカバーするように形成されるが、画素領域の内部に延長された共通電極１０６ａと画素電極１０７との間の離隔距離は約７〜９μｍである。ここで、上記画素領域の内部に延長されたブラックマトリクス１２１は、共通電極１０６ａと画素電極１０７との間の離隔領域に形成され、画素電極１０７とは重ならない。
【００３６】
ゲートライン１０１のオフ電圧の影響を遮断して光漏れの発生を防止する方法として、ゲートライン１０１と重なる共通電極１０６ａの幅を広くしたり、ゲートライン１０１と画素電極１０７との間の離隔距離を増加させる方法があるが、このような方法は、開口率の低下を招くため、本発明においては、ゲートライン１０１と画素電極１０７との間の離隔距離を増加させず、ブラックマトリクス１２１の延長により開口率の減少を防止する。
【００３７】
また、ブラックマトリクス１２１は、データライン１０３とデータ信号遮断ライン１０４との間の光漏れを効果的に防止するために、データライン１０３の上部に形成されたブラックマトリクス１２１の一部がデータ信号遮断ライン１０４と重なって形成される。
【００３８】
また、ブラックマトリクス１２１は、データライン１０３と共通電極１０６との間に介在して形成されるが、その具体的な断面構成については図２及び図３を参照して詳細に説明する。
【００３９】
図２は図１のII−II′線に沿って切断した断面図であり、図３は図１のIII−III′線に沿って切断した断面図である。
【００４０】
図２及び図３に示すように、透明な第１基板１１０上にゲートライン１０１及びデータ信号遮断ライン１０４が形成され、その上部にはゲート絶縁膜１０８が形成されている。また、ゲート絶縁膜１０８上にはデータライン１０３が形成されており、データライン１０３を含む基板の全面には保護膜１１１が形成されている。
【００４１】
また、保護膜１１１の上部には、ブラックマトリクス１２１及びカラーフィルタ１２３が形成されており、ブラックマトリクス１２１及びカラーフィルタ１２３の上部には、平坦化のための平坦化膜１１３が形成されている。さらに、平坦化膜１１３の上部には、共通電極１０６及び画素電極１０７が形成されるが、共通電極１０６は、ゲートライン１０１とデータライン１０３の上部及び画素領域の内部にそれぞれ形成されている。
【００４２】
一方、第１基板１１０と対向する第２基板（図示せず）が設けられ、第１基板１１０と第２基板との間には液晶層（図示せず）が形成されている。また、各対向面には、液晶の初期配向方向を決定する配向膜（図示せず）が塗布されており、液晶層は、共通電極１０６及び画素電極１０７に印加される電圧によって光の透過率を調節する。
【００４３】
このように、本発明においては、共通電極１０６及び画素電極１０７が同一平面（平坦化膜１１３）上に形成されている。共通電極１０６及び画素電極１０７が同一平面上に形成されるということは、これら２つの電極間に電圧が印加されると基板の表面に対して完全に平行な横電界が発生することを意味する。従って、視野角がより向上する。さらに、従来と比較してみると、上記２つの電極間の電界が保護膜を経ずに直接液晶層に印加されてより強い電界が生成される。このような強い電界により、液晶層内の液晶分子がより速い速度でスイッチングされるため、動画像の実現が可能になる。
【００４４】
図４Ａ〜図４Ｃは、本発明による横電界方式の液晶表示素子の製造方法を概略的に示す工程平面図である。
【００４５】
まず、図４Ａに示すように、透明な第１基板２１０を準備した後、その上にゲートライン２０１及びデータ信号遮断ライン２０４をそれぞれ形成し、その上部にゲート絶縁膜（図示せず）を形成する。次に、ゲートライン２０１上に半導体層２０５を形成した後、ゲート絶縁膜（図示せず）の上部にゲートライン２０１と直交して画素領域を定義するデータライン２０３、半導体層２０５上に所定距離離隔するソース／ドレイン電極２０２ａ、２０２ｂをそれぞれ形成して、スイッチング素子２０９を完成する。ここで、ゲートライン２０１から引き出されたゲート電極を別途に形成することができ、チャネル構造はＩ字又はＵ字状に形成することもできる。
【００４６】
その後、データライン２０３及びスイッチング素子２０９の上部に保護膜（図示せず）を形成した後、図４Ｂに示すように、画素領域に対応する領域にカラーフィルタ（図示せず）を形成し、ゲートライン２０１及びデータライン２０３に対応する保護膜の上部にはブラックマトリクス２２１を形成する。ここで、ブラックマトリクス２２１は、画素領域の内部に延長されて形成される。
【００４７】
次に、カラーフィルタ及びブラックマトリクス２２１の平坦化のために、その上部に平坦化膜（図示せず）を形成した後、図４Ｃに示すように、平坦化膜上に、画素領域内で横電界を発生させる共通電極２０６及び画素電極２０７を形成する。ここで、共通電極２０６及び画素電極２０７は、ＩＴＯ、ＩＺＯなどの透明な伝導性物質で形成する。また、マルチドメインを実現するために、共通電極２０６及び画素電極２０７は、ジグザグ状に形成することもでき、データライン２０３も、共通電極２０６及び画素電極２０７の構造と同様にジグザグ状に形成することができる。
【００４８】
また、共通電極２０６は、ゲートライン２０１及びデータライン２０３の上部を全てカバーするように形成するが、ゲートライン２０１上に形成される共通電極２０６の一部が画素領域に延長され、かつ、ブラックマトリクス２２１が画素領域に延長される領域よりは狭くなるように形成する。特に、共通電極２０６及び画素電極２０７は同一平面上に形成されるため、これらの間のショート不良を防止できる程度の離隔距離を確保しなければならない。従って、本発明においては、ゲートライン２０１の上部に形成された共通電極２０６と画素電極２０７との間の離隔距離を約７〜９μｍ確保し、画素領域に延長されるブラックマトリクス２２１の端部は、共通電極２０６と画素電極２０７との間の離隔領域内に位置するように形成する。
【図面の簡単な説明】
【００４９】
【図１】本発明による横電界方式の液晶表示素子を概略的に示す平面図である。
【図２】図１のII−II′線に沿って切断した断面図である。
【図３】図１のIII−III′線に沿って切断した断面図である。
【図４Ａ】本発明による横電界方式の液晶表示素子の製造方法を概略的に示す平面図である。
【図４Ｂ】本発明による横電界方式の液晶表示素子の製造方法を概略的に示す平面図である。
【図４Ｃ】本発明による横電界方式の液晶表示素子の製造方法を概略的に示す平面図である。
【図５】一般的な横電界方式の液晶表示素子の単位画素を概略的に示す平面図である。
【図６】図５のＩ−Ｉ′線に沿って切断した断面図である。
【符号の説明】
【００５０】
１０１、２０１  ゲートライン
１０２ａ、１０２ｂ、２０２ａ、２０２ｂ  ソース／ドレイン電極
１０３、２０３  データライン
１０４、２０４  データ信号遮断ライン
１０５、２０５  半導体層
１０６、１０６ａ、２０６、２０６ａ  共通電極
１０７、２０７  画素電極
１２１、２２１  ブラックマトリクス
【図１】
2006259725.tif 000003
【図２】
2006259725.tif 000004
【図３】
2006259725.tif 000005
【図４Ａ】
2006259725.tif 000006
【図４Ｂ】
2006259725.tif 000007
【図４Ｃ】
2006259725.tif 000008
【図５】
2006259725.tif 000009
【図６】
2006259725.tif 000010