(57)【要約】      （修正有）【課題】差動出力ドライバ及びこれを備えた半導体装置を公開する。【解決手段】この回路は、差動出力部（１２）と、第１ドライバ（Ｎ１）に並列に接続され、第１制御信号（ｃｏｎ２）に応答して第１ドライバの駆動能力を変化させる反転出力信号駆動可変部（Ｎ３−１・・・Ｎ３−ｎ）と、第２ドライバ（Ｎ２）に並列に接続され、第２制御信号（ｃｏｎ１）に応答して第２ドライバの駆動能力を変化させる出力信号駆動可変部（Ｎ４−１・・・Ｎ４−ｎ）を備えるドライバと、反転出力信号（ＤＱＢ）及び出力信号（ＤＱ）のそれぞれと基準電圧（ＶＲＥＦ）との間の電圧差を検出し、電圧差に基づいてエラー平均値を発生し、エラー平均値によって前記第１及び第２制御信号を発生する制御部とで構成されている。よって、工程、電圧及び温度の変化によって素子の値に変化が発生しても反転出力信号と出力信号との間のスイング幅を所望の範囲内で作ることができる。【選択図】  図２
2006203901.tif 000002
【特許請求の範囲】
【請求項１】
反転出力信号発生端子及び出力信号発生端子のそれぞれに接続されて反転出力信号及び出力信号をそれぞれ終端する第１及び第２オンダイ終端抵抗と、前記反転出力信号発生端子に接続されて入力信号に応答して前記反転出力信号を発生する第１ドライバと、前記出力信号発生端子に接続されて反転入力信号に応答して前記出力信号を発生する第２ドライバとを備える差動出力部と、
前記第１ドライバに並列に接続されて第１制御信号に応答して前記第１ドライバの駆動能力を変化させる反転出力信号駆動可変部と、前記第２ドライバに並列に接続されて第２制御信号に応答して前記第２ドライバの駆動能力を変化させる出力信号駆動可変部とを備えるドライバと、
前記反転出力信号及び前記出力信号のそれぞれと基準電圧との間の電圧差を検出し、前記電圧差に基づいてエラー平均値を発生し、前記エラー平均値によって前記第１及び第２制御信号を発生する制御手段と、を備えることを特徴とする差動出力ドライバ。
【請求項２】
前記制御手段は、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１及び第２エラー平均値を有する前記エラー平均値を発生するエラー平均値発生部と、
前記第１及び第２エラー平均値を入力して前記第１及び第２制御信号を発生する制御部と、
を備えることを特徴とする請求項１記載の差動出力ドライバ。
【請求項３】
前記エラー平均値発生部は、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値を発生する第１エラー平均値算出器と、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値と反対位相の第２エラー平均値を発生する第２エラー平均値算出器と、
を備えることを特徴とする請求項２記載の差動出力ドライバ。
【請求項４】
前記第１エラー平均値算出器は、
前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第１信号を発生する第１差動増幅器と、
前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第２信号を発生する第２差動増幅器と、
前記第１信号と前記第２信号との間の電圧差を検出し増幅して前記第１エラー平均値を発生する第３差動増幅器と、
を備えることを特徴とする請求項３記載の差動出力ドライバ。
【請求項５】
前記第２エラー平均値算出器は、
前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第３信号を発生する第４差動増幅器と、
前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第４信号を発生する第５差動増幅器と、
前記第３信号と前記第４信号との間の電圧差を検出し増幅して前記第４エラー平均値を発生する第６差動増幅器と、
を備えることを特徴とする請求項３記載の差動出力ドライバ。
【請求項６】
前記第１制御信号は、所定ビットの第１データで構成され、
前記反転出力信号駆動可変部は、前記所定ビットの第１データの各ビットデータがそれぞれ印加され、複数の並列に接続された第１ＮＭＯＳトランジスタを備えることを特徴とする請求項２記載の差動出力ドライバ。
【請求項７】
前記第２制御信号は、所定ビットの第２データで構成され、
前記出力信号駆動可変部は、前記所定ビットの第２データの各ビットデータがそれぞれ印加され、複数の並列に接続された第２ＮＭＯＳトランジスタを備えることを特徴とする請求項６記載の差動出力ドライバ。
【請求項８】
前記制御部は、
前記第１エラー平均値と前記第２エラー平均値とを比較して比較出力信号を発生する比較器と、
前記比較出力信号に応答して第５信号及び前記第５信号を反転した信号である第６信号を発生し、前記比較出力信号の第１状態に応答して前記第５信号のハイレベルのビット数を増加させ、第２状態に応答して前記第６信号のハイレベルのビット数を減少させるカウンタと、
前記第５信号と前記入力信号に応答して前記第１制御信号を発生し、前記第６信号と前記反転入力信号に応答して前記第２制御信号を発生する制御信号発生器と、
を備えることを特徴とする請求項７記載の差動出力ドライバ。
【請求項９】
前記制御部は、
高周波数のクロック信号を分周して低周波数のクロック信号を発生する分周器と、
前記低周波数のクロック信号に応答して前記第１エラー平均値と前記第２エラー平均値を同一レベルにするための等化回路と、
をさらに備えることを特徴とする請求項８記載の差動出力ドライバ。
【請求項１０】
前記制御信号発生部は、
前記第５信号と前記入力信号とを論理積演算して前記第１制御信号を発生する第１論理積回路と、
前記第６信号と前記反転入力信号とを論理積演算して前記第２制御信号を発生する第２論理積回路と、
を備えることを特徴とする請求項９記載の差動出力ドライバ。
【請求項１１】
反転出力信号と出力信号とでそれぞれ構成された複数の一対の差動出力信号を発生する複数の差動出力ドライバを備えた半導体装置において、
前記複数の差動出力ドライバのそれぞれは、
反転出力信号発生端子及び出力信号発生端子のそれぞれに接続されて反転出力信号及び出力信号をそれぞれ終端する第１及び第２オンダイ終端抵抗と、前記反転出力信号発生端子に接続されて入力信号に応答して前記反転出力信号を発生する第１ドライバと、前記出力信号発生端子に接続されて反転入力信号に応答して前記出力信号を発生する第２ドライバとを備える差動出力部と、
前記第１ドライバに並列に接続されて第１制御信号に応答して前記第１ドライバの駆動能力を変化させる反転出力信号駆動可変部と、
前記第２ドライバに並列に接続されて第２制御信号に応答して前記第２ドライバの駆動能力を変化させる出力信号駆動可変部と、を備えるドライバを具備して、
前記複数の差動出力ドライバは、
前記反転出力信号及び前記出力信号のそれぞれと基準電圧との間の電圧差を検出し、前記電圧差に基づいてエラー平均値を発生し、前記エラー平均値によって前記第１及び第２制御信号を発生する少なくとも一つ以上の制御手段を備えることを特徴とする半導体装置。
【請求項１２】
前記制御手段は、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１及び第２エラー平均値を有する前記エラー平均値を発生するエラー平均値発生部と、
前記第１及び第２エラー平均値を入力して前記第１及び第２制御信号を発生する制御部と、
を備えることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記エラー平均値発生部は、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値を発生する第１エラー平均値算出器と、
前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値と反対位相の第２エラー平均値を発生する第２エラー平均値算出器と、
を備えることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第１エラー平均値算出器は、
前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第１信号を発生する第１差動増幅器と、
前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第２信号を発生する第２差動増幅器と、
前記第１信号と前記第２信号との間の電圧差を検出し増幅して前記第１エラー平均値を発生する第３差動増幅器と、
を備えることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２エラー平均値算出器は、
前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第３信号を発生する第４差動増幅器と、
前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第４信号を発生する第５差動増幅器と、
前記第３信号と前記第４信号との間の電圧差を検出し増幅して前記第４エラー平均値を発生する第６差動増幅器と、
を備えることを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第１制御信号は、所定ビットの第１データで構成され、
前記反転出力信号駆動可変部は、前記所定ビットの第１データの各ビットデータがそれぞれ印加され、複数の並列に接続された第１ＮＭＯＳトランジスタを備えることを特徴とする請求項１２記載の半導体装置。
【請求項１７】
前記第２制御信号は、所定ビットの第２データで構成され、
前記出力信号駆動可変部は、前記所定ビットの第２データの各ビットデータがそれぞれ印加され、複数の並列に接続された第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記制御部は、
前記第１エラー平均値と前記第２エラー平均値とを比較して比較出力信号を発生する比較器と、
前記比較出力信号に応答して第５信号及び前記第５信号を反転した信号である第６信号を発生し、前記比較出力信号の第１状態に応答して前記第５信号のハイレベルのビット数を増加させ、第２状態に応答して前記第６信号のハイレベルのビット数を減少させるカウンタと、
前記第５信号と前記入力信号に応答して前記第１制御信号を発生し、前記第６信号と前記反転入力信号に応答して前記第２制御信号を発生する制御信号発生器と、
を備えることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記制御部は、
高周波数のクロック信号を分周して低周波数のクロック信号を発生する分周器と、
前記低周波数のクロック信号に応答して前記第１エラー平均値と前記第２エラー平均値を同一レベルにするための等化回路と、
をさらに備えることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記制御信号発生部は、
前記第５信号と前記入力信号を論理積演算して前記第１制御信号を発生する第１論理積回路と、
前記第６信号と前記反転入力信号を論理積演算して前記第２制御信号を発生する第２論理積回路と、
を備えることを特徴とする請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力ドライバに関し、特に、差動入力信号を入力して差動出力信号を発生する差動出力ドライバ及びこれを備えた半導体装置（Ｄｉｆｆｅｒｅｎｔｉａｌ  ｏｕｔｐｕｔ  ｄｒｉｖｅｒ  ａｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｃｏｍｐｒｉｓｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
従来の半導体装置の差動出力ドライバは、差動入力信号を入力して所定の範囲内の電圧差を有する出力信号及び反転出力信号を発生する。ところが、差動出力ドライバを構成する素子は、工程、電圧、及び温度の変化によって素子の値が変化することによって、所望の範囲外の電圧差を有する出力信号及び反転出力信号を発生するという問題があった。
【０００３】
図１は従来における差動出力ドライバの一例の回路図であり、ＰＭＯＳトランジスタＰ１、Ｐ２、終端抵抗ＲＴ１、ＲＴ２、ＮＭＯＳトランジスタＮ１、Ｎ２、及びバイアス電流源（Ｉｂｉａｓ）で構成されている。
【０００４】
次に、図１に示した回路の動作について説明する。
【０００５】
ローレベルのオンダイ（ｏｎ−ｄｉｅ）終端制御信号ＯＤＴＥＮが印加されると、ＰＭＯＳトランジスタＰ１、Ｐ２はすべてオンとなり、電源電圧ＶＤＤと差動出力ノードｎ１、ｎ２との間に終端抵抗ＲＴ１、ＲＴ２が接続される。この状態で、ハイレベルとローレベルの差動入力信号ＤＩＮ、ＤＩＮＢが印加されると、ＮＭＯＳトランジスタＮ１はオンとなり、ＮＭＯＳトランジスタＮ２はオフとなる。よって、ローレベルの反転出力信号ＤＱＢ及びハイレベルの出力信号ＤＱを発生する。一方、ローレベルとハイレベルの差動入力信号ＤＩＮ、ＤＩＮＢが印加されると、ＮＭＯＳトランジスタＮ１はオフとなり、ＮＭＯＳトランジスタＮ２はオンとなる。よって、ハイレベルの反転出力信号ＤＱＢ及びローレベルの出力信号ＤＱを発生する。終端抵抗ＲＴ１、ＲＴ２は、差動出力ドライバが差動出力信号ＤＱ、ＤＱＢを出力する際に差動出力信号ＤＱ、ＤＱＢが反射されることを防止する。
【０００６】
ハイレベルのオンダイ終端制御信号ＯＤＴＥＮが印加されると、ＰＭＯＳトランジスタＰ１、Ｐ２はすべてオフとなり、これによって、終端抵抗ＲＴ１、ＲＴ２が電源電圧に接続されることができなくなり、差動出力ドライバの動作がディスエーブルになる。
【０００７】
ところが、図１に示したような構成を有した差動出力ドライバは、工程、電圧、及び温度の変化によって終端抵抗ＲＴ１、ＲＴ２及び他の素子の値に変化が発生したり、一対の差動出力信号ＤＱ、ＤＱＢを転送する信号ライン上の負荷の不一致（ｍｉｓｍａｔｃｈ）により出力信号ＤＱと反転出力信号ＤＱＢのスイング幅が同一でない場合もある。これにより、一対の差動出力信号ＤＱ、ＤＱＢの信号の幅が狭くなって信号特性が悪くなるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、工程、電圧及び温度の変化によって素子の値に変化が発生しても、反転出力信号と出力信号との間のスイング幅の差を低減することによって、一対の差動出力信号の信号特性を改善することのできる差動出力ドライバを提供することにある。
【０００９】
本発明の他の目的は、前記目的のために差動出力ドライバを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を解決するために、本発明の差動出力ドライバは、反転出力信号発生端子及び出力信号発生端子のそれぞれに接続されて反転出力信号及び出力信号をそれぞれ終端する第１及び第２オンダイ終端抵抗と、前記反転出力信号発生端子に接続され、入力信号に応答して前記反転出力信号を発生する第１ドライバと、前記出力信号発生端子に接続され、反転入力信号に応答して前記出力信号を発生する第２ドライバとを備える差動出力部と、前記第１ドライバに並列に接続され、第１制御信号に応答して前記第１ドライバの駆動能力を変化させる反転出力信号駆動可変部と、前記第２ドライバに並列に接続され、第２制御信号に応答して前記第２ドライバの駆動能力を変化させる出力信号駆動可変部とを備えるドライバと、前記反転出力信号及び前記出力信号のそれぞれと基準電圧との間の電圧差を検出し、前記電圧差に基づいてエラー平均値を発生し、前記エラー平均値により前記第１及び第２制御信号を発生する制御手段と、を備えることを特徴とする。
【００１１】
前記他の技術的課題を解決するために、本発明の半導体装置は、反転出力信号と出力信号とで、それぞれ構成された複数の一対の差動出力信号を発生する複数の差動出力ドライバを備えた半導体装置において、前記複数の差動出力ドライバのそれぞれは、反転出力信号発生端子及び出力信号発生端子のそれぞれに接続されて反転出力信号及び出力信号をそれぞれ終端する第１及び第２オンダイ終端抵抗と、前記反転出力信号発生端子に接続され、入力信号に応答して前記反転出力信号を発生する第１ドライバ、と、前記出力信号発生端子に接続され、反転入力信号に応答して前記出力信号を発生する第２ドライバとを備える差動出力部と、前記第１ドライバに並列に接続され、第１制御信号に応答して前記第１ドライバの駆動能力を変化させる反転出力信号駆動可変部と、前記第２ドライバに並列に接続され、第２制御信号に応答して前記第２ドライバの駆動能力を変化させる出力信号駆動可変部とを備えるドライバを具備して、前記複数の差動出力ドライバは前記反転出力信号及び前記出力信号のそれぞれと基準電圧との間の電圧差を検出し、前記電圧差に基づいてエラー平均値を発生し、前記エラー平均値によって前記第１及び第２制御信号を発生する少なくとも一つ以上の制御手段と、を備えることを特徴とする。
【００１２】
前記制御手段は、前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１及び第２エラー平均値を有する前記エラー平均値を発生するエラー平均値発生部と、前記第１及び第２エラー平均値を入力して前記第１及び第２制御信号を発生する制御部と、を備えることを特徴とする。
【００１３】
前記エラー平均値発生部は前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値を発生する第１エラー平均値算出器、前記反転出力信号及び前記出力信号のそれぞれと前記基準電圧との間の電圧差を検出し、前記電圧差に基づいて第１エラー平均値と反対位相の第２エラー平均値を発生する第２エラー平均値算出器を備えることを特徴とし、前記第１エラー平均値算出器は前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第１信号を発生する第１差動増幅器、前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第２信号を発生する第２差動増幅器、及び前記第１信号と前記第２信号との間の電圧差を検出し増幅して前記第１エラー平均値を発生する第３差動増幅器を備えることを特徴とし、前記第２エラー平均値算出器は前記反転出力信号と前記基準電圧との間の電圧差を検出し増幅して第３信号を発生する第４差動増幅器、前記出力信号と前記基準電圧との間の電圧差を検出し増幅して第４信号を発生する第５差動増幅器、及び前記第３信号と前記第４信号との間の電圧差を検出し増幅して前記第４エラー平均値を発生する第６差動増幅器を備えることを特徴とする。
【００１４】
前記第１制御信号は所定ビットの第１データで構成され、前記反転出力信号駆動可変部は前記所定ビットの第１データの各ビットデータがそれぞれ印加され、複数の並列に接続された第１ＮＭＯＳトランジスタを備えることを特徴とし、前記第２制御信号は所定ビットの第２データで構成され、前記出力信号駆動可変部は前記所定ビットの第２データの各ビットデータがそれぞれ印加され、複数の並列に接続された第２ＮＭＯＳトランジスタを備えることを特徴とする。
【００１５】
前記制御部は、前記第１エラー平均値と前記第２エラー平均値とを比較して比較出力信号を発生する比較器、前記比較出力信号に応答して第５信号及び前記第５信号を反転した信号である第６信号を発生し、前記比較出力信号の第１状態に応答して前記第５信号のハイレベルのビット数を増加させ、第２状態に応答して前記第６信号のハイレベルのビット数を減少させるカウンタ、及び前記第５信号と前記入力信号に応答して前記第１制御信号を発生し、前記第６信号と前記反転入力信号に応答して前記第２制御信号を発生する制御信号発生器を備えることを特徴とし、前記制御部は高周波数のクロック信号を分周して低周波数のクロック信号を発生する分周器、及び前記低周波数のクロック信号に応答して前記第１エラー平均値と前記第２エラー平均値とを同一レベルにするための等化回路をさらに備えることを特徴とする。
【００１６】
前記制御信号発生部は、前記第５信号と前記入力信号とを論理積演算して前記第１制御信号を発生する第１論理積回路、及び前記第６信号と前記反転入力信号とを論理積演算して前記第２制御信号を発生する第２論理積回路を備えることを特徴とする。
【発明の効果】
【００１７】
本発明の差動出力ドライバ及びこれを備えた半導体装置は、工程、電圧、及び温度の変化によって素子の値に変化が発生しても、反転出力信号と出力信号との間のスイング幅を一致させることによって、信号特性を改善することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照しながら本発明の好適な実施の形態に係る差動出力ドライバ及びこれを備えた半導体装置を説明する。
【００１９】
図２は、本発明の好適な一実施形態の差動出力ドライバの構成を示す図であり、ドライバ１０、エラー平均値算出器２０、及び制御部３０で構成され、ドライバ１０は差動出力部１２、反転出力信号駆動可変部１４、及び出力信号駆動可変部１６で構成され、差動出力部１２はＰＭＯＳトランジスタＰ１、Ｐ２、終端抵抗ＲＴ１、ＲＴ２、及びＮＭＯＳトランジスタＮ１、Ｎ２で構成され、反転出力信号駆動可変部１４はＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎで構成され、出力信号駆動可変部１６はＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎで構成されている。
【００２０】
次に、図２の差動出力ドライバの機能について説明する。
【００２１】
差動出力部１２の機能は、図１に示した差動出力ドライバの機能説明を参照するとよく理解できる。反転出力信号駆動可変部１４は、制御信号ｃｏｎ２に応答してＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎの駆動能力を変化させることにより、反転出力信号ＤＱＢのスイング幅を変化させる。出力信号駆動可変部１６は、制御信号ｃｏｎ１に応答してＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎの駆動能力を変化させることにより、出力信号ＤＱのスイング幅を変化させる。
【００２２】
エラー平均値算出器２０は、反転差動出力信号ＤＱＢと基準電圧ＶＲＥＦとの間のスイング幅に相当する電圧差と差動出力信号ＤＱと基準電圧ＶＲＥＦとの間のスイング幅に相当する電圧差を検出してこれら電圧差の平均値を求めて出力信号Ｖａｖｇを発生する。制御部３０は、アナログ信号である出力信号Ｖａｖｇをデジタル信号に変換し、その値を利用して制御信号ｃｏｎ１、ｃｏｎ２を発生する。そこで、例として説明すると、反転出力信号ＤＱＢのスイング幅が出力信号ＤＱのスイング幅に比べて小さければ、制御信号ｃｏｎ２に応答してオンとなるＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎの数を増加させるためにｎビットの制御信号ｃｏｎ２におけるハイレベルのビット数を増加させ、制御信号ｃｏｎ１に応答してオンとなるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎの数を減少させるためにｎビットの制御信号ｃｏｎ１におけるハイレベルのビット数を減少させる。一方、出力信号ＤＱのスイング幅が反転出力信号ＤＱＢのスイング幅に比べて小さければ、制御信号ｃｏｎ１に応答してオンとなるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎの数を増加させるためにｎビットの制御信号ｃｏｎ１におけるハイレベルのビット数を増加させ、制御信号ｃｏｎ２に応答してオンとなるＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎの数を減少させるために制御信号ｃｏｎ２のハイレベルのビット数を減少させる。そして、もし反転出力信号ＤＱＢと出力信号ＤＱとのスイング幅が同じであれば、制御信号ｃｏｎ１、ｃｏｎ２を変化させる動作を中止する。
【００２３】
図３Ａ〜図３Ｃは、本発明の好適な実施の形態に係る差動出力ドライバから出力される実施形態の一対の差動出力信号ＤＱＢ、ＤＱを示す図であり、次に、図３Ａ〜図３Ｃを参照して本発明の好適な実施の形態に係る差動出力ドライバの機能について説明する。
【００２４】
図３Ａは、正常な一対の差動出力信号ＤＱＢ、ＤＱを示す図で、反転出力信号ＤＱＢ及び出力信号ＤＱが基準電圧ＶＲＥＦから同一の電圧差αを有していることがわかる。そして、この場合、一対の差動出力信号ＤＱＢ、ＤＱの信号幅はＷ１となる。
【００２５】
図３Ｂは、エラーを有する一対の差動出力信号ＤＱＢ、ＤＱを示す図で、反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差はβであるが、出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差はβよりも大きいαである。この場合、一対の差動出力信号ＤＱＢ、ＤＱの信号幅は、Ｗ１よりも小さいＷ２となる。信号幅が大きいほど信号特性は良いため、図３Ａの場合の方が図３Ｂの場合に比べて信号特性が優れている。
【００２６】
一対の差動出力信号ＤＱＢ、ＤＱが図３Ｂのような場合、制御信号ｃｏｎ２に応答してオンとなるＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎの数を増加させるためにｎビットの制御信号ｃｏｎ２におけるハイレベルのビット数を増加させ、一方、制御信号ｃｏｎ１に応答してオンとなるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎの数を減少させるためにｎビットの制御信号ｃｏｎ１におけるハイレベルのビット数を減少させる。そうすると、反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差に相当するスイング幅と、出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差に相当するスイング幅とが等しくなる。これによって、一対の反転出力信号ＤＱＢ、ＤＱの信号幅はＷ２からＷ１と広くなって信号特性が改善される。
【００２７】
図３Ｃは、エラーを有する一対の差動出力信号ＤＱＢ、ＤＱを示す図で、出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差はβであるが、反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差はβよりも大きいαである。図３Ｂの場合と同様に、一対の差動出力信号ＤＱＢ、ＤＱの信号幅はＷ１よりも小さいＷ２となる。よって、図３Ａの場合の方が図３Ｃの場合に比べて信号特性が優れている。
【００２８】
一対の差動出力信号ＤＱＢ、ＤＱが図３Ｃのような場合に、制御信号ｃｏｎ１に応答してオンとなるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎの数を増加させるためにｎビットの制御信号ｃｏｎ１におけるハイレベルのビット数を増加させ、一方、制御信号ｃｏｎ２に応答してオンとなるＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎの数を減少させるためにｎビットの制御信号ｃｏｎ２におけるハイレベルのビット数を減少させる。そうすると、反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差に相当するスイング幅と、出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差に相当するスイング幅とが等しくなる。これによって、一対の反転出力信号ＤＱＢ、ＤＱの信号幅はＷ２からＷ１と広くなって信号特性が改善する。
【００２９】
図３Ｂないし図３Ｃで、エラーを有した一対の差動出力信号ＤＱＢ、ＤＱの信号幅はＷ２であり、図３Ａの信号幅Ｗ１に比べて狭いことが分かる。しかしながら、それぞれの場合において、上述したようにＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｎ、またはＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｎがオンとなる数を調節することによって、反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差と、出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差とが減少することにより、信号幅Ｗ２は大きくなって信号特性が改善される。
【００３０】
図４は、図２に示したエラー平均値算出器の実施形態のブロック図であり、第１エラー平均値算出器３０及び第２エラー平均値算出器４０で構成される。第１エラー平均値算出器３０は差動増幅器３２、３４、３６及びキャパシタＣ１、Ｃ２、Ｃ３で構成され、第２エラー平均値算出器４０は差動増幅器４２、４４、４６及びキャパシタＣ４、Ｃ５、Ｃ６で構成されている。
【００３１】
次に、図４に示したブロックのそれぞれの機能について説明する。
【００３２】
差動増幅器３２、４４のそれぞれは出力信号ＤＱと基準電圧ＶＲＥＦとの間の電圧差α−ＶＲＥＦを検出し増幅して信号Ａ、Ｄを発生し、差動増幅器３４、４２のそれぞれは反転出力信号ＤＱＢと基準電圧ＶＲＥＦとの間の電圧差ＶＲＥＦ−βを検出し増幅して信号Ｂ、Ｃを発生する。差動増幅器３６は信号Ａと信号Ｂとの間の電圧差（α−β）／２を検出し増幅して出力信号Ｖａｖｇ＋を発生し、差動増幅器４６は信号Ｃと信号Ｄとの間の電圧差（β−α）／２を検出し増幅して出力信号Ｖａｖｇ−を発生する。キャパシタＣ１〜Ｃ６のそれぞれは信号Ａ、Ｂ、Ｖａｖｇ＋、Ｃ、Ｄ、Ｖａｖｇ−のレベルに相当する電荷を蓄積する。この際に発生される出力信号Ｖａｖｇ＋は信号Ａと信号Ｂの平均値としてのアナログ信号であり、出力信号Ｖａｖｇ−は信号Ｃと信号Ｄとの平均値としてのアナログ信号であり、出力信号Ｖａｖｇ＋とは反対の位相の信号である。
【００３３】
図５は、図２に示した制御部３０の実施形態のブロック図であり、比較器５０、等化回路５１、カウンタ５２、論理積回路５４、５６、及び分周器５８で構成されている。
【００３４】
次に、図５に示したブロックのそれぞれの機能について説明する。
【００３５】
分周器５８は、高周波数のクロック信号ＣＬＫを分周して低周波数のクロック信号ｃｌｋを発生する。クロック信号ＣＬＫが高周波数のクロック信号でなければ、分周器５８を具備しないで、クロック信号ＣＬＫを等化回路５１に印加しても構わない。等化回路５１は、ハイレベルのクロック信号ｃｌｋに応答してＮＭＯＳトランジスタがオンとなることで、出力信号Ｖａｖｇ＋、Ｖａｖｇ−を同一レベルにする。等化回路５１も場合によっては具備しなくてもよい。比較器５０は、出力信号Ｖａｖｇ＋、Ｖａｖｇ−の電圧を比較して出力信号Ｖａｖｇ＋のレベルが出力信号Ｖａｖｇ−のレベルよりも高い場合にはハイレベルの比較出力信号ｃｏｕｔを発生し、反対に、出力信号Ｖａｖｇ−のレベルが出力信号Ｖａｖｇ＋のレベルよりも高い場合にはローレベルの比較出力信号ｃｏｕｔを発生する。カウンタ５２は、初期に中間レベルのコードを有した制御信号ｃｔｒｌに設定され、ハイレベルの比較出力信号ｃｏｕｔが発生されると制御信号ｃｔｒｌのハイレベルのビット数を増加させ、ローレベルの比較出力信号ｃｏｕｔが発生されると制御信号ｃｔｒｌのハイレベルのビット数を減少させる。そして、制御信号ｃｔｒｌのハイレベルのビット数が増加すると反転制御信号ｃｔｒｌＢのハイレベルのビット数が同時に減少し、制御信号ｃｔｒｌのハイレベルのビット数が減少すると反転制御信号ｃｔｒｌＢのハイレベルのビット数が同時に増加する。論理積回路５４は、反転入力信号ＤＩＮＢと反転制御信号ｃｔｒｌＢとを論理積演算して第１制御信号ｃｏｎ１を発生し、論理積回路５６は入力信号ＤＩＮと制御信号ｃｔｒｌとを論理積演算して第２制御信号ｃｏｎ２を発生する。
【００３６】
図６Ａ及び図６Ｂは、図５に示した制御部の動作を説明するための動作タイミング図であり、図６Ａは一対の差動出力信号ＤＱＢ、ＤＱが図３Ｂに示したような場合の動作を示すもので、図６Ｂは一対の差動出力信号ＤＱＢ、ＤＱが図３Ｃに示したような場合の動作を示したものである。そして、カウンタ５２が６ビットカウンタであり、初期値が“０００１１１”に設定された場合の動作を示すものである。
【００３７】
分周器５８はクロック信号ＣＬＫを分周して、クロック信号ｃｌｋを発生する。図３Ｂに示すような一対の差動出力信号ＤＱＢ、ＤＱが発生されると、図６Ａに示すように高いレベルの出力信号Ｖａｖｇ＋と低いレベルの出力信号Ｖａｖｇ−が発生される。
【００３８】
ハイレベルのクロック信号ｃｌｋに応答して等化回路５１内のＮＭＯＳトランジスタがオンとなると、出力信号Ｖａｖｇ＋、Ｖａｖｇ−のレベルは等しくなる。そして、ローレベルのクロック信号ｃｌｋに応答して等化回路５１内のＮＭＯＳトランジスタがオフとなると、出力信号Ｖａｖｇ＋、Ｖａｖｇ−が比較器５０に印加される。比較器５０は出力信号Ｖａｖｇ＋が出力信号Ｖａｖｇ−に比べて高いので、ハイレベルの比較出力信号ｃｏｕｔを発生する。カウンタ５２はハイレベルの比較出力信号ｃｏｕｔに応答して“０００１１１”に設定された初期値を有する制御信号ｃｔｒｌをカウンティングして、“００１１１１”の制御信号ｃｔｒｌ及び“１１００００”の反転制御信号ｃｔｒｌＢを発生する。そして、反転入力信号ＤＩＮＢがハイレベルであれば、論理積回路５４は“１１００００”の制御信号ｃｏｎ１を発生し、論理積回路５６は“００００００”の制御信号ｃｏｎ２を発生する。よって、この場合に図２のＮＭＯＳトランジスタＮ４−１〜Ｎ４−６がオンとなる数が減少し出力信号ＤＱのスイング幅は減少する。一方、入力信号ＤＩＮがハイレベルであれば、論理積回路５６は“００１１１１”の制御信号ｃｏｎ２を発生し、論理積回路５６は“００００００”の制御信号ｃｏｎ１を発生する。よって、この場合に図２のＮＭＯＳトランジスタＮ３−１〜Ｎ３−６がオンとなる数が増加し出力信号ＤＱＢのスイング幅は大きくなる。
【００３９】
このような方法で、継続的に動作を実行することによって、クロック信号ｃｌｋのローレベルで出力信号Ｖａｖｇ＋、Ｖａｖｇ−間の電圧差は漸次的に減少し、結局は出力信号Ｖａｖｇ＋、Ｖａｖｇ−間の電圧差は０となる。
【００４０】
一方、図３Ｃに示すような一対の差動出力信号ＤＱＢ、ＤＱが発生すると、図６Ｂに示すように高いレベルの出力信号Ｖａｖｇ−と低いレベルの出力信号Ｖａｖｇ＋とが発生する。
【００４１】
ハイレベルのクロック信号ｃｌｋに応答して等化回路５１内のＮＭＯＳトランジスタがオンとなると、出力信号Ｖａｖｇ＋、Ｖａｖｇ−のレベルは等しくなる。そして、ローレベルのクロック信号ｃｌｋに応答して等化回路５１内のＮＭＯＳトランジスタがオフとなると、出力信号Ｖａｖｇ＋、Ｖａｖｇ−は比較器５０に印加される。比較器５０は、出力信号Ｖａｖｇ−が出力信号Ｖａｖｇ＋に比べて高いので、ローレベルの比較出力信号ｃｏｕｔを発生する。カウンタ５２は、ローレベルの比較出力信号ｃｏｕｔに応答して“０００１１１”の設定された初期値を有する制御信号ｃｔｒｌをカウンティングして“００００１１”の制御信号ｃｔｒｌ及び“１１１１００”の反転制御信号ｃｔｒｌＢを発生する。そして、反転入力信号ＤＩＮＢがハイレベルであれば、論理積回路５４は“１１１１００”の制御信号ｃｏｎ１を発生し、論理積回路５６は“００００００”の制御信号ｃｏｎ２を発生する。よって、この場合に図２のＮＭＯＳトランジスタＮ４−１〜Ｎ４−６がオンとなる数は増加し、出力信号ＤＱのスイング幅は大きくなる。一方、入力信号ＤＩＮがハイレベルであれば、論理積回路５６は“００００１１”の制御信号ｃｏｎ２を発生し、論理積回路５４は“００００００”の制御信号ｃｏｎ１を発生する。よって、この場合に図２のＮＭＯＳトランジスタＮ３−１〜Ｎ３−６がオンとなる数は減少し、出力信号ＤＱＢのスイング幅は減少する。
【００４２】
このような方法で、継続的に動作を実行することによって、クロック信号ｃｌｋのローレベルで出力信号Ｖａｖｇ＋、Ｖａｖｇ−間の電圧差は漸次的に減少し、結局は出力信号Ｖａｖｇ＋、Ｖａｖｇ−間の電圧差は０になる。
【００４３】
本発明の好適な実施の形態に係る差動出力ドライバを半導体装置に適用することによって、所望の範囲内のスイング幅を有した一対の差動出力信号を発生することができる。
【００４４】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００４５】
【図１】従来における差動出力ドライバの一例の回路図である。
【図２】本発明の好適な一実施形態に係る差動出力ドライバの構成を示す図である。
【図３Ａ】本発明の好適な実施の形態に係る差動出力ドライバから出力される実施形態の一対の差動出力信号を示す図である。
【図３Ｂ】本発明の好適な実施の形態に係る差動出力ドライバから出力される実施形態の一対の差動出力信号を示す図である。
【図３Ｃ】本発明の好適な実施の形態に係る差動出力ドライバから出力される実施形態の一対の差動出力信号を示す図である。
【図４】図２に示したエラー平均値算出器の実施形態のブロック図である。
【図５】図２に示した制御部の実施形態のブロック図である。
【図６Ａ】図５に示した制御部の動作を説明するための動作タイミング図である。
【図６Ｂ】図５に示した制御部の動作を説明するための動作タイミング図である。
【符号の説明】
【００４６】
１０  ドライバ
１２  差動出力部
１４  反転出力信号駆動可変部
１６  出力信号駆動可変部
２０  エラー平均値算出器
３０  制御部
Ｎ１、Ｎ２  ＮＭＯＳトランジスタ
Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
ＲＴ１、ＲＴ２  終端抵抗
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006203901.tif 000011