(57)【要約】【課題】  セルフターンオンを防止し、電源変換効率を大幅に向上できる半導体装置を提供する。【解決手段】  ハイサイドスイッチとローサイドスイッチと２つのドライバとが１パッケージ化された電源用システムインパッケージにおいて、ローサイドスイッチのゲート−ソース間に補助スイッチが内蔵され、このローサイドスイッチのローサイドＭＯＳＦＥＴ３と補助スイッチの補助ＭＯＳＦＥＴ４とは同一チップ上に構成されることで、セルフターンオンを防止できるため、閾値電圧の低いローサイドＭＯＳＦＥＴ３が搭載可能になり、電源変換効率が大幅に向上する。さらに、補助ＭＯＳＦＥＴ４のゲート駆動は、ハイサイドＭＯＳＦＥＴ２のドライバを利用することで、新たな駆動回路を設ける必要もなく、また既存製品と同一ピン配置で実現でき、置き換えが容易である。【選択図】  図１
2006025567.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドスイッチと、ローサイドスイッチと、前記ハイサイドスイッチおよび前記ローサイドスイッチをそれぞれ駆動するドライバとを有し、
前記ハイサイドスイッチと前記ローサイドスイッチと前記ドライバとが１パッケージ化された半導体装置であって、
前記ローサイドスイッチのゲート−ソース間に補助スイッチが内蔵され、前記ローサイドスイッチと前記補助スイッチとは同一チップ上に構成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記補助スイッチの駆動は、前記ハイサイドスイッチを駆動するドライバを利用して駆動することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ローサイドスイッチは、縦型のＭＯＳＦＥＴで形成され、
前記補助スイッチは、横型のＭＯＳＦＥＴで形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ローサイドスイッチのＭＯＳＦＥＴと前記補助スイッチのＭＯＳＦＥＴとのゲート酸化膜は同一工程で形成されることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記補助スイッチのＭＯＳＦＥＴのゲート−ソース間耐圧は、前記ローサイドスイッチのＭＯＳＦＥＴのゲート−ソース間耐圧より高いことを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記補助スイッチのＭＯＳＦＥＴのドレイン−ソース間耐圧は、前記ローサイドスイッチのＭＯＳＦＥＴのドレイン−ソース間耐圧より低いことを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記ローサイドスイッチのＭＯＳＦＥＴの閾値電圧は１Ｖ以下であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置を用いたＤＣ／ＤＣコンバータであって、
前記ハイサイドスイッチを駆動するドライバおよび前記ローサイドスイッチを駆動するドライバにＰＷＭ信号を供給するＰＷＭコントローラと、前記ハイサイドスイッチおよび前記ローサイドスイッチから出力された電圧を平滑化するインダクタおよびコンデンサとを有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項９】
請求項８記載のＤＣ／ＤＣコンバータを用いたことを特徴とする電源システム。
【請求項１０】
ハイサイドスイッチと、ローサイドスイッチと、前記ハイサイドスイッチおよび前記ローサイドスイッチをそれぞれ駆動するドライバとを有し、
前記ハイサイドスイッチと前記ローサイドスイッチと前記ドライバとが１パッケージ化された半導体装置であって、
前記ローサイドスイッチのゲートの前段にプリドライバが内蔵され、前記ローサイドスイッチと前記プリドライバとは同一チップ上に構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記ローサイドスイッチは、縦型のパワーＭＯＳＦＥＴで形成され、
前記プリドライバは、横型のＭＯＳＦＥＴで形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置を用いたＤＣ／ＤＣコンバータであって、
前記ハイサイドスイッチを駆動するドライバおよび前記ローサイドスイッチを駆動するドライバにＰＷＭ信号を供給するＰＷＭコントローラと、前記ハイサイドスイッチおよび前記ローサイドスイッチから出力された電圧を平滑化するインダクタおよびコンデンサとを有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項１３】
請求項１２記載のＤＣ／ＤＣコンバータを用いたことを特徴とする電源システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路の半導体装置に関し、特に、ＤＣ／ＤＣコンバータに用いられる、ハイサイドスイッチとローサイドスイッチ及びドライバを１パッケージ化した半導体装置、いわゆるシステムインパッケージと呼ばれる半導体装置において、電源変換効率の向上に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、電源回路の半導体装置に関しては、以下のような技術が考えられる。
【０００３】
近年、電源回路などの小型化、高速負荷応答を達成するため、電源に使用されるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高周波数化が進んでいる。
【０００４】
特に、パーソナルコンピュータやコンピュータゲーム機などの電源回路に用いられる、非絶縁型ＤＣ／ＤＣコンバータは、駆動するＣＰＵなどの大電流化や、受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波数化の傾向にある。
【０００５】
たとえば、パーソナルコンピュータやコンピュータゲーム機などの電源回路には、非絶縁型ＤＣ／ＤＣコンバータが広く用いられている。非絶縁型ＤＣ／ＤＣコンバータは、電子システムに搭載されるＣＰＵなどの大電流化や低電圧化に伴い、高効率化、小型化が要求される。
【０００６】
このような非絶縁型ＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、該スイッチはパワーＭＯＳＦＥＴがそれぞれ用いられている。
【０００７】
これらスイッチは、ハイサイドとローサイドとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。
【０００８】
また、最近のＤＣ／ＤＣコンバータでは、チップ間の寄生インダクタンスを小さくし、高速応答・小型化に対応するため、ハイサイドスイッチ・ローサイドスイッチ及びそれらを駆動するドライバを１パッケージ化した、システムインパッケージ化の傾向がある。
【０００９】
以下において、本発明者が本発明の前提として検討した従来のシステムインパッケージの一例を、図８〜図１０を用いて説明する。
【００１０】
図８は、従来のＤＣ／ＤＣコンバータ向けシステムインパッケージの回路構成の一例を示す。システムインパッケージ２９は、ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３、それぞれのＭＯＳＦＥＴを駆動するドライバ５，６からなる構成になっている。ここで、ハイサイドＭＯＳＦＥＴ２は半導体チップ７、ローサイドＭＯＳＦＥＴ３は半導体チップ８、ドライバ５，６は半導体チップ９であり、上記３つのチップが１つのパッケージに搭載されている。
【００１１】
上記システムインパッケージを用いたＤＣ／ＤＣコンバータの動作原理及び各端子について説明する。ＰＷＭコントローラ１０から、ＰＷＭ入力端子１８にＰＷＭ信号が入力されることで、ドライバ５，６が配線１４，１６を介してハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３のゲートを駆動する。ドライバ５，６には、ハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３のソース電位が、配線１５，１７を介して伝えられており、各ゲート電圧はソース電位を基準に与えられる。各ＭＯＳＦＥＴのゲートに印加される電圧は、外部電源ＶＧＨ及びＶＧＬから、ＶＧＨ入力端子２０及びＶＧＬ入力端子１９を介して与えられる。ハイサイドＭＯＳＦＥＴ２とローサイドＭＯＳＦＥＴ３のオン期間の割合によって、入力端子２３に入力された電圧は所望の電圧に変換され、出力端子２４に出力される。出力された電圧は、平滑用インダクタ１１及び平滑用コンデンサ１２により平滑化される。
【００１２】
また、上記システムインパッケージでは、ハイサイドＭＯＳＦＥＴ２にｎ型のＭＯＳＦＥＴを使用しているため、ゲートを駆動するためにブートストラップ回路を用いており、そのためのコンデンサ２８及びブート用端子２１が設けられている。なお、ブートストラップ回路には、逆流防止のためにダイオードが用いられるが、本発明には無関係なので省略している。その他には、ハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３のゲート電圧を監視するための、ＶＧＨモニター端子２２及びＶＧＬモニター端子２６、パワーグランド端子２５、ロジックグランド端子２７が設けられている。
【００１３】
図９は、従来のＤＣ／ＤＣコンバータ向けシステムインパッケージのパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す。パッケージはノンリード表面実装パッケージの１つである、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）を使用している。図のように、パッケージのタブは３つに分かれており、ハイサイドＭＯＳＦＥＴの半導体チップ７、ローサイドＭＯＳＦＥＴの半導体チップ８、ドライバの半導体チップ９が搭載されている。各チップ間はワイヤボンディングで接続されており、特徴としては、各ＭＯＳＦＥＴのゲート駆動用の配線１４，１６と基準となるソース電位を伝えるための配線１５，１７がそれぞれ近接かつ平行に配線されることで、ＭＯＳＦＥＴのゲート−ドライバ間及びソース−ドライバ間の寄生インダクタンスを低減している。
【００１４】
ところが、上記ＤＣ／ＤＣコンバータにおいては、ローサイドＭＯＳＦＥＴ３がオフ状態で、ハイサイドＭＯＳＦＥＴ２がオンすると、ローサイドＭＯＳＦＥＴ３のドレイン電圧（図８、図９の出力端子２４の電圧）が上昇し、その電圧変化に伴い、ローサイドＭＯＳＦＥＴ３のゲート−ドレイン間の帰還容量を介して、ローサイドＭＯＳＦＥＴ３のゲート−ソース間に充電電流が流れ、ローサイドＭＯＳＦＥＴ３のゲート電圧が上昇する、という現象が起こる。この時、ローサイドＭＯＳＦＥＴ３のゲート電圧が、閾値電圧を超えてしまうと、ローサイドＭＯＳＦＥＴ３がオン状態になり、ハイサイドＭＯＳＦＥＴ２からローサイドＭＯＳＦＥＴ３へ大きな貫通電流が流れ（セルフターンオン現象）、変換効率が大幅に低減するという問題が生じる。
【００１５】
図１０は、セルフターンオン現象を説明するための各電圧のタイミングチャートを示す。ハイサイドＭＯＳＦＥＴ２がオンすると、出力端子２４の電圧が上昇し、そのピーク電圧時に、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧もピーク電圧を持ち、閾値電圧を超えてしまうことがわかる。実際のローサイドＭＯＳＦＥＴは、セルフターンオンを起こさないようにある程度高い閾値電圧を持つＭＯＳＦＥＴを使用する必要があり、そのため導通損失が大きくなり、高効率化ができないという問題がある。
【００１６】
上記問題の解決策として、たとえば特許文献１では、ローサイドスイッチと補助スイッチを同一パッケージ内に内蔵し、ローサイドスイッチのゲート−ソース間に補助スイッチを接続し、ローサイドスイッチのゲート電圧が上昇した際に、補助スイッチをオンすることでローサイドスイッチのゲート−ソース間を短絡し、ゲート電圧の上昇を防ぎ、セルフターンオンを防止する手段を提示している。
【特許文献１】特開２００２−２９０２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、上記特許文献１では、次のような問題点及び、検討不十分な点があることが本発明者により見い出された。
【００１８】
たとえば、上記特許文献１では、上記セルフターンオン現象を防ぐために、ローサイドスイッチと補助スイッチを同一パッケージ内に内蔵しているが、補助スイッチを駆動するための別回路が必要であり、専用のコントロールＩＣが必要であった。また、既存製品とパッケージのピン配置が変わってしまうために、既存製品との置き換えが容易ではなかった。また、補助スイッチとローサイドスイッチを別チップで１パッケージ化するという記載が中心で、補助スイッチとローサイドスイッチの１チップ化について、具体的なデバイス構造などの記載がなかった。
【００１９】
後述するが、本発明者の検討によると、前記で述べたシステムインパッケージにおいてもセルフターンオンは問題になるため、別チップで１パッケージ化ではセルフターンオンを完全には防止できない。さらに、最近のＤＣ／ＤＣコンバータの高周波数化・小型化に対応するための傾向である、システムインパッケージについての記述がされていなかった。
【００２０】
そこで、本発明の目的は、ＤＣ／ＤＣコンバータに用いられるシステムインパッケージにおいて、ローサイドスイッチとセルフターンオン防止のための補助スイッチを１チップ化することで、セルフターンオンを防止し、電源変換効率を大幅に向上できる技術を提供することにある。さらに、システムインパッケージ内でセルフターンオン防止を実現するため、既存製品と同一ピン配置で実現でき、置き換えが容易である。
【００２１】
また、本発明の他の目的は、上記補助スイッチをハイサイドスイッチのドライバを利用して駆動することで、新たな駆動回路を必要とせず、容易にセルフターンオンが防止できるシステムインパッケージを提供することである。
【００２２】
さらに、本発明の他の目的は、ローサイドスイッチとプリドライバの最終段を１チップ化することで、セルフターンオンを防止するとともに、ローサイドスイッチの駆動能力を上げることができ、電源変換効率をさらに向上できるシステムインパッケージを提供することである。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチおよびローサイドスイッチをそれぞれ駆動する２つのドライバとを有し、ハイサイドスイッチとローサイドスイッチと２つのドライバとが１パッケージ化されたシステムインパッケージに適用し、以下のような特徴を有するものである。
【００２６】
すなわち、本発明のシステムインパッケージにおいて、ローサイドスイッチのゲート−ソース間に補助スイッチが内蔵され、ローサイドスイッチと補助スイッチとは同一チップ上に構成されているものである。
【００２７】
さらに、本発明のシステムインパッケージにおいて、補助スイッチの駆動は、ハイサイドスイッチを駆動するドライバを利用して駆動するものである。また、ローサイドスイッチは縦型のＭＯＳＦＥＴで形成され、補助スイッチは横型のＭＯＳＦＥＴで形成されている。さらに、ローサイドスイッチのＭＯＳＦＥＴと補助スイッチのＭＯＳＦＥＴとのゲート酸化膜は同一工程で形成される。また、補助スイッチのＭＯＳＦＥＴのゲート−ソース間耐圧は、ローサイドスイッチのＭＯＳＦＥＴのゲート−ソース間耐圧より高い。また、補助スイッチのＭＯＳＦＥＴのドレイン−ソース間耐圧は、ローサイドスイッチのＭＯＳＦＥＴのドレイン−ソース間耐圧より低い。また、ローサイドスイッチのＭＯＳＦＥＴの閾値電圧は１Ｖ以下とするものである。
【００２８】
また、本発明のシステムインパッケージは、ローサイドスイッチのゲートの前段にプリドライバが内蔵され、ローサイドスイッチとプリドライバとは同一チップ上に構成されているものである。さらに、ローサイドスイッチは縦型のパワーＭＯＳＦＥＴで形成され、プリドライバは横型のＭＯＳＦＥＴで形成されているものである。
【００２９】
また、本発明は、前記のようなシステムインパッケージを用いたＤＣ／ＤＣコンバータ、さらにこのＤＣ／ＤＣコンバータを用いた電源システムに適用され、ハイサイドスイッチを駆動するドライバおよびローサイドスイッチを駆動するドライバにＰＷＭ信号を供給するＰＷＭコントローラと、ハイサイドスイッチおよびローサイドスイッチから出力された電圧を平滑化するインダクタおよびコンデンサとを有するものである。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３１】
（１）電源用システムインパッケージにおいて、セルフターンオンを防止することができる。
【００３２】
（２）その結果、閾値電圧の低いローサイドＭＯＳＦＥＴが使用でき、電源変換効率を大幅に向上することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本発明の前提として検討した従来技術との関係においても、同様に繰り返しの説明は省略する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１によるシステムインパッケージの回路構成の一例を示す図、図２は、図１のパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す図、図３はセルフターンオンが防止できる効果を説明するための各電圧のタイミングチャートを示す図、図４は効果を説明するためのシミュレーション結果を示す図、図５はデバイスの断面構造の一例を示す図である。
【００３５】
図１は、本発明の実施の形態１のシステムインパッケージの回路構成の一例を示す。図１の特徴は、前述した図８の従来回路の構成図と比べて、ローサイドＭＯＳＦＥＴ３にゲート−ソース間を短絡させるための補助ＭＯＳＦＥＴ４が同一チップ上に内蔵されている点である。また、ハイサイドＭＯＳＦＥＴ２を駆動するためのドライバ５から配線１３を介して、補助ＭＯＳＦＥＴ４のゲートを駆動している点である。
【００３６】
すなわち、本実施の形態１のシステムインパッケージ１は、ハイサイドスイッチのハイサイドＭＯＳＦＥＴ２、ローサイドスイッチのローサイドＭＯＳＦＥＴ３、補助スイッチの補助ＭＯＳＦＥＴ４、それぞれのＭＯＳＦＥＴを駆動するドライバ５，６からなる構成において、ハイサイドＭＯＳＦＥＴ２は半導体チップ７、ローサイドＭＯＳＦＥＴ３及び補助ＭＯＳＦＥＴ４は半導体チップ８、ドライバ５，６は半導体チップ９であり、上記３つの半導体チップが１つのパッケージに搭載されている。
【００３７】
図２は、本実施の形態１のシステムインパッケージのパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す。図２の特徴は、前述した図９の従来のシステムインパッケージと比べて、ローサイドＭＯＳＦＥＴ３の半導体チップ８に、補助ＭＯＳＦＥＴ４のゲートパッド３９を設けた点と、ハイサイドＭＯＳＦＥＴ２を駆動するためのゲート電位を、配線１３を介して補助ＭＯＳＦＥＴのゲートパッド３９に伝達している点である。
【００３８】
すなわち、半導体チップ７には、ハイサイドＭＯＳＦＥＴ２のゲートパッド３４、ソースパッド（ドライバ−ソース接続用）３５、ソースパッド（主電流用）３６が設けられている。半導体チップ８には、ローサイドＭＯＳＦＥＴ３のゲートパッド３７、ソースパッド（ドライバ−ソース接続用）３８、補助ＭＯＳＦＥＴ４のゲートパッド３９、ローサイドＭＯＳＦＥＴ３のソースパッド（主電流用）４０が設けられている。
【００３９】
なお、配線１３のうち、ドライバ５，６の半導体チップ９上でワイヤボンディングしている部分は、半導体チップ９の内部で配線しても構わない。
【００４０】
このシステムインパッケージ１では、補助ＭＯＳＦＥＴ４の駆動を、ハイサイドＭＯＳＦＥＴ２のドライバ５を利用して行うため、パッケージに新たに駆動用のピンなどを配置する必要がなく、従来製品との置き換えが容易であるという利点もある。
【００４１】
図３は、本実施の形態１によってセルフターンオンが防止できる効果を説明するための各電圧のタイミングチャートを示す。ローサイドＭＯＳＦＥＴ３がオン状態からオフ状態に切り替わると、ローサイドＭＯＳＦＥＴ３のボディーダイオードに還流電流が流れ始め、出力端子２４の電圧が０Ｖよりボディーダイオードの順方向電圧分下がる。ローサイドＭＯＳＦＥＴ３及びハイサイドＭＯＳＦＥＴ２が共にオフの期間（デッドタイム）が過ぎると、ハイサイドＭＯＳＦＥＴ２がオンし始める。ハイサイドＭＯＳＦＥＴ２がオンし始めると、出力端子２４の電圧も上昇し始める。前述したように、出力端子２４の電圧が上昇し始めると、それに同期するようにローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧も上昇し始め、出力電端子２４の電圧がピーク電圧になる時点で、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧もピーク電圧になる。
【００４２】
ところが、本実施の形態１では、ローサイドＭＯＳＦＥＴ３のゲート−ソース間に補助ＭＯＳＦＥＴ４が内蔵されているので、この補助ＭＯＳＦＥＴ４を駆動するゲート電圧は、ハイサイドＭＯＳＦＥＴ２のゲート電位が伝達されており、また、ハイサイドのゲート電圧は出力端子２４を基準電位として与えられているため、補助ＭＯＳＦＥＴ４のゲート−ソース間にかかる電圧は、図のようにハイサイドＭＯＳＦＥＴ２のゲート−ソース間電圧と出力端子２４の電圧の和になる。つまり、補助ＭＯＳＦＥＴ４は、出力端子２４の電圧がピーク電圧になる時点の前にすでにオン状態にあり、ローサイドＭＯＳＦＥＴ３のゲート−ソース間容量に充電電流が流れ、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧が上昇するのを防止する。その結果として、セルフターンオンを防止することができる。
【００４３】
また逆に、補助ＭＯＳＦＥＴ４によってローサイドＭＯＳＦＥＴ３がオンしにくくなることが懸念されるが、ハイサイドＭＯＳＦＥＴ２がオフすると、ローサイドＭＯＳＦＥＴ３の内蔵ボディーダイオードに還流電流が流れ始めるため、出力端子２４の電圧は０Ｖよりボディーダイオードの順方向電圧だけ低い電位になり、その結果、補助ＭＯＳＦＥＴ４にかかる電圧も十分小さくなり、次のローサイドＭＯＳＦＥＴ３がオンする際には障害にはならない。
【００４４】
ここで、補助ＭＯＳＦＥＴ４によって、どの程度ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧の上昇を防止できるのか、という点は、ローサイドＭＯＳＦＥＴ３のゲートと補助ＭＯＳＦＥＴ４の間にある寄生インダクタンスに、大きく依存している。すなわち、上記寄生インダクタンスが大きいと、補助ＭＯＳＦＥＴ４のドレイン−ソース間に電流が流れる前に、ローサイドＭＯＳＦＥＴ３のゲート−ソース間容量に充電電流が流れてしまい、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧が上昇してしまう。
【００４５】
図４は、上記で示したローサイドＭＯＳＦＥＴ３のゲートと補助ＭＯＳＦＥＴ４のドレインの間にある寄生インダクタンスの影響をシミュレーションした結果を示す。すなわち、補助ＭＯＳＦＥＴ４がない場合、補助ＭＯＳＦＥＴ４とローサイドＭＯＳＦＥＴ３を別チップ同一パッケージで搭載した場合（寄生インダクタンス：１ｎＨ程度）、補助ＭＯＳＦＥＴ４とローサイドＭＯＳＦＥＴ３を同一チップで搭載した場合（寄生インダクタンス：０．１ｎＨ程度）における、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧をシミュレーションした。
【００４６】
これより、補助ＭＯＳＦＥＴ４とローサイドＭＯＳＦＥＴ３を別チップ同一パッケージで搭載しても、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧が１．５Ｖ程度に上昇してしまうので、例えば閾値電圧が１Ｖ程度のパワーＭＯＳＦＥＴをローサイド用途としては使用できない。一方、補助ＭＯＳＦＥＴ４とローサイドＭＯＳＦＥＴ３を同一チップで形成した場合には、ローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧の上昇は１．０Ｖ以下に抑えられ、例えば閾値電圧が１Ｖ程度、１Ｖ以下のパワーＭＯＳＦＥＴをローサイド用途として使用できる。
【００４７】
図５は、上記ローサイドＭＯＳＦＥＴ３と補助ＭＯＳＦＥＴ４の１チップ化したデバイスの断面構造の一例を示す。一般的に電源用ＤＣ／ＤＣコンバータにおいて、ローサイドスイッチは、オン抵抗の低いトレンチ型パワーＭＯＳＦＥＴが使用される。本実施の形態においても、トレンチ型パワーＭＯＳＦＥＴに補助ＭＯＳＦＥＴを内蔵した構造を示す。４３は、本体部であるローサイドＭＯＳＦＥＴ３の１セルの断面構造を示し、４４は、補助ＭＯＳＦＥＴ４の１セルの断面構造を示す。
【００４８】
ローサイドＭＯＳＦＥＴセル４３は、縦型と呼ばれるトレンチ型パワーＭＯＳＦＥＴであり、ｎ+基板上のｎ-エピ層、ｐ型拡散層４６中にトレンチを形成し、ゲート酸化膜４７を介して、ゲートのポリシリコン電極４９が埋め込まれている構造になっている。ゲートのポリシリコン電極４９に電圧を印加すると、ｐ型拡散層（ウエル層）４５中に反転層が生じ、ＭＯＳＦＥＴは導通状態になる。また、周辺領域の耐圧確保のために、ｐ型拡散層４５は深いｐ型ウエル層で形成されている。補助ＭＯＳＦＥＴセル４４は、プレーナ型の電極構造を持つ横型ＭＯＳＦＥＴであり、図のようにローサイドＭＯＳＦＥＴセル４３の周辺部に形成され、ゲート酸化膜４８を介して、ゲートのポリシリコン電極５０が形成されている。ローサイドＭＯＳＦＥＴセル４３と補助ＭＯＳＦＥＴセル４４は、図のように絶縁膜５１上のＡＬ電極５２を用いて結線されている。
【００４９】
このデバイスの断面構造においては、補助ＭＯＳＦＥＴセル４４のゲート酸化膜４８及びゲートのポリシリコン電極５０は、ローサイドＭＯＳＦＥＴセル４３のゲート酸化膜４７及びゲートのポリシリコン電極４９の形成と同時にでき、またｐ型拡散層４５及びｎ+コンタクト層もローサイドＭＯＳＦＥＴセル４３の形成と同時にできるため、補助ＭＯＳＦＥＴセル４４は、従来のパワーＭＯＳＦＥＴの形成プロセスを利用して形成でき、新たにプロセスを追加する必要はない。
【００５０】
図５の補助ＭＯＳＦＥＴセル４４には、次の２つの特徴がある。
【００５１】
（１）ドレイン−ソース間耐圧が、本体のローサイドＭＯＳＦＥＴセル４３より低い。
【００５２】
補助ＭＯＳＦＥＴセル４４は、ｐ型拡散層４５とｎ+コンタクト層でドレイン−ソース間耐圧を保持しているため、ローサイドＭＯＳＦＥＴセル４３と比べて、ドレイン−ソース間耐圧は低くなる。ただし、補助ＭＯＳＦＥＴセル４４のドレイン−ソース間耐圧は、ローサイドＭＯＳＦＥＴセル４３のゲート−ソース間に印加される電圧より高ければよく、一般的にＣＰＵなどに用いられるＤＣ／ＤＣコンバータにおけるＭＯＳＦＥＴのゲートの駆動電圧は５Ｖ程度であり、図５のような構造で充分に５Ｖ以上のドレイン−ソース間耐圧を確保することができる。
【００５３】
（２）ゲート−ソース間耐圧が、本体のローサイドＭＯＳＦＥＴセル４３より高い。
【００５４】
図３のタイミングチャートで示すように、補助ＭＯＳＦＥＴセル４４のゲート−ソース間には、出力端子２４の電圧とハイサイドＭＯＳＦＥＴ２のゲート−ソース間電圧とを加算した電圧が印加される。一般的にＣＰＵなどに用いられるＤＣ／ＤＣコンバータでは、入力電圧は１２Ｖ程度、ゲート駆動電圧は５Ｖ程度あり、出力端子電圧が２０Ｖ程度まで跳ね上がるとすると、２５Ｖ程度のゲート−ソース間耐圧が必要になる。補助ＭＯＳＦＥＴセル４４のゲート酸化膜４８は、ローサイドＭＯＳＦＥＴセル４３のゲート酸化膜４７と同時に形成するため、それぞれのゲート酸化膜の膜厚は同じである。ただし、ローサイドＭＯＳＦＥＴセル４３のようなトレンチ型パワーＭＯＳＦＥＴにおいては、トレンチゲートのボトムの局率部で電解集中が起きやすいため、補助ＭＯＳＦＥＴセル４４で示すようなプレーナ型のゲート構造に比べて、ゲート−ソース間耐圧は低くなる。
【００５５】
つまり、補助ＭＯＳＦＥＴセル４４のゲート酸化膜４８とローサイドＭＯＳＦＥＴセル４３のゲート酸化膜４７は、同じ膜厚ではあるが、ゲート−ソース間耐圧は補助ＭＯＳＦＥＴセル４４の方が高い。一般的にトレンチゲートのゲートソース間耐圧が１２Ｖ程度のゲート酸化膜厚仕様で、プレーナ型のゲート構造では３０Ｖ程度の耐圧が確保できるので、このような膜厚仕様でそれぞれのゲート酸化膜を形成すれば、補助ＭＯＳＦＥＴセル４４のゲート−ソース間耐圧は充分確保できる。
【００５６】
以上により、本発明の実施の形態１によれば、ローサイドＭＯＳＦＥＴ３と、セルフターンオン防止のための補助ＭＯＳＦＥＴ４を１チップ化することで、セルフターンオンを防止し、電源変換効率を大幅に向上できる。さらに、システムインパッケージ内でセルフターンオン防止を実現するため、既存製品と同一ピン配置で実現でき、置き換えが容易である。
【００５７】
また、補助ＭＯＳＦＥＴ４をハイサイドＭＯＳＦＥＴ２のドライバ５を利用して駆動することで、新たな駆動回路を必要とせず、容易にセルフターンオンが防止できる。
【００５８】
（実施の形態２）
図６は、本発明の実施の形態２によるシステムインパッケージの回路構成の一例を示す図、図７は、図６のパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す図である。
【００５９】
図６は、本発明の実施の形態２のシステムインパッケージの回路構成の一例を示す。図６の特徴は、前述した図１で示す本発明の実施の形態１に、ローサイドＭＯＳＦＥＴ３のゲートの前段にプリドライバを内蔵し、ローサイドＭＯＳＦＥＴ３を駆動するプリドライバの最終段を同一チップ上に内蔵している点である。すなわち、本発明の実施の形態２のシステムインパッケージ３０は、ローサイドＭＯＳＦＥＴ３のゲートを駆動するためのｐ型の補助ＭＯＳＦＥＴ３１が同一チップ上に内蔵され、この補助ＭＯＳＦＥＴ３１と補助ＭＯＳＦＥＴ４とでインバータを構成している。なお、前記実施の形態１と同様に、ローサイドＭＯＳＦＥＴ３はトレンチ型の縦型パワーＭＯＳＦＥＴで形成され、補助ＭＯＳＦＥＴ４，３１はプレーナ型の横型ＭＯＳＦＥＴで形成される。
【００６０】
プリドライバの駆動電圧は、配線３２を利用して、ローサイドＭＯＳＦＥＴ３のゲート電圧の入力端子１９から伝達されている。このような構成にすることで、前記実施の形態１で説明したような、セルフターンオン現象が防止できると共に、ローサイドＭＯＳＦＥＴ３をオン、オフするための補助ＭＯＳＦＥＴ３１，４が内蔵されているために、ローサイドＭＯＳＦＥＴ３のゲートの駆動能力が上がり、更なる低損失化ができる。
【００６１】
図７は、本発明の実施の形態２のシステムインパッケージのパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す。図７の特徴は、前述した図２の本発明の実施の形態１のシステムインパッケージと比べて、ローサイドＭＯＳＦＥＴ３のゲートパッド３７の位置に、補助インバータ駆動用パッド４１を設け、配線３３を用いて、ドライバ６からの電位が伝達される。さらに、補助ＭＯＳＦＥＴ４の駆動用のゲートパッド３９の位置に、補助インバータ入力電圧用パッド４２を設け、補助インバータ入力電圧用パッド４２に、配線３２を用いて、ローサイドＭＯＳＦＥＴ３のゲート電圧の入力端子１９の電位を伝達している。
【００６２】
なお、配線３２のうち、ドライバの半導体チップ９上でワイヤボンディングしている部分は、半導体チップ９の内部で配線しても構わない。
【００６３】
以上により、本発明の実施の形態２においても、前記実施の形態１と同様に、パッケージに新たに駆動用のピンなどを配置する必要がなく、従来製品との置き換えが容易である。また、図には示していないが、補助ＭＯＳＦＥＴ３１をローサイドＭＯＳＦＥＴ３に内蔵するためには、新たにｎ型のウエル層を設け、ｐ型のコンタクト層を使うことで、形成できる。
【００６４】
特に、本発明の実施の形態２によれば、ローサイドＭＯＳＦＥＴ３と補助ＭＯＳＦＥＴ３１を１チップ化することで、セルフターンオンを防止するとともに、ローサイドＭＯＳＦＥＴ３の駆動能力を上げることができ、電源変換効率をさらに向上できる。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
たとえば、前記実施の形態においては、システムインパッケージを主に説明したが、このシステムインパッケージを用い、ＰＷＭコントローラ、平滑用インダクタおよびコンデンサなどを有するＤＣ／ＤＣコンバータや、さらにこのＤＣ／ＤＣコンバータを用い、パーソナルコンピュータやコンピュータゲーム機などの電源システムなどに広く適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１によるシステムインパッケージの回路構成の一例を示す図である。
【図２】本発明の実施の形態１において、図１のパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す図である。
【図３】本発明の実施の形態１において、セルフターンオンが防止できる効果を説明するための各電圧のタイミングチャートを示す図である。
【図４】本発明の実施の形態１において、効果を説明するためのシミュレーション結果を示す図である。
【図５】本発明の実施の形態１において、デバイスの断面構造の一例を示す図である。
【図６】本発明の実施の形態２によるシステムインパッケージの回路構成の一例を示す図である。
【図７】本発明の実施の形態２において、図６のパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す図である。
【図８】本発明の前提として検討した従来のシステムインパッケージの回路構成の一例を示す図である。
【図９】本発明の前提として検討した従来のシステムインパッケージのパッケージ外観及びチップ配置、ワイヤボンディング配置の一例を示す図である。
【図１０】本発明の前提として検討した従来のシステムインパッケージにおいて、セルフターンオン現象を説明するための各電圧のタイミングチャートを示す図である。
【符号の説明】
【００６８】
１，２９，３０…システムインパッケージ、２…ハイサイドＭＯＳＦＥＴ、３…ローサイドＭＯＳＦＥＴ、４…補助ＭＯＳＦＥＴ、５，６…ドライバ、７，８，９…半導体チップ、１０…ＰＷＭコントローラ、１１…平滑用インダクタ、１２…平滑用コンデンサ、１３，１４，１５，１６，１７…配線、１８…ＰＷＭ入力端子、１９…ＶＧＬ入力端子、２０…ＶＧＨ入力端子、２１…ブート用端子、２２…ＶＧＨモニター端子、２３…入力端子、２４…出力端子、２５…パワーグランド端子、２６…ＶＧＬモニター端子、２７…ロジックグランド端子、２８…コンデンサ、３１…補助ＭＯＳＦＥＴ、３２，３３…配線、３４，３７，３９…ゲートパッド、３５，３６，３８，４０…ソースパッド、４１…補助インバータ駆動用パッド、４２…補助インバータ入力電圧用パッド、４３…ローサイドＭＯＳＦＥＴセル、４４…補助ＭＯＳＦＥＴセル、４５…ｐ型拡散層、４６…ｐ型拡散層、４７，４８…ゲート酸化膜、４９，５０…ポリシリコン電極、５１…絶縁膜、５２…ＡＬ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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