(57)【要約】【課題】構成をより簡単にする。【解決手段】一端に基準電位ＶＳＳが印加されたキャパシタＣ１〜Ｃｎと、入力信号Ｄ１〜Ｄｎの入力端とキャパシタＣ１〜Ｃｎの他端とのそれぞれの間に接続されたスイッチング素子ＳＷ１１〜ＳＷ１ｎと、共通配線ＣＯＭと、キャパシタＣ１〜Ｃｎの他端と共通配線ＣＯＭとの間に接続されたスイッチング素子ＳＷ２１〜ＳＷ２ｎと、一端が共通配線ＣＯＭに接続され、他端に基準電位ＶＴＴが印加されたリセット用スイッチング素子ＳＷｒとを備え、スイッチング素子ＳＷ１１〜ＳＷ１ｎ及びＳＷｒとスイッチング素子ＳＷ２１〜ＳＷ２ｎとの一方がオンのとき他方がオフにされる。【選択図】図１
2006319999.tif 000002
【特許請求の範囲】
【請求項１】
それぞれの一端に第１基準電位が印加された第１〜ｎキャパシタと、
デジタル入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタの他端とのそれぞれの間に接続された第１1〜１nスイッチング素子と、
共通配線と、
該第１〜ｎキャパシタの他端と該共通配線との間に接続された第２1〜２nスイッチング素子と、
一端が該共通配線に接続され、他端に第２基準電位が印加されたリセット用スイッチング素子と、
を有し、デジタル入力信号Ｄ１〜Ｄｎはそれぞれ１ビットであり、該第１〜ｎキャパシタは、
一端に該第１基準電位が印加された第１1〜１n容量素子と、
一端に第３基準電位が印加された第２1〜２n容量素子と、
該第１1〜１n容量素子の他端と該第２1〜２n容量素子の他端とのそれぞれの間に接続され、それぞれ該デジタル入力信号Ｄ１〜Ｄｎに対する重み付けに応じて制御される第３1〜３nスイッチング素子と、
を有し、該第１1〜１n容量素子の他端はそれぞれ該第１〜ｎキャパシタの他端であり、該第１1〜１n容量素子及び該第２1〜２n容量素子の容量値は互いに同一であり、
該第１1〜１nスイッチング素子及び該リセット用スイッチング素子と該第２1〜２nスイッチング素子との一方がオンのとき他方がオフにされることにより、該デジタル入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ該第１〜ｎキャパシタに保持させ、次に該第１〜ｎキャパシタを並列接続させ、並列接続された該第１〜ｎキャパシタの電圧を重み付き平均値として出力することを特徴とする平均値算出回路。
【請求項２】
請求項１に記載の平均値算出回路と、
信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一致度を上記デジタル入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有することを特徴とする相関値算出回路。
【請求項３】
請求項２に記載の相関値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
を有し、該第１〜ｎ遅延素子の出力信号がそれぞれ該信号Ｓ１〜Ｓｎであることを特徴とするマッチドフィルタ。
【請求項４】
上記信号Ｐ１〜ＰｎはＰＮ符号系列であることを特徴とする請求項３に記載のマッチドフィルタ。
【請求項５】
上記第１〜ｎ遅延素子はいずれもフリップフロップであり、
上記第１〜ｎ一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである、
ことを特徴とする請求項３又は４に記載のマッチドフィルタ。
【請求項６】
請求項１に記載の平均値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記デジタル入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有し、
重み付けを可変にするｎビット符号系列Ｑ１〜Ｑｎでそれぞれ該第３1〜３nスイッチング素子がオン／オフ制御されることを特徴とするマッチドフィルタ。
【請求項７】
請求項３に記載のマッチドフィルタをｍ個並列に備え、該ｍ個のマッチドフィルタのそれぞれについて上記第１遅延素子に１ビットの入力信号が供給されることを特徴とする多ビットマッチドフィルタ。
【請求項８】
上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各々について、第ｊマッチドフィルタの上記第１〜ｎキャパシタの容量がそれぞれ第（ｊ−１）マッチドフィルタの該第１〜ｎキャパシタの容量の２倍であり、該ｍ個のマッチドフィルタの各相関値出力端が共通に接続されていることを特徴とする請求項７に記載の多ビットマッチドフィルタ。
【請求項９】
上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、
ｊ＝２〜ｍの各々について第ｊマッチドフィルタの相関値出力に対する重みが第（ｊ−１）マッチドフィルタの相関値出力に対する重みの２倍になるようにして該第１〜ｍマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有することを特徴とする請求項７に記載の多ビットマッチドフィルタ。
【請求項１０】
上記重み付き平均演算回路は、
上記第１〜ｍマッチドフィルタの出力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続され、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ2〜ｋm倍する第２〜ｍ乗算回路と、
該第１Ａ／Ｄ変換回路の出力と該第２〜ｍ乗算回路の出力との総和を算出する加算回路と、
を有し、
ｒj＝ｋj×（第ｊＡ／Ｄ変換回路の分解能）で定義される比ｒjが比ｒj-1の２倍である（但し、ｊ＝２〜ｍ、ｋ1＝１）ことを特徴とする請求項９に記載の多ビットマッチドフィルタ。
【請求項１１】
請求項３乃至１０のいずれか１つに記載のマッチドフィルタを有することを特徴とする通信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機に関する。
【背景技術】
【０００２】
図８は、従来のＤＳ方式スペクトラム拡散通信用受信機を示す概略ブロック図である。
【０００３】
アンテナ７で受信された信号は、その一部がバンドパスフィルタ８を通り、検波回路９に供給される。検波回路９は、ＡＳＫ、ＦＳＫ又はＰＳＫで変調された信号を包絡線検波又は同期検波してアナログ又はデジタルの、スペクトラム拡散された信号ＤＩＮに変換する。マッチドフィルタ１０Ｐは、このスペクトラム拡散信号ＤＩＮとＰＮ（Pseudorandom Noise）符号系列との相関値ＤＯＵＴを算出する。判定回路１１は、相関値ＤＯＵＴに基づいて、同期捕捉のためにシンボル区間を判定し且つベースバンドデータを得る。データ量削減のためにこのベースバンドデータが例えば予測符号化等で符号化されている場合には、復号化回路１２で復号化される。音声データの場合には、復号化回路１２の出力がＤ／Ａ変換回路１３でアナログ値に変換され、次いでローパスフィルタ１４を通ってスピーカ１５に供給される。画像やテキスト等のデータの場合には、復号化回路１２の出力が再生データとして用いられる。
【０００４】
このような受信機を用いたスペクトルラム拡散通信は、干渉波排除能力、通信内容の秘匿性及び周波数利用効率の点で、他の通信方式よりも優れている。
【０００５】
図９は、従来のマッチドフィルタ１０Ｐの構成を示す。
【０００６】
デジタル又はアナログのシフトレジスタ２０は、遅延素子ＤＬ１〜ＤＬｎが縦続接続され、その遅延素子ＤＬ１のデータ入力端にスペクトラム拡散信号ＤＩＮが供給されている。クロックＣＬＫに同期して遅延素子ＤＬ１〜ＤＬｎの入力値ＤＩＮ及び遅延信号Ｓ１〜Ｓｎ−１がそれぞれ遅延素子ＤＬ１〜ＤＮｎに保持され、遅延信号Ｓ１〜Ｓｎとして出力される。遅延素子ＤＬ１〜ＤＬｎは、スペクトラム拡散信号ＤＩＮがデジタルの場合にはフリップフロップであり、スペクトラム拡散信号ＤＩＮがアナログである場合にはサンプルホールド回路又はＣＣＤなどである。
【０００７】
遅延信号Ｓ１〜ＳｎのＰＮ符号系列Ｐ１〜Ｐｎに対する一致度Ｄ１〜Ｄｎがそれぞれ一致度演算回路Ｍ１〜Ｍｎで算出される。一致度演算回路Ｍ１〜Ｍｎは例えば、ＰＮ符号が１又は−１の場合には乗算器であり、ＰＮ符号が‘１’又は‘０’のビットの場合にはイクスクルーシブノアゲートである。一致度Ｄ１〜Ｄｎは加算回路２１に供給され、これらの総和が相関値ＤＯＵＴとして求められる。
【０００８】
このようなマッチドフィルタ１０Ｐを用いれば、相関値ＤＯＵＴがクロック周期毎に直ちに求められる。
【０００９】
ＰＮ符号系列は受信機毎に異なり、受信側のＰＮ符号系列が、送信側のスペクトラム拡散用ＰＮ符号系列と異なる場合には、相関値ＤＯＵＴが常に小さくなるので、受信データを解読できない。
【特許文献１】特開昭５８−１９８９１６号公報
【特許文献２】特開平６−１９５４８３号公報
【特許文献３】特開平９−１０７２７１号公報
【特許文献４】特開平６−１６４３１８号公報
【特許文献５】特開平６−１９７０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ｎは例えば２５６であり、この場合、一致度Ｄ１〜Ｄ２５６の総和をクロックＣＬＫの１周期で算出しなければならず、加算回路２１の構成、従って相関値算出回路、マッチドフィルタ及び通信機の構成が複雑になる。
【００１１】
本発明の目的は、このような問題点に鑑み、より簡単な構成の平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１態様の平均値算出回路では、例えば図１において、
第１〜ｎキャパシタＣ１〜Ｃｎと、
デジタル入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ該第１〜ｎキャパシタＣ１〜Ｃｎに保持させ、次に該第１〜ｎキャパシタＣ１〜Ｃｎを並列接続させ、並列接続された該第１〜ｎキャパシタＣ１〜Ｃｎの電圧を平均値として出力するスイッチング回路２３とを有する。
【００１３】
デジタル入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ第１〜ｎキャパシタＣ１〜Ｃｎに保持させたときの第１〜ｎキャパシタＣ１〜Ｃｎの電圧をそれぞれＶ１〜Ｖｎとし、次に第１〜ｎキャパシタＣ１〜Ｃｎを並列接続させたときのキャパシタの電圧をＤＯＵＴとすると、第１〜ｎキャパシタＣ１〜Ｃｎに保持された電荷の総量が並列接続の前後で不変であるので、
Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋・・・＋Ｃｎ・Ｖｎ
＝（Ｃ０＋Ｃ１＋・・・＋Ｃｎ）ＤＯＵＴ
が成立する。ＤＯＵＴは、デジタル入力信号Ｄ１〜Ｄｎに応じた電圧Ｖ１〜Ｖｎの重み付き平均値となり、電圧Ｖ１〜Ｖｎの重みはそれぞれＣ０〜Ｃｎである。
【００１４】
この平均値算出回路は、キャパシタＣ１〜Ｃｎとスイッチング回路２３とで構成されているので、構成が従来よりも簡単になるという効果を奏し、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機の製造コスト低減に寄与するところが大きい。
【００１５】
本発明の第２態様の平均値算出回路では、第１態様において、
上記第１〜ｎキャパシタの一端には第１基準電位ＶＳＳが印加され、
上記スイッチング回路２３は、
上記デジタル入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタＣ１〜Ｃｎの他端とのそれぞれの間に接続された第１1〜１nスイッチング素子ＳＷ１１〜ＳＷ１ｎと、
共通配線ＣＯＭと、
該第１〜ｎキャパシタＣ１〜Ｃｎの他端と該共通配線ＣＯＭとの間に接続された第２1〜２nスイッチング素子ＳＷ２１〜ＳＷ２ｎと、
一端が該共通配線ＣＯＭに接続され、他端に第２基準電位ＶＴＴが印加されたリセット用スイッチング素子ＳＷｒとを有し、該第１1〜１nスイッチング素子ＳＷ１１〜ＳＷ１ｎ及び該リセット用スイッチング素子ＳＷｒと該第２1〜２nスイッチング素子ＳＷ２１〜ＳＷ２ｎとの一方がオンのとき他方がオフにされる。
【００１６】
第２基準電位は、第１基準電位と等しくてもよい。
【００１７】
本発明の第３態様の平均値算出回路では、第１又は２態様において、例えば図２に示す如く、
上記第１〜ｎキャパシタは、
一端に上記第１基準電位が印加された第１1〜１n容量素子と、
一端に第３基準電位が印加された第１1〜１n容量素子と、
該第１1〜１n容量素子の他端と該第１1〜１n容量素子の他端とのそれぞれの間に接続され、それぞれ該デジタル入力信号Ｄ１〜Ｄｎに対する重み付けに応じて制御される第３1〜３nスイッチング素子とを有する。
【００１８】
第３基準電位は、第１基準電位と等しくてもよい。
【００１９】
この平均値算出回路によれば、第３1〜３nスイッチング素子をオン／オフ制御することにより、重み付き平均の重みが可変になるという効果を奏する。
【００２０】
本発明の第４態様の相関値算出回路では、例えば図１に示す如く、
第１乃至３のいずれか１つの態様の平均値算出回路と、
信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一致度を上記デジタル入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路Ｍ１〜Ｍｎとを有する。
【００２１】
本発明の第５態様のマッチドフィルタでは、例えば図１に示す如く、
第４態様の相関値算出回路と、
第１〜ｎ遅延素子ＤＬ１〜ＤＬｎが縦続接続され、第１遅延素子ＤＬ１に入力信号ＤＩＮが供給され、各遅延素子がクロックＣＬＫに同期して入力値を保持するシフトレジスタ２０とを有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ遅延素子ＤＬ１〜ＤＬｎの出力信号Ｓ１〜Ｓｎであり、上記信号Ｐ１〜ＰｎはＰＮ符号系列である。
【００２２】
本発明の第６態様のマッチドフィルタでは、第５態様において、例えば図２に示す如く、
上記第１〜ｎ遅延素子はいずれもフリップフロップであり、
上記第１〜ｎ一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである。
【００２３】
本発明の第７態様のマッチドフィルタでは、第５態様において、例えば図５に示す如く、
上記第１〜ｎ遅延素子はいずれもサンプルホールド回路であり、
上記第１〜ｎ一致度演算回路は乗算回路である。
【００２４】
本発明の第８態様のマッチドフィルタでは、例えば図４に示す如く、
本発明の第３態様の平均値算出回路と、
第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記デジタル入力信号Ｄ１〜Ｄｎとして算出する一致度演算回路と、
を有し、上記第１〜ｎキャパシタは、
一端に上記第１基準電位が印加された互いに同一容量の第１1〜１n容量素子と、
一端に第３基準電位が印加された互いに同一容量の第１1〜１n容量素子と、
該第１1〜１n容量素子の他端と該第１1〜１n容量素子の他端とのそれぞれの間に接続された第３1〜３nスイッチング素子とを有し重み付けを可変にするｎビット符号系列Ｑ１〜Ｑｎでそれぞれ該第３1〜３nスイッチング素子がオン／オフ制御される。
【００２５】
本発明の第９態様の多ビットマッチドフィルタでは、第５態様のマッチドフィルタをｍ個並列に備え、該ｍ個のマッチドフィルタのそれぞれについて上記第１遅延素子に１ビットの入力信号が供給される。
【００２６】
本発明の第１０態様の多ビットマッチドフィルタでは、第９態様において、上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各々について、第ｊマッチドフィルタの上記第１〜ｎキャパシタの容量がそれぞれ第（ｊ−１）マッチドフィルタの該第１〜ｎキャパシタの容量の２倍であり、該ｍ個のマッチドフィルタの各相関値出力端が共通に接続されている。
【００２７】
この多ビットマッチドフィルタによれば、ｍ個のマッチドフィルタの各相関値出力端を共通に接続すればよいので、多ビットマッチドフィルタの構成が簡単になるという効果を奏する。
【００２８】
本発明の第１１態様の多ビットマッチドフィルタでは、第９態様において、上記ｍ個のマッチドフィルタがそれぞれ第１〜ｍマッチドフィルタとして備えられ、
ｊ＝２〜ｍの各々について第ｊマッチドフィルタの相関値出力に対する重みが第（ｊ−１）マッチドフィルタの相関値出力に対する重みの２倍になるようにして該第１〜ｍマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有する。
【００２９】
この多ビットマッチドフィルタによれば、互いに同一構成のｍ個のマッチドフィルタを用いることができるという効果を奏する。
【００３０】
本発明の第１２態様の多ビットマッチドフィルタでは、第１１態様において、上記重み付き平均演算回路は、
上記第１〜ｍマッチドフィルタの出力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続され、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ2〜ｋm倍する第２〜ｍ乗算回路と、
該第１Ａ／Ｄ変換回路の出力と該第２〜ｍ乗算回路の出力との総和を算出する加算回路とを有し、ｒj＝ｋj×（第ｊＡ／Ｄ変換回路の分解能）で定義される比ｒjが比ｒj-1の２倍である（但し、ｊ＝２〜ｍ、ｋ1＝１）。
【００３１】
この多ビットマッチドフィルタによれば、第２〜ｍ乗算回路を用いることにより、分解能が比較的低い第２〜ｍＡ／Ｄ変換回路を用いることができるという効果を奏する。
【００３２】
本発明の第１３態様の通信機では、第５乃至１２のいずれか１つの態様のマッチドフィルタを有する。
【００３３】
以下、図面に基づいて本発明の実施例を説明する。
【実施例１】
【００３４】
図２は、本発明の実施例１のマッチドフィルタ１０Ａを示す。
【００３５】
マッチドフィルタ１０Ａは、例えば図８のマッチドフィルタ１０Ｐの替わりに用いられる。このマッチドフィルタ１０Ａは、図１の構成例であって、スペクトラム拡散信号ＤＩＮがビットストリームである場合に用いられる。簡単化のために、図２では図１のｎの値を５としている。
【００３６】
シフトレジスタ２０Ａでは、ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａが縦続接続されており、これらのクロック入力端ＣＫにクロックＣＬＫが供給され、初段のＤフリップフロップＤＬ１Ａのデータ入力端Ｄに、スペクトラム拡散された信号ＤＩＮが供給される。ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａの出力Ｓ１〜Ｓ５はそれぞれ、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の入力端に供給され、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの他方の入力端にはそれぞれ、ＰＮ符号レジスタ２２ＡからＰＮ符号Ｐ１〜Ｐ５が供給される。例えば、Ｐ１＝Ｓ１のときＤ１＝‘１’となり、Ｐ１≠Ｓ１のときＤ１＝‘０’となる。イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５はそれぞれ、ＰＮ符号系列Ｐ１〜Ｐ５に対する遅延信号Ｓ１〜Ｓ５の一致度を示している。
【００３７】
キャパシタＣ１〜Ｃ５は互いに同一容量であり、これらの一端はグランド線ＧＮＤに接続され、これらの他端はそれぞれ、一方ではスイッチング素子ＳＷ１１〜ＳＷ１５を介してイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力端に接続され、他方ではスイッチング素子Ｓ２１〜ＳＷ２５を介して共通線ＣＯＭに接続されている。共通線ＣＯＭとグランド線ＧＮＤとの間には、共通線電位リセット用スイッチング素子ＳＷｒが接続されている。スイッチング素子ＳＷ１１〜ＳＷ１５、ＳＷ２１〜ＳＷ２５及びＳＷｒは、キャパシタＣ１〜Ｃ５に対するスイッチング回路２３を構成している。
【００３８】
スイッチング素子ＳＷ１１〜ＳＷ１５及びＳＷｒはいずれも、クロック＊ＣＬＫが高レベルのときオンになり、クロック＊ＣＬＫが低レベルのときオフになる。スイッチング素子ＳＷ２１〜ＳＷ２５はいずれも、クロック＊ＣＬＫと相補的なクロックＣＬＫが高レベルのときにオンになり、クロックＣＬＫが低レベルのときにオフになる。
【００３９】
スイッチング回路２３とキャパシタＣ１〜Ｃ５とで平均値算出回路が構成され、この平均値算出回路とイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａとで相関値算出回路が構成されている。
【００４０】
次に、上記の如く構成されたマッチドフィルタ１０Ａの動作を、図３を参照して説明する。図３では、ＰＮ符号系列Ｐ１〜Ｐ５が‘０１１０１’であり、時刻ｔ＝ｔ１でスペクトラム拡散信号ＤＩＮが‘０’、遅延信号Ｓ１〜Ｓ４が‘１１０１’である場合を示している。クロックＣＬＫの１サイクルは、チップ区間と称されている。以下において、時刻ｔｉのｉは、奇数であるとする。
【００４１】
（ｔｉ）クロックＣＬＫの立ち上がりのタイミングでスペクトラム拡散信号ＤＩＮ及び遅延信号Ｓ１〜Ｓ４がそれぞれフリップフロップＤＬ１Ａ〜ＤＬ５Ａに保持され、遅延信号Ｓ１〜Ｓ５として出力される。
【００４２】
例えば時刻ｔ＝ｔ１では、遅延信号Ｓ１〜Ｓ５が‘０１１０１’に変化しようとし、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘１１１１１’に変化しようとする。時刻ｔ＝ｔ３では、遅延信号Ｓ１〜Ｓ５が‘１０１１０’に変化しようとし、イクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘００１００’に変化しようとする。
【００４３】
クロックＣＬＫの立ち上がりにより、スイッチング素子ＳＷ１１〜ＳＷ１５及びＳＷｒがオフになり、スイッチング素子ＳＷ２１〜ＳＷ２５がオンになる。この直前のキャパシタＣ１〜Ｃ５の電圧をそれぞれＶ１〜Ｖ５で表す。キャパシタＣ１〜Ｃ５及び共通線ＣＯＭに保持されている電荷の総和は、クロックＣＬＫの立ち上がり前後で不変であるので、
Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋Ｃ３・Ｖ３＋Ｃ４・Ｖ４＋Ｃ５・Ｖ５
＝（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）ＤＯＵＴ      （１）
が成立する。ここにＣ０は、共通線ＣＯＭの容量である。キャパシタの容量Ｃ１〜Ｃ５の総和に対し容量Ｃ０が無視できるとすると、相関値ＤＯＵＴは、一致度Ｄ１〜Ｄ５に対応した電圧Ｖ１〜Ｖ５をそれぞれキャパシタの容量Ｃ１〜Ｃ５で重み付けした平均値となる。キャパシタＣ１〜Ｃ５が互いに等しい場合には、相関値ＤＯＵＴは電圧Ｖ１〜Ｖ５の単なる平均値になる。すなわち、相関値ＤＯＵＴは、１サイクル前の一致度Ｄ１〜Ｄ５の平均をアナログ変換した値となる。
【００４４】
図３では、時刻ｔ＝ｔ３及び時刻ｔ＝ｔ１３で相関値ＤＯＵＴが「最大値」に変化しようとするので、図８の判定回路１１において、この変化後に１サイクル前の区間ｔ１〜ｔ１１が１シンボル区間であると判定される。また、判定回路１１により、相関値ＤＯＵＴが「最大値」のとき、この１シンボル区間でのベースバンドデータは‘１’であると判定され、相関値ＤＯＵＴが「最小値」のとき、この１シンボル区間でのベースバンドデータは‘０’であると判定される。実際には、ノイズの混入や受信電波の干渉を考慮して、「最大値」の替わりに、「最大値より少し小さい設定値以上」が用いられ、「最小値」の替わりに、「最小値より少し大きい設定値以下」が用いられる。
【００４５】
（ｔｉ＋１）クロックＣＬＫの立ち下がりにより、スイッチング素子ＳＷ１１〜ＳＷ１５及びＳＷｒがオンになり、スイッチング素子ＳＷ２１〜Ｓ２Ｗ２５がオフになる。これにより、一致度Ｄ１〜Ｄ５に対応した電圧がそれぞれキャパシタＣ１〜Ｃ５でサンプリングされ、また、共通線ＣＯＭがグランド電位にリセットされる。
【００４６】
本実施例１によれば、キャパシタＣ１〜Ｃ５とスイッチング回路２３とにより図９の加算回路２１に対応した平均値算出回路が構成されているので、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ１０Ａ及び通信機の構成が従来よりも簡単になる。
【実施例２】
【００４７】
ＰＮ符号系列の値との関係で、干渉波排除能力をより向上させるために、受信側においてのみＰＮ符号系列の各桁を２ビットにする場合がある。図４は、この場合を考慮した本発明の実施例２のマッチドフィルタ１０Ｂを示す。
【００４８】
マッチドフィルタ１０Ｂでは、キャパシタＣ１〜Ｃ５にそれぞれ、キャパシタＣ２１〜Ｃ２５がスイッチング素子ＳＷ３１〜ＳＷ３５を介して並列接続されている。キャパシタＣ１〜Ｃ５及びＣ２１〜Ｃ２５の容量は互いに同一である。
【００４９】
ＰＮ符号レジスタ２２Ａから出力されるＰＮ符号系列の各桁は２ビットであり、２ビットのうち上位ビットの全桁はＰ１〜Ｐ５としてそれぞれイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の入力端に供給され、下位ビットの全桁はＱ１〜Ｑ５としてそれぞれスイッチング素子ＳＷ３１〜ＳＷ３５の制御入力端に供給されている。
【００５０】
上式（１）から、相関値ＤＯＵＴは、一致度Ｄ１〜Ｄ５の重み付け平均値に比例し、重みはＱ１〜Ｑ５により可変になっている。相関値ＤＯＵＴの最大値と最小値の平均値を０とすると、ｉ＝１〜５の各々について、ＰＮ符号系列の第ｉ桁の２ビットＰｉＱｉが例えば‘１１’、‘１０’、‘００’及び‘０１’のときそれぞれ重みは１、０．５、−０．５、−１となる。
【実施例３】
【００５１】
スペクトラム拡散信号ＤＩＮはアナログ電圧であってもよく、図５は、これを考慮した本発明の実施例３のマッチドフィルタ１０Ｃを示す。
【００５２】
アナログシフトレジスタ２０Ｂでは、サンプルホールド回路ＤＬ１Ｂ〜ＤＬｎＢが縦続接続されている。一致度演算回路としては、乗算回路Ｍ１Ｂ〜ＭｎＢが用いられている。ＰＮ符号保持回路２２Ｂから出力されているＰＮ符号系列Ｐ１〜Ｐｎはいずれも１又は−１に対応したアナログ電圧である。
【００５３】
他の点は図２と同一である。
【００５４】
なお、サンプルホールド回路ＤＬ１Ｂ〜ＤＬｎＢの替わりにＣＣＤを用いた構成であってもよい。
【実施例４】
【００５５】
以上の実施例では、スペクトラム拡散信号ＤＩＮが１ビットのストリームである場合を説明したが、これは多ビットのストリームであってもよい。図６は、これを考慮した本発明の実施例４のマッチドフィルタ１０Ｄを示す。
【００５６】
スペクトラム拡散信号ＤＩＮは、ＤＩＮ０〜ＤＩＮ３の４ビットストリームであり、ＤＩＮ０が最下位ビットであるとする。スペクトラム拡散信号ＤＩＮ０〜ＤＩＮ３はそれぞれマッチドフィルタ１００〜１０３に供給される。マッチドフィルタ１００〜１０３はいずれも、例えば図２に示すマッチドフィルタ１０Ａと同一構成である。但し、図２のキャパシタＣ１〜Ｃ５の容量Ｃは、マッチドフィルタ１００〜１０３で互いに異なり、その容量比は１：２：４：８となっている。
【００５７】
マッチドフィルタ１００〜１０３の相関値出力端は、Ａ／Ｄ変換回路２４の入力端に共通に接続されている。Ａ／Ｄ変換回路２４の入力電圧は、出力端接続前のマッチドフィルタ１００〜１０３の出力電圧の重み付き平均値になる。この重みは、前記容量比である。Ａ／Ｄ変換回路２４からは、デジタルの相関値ＤＯＵＴが取り出される。
【実施例５】
【００５８】
図６において、最下位ビット用のマッチドフィルタ１００の、図２に示すキャパシタＣ１〜Ｃ５の容量は、寄生容量のばらつきを考慮して所定値以上にする必要がある。また、上記容量比でキャパシタ容量が定められるので、最上位ビット用のマッチドフィルタ１０３のキャパシタの面積が大きくなる。
【００５９】
そこで、図７に示す実施例５のマッチドフィルタ１０Ｅでは、マッチドフィルタ１００Ａ〜１０３Ａの全てについて、図２に示すキャパシタＣ１〜Ｃ５の容量を互いに同一にしている。
【００６０】
マッチドフィルタ１００Ａ〜１０３Ａの出力電圧はそれぞれ、Ａ／Ｄ変換回路２４０〜２４３でデジタル化される。Ａ／Ｄ変換回路２４１〜２４３の出力Ｒ１〜Ｒ３はそれぞれ、乗算回路Ｍ１１〜Ｍ１３でｋ１〜ｋ３倍にされ、Ａ／Ｄ変換回路２４０の出力Ｒ０と共に加算回路２１Ａに供給されて、これらの総和がデジタル相関値ＤＯＵＴとして求められる。
【００６１】
Ａ／Ｄ変換回路２４０〜２４３の分解能をそれぞれＶＤＤ／Ｎ０〜ＶＤＤ／Ｎ３とすると、Ｎ１・ｋ１／Ｎ０＝２、Ｎ２・ｋ２／Ｎ０＝２2、Ｎ３・ｋ３／Ｎ０＝２3となるように定められている。
【００６２】
相関値ＤＯＵＴの分解能は、ＶＤＤ・ｎ／（２4Ｎ０）となる。ここにｎは、図１中のｎである。
【００６３】
なお、本発明には外にも種々の変形例が含まれる。
【００６４】
例えば図７において、乗数ｋ１、ｋ２及びｋ３が２jである場合には、乗算回路Ｍ１１〜Ｍ３を用いずに、Ａ／Ｄ変換回路２４１〜２４３の出力配線を上位側へｊビットシフトさせて加算回路２１Ａの入力端に接続すればよい。また、Ａ／Ｄ変換回路２４０〜２４３としてレファランス電圧入力端を有するものを用い、レファランス電圧を適当に定めることにより、ｋ１＝ｋ２＝ｋ３＝１にして、乗算回路Ｍ１１〜Ｍ１３を省略した構成であってもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の原理構成を示すマッチドフィルタ回路図である。
【図２】本発明の実施例１のマッチドフィルタ回路図である。
【図３】図１の回路の動作を示すタイムチャートである。
【図４】本発明の実施例２のマッチドフィルタ回路図である。
【図５】本発明の実施例３のマッチドフィルタ回路図である。
【図６】本発明の実施例４のマッチドフィルタ回路図である。
【図７】本発明の実施例５のマッチドフィルタ回路図である。
【図８】従来のＤＳ方式スペクトラム拡散通信用受信機の概略構成を示すブロック図である。
【図９】従来のマッチドフィルタ回路図である。
【符号の説明】
【００６６】
１０Ｐ、１０、１０Ａ〜１０Ｅ、１００〜１０３、１００Ａ〜１０３Ａ  マッチドフィルタ
２０、２０Ａ、２０Ｂ  シフトレジスタ
２１Ａ  加算回路
２３  スイッチング回路
２４、２４０〜２４３  Ａ／Ｄ変換回路
ＤＬ１〜ＤＬｎ  遅延素子
ＤＬ１Ａ〜ＤＬ５Ａ  フリップフロップ
ＤＬ１Ｂ〜ＤＬ５Ｂ  サンプルホールド回路
Ｍ１〜Ｍｎ  一致度演算回路
Ｍ１Ａ〜Ｍ５Ａ  イクスクルーシブノアゲート
Ｍ１Ｂ〜Ｍ５Ｂ  乗算回路
ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ、ＳＷ３１〜ＳＷ３ｎ、ＳＷｒ  スイッチング素子
Ｃ１〜Ｃ５、Ｃ２１〜Ｃ２５  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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