(57)【要約】      （修正有）【課題】  リセット電圧からのずれによるリセット雑音とｋＴＣ雑音を低減できるＣＭＯＳイメージセンサを提供する。【解決手段】  本発明は、能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と光電変換素子を所定の電圧にリセットするリセット電圧の光電変換素子への供給を制御する切替トランジスタとを含むＣＭＯＳイメージセンサに適用できる。ＣＭＯＳイメージセンサは、切替トランジスタの制御電極に印加する制御信号を与える制御回路を備える。この制御回路は、光電変換素子のリセット期間の前半は、切替トランジスタのオン抵抗が十分小さくなるようにＣＭＯＳイメージセンサの電源電圧より遙かに高い第１の電圧を出力し、光電変換素子のリセット期間の後半は、ＣＭＯＳイメージセンサの電源電圧より低い第２の電圧を出力し、切替トランジスタのオン抵抗を十分大きくし、オン抵抗と光電変換素子の容量とによるカットオフ周波数を十分下げることにより、リセット電圧からのずれによるリセット雑音とｋＴＣ雑音とを低減した。【選択図】図３Ａ
2006019927.tif 000002
【特許請求の範囲】
【請求項１】
能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と前記光電変換素子を所定の電圧にリセットするリセット電圧の前記光電変換素子への供給を制御する切替トランジスタとを含むＣＭＯＳイメージセンサであり、前記ＣＭＯＳイメージセンサが、
前記切替トランジスタの制御電極に印加する制御信号を与える制御回路を備え、
前記制御回路が、前記光電変換素子のリセット期間の前半は、前記ＣＭＯＳイメージセンサの電源電圧より前記切替トランジスタのオン抵抗が十分小さくなる程度に高い第１の電圧を出力し、前記光電変換素子のリセット期間の後半は、前記ＣＭＯＳイメージセンサの電源電圧より低い第２の電圧を出力する
ことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記制御回路は、
前記第１の電圧を受け取る第１の導体と、
前記制御信号を出力する出力導体と、
前記第２の電圧を発生する低電圧発生回路と、
前記第１の電圧と前記第２の電圧とを切り替えて前記制御信号として前記出力導体から出力する切替回路とを備えた
ことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記切替回路は、前記第１の電圧の終了直後の立ち下がりの電圧が前記低電圧発生回路に加わるのを防止する手段を含む
ことを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
【請求項４】
前記切替回路は、
前記第１の導体と前記出力導体との間に挿入され、前記第１の電圧の出力期間のみオンとなる第１のスイッチ手段と、
前記出力導体と前記低電圧発生回路の出力との間に挿入され、前記立ち下がりの後にオンとなり、それまではオフである第２のスイッチ手段とを含む
ことを特徴とする請求項３記載のＣＭＯＳイメージセンサ。
【請求項５】
前記低電圧発生回路は、少なくとも前記第２の電圧の出力期間は前記第２の電圧を出力し、前記リセット期間の終了と同時に０Ｖを出力し、
前記第２のスイッチ手段は、前記低電圧発生回路の出力が０Ｖになった後に、オンからオフに変化する
ことを特徴とする請求項４記載のＣＭＯＳイメージセンサ。
【請求項６】
前記切替回路は、前記出力導体と接地との間に挿入され、前記第１の電圧の終了直後から前記立ち下がりがほぼ修了する期間のみオンとなる第３のスイッチ手段をさらに含む
ことを特徴とする請求項４または５記載のＣＭＯＳイメージセンサ。
【請求項７】
前記第３のスイッチ手段は、外部から与えられる制御信号で動作する第１のトランジスタとダイオード接続された第２のトランジスタとを直列に含む
ことを特徴とする請求項６記載のＣＭＯＳイメージセンサ。
【請求項８】
前記第１の電圧は本ＣＭＯＳイメージセンサの電源電圧の２倍より高い
ことを特徴とする請求項１乃至７の何れか一項に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記第２の電圧はほぼ１．８Ｖである
ことを特徴とする請求項１乃至８の何れか一項に記載のＣＭＯＳイメージセンサ。
【請求項１０】
比較的高い第１の電圧を受け取る第１の導体と比較的低い第２の電圧を受け取る第２の導体との間に挿入され、前記第１および第２の電圧の何れか一方を出力する電圧切替回路であり、
前記第１の電圧から前記第２の電圧に切り替える場合、前記第１の電圧の立ち下がりの電圧が前記第２の導体に現れるのを防止する手段を備えた
ことを特徴とする電圧切替回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＣＭＯＳイメージセンサに関し、さらに詳細には、ＣＭＯＳイメージセンサを構成する各画素回路の光電変換素子へのリセット電圧の供給を制御するスイッチ素子の制御電圧を生成する電圧制御回路およびこの電圧制御回路で使用する電圧切り替え回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（complementary metal-oxide semiconductor）イメージセンサは、１画素分の画像を撮像する画素回路をマトリクス状に配置した画素部を備え、垂直走査シフトレジスタおよび水平走査シフトレジスタによって各画素回路の出力を順に選択することにより、１枚分の画像信号を出力する。各画素回路においては、撮影の度にフォトダイオードなどの光電変換素子を予め所定のリセット電圧まで短絡したのち、リセット電圧への短絡を開放することにより、光電変換素子の充電電圧は露光量に応じて降下するので、各画素の充電電圧の降下量を求めることにより撮像が可能となる。この時、周知のように、光電変換素子へのリセット電圧の短絡を制御するＣＭＯＳスイッチ素子がオンまたは導通状態となり光電変換素子が所定のリセット電圧が短絡された状態から開放されたタイミングにおいて発生する（ｋＴ／Ｃ）1/2で与えられるｋＴＣ雑音が発生する。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換素子の全容量である。
【０００３】
出願人は、この点に鑑みて、ｋＴＣ雑音を軽減することが可能なＣＭＯＳイメージセンサを開示した（特許文献１）。このＣＭＯＳイメージセンサでは、画素回路の内部において、光電変換素子のリセット期間中に、上記のＣＭＯＳスイッチ素子のゲート電位を制御して、ＣＭＯＳスイッチ素子がオンの時のオン抵抗または導通抵抗を適当に上げることにより、ＣＭＯＳスイッチ素子のオン抵抗と光電変換素子のカソードに生じる寄生容量とにより構成されるローパスフィルタのカットオフ周波数が低下するので、カットオフ周波数以上のｋＴＣ雑音成分を低減することができる。
【特許文献１】特開２００３−２３４９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、リセットレベルまで短絡している間のＣＭＯＳスイッチ素子のオン抵抗は有限値となる。このため、フォトダイオードなどの光電変換素子をリセットしたときの電圧は、与えられた所定のリセット電圧から若干ずれており、その素子のばらつきによるリセット雑音が、ｋＴＣ雑音に加わる。このようなリセット電圧からのずれによるリセット雑音、およびｋＴＣ雑音をともに低減することができれば、画質を向上できる。
【０００５】
本発明は、ｋＴＣ雑音とリセット電圧からのずれによるリセット雑音を低減できるＣＭＯＳイメージセンサを提供することを目的とする。
また、本発明は、ＣＭＯＳイメージセンサの、画素回路の光電変換素子へのリセット電圧供給制御用ＣＭＯＳスイッチ素子に対しｋＴＣ雑音とリセット電圧からのずれによるリセット雑音が低減するように制御電圧を与える電圧制御回路、およびこの電圧制御回路の実現を可能とする電圧切り替え回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、一面では、能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と光電変換素子を所定の電圧にリセットするリセット電圧の光電変換素子への供給を制御する切替トランジスタとを含むＣＭＯＳイメージセンサを提供する。本発明のＣＭＯＳイメージセンサは、切替トランジスタの制御電極に印加する制御信号を与える制御回路を備える。この制御回路は、光電変換素子のリセット期間の前半は、ＣＭＯＳイメージセンサの電源電圧より切替トランジスタのオン抵抗が十分小さくなる程度に高い第１の電圧を出力する。
【０００７】
本発明は、別の面では、能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と光電変換素子を所定の電圧にリセットするリセット電圧の光電変換素子への供給を制御するリセットトランジスタとを含むＣＭＯＳイメージセンサにおいて切替トランジスタの制御電極に印加する制御信号を与える制御回路を与える。この制御回路は、ＣＭＯＳイメージセンサの電源電圧より遙かに高い第１の電圧を受け取る第１の導体と、ＣＭＯＳイメージセンサの電源電圧より低い第２の電圧を発生する低電圧発生回路と、光電変換素子のリセット期間の前半は、切替トランジスタのオン抵抗が十分小さくなるように第１の電圧を出力し、光電変換素子のリセット期間の後半は、第２の電圧を出力する切替回路とを備える。
【０００８】
本発明は、さらに別の面では、比較的高い第１の電圧を受け取る第１の導体と比較的低い第２の電圧を受け取る第２の導体との間に挿入され、第１および第２の電圧の何れか一方を出力する電圧切替回路を与える。この切替回路は、第１の電圧から第２の電圧に切り替える場合、第１の電圧の立ち下がりの電圧が第２の導体に現れるのを防止する手段を備える。
【発明の効果】
【０００９】
本発明によれば、リセット期間の前半は、光電変換素子のリセット電圧の供給を制御するリセットまたは切替トランジスタのオン抵抗を十分小さくすることにより光電変換素子を確実にリセットすることによりリセット電圧からのずれによるリセット雑音を低減できる。さらに、リセット期間後半では、ＣＭＯＳスイッチ素子のオン抵抗を上げることにより、ＣＭＯＳスイッチ素子のオン抵抗と光電変換素子のカソードに生じる寄生容量とによるローパスフィルタのカットオフ周波数を下げることにより、カットオフ周波数以上の周波数に対するｋＴＣ雑音成分を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態と添付図面とにより本発明を詳細に説明する。なお、複数の図面に同じ要素を示す場合には同一の参照符号を付ける。
〔第１の実施形態〕
本発明のＣＭＯＳイメージセンサを説明するにあたり、我々が既に開示した特許文献１のＣＭＯＳイメージセンサをまず説明する。続いて、本発明のＣＭＯＳイメージセンサを説明する。
【００１１】
図１は、特許文献１のＣＭＯＳイメージセンサの概要を説明するための図である。図１Ａは、ＣＭＯＳイメージセンサ１の全体図、図１Ｂは、１つの画素回路１１とこの画素回路１１のＣＭＯＳスイッチ素子Ｍ１１の制御電圧（即ち、ゲート電圧）ＲＳＴを供給する電圧制御回路２１を示す回路図、図１Ｃは、制御電圧ＲＳＴの波形を示す波形図である。
【００１２】
まず、図１Ａにおいて、ＣＭＯＳイメージセンサ１は、画素回路がマトリックス上に配置された画素部１０を備える。
各画素回路１１は、図１Ｂに示すように、フォトダイオードまたはフォトゲートなどの光電変換素子Ｄ１１、例えばＮチャネルＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）によりそれぞれ形成されるリセット用切替トランジスタＭ１１、増幅用トランジスタＭ１２、および行選択トランジスタＭ１３からなる。切替トランジスタＭ１１のゲート電極には、電圧制御回路２１が接続されている。光電変換素子Ｄ１１のアノード側は接地され、カソード側は切替トランジスタＭ１１のソース電極、および増幅用トランジスタＭ１２のゲート電極に接続されている。また、切替トランジスタＭ１１のドレイン電極と、増幅用トランジスタＭ１２のドレイン電極は、リセット電圧ＶＲが供給される電源供給線Ｌ１３に接続されている。増幅用トランジスタＭ１２のソース電極は、行選択トランジスタＭ１３のドレイン電極に接続されている。行選択トランジスタＭ１３のゲート電極は、列方向の画素回路１１を選択するための行選択信号ＳＬＣＴが供給される行選択信号線Ｌ１２に接続されている。また、行選択トランジスタＭ１３のソース電極は、列方向の画素回路１１を選択するための列選択信号線Ｌ１４に接続されている。
【００１３】
また、ＣＭＯＳイメージセンサは、図１Ａに示すように、垂直方向の画素回路１１の指定やリセット信号の電圧制御を行うための垂直走査シフトレジスタ／電圧制御回路２０と、各列の画素回路１１から出力される画像信号の増幅およびノイズ低減処理を行うアンプ／ノイズキャンセル回路３０と、列選択トランジスタＭ４１によって水平方向の画素回路１１からの出力を指定する水平走査シフトレジスタ４０によって構成される。また、各列選択トランジスタＭ４１からの出力信号を受ける出力バスＬ４１には、アンプ４１ａが接続されている。なお、図１Ａでは、アンプ／ノイズキャンセル回路３０が１つの機能ブロックとして示されているが、実際には画素回路１１が配置された列ごとに１つずつ配置されている。また、図１Ａでは、画素部１０において４行４列の画素回路１１が配列された様子を示しているが、実際にはこれより多くの画素回路１１が配列されていることは言うまでもない。説明都合上、電圧制御回路２１を図１Ｂに画素回路１１とともに示したが、実際には、電圧制御回路２１は、垂直走査シフトレジスタ／電圧制御回路２０において各行ごとに設けられる。
【００１４】
画素回路１１の基本的な動作について説明する。まず、電圧制御回路２１より、リセット信号線Ｌ１１を通じてリセット信号ＲＳＴが供給され、切替トランジスタＭ１１が所定のタイミングでオンになると、光電変換素子Ｄ１１が初期電圧としてリセット電位ＶＲに充電される。次いで、リセット信号ＲＳＴがオフにされると、外部からの入射光に応じて光電変換素子Ｄ１１に電荷が蓄積され、これに伴い、光電変換素子Ｄ１１のカソード側の電位が低下する。増幅用トランジスタＭ１２はソースフォロアアンプとして機能する。すなわち、後段に対する駆動能力を増す電流増幅を行うとともに、光電変換素子Ｄ１１のカソード側の電位よりＭＯＳ−ＦＥＴの閾値程度低い電圧を出力する。
【００１５】
このように信号電荷の蓄積が開始され、所定時間の経過後に行選択信号線Ｌ１２より行選択信号ＳＬＣＴが、行選択トランジスタＭ１３のゲート電極に入力されると、増幅用トランジスタＭ１２の出力電圧が、画像信号として列選択信号線Ｌ１４に出力される。この後、リセット信号ＲＳＴの入力により切替トランジスタＭ１１がオン状態に変わり、光電変換素子Ｄ１１に蓄積された信号電荷がリセットされる。
【００１６】
このような構成の画素回路１１では、リセット信号ＲＳＴが入力されることによりｋＴＣ雑音が発生し、光電変換素子Ｄ１１における蓄積電荷に応じた信号電圧に上述のｋＴＣ雑音の成分が重畳する。
【００１７】
そこで、図１のＣＭＯＳイメージセンサでは、このｋＴＣ雑音を低減するために、電圧制御回路２１より図１Ｃに示すようなリセット信号ＲＳＴを切替トランジスタＭ１１のゲート電極に供給する。リセット信号ＲＳＴは、時刻Ｔ１からＴ３の期間、切替トランジスタＭ１１を十分オン状態に保つので、光電変換素子Ｄ１１における蓄積電荷がリセットされるリセット期間となるが、このリセット期間を２分割して、リセット信号の電圧制御を行う。まずタイミングＴ１において、電圧制御回路２１は出力電圧を電源電圧ＶＤＤとする。これにより、切替トランジスタＭ１１はオン状態となるが、このとき、電源電圧ＶＤＤによって切替トランジスタＭ１１のオン抵抗ができるだけ低い状態とすることで、光電変換素子Ｄ１１における蓄積電荷を確実にリセットする。次に、所定時間後のタイミングＴ２において、電圧制御回路２１は、上記のローパスフィルタのカットオフ周波数を制御するための制御電圧Ｖｃｏｎｔを出力する。この制御電圧Ｖｃｏｎｔは、切替トランジスタＭ１１の有するしきい値電圧以上とし、通常、図１Ｃに示すように電源電圧ＶＤＤより低い電圧となる。このように、切替トランジスタＭ１１のゲート電位が低下することによって、切替トランジスタＭ１１のオン抵抗が増加して、ローパスフィルタのカットオフ周波数が低下する。従って、カットオフ周波数が低下した分だけｋＴＣ雑音成分が低減される。
【００１８】
しかし、切替トランジスタＭ１１のオン抵抗が有限値であるために、光電変換素子Ｄ１１をリセットしたときの電圧は、与えられた所定のリセット電圧ＶＲから若干ずれており、その素子ばらつきによるリセット雑音が加わる。このため、切替トランジスタＭ１１がオンの時のトランジスタＭ１１の抵抗（図１ＢにおいてＲonで示す）が極力小さいことが望ましい。
【００１９】
トランジスタＭ１１のオン抵抗Ｒonを低くする方法として、回路条件を変えずに、オン抵抗Ｒonが小さくなるようにトランジスタＭ１１の特性自体を変える方法がある。しかし、このようにすると、トランジスタＭ１１の実装面積を増大させることになるので、画素サイズが大きくなり、解像度を上げることが困難になる。
【００２０】
また、トランジスタＭ１１のオン抵抗Ｒonを低くする方法として、トランジスタＭ１１の特性自体を変えずに、切替トランジスタＭ１１のゲート電圧を高くする方法も考えられる。例えば、図２Ａは、ＶＤＤより高い電圧（例えば、７Ｖ）をリセット期間中にＲＥＳ信号として出力する電圧制御回路２１ａの一例を示す。図２Ａにおいて、電圧制御回路２１ａは、２つの入力電圧の一方を出力する切り替え回路１００とこの切り替え回路の一方の入力に接続され低電圧ＬＶを発生する低電圧発生回路２００からなる。切り替え回路１００の他方の入力には、一定の高電圧ＨＶ（例えば、７Ｖ）が印可される。低電圧発生回路２００は、光電変換素子Ｄ１１のリセット期間Ｔ１〜Ｔ３のみ所定の低電圧（例えば、１．８Ｖ）を出力し、それ以外は０Ｖを出力するように構成されている。切り替え回路１００は、スイッチング用のＣＭＯＳトランジスタＭ１およびＭ２を２つ直列に接続したものである。直列接続されたトランジスタ対Ｍ１およびＭ２のゲート電極には制御信号Ｇ１およびＧ２がそれぞれ接続される。
【００２１】
図２Ｂは、図２Ａの電圧制御回路２１ａの動作を説明するための信号波形を示すタイミングチャートである。リセット期間の前、即ち時刻Ｔ１の前は、制御信号Ｇ１およびＧ２は共に論理０である。リセットの開始時刻Ｔ１において、制御信号Ｇ１が論理１となるので、トランジスタＭ１を介して高電圧ＨＶが電圧制御回路２１ａの出力ＲＳＴとして出力される。時刻Ｔ２において、信号Ｇ１が倫理０となり、信号Ｇ２が論理１となるので、トランジスタＭ１がオフとなり、トランジスタＭ２がオンとなるが、Ｔ２以降も高電圧ＨＶがトランジスタＭ１を介してＭ１とＭ２の接続ノードに現れるので、高電圧ＨＶが低電圧発生回路２００の出力レベルＬＶに達するまで、高電圧ＨＶが低電圧発生回路２００の端子ＬＶに印加されることになる。したがって、この方法を実施しようとする場合、低電圧発生回路２００を構成する回路素子にも高電圧ＨＶに耐え得るだけの耐圧を持たせる必要があるので、低電圧発生回路２００に高耐圧素子を用いると一般的にレイアウト面積が増加するので、チップ面積が増大し、またコスト増になるという問題が生じる。なお、制御信号Ｇ２は、低電圧発生回路２００の出力ＬＶが０Ｖになるのを見届けてから論理０となるように構成される。
【００２２】
本発明は、この問題点を解決するために為されたものである。図３は、本発明によるＣＭＯＳイメージセンサの構成を示す図である。図３Ａは、本発明によるＣＭＯＳイメージセンサ２の全体図であり、図３Ｂは、図３Ａの垂直走査シフトレジスタ／電圧制御回路２０ａにおいて各行ごとに設けられる電圧制御回路２１ｂの構成を示す回路図である。図３ＡのＣＭＯＳイメージセンサ２は、垂直走査シフトレジスタ／電圧制御回路が２０に２０ａ置き換わり、一定の高電圧ＨＶを発生する高電圧発生回路２２が追加された点を除けば、図１ＡのＣＭＯＳイメージセンサ１と同じである。垂直走査シフトレジスタ／電圧制御回路２０および２０ａの相違点は、電圧制御回路が２１から２１ｂに置き換わり、タイミング回路２４を明示的に示した点のみである。高電圧発生回路２２の出力ＨＶは、導体Ｌ１を介して各電圧制御回路に供給される。タイミング回路２４は、後述の制御信号Ｇ１，Ｇ２およびＧ３を生成する回路である。
【００２３】
図３Ｂの電圧制御回路２１ｂは、電圧切り替え回路１００が１００ａに置き換わった点を除けば図２Ａの電圧制御回路２１ａと同じである。したがって、切り替え回路１００ａの説明をする。図３Ｂの切り替え回路１００ａは、図２Ａの切り替え回路のトランジスタ対Ｍ１、Ｍ２の接続ノードと接地との間に、切替トランジスタＭ３とダイオード接続のトランジスタＭ４との直列接続回路を挿入したものである。切替トランジスタＭ３のゲートは制御信号Ｇ３によって制御される。
【００２４】
図４は、図３の電圧制御回路２１ｂの動作を説明するために各部の信号波形を示すタイミングチャートである。図４において、Ｔ１からＴ３がリセット期間であり、リセット期間の前半の期間Ｔ１〜Ｔ２のみ制御信号Ｇ１が論理１に設定される点は、図２のＣＭＯＳイメージセンサの場合と同じである。Ｔ２’は高電圧発生回路２２の出力ＨＶが完全に立ち下がる時刻より後に設定する。新たに追加されたトランジスタＭ３およびＭ４の直列回路は、時刻Ｔ２以降の電圧ＨＶの立ち下がり期間に、トランジスタＭ１およびＭ２の接続ノード（即ち、出力ＲＳＴ）を接地する役割を果たす。したがって、制御信号Ｇ３は、Ｔ２から電圧ＨＶの立ち下がりの終わり（即ち、Ｔ２’の僅か前）の期間のみ論理１となる。そして、制御信号Ｇ２は、高電圧発生回路２２の出力ＨＶが完全に立ち下がったＴ２’から、論理１となるので、低電圧発生回路２００の出力電圧ＬＶがトランジスタＭ２を介して電圧制御回路２１ｂの出力ＲＳＴとして出力される。上述のように、低電圧発生回路２００の出力電圧ＬＶは、ＶＤＤ（ＣＭＯＳ回路の場合、２．５〜３Ｖ程度）より低い電圧（例えば、１．８Ｖ）から時刻Ｔ３で０Ｖに変化する。Ｇ２は、この低電圧ＬＶが１．８Ｖから０Ｖへ変化したのち、論理１から論理０に変換する。
【００２５】
このように、本発明のＣＭＯＳイメージセンサ２においては、高電圧ＨＶ（この例では、７Ｖ）が完全に立ち下がった後に、トランジスタＭ２をオンにするので、高電圧ＨＶの立ち下がり期間のトランジスタＭ１およびＭ２の接続ノードの電圧が低電圧発生回路２００に印可されることはない。したがって、切替トランジスタＭ１のオン抵抗Ｒonが十分小さくなるように、高電圧発生回路２２の出力ＨＶを十分高く設定することが可能となる。このように、本発明によれば、リセット期間の前半は、光電変換素子Ｄ１１のリセット電圧の供給を制御する切替トランジスタＭ１１のオン抵抗を十分小さくすることにより光電変換素子Ｄ１１を確実にリセットすることによりリセット雑音を低減できるのみならず、リセット期間後半Ｔ２〜Ｔ３では、ＣＭＯＳスイッチ素子Ｍ１１のオン抵抗Ｒonを上げることにより、ＣＭＯＳスイッチ素子Ｍ１１のオン抵抗Ｒonと光電変換素子Ｄ１１のカソードに生じる寄生容量とによるローパスフィルタのカットオフ周波数を下げることにより、カットオフ周波数以上の周波数に対するｋＴＣ雑音成分を低減することができる。
【００２６】
上記の電圧切替回路１００は、一般に高電圧発生回路と低電圧発生回路の何れか一方の電圧を出力する回路として、用途例に限らず、種々の用途に利用することができる。
以上は、本発明の説明のために実施例を掲げたに過ぎない。したがって、本発明の技術思想または原理に沿って上述の実施例に種々の変更、修正または追加を行うことは、当業者には容易である。
【００２７】
例えば、画素回路は図１Ｂの構成に限らず、光電変換素子と光電変換素子へのリセット電圧の供給を制御する切替トランジスタを備えた画素回路であれば、本発明の原理を適用することができる。
【００２８】
また、上記の例では、リセット電圧に使用する高電圧ＨＶとして、７Ｖを用いたが、これに限らず適切な高電圧を使用できることは言うまでもない。同様に、低電圧発生回路の出力ＬＶは、実施例では１．８Ｖおよび０Ｖとしたが、これ以外の電圧でもよい。
【００２９】
上述の好ましい実施形態では、図３Ｂの電圧制御回路２１ｂが、トランジスタＭ１およびＭ２の接続ノードを接地する回路として、トランジスタＭ３およびＭ４の直列回路を備えたが、この直列回路を省略して実施することも可能である。この接地直列回路（Ｍ３＋Ｍ４）が無くても、図４に示すように低電圧発生回路２００の切替トランジスタＭ２の制御電圧Ｇ２を高電圧ＨＶが完全に立ち下がったタイミングＴ２’で論理１にすることにより、本発明の目的を満足できる程度に達成できる。この場合の高電圧ＨＶの値は、接地用直列回路（Ｍ３＋Ｍ４）がある場合ほど高くはできないと思われる。
【００３０】
また、Ｍ４の代わりに、他の低電圧発生回路を用いても構わない。
なお、トランジスタＭ３とＭ４の順序は逆でもよい。
（付記１）
能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と前記光電変換素子を所定の電圧にリセットするリセット電圧の前記光電変換素子への供給を制御する切替トランジスタとを含むＣＭＯＳイメージセンサであり、前記ＣＭＯＳイメージセンサが、
前記切替トランジスタの制御電極に印加する制御信号を与える制御回路を備え、
前記制御回路が、前記光電変換素子のリセット期間の前半は、前記ＣＭＯＳイメージセンサの電源電圧より前記切替トランジスタのオン抵抗が十分小さくなる程度に高い第１の電圧を出力する
ことを特徴とするＣＭＯＳイメージセンサ。
【００３１】
（付記２）
前記制御回路は、
前記第１の電圧を受け取る第１の導体と、
前記制御信号を出力する出力導体と、
前記第２の電圧を発生する低電圧発生回路と、
前記第１の電圧と前記第２の電圧とを切り替えて前記制御信号として前記出力導体から出力する切替回路とを備えた
ことを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００３２】
（付記３）
前記切替回路は、前記第１の電圧の終了直後の立ち下がりの電圧が前記低電圧発生回路に加わるのを防止する手段を含む
ことを特徴とする付記２記載のＣＭＯＳイメージセンサ。
【００３３】
（付記４）
前記切替回路は、
前記第１の導体と前記出力導体との間に挿入され、前記第１の電圧の出力期間のみオンとなる第１のスイッチ手段と、
前記出力導体と前記低電圧発生回路の出力との間に挿入され、前記立ち下がりの後にオンとなり、それまではオフである第２のスイッチ手段とを含む
ことを特徴とする付記３記載のＣＭＯＳイメージセンサ。
【００３４】
（付記５）
前記低電圧発生回路は、少なくとも前記第２の電圧の出力期間は前記第２の電圧を出力し、前記リセット期間の終了と同時に０Ｖを出力し、
前記第２のスイッチ手段は、前記低電圧発生回路の出力が０Ｖになった後に、オンからオフに変化する
ことを特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００３５】
（付記６）
前記切替回路は、前記出力導体と接地との間に挿入され、前記第１の電圧の終了直後から前記立ち下がりがほぼ修了する期間のみオンとなる第３のスイッチ手段をさらに含む
ことを特徴とする付記４または５記載のＣＭＯＳイメージセンサ。
【００３６】
（付記７）
前記第３のスイッチ手段は、外部から与えられる制御信号で動作する第１のトランジスタとダイオード接続された第２のトランジスタとを直列に含む
ことを特徴とする付記６記載のＣＭＯＳイメージセンサ。
【００３７】
（付記８）
前記第１の電圧は本ＣＭＯＳイメージセンサの電源電圧の２倍より高い
ことを特徴とする付記１乃至７の何れか一項に記載のＣＭＯＳイメージセンサ。
【００３８】
（付記９）
前記第２の電圧はほぼ１．８Ｖである
ことを特徴とする付記１乃至８の何れか一項に記載のＣＭＯＳイメージセンサ。
【００３９】
（付記１０）
能動画素センサアレイの各画素回路が、入力光を電気に変換する光電変換素子と前記光電変換素子を所定の電圧にリセットするリセット電圧の前記光電変換素子への供給を制御するリセットトランジスタとを含むＣＭＯＳイメージセンサにおいて前記切替トランジスタの制御電極に印加する制御信号を与える制御回路であり、
前記ＣＭＯＳイメージセンサの電源電圧より遙かに高い第１の電圧を受け取る第１の導体と、
前記ＣＭＯＳイメージセンサの電源電圧より低い第２の電圧を発生する低電圧発生回路と、
前記光電変換素子のリセット期間の前半は、前記第１の電圧を出力し、前記光電変換素子のリセット期間の後半は、前記第２の電圧を出力する切替回路とを備える
ことを特徴とするＣＭＯＳイメージセンサのリセットトランジスタを制御する制御回路。
【００４０】
（付記１１）
比較的高い第１の電圧を受け取る第１の導体と比較的低い第２の電圧を受け取る第２の導体との間に挿入され、前記第１および第２の電圧の何れか一方を出力する電圧切替回路であり、
前記第１の電圧から前記第２の電圧に切り替える場合、前記第１の電圧の立ち下がりの電圧が前記第２の導体に現れるのを防止する手段を備えた
ことを特徴とする電圧切替回路。
【００４１】
（付記１２）
前記切替回路は、
前記一方を出力する出力導体と、
前記第１の導体と前記出力導体との間に挿入され、前記第１の電圧の出力期間のみオンとなる第１のスイッチ手段と、
前記出力導体と前記第２の導体との間に挿入され、前記立ち下がりの後にオンとなり、それまではオフである第２のスイッチ手段とを含む
ことを特徴とする付記１１記載の電圧切替回路。
【００４２】
（付記１３）
前記切替回路は、前記出力導体と接地との間に挿入され、前記第１の電圧の終了直後から前記立ち下がりがほぼ修了する期間のみオンとなる第３のスイッチ手段をさらに含む
ことを特徴とする付記１２記載の電圧切替回路。
【００４３】
（付記１４）
前記第３のスイッチ手段は、外部から与えられる制御信号で動作する第１のトランジスタとダイオード接続された第２のトランジスタとを直列に含む
ことを特徴とする付記１３記載の電圧切替回路。
【図面の簡単な説明】
【００４４】
【図１Ａ】通常のＣＭＯＳイメージセンサの全体的構成を示すブロックである。
【図１Ｂ】ＣＭＯＳイメージセンサを構成する典型的な画素回路の一例を示す回路図である。
【図１Ｃ】図１Ｂの画素回路のリセット用スイッチトランジスタのゲート電圧の一例を示す波形図である。
【図２Ａ】従来技術によりリセット用スイッチトランジスタのゲート電圧を生成する電圧制御回路の例でを示す回路図である。
【図２Ｂ】図２Ａの電圧制御回路の動作を説明するための波形をしめす図である。
【図３Ａ】本発明の一実施形態によるＣＭＯＳイメージセンサの全体的構成を示すブロック図である。
【図３Ｂ】図３ＡのＣＭＯＳイメージセンサの電圧制御回路２１ｂの一例を示す回路図である。
【図４】図３ＡのＣＭＯＳイメージセンサの画素回路１１および電圧制御回路２１ｂの動作を説明するための各部の波形を示すタイミングチャートである。
【符号の説明】
【００４５】
１  従来技術のＣＭＯＳイメージセンサ
２  本発明のＣＭＯＳイメージセンサ
Ｍ１  高電圧用スイッチトランジスタ
Ｍ２  低電圧用スイッチトランジスタ
１０  画素部
１１  画素回路
Ｍ１１  リセット用切替トランジスタ
Ｍ１２  増幅用トランジスタ
Ｍ１３  行選択トランジスタ
Ｌ１１  リセット信号線
Ｌ１２  行選択信号線
Ｌ１３  電源供給線
Ｌ１４  列選択信号線
２０  垂直走査シフトレジスタ／電圧制御回路
２１、２１ａ、２１ｂ  電圧制御回路
２２  高電圧発生回路
３０  アンプ／ノイズキャンセル回路
４０  水平走査シフトレジスタ
Ｍ４１  列選択トランジスタ
Ｌ４１  出力バス
４１ａ  出力バス
１００  電圧切替回路
２００  低電圧発生回路
【図１Ａ】
2006019927.tif 000003
【図１Ｂ】
2006019927.tif 000004
【図１Ｃ】
2006019927.tif 000005
【図２Ａ】
2006019927.tif 000006
【図２Ｂ】
2006019927.tif 000007
【図３Ａ】
2006019927.tif 000008
【図３Ｂ】
2006019927.tif 000009
【図４】
2006019927.tif 000010