(57)【要約】【課題】低電圧で高速高精度な動作を行なうことができるＭＯＳ型トランジスタを備える半導体装置を提供する。【解決手段】本発明の半導体装置は、ゲート入力部１２およびボディ入力部１４を有する少なくとも１つのＭＯＳ型トランジスタ１０と、ゲート入力部１２に第１制御信号（ゲート電圧Ｖg（ｔ））を送出する第１出力部２２、およびボディ入力部１４に第２制御信号（ボディ電圧Ｖb（ｔ））を送出する第２出力部２４を有する制御回路２０とを備える。制御回路２０は、ゲート電圧Ｖg（ｔ）の印加によってＭＯＳ型トランジスタ１０をＯＮ状態にした後、ＭＯＳ型トランジスタ１０がＯＮ状態にある間にＭＯＳ型トランジスタ１０の閾値を上昇させるように、ボディ電圧Ｖb（ｔ）のレベルを変化させる。【選択図】図１
2006211158.tif 000002
【特許請求の範囲】
【請求項１】
ゲート入力部およびボディ入力部を有する少なくとも１つのＭＯＳ型トランジスタと、
前記ゲート入力部に第１制御信号を送出する第１出力部、および前記ボディ入力部に第２制御信号を送出する第２出力部を有する制御回路と、
を備える半導体装置であって、
前記制御回路は、
前記第１制御信号の印加によって前記ＭＯＳ型トランジスタをＯＮ状態にした    後、前記ＭＯＳ型トランジスタがＯＮ状態にある間に前記ＭＯＳ型トランジスタの閾値を上昇させるように、前記第２制御信号のレベルを変化させる、半導体装置。
【請求項２】
ゲート入力部およびボディ入力部を有する少なくとも１つのＭＯＳ型トランジスタと、
前記ゲート入力部に第１制御信号を送出する第１出力部、および前記ボディ入力部に第２制御信号を送出する第２出力部を有する制御回路と、
を備える半導体装置であって、
前記制御回路は、
前記第１制御信号の印加によって前記ＭＯＳ型トランジスタをＯＮ状態にした    後、前記ＭＯＳ型トランジスタがＯＮ状態にある間に、前記第１制御信号の立下り時間よりも長い立下り時間で前記第２制御信号のレベルを低下させる、半導体装置。
【請求項３】
前記制御回路は、前記第１制御信号の立下りが開始する前に、前記第２制御信号の立下りを開始させる、請求項１または２に記載の半導体装置。
【請求項４】
前記制御回路は、前記第１制御信号の立下り開始と前記第２制御信号の立下りの開始との間にある時間差は、１ピコ秒以上である、請求項３に記載の半導体装置。
【請求項５】
前記第１制御信号のレベルは、前記ＭＯＳ型トランジスタをオフ状態からオン状態にスイッチするときに第１のＬｏｗ値から第１のＨｉｇｈ値に上昇し、前記ＭＯＳ型トランジスタをオン状態からオフ状態にスイッチするときに前記第１のＨｉｇｈ値から前記第１のＬｏｗ値に下降し、
前記第２制御信号のレベルは、前記第１制御信号のレベルが前記第１のＨｉｇｈ値にある期間の少なくとも一部において、前記第１のＨｉｇｈ値と前記第１のＬｏｗ値との間の大きさを有する第２のＨｉｇｈ値にあり、前記第１制御信号のレベルが前記第１のＬｏｗ値にある期間の少なくとも一部において、前記第２のＨｉｇｈ値よりも低い第２のＬｏｗ値にある、請求項１または２に記載の半導体装置。
【請求項６】
前記第２のＬｏｗ値は前記第１のＬｏｗ値に等しい請求項５に記載の半導体装置。
【請求項７】
前記第２制御信号のレベルが、前記第２のＨｉｇｈ値から前記第２のＬｏｗ値に達するタイミングは、前記第１制御信号のレベルが前記第１のＨｉｇｈ値から前記第１のＬｏｗ値に達するタイミングよりも遅い、請求項５に記載の半導体装置。
【請求項８】
前記制御回路は、１０ＭＨｚ以上のクロック信号に同期して前記第１制御信号および前記第２制御信号のレベルを変化させる、請求項１または２に記載の半導体装置。
【請求項９】
前記ＭＯＳ型トランジスタは、３ボルト以下の電源電圧で動作する、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを備えた半導体装置に関し、特に、ＭＯＳ型トランジスタの高速スイッチングを低電圧源で実現できる半導体装置に関している。
【背景技術】
【０００２】
近年、消費電力低減を目的にＭＯＳ型トランジスタの電源電圧低下が図られている。このため、電源電圧を低下させても高速なスイッチング動作が実現可能なように、ＭＯＳ型トランジスタの閾値を動的（ダイナミック）に変化させる技術が検討されている。この技術によれば、トランジスタがオン（ＯＮ）状態にあるかオフ（ＯＦＦ）状態にあるかに応じて、トランジスタの閾値が相対的に高い状態と相対的に低い状態との間で切り替えられる。このような動的閾値変化技術を用いて実現したスイッチトキャパシタ回路が特許文献１に開示されている。
【０００３】
以下、図２２を参照しながら、閾値が動的に変化する従来のスイッチトキャパシタ回路を説明する。
【０００４】
図２２（ａ）に示される半導体装置は、ＣＭＯＳインバータを構成する１対のＭＯＳトランジスタを有している。ＮＭＯＳのゲート入力部１００には、第１クロックＣＬＫ１が入力され、ＰＭＯＳのゲート入力部２００には、反転した第１クロックＣＬＫ１バーが入力されている。また、基板（ボディ）の電圧を制御するため、ＮＭＯＳのボディ入力部１０２には、第２クロックＣＬＫ２が入力され、ＰＭＯＳのボディ入力部２０２には、反転した第２クロックＣＬＫ２バーが入力される。
【０００５】
図２２（ｂ）は、第１クロックＣＬＫ１および第２クロックＣＬＫ２の波形図である。縦軸が電圧、横軸が時間である。図２２（ｂ）からわかるように、第１クロックＣＬＫ１および第２クロックＣＬＫ２は、ＭＯＳ型トランジスタがＯＮ状態にあるとき、Ｈｉｇｈレベルにあり、ＭＯＳ型トランジスタがＯＦＦ状態にあるとき、Ｌｏｗレベルにある。なお、ＯＮ状態における第２クロックＣＬＫ２のレベルは、第１クロックＣＬＫ１のレベルよりも低く設定されている。また、第１クロックＣＬＫ１および第２クロックＣＬＫ２は、ＯＮ状態からＯＦＦ状態に遷移するとき、略同じ大きさの勾配（スロープ）でゼロレベルに低下していく。
【０００６】
図２２（ｂ）に示すような第２クロックＣＬＫ２と、その反転信号ＣＬＫ２バーを図２２（ａ）に示すＭＯＳ型トランジスタのボディ入力部１０２、２０２に与えることにより、ＯＦＦ状態における各ＭＯＳ型トランジスタの閾値の絶対値を、ＯＮ状態における各ＭＯＳ型トランジスタの閾値よりも大きくすることができる。ＯＦＦ状態における各ＭＯＳ型トランジスタの閾値の絶対値が大きくなると、ＯＦＦ状態におけるリーク電流が低減される。一方、ＯＮ状態における各ＭＯＳ型トランジスタの閾値が小さくなると、ゲート電圧が低い場合でも高速なスイッチング動作が可能になる。
【特許文献１】特開平１１−１６３６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の半導体装置では、ＭＯＳ型トランジスタがＯＮ状態からＯＦＦ状態に遷移するとき、そのチャネル領域に存在していた電荷（チャネル電荷）がソース・ドレイン領域に注入され、出力電圧に誤差が生じるという問題がある。このように、ＯＮ→ＯＦＦ時にＭＯＳ型トランジスタのチャネル電荷がソース・ドレインに注入される現象は従来から知られており、「チャージインジェクション」と称されている。「チャージインジェクション」は、特許文献１に開示されている半導体装置に限られず、通常のＭＯＳ型トランジスタにおいても観察され得る現象である。しかし、本発明者の検討によれば、「チャージインジェクション」に起因する出力電圧誤差は、ボディ電圧を動的に変化させる半導体装置において特に顕著に生じることがわかった、しかも、その誤差は、ＭＯＳ型トランジスタのスイッチング動作が速くなるにつれて大きくなるということもわかった。
【０００８】
図２３は、チャージインジェクションにより、出力電圧に生じる誤差を示している。グラフの縦軸は、スイッチトキャパシタの出力電圧（Ｖout）であり、横軸は時間である。参考のため、このグラフ中には、スイッチトキャパシタの入力電圧が参照符号「ＩＮ」で示されている。入力電圧ＩＮは、サインカーブで示されるように時間的に変化する。
【０００９】
このような波形を有する入力電圧ＩＮを受け取ったスイッチトキャパシタのうち、ボディ電圧を固定する従来のＭＯＳ型トランジスタを備えるものの出力電圧を、グラフ中では参照符号「ＭＯＳ」で示している。図２３のグラフからわかるように、参照符号「ＭＯＳ」で示される出力電圧は、入力電圧ＩＮの高速な変化に追従していない。
【００１０】
一方、図２３のグラフには、図２２の半導体装置のようにボディ電圧が変化する場合の出力電圧が示されている。この出力電圧は入力電圧ＩＮの変化に追従しているが、周期的に発生する電圧誤差が観察される。この電圧誤差は、図２２のＭＯＳ型トランジスタがＯＮ状態からＯＦＦ状態に遷移した後、ＯＮ状態に戻るまで発生し続けている。このため、図２２の半導体装置では、サインカーブに多数の矩形パルスを重畳したような出力電圧が得られる。
【００１１】
このような電圧誤差が出力信号に発生する限り、低電圧高速動作を目指してボディ電圧を動的に変化させる技術を採用することが実用上困難になる。
【００１２】
本発明は、低電圧で高速高精度動作が可能なＭＯＳ型トランジスタを備える半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、ゲート入力部およびボディ入力部を有する少なくとも１つのＭＯＳ型トランジスタと、前記ゲート入力部に第１制御信号を送出する第１出力部、および前記ボディ入力部に第２制御信号を送出する第２出力部を有する制御回路とを備える半導体装置であって、前記制御回路は、前記第１制御信号の印加によって前記ＭＯＳ型トランジスタをＯＮ状態にした後、前記ＭＯＳ型トランジスタがＯＮ状態にある間に前記ＭＯＳ型トランジスタの閾値を上昇させるように、前記第２制御信号のレベルを変化させる。
【００１４】
本発明他の半導体装置は、ゲート入力部およびボディ入力部を有する少なくとも１つのＭＯＳ型トランジスタと、前記ゲート入力部に第１制御信号を送出する第１出力部、および前記ボディ入力部に第２制御信号を送出する第２出力部を有する制御回路とを備える半導体装置であって、前記制御回路は、前記第１制御信号の印加によって前記ＭＯＳ型トランジスタをＯＮ状態にした後、前記ＭＯＳ型トランジスタがＯＮ状態にある間に、前記第１制御信号の立下り時間よりも長い立下り時間で前記第２制御信号のレベルを低下させる。
【００１５】
好ましい実施形態において、前記制御回路は、前記第１制御信号の立下りが開始する前に、前記第２制御信号の立下りを開始させる。
【００１６】
好ましい実施形態において、前記制御回路は、前記第１制御信号の立下り開始と前記第２制御信号の立下りの開始との間にある時間差は、１ピコ秒以上である。
【００１７】
好ましい実施形態において、前記第１制御信号のレベルは、前記ＭＯＳ型トランジスタをオフ状態からオン状態にスイッチするときに第１のＬｏｗ値から第１のＨｉｇｈ値に上昇し、前記ＭＯＳ型トランジスタをオン状態からオフ状態にスイッチするときに前記第１のＨｉｇｈ値から前記第１のＬｏｗ値に下降し、前記第２制御信号のレベルは、前記第１制御信号のレベルが前記第１のＨｉｇｈ値にある期間の少なくとも一部において、前記第１のＨｉｇｈ値と前記第１のＬｏｗ値との間の大きさを有する第２のＨｉｇｈ値にあり、前記第１制御信号のレベルが前記第１のＬｏｗ値にある期間の少なくとも一部において、前記第２のＨｉｇｈ値よりも低い第２のＬｏｗ値にある。
【００１８】
好ましい実施形態において、前記第２のＬｏｗ値は前記第１のＬｏｗ値に等しい。
【００１９】
好ましい実施形態において、前記第２制御信号のレベルが、前記第２のＨｉｇｈ値から前記第２のＬｏｗ値に達するタイミングは、前記第１制御信号のレベルが前記第１のＨｉｇｈ値から前記第１のＬｏｗ値に達するタイミングよりも遅い。
【００２０】
好ましい実施形態において、前記制御回路は、１０MＨｚ以上のクロック信号に同期して前記第１制御信号および前記第２制御信号のレベルを変化させる。
【００２１】
好ましい実施形態において、前記ＭＯＳ型トランジスタは、３ボルト以下の電源電圧で動作する。
【発明の効果】
【００２２】
本発明によれば、出力電圧における誤差を低減しつつ、低電圧高速動作が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
まず、図１（ａ）および（ｂ）を参照しながら、本発明による半導体装置の基本的な構成および動作を説明する。
【００２４】
本発明の半導体装置は、図１（ａ）に示すように、少なくとも１つのＭＯＳ型トランジスタ１０と、このＭＯＳ型トランジスタ１０の動作を制御する制御回路２０とを備える。
【００２５】
ＭＯＳ型トランジスタ１０は、ゲート入力部１２およびボディ入力部１４を有している。ＭＯＳ型トランジスタ１０のソースは入力側端子ＩＮに接続されており、不図示の回路から信号電圧（入力信号）を受け取る。一方、ＭＯＳ型トランジスタ１０のドレインは容量ＣLを有する出力側端子ＯＵＴに接続されており、容量ＣLに蓄積される電荷に応じた電圧（出力信号）が出力側端子ＯＵＴに出力される。
【００２６】
制御回路２０は、このＭＯＳ型トランジスタ１０のゲート入力部１２に第１制御信号を送出する第１出力部２２と、ボディ入力部１４に第２制御信号を送出する第２出力部２４を有している。
【００２７】
第１制御信号は、ＭＯＳ型トランジスタ１０のゲート電圧を規定する信号であり、その大きさはＶg（ｔ）で表される（ｔは時間を示す）。好ましい実施形態において、第１制御信号はＨｉｇｈレベルとＬｏｗレベルとの間を周期的に変化する信号であるため、第１クロックＣＬＫ１と称する場合がある。
【００２８】
一方、第２制御信号は、ＭＯＳ型トランジスタ１０のボディ電圧（基板電圧）を規定する信号であり、その大きさはＶb（ｔ）で表される。この第２制御信号も、第１制御信号と同様にＨｉｇｈレベルとＬｏｗレベルとの間を周期的に変化する場合は、第２クロックＣＬＫ２と称することとする。
【００２９】
以下の説明では、第１制御信号を「ゲート電圧Ｖg（ｔ）」または「第１クロックＣＬＫ１」と称し、第２制御信号を「ボディ電圧Ｖb（ｔ）」または「第２クロックＣＬＫ２」と称することとする。
【００３０】
ゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）は、図１（ｂ）に示す波形を有している。なお、以下の各図面では、ゲート電圧Ｖg（ｔ）やボディ電圧Ｖb（ｔ）の立上りおよび立下りを直線的に記載しているが、現実には、回路素子や配線などが有する寄生容量により、エッジ部分が曲線的に鈍ることになる。本明細書において、ゲート電圧Ｖg（ｔ）やボディ電圧Ｖb（ｔ）の「立下り時間」とは、ゲート電圧Ｖg（ｔ）やボディ電圧Ｖb（ｔ）が、その最大値（ＶＤＤ1またはＶＤＤ2）の０．９倍の値から０．１倍の値に低下するまでの時間であると定義する。また、ゲート電圧Ｖg（ｔ）やボディ電圧Ｖb（ｔ）の立下り部分のスロープ（勾配）Ｓは、「０．８×ＶＤＤ」を上記の立下り時間で割った値であるとする。
【００３１】
本発明の第１の態様では、上記の制御回路２０が閾値を超える大きさのゲート電圧Ｖg（ｔ）をＭＯＳ型トランジスタ１０のゲート入力部１２に印加することよってＭＯＳ型トランジスタ１０をＯＮ状態にした後、ＭＯＳ型トランジスタ１０がＯＮ状態にある間にＭＯＳ型トランジスタ１０の閾値を上昇させるように、ボディ電圧Ｖb（ｔ）のレベルを変化させる（閾値の絶対値を低下させる）。このような動作を「タイミング調整型動作」と称することとする。
【００３２】
また、本発明の第２の態様では、上記の制御回路２０が、閾値を超える大きさのゲート電圧Ｖg（ｔ）の印加によってＭＯＳ型トランジスタ１０をＯＮ状態にした後、ＭＯＳ型トランジスタ１０がＯＦＦ状態に遷移するとき、ゲート電圧Ｖg（ｔ）の立下り時間よりも長い立下り時間でボディ電圧Ｖb（ｔ）の絶対値を低下させる。立下り時間が長くなると、電圧変化の勾配（スロープＳ）が小さくなるため、このような動作を「スロープ調整型動作」と称することとする。
【００３３】
図１（ｂ）に示す波形は、上記の第１および第２の態様を組み合わせた場合の信号波形の一例である。図１（ｂ）の縦軸は電圧（Ｖｏｌｔａｇｅ）であり、横軸が時間（ｔ）である。この例におけるゲート電圧Ｖg（ｔ）は、レベルＶＤＤ1とレベル０との間で周期的に増減し、ボディ電圧Ｖb（ｔ）は、レベルＶＤＤ2とレベル０との間で周期的に増減する。レベルＶＤＤ2はレベルＶＤＤ1よりも低く、また、ボディ電圧Ｖb（ｔ）の遷移カーブの勾配（スロープ）はゲート電圧Ｖg（ｔ）のスロープよりも小さい。
【００３４】
本発明の半導体装置では、「タイミング調整型動作」や「スロープ調整型動作」を実行することにより、トランジスタのＯＮ状態からＯＦＦ状態に変化させるときに問題になっていたチャージインジェクションによる出力電圧の誤差を大きく低減している。
【００３５】
以下においては、本発明における「タイミング調整型動作」および「スロープ調整型動作」によってチャージインジェクションの影響が低減される理由を説明する前に、まず、従来の半導体装置においてチャージインジェクションが電圧誤差を生じさせるメカニズムを説明する。
【００３６】
図２は、図１（ａ）に示すＭＯＳ型トランジスタ１０の模式的な断面構成と等価回路を示す図面である。図２のＭＯＳ型トランジスタ１０に関する各パラメータの内容は、以下の表１に示すとおりである。
【００３７】
【表１】
2006211158.tif 000003
【００３８】
図２に示すＭＯＳ型トランジスタ１０がＯＮ状態にあるとき、半導体３０とゲート絶縁膜３２との界面付近にチャネル（反転層）が形成される。入力電圧Ｖinと出力電圧Ｖoutとが略等しいと仮定すると、反転層内の総電荷Ｑchは、Ｑch＝ＷＬＣox（Ｖg−Ｖin−Ｖth）の式で表される。
【００３９】
前述したように、ＭＯＳ型トランジスタ１０がＯＮ状態からＯＦＦ状態に遷移するとき、反転層に存在していた電荷Ｑchは、ソース・ドレインに注入されることになる（チャネルチャージインジェクション）。入力側のソースに注入される電荷は、入力源によって吸収されるため、誤差を発生させないが、出力側のドレインに注入される電荷は、負荷容量ＣLに蓄積されるため、出力電圧Ｖoutを真の値から変位させ、電圧誤差の生成原因となる。
【００４０】
通常、ＭＯＳ型トランジスタがＮＭＯＳの場合は、ボディ電圧Ｖbはグラウンドに固定され、ＰＭＯＳの場合は、電源電圧に固定される。そのような構成を有する場合、ドレイン基板容量Ｃdbおよびソース基板容量Ｃsbに蓄積される電荷の量は、ＭＯＳ型トランジスタのＯＮ／ＯＦＦによってほとんど変化しない。その結果、チャージインジェクションによって出力側（ドレイン）に注入される電荷は、ゲート電圧Ｖgの変化に起因する電荷のみである。
【００４１】
しかしながら、特許文献１に記載される半導体装置のように、ゲート電圧Ｖg（ｔ）とともにボディ電圧Ｖbが変化する場合は、ＭＯＳ型トランジスタがＯＮ状態からＯＦＦ状態に遷移するとき、ソース基板間容量Ｃsbやドレイン基板間容量Ｃdbに蓄積されていた電荷も、ソース・ドレインに注入されることになる。したがって、ゲート電圧Ｖgとともにボディ電圧Ｖbが変化す場合には、チャージインジェクション量が増加し、その結果、出力電圧Ｖoutの誤差が増大することになる。
【００４２】
このように、トランジスタ閾値を動的に変化させることを目的としてボディ電圧Ｖbを上下させる半導体装置では、チャージインジェクション量による出力電圧誤差が大きくなり、正確な動作を実現することが困難になってしまう。
【００４３】
この問題を解決するため、本発明では、「タイミング調整型動作」や「スロープ調整型動作」を実行することにより、チャージインジェクション量を低減し、出力電圧Ｖｏｕｔの誤差を低減している。以下、図３から図１３を参照しながら、本発明の構成によってチャージインジェクション量が低減されることを説明する。
【００４４】
まず、図３（ａ）および（ｂ）を参照する。図３（ａ）は、本発明の半導体装置が備えるＭＯＳ型トランジスタ１０の等価回路図であり、図３（ｂ）は、ゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）の波形の一部（立下り部分）を示すグラフである。図３（ｂ）のグラフの縦軸は、電圧（Ｖｏｌｔａｇｅ）であり、横軸は時間（ｔ）である。
【００４５】
図３（ａ）では、簡単のため、ゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）を、それぞれ、「Ｖg」および「Ｖb」で表している。ここで、ＶsおよびＶdは、それぞれ、入力電圧および出力電圧であり、「Ｉd」および「ＣL」は、それぞれ、ドレイン電流および容量である。
【００４６】
ここでは、図３（ｂ）に示すように、ゲート電圧ＶgがレベルＶＤＤ1からスロープS1で減少し、ボディ電圧ＶbがレベルＶＤＤ2からスロープS2で低下すると仮定する。なお、ボディ電圧Ｖbの立下りは、ゲート電圧Ｖgの立下りよりもΔｔの時間だけ早くに開始している。このとき、ゲート電圧Ｖgとボディ電圧Ｖbは、それぞれ、以下の式で表される。
【００４７】
Ｖg（ｔ）  ＝  ＶＤＤ1−S1・ｔ
Ｖb（ｔ）  ＝  ＶＤＤ2−S2・ｔ
【００４８】
また、キルヒホッフの法則より、以下の式が成立する。
【００４９】
【数１】
2006211158.tif 000004
【００５０】
ここで、Ｖds＝Ｖd−Ｖs＝Ｖout−Ｖinの関係が成立し、Ｖdsは「出力電圧誤差」である。
【００５１】
ソースおよびドレインの各々に同量の電荷Ｑが移動すると仮定すると、上記式における電荷Ｑは、チャネル電荷の半分とドレイン基板に蓄積されていた電荷との総和で表される。すなわち、以下の式が成立する。
【００５２】
【数２】
2006211158.tif 000005
【００５３】
ここで、Ｑchはチャネル電荷であり、Ｑbodyは、ドレイン−基板容量に蓄積される電荷である。なお、γは基板バイアス係数である。簡単のため、ＭＯＳ型トランジスタが線形領域で動作していると仮定すると、ドレイン電流Ｉdは、オンコンダクタンスＧonを用いて、以下の式で表される。
【００５４】
【数３】
2006211158.tif 000006
【００５５】
ボディ電圧Ｖbを一定値（Ｖb＝０）に保つ従来の半導体装置では、以下の式が成立する。
【００５６】
【数４】
2006211158.tif 000007
【００５７】
このため、以下の式が得られる。
【００５８】
【数５】
2006211158.tif 000008
【００５９】
ここで、
【００６０】
【数６】
2006211158.tif 000009
【００６１】
と置くと、上記の式は以下のように書き換えられる。
【００６２】
【数７】
2006211158.tif 000010
【００６３】
この式を解くと、出力電圧誤差Ｖdsは、以下の式で表される。
【００６４】
【数８】
2006211158.tif 000011
【００６５】
ここで、ｔ＝ＶHT／Ｓ1になると、出力電圧は保持され、最終的に出力電圧誤差Ｖdsは、以下の式で表される。
【００６６】
【数９】
2006211158.tif 000012
【００６７】
一方、ボディ電圧Ｖb（ｔ）がゲート電圧Ｖg（ｔ）と同様に上下する従来の半導体装置の場合、上記と同様の微分方程式を作成すると、以下の式が得られる。
【００６８】
【数１０】
2006211158.tif 000013
【００６９】
ここで、以下の等式を用いると、
【００７０】
【数１１】
2006211158.tif 000014
【００７１】
下記の式が得られる。
【００７２】
【数１２】
2006211158.tif 000015
【００７３】
この式を解くと、出力電圧誤差Ｖdsは、以下の式で表される。
【００７４】
【数１３】
2006211158.tif 000016
【００７５】
ｔ＝ＶHT'／ Ｓ'になると、出力電圧は保持され、最終的に出力電圧誤差Ｖdsは、以下の式で表される。
【００７６】
【数１４】
2006211158.tif 000017
【００７７】
０．１３μｍルールで設計されたＮＭＯＳの典型的なパラメータを用い、以下の数値例を上式に代入する。
【００７８】
Ｓ1＝Ｓ2＝１．０×１０10 [Ｖ／ｓｅｃ]
ＶＤＤ1＝ＶＤＤ2＝１．０ [Ｖ]
Ｖin＝０．２[Ｖ]
ＣL＝０．１ [ｐＦ]
【００７９】
図４は、上記の数値および式を用いて計算を行なった結果を示すグラフである。
【００８０】
ボディ電圧Ｖb（ｔ）をゼロボルトに保持する従来の半導体装置（比較例１）では、出力電圧の誤差が約−７ｍＶになる。一方、ボディ電圧Ｖb（ｔ）がゲート電圧Ｖg（ｔ）と同様に変化する半導体装置（比較例２）では、出力電圧の誤差約−１１ｍＶに達し、電圧誤差は約１．５倍に増加することがわかる。
【００８１】
次に、ボディ電圧Ｖb（ｔ）の立下りタイミングに関する計算結果を説明する。図５は、立下りタイミングを従来に比べて時間ＴＤだけ早めたボディ電圧Ｖb（ｔ）の波形を示している。立下りの勾配（スロープ）は、変化させていない。
【００８２】
立下り時間を０．１ｎｓｅｃであると仮定する。図６（ａ）および（ｂ）は、それぞれ、ＮＭＯＳおよびＰＭＯＳについての計算結果を示すグラフである。グラフの縦軸は、電圧誤差であり、横軸は入力電圧である。図６では、時間ＴＤを０ｎｓｅｃ（＝従来例）から０．２５ｎｓｅｃまで０．０５ｎｓｅｃ単位で増加した場合における電圧誤差曲線が示されている。
【００８３】
図６からわかるように、ＮＭＯＳ、ＰＭＯＳのいずれの場合でも、時間ＴＤが増加すると、電圧誤差の絶対値が減少している。電圧誤差低減の効果は、ＮＭＯＳでより顕著である。
【００８４】
図７（ａ）および（ｂ）は、それぞれ、ＮＭＯＳおよびＰＭＯＳについて、ボディ電圧Ｖb（ｔ）における立下りのタイミングを変化させずに、その立下り時間をゲート電圧Ｖg（ｔ）における立下り時間の２倍に増加させた場合の出力電圧誤差を示すグラフである。グラフの縦軸は、電圧誤差であり、横軸はゲート電圧Ｖg（ｔ）の立下り時間である。
【００８５】
図７（ａ）および（ｂ）のグラフからわかるように、ボディ電圧Ｖb（ｔ）の立下り時間が２倍になると、ゲート電圧Ｖg（ｔ）の立下り時間が１．０ｎｓｅｃ以下の領域の全体において、出力電圧の誤差が縮小している。また、この誤差縮小の程度は、ゲート電圧Ｖg（ｔ）の立下り時間が短くなるほど（特に０．２ｎｓｅｃ以下で）、顕著である。すなわち、ＭＯＳ型トランジスタのスイッチングを高速で行なう場合に、誤差縮小の効果が顕著に現れる。なお、入力電圧Ｖinがグラウンドレベル（０Ｖ）または電源電圧レベル（１．５Ｖ）にある場合には、ＭＯＳ型トランジスタのオン抵抗が非常に小さくなるため、チャージインジェクション量が増大し、出力電圧誤差が増大する傾向にあるが、本発明によれば、その増大を抑制できることがわかる。
【００８６】
図８は、ボディ電圧Ｖb（ｔ）における立下りのスロープを示す図である。以下の例では、このスロープを小さくするため、立下り時間を従来例の２倍、３倍、４倍、および５倍に増加させている。図９、図１０、および図１１は、ＮＭＯＳ、ＰＭＯＳ、およびＣＭＯＳスイッチにおける立下り時間と出力電圧誤差との関係を示すグラフである。
【００８７】
上記のグラフから、ボディ電圧Ｖb（ｔ）の立下り時間を長くするほど、出力電圧誤差が低減されることがわかる。より具体的には、立下り時間を２倍にしたとき、出力電圧誤差を最大で約７０％カットし、立下り時間を５倍にしたとき、電圧誤差を最大で約９０％カットすることができる。
【００８８】
次に、図１２および図１３を参照しながら、ボディ電圧Ｖb（ｔ）の振幅（レベルＶＤＤ２の値）に関する計算結果を説明する。
【００８９】
以下に説明する例では、ゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）の立下りのタイミングが同じ場合において、ボディ電圧Ｖb（ｔ）の立下り時間をゲート電圧Ｖg（ｔ）の立下り時間（０．１ｎｓｅｃ）の２倍に設定する。  図１２および図１３のグラフからわかるように、ボディ電圧Ｖb（ｔ）の振幅を低下させることにより、出力電圧に現れる誤差を更に低減することができる。ただし、ボディ電圧Ｖb（ｔ）の振幅を小さくすると、閾値を動的に変化させることによって得られる効果が少なくなるため、入力電圧の変化に出力電圧が追従できず、低電圧高速動作が実現しにくくなる。このため、出力電圧の誤差縮小と、半導体装置の高速動作特性とのトレードオフにより、ボディ電圧Ｖb（ｔ）の最適な振幅が決定されることになる。
【００９０】
次に、ボディ電圧Ｖb（ｔ）の立下りのタイミングをΔｔだけ早める場合の好ましいΔｔの大きさを検討する。
【００９１】
Ｖg（ｔ）  ＝  ＶＤＤ1−Ｓ1・ｔ
Ｖb（ｔ）  ＝  ＶＤＤ2−Ｓ2・（ｔ＋Δｔ）＝（ＶＤＤ2−Ｓ2・ｔ）−Ｓ2・Δｔ
【００９２】
上記の式が成立するため、（ＶＤＤ2−S2・ｔ）＝ＶＤＤ2’と置くと、ボディ電圧の立下りタイミングを相対的に早めない従来のＭＯＳ型トランジスタの動作と同様にして解析することができる。
【００９３】
したがって、ボディ電圧Ｖb（ｔ）の立下りのタイミングをΔｔだけ早めた場合にＭＯＳ型トランジスタがＯＮ状態からＯＦＦ状態に遷移する時間は、以下の式で表させる。
【００９４】
【数１５】
2006211158.tif 000018
【００９５】
すなわち、以下の関係が成立する。
【００９６】
【数１６】
2006211158.tif 000019
【００９７】
Δｔだけタイミングを早めることによってスイッチング時間を短くするには、以下の関係式を満足するようにすればよい。
【００９８】
【数１７】
2006211158.tif 000020
【００９９】
この式を整理すると、以下の式が得られる。
【０１００】
【数１８】
2006211158.tif 000021
【０１０１】
以上のことから、次の条件を満足するようにΔｔを設定することが好ましい。
【０１０２】
【数１９】
2006211158.tif 000022
【０１０３】
例えば、ＶＤＤ１＝ＶＤＤ２＝１．０、Ｓ１＝Ｓ２＝１０10、γ＝０．５、Ｖth＝０．２の場合を想定して、各値を上式に代入する。このとき、ゲート電圧Ｖg（ｔ）の立下り時間は０．１ナノ秒であり、約３．５ＧＨｚのクロック動作に相当する。この場合、以下の式が成立することになる。
【０１０４】
【数２０】
2006211158.tif 000023
【０１０５】
【数２１】
2006211158.tif 000024
【０１０６】
【数２２】
2006211158.tif 000025
【０１０７】
【数２３】
2006211158.tif 000026
【０１０８】
したがって、ゲート電圧Ｖg（ｔ）の立下りに対して、ボディ電圧Ｖb（ｔ）の立下りを早める時間Δｔは、２０ピコ秒〜１１０ピコ秒の範囲内に設定するのが好ましい。また、Ｓ１＝１０10、Ｓ２＝５×１０9の場合には、Δｔの好ましい範囲は、以下の通りである。
【０１０９】
【数２４】
2006211158.tif 000027
【０１１０】
なお、ＧＨｚオーダーのクロック周波数に同期して変化する電圧信号の場合、タイミングジッタは１ピコ秒未満であり、数ピコ秒から数１００ピコ秒でタイミングを制御することは十分に可能な範囲である。また、周波数が数ＭＨｚ以上のクロック信号を用いてＭＯＳ型トランジスタを制御する場合についても同様に最適値を求めることができる。
【０１１１】
図２４は、ボディ電圧Ｖb（ｔ）の周波数（クロック周波数）と立下り時間との関係を示すグラフである。
【０１１２】
以下、図１４から図１７を参照しながら、本発明で採用することのできるゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）の波形の関係を説明する。本発明で重要な点は、ＭＯＳ型トランジスタがＯＮ状態にある間に、ボディ電圧Ｖb（ｔ）が立下り始めるか（タイミング調整型動作）、あるいは、ボディ電圧Ｖb（ｔ）の立下り時間がゲート電圧Ｖｇ（ｔ）の立下り時間よりも長いことにある。この条件を満足する限り、ゲート電圧Ｖｇ（ｔ）およびボディ電圧Ｖb（ｔ）は、種々の波形を示し得る。
【０１１３】
図１４および図１５は、いずれも、ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間よりも長い場合の例を示している。一方、図１６および図１７は、いずれも、ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間に等しい場合の例を示している。これらの図における（ａ）、（ｂ）、および（ｃ）は、それぞれ、ゲート電圧Ｖg（ｔ）の立上りのタイミングに比べてボディ電圧Ｖb（ｔ）の立上りタイミングが「早い」、「同じ」、および「遅い」場合に対応している。
【０１１４】
なお、図１４における波形と図１５における波形との違いは、ゲート電圧Ｖｇ（ｔ）がゼロレベルに達するタイミングと、ボディ電圧Ｖb（ｔ）がゼロレベルに達するタイミングとの先後関係の違いである。図１５における波形と図１６における波形の違いも、同様である。
【０１１５】
［実施形態１］
以下、図１８および図１９を参照しながら、本発明による半導体装置の第１の実施形態を説明する。
【０１１６】
本実施形態の半導体装置における制御回路部２０は、クロック発生回路４０、バッファ回路４２、および遅延回路４４を含んでいる。
【０１１７】
遅延回路４４は、クロック発生回路４０から出力されたクロック信号ＣＬＫを受け取り、第１制御信号として機能する第１クロックＣＬＫ１を出力する。遅延回路４４には、クロック発生回路４０と同様にレベルＶＤＤ1の電源電圧が供給されている。クロック発生回路４０が出力するクロック信号ＣＬＫは、図１９（ａ）に示す波形を有しており、第１クロックＣＬＫ１は、図１９（ｂ）に示す波形を有している。これらの図から明らかなように、クロック信号ＣＬＫは遅延回路４４を伝播するうちに遅延し、第１クロックＣＬＫ１として出力されることになる。遅延時間はΔｔ２である。第１クロックＣＬＫ１の波形は、クロック信号ＣＬＫの波形と同様である。
【０１１８】
一方、バッファ回路４２は、クロック発生回路４０から出力されたクロック信号ＣＬＫを受け取り、第２制御信号として機能する第２クロックＣＬＫ２を出力する。バッファ回路４２には、レベルＶＤＤ2の電源電圧が供給されている。バッファ回路４２から出力される第２クロックＣＬＫ２は、図１９（ｂ）に示すように、Ｈｉｇｈレベルの値がＶＤＤ2に低下し、スロープ（勾配）が相対的に小さくなった波形を有している。すなわち、クロック信号ＣＬＫは、バッファ回路４２を伝播するうちに遅延するとともに、最高値およびスロープの両方が小さくなり、立下り時間はΔｔ１程度に長くなっている。
【０１１９】
本実施形態における制御回路２０は、上記の構成を備えることにより、図１９（ｂ）に示す２種類のクロック信号ＣＬＫ１、ＣＬＫ２を、それぞれ、ＭＯＳ型トランジスタ１０のゲート入力部１２およびボディ入力部１４に供給する。これにより、ＭＯＳ型トランジスタ１０は前述の動作を行い、本発明の効果を発揮することができる。
【０１２０】
［実施形態２］
以下、図２０および図２１を参照しながら、本発明による半導体装置の第２の実施形態を説明する。
【０１２１】
本実施形態の半導体装置における制御回路部は、クロック発生回路５０および波形調整回路５２を含んでいる。
【０１２２】
波形調整回路５２は、クロック発生回路５０から出力されたクロック信号ＣＬＫを受け取り、パルスの幅および振幅の低減されたクロック信号ＣＬＫ’を出力する。波形調整回路５２には、レベルＶＤＤ2の電源電圧が供給されている。
【０１２３】
クロック発生回路５０が出力するクロック信号ＣＬＫは、図２１（ａ）および図２１（ｂ）に示す波形を有しており、パルスの幅および振幅の低減されたクロック信号ＣＬＫ’は、図２１（ｂ）に示す波形を有している。
【０１２４】
クロック信号ＣＬＫ’は、その後、抵抗ＲおよびコンデンサＣによって構成される回路を通過した後、第２制御信号として機能する第２クロック信号ＣＬＫ２として出力される。第２クロック信号ＣＬＫ２の波形は、クロック信号ＣＬＫ’に比べて鈍り、スロープが小さくなっている。
【０１２５】
上記の波形を有する第２クロック信号ＣＬＫ２は、ＭＯＳ型トランジスタ１０のボディ入力部１４に入力される。一方、ゲート入力部１２には、制御回路２０から出力されるクロック信号ＣＬＫが第１制御信号としてそのまま入力される。これにより、本実施形態におけるＭＯＳ型トランジスタ１０も前述の動作を行い、本発明の効果を発揮することができる。
【０１２６】
以上に説明してきた各実施形態の構成よれば、電源電圧を３ボルト以下に低下させ、高いクロック周波数（１０ＭＨｚ以上）で動作させても、出力電圧誤差を実用上問題のないレベルに低減することができる。
【０１２７】
なお、本発明における第２制御信号の立下りタイミングを第１制御信号のたち下がりタイミングより早めながら、そのスロープについては第１制御信号のスロープと同じ大きさに設定しても、ＯＮ状態におけるトランジスタ閾値は充分に低減されるので、チャージインジェクションによる出力電圧誤差を低減することができる。しかし、その場合は、ボディ電圧の印加による効果が不充分になる傾向があり、その結果として、入力信号に追従しにくくなりやすい。このため、さらに高精度かつ高速にスイッチングを行なう必要があるときは、第２制御信号のスロープを小さくすることが好ましい。
【０１２８】
本発明は、上述したＮＭＯＳ、ＰＭＯＳ、またはＣＭＯＳを備えた半導体装置に限定されず、複数のＭＯＳ型トランジスタからなる多様なスイッチング回路を備えた種々の半導体装置に広く適用可能である。また、制御回路についても、上記構成を有するものに限定されない。
【産業上の利用可能性】
【０１２９】
本発明の半導体装置は、低電圧で高速高精度動作が可能であるため、消費電力の低減が求められる電子装置、例えば携帯電話や携帯端末などの電子機器に好適に用いられる。
【図面の簡単な説明】
【０１３０】
【図１】（ａ）は、本発明による半導体装置の基本的な構成を示す図であり、（ｂ）は、「ゲート電圧Ｖg（ｔ）」および「ボディ電圧Ｖb（ｔ）」の波形図である。
【図２】図１（ａ）に示すＭＯＳ型トランジスタの模式的な断面構成と等価回路を示す図面である。
【図３】（ａ）は、本発明の半導体装置が備えるＭＯＳ型トランジスタの等価回路図であり、（ｂ）は、ゲート電圧Ｖg（ｔ）およびボディ電圧Ｖb（ｔ）の波形の一部（立下り部分）を示すグラフである。（ｂ）のグラフの縦軸は、電圧（Ｖｏｌｔａｇｅ）であり、横軸は時間（ｔ）である。
【図４】従来の半導体装置における出力電圧誤差に関する数値計算の結果を示すグラフである。
【図５】立下りタイミングを従来に比べて時間ＴＤだけ早めたボディ電圧Ｖb（ｔ）の波形図である。
【図６】（ａ）および（ｂ）は、それぞれ、ＮＭＯＳおよびＰＭＯＳについての計算結果を示すグラフである。グラフの縦軸は、電圧誤差であり、横軸は入力電圧である。時間ＴＤを０ｎｓｅｃ（＝従来例）から０．２５ｎｓｅｃまで０．０５ｎｓｅｃ単位で増加した場合における電圧誤差曲線が示されている。
【図７】（ａ）および（ｂ）は、それぞれ、ＮＭＯＳおよびＰＭＯＳについて、ボディ電圧Ｖb（ｔ）における立下りのタイミングを変化させずに、その立下り時間をゲート電圧Ｖg（ｔ）における立下り時間の２倍に増加させた場合の出力電圧誤差を示すグラフである。グラフの縦軸は、電圧誤差であり、横軸はゲート電圧Ｖg（ｔ）の立下り時間である。
【図８】ボディ電圧Ｖb（ｔ）における立下りのスロープを示す図である。
【図９】ＮＭＯＳスイッチにおける立下り時間と出力電圧誤差との関係を示すグラフである。
【図１０】ＰＭＯＳスイッチにおける立下り時間と出力電圧誤差との関係を示すグラフである。
【図１１】ＣＭＯＳスイッチにおける立下り時間と出力電圧誤差との関係を示すグラフである。
【図１２】ボディ電圧Ｖb（ｔ）の振幅（レベルＶＤＤ2の値）に関する計算結果を示すグラフである。
【図１３】ボディ電圧Ｖb（ｔ）の振幅（レベルＶＤＤ2の値）に関する計算結果を示すグラフである。
【図１４】ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間よりも長い場合の例を示している。
【図１５】ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間よりも長い場合の他の例を示している。
【図１６】ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間に等しい場合の例を示している。
【図１７】ボディ電圧Ｖb（ｔ）の立下り時間がボディ電圧Ｖb（ｔ）の立上り時間に等しい場合の他の例を示している。
【図１８】本発明による半導体装置の第１の実施形態における制御回路部の構成を示す図である。
【図１９】（ａ）は、クロック回路が出力するクロック信号ＣＬＫの波形図であり、図１９（ｂ）は、第１クロックＣＬＫ１の波形図である。
【図２０】本発明による半導体装置の第２の実施形態における制御回路部の構成を示す図である。
【図２１】（ａ）は、クロック回路が出力するクロック信号ＣＬＫの波形図であり、（ｂ）は、パルスの幅および振幅の低減されたクロック信号ＣＬＫ’の波形図であり、（ｃ）は、第２クロック信号ＣＬＫ２の波形図である。
【図２２】（ａ）は、従来のスイッチトキャパシタ回路の等価回路図であり。（ｂ）は、ゲート入力部に入力される第１クロックＣＬＫ１と、ボディ入力部に入力される第２クロックＣＬＫ２の波形図である。
【図２３】チャージインジェクションによって出力電圧に生じる誤差を示すグラフである。
【図２４】ボディ電圧Ｖb（ｔ）の周波数と立下り時間との関係を示すグラフである。
【符号の説明】
【０１３１】
１０    ＭＯＳ型トランジスタ
１２    ゲート入力部
１４    ボディ入力部
２０    制御回路
２２    制御回路の第１出力部
２４    制御回路の第２出力部
３０    半導体基板
３２    ゲート絶縁膜
４０    クロック発生回路
４２    バッファ回路
４４    遅延回路
５０    クロック発生回路
５２    波形調整回路
１００    ＮＭＯＳのゲート入力部
１０２    ＮＭＯＳのボディ入力部
２００    ＰＭＯＳのゲート入力部
２０２    ＰＭＯＳのボディ入力部
【図１】
2006211158.tif 000028
【図２】
2006211158.tif 000029
【図３】
2006211158.tif 000030
【図４】
2006211158.tif 000031
【図５】
2006211158.tif 000032
【図６】
2006211158.tif 000033
【図７】
2006211158.tif 000034
【図８】
2006211158.tif 000035
【図９】
2006211158.tif 000036
【図１０】
2006211158.tif 000037
【図１１】
2006211158.tif 000038
【図１２】
2006211158.tif 000039
【図１３】
2006211158.tif 000040
【図１４】
2006211158.tif 000041
【図１５】
2006211158.tif 000042
【図１６】
2006211158.tif 000043
【図１７】
2006211158.tif 000044
【図１８】
2006211158.tif 000045
【図１９】
2006211158.tif 000046
【図２０】
2006211158.tif 000047
【図２１】
2006211158.tif 000048
【図２２】
2006211158.tif 000049
【図２３】
2006211158.tif 000050
【図２４】
2006211158.tif 000051