(57)【要約】【課題】  下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法を提供する。【解決手段】  下部パターンがその上面に備えられた半導体基板と、下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、層間絶縁膜内に形成されたコンタクトプラグと、コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、コンタクトホールの側壁に形成されたスペーサと、スペーサ及び下部電極上にスペーサ形態で形成された相変化膜と、相変化膜の上部部分が露出するようにコンタクトホール内に埋め込まれる第２酸化膜と、露出した相変化膜部分とコンタクトするように第１酸化膜上に形成された上部電極とを有する。【選択図】図３
2006019688.tif 000002
【特許請求の範囲】
【請求項１】
下部パターンがその上面に備えられた半導体基板と、
前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成されたコンタクトプラグと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、
前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、
前記コンタクトホールの側壁に形成されたスペーサと、
前記スペーサ及び下部電極上にスペーサ形態で形成された相変化膜と、
前記相変化膜の上部部分が露出するようにコンタクトホール内に埋め込まれる第２酸化膜と、
前記露出した相変化膜部分とコンタクトするように第１酸化膜上に形成された上部電極とを有することを特徴とする相変化記憶素子。
【請求項２】
前記相変化膜は、平面図上から見て、ドーナッツ形状であることを特徴とする請求項１記載の相変化記憶素子。
【請求項３】
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする請求項１記載の相変化記憶素子。
【請求項４】
前記スペーサは、窒化膜より形成されることを特徴とする請求項１記載の相変化記憶素子。
【請求項５】
前記第１酸化膜は、ＨＤＰ、ＵＳＧ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、及びＨＬＤ酸化膜から構成されるグループから選択されるいずれか一つより形成されることを特徴とする請求項１記載の相変化記憶素子。
【請求項６】
下部パターンをその上面に備えた半導体基板を提供するステップと、
前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内にコンタクトプラグを形成するステップと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、
前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、
前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールの側壁にスペーサを形成するステップと、
前記スペーサ及び下部電極上にスペーサ形態で相変化膜を形成するステップと、
前記コンタクトホールを埋め込むように第１酸化膜上に第２酸化膜を蒸着するステップと、
前記相変化膜の上部部分が露出するように第２酸化膜をエッチバックするステップと、
前記露出した相変化膜部分とコンタクトするように第１酸化膜上に上部電極を形成するステップとを有することを特徴とする相変化記憶素子の製造方法。
【請求項７】
前記第１酸化膜は、その形成後にＣＭＰ工程を用いて表面平坦化を実施することを特徴とする請求項６記載の相変化記憶素子の製造方法。
【請求項８】
前記相変化膜は、平面図上から見て、ドーナッツ形状で形成することを特徴とする請求項６記載の相変化記憶素子の製造方法。
【請求項９】
前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする請求項６記載の相変化記憶素子の製造方法。
【請求項１０】
前記スペーサは、窒化膜で形成することを特徴とする請求項６記載の相変化記憶素子の製造方法。
【請求項１１】
前記第１酸化膜は、ＨＤＰ、ＵＳＧ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、及びＨＬＤ酸化膜から構成されるグループから選択されるいずれか一つによって形成することを特徴とする請求項６記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、電源が遮断されても格納されたデータが消去されない特徴を有するフラッシュメモリ素子の採用に注目が増しつつある。このようなフラッシュメモリ素子は、チャネル上に順次積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜（Ｉｎｔｅｒ−Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃ  Ｌａｙｅｒ）及びコントロールゲート電極を含む。従って、フラッシュメモリ素子等の信頼性及びプログラム効率を向上させるためには、トンネル酸化膜の膜質が改善されなければならないし、セルのカップリング比率が増加されなければならない。
【０００３】
また、フラッシュメモリ素子の代りに、新しい不揮発性メモリ素子が最近になり提案されている。例えば、相変化記憶（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）素子であり、相変化による電気抵抗差を用いて情報を保存するものである（例えば、特許文献１参照）。
【０００４】
カルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）合金材料（Ｇｅ２Ｓｂ２Ｔｅ５）薄膜が非晶質状態から結晶質状態に相変化をして結晶質状態である時、カルコゲナイド薄膜の抵抗及び活性化エネルギーは減少し、一方、長距離原子秩序と自由電子密度は増加する。
相変化記憶素子の長所はＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）で製作しやすく、次世代メモリ半導体の中では生産コストが低いほうである。さらに、相変化記憶素子の処理速度は５ｎｓと非常に速く、消費電力が低く、動作温度の範囲は−１９６〜１８０℃と広い領域を有している。
【０００５】
図１は、相変化記憶セルをプログラム及び消去させる方法を説明するための図面である。
図１に示すように、相変化薄膜を溶融温度（Ｍｅｌｔｉｎｇ  Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で第１動作（Ｆｉｒｓｔ  Ｏｐｅｒａｔｉｏｎ；Ｔ１）時間加熱した後に冷却させれば、相変化薄膜は非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）に変わる（符号Ａの状態）。反対に、相変化薄膜を溶融温度（Ｔｍ）より低く結晶化温度（Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作（Ｔ１）より長い第２動作（Ｓｅｃｏｎｄ  Ｏｐｅｒａｔｉｏｎ：Ｔ２）時間加熱した後に冷却させれば、相変化薄膜は結晶質状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）に変わる（符号Ｂの状態）。ここで、非晶質状態を有する相変化薄膜の比抵抗は結晶質状態を有する相変化薄膜の比抵抗より高い。
【０００６】
従って、読取り（Ｒｅａｄ）モードで相変化薄膜を通じて流れる電流を感知することにより、相変化記憶セルに格納された情報が論理‘１’であるか、または、論理‘０’であるかを判別（ｄｅｔｅｒｍｉｎｅ）することができる。相変化薄膜としては、ゲルマニウム（Ｇｅ）、スチビウム（アンチモン）（Ｓｔｉｂｉｕｍ：Ｓｂ）、テルリウム（テルル）（Ｔｅｌｌｕｒｉｕｍ：Ｔｅ）を含有する化合物膜（Ｃｏｍｐｏｕｎｄ  Ｍａｔｅｒｉａｌ  Ｌａｙｅｒ；以下，ＧＳＴ膜と記す）が広く使われる。
【０００７】
図２は、従来の相変化記憶セルを説明するための図面である。
図２に示すように、従来の相変化記憶素子は下部電極３を含む半導体基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ７を形成した後に、コンタクトプラグ７を含んだ基板結果物上に相変化膜９を形成する。続いて、相変化膜９上に上部電極１１を形成する。
【０００８】
相変化記憶セルをプログラムするために電圧を印加すると、相変化膜９とコンタクトプラグ７との間の界面から熱が発生して、相変化膜の一部分９ａが非晶質状態に変わる。相変化膜９とコンタクトプラグ７の縁部（Ｃ）の熱は周辺の層間絶縁膜７に広がって状態変化に必要とする温度とならないこともある。これによって、相変化膜を非晶質化させる際、相変化膜９の縁部が非晶質化されなかった非正常的（異常）領域が生成されることがある。
【０００９】
また、相変化記憶素子の読取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作の際、下部電極と相変化膜の接触面積が大きいと、相変化に必要とされる電流量が増加することになり、これによって相変化記憶素子の速度にも影響を与えることになる。
【００１０】
【特許文献１】特表平１１−５１０３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は上記従来の相変化記憶素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するためになされた本発明による相変化記憶素子は、下部パターンがその上面に備えられた半導体基板と、前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成されたコンタクトプラグと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第１酸化膜と、前記コンタクトホールの側壁に形成されたスペーサと、前記スペーサ及び下部電極上にスペーサ形態で形成された相変化膜と、前記相変化膜の上部部分が露出するようにコンタクトホール内に埋め込まれる第２酸化膜と、前記露出した相変化膜部分とコンタクトするように第１酸化膜上に形成された上部電極とを有することを特徴とする。
【００１３】
前記相変化膜は、平面図上から見て、ドーナッツ形状であることを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
前記スペーサは、窒化膜より形成されることを特徴とする。
前記第１酸化膜は、ＨＤＰ、ＵＳＧ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、及びＨＬＤ酸化膜から構成されるグループから選択されるいずれか一つより形成されることを特徴とする。
【００１４】
また、上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、下部パターンをその上面に備えた半導体基板を提供するステップと、前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜内にコンタクトプラグを形成するステップと、前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、前記下部電極を含んだ層間絶縁膜上に第１酸化膜を形成するステップと、前記第１酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、前記コンタクトホールの側壁にスペーサを形成するステップと、前記スペーサ及び下部電極上にスペーサ形態で相変化膜を形成するステップと、前記コンタクトホールを埋め込むように第１酸化膜上に第２酸化膜を蒸着するステップと、前記相変化膜の上部部分が露出するように第２酸化膜をエッチバックするステップと、前記露出した相変化膜部分とコンタクトするように第１酸化膜上に上部電極を形成するステップとを有することを特徴とする。
【００１５】
前記第１酸化膜は、その形成後にＣＭＰ工程を用いて表面平坦化を実施することを特徴とする。
前記相変化膜は、平面図上から見て、ドーナッツ形状で形成することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする。
前記スペーサは、窒化膜で形成することを特徴とする。
前記第１酸化膜は、ＨＤＰ、ＵＳＧ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、及びＨＬＤ酸化膜から構成されるグループから選択されるいずれか一つによって形成することを特徴とする。
【発明の効果】
【００１６】
本発明に係る相変化記憶素子によれば、相変化膜の相変化が容易に生じるようにするためにコンタクトホールを一定の大きさで形成した後にコンタクトホールの側壁にスペーサを形成して、スペーサ及び下部電極上に相変化膜を形成することにより、下部電極と相変化膜との接触面積が小さくなるので、相変化に必要とする電流量を減少させることができる効果がある。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【００１８】
図３は、本発明の実施の形態に係る相変化記憶素子を説明するための断面図である。
図３に示すように、本発明の相変化記憶素子はその上面に下部パターン（図示していない）を含む半導体基板２１上に下部パターンを覆うように層間絶縁膜２２が形成され、層間絶縁膜２２内にコンタクトプラグ２３が形成される。コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４が形成される。下部電極２４を含んだ層間絶縁膜２２上に形成され、下部電極２４を露出させるコンタクトホール２６を備えた第１酸化膜２５が形成される。コンタクトホール２６の側壁にスペーサ２７が形成され、スペーサ２７及び下部電極２４上にスペーサ形態で相変化膜２８が形成される。相変化膜２８の上部部分が露出するようにコンタクトホール２６内に埋め込まれる第２酸化膜２９が形成される。露出した相変化膜２８部分とコンタクトするように第１酸化膜２５上に上部電極３０が形成される。
【００１９】
相変化膜２８は平面図上から見て、ドーナッツ形状を有するのが好ましく、下部電極２４及び上部電極３０はポリシリコン膜または金属膜からなることが好ましい。また、スペーサ２７は窒化膜からなることが好ましい。さらに、第１酸化膜２５は、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ−ｏｎ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）及びＨＬＤ（Ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｐｒｅｓｓｕｒｅ  Ｌｏｗ  Ｄｉｅｌｅｃｔｒｉｃ）酸化膜から構成されるグループから選択されるいずれか一つより形成されることが好ましい。
【００２０】
相変化記憶素子の読取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作の際、相変化膜２８の接触面から熱が発生すれば、相変化膜の状態が非晶質状態または結晶質状態に変わる。本発明の相変化記憶素子は、コンタクトホール２６を一定の大きさで形成した後にコンタクトホール２６の側壁にスペーサ２７を形成し、相変化膜をスペーサ２７及び下部電極２４上にスペーサ形態で形成することにより、下部電極２４と相変化膜２８との接触面積（図８符号Ｄの部分参照）が小さくなるので、相変化に必要とする電流を減少させることができるので、相変化記憶素子の速度を向上させることができる。
【００２１】
図４乃至図８は、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
まず、図４に示すように、下部パターン（図示していない）をその上面に備えた半導体基板２１上に下部パターンを覆うように第１層間絶縁膜２２を形成する。次に、層間絶縁膜２２内にコンタクトプラグ２３を形成し、コンタクトプラグ２３及びこれに隣接した層間絶縁膜２２上に下部電極２４を形成する。その際、下部電極２４はポリシリコン膜または金属膜で形成する。
【００２２】
次に、図５に示すように、下部電極２４を含んだ層間絶縁膜２２上に第１酸化膜２５を形成する。その際、第１酸化膜２５は、ＨＤＰ、ＵＳＧ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ及びＨＬＤ酸化膜から構成されるグループから選択されるいずれか一つより形成される。続いて、第１酸化膜２５が一定の厚さを有するようにＣＭＰ工程を用いて第１酸化膜２５の表面を平坦化させる。次に、第１酸化膜２５をエッチングして下部電極２４を露出させるコンタクトホール２６を形成する。
【００２３】
次に、図６に示すように、露出した下部電極２４と第１酸化膜２５を含んだ基板結果物上に窒化膜を蒸着する。続いて、窒化膜に異方性（ａｎｉｓｏｔｒｏｐｉｃ）エッチング工程を使用してコンタクトホール２６の側壁にスペーサ２７を形成する。
【００２４】
次に、図７に示すように、下部電極２４とスペーサ２７及び第１酸化膜を含んだ基板結果物上に相変化膜２８を形成する。次に、相変化膜２８に異方性エッチング工程を用いてスペーサ２７及び下部電極２４上にスペーサ形態の相変化膜２８を形成する。その際、図９に示すように、相変化膜２８は平面図上から見てスペーサ２７と下部電極２４との間にドーナッツ形状（中央が穴があいた形状）で形成される。
次に、コンタクトホール２６を埋め込むように第１酸化膜２５上に第２酸化膜２９を蒸着する。続いて、相変化膜２８の上段部分が露出するように第２酸化膜２９をエッチバックする。
【００２５】
次に、図８に示すように、相変化膜２８とコンタクトするように第１酸化膜２５上に上部電極３０を形成する。その際、上部電極３０はポリシリコン膜または金属膜で形成する。
【００２６】
上述のようになされる、本発明は、相変化記憶素子製造時、コンタクトホールを一定の大きさで形成した後にコンタクトホールの側壁にスペーサを形成し、スペーサ及び下部電極上に相変化膜を形成することにより、下部電極と相変化膜との接触面積を減少させることができる。
【００２７】
尚、本発明は、上述の実施の形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００２８】
【図１】相変化記憶セルをプログラム及び消去させる方法を説明するための図面である。
【図２】従来の相変化記憶セルを説明するための図面である。
【図３】本発明の実施の形態に係る相変化記憶素子を説明するための断面図である。
【図４】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図５】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図６】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図７】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図８】本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
【図９】本発明の実施の形態に係る相変化記憶素子の平面図である。
【符号の説明】
【００２９】
２１        半導体基板
２２        層間絶縁膜
２３        コンタクトプラグ
２４        下部電極
２５        第１酸化膜
２６        コンタクトホール
２７        スペーサ
２８        相変化膜
２９        第２酸化膜
３０        上部電極
【図１】
2006019688.tif 000003
【図２】
2006019688.tif 000004
【図３】
2006019688.tif 000005
【図４】
2006019688.tif 000006
【図５】
2006019688.tif 000007
【図６】
2006019688.tif 000008
【図７】
2006019688.tif 000009
【図８】
2006019688.tif 000010
【図９】
2006019688.tif 000011