(57)【要約】【課題】  ダマシンゲートトランジスタのゲート絶縁破壊を抑制し、デバイスの信頼性を確保することのできる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１の上に、犠牲ゲート絶縁膜１０４および犠牲ゲート電極１０５を形成した後、犠牲ゲート電極１０５の側面に第１の側壁膜１０６を形成する。次に、第１の側壁膜１０６を介して、犠牲ゲート電極１０５の側面に、第１の側壁膜１０６とエッチングレートの異なる第２の側壁膜１１０を形成する。ここで、第１の側壁膜１０６の膜厚は、犠牲ゲート絶縁膜１０４の膜厚より厚くなるようにする。これにより、第１の側壁膜１０６および犠牲ゲート絶縁膜１０４をウェットエッチングする際のプロセスマージンを大きくして、第２の側壁膜１１０のゲート電極側下部にスリットが入るのを防ぐことができる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板の上に犠牲ゲート絶縁膜を形成する工程と、
前記犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、
前記犠牲ゲート電極の側面に第１の側壁膜を形成する工程と、
前記第１の側壁膜を介して前記犠牲ゲート電極の側面に、前記第１の側壁膜とエッチングレートの異なる第２の側壁膜を形成する工程と、
前記半導体基板にソース・ドレイン拡散層を形成する工程と、
前記半導体基板の上に前記犠牲ゲート電極を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部を選択的に除去して、前記犠牲ゲート電極の表面を露出させる工程と、
露出した前記犠牲ゲート電極を選択的に除去し、前記犠牲ゲート絶縁膜に至る溝部を形成する工程と、
前記溝部から露出した前記犠牲ゲート絶縁膜を選択的に除去し、前記半導体基板の表面を露出する工程と、
露出した前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを有し、
前記第１の側壁膜の膜厚は、前記犠牲ゲート絶縁膜の膜厚より厚いことを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲ゲート電極はポリシリコンからなり、
前記第１の側壁膜は、該ポリシリコンの熱酸化によって形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記犠牲ゲート電極はポリシリコンからなり、
前記第１の側壁膜は、熱ＣＶＤ法によって形成されたシリコン酸化膜である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜を形成した後、酸化性ガスまたは窒素ガス雰囲気中において、前記シリコン酸化膜の成膜温度以上の温度で熱処理する工程をさらに有する請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
現在、シリコン半導体微細ＣＭＯＳ素子のポリシリコンゲート電極において、ゲート絶縁膜付近で形成される不要な空乏層が素子性能へ及ぼす影響が大きくなっている。これに対しては、ゲート電極を半導体から金属または金属と同等のバンド構造の材料にすることによって、ゲート電極に不要な空乏化がないＭＯＳ構造とする方法が提案されている(例えば、非特許文献１参照。)。具体的には、ダマシンプロセスまたはリプレイスメントゲートプロセスと呼ばれる方法が知られている。
【０００３】
この方法では、まず、素子分離を半導体表面に形成する。
【０００４】
次に、犠牲ゲート絶縁膜を形成した後、この犠牲ゲート絶縁膜に接する犠牲ポリシリコンゲート電極（以下、犠牲ゲート電極と称する。）を形成する。
【０００５】
ＬＤＤ領域（またはエクステンション）およびハロー領域をイオン注入により形成した後、犠牲ゲート電極の側面に側壁絶縁膜を形成する。
【０００６】
次に、イオン注入と熱処理によりソース・ドレイン領域を形成してから、プラズマＣＶＤ法によって層間絶縁膜を形成する。
【０００７】
表面の凹凸をＣＭＰ法により平坦化するとともに、犠牲ゲート電極の上面が露出するまで層間絶縁膜を除去する。露出した犠牲ゲート電極を選択的に除去し、表面に犠牲ゲート絶縁膜を露出させる。さらに、犠牲ゲート絶縁膜の露出部分を選択的に除去して半導体基板表面を露出させた後、半導体基板の表面にゲート絶縁膜を成膜する。
【０００８】
ここで、ゲート絶縁膜としては、シリコン酸化膜またはシリコン酸窒化膜が用いられる。また、これらに代えて、これらより比誘電率の高い絶縁材料からなる膜（Ｈｉｇｈ−ｋ膜）を用いることで、ゲート電極と基板間でのリーク電流を低減できることが知られている。
【０００９】
ゲート絶縁膜を成膜した後は、ゲート電極としてＴｉＮ膜などの金属膜を成膜する。次に、ゲート電極の層抵抗を低減するために低抵抗率の金属であるＷなどを成膜する。
【００１０】
ゲート電極領域以外の不要部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃｈａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはマスク技術により除去してから、ソース、ドレイン、ゲートおよび半導体基板ヘバイアスするコンタクト孔を形成する。最後に、アルミニウム膜などからなる積層膜を形成し、これを加工することによって金属配線を形成する。
【００１１】
【非特許文献１】エイ・チャタジー（Ａ．Ｃｈａｔｔｅｒｊｅｅ）ら、国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，ＩＥＤＭ）、１９９７年、ｐ．８２１
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の方法で、犠牲ゲート電極を除去した後の犠牲ゲート絶縁膜除去工程において、等方的なエッチングを行った場合にはゲート電極の側壁下にスリットが形成される。そして、このスリット内にＨｉｇｈ−ｋ膜材料やゲート電極材料が侵入すると、リーク電流の増加および絶縁破壊が促進されてデバイスの信頼性が低下する。図１３は上記のスリットを説明する図であり、１はシリコン基板、２は素子分離、３はウェル、４は犠牲ゲート絶縁膜、６は側壁膜、７はエクステンション領域、８はハロー領域、９はソース・ドレイン領域、そして１１は層間絶縁膜をそれぞれ示している。図の状態は、犠牲ゲート電極（図示せず）を除去した後であり、側壁膜６のゲート電極側下部にスリット１２が形成されている。また、図１４および図１５は、図１３の状態からゲート電極１３の形成を経て配線１４まで形成したものである。図１４は、スリット内にＨｉｇｈ−ｋ膜１５が形成された場合であり、図１５は、スリット内にゲート電極１３が形成された場合である。
【００１３】
一方、スリット内にゲート電極材料侵入しない場合であっても、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いた場合には、ゲート電圧印加時にドレイン端部での電解集中が増大するためにデバイスの信頼性が上記と同様に低下する。（図３）
【００１４】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ダマシンゲートトランジスタのゲート絶縁破壊を抑制し、デバイスの信頼性を確保することのできる半導体装置の製造方法を提供することにある。
【００１５】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、半導体基板の上に犠牲ゲート絶縁膜を形成する工程と、この犠牲ゲート絶縁膜の上に犠牲ゲート電極を形成する工程と、この犠牲ゲート電極の側面に第１の側壁膜を形成する工程と、この第１の側壁膜を介して犠牲ゲート電極の側面に、第１の側壁膜とエッチングレートの異なる第２の側壁膜を形成する工程と、半導体基板にソース・ドレイン拡散層を形成する工程と、半導体基板の上に犠牲ゲート電極を被覆する層間絶縁膜を形成する工程と、この層間絶縁膜の一部を選択的に除去して、犠牲ゲート電極の表面を露出させる工程と、露出した前記犠牲ゲート電極を選択的に除去し、犠牲ゲート絶縁膜に至る溝部を形成する工程と、溝部から露出した犠牲ゲート絶縁膜を選択的に除去し、半導体基板の表面を露出する工程と、露出した半導体基板の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程とを有し、第１の側壁膜の膜厚は、犠牲ゲート絶縁膜の膜厚より厚いことを特徴とするものである。
【００１７】
本発明の半導体装置の製造方法において、犠牲ゲート電極はポリシリコンからなり、第１の側壁膜は、このポリシリコンの熱酸化によって形成されるものとすることができる。
【００１８】
また、本発明の半導体装置の製造方法において、犠牲ゲート電極はポリシリコンからなり、第１の側壁膜は、熱ＣＶＤ法によって形成されたシリコン酸化膜とすることもできる。この場合、シリコン酸化膜を形成した後、酸化性ガスまたは窒素ガス雰囲気中において、シリコン酸化膜の成膜温度以上の温度で熱処理する工程をさらに有することが好ましい。
【発明の効果】
【００１９】
この発明は以上説明したように、第１の側壁膜の膜厚が犠牲ゲート絶縁膜の膜厚より厚くなるようにするので、これらの膜をウェットエッチングする際のプロセスマージンを大きくして、第２の側壁膜のゲート電極側下部にスリットが入るのを防ぐことができる。
【発明を実施するための最良の形態】
【００２０】
まず、半導体基板として、シリコン基板１０１を用意する。次に、シリコン基板１０１の表面に、絶縁膜を埋め込んで素子分離１０２およびウェル１０３を形成した後、犠牲ゲート絶縁膜１０４をシリコン基板１０１の表面に形成する（図１）。犠牲ゲート絶縁膜１０４としては、例えば、熱酸化により形成した膜厚３ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２１】
次に、犠牲ゲート電極１０５膜として、膜厚１５０ｎｍ程度のポリシリコン膜をＣＶＤ法により成膜する。続いて、適当な露光工程により、所望の寸法のエッチングマスク（図示せず）を形成する。このエッチングマスクを用いてポリシリコン膜を選択的に除去し、図２に示す犠牲ゲート電極１０５を形成する。
【００２２】
犠牲ゲート電極１０５を形成した後は、酸化雰囲気中で熱処理をすることによって犠牲ゲート電極１０５の側面を酸化する。これにより、膜厚５ｎｍ程度の第１の側壁膜１０６が形成される（図３）。
【００２３】
本発明においては、第１の側壁膜１０６の膜厚ｄ２が、犠牲ゲート絶縁膜１０４の膜厚ｄ１より厚くなる（ｄ１＜ｄ２）ことを特徴としている。このようにすることによって、後工程で犠牲ゲート絶縁膜１０４を除去する際のウェットエッチング工程におけるプロセスマージンを大きくすることができる。
【００２４】
次に、イオン注入法を用いてエクステンション領域１０７を形成する（図４）。例えば、ｐウェル１０３に対しては、注入エネルギー５ｋｅＶ、注入ドーズ量１×１０１４ｃｍ−２でヒ素(Ａｓ)を注入する。
【００２５】
また、短チャネル効果を抑制するために、エクステンション領域１０７の周囲のウェル不純物濃度を上昇させてハロー領域１０８を形成する（図４）。例えば、ｐウェルに対しては、注入エネルギー１０ｋｅＶ、注入ドーズ量２×１０１３ｃｍ−２、注入角度３０度の条件でホウ素（Ｂ）をイオン注入する。
【００２６】
次に、シリコン窒化膜（ＳｉＮ膜）を６０ｎｍ程度の膜厚で成膜した後、異方性エッチングすることによって、犠牲ゲート電極１０５の側壁部に第２の側壁膜１１０を形成する（図５）。
【００２７】
次いで、ソース・ドレイン拡散層１０９を形成する（図５）。例えば、ｎ型拡散層の形成には、注入エネルギー４０ｋｅＶ、注入ドーズ５×１０１５ｃｍ−２でヒ素をイオン注入した後に高温で熱処理する。
【００２８】
ソース・ドレイン領域１０９を形成した後は、第１の層間絶縁膜１１１を形成する（図６）。例えば、プラズマＣＶＤ法によりシリコン酸化膜を成膜することができる。ここで、第１の層間絶縁膜１１１の膜厚は、犠牲ゲート電極１０５の膜厚より大きい方がよく、例えば３００ｎｍ程度とすることができる。
【００２９】
次に、第１の層間絶縁膜１１１をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃｈａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化する。尚、ＣＭＰ法による場合には、犠牲ゲート電極１０５の上面が露出するまで第１の層間絶縁膜１１１を除去してもよいが、面内の均一性を考慮すると、犠牲ゲート電極１０５が露出しない程度に留めた方が好ましい。
【００３０】
次に、第１の層間絶縁膜１１１の平坦化工程終了後、犠牲ゲート電極１０５の上面が露出していない場合にはこれを露出させる（図７）。例えば、フッ酸水溶液を用いたウェットエッチングによって、等方的に第１の層間絶縁膜１１１を除去することができる。
【００３１】
次いで、露出した犠牲ゲート電極１０５を選択的に除去する（図８）。本実施の形態においては、犠牲ゲート電極１０５はポリシリコンからなり、第１の層間絶縁膜１１１はシリコン酸化膜からなる。したがって、ドライエッチング技術を用いることによって、第１の層間絶縁膜１１１に対して、１０倍以上の選択比で犠牲ゲート電極１０５を除去することができる。
【００３２】
犠牲ゲート電極１０５を除去することによって、図８に示すように溝部１１７が形成される。溝部１１７の底部には犠牲ゲート絶縁膜１０４が、溝部１１７の側面には第１の側壁膜１０６がそれぞれ露出している。
【００３３】
次に、等方性のウェットエッチングにより、露出している犠牲ゲート絶縁膜１０４および第１の側壁膜１０６を除去して、図９に示す構造とする。尚、このときのエッチング量は、第１の側壁膜１０６の一部が残留するか、または、第１の側壁膜１０６が全てなくなる程度にすることが望ましい。
【００３４】
本発明によれば、第１の側壁膜１０６の膜厚が、犠牲ゲート絶縁膜１０４の膜厚より厚くなるようにしているので、上記のウェットエッチング工程におけるプロセスマージンを大きくすることができる。
【００３５】
例えば、犠牲ゲート絶縁膜１０４と第１の側壁膜１０６とのフッ酸水溶液に対するエッチングレートが等しいとき、犠牲ゲート絶縁膜１０４のエッチングが終了した時点で、第１の側壁膜１０６は、犠牲ゲート絶縁膜１０４との膜厚差分だけ残存している。したがって、従来法（図１３）で見られたようなスリット、すなわち、第２の側壁膜１１０のゲート電極１１２側下部にスリットが入ることはない。したがって、ゲート電極のエッジ付近で電界集中が増大するのを抑制できるので、ゲートリーク電流が増大するのを抑えることが可能になる。
【００３６】
次に、溝部１１７の内面および層間絶縁膜１１１の上に、ゲート絶縁膜１１２を形成する（図１０）。ゲート絶縁膜１１２としては、例えば、膜厚２ｎｍ程度のＨｆＳｉＯｘ膜を用いることができる。この場合、シリコン基板１０１とＨｆＳｉＯｘ膜との間に、界面層としてシリコン酸化膜を設けてもよい。また、シリコン酸化膜またはシリコン酸窒化膜をゲート絶縁膜１１２として用いてもよい。
【００３７】
ゲート絶縁膜１１２を形成した後は、ゲート電極１１２となる窒化チタン(ＴｉＮ)膜およびタングステン（Ｗ）膜（以下、これらをまとめてゲート電極膜を称する。）をＣＶＤ法によって順に成膜する。ここで、ゲート絶縁膜１１１と接する窒化チタン膜は、タングステン膜より薄い膜厚であることが望ましい。例えば、窒化チタン膜の膜厚を１０ｎｍとし、タングステン膜の膜厚を１００ｎｍとすることができる。
【００３８】
次に、ＣＭＰ法または露光技術とドライエッチング技術との組み合わせによって、ゲート絶縁膜１１２およびゲート電極膜の不要部分を除去し、図１１に示す構造とする。ここで、ＣＭＰ法を用いた場合には、ゲート電極１１２の上面の高さと、第１の層間絶縁膜１１１の上面の高さとが同程度になるようにすることによって、平坦度の高い表面とすることができる。一方、露光とドライエッチング技術との組み合わせによる場合には、ゲート電極１１２がＴ字形状に加工される。すなわち、ゲート電極１１２の一部が第１の層間絶縁膜１１１の上面より上に形成されるので、例えば、ＣＭＰ法などによって突出した部分を除去する工程が必要となる。
【００３９】
次に、第２の層間絶縁膜１１４をプラズマＣＶＤ法などによって形成する。その後、ソース・ドレイン拡散層１０９、ゲート電極１１３およびウェル１０３に接続するコンタクト孔１１５を開口する。そして、金属材料をコンタクト孔１１５に埋設してプラグを形成する。これにより、図１２に示す配線１１６を形成することができる。
【００４０】
尚、本実施の形態においては、同様の工程を繰り返すことによって多層配線構造としてもよい。
【００４１】
本実施の形態においては、酸化雰囲気中での熱処理によって犠牲ゲート電極１０５の側面を酸化し、これにより得られた酸化膜を第１の側壁膜１０６とした。しかし、本発明はこれに限られるものではなく、ＣＶＤ法により形成されたシリコン酸化膜を第１の側壁膜１０６としてもよい。
【００４２】
例えば、図２の犠牲ゲート電極１０５を形成した後、ＴＥＯＳを原料とした熱ＣＶＤ法によって、犠牲ゲート絶縁膜１０４および犠牲ゲート電極１０５の上に、膜厚５ｎｍ程度のシリコン酸化膜を成膜する。次に、異方性ドライエッチングにより、このシリコン酸化膜をエッチバックして第１の側壁膜１０６とする。尚、シリコン酸化膜の成膜膜厚は、異方性エッチングに含まれる等方性エッチング量を考慮して決定することが好ましい。
【００４３】
半導体基板に平行な犠牲ゲート電極１０５の結晶面方位は(１１０)である。しかし、犠牲ゲート電極１０５をポリシリコンで形成した場合、ポリシリコンはいわゆる柱状構造の多結晶になっているので、犠牲ゲート電極１０５の側面の方位を決定することはできない。一方、シリコンの熱酸化によるシリコン酸化膜の厚みは、酸化するシリコン表面の結晶面方位に依存するので、熱酸化で形成した第１の側壁膜１０６の膜厚は、ＦＥＴチャネル幅方向に沿って変動するおそれがある。また、この膜厚は、犠牲ゲート電極１０５の加工時におけるマスクエッジの揺らぎによって一層変動する。これに対して、第１の側壁膜１０６をＣＶＤ法で形成した場合には、成膜条件を調整することによって膜厚のばらつきを制御できるので、上記の問題を解消することが可能となる。
【００４４】
尚、第１の側壁膜１０６をＣＶＤ法により形成する場合には、酸化性ガスまたは窒素ガス雰囲気中において成膜温度以上の温度で熱処理することが好ましい。これにより、第１の側壁膜１０６の膜密度を上昇させることができるので、後工程で犠牲ゲート絶縁膜１０４を選択的にエッチング除去する際のプロセスマージンを大きくすることができる。
【００４５】
さらに、本実施の形態においては、犠牲ゲート絶縁膜１０４として、熱酸化により形成したシリコン酸化膜を用いたが、本発明はこれに限られるものではない。例えば、ＣＶＤ法により形成したシリコン酸化膜を犠牲ゲート絶縁膜１０４としてもよい。この場合、熱酸化により形成されたシリコン酸化膜（第１の側壁膜１０６）のエッチングレートは、犠牲ゲート絶縁膜１０４のエッチングレートより遅いので、後工程で犠牲ゲート絶縁膜１０４を選択的にエッチング除去する際のプロセスマージンを大きくすることができる。
【００４６】
また、熱酸化により形成したシリコン酸化膜と、この上に形成したＣＶＤ法によるシリコン酸化膜との積層膜を犠牲ゲート絶縁膜１０４としてもよい。この場合、例えば、シリコン基板１０１の表面を熱酸化して、膜厚１ｎｍ程度のシリコン酸化膜を形成した後、ＣＶＤ法を用いて膜厚２ｎｍ程度のシリコン酸化膜を成膜することができる。犠牲ゲート絶縁膜１０４の下層が熱酸化によるシリコン酸化膜である場合、第２の側壁膜１１０の下部に残存する犠牲ゲート絶縁膜１０４とシリコン基板１０１との界面で準位などが発生し難くなる。したがって、電界効果トラシジスタが動作する際の電荷の捕獲現象が抑制されて、デバイスの信頼性を向上させることが可能になる。
【図面の簡単な説明】
【００４７】
【図１】本実施の形態による半導体装置の製造方法を示す断面図である。
【図２】本実施の形態による半導体装置の製造方法を示す断面図である。
【図３】本実施の形態による半導体装置の製造方法を示す断面図である。
【図４】本実施の形態による半導体装置の製造方法を示す断面図である。
【図５】本実施の形態による半導体装置の製造方法を示す断面図である。
【図６】本実施の形態による半導体装置の製造方法を示す断面図である。
【図７】本実施の形態による半導体装置の製造方法を示す断面図である。
【図８】本実施の形態による半導体装置の製造方法を示す断面図である。
【図９】本実施の形態による半導体装置の製造方法を示す断面図である。
【図１０】本実施の形態による半導体装置の製造方法を示す断面図である。
【図１１】本実施の形態による半導体装置の製造方法を示す断面図である。
【図１２】本実施の形態による半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置の製造方法を示す断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４８】
１０１  シリコン基板
１０２  素子分離
１０３  ウェル
１０４  犠牲ゲート絶縁膜
１０５  犠牲ゲート電極
１０６  第１の側壁膜
１０７  エクステンション領域
１０８  ハロー領域
１０９  ソース・ドレイン拡散層
１１０  第２の側壁膜
１１１  第１の層間絶縁膜
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４  第２の層間絶縁膜
１１５  コンタクト孔
１１６  配線
１１７  溝部
【図１】
2006024679.tif 000003
【図２】
2006024679.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006024679.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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