(57)【要約】【課題】ＡＤ変換器において、回路面積の増大や特性劣化を伴わずに低電圧化を実現するのは困難であった。【解決手段】複数段パイプライン型のＡＤ変換器２０は、ｎ段の変換ユニットとして、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８を有し、各段がアナログ信号を上位から数ビットずつデジタル信号に変換する。変換された数ビットずつのデジタル信号はデジタル出力回路３０により合成される。第１電圧電源ＶＤＤ１は、第２電圧電源ＶＤＤ２より高い電圧を供給する。初段である第１変換部２２に対しては第１電圧電源ＶＤＤ１から高い電圧を供給し、アナログ精度要求の低い２段目以降の第２変換部２４から第ｎ変換部２８までに対しては第２電圧電源ＶＤＤ２から低い電圧を供給する。【選択図】図２
2006280012.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを順次下げるとともに、前記複数の電源は、供給する電圧を順次下げることを特徴とするアナログ−デジタル変換回路。
【請求項２】
入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを２段目以降低くするとともに、前記複数の電源は、供給する電圧を２段目以降下げることを特徴とするアナログ−デジタル変換回路。
【請求項３】
前記複数の電源は、前記初段の変換ユニットに供給する電圧より低い電圧を前記２段目以降の変換ユニットに供給することを特徴とする請求項１または２に記載のアナログ−デジタル変換回路。
【請求項４】
前記複数の電源は、前記変換ユニットに含まれる構成ごとに異なる電圧を供給することを特徴とする請求項１または２に記載のアナログ−デジタル変換回路。
【請求項５】
前記複数の電源は、前記変換ユニット内にて、アナログ電圧レンジが他の一部回路より低い一部回路に、該他の一部回路に供給される電圧より低い電圧を供給することを特徴とする請求項４に記載のアナログ−デジタル変換回路。
【請求項６】
前記複数の電源は、前記初段の変換ユニットの一部に対して、前記２段目以降の変換ユニットに供給される電圧より高い電圧を供給することを特徴とする請求項１から５のいずれかに記載のアナログ−デジタル変換回路。
【請求項７】
入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、を有し、
前記変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換し、
前記変換ユニットにおけるアナログ信号の電圧レンジを順次下げるとともに、前記電源は、供給する電圧を順次下げることを特徴とするアナログ−デジタル変換回路。
【請求項８】
前記変換ユニット群は、前記電源から供給される電圧が低い回路ほど、アナログ信号の電圧レンジがより低くなるよう構成されていることを特徴とする請求項１から７のいずれかに記載のアナログ−デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換回路に関する。本発明は特に、アナログ−デジタル変換回路における電力消費を低減させる技術に関する。
【背景技術】
【０００２】
近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、内蔵されるアナログ−デジタル変換器（以下、「ＡＤ変換器」という。）の低電圧動作および低消費電力化の要求が高まっている。特に、ＡＤ変換器を内蔵させたワンチップＬＳＩは年々微細化が進んでおり、電源電圧をより低くする必要性も生じている。変換精度の高いＡＤ変換器として、多段パイプライン型のＡＤ変換器が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平９−６９７７６号公報  （全文、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
低消費電力化を実現するために、アナログ信号の電圧レンジを全体的に下げてしまうと、Ｓ／Ｎ比が低下するので変換精度の劣化を招きやすい。パイプライン型ＡＤ変換器は、一般に、容量を用いたサンプリング回路を内蔵しており、熱雑音における２乗平均電圧は次式で表される。
【０００４】
【数１】
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【０００５】
ここで、熱雑音量が式（１）のように一定とすると、アナログ信号の電圧レンジを下げる分だけＳ／Ｎ比が低下することになる。例えば、全体で１０ビット精度が必要であれば、Ｓ／Ｎ比が約６０ｄＢ以上必要となる。電圧レンジを下げる場合、上記Ｓ／Ｎ比を補償するためには、式（１）より、Ｃを増加させて熱雑音を小さくする必要が生じる。例えば、アナログ信号の電圧レンジを１／２にすると、これを補償するためにＣを４倍にする必要があり、コンデンサの大型化による回路面積の増大につながってしまう。また、補償できないノイズがあると、そのまま特性劣化になってしまう。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器の消費電力を低減させる点にある。別の目的は、回路面積の増大や特性劣化を回避しながらＡＤ変換器の消費電力低減を実現する点にある。さらに別の目的は、簡易な構成によりＡＤ変換器の特性向上を実現する点にある。
【課題を解決するための手段】
【０００７】
本発明のある態様はアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する複数の電源と、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。複数の電源は、初段の変換ユニットに供給する電圧より低い電圧を２段目以降の変換ユニットに供給する。
【０００８】
変換ユニット群のうち、最も高い分解能（Ｓ／Ｎ）が要求されるのは初段の変換ユニットであり、２段目以降は要求される分解能が徐々に低くなる。したがって、本態様のように初段のみ高い電圧を供給して、２段目以降に供給する電圧を低くすることにより、全体として低電圧化を実現する。なお、「２段目以降」の表現は必ずしも変換ユニットが３段以上含まれることを意図したものではなく、当然ながら変換ユニット群を２段の変換ユニットで構成するときの２段目のみを意図する場合も含む。
【０００９】
本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。電源は、変換ユニット群のうち後段に進むほど低い電圧を供給する。
【００１０】
上述の通り、変換ユニット群のうち、２段目以降は要求される分解能が徐々に低くなるが、これに合わせて本態様では初段から後段へ進むにしたがって供給する電圧を段階的に低くすることにより、全体として低電圧化を実現する。
【００１１】
本発明のさらに別の態様もまたアナログ−デジタル変換回路である。この回路は、入力アナログ電圧をもとにそれぞれが段階的に数ビットずつのデジタル値を生成する少なくとも２段の変換ユニットを含む変換ユニット群と、その変換ユニット群に電圧を供給する電源と、電圧を昇圧する昇圧ユニットと、を有する。変換ユニット群のうち、初段は上位から所定数のビットを変換し、２段目以降は前記所定数のビットより下位のビットを変換する。昇圧ユニットは、電源から初段の変換ユニットの少なくとも一部へ供給されるべき電圧を昇圧する。
【００１２】
上述の通り、変換ユニット群のうち、２段目以降は要求される分解能が徐々に低くなるが、これに合わせて本態様では初段以外には低い電圧を供給しておき、初段のみ電圧を昇圧して高い電圧を供給することにより、初段の分解能を維持しながら全体として低電圧化を実現する。
【００１３】
変換ユニット群は、電源から供給される電圧が低い変換ユニットほど、アナログ信号の電圧レンジがより低くなるよう構成されてもよい。すなわち、各段へ供給する電圧に合わせて電圧レンジを設定することにより、全体として低電圧化を実現する。
【００１４】
本発明のさらに別の態様は、画像処理回路である。この画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、イメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源から電圧が供給されるとともに、初段の変換ユニットは第１電圧電源から電圧が供給され、２段目以降の変換ユニットは第２電圧電源から電圧が供給される。
【００１５】
この態様における画像処理回路に含まれる少なくとも２段の変換ユニットのうち、最も高い分解能が要求されるのは初段の変換ユニットであり、２段目以降は要求される分解能が徐々に低くなる。したがって、本態様のように初段のみ高い電圧を供給して、２段目以降に供給する電圧を低くすることにより、全体として低電圧化を実現する。
【００１６】
本発明のさらに別の態様の画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、そのイメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源から電圧が供給されるとともに、少なくとも２段の変換ユニットのうち後段に進むほど低い電圧が供給される。
【００１７】
本発明のさらに別の態様の画像処理回路は、被写体からの光を取り込んで電気信号に変換するイメージセンサと、そのイメージセンサから受け取る電気信号を増幅するＡＧＣ回路と、増幅されたアナログ信号をもとにそれぞれが段階的に数ビットずつのデジタル値を生成し、初段は上位から所定数のビットを変換し、２段目以降は所定数のビットより下位のビットを変換する少なくとも２段の変換ユニットを含むアナログ−デジタル変換器と、変換されたデジタル信号に画像処理を施すＤＳＰ回路と、相対的に高い電圧を供給する第１電圧電源と、相対的に低い電圧を供給する第２電圧電源と、電圧を昇圧する昇圧ユニットと、を備える。ＡＧＣ回路には第１電圧電源から電圧が供給され、ＤＳＰ回路には第２電圧電源から電圧が供給され、アナログ−デジタル変換器は、第１電圧電源と第２電圧電源のうち少なくともいずれかから電圧が供給され、昇圧ユニットは、電源から初段の変換ユニットの少なくとも一部へ供給されるべき電圧を昇圧する。
【００１８】
以上の各態様における画像処理回路に含まれる少なくとも２段の変換ユニットは、電源から供給される電圧が低い変換ユニットほど、アナログ信号の電圧レンジがより低くなるよう構成されてもよい。
【００１９】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、ＡＤ変換器における消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００２１】
（第１実施形態）
図１は、画像処理回路の基本的な構成を示す。ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサ等のイメージセンサ１２は、被写体からの光を取り込んで電気信号に変換し、これをワンチップＬＳＩ（Large Scale Integration）１０へ入力する。ワンチップＬＳＩ１０には、ＡＧＣ（Auto Gain Control）１４、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１６が内蔵されている。ＡＧＣ１４はイメージセンサ１２から受け取る電気信号を増幅し、ＡＤ変換器２０は増幅されたアナログ信号をデジタル信号に変換し、ＤＳＰ１６は変換されたデジタル信号に圧縮などの画像処理を施す。ＤＳＰ１６の出力の一部は帰還回路１８を通じてＡＧＣ１４へ帰還される。
【００２２】
ワンチップＬＳＩ１０には、第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２の２系統から電力供給される。第１電圧電源ＶＤＤ１は相対的に高い電圧である２．７Ｖの電源であり、第２電圧電源ＶＤＤ２は相対的に低い電圧である１．２Ｖの電源である。ＡＧＣ１４には第１電圧電源ＶＤＤ１から２．７Ｖの電圧が供給され、ＤＳＰ１６には第２電圧電源ＶＤＤ２から１．２Ｖの電圧が供給される。ＡＤ変換器２０は、従来は第１電圧電源ＶＤＤ１から２．７Ｖの電圧が供給されるのみであったが、本実施形態においては第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２から２．７Ｖと１．２Ｖの電圧が供給される。
【００２３】
ＡＤ変換器２０は、後述するように低電圧での動作と低消費電力化が実現されているので、ワンチップＬＳＩ１０およびイメージセンサ１２を低電圧化の要求が高い携帯電話などの携帯端末へ搭載するのが好適である。またこのＡＤ変換器２０は、コンデンサの容量増加による回路面積の増大を招かないので、ワンチップＬＳＩ１０への搭載にも好適である。
【００２４】
図２は、第１実施形態のＡＤ変換器２０の構成を示す。ＡＤ変換器２０は、第１変換部２２から第ｎ変換部２８までのｎ段の変換ユニットにより、１０ビットのＡＤ変換を段階的に処理する。初段である第１変換部２２は、４ビットを処理し、２段目以降で残りのビットを処理する。ｎ＝４の場合、２段目から４段目でそれぞれ２ビットずつ処理すればよい。初段である第１変換部２２では１０ビット分の精度が必要であるのに対し、２段目の第２変換部２４では１０−４＋１＝７ビット分の精度で足りる。このように、初段と２段目以降とでは必要なビット精度が異なり、要求されるアナログ精度が異なるので、本来必要な電圧値も初段と２段目以降とでは異なる。
【００２５】
第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８を含む。第１ＡＤ変換回路３２は、入力アナログ信号を上位から所定数ビット分のデジタル信号に変換するサブＡＤ変換回路である。ここでは例えば４ビットのデジタル値を第１ＤＡ変換回路３４とデジタル出力回路３０へ出力する。第１ＤＡ変換回路３４は、第１ＡＤ変換回路３２から出力されたデジタル値をアナログ信号に変換する。第１減算回路３６は、元の入力アナログ信号と第１ＤＡ変換回路３４からのアナログ信号との差を第１増幅回路３８へ入力し、これを第１増幅回路３８が増幅して第２変換部２４へ送る。第１減算回路３６と第１増幅回路３８を合わせて差動増幅回路として構成してもよい。
【００２６】
第２変換部２４は、第２ＡＤ変換回路４２、第２ＤＡ変換回路４４、第２減算回路４６、第２増幅回路４８を含む。これら各構成はそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第２ＡＤ変換回路４２は、例えば第１ＡＤ変換回路３２の出力ビットより下位の２ビット分を出力する。
【００２７】
第（ｎ−１）変換部２６は、第（ｎ−１）ＡＤ変換回路５２、第（ｎ−１）ＤＡ変換回路５４、第（ｎ−１）減算回路５６、第（ｎ−１）増幅回路５８を含む。これら各構成もまたそれぞれ第１変換部２２の第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と同様に動作する。ただし、第（ｎ−１）ＡＤ変換回路５２は、前段の出力ビットより下位の２ビット分を出力する。第ｎ変換部２８は、第ｎＡＤ変換回路６０を含む。第ｎＡＤ変換回路６０は、最下位の２ビット分を出力する。デジタル出力回路３０は、第１変換部２２、第２変換部２４、第（ｎ−１）変換部２６、第ｎ変換部２８から受け取るデジタル信号を合成して１０ビットのデジタル信号を出力する。
【００２８】
ここで、初段である第１変換部２２は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。２段目以降の第２変換部２４から第ｎ変換部２８までの各変換ユニットは、第１変換部２２ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．２Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。特に、第２電圧電源ＶＤＤ２は図１のＤＳＰ１６へ低電圧を供給するために元々設けられている電源であり、本実施形態のＡＤ変換器２０を実現するために新たに設けるものではないので、システム全体にデメリットはない。
【００２９】
２段目以降に供給する電圧が初段に供給する電圧よりも低くしているため、これに合わせて２段目以降の変換ユニットにおけるアナログ信号の電圧レンジを低い電圧値に下げている。従来、初段から後段にかけて４−２−２−２などのビット数配分で処理し、これに合わせて初段の電圧フルスケールレンジを１Ｖｐｐ（peak to peak voltage）、２段目の電圧レンジを０．５Ｖｐｐに設定することがあった。これは、ＡＤ変換器全体の処理速度が最大となるようにビット数配分をした結果である。本実施形態では、初段よりも２段目以降の供給電圧を下げた結果、これに合わせて２段目以降の電圧レンジを下げるので、例えば２段目以降の電圧レンジを０．２５Ｖｐｐの電圧値まで下げてもよい。
【００３０】
（第２実施形態）
図３は、第２実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットのそれぞれに供給する電圧値を初段からその後段にかけて電圧値を徐々に低くしている点で第１実施形態と異なる。以下、異なる構成を中心に説明する。
【００３１】
第１変換部２２は第１電圧電源ＶＤＤ１から、第２変換部２４は第２電圧電源ＶＤＤ２からそれぞれ電圧が供給される。さらに、第（ｎ−１）変換部２６は第３電圧電源ＶＤＤ３から、第ｎ変換部２８は第４電圧電源ＶＤＤ４からそれぞれ電圧が供給される。第１電圧電源ＶＤＤ１により供給される電圧が最も高く、次いで第２電圧電源ＶＤＤ２、第３電圧電源ＶＤＤ３、第４電圧電源ＶＤＤ４の順で供給される電圧が低くなっている。このように、ｎ段構成のパイプライン型ＡＤ変換器の各段のそれぞれへ供給する電圧をｎ段階に順次低下させることにより、全体として消費電力を低減させている。また、各段への供給電圧をｎ段階に分けたのに合わせて、各段のアナログ信号の電圧レンジを順次下げている。
【００３２】
（第３実施形態）
図４は、第３実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給する点で第１、２実施形態と異なる。以下、異なる構成を中心に説明する。
【００３３】
ＡＤ変換器２０は、供給される電圧を昇圧する昇圧部８２を有する。この昇圧部８２は、第２電圧電源ＶＤＤ２から第１変換部２２へ供給される電圧を１．２Ｖから２．７Ｖへ昇圧する。昇圧部８２は、例えばチャージポンプ型のＤＣ／ＤＣ変換器で構成される。このように、初段である第１変換部２２のみ高い電圧を供給して、２段目以降の第２変換部２４から第ｎ変換部２８へは低い電圧を供給することにより、全体として低電圧化を実現する。これに合わせて、第１実施形態と同様に２段目以降の第２変換部２４から第ｎ変換部２８におけるアナログ信号の電圧レンジを初段の第１変換部２２より下げている。なお、昇圧部８２は第１変換部２２全体へ供給される電圧を昇圧する場合だけでなく、第１変換部２２に含まれる一部の構成へ供給される電圧のみを昇圧してもよい。例えば、第１変換部２２に含まれる第１増幅回路３８へ供給される電圧を昇圧してもよい。
【００３４】
（第４実施形態）
図５は、第４実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給するが、第１変換部２２の一部の回路にだけ第１電圧電源ＶＤＤ１から電圧を供給する点で他の実施形態と異なる。以下、異なる構成を中心に説明する。
【００３５】
第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８の他にサンプルホールド回路７０をさらに含む。サンプルホールド回路７０は、少なくとも第１減算回路３６により第１ＤＡ変換回路３４の出力が減算されるまで入力アナログ信号Ｖｉｎを保持する。
【００３６】
ここで、初段である第１変換部２２に含まれるサンプルホールド回路７０は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。第１変換部２２に含まれる他の回路には、サンプルホールド回路７０ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．２Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。
【００３７】
（第５実施形態）
図６は、第５実施形態におけるＡＤ変換器２０の構成を示す。本実施形態のＡＤ変換器２０は、複数段の変換ユニットにはすべて第２電圧電源ＶＤＤ２から電圧を供給するが、第１変換部２２の一部の回路にだけ第１電圧電源ＶＤＤ１から電圧を供給する点で第４実施形態と共通する。ただし、本実施形態における第１変換部２２の構成は第４の実施形態における第１変換部２２の構成と異なる。以下、異なる構成を中心に説明する。
【００３８】
第１変換部２２は、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８の他に、アナログスイッチ７２、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、第４サンプルホールド回路８０をさらに含む。第１サンプルホールド回路７４は第１入力アナログ信号Ｖｉｎ１を保持し、同様に、第２サンプルホールド回路７６は第２入力アナログ信号Ｖｉｎ２を、第３サンプルホールド回路７８は第３入力アナログ信号Ｖｉｎ３を、第４サンプルホールド回路８０は第４入力アナログ信号Ｖｉｎ４をそれぞれ保持する。
【００３９】
アナログスイッチ７２は、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、第４サンプルホールド回路８０の順にそれぞれの出力を選択的に第１ＡＤ変換回路３２および第１減算回路３６へ出力する。すなわち、アナログスイッチ７２より後段の回路が第１入力アナログ信号Ｖｉｎ１、第２入力アナログ信号Ｖｉｎ２、第３入力アナログ信号Ｖｉｎ３、第４入力アナログ信号Ｖｉｎ４を順にＡＤ変換する。
【００４０】
第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０が２ＭＨｚのクロックで動作する。これに対し、第１変換部２２における他の構成、例えばアナログスイッチ７２、第１ＡＤ変換回路３２、第１ＤＡ変換回路３４、第１減算回路３６、第１増幅回路３８と、第１変換部２２以外の構成、例えば第２変換部２４、変換部２６、第ｎ変換部２８は、それぞれ８ＭＨｚのクロックで動作する。すなわち、アナログスイッチ７２以下の構成は各サンプルホールド回路と比べて４倍の速さで動作する。したがって、全体としてはサンプルホールド回路のクロックごとに４つのアナログ値をデジタル値へ変換できる。
【００４１】
ここで、初段である第１変換部２２に含まれる第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０は最も高いアナログ精度が要求されるので、第１電圧電源ＶＤＤ１から２．７Ｖの電圧を供給する。第１変換部２２に含まれる他の回路および第２変換部２４以降の回路には、第１サンプルホールド回路７４、第２サンプルホールド回路７６、第３サンプルホールド回路７８、および第４サンプルホールド回路８０ほど高いアナログ精度を必要としないので、第２電圧電源ＶＤＤ２から１．８Ｖの電圧を供給する。これにより、従来は全段にわたって２．７Ｖ程度の電圧を供給していたのに比べて全体として低消費電力化につながる。
【００４２】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００４３】
各実施形態において、第１電圧電源ＶＤＤ１と第２電圧電源ＶＤＤ２は、それぞれ第１変換部２２から第ｎ変換部２８までの各段の変換ユニット単位で同じ値の電圧を供給する構成としている。変形例においては、各段の変換ユニットに含まれる増幅器やスイッチなどの構成ごとに異なる値の電圧を供給してもよい。例えば、初段である第１変換部２２に含まれる一部の構成にのみ２．７Ｖなどの高い電圧を供給し、他の構成および２段目以降の第２変換部２４から第ｎ変換部２８までは１．２Ｖなどの低い電圧を供給してもよい。
【００４４】
第３実施形態では、初段である第１変換部２２への供給電圧のみ昇圧する構成とした。変形例では、複数の昇圧ユニットを設け、それぞれが各段の変換ユニットへ異なる値の電圧を供給するよう昇圧する構成としてもよい。または高い電圧の供給が必要な変換ユニットまたはその変換ユニット内の一部の回路に対してのみ昇圧する構成としてもよい。これにより、初段から後段にかけて徐々に低い電圧を供給することができ、全体として低電圧化を実現できる。
【００４５】
各実施形態では、４段以上の変換ユニットで構成されるＡＤ変換器を例示した。変形例においては、２段の変換ユニットまたは３段の変換ユニットでＡＤ変換器を構成してもよい。
【００４６】
第２実施形態においては、４通りの値で電圧を供給する４つの電圧電源を設ける構成を例示した。変形例においては、３通りの値または５通り以上の値で電圧を供給する複数の電圧電源を設けてもよい。また、単一の電圧電源を負荷抵抗で分圧することによって複数通りの値で電圧を供給する構成としてもよい。
【図面の簡単な説明】
【００４７】
【図１】画像処理回路の基本的な構成を示す図である。
【図２】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図３】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図４】第３実施形態におけるＡＤ変換器の構成を示す図である。
【図５】第４実施形態におけるＡＤ変換器の構成を示す図である。
【図６】第５実施形態におけるＡＤ変換器の構成を示す図である。
【符号の説明】
【００４８】
ＶＤＤ１  第１電圧電源、  ＶＤＤ２  第２電圧電源、  ２０  ＡＤ変換器、  ２２  第１変換部、  ２４  第２変換部、  ２６  第（ｎ−１）変換部、  ２８  第ｎ変換部。
【図１】
2006280012.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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