(57)【要約】【課題】チャネル領域に歪みＳｉを形成してキャリア移動度を増大するトランジスタ形成技術に関し、従来の緩和ＳｉＧｅ層を導入する方法ではない新たな構成を提案する。【解決手段】ＳＯＩ基板のシリコン層に開口部を設け、これを介して絶縁層を選択エッチングにより開口部より大きな空洞を形成し、ポリシリコンを堆積して空洞を埋める。ここで熱処理を行い埋め込み部の体積膨張に伴い上部のシリコン層に引張り応力が加わり上に凸の湾曲形状領域が形成される。酸化膜、ポリシリコンを除去後、凸の湾曲形状領域をチャネルとするトラジスタを形成することにより、高キャリア移動度を有する半導体装置を作成する。【選択図】図５
2006019662.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板とその上に形成された絶縁層とさらにその上に形成された半導体層とを少なくとも有し、前記半導体層は前記絶縁層側とは逆の方向に凸となる歪曲形状領域を有し、前記歪曲形状領域においてチャネルが形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板はシリコン基板で構成され、前記絶縁層は酸化シリコン層で構成され、前記半導体層はシリコン層で構成された請求項１記載の半導体装置。
【請求項３】
前記歪曲形状領域と前記半導体基板との間に、少なくとも、空洞が形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記歪曲形状領域が領域画定用絶縁層で囲まれて形成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に第１の層と更にその上に半導体層からなる第２の層を有する積層基板において、前記第２の層の一部に前記第１の層に達する開口部を形成する第１の工程と、
前記開口部を通して前期第１の層の一部に前記開口部より大きな空洞部を形成する第２の工程と、
前記第２の工程に、さらに酸素もしくは不活性ガス中で熱処理を行って絶縁膜を形成する第３の工程と、
前記第２の工程、または前記第３の工程により形成された前記第２の層上に、チャネルを形成する工程とを有すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、チャネル領域に引張り歪みを有する、新たなＭＯＳトランジスタとその製造方法に関する。
【背景技術】
【０００２】
近年、ポストスケーリング技術として、歪み技術が注目されている。この技術は、ＭＯＳトランジスタにおけるチャネル部分のＳｉに引張り歪みを加え、バンド構造を変化させることにより、キャリアの有効質量やバンド間散乱が減少してキャリアの移動度が増加するという効果を利用するものである。
【０００３】
現在、最も研究が進んでいる歪みＳｉトランジスタは、バルクのＳｉ基板上に歪み緩和ＳｉＧｅ層を形成し、その上に歪みＳｉ層を形成するという構造をとっている。［例えば、非特許文献１］
上述の構造ではＳｉＧｅ層を形成する必要があるが、その事によって生じるいくつかの問題点がある。まず、ＳｉＧｅ層中では転位などの欠陥が発生しやすく、これらの欠陥は表面の歪みＳｉ層にも影響を与え、チャネル部分における欠陥準位や表面ラフネスの発生の原因となり、その結果、キャリア移動度の低下をもたらす。通常、ＳｉＧｅ層はバルクＳｉ基板上にエピタキシャル成長して形成するが、ＳｉとＧｅの格子定数の違い（４％程度）に起因する転位などの欠陥発生を防ぐために、まずＧｅの濃度勾配をつけた層（緩衝層）を形成し、その上に歪み緩和ＳｉＧｅ層を形成するということを行っている。このような構造にすることにより欠陥は低減されるが、完全に欠陥を除去できるわけでは無く、ＣＭＰ(Chemical Mechanical Polish)技術を用いるなどして、さらに欠陥を減らす技術の開発が進められている状況にある。
【０００４】
また、ＳｉＧｅ層を形成する際に、ＳｉＧｅ層中のＧｅ濃度を高くすることが困難であるという問題がある。ＳｉＧｅ層中のＧｅ濃度を高くできれば、その上に形成される歪みＳｉにより大きな応力を加えることが可能となり、キャリア移動度の向上が期待できる。しかしながら、Ｇｅ濃度が高くなると、表面モホロジの良い膜をエピタキシャル成長することが難しくなり、結局、期待通りのキャリア移動度をもつものが得られなくなる。
【０００５】
さらに、デバイス作成における熱処理工程において、ＳｉＧｅ層中のＧｅが歪みＳｉ層に拡散してしまうという問題がある。イニシャル酸化やゲート酸化といった熱処理工程でＧｅがチャネルとゲート絶縁膜界面に達すると、欠陥準位として作用し、移動度低下の原因となってしまう。
【０００６】
近年、微細ＭＯＳトランジスタでは、チャネル層の下部に絶縁層を設けた構造（ＳＯＩ構造）をとることにより、寄生容量の低減や短チャネル効果の抑制を図ることが試みられている。しかし、これまで述べてきた歪みＳｉ構造をＳＯＩ基板にて形成しても、ＳｉＧｅ層が厚すぎる（例えば、＞１μｍ）ため、ＳＯＩ構造の有利性を生かすことができない、といった問題点があった。
【０００７】
さらには、上記の問題点を克服するため、ＳｉＧｅ層の形成と貼り合わせ技術を用いてＳＯＩ（Silicon On Insulator）基板上にに歪みＳｉ層を形成することにより、高性能化を図るという報告がある。［例えば、非特許文献２］
この場合、面内均一性が良くないことや高価であることなど、課題が多い。
【非特許文献１】K.Rim et al.,Sympo. on VLSI Tech.,"Characteristics andDevice Design of Sub-100nm Strained Si N- and PMOSFETs" pp98-99,2002
【非特許文献２】K.Rim et al.,IEEE IEDM,"Fabrication and MobilityCharacteristics of Ultra-thin Strained Si Directly on Insulator(SSDOI) MOSFETs" pp49-52,2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、ＳｉＧｅ層を用いた従来技術による歪みＳｉトランジスタの形成における上述の各種問題点を解決し、新たな構造を有する歪みＳｉトランジスタを提案することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板とその上に形成された絶縁層とさらにその上に形成された半導体層とを少なくとも有し、前記半導体層は前記絶縁層側とは逆の方向に凸となる歪曲形状領域を有し、前記歪曲形状領域においてチャネルが形成されていることを特徴としている。さらに前記半導体基板はシリコンであり、前記絶縁層は酸化シリコンであり、前記半導体層はシリコンである。またさらに前記歪曲形状領域と前記半導体基板との間に、少なくとも、空洞が形成されている。
【００１０】
このような構成により、必要に応じての空洞の形成に伴って引張り応力が加わって凸となっている歪曲形状領域の半導体層の上に、ゲートを設けてＭＯＳトランジスタを作成することにより、この半導体層、即ち歪みＳｉである半導体層にチャネルが形成されることとなり、キャリア移動度の高いトランジスタを得ることができる。
【００１１】
また、本発明の半導体装置は、前記歪曲形状領域を適正な方法で絶縁層によって囲まれている。この構成により、本発明の半導体装置を高集積に形成することが可能となる。
【発明の効果】
【００１２】
本発明の半導体装置は、ＳｉＧｅ層を用いない新たな構造を用いることにより、ゲルマニウムを用いた弊害の影響を受けることなく、チャネル部分に引張り応力が加わり、キャリアの移動度が高くなった、微細ＭＯＳトランジスタを形成することが可能となる。    
【発明を実施するための最良の形態】
【００１３】
従来技術とは異なる新たな構造を導入することによって歪みＳｉトランジスタを実現可能とした。以下に本発明に係る半導体装置の製造方法の具体例を、図面を参照しながら説明する。
［第１の実施例］
図１〜図５は、第１の実施例の製造工程の説明図である。これらにおいては、（ａ）〜（ｏ）及び（ｃ−２）、（ｄ−２）は各工程の断面図であり、（ｃ−ＴＯＰ）、（ｅ−ＴＯＰ）、（ｈ−ＴＯＰ）、（ｊ−ＴＯＰ）、（ｌ−ＴＯＰ）、（ｎ−ＴＯＰ）、（ｏ−ＴＯＰ）は、各相当する断面図の工程段階における真上から見た平面図である。図中のＡ−Ａ’は各断面図の断面位置を示す。
【００１４】
図１（ａ）において、単結晶シリコンの支持基板１０の上に埋め込みＳｉＯ2 層（ＢＯＸ層、Buried Oxide層）１１及び単結晶シリコン層（ＳＯＩ層、Silicon On Insulator層）１２が形成されているＳＯＩ基板を示す。ＳＯＩ層１２の厚さは、熱酸化とフッ酸溶液を用いた熱酸化膜除去処理により調整することができる。ここでは、例えば、ＢＯＸ層１１を２００ｎｍ、ＳＯＩ層１２を６０ｎｍとする。なお、ここでは、ｎチャネルトランジスタの製造方法を例に説明するため、ＳＯＩ層１２はｐ型単結晶シリコンとする。ｐチャネルトランジスタの場合は、ＳＯＩ層１２はｎ型単結晶シリコンとする。
【００１５】
図１（ｂ）に示すように、素子領域と重ならない（少なくとも素子領域とそれに最も近接する部位との距離が露光位置合わせ精度の限界を超えない程度の）位置にレジストプロセスを用いて、ＲＩＥ（Reactive Ion Etching）などの工程によりＳＯＩ層１２をエッチングし、深さがＢＯＸ層１１の表面まで達する穴２０を形成する。ここでは、穴２０の開口径を、例えば一辺が５００ｎｍの正方形とする。
【００１６】
次に、図１（ｃ）に示すように、穴２０から、例えば５％のフッ酸溶液中で３０分間のエッチングにより、ＢＯＸ層１１を等方選択エッチングして、空洞３０を形成する。この時の真上から見たときの図を、図１（ｃ−ＴＯＰ）に示す。同図に示すように、穴２０は素子領域と重ならない位置の４箇所からなり、破線で示された範囲内に空洞３０が形成される。また上方から見た穴２０の内部には、単結晶シリコンの支持基板１０が観察されることを示す。
【００１７】
なお、ＳＯＩ層１２が比較的薄い（例えば、２０ｎｍ以下）場合、図１（ｃ−２）に示すように、空洞３０直上のＳＯＩ層１２が少し上に凸に反る場合がある。この場合、ＳＯＩ層１２に引張り応力が加わることになり、その応力（歪み）が所望の大きさとなっていれば、このあとは、図２（ｈ）以降の工程を行う。例えば、ＳＯＩ層１２の厚さが１５ｎｍの場合、ラマン散乱測定の結果により、ＳＯＩ層１２には１ＧＰａ以上の引張り応力（歪み率０．８％以上）が加わる。
【００１８】
ここで、ＳＯＩ層１２が上に凸に反る原因に関しては定かにはなっていない。可能性としては、ここに用いたＳＯＩ基板１２とＢＯＸ層１１の界面にできた応力（ＳＯＩ層１２中に圧縮応力）が、ＢＯＸ層１１のエッチングにより開放されたためにＳＯＩ層１２が変形した（上に凸に反った）ということなどが考えられる。
【００１９】
さて、図１（ｃ）に引き続き、図１（ｄ）に示すように熱酸化により熱酸化ＳｉＯ2 膜４０を形成する。ここでは、例えば８００℃でドライ酸化することにより、熱酸化ＳｉＯ2 膜４０の厚さを、５ｎｍとする。
【００２０】
なお、このとき、図１（ｄ−２）に示すように、空洞３０直上のＳＯＩ層１２が少し上に凸に反る場合がある。この場合、ＳＯＩ層１２に引張り応力が加わることになり、その応力（歪み）が所望の大きさとなっていれば、このあとは、図２（ｈ）以降の工程を行う。また、ここでドライ酸化の代わりに、Ｎ2 やＡｒといった不活性ガス中で８００℃以上の熱処理をすることによっても、空洞３０直上のＳＯＩ層１２を上に凸に変形させ、引張り応力を加えられる場合がある。その処理を用いる場合も、このあとは、図２（ｈ）以降の工程を行う。
【００２１】
ここで、このように熱処理をしたときに、空洞３０直上のＳＯＩ層１２が少し上に凸に反る原因に関しては定かにはなっていない。可能性としては、ＳｉとＳｉＯ2 の熱膨張率の違い（Ｓｉの膨張率がＳｉＯ2 のそれより大）に起因するＳＯＩ層１２の変形や、加熱中のＳＯＩ層１２におけるＳｉ原子の再配列による変形などが考えられる。
【００２２】
さて、図１（ｄ）に引き続き、図２（ｅ）および図２（ｅ−ＴＯＰ）に示すように、ＣＶＤ（Chemical Vapor Deposition ）により、空洞３０内が完全に埋まらない程度に（即ち、図中にある隙間５１ができるように）ポリシリコン膜５０を堆積する。図２（ｅ）は、平面図の図２（ｅ−ＴＯＰ）における、Ａ−Ａ’を切断した時の断面図である。ここでは、例えば、膜厚９０〜１２０ｎｍ堆積する。堆積膜厚に幅があるのは、上述のように空洞３０の直上のＳＯＩ層１２が少し上に凸に反っているケースがあるためである。なお、ここで埋め込む材料はポリシリコンに限られるものでは無く、他にＧｅなどの酸化可能な半導体やＴｉなどの酸化可能な金属を用いても良い。
【００２３】
次に、図２（ｆ）に示すように、熱酸化により熱酸化ＳｉＯ2 膜６０を形成する。このとき、ポリシリコン膜５０が埋め込まれた部分の体積が膨張することになり、本図に示すような形状に変形し、空洞６１ができる。この場合、変形されたＳＯＩ層１２には引張り応力が加わることになる。ここで、例えば１０００℃でドライ酸化することにより、熱酸化ＳｉＯ2 膜６０の厚さを１００ｎｍとする。この場合、ラマン散乱測定の結果より、ＳＯＩ層１２には、７５０ＭＰａ以上の引張り応力（歪み率０．６％以上）が加わる。なお、この図以降、断面図における穴２０部分の図示は省略する。また、図２（ｅ）でポリシリコン膜５０の代わりに酸化可能な半導体や酸化可能な金属を用いた場合も、同様な結果が得られる。
【００２４】
そして、図２（ｇ）に示すように、ＲＩＥなどにより、表面部の熱酸化ＳｉＯ2 膜６０、ポリシリコン膜５０をドライエッチング除去する。その後、フッ酸溶液を用いて上部の熱酸化ＳｉＯ2 膜４０をウエットエッチングする。
【００２５】
次に、図２（ｈ）および図２（ｈ−ＴＯＰ）に示すように、熱酸化（イニシャル酸化）により熱酸化ＳｉＯ2 膜７０（ここでは、例えば８００℃のドライ酸化により、厚さ７ｎｍ）をＳＯＩ層１２上に形成した後、ＳＯＩ層１２上および空洞６１内部を含めＣＶＤにより全面にＳｉ3 Ｎ4 膜７１（例えば、厚さ１２０ｎｍ）を堆積する。次に、図２（ｈ−ＴＯＰ）に示されているように、素子分離形状にレジストをパターニングして、これをマスクに、Ｓｉ3 Ｎ4 膜７１、熱酸化ＳｉＯ2 膜７０をＲＩＥ加工し、その後、レジストを除去する。ここで形成されている空洞７２は破線で示されている内側の領域であり、また穴２０からはポリシリコン膜５０と単結晶シリコンの支持基板１０が観察される。
【００２６】
次に、図３（ｉ）に示すように、熱酸化（フィールド酸化）により、素子分離ＳｉＯ2 （ＬＯＣＯＳ/ LOCal Oxidation Of Silicon）膜８０を形成する。ここでは、例えば、１０００℃でウエット酸化することにより、厚さ１２０ｎｍの素子分離ＳｉＯ2 膜８０とする。
【００２７】
次に、図３（ｊ）および図３（ｊ−ＴＯＰ）に示すように、燐酸溶液を用いて、Ｓｉ3 Ｎ4 膜７１をウエットエッチする。このとき、再び空洞９０が現れる。続いて、フッ酸溶液を用いて、熱酸化ＳｉＯ2 膜７０をウエットエッチする。
【００２８】
そして、図３（ｋ）に示すように、熱酸化（ゲート酸化）によりゲート酸化ＳｉＯ2 膜１００を形成する。ここでは、例えば８００℃でドライ酸化することにより、ゲート酸化ＳｉＯ2 膜１００の厚さを３ｎｍとする。なお、このゲート絶縁膜としては、酸化ＳｉＯ2 膜の代わりに、ＨｆＯ2 などの、Ｈｉｇｈ−ｋ膜などを用いてもよい。
【００２９】
次に、図４（ｌ）および図４（ｌ−ＴＯＰ）に示すように、ＣＶＤによりポリシリコン膜１１０を全面に堆積した後、ゲート電極形状にレジストをパターニングし、これをマスクにポリシリコン膜１１１をＲＩＥ加工し、ゲート電極１１０を形成して、その後、レジストを除去する。ここでは、例えば、ポリシリコン膜１１１の膜厚を１００ｎｍとし、ゲート長を５０ｎｍとする。ゲート電極にはポリシリコンの代わりに。ポリシリコン・ゲルマニウムなどを用いても良い。
【００３０】
次に、図４（ｍ）に示すように、イオン注入を行い、エクステンション注入層１２０を形成する。ここでは、例えば、注入イオンをＡｓ+ とする。ｐチャネルトランジスタの場合は、注入イオンをＢ+ とする。
【００３１】
次に、図４（ｎ）および図４（ｎ−ＴＯＰ）に示すように、ＣＶＤによりＳｉＯ2 膜１３０を全面に堆積した後、ＲＩＥなどによりゲート電極１１０の側壁にＳｉＯ2 サイドウォール１３０を形成する。ここでは、例えば、ＳｉＯ2 膜１３０の膜厚を１３０ｎｍとする。
【００３２】
そして、図５（ｏ）および図５（ｏ−ＴＯＰ）に示すように、イオン注入を行い、ソース・ドレイン注入層１４０を形成する。ここでは、例えば、注入イオンをＡｓ+ とする。ｐチャネルトランジスタの場合は、注入イオンをＢ+ とする。
【００３３】
なお、ソース・ドレイン電極を金属シリサイド化したり、エレベーテッド構造にしても良い。また、ゲート電極をシリサイド化しても良い。
【００３４】
図６に、上記の、第１の実施例により形成されたトランジスタの、俯瞰模式図を示す。図７に示す従来型と比べると、チャネル部分が上に凸になるように変形し、チャネル部分に引張り歪みが加わっていることがわかる。本実施例では、従来型に比べてキャリア移動度が１．６倍以上高くなる。
【００３５】
なお、本実施例では、チャネル層（ＳＯＩ層１２）の下部には薄くＳｉＯ2 層（熱酸化ＳｉＯ2 膜４０）があるが、その下にはポリシリコン膜５０が残っており、完全なＳＯＩ構造とは言いがたい。ＳＯＩ構造を実現したい場合には、図２（ｆ）の熱酸化工程で、ポリシリコンを熱酸化ＳｉＯ2 膜４０に至るまで熱酸化するといった方法や、図２（ｅ）でのＣＶＤによりＳｉＯ2 膜を埋め込んだ後にポリシリコンを埋め込み、その後ポリシリコンをＣＶＤ−ＳｉＯ2 膜に至るまで熱酸化するといった方法などを行えばよい。
［第２の実施例］
第１の実施例の場合、図７の従来型に比べて占有面積が多少大きくなるため、高い集積度が求められる箇所には適用し難い。そこで、従来の集積度を保ちつつ、チャネル部に物理的歪曲による歪みを加えるという方法を適用したものが、第２の実施例である。
【００３６】
図８〜図１２は、第１の実施例の製造工程の説明図である。これらにおいては、（ａ）〜（ｏ）は各工程の断面図であり、（ｃ−ＴＯＰ）、（ｄ−ＴＯＰ）、（ｅ−ＴＯＰ）、（ｈ−ＴＯＰ）、（ｉ−ＴＯＰ）、（ｊ−ＴＯＰ）、（ｌ−ＴＯＰ）、（ｎ−ＴＯＰ）、（ｏ−ＴＯＰ）は、各相当する断面図の工程段階における真上から見た平面図である。図中のＡ−Ａ’は各断面図の断面位置を示す。
【００３７】
第２の実施例においても、用いる基板は第１の実施例のものと同じとする。図８（ａ）において、単結晶シリコンの支持基板１０の上に埋め込みＳｉＯ2 層（ＢＯＸ層、Buried Oxide層）１１及び単結晶シリコン層（ＳＯＩ層、Silicon On Insulator層）１２が形成されているＳＯＩ基板を示す。ここでは、例えば、ＢＯＸ層１１を２００ｎｍ、ＳＯＩ層１２を６０ｎｍとする。なお、ここでも、ｎチャネルトランジスタの製造方法を例に説明するため、ＳＯＩ層１２はｐ型単結晶シリコンとする。ｐチャネルトランジスタの場合は、ＳＯＩ層１２はｎ型単結晶シリコンとする。                                            
【００３８】
次に、図８（ｂ）に示すように、熱処理により、熱酸化ＳｉＯ2 膜２００を形成する。ここでは、例えば、８００℃でドライ酸化することにより、熱酸化ＳｉＯ2 膜２００の厚さを５ｎｍとする。
【００３９】
次に、図８（ｃ）および図８（ｃ−ＴＯＰ）に示すように、素子分離形状にレジストをパターニングして、それをマスクに熱酸化ＳｉＯ2 膜２００、ＳＯＩ層１２、ＢＯＸ層１１をＲＩＥ加工し、溝２１０（逆に言うと、素子分離形状のメサ積層構造）を形成する。その後レジストを除去する。
【００４０】
次に、図８（ｄ）および図８（ｄ−ＴＯＰ）に示すように、ＣＶＤによりＳｉ3 Ｎ4 膜２２０を溝２１０の深さよりも厚い膜厚で全面に堆積した後、ＣＭＰによりＳｉ3 Ｎ4 膜２２０を研磨する。このとき、メサ積層構造の最上面にある熱酸化ＳｉＯ2 膜２００をエッチングストッパとすることにより、溝２１０にＳｉ3 Ｎ4 膜２２０を埋め込むという形状のＳＴＩ構造（Shallow Trench Isolation構造）が得られる。ここでは、例えば、ＣＶＤ時のＳｉ3 Ｎ4 膜２２０の厚さを３００ｎｍとする。なおＳＴＩ構造の材料は、Ｓｉ3 Ｎ4 に限られるものではなく、ＳｉＯ2 をウエットエッチする際に溶解しない他の材料を用いてもよい。
【００４１】
次に、図９（ｅ）および図９（ｅ−ＴＯＰ）に示すように、フッ酸溶液を用いて熱酸化ＳｉＯ2 膜２００をウエットエッチする。その後、素子分離加工されたＳＯＩ層１２の内部に、少なくとも素子分離パターンのエッジとそれに最も近接する部位との距離が露光の位置合わせ精度の限界を超えない程度の位置にレジストをパターニングして穴を開け、それをマスクとしてＲＩＥなどの工程によりＳＯＩ層１２をエッチングし、深さがＢＯＸ層１１の表面まで達する穴２３０を形成する。その後、レジストを除去する。ここでは、例えば、穴２３０の開口部の一辺が５００ｎｍの正方形とする。
【００４２】
そして、図９（ｆ）に示すように、穴２３０からフッ酸溶液を用いてＢＯＸ層１１を等方選択ウエットエッチして、空洞２４０を形成する。ここでは、例えば、５％のフッ酸溶液中で３０分間エッチングする。
【００４３】
次に、図９（ｇ）に示すように、熱酸化により熱酸化ＳｉＯ2 膜２５０を形成する。ここでは、例えば、８００℃でドライ酸化することにより、熱酸化ＳｉＯ2 膜２５０の厚さを５ｎｍとする。
【００４４】
次に、図９（ｈ）および図９（ｈ−ＴＯＰ）に示すように、ＣＶＤにより空洞２４０が完全に埋まらない（隙間２６１ができる）程度にポリシリコン膜２６０を堆積する。ここでは、例えば、ポリシリコン膜２６０の膜厚を９０ｎｍとする。なお、ここで埋め込む材料はポリシリコンに限るものでは無く、他にＧｅなどの酸化可能な半導体やＴｉなどの酸化可能な金属を用いてもよい。
【００４５】
次に、図１０（ｉ）および図１０（ｉ−ＴＯＰ）に示すように、熱酸化により熱酸化ＳｉＯ2 膜２７０を形成する。このとき、ポリシリコン膜２６０が埋め込まれた部分の体積が膨張することになり、断面図に示すような形状に変形し、空洞２７１ができる。この場合、変形されたＳＯＩ層１２には引張り応力が加わることになる。ここでは、例えば、１０００℃でドライ酸化することにより、熱酸化ＳｉＯ2 膜２７０の厚さを１００ｎｍとする。なお、この図以降、断面図における穴２３０部分の図示は省略する。また図９（ｈ）および図９（ｈ−ＴＯＰ）でポリシリコン膜２６０の代わりに酸化可能な半導体や金属を用いた場合でも同様な結果が得られる。
【００４６】
次に、図１０（ｊ）および図１０（ｊ−ＴＯＰ）に示すように、ＲＩＥなどにより、表面部の熱酸化ＳｉＯ2 膜２７０、ポリシリコン膜２６０をエッチング除去する。その後、フッ酸溶液を用いて上部の熱酸化ＳｉＯ2 膜２５０をウエットエッチングする。
【００４７】
そして、図１０（ｋ）に示すように、ゲート酸化ＳｉＯ2 膜２８０を形成する。ここでは、例えば、８００℃でドライ酸化することにより、ゲート酸化ＳｉＯ2 膜２８０の厚さを３ｎｍとする。なお、ゲート絶縁膜には酸化ＳｉＯ2 膜の代わりに、ＨｆＯ2 などの、Ｈｉｇｈ−ｋ膜などを用いてもよい。
【００４８】
次に、図１１（ｌ）および図１１（ｌ−ＴＯＰ）に示すように、ＣＶＤによりポリシリコン膜２９０を全面に堆積した後、ゲート電極形状にレジストをパターニングし、それをマスクにしてポリシリコン膜２９０をＲＩＥ加工し、ゲート電極２９０を形成する。ここでは、例えば、ポリシリコン膜２９０の膜厚を１００ｎｍとし、ゲート長を５０ｎｍとする。なお、ゲート電極にはポリシリコンの代わりに、ポリシリコン・ゲルマニウムなどを用いてもよい。
【００４９】
次に、図１１（ｍ）に示すように、イオン注入を行い、エクステンション注入層３００を形成する。ここでは、例えば、注入するイオンをＡｓ+ とする。ｐチャネルトランジスタの場合は、注入イオンをＢ+ とする。
【００５０】
次に、図１１（ｎ）および図１１（ｎ−ＴＯＰ）に示すように、ＣＶＤによりＳｉＯ2 膜３１０を全面に堆積した後、ＲＩＥなどによりゲート電極２９０の側壁にＳｉＯ2 サイドウォール３１０を形成する。ここでは、例えば、ＳｉＯ2 膜３１０の厚さを１３０ｎｍとする。
【００５１】
そして、図１２（ｏ）および図１２（ｏ−ＴＯＰ）に示すように、イオン注入を行い、ソース・ドレイン注入層３２０を形成する。ここでは、例えば、注入するイオンをＡｓ+ とする。ｐチャネルトランジスタの場合は、注入イオンをＢ+ とする。なお、ソース・ドレイン電極を金属シリサイド化したり、エレベーテッド構造にしてもよい。またゲート電極を金属シリサイド化してもよい。
【００５２】
なお、図９（ｆ）、図９（ｇ）の工程では、第１の実施例と同様に、ＳＯＩ層１２が少し上に凸に反る場合もあり得る。その際は、第１の実施例と同様なプロセス変更を行う。      
【００５３】
図１３に、上記第２の実施例により形成されたトランジスタの俯瞰模式図を示す。図１４に示す従来型と比べると、チャネル部分が上に凸になるように変形され、チャネル部分に引張り歪みが加わっていることがわかる。さらにこの構造の場合、図１４の従来型と占有面積が同じであるため、集積度を犠牲にすることなく、チャネル部に物理的歪曲による歪みを加えることが可能である。
【００５４】
なお、本実施例では、チャネル層（ＳＯＩ層１２）の下部には薄くＳｉＯ2 層（熱酸化ＳｉＯ2 膜２５０）があるが、その下にはポリシリコン膜５０が残っており、完全なＳＯＩ構造とは言いがたい。ＳＯＩ構造を実現したい場合には、図１０（ｉ）の熱酸化工程で、ポリシリコンを熱酸化ＳｉＯ2 膜２５０に至るまで熱酸化するといった方法や、図９（ｈ）でのＣＶＤによりＳｉＯ2 膜を埋め込んだ後にポリシリコンを埋め込み、その後ポリシリコンをＣＶＤ−ＳｉＯ2 膜に至るまで熱酸化するといった方法などを行えばよい。
【００５５】
以上の第１および第２の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）半導体基板とその上に形成された絶縁層とさらにその上に形成された半導体層とを少なくとも有し、前記半導体層は前記絶縁層側とは逆の方向に凸となる歪曲形状領域を有し、前記歪曲形状領域においてチャネルが形成されていることを特徴とする半導体装置。（請求項１）
（付記２）前記半導体基板はシリコン基板で構成され、前記絶縁層は酸化シリコン層で構成され、前記半導体層はシリコン層で構成された付記１記載の半導体装置。（請求項２）（付記３）前記半導体基板はシリコン基板で構成され、前記絶縁層は窒化シリコン層で構成され、前記半導体層はシリコン層で構成された付記１記載の半導体装置。
（付記４）前記歪曲形状領域と前記半導体基板との間に、少なくとも、空洞が形成されていることを特徴とする付記１または２記載の半導体装置。（請求項３）                （付記５）前記歪曲形状領域が領域画定用絶縁層で囲まれて形成されていることを特徴とする付記１ないし３のいずれかに記載の半導体装置。（請求項４）
（付記６）前記領域画定用絶縁層は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造の熱酸化膜であることを特徴とする付記５記載の半導体装置。
（付記７）前記領域画定用絶縁層は、ＳＴＩ（Shallow Trench Isolation）構造の絶縁層であることを特徴とする付記５記載の半導体装置。
（付記８）半導体基板上に第１の層と更にその上に半導体層からなる第２の層を有する積層基板において、前記第２の層の一部に前記第１の層に達する開口部を形成する第１の工程と、前記開口部を通して前期第１の層の一部に前記開口部より大きな空洞部を形成する第２の工程と、前記第２の工程に、さらに酸素もしくは不活性ガス中で熱処理を行って絶縁膜を形成する第３の工程と、前記第２の工程、または前記第３の工程により形成された前記第２の層上に、チャネルを形成する工程とを有すことを特徴とする半導体装置の製造方法。（請求項５）
（付記９）前記第３の工程に、さらに前記空洞部を半導体もしくは導電体で埋めた後に熱酸化処理を行う第４の工程により形成された前記第２の層上に、チャネルを形成する工程とを有すことを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記第４の工程において、前記空洞部を半導体もしくは導電体で隙間ができる程度に埋めた後に熱処理を行う工程とすることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）前記第１の層は絶縁層であり、前記積層基板はＳＯＩ（Silicon On Insulator）基板であることを特徴とする付記８ないし１０のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例の製造工程図（１）
【図２】本発明の第１の実施例の製造工程図（２）
【図３】本発明の第１の実施例の製造工程図（３）
【図４】本発明の第１の実施例の製造工程図（４）
【図５】本発明の第１の実施例の製造工程図（５）
【図６】本発明の第１の実施例の俯瞰模式図
【図７】本発明の第１の実施例に対応する従来例の俯瞰模式図
【図８】本発明の第２の実施例の製造工程図（１）
【図９】本発明の第２の実施例の製造工程図（２）
【図１０】本発明の第２の実施例の製造工程図（３）
【図１１】本発明の第２の実施例の製造工程図（４）
【図１２】本発明の第２の実施例の製造工程図（５）
【図１３】本発明の第２の実施例の俯瞰模式図
【図１４】本発明の第２の実施例に対応する従来例の俯瞰模式図
【符号の説明】
【００５７】
１０  支持基板（単結晶シリコン）                                                １１  ＢＯＸ層（ＳｉＯ2 ）
１２  ＳＯＩ層（単結晶シリコン）
２０、２３０  穴
３０，６１、７２、９０、１１２、１３２、２４０、２７１  空洞
４０、６０、７０、１３１、２００、２５０、２７０  熱酸化ＳｉＯ2 
５０，１１１，２６０  ポリシリコン
５１，２６１  隙間
７１  Ｓｉ3 Ｎ4 
８０  ＬＯＣＯＳ（ＳｉＯ2 ）
１００，２８０  ゲート酸化膜（熱酸化ＳｉＯ2 ）
１１０，２９０  ゲート電極（ポリシリコン）
１２０、３００  エクステンション注入領域（Ａｓ+ ）
１３０，３１０  サイドウォール（ＳｉＯ2 ）
１４０，３２０  ソース・ドレイン注入領域（Ａｓ+ ）
２１０  溝
２２０  ＳＴＩ（Ｓｉ3 Ｎ4 ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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