(57)【要約】【課題】  セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。【解決手段】  領域ＣＢ２に対して第１のコンタクトホール１６を形成した後、フォトレジスト３８、塗布型酸化膜３９、フォトレジスト４０の３層構造の多層レジスト構造４１を形成し、第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。【選択図】  図１１
2006019372.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、
前記複数の電極層をそれぞれ覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜とは異なる材質による第２の絶縁膜を前記複数の電極層間に形成された第１の絶縁膜上に埋込み前記第１の絶縁膜を覆うように形成する工程と、
前記第１の絶縁膜に対して高選択比を有する条件下において前記複数の電極層間に形成された前記第２の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記コンタクトホールに対して前記第２の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記第２の絶縁膜の上部をエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に基板上絶縁膜を介して複数の第１の電極層を分離してセルフアライン形成領域に形成すると同時に前記半導体基板上に基板上絶縁膜を介して第２の電極層を非セルフアライン形成領域に形成する工程と、
前記第１および第２の電極層をそれぞれ覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜とは異なる材質による第２の絶縁膜を前記複数の第１の電極層間に形成された第１の絶縁膜上に埋込み前記第１の絶縁膜を覆うように形成する工程と、
前記複数の第１の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、
パターニングストッパ膜を挟んだ複数層のレジストを前記セルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して前記第２の絶縁膜の上面より上方まで形成する工程と、
前記パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、
前記パターニング形成されたレジストをマスクとして前記パターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して前記セルフアライン形成領域周辺および非セルフアライン形成領域周辺の前記第２の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、
前記コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、
これらの複数の電極層がそれぞれ覆われるように形成された第１の絶縁膜と、
この第１の絶縁膜とは異なる材質により前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記複数の電極層間に対して前記第１および第２の絶縁膜に形成されたコンタクトホールと、
前記第２の絶縁膜の上部に対して前記コンタクトホールよりも開孔幅の大きな径に形成された穴部と、
前記コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、
前記第１の絶縁膜は、前記コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴とする半導体装置。
【請求項４】
前記第１の絶縁膜は、シリコンナイトライド膜により形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、シリコン酸化膜により形成されていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルフアライン形成技術を使用してコンタクトホールを形成する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置においては、半導体基板および配線層間や複数の配線層間を電気的に接続するためにコンタクトプラグを絶縁膜内に埋込み形成する。絶縁膜内にコンタクトプラグを埋込み形成するには、絶縁膜をエッチングすることでコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグを埋込み形成する必要がある。近年集積度も大幅に向上しているため、膜の材質の選択比の高低を利用してエッチングすることによりコンタクトホールを形成するセルフアライン形成技術が確立されている。
【０００３】
これらの技術の適用例が特許文献１に開示されている。この特許文献１によれば、セルフアライン形成技術により半導体基板まで達するコンタクトホールを形成している。具体的には、ビット線コンタクトを形成するためのレジストパターンを層間絶縁膜（第２の絶縁膜に相当）上に形成し、このレジストパターンをマスクとして層間絶縁膜をエッチングすることで、単一のマスクを使用してコンタクトホールをセルフアライン形成技術により開孔することができる。
【特許文献１】特開平１１−２８４１３８号公報（第６頁〜第７頁、図４および図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、近年、設計ルールの縮小化に伴い、コンタクトホールに埋込み形成されるコンタクトプラグ（接続配線）および上層配線（ビット線）間の接触面積が少なくコンタクトプラグの埋込性が悪化するため、層間絶縁膜に形成されたコンタクトホールの上部に開孔幅のさらに大きな穴部を形成しこの開孔幅の大きな穴部およびコンタクトホールにコンタクトプラグを埋込み形成している。これにより埋込性を向上している。
【０００５】
そこで、特許文献１に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、その上から再度マスクパターンを形成しエッチングすることにより、層間絶縁膜の上部で且つコンタクトホールの上部にさらに開孔幅の大きな穴部を開孔できる。
しかし、セルフアライン形成技術を使用し、そのマスクとして使用される膜（第１の絶縁膜に相当：以下、セルフアラインマスク膜と称する）と層間絶縁膜との間に選択比の得られる条件下においてエッチングすることにより層間絶縁膜にコンタクトホールを形成し、その工程後、層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開孔するため大きなマスクパターンを形成した場合、当該マスクパターンをセルフアラインマスク膜に対して形成することが困難である。
【０００６】
そこで、セルフアラインマスク膜に対してマスクパターンを形成しない状態でエッチングすると、当該セルフアラインマスク膜に負担がかかり、最悪の場合セルフアラインマスク膜にホールが開いてしまうこともある。また、たとえホールが開かなくてもセルフアラインマスク膜が所望の特性を満たさなくなる場合がある。
そこで、次のように製造することも考えられる。すなわち、特許文献１に開示されている工程によりコンタクトホールを形成した後、レジストパターンを剥離し、セルフアライン形成技術によりコンタクトホールが形成された領域（セルフアライン形成領域と称する）に対して、層間絶縁膜の上部を露出させセルフアラインマスク膜を保護するように接続配線を埋込み形成してから層間絶縁膜の上部に対して開孔幅のさらに大きな穴部を開け、さらにこの穴部およびコンタクトホールに接続配線を埋込み形成する。
【０００７】
この方法を適用すれば、セルフアラインマスク膜に対して悪影響が及ぼされることなく層間絶縁膜に対して開孔幅の大きな穴部を形成できる。しかし、この技術を適用するとセルフアライン形成領域に対して複数回接続配線を埋込み形成するプロセスが別途必要となりコストがかかるため好ましくない。
本発明は、上記事情に鑑みてなされたものであり、その目的は、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できる半導体装置の製造方法、およびこの製造方法により製造された半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の電極層を形成する工程と、複数の電極層をそれぞれ覆うように第１の絶縁膜を形成する工程と、第１の絶縁膜とは異なる材質による第２の絶縁膜を複数の電極層間に形成された第１の絶縁膜上に埋込み第１の絶縁膜を覆うように形成する工程と、第１の絶縁膜に対して高選択比を有する条件下において複数の電極層間に形成された第２の絶縁膜をセルフアライン形成技術によりエッチング除去することでコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをコンタクトホールに対して第２の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介して第２の絶縁膜の上部をエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上に基板上絶縁膜を介して複数の第１の電極層を分離してセルフアライン形成領域に形成すると同時に半導体基板上に基板上絶縁膜を介して第２の電極層を非セルフアライン形成領域に形成する工程と、第１および第２の電極層をそれぞれ覆うように第１の絶縁膜を形成する工程と、第１の絶縁膜とは異なる材質による第２の絶縁膜を複数の第１の電極層間に形成された第１の絶縁膜上に埋込み第１の絶縁膜を覆うように形成する工程と、複数の第１の電極層間に形成されたセルフアライン形成領域についてセルフアライン形成技術によりコンタクトホールを形成すると同時に非セルフアライン形成領域にコンタクトホールを形成する工程と、パターニングストッパ膜を挟んだ複数層のレジストをセルフアライン形成領域および非セルフアライン形成領域のコンタクトホールに対して第２の絶縁膜の上面より上方まで形成する工程と、パターニングストッパ膜の上層側に形成されたレジストをパターニング形成する工程と、パターニング形成されたレジストをマスクとしてパターニングストッパ膜および当該ストッパ膜の下層側に形成されたレジストを介してセルフアライン形成領域周辺および非セルフアライン形成領域周辺の第２の絶縁膜の上部を同時にエッチングし穴部を形成する工程と、コンタクトホールおよび穴部にコンタクトプラグを埋込み形成する工程とを備えたことを特徴としている。
【００１０】
本発明の半導体装置は、半導体基板上に基板上絶縁膜を介して形成された複数の電極層と、これらの複数の電極層がそれぞれ覆われるように形成された第１の絶縁膜と、この第１の絶縁膜とは異なる材質により第１の絶縁膜を覆うように形成された第２の絶縁膜と、複数の電極層間に対して第１および第２の絶縁膜に形成されたコンタクトホールと、第２の絶縁膜の上部に対してコンタクトホールよりも開孔幅の大きな径に形成された穴部と、コンタクトホールおよび穴部に対して埋込み形成されたコンタクトプラグとを備え、第１の絶縁膜は、コンタクトホール形成領域では上に凸となるように湾曲形成されていることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要なく構成できるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明を、ＮＡＮＤ型フラッシュメモリ装置およびその製造方法に適用した第１の実施形態について図１〜図１３を参照しながら説明する。
図３は、メモリセル領域ＭにおけるメモリセルアレイＡｒの一部の構造と、周辺回路領域Ｐに形成される高耐圧用トランジスタＴｒｍの構造を模式的な平面図により示している。
【００１３】
ＮＡＮＤ型フラッシュメモリ装置１（不揮発性記憶装置、半導体記憶装置、半導体装置）は、メモリセル領域Ｍおよび周辺回路領域Ｐに区画形成されている。図２は、メモリセル領域Ｍにおける回路の一形態を示している。ＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイＡｒは、ビット線ＢＬ側やソース線Ｓ側にそれぞれ接続された選択ゲートトランジスタＴｒｓおよびＴｒｓと、これらの選択ゲートトランジスタＴｒｓおよびＴｒｓ間に複数個直列接続されたメモリセルトランジスタＴｒｎとから構成されている。これらのメモリセルアレイＡｒが図２に示すように縦横方向に配列されることによりメモリセル領域Ｍが形成される。
【００１４】
他方、周辺回路領域Ｐには、図３に示すように、メモリセル領域Ｍに形成されるトランジスタＴｒｎの構成に比較して比較的高電圧が印加され、メモリセル領域Ｍの各メモリセルを駆動するトランジスタＴｒｍ等を備えた回路が形成されている。
尚、図３において、ＧＣはコントロールゲート電極配線、ＦＧはフローティングゲート電極、ＳＧは選択ゲート配線、ＣＢはビット線コンタクト形成領域、ＢＬはビット線、ＡＡはアクティブエリア（Active Area:活性領域）、ＳＴＩは素子分離領域(Shallow  Trench Isolation)を示している。
【００１５】
図１（ａ）は図３におけるＡ−Ａ線に沿う模式的な縦断側面図を示しており、図１（ｂ）は図３におけるＢ−Ｂ線に沿う模式的な縦断側面図を示しており、さらに図１（ｃ）は図３におけるＣ−Ｃ線に沿う模式的な縦断側面図を示している。
本実施形態においては、メモリセル領域Ｍおよび周辺回路領域Ｐについて、それぞれビット線ＢＬおよびシリコン半導体基板２に形成された拡散層３または４間を接続する接続配線層５および６（本発明のコンタクトプラグに相当）の製造方法に主な特徴を備えており、以下その部分の特徴について詳細な説明を行う。
【００１６】
＜構造について＞
以下、メモリセル領域Ｍにおける各トランジスタＴｒｎおよびＴｒｓの構造と、周辺回路領域ＰにおけるトランジスタＴｒｍの構造について図１を参照しながら説明する。
図１（ｂ）および図１（ｃ）に示すように、各トランジスタＴｒｍ，ＴｒｎおよびＴｒｓのゲート電極形成領域Ｇには、ｐ型のシリコン半導体基板２上に基板上絶縁膜（ゲート絶縁膜、トンネル絶縁膜）としての第１のシリコン酸化膜７、第１の多結晶シリコン層８、第２の多結晶シリコン層９、ＯＮＯ（Oxide Nitride Oxide)膜１０、第３の多結晶シリコン層１１、タングステンシリサイド（ＷＳｉ）層１２，第１のシリコンナイトライド膜１３の順に下から積層形成されている。
【００１７】
尚、図１（ｂ）に示す選択ゲートトランジスタＴｒｓ、および図１（ｃ）に示す周辺回路領域ＰのトランジスタＴｒｍのゲート電極形成領域Ｇにおいて、第１ないし第３の多結晶シリコン層８、９、１１はその外部において電気的に接続されているが、この接続形態については図示していない。また、ｐ型のシリコン半導体基板２上に形成された実施形態を示すが、これはｐウェル領域に形成されていても良いし、必要に応じて逆導電型のシリコン半導体基板に形成されていても良い。
【００１８】
メモリセル領域Ｍにおける第１のシリコン酸化膜７は、例えば８ｎｍの膜厚で形成されており、各トランジスタＴｒｓおよびＴｒｎの第１のゲート絶縁膜として機能する。周辺回路領域Ｐにおける第１のシリコン酸化膜７は、メモリセル領域Ｍの第１のシリコン酸化膜と比較して厚く形成されており、例えば４０ｎｍの膜厚で形成されている。
第１および第２の多結晶シリコン層８および９は、ｐ型の不純物がドープされた多結晶シリコンが積層形成されることにより例えば１００ｎｍの膜厚に形成されており、メモリセル領域Ｍにおいては、図１（ａ）に示すように、トランジスタＴｒｎのフローティングゲート電極ＦＧとして機能する。
【００１９】
ＯＮＯ膜１０は、図１（ａ）に示すように、第２の多結晶シリコン層９の側壁にも形成されている。ＯＮＯ膜１０は、素子分離領域（ＳＴＩ）に埋込み形成される素子分離膜として機能する第２のシリコン酸化膜１４や第１のシリコン酸化膜７と共に第１および第２の多結晶シリコン層８および９を覆うように例えば１７ｎｍ（Oxide5nm：SiN7nm：Oxide5nm）の膜厚により形成される。ＯＮＯ膜１０は、トランジスタＴｒｎのゲート電極形成領域Ｇにおける第１および第２の多結晶シリコン層８および９と、第３の多結晶シリコン層１１およびタングステンシリサイド層１２と（フローティングゲート電極ＦＧとコントロールゲート電極ＧＣ）を電気的に高抵抗に保つために形成されている。
【００２０】
このとき、メモリセル領域に形成されるフローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣを合わせて複数の第１の電極層と定義している。周辺回路領域に形成される第１および第２の多結晶シリコン層８および９と、第３の多結晶シリコン層１１およびタングステンシリサイド層１２とを合わせて第２の電極層と定義している。
第３の多結晶シリコン層１１は、ｐ型の不純物がドープされた多結晶シリコンにより例えば１００ｎｍ膜厚で形成されている。第３の多結晶シリコン層１１は、トランジスタＴｒｎのゲート電極形成領域Ｇにおいては、タングステンシリサイド層１２と共にコントロールゲート電極ＧＣとして機能する。また、トランジスタＴｒｓのゲート電極形成領域Ｇにおいて、第３の多結晶シリコン層１１は第１および第２の多結晶シリコン層８および９並びにタングステンシリサイド層１２と共に選択ゲート電極ＳＧとして機能し、所謂ワード線として構成される。尚、第１ないし第３の多結晶シリコン層８、９、１１は、それぞれ多結晶シリコンに代えてアモルファスシリコンにより形成されていても良い。
【００２１】
タングステンシリサイド層１２は、例えば７０ｎｍの膜厚により形成されている。また、第１のシリコンナイトライド膜１３は、例えば３００ｎｍの膜厚により形成されている。
メモリセル領域Ｍにおける領域ＣＢ２内において、これらの層７〜１３の側壁には、第２のシリコンナイトライド膜１５が形成されている。この領域ＣＢ２は、本発明のコンタクトホール１６の形成領域に相当する。
【００２２】
第１および第２のシリコンナイトライド膜１３および１５は、ゲート電極形成領域Ｇ間に形成される領域ＣＢ２内においては、上に凸となるように湾曲して形成されており、セルフアラインマスク膜として機能する。
メモリセル領域Ｍにおいて、領域ＣＢ２よりも大きな領域である領域ＣＢ１内の第１のシリコンナイトライド膜１３上には第３のシリコンナイトライド膜２０が形成されている。
【００２３】
他方、周辺回路領域Ｐにおいて、層７〜１３のうちゲート電極形成領域Ｇの側壁には、第２のシリコン酸化膜１７が形成されており、さらに、第３のシリコン酸化膜１８が第２のシリコン酸化膜１７を覆うように形成されている。また、第２のシリコンナイトライド膜１９が、第３のシリコン酸化膜１８の外側壁に形成されている。さらに、第３のシリコンナイトライド膜２０が、第２のシリコンナイトライド膜１９および第３のシリコン酸化膜１８を覆うように形成されている。
【００２４】
メモリセル領域Ｍにおいて、領域ＣＢ１外の第１のシリコンナイトライド膜１３上には、第２および第３のシリコン酸化膜１７および１８が形成されている。この第３のシリコン酸化膜１８の側壁には、第２のシリコンナイトライド膜１９が形成されている。そして、第３のシリコンナイトライド膜２０が、層７〜１２（コントロールゲート電極ＧＣ、フローティングゲート電極ＦＧ）を覆うように形成されている。
【００２５】
メモリセル領域Ｍにおいて、複数のゲート電極形成領域Ｇの第３のシリコンナイトライド膜２０間には、ＢＰＳＧ膜２２（第４のシリコン酸化膜：本発明の第２の絶縁膜に相当）が埋込み形成されている。このＢＰＳＧ膜２２は、層７〜１３に覆われた第３のシリコンナイトライド膜２０の上面より下方に埋込み形成されており、後述する第５のシリコン酸化膜２３と共に第３のシリコンナイトライド膜２０を覆うように形成されている。また、このＢＰＳＧ膜２２上と第３のシリコンナイトライド膜２０上には、層間絶縁膜として第５のシリコン酸化膜２３（本発明の第２の絶縁膜に相当）が形成されている。第５のシリコン酸化膜２３は、例えば３５０［ｎｍ］の膜厚により形成されている。
【００２６】
メモリセル領域Ｍにおいて、複数のゲート電極形成領域Ｇ間における領域ＣＢ２には、第１のコンタクトホール１６が形成されている。この第１のコンタクトホール１６は、その上部が楕円柱状に形成されると共に、この下部がその上部に形成された楕円柱の径よりも径が縮小した楕円柱状に形成されている。第１のコンタクトホール１６の上部を含む領域ＣＢ４内には、穴部２４が第５のシリコン酸化膜２３の上部に形成されている。尚、図１（ｂ）に示すように、領域ＣＢ４は領域ＣＢ２を含む領域である。
【００２７】
他方、図１（ｃ）に示すように、周辺回路領域Ｐにおいてゲート電極形成領域Ｇに隣接する領域ＣＢ５には第２のコンタクトホール２８が形成されている。尚、領域ＣＢ５は領域ＣＢ３を含む領域である。この第２のコンタクトホール２８は、第５のシリコン酸化膜２３の中間から第５のシリコン酸化膜２３の下方のシリコン半導体基板２に至るまで縦長楕円柱状に形成されている。また、第２のコンタクトホール２８の上部には、穴部２５が形成されている。
【００２８】
メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、穴部２４および２５並びに第１および第２のコンタクトホール１６および２８には、チタン層２６が埋込み形成されている。このチタン層２６の上にはタングステン層２７が埋込み形成されている。チタン層２６は、タングステン層２７と他の膜とが接触しないようにバリアメタルとして形成されている。これらのチタン層２６やタングステン層２７により接続配線層（コンタクトプラグ）５、６が形成されている。タングステン層２７は、電極材として機能し上部配線（図示せず）と電気的に接続する。
【００２９】
＜詳細な製造方法について＞
以下、図４ないし図１３をも参照しながら、詳細な製造方法について説明する。尚、図４〜図１３の図面中、同一の添え字（ａ）〜（ｃ）を付した図面については、それぞれ図３の平面図におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う縦断側面図を示している。尚、本発明の製造方法を実現できれば、後述説明する工程は必要に応じて省いても良い。
【００３０】
（１）図４に示す構造を形成する工程について
メモリセル領域Ｍにおいては、ｐ型のシリコン半導体基板２の上に第１のシリコン酸化膜７を例えば８［ｎｍ］形成し、周辺回路領域Ｐの高耐圧系トランジスタＴｒｍを形成する領域においては、第１のシリコン酸化膜７を例えば４０［ｎｍ］形成する。そして、減圧ＣＶＤ(Low Pressure Chemical Vapor Deposition)法によりｐ型の不純物がドープされた第１の多結晶シリコン膜８を例えば４０［ｎｍ］形成し、さらに第４のシリコンナイトライド膜３０を例えば９０［ｎｍ］形成し、さらに第６のシリコン酸化膜３１を例えば２３０［ｎｍ］形成する。
【００３１】
そして、その上にレジスト（図示せず）を塗布し、リソグラフィ技術により当該レジストを所望のマスクパターン（図示せず）に形成する。そして、当該マスクパターンをマスクとしてＲＩＥ（Reactive Ion Etching)法により第６のシリコン酸化膜３１、第４のシリコンナイトライド膜３０、第１の多結晶シリコン膜８、第１のシリコン酸化膜７およびシリコン半導体基板２に溝を形成することにより、素子分離領域ＳＴＩを形成するための溝部３２を形成する。
【００３２】
その後、酸化性雰囲気内で加熱することにより、露出した溝部３２の側壁に例えば６［ｎｍ］の第７のシリコン酸化膜３３を形成する。次にＨＤＰ（High Density Plasma)法により例えば５５０［ｎｍ］の第８のシリコン酸化膜３４を溝部３２に埋込み形成するように堆積する。すると図４に示すように形成される。
【００３３】
（２）図５に示す構造を形成する工程について
（１）の形成工程終了後、第８および第６のシリコン酸化膜３４および３１を第４のシリコンナイトライド膜３０が露出するまでＣＭＰ（Chemical Mechanical Polishing)法により平坦化し、例えば９００℃の窒素性雰囲気中において加熱する。
【００３４】
次に、第４のシリコンナイトライド膜３０をマスクとして、Bufferedフッ酸(HF)処理により第８のシリコン酸化膜３４を例えば１０［ｎｍ］エッチングし、この後、例えば１５０℃のリン酸処理により第４のシリコンナイトライド膜３０を除去する。このようにして、第２のシリコン酸化膜１４を主体とした素子分離領域ＳＴＩが形成されるようになる。
さらに、減圧ＣＶＤ法により第２の多結晶シリコン膜９を例えば６０［ｎｍ］形成し、その上に第９のシリコン酸化膜３５を例えば１３０［ｎｍ］形成し、さらにレジスト（図示せず）を塗布しリソグラフィ技術により所望のマスクパターン（図示せず）に形成し、当該マスクパターンをマスクとしてＲＩＥ（Reactive Ion Etching)法により第９のシリコン酸化膜３５をエッチング加工する。
【００３５】
このとき、素子分離領域ＳＴＩ間における第２の多結晶シリコン膜９上に第９のシリコン酸化膜３５が形成されるようになり、素子分離領域ＳＴＩの真上方に形成された第９のシリコン酸化膜３５が除去される。そして、レジストを剥離した後、減圧ＣＶＤ法により第１０のシリコン酸化膜３６を例えば４５［ｎｍ］形成する。すると、図５に示すように形成される。
【００３６】
（３）図６に示す構造を形成する工程について
（２）の形成工程終了後、エッチバック法により第９および第１０のシリコン酸化膜３５および３６を全面エッチバックする。すると、素子分離領域ＳＴＩの真上方に形成された第９および第１０のシリコン酸化膜３５および３６が除去され、第２の多結晶シリコン膜９が露出する。
【００３７】
素子分離領域ＳＴＩ間に形成された第９および第１０のシリコン酸化膜３５および３６をマスクとして第２の多結晶シリコン膜９をＲＩＥ法によりエッチング加工する。その後、ＨＦ蒸気によりマスクとして形成された第９および第１０のシリコン酸化膜３５および３６を除去する。
さらに、減圧ＣＶＤ法によりＯＮＯ膜（第２のゲート絶縁膜）１０を例えば１７［ｎｍ］形成し酸化性雰囲気中において加熱する。この後、減圧ＣＶＤ法により第３の多結晶シリコン膜１１を例えば８０［ｎｍ］形成し、さらにその上にＰＶＤ（Physical Vapor Deposition)法によりタングステンシリサイド（ＷＳｉ）層１２を形成する。さらにその上に減圧ＣＶＤ法により第１のシリコンナイトライド１３を例えば３００［ｎｍ］形成する。
【００３８】
その上にレジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを所定のマスクパターンに加工し、当該マスクパターンをマスクとしてＲＩＥ法により第１のシリコンナイトライド膜１３をエッチングすることにより除去する。具体的には、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて各トランジスタＴｒｓ、Ｔｒｎ、Ｔｒｍのゲート電極形成領域Ｇ（図６（ｂ）および図６（ｃ）参照）を除いて第１のシリコンナイトライド膜１３を除去する。
【００３９】
この後、レジストを剥離し、第１のシリコンナイトライド膜１３をマスクとしてＲＩＥ法によりタングステンシリサイド膜１２、第３の多結晶シリコン膜１１、ＯＮＯ膜１０、第２および第１の多結晶シリコン膜９および８を加工する。さらに８００℃の窒素雰囲気中において加熱し、引き続き酸化性雰囲気中において加熱することにより第２のシリコン酸化膜１７を例えば６［ｎｍ］形成する。この加工工程により、図６に示すような構造が形成される。
【００４０】
すると、図６に示すように、素子分離領域ＳＴＩ上に形成された第２の多結晶シリコン膜９が除去され、第１および第２の多結晶シリコン膜８および９が分断されるようになり、フローティングゲート電極ＦＧが複数に分断されるようになる（複数の電極層の形成）。
【００４１】
（４）図７に示す構造を形成する工程について
（３）に示す形成工程後、ｐ型の不純物をイオン注入することによりソース／ドレイン拡散層２１を形成する。さらに第３のシリコン酸化膜１８を全面に例えば２０［ｎｍ］形成し、その上にレジスト（図示せず）を塗布し、このレジストに所定のレジストパターンを形成し、希釈したBufferdフッ酸（HF）によりメモリセル領域Ｍのビット線コンタクト形成領域内の一部となる領域ＣＢ１に形成された第２および第３のシリコン酸化膜１７および１８を除去する。
【００４２】
次にＲＴＡ(Rapid Thermal Annealing)法により酸素雰囲気中において加熱することにより第２および第３のシリコン酸化膜１７および１８の密度を高める。減圧ＣＶＤ法により第２のシリコンナイトライド膜（符号１５および１９参照）を例えば２０［ｎｍ］形成し、当該第２のシリコンナイトライド膜をＲＩＥ法により全面エッチバックする。
すると、図７（ｂ）に示すように、メモリセル領域Ｍの領域ＣＢ１内では、第１ないし第３の多結晶シリコン膜８、９、１１やタングステンシリサイド膜１２、ＯＮＯ膜１０、第１のシリコンナイトライド膜１３の外側壁に対して第２のシリコンナイトライド膜１５が残存するようになる。また、前記した領域ＣＢ１以外の領域においては、第３のシリコン酸化膜１８の外側壁に第２のシリコンナイトライド膜１９が残存するようになる。
【００４３】
この後、さらに第３のシリコンナイトライド膜２０を減圧ＣＶＤ法により全面に例えば２０［ｎｍ］形成し、例えば８５０℃の酸素雰囲気中において加熱する。すると図７に示す構造が形成されるようになる。
（５）図８に示す構造を形成する工程について
（４）の形成工程後、常圧ＣＶＤ法によりＢＰＳＧ膜２２（本発明の第２の絶縁膜）を埋込み形成する。このとき、図８（ｂ）および図８（ｃ）に示すように、各トランジスタＴｒｓ、Ｔｒｎのゲート電極形成領域Ｇ間の第３のシリコンナイトライド膜２０間にＢＰＳＧ膜２２が埋込み形成されるようになり、領域ＣＢ１内にもＢＰＳＧ膜２２が埋込み形成される。
【００４４】
そして、第３のシリコンナイトライド膜２０が露出するまでＢＰＳＧ膜２２をＣＭＰ法により平坦化する。そして、この上に層間絶縁膜として第５のシリコン酸化膜２３をプラズマＣＶＤ法により例えば３５０ｎｍ形成し、その後例えば９７０℃の窒素雰囲気中において加熱する。すると、図８に示す構造が形成される。
【００４５】
（５）に示す構造を形成工程後、図９に示すように、この上にレジスト３７を塗布し、リソグラフィ技術によりレジスト３７を所定のマスクパターンに加工する。このマスクパターンは、メモリセル領域Ｍではセルフアライン形成技術により第１のコンタクトホール１６を形成するための領域ＣＢ２を開口したパターンを示しており、周辺回路領域Ｐではノンセルフアライン形成技術により第２のコンタクトホール２８を形成するための領域ＣＢ３（非セルフアライン形成領域）を開口したパターンを示している。
【００４６】
そして、図１０に示すように、このマスクパターンをマスクとしてＲＩＥ法により第５のシリコン酸化膜２３およびＢＰＳＧ膜２２および第１のシリコン酸化膜７をエッチングして除去すると共に、露出したシリコン半導体基板２に対してｐ型の不純物をイオン注入することでソース／ドレイン拡散層３および４を形成する。
この場合、図１０（ｂ）に示すように、領域ＣＢ２に対してセルフアライン形成技術により第１のコンタクトホール１６を形成する。具体的には、シリコンナイトライド膜に対して高選択比の得られる条件下において第５のシリコン酸化膜２３およびＢＰＳＧ膜２２をエッチングする。この領域ＣＢ２は、図３に示すように、平面的には楕円状（立体的には楕円柱状）に形成されるが、その楕円の長手方向（長径：アクティブエリア方向）は例えば４２０［ｎｍ］に形成され、楕円の短径は例えば９０［ｎｍ］（ワード線形成方向：ゲート電極形成方向）に形成される。この領域ＣＢ２は、セルフアライン形成領域に相当する。
【００４７】
この場合、メモリセル領域Ｍの領域ＣＢ２内では、第５のシリコン酸化膜２３およびＢＰＳＧ膜２２を除去するときにセルフアライン形成技術によりエッチングしているため、第２および第３のシリコンナイトライド膜１５および２０は、図１０に示すように、その肩部Ａ（図１０（ｂ）参照）が削りとられるものの、選択ゲートトランジスタＴｒｓのゲート電極を構成する膜８、９、１０、１１および１２の側壁に第２および第３のシリコンナイトライド膜１５および２０が残存するようになる。
【００４８】
他方、周辺回路領域Ｐでは、図１０（ｃ）に示すように、シリコン半導体基板２と上層配線（図示せず）との間にコンタクトプラグを形成するための領域ＣＢ３に対してセルフアライン形成技術を用いることなく（以下、非セルフアライン形成技術と称する）第２のコンタクトホール２８を円筒状に形成する。
尚、セルフアライン技術によりメモリセル領域Ｍ内の領域ＣＢ２をエッチングし、非セルフアライン形成技術により周辺回路領域Ｐ内の領域ＣＢ３についてエッチングするようにしているが、これはメモリセル領域Ｍおよび周辺回路領域Ｐについてエッチング条件が合致すれば必要に応じて同時にエッチング処理しても良いし、別工程でエッチング処理するようにしても良い。
【００４９】
そして、この後レジスト３７を除去し、イオン注入法により領域ＣＢ２およびＣＢ３に対してドーパントを注入し９７０℃の窒素性雰囲気中において加熱しドーパントを活性化する。
ところで、上層配線（図示せず）を形成する工程前までの構造完成図を図１（ｂ）および図１（ｃ）に示すように、領域ＣＢ２周囲（周辺）における第５のシリコン酸化膜２３の上部についてさらに開孔径の大きな領域ＣＢ４の穴部２４を形成し、当該領域ＣＢ４にチタン膜２６やタングステン層２７を埋込み形成することで埋込性を良化させている。尚、チタン層２６に代えてＴｉＮ層により形成しても良い。領域ＣＢ４は、長径８００［ｎｍ］の楕円柱状に形成される。
【００５０】
そこで、図１０に示す構造の形成工程後、第５のシリコン酸化膜２３の上にレジスト（図示せず）をパターニング形成し、領域ＣＢ４について第５のシリコン酸化膜２３の上部をエッチングすることで単純に穴部２４を形成した場合には、第２および第３のシリコンナイトライド膜１５および２０の肩部Ａが薄く形成されるにも関わらず、さらに肩部Ａのシリコンナイトライド膜が除去されるようになってしまう。肩部Ａが薄く形成されると、前述した工程においてエッチング除去したシリコン酸化膜が第１および第２のシリコンナイトライド膜１３および１５間に残存している場合には、エッチング処理がこのシリコン酸化膜を通じてタングステンシリサイド層１２まで達してしまう虞がある。
【００５１】
具体的には、セルフアライン形成技術により第１のコンタクトホール１６が形成された後には、本実施形態の製造方法ではシリコンナイトライド膜の残膜は例えば３００〜４００［Å］程度の膜厚しか残存しない。セルフアラインマスク膜として機能する第１のシリコンナイトライド膜１３の膜厚を厚くすることで絶縁性能を保持することも考えられるものの、第１のシリコンナイトライド膜１３の厚さを厚くしすぎるとアスペクト比が高くなってしまうため、第１および第２のコンタクトホール１６および２８を所望の形状に形成することが困難となり、第１のシリコンナイトライド膜１３の厚さを厚くすることはできない。
【００５２】
すなわち、単純に領域ＣＢ４について第５のシリコン酸化膜２３の上部をエッチングし穴部２４を形成した場合には、最悪の場合、トランジスタＴｒｓのゲート電極のタングステンシリサイド膜１２に至るまでエッチング除去されてしまうようになる。この後、もし領域ＣＢ４に対して接続配線層５を埋込み形成すると、この接続配線層５がタングステンシリサイド膜１２に接触してしまうように埋込み形成されることになり、不具合を生じてしまう。
【００５３】
さらに、別の方法として次に示す方法が挙げられる。すなわち、図１０に示す構造を形成した後、肩部Ａが露出しないように領域ＣＢ２に対して肩部Ａの上方で且つ第５のシリコン酸化膜２３の上面より下方まで予め多結晶シリコン層等の接続配線（図示せず）を埋込み形成した後、第５のシリコン酸化膜２３の上部を開孔する方法も考えられる。しかし、その後、さらに第５のシリコン酸化膜２３の上面より上方まで接続配線を埋込み形成する必要があり、複数回に分けて接続配線層５を埋込み形成する必要があるため、コストが大幅に上昇してしまう。
【００５４】
そこで、本実施形態においては、次に示す工程により第５のシリコン酸化膜２３の上部を開孔し穴部２４および２５を形成する。すなわち、図１０に示す構造を形成した後、図１１に示すように、半導体ウェハをスピンさせながらフォトレジスト３８（下層レジスト）を第５のシリコン酸化膜２３（層間絶縁膜）の上面から例えば５００［ｎｍ］上方まで形成する。このフォトレジスト３８は、樹脂、光・酸発生材、シクロヘキサンおよび架橋材の混合剤による塗布型のレジストであり、メモリセル領域Ｍの領域ＣＢ２および周辺回路領域Ｐの領域ＣＢ３に形成された第１および第２のコンタクトホール１６および２８内にも堆積するようになる。
【００５５】
そして、さらにその上に塗布型酸化膜３９（レジスト間膜：露光ストッパ膜：パターニングストッパ膜）を全面に例えば１１０ｎｍ形成する。塗布型酸化膜３９は、ポリシロキサン、光・酸発生材、プロピレングリコールモノエチルエーテル、プロピレングリコールモノプロピルエーテルおよび水の混合材により構成されている。
さらにその上に、フォトレジスト４０（上層レジスト）を塗布する。このフォトレジスト４０は、ポリメタクリレート、光・酸発生材、乳酸エチルおよびメトキシプロピルアセラートの混合剤により構成されている。フォトレジスト４０を塗布した後、マスク（図示せず）を介してリソグラフィ技術によりフォトレジスト４０を露光する。この場合、塗布型酸化膜３９は、フォトレジスト４０を露光する際の露光ストッパ膜として作用するため、塗布型カーボン膜３９の上層側のフォトレジスト４０のみパターニング形成することができる。
【００５６】
すると、図１１に示すように、領域ＣＢ２（セルフアライン形成領域に相当）よりも径の広い領域ＣＢ４のセルフアライン形成領域周囲についてフォトレジスト４０にパターニング形成されると同時に、領域ＣＢ３（非セルフアライン形成領域に相当）よりも径の広い領域ＣＢ５の非セルフアライン形成領域周囲についてフォトレジスト４０がパターニング形成されるようになる。
【００５７】
このようにして、フォトレジスト３８および４０並びに塗布型酸化膜３９により多層レジスト構造４１が形成される。尚、領域ＣＢ３は、平面的には長径が例えば１００〜２００［ｎｍ］の楕円形状の領域であり、領域ＣＢ５は少なくとも領域ＣＢ３を含む領域であり、平面的には長径が例えば２００〜３００［ｎｍ］の楕円形状の領域である。
その後、パターニング形成された上層側のレジスト４０をマスクとして、ＲＩＥ法により塗布型酸化膜３９およびフォトレジスト３８および第５のシリコン酸化膜２３の上部について領域ＣＢ４および領域ＣＢ５に穴部２４および２５を同時に加工する。このとき、図１２に示すように、この穴部２４および２５の深さｄを例えば２００［ｎｍ］（２０００Å）とするように加工する。
【００５８】
すると、図示しないが、穴部２４および２５を加工する前段階においては、第１および第２のコンタクトホール１６および２８内に形成された下層側のフォトレジスト３８が、第１ないし第３のシリコンナイトライド膜１３、１５および２０の上方まで形成されているため、その後下層側のフォトレジスト３８を介して穴部２４および２５を加工すると、下層側のフォトレジスト３８が穴部２４および２５の底面の下方まで減るものの、第２および第３のシリコンナイトライド膜１５および２０の肩部Ａがさらに削りとられることなく穴部２４および２５を所望の深さまで加工することができる。したがって、第１ないし第３のシリコンナイトライド膜１３、１５および２０が削り取られることがなくなり絶縁機能を維持できる。
【００５９】
その後、領域ＣＢ２およびＣＢ３内に形成された下層側のフォトレジスト３８を同時に除去し、イオン注入法により所定の領域にドーパントを注入し、８００℃の窒素雰囲気中において１０分間加熱し、ドーパントを活性化することで拡散層３および４を形成する。
さらに、図１３（ｂ）および図１３（ｃ）に示すように、ＰＶＤ法によりチタン（Ｔｉ）膜２６を例えば４５［ｎｍ］形成し、５５０℃、９０分の水素を含有する窒素性雰囲気中において加熱する。そして、その上にＰＶＤ法によりタングステン（Ｗ）膜２７を例えば４００［ｎｍ］形成する。すると、メモリセル領域Ｍおよび周辺回路領域Ｐに対して同時にチタン層２６およびタングステン層２７が形成されるようになる。その後、ＣＭＰ法によりタングステン（Ｗ）層２７を第５のシリコン酸化膜２３が露出するまで平坦化し、４００℃、３０分の水素を含む窒素性雰囲気中において加熱する。
【００６０】
本実施形態の製造方法によれば、第１ないし第３のシリコンナイトライド膜１３、１５および２０を覆い保護するように第５のシリコン酸化膜２３の上方まで下層側のフォトレジスト３８を形成し、その上に塗布型酸化膜３９および上層側のフォトレジスト４０を塗布し、上層側のフォトレジスト４０をパターニング形成し、上層側のフォトレジスト４０をマスクとして塗布型酸化膜３９および下層側のフォトレジスト３８を介して第５のシリコン酸化膜２３の上部に穴部２４および２５を形成するため、セルフアライン形成技術により領域ＣＢ２に形成された第１のコンタクトホール１６に対してさらに開孔幅の大きな領域ＣＢ４に穴部２４を形成するときに領域ＣＢ２内をさらにエッチング処理する必要があったとしても、下層側のフォトレジスト３８が領域ＣＢ２の第１ないし第３のシリコンナイトライド膜１３、１５および２０を保護するように作用するため、当該第１ないし第３のシリコンナイトライド膜１３、１５、２０の絶縁性能を保持できるようになる。
【００６１】
しかも、メモリセル領域Ｍおよび周辺回路領域Ｐに対してチタン層（Ｔｉ）２６およびタングステン（Ｗ）層２７を同時に埋込み形成することができるようになるため、工程数の増加を招くことなくコストを削減できる。
さらに、このような製造方法によれば、第１ないし第３のシリコンナイトライド膜１３、１５および２０は、その膜厚を従来に比較して厚くする必要がない。これにより、領域ＣＢ２に埋込み形成されたＢＰＳＧ膜２２に対して第１のコンタクトホール１６を形成するときには、アスペクト比を低くしながら形成できるため、第１のコンタクトホール１６を容易に形成できるようになる。
【００６２】
（第２の実施形態）
図１４は、本発明の第２の実施形態の説明図を示すもので、第１の実施形態と異なるところは、塗布型カーボン膜に代えて塗布型反射防止膜を塗布したところにある。第１の実施形態と同一部分には同一符号を付して以下異なる部分のみ説明する。
図１０の形成工程後、塗布型反射防止膜４２を第１および第２のコンタクトホール１６および２８内に形成する。この塗布型反射防止膜５０は、乳酸エチル、メトキシプロピルアセラートを主成分とした膜により形成されており、少なくとも第５のシリコン酸化膜２３の上面より上方まで形成される。
【００６３】
そして、その上にフォトレジスト５１を塗布し、図１４に示すように、領域ＣＢ６およびＣＢ７が開孔するようにフォトレジスト５１をリソグラフィ技術により所定のパターンに形成する。このとき、塗布型反射防止膜５０は、パターニング形成するときのパターニングストッパ膜として機能し、図１４に示すように、フォトレジスト５１は、領域ＣＢ６およびＣＢ７について開孔するようになる。この領域ＣＢ６は、少なくとも領域ＣＢ２を含む領域により形成され、その長径および短径が共に大きな径（例えば長径８００［ｎｍ］、短径４２０［ｎｍ］）で形成された領域である。
【００６４】
さらに、このフォトレジスト５１のパターンをマスクとして、ＲＩＥ法により塗布型反射防止膜４２および第５のシリコン酸化膜２３をエッチング加工することで第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。穴部２４および２５を形成した後の工程については、第１の実施形態と同様のためその説明を省略する。
本実施形態に係る半導体装置の製造方法によれば、第１および第２のコンタクトホール１６および２８に塗布型反射防止膜５０を第５のシリコン酸化膜２３の上面の上方まで埋込み形成し、その上にフォトレジスト５１を塗布しこのフォトレジスト５１をパターニング形成し、当該フォトレジスト５１をマスクとして第５のシリコン酸化膜２３の上部に穴部２４および２５を形成しているため、第１ないし第３のシリコンナイトライド膜１３、１５および２０に孔が形成されることを回避することができる。
【００６５】
しかも、領域ＣＢ６およびＣＢ７について第１および第２のコンタクトホール１６および２８にチタン層２６およびタングステン層２７を埋込み形成するときに、別工程において埋込み形成する必要がなくなり、同時に埋込み形成できるようになる。
【００６６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示すような変形、もしくは拡張が可能である。
ＮＡＮＤ型のフラッシュメモリ装置１に適用した実施形態を示したが、シリコン半導体基板２上に基板上絶縁膜を介して複数の電極層（例えば、ＭＯＳトランジスタのゲート電極）を備えている半導体装置であればどのような半導体装置に適用しても良い。すなわち、ＮＯＲ型のフラッシュメモリ装置、不揮発性記憶装置、ＤＲＡＭ半導体記憶装置、ＳＲＡＭ半導体記憶装置等に適用しても良い。
チタン層２６およびタングステン層２７により接続配線層５を形成した実施形態を示したが、このチタン（Ｔｉ）層２６およびタングステン（Ｗ）層２７に代えてアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）の何れの材質により形成しても良い。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態を示す模式的な断面図（（ａ）は図３におけるＡ−Ａ線に沿う断面図、（ｂ）は図３におけるＢ−Ｂ線に沿う断面図、（ｃ）は図３におけるＣ−Ｃ線に沿う断面図）
【図２】メモリセル領域における電気的構成図
【図３】模式的な平面図
【図４】一製造工程を示す図（その１）
【図５】一製造工程を示す図（その２）
【図６】一製造工程を示す図（その３）
【図７】一製造工程を示す図（その４）
【図８】一製造工程を示す図（その５）
【図９】一製造工程を示す図（その６）
【図１０】一製造工程を示す図（その７）
【図１１】一製造工程を示す図（その８）
【図１２】一製造工程を示す図（その９）
【図１３】一製造工程を示す図（その１０）
【図１４】本発明の第２の実施形態を示す図１１相当図
【符号の説明】
【００６８】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン半導体基板（半導体基板）、５は接続配線層（コンタクトプラグ）、７は第１のシリコン酸化膜（基板上絶縁膜）、１３は第１のシリコンナイトライド膜（第１の絶縁膜）、１５は第２のシリコンナイトライド膜（第１の絶縁膜）、１６は第１のコンタクトホール、２０は第３のシリコンナイトライド膜（第１の絶縁膜）、２２はＢＰＳＧ膜（第２の絶縁膜）、２３は第５のシリコン酸化膜（第２の絶縁膜）、２４および２５は穴部、２８は第２のコンタクトホール、３８はフォトレジスト（下層側のレジスト）、３９は塗布型酸化膜（パターニングストッパ膜）、４０はフォトレジスト（上層側のレジスト）、ＣＢ２は領域（セルフアライン形成領域）、ＣＢ３は領域（非セルフアライン形成領域）、ＧＣはコントロールゲート電極（電極層）、ＦＧはフローティングゲート電極（電極層）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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