(57)【要約】  【課題】データ入出力装置において、その未使用のコネクタにモニタ機器を接続した場合、このモニタ機器への通信中のデータのモニタ出力を、データ破壊を防止しながら実行できるようにする。  【解決手段】データ線と制御線を備えるメイン伝送路のデータ線６１Ｔ〜６４Ｒと、データ線と制御線をそれぞれ備える複数のサブ伝送路のデータ線７１Ｔ〜７８Ｒと、メイン伝送路と複数のサブ伝送路において制御線同士を接続する制御線接続部（不図示）と、複数のサブ伝送路の１つとメイン伝送路についてデータ線同士を接続し、データについて双方向のメイン通信チャネルを形成するデータ線接続部５１および５２と、メイン通信チャネルを構成するサブ伝送路以外の他のサブ伝送路からモニタ要求信号が制御線を経由して入力されたときに、他のサブ伝送路のデータ線に接続されているモニタ線（ＭＴ１〜ＭＲ４の何れか）をデータのメイン通信チャネルのデータ線（６１Ｔ〜６４Ｒの何れか）に接続するモニタ線接続部５５および５６とを有する。  【選択図】図３
2006155489.tif 000002
【特許請求の範囲】
【請求項１】
データ線と制御線を備えるメイン伝送路と、
データ線と制御線をそれぞれ備える複数のサブ伝送路と、
前記メイン伝送路と前記複数のサブ伝送路において制御線同士を接続する制御線接続部と、
前記複数のサブ伝送路の１つと前記メイン伝送路とにおいてデータ線同士を接続し、データについて双方向のメイン通信チャネルを形成するデータ線接続部と、
前記メイン通信チャネルを構成する前記サブ伝送路以外の他のサブ伝送路からモニタ要求信号が制御線を経由して入力されたときに、前記他のサブ伝送路のデータ線に接続されているモニタ線を前記データのメイン通信チャネルのデータ線に接続するモニタ線接続部と、
を有するデータ入出力装置。
【請求項２】
前記データ線接続部は、
１つのサブ伝送路と前記メイン伝送路とにおいて前記データ線同士を接続し、前記メイン通信チャネルを形成するメイン通信接続部と、
前記複数のサブ伝送路の２つにおいてデータ線同士を接続し、データについて双方向のサブ通信チャネルを形成するサブ通信接続部と、
を含む請求項１に記載のデータ入出力装置。
【請求項３】
前記モニタ線接続部は、
前記モニタ線を前記メイン通信チャネルのデータ線に接続するメイン通信モニタ部と、
前記サブ通信チャネルを構成する前記２つのサブ伝送路以外のサブ伝送路において、そのデータ線に接続されているモニタ線を前記サブ通信チャネルのデータ線に接続するサブ通信モニタ部と、
を含む請求項２に記載のデータ入出力装置。
【請求項４】
前記複数のサブ伝送路の一部に、前記モニタ線接続部に接続されるモニタ線を有する
請求項１に記載のデータ入出力装置。
【請求項５】
前記データ線接続部は、
１つのサブ伝送路と前記メイン伝送路とにおいて前記データ線同士を接続し、前記メイン通信チャネルを形成するメイン通信接続部と、
前記モニタ線を有する前記サブ伝送路の第１グループ内のサブ伝送路と、前記モニタ線を有しない第２グループ内のサブ伝送路とにおいてデータ線同士を接続し、あるいは、前記第１グループ内の２つのサブ伝送路においてデータ線同士を接続し、データについて双方向のサブ通信チャネルを形成するサブ通信接続部と、
を含む請求項４に記載のデータ入出力装置。
【請求項６】
前記モニタ線接続部は、
前記他のサブ伝送路の前記データ線に接続されている前記モニタ線を前記メイン通信チャネルのデータ線に接続するメイン通信モニタ部と、
前記サブ通信チャネルを構成する前記２つのサブ伝送路以外のサブ伝送路において、そのデータ線に接続されているモニタ線を前記サブ通信チャネルのデータ線に接続するサブ通信モニタ部と、
を含む請求項５に記載のデータ入出力装置。
【請求項７】
前記複数のサブ伝送路の幾つかのサブ回路に、データ信号の電圧レベルを変換するレベル変換部が接続されている
請求項１に記載のデータ入出力装置。
【請求項８】
前記データ線接続部および前記モニタ制御部の制御情報を、入力されるアドレス信号に応じて書き換え可能に記憶する記憶部をさらに有し、
前記データ線接続部と前記モニタ線接続部の各々が、その入力に接続されている前記複数のメイン伝送路と複数のサブ伝送路の何れかを送られてくる複数のデータの中から前記制御情報に応じて１つ選択し、出力に接続されているサブ伝送路のデータ線に出力する複数のセレクタを含む
請求項１に記載のデータ入出力装置。
【請求項９】
前記制御情報は、そのビットの順位に応じて、前記セレクタが出力すべきデータを入力される前記複数のデータの中から１つを選択するときの優先順位が決められている
請求項８に記載のデータ入出力装置。
【請求項１０】
前記メイン伝送路が複数設けられ、
複数のメイン伝送路の各々に接続され、入力されるデータに各々所定の変換を施して出力する複数のデータ変換部と、
前記複数のデータ変換部に接続され、前記複数のデータ変換部へのデータの入出力を制御する入出力インターフェースと、
をさらに有する請求項１に記載のデータ入出力装置。
【請求項１１】
第１デバイスを内部に実装し、内部に実装し又は外部に接続される複数の第２デバイスの１つと前記第１デバイスとの接続を制御するデータ入出力装置を内部に実装している電子機器であって、
前記データ入出力装置は、
前記第１デバイス側に接続されデータ線と制御線を備えるメイン伝送路と、
前記複数の第２デバイスの各々に対応して設けられデータ線と制御線をそれぞれ備える複数のサブ伝送路と、
前記メイン伝送路と前記複数のサブ伝送路とにおいて制御線同士を接続する制御線接続部と、
前記複数のサブ伝送路の１つと前記メイン伝送路とにおいてデータ線同士を接続し、データについて前記第１デバイスと１つの第２デバイスとの間で双方向のメイン通信チャネルを形成するデータ線接続部と、
前記メイン通信チャネルを構成する前記サブ伝送路以外の他のサブ伝送路からモニタ要求信号が制御線を経由して入力されたときに、前記他のサブ伝送路のデータ線に接続されているモニタ線を前記メイン通信チャネルのデータ線に接続し、当該モニタ線を有するサブ伝送路に接続されているモニタ機器に前記メイン通信チャネルを通信中のデータを出力可能とするモニタ線接続部と、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メイン伝送路と複数のサブ伝送路との接続を制御して、データおよび制御信号の通信チャネルを変更することができるデータ入出力装置と、これを内蔵する電子機器とに関するものである。
【背景技術】
【０００２】
コンピュータあるいはコンピュータ機能を有する機器は、外部に接続される他の機器やデバイス（以下、単にデバイスという）とデータ転送などを相互に行うための通信機能を有し、そのための構成として複数のデータ伝送路の接続を制御するデータ入出力装置を有する。
データ伝送路を「データ入出力路」といった別の名称で呼ぶことがある。一般的に、データ入出力装置は通信用ＬＳＩまたはその一部の機能として実現されることが多い。
【０００３】
データ入出力装置として、複数のデータ入出路間でデータが転送される入出力路を切り換える切替手段と、その切替制御のためのデータをコンピュータ内蔵プログラムの内容を書き換えることなしに変更するために切替データを登録する登録手段とを有するものが知られている（たとえば、特許文献１参照）。
【０００４】
上記特許文献１に記載されているデータ入出力装置は、これを内部に実装している機器に他のデバイスが複数接続されている場合に、たとえばメモリなどの登録手段に登録されている切替データ（アドレスなど）に応じて特定される１つのデバイスと当該機器との通信が可能な状態にし、１つの通信チャネルを形成する。以下、「通信チャネル」は、データ入出力装置の制御によって通信可能な状態となったデータ伝送路やデータ入出路のことをいう。この通信チャネルは、切替手段によって切替データに応じて変更可能である。
【０００５】
上記特許文献１において切替手段としてスイッチ回路が開示され、スイッチ回路の具体例として複数のマルチプレクサが示されている（特許文献に記載の図２、図５参照）。各マルチプレクサは、入力される複数のシリアルデータの１つを選択して出力する。複数のマルチプレクサの入力側は、各シリアルデータを全てのマルチプレクサに入力可能に複数のシリアルデータの入力線が結線されている。
特許文献１に記載の図２において複数のマルチプレクサは、デバイスが１つずつ接続されるコネクタに対し対（ペア）で設けられている。すなわち、各コネクタに対し、コネクタからのデータをＣＰＵ側に送るためのマルチプレクサと、ＣＰＵからのデータをコネクタ側に送るマルチプレクサとが対で設けられている。
一方、特許文献１に記載の図５に示すマルチプレクサは、その装置内位置が図２の場合と異なるためマルチプレクサは対で設けていない。
【特許文献１】特開２００２−２１５５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、最近の通信機能を有する機器は、多機能化の進展により内蔵のデバイス数が増える傾向にあり、またユーザの好みで外部に接続される様々なデバイスとの通信が可能になってきている。
これらのデバイスは、所定の通信規格に則ったデータやその転送時の制御信号の伝送が要求され、デバイスの種類が増えると、開発または不良解析時にデータ等の転送が正しく行われているかを検証するためのデバッグ作業の負担が増大する。とくに最近では、データ入出力装置が複雑化し、高速な切り替え動作が要求され、また外部接続するデバイスに起因した不確定要素が増えていることから、最初からデバッグを行い易い機器としておくことは以前にも増して重要になっている。
【０００７】
デバッグでは、通信チャネルを伝送中のデータあるいは制御信号をモニタし、たとえばオシロスコープやロジックアナライザを用いて波形を観察し、ロジックエラー、信号遅延、信号減衰量を調べ、さらにノイズ解析をすることができれば問題の特定が速やかである。
【０００８】
ところが、たとえば特許文献１にはデータをモニタ出力することに関する記載が一切なく、また、特許文献１に示すようなデータ入出力装置は、その構成上、データをモニタ出力することができない。
データをモニタ出力するためには、通信チャネルを通信中のデータを、この通信を邪魔することなく別の出力端子に送る必要がある。しかし、特許文献１に記載されているように多くのデータ入出力装置における切替手段（スイッチ回路）は、データの入力側経路と出力側経路を１対１で接続するようになっている。
たとえば特許文献１に記載されているようにスイッチ回路を複数のマルチプレクサにより形成した場合、複数のマルチプレクサの１つからデータを出力することにしている。したがって、このマルチプレクサを用いたスイッチ回路においては基本的に、通信中のデータをモニタ出力することはできない。ただし、通信対象のデバイスが接続されているコネクタに対応したマルチプレクサ以外の他のマルチプレクサから、通信チャネルのデータを出力することはアドレスを書き換えることによって可能である。
【０００９】
しかし、特許文献１に記載されているデータ入出力装置はパラレルデータをシリアルデータに変換する機能を有することから明らかなように、デバイス側の通信にはシリアルバスが用いられる。シリアルバスによる通信では、一般に、データの転送に先立って要求信号が送られ、データ転送が終わると、転送状態を元に戻すためのクリア信号が送られる。これらの制御信号が未使用のコネクタに接続されるモニタ機器から送られると、これが通信チャネルに入力され、通信中のデータを破壊する可能性がある。この意味で、特許文献１に記載されているデータ入出力装置は、未使用のコネクタから通信中のデータをモニタするための構成になっていない。
【００１０】
本発明が解決しようとする課題は、データ入出力装置において、その未使用のコネクタにモニタ機器を接続した場合、このモニタ機器への通信中のデータのモニタ出力を、データ破壊を防止しながら実行できるようにすることである。
【課題を解決するための手段】
【００１１】
本発明に係るデータ入出力装置は、データ線と制御線を備えるメイン伝送路と、データ線と制御線をそれぞれ備える複数のサブ伝送路と、前記メイン伝送路と前記複数のサブ伝送路とにおいて制御線同士を接続する制御線接続部と、前記複数のサブ伝送路の１つと前記メイン伝送路とにおいてデータ線同士を接続し、データについて双方向のメイン通信チャネルを形成するデータ線接続部と、前記メイン通信チャネルを構成する前記サブ伝送路以外の他のサブ伝送路からモニタ要求信号が制御線を経由して入力されたときに、前記他のサブ伝送路のデータ線に接続されているモニタ線を前記データのメイン通信チャネルのデータ線に接続するモニタ線接続部と、を有する。
【００１２】
本発明のデータ入出力装置は、その内部のメイン伝送路と複数のサブ伝送路との間で接続を切り替える（あるいは、複数のサブ伝送路間で接続を切り替える）ものである。メイン伝送路と複数のサブ伝送路は、それぞれ、データが伝送されるデータ線と、制御信号が伝送される制御線とを有している。制御線の接続は制御線接続部によって切り替えられる。データ線はデータ線接続部によって切り替えられる。とくにデータ線接続部は、メイン通信路のデータ線を、複数のサブ通信路の１つにおけるデータ線と接続し、データが送られるメイン通信チャネルを形成する。
一方、本発明のデータ入出力装置はモニタ接続部を有している。モニタ接続部は、上記形成されているメイン通信チャネルを通信中のデータを、他のサブ伝送路から出力可能にするためのものである。つまり、この他のサブ伝送路の制御線を経由してモニタ要求信号が入力されると、そのことに基づいてモニタ接続部は、モニタ要求信号が送られてきた他のサブ伝送路のデータ線に接続されているモニタ線を、メイン通信チャネルのデータ線に接続する。これによって、メイン通信チャネルからデータが正規の通信先のほかに、モニタ線を経由して上記他のサブ伝送路にも送られる。
【００１３】
本発明に係る電子機器は、第１デバイスを内部に実装し、内部に実装し又は外部に接続される複数の第２デバイスの１つと前記第１デバイスとの接続を制御するデータ入出力装置を内部に実装している電子機器であって、前記データ入出力装置は、前記第１デバイス側に接続されデータ線と制御線を備えるメイン伝送路と、前記複数の第２デバイスの各々に対応して設けられデータ線と制御線をそれぞれ備える複数のサブ伝送路と、前記メイン伝送路と前記複数のサブ伝送路とにおいて制御線同士を接続する制御線接続部と、前記複数のサブ伝送路の１つと前記メイン伝送路とにおいてデータ線同士を接続し、データについて前記第１デバイスと１つの第２デバイスとの間で双方向のメイン通信チャネルを形成するデータ線接続部と、前記メイン通信チャネルを構成する前記サブ伝送路以外の他のサブ伝送路からモニタ要求信号が制御線を経由して入力されたときに、前記他のサブ伝送路のデータ線に接続されているモニタ線を前記メイン通信チャネルのデータ線に接続し、当該モニタ線を有するサブ伝送路に接続されているモニタ機器に前記メイン通信チャネルを通信中のデータを出力可能とするモニタ線接続部と、を有する。
【発明の効果】
【００１４】
本発明によれば、モニタ接続部によりメイン通信チャネルのデータ線に接続された他のサブ伝送路のデータ線にモニタ機器を接続すると、通信中のデータをモニタすることができる。これに先立ってモニタ要求信号がモニタ機器から送出されるが、本発明では、制御線がデータ線と独立して設けられていることから、モニタ要求信号などの制御信号と通信中のデータとが衝突し、これによって通信中のデータが破壊されることがない。
【発明を実施するための最良の形態】
【００１５】
以下、モニタ機器としてパーソナルコンピュータ（ＰＣ）を用いる場合を例として、本発明に係る電子機器と、それを内蔵しているデータ入出力装置との実施の形態を、図面を参照して記述する。
ＰＣのマザーボードあるいは内蔵モデムカードには、通常、ＵＡＲＴ(Universal Asynchronous Receiver Transmitter)と称されるシリアル制御ＩＣが搭載されている。そこで、以下の記述ではＵＡＲＴ仕様のＩＣやインターフェースを用いることとしているが、本発明においては、この仕様は任意である。
【００１６】
図１に、本発明の実施の形態に係る電子機器内に実装されている基板と、この基板に接続されているモニタ機器（ＰＣ）とを示す。
図１に示す基板１に、中央演算ユニット（ＣＰＵ）２、本発明の実施の形態に係るデータ入出力装置としてのＩＣ３、２つのコネクタ４と５、および、デバイス６〜１１が実装されている。
【００１７】
ここでＣＰＵ２は、電子機器全体（あるいは一部）を制御するものであり、本発明における「第１デバイス」に相当する。
また、デバイス６〜１１は、モニタ機器（ＰＣ２２）とともに本発明における「複数の第２デバイス」に相当する。デバイス６〜１１は、電子機器により実現する機能に応じてデータ記憶デバイス、データ記録デバイス、データ再生デバイス、表示デバイス、音声出力デバイス、通信制御デバイスなどがある。このうち通信制御デバイスは、外部に接続されるデバイス（不図示、第２デバイスの一種）との通信制御を行うものであり、外部に接続されるデバイスの通信規格ごとに設けられている。
【００１８】
ＩＣ３の基本的な機能は、第１デバイス（ＣＰＵ２）と複数の第２デバイス（デバイス６〜１１）の何れか１つとの間でデータを転送する通信チャネル（以下、メイン通信チャネル）を形成し、メイン通信チャネルを形成する第２デバイスをデバイス６〜１１内で任意に切り替えることである。
【００１９】
またＩＣ３は、そのサブ機能として以下のことができる。
ＩＣ３は、メイン通信チャネルを通信中のデータに影響を与えることなく、そのデータをモニタ出力することができる。ＩＣ３はモニタ出力のための構成を利用して、ＰＣ側からのデータ（たとえばプログラムデータ）を入力しＣＰＵ２側に送出することができる。デバイス６〜１１の任意の２つのデバイス間でデータ通信のために通信チャネル（以下、サブ通信チャネルという）を形成し、かつ、このサブ通信チャネルを通信中のデータに影響を与えることなく、そのデータをモニタ出力することができる。さらに、ＰＣ２２をモニタ機器としない場合、ＰＣ２２と他のデバイス６〜１１との通信が可能であり、これによりＰＣ２２でデバイス内のデータを読み出して書き換え、あるいは、デバイス内のプログラムのデバッグを行うことができる。
このような機能実現のためのＩＣ３の構成は、後で詳述する。
【００２０】
モニタ出力のために基板１にコネクタ４，５が設けられている。コネクタ４と５に、それぞれレベルシフタ２５と２６を介してＰＣ２２が接続されている。なお、レベルシフタ２５と２６は、当該電子機器の外部あるいはＰＣ２２内に設けてもよいし、後述するように当該電子機器内で基板１に実装されているＩＣ３の一機能として実現してもよい。
【００２１】
図１において、ＩＣ３の１０個の端子ＴＲ，ＴＸ，ＴＡ，ＴＢ，ＴＣ，ＴＤ，Ｔ１，Ｔ２，Ｔ３およびＴ４が示されている。
端子ＴＲにアドレスバス１２が接続され、端子ＴＸにデータバス１３が接続されている。これらのアドレスバス１２とデータバス１３を経由して、ＩＣ３とＣＰＵ２とのデータやアドレス信号の受け渡しが可能となっている。
【００２２】
ＩＣ３の端子ＴＡとコネクタ４との間、端子ＴＢとコネクタ５との間、端子ＴＣとデバイス６との間、および、端子ＴＤとデバイス７との間は、それぞれ、３．３Ｖ対応のＵＡＲＴケーブル１４，１５，１６および１７によって接続されている。端子Ｔ１〜Ｔ４とデバイス８〜１１との間は、２．７Ｖ対応のＵＡＲＴケーブル１８〜２１によって接続されている。なお、図１において、ＵＡＲＴインターフェースとしてＵＡＲＴケーブルのみ示すが、実際には、ＩＣ３、デバイス６〜１１およびＰＣ２２の各々の内部にＵＡＲＴインターフェース部（不図示）が設けられている。
このように本実施の形態に係る電子機器は、電源電圧が３．３Ｖと２．７Ｖの２つのグループに分けた構成のＵＡＲＴインターフェースとなっている。そして、本実施の形態では、その一方（ここでは３．３Ｖ）のＵＡＲＴインターフェースの第１グループからモニタ出力が可能であり、他方（ここでは２．７Ｖ）のＵＡＲＴインターフェースの第２グループからはモニタ出力はできない仕様になっている。
【００２３】
ＣＰＵ２は、デバッグ時などに、ＩＣ３によりモニタ通信チャネルが形成されることによって、コネクタ４，５からＰＣ２２のシリアルポートとデータのやり取りをする。図１においては、コネクタ４，５に３．３Ｖ対応のＵＡＲＴケーブル２３，２４を接続し、ＵＡＲＴケーブル２３，２４に、３．３Ｖから１２Ｖ対応に信号レベルを変換するレベルシフタ２５，２６を接続し、さらにレベルシフタ２５，２６に１２Ｖ対応のＵＡＲＴケーブル２７，２８を接続することによって、コネクタ４，５がＰＣ２２のシリアルポートに接続されている。
【００２４】
ここで、ＵＡＲＴインターフェース、すなわちＵＡＲＴケーブル１４〜２１および２３と２４、ならびに、不図示のＵＡＲＴインターフェース部は、送信データ（ＴＸＤ）、受信データ（ＲＸＤ）、フロー制御信号の一種である要求信号（ＲＴＳ：request to send）、フロー制御信号の一種であるクリア信号（ＣＴＳ：clear to send）の４線シリアル信号を、それぞれ独立に伝送可能に構成されている。本発明では、送信データ（ＴＸＤ）と受信データ（ＲＸＤ）を送信または受信する２線を「データ線」と称し、フロー制御信号を送信または受信する他の２線を「制御線」と称する。
【００２５】
なお、本発明では図１とは逆に、２．７Ｖ対応の端子Ｔ１〜Ｔ４の第２グループをモニタ出力可能とし、３．３Ｖ対応の端子ＴＡ〜ＴＢの第１グループをモニタ出力不可とすることができる。ただし、この場合、レベルシフタ２５と２６はそれに対応したものを使わなければいけない。
また、ＩＣ３のデバイス側の端子ＴＡ〜ＴＤおよびＴ１〜Ｔ４の全てからモニタ出力可能とすることもできる。ただし、モニタ出力を可能とすることを、そのデバイス側の端子一部に限定すれば実用上十分であることと、全てのデバイス側の端子をモニタ出力可能にすると、ＩＣ３の内部構成が不必要に複雑化することから、本実施の形態ではＩＣ３の３．３Ｖ対応の第２デバイス側端子ＴＡ〜ＴＤをモニタ可能にし、図１においては、そのうち２つの端子ＴＡとＴＢをモニタに用いている例を示している。
【００２６】
コネクタ４，５の個数、ならびに、デバイス側の端子ＴＡ〜ＴＢおよびＴ１〜Ｔ４の個数は必要に応じて変更してよい。このときデバイス側の端子に接続するデバイスの種類と個数は必要に応じて変更してよい。ただし、図１に示す構成においては、電源電圧３．３Ｖで動作するデバイスは端子ＴＡ〜ＴＢの第１グループに、電源電圧２．７Ｖで動作するデバイスは端子Ｔ１〜Ｔ４の第２グループに接続しなければならない。
また、本発明におけるインターフェースの電源電圧は３．３Ｖと２．７Ｖを使用したが、この電圧は接続するデバイスの動作電圧にあわせて変更可能である。さらに、図１に示す構成に限らず、ＣＰＵ２とＩＣ３をシュリンクして１つのＩＣにしてもよい。
【００２７】
図２は、本実施の形態に係るＩＣ３内のブロック図である。
ＩＣ３は、ＣＰＵインターフェースブロック３１、複数のＵＡＲＴマクロ３２〜３５、および、切替回路ブロック３６を有する。切替回路ブロック３６が、本発明の特徴であるモニタ出力が可能に構成されている回路である。また、ＣＰＵインターフェースブロック３１が本発明における「入出力インターフェース」、ＵＡＲＴマクロ３２〜３５が本発明における「データ変換部」に相当する。
【００２８】
ＣＰＵインターフェースブロック３１に、端子ＴＲを介してアドレスバス１２が接続され、端子ＴＸを介してデータバス１３が接続されている。また、ＣＰＵインターフェースブロック３１は４線シリアル信号、すなわち送信データ（ＴＸＤ）、受信データ（ＲＸＤ）、要求信号（ＲＴＳ）およびクリア信号（ＣＴＳ）をそれぞれ独立に伝送可能な配線３７〜４０によって切替回路ブロック３６と接続され、この配線３７〜４０の途中にＵＡＲＴマクロ３２〜３５がそれぞれ設けられている。また、ＣＰＵインターフェースブロック３１から切替回路ブロック３６に制御情報を付与するための制御線３０が設けられている。
【００２９】
ＣＰＵインターフェースブロック３１は、とくに図示しないがアドレスデコーダの機能を有し、このデコード後のアドレス信号により前述したメイン通信チャネルの形成が切替回路ブロック３６によって実行される。また、他のアドレス信号によりＵＡＲＴマクロ３２〜３５の１つに接続されている配線３７〜４０の何れかに上記４線シリアル信号が入力される。このようにして、ＣＰＵインターフェースブロック３１は、接続されているＵＡＲＴマクロ３２〜３５および切替回路ブロック３６をコントロールする。
【００３０】
ＵＡＲＴマクロ３２〜３５は、それぞれ固有の機能を備えている。この機能としては、たとえばパラレル−シリアル変換、スタートビットとストップビットなどの伝送制御符号の挿入、奇偶検査符号の挿入、誤り訂正のための符号化と検出、あるいは、電圧レベルの変換などを例示できる。これらの機能の違いに応じてどのＵＡＲＴマクロ３２〜３５に４線シリアル信号を入力するかは、メイン通信チャネルにより接続されるデバイス６〜１１（図１参照）に応じてＣＰＵ２（図１参照）がアドレス信号を生成し、これを図２に示すＣＰＵインターフェースブロック３１がデコードすることによって決められる。
【００３１】
本例における切替回路ブロック３６は、ＵＡＲＴマクロ３２〜３５からの信号を伝送する内部配線を、３．３Ｖ対応の端子ＴＣとＴＤ、および、２．７Ｖ対応の端子Ｔ１〜Ｔ４に各々接続されている内部配線の何れか１つに接続することによって、メイン通信チャネルを形成する。この内部配線間の接続の切り替えは、ＣＰＵ２（図１参照）から送られてくるアドレス信号をＣＰＵインターフェースブロック３１がデコードし、これにより生成され、配線３０によって当該切替回路ブロック３６に入力される制御情報に応じて決まる。したがって、図１に示すデバイス６〜１１のどのデバイスとメイン通信チャネルを形成するかはＣＰＵ２（図１参照）が任意に決定できる。図１に示すＣＰＵ２は、その内部に記憶しているデバイス制御またはデバイス通信のためのプログラムに基づいて、このメイン通信チャネルの形成を制御する。
【００３２】
図１および図２に示すように、本例における切替回路ブロック３６はＰＣ２２に接続されている２つのモニタ出力チャネル、すなわち端子ＴＡを介したモニタ出力チャネルと端子ＴＢを介したモニタ出力チャネルとを有する。これは、メイン通信チャネルをモニタし、また、ケーブルをつなぎ換えることなく、デバイス間通信のモニタ時に、デバイス間通信チャネル（以下、サブ通信チャネルという）をモニタするためである。なお、モニタ出力チャネル数は任意であり、これを１つとした場合、メイン通信チャネルのモニタ時とサブ通信チャネルのモニタ時とでケーブルをつなぎ換えるようにしてもよい。本例では、モニタ機器を複数設ける場合、その数に応じてモニタ出力チャネルを最大４チャネルまで増設できる。
【００３３】
切替回路ブロック３６において、４つのＵＡＲＴマクロ３２〜３５に接続されている内部配線はそれぞれ４本あることから合計１６本（＝４×４）、３．３Ｖ対応の４つの端子ＴＡ〜ＴＤにそれぞれ接続されている内部配線も４本あることから合計１６本（＝４×４）、同様に、２．７Ｖ対応の端子Ｔ１〜Ｔ４にそれぞれ接続されている内部配線も４本あることから合計１６本（＝４×４）であり、これらの合計４８本（＝１６＋１６＋１６）の内部配線間で接続と非接続が切り替えられる。
【００３４】
図３に、切替回路ブロック３６の構成を概念的に示す。
図３は、切替回路ブロック３６の構成を説明するために、その機能を等価回路により表現したものである。また図３は、４線パラレル信号のうち送信データ（ＴＸＤ）と受信データ（ＲＸＤ）に関わる構成のみ示し、簡略化されている。要求信号（ＲＴＳ）およびクリア信号（ＣＴＳ）のフロー制御信号に関わる構成は図３に示すものと同様である。フロー制御信号に関する構成およびその動作は、信号名を（ＴＸＤ）から（ＲＴＳ）に、（ＲＸＤ）から（ＣＴＳ）にそれぞれ置き換えることによって、図３に示す構成および以下の記述が適用できる。
【００３５】
切替回路ブロック３６は、内部配線を接続し切り替える６個の接続部、すなわち通信チャネルを形成するための４つのデータ線接続部と、モニタ出力チャネルを形成するための２つのモニタ線接続部とを有する。
４つのデータ線接続部は、２．７Ｖ対応のデバイスとＣＰＵを接続するメイン通信接続部５１と、３．３Ｖ対応のデバイスとＣＰＵを接続するメイン通信接続部５２と、２．７Ｖ対応のデバイスと３．３Ｖ対応のデバイス間を接続するサブ通信接続部５３と、３．３Ｖ対応のデバイス間を接続するサブ通信接続部５４とを含む。
２つのモニタ線接続部は、ＣＰＵとデバイスとの通信を行っているメイン通信チャネルをＰＣに接続するためのメイン通信モニタ部５５と、デバイス間通信を行っているサブ通信チャネルをＰＣに接続するためのサブ通信モニタ部５６とを含む。
なお、切替回路ブロック３６内に、２．７Ｖグループ内のサブ通信接続部をさらに設けてもよい。
【００３６】
切替回路ブロック３６は、上記６つの接続部５１〜５６によって接続と非接続が制御される内部配線を多数有する。
メイン通信接続部５１，５２およびモニタ線接続部５５とＵＡＲＴマクロ３２〜３５との間に、内部配線６１Ｔ，６１Ｒ，６２Ｔ，６２Ｒ，６３Ｔ，６３Ｒ，６４Ｔおよび６４Ｒが接続されている。これらの内部配線は、本発明において「メイン伝送路を構成するデータ線」に相当し、以下略称して「メイン線」という。なお、１つのメイン伝送路は、図３に示すデータの入力線と出力線であるメイン線のペア（たとえば６１Ｔと６１Ｒ、６２Ｔと６２Ｒ、・・・）と、不図示の制御信号の入力線と出力線であるメイン線のペアとの合計４本のメイン線からなる。
【００３７】
ＰＣ２２（図１参照）内のＵＡＲＴインターフェース部２２Ａ，２２Ｂに、切替回路ブロック３６内の内部配線７１Ｔ，７１Ｒ，７２Ｔおよび７２Ｒが接続されている。デバイス６〜１１（図１参照）のＵＡＲＴインターフェース部６Ａ〜１１Ａに、切替回路ブロック３６内の内部配線７３Ｔ，７３Ｒ，７４Ｔ，７４Ｒ，７５Ｔ，７５Ｒ，７６Ｔ，７６Ｒ，７７Ｔ，７７Ｒ，７８Ｔおよび７８Ｒが接続されている。内部配線７１Ｔ，７１Ｒ，７２Ｔ，７２Ｒ，７３Ｔ，７３Ｒ，７４Ｔおよび７４Ｒから分岐した内部配線ＭＴ１，ＭＲ１，ＭＴ２，ＭＲ２，ＭＴ３，ＭＲ３，ＭＴ４およびＭＲ４が、２つのモニタ線接続部５５と５６に接続されている。内部配線７１Ｔ，７１Ｒ，７２Ｔ，７２Ｒ，７３Ｔ，７３Ｒ，７４Ｔおよび７４Ｒから分岐した内部配線８１Ｔ，８１Ｒ，８２Ｔ，８２Ｒ，８３Ｔ，８３Ｒ，８４Ｔおよび８４Ｒが、メイン通信接続部５２とサブ通信接続部５４に接続されている。さらに、内部配線７５Ｔ，７５Ｒ，７６Ｔ，７６Ｒ，７７Ｔ，７７Ｒ，７８Ｔおよび７８Ｒが、メイン通信接続部５１とサブ通信接続部５３に接続されている。
これらのデバイスまたはＰＣ側の内部配線は、本発明において「サブ伝送路を構成する制御信号の入力線および出力線」に相当し、以下略称して「サブ線」という。また、モニタ用の内部配線ＭＴ１〜ＭＴ４およびＭＲ１〜ＭＲ４を、とくに「モニタ用のサブ線」という。なお、１つのサブ伝送路は、図３に示すデータの入力線と出力線であるサブ線のペア（たとえば７１Ｔと７１Ｒ、７２Ｔと７２Ｒ、・・・）と、不図示の制御信号の入力線と出力線であるサブ線のペアとの合計４本のサブ線からなる。
【００３８】
ＰＣのＵＡＲＴインターフェース部２２Ａに接続されているサブ線のペア７１Ｔと７１Ｒの途中に、ＵＡＲＴインターフェース部３６Ａが設けられている。同様に、サブ線のペア７２Ｔと７２Ｒ、７３Ｔと７３Ｒ、７４Ｔと７４Ｒの途中に、それぞれ、ＵＡＲＴインターフェース部３６Ｂ，３６Ｃ，３６Ｄが設けられている。これらのＵＡＲＴインターフェース部３６Ａ〜３６Ｄに電圧レベル変換の機能を持たせることができ、その場合、図１に示すレベルシフタ２５と２６を省略することができる。
【００３９】
６つの接続部５１〜５６の機能は、それぞれマトリックス配置されている３ステートバッファ５０の集合として等価回路的に表現できる。
メイン通信接続部５１と５２において、接続を制御すべきメイン線とサブ線との交差部に３ステートバッファ５０が、順方向（ＣＰＵからＰＣまたはデバイスに向かう方向）と逆方向（ＰＣまたはデバイスからＣＰＵに向かう方向）に対で設けられている。サブ通信接続部５３において、接続を制御すべきサブ線同士の交差部に３ステートバッファ５０が、３．３Ｖ対応のデバイスから２．７Ｖ対応のデバイスに向かう方向と、その逆の方向に対で設けられている。これに対し、サブ通信接続部５４は３．３Ｖのデバイス間の通信を行うことから無駄な構成を省くために、接続を制御すべきサブ線同士の交差部に１つずつの３ステートバッファ５０を有している。ただし、機能としては他のサブ通信接続部と同じである。
モニタ通信部５５と５６において、接続を制御すべきメイン線とモニタ用のサブ線との交差部に３ステートバッファ５０が、送信側と受信側でともに上記順方向に対で設けられている。
【００４０】
各３ステートバッファ５０は、オフのときに、その出力がハイ・インピーダンスであることから、３ステートバッファ５０によって接続が制御される２つの線間にデータが伝わらない。各３ステートバッファ５０がオンのときは、その出力が入力値になることから、３ステートバッファ５０によって接続が制御される２つの線間にデータが伝わる。
メイン通信を行う場合、メイン通信接続部５１または５２において、このようにデータを伝送したい線間の３ステートバッファ５０をオンし、その他の３ステートバッファ５０をオフすると、ＣＰＵからのデータが所望のデバイスに伝送可能となり、あるいは、逆にデバイスからのデータがＣＰＵに伝送可能となる一方で、ＣＰＵと他のデバイスとの通信は不許可にされる。デバイス間におけるサブ通信においても同様であり、これによりサブ通信を行う２つのデバイスにおいて、その一方のデバイスからのデータが他方のデバイスに伝送可能になる一方で、この２つのデバイスとその他のデバイス間の通信、および、その他のデバイス間同士の通信が不許可にされる。
また、メイン通信あるいはサブ通信で通信中のデータのモニタ出力を行う場合、その通信チャネルと、モニタ用のサブ線７１Ｔ，７１Ｒ，７２Ｔ，７２Ｒの１つとの交差部に存在する３ステートバッファ５０をオンし、その他の３ステートバッファ５０をオフすると、通信中のデータのみＰＣにモニタ出力可能になる。
【００４１】
図３に示すように３ステートバッファ５０により接続部の回路を実現できるが、個々の３ステートバッファごとに制御信号を与える必要があり、制御信号の生成、配線が複雑化する。また、図３に示す構成においては３ステートバッファ５０のオン／オフに注意を払わないと、異なるデータが１つの線に出力されデータ衝突が起こる可能性がある。データ破壊を防止し、制御信号および配線を簡潔にするためには、３ステートバッファ５０を排他的に１つのみオンするグループに分け、その機能をセレクタで置き換えることが望ましい。
都合がよいことに、図３の回路においては、たとえばデータが排出される送信用のサブ線７５Ｔ，７６Ｔ，７７Ｔ，７８Ｔおよび８１Ｔ，８２Ｔ，８３Ｔ，８４Ｒ、または、モニタ用のサブ線ＭＴ１〜ＭＲ４のうち、同一の送信用のサブ線またはモニタ用のサブ線に出力が接続されている３ステートバッファ５０が、図３において縦方向に並ぶ８個を単位として存在する。
【００４２】
図４は、図３において縦方向に８個並ぶ３ステートバッファの代表として、送信用のサブ線７５Ｔに接続されるものを抽出して示す図である。これと同じように図３において縦方向に８個並ぶ３ステートバッファ５０の組は、メイン通信接続部５１とサブ通信接続部５３との中に全部で４個、メイン通信接続部５２とサブ通信接続部５４との中に４個、モニタ線接続部５５と５６との中に８個存在する。
【００４３】
図３において送受信用のメイン線６１Ｒ，６２Ｒ，６３Ｒ，６４Ｒについては、その同一の送受信用のメイン線に出力が接続される３ステートバッファ５０が、メイン通信接続部５１と５２との内部で横方向に並ぶ８個を単位として存在する。
図５は、図３において横方向に８個並ぶ３ステートバッファの代表として、送受信用のメイン線６１Ｒに接続されるものを抽出して示す図である。これと同じように図３において縦方向に８個並ぶ３ステートバッファ５０の組は、メイン通信接続部５１と５２との中に全部で４個存在する。
【００４４】
図３において送受信用のサブ線７１Ｒ，７２Ｒ，７３Ｒ，７４Ｒについては、その同一の送受信用のサブ線に出力が接続される３ステートバッファ５０が、サブ通信接続部５３の内部で横方向に並ぶ４個を単位として存在する。
図６は、図３において横方向に４個を単位として並ぶ３ステートバッファの組を全て示す図である。図示のように、縦方向に４個を単位として並ぶ３ステートバッファ５０の組は、サブ通信接続部５３の中に全部で４個存在する。ただし図６において、たとえば符号ＡおよびＢに示すように任意の２組、合計８個の３ステートバッファ５０は、常に、その８個の３ステートバッファ５０で最大１つしかオンされない。これは本例では２つのデバイス間通信を行うことから、任意の１つの２．７Ｖ対応のデバイスは、常に、１つの３．３Ｖのデバイスに対しデータを送信することが前提となっているからである。この２列、８個の３ステートバッファを、図４および図５に示す８個の３ステートバッファと同じ機能とみなすことができる。
【００４５】
以上より、常に１データのみ出力を許可する８個の３ステートバッファの組は、図４において１６組、図５において４組、図６において実質的に２組存在することになる。この合計２２組のそれぞれにおいて、８個の３ステートバッファ５０の２つ以上が同時にオンできないようにしないとデータ衝突を回避することができない。したがって、これら２２個の３ステートバッファの組を、１つの８入力のセレクタに置き換えることが可能である。
【００４６】
図７は、図４に示す８個の３ステートバッファを１つの８入力のセレクタに置き換えた場合の図である。
図７に示すセレクタ５７は、その８つの入力に送信用のサブ線７１Ｔ、７２Ｔ，７３Ｔ，７４Ｔおよび送信用のメイン線６１Ｔ，６２Ｔ，６３Ｔ，６４Ｔが接続されている。また、セレクタ５７の出力に、送信用のサブ線７５Ｔが接続されている。セレクタ５７の制御情報を生成する手段として切替回路ブロック３６内にレジスタ５８が設けられている。このレジスタ５８は、８ビットの制御情報を単位として１つのセレクタ５７を制御する。本例では、デバイス間のサブ通信時に制御情報のビット１〜４の何れかを「１」、ＣＰＵとデバイスとの間のメイン通信時に制御情報のビット５〜８の何れかを「１」とする。
【００４７】
以下、図１と図７を参照してより詳細な例を記述する。
デバイス間のサブ通信においてモニタとして使用しない場合のＰＣ２２からのデータを、端子ＴＡを経由してデバイス８に転送するときは、ビット１を「１」にし、他のビット２〜８を「０」にする。同様なデータの転送を、端子ＴＢを経由して行うときは、ビット２を「１」にし、他のビットを「０」にする。デバイス６からのデータを転送するときはビット３を「１」、デバイス７からのデータを転送するときはビット４を「１」にし、それぞれ「１」としたビット以外の残りのビットを「０」にする。
一方、ＣＰＵ２とデバイス８とのメイン通信においてＣＰＵ２からのデータをＵＡＲＴマクロ３２により処理した後にデバイス８に転送するときは、ビット５を「１」にし他のビットを「０」にする。同様に、ＣＰＵ２からのデータを、ＵＡＲＴマクロ３３により処理した後に転送するときはビット６を「１」、ＵＡＲＴマクロ３４により処理した後に転送するときはビット７を「１」、ＵＡＲＴマクロ３５により処理した後にデバイス８に転送するときはビット８を「１」にし、それぞれ「１」としたビット以外の残りのビットを「０」にする。
これにより、セレクタ５７から出力可能なデータは、その入力先が常に１つであり、入力先が異なるデータがセレクタ５７の出力側で衝突することはない。
【００４８】
このような８ビットの制御情報は、ＣＰＵインターフェースブロック３１から制御線３０によりレジスタ５８に送られ、レジスタ５８内で保持される。また、ＣＰＵ２の制御により、この制御情報を書き換えることができる。この制御情報の伝送時にノイズ等の影響で誤ってビット反転が生じる可能性も皆無ではない。このような事態に備えて、本実施の形態においては、メイン通信とサブ通信の優先度、メイン通信におけるＵＡＲＴマクロ処理の優先度あるいはサブ通信における優先度に応じて、ビット１〜８の各ビットで優先順位が決められている。レジスタ５８は、制御情報の出力時に、同時に２つ以上のビットが「１」となっている場合に、優先度に応じた出力規制が可能である。つまり、レジスタ５８は優先度が高い順に「１」を検出し、それより優先度が低いビットは強制的に「０」にする機能を有する。
【００４９】
６つの接続部５１〜５６内に、前述したように８個の３ステートバッファ５０からなる組が２２個あり、その各組を１つの８入力のセレクタにより実現すると、図７に示すようなセレクタ５７が２２個存在する。この２２個のセレクタ５７に各々８ビットの制御情報が必要であり、レジスタ５８は、その全部の制御情報を保持する能力がある。そして、レジスタ５８はＣＰＵ２からの制御を受けて、通信データをモニタ出力しない場合は、その何れかの８ビットの制御情報を出力することにより１つのメインまたはサブの通信チャネルが形成される。一方、通信データをモニタ出力する場合は、通信チャネルの形成のための８ビットの制御情報に加えて、通信チャネルに対応したモニタ出力用のセレクタに８ビットの制御情報を出力する。これにより、通信中のデータのモニタ出力が可能となる。
【００５０】
なお、制御信号（要求信号ＲＴＳおよびクリア信号ＣＴＳ）に関する同様な接続部を実現するには、さらに２２個のセレクタが必要である。この２２個のセレクタの制御情報は、図７に示すレジスタ５８に保持してもよいし、別のレジスタを設けてもよい。
この要求信号ＲＴＳおよびクリア信号ＣＴＳの制御情報を保持するレジスタは、上述したレジスタ５８と同様に優先度に応じた出力規制の機能を備えている。この場合、モニタ要求またはモニタクリアのための制御信号は、メイン通信やサブ通信の制御信号より優先度を低く設定することが、通信の邪魔をしない意味で望ましい。この場合、モニタ要求やモニタクリア信号を出してもセレクタにより無視されることが稀にあるが、制御信号の通信時間はデータの通信時間ように不定でなく一定であり、かつ、データの通信時間に比べて十分に短い。このため、たとえばモニタ要求信号やモニタクリア信号を一定間隔で複数回繰り返し送出するようにすれば、通信の制御信号が入力されない期間が必ず存在し、モニタ要求信号やモニタクリア信号を確実に伝送することができる。
【００５１】
つぎに、目的に応じた使用例、すなわち通信例とモニタ例について、主に図１、図２、図７、図８および図９を用いて述べる。ここで図８と図９は、以下に述べる通信例とモニタ例においてオンすべき３ステートバッファ５０を示すための等価回路図である。
【００５２】
＜通信例１＞
通信例１は、図２に示すＩＣ３内のＵＡＲＴマクロ３２〜３５の何れかと、３．３Ｖ対応のデバイス（モニタを行わない場合のＰＣ２２（図１参照）を含む）との通信に関する。
たとえば、ＵＡＲＴマクロ３２からのデータを３．３Ｖ対応のデバイス６内のＵＡＲＴインターフェース部６Ａに転送する場合、図８に示すＩＣ３内の切替回路ブロック３６において、送信用のメイン線６１Ｔと送信用のサブ線８３Ｔとを接続する。そのためには、その間に設けられている３ステートバッファ対９１内において、順方向の３ステートバッファ（図８において順方向の３ステートバッファを黒塗りとすることにより示す）をオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタ（図７参照）が送信用のメイン線６１Ｔからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送信用のメイン線６１Ｔが送信用のサブ線８３Ｔに接続し、ＵＡＲＴマクロ３２からデバイス６に向かうメイン通信チャネルが形成され、データ転送が行われる。
逆に、３．３Ｖ対応のＵＡＲＴインターフェース部６ＡからのデータをＵＡＲＴマクロ３２に転送する場合、図８に示す３ステートバッファ対９１内の逆方向の３ステートバッファ（図８において逆方向の２ステートバッファを白抜きとすることにより示す）をオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが、受信用のサブ線８３Ｒからの信号を選択し出力できるような制御情報が、図７に示すレジスタ５８から当該セレクタに与えられる。これにより、受信用のサブ線８３Ｒが受信用のメイン線６１Ｒに接続し、デバイス６からＵＡＲＴマクロ３２に向かうメイン通信チャネルが形成され、データ転送が行われる。
【００５３】
＜通信例２＞
通信例２は、図２に示すＩＣ３内のＵＡＲＴマクロ３２〜３５の何れかと、２．７Ｖ対応のデバイス８〜１１（図１参照）の何れかとの通信に関する。
たとえば、ＵＡＲＴマクロ３２からのデータを２．７Ｖ対応のデバイス８内のＵＡＲＴインターフェース部８Ａに転送する場合、図８に示すＩＣ３内の切替回路ブロック３６において、送信用のメイン線６１Ｔと送信用のサブ線７５Ｔとを接続する。そのためには、その間に設けられている３ステートバッファ対９２内において、順方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送信用のメイン線６１Ｔからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送信用のメイン線６１Ｔが送信用のサブ線７５Ｔに接続し、ＵＡＲＴマクロ３２からデバイス８に向かうメイン通信チャネルが形成され、データ転送が行われる。
逆に、２．７Ｖ対応のＵＡＲＴインターフェース部８ＡからのデータをＵＡＲＴマクロ３２に転送する場合、図８に示す３ステートバッファ対９２内の逆方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが受信用のサブ線７５Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から制御情報が当該セレクタに与えられる。この制御情報に基づくセレクタの動作により受信用のサブ線７５Ｒが受信用のメイン線６１Ｒに接続し、デバイス８からＵＡＲＴマクロ３２に向かうメイン通信チャネルが形成され、データ転送が行われる。
【００５４】
＜通信例３＞
図１に示すＰＣ２２をモニタ機器として使用しない場合、ＰＣ２２と２．７Ｖ対応のデバイスと間で通信が可能である。通信例３は、このような通信に関する。
たとえば、ＰＣ２２内のＵＡＲＴインターフェース部２２Ａからのデータを２．７Ｖ対応のデバイス８内のインターフェース部８Ａに転送する場合、図８に示すＩＣ３内の切替回路ブロック３６において、送受信用のサブ線７１Ｒと送信用のサブ線７５Ｔとを接続する。そのためには、その間に設けられている３ステートバッファ対９３内において、順方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送受信用のサブ線７１Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送受信用のサブ線７１Ｒが受信用のサブ線７５Ｒに接続し、ＰＣ２２からデバイス８に向かうサブ通信チャネルが形成され、データ転送が行われる。
逆に、２．７Ｖ対応のＵＡＲＴインターフェース部８ＡからのデータをＰＣ２２内のＵＡＲＴインターフェース部２２Ａに転送する場合、図８に示す３ステートバッファ対９３内の逆方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが受信用のサブ線７５Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から制御情報が当該セレクタに与えられる。この制御情報に基づくセレクタの動作により受信用のサブ線７５Ｒが送受信用のサブ線７１Ｒに接続し、デバイス８からＰＣ２２に向かうサブ通信チャネルが形成され、データ転送が行われる。
【００５５】
＜通信例４＞
図１に示すＰＣ２２をモニタ機器として使用しない場合、ＰＣ２２と同じグループ内の３．３Ｖ対応のデバイス６または７、あるいは、３．３Ｖ対応のデバイス６と７と間で通信が可能である。通信例４は、このような通信に関する。
たとえば、ＰＣ２２内のＵＡＲＴインターフェース部２２Ａからのデータを３．３Ｖ対応のデバイス６内のＵＡＲＴインターフェース部６Ａに転送する場合、図８に示すＩＣ３内の切替回路ブロック３６において、送受信用のサブ線７１Ｒと送信用のサブ線８３Ｔとを接続する。そのためには、その間に設けられている順方向の３ステートバッファ９４Ａをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送受信用のサブ線７１Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送受信用のサブ線７１Ｒが送信用のサブ線８３Ｔに接続し、ＰＣ２２からデバイス６に向かうサブ通信チャネルが形成され、データ転送が行われる。
逆に、３．３Ｖ対応のＵＡＲＴインターフェース部６ＡからのデータをＰＣ２２のＵＡＲＴインターフェース部２２Ａに転送する場合、図８に示す順方向の３ステートバッファ対９４Ｂをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送受信用のサブ線７３Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から制御情報が当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送受信用のサブ線７３Ｒが送信用のサブ線８１Ｔに接続し、デバイス６からＰＣ２２に向かうサブ通信チャネルが形成され、データ転送が行われる。
【００５６】
＜モニタ例１＞
モニタ例１は、前記通信例１または２のように、図２に示すＩＣ３内のＵＡＲＴマクロ３２〜３５の何れかとデバイス６〜１１（図１参照）の何れかとの通信中のデータをＰＣ２２にモニタ出力する場合に関する。
たとえば、ＵＡＲＴマクロ３２から送られデバイス６〜１１の何れかに転送中のデータを、ＰＣ２２内のＵＡＲＴインターフェース部２２Ａにモニタ出力する場合、図９に示すＩＣ３内の切替回路ブロック３６において、送信用のメイン線６１Ｔとモニタ用のサブ線ＭＴ１とを接続する。そのためには、その間に設けられている３ステートバッファ対９５内において、順方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送信用のメイン線６１Ｔからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送信用のメイン線６１Ｔがモニタ用のサブ線ＭＴ１に接続し、ＵＡＲＴマクロ３２からデバイス６〜１１の何れかに向かって転送中のデータがＰＣ２２にモニタ出力される。
逆に、デバイス６〜１１の何れかからＵＡＲＴマクロ３２に転送するデータをモニタ出力する場合、図９に示す３ステートバッファ対９５内の逆方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが受信用のメイン線６１Ｒを転送中の信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から制御情報が当該セレクタに与えられる。この制御情報に基づくセレクタの動作により受信用のメイン線６１Ｒがモニタ用のサブ線ＭＲ１に接続し、デバイス６〜１１の何れかからＵＡＲＴマクロ３２に向かって転送中のデータがＰＣ２２にモニタ出力される。
【００５７】
＜モニタ例２＞
モニタ例２は、図１に示すＩＣ３内の３．３Ｖ対応のデバイス６または７と、２．７Ｖ対応のデバイス８〜１１の何れかとの通信中のデータをＰＣ２２にモニタ出力する場合に関する。
たとえば、図９に示すＩＣ３内の切替回路ブロック３６において、３ステートバッファ対９６内の順方向の３ステートバッファがオンすることによってデバイス６からデバイス８にデータが転送されているとする。この転送中のデータを、端子Ａを介してＰＣ２２にモニタ出力する場合、図９に示す送受信用のサブ線７３Ｒとモニタ用のサブ線ＭＴ１とを接続する。そのためには、その間に設けられている３ステートバッファ対９７内において、順方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送受信用のサブ線７３Ｒからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送受信用のサブ線７３Ｒがモニタ用のサブ線ＭＴ１に接続し、デバイス６からデバイス８に向かって転送中のデータがＰＣ２２にモニタ出力される。
逆に、３ステートバッファ対９６内の逆方向の３ステートバッファがオンすることによりデバイス８からデバイス６に転送中のデータをモニタ出力する場合、図９に示す３ステートバッファ対９７内のもう１つの順方向の３ステートバッファをオンする必要がある。実際には、この３ステートバッファに対応する８入力のセレクタが送信用のサブ線７３Ｔからの信号を選択し出力できるように、制御情報が図７に示すレジスタ５８から制御情報が当該セレクタに与えられる。この制御情報に基づくセレクタの動作により送信用のサブ線７３Ｔがモニタ用のサブ線ＭＲ１に接続し、デバイス８からデバイス６に向かって転送中のデータがＰＣ２２にモニタ出力される。
【００５８】
＜モニタ例３＞
モニタ例３は、図１に示すＩＣ３内の３．３Ｖ対応のデバイス６と７同士、２．７Ｖ対応のデバイス８〜１１の何れか２つのデバイス同士のようにグループ内で通信中のデータをＰＣ２２にモニタ出力する場合に関する。
たとえば３．３Ｖ対応のデバイス６と７同士が通信する際に、デバイス６からデバイス７にデータを転送している場合を考える。この場合、図９に示すＩＣ３内の切替回路ブロック３６において、順方向の３ステートバッファ９８Ａがオンしている。この転送中のデータを、端子Ａを介してＰＣ２２にモニタ出力する場合、３ステートバッファ対９７内の何れか一方の順方向の３ステートバッファをオンさせ、これによりデバイス６からデバイス７に向かって転送中のデータがＰＣ２２にモニタ出力される。
逆に、デバイス７からデバイス６に向かってデータを転送しているときは、図９に示す順方向の３ステートバッファ９８Ｂがオンしている。この転送中のデータを、端子Ｂを介してＰＣ２２にモニタ出力する場合、３ステートバッファ対９９内の何れか一方の順方向の３ステートバッファをオンさせ、これによりデバイス７からデバイス６に向かって転送中のデータがＰＣ２２にモニタ出力される。
【００５９】
本実施の形態によれば、以下の利益が得られる。
ＩＣ３を介してＣＰＵ２と外部のデバイス６〜１１の何れかとの通信を行う際に、その通信中のデータをモニタ機器によりモニタすることができる。また、モニタ機器から送られる制御信号の伝送路（制御線）とデータの伝送路（データ線）が独立して設けられていることから、モニタ機器から送られる制御信号が通信中のデータと衝突してデータ破壊が起きることがない。また、１つの制御線には異なるデバイスやモニタ機器からの制御信号が複数出力されることがないことから、データ通信の制御信号の伝送をモニタ機器からの制御信号により妨害することもない。
【００６０】
ＩＣ３の外部に接続されているデバイス６〜１１間で通信を行うことができる。このとき、デバイス間を通信中のデータをモニタ機器によりモニタすることができる。その場合も、上記と同様な理由により、通信を邪魔して通信中のデータ破壊を起こすことがない。また、制御信号の伝送をモニタ機器からの制御信号により妨害することもない。
【００６１】
モニタ機器あるいはデバイスとしてコンピュータあるいはコンピュータ機能を有する機器（ＰＣ２２）が接続されている場合、この機器からＩＣ内部にプログラムやデータを入力し、書き換え、あるいはデバッグすることができる。このときモニタ可能な端子（本例では、３．３Ｖ対応の４つの端子）を有する。このうちモニタ機器が接続されているコネクタ４，５を除く他の全ての端子に電子機器内で実装済みのデバイス６〜１１が接続されている場合に、実装済みのデバイスを一旦外し、端子を空ける手間が不要である。また、モニタ機器としてＰＣ２２を用いると、他のデバイス内の機能チェックやプログラムあるいはデータの書き換え、デバッグなどができる。
この機能は、開発時あるいは市場不良の解析時にとくに有用であり、このことにより開発や市場不良解析のスピードアップ、コスト低減が進むという利益が得られる。
【００６２】
ＩＣ３を介するＣＰＵ２とデバイス６〜１１との通信のほかに、デバイス６〜１１間の通信も可能である。このときも上記と同様に通信中のデータをモニタ出力でき、また、デバイス内に上記と同様にＰＣ２２によりプログラムやデータを入力し、デバイス内のプログラムやデータを書き換え、あるいはデバッグすることができる。
【００６３】
モニタ可能な端子とは、その端子に接続されているサブ伝送路のデータ線にモニタ線が接続されている端子をいう。このようなモニタ線を有するサブ伝送路のグループ（第１グループ）と、モニタ線が設けられていないグループ（第２グループ）とで異なる電源電圧に対応させることができる。この場合、内部のＵＡＲＴインターフェース部３６Ａ〜３６Ｄにより電圧レベル変換を行うようにすると、外部にレベルシフタを設ける必要がない。
【００６４】
本発明によってモニタ出力が可能なうえ、非常に柔軟で汎用性が高いデータ入出力装置を実現できる。そのため、電子機器内でＩＣ２やデバイス６〜１１を実装する基板１のレイアウト上の自由度が大きい。
以上より、ＩＣ３とデバイス６〜１１の接続を変更するときにソフトウェアの修正のみで対応でき、ハードウェアの修正（基板１の作り直し）が必要なくなった。また、基板１の設計にミスがあってもソフトウェアの修正のみで対応でき、ハードウェアの修正（基板１の作り直し）が必要なくなった。
このように、本実施の形態においてはＣＰＵ２内のプログラムやデータ、デバイス６〜１１内のプログラムやデータについてのデバッグ、基板１のミス修正などのデバック、ＣＰＵ２の動作やデバイス６〜１１の機能チェックなどを、ハードウェアに改修を入れることなく同じソフトウェア操作で実現できる。このため、開発や修理（サービスでの故障原因究明）における効率が飛躍的に向上する。
【産業上の利用可能性】
【００６５】
本発明は、メイン経路を複数のサブ経路の何れかに接続し、その接続対象のサブ経路を切り替えることができるデータ入出力装置（単体のＩＣであるか電子部品を実装した基板であるかを問わない）と、これを内蔵する電子機器とに広く適用できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る電子機器内に実装されている基板と、この基板に接続されているモニタ機器（ＰＣ）とを示す図である。
【図２】実施の形態に係るＩＣ内のブロック図である。
【図３】切替回路ブロックの構成を概念的に示す等価回路図である。
【図４】図３において縦方向に８個並ぶ３ステートバッファの組を１つだけ抽出して示す図である。
【図５】図３においてメイン通信接続部内で横方向に８個並ぶ３ステートバッファの組を１つだけ抽出して示す図である。
【図６】図３においてサブ通信接続部内で横方向に４個を単位として並ぶ３ステートバッファの組を全て示す図である。
【図７】図４に示す８個の３ステートバッファを１つの８入力のセレクタに置き換えた図である。
【図８】実施の形態の通信例においてオンすべき３ステートバッファの箇所を示す図３と同じ等価回路図である。
【図９】実施の形態のモニタ例においてオンすべき３ステートバッファの箇所を示す図３と同じ等価回路図である。
【符号の説明】
【００６７】
１…基板、２…ＣＰＵ、３…ＩＣ、４，５…モニタ可能な端子、６〜１１…デバイス、１２…アドレスバス、１３…データバス、２２…ＰＣ、６Ａ，７Ａ，８Ａ，９Ａ，２２Ａ，２２Ｂ、３６Ａ〜３６Ｄ…ＵＡＲＴインターフェース部、２５，２６…レベルシフタ、３１…ＣＰＵインターフェースブロック、３２〜３５…ＵＡＲＴマクロ、３６…切替回路ブロック、５０…３ステートバッファ、５１，５２…メイン通信接続部、５３，５４…サブ通信接続部、５５…メイン通信モニタ部、５６…サブ通信モニタ部、６１Ｔ〜６４Ｒ…メイン伝送路のデータ線、７１Ｔ〜７８Ｒおよび８１Ｔ〜８４Ｒ…サブ伝送路のデータ線、ＭＴ１〜ＭＲ４…モニタ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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