(57)【要約】【課題】  ｎチャネルＭＯＳトランジスタにおいてチャネル領域に大きな圧縮応力を基板面に垂直方向に印加して特性を向上させると同時に、ｐチャネルＭＯＳトランジスタにおいて、かかる圧縮応力による特性の劣化を軽減する。【解決手段】  前記ゲート電極を覆うように、応力を蓄積した応力蓄積絶縁膜が形成し、その際、前記応力蓄積絶縁膜のうち、前記ゲート電極を覆う部分の膜厚を、その外側の部分よりも増大させる。【選択図】  図６
2006024784.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とする半導体装置。
【請求項２】
前記応力蓄積絶縁膜は、前記外側部分において除去されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
さらに前記応力蓄積絶縁膜上には、さらに別の絶縁膜および層間絶縁膜が順次形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記一対の拡散領域にコンタクトする一対のコンタクトプラグがそれぞれ形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなることを特徴とする半導体装置。
【請求項５】
素子分離領域により第１の素子領域と第２の素子領域とを画成された半導体基板と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタと
を含むＣＭＯＳ集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
前記第１の素子領域中の第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の側壁面を覆う一対の第１の側壁絶縁膜と、
前記半導体基板中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域よりなる第１の拡散領域対と
を含み、
前記ｐチャネルＭＯＳトランジスタは、
前記第２の素子領域中の第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極の側壁面を覆う一対の第２の側壁絶縁膜と、
前記半導体基板中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域よりなる第２の拡散領域対と
を含み、
前記第１の素子領域には、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とするＣＭＯＳ集積回路装置。
【請求項６】
前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする請求項５記載のＣＭＯＳ集積回路装置。
【請求項７】
前記応力蓄積絶縁膜はさらに前記第２の素子領域において、前記第２のゲート電極および前記第２の側壁絶縁膜を覆い、前記応力蓄積膜は前記第２の素子領域において、前記第１の素子領域中、前記チャネル部分におけるよりも小さな膜厚を有することを特徴とする請求項５または６記載のＣＭＯＳ集積回路装置。
【請求項８】
前記応力蓄積絶縁膜は、前記外側部分および前記第２の素子領域において除去されていることを特徴とする請求項５〜７のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【請求項９】
さらに前記応力蓄積絶縁膜上にはさらに別の絶縁膜が、前記第1の素子領域においては前記応力蓄積絶縁膜の形状に整合した形状で、また前記第２の素子領域では、前記半導体基板表面の形状、および前記第２のゲート電極および前記第２の側壁絶縁膜よりなる第２ゲート構造の形状に整合した形状で形成されており、
前記別の絶縁膜上には層間絶縁膜が形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記第1の拡散領域対を構成する拡散領域にコンタクトする一対のコンタクトプラグが、また前記第2の拡散領域対を構成する拡散領域にコンタクトする別の一対のコンタクトプラグが、それぞれ形成されていることを特徴とする請求項５〜８のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【請求項１０】
前記第２の素子領域中、前記一対のｐ型拡散領域は、ＳｉＧｅ混晶よりなることを特徴とする請求項５〜９のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にＣＭＯＳ回路を含む超高速半導体装置に関する。
【０００２】
ＣＭＯＳ回路はｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを直列接続した構成を有し、高速論理回路の基本素子として様々な超高速プロセッサに使われている。
【０００３】
最近の超高速プロセッサでは、ＣＭＯＳ回路を構成するｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのゲート長が０．１μm以下に縮小されており、ゲート長が９００ｎｍ以下、例えば５０ｎmのＭＯＳトランジスタも試作されている。
【背景技術】
【０００４】
このように最近のＣＭＯＳ回路に使われるようなゲート長が９０ｎｍ以下の超高速ＭＯＳトランジスタでは、チャネル領域に印加される応力により、キャリアの移動度が大きく変化することが知られている。このようなチャネル領域における応力は、典型的にはビアコンタクト形成のためにゲート電極を覆うように形成された、ＳｉＮエッチングストッパ膜により発生する。
【０００５】
図１は、このようなＳｉＮ膜を有するＭＯＳトランジスタ１０の概略的構成を示す。
【０００６】
図１を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にＬＤＤ領域１１ａ，１１ｂが形成されている。
【０００７】
さらに前記ゲート電極の両側には側壁絶縁膜１３Ａ，１３Ｂが形成され、前記シリコン基板１１中、前記側壁絶縁膜１３Ａ，１３Ｂの外側領域にはソース・ドレイン拡散領域１１ｃ，１１ｄが、前記ＬＤＤ領域１１ａ，１１ｂに重なるように形成されている。
【０００８】
前記ソース・ドレイン拡散領域１１ｃ，１１ｄの表面部分にはシリサイド層１４Ａ，１４Ｂがそれぞれ形成されており、さらに前記ゲート電極１３上にはシリサイド層１４Ｃが形成されている。
【０００９】
さらに図１の構成ではシリコン基板１１上に、前記ゲート電極１３および側壁絶縁膜１３Ａ，１３Ｂ、さらにシリサイド層１４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜１５が形成されている。
【００１０】
かかる引っ張り応力膜１５は、前記ゲート電極１３をシリコン基板１１の方向に押す作用を有し、その結果、前記ゲート電極１３直下のチャネル領域には縦方向に圧縮応力ｙｙが、横方向に引っ張り応力ｘｘが印加される。
【００１１】
図２は、このようにチャネル領域に圧縮応力が印加された場合のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの飽和ドレイン電流変化率を示す。
【００１２】
図２を参照するに、ＭＯＳトランジスタの飽和ドレイン電流変化率はｎチャネルＭＯＳトランジスタの場合は正で、従ってｎチャネルＭＯＳトランジスタの電流駆動能力は、前記ＳｉＮ膜１５の膜厚と共に増加するのに対し、ｐチャネルＭＯＳトランジスタの場合は負で、従ってｐチャネルＭＯＳトランジスタの電流駆動能力は前記ＳｉＮ膜１５の膜厚とともにやや減少することがわかる。またＳｉＮ膜の膜厚に対する電流変化率の絶対値は、ｎチャネルＭＯＳトランジスタの方がｐチャネルＭＯＳトランジスタよりもはるかに大きい。
【００１３】
図２にはスケールを付していないが、前記ＳｉＮ膜１５が１．５ＧＰａの引っ張り応力を蓄積した膜である場合、かかるＳｉＮ膜を８０ｎｍの膜厚で形成することにより、飽和ドレイン電流は１０％程度増加することが報告されている。
【非特許文献１】Ghani, T., et al., IEDM 03, 978-980, June 10, 2003
【非特許文献２】K. Mistry, et al., Delaying Forever: Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology, 2004 Symposium on VLSI Technology, pp.50-51
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図２の結果は、ｎチャネルＭＯＳトランジスタの場合、チャネル領域に基板面に垂直方向に印加される圧縮応力を、前記ＳｉＮ膜１５の膜厚により制御することにより、チャネル領域におけるキャリア移動度、従って動作速度を大きく向上させることができることを意味している。
【００１５】
一方、このように前記チャネル領域に圧縮応力を印加した場合、図２に示したように、ｐチャネルＭＯＳトランジスタではキャリア移動度が逆に低下する問題が生じる。すなわち、図１のようにＳｉＮ引っ張り応力膜１５をＭＯＳトランジスタ上に一様に形成する構成では、ＣＭＯＳ回路のようにｎチャネルＭＯＳトランジスタのみならずｐチャネルＭＯＳトランジスタをも含む半導体集積回路装置の場合にｎチャネルＭＯＳトランジスタの電流駆動能力とｐチャネルＭＯＳトランジスタの電流駆動能力とが不均衡になり、ＣＭＯＳ回路を構成することが困難になる問題が生じる。例えば１．５ＧＰａの引っ張り応力を蓄積したＳｉＮ膜を前記ＳｉＮ膜１５として８０ｎｍの膜厚に形成した場合、ｐチャネルＭＯＳトランジスタのドレイン電流は３％程度減少してしまう。
【００１６】
さらにかかる圧縮応力を前記ＳｉＮ膜１５により発生させる場合、本発明の発明者は、本発明の基礎となるシミュレーションを使った研究において、図３に示すように、前記チャネル領域に発生する応力の値が、ＳｉＮ膜の膜厚とともに増大はするものの、膜厚が２０ｎｍを越えたあたりから増加率は減少し始め、８０ｎｍを超えると実質的に飽和することを見出した。
【００１７】
図３を参照するに、縦軸は図１においてチャネル領域における応力の絶対値を示し、横軸はＳｉＮ膜１５の膜厚を示す。また図３中、ｘｘは図１中に示した横方向、すなわち基板面内方向に作用する引っ張り応力を、ｙｙは縦方向、すなわち基板に垂直方向に作用する圧縮応力を示す。
【００１８】
このように、図１の構成では８０ｎｍの膜厚を超えていくらＳｉＮ膜１５の膜厚を増加させても、ｎチャネルＭＯＳトランジスタにおいて電流駆動能力の実質的な増大は得られない。
【００１９】
さらに図１のＭＯＳトランジスタ１０は、一般にシリコンウェハ上に集積回路の形で形成されるが、このようなＭＯＳトランジスタ１０上に引っ張り応力を蓄積したＳｉＮ膜１５を厚く形成すると、図４に示すように、もともと平坦であったシリコンウェハＷが反ってしまう問題が生じる。特に現在量産に使われている３００ｍｍ径のシリコンウェハの場合、反りの量も大きく、ウェハが割れたり、搬送などのハンドリング時に支障が生じたりするなどの深刻な問題が生じる。
【００２０】
図５は、図１のＭＯＳトランジスタ１０を形成された３００ｍｍｍ径のシリコンウェハの反り量とＳｉＮ膜１５の膜厚との関係を示すが、ＳｉＮ膜１５の膜厚が１１０ｎｍを超えると反り量が、ウェハのハンドリングに支障が生じない６０μｍの限界値を超えてしまうことがわかる。
【００２１】
図５の結果は、図１のＳｉＮ膜１５を有するＭＯＳトランジスタでは、前記ＳｉＮ膜１５の膜厚を１１０ｎｍを超えて増大させることができず、従って、前記ゲート電極１３直下においては０．４ＧＰａを大きく超える圧縮応力を実現することはできず、またこれに伴って、前記ｎチャネルＭＯＳトランジスタ１０の特性のこれ以上の向上は望めないことがわかる。
【課題を解決するための手段】
【００２２】
本発明は一の観点において、半導体基板と、前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大している半導体装置を提供する。
【００２３】
本発明は他の観点において、素子分離領域により第１の素子領域と第２の素子領域とを画成された半導体基板と、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとを含むＣＭＯＳ集積回路装置であって、前記ｎチャネルＭＯＳトランジスタは、前記第１の素子領域中の第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側壁面を覆う一対の第１の側壁絶縁膜と、前記半導体基板中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域よりなる第１の拡散領域対とを含み、前記ｐチャネルＭＯＳトランジスタは、前記第２の素子領域中の第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側壁面を覆う一対の第２の側壁絶縁膜と、前記半導体基板中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域よりなる第２の拡散領域対と含み、前記第１の素子領域には、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大しているＣＭＯＳ集積回路装置を提供する。
【００２４】
本発明はさらに他の観点において、半導体基板と、前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなる半導体装置を提供する。
【発明の効果】
【００２５】
本発明によれば、ゲート電極を覆うように形成した応力蓄積絶縁膜の膜厚を、ゲート電極を覆う部分において局所的に増大させることで、前記ゲート電極直下のチャネル領域にのみ選択的に応力を印加することができ、ＭＯＳトランジスタの電流駆動能力が向上し、動作速度が向上するのみならず、同じ半導体基板上に別の導電型のチャネルを有するＭＯＳトランジスタがあった場合、この別のＭＯＳトランジスタの電流駆動能力が、前記応力蓄積絶縁膜に起因する応力により劣化する問題を軽減あるいは解消することが可能になる。
【００２６】
さらに本発明によれば、応力蓄積絶縁膜が半導体基板上で特定の導電型チャネルを有するＭＯＳトランジスタのゲート電極近傍にのみ、局所的かつ選択的に形成されるため、かかるＭＯＳトランジスタが形成される半導体ウェハの反りが抑制され、結果的に、応力蓄積絶縁膜を従来よりも、より大きな膜厚で形成することが可能になる。
【００２７】
本発明では、前記応力蓄積絶縁膜が、前記ゲート電極を覆う部分以外では小さな膜厚しか有さないため、あるいは形成されないため、かかる応力蓄積絶縁膜を、拡散領域へのコンタクトホール形成の際にエッチングストッパ膜として使う場合には、コンタクト形成と同時に拡散領域表面が損傷する恐れがある。そこで本発明ではこのような場合、前記応力蓄積絶縁膜上に、エッチングストッパとして機能する別の絶縁膜を、エッチングストッパとして充分な膜厚に形成する。
【００２８】
特に本発明によれば、共通の半導体基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを形成されたＣＭＯＳ半導体集積回路装置において、引っ張り応力を蓄積する応力蓄積絶縁膜を、前記ｎチャネルＭＯＳトランジスタのゲート電極近傍に、前記ゲート電極を覆うように局所的に形成することにより、ｐチャネルＭＯＳトランジスタの特性を劣化させることなく、ｎチャネルＭＯＳトランジスタの特性を向上させることが可能になる。特にｐチャネルＭＯＳトランジスタの拡散領域をＳｉＧｅ混晶により形成することで、前記ｐチャネルＭＯＳトランジスタのチャネル領域に横方向に作用する圧縮応力を誘起することができ、ｐチャネルＭＯＳトランジスタの動作速度を向上させ、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの特性がバランスしたＣＭＯＳ素子を実現することができる。
【００２９】
この場合にも、前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを覆うように、エッチングストッパとして作用する別の絶縁膜を形成することにより、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれの拡散領域へのコンタクトホールを形成する工程を安定して、歩留まり良く実行することが可能になる。
【００３０】
特に前記応力蓄積絶縁膜を、複数の薄い応力蓄積絶縁膜の積層により形成することにより、応力蓄積絶縁膜全体の膜厚を増大させることなく、膜中に蓄積される応力、従ってチャネル領域に印加される応力の大きさを増大させることが可能になる。
【発明を実施するための最良の形態】
【００３１】
［第１の実施形態］
図６（Ａ）は、本発明の第１の実施形態による、ゲート長が３７ｎｍのｎチャネルＭＯＳトランジスタ２０の構成を示す。さらに図６（Ｂ）は、図６（Ａ）のＭＯＳトランジスタ２０の特徴を説明するための比較例として、図１のＭＯＳトランジスタ１０と同一構造のｎチャネルＭＯＳトランジスタ２０Ａを、図６（Ａ）と同じ参照符号を使って示す図である。
【００３２】
図６（Ａ）を参照するに、シリコン基板２１上にはＳＴＩ型の素子分離領域２１Ｂにより前記ｎチャネルＭＯＳトランジスタ２０のための素子領域２０Ａが画成されており、前記素子領域２０Ａ上には前記ＭＯＳトランジスタ２０のチャネル領域に対応してゲート電極２３が、ＳｉＯＮゲート絶縁膜２２を介して形成されている。
【００３３】
さらに前記シリコン基板２１中には前記ゲート電極２３の両側に、ｎ型のＬＤＤ領域２１ａ，２１ｂが形成され、さらに前記ゲート電極２３の両側壁面上に形成された側壁絶縁膜２３Ａ，２３Ｂの外側には、ｎ+型のソース／ドレイン拡散領域２１ｃ，２１ｄが形成されている。
【００３４】
さらに前記ｎ+型拡散領域２１ａ，２１ｂ上、および前記ゲート電極２３上には、コバルトシリサイド層２４Ａ，２４Ｂおよび２４Ｃが、それぞれ形成されている。
【００３５】
図６（Ａ）のＭＯＳトランジスタでは、さらに前記シリコン基板２１上に、前記コバルトシリサイド層２４Ｃを担持するゲート電極２３、およびその両側の側壁絶縁膜２３Ａ，２３Ｂよりなるゲート構造２３Ｇを覆うように、１．０ＧＰａ以上、典型的には１．５ＧＰａの引っ張り応力を蓄積したＳｉＮ膜２５を、例えばＬＰＣＶＤ法（減圧ＣＶＤ法）により、典型的には６００℃の基板温度でＳｉＣｌ2Ｈ2とＮＨ3の混合ガスを原料ガスとして供給することにより形成する。
【００３６】
このような強い引っ張り応力を有するＳｉＮ膜２５は、それに接する前記ゲート構造２３Ｇを、図６（Ａ）中に矢印で示すようにシリコン基板２１に押し付けるように作用し、その結果、前記シリコン基板２１中、前記ゲート電極２３直下のチャネル領域には、基板面に垂直方向に、圧縮応力が印加される。
【００３７】
ところで図６（Ａ）の構成では、前記ＳｉＮ膜２５が、前記ゲート構造２３Ｇを覆う部分の外側で、後で説明するマスクプロセスによりエッチングされており、その結果、前記ＳｉＮ膜２５は、前記ゲート電極２３直上の部分で膜厚ａを有していても、前記外側部分では、これよりも小さい膜厚ｂを有することになる（ａ＞ｂ）。前記外側部分における膜厚ｂはゼロでもよく、この場合には、前記外側部分においては前記ＳｉＮ膜２５はエッチング除去される。図示の例では、前記ＳｉＮ膜２５は６０ｎｍの膜厚に堆積され、前記外側部分において４０ｎｍだけエッチング除去されている。その結果、図６（Ａ）の例では前記厚さａは６０ｎｍ、前記厚さｂは２０ｎｍとなっている。
【００３８】
図６（Ａ）の構成では、このように引っ張り応力を有するＳｉＮ膜２５が前記ゲート構造２３Ｇの側壁面に沿って基板２１の面に略垂直方向に延在するため、前記ゲート構造２３Ｇは基板２１の面に垂直方向に大きな力を受け、前記素子領域２１Ａ中、前記ゲート電極２３の直下には、大きな圧縮応力ｙｙが、前記基板２１の面に垂直方向に形成される。
【００３９】
これに対し、従来の構造を有する図６（Ｂ）のｎチャネルＭＯＳトランジスタ２０Ａでは、前記ＳｉＮ膜２５の膜厚が、前記ゲート構造上においても、またその外側においてもほぼ等しく、その結果、前記膜厚ａは前記膜厚ｂにほぼ等しくなる。
【００４０】
このような構造では、前記ＳｉＮ膜２５のうち、前記ゲート構造２３Ｇ上で上方に突出する部分においては、膜中の引っ張り応力が前記ゲート構造を基板２１の面に対して略垂直方向に押すように作用するが、上記突出部よりも下の部分では、膜中の引っ張り応力は主に基板面に平行に作用し、その結果、前記チャネル領域に生じる基板面に垂直方向の圧縮応力ｙｙの値は、図６（Ａ）の場合よりもはるかに小さくなる。また、先に図３で説明したように、このような構造では、前記ＳｉＮ膜２５の膜厚を８０ｎｍを超えて増大させても、前記圧縮応力ｙｙは飽和してしまい、飽和ドレイン電流の実質的な増大は得られない。
【００４１】
一方、図６（Ａ）の構造では、前記ＳｉＮ膜２５のうち、前記ｎ型拡散領域２１ｃ，２１ｄを覆う外側部分の膜厚が減少しているため、前記ＳｉＮ膜２５を前記拡散領域２１ｃあるいは２１ｄへのコンタクトホール形成の際のエッチングストッパとして使おうとすると、充分な作用・効果が得られない場合がある。
【００４２】
そこで本発明では図７に示すように、図６（Ａ）の構造上に第２層目のＳｉＮ膜２６を前記ＳｉＮ膜２５の形状に整合して、略一様な膜厚に形成し、これを実効的なエッチングストッパ膜として使う。
【００４３】
図７を参照するに、前記ＳｉＮ膜２６は例えば前記ＳｉＮ膜２５と同じ、１．５ＧＰａの引っ張り応力を蓄積されたＳｉＮ膜であってもよく、エッチングストッパとして機能するために、３０ｎｍ以上の膜厚を有するのが好ましい。図示の例では、前記ＳｉＮ膜２６は８０ｎｍの膜厚に形成される。
【００４４】
さらに図７の構成では前記ＳｉＮ膜２６上に層間絶縁膜２７が形成され、前記層間絶縁膜２７中には、前記ＳｉＮ膜２６およびＳｉＮ膜２５（膜厚ｂがゼロでない場合）を貫通して、前記拡散領域２１ｃ、２１ｄ上のシリサイド層２４Ａ，２４Ｂを露出するビアプラグ２８Ａ，２８Ｂが形成されている。
【００４５】
図8は、図７の構成において、前記ＳｉＮ膜２５の膜厚を４０〜８０ｎｍの範囲で様々に変化させた場合に、前記チャネル領域に誘起される垂直圧縮応力ｙｙおよび水平引っ張り応力ｘｘを、先の図３の結果と比較して示す図である。なお図８中、前記ＳｉＮ膜２５の膜厚が４０ｎｍの場合、前記外側部分においては４０ｎｍのエッチングにより、前記ＳｉＮ膜２５は除去されている。
【００４６】
図８を参照するに、前記チャネル領域中に形成される基板面に垂直方向に作用する圧縮応力ｙｙは、図３の場合の約０．４ＧＰａの値から、０．６〜０．７ＧＰａの値まで、大幅に増大しているのがわかる。これは図６（Ａ）の構成において膜厚ａを膜厚ｂよりも大きく設定することにより得られる効果により得られたものと考えられる。
【００４７】
図９は、図７のｎチャネルＭＯＳトランジスタ２０の飽和ドレイン電流を、図１の構造を有するｎチャネルＭＯＳトランジスタの飽和ドレイン電流と比較して示す図である。ただし図９中、縦軸はゲート幅あたりの飽和ドレイン電流を、横軸はしきい値電圧を示す。
【００４８】
図９を参照するに、かかるゲート電極近傍に局在化した応力蓄積絶縁膜２５を有する構成とすることにより、全面に応力蓄積絶縁膜２５を形成した図２０Ａの構成に比較して、飽和ドレイン電流が３％増大しているのがわかる。なお、図９中には本発明のデータとして、■および◆はそれぞれ、前記第２のＳｉＮ膜２６を形成しなかった場合と形成した場合とに対応している。
【００４９】
なお図７の構成において、前記ＳｉＮ膜２６は引っ張り応力を蓄積する膜である必要は必ずしもなく、膜２６として、応力を有さない膜、あるいは圧縮応力を有する膜を使うこともできる。
【００５０】
次に、本実施形態によるｎ型ＭＯＳトランジスタ２０の製造工程を図１０（Ａ）〜１３（Ｅ）を参照しながら説明する。
【００５１】
図１０（Ａ）を参照するに、本実施形態では最初に図６（Ｂ）の構造２０Ａを形成し、その上に前記ゲート構造２３Ｇを覆うように、幅ＬＲのレジストパターンＲ１を形成する。その際、本実施例では前記幅ＬＲを、前記ゲート電極２３の幅Ｇと、図１０（Ａ）の状態における前記ＳｉＮ膜２５の膜厚ａを２倍した値の和（Ｇ＋２ａ）よりも大きくなるように設定する（ＬＲ＞Ｇ＋２ａ）。例えば前記ゲート電極幅Ｇが４０ｎｍで前記膜厚ａが６０ｎｍの場合、前記レジストパターンＲ１の幅ＬＲを１６０ｎｍ以上、例えば１７０ｎｍに設定する。
【００５２】
次に図１０（Ｂ）の工程において前記レジストパターンＲ１をマスクに前記ＳｉＮ膜を異方性プラズマエッチングにより、例えば４０ｎｍだけ除去し、前記ＳｉＮ膜２５の外側部分の膜厚を前記膜厚ａから図６（Ａ）の膜厚ｂまで減少させる。
【００５３】
さらに最後に図１１（Ｃ）の工程において図１０（Ｂ）のレジストパターンＲ１を除去し、前記第２のＳｉＮ膜２６を例えば８０ｎｍの膜厚に、ＬＰＣＶＤ法により膜中に１．５ＧＰａの引っ張り応力が蓄積するような条件で堆積する。
【００５４】
さらに図１２（Ｄ）の工程において図１１（Ｃ）の構造上に前記層間絶縁膜２７を堆積し、これをＣＭＰ法で平坦化した後、前記ＳｉＮ膜２６をマスクに前記層間絶縁膜２７中に、前記ソース・ドレイン拡散領域２１ｃ，２１ｄに対応してコンタクトホール２７Ａ，２７Ｂを、図示を省略したレジストパターンをマスクに、前記ＳｉＮ膜２６に対して選択性を有するドライエッチングレシピにより形成する。
【００５５】
さらに図１３（Ｅ）の工程において同じレジストパターンをマスクに、前記ＳｉＮ膜２６および２５を、前記シリサイド層２４Ａおよびシリコン基板２１に対する選択性を有するドライエッチングレシピにより除去し、前記コンタクトホール２７Ａ，２７Ｂの底において、それぞれ前記シリサイド層２４Ａおよび２４Ｂを露出する。
【００５６】
さらに前記コンタクトホール２７Ａ，２７Ｂをタングステンなどの導体により充填することにより、先に図７で説明した構造が得られる。
［第２の実施形態］
ところで、このようなｎチャネル型ＭＯＳトランジスタを多数、前記拡散領域２１ｃ、２１ｄが隣接するｎチャネルＭＯＳトランジスタ間で共有されるように隣接して配列した半導体集積回路において、図１０（Ａ），（Ｂ）の工程により前記ＳｉＮ膜２５をパターニングしようとする場合、前記ｎチャネルＭＯＳトランジスタの繰り返しピッチに対して前記ＳｉＮ膜２５の膜厚が大きすぎると、図１４に示すように隣接するレジストパターンＲ１の間隔を狭める必要があるが、このような近接して隣接するレジストパターンを露光するのは、近接効果のため困難である場合がある。
【００５７】
このような場合、図１５（Ａ）に示すように前記ＳｉＮ膜２５の膜厚を制限することにより、レジストパターンＲ１を個別にパターニングすることが可能になり、隣接するＭＯＳトランジスタの間において前記ＳｉＮ膜２５の膜厚を減少させることが可能になる。
【００５８】
図１５（Ｂ）は、図１５（Ａ）のレジストパターンＲ１を使って前記ＳｉＮ膜２５をパターニングして得られた、本発明の第２実施形態による構造を示す。
【００５９】
図１５（Ｂ）を参照するに、本実施形態によれば、前記ＳｉＮ膜２５は、前記シリサイド層２４Ａあるいは２４Ｂにより覆われ隣接するｎチャネルＭＯＳトランジスタにより共有される拡散領域２１ｃ，２１ｄ上においては除去されており、その結果、各々のゲート構造２３Ｇ上において孤立したパターンを形成する。
【００６０】
図１５（Ｂ）において前記ｎチャネルＭＯＳトランジスタを２００ｎｍの繰り返しピッチで形成する場合、前記ＳｉＮ膜２５の膜厚は８０ｎｍ以下に制限するのが好ましい。
【００６１】
図１６は、図１５（Ｂ）における一つのｎチャネルＭＯＳトランジスタの構成を示す平面、図１７は、このようなｎチャネルＭＯＳトランジスタをシリコン基板上において素子分離領域に囲まれた素子領域中に３２０ｎｍのピッチで５個形成した場合の、各々のトランジスタの飽和ドレイン電流の値を、比の形で比較した図である。
【００６２】
図１６を参照するに、前記ＳｉＮパターン２５の両側には前記拡散領域２１ｃ，２１ｄに対応するシリサイド領域２４Ａ，２４Ｂが形成されており、全破線で示す第２層目のＳｉＮ膜２６により覆われている。さらに前記ＳｉＮ膜２６を貫通して、前記シリサイド領域２４Ａ，２４Ｂからコンタクトプラグ２８Ａ，２８Ｂが上方に延在している。また同様なコンタクトが前記ゲート電極２３の端部にも形成されている。
【００６３】
図１７を参照するに、このようにＳｉＮ膜２５の応力が隣接するトランジスタ間で相互作用している場合には、前記素子領域中央部の素子と周辺部の素子とで飽和ドレイン電流に差が生じるものと期待されるが、図１７の結果を見ると飽和電流値にほとんど違いはなく、図１５（Ｂ）の素子ではＳｉＮパターン２５が形成する応力は、その直下にほぼ限定されているものと考えられる。
［第３の実施形態］
図１８は、本発明の第３実施形態によるＣＭＯＳ素子４０の構成を示す。
【００６４】
図１８を参照するに、前記ＣＭＯＳ素子４０はシリコン基板４１上に形成され、前記シリコン基板４１上にはＳＴＩ型の素子分離構造４１Ｉにより、ｎチャネルＭＯＳトランジスタ４０Ａの素子領域４１ＡとｐチャネルＭＯＳトランジスタ４０Ｂの素子領域４１Ｂとが画成されている。
【００６５】
前記素子領域４１Ａ上には前記ｎチャネルＭＯＳトランジスタ４０Ａのチャネル領域に対応してｎ+型にドープされたゲート電極４３ＡがＳｉＯＮなどよりなるゲート絶縁膜４２Ａを介して形成されており、前記素子領域４１Ａ中、前記ゲート電極４３Ａの両側にはｎ型のＬＤＤ領域４１ａおよび４１ｂが形成されている。
【００６６】
さらに前記ゲート電極４３Ａの両側には側壁絶縁膜４３ａ，４３ｂが形成されており、前記素子領域４１Ａ中、前記側壁絶縁膜４３ａ，４３ｂの外側には、ｎ+型の拡散領域４１ｃ、４１ｄが、前記ｎチャネルＭＯＳトランジスタ４０Ａのソース・ドレイン領域として形成されている。
【００６７】
さらに前記ｎチャネルＭＯＳトランジスタ４０Ａでは前記ゲート電極４３Ａおよび側壁絶縁膜４３ａ，４３ｂよりなる第１のゲート構造４３ＧＡ上にＳｉＮ膜４５が形成されているが、前記ＳｉＮ膜４５は前記素子領域４１Ａ上、前記第１のゲート構造４３Ｇの外側においては膜厚を減少させている。さらに前記ＳｉＮ膜４５は前記素子分離構造４１Ｉ上を超えてｐチャネルＭＯＳトランジスタ４０Ｂの素子領域４１Ｂへと延在している。
【００６８】
さらに前記素子領域４１Ａにおいては前記ｎ+型拡散領域４１ｃ、４１ｄの表面および前記ゲート電極４３Ａの表面にシリサイド層４４Ａ，４４Ｂ，４４Ｃがそれぞれ形成されており、前記シリサイド層４４Ａ〜４４Ｃは前記ＳｉＮ膜４５により覆われている。
【００６９】
一方前記素子領域４１Ｂには、ｐチャネルＭＯＳトランジスタ４０Ｂのチャネル領域に対応してｐ+型にドープされたゲート電極４３ＢがＳｉＯＮなどよりなるゲート絶縁膜４２Ｂを介して形成されており、前記素子領域４１Ｂ中、前記ゲート電極４３Ｂの両側にはｐ型のＬＤＤ領域４１ｅおよび４１ｆが形成されている。
【００７０】
さらに前記ゲート電極４３Ｂの両側には側壁絶縁膜４３ｃ，４３ｄが形成されており、前記素子領域４１Ｂ中、前記側壁絶縁膜４３ｃ，４３ｄの外側には、ｐ+型の拡散領域４１ｇ，４１ｈが、前記ｐチャネルＭＯＳトランジスタ４０Ｂのソース・ドレイン領域として形成されている。
【００７１】
さらに前記ｐチャネルＭＯＳトランジスタ４０Ｂでは前記ｎチャネルＭＯＳトランジスタ４０Ａの素子領域から延在する前記ＳｉＮ膜４５が、前記ゲート電極４３Ｂおよび側壁絶縁膜４３ｃ，４３ｄよりなる第２のゲート構造４３ＧＢ上に、前記第１のゲート構造４３ＧＡの外側領域における膜厚と同一の膜厚に形成されている。
【００７２】
さらに前記素子領域４１Ｂにおいては前記ｐ+型拡散領域４１ｇ、４１ｈの表面および前記ゲート電極４３Ｂの表面にシリサイド層４４Ｄ，４４Ｅ，４４Ｆがそれぞれ形成されており、前記シリサイド層４４Ｄ〜４４Ｆも、前記ＳｉＮ膜４５により覆われている。
【００７３】
さらに図１８のＣＭＯＳ素子４０では、前記ＳｉＮ膜４５上に、前記素子領域４１Ａおよび４１Ｂを連続して覆うように、エッチングストッパとして機能する第２のＳｉＮ膜４６が形成されている。
【００７４】
さらに図１９に示すように、前記ＳｉＮ膜４６上には前記ｎチャネルＭＯＳトランジスタ４０ＡおよびｐチャネルＭＯＳトランジスタ４０Ｂのそれぞれのソース拡散領域およびドレイン拡散領域４１ｃ，４１ｄ，４１ｅ，４１ｆにコンタクトするコンタクトプラグ４８Ａ，４８Ｂ，４８Ｃ，４８Ｄを含む層間絶縁膜が、図７の場合と同様に形成される。
【００７５】
図１８，１９のＣＭＯＳ素子４０では、強い引っ張り応力を有するＳｉＮ膜４５は前記ｎチャネルＭＯＳトランジスタ４０Ａのゲート構造４３ＧＡ近傍でのみ大きな膜厚を有するため、シリコン基板４１の全体で見ると、引っ張り応力がかかる箇所は少なく、前記ＣＭＯＳ素子が形成されるシリコンウェハの反りの問題が軽減される。
【００７６】
換言すると、図１８，１９の構成により、シリコンウェハの反りが許容範囲に収まる限りにおいて、前記ＳｉＮ膜４５の膜厚を増大させ、あるいは膜中の引っ張り応力を増大させ、前記ｎチャネルＭＯＳトランジスタのチャネル領域に印加される圧縮応力をさらに増大させることが可能になる。
【００７７】
また図１８，１９の構成においては、前記ｐチャネルＭＯＳトランジスタ４０Ｂにおいてゲート構造４３ＧＢを覆うＳｉＮ膜４５の膜厚が低減されているため、前記ｐチャネルＭＯＳトランジスタ４０Ｂのチャネル領域に印加される基板面に垂直方向に作用する圧縮応力が減少し、トランジスタ４０Ｂの特性劣化が軽減される。
【００７８】
図１８，１９のＣＭＯＳ素子４０の一変形例として、図２０に示すように前記ＳｉＮ膜４５を前記ｎチャネルＭＯＳトランジスタ４０Ａのゲート構造４５ＧＡの外側領域において除去することも可能である。この場合には前記んチャネルＭＯＳトランジスタ４０Ａにおいて、前記ゲート構造４３ＧＡを構成する側壁絶縁膜４３ａ、４３ｂは前記ＳｉＮエッチングストッパ膜４５に接するのに対し、前記ｐチャネルＭＯＳトランジスタ４０Ｂにおいては、前記ゲート構造４３ＧＢを構成する側壁絶縁膜４３ｃ、４３ｄは、前記ＳｉＮエッチングストッパ膜４６に直接に接する。
【００７９】
図２０の構成によれば、強い引っ張り応力を蓄積した前記ＳｉＮ膜４５が、ｎチャネルＭＯＳトランジスタ４０Ａのゲート構造上に限定されるので、前記ｐチャネルＭＯＳトランジスタ４０Ｂのチャネル領域において基板に垂直方向に印加されホール移動度を低下させる好ましくない圧縮応力がさらに低減される。また前記ＣＭＯＳ素子４０を含む半導体集積回路装置が形成されるシリコンウェハの反りが軽減され、またシリコンウェハの反りの大きさが所定の許容される範囲内にある限りにおいて、前記ｎチャネルＭＯＳトランジスタ４０ＡにおいてＳｉＮ膜４５中の応力をさらに強めることが可能になる。
［第４の実施形態］
図２１は、本発明の第４実施形態によるＣＭＯＳ素子６０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８０】
図２１を参照するに、ＣＭＯＳ素子６０はシリコン基板４１上にｎチャネルＭＯＳトランジスタ６０ＡとｐチャネルＭＯＳトランジスタ６０Ｂとを、それぞれ素子領域４１Ａおよび４１Ｂに含み、前記ｎチャネルＭＯＳトランジスタ６０ＡおよびｐチャネルＭＯＳトランジスタ６０Ｂは、前記ｎチャネルＭＯＳトランジスタ４０ＡおよびｐチャネルＭＯＳトランジスタ4０Ｂと同様な構成を有しているが、前記ｐチャネルＭＯＳトランジスタ６０Ｂの素子領域４１Ｂには、前記ゲート電極４３Ｂの両側に、ＳｉＧｅ層６１Ａ，６１Ｂが、エピタキシャルに形成されている。
【００８１】
このようなＳｉＧｅ層６１Ａ，６１Ｂはシリコン基板４１を構成するＳｉよりも格子定数が大きく、このため前記ゲート電極４３Ｂ直下のｐチャネルＭＯＳトランジスタ６０Ｂのチャネル領域には、基板面に平行に作用する圧縮応力が印加される。
【００８２】
このように基板面に平行に作用する圧縮応力は、前記ｐチャネルＭＯＳトランジスタ６０Ｂのチャネル領域におけるホール移動度を向上させ、その結果、前記ｐチャネルＭＯＳトランジスタ６０Ｂのドレイン飽和電流が増大し、もってｐチャネルＭＯＳトランジスタ６０Ｂの動作速度を向上させることができる。
［第５の実施形態］
ところで本発明の発明者は、本発明の基礎となる研究において、図１の従来のＭＯＳトランジスタ構造から出発し、前記ＳｉＮ応力膜１５を複数のＳｉＮ膜要素の積層により形成した場合の、ＭＯＳ構造中に生じる応力分布をシミュレーションにより検討した。
【００８３】
図２２（Ａ）〜（Ｃ）は、かかる応力解析の結果を示す。このうち、図２２（Ａ）は前記ＳｉＮ応力膜１５を単一のＳｉＮ膜により形成した場合を、図２２（Ｂ）は２層のＳｉＮ膜要素の積層により形成した場合を、さらに図２２（Ｃ）は５層のＳｉＮ膜要素の積層により形成した場合を示す。ただし、いずれの場合でもＳｉＮ応力膜１５の全体の厚さは１００ｎｍとし、各々のＳｉＮ膜要素は、膜中に引っ張り応力が蓄積するように形成している。このいずれにおいても、各々のＳｉＮ膜要素は前記ＬＰＣＶＤ法により、先に説明したのと同様な条件下で形成され、一つのＳｉＮ膜要素を形成するごとに被処理基板を処理容器から、これに隣接する基板搬送室に取り出し、基板温度を室温まで降下させている。
【００８４】
図２２（Ａ）〜（Ｃ）を参照するに、ＳｉＮ膜１５全体としては膜厚が同じであっても、これを単一のＳｉＮ膜で形成するか複数のＳｉＮ膜要素で形成するかで、ＭＯＳ構造中、特にゲート電極直下のチャネル領域における応力分布が大きく変化していることがわかる。
【００８５】
図２３は、前記ＳｉＮ膜１５を（ａ）１層のＳｉＮ膜により、（ｂ）２層のＳｉＮ膜要素により、さらに（ｃ）５層のＳｉＮ膜要素の積層により形成し、前記ＳｉＮ膜１５全体の膜厚を２０ｎｍ〜１４０ｎｍの範囲で変化させた場合の、前記チャネル領域において前記基板面に平行に誘起される引っ張り応力ｘｘおよび前記基板面に垂直方向に誘起される圧縮応力ｙｙを求めた結果を示す。
【００８６】
図２３を参照するに、前記ＳｉＮ膜１５全体の膜厚が増大すれば応力ｘｘ、ｙｙの大きさはもちろん増大するが、同一の膜厚においても、前記ＳｉＮ膜１５を複数の薄いＳｉＮ膜要素の積層により形成した場合、応力の大きさは単一層により形成した場合よりも著しく増大することがわかる。
【００８７】
図２４は、様々な膜厚のＳｉＮ膜１５について、これを構成するＳｉＮ膜要素の数を１〜５の範囲で変化させた場合に、前記チャネル領域に基板面に垂直方向に誘起される圧縮応力ｙｙの大きさを示す図である。
【００８８】
図２４を参照するに、前記ＳｉＮ膜１５を構成するＳｉＮ膜要素の数を増大させることにより、前記圧縮応力ｙｙの大きさは大きく増大するのがわかる。またＳｉＮ膜１５の全体の膜厚が大きければ大きいほど、ＳｉＮ膜１５を構成するＳｉＮ膜要素の数を増加させることによる応力増加の効果はさらに向上することがわかる。
【００８９】
図２３，２４の結果は、先に説明した各実施例において、前記応力蓄積絶縁膜２５あるいは４５を、多数のＳｉＮ膜要素の積層により形成した場合、前記ｎチャネルＭＯＳトランジスタのチャネル領域において基板面に垂直方向に作用する圧縮応力の大きさをさらに増大させることができることを意味している。
【００９０】
図２５（Ａ）〜２７（Ｄ）は、上記の結果を勘案した、本発明の第５実施形態によるｎチャネルＭＯＳトランジスタ８０の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９１】
図２５（Ａ）を参照するに、本実施例では前記シリコン基板２１上に前記ゲート構造２３Ｇを覆うように、各々１．５ＧＰａの引っ張り応力を有するＳｉＮ膜２５ａ〜２５ｃが、全体で例えば１２０ｎｍの厚さになるように積層され、図２５（Ｂ）の工程においてレジストパターンＲ１を使って前記ゲート構造２３Ｇの外側部分において前記ＳｉＮ膜２５が除去されている。
【００９２】
さらに図２６（Ｃ）の工程において図２５（Ｂ）の構造上にＳｉＮ膜２６がエッチングストッパとして一様に堆積され、図２７（Ｄ）の工程において図２６（Ｃ）の構造上に層間絶縁膜２７が前記ＳｉＮ膜２６を覆うように形成される。さらに前記層間絶縁膜２７中には前記ＳｉＮ膜２６をエッチングストッパに、前記拡散領域２１ｃおよび２１ｄに対応してコンタクトホールが形成され、前記コンタクトホールにおいて前記拡散領域２１ｃ，２１ｄを露出した後、前記拡散領域２１ｃに前記シリサイド層２１Ａを介してコンタクトするように導体プラグ２８Ａが、また前記拡散領域２１ｄに前記シリサイド層２１Ｂを介してコンタクトするように導体プラグ２８Ｂが、形成される。
【００９３】
本実施例によるｎチャネルＭＯＳトランジスタでは、前記ＳｉＮ膜２５の膜厚が比較的小さくてもチャネル領域に大きな圧縮応力を誘起することが可能で、このため基板上に小さな繰り返しピッチで形成された場合でも、先に図１４で説明したような問題が軽減され、トランジスタを基板上に小さなピッチで繰り返し形成することが可能になる。図２４は前記ＳｉＮ膜２５の全体の膜厚が２０ｎｍ〜１４０ｎｍの範囲において、前記ＳｉＮ膜２５を構成するＳｉＮ膜要素の数を１〜５まで変化させた場合を示しているが、いずれの場合においても前記ＳｉＮ膜２５を多層構成とする効果が得られているのがわかる。また図２４より、上記の効果が得られるのが、ＳｉＮ膜要素の数が１〜５の場合に限られるものではなく、また前記ＳｉＮ膜２５の全体の厚さが２０〜１４０ｎｍの範囲の場合に限られるものでもないのは明らかである。
【００９４】
また同様なｎチャネルＭＯＳトランジスタは、先に説明したＣＭＯＳ素子４０あるいは６０においても適用可能である。
［第６の実施形態］
図２８は、本実施例の第６実施形態によるｎ型ＭＯＳトランジスタ１００の構成を示す。ただし図２８中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９５】
図２８を参照するに、本実施例では図６Ｂの構成において、前記ＳｉＮ膜２５を、ＳｉＮ膜２５ａ，２５ｂ，２５ｃの積層により形成している。
【００９６】
前記ＳｉＮ膜２５ａ，２５ｂ，２５ｃの各々は圧縮応力を蓄積しており、その結果、前記シリコン基板２１中、前記ゲート電極直下のチャネル領域には、従来達成することのできなかった大きな圧縮応力を、前記基板面に垂直な方向に誘起することが可能になる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００９７】
（付記１）
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とする半導体装置。
【００９８】
（付記２）
前記応力は、１ＧＰａを超える絶対値を有することを特徴とする付記１記載の半導体装置。
【００９９】
（付記３）
前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする付記１または２記載の半導体装置。
【０１００】
（付記４）
前記応力蓄積絶縁膜は、前記チャネル部分において、全体として２０〜１４０ｎｍの膜厚を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
【０１０１】
（付記５）
前記応力蓄積絶縁膜は、前記外側部分において８０ｎｍ以下の膜厚を有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
【０１０２】
（付記６）
前記応力蓄積絶縁膜は、前記外側部分において除去されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【０１０３】
（付記７）
前記応力蓄積絶縁膜はＳｉＮ膜であることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
【０１０４】
（付記８）
前記一対の拡散領域は、ｎ型拡散領域であることを特徴とする付記１〜７記載の半導体装置。
【０１０５】
（付記９）
さらに前記応力蓄積絶縁膜上には、さらに別の絶縁膜および層間絶縁膜が順次形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記一対の拡散領域にコンタクトする一対のコンタクトプラグがそれぞれ形成されていることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
【０１０６】
（付記１０）
素子分離領域により第１の素子領域と第２の素子領域とを画成された半導体基板と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタと
を含むＣＭＯＳ集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
前記第１の素子領域中の第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の側壁面を覆う一対の第１の側壁絶縁膜と、
前記半導体基板中、前記第１のゲート電極の両側に形成された一対のｎ型拡散領域よりなる第１の拡散領域対と
を含み、
前記ｐチャネルＭＯＳトランジスタは、
前記第２の素子領域中の第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極の側壁面を覆う一対の第２の側壁絶縁膜と、
前記半導体基板中、前記第２のゲート電極の両側に形成された一対のｐ型拡散領域よりなる第２の拡散領域対と
を含み、
前記第１の素子領域には、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記第１のゲート電極および前記第１の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とするＣＭＯＳ集積回路装置。
【０１０７】
（付記１１）
前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする付記１０記載のＣＭＯＳ集積回路装置。
【０１０８】
（付記１２）
前記応力蓄積絶縁膜は、前記チャネル部分において２０〜１４０ｎｍの膜厚を有することを特徴とする付記１０または１１記載のＣＭＯＳ集積回路装置。
【０１０９】
（付記１３）
前記応力蓄積絶縁膜は、前記外側部分において、８０ｎｍ以下の膜厚を有することを特徴とする付記１０〜１３のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１０】
（付記１４）
前記応力蓄積絶縁膜はさらに前記第２の素子領域において、前記第２のゲート電極および前記第２の側壁絶縁膜を覆い、前記応力蓄積膜は前記第２の素子領域において、前記第１の素子領域中、前記チャネル部分におけるよりも小さな膜厚を有することを特徴とする付記１０〜１３のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１１】
（付記１５）
前記応力蓄積絶縁膜は、前記外側部分および前記第２の素子領域において除去されていることを特徴とする付記１０〜１３のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１２】
（付記１６）
前記応力蓄積絶縁膜はＳｉＮ膜であることを特徴とする付記１０〜１５のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１３】
（付記１７）
さらに前記応力蓄積絶縁膜上にはさらに別の絶縁膜が、前記第1の素子領域においては前記応力蓄積絶縁膜の形状に整合した形状で、また前記第２の素子領域では、前記半導体基板表面の形状、および前記第２のゲート電極および前記第２の側壁絶縁膜よりなる第２ゲート構造の形状に整合した形状で形成されており、
前記別の絶縁膜上には層間絶縁膜が形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記第1の拡散領域対を構成する拡散領域にコンタクトする一対のコンタクトプラグが、また前記第2の拡散領域対を構成する拡散領域にコンタクトする別の一対のコンタクトプラグが、それぞれ形成されていることを特徴とする請求項１５〜１６のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１４】
（付記１８）
前記別の絶縁膜は、前記第２の素子領域において、前記第２の側壁絶縁膜に接することを特徴とする付記１７記載のＣＭＯＳ集積回路装置。
【０１１５】
（付記１９）
前記第２の素子領域中、前記一対のｐ型拡散領域は、ＳｉＧｅ混晶よりなることを特徴とする付記１０〜１８のうち、いずれか一項記載のＣＭＯＳ集積回路装置。
【０１１６】
（付記２０）
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなることを特徴とする半導体装置。
【図面の簡単な説明】
【０１１７】
【図１】応力蓄積絶縁膜を有する従来のＭＯＳトランジスタの構成を示す図である。
【図２】ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおける、応力蓄積絶縁膜の膜厚と飽和ドレイン電流の変化率との関係を定性的に示す図である。
【図３】図１の構造において応力蓄積絶縁膜の膜厚と、チャネル中に誘起される応力との関係を示す図である。
【図４】応力蓄積絶縁膜の形成によるシリコンウェハの反りの問題を説明する図である。
【図５】応力蓄積絶縁膜の膜厚とシリコンウェハの反りの大きさとの関係を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施形態によるｎチャネルＭＯＳトランジスタの構成を、従来の構成と比較して示す図である。
【図７】本発明第１実施形態によるｎチャネルＭＯＳトランジスタの構成を、層間絶縁膜およびコンタクトプラグまで含めて示す図である。
【図８】図７のｎチャネルＭＯＳトランジスタにおける応力蓄積絶縁膜の膜厚とチャネル応力との関係を、図３の結果と重ねて示す図である。
【図９】図６，図７のｎチャネルＭＯＳトランジスタの飽和ドレイン電流としきい値電圧との関係を、図１の従来のＭＯＳトランジスタのものと比較して示す図である。
【図１０】（Ａ），（Ｂ）は、図７のｎチャネルＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図１１】（Ｃ）は、図７のｎチャネルＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図１２】（Ｄ）は、図７のｎチャネルＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図１３】（Ｅ）は、図７のｎチャネルＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図１４】図１のＭＯＳトランジスタの製造工程において生じる問題点を説明する図である。
【図１５】（Ａ），（Ｂ）は、本実施例による、上記図１４の問題点の回避を説明する図である。
【図１６】図７のｎチャネルＭＯＳトランジスタの構成を示す平面図である。
【図１７】図７のｎチャネルＭＯＳトランジスタを多数、近接して集積化した場合の飽和ドレイン電流を示す図である。
【図１８】本発明の第２の実施形態によるＣＭＯＳ素子の構成を示す図である。
【図１９】図１８のＣＭＯＳ素子を、層間絶縁膜およびコンタクトプラグを形成した状態で示す図である。
【図２０】図１８のＣＭＯＳ素子の一変形例を示す図である。
【図２１】本発明の第３実施形態によるＣＭＯＳ素子の構成を示す図である。
【図２２】本発明の第４の実施形態の原理を示す図である。
【図２３】本発明の第４の実施形態の原理を示す別の図である。
【図２４】本発明の第４の実施形態の原理を示すさらに別の図である。
【図２５】（Ａ），（Ｂ）は、本発明の第４実施形態によるｎチャネルＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図２６】（Ｃ）は、本発明の第４実施形態によるｎチャネルＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図２７】（Ｄ）は、本発明の第４実施形態によるｎチャネルＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図２８】本発明の第５の実施形態によるｎチャネルＭＯＳトランジスタの構成を示す図である。
【符号の説明】
【０１１８】
１０，２０，１００    ＭＯＳトランジスタ
１１，２１，４１    基板
１１ａ，１１ｂ，２１ａ，２１ｂ，４１ａ，４１ｂ，４１ｅ，４１ｆ    ＬＤＤ領域
１１ｃ、１１ｄ，２１ｃ，２１ｄ，４１ｃ，４１ｄ，４１ｇ，４１ｈ    拡散領域
１２，２２，４２Ａ，４２Ｂ    ゲート絶縁膜
１３，２３，４３Ａ，４２Ｂ    ゲート電極
１３Ａ，１３Ｂ，２３ａ，２３ｂ，４３ａ，４３ｂ，４３ｃ，４３ｄ    側壁絶縁膜
１４Ａ，１４Ｂ，１４Ｃ，２４Ａ，２４Ｂ，２４Ｃ，４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ    シリサイド層
１５，２５，４５  応力蓄積絶縁膜
２１Ａ，４１Ａ，４１Ｂ  素子領域
２１Ｂ、４１Ｉ  素子分離構造
２３Ｇ，４３ＧＡ，４３ＧＢ  ゲート構造
２５ａ，２５ｂ，２５ｃ  ＳｉＮ膜
２６，４６    エッチングストッパ膜
２７，４７    層間絶縁膜
２７Ａ，２７Ｂ    コンタクトホール
２８Ａ，２８Ｂ，４８Ａ，４８Ｂ，４８Ｃ，４８Ｄ    コンタクトプラグ
４０Ａ    ｎチャネルＭＯＳトランジスタ
４０Ｂ    ｐチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２２】
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