(57)【要約】【課題】  信号の遅延時間を設定するために、設計期間の増大などを招くことなく、外部ＬＳＩ及び外部メモリなどの仕様に合わせて、外部回路に接続することができる。【解決手段】  第１及び第２の外部入力端子Ａ，Ｂと、入力端子Ａ，Ｂに接続された内部回路１２と、入力端子Ａに接続され、入力端子Ｂから入力される信号によって、入力端子Ａから入力される遅延値の設定信号をラッチするレジスタ部１３と、内部回路１２に接続され、内部回路１２からの信号入力により、遅延値の異なる信号を生成する遅延部１５と、レジスタ部１３から出力された信号に基づいて、遅延部１５の出力信号を選択して出力するセレクタ１４と、セレクタ１４に接続された外部出力端子Ｃとを具備した集積回路装置である。【選択図】  図１
2006173836.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の外部入力端子と、
前記第１及び第２の外部入力端子に接続された内部回路と、
前記第１の外部入力端子に接続され、前記第２の外部入力端子から入力される信号によって、前記第１の外部入力端子から入力される遅延値の設定信号をラッチするレジスタ部と、
前記内部回路に接続され、前記内部回路からの信号入力により、遅延値の異なる信号を生成する遅延部と、
前記レジスタ部から出力された信号に基づいて、前記遅延部の出力信号を選択して出力するセレクタと、
前記セレクタに接続された外部出力端子と、
を具備したことを特徴とする集積回路装置。
【請求項２】
第１及び第２の外部入力端子と、
前記第１の外部入力端子に接続され、前記第２の外部入力端子から入力される信号によって、前記第１の外部入力端子から入力される遅延値の設定信号をラッチするレジスタ部と、
前記第１の外部入力端子に接続され、前記第１の外部入力端子からの信号入力により、遅延値の異なる信号を生成する遅延部と、
前記レジスタ部から出力された信号に基づいて、前記遅延部の出力信号を選択して出力するセレクタと、
前記第２の外部入力端子及び前記セレクタに接続された内部回路と、
を具備したことを特徴とする集積回路装置。
【請求項３】
前記遅延部は、複数のバッファを有する回路であり、バッファ数の異なる経路に信号が流れることによって、異なる遅延値を有する信号を生成することを特徴とする請求項１または請求項２に記載の集積回路装置。
【請求項４】
外部入力端子に接続される外部回路にアドレス信号を供給するアドレスバス信号線に接続され、前記外部回路の前記アドレス信号をデコードするデコーダと、
内部回路に接続され、前記内部回路からの信号入力により、遅延値の異なる信号を生成する遅延部と、
前記デコーダから出力された信号をセレクト信号として、前記遅延部の出力信号を選択して出力するセレクタと、
を具備したことを特徴とする集積回路装置。
【請求項５】
外部入力端子に接続される外部回路にアドレス信号を供給するアドレスバス信号線に接続され、前記外部回路の前記アドレス信号をデコードするデコーダと、
前記外部入力端子に接続され、信号入力により、遅延値の異なる信号を生成する遅延部と、
前記デコーダから出力された信号をセレクト信号として、前記遅延部の出力信号を選択して出力するセレクタと、
を具備したことを特徴とする集積回路装置。
【請求項６】
前記外部回路は、前記内部回路と異なるチップ上に形成されていることを特徴とする請求項４に記載の集積回路装置。
【請求項７】
外部入出力端子に接続される外部回路にアドレス信号を供給するアドレスバス信号線に接続され、前記外部回路の前記アドレス信号をデコードするデコーダと、
前記外部入出力端子に接続され、信号入力により、遅延値の異なる信号を生成する第１の遅延部と、
内部回路に接続され、信号入力により、遅延値の異なる信号を生成する第２の遅延部と、
前記デコーダから出力された信号をセレクト信号として、前記第１及び第２遅延部の出力信号を選択して出力する第１及び第２のセレクタと、
を具備したことを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の遅延時間の設定が可能な集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体装置の製造技術の向上によって回路の微細化が進むにつれて、配線の遅延に対する影響が大きくなっている。配線の遅延に対する影響は、主に、配線の負荷容量及び抵抗値によるものである。ＬＳＩと、外部ＬＳＩ及び外部メモリをシステムボード上に設置し、複数の外部端子を用いて相互に接続する場合、端子間によって配線の遅延値が異なり、ＬＳＩを外部ＬＳＩ及び外部メモリの仕様に合わせることができない場合がある。
【０００３】
ＬＳＩの設計において、ＬＳＩを他の外部ＬＳＩや外部メモリに接続する場合、ＬＳＩの回路内の遅延値を調整して設計し、ＬＳＩから外部メモリ等へ出力する出力信号や、外部メモリ等からＬＳＩへ入力される入力信号に対して、タイミングをそろえて入出力を行う必要がある。そのため、ＬＳＩの外部に接続された外部ＬＳＩや外部メモリに対して、それぞれの仕様（ＡＣスペックなど）に応じたタイミング設計を行う必要がある。特許文献１には、このように、外部回路のタイミング条件に合わせるため、回路内に遅延手段を有した半導体装置が記載されている。
【０００４】
このように、遅延手段を設計するため、全体の配線のレイアウトを考慮して、ＬＳＩの再設計を行う必要がある。しかし、ＬＳＩの再設計を行うと、設計工数の増加や設計期間の増大を招くという問題があった。また、配線はレイアウトの設計によって大きく変わるため、汎用ＬＳＩでは、これらを考慮したタイミング設計を行うことは困難であるという問題があった。
【特許文献１】特開２００２−２６７１３号公報（第３頁−第６頁，第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記した問題点を解決すべくなされたもので、設計期間の増大などを招くことなく、外部ＬＳＩ及び外部メモリなどの仕様に合わせて、遅延時間の設定が可能な集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記した目的を達成するための本発明の集積回路装置の一態様は、第１及び第２の外部入力端子と、
前記第１及び第２の外部入力端子に接続された内部回路と、
前記第１の外部入力端子に接続され、前記第２の外部入力端子から入力される信号によって、前記第１の外部入力端子から入力される遅延値の設定信号をラッチするレジスタ部と、
前記内部回路に接続され、前記内部回路からの信号入力により、遅延値の異なる信号を生成する遅延部と、
前記レジスタ部から出力された信号に基づいて、前記遅延部の出力信号を選択して出力するセレクタと、
前記セレクタに接続された外部出力端子と、
を具備したことを特徴としている。
【０００７】
また、本発明の集積回路装置の一態様は、第１及び第２の外部入力端子と、
前記第１の外部入力端子に接続され、前記第２の外部入力端子から入力される信号によって、前記第１の外部入力端子から入力される遅延値の設定信号をラッチするレジスタ部と、
前記第１の外部入力端子に接続され、前記第１の外部入力端子からの信号入力により、遅延値の異なる信号を生成する遅延部と、
前記レジスタ部から出力された信号に基づいて、前記遅延部の出力信号を選択して出力するセレクタと、
前記第２の外部入力端子及び前記セレクタに接続された内部回路と、
を具備したことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、信号の遅延時間を設定するために、設計期間の増大などを招くことなく、外部ＬＳＩ及び外部メモリなどの仕様に合わせて、外部回路に接続することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施の形態）
図１に、本実施の形態に係る集積回路装置の構成図を示す。図１に示すように、ＬＳＩ１１には、外部端子として、第１及び第２の外部入力端子Ａ，Ｂ及び外部出力端子Ｃが設けられている。外部出力端子Ｃには、図示しない外部ＬＳＩまたはＳＤＲＡＭなどの外部メモリが接続されている。第１の外部入力端子Ａと外部出力端子Ｃの間には、ＬＳＩ１１の内部回路１２が設けられている。
【００１０】
第１の外部入力端子Ａは、レジスタ（以下、ラッチ回路とよぶ）１３に接続されている。第１の外部入力端子Ａからラッチ回路１３に入力される遅延値の設定信号は、第２の外部入力端子Ｂから入力される内部回路１２のリセット信号によってラッチされ、ラッチ回路１３から出力される。ラッチ回路１３から出力される信号は、セレクト信号として、セレクタ１４に入力される。セレクタ１４は、遅延回路１５の出力に接続され、セレクト信号の値に基づいて、遅延回路１５内の複数の遅延素子１５ａ，１５ｂの中から所定の遅延素子を選択する。つまり、遅延回路１５は、信号入力により遅延値の異なる信号を生成し、セレクタ１４によって、遅延回路１５の出力信号を選択して出力する。遅延回路１５内には、複数のバッファが設けられており、経路を選択することによってタイミングを調整することができる。なお、遅延回路１５内の遅延素子は、バッファを有さない遅延値〜０である素子も含む。
【００１１】
第１の外部入力端子Ａは、ＬＳＩ１１の内部回路１２の入力にも接続されているため、ＬＳＩ駆動時に通常の外部入力端子として用いることができる。第２の外部入力端子Ｂは、例えば、リセット信号を入力する専用端子としていることができる。ＬＳＩ１１の内部回路１２の出力には、遅延回路１５が接続される。
【００１２】
したがって、第１の外部入力端子Ａから入力された信号は、内部回路１２へ入力され、内部回路１２から出力された信号は、遅延回路１５及びセレクタ１４に入力される。セレクタ１４に入力された信号は、ラッチ回路１３から出力されたセレクト信号によって選択された遅延回路１５の遅延値に基づいて、タイミングを調整され、外部出力端子Ｃへ出力される。
【００１３】
本実施の形態では、例えばリセット前に、第１の外部入力端子Ａをトランジスタなどの能動素子や抵抗を用いてプルダウンし、電位を固定しておく。リセット時に、第２の外部入力端子Ｂへ、リセット信号が入力されると、そのタイミングで第１の外部入力端子Ａに入力された信号がラッチされる。よって、リセット後、外部出力端子Ｃから出力される信号に対して、速やかに遅延調整を行うことができる。第２の外部入力端子Ｂに入力される信号はリセット信号に限定されず、他の制御信号であってもかまわない。
【００１４】
このようにして、ＬＳＩの再設計を行うことなく、仕様に合わせて遅延時間を設定し、外部ＬＳＩ及び外部メモリに接続することができる。また、リセット信号等の外部からの入力信号を用いているため、プログラム等の追加を実施することなく、遅延調整を行うことができる。
【００１５】
また、本実施の形態では、セレクタ１４へ入力されるセレクト信号として、ラッチ回路１３を用いて、１ビットの情報を入力して遅延調整を行う場合を例に説明したが、これに限定されない。すなわち、所望のビット数を用いたセレクト信号を用いて遅延調整を行うことができる。遅延回路は、図１に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００１６】
（第１の変形例）
図２に、本実施の形態の第１の変形例に係る集積回路装置の構成図を示す。図１では、セレクタ１４へ入力されるセレクト信号として、ラッチ回路１３を用いて、１ビットの情報を入力して遅延調整を行う場合を例に説明したが、図２では、セレクタ１４へ入力されるセレクト信号として、第１及び第２のラッチ回路２１，２２を用いて、２ビットの情報を入力して遅延調整を行う場合を例に説明する。
【００１７】
図２に示すように、ＬＳＩ１１には、外部端子として、第１乃至第３の外部入力端子Ａ，Ａ’，Ｂ及び外部出力端子Ｃが設けられている。外部出力端子Ｃには、図示しない外部ＬＳＩまたはＳＤＲＡＭなどの外部メモリが接続されている。第１の外部入力端子Ａと外部出力端子Ｃの間、及び、第２の外部入力端子Ａ’と外部出力端子Ｃの間には、内部回路１２が設けられている。
【００１８】
第１及び第２の外部入力端子Ａ，Ａ’は、それぞれ第１及び第２のレジスタ（以下、ラッチ回路とよぶ）２１，２２に接続されている。第１及び第２の外部入力端子Ａ，Ａ’から、それぞれ第１及び第２ラッチ回路２１，２２に入力される遅延値の設定信号は、第３の外部入力端子Ｂから入力される内部回路１２の例えばリセット信号によってラッチされ、第１及び第２のラッチ回路２１，２２から出力される。第１及び第２のラッチ回路２１，２２から出力される信号は、セレクト信号として、セレクタ１４に入力される。セレクタ１４は、遅延回路２３の出力に接続され、セレクト信号の値に基づいて、遅延回路２３内の複数の遅延素子２３ａ，２３ｂ，２３ｃ，２３ｄの中から所定の遅延素子を選択して信号を出力する。つまり、遅延回路２３は、信号入力により遅延値の異なる信号を生成し、セレクタ１４によって、遅延回路２３の出力信号を選択して出力する。遅延回路２３内には、複数のバッファが設けられており、経路を選択することによってタイミングを調整することができる。なお、遅延回路２３内の遅延素子は、バッファを有さない遅延値〜０である素子も含む。
【００１９】
第１及び第２の外部入力端子Ａ，Ａ’は、ＬＳＩの内部回路１２の入力にも接続されているため、ＬＳＩ駆動時に通常の外部入力端子として用いることができる。第３の外部入力端子Ｂは、例えばリセット信号を入力する専用端子として用いることができる。ＬＳＩの内部回路１２の出力には、遅延回路２３が接続される。
【００２０】
したがって、第１及び第２の外部入力端子Ａ，Ａ’から入力された信号は、内部回路１２へ入力され、内部回路１２から出力された信号は、遅延回路２３及びセレクタ１４に入力される。セレクタ１４に入力された信号は、第１及び第２のラッチ回路２１，２２から出力されたセレクト信号によって選択された遅延回路２３の遅延値に基づいて、タイミングを調整され、外部出力端子Ｃへ出力される。第３の外部入力端子Ｂに入力される信号はリセット信号に限定されず、他の制御信号であってもかまわない。
【００２１】
このようにして、ＬＳＩの再設計を行うことなく、仕様に合わせて外部ＬＳＩ及び外部メモリに接続することができる。また、リセット信号等の外部からの入力信号を用いているため、プログラム等の追加を実施することなく、遅延調整を行うことができる。
【００２２】
また、第１の変形例では、セレクタ１４へ入力されるセレクト信号として、第１及び第２のラッチ回路２１，２２を用いて、２ビットの情報を入力して遅延調整を行う場合を例に説明したが、これに限定されない。すなわち、所望のビット数を用いたセレクト信号を用いて遅延調整を行うことができる。遅延回路は、図２に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００２３】
（第２の変形例）
図１では、ＬＳＩ１１の内部回路１２から出力された信号を、遅延回路１５に入力して信号を遅延させ、タイミングを調整しているが、図３に示すように、外部入力端子Ａから入力した信号を遅延回路１５及びセレクタ１４に入力し、遅延させた信号をＬＳＩ１１の内部回路１２に入力してタイミングを調整してもよい。なお、本変形例では、内部回路１２が外部出力端子Ｃに接続され、信号が外部へ出力される例を記載したが、特に限定されず、内部回路１２はＬＳＩ内の他の回路に接続されていてもよい。遅延回路は、図３に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００２４】
（第２の実施の形態）
図４に本発明の第２の実施の形態に係る集積回路装置の構成図について示す。図４に示すように、ＬＳＩ５１には、外部端子として、外部入力端子Ｄ及び外部出力端子Ｅが設けられている。外部入力端子Ｄには、ＳＤＲＡＭなどの外部メモリＭ１〜Ｍ３が接続されている。外部入力端子Ｄと外部出力端子Ｅの間には、ＬＳＩ５１の内部回路５２が設けられている。ＬＳＩ５１内には、内部アドレスバス信号線５０ｉｎが設けられており、ＬＳＩ５１と外部メモリＭ１〜Ｍ３は、外部アドレスバス信号線５０ｅｘ及び内部アドレスバス信号線５０ｉｎによって相互に接続されている。また、外部出力端子Ｅには、図示しない外部ＬＳＩまたは外部メモリが接続されている。
【００２５】
デコーダ５３は、内部アドレスバス信号線５０ｉｎに接続されており、アドレスバス信号線のアドレス信号をデコードすることによって、外部入力端子Ｄにアクセスしているメモリの位置情報を判定する。メモリの位置情報は、アドレス信号の一部、例えば、先頭の２ビットを用いて設定することができ、「００，０１，１０」をそれぞれ外部メモリＭ１〜Ｍ３に割り当てて判定することができる。デコーダ５３は、メモリの位置情報に応じてあらかじめＣＰＵ等に書き込まれている所定の信号を出力し、出力された信号は、セレクト信号として、セレクタ５４に入力される。セレクタ５４は、遅延回路５５の出力に接続され、セレクト信号の値に基づいて、遅延回路５５内の複数の遅延素子５５ａ，５５ａ及び５５ｂ，５５ｃの中から所定の遅延素子を選択する。つまり、遅延回路５５は、信号入力により遅延値の異なる信号を生成し、セレクタ５４によって、遅延回路５５の出力信号を選択して出力する。遅延回路５５内には、複数のバッファが設けられており、経路を選択することによってタイミングを調整することができる。なお、遅延回路５５内の遅延素子は、バッファを有さない遅延値〜０である素子も含む。
【００２６】
外部入力端子Ｄは、ＬＳＩ５１の内部回路５２の入力にも接続されているため、ＬＳＩ駆動時に通常の外部入力端子として用いることができる。外部入力端子Ｄは、遅延回路５５及びセレクタ５４に接続され、遅延回路５５の出力には、内部回路５２が接続される。また、内部回路５２の出力には、外部出力端子Ｅが接続される。
【００２７】
したがって、外部入力端子Ｄから入力された信号は、遅延回路５５及びセレクタ５４に入力される。セレクタ５４に入力された信号は、外部入力端子Ｄにアクセスしているメモリの位置情報に応じて、デコーダ５３から出力されるセレクト信号によって選択された遅延回路５５の遅延値に基づいて、タイミングを調整され、内部回路に入力される。内部回路から出力される信号は、外部出力端子Ｅへ出力される。なお、本実施の形態では、内部回路５２が外部出力端子Ｅに接続され、信号が外部へ出力される例を記載したが、特に限定されず、内部回路５２はＬＳＩ内の他の回路に接続されていてもよい。
【００２８】
本実施の形態では、外部メモリのアドレス信号を用い、ＬＳＩにアクセスしている外部メモリに応じて遅延値を選択している。よって、外部出力端子に複数の外部回路を接続した場合でも、自動的に遅延値を切り替えることができ、所定のタイミング設計を実現することができる。このようにして、ＬＳＩの再設計を行うことなく、仕様に合わせて外部ＬＳＩ及び外部メモリに接続することができる。遅延回路は、図４に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００２９】
（第１の変形例）
図４では、外部入力端子Ｄから入力した信号を、遅延回路５５に入力して遅延させ、ＬＳＩ５１の内部回路５２に入力してタイミングを調整しているが、図５に示すように、ＬＳＩ５１の内部回路５２から出力された信号を、遅延素子５５ｄ，５５ｅ，５５ｆを有する遅延回路５５’及びセレクタ５４’に入力して信号を遅延させ、タイミングを調整してもよい。遅延回路は、図５に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００３０】
（第２の変形例）
図４では、外部入力端子Ｄから入力した信号を、遅延回路５５に入力して遅延させ、ＬＳＩ５１の内部回路５２に入力してタイミングを調整しているが、図６に示すように、入出力イネーブル信号をデコードするような構成にしてもよい。つまり、信号入力時には、外部入出力端子Ｄ’から第１の遅延回路５５及び第１のセレクタ５４に入力して遅延させた信号をＬＳＩ５１の内部回路５２に入力する。信号出力時にはＬＳＩ５１の内部回路５２から出力された信号を、第２の遅延回路５５’及び第２のセレクタ５４’に入力して信号を遅延させ、タイミングを調整してもよい。遅延回路は、図６に示した回路に限定されず、仕様に応じて、バッファの数、遅延素子の数等の構成を変更して形成することができる。
【００３１】
以上、第１及び第２の実施の形態では、遅延回路として、複数のバッファを用いており、信号の経路によって通過するバッファ数が異なるように構成して、所定の時間だけ遅延させているが、これに限定されない。すなわち、インバータを二段ごとに複数段接続して、所定の時間だけ遅延させる方法でもよい。また、入出力端子と、内部回路、遅延回路、セレクタなどの間に、固定バッファや抵抗等の素子が接続されていてもかまわない。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係る集積回路装置を示す回路図である。
【図２】本発明の第１の実施の形態の第１の変形例に係る集積回路装置を示す回路図である。
【図３】本発明の第１の実施の形態の第２の変形例に係る集積回路装置を示す回路図である。
【図４】本発明の第２の実施の形態に係る集積回路装置を示す回路図である。
【図５】本発明の第２の実施の形態の第１の変形例に係る集積回路装置を示す回路図である。
【図６】本発明の第２の実施の形態の第２の変形例に係る集積回路装置を示す回路図である。
【符号の説明】
【００３３】
１１，５１  ＬＳＩ
１２，５２  内部回路
１３  ラッチ回路（レジスタ回路）
１４，１４’，５４  セレクタ
１５，１５’，２３，５５  遅延回路
１５ａ〜１５ｄ，２３ａ〜２３ｄ，５５ａ〜５５ｆ  遅延素子
２１  第１のラッチ回路（レジスタ回路）
２２  第２のラッチ回路（レジスタ回路）
５０ｉｎ  内部アドレスバス信号線
５０ｅｘ  外部アドレスバス信号線
５３  デコーダ
Ｍ１〜Ｍ３  外部メモリ
【図１】
2006173836.tif 000003
【図２】
2006173836.tif 000004
【図３】
2006173836.tif 000005
【図４】
2006173836.tif 000006
【図５】
2006173836.tif 000007
【図６】
2006173836.tif 000008