(57)【要約】    【課題】  構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止できる映像信号処理回路および撮像装置を提供すること。    【解決手段】  撮像して映像信号を生成する撮像部１０と、入力された映像信号に対して信号処理を行う映像信号処理回路２０とを備え、撮像部１０が、撮像素子１１と、撮像素子１１から出力された信号を映像信号にするＡＦＥ１２と、同期信号を生成するＳＳＧ１３と、撮像素子１１を駆動するための駆動信号を生成するＴＧ１４とを有し、映像信号処理回路２０が、入力された映像信号に対して所定の信号処理を行う複数の信号処理生成部２２１〜２２４と、入力された映像信号とこの映像信号に同期した同期信号とを振り分けて対応する信号処理生成部２２１〜２２４に出力する信号制御部２１と、システムの基準となるクロックを生成するクロック生成部２３とを有する。  【選択図】  図１
2006203795.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも映像信号および前記映像信号に同期した同期信号を入力とし、前記映像信号に対して所定の信号処理を行って出力映像信号を生成すると共に前記出力映像信号に同期した出力同期信号を生成し、前記出力映像信号および前記出力同期信号を映像信号および同期信号として出力する１つ以上の信号処理生成部と、
複数の映像信号および前記各映像信号に同期した同期信号を入力とし、前記信号処理生成部毎に、入力された複数の前記映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した前記映像信号と選択した前記映像信号に同期した同期信号とを、対応する前記信号処理生成部に出力する信号制御部とを備え、
いずれか１つ以上の前記信号処理生成部から出力された前記映像信号および前記同期信号が、前記信号制御部に入力される複数の前記映像信号および各前記映像信号に同期した同期信号に含まれることを特徴とする映像信号処理回路。
【請求項２】
前記信号制御部が、選択した前記映像信号のうちの所定の映像信号に対してビットシフトを行い、ビットシフトを行って得られた前記映像信号を対応する前記信号処理生成部に出力することを特徴とする請求項１に記載の映像信号処理回路。
【請求項３】
いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号および前記同期信号を所定時間遅延させることができるようになっていることを特徴とする請求項１に記載の映像信号処理回路。
【請求項４】
いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号のフォーマットを所定のフォーマットに変換することができるようになっていることを特徴とする請求項１に記載の映像信号処理回路。
【請求項５】
前記信号制御部が、１つ以上の前記信号処理生成部のうち、前記出力映像信号および前記出力同期信号の出力が不要な前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止することを特徴とする請求項１に記載の映像信号処理回路。
【請求項６】
前記信号制御部が、１つ以上の前記信号処理生成部のうち、テスト対象外の前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止することを特徴とする請求項１に記載の映像信号処理回路。
【請求項７】
撮像して映像信号を生成すると共に前記映像信号に同期した同期信号を生成する撮像部と、
少なくとも映像信号および前記映像信号に同期した同期信号を入力とし、前記映像信号に対して所定の信号処理を行って出力映像信号を生成する共に前記出力映像信号に同期した出力同期信号を生成し、前記出力映像信号および前記出力同期信号を映像信号および同期信号として出力する１つ以上の信号処理生成部と、
複数の映像信号および各前記映像信号に同期した同期信号を入力とし、前記信号処理生成部毎に、入力された複数の前記映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した前記映像信号と選択した前記映像信号に同期した同期信号とを、対応する前記信号処理生成部に出力する信号制御部とを備え、
前記撮像部が生成した映像信号および同期信号、ならびに、いずれか１つ以上の前記信号処理生成部から出力された前記映像信号および前記同期信号が、前記信号制御部に入力される複数の前記映像信号および各前記映像信号に同期した同期信号に含まれることを特徴とする撮像装置。
【請求項８】
前記信号制御部が、選択した前記映像信号のうちの所定の映像信号に対してビットシフトを行い、ビットシフトを行って得られた前記映像信号を対応する前記信号処理生成部に出力することを特徴とする請求項７に記載の撮像装置。
【請求項９】
いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号および前記同期信号を所定時間遅延させることができるようになっていることを特徴とする請求項７に記載の撮像装置。
【請求項１０】
いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号のフォーマットを所定のフォーマットに変換することができるようになっていることを特徴とする請求項７に記載の撮像装置。
【請求項１１】
前記信号制御部が、１つ以上の前記信号処理生成部のうち、前記出力映像信号および前記出力同期信号の出力が不要な前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止することを特徴とする請求項７に記載の撮像装置。
【請求項１２】
前記信号制御部が、１つ以上の前記信号処理生成部のうち、テスト対象外の前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止することを特徴とする請求項７に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号を対象に信号処理する映像信号処理回路および映像信号処理回路を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、撮像装置においては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等の撮像素子から出力されてデジタル信号に変換された映像信号を信号処理するための、γ補正回路、色信号補間回路、垂直補間回路（電子ズーム用）、水平補間回路（電子ズーム用）等からなる映像信号処理回路が用いられる（例えば、特許文献１参照）。この様な映像信号処理回路は、カメラの性能を向上させるために設けられる。
【０００３】
撮像装置等において用いられる映像信号処理回路には予め決められた規格がないため、自由に回路を構成することができる。カメラの性能向上の傾向は、現在もなお続いており、従来構成の回路に新たな回路を付加するのみならず、必ずしも最適とはいえない従来構成の回路の一部を別の回路に置き換えたり変更したりすること等が行われている。
【０００４】
また、映像信号処理回路等のデータパス構造の回路にテスト信号を入力してテストを行うテスト回路において、長いテストパターンを用いることが必要となり選別テストに時間がかかってしまうためにコストアップを招くという問題を解決すべく、テストパターンを短縮して選別テストのコストを削減する技術が開発され開示された（例えば、特許文献２参照）。
【特許文献１】特開平７−２２４５０００号公報
【特許文献２】特開平７−２９４６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような特許文献１に開示された従来の技術では、一旦ＬＳＩ化すると、機能ブロック間の入出力関係が固定されているため、すなわち、データパスを介して接続される機能ブロックの順番が固定されることによって信号処理の内容や順番が固定されているため、回路構成を変更するためには設計変更が必要となり、開発期間および開発コストが大幅に増大するという問題があった。
【０００６】
また、特許文献２に開示された従来の技術では、データパス回路を複数段従属接続した場合、途中の段のデータパス回路でビット精度を向上させるためにビット数を増やしたり、センサ信号からＲＧＢコンポーネント信号への変換等の信号変換のためにバス数が増したりすると、その増加した分のデータパスを後段に伝播させるような回路構成にしなくてはならない。そのため、後段のデータパス回路において、必要とするビット数以上にテスト用の切替回路を設けることが必要となり、従属接続された段数が多いほど無駄な回路が発生し、回路規模が増大するという問題もあった。
【０００７】
さらに、上記の特許文献１、２に開示された従来技術では、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等に回路を実現する場合、複数のデバイスに分割して機能を搭載しようとするときや顧客の要望に応じて回路構成を変更して搭載しようとするときに、具体的な回路設計の指針がないため、設計能力に応じて開発期間が左右されたり開発コストが増大したりするという問題もあった。
【０００８】
本発明はこのような問題を解決するためになされたもので、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することが可能な映像信号処理回路および撮像装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の映像信号処理回路は、少なくとも映像信号および前記映像信号に同期した同期信号を入力とし、前記映像信号に対して所定の信号処理を行って出力映像信号を生成すると共に前記出力映像信号に同期した出力同期信号を生成し、前記出力映像信号および前記出力同期信号を映像信号および同期信号として出力する１つ以上の信号処理生成部と、複数の映像信号および各前記映像信号に同期した同期信号を入力とし、前記信号処理生成部毎に、入力された複数の前記映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した前記映像信号と選択した前記映像信号に同期した同期信号とを、対応する前記信号処理生成部に出力する信号制御部とを備え、いずれか１つ以上の前記信号処理生成部から出力された前記映像信号および前記同期信号が、前記信号制御部に入力される複数の前記映像信号および各前記映像信号に同期した同期信号に含まれる構成を有している。
【００１０】
この構成により、信号制御部が、入力された複数の映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した映像信号と選択した映像信号に同期した同期信号とを対応する信号処理生成部に出力するため、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することが可能な映像信号処理回路を実現することができる。
【００１１】
また、本発明の映像信号処理回路は、前記信号制御部が、選択した前記映像信号のうちの所定の映像信号に対してビットシフトを行い、ビットシフトを行って得られた前記映像信号を対応する前記信号処理生成部に出力する構成を有している。
【００１２】
この構成により、信号制御部が、所定の映像信号に対してビットシフトを行って対応する信号処理生成部に出力するため、ビット幅の異なる信号処理生成部間の接続が可能となり、映像信号処理回路の構成変更や機能追加を容易にすることが可能な映像信号処理回路を実現することができる。
【００１３】
また、本発明の映像信号処理回路は、いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号および前記同期信号を所定時間遅延させることができるようになっている構成を有している。
【００１４】
この構成により、いずれか１つ以上の信号処理生成部が入力された映像信号および同期信号を所定時間遅延させることができるようになっているため、遅延時間が異なる映像信号等の統合が可能となり、映像信号処理回路の構成変更や並列処理等の機能追加を容易にすることが可能な映像信号処理回路を実現することができる。
【００１５】
また、本発明の映像信号処理回路は、いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号のフォーマットを所定のフォーマットに変換することができるようになっている構成を有している。
【００１６】
この構成により、いずれか１つ以上の信号処理生成部が入力された映像信号のフォーマットを所定のフォーマットに変換できるようになっているため、信号処理生成部が処理可能なフォーマットの映像信号と異なるフォーマットの映像信号をも処理可能となり、映像信号処理回路の構成変更や機能追加を容易にすることが可能な映像信号処理回路を実現することができる。
【００１７】
また、本発明の映像信号処理回路は、前記信号制御部が、１つ以上の前記信号処理生成部のうち、前記出力映像信号および前記出力同期信号の出力が不要な前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止する構成を有している。
【００１８】
この構成により、信号制御部が、出力映像信号等の出力が不要な信号処理生成部に映像信号等を出力することを停止するため、構成変更によって使用しなくなった信号処理生成部の動作を停止させることができ、無駄な消費電力を抑制することおよびシミュレータによる検証時間を抑制することが可能な映像信号処理回路を実現することができる。
【００１９】
また、本発明の映像信号処理回路は、前記信号制御部が、１つ以上の前記信号処理生成部のうち、テスト対象外の前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止する構成を有している。
【００２０】
この構成により、信号制御部がテスト対象外の信号処理生成部に映像信号等を出力することを停止するため、テスト中に使用しない信号処理生成部の動作を停止させることができ、無駄な消費電力を抑制することおよびシミュレータによる検証時間を抑制することが可能な映像信号処理回路を実現することができる。
【００２１】
また、本発明の撮像装置は、撮像して映像信号を生成すると共に前記映像信号に同期した同期信号を生成する撮像部と、少なくとも映像信号および前記映像信号に同期した同期信号を入力とし、前記映像信号に対して所定の信号処理を行って出力映像信号を生成する共に前記出力映像信号に同期した出力同期信号を生成し、前記出力映像信号および前記出力同期信号を映像信号および同期信号として出力する１つ以上の信号処理生成部と、複数の映像信号および各前記映像信号に同期した同期信号を入力とし、前記信号処理生成部毎に、入力された複数の前記映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した前記映像信号と選択した前記映像信号に同期した同期信号とを、対応する前記信号処理生成部に出力する信号制御部とを備え、前記撮像部が生成した映像信号および同期信号、ならびに、いずれか１つ以上の前記信号処理生成部から出力された前記映像信号および前記同期信号が、前記信号制御部に入力される複数の前記映像信号および各前記映像信号に同期した同期信号に含まれる構成を有している。
【００２２】
この構成により、信号制御部が、入力された複数の映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した映像信号と選択した映像信号に同期した同期信号とを対応する信号処理生成部に出力するため、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することが可能な撮像装置を実現することができる。
【００２３】
また、本発明の撮像装置は、前記信号制御部が、選択した前記映像信号のうちの所定の映像信号に対してビットシフトを行い、ビットシフトを行って得られた前記映像信号を対応する前記信号処理生成部に出力する構成を有している。
【００２４】
この構成により、信号制御部が、所定の映像信号に対してビットシフトを行って対応する信号処理生成部に出力するため、ビット幅の異なる信号処理生成部間の接続が可能となり、映像信号処理回路の構成変更や機能追加を容易にすることが可能な撮像装置を実現することができる。
【００２５】
また、本発明の撮像装置は、いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号および前記同期信号を所定時間遅延させることができるようになっている構成を有している。
【００２６】
この構成により、いずれか１つ以上の信号処理生成部が入力された映像信号および同期信号を所定時間遅延させることができるようになっているため、出力する映像信号等の遅延時間が異なる信号処理生成部間の接続が可能となり、映像信号処理回路の構成変更や機能追加を容易にすることが可能な撮像装置を実現することができる。
【００２７】
また、本発明の撮像装置は、いずれか１つ以上の前記信号処理生成部が、入力された前記映像信号のフォーマットを所定のフォーマットに変換することができるようになっている構成を有している。
【００２８】
この構成により、いずれか１つ以上の信号処理生成部が入力された映像信号のフォーマットを所定のフォーマットに変換できるようになっているため、信号処理生成部が処理可能なフォーマットの映像信号と異なるフォーマットの映像信号をも処理可能となり、映像信号処理回路の構成変更や機能追加を容易にすることが可能な撮像装置を実現することができる。
【００２９】
また、本発明の撮像装置は、前記信号制御部が、１つ以上の前記信号処理生成部のうち、前記出力映像信号および前記出力同期信号の出力が不要な前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止する構成を有している。
【００３０】
この構成により、信号制御部が、出力映像信号等の出力が不要な信号処理生成部に映像信号等を出力することを停止するため、構成変更によって使用しなくなった信号処理生成部の動作を停止させることができ、無駄な消費電力を抑制することおよびシミュレータによる検証時間を抑制することが可能な撮像装置を実現することができる。
【００３１】
また、本発明の撮像装置は、前記信号制御部が、１つ以上の前記信号処理生成部のうち、テスト対象外の前記信号処理生成部に、前記信号制御部に入力された前記映像信号と前記映像信号に同期した同期信号とを選択して出力することを停止する構成を有している。
【００３２】
この構成により、信号制御部がテスト対象外の信号処理生成部に映像信号等を出力することを停止するため、テスト中に使用しない信号処理生成部の動作を停止させることができ、無駄な消費電力を抑制することおよびシミュレータによる検証時間を抑制することが可能な撮像装置を実現することができる。
【発明の効果】
【００３３】
本発明は、信号制御部が、入力された複数の映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した映像信号と選択した映像信号に同期した同期信号とを対応する信号処理生成部に出力するため、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することができるという効果を有する映像信号処理回路および撮像装置を提供することができるものである。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る撮像装置のブロック構成を示す図である。図１において、撮像装置１００は、撮像して映像信号を生成すると共に映像信号に同期した同期信号を生成する撮像部１０と、入力された映像信号に対して所定の信号処理を行う映像信号処理回路２０とを備える。
【００３６】
撮像部１０は、さらに、ＣＣＤセンサ、ＣＭＯＳセンサ等の受光した光を電気信号に変える光電変換を行う撮像素子１１と、撮像素子１１から出力される信号のゲイン調整、ノイズ除去等のアナログ信号処理とＡＤ変換とを行い、デジタル化された映像信号（以下、単に映像信号という。）を出力するＡＦＥ１２と、システムの基準となる同期信号を生成するＳＳＧ１３と、ＳＳＧ１３が生成した同期信号に基づいて撮像素子１１を駆動するための駆動信号を生成するＴＧ１４とを有する。
【００３７】
ここで、ＳＳＧ１３には、映像信号処理回路２０からクロックが入力され、ＳＳＧ１３は、入力されたクロックに基づいて予め決められた同期信号を生成し、ＴＧ１４および映像信号処理回路２０に出力する。ＴＧ１４からは撮像素子１１を駆動するための駆動信号が撮像素子１１に出力される。撮像素子１１は、ＴＧ１４から入力された駆動信号に応じて撮像動作を繰り返してアナログの映像信号を生成し、ＡＦＥ１２に出力する。ＡＦＥ１２からは、デジタル化された映像信号が映像信号処理回路２０に出力される。
【００３８】
映像信号処理回路２０は、さらに、入力された映像信号に対して所定の信号処理を行う複数の信号処理生成部２２１〜２２４と、入力された映像信号とこの映像信号に同期した同期信号とを振り分けて対応する信号処理生成部２２１〜２２４に出力する信号制御部２１と、システムの基準となるクロックを生成するクロック生成部２３とを有する。ここで、信号処理生成部２２１〜２２４は、上記で信号処理を行って得られた出力映像信号と同期する出力同期信号を生成し、出力映像信号および出力同期信号を映像信号および同期信号として出力するようになっている。
【００３９】
信号制御部２１には、撮像部１０から出力された映像信号および同期信号、ならびに、信号処理生成部２２１〜２２４から出力された映像信号および同期信号が入力され、信号制御部２１は、信号処理生成部２２１〜２２４毎に、入力された複数の映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した映像信号と選択した映像信号に同期した同期信号とを、対応する信号処理生成部２２１〜２２４に出力するようになっている。
【００４０】
以下、上記の信号処理生成部２２１〜２２４について説明する。まず、信号処理生成部２２１には、映像信号Ｖｉｄｅｏ１ｉｎとこの映像信号Ｖｉｄｅｏ１ｉｎに同期した同期信号（水平同期信号ＨＤ１ｉｎ、垂直同期信号ＶＤ１ｉｎ）とが入力され、信号処理生成部２２１は、映像信号Ｖｉｄｅｏ１ｉｎに信号処理を施して出力映像信号Ｖｉｄｅｏ１ｏｕｔを生成すると共に、信号処理によって遅延した出力映像信号Ｖｉｄｅｏ１ｏｕｔに同期した出力同期信号（水平同期信号ＨＤ１ｏｕｔ、垂直同期信号ＶＤ１ｏｕｔ）を生成し、出力映像信号Ｖｉｄｅｏ１ｏｕｔと出力同期信号（水平同期信号ＨＤ１ｏｕｔ、垂直同期信号ＶＤ１ｏｕｔ）を信号制御部２１に出力するようになっている。
【００４１】
同様に、信号処理生成部２２２には、映像信号Ｖｉｄｅｏ２ｉｎとこの映像信号Ｖｉｄｅｏ２ｉｎに同期した同期信号（水平同期信号ＨＤ２ｉｎ、垂直同期信号ＶＤ２ｉｎ）とが入力され、信号処理生成部２２１は、映像信号Ｖｉｄｅｏ２ｉｎに信号処理を施して出力映像信号Ｖｉｄｅｏ２ｏｕｔを生成すると共に、信号処理によって遅延した出力映像信号Ｖｉｄｅｏ２ｏｕｔに同期した出力同期信号（水平同期信号ＨＤ２ｏｕｔ、垂直同期信号ＶＤ２ｏｕｔ）を生成し、出力映像信号Ｖｉｄｅｏ２ｏｕｔと出力同期信号（水平同期信号ＨＤ２ｏｕｔ、垂直同期信号ＶＤ２ｏｕｔ）を信号制御部２１に出力するようになっている。
【００４２】
同様に、信号処理生成部２２３には、映像信号Ｖｉｄｅｏ３ｉｎとこの映像信号Ｖｉｄｅｏ３ｉｎに同期した同期信号（水平同期信号ＨＤ３ｉｎ、垂直同期信号ＶＤ３ｉｎ）とが入力され、信号処理生成部２２１は、映像信号Ｖｉｄｅｏ３ｉｎに信号処理を施して出力映像信号Ｖｉｄｅｏ３ｏｕｔを生成すると共に、信号処理によって遅延した出力映像信号Ｖｉｄｅｏ３ｏｕｔに同期した出力同期信号（水平同期信号ＨＤ３ｏｕｔ、垂直同期信号ＶＤ３ｏｕｔ）を生成し、出力映像信号Ｖｉｄｅｏ３ｏｕｔと出力同期信号（水平同期信号ＨＤ３ｏｕｔ、垂直同期信号ＶＤ３ｏｕｔ）を信号制御部２１に出力するようになっている。
【００４３】
同様に、信号処理生成部２２４には、映像信号Ｖｉｄｅｏ４ｉｎとこの映像信号Ｖｉｄｅｏ４ｉｎに同期した同期信号（水平同期信号ＨＤ４ｉｎ、垂直同期信号ＶＤ４ｉｎ）とが入力され、信号処理生成部２２１は、映像信号Ｖｉｄｅｏ４ｉｎに信号処理を施して出力映像信号Ｖｉｄｅｏ４ｏｕｔを生成すると共に、信号処理によって遅延した出力映像信号Ｖｉｄｅｏ４ｏｕｔに同期した出力同期信号（水平同期信号ＨＤ４ｏｕｔ、垂直同期信号ＶＤ４ｏｕｔ）を生成し、出力映像信号Ｖｉｄｅｏ４ｏｕｔと出力同期信号（水平同期信号ＨＤ４ｏｕｔ、垂直同期信号ＶＤ４ｏｕｔ）を信号制御部２１に出力するようになっている。
【００４４】
以下、上記の信号制御部２１について説明する。信号制御部２１には、クロック生成部２３から出力されたクロックが入力されるほか、ＡＦＥ１２から出力された映像信号Ｖｉｄｅｏｉｎおよび同期信号（水平同期信号ＨＤｉｎ、垂直同期信号ＶＤｉｎ）、ならびに、各信号処理生成部２２１〜２２４から出力された出力映像信号および出力同期信号が、それぞれ、映像信号および同期信号として入力される。
【００４５】
信号制御部２１は、入力された複数（上記の構成では５種類）の映像信号および同期信号の中から、各信号処理生成部２２１〜２２４に出力する映像信号および同期信号を選択し、対応する信号処理生成部２２１〜２２４に出力する信号選択手段２１１〜２１５を有する。ここで、上記の対応する信号処理生成部２２１〜２２４とは、選択した映像信号および同期信号に信号処理をさせるように予め設定されている信号処理生成部２２１〜２２４をいう。なお、上記では、信号処理生成部が４つ設けられ、信号選択手段が５つ設けられている例が示されているが、本発明の適用は、上記の個数に限定されるものではなく、いくつでもよい。
【００４６】
信号選択手段２１１〜２１５に選択させる映像信号および同期信号を外部から設定または切り替える方法として、映像信号処理回路２０が有するレジスタにＣＰＵから設定するが、このレジスタに設定された内容に応じて映像信号等を選択する方法がある。
【００４７】
以下、信号選択手段２１１〜２１５に選択させる映像信号および同期信号の入力信号選択設定情報は上記のレジスタ等に設定されるものとし、入力信号選択設定情報の内容は以下のようになっているものとする。まず、信号選択手段２１１は、ＡＦＥ１２から出力された映像信号とＳＳＧ１３から出力された同期信号とを選択して出力する。
【００４８】
次に、信号選択手段２１２は、信号処理生成部２２１から出力された映像信号Ｖｉｄｅｏ１ｏｕｔとこの映像信号Ｖｉｄｅｏ１ｏｕｔに同期した同期信号（水平同期信号ＨＤ１ｏｕｔ、垂直同期信号ＶＤ１ｏｕｔ）とを選択して出力する。信号選択手段２１３は、信号処理生成部２２２から出力された出力映像信号Ｖｉｄｅｏ２ｏｕｔとこの出力映像信号Ｖｉｄｅｏ２ｏｕｔに同期した同期信号（水平同期信号ＨＤ２ｏｕｔ、垂直同期信号ＶＤ２ｏｕｔ）とを選択して出力する。
【００４９】
信号選択手段２１４は、信号処理生成部２２３から出力された出力映像信号Ｖｉｄｅｏ３ｏｕｔとこの出力映像信号Ｖｉｄｅｏ３ｏｕｔに同期した同期信号（水平同期信号ＨＤ３ｏｕｔ、垂直同期信号ＶＤ３ｏｕｔ）とを選択して出力する。そして、信号選択手段２１５は、信号処理生成部２２４から出力された出力映像信号Ｖｉｄｅｏ４ｏｕｔとこの出力映像信号Ｖｉｄｅｏ４ｏｕｔに同期した同期信号（水平同期信号ＨＤ３ｏｕｔ、垂直同期信号ＶＤ３ｏｕｔ）とを選択して出力する。
【００５０】
信号選択手段２１１〜２１５に選択させる映像信号および同期信号の入力信号選択設定情報の内容を上記のようにすることによって、映像信号を、順次、信号処理生成部２２１、信号処理生成部２２２、信号処理生成部２２３、信号処理生成部２２４の順番で処理する映像信号処理回路を実現することができる。
【００５１】
用途や要望等に応じて、信号処理を信号処理生成部２２１、信号処理生成部２２３、信号処理生成部２２２、信号処理生成部２２４の順番で行わせる場合は、上記の入力信号選択設定情報を、信号選択手段２１３が信号処理生成部２２３から出力された映像信号Ｖｉｄｅｏ３ｏｕｔとこの映像信号Ｖｉｄｅｏ３ｏｕｔに同期した同期信号（水平同期信号ＨＤ３ｏｕｔ、垂直同期信号ＶＤ３ｏｕｔ）を選択して出力し、信号選択手段２１４が信号処理生成部２２２から出力された出力映像信号Ｖｉｄｅｏ２ｏｕｔとその出力映像信号Ｖｉｄｅｏ２ｏｕｔに同期した同期信号（水平同期信号ＨＤ２ｏｕｔ、垂直同期信号ＶＤ２ｏｕｔ）とを選択し出力するように切り替えることによって実現できる。
【００５２】
なお、映像信号処理回路２０は、信号制御部２１が、１つ以上の信号処理生成部２１〜２４のうち、出力映像信号および出力同期信号の出力が不要な信号処理生成部に、信号制御部２１に入力された映像信号と映像信号に同期した同期信号とを選択して出力することを停止するのでもよい。
【００５３】
以上説明したように、本発明の第１の実施の形態に係る映像信号処理回路および撮像装置は、信号制御部が、入力された複数の映像信号のうちのいずれか一系列以上の映像信号を選択し、選択した映像信号と選択した映像信号に同期した同期信号とを対応する信号処理生成部に出力するため、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することができる。
【００５４】
また、信号制御部が、出力映像信号等の出力が不要な信号処理生成部に映像信号等を出力することを停止するため、構成変更によって使用しなくなった信号処理生成部の動作を停止させることができ、無駄な消費電力を抑制することおよびシミュレータによる検証時間を抑制することができる。
【００５５】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る映像信号処理回路を有する撮像装置のブロック構成を示す図である。図２において、本発明の第２の実施の形態に撮像装置２００は、本発明の第１の実施の形態に係る映像信号処理回路２０を構成する信号処理生成部２２４として、テスト用のモニタ回路（以下、テストモニタという。）２２５が設けられた構成の映像信号処理回路３０を有する。
【００５６】
本発明の第２の実施の形態に係る撮像装置２００の構成手段のうち、本発明の第１の実施の形態に係る撮像装置１００の構成手段と同様の構成手段には同一の符号を付し、その説明を省略する。上記のテストモニタ２２５は、信号選択手段２１４から出力された信号の波形等をモニタするための回路であり、信号選択手段２１４が外部から入力された信号に応じて信号処理生成部２２１〜２２３から出力された信号を選択し、テストモニタ２２５に出力するようになっている。
【００５７】
以上説明したように、本発明の第２の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態の効果に加え、信号処理生成部２２４としてテストモニタ２２５を設けたため、信号選択手段２１４に選択させる映像信号等を切り替えることによって所望の信号をモニタすることができ、各信号処理生成部２２１〜２２３を個別にテストすることが可能になり、テストパターンを削減することができる。
【００５８】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る映像信号処理回路を有する撮像装置のブロック構成を示す図である。図３において、本発明の第３の実施の形態に撮像装置３００は、本発明の第２の実施の形態に係る撮像装置２００を構成する映像信号処理回路３０のうちの所定の構成部間を接続するバスのバス幅を、他の構成部間を接続するバスのバス幅より低減した構成の映像信号処理回路４０を有する。
【００５９】
図３において、信号処理生成部２２１からの出力信号は２０ビットのバス幅のバスを介して出力され、信号処理生成部２２２と信号処理生成部２２３からの出力信号は１０ビットのバス幅のバスを介して出力される。ここで、信号処理生成部２２２と信号処理生成部２２３は、予め２０ビットのバス幅のバスを用いて接続する必要のない構成部とする。
【００６０】
以上説明したように、本発明の第３の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態および本発明の第２の実施の形態の効果に加え、バス幅の異なる信号処理生成部を縦続接続した場合でも、回路数の増加を防ぐように最適化を行うことができる。
【００６１】
（第４の実施の形態）
ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のプログラミング可能なデジタル回路を開発する場合、要望等に応じて機能毎に回路を分割する必要が生じることが多い。本発明の第４の実施の形態では、係る要望等に応じて機能毎に映像信号処理回路を分割する場合の一例について説明する。
【００６２】
図４は、本発明の第４の実施の形態に係る映像信号処理回路のブロック構成を示す図である。本発明の第４の実施の形態に係る映像信号処理回路５０の構成手段のうち、本発明の第１の実施の形態に係る映像信号処理回路２０の構成手段と同様の構成手段には同一の符号を付し、その説明を省略する。図４には、映像信号処理回路５０を第１の映像信号処理分割回路５１および第２の映像信号処理分割回路５２の２つに分割した場合の構成の一例が示されている。
【００６３】
本発明の第４の実施の形態に係る映像信号処理回路５０は、第２の映像信号処理分割回路５２から出力された出力映像信号Ｖｉｄｅｏｄｅｖｏｕｔおよび出力同期信号（ＶＤｄｅｖｏｕｔ、ＨＤｄｅｖｏｕｔ）からなる１組の入力信号が第１の映像信号処理分割回路５１に追加して入力され、第１の映像信号処理分割回路５１から出力された出力映像信号Ｖｉｄｅｏｄｅｖｏｕｔおよび出力同期信号（ＶＤｄｅｖｏｕｔ、ＨＤｄｅｖｏｕｔ）からなる１組の入力信号が第２の映像信号処理分割回路５２に追加して入力されることによって、映像信号処理回路２０と同様に動作する。
【００６４】
第１の映像信号処理分割回路５１を構成する信号制御部５１１は、クロック生成部２３から出力されたクロックが入力されるほか、ＡＦＥ１２から出力された映像信号Ｖｉｄｅｏｉｎおよび同期信号（水平同期信号ＨＤｉｎ、垂直同期信号ＶＤｉｎ）、各信号処理生成部２２１、２２２から出力された出力映像信号および出力同期信号、ならびに、第２の映像信号処理分割回路５２から出力された出力映像信号Ｖｉｄｅｏｄｅｖｏｕｔおよび出力同期信号（ＶＤｄｅｖｏｕｔ、ＨＤｄｅｖｏｕｔ）が、それぞれ、映像信号および同期信号として入力される。これらの入力された映像信号等が、各信号処理生成部２２１、２２２に出力される選択対象の信号となる。
【００６５】
同様に、第２の映像信号処理分割回路５２を構成する信号制御部５１２は、クロック生成部２３から出力されたクロックが入力されるほか、ＡＦＥ１２から出力された映像信号Ｖｉｄｅｏｉｎおよび同期信号（水平同期信号ＨＤｉｎ、垂直同期信号ＶＤｉｎ）、各信号処理生成部２２３、２２４から出力された出力映像信号および出力同期信号、ならびに、第１の映像信号処理分割回路５１から出力された出力映像信号Ｖｉｄｅｏｄｅｖｏｕｔおよび出力同期信号（ＶＤｄｅｖｏｕｔ、ＨＤｄｅｖｏｕｔ）が、それぞれ、映像信号および同期信号として入力される。これらの入力された映像信号等が、各信号処理生成部２２３、２２４に出力される選択対象の信号となる。
【００６６】
図５は、本発明の第４の実施の形態に係る信号制御部５１１のブロック構成の一例を示す図である。本発明の第４の実施の形態に係る信号制御部５１１は、入力される映像信号等の入力信号の数は異なるが、本発明の第１の実施の形態に係る信号制御部２１と同様に動作する。本発明の第４の実施の形態に係る信号制御部５１２も上記の信号制御部５１１と同様である。第１の映像信号処理分割回路５１および第２の映像信号処理分割回路５２に入力された映像信号等が、信号処理生成部２２１〜２２４に出力される選択対象の信号となる。
【００６７】
以上説明したように、本発明の第４の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態の効果に加え、信号制御部２１を共通化して所望の信号処理生成部を接続できるようにしたことにより、容易に機能分割が可能となるだけでなく、回路構成の追加や変更も容易になるため、複数デバイスに分割して機能を搭載する場合や顧客の要望によって回路構成を変更して搭載する際に、設計者のスキルによって開発期間が左右されることなく、開発コストの増大を防止することができる。
【００６８】
（第５の実施の形態）
図６は、本発明の第５の実施の形態に係る信号選択手段のブロック構成を示す図である。本発明の第５の実施の形態では、映像信号処理回路２０がビット幅の異なる信号処理部を含む場合に、ビット幅の異なる信号処理部間を接続する信号選択手段の構成について説明する。
【００６９】
信号選択手段２１１は、入力された映像信号Ｖｉｄｅｏｉｎ、Ｖｉｄｅｏ１ｏｕｔ、Ｖｉｄｅｏ２ｏｕｔ、Ｖｉｄｅｏ３ｏｕｔ、Ｖｉｄｅｏ４ｏｕｔのうちから入力信号選択設定情報に基づいて特定される映像信号を選択するセレクタ６１と、セレクタ６１が選択した映像信号をビット制御設定情報に基づいてビットシフトさせるビット制御手段６２とを有する。信号選択手段２１２、２１３、２１４、２１５も上記の信号選択手段２１１と同様である。
【００７０】
ここで、ビット制御設定情報は、ビットシフトに関する情報であり、入力信号選択設定情報等と同様に映像信号処理回路２０のレジスタ等に記憶され、ビット制御手段６２がビットシフトを行うときに参照されるものである。図６は、セレクタ６１が映像信号Ｖｉｄｅｏｉｎ（８ビット）を選択し、ビット制御手段６２が、４ビット上位ビット方向にビットシフトする構成が示されている。
【００７１】
図６では、ビット制御手段６２が、入力された映像信号の最下位ビット（第１ビット）から８ビットまでの信号を第５ビットから最上位ビット（第１２ビット）までの信号に４ビット、ビットシフトし、信号処理生成部２２１に入力する映像信号Ｖｉｄｅｏ１ｉｎに変換する例が示されている。
【００７２】
以上説明したように、本発明の第５の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態の効果に加え、信号制御部が、所定の映像信号に対してビットシフトを行って対応する信号処理生成部に出力するため、ビット幅の異なる信号処理生成部間の接続が可能となり、映像信号処理回路の構成変更や機能追加を容易にすることができる。
【００７３】
（第６の実施の形態）
図７は、本発明の第６の実施の形態に係る映像信号処理回路のブロック構成を示す図である。図７において、本発明の第７の実施の形態に映像信号処理回路２０は、本発明の第１の実施の形態に係る映像信号処理回路２０を構成する信号処理生成部２２４として、入力された映像信号および同期信号を所定時間遅延させる任意遅延回路２２６が設けられた構成の映像信号処理回路６０を有する。
【００７４】
図７において、映像信号処理回路６０は、映像信号Ｖｉｄｅｏｉｎを並列処理する構成を有する。具体的には、映像信号処理回路６０は、信号処理生成部２２１、２２２が入力された映像信号Ｖｉｄｅｏｉｎを並列処理し、任意遅延回路２２６が並列処理によって生じた遅延時間の差を解消する処理を行う構成を有する。
【００７５】
一般に、信号処理生成部２２１から出力される並列処理後の映像信号Ｖｉｄｅｏ１ｏｕｔと、信号処理生成部２２２から出力される並列処理後の映像信号Ｖｉｄｅｏ２ｏｕｔとは、遅延時間が異なる。そのため、並列処理後の各映像信号Ｖｉｄｅｏ１ｏｕｔ、Ｖｉｄｅｏ２ｏｕｔを統合する際、並列処理によって生じた各遅延時間の差を解消する必要がある。信号処理生成部２２４は、信号処理生成部２２１、２２２から出力された並列処理後の各映像信号Ｖｉｄｅｏ１ｏｕｔ、Ｖｉｄｅｏ２ｏｕｔのうちの遅延が少ない映像信号を遅延させ、遅延時間の差を解消するようになっている。
【００７６】
図８は、並列処理による遅延時間の差を解消する機能について説明するためのタイミングチャートである。図８において、信号処理生成部２２１、２２２が映像信号処理回路２０に入力されたＶｉｄｅｏｉｎを並列処理し、信号処理生成部２２４が、並列処理後の各映像信号Ｖｉｄｅｏ１ｏｕｔ、Ｖｉｄｅｏ２ｏｕｔのうちの遅延の少ない映像信号Ｖｉｄｅｏ１ｏｕｔに対して遅延時間の差の分、遅延処理を施すことによって、遅延時間の差が解消している。
【００７７】
以上説明したように、本発明の第６の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態の効果に加え、いずれか１つ以上の信号処理生成部が入力された映像信号および同期信号を所定時間遅延させることができるようになっているため、遅延時間が異なる映像信号等の統合が可能となり、映像信号処理回路の構成変更や並列処理等の機能追加を容易にすることができる。
【００７８】
（第７の実施の形態）
図９は、本発明の第７の実施の形態に係る映像信号処理回路のブロック構成を示す図である。図９において、本発明の第７の実施の形態に映像信号処理回路２０は、本発明の第１の実施の形態に係る映像信号処理回路２０を構成する信号処理生成部２２４として、入力された映像信号のフォーマットを所定のフォーマットに変換するフォーマット変換回路２２７が設けられた構成の映像信号処理回路７０を有する。
【００７９】
ＹＵＶ方式、ＲＧＢ方式等の色空間方式の入力された映像信号Ｖｉｄｅｏｉｎが、映像信号処理回路で処理可能な色空間方式と異なるとき信号処理できないことを回避するため、予め所定の信号処理系路上にフォーマット変換回路を設けていた。そして、フォーマット変換回路と、所定の個数の信号処理生成部とが、接続が固定され変更できないようになっていた。そのため、機能を変更する場合は回路構成の変更が必要となっていた。ここで、フォーマット変換は、例えば、ＹＵＶ方式からＲＧＢ方式に、または、その逆の方向に行われる。
【００８０】
図９において、映像信号処理回路７０は、入力された映像信号Ｖｉｄｅｏｉｎの色空間方式が処理可能な色空間方式と異なるとき、映像信号Ｖｉｄｅｏｉｎを一旦、フォーマット変換回路２２７を介してフォーマット変換することによって、入力された映像信号Ｖｉｄｅｏｉｎを処理可能な色空間方式にフォーマット変換することができる。ここで、フォーマット変換回路２２７は、信号制御部２１を介して他の構成部との接続を切り替えられるため、従来のように接続が固定される必要はなく、機能変更に柔軟に対応することができる。
【００８１】
以上説明したように、本発明の第７の実施の形態に係る映像信号処理回路および撮像装置は、本発明の第１の実施の形態の効果に加え、いずれか１つ以上の信号処理生成部が入力された映像信号のフォーマットを所定のフォーマットに変換できるようになっているため、信号処理生成部が処理可能なフォーマットの映像信号と異なるフォーマットの映像信号をも処理可能となり、映像信号処理回路の構成変更や機能追加を容易にすることができる。
【産業上の利用可能性】
【００８２】
本発明に係る映像信号処理回路および撮像装置は、映像信号処理回路の構成変更に柔軟に対応でき、テスト設計に要する冗長な回路を削減し、回路規模、開発期間および開発コストの増大を防止することができるという効果を有し、映像信号処理回路および撮像装置等として有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態に係る映像信号処理回路を有する撮像装置のブロック構成を示す図
【図２】本発明の第２の実施の形態に係る映像信号処理回路を有する撮像装置のブロック構成を示す図
【図３】本発明の第３の実施の形態に係る映像信号処理回路を有する撮像装置のブロック構成を示す図
【図４】本発明の第４の実施の形態に係る映像信号処理回路のブロック構成を示す図
【図５】本発明の第４の実施の形態に係る信号制御部のブロック構成の一例を示す図
【図６】本発明の第５の実施の形態に係る信号選択手段のブロック構成を示す図
【図７】本発明の第６の実施の形態に係る映像信号処理回路のブロック構成を示す図
【図８】並列処理による遅延時間の差を解消する機能について説明するためのタイミングチャート
【図９】本発明の第７の実施の形態に係る映像信号処理回路のブロック構成を示す図
【符号の説明】
【００８４】
１０  撮像部
１１  撮像素子
１２  ＡＦＥ
１３  ＳＳＧ
１４  ＴＧ
２０、３０、４０、５０、６０、７０  映像信号処理回路
２１、５１１、５１２  信号制御部
２３  クロック生成部
５１、５２  映像信号処理分割回路
６１  セレクタ
６２  ビット制御手段
１００、２００、３００  撮像装置
２１１〜２１５  信号選択手段
２２１〜２２４  信号処理生成部
２２５  テストモニタ
２２６  任意遅延回路
２２７  フォーマット変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006203795.tif 000009
【図８】
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【図９】
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