(57)【要約】【課題】  デカップリングキャパシタを薄型化することで、当該デカップリングキャパシタを内蔵した配線基板の薄型化を実現する。【解決手段】  半導体チップに接続されるキャパシタを形成する工程と、前記キャパシタと前記半導体チップを接続する配線部を形成する工程と、を有する半導体チップが接続される配線基板の製造方法であって、前記キャパシタを形成する工程は、当該キャパシタを支持する支持体上に、当該キャパシタを構成する複数の層を形成する工程と、前記支持体を前記複数の層から剥離する工程と、を有し、前記支持体と前記複数の層との間に、当該支持体を当該複数の層から剥離するための支持体剥離層を形成する工程をさらに有することを特徴とする配線基板の製造方法により、解決する。【選択図】  図２Ｆ
2006173544.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに接続されるキャパシタを形成する工程と、
前記キャパシタと前記半導体チップを接続する配線部を形成する工程と、を有する半導体チップが接続される配線基板の製造方法であって、
前記キャパシタを形成する工程は、
当該キャパシタを支持する支持体上に、当該キャパシタを構成する複数の層を形成する工程と、
前記支持体を前記複数の層から剥離する工程と、を有し、
前記支持体と前記複数の層との間に、当該支持体を当該複数の層から剥離するための支持体剥離層を形成する工程をさらに有することを特徴とする配線基板の製造方法。
【請求項２】
前記複数の層を形成する工程は、
前記支持体剥離層上に第１の電極層を形成する工程と、
当該第１の電極層上に誘電体層を形成する工程と、
当該誘電体層上に第２の電極層を形成する工程と、を含むことを特徴とする請求項１記載の配線基板の製造方法。
【請求項３】
前記第１の電極層、および第２の電極層は、Ｃｕよりなることを特徴とする請求項２記載の配線基板の製造方法。
【請求項４】
前記支持体剥離層は、Ｍｏ，Ｔａ，またはＰｔよりなることを特徴とする請求項３記載の配線基板の製造方法。
【請求項５】
前記配線部は、前記第１の電極層および前記第２の電極層を貫通するビア配線を含み、前記第１の電極層および前記第２の電極層に、前記配ビア配線が貫通する穴部を形成する穴部形成工程を有することを特徴とする請求項２乃至４のうち、いずれか１項記載の配線基板の製造方法。
【請求項６】
前記穴部形成工程は、
前記第２の電極層に第１の穴部を形成する工程と、
当該第１の穴部を形成した後、当該第２の電極層上に絶縁層を形成する工程と、
当該絶縁層を形成した後、前記支持体を前記第１の電極層より剥離し、前記第１の電極層に、前記第１の穴部に対応する第２の穴部を形成する工程と、を有することを特徴とする請求項５記載の配線基板の製造方法。
【請求項７】
前記穴部形成工程の後、
前記穴部を貫通するビア配線を形成する工程と、
前記ビア配線に接続され、前記半導体チップが接続される第１の側と、当該第１の側の反対側の第２の側を電気的に接続する多層配線を形成する工程をさらに有することを特徴とする請求項６記載の配線基板の製造方法。
【請求項８】
前記誘電体層は、Ｔａ２Ｏ５，ＳＴＯ，ＢＳＴ，ＰＺＴ，または、ＢＴＯよりなることを特徴とする請求項２乃至７のうち、いずれか１項記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップが接続される、当該半導体チップのデカップリングキャパシタを有する配線基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップなどの半導体装置の小型化・薄型化にともない、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタ（デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある）の小型化・薄膜化の要求がある。
【０００３】
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。
【０００４】
このため、上記の要求に対応したデカップリングキャパシタや、デカップリングキャパシタの設置方法が様々に提案されている。
【０００５】
例えば、半導体チップを配線基板に実装して用いる場合、デカップリングキャパシタを配線基板の裏面側、すなわち半導体チップが実装される側の反対側に実装する方法や（例えば特許文献１参照）、デカップリングキャパシタを、配線基板に埋め込む構造や形状が提案されている（例えば特許文献２〜特許文献４参照）。
【特許文献１】特開２００３−２６４２５３号公報
【特許文献２】特開２００４−１４５７３号公報
【特許文献３】特開２００４−１５２８８３号公報
【特許文献４】特開２００４−２８１８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、半導体チップを実装する配線基板にデカップリングキャパシタを内蔵する場合には、デカップリングキャパシタを薄型化することに限界があり、当該配線基板の薄型化・小型化に限界が生じていた。
【０００７】
そこで、本発明では上記の問題を解決した、新規で有用な配線基板の製造方法を提供することを目的としている。
【０００８】
本発明の具体的な課題は、デカップリングキャパシタを薄型化することで、当該デカップリングキャパシタを内蔵した配線基板の薄型化を実現することである。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を、半導体チップに接続されるキャパシタを形成する工程と、
前記キャパシタと前記半導体チップを接続する配線部を形成する工程と、を有する半導体チップが接続される配線基板の製造方法であって、前記キャパシタを形成する工程は、当該キャパシタを支持する支持体上に、当該キャパシタを構成する複数の層を形成する工程と、前記支持体を前記複数の層から剥離する工程と、を有し、前記支持体と前記複数の層との間に、当該支持体を当該複数の層から剥離するための支持体剥離層を形成する工程をさらに有することを特徴とする配線基板の製造方法により、解決する。
【００１０】
当該配線基板の製造方法によれば、デカップリングキャパシタを内蔵した配線基板の薄型化を実現することが可能になる。
【００１１】
また、前記複数の層を形成する工程は、前記支持体剥離層上に第１の電極層を形成する工程と、当該第１の電極層上に誘電体層を形成する工程と、当該誘電体層上に第２の電極層を形成する工程と、を含むと、デカップリングキャパシタを内蔵した配線基板の薄型化を実現することが可能になる。
【００１２】
また、前記第１の電極層、および第２の電極層は、Ｃｕよりなると、電極層の抵抗を低減可能となり、好適である。
【００１３】
また、前記支持体剥離層は、Ｍｏよりなると、前記第１の電極層から前記支持体を剥離することが容易となり、好適である。
【００１４】
また、前記配線部は、前記第１の電極層および前記第２の電極層を貫通するビア配線を含み、前記第１の電極層および前記第２の電極層に、前記配ビア配線が貫通する穴部を形成する穴部形成工程を有すると、省スペースにキャパシタを設置することが可能となり、好適である。
【００１５】
また、前記穴部形成工程は、前記第２の電極層に第１の穴部を形成する工程と、当該第１の穴部を形成した後、当該第２の電極層上に絶縁層を形成する工程と、当該絶縁層を形成した後、前記支持体を前記第１の電極層より剥離し、前記第１の電極層に、前記第１の穴部に対応する第２の穴部を形成する工程と、を有すると、前記支持体を剥離することが容易となり、好適である。
【００１６】
また、前記穴部形成工程の後、前記穴部を貫通するビア配線を形成する工程と、前記ビア配線に接続され、前記半導体チップが接続される第１の側と、当該第１の側の反対側の第２の側を電気的に接続する多層配線を形成する工程をさらに有すると、薄型化した、多層配線構造を有する配線基板を形成することが可能となる。
【００１７】
また、前記誘電体層は、Ｔａ２Ｏ５，ＳＴＯ，ＢＳＴ，ＰＺＴ，または、ＢＴＯよりなると、キャパシタの容量を増大することが可能となり、好適である。
【発明の効果】
【００１８】
デカップリングキャパシタを内蔵する配線基板において、当該デカップリングキャパシタを薄型化することで、当該配線基板の薄型化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態に関して、図面に基づき、以下に説明する。
【実施例１】
【００２０】
本実施例では、半導体チップが実装される配線基板に内蔵する、当該半導体チップの電源電圧を安定させるためのデカップリングキャパシタ（以下キャパシタと記載する）を薄型化することで、当該配線基板の薄型化を可能としている。
【００２１】
また、当該キャパシタを当該半導体チップ近傍に設置することが可能になるため、当該キャパシタと当該半導体チップの接続のインピーダンスを低減し、キャパシタによる電源ラインのノイズ除去効果や電源電圧安定効果をさらに良好とすることが可能となる。
【００２２】
上記の効果を奏する為に、本実施例による配線基板の製造方法では、以下に示すように、その製造方法に特徴を有している。
【００２３】
まず、本実施例による、キャパシタの形成方法について、図１Ａ〜図１Ｆに基づき説明し、次に当該形成方法により形成されたキャパシタを内蔵する配線基板の製造方法を、図２Ａ〜図２Ｆに基づき、手順を追って説明する。ただし、図中、先に説明した部分には以降で同一の参照符号を付し、一部説明を省略する場合がある。
【００２４】
まず、図１Ａに示す工程において、例えば、Ｓｉ、ガラス（石英ガラス、ホウ珪酸ガラス）、または金属材料よりなる、例えば厚さ５００〜１０００μｍ程度の支持体１０１上に、例えば、厚さ５００〜１０００ｎｍ程度の支持体剥離層１０２を形成する。
【００２５】
本実施例によるキャパシタでは、キャパシタを薄型化するために、後の工程において、キャパシタを構成する複数の層から、当該支持体１０１を剥離している。当該支持体剥離層１０２は、後の工程において、当該支持体剥離層１０２上に形成される、キャパシタを構成する複数の層と、前記支持体１０１を剥離することを容易にする効果を奏する。
【００２６】
次に、前記支持体剥離層１０２上に、例えばＣｕメッキ層などの導電層よりなる第１の電極層１０３を形成する。この場合、前記第１の電極層１０３と前記支持体剥離層１０２の密着力は、キャパシタを構成する複数の層の間の密着力より小さいことが好ましく、例えば当該第１の電極層１０３と当該第１の電極層１０３上に形成されるキャパシタを構成する層との密着力より小さいことが好ましい。
【００２７】
例えば、前記第１の電極層１０３がＣｕのメッキにより形成される場合、前記支持体剥離層１０２は、Ｃｕのメッキ層と密着力の小さい材料、例えばＭｏより形成されることが好ましく、そのために、キャパシタを構成する複数の層と支持体１０１の剥離を容易にする。例えば、Ｍｏよりなる支持体剥離層１０２は、スパッタリング法などによって形成することが可能である。
【００２８】
Ｃｕのメッキ層とＭｏの密着力が小さい原因は様々に考えられるが、例えば、それぞれの応力が、ＣｕとＭｏの密着力を弱める関係となっている可能性がある。
【００２９】
また、この場合、支持体剥離層を構成する材料は、Ｍｏに限定されるものではなく、前記第１の電極層１０３と密着力の小さい他の材料、例えばＴａやＰｔ等の他の金属材料などを、例えばスパッタリング法や真空蒸着法などを用いて形成してもよい。
【００３０】
次に、図１Ｂに示す工程において、前記第１の電極層１０３上に、誘電体層を形成し、当該誘電体層上に第２の電極層を形成してキャパシタを構成する。また、この場合、当該第１の電極層と当該誘電体層の間、または、当該誘電体層と当該第２の電極層の間に、バリア層を形成すると、金属材料の拡散などを防止することが可能となり、好適である。具体的には、例えば以下のように構成する。
【００３１】
まず、前記第１の電極層１０３上に、例えば、金属層１０４Ａと金属層１０４Ｂが積層された層よりなる、バリア層１０４を形成する。この場合、前記金属層１０４Ａは、例えばＴｉにより、前記金属層１０４Ｂは、例えばＰｔにより形成される。
【００３２】
次に、前記パリア層１０４上に誘電体層１０５を形成する。この場合、前記誘電体層１０５は、例えば厚さ３００ｎｍのＴａの陽極酸化膜（Ｔａ２Ｏ５膜）よりなるが、当該陽極酸化の条件としては、例えば化成電圧を２００Ｖとし、また陽極酸化に用いる溶液として、クエン酸水溶液を用いる。また、前記誘電体層は、Ｔａ２Ｏ５膜に限定されず、比誘電率の高い、いわゆる強誘電体膜を用いるとキャパシタの容量を大きくすることが可能となり、例えばこのような膜の例としては、ＳＴＯ（ＳｒＴｉＯ３：チタン酸ストロンチウム）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３：チタン酸バリウムストロンチウム）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：チタン酸ジルコン酸鉛）、または、ＢＴＯ（ＢａＴｉＯ３：チタン酸バリウム）よりなる膜を用いることが可能である。また、これらの膜は、様々な方法により形成することが可能であるが、例えば、ＣＶＤ法（化学気相堆積法）などにより、形成することができる。
【００３３】
次に、前記誘電体層１０５上に、例えば、金属層１０６Ｂと金属層１０６Ａが積層された層よりなる、バリア層１０６を形成する。この場合、前記金属層１０６Ａは、例えばＴｉにより、前記金属層１０６Ｂは、例えばＰｔにより形成される。
【００３４】
次に、前記バリア層１０６上に、例えば、Ｃｕのメッキ層よりなる第２の電極層１０７を形成し、キャパシタを構成する複数の層が形成される。
【００３５】
また、前記キャパシタには、後の工程において、当該キャパシタ、すなわち、前記第１の電極層１０３、バリア層１０４、誘電体層１０５、バリア層１０６、および第２の電極層１０７を貫通するビア配線が形成されるが、当該ビア配線が貫通する貫通穴を、例えば、以下のようにして形成する。
【００３６】
図１Ｃに示す工程において、フォトリソグラフィ法によって前記第２の電極層１０７上にレジストパターンを形成し、当該レジストパターンをマスクにエッチングを行ってパターニングを行い、例えば、前記第２の電極層１０７、前記バリア層１０６のエッチングを行って、ビアホールＢＨ１を形成する。
【００３７】
次に、図１Ｄに示す工程において、前記ビアホールＢＨ１を埋設するように、また前記第２の電極層１０７上に当該第２の電極層１０７を覆うように、例えばエポキシ樹脂などの樹脂材料よりなる絶縁層１０８を、例えばラミネートにより、または塗布法などによって形成する。
【００３８】
次に、図１Ｅに示す工程において、前記支持体１０１を、例えば、カッターまたはレーザなどにより機械的な力を加えて、キャパシタを構成する複数の層より剥離する。この場合、前記第１の電極層１０３と前記支持体剥離層１０２の界面が剥離され、キャパシタを構成する複数の層である、前記第１の電極層１０３、バリア層１０４、誘電体層１０５、バリア層１０６、第２の電極層１０７、および絶縁層１０８と、前記支持体剥離層１０２が形成された前記支持体１０１が分離される。このため、本実施例によるキャパシタは、薄型化が可能となる特徴を有している。また、また、例えば、Ｃｕメッキ層よりなる前記第１の電極層１０３と、例えば、Ｍｏよりなる支持体剥離層１０２の密着力が、キャパシタを構成する複数の層の密着力、例えば、前記第１の電極層１０３と前記バリア層１０４、または前記バリア層１０４と前記誘電体層１０５、または前記誘電体層１０５と前記バリア層１０６、または前記バリア層１０６と前記第２の電極層１０７、の密着力より小さいと、支持体層の剥離が容易となり、好ましい。
【００３９】
また、この場合、キャパシタを構成する複数の層は、前記絶縁層１０８により支持されているため、安定した構造を保持することができる。すなわち、前記絶縁層１０８が形成されてから、前記支持体１０１が剥離されることが好ましい。また、前記絶縁層１０８は、後の工程において形成される多層配線構造とキャパシタの間の、層間絶縁層としての機能を兼ねるため、絶縁層１０８を形成したことでキャパシタ、またはキャパシタを内蔵する配線基板の厚みに実質的に影響を与えることがない。
【００４０】
すなわち、本実施例では、キャパシタの安定した構造を保持しながら、支持体などのキャパシタの厚みに影響を与える構造を排除することが可能になっている。
【００４１】
次に、図１Ｆに示す工程において、必要に応じてキャパシタを反転し、前記ビアホールＢＨ１に対応する、後の工程で形成されるビア配線が貫通するためのビアホールＢＨ２を形成する。
【００４２】
この場合、フォトリソグラフィ法によって前記第１の電極層１０３上にレジストパターンを形成し、当該レジストパターンをマスクにエッチングを行ってパターニングを行い、例えば、前記第１の電極層１０３、前記バリア層１０４のエッチングを行って、前記ビアホールＢＨ１に対応する、ビアホールＢＨ２を形成する。
【００４３】
また、本図に示す工程において前記誘電体層１０５のエッチングを行っても良く、また、図１Ｃに示す工程において、前記誘電体層１０５のエッチングを行ってもよい。
【００４４】
また、後の工程でビアホールＢＨ１、ＢＨ２を貫通するビア配線を形成する場合、電源ラインまたは接地ラインに用いられるビア配線は、前記第１の電極層１０３または前記第２の電極層１０７のいずれかに接するように形成される。このため、互いに対向するビアホールＢＨ１とＢＨ２のうち、いずれか一つはビア配線に接するように小さな加工径とし、他方は、ビア配線に接することのないように大きな加工径となっている。
【００４５】
また一方、信号ラインに用いられるビア配線は、前記第１の電極層１０３および第２の電極層１０７のいずれに対しても接することのないように、信号ラインに対応するビア配線が貫通するビアホールＢＨ１、ＢＨ２は、いずれも大きな加工径となっている。
【００４６】
次に、本図に示すキャパシタ１００を内蔵する、多層配線構造を有する配線基板の製造方法を、図２Ａ〜図２Ｆに基づき、手順を追って説明する。
【００４７】
まず、２Ａに示す工程において、例えば樹脂材料よりなるコア基板２０１に、ビアホールを形成して当該ビアホールに、例えばＣｕよりなるビア配線２０２を形成する。次に、前記コア基板の第１の側に、当該ビア配線２０２に接続される、パターン配線２０３を、第１の側の反対側の第２の側に、当該ビア配線２０２に接続されるパターン配線２０４を、例えばセミアディティブ法などのＣｕのパターンメッキ法により、形成する。また、パターン配線２０３、２０４は、Ｃｕ膜を形成した後で、Ｃｕ膜のパターンエッチングにより、形成することもできる。
【００４８】
次に、図２Ｂに示す工程において、前記パターン配線２０３を覆うように、例えばエポキシ樹脂よりなる絶縁層２０５を、ラミネートにより、または塗布法により形成し、当該パターン配線２０３の一部が露出するように、例えばＹＡＧレーザなどを用いてビアホールｂｈ１を形成する。同様に、前記パターン配線２０４を覆うように、例えばエポキシ樹脂よりなる絶縁層２０６を、ラミネートにより、または塗布法により形成し、当該パターン配線２０４の一部が露出するように、例えばＹＡＧレーザなどを用いてビアホールｂｈ２を形成する。
【００４９】
次に、図２Ｃに示す工程において、前記絶縁層２０５に形成したビアホールを埋設するようにビア配線２０７を、また前記ビア配線２０７に接続される、前記絶縁層２０５上に形成されるパターン配線２０８をＣｕメッキにより形成する。同様に、前記絶縁層２０６に形成したビアホールを埋設するようにビア配線２０９を、また前記ビア配線２０９に接続されるパターン配線２１０をＣｕメッキにより形成する。
【００５０】
次に、図１Ｆに示したキャパシタ１００を、前記パターン配線２０８上に設置し、さらに、前記キャパシタ１００上に、前記第１の電極層１０３を覆うように、例えばエポキシ樹脂よりなる絶縁層１０９を、例えばラミネートにより、または塗布法により、形成する。
【００５１】
この場合、前記絶縁層１０８と前記絶縁層１０９は、渾然一体となって、キャパシタの周囲に形成される層間絶縁層である、次の図２Ｄに示す絶縁層１１０を構成する。
【００５２】
次に、図２Ｄに示す工程において、前記ビアホールＢＨ１、ＢＨ２に埋設された絶縁層１１０と、前記誘電体層１０５と、を貫通して前記パターン配線２０８に到達する、ビアホールＢＨ３を形成する。
【００５３】
この場合、例えば、絶縁層に対しては、ＹＡＧレーザなどを用いて、また前記誘電体層に対しては、レジストパターンによるマスクとドライエッチングなどの手法を組み合わせて、ビアホールの形成を行う。
【００５４】
また、この場合、前記誘電体層１０５のビアホールは、図１Ｃまたは図１Ｆに示した工程で形成しておいてもよい。
【００５５】
また、一方、前記パターン配線２１０を覆うように、例えばエポキシ樹脂などよりなる絶縁層２１１を形成し、当該絶縁層２１１に、例えばＹＡＧレーザなどで、前記パターン配線２１０に到達するビアホールを形成する。
【００５６】
次に、図２Ｅに示す工程において、前記絶縁層１１０に形成したビアホールＢＨ３を埋設するようにビア配線１１１を、また前記ビア配線１１１に接続される、前記絶縁層１１０上に形成されるパターン配線１１２をＣｕメッキにより形成する。同様に、前記絶縁層２１１に形成したビアホールを埋設するようにビア配線２１２を、また前記ビア配線２１２に接続されるパターン配線２１３をＣｕメッキにより形成する。
【００５７】
また、この場合、前記ビア配線１１０のうち、電源ラインまたは接地ラインに用いられるビア配線は、前記第１の電極層１０３、または前記第２の電極層１０７に電気的に接続されるように形成される。すなわち、電源ラインと接地ラインの間にキャパシタが挿入されるように形成される。一方、信号ラインに用いられるビア配線は、前記第１の電極層１０３、および前記第２の電極層１０７に電気的に接続されないように形成される。
【００５８】
次に、図２Ｆに示す工程において、前記パターン配線１１２上に、Ｎｉ／Ａｕメッキのパターンよりなるメッキ層１１４を形成し、当該メッキ層１１４が露出する開口部を有する、ソルダーレジスト層１１３を、前記パターン配線１１２を覆うように形成する。
【００５９】
同様に、前記パターン配線２１３上に、Ｎｉ／Ａｕメッキのパターンよりなるメッキ層２１５を形成し、当該メッキ層２１５が露出する開口部を有する、ソルダーレジスト層２１４を、前記パターン配線２１３を覆うように形成する。
【００６０】
さらに、必要に応じて、前記メッキ層１１４上に、ハンダバンプ１１５を形成し、当該ハンダバンプ１１５と半導体チップ４００を接続可能に形成する。
【００６１】
このようにして、キャパシタが内蔵された、配線基板３００を形成することができる。本実施例による配線基板３００は、第１の側に半導体チップが接続され、当該第１の側の半導体チップが、当該第１の側と反対側の第２の側と、キャパシタが接続されたビア配線を介して、電気的に接続可能に構成されている。
【００６２】
本実施例によるキャパシタは、支持体などのキャパシタを保持する構造体を除去した構造を有しており、キャパシタ周囲に形成された層間絶縁膜によりその周囲を保持された構造となっている。このため、キャパシタを内蔵した配線基板の薄型化を可能となっている。
【００６３】
また、当該キャパシタは半導体チップの近傍に設置することが可能な構造となっているため、半導体チップとキャパシタの接続のインダクタンスを低減し、キャパシタのノイズ除去効果や、電源電圧安定効果が良好となり、特に動作周波数が高い高性能半導体装置において、その効果が大きくなる。
【００６４】
また、本発明は上記の実施例に限定されず、例えば材料を変更し、また配線構造や接続形態を、特許請求の範囲に記載した要旨内において様々に変形・変更して用いることが可能である。
【産業上の利用可能性】
【００６５】
デカップリングキャパシタを内蔵する配線基板において、当該デカップリングキャパシタを薄型化することで、当該配線基板の薄型化を実現することが可能となる。
【図面の簡単な説明】
【００６６】
【図１Ａ】実施例１によるキャパシタの形成方法を示す図（その１）である。
【図１Ｂ】実施例１によるキャパシタの形成方法を示す図（その２）である。
【図１Ｃ】実施例１によるキャパシタの形成方法を示す図（その３）である。
【図１Ｄ】実施例１によるキャパシタの形成方法を示す図（その４）である。
【図１Ｅ】実施例１によるキャパシタの形成方法を示す図（その５）である。
【図１Ｆ】実施例１によるキャパシタの形成方法を示す図（その６）である。
【図２Ａ】実施例１による配線基板の製造方法を示す図（その１）である。
【図２Ｂ】実施例１による配線基板の製造方法を示す図（その２）である。
【図２Ｃ】実施例１による配線基板の製造方法を示す図（その３）である。
【図２Ｄ】実施例１による配線基板の製造方法を示す図（その４）である。
【図２Ｅ】実施例１による配線基板の製造方法を示す図（その５）である。
【図２Ｆ】実施例１による配線基板の製造方法を示す図（その６）である。
【符号の説明】
【００６７】
１００  キャパシタ
２００  配線基板
１０１  支持体
１０２  支持体剥離層
１０３  第１の電極層
１０４，１０６  バリア層
１０４Ａ，１０４Ｂ，１０６Ａ，１０６Ｂ  金属層
１０５  誘電体層
１０７  第２の電極層
１０８，１０９，１１０，２０１，２０５，２０６，２１１  絶縁層
１１１，２０２，２０７，２０９，２１２  ビア配線
１１２，２０３，２０４，２０８，２１０，２１３  パターン配線
１１３，２１４  ソルダーレジスト層
１１４，２１５  メッキ層
１１５  ソルダーバンプ
４００  半導体チップ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
2006173544.tif 000009
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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