(57)【要約】【課題】サーマルバジェットに関する問題を解決し、三次元の積層半導体素子を作成する方法を提供する。【解決手段】基板内にホールをパターニングするステップと、このホールに部分的に犠牲材料を充填するステップと、このホールの充填されていない部分の側壁にスペーサを形成し開口を狭めるステップと、犠牲材料の残留物をこの狭められた開口から除去するステップと、最後にスペーサ上に共形層を堆積することでエアギャップの開口を密封するステップとから構成される、半導体基板内に深いエアギャップを形成する方法が開示される。深いビアエアギャップを形成する方法はウェハ同士の垂直積層を作成するのに用いられる。従来のＦＥＯＬおよびＢＥＯＬ処理の完了後、深いビアエアギャップが開口されるようにウェハの裏面が薄くされ、導電性材料がこのビア開口内に堆積され、導電性材料が充填されたスルーウェハもしくは深いビアが作成される。【選択図】図３
2006173637.tif 000002
【特許請求の範囲】
【請求項１】
側壁を有する少なくとも１つのビアを、第１のウェハにパターニングするステップと、
部分的に充填されたビアの部分を形成するステップで、その部分的に充填された部分は犠牲材料で構成され、それによって側壁の一部分が犠牲材料に露出されるステップと、
側壁の露出部分上にスペーサを形成するステップで、それによってビアの開口を狭めるステップと、
狭められた開口から犠牲材料を除去するステップと、
スペーサ上に密封層を堆積して開口を密封するステップで、それによってエアギャッププラグのエアギャップが形成されるステップと、
少なくとも１つのコンタクトホールをエアギャッププラグ内に作成するステップと、
少なくとも１つのコンタクトプラグが形成されるようにコンタクトホールに導電性材料を充填するステップと、
コンタクトプラグ上に導電性構造を堆積するステップと、
従来のバックエンドオブライン処理ステップを行うことによってコンタクトプラグに接触を確立するステップと、
エアギャップを開口するように第１のウェハの裏面を薄くし、それによってスルーウェハビアもしくは深いビアを形成するステップと、
スルーウェハビアもしくは深いビア内に導電性材料を堆積して第１のウェハ内に導電性材料が充填されたスルーウェハビアもしくは導電性材料が充填された深いビアのどちらかをそれぞれ作成するステップと、
導電性材料が充填されたスルーウェハビアを介して、もしくは導電性材料が充填された深いビアを介して、第１のウェハの裏面を第２のウェハの正面に位置する相互接続構造に接触させるステップと、
を含む、少なくとも２つのウェハの垂直積層を作成してスルーウェハビアを用いる三次元の積層半導体素子を作成する方法。
【請求項２】
部分的に充填されたビアの部分を形成するステップは、
ビアに犠牲材料を完全に充填するステップと、
犠牲材料の一部分をエッチバックするステップで、それによって側壁の一部分が犠牲材料に露出されるステップと、
を含む、請求項１に記載の方法。
【請求項３】
さらに、ビア内に分離層を形成するステップで、分離層は熱成長した二酸化ケイ素層で構成されるステップを含む、請求項１に記載の方法。
【請求項４】
さらに、ビア内に少なくとも１つの追加分離層を堆積するステップで、追加分離層は窒化ケイ素層および銅バリア層のどちらかの上の二酸化ケイ素層で構成されるステップから成ることを含む、請求項１に記載の方法。
【請求項５】
スペーサを形成するステップは、
ドライエッチングのエンドポイントのトリガー層として窒化層を堆積するステップと、
その後に、ビア内のスペーサ材料から構成される共形層を堆積することで、開口を閉じるか狭めるかするステップと、
スペーサ材料を異方性エッチバックするステップで、それによってスペーサが形成されるステップと、
を含むことを特徴とする、請求項１に記載の方法。
【請求項６】
犠牲材料は等方性エッチングプロセスによって除去されることを特徴とする、請求項１に記載の方法。
【請求項７】
密封層をスペーサ上に堆積することによる開口の密封は、コンフォーマル堆積プロセスによる密封層の堆積を含むことを特徴とする、請求項１に記載の方法。
【請求項８】
コンフォーマル堆積プロセスは化学気相堆積プロセスであることを特徴とする、請求項７に記載の方法。
【請求項９】
さらに密封層を平坦化するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１０】
平坦化するステップは化学機械平坦化ステップを含むことを特徴とする、請求項９に記載の方法。
【請求項１１】
第１のウェハはシリコンウェハであることを特徴とする、請求項１に記載の方法。
【請求項１２】
犠牲物質はポリシリコンであることを特徴とする、請求項１に記載の方法。
【請求項１３】
スペーサ材料は二酸化ケイ素であることを特徴とする、請求項１に記載の方法。
【請求項１４】
ビアは約１μｍから約１０μｍの直径を有することを特徴とする、請求項１に記載の方法。
【請求項１５】
ビアは約２μｍから約６μｍの直径を有することを特徴とする、請求項１に記載の方法。
【請求項１６】
ビアは第１のウェハ内に約１０μｍから約１００μｍの深さを有することを特徴とする、請求項１に記載の方法。
【請求項１７】
ビアは第１のウェハ内に約２０μｍから約５０μｍの深さを有することを特徴とする、請求項１に記載の方法。
【請求項１８】
コンタクトホールはフロントエンドオブライン処理中にドライエッチングによって作成されることを特徴とする、請求項１に記載の方法。
【請求項１９】
エアギャップビア内の少なくとも１つのコンタクトプラグが、半導体素子の能動素子内の少なくとも１つのコンタクトプラグと同時に作成されることを特徴とする、請求項１に記載の方法。
【請求項２０】
少なくとも１つのコンタクトホールが約１００μｍから約２００μｍの直径を有することを特徴とする、請求項１に記載の方法。
【請求項２１】
エッチング停止層を堆積し、その後にエッチング停止層の上に誘電体層を堆積するステップをさらに含み、
堆積ステップはエアギャッププラグにエアギャップを作成した後に行われることを特徴とする、請求項１に記載の方法。
【請求項２２】
エッチング停止層はＳｉＯＮ層、Ｓｉ３Ｎ４層、ＳｉＣ層、ＳｉＣＮ層の中から選択されることを特徴とする、請求項２１に記載の方法。
【請求項２３】
バリア層をコンタクトホールの側壁上に堆積するステップをさらに含む、請求項１に記載の方法。
【請求項２４】
コンタクトホールに導電性材料を充填する前に、共形バリア層をコンタクトホール内に堆積するステップをさらに含み、
導電性材料はタングステンで構成されることを特徴とする、請求項１に記載の方法。
【請求項２５】
バリア層は、バリア層を構成するＴａ（Ｎ）、Ｔｉ（Ｎ）、ＴａＳｉＮ、ＴｉＳｉＮ、ＴｉＷ、Ｗ（Ｃ）Ｎ、Ｒｕの中から選択される材料を含むことを特徴とする、請求項２３に記載の方法。
【請求項２６】
ウェハの裏面を薄くすることは、少なくとも１つの化学除去プロセスもしくは機械除去プロセスを含むことを特徴とする、請求項１に記載の方法。
【請求項２７】
バリア層を堆積するステップと、
その後にシード層もしくは触媒核をスルーウェハビアもしくは深いビアの側壁上に堆積するステップをさらに含み、
堆積ステップはウェハの裏面を薄くするステップの後に行われることを特徴とする、請求項１に記載の方法。
【請求項２８】
スルーウェハビアもしくは深いビアに充填するために用いられる導電性材料は銅であることを特徴とする、請求項１に記載の方法。
【請求項２９】
導電性材料をスルーウェハビアもしくは深いビア内に堆積するステップは、物理的気相堆積、化学気相堆積、無電解めっき、直接めっきの中から選択される方法を用いることを特徴とする、請求項１に記載の方法。
【請求項３０】
請求項１に記載の方法によって得られた半導体素子。
【請求項３１】
少なくとも１つの能動集積回路素子を備え、導電性材料が充填され、上面と底面と側壁を有し、ウェハ基板内に位置する少なくとも１つのスルーウェハビアを有する第１のウェハと、
少なくとも１つの能動集積回路素子を有する第２のウェハと、
スルーウェハビアを介してお互いに接触している第１および第２のウェハの能動素子と
を含む三次元積層された半導体素子。
【請求項３２】
スルーウェハビア内の導電性材料は、金属、導電性ポリマー、金属シリサイド、導電性カーボンナノチューブ、導電性ナノワイヤーの中から選択される少なくとも１つの材料から構成されることを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３３】
スルーウェハ内の導電性材料は、銅、アルミニウム、タングステンの中から選択される少なくとも１つの金属を含むことを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３４】
スルーウェハビアの側壁は少なくとも１つの分離層を含むことを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３５】
スルーウェハビアの側壁は少なくとも１つの分離層を含み、分離層は窒化ケイ素バリア層もしくは銅バリア層の上に二酸化ケイ素層を備えることを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３６】
スルーウェハビアの側壁は少なくとも１つの分離層を含み、分離層は銅バリア層の上の二酸化ケイ素層を有し、銅バリア層はバリア層を構成するＴａ（Ｎ）、Ｔｉ（Ｎ）、ＴａＳｉＮ、ＴｉＳｉＮ、ＴｉＷ、Ｗ（Ｃ）Ｎ、Ｒｕの中から選択される少なくとも１つの材料を含むことを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３７】
スルーウェハビアの側壁は、少なくとも１つの分離層の上にシード層もしくは触媒をさらに有することを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３８】
スルーウェハビアの上面は少なくとも１つのコンタクトプラグを含むことを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項３９】
少なくとも１つのコンタクトプラグはスルーウェハビア内の導電性材料内に部分的に位置することを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【請求項４０】
コンタクトプラグはタングステンを含むことを特徴とする、請求項３１に記載の三次元積層された半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願のクロスリファレンス）
本出願は、２００４年１２月１７日に出願された米国仮出願Ｎｏ．６０／６３７，２８８の利益を主張するものであり、同出願は参照することにより全体として本明細書に組み込まれ本明細書の一部を構成する。
【０００２】
本発明は、半導体基板内の、深いビアエアギャップとも称される、気体（空気）を充填された深いビアを形成する分野に関する。この深いビアエアギャップは、ウェハの垂直積層もしくは三次元半導体集積回路装置とも称される、三次元（３Ｄ）のウェハ同士の相互接続構造のための、導電性材料を充填されたスルーウェハビアを作成するのに用いられる。
【背景技術】
【０００３】
数十年にわたって、半導体製造業者は、ムーアの法則−チップのパフォーマンスは１８ヶ月ごとに倍になる−に述べられるスピードとパフォーマンスの毎年の増加を達成するために、集積回路におけるトランジスタのサイズを縮小してきた。ムーアの法則は、ＲＣ遅延が信号伝搬遅延と比較してごくわずかであったからこそ存在する。しかし、サブミクロン技術については、ＲＣ遅延は主要な要因である。銅冶金、ｌｏｗ−ｋ誘電体および化学機械研磨（ＣＭＰ）への変更が、ＲＣ遅延を低減させ、デバイススケーリングによって予想されるパフォーマンスの増加を可能にし、ムーアの法則をこの十年、続けさせてきた。
【０００４】
銅およびＣＭＰはスムーズに集積回路作成プロセスに統合されてきたが、Ｓｐｉｎ−ｏｎ、もしくはＣＶＤ  ｌｏｗ−ｋ誘電体についてはそうではない。誘電率、そしてライン容量を低減させるために、集積回路製造業者は最後の手段としてチップ生産において前歴のない材料に頼らざるを得なかった。半導体産業は、実現の遅れの主要な要因であると考えられる信頼性と生産性の問題から真のｌｏｗ−ｋ  （ｋ＜２．８）ＩＬＤへの移行を三度（３ノード）先送りしてきた。
【０００５】
ｌｏｗ−ｋがスムーズに統合できないことは、我々が知っているように、デバイススケーリングの終わりに関する多くの論議を生じ、現在の二次元シリコン装置の認識されている限界を超える解決法の探索を急がせた。新たな解決法は三次元統合、または三次元相互接続と称されるものである。三次元相互接続構造は、サイズの縮小のためだけではなく有利であり、他の要因として、二次元構造においては長い相互接続が大変遅く、大変多くのパワーを消費するということがある。もし二次元構造において必要とされる大量の長い相互接続が短い垂直相互接続に置換できるならば、これはパフォーマンスを大いによくするであろう。シリコン基板が垂直相互接続によって消費されるが、ウェハ間の有効な相互接続密度は、最小の領域ペナルティーで達成される。図１は二次元集積スキームと三次元集積スキームとの比較を図示しており、二次元構造で必要とされる大量の長い相互接続が短い垂直相互接続で置換され、大いにパフォーマンスをよくしている様子を明瞭に示している。具体的には、単に２つのウェハを積層するだけで、パス長さの削減とトランジスタを接続するのに必要な金属層とにより、１５％のパフォーマンス増加、３０％のパワー削減、１５％のコスト削減をもたらす。
【０００６】
従来技術において、銅が充填された“スルーウェハ”ビアによってシリコンを介した垂直接続でのダイレクトなウェハ同士（ダイ同士）の積層が実現される、ウェハの三次元積層を実現するためのいくつかの解決法が記載されている。これらのスルーウェハビアは、フロントエンドオブライン（ＦＥＯＬ）処理全ての完了後でしばしばＢＥＯＬ処理の完了後にエッチングされる。このスルーウェハビアに銅などの導電性材料を充填するために、改良されたダマシン法（damascene）の技術が用いられる。
【０００７】
“スルーウェハ”ビアもしくは深いビアの実現において、解決すべき問題が未だ多くある。第１の問題は、ＢＥＯＬ、ＦＥＯＬ中に深いビアを、続いてシリコン基板をエッチングした後に得られるサーマルバジェットに関する。これらの深いビアには銅などの導電性材料、ＴａＮなどのバリア層、任意には銅のシード層が充填される。この導電性材料を基板の大部分から絶縁するには、ビア内に誘電性アイソレーター（ライナー）を堆積する必要がある。典型的に、これらの誘電性アイソレーター（例えばＴＥＯＳ  ｏｘｉｄｅ）は、この導電性材料の堆積より前に、処理のこの段階には適合しない（サーマルバジェットは４５０°Ｃより低いことが望ましい）、通常比較的高いサーマルバジェットを有する熱プラズマ助長堆積技術（ＬＰ−ＣＶＤ、ＡＬＤ、ＰＥ−ＣＶＤなど）によって堆積される。
【０００８】
この深いビアの作成についての第２の問題は、処理のこの段階では達成されることが大変困難なハードマスク選択（エッチ）処理に関する。大変厚いハードマスク層が（下の層へのダメージを防ぐために）堆積される必要があり、後に、例えばハードマスク残留物の原因となり、化学機械研磨（ＣＭＰ）によって除去する必要がある。このＣＭＰ処理は大変危険で、処理のこの段階においては行うことが困難である。例えばＷコンタクトプラグへのダメージは完全に回避されなければならない。
【０００９】
【特許文献１】米国特許第６，４４８，１７４号
【特許文献２】米国特許第６，６４５，８３２号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
米国特許第６，４４８，１７４号で、ビアホールはＦＥＯＬおよびＢＥＯＬ処理の完了後に作成される。これらのビアホールには、まず有機接着層が充填されるので、ハンドリングウェハ（キャリアウェハとも称される）が上の基板上に貼付けられる。続いて、ビアが裏から開口され、続く処理で第２のウェハ表面に接続されるように、ウェハの裏面がビアホールのところまで薄くされる。そこでキャリアウェハと有機接着剤は除去され、ビアにタングステンなどの導電性材料が充填される。
【００１１】
米国特許第６，６４５，８３２号で、まず能動集積回路素子を含む２つのウェハ（ＦＥＯＬおよびＢＥＯＬ処理の完了後）が、両方のウェハの対向する（上部）表面に堆積された金属接着層によって、両方のウェハ上の能動素子間に電気接続が確立されるように、指定された接着領域で接着される。ウェハ接着が完了した後、両方のウェハの能動素子間の電気接続と外部の相互接続を確立するために、上のウェハに１つ以上のウェハ間ビアがエッチングされる。
【課題を解決するための手段】
【００１２】
半導体基板内に“深いビアエアギャップ”を形成する方法が開示される。より具体的にはこの深いビアエアギャップは、Ｓｉウェハなどの半導体基板内のフロントエンドオブライン（ＦＥＯＬ）とバックエンドオブライン（ＢＥＯＬ）処理などの半導体処理の前に作成される。好適には、この深いビアエアギャップの直径は１μｍから１０μｍで、より好適には、２μｍから６μｍである。好適には、この深いビアエアギャップの基板内の深さ（長さとも称される）は、１０μｍから１００μｍで、より好適には２０μｍから５０μｍである。
【００１３】
深いビアエアギャップを形成する方法は、まずビア（ホール）を基板内にパターニングするステップから成る。この基板は好適にはＳｉウェハなどの半導体基板で、いかなる半導体処理よりも前、例えば能動部品の作成が行われる前が最も好適である。このビア内で、まず分離ライナーが側壁を酸化環境に露出させながら側壁上に熱成長され、任意に、また深いビアエアギャップのさらなる利用によって、窒化層上の窒化層と二酸化ケイ素層の組み合わせや、バリア層上の銅バリア層と二酸化ケイ素層の組み合わせなどの予備の共形層が堆積される。好適には、この分離ライナーはテトラエチルオルトシリケート酸化物（ＴＥＯＳ−ｏｘｉｄｅ）などの二酸化ケイ素や、Ｓｉ３Ｎ４などの窒化物でできている。続いて、このビアに部分的もしくは全体的に犠牲材料（例えば、ポリシリコン）を充填する。
【００１４】
ビアに完全に犠牲材料が充填される場合、部分的に充填されたビアが作成されるように、ドライエッチングやウェットエッチングなどの技術がこの犠牲材料を除去するのに用いられてもよい。
【００１５】
この部分的に充填されたビア内で、スペーサがビアの充填されていない部分の側壁に形成される。このスペーサは好適にはＴＥＯＳ−ｏｘｉｄｅでできていて、ビアの開口を狭めるのに用いられる。“深いビアエアギャップ”が作成されるように、この狭められた開口を介して犠牲材料の残りが好適に（例えば等方性エッチングによって）除去され、ビアの開口は共形層（ＴＥＯＳ−ｏｘｉｄｅ）をスペーサ上に堆積することで密封される。この深いビアエアギャップの密封部分はまた、エアギャッププラグとも称される。
【００１６】
深いビアエアギャップを形成する方法は、好適には、ウェハ同士もしくはダイ同士の相互接続、またはウェハもしくはダイの三次元（３Ｄ）積層とも称される、導電性材料を充填されたスルーウェハもしくは深いビアを実現するのに用いられる。この利用において、コンタクトプラグ（例えばＷプラグ）が、ＢＥＯＬ内の（銅）ラインとの相互接続を確立するためにエアギャッププラグ内に作成される。好適な実施の形態における、ＦＥＯＬ処理の前に作成されるエアギャップビアから出発する、ウェハ同士の相互接続のためのスルーウェハもしくは深いビアを作成するという方法の有利な点は、この段階においてサーマルバジェットがなく、ビアのパターニングに用いられるハードマスク層の選択は無制限で、ＢＥＯＬレベルの有用な表面領域の浪費がない、ということである。前述の問題を克服するために、まず深いビアエアギャップが、ＦＥＯＬ処理が始まる前に作成され、ＢＥＯＬ処理の完了後に、この深いビアエアギャップが、導電性材料が充填されたスルーウェハもしくは深いビアの中に移動される。ＦＥＯＬ処理の前の深いビア形成の間、サーマルバジェットは無制限であり、通常高温で堆積されるＬＰ−ＣＶＤ−ＴＥＯＳもしくはＳｉ３Ｎ４などの広範囲の等角で良質の分離ライナーが、この深いビアの側壁上に堆積されてもよい。導電性材料が充填された深いビアを絶縁するのに、この分離ライナーは（さらなる処理で説明されるように）バルクのＳｉ基板に関して堆積される必要がある。任意には、深いビアエアギャップの側壁上に堆積されるバリア層でもよい。
【００１７】
したがって、第１の様態において、本発明の深いビアエアギャップを導電性材料が充填されたスルーウェハもしくは深いビアに移動させる方法が開示される。この移動は、ＦＥＯＬおよびＢＥＯＬ処理が全て完了した後に実現される。好適にはこの方法は、深いビアエアギャップを開口するようにウェハの裏面を薄くすることから始まり、このウェハを薄くすることは、好適には化学機械研磨、研磨および／またはシリコンウェットエッチングプロセスによって達成される。続いて、コンタクトプラグ（例えばＷプラグ）が深いビアエアギャップの底面から自由になるように、エアギャッププラグの一部分が除去される。もしバリア層がまだ堆積されていなければ、バリア層は、導電性材料が基板に移動することを防ぐため、この深いビア内の側壁上に形成される必要がある。そこで導電性材料は深いビア内に堆積される。この導電性材料は銅、アルミニウム、タングステンなどの金属、導電性ポリマー、金属シリサイドおよび／または導電性カーボンナノチューブ（ＣＮＴ）、導電性ナノワイヤーであってもよい。従来の物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）などの堆積プロセス、電気めっき（ＥＣＰ）や電着（ＥＣＤ）などの電気化学的方法、および直接めっきがこのビアを充填するのに用いられ、必要であればもしくは任意に、シード層がまず堆積されてもよい。もしコンタクトプラグが電気化学的めっきのスタートポイントとして用いられるならば、まずシード層を堆積する必要はない。
【００１８】
本発明の方法は、三次元積層された半導体素子を作成するのに用いられる。この素子はまた三次元の相互接続（ＩＣ）積層、ウェハ同士の接着およびウェハ積層とも称される。この素子は、少なくとも導電性材料が充填されたスルーウェハビアを有する第１のウェハと第２のウェハから構成されることで特徴付けられる。このスルーウェハビアは、第１のウェハのウェハ基板内に完全に位置するという点で特徴付けられる。両方のウェハは能動集積回路素子（ＦＥＯＬおよびＢＥＯＬ相互接続構造）から成る。この第１および第２のウェハは、第１のウェハ内に位置するスルーウェハビアによってお互いに接触しており、好適には、スルーウェハビアから成る第１のウェハの裏面が第２のウェハの正面に接続される（接着とも称される）。より具体的には、スルーウェハビアは第２のウェハ内に位置する相互接続構造に接続される。
【００１９】
ウェハ（ダイ）の三次元積層を含む出願は、例えば、個々のロジックやメモリを有する製品の積層や、低パワーのユニットと、欠陥に耐性のあるメモリユニットとＳＯＣ（チップ上のシステム）タイプの製品との積層を含む。
【００２０】
全ての図面は、態様および実施の形態の一部を説明することを目的としている。明瞭さの観点から、装置は簡略化されて描写されている。全ての代替例およびオプションが示されているわけではないため、好適な実施の形態は与えられた図面の内容に限定されるものではない。異なる図面において同じ部分を参照するのに、同じ参照番号が用いられる。
【発明を実施するための最良の形態】
【００２１】
以下の記載および実施例は本発明の好適な実施例を詳細に説明する。当業者は、本発明の範囲に包含される、本発明の数々の変形や改良が存在することを認めるであろう。従って、好適な実施の形態の記載は本発明の範囲を限定するものとはみなされない。
【００２２】
本明細書において“犠牲”の語は、装置を作成するプロセスにおいて、最終的な装置には少なくとも全体的には残らない一時的に堆積される材料や層を、もしくは少なくとも部分的には除去されることになっている材料や層を表す語として、広義に制限なく用いられている。
【００２３】
本明細書において“スペーサ”の語は、ビアの開口を狭めるために、部分的に犠牲材料が充填されているビアの側壁の覆われていない部分に堆積する材料や層を表す語として、広義に制限なく用いられている。スペーサを形成するステップは２つのサブステップを含むことができる：好ましくはコンフォーマル堆積プロセスによって、開口を塞ぐか実質的に狭めるかするスペーサ材料の層を堆積するステップと、その後スペーサ材料の層をエッチバックし、それによってスペーサが形成されるステップである。エッチバックステップは適切ないかなるエッチングプロセスによって行われてもよく、好ましくは異方性ドライエッチングプロセスによって行われる（反応性イオンエッチング、ＲＩＥとも称される）。
【００２４】
“ウェハ積層”の語は、少なくとも２つのウェハを互いに積層する垂直積層を含み、第１のウェハ内に位置し第２のウェハの相互接続構造に接続するスルーシリコンもしくはスルーウェハのビア（相互接続）を用いる。スルーシリコンもしくはスルーウェハのビアは導電性材料を充填されている。好ましくは、ウェハは同じサイズおよび同じ形のウェハであるが、これに限定されるものではない。
【００２５】
“垂直に”積層されたウェハ、もしくはウェハの垂直積層とは少なくとも２つのウェハの積層を意味し、第１のウェハの裏面は第２のウェハの正面に、第１のウェハ内に位置する少なくとも１つのスルーシリコン（スルーウェハ）のビアによって接続されており、両ウェハの相互接続構造を接続している。これは数回繰り返すことができる。
【００２６】
深いビアエアギャップの形成方法
深いビアエアギャップの一般的な形成方法が以下に説明される。この方法は図４Ａから４Ｈに概略的に示される。図中に描写される例において、基板１はＳｉウェハである。基板１は好ましくは、ＦＥＯＬ処理などの半導体処理が行われる前のベアシリコンウェハである。基板１を保護する場合には、“基板保護層”２が堆積されてもよい。続いて、この保護層２および基板はパターニングされる。深いビアエアギャップを作成するためには、まずビアがパターニングされる必要がある。このパターニングを行うには、感光層が堆積される必要があり、ビアパターンがこの感光層にフォトリソグラフィを用いて転写される。任意かつ好適には、まずハードマスク層が基板上に堆積される。このハードマスク層は、ドライエッチング処理を用いてフォトリソグラフィーパターンを転写するために用いられる。処理のこの段階では制限サーマルバジェットは存在せず、広範囲にわたるハードマスク層が適している。そこでハードマスクパターンはドライエッチング処理を用いて基板に転写される。
【００２７】
この深いビアエアギャップの直径は好適には１μｍから１０μｍで、より好適には２μｍから６μｍである。この深いビアエアギャップの深さ（基板内の）は１０μｍから１００μｍで、より好適には２０μｍから５０μｍである。
【００２８】
図４Ａから図４Ｈに示される例において、ビアの異方性パターニングはドライエッチングによって行われる（例えば、反応性イオンプラズマを基礎としたエッチング）。図４Ｂおよび４Ｃに示されるように、まず分離層がビア内に形成されてもよい。この層は、後で犠牲材料４を基板１に関して選択的に除去することが難しい場合に用いられる。図中に描写される例において、ビア内においてまず分離ライナーが、側壁を酸化環境に露出することによって側壁上に熱的に成長され、より具体的には、分離層としての２０ｎｍの酸化物層が熱的もしくはウエット酸化プロセスによってＳｉビア表面に成長させられる（図４Ｂに描写されている）。
【００２９】
任意には、そして深いビアエアギャップのさらなる適用に応じて、分離層もしくはバリア層としての機能を果たす少なくとも１つの追加（共形）層２２が、例えば窒化ケイ素層上の窒化ケイ素層と二酸化ケイ素層の組み合わせや、バリア層上の銅バリア層と二酸化ケイ素層の組み合わせなどのビアの側壁上に堆積されてもよい。好ましくはこの分離ライナーは、オルトケイ酸テトラエチル（ＴＥＯＳ−ｏｘｉｄｅ）などの二酸化ケイ素、もしくはＳｉ３Ｎ４などの窒化ケイ素でできている。図４Ｃに示される追加層２２の厚さは可変でよい（３００ｎｍ程度以下）。追加層２２の材料に応じて、この層は分離層として機能することができ、もしくは深いビアエアギャップがスルーウェハビアを作成するために用いられる場合は、導電性材料の基板への移動を防ぐバリア層として機能する予備のライナーが（任意に）堆積されることができる。追加層が分離層として機能する場合、堆積された材料はＴＥＯＳ−ｏｘｉｄｅやＳｉ３Ｎ４などの酸化物であるが、その他のいかなる適する誘電性材料も代替的に用いられる。
【００３０】
続いて、ビアを充填するために犠牲材料４が堆積される（図４Ｄを参照のこと）。いかなる適切な犠牲材料が用いられてもよい。一般的にはポリシリコンが好まれるが、他の材料、例えば、アモルファスシリコン、酸化物（ウェットエッチングにより除去される）、十分なサーマルバジェットを有する適切な有機材料などが代替的に用いられる。化学機械研磨（ＣＭＰ）もしくは代替的にエッチバックプロセス（ウェットもしくはドライ）が、この材料を堆積されたライナー２２に関して平坦化させるために用いられてもよい。化学機械研磨（ＣＭＰ）が平坦化の方法として用いられる場合、堆積されたライナー２２は停止層として機能してもよい。
【００３１】
ビア内の犠牲材料４が、保護層２の上面より下の面が得られるまで除去され（例えばエッチバックによって）、部分的に充填されたビアが作成される（図４Ｅ参照）。
【００３２】
図４Ｆにおいて、スペーサ５がビアの開口を狭めるために形成される。スペーサは堆積プロセス（例えば、コンフォーマル堆積プロセス）によって形成され、続いてエッチバックプロセス（例えば、異方性エッチバックプロセス）が行われる。図中に描写される例においては、酸化物スペーサが形成され、より具体的には、ＴＥＯＳ−ｏｘｉｄｅスペーサが形成される。ドライエッチングのエンドポイントのトリガーを簡単にするために、まず１０ｎｍの窒化ライナーが堆積されてもよい。窒化層はエンドポイントの発見を容易にする。図中に描写される例において、スペーサ形成後のスペーサ間の距離は狭ければ狭いほどよい。
【００３３】
スペーサエッチングの後、犠牲材料はスペーサ間に形成された開口から除去される（図４Ｇを参照）。図中に描写される例において、犠牲材料はポリシリコンであり、好ましくは、例えばＳＦ６ベースの等方性ドライエッチプラズマによって除去される。その他の反応性気体が用いられてもよい。同じく、ダウンストリームエッチングなどの技術も適切に用いられる。犠牲材料はスペーサ間の開口から出られる気体に気化する。酸化物が保護層として用いられる場合、エッチングは酸化物に関して選択的である。
【００３４】
最後に、スペーサ間の開口が堆積プロセスによって密封される。図中に描写される例において、コンフォーマル酸化物堆積プロセスが、密封層６（例えば、化学気相堆積によって形成されるＴＥＯＳ層）を形成するのに用いられる。図４Ｈは、開口を密封した後に形成される、深いビアエアギャップ７を示しており、わずかな量のシーリング材がビア内に堆積される（図示されない）。堆積された密封層６は、更に平坦化され（例えば化学機械平坦化によって）、保護層２で止まってもよい。したがって、完全に基板内に位置する深いビアエアギャップが作成される。エアギャップの密封には通常上記の手順が好ましいが、その他の堆積プロセスも利用可能である。同じく、非コンフォーマル堆積プロセスも代替的に用いられてもよい。
【００３５】
その他の代替的方法において、犠牲材料４の堆積は、部分的に充填されたビアが作成され、それ以上のエッチバックは行われないというものである。
【００３６】
図７は、等方性エッチングによって犠牲材料（ポリシリコン）を除去した後のエアギャップ１８の形成およびエアギャップを閉じる共形層６の堆積（例えば、化学気相堆積によるＴＥＯＳ−ｏｘｉｄｅの堆積）を説明する、走査型電子顕微鏡の写真である。
【００３７】
深いビアエアギャップに導電性材料を充填し、三次元ウェハ相互接続のためのスルーウェハビア相互接続を作成する方法
深いビアエアギャップを形成するための好適な実施形態の方法は、三次元ウェハ相互接続構造を作成するための深いビアもしくはスルーウェハビアの形成にうまく適用することができる。この深いビアは約１０μｍから約１００μｍ（最も好適には２０μｍから５０μｍ）の典型的なビア深さと、約１μｍから１０μｍ（最も好適には２μｍから６μｍ）の直径とを有する。
【００３８】
エアギャップビアから出発する深いビアもしくはスルーウェハビアを作成するために必要とされる追加処理ステップは、図５Ａから図５Ｈに示されている。前述のようにエアギャップビアを作成した後に、エアギャッププラグ８内にコンタクトホールが作成される。これらのコンタクトホールは、後に作成されるＢＥＯＬ構造の（銅）相互接続ラインとの電気接続を確立するために必要とされる。好適にはこれらのコンタクトホールは約１００ｎｍから２００ｎｍの、最も好適には約１５０ｎｍの直径を有する。しかし、深いビアがより大きいサイズであるため、より大きい接触が考えられる。好適にはこれらのコンタクトホールは従来のＦＥＯＬ処理の間に作成される。より好適には、これらのコンタクトホールはＦＥＯＬの能動領域（ソース、ドレイン、ゲートから構成される）内のＷプラグの形成と同時に作成される。まず、層がエアギャップビアと能動領域から構成される基板上に堆積される。この堆積層１０は好適には約５０ｎｍの厚さを有し、好適にはＳｉＯＮ、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＣＮでできているが、これに限らない。堆積層１０の上にはプレメタル絶縁（ＰＭＤ）層１３が堆積される。ドライエッチング処理によってコンタクトホール１１を作成するパターンがＰＭＤ層１３に転写される。このパターンは、この堆積層１０に関して選択的なエッチングプロセスによってＰＭＤ層１３にエッチングされ、この堆積層１０を図５Ｃおよび図５Ｄに示されるように停止層として用いる。続いて、作成されたコンタクトホール１１の底辺の堆積層１０が除去され、エアギャッププラグ８内のコンタクトホール１１は図５Ｅに示されるようにわずかに延びる。これらのコンタクトホール内で、ＴｉＮなどのバリア層がまず堆積され、続いてこれらのコンタクトホールに導電性材料が充填され、コンタクトプラグ１２が作成される。好ましくは、これらコンタクトプラグはタングステン（Ｗ）によって作成される。続いて、ＩＭＤ層１５が堆積され、このＩＭＤ層内に導電性構造１４が作成され、プラグ１２とＢＥＯＬのＢＥＯＬ相互接続構造との間に接続を確立する。導電性構造のパターンを転写することが必要とされる追加層が、まず堆積される必要がある。ＢＥＯＬの相互接続ラインへの接続が確立されるようにコンタクトプラグ１２上に堆積された、コンタクトプラグ１２と導電性構造１４（好ましくは銅でできている）で構成される最後の深いビアエアギャップが、図５Ｈに示されている。
【００３９】
導電性材料が充填されたスルーウェハもしくは深いビアを作成するための異なる処理ステップが図６Ａから図６Ｅに示されている。まず、深いビアエアギャップが開口されるようにウェハの裏面が薄くされる（図６Ａに示されている）。このウェハの薄層化は好ましくは化学機械研磨、研磨、および／またはシリコンウェットエッチングプロセスによって行われる。扱いを簡単にするために、好適にはまずウェハ（正面）がキャリアウェハ上に堆積される。続いて、コンタクトプラグ１２（例えば、Ｗプラグ）が深いビアエアギャップの底辺から自由になるようにエアギャッププラグ８の一部が除去される。バリア層がまだ堆積されていなければ、導電性材料の基板への移動を防ぐために、バリア層１６は深いビア７の側壁上に形成される必要がある。そして導電性材料は深いビア内に堆積され、この導電性材料としては好適には、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）であり、代替的には導電性ポリマー、金属シリサイドおよび／または導電性カーボン（ＣＮＴ）もしくは導電性ナノワイヤーが考えられる。堆積プロセスとしては、従来の物理的気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、無電解めっき、電気めっき、および（直接）めっきが、このビアを充填するために用いられ、必要であればまたは任意に、シード層または触媒（核または層）が、堆積技術によってまず堆積される。このシード層はビアに充填される導電性材料によって異なる。もしビアに導電性材料を充填するのに直接めっきが用いられるならば、高抵抗バリア層（Ｔｉ／ＴｉＮ、ＷＣＮ、ＷＮなど）上に直接薄いシード層を、触媒（Ｐｄ、Ｐｔ、Ｗ、Ｒｕなど）を用いないか用いるかして堆積することが要求される。直接めっきは、第１ステップでシード層を堆積するのにも用いられ（大変低い濃度の銅を含むアルカリ性浴を用いることで）、続いて、従来の酸めっき浴を含む第２の電気めっきステップでビアに導電性材料（銅）を充填するのに用いられる。無電解の電気めっき堆積の使用は、それが電気接続を必要としない点で有利である。無電解堆積はさらに、金属上へのガルバニック置換反応によって堆積される触媒核の使用を必要とする、選択性が高い堆積技術で特徴付けられる。バリア層（例えば、Ｔａ／ＴａＮ、Ｔｉ／Ｔｉｎ、Ｗベースのバリアなど）上への銅堆積の場合、Ｐｄが触媒として用いられてもよい。無電解堆積では、Ｐｄ核を触媒として用いるＮｉやＣｏなどのその他の導電性材料を堆積することも可能である。
【００４０】
ビアに導電性材料を充填した後、バリア層、シード層および／または導電性材料のかぶりを除去するために、平坦化プロセス（例えば、化学機械平坦化）を行う必要がある。ウェハ同士の（相互接続）積層にすぐに用いることができる、最後のスルーウェハもしくは深いビアが図６Ｅに示されている。図３は、三次元の相互接続構造（ここでは、２つのウェハの垂直積層が示されている）内の導電性材料が充填された深いビアを説明している。この図において、ビアホールは基板のみに位置し、ＦＥＯＬ／ＢＥＯＬ領域にはないことが明らかである。ＦＥＯＬ内のＷコンタクトプラグ１２および能動素子（ソース、ゲート、ドレインから構成される）もまた示される。
【００４１】
ここで引用されている全ての参考文献は、参照することによって全体として本明細書に組み込まれ、本明細書の一部を構成する。参照することにより本明細書の一部を構成するところの出版物および特許もしくは特許出願が本明細書の記載に矛盾する場合、本明細書が優先され、および／またはこれら矛盾する材料に勝るものである。
【００４２】
“から構成される（comprising）”の語は、ここでは、“含む”、“包含する”、“によって特徴付けられる”の同義語として用いられ、この語は、包括的な、あるいは、制限のないものであって、追加や記載されていない要素や方法を排除するものではない。
【００４３】
本明細書中、およびに請求の範囲において用いられる、材料や反応条件などの量を表す数字は、全ての場合において、“約”の語によって変更されるものと理解されるべきである。したがって、別に示されていない限り、明細書中および添付の請求の範囲において規定される数値パラメータは、本発明によって得ようとする所望の特性によって変化する近似値である。少なくとも、特許請求の範囲への同等の原則の適用を制限する試みとしてではなく、各数値パラメータは、有効数字の、通常の四捨五入の観点から解釈されるべきである。
【００４４】
上述の記載は、本発明のいくつかの方法と材料を開示する。本発明は、作成方法および装置の変更と同じく、方法および材料の改善の余地がある。これらの改善は、ここに開示される本発明の開示やプラクティスから当業者にとって明らかなものであろう。したがって、本発明はここに開示される特定の実施形態に制限されるものではなく、添付の請求の範囲において具現化される発明の範囲と精神の範囲内で、全ての改善および変形例を網羅するものである。
【図面の簡単な説明】
【００４５】
【図１】（従来技術）二次元と三次元の集積スキームを比較して説明する図であり、二次元構造において必要とされる大量の長い相互接続が、パフォーマンスを大いに高める短い垂直相互接続と置換できることを、明瞭に示している。
【図２】（従来技術）ＢＥＯＬ処理の後に作成されるスルーウェハビアを用いる三次元の集積スキームを説明する図である。
【図３】ＦＥＯＬ処理の前に作成され、エアギャッププラグ内にＷプラグを有しＢＥＯＬ処理の完了後に導電性材料を充填されるスルーウェハビアを用いる、本発明による三次元の集積スキームを説明する図である。
【図４Ａ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第１の処理ステップを説明する図である。
【図４Ｂ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第２の処理ステップを説明する図である。
【図４Ｃ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第３の処理ステップを説明する図である。
【図４Ｄ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第４の処理ステップを説明する図である。
【図４Ｅ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第５の処理ステップを説明する図である。
【図４Ｆ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第６の処理ステップを説明する図である。
【図４Ｇ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第７の処理ステップを説明する図である。
【図４Ｈ】好適な実施の形態の方法を用いて深いビアエアギャップを形成するための第８の処理ステップを説明する図である。
【図５Ａ】好適な実施の形態の方法を用いて、深いビアエアギャップが導電性材料を充填されたスルーウェハビアもしくは深いビアを形成するために用いられる場合に、エアギャッププラグ内にコンタクトプラグを作成するための別の第１の処理ステップを説明する図である。
【図５Ｂ】図５Ａに続く第２の処理ステップを説明する図である。
【図５Ｃ】図５Ｂに続く第３の処理ステップを説明する図である。
【図５Ｄ】図５Ｃに続く第４の処理ステップを説明する図である。
【図５Ｅ】図５Ｄに続く第５の処理ステップを説明する図である。
【図５Ｆ】図５Ｅに続く第６の処理ステップを説明する図である。
【図５Ｇ】図５Ｆに続く第７の処理ステップを説明する図である。
【図５Ｈ】図５Ｇに続く第８の処理ステップを説明する図である。
【図６Ａ】導電性材料を充填されたスルーウェハビアもしくは深いビアを形成するための第１の処理ステップを説明する図である。
【図６Ｂ】図６Ａに続く第２の処理ステップを説明する図である。
【図６Ｃ】図６Ｂに続く第３の処理ステップを説明する図である。
【図６Ｄ】図６Ｃに続く第４の処理ステップを説明する図である。
【図６Ｅ】図６Ｄに続く第５の処理ステップを説明する図である。
【図７】等方性エッチングによって犠牲的材料（ポリシリコン）を除去した後の深いエアギャップ１８の形成およびエアギャップを閉じる共形層６の堆積（例えば、化学気相堆積によるＴＥＯＳ−ｏｘｉｄｅ堆積）を説明する、走査型電子顕微鏡の写真である。
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図１】
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【図２】
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【図３】
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【図７】
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【外国語明細書】
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