(57)【要約】【課題】  データ信号の書き込み不足を解消する。【解決手段】  発光装置は、データ信号Ｄ１〜Ｄ８９を供給するデータ線Ｌ１〜Ｌ８９と、複数の単位回路を含む画素ブロックＢ１〜Ｂ４０と、シフトレジスタ５０とを備える。各単位回路に設けられたノア回路は、シフトレジスタ５０からのシフト信号ＳＲ１〜ＳＲ４１に基づいてデータ信号Ｄ１〜Ｄ８９の書込期間を指示するサンプリング信号を生成する。クロック信号ＣＬＫは、シフト信号ＳＲ１、ＳＲ２、…ＳＲ４１のアクティブ期間が次第に長くなるように変調されている。このため、端子Ｓ１〜Ｓ８９から離れた箇所に一するサンプリング信号のアクティブ期間が長くなる。【選択図】      図１
2006095703.tif 000002
【特許請求の範囲】
【請求項１】
各々が発光素子を備え、一方向に配列された複数の画素回路と、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記データ信号の書き込みを指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、
前記駆動手段は、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置。
【請求項２】
各々が発光素子を備え、一方向に配列された複数の画素回路と、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、
前記駆動手段は、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置。
【請求項３】
前記駆動手段は、
各々がクロック信号に従って開始パルスをシフトする複数の転送単位回路を備えたシフトレジスタと、
前記シフトレジスタの出力信号に基づいて前記選択信号を生成する選択信号生成手段と、
前記クロック信号を発生するクロック信号発生手段と、
前記選択信号のアクティブ期間に応じて前記クロック信号のハイレベル期間及びローレベル期間を制御する制御手段と、
を備えたことを特徴とする請求項１又は２に記載の発光装置。
【請求項４】
前記転送単位回路は、前記クロック信号に基づいて、前段の出力信号をラッチするか、前段の出力信号をそのまま出力するかを切り替えて動作することを特徴とする請求項３に記載の発光装置。
【請求項５】
前記クロック信号は、正転クロック信号と前記正転クロック信号を反転した反転クロック信号からなり、
前記転送単位回路は、
入力端子に前段の出力信号が供給される第１クロックドインバータと、
出力端子が前記第１クロックドインバータの出力端子に接続される第２クロックドインバータと、
入力端子が前記第１クロックドインバータの出力端子に接続され、出力端子が第２クロックドインバータの入力端子及び次段の転送単位回路に接続されるインバータとを備え、
隣接する転送単位回路の一方の転送単位回路に属する第１クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第２クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、一方の転送単位回路に属する第２クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第１クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作する、
ことを特徴とする請求項４に記載の発光装置。
【請求項６】
前記クロック信号は、第１クロック信号と第２クロック信号で構成され、前記第１クロック信号と前記第２クロック信号は、一方が非アクティブとなる一部の期間で他方がアクティブとなり、一方がアクティブとなる全部の期間で他方が非アクティブとなり、
前記第１クロック信号は奇数段の転送単位回路に供給され、
前記第２クロック信号は偶数段の転送単位回路に供給され、
前記転送単位回路は、
前記第１クロック信号又は前記第２クロック信号のうち一方が供給され、オン・オフが制御され、オン状態において供給された信号を前記選択信号として出力するスイッチ手段と、
前記スイッチ手段のオン・オフを制御する論理レベルを記憶するメモリ手段と、
前段の選択信号がアクティブになると前記スイッチ手段をオン状態とする論理レベルを前記メモリ手段に書き込み、次段の選択信号がアクティブになると前記スイッチ手段をオフ状態とする論理レベルを前記メモリ手段に書き込むメモリ制御手段と、
を備える請求項３に記載の発光装置。
【請求項７】
光線の照射によって画像が形成される感光体と、
前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、
請求項１乃至６のうちいずれか１項に記載の発光装置を前記ヘッド部に用いたことを特徴とする画像形成装置。
【請求項８】
各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置の駆動方法であって、
隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して長くなるように設定し、
他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置の駆動方法。
【請求項９】
各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置の駆動方法であって、
前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、
前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指定し、
隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して長くなるように設定し、
他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して等しいか又は長くなるように設定する、
ことを特徴とする発光装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード素子のように電流の量に応じた大きさの光を発光する発光素子を用いた発光装置、その駆動方法及び画像形成装置に関する。
【背景技術】
【０００２】
近年、液晶素子に代わる次世代の発光デバイスとして、有機エレクトロルミネッセンス素子や発光ポリマー素子などと呼ばれる有機発光ダイオード（Organic  Light  Emitting  Diode、以下適宜「ＯＬＥＤ素子」と略称する）素子が注目されている。このＯＬＥＤ素子を１ラインに多数設けたラインヘッドを露光手段として用いる画像形成装置が開発されている。このようなラインヘッドでは、ＯＬＥＤ素子の他、これを駆動するためのトランジスタを含む画素回路が複数配置される。例えば、特許文献１には１ラインのＯＬＥＤ素子からなるラインヘッドが開示されている。
ここで、複数の画素回路は一方向に配列され、選択信号が供給されると共に信号線を介してデータ信号が供給される。そして、選択信号がアクティブになると、データ信号が画素回路に取り込まれる。
【特許文献１】特開平１１−２７４５６９号公報（図２、段落番号００４１〜００４３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、画素回路の数が増加すると、データ信号の信号線が長くなる。信号線には分布抵抗と浮遊容量が付随する。換言すれば、信号線の等価回路は梯子型のローパスフィルタとなる。信号線の長さが長くなる程、時定数は大きくなるので、データ信号の供給端子側に位置する画素回路に供給されるデータ信号と、供給端子とは反対側に位置する画素回路に供給されるデータ信号とでは、信号波形のなまり方に大差がある。即ち、供給端子の反対側に位置する画素回路に供給されるデータ信号は、信号波形のなまりが顕著である。
しかしながら、従来のラインヘッドでは、各画素回路の選択期間が等しく設定されていたので、供給端子の反対側に位置する画素回路では、データ信号を正確に取り込むことができないといった問題があった。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、画素回路へデータ信号を正確に取り込むことが可能な発光装置、その駆動方法、及びそのような発光装置を用いた画像形成装置を提供することにある。
【課題を解決するための手段】
【０００４】
上述した課題を解決するため、本発明に係る発光装置は、各々が発光素子を備え、一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記データ信号の書き込みを指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、前記駆動手段は、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、前記データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。
【０００５】
この発明によれば、データ信号がデータ線の一端から供給されるので、その信号波形は一端からの距離に応じてなまる。このため、データ線の他端側に接続される画素回路へデータ信号を確実に書き込むためには、その書込期間を一端側に接続される画素回路の書込期間に比較して長くする必要がある。駆動手段は、隣接する画素回路のうち少なくとも一つについて、データ線の一端から遠い側の画素回路に供給する選択信号のアクティブ期間が、データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定するから、データ信号を画素回路に確実に書き込むことが可能となる。なお、発光素子には有機発光ダイオード、無機発光ダイオード等の発光ダイオードが含まれる。
【０００６】
本発明に係る他の発光装置は、各々が発光素子を備え、一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指示する複数の選択信号を生成して前記複数の画素回路に供給する駆動手段を備え、前記駆動手段は、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、前記データ線の一端に近い側のブロックに対応する選択信号のアクティブ期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。
【０００７】
この発明によれば、ブロック単位でデータ信号の書き込みを実行することができる。更に、データ線の一端から遠い側のブロックに対応する選択信号のアクティブ期間が、近い側のブロックに対応する選択信号のアクティブ期間と比較して長くなるように設定するので、データ信号を確実に書き込むことが可能となる。
【０００８】
ここで、前記駆動手段は、各々がクロック信号に従って開始パルスをシフトする複数の転送単位回路を備えたシフトレジスタと、前記シフトレジスタの出力信号に基づいて前記選択信号を生成する選択信号生成手段と、前記クロック信号を発生するクロック信号発生手段と、前記選択信号のアクティブ期間に応じて前記クロック信号のハイレベル期間及びローレベル期間を制御する制御手段と、を備えることが好ましい。
【０００９】
また、転送単位回路の態様としては、前記クロック信号に基づいて、前段の出力信号をラッチするか、前段の出力信号をそのまま出力するかを切り替えて動作することが好ましい。より具体的には、前記クロック信号は、正転クロック信号と前記正転クロック信号を反転した反転クロック信号からなり、前記転送単位回路は、入力端子に前段の出力信号が供給される第１クロックドインバータと、出力端子が前記第１クロックドインバータの出力端子に接続される第２クロックドインバータと、入力端子が前記第１クロックドインバータの出力端子に接続され、出力端子が第２クロックドインバータの入力端子及び次段の転送単位回路に接続されるインバータとを備え、隣接する転送単位回路の一方の転送単位回路に属する第１クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第２クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、一方の転送単位回路に属する第２クロックドインバータは、前記反転クロック信号がアクティブになるとインバータとして動作し、他方の転送単位回路に属する第１クロックドインバータは、前記正転クロック信号がアクティブになるとインバータとして動作する、ことが好ましい。この場合には、シフトレジスタをラッチ型で構成することができる。
【００１０】
また、シフトレジスタは、前記クロック信号は、第１クロック信号と第２クロック信号で構成され、前記第１クロック信号と前記第２クロック信号は、一方が非アクティブとなる一部の期間で他方がアクティブとなり、一方がアクティブとなる全部の期間で他方が非アクティブとなり、前記第１クロック信号は奇数段の転送単位回路に供給され、前記第２クロック信号は偶数段の転送単位回路に供給され、前記転送単位回路は、前記第１クロック信号又は前記第２クロック信号のうち一方が供給され、オン・オフが制御され、オン状態において供給された信号を前記選択信号として出力するスイッチ手段と、前記スイッチ手段のオン・オフを制御する論理レベルを記憶するメモリ手段と、前段の選択信号がアクティブになると前記スイッチ手段をオン状態とする論理レベルを前記メモリ手段に書き込み、次段の選択信号がアクティブになると前記スイッチ手段をオフ状態とする論理レベルを前記メモリ手段に書き込むメモリ制御手段と、を備えることが好ましい。この場合には、シフトレジスタをメモリ型で構成することができる。
【００１１】
本発明に係る画像形成装置は、光線の照射によって画像が形成される感光体と、前記感光体に光線を照射して前記画像を形成するヘッド部とを備え、上述した発光装置を前記ヘッド部に用いたことを特徴とする。この発明によれば、データ信号の書き込み不足を解消して、印刷品質を大幅に向上させることができる。このような画像形成装置としては、プリンタ、コピー機、及び複合機が含まれ得る。
【００１２】
次に、本発明に係る発光装置の駆動方法は、各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置を駆動する方法であって、隣接する画素回路のうち少なくとも一つについて、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して長くなるように設定し、他の隣接する画素回路については、前記データ線の一端から遠い側の画素回路に前記データ信号を書き込む期間を、前記データ線の一端に近い側の画素回路に前記データ信号を書き込む期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。この発明によれば、データ信号の供給端からの距離に応じて書込期間を設定するので、データ信号を画素回路に確実に書き込むことが可能となる。
【００１３】
次に、本発明に係る発光装置の他の駆動方法は、各々が発光素子を備え一方向に配列された複数の画素回路と、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線とを備えた発光装置を駆動する方法であって、前記複数の画素回路の各々と接続され、その一端からデータ信号が供給されるデータ線と、前記複数の画素回路を複数のブロックに分割し、前記データ信号の書き込みをブロック単位で指定し、隣接するブロックのうち少なくとも一つについて、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して長くなるように設定し、他の隣接するブロックについては、前記データ線の一端から遠い側のブロックに属する画素回路に前記データ信号の書き込む期間を、前記データ線の一端に近い側のブロックに属する画素回路に前記データ信号の書き込む期間と比較して等しいか又は長くなるように設定する、ことを特徴とする。この発明によれば、データ信号の供給端からの距離に応じてブロック単位で書込期間を設定するので、データ信号を画素回路に確実に書き込むことが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る発光装置の構成を示すブロック図である。この発光装置は、画像形成装置としてのプリンタのヘッド部１０とその周辺回路から構成される。発光装置は、ヘッド部１０の周辺回路として、制御回路２０、画像処理回路３０、及び電源回路４０を備える。制御回路２０は、開始パルス信号ＳＰ、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢを生成する。開始パルス信号ＳＰは主走査期間の開始でアクティブとなる信号である。クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢは、主走査の基準となる時間を与える。また、反転クロック信号ＣＬＫＢはクロック信号ＣＬＫを反転した信号である。画像処理回路３０は、パラレル形式のデータ信号Ｄ１〜Ｄ８９を出力する。この例のデータ信号Ｄ１〜Ｄ８９はＯＬＥＤ素子の点灯・消灯を指示する２値の信号である。電源回路４０は、論理回路用の第１高電位側電源信号ＶＨＨ及び第１低電位側電源信号ＶＬＬの他に第２高電位側電源信号ＶDDEL及び第２低電位側電源信号ＶSSELを生成する。
【００１５】
ヘッド部１０はライン型の光ヘッドであり、領域Ａ１〜Ａ３を備える。領域Ａ１には、画素ブロックＢ１〜Ｂ４０、論理用電源線Ｌａ１及びＬｂ１並びに駆動用電源線Ｌａ２及びＬｂ２が形成される。領域Ａ２には、８９本のデータ線Ｌ１〜Ｌ８９とこれらに交差する信号線Ｌｓ１〜Ｌｓ４０が形成される。データ線Ｌ１〜Ｌ８９には、端子Ｓ１〜Ｓ８９を介してデータ信号Ｄ１〜Ｄ８９が供給される。領域Ａ３にはシフトレジスタ５０が形成される。画素ブロックＢ１〜Ｂ４０はＸ方向に配列されている。また、データ線Ｌ１〜Ｌ８９、、論理用電源線Ｌａ１及びＬｂ１、並びに駆動用電源線Ｌａ２及びＬｂ２は、Ｘ方向と平行に配設されている。
シフトレジスタ５０は、複数の単位シフト回路（図示せず）を縦続接続して構成され、開始パルス信号ＳＰをクロック信号ＣＬＫに従って順次シフトして、シフト信号ＳＲ１、ＳＲ２、…ＳＲ４１を生成する。図３に示すように各シフト信号ＳＲ１〜ＳＲ４１は、クロック信号ＣＬＫの一周期の期間だけアクティブとなる信号である。また、隣接するシフト信号のアクティブ期間はクロック信号ＣＬＫの１／２周期だけ重複する。
【００１６】
シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。画素ブロックＢ１〜Ｂ３９の各々は８９個の単位回路Ｐ１〜Ｐ８９を含み、画素ブロックＢ４０は７３個の単位回路Ｐ１〜Ｐ７３を含む。なお、単位回路Ｐ１〜Ｐ８９は同一の構成である。以下の説明において、個々の画素回路を問題としない場合には、それらを単に画素回路Ｐと総称する。
【００１７】
論理用電源線Ｌａ１の供給端子Ｔａ１には第１高電位側電源信号ＶＨＨが供給される一方、論理用電源線Ｌｂ１の供給端子Ｔｂ１には第１低電位側電源信号ＶＬＬが供給される。駆動用電源線Ｌａ２の供給端子Ｔａ２には第２高電位側電源信号ＶDDELが供給される一方、電源線Ｌｂ２の供給端子Ｔｂ２には第２低電位側電源信号ＶSSELが供給される。各画素回路Ｐは論理用電源線Ｌａ２及びＬｂ２、並びに駆動用電源線Ｌａ２及びＬｂ２に接続されており、それらを介して各種の電源信号が供給される。供給端子Ｔａ２及びＴｂ２に最も近い画素ブロックはＢ１であり、最も遠い画素ブロックはＢ４０である。
【００１８】
図２に、制御回路２０に含まれるクロック制御回路２１のブロック図を示す。クロック制御回２１は、マスタクロック発生回路２１１、カウンタ２１２、メモリ２１３、アドレスカウンタ２１４、及びＤフリップフロップ２１５を備える。マスタクロック発生回路２１１は一定周期のマスタクロック信号ＭＣＬＫを生成する。カウンタ２１２は、マスタクロック信号ＭＣＬＫをカウントして、カウント値がロードしたデータ値に達するとリップルキャリイ信号Ｃを生成する。アドレスカウンタ２１４はリップルキャリイ信号Ｃをカウントしてカウント値に応じたアドレス信号ＡＤＲをメモリ２１３に出力する。メモリ２１３の各記憶領域には、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢのローレベル期間及びハイレベル期間を指定するデータ値が格納されている。アドレス信号ＡＤＲはメモリ２１３の記憶領域を指定する。メモリ２１３はアドレス信号ＡＤＲの指示する記憶領域からデータ値を読み出して、カウンタ２１２にロードする。
【００１９】
ここで、メモリ２１３の各記憶領域に「２」、「３」、「４」、…「４２」といったデータ値が各々記憶されているものとする。この場合、カウンタ２１２は、マスタクロック信号ＭＣＬＫのカウント値が「２」、「３」、「４」、…「４２」になると、リップルキャリイ信号Ｃを各々出力する。Ｄフリップフロップ２１５は、データ入力端子と反転出力端子が接続されているので、トグルで動作する。即ち、リップルキャリイ信号Ｃの立ち上がり波形に同期して、正転出力端子及び反転出力端子から出力される出力信号の論理レベルを反転させる。この例のＤフリップフロップ２１５は、正転出力信号をクロック信号ＣＬＫとして出力し、反転出力信号を反転クロック信号ＣＬＫＢとして出力する。
この結果、マスタクロック信号ＭＣＬＫ、クロック信号ＣＬＫ、及び反転クロック信号ＣＬＫＢの関係は図３に示すものとなり、主走査期間中のローレベル期間及びハイレベル期間が次第に長くなる。
【００２０】
図４にシフトレジスタ５０とその周辺回路の構成を示す。この図に示すようにシフトレジスタ５０は、転送単位回路Ｕ１〜Ｕ４１を備える。各転送単位回路Ｕ１〜Ｕ４１は、インバータＩＮＶを介して、開始パルスＳＰを順次シフトして得たシフト信号ＳＲ１〜ＳＲ４１を出力する。ｊ（ｊは１≦ｊ≦４０を満たす自然数）番目のシフト信号ＳＲｊとｊ＋１番目のシフト信号ＳＲｊ＋１は、クロック信号ＣＬＫの１／２周期だけアクティブ（ローレベル）となる期間が重複する。ノア回路６０は転送単位回路Ｕ２〜Ｕ４１に各々対応して設けられており、各転送単位回路Ｕ２〜Ｕ４１の入力信号と出力信号とを反転して論理積を演算してサンプリング信号（選択信号）ＳＡＭ１〜ＳＡＭ４０を生成する。サンプリング信号ＳＡＭ１〜ＳＡＭ４０は、後述する画素回路ＰＸＬに対して、データ信号Ｄ１〜Ｄ８９を書き込む書込期間を指定する信号である。
【００２１】
図５に転送単位回路Ｕｊ及びＵｊ+１の詳細な構成を示す。転送単位回路Ｕｊ及びＵｊ+１の各々は、クロックドインバータＩＮＶ１及びＩＮＶ２、並びにインバータＩＮＶ３を備える。クロックドインバータＩＮＶ１及びＩＮＶ２は、制御入力端子に供給される信号がアクティブ（この例では、ハイレベル）になるとインバータとして機能し、制御入力端子に供給される信号が非アクティブ（この例では、ローレベル）になると出力端子をハイインピーダンス状態にする。より具体的には、隣接する転送単位回路Ｕｊ及びＵｊ+１の一方の転送単位回路Ｕｊに属するクロックドインバータＩＮＶ１は、クロック信号ＣＬＫがアクティブになるとインバータとして動作し、他方の転送単位回路Ｕｊ+１に属するクロックドインバータＩＮＶ２は、反転クロック信号ＣＬＫＢがアクティブになるとインバータとして動作し、一方の転送単位回路Ｕｊに属するクロックドインバータＩＮＶ２は、反転クロック信号ＣＬＫＢがアクティブになるとインバータとして動作し、他方の転送単位回路Ｕｊ+１に属するクロックドインバータＩＮＶ１は、クロック信号ＣＬＫがアクティブになるとインバータとして動作する。
【００２２】
この例において、クロック信号ＣＬＫがハイレベルとなり、反転クロック信号ＣＬＫＢがローレベルになると、転送単位回路Ｕｊ及びＵｊ+１の等価回路は図６（Ａ）に示すものとなる。この場合、転送単位回路Ｕｊにおいて、クロックドインバータＩＮＶ２の動作が停止し、クロックドインバータＩＮＶ１及びインバータＩＮＶ３が縦続接続される。この結果、シフト信号ＳＲｊ-1とシフト信号ＳＲｊの論理レベルが一致する。一方、転送単位回路Ｕｊ+１において、クロックドインバータＩＮＶ１の動作が停止し、クロックドインバータＩＮＶ２及びインバータＩＮＶ３によってラッチ回路が構成される。
【００２３】
次に、クロック信号ＣＬＫがローレベルとなり、反転クロック信号ＣＬＫＢがハイレベルになると、転送単位回路Ｕｊ及びＵｊ+１の等価回路は図６（Ｂ）に示すものとなる。この場合、転送単位回路Ｕｊにおいて、クロックドインバータＩＮＶ２及びインバータＩＮＶ３によってラッチ回路が構成される。一方、転送単位回路Ｕｊ+１では、クロックドインバータＩＮＶ２の動作が停止し、クロックドインバータＩＮＶ１及びインバータＩＮＶ３が縦続接続される。このとき、シフト信号ＳＲｊとシフト信号ＳＲｊ+１の論理レベルが一致して、前段の論理レベルが転送されることになる。
【００２４】
以上の動作を繰り返すことによって、図３に示すシフト信号ＳＲ１、ＳＲ２、ＳＲ３、…ＳＲ４１が得られる。そして、隣接するシフト信号を反転して論理積を演算することによって、サンプリング信号ＳＡＭ１、ＳＡＭ２、ＳＡＭ３、…ＳＡＭ４０が生成される。ここで、各サンプリング信号ＳＡＭ１〜ＳＡＭ４０がアクティブとなる書込期間Ｔ１〜Ｔ４０は、上述したメモリ２１３に格納されるデータ値に応じた時間となる。上述したようにメモリ２１３には、「２」、「３」、「４」、…「４２」といったように次第に増加するデータ値が格納されているので、書込期間Ｔ１〜Ｔ４０は、Ｔ１＜Ｔ２＜Ｔ３…＜Ｔ４０となる。
【００２５】
このように書込期間Ｔ１〜Ｔ４０を設定したのは、以下の理由による。図１に示すようにデータ線Ｌ１〜Ｌ８９は、ヘッド部１０の長手方向に沿って設けられる。そして、データ線Ｌ１〜Ｌ８９の長さは、印刷の対象となる紙の長さに応じたものとなる。データ線Ｌ１〜Ｌ８９には分布抵抗や浮遊容量が付随するため、等価的にローパスフィルタが構成されることになる。ローパスフィルタの時定数は、端子Ｓ１〜Ｓ８９からの距離が長くなる程、大きくなる。ここで、データ信号Ｄ１に着目すると、図７に示すように画素ブロックＢ１の単位回路Ｐ１に供給される信号波形と比較して画素ブロックＢ４０の単位回路Ｐ１に供給される信号波形は鈍ったものとなり、信号波形の立ち上がり時間及び立ち下がり時間が大幅に長くなる。
【００２６】
仮に、書込期間Ｔ１をデータ信号Ｄ１の書き込みに必要かつ十分な時間に設定し、書込期間Ｔ４０を書込期間Ｔ１と一致させると、画素ブロックＢ４０ではデータ信号Ｄ１の信号波形が立ち上がらないうちに書込期間Ｔ４０が終了してしまう。
そこで、本実施形態では、データ信号Ｄ１〜Ｄ８９の鈍りの程度、即ち、端子Ｓ１〜Ｓ８９からの距離に応じて書込期間Ｔ１〜Ｔ４０を長くすることによって、データ信号Ｄ１〜Ｄ８９の書き込み不足を解消した。これにより、印刷品質を大幅に向上させることができる。
【００２７】
図８に単位回路Ｐの詳細な構成を示す。この単位回路Ｐは、１番目のブロックＢ１に属し、データ線Ｌ１に接続されているものとする。単位回路Ｐは、論理演算回路ＣＴＬと画素回路ＰＸＬによって構成される。論理演算回路ＣＴＬはシフトレジスタ１０から供給されるシフト信号に基づいてサンプリング信号を生成する機能を有する。サンプリング信号は、データ信号を画素回路ＰＸＬに取り込む期間を指定する。画素回路ＰＸＬはＯＬＥＤ素子８５を含む。
【００２８】
この例の論理演算回路ＣＴＬは、ＮＯＲ回路６０によって構成される。ＮＯＲ回路６０は、当該ブロックＢ１に対応するシフト信号ＳＲ１と次のブロックＢ２に対応するシフト信号ＳＲ２とが同時にローレベル（アクティブ）となる期間において、アクティブ（ハイレベル）となるサンプリング信号ＳＡＭ１を生成する。ここで、シフト信号ＳＲ２はシフト信号ＳＲ１の次にアクティブとなる信号である。
【００２９】
このように論理演算回路ＣＴＬを各画素回路ＰＸＬに設けたのは以下の理由による。シフト信号ＳＲ１〜ＳＲ４１は、信号線Ｌｓ１〜Ｌｓ４１を介して画素ブロックＢ１〜Ｂ４０に供給される。このため、信号線Ｌｓ１〜Ｌｓ４１にノイズが重畳することがある。その主要因として領域Ａ２における飛び込みノイズがある。領域Ａ２において信号線Ｌｓ１〜Ｌｓ４１はデータ線Ｌ１〜Ｌ８９と交差しているので、その交差部分には浮遊容量が付随している。換言すれば、信号線Ｌｓ１〜Ｌｓ４１はデータ線Ｌ１〜Ｌ８９と交流的にカップリングしている。従って、データ信号Ｄ１〜Ｄ８９の論理レベルが変化すると、信号線Ｌｓ１〜Ｌｓ４１のノイズが重畳することがある。
【００３０】
仮に、ＮＯＲ回路６０を領域Ａ３に設けて信号線Ｌｓ１〜Ｌｓ４０を用いてサンプリング信号ＳＡＭ１〜ＳＡＭ４０を伝送したとすると、サンプリング信号ＳＡＭ１〜ＳＡＭ４０にノイズが重畳し、画素回路ＰＸＬが誤動作することになる。しかしながら、本実施形態においては、領域Ａ１にＮＯＲ回路６０を配置したので、ノイズをマスクすることができる。即ち、ＮＯＲ回路６０は、隣接するシフト信号ＳＲ１及びＳＲ２が同時にアクティブになった場合にのみサンプリング信号ＳＡＭ１をアクティブにする。従って、シフト信号ＳＲ１に重畳したノイズはシフト信号ＳＲ２によってマスクされる一方、シフト信号ＳＲ２に重畳したノイズはシフト信号ＳＲ１によってマスクされる。
【００３１】
特に、本実施形態のように画素ブロック単位でシフト信号を供給する場合は、信号線Ｌｓ１〜Ｌｓ４１の間隔が広くなる。このため、あるデータ線に着目すると、信号線との交差部分の距離が長くなる。この点は、ノイズをマスクする点で重要である。当該データ線には浮遊容量と分布抵抗が付随するので、データ信号の遅延が発生する。ある交差部分と次の交差部分ではノイズが信号線に重畳するタイミングにズレが生じる。従って、同じデータ信号が信号線Ｌｓ１〜Ｌｓ４１にノイズとして飛び込んだとしても、ノイズを除去することが可能となる。従って、ＮＯＲ回路６０を単位回路Ｐに設けることによって、サンプリング信号ＳＡＭ１からノイズを除去して、画素回路ＰＸＬを正常に駆動することができる。
【００３２】
次に、単位回路Ｐの詳細を説明する。ＮＯＲ回路６０は、シフト信号ＳＲ１及びシフト信号ＳＲ２が共にローレベル（アクティブ）となる時刻ｔ２から時刻ｔ３までの期間においてハイレベルとなるサンプリング信号ＳＡＭ１を生成して、ラッチ回路７０に供給する。ラッチ回路７０は、トランスファーゲート７２、インバータ７１、７３、７４、及びクロックドインバータ７５を備える。時刻ｔ１から時刻ｔ２までの期間においては、シフト信号ＳＲ１がローレベルであるので、クロックドインバータ７５は、ハイインピーダンス状態となる。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７２はオフ状態となる。この結果、ラッチ回路７０の等価回路は、図９（Ａ）に示すものとなる。
【００３３】
次に、時刻ｔ２から時刻ｔ３では、シフト信号ＳＲ１はローレベルを維持するが、サンプリング信号ＳＡＭ１はハイレベルとなる。このとき、クロックドインバータ７５はハイインピーダンス状態を維持する一方、トランスファーゲート７２はオン状態となる。この結果、ラッチ回路７０の等価回路は、図９（Ｂ）に示すものとなり、データ信号Ｄ１の論理レベルが取り込まれる。
次に、時刻ｔ４以降において、シフト信号ＳＲ１がハイレベルとなり、クロックドインバータ７５は、インバータとして動作する。また、サンプリング信号ＳＡＭ１はローレベルであるため、トランスファーゲート７２はオフ状態となる。この結果、データラッチ回路７０の等価回路は、図９（Ｃ）に示すものとなる。即ち、データ信号Ｄ１の取り込みが終了して、次の書き込みがあるまでデータ信号Ｄ１の論理レベルがラッチ回路７０に記憶される。
【００３４】
ラッチ回路７０の出力信号はインバータ８２を介してノードＱに供給される。ノードＱには、駆動トランジスタ８３のゲート及び制御トランジスタ８４のゲートが接続されている。駆動トランジスタ８３はＰチャネル型のＴＦＴで構成され、制御トランジスタはＮチャネル型のＴＦＴによって構成される。駆動トランジスタ８３のドレインには高電位側電源信号ＶDDELが供給され、そのソースにはＯＬＥＤ素子８５の陽極が接続される。ＯＬＥＤ素子８５の陰極には低電位側電源信号ＶSSELが供給される。制御トランジスタ８４はオン状態において、ＯＬＥＤ素子８５を短絡する。
【００３５】
ここで、ノードＱの論理レベルがローレベルの場合、駆動トランジスタ８３はオン状態となり、制御トランジスタ８４はオフ状態となる。このとき、駆動電流がＯＬＥＤ素子８５に供給され、ＯＬＥＤ素子８５が点灯する。一方、ノードＱの論理レベルがハイレベルの場合、駆動トランジスタ８３はオフ状態となり、制御トランジスタ８４はオン状態となる。このとき、ＯＬＥＤ素子８５には駆動電流が供給されず、ＯＬＥＤ素子８５は消灯する。
【００３６】
上述した単位回路Ｐにおいて、ノードＱの論理レベルは、サンプル信号ＳＡＭ１がアクティブになると変化することが許容される。そして、サンプル信号ＳＡＭ１はブロックＢ１に属する他の単位回路Ｐにおいても同様に生成される。従って、ブロックＢ１に属する単位回路Ｐ１〜Ｐ８９は、同時に書き込み動作を実行する。このことは、他のブロックＢ２〜Ｂ４０についても同様である。従って、ブロック単位で、ＯＬＥＤ素子８５の点灯・消灯が行われることになる。
【００３７】
このようにブロック単位で単位回路Ｐを駆動すると、サンプル信号ＳＡＭ１、ＳＡＭ２、…ＳＡＭ４０の信号波形が立ち上がるタイミングに同期して、高電位電源信号ＶHHELと低電位電源信号ＶSSELの電位が変化する。これは、電源線Ｌａ及びＬｂに配線抵抗が存在するからである。電源インピーダンスは、供給端子Ｔａ及びＴｂの距離が大きくなる程、大きくなる。電源線Ｌａ及びＬｂの電圧変動は、負荷と電源インピーダンスの両者によって定まる。電圧変動を小さくするには、電源インピーダンスが大きくなる程、負荷を軽くすればよい。この例において、負荷の大きさは各ブロックＢ１〜Ｂ４０に含まれる単位回路Ｐの数に応じて定まり、電源インピーダンスは供給端子Ｔａ及びＴｂからの距離に応じて定まる。従って、電圧変動を小さくするには、供給端子Ｔａ及びＴｂからの距離が長くなる程、各ブロックに含まれる単位回路Ｐの数が増加しないように設定すればよい。より具体的には、隣接するブロックＢｋ（ｋは１から３９までの自然数）及びＢｋ＋１において、供給端子Ｔａ及びＴｂに近い側のブロックＢｋに含まれる単位回路Ｐの数が、供給端子Ｔａ及びＴｂから遠い側のブロックＢｋ＋１に含まれる単位回路Ｐの数と等しいか又は大きくなるように設定することが好ましい。
【００３８】
この例では、ブロックＢ１〜Ｂ３９に含まれる単位回路Ｐの数を「８９」とし、供給端子Ｔａ及びＴｂから最も遠いブロックＢ４０に含まれる単位回路Ｐの数を「７３」にしたので、電源インピーダンスが大きくなる箇所の負荷を軽くすることができ、高電位側電源信号ＶDDELと低電位側電源信号ＶSSELとの間の電圧変動を抑圧することができる。ＯＬＥＤ素子８５の輝度は駆動電流の大きさに応じて変動し、駆動電流の大きさは高電位側電源信号ＶDDELと低電位側電源信号ＶSSELとの間の電圧に応じて変動する。従って、電圧変動を抑圧することによって、各ブロックＢ１〜Ｂ４０におけるＯＬＥＤ素子８５の発光輝度を均一に近づけることが可能となる。
【００３９】
＜第２実施形態＞
図１０に、本発明の第２実施形態に係る発光装置のブロック図を示す。この発光装置は、シフトレジスタ５０の替わりにシフトレジスタ５１を用いる点、画素ブロックＢ１〜Ｂ４０が単位回路Ｐ１〜Ｐ８９の替わりに画素回路ＰＸＬ１〜ＰＸＬ８９を含む点、並びにクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの替わりに第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２を用いる点を除いて、図１に示す発光装置と同様に構成されている。
【００４０】
図１１にシフトレジスタ５１の構成を示す。シフトレジスタ５１は、４０個の転送単位回路Ｕ１’〜Ｕ４０’が接続されている。奇数番目の転送単位回路Ｕ１’、Ｕ３’、…Ｕ３９’には第１クロック信号ＣＬＫ１が供給され、偶数番目の転送単位回路Ｕ２’、Ｕ４’、…Ｕ４０’には第２クロック信号ＣＬＫ２が供給される。ｊ番目の転送単位回路Ｕｊ’は、供給される第１又は第２クロック信号ＣＬＫ１又はＣＬＫ２を、ｊ番目の転送単位回路Ｕｊ’は、前段のサンプリング信号ＳＡＭｊ-１と次段のサンプリング信号ＳＡＭｊ+１に基づいて出力することにより、サンプリング信号ＳＡＭｊを生成する。
【００４１】
図１２に転送単位回路Ｕ１’及びＵ２’の詳細な構成を示す。この図に示すように転送単位回路Ｕ１’及びＵ２’は、トランスファーゲートＴＧ、インバータＩＮＶ４及びＩＮＶ５、並びにトランジスタＴｒ１及びＴｒ２を備える。インバータＩＮＶ４及びＩＮＶ５はメモリとして機能し、このメモリに記憶される論理レベルによってトランスファーゲートＴＧのオン・オフが制御される。ノードＺの論理レベルがハイレベルのとき、トランスファーゲートＴＧはオン状態となる一方、ノードＺの論理レベルがローレベルのとき、トランスファーゲートＴＧはオフ状態となる。トランジスタＴｒ１には前段のサンプリング信号が供給される。但し、初段の転送単位回路Ｕ１’のトランジスタＴｒ１には開始パルスＳＰが供給される。トランジスタＴｒ２には後段のサンプリング信号が供給される。
【００４２】
図１３は、シフトレジスタ５１のタイミングチャートである。第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、一方がローレベル（非アクティブ）となる一部の期間で他方がハイレベル（アクティブ）となり、一方がハイレベルとなる全部の期間で他方がローレベルとなる。第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、上述した第１実施形態のクロック制御回路２１を用いて生成することができる。例えば、第１クロック信号ＣＬＫ１は、メモリ２１３に「２」、「５」、「４」、「７」、…「４４」をデータ値として格納し、Ｄフリップフロップ２１５の正転出力端子から第１クロック信号ＣＬＫ１を出力すればよい。また、第２クロック信号ＣＬＫ２は、メモリ２１３に「４」、「３」、「６」、「５」、…「４２」をデータ値として格納し、Ｄフリップフロップ２１５の反転出力端子から第２クロック信号ＣＬＫ１を出力すればよい。
【００４３】
時刻ｔ１において開始パルスがハイレベルになると、転送単位回路Ｕ１’のトランジスタＴｒ１がオン状態となり、ノードＺの論理レベルがハイレベルになる。すると、トランスファーゲートＴＧがオン状態となり、第１クロック信号ＣＬＫ１がサンプリング信号ＳＡＭ１として出力される。時刻ｔ２において、第１クロック信号ＣＬＫ１がローレベルからハイレベルに遷移すると、サンプリング信号ＳＡＭ１の論理レベルがローレベルからハイレベルに遷移する。このとき、転送単位回路Ｕ２’のトランジスタＴｒ１がオン状態となり、トランスファーゲートＴＧがオン状態となる。
【００４４】
時刻ｔ３に至ると、第２クロック信号ＣＬＫ２がローレベルからハイレベルに遷移する。このとき、転送単位回路Ｕ２’のトランスファーゲートＴＧはオン状態であるので、サンプリング信号ＳＡＭ２の論理レベルがローレベルからハイレベルに遷移する。すると、転送単位回路Ｕ１’のトランジスタＴｒ２がオン状態となり、転送単位回路Ｕ１’のノードＺの論理レベルがローレベルに遷移する。この結果、トランスファーゲートＴＧはオフ状態となる。このようにして、マスタークロック信号ＭＣＬＫの２周期だけハイレベルとなるサンプリング信号ＳＡＭ１が得られる。以下、同様にサンプリング信号ＳＡＭ２〜ＳＡＭ４０が生成される。
【００４５】
本実施形態においても、第１実施形態と同様に書込期間Ｔ１〜Ｔ４０は、Ｔ１＜Ｔ２＜Ｔ３…＜Ｔ４０となる。従って、端子Ｓ１〜Ｓ８９からの距離に応じて書込期間Ｔ１〜Ｔ４０が長くなる。これにより、データ信号Ｄ１〜Ｄ８９の書き込み不足を解消し、印刷品質を大幅に向上させることができる。
【００４６】
＜発光装置の変形例＞
次に、発光装置の変形例について説明する。
（１）上述した発光装置では、画素ブロックＢ１〜Ｂ４０ごとにサンプリング信号ＳＡＭ１〜ＳＡＭ４０を生成して駆動したが、画素回路ＰＫＬごとにサンプリング信号を生成して駆動してもよい。この場合にもデータ信号の供給端子からの距離に応じて書込期間が長くなるように時間を設定することによって、データ信号を画素回路に確実に書き込むことが可能となる。
【００４７】
この場合、隣接する画素回路のうち少なくとも一つについて、データ線の一端から遠い側の画素回路に供給するサンプリング信号（選択信号）のアクティブ期間が、データ線の一端に近い側の画素回路に供給する選択信号のアクティブ期間と比較して長くなるように設定し、他の隣接する画素回路については、データ線の一端から遠い側の画素回路に供給するサンプリング信号（選択信号）のアクティブ期間が、データ線の一端に近い側の画素回路に供給するサンプリング信号（選択信号）のアクティブ期間と比較して等しいか又は長くなるように設定してもよい。
【００４８】
例えば、１００個の画素回路を備え、各画素回路の書込期間がＴ１〜Ｔ１００である場合、Ｔ１＜Ｔ２＜Ｔ３…＜Ｔ１００である必要は必ずしもなく、Ｔ１＝Ｔ２＝Ｔ３…＝Ｔ５０＜Ｔ５１＝Ｔ５２＝Ｔ５３…＝Ｔ１００であってもよい。
この点は、画素ブロックごとにサンプリング信号を生成する上述した実施形態についても同様である。書込期間をそのように設定することによって、データ信号の書き込み不足を解消することが可能となる。
【００４９】
（２）上述した発光装置は、複数の画素回路が一行に配置されたが、画素回路をマトリクス状に配置して画像表示装置を形成してもよい。この場合は、各行においてデータ信号の供給端からの距離に応じて画素回路への書込期間を調整すればよい。大画面の画像表示装置においては、データ線の長さが長くなるので、供給端からの距離が長くなる程、書込期間を長くすることによってデータ信号を確実に書き込むことが可能となる。
【００５０】
＜画像形成装置＞
図１４は、上述したヘッド部１０を用いた画像形成装置の一例を示す縦断側面図である。この画像形成装置は、同様な構成の４個の有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙを、対応する同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。有機ＥＬアレイ露光ヘッド１０Ｋ、１０Ｃ、１０Ｍ、１０Ｙは上述したヘッド部１０によって構成されている。
【００５１】
図１４に示すように、この画像形成装置は、駆動ローラ１２１と従動ローラ１２２が設けられており、図示矢印方向へ循環駆動される中間転写ベルト１２０を備えている。この中間転写ベルト１２０に対して所定間隔で配置された４個の像担持体としての外周面に感光層を有する感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙが配置される。前記符号の後に付加されたＫ、Ｃ、Ｍ、Ｙはそれぞれ黒、シアン、マゼンタ、イエローを意味し、それぞれ黒、シアン、マゼンタ、イエロー用の感光体であることを示す。他の部材についても同様である。感光体１１０Ｋ、１１０Ｃ、１１０Ｍ、１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。
【００５２】
各感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の周囲には、それぞれ感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の外周面を一様に帯電させる帯電手段（コロナ帯電器）１１１（Ｋ、Ｃ、Ｍ、Ｙ）と、この帯電手段１１１（Ｋ、Ｃ、Ｍ、Ｙ）により一様に帯電させられた外周面を感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の回転に同期して順次ライン走査する本発明の上記のような有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）が設けられている。
また、この有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）で形成された静電潜像に現像剤であるトナーを付与して可視像（トナー像）とする現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）を有している。
【００５３】
ここで、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）は、有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）のアレイ方向が感光体ドラム１１０（Ｋ、Ｃ、Ｍ、Ｙ）の母線に沿うように設置される。そして、各有機ＥＬアレイ露光ヘッド１０（Ｋ、Ｃ、Ｍ、Ｙ）の発光エナルギーピーク波長と、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の感度ピーク波長とは略一致するように設定されている。
【００５４】
現像装置１１４（Ｋ、Ｃ、Ｍ、Ｙ）は、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラヘ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）に接触あるいは押厚させることにより、感光体１１０（Ｋ、Ｃ、Ｍ、Ｙ）の電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
【００５５】
このような４色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、中間転写ベルト１２０上に順次一次転写され、中間転写ベルト１２０上で順次重ね合わされてフルカラーとなる。ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送された記録媒体１０２は、二次転写ローラ１２６に送られる。中間転写ベルト１２０上のトナー像は、二次転写ローラ１２６において用紙等の記録媒体１０２に二次転写され、定着部である定着ローラ対１２７を通ることで記録媒体１０２上に定着される。この後、記録媒体１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙トレイ上へ排出される。
このように、図９の画像形成装置は、書き込み手段として有機ＥＬアレイを用いているので、レーザ走査光学系を用いた場合よりも、装置の小型化を図ることができる。
【００５６】
次に、本発明に係る画像形成装置に係る他の実施の形態について説明する。
図１５は、画像形成装置の縦断側面図である。図１５において、画像形成装置には主要構成部材として、ロータリ構成の現像装置１６１、像担持体として機能する感光体ドラム１６５、有機ＥＬアレイが設けられている露光ヘッド１６７、中間転写ベルト１６９、用紙搬送路１７４、定着器の加熱ローラ１７２、給紙トレイ１７８が設けられている。露光ヘッド１６７は上述したヘッド部１０によって構成されている。
現像装置１６１は、現像ロータリ１６１ａが軸１６１ｂを中心として反時計回り方向に回転する。現像ロータリ１６１ａの内部は４分割されており、それぞれイエロー（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）、ブラック（Ｋ）の４色の像形成ユニットが設けられている。現像ローラ１６２ａ〜１６２ｄおよびトナー供給ローラ１６３ａ〜１６３は、前記４色の各像形成ユニットに各々配置されている。また、規制フレード１６４ａ〜１６４ｄによってトナーは所定の厚さに規制される。
【００５７】
感光体ドラム１６５は、帯電器１６８によって帯電され、図示を省略した駆動モータ、例えばステップモータにより現像ローラ１６２ａとは逆方向に駆動される。中間転写ベルト１６９は、従動ローラ１７０ｂと駆動ローラ１７０ａ間に張架されており、駆動ローラ１７０ａが前記感光体ドラム１６５の駆動モータに連結されて、中間転写ベルトに動力を伝達している。当該駆動モータの駆動により、中間転写ベルト１６９の駆動ローラ１７０ａは感光体ドラム１６５とは逆方向に回動される。
用紙搬送路１７４には、複数の搬送ローラと排紙ローラ対１７６などが設けられており、用紙を搬送する。中間転写ベルト１６９に担持されている片面の画像（トナー像）が、二次転写ローラ１７１の位置で用紙の片面に転写される。二次転写ローラ１７１は、クラッチにより中間転写ベルト１６９に離当接され、クラッチオンで中間転写ベルト１６９に当接されて用紙に画像が転写される。
【００５８】
上記のようにして画像が転写された用紙は、次に、定着ヒータを有する定着器で定着処理がなされる。定着器には、加熱ローラ１７２、加圧ローラ１７３が設けられている。定着処理後の用紙は、排紙ローラ対１７６に引き込まれて矢印Ｆ方向に進行する。この状態から排紙ローラ対１７６が逆方向に回転すると、用紙は方向を反転して両面プリント用搬送路１７５を矢印Ｇ方向に進行する。用紙は、給紙トレイ１７８から、ピックアップローラ１７９によって１枚ずつ取り出されるようになっている。
用紙搬送路において、搬送ローラを駆動する駆動モータは、例えば低速のブラシレスモークが用いられる。また、中間転写ベルト１６９は色ずれ補正などが必要となるのでステップモータが用いられている。これらの各モータは、図示を省略している制御手段からの信号により制御される。
【００５９】
図の状態で、イエロー（Ｙ）の静電潜像が感光体ドラム１６５に形成され、現像ローラ１２８ａに高電圧が印加されることにより、感光体ドラム１６５にはイエローの画像が形成される。イエローの裏側および表側の画像がすべて中間転写ベルト１６９に担持されると、現像ロータリ１６１ａが９０度回転する。
中間転写ベルト１６９は１回転して感光体ドラム１６５の位置に戻る。次にシアン（Ｃ）の２面の画像が感光体ドラム１６５に形成され、この画像が中間転写ベルト１６９に担持されているイエローの画像に重ねて担持される。以下、同様にして現像ロータリ１６１の９０度回転、中間転写ベルト１６９への画像担持後の１回転処理が繰り返される。
【００６０】
４色のカラー画像担持には中間転写ベルト１６９は４回転して、その後に更に回転位置が制御されて二次転写ローラ１７１の位置で用紙に画像を転写する。給紙トレー１７８から給紙された用紙を搬送路１７４で搬送し、二次転写ローラ１７１の位置で用紙の片面に前記カラー画像を転写する。片面に画像が転写された用紙は前記のように排紙ローラ対１７６で反転されて、搬送径路で待機している。その後、用紙は適宜のタイミングで二次転写ローラ１７１の位置に搬送されて、他面に前記カラー画像が転写される。ハウジング１８０には、排気ファン１８１が設けられている。
【００６１】
なお、上述した発光装置を画像読取装置に適用してもよい。この画像読取装置は、対象物に光線を照射する発光部と、前記対象物によって反射された光線を読み取って画像信号を出力する読み取り部とを備え、上述した発光装置を前記発光部に用いたことを特徴とする。ここで、発光部が移動して読み取り部が固定であってもよいし、発光部と読み取り部が一体となって移動するもであってもよい。後者の場合には、読み取り部をＴＦＴで構成し、読み取り部と発光部を１枚の基板上に形成してもよい。このような画像読取装置としては、スキャナやバーコードリーダーが該当する。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る第１実施形態の発光装置の構成を示すブロック図である。
【図２】同装置のクロック制御回路のブロック図である。
【図３】同回路のタイミングチャートである。
【図４】同装置のシフトレジスタのブロック図である。
【図５】同シフトレジスタに用いる転送単位回路の回路図である。
【図６】同転送単位回路の等価回路図である。
【図７】データ信号の信号波形を示す波形図である。
【図８】同装置の単位回路の回路図である。
【図９】同回路に用いるラッチ回路７０の等価回路図である。
【図１０】本発明に係る第２実施形態の発光装置の構成を示すブロック図である。
【図１１】同装置のシフトレジスタのブロック図である。
【図１２】同シフトレジスタに用いる転送単位回路の回路図である。
【図１３】同シフトレジスタのタイミングチャートである。
【図１４】画像形成装置の一例を示す縦断側面図である。
【図１５】画像形成装置の他の例を示す縦断側面図である。
【符号の説明】
【００６３】
１０…発光装置（ヘッド部）、ＰＫＬ…画素回路、Ｂ１〜Ｂ４０…画素ブロック、Ｌ１〜Ｌ８９…データ線、５０…シフトレジスタ、Ｕ１〜Ｕ４１，Ｕ１’〜Ｕ４０’…転送単位回路、ＩＮＶ１，ＩＮＶ２…クロックドインバータ、ＩＮＶ３…インバータ、８３…ＯＬＥＤ素子（発光素子）、２１３…メモリ、１１０Ｙ，１１０Ｍ，１１０Ｃ，１１０Ｋ…感光体。
【図１】
2006095703.tif 000003
【図２】
2006095703.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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