(57)【要約】【課題】  省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路であって、情報処理装置への組込時に、追加の電源リップル対策を行う必要がない半導体集積回路を、提供する。【解決手段】  省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路を、その内部回路が、複数のブロックに分割されており、省電力モードから通常モードへの復帰動作が指示された際に、内部回路を構成する各ブロックへのクロック信号(CLOCK-A,-B,-C)の供給を順次開始することにより、複数のブロックの全てにクロック信号が供給されている状態を形成する復帰処理を行う動作モード制御モジュールを備えるものとしておく。【選択図】  図４
2006048467.tif 000002
【特許請求の範囲】
【請求項１】
省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路であって、
前記内部回路が、複数のブロックに分割されており、
省電力モードから通常モードへの復帰動作が指示された際に、前記内部回路を構成する各ブロックへのクロック信号の供給を順次開始することにより、前記複数のブロックの全てにクロック信号が供給されている状態を形成する復帰処理を行う動作モード制御モジュールを、備える
ことを特徴とする半導体集積回路。
【請求項２】
前記動作モード制御モジュールが行う前記復帰処理が、１クロック周期よりも短い時間内に終了する処理である
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記動作モード制御モジュールが行う前記復帰処理が、１クロック分ずつずらして各ブロックへクロック信号への供給を開始する処理である
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記動作モード制御モジュールが行う前記復帰処理が、各ブロックへ１クロックずつ供給した後に、前記複数のブロックの全てにクロックが供給されている状態を形成する処理である
ことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路に、関する。
【背景技術】
【０００２】
既存の情報処理装置の中には、省電力モード時にもＣＰＵが動作する装置と、省電力モード時にＣＰＵ自体が省電力モードで動作する装置（例えば、特許文献１参照）とが、存在している。そして、後者のタイプの情報処理装置で用いられているＣＰＵは、省電力モードでの動作時に、内部回路（実際の処理を行う回路）へのクロック信号の供給が停止されるものとなっている。
【０００３】
具体的には、後者のタイプの情報処理装置で用いられているＣＰＵ（以下、クロック供給停止可能ＣＰＵと表記する）は、図７に模式的に示したような構成の回路となっている。すなわち、クロック供給停止可能ＣＰＵは、クロック信号(CLOCK)の内部回路５２への供給をＯＮ／ＯＦＦすることが可能なクロック供給用バッファ５０と、当該クロック供給用バッファ５０にクロックイネーブル信号（/CLKEN）を供給するための，ＷＡＩＴ命令（省電力モードでの動作の開始を指示するコマンド）／割込信号（通常モードでの動作の開始を指示する信号）が入力されたときに，出力するクロックイネーブル信号のレベルを変更する動作モード制御モジュール５１とを備えた回路となっている。
【０００４】
このクロック供給停止可能ＣＰＵを用いれば、省電力モード時の消費電力が極めて低い情報処理装置を実現（製造）することが出来る。ただし、クロック供給停止可能ＣＰＵは、それを用いた情報処理装置の動作時に、クロック未停止CPUと比較して追加の電源リップル対策を行う必要があるものである。そして、追加の電源リップル対策として、クロック供給停止可能ＣＰＵの電源ライン上に電源リップル対策用の回路素子（低ＥＳＲコンデンサ等）を設けることが必要であるため、クロック供給停止可能ＣＰＵを用いる場合、追加の電源リップル対策が必要な分、情報処理装置の製造コストが上昇してしまっていた。
【０００５】
なお、クロック未停止CPUの通常の電源リップル対策（パスコン等）に対し、クロック供給停止可能ＣＰＵを用いた情報処理装置の動作時に、追加の電源リップル対策を行う必要があるのは、クロック供給停止可能ＣＰＵは、省電力モードから通常モードへの移行時に、内部回路を構成している多数の回路素子（ラッチ等）へのクロック供給が同時に開始されるものであるため、クロック供給停止可能ＣＰＵを単純に（電源リップル対策を行うことなく）利用した情報処理装置では、省電力モードから通常モードへの移行時に、クロック供給停止可能ＣＰＵの電源ラインの電圧に大きな変動が生じることになり、その結果として、省電力モードから通常モードへの移行が正常に行われないことがある情報処理装置が得られてしまうことになるからである。
【特許文献１】特開２０００−３２６５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路であって、情報処理装置への組込時に、追加の電源リップル対策を行う必要がない半導体集積回路を、提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する半導体集積回路が、その内部回路が、複数のブロックに分割されており、省電力モードから通常モードへの復帰動作が指示された際に、内部回路を構成する各ブロックへのクロック信号の供給を順次開始することにより、複数のブロックの全てにクロック信号が供給されている状態を形成する復帰処理を行う動作モード制御モジュールを備えるものとされる。
【０００８】
すなわち、本発明の半導体集積回路は、内部回路を構成している多数の回路素子へのクロック供給が同時に開始されない回路構成を有する。従って、この半導体集積回路は、省電力モードから通常モードへの移行時に電源ラインの電圧に大きな変動が生じない半導体集積回路，つまり，それを用いた情報処理装置の動作時に追加の電源リップル対策を行う必要がない半導体集積回路として機能することになる。
【０００９】
なお、本発明の半導体集積回路は実現するに際しては、動作モード制御モジュールが行う復帰処理を、１クロック周期よりも短い時間内に終了する処理としておくことも良く、１クロック分ずつずらして各ブロックへクロック信号への供給を開始する処理としておいても良い。また、各ブロックへ１クロックずつ供給した後に、複数のブロックの全てにクロックが供給されている状態を形成する処理としておいても良い。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１１】
＜第１実施形態＞
本発明の第１実施形態に係る半導体集積回路は、図１に模式的に示したように、半導体集積回路へ供給されているクロック信号(CLOCK)が入力されているクロック供給用バッファ１０と、クロック供給用バッファ１０へクロックイネーブル信号(/CLKEN)を供給している動作モード制御モジュール１１と、クロック供給用バッファ１０の出力が入力されているディレイバッファ１２Ｂと、ディレイバッファ１２Ｂの出力が入力されているディレイバッファ１２Ｃと、クロック供給用バッファ１０，ディレイバッファ１２Ｂ，ディレイバッファ１２Ｃの出力が、それぞれ、クロック信号(CLOCK-A,-B,-C)として、ブロックＡ，ブロックＢ，ブロックＣに入力されている内部回路１５とを備えた回路（ＡＳＩＣ）である。
【００１２】
この半導体集積回路が備える２個のディレイバッファ１２Ｂ、１２Ｃは、いずれも、入力された信号を所定時間（１クロック周期の数十〜数百分の１；詳細は後述）遅らせて出力する素子である。クロック供給用バッファ１０，動作制御モジュール１１は、それぞれ、既存のＣＰＵ（図７参照）が備えるクロック供給用バッファ５０，動作モード制御モジュール５１と同じものである。また、ブロックＡ〜Ｃとは、内部回路１５を構成する回路素子群を区分（分割）することによって得られたブロック（回路素子の集合）のことである。
【００１３】
すなわち、本実施形態に係る半導体集積回路は、図２に模式的に示したように、割込信号が入力されたとき（省電力モードから通常モードへ移行する際）、ブロックＡ，ブロックＢ，ブロックＣの順で、クロック信号の供給が開始される回路となっている。
【００１４】
そして、この半導体集積回路は、そのような動作する回路であるが故に、省電力モードから通常モードへ移行させた際に、内部回路１５を構成している全素子に同時にクロック信号が供給され始めるといった現象（電源電圧の変動の原因となる現象）が生じない回路として機能することになる。従って、この半導体集積回路を用いれば、追加の電源リップル対策を行う必要がない形で、情報処理装置を設計・製造することが出来ることになる。そして、その結果として、この半導体集積回路を用いれば、情報処理装置を安価に製造できることになる。
【００１５】
なお、CLOCK-A〜CLOCK-Cの位相のずれが過度に大きくなると、内部回路１５が正常に動作しなくなるため、本実施形態に係る半導体集積回路は、ディレイバッファ１２Ｂ，ディレイバッファ１２Ｃとして、内部回路１５が正常に動作することになるものを採用した回路となっている。
【００１６】
＜第２実施形態＞
図３に、本発明の第２実施形態に係る半導体集積回路の構成を示す。図示してあるように、本発明の第２実施形態に係る半導体集積回路も、第１実施形態に係る半導体集積回路（図１参照）と同様に、３個のブロックＡ〜Ｃに区分された内部回路２５を有する回路（ＡＳＩＣ）である。また、第２実施形態に係る半導体集積回路は、動作モード制御モジュール１１と同機能の動作モード制御モジュール２１を備えたものとなっている。
【００１７】
ただし、第２実施形態に係る半導体集積回路は、内部回路２５を構成しているブロック毎にクロック供給用バッファ２０Ｘ（Ｘ＝Ａ，Ｂ，Ｃ）が設けられた回路となっている。また、第２実施形態に係る半導体集積回路には、動作モード制御モジュール２１が出力する/CLKENと同じ信号である/CLKEN-A，/CLKENを１クロック周期分遅らせた信号である/CLKEN-B，/CLKENを２クロック周期分遅らせた信号である/CLKEN-Cを、それぞれ、クロック供給用バッファ２０Ａ，２０Ｂ，２０Ｃに供給するシフトレジスタ２２も設けられている。
【００１８】
すなわち、この第２実施形態に係る半導体集積回路は、図４に模式的に示したように、割込信号が入力されたとき（省電力モードから通常モードへ移行する際）、ブロックＡ，ブロックＢ，ブロックＣの順で、クロック信号の供給が開始される構成であって、各ブロックへのクロック信号の供給タイミングが１クロック周期分ずつずれる構成を有するものとなっている。
【００１９】
このため、この半導体集積回路も、内部回路２５を構成している全素子に同時にクロック信号が供給され始めるといった現象（電源電圧の変動の原因となる現象）が生じない回路として機能することになる。従って、この第２実施形態に係る半導体集積回路を用いても、復帰動作時の追加の電源リップル対策を行う必要がない形で情報処理装置を設計・製造することが出来ることになり、その結果として、情報処理装置を安価に製造できることになる。
【００２０】
＜第３実施形態＞
図５に、本発明の第３実施形態に係る半導体集積回路の構成を示す。図５と図３とを比較すれば明らかなように、本発明の第３実施形態に係る半導体集積回路は、第２実施形態に係る半導体集積回路の，動作モード制御モジュール２１とシフトレジスタ２２とからなる部分を、動作モード制御モジュール３１に置換したものとなっている。
【００２１】
この第３実施形態に係る半導体集積回路に用いられている動作モード制御モジュール３１は、/CLKEN-A，/CLKEN-B，/CLKEN-Cとして、図６に示したように変化する信号を出力する回路である。すなわち、動作モード制御モジュール３１は、割込信号が入力されたとき、ブロックＡ〜Ｃにそれぞれ１クロックずつ供給された後に全てのブロックＡ〜Ｃにクロック信号が供給されるように、クロック供給用バッファ２０Ａ〜２０Ｃを制御する処理を行う回路となっている。
【００２２】
このため、この半導体集積回路も、内部回路２５を構成している全素子に同時にクロック信号が供給され始めるといった現象が生じない回路として機能することになる。従って、この第３実施形態に係る半導体集積回路を用いても、追加の電源リップル対策を行う必要がない形で情報処理装置を設計・製造することが出来ることになり、その結果として、情報処理装置を安価に製造できることになる。
【００２３】
＜変形形態＞
上記した各実施形態に係る半導体集積回路は、各種の変形を行うことが出来る。例えば、各実施形態に係る半導体集積回路を、内部回路１５、２５が２個或いは４個以上のブロックに分割されているものに変形することが出来る。また、第２実施形態に係る半導体集積回路（図３）に、クロック供給用バッファ２０Ａ〜２０Ｃの出力を一定時間マスクする回路を付加することにより、第３実施形態に係る半導体集積回路と同様の動作を行う半導体集積回路を実現しても良い。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係る半導体集積回路の概略構成図。
【図２】第１実施形態に係る半導体集積回路のモード移行時の動作内容を説明するための図。
【図３】本発明の第２実施形態に係る半導体集積回路の概略構成図。
【図４】第２実施形態に係る半導体集積回路のモード移行時の動作内容を説明するための図。
【図５】本発明の第３実施形態に係る半導体集積回路の概略構成図。
【図６】第３実施形態に係る半導体集積回路のモード移行時の動作内容を説明するための図。
【図７】省電力モードでの動作時にクロック信号の供給が停止される内部回路を有する、既存のＣＰＵの概略構成図。
【符号の説明】
【００２５】
１０，２０Ａ，２０Ｂ，２０Ｃ  クロック供給用バッファ
１２Ｂ，１２Ｃ  ディレイバッファ、  １１，２１，３１  動作モード制御モジュール
１５，２５  内部回路、  ２２  シフトレジスタ
【図１】
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【図２】
2006048467.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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