(57)【要約】【課題】  ゲート電極の両側に電荷蓄積層を配置するメモリセルにおいて、電荷蓄積層の電荷保持特性の悪化を防ぎ、電荷保持特性の良い、大容量の不揮発性半導体記憶装置を提供する。【解決手段】  半導体層上にゲート絶縁膜２００を介して形成されたゲート電極３００と、ゲート電極３００下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域４１０、４２０と、ゲート電極３００の両側に形成された電荷を保持する機能を有する電荷蓄積層と、から構成されるメモリセルを備える不揮発性半導体記憶装置において、電荷蓄積層夫々に対し、メモリセルの上部であって、電荷蓄積層の少なくとも一部を覆うように形成された電荷蓄積層を保護する保護用絶縁膜６１０を有する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有する電荷蓄積層と、から構成されるメモリセルを備える不揮発性半導体記憶装置において、
前記電荷蓄積層夫々に対し、前記メモリセルの上部であって、前記電荷蓄積層の少なくとも一部を覆うように形成された前記電荷蓄積層を保護する保護用絶縁膜を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記保護用絶縁膜が、前記拡散領域の一部を覆っていないことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記保護用絶縁膜が、前記ゲート電極に対しサイドウォール状の形状をなすことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層が、酸化膜−窒化膜−酸化膜からなることを特徴とする請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層が、酸化膜−窒化膜からなることを特徴とする請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート電極が、金属からなることを特徴とする請求項１乃至５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記保護用絶縁膜が、前記メモリセル形成後に前記半導体層の上部全面を覆うように形成される層間絶縁膜とは異なる材料からなることを特徴とする請求項１乃至６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記保護用絶縁膜は、その反応性イオンエッチングのエッチング速度が前記層間絶縁膜のエッチング速度よりも遅い材料からなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、電荷を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる大容量不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性メモリ（不揮発性半導体記憶装置）は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置、及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。
【０００３】
しかし、半導体基板上にメモリセルを平面的に形成する所謂プレーナー型メモリの容量は、フォトリソグラフィ技術の解像限界である最小加工寸法（ｆｅａｔｕｒｅ  ｓｉｚｅ）に律速される。フォトリソグラフィ技術の改善に依存すること無く、次世代における集積度を達成させる技術として、メモリセルの多値化技術が要望されている。
【０００４】
メモリセルの多値化技術には、大別すると、メモリセルの閾値分布を３種類以上に設定する閾値制御型と、電荷を保持する領域を１メモリセル内において離散させ、各々の領域に独立して電荷を蓄積する電荷蓄積領域離散型とがある。閾値制御型には、例えば、浮遊ゲート型があり、電荷蓄積領域離散型には、例えば、ＮＲＯＭ型（例えば、特許文献１参照）や、分割浮遊ゲート型（例えば、特許文献２及び非特許文献１参照）等が知られている。
【０００５】
図１は、特許文献１に記載のＮＲＯＭ型メモリアレイを示しており、電荷蓄積層（メモリ機能体）が酸化膜-窒化膜-酸化膜（ＯＮＯ膜）で形成されたメモリセルからなるメモリアレイを示している。このＮＲＯＭ型メモリアレイは、電荷蓄積層を酸化膜-窒化膜-酸化膜（ＯＮＯ膜）で形成することで、１つのメモリセルに２つの電荷保持領域が配置され、１メモリセルあたり２ビットの情報を記憶させることができる。
【０００６】
また、図２は、電荷蓄積層をゲート電極の両側に配置し、１メモリセルあたり２ビットの情報を記憶させることを可能にした半導体記憶装置を示している（例えば、特許文献３参照）。この半導体記憶装置は、図１に示したＮＲＯＭ型とは異なり、ゲート電極の両側に配置される電荷蓄積層は、酸化膜-窒化膜-酸化膜（ＯＮＯ膜）に限定されない。例えば、図３に示すように、電荷蓄積層としての導電膜４９は、多結晶シリコンにより形成されていてもよく、電荷蓄積層の材料や形状に拘らない利点があった。また、ゲート電極下の絶縁膜を電荷蓄積層として用いないので、ゲート電極の幅を短くしても、ゲート電極の両側に配置される電荷蓄積層間の距離を十分確保することが可能となる。
【０００７】
【特許文献１】特開２００１−７７２２０号公報
【特許文献２】特開平０９−２９３７９５号公報
【特許文献３】国際公開第０３／０４４８６８号パンフレット
【非特許文献１】Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ  ｏｆ  ｔｈｅ  ２０００  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄａｉ，２０００，ｐｐ．２８２−２８３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献３に記載の半導体記憶装置では、電荷蓄積層がゲート電極の両側に配置されることにより、電荷蓄積層形成後の工程により、電荷蓄積層にダメージが与えられ、電荷蓄積層の電荷保持特性が悪化するという問題があった。詳細には、上記特許文献３に記載の半導体記憶装置では、図２において、電荷保持膜４を形成した後において、例えばイオン注入工程では、レジストパターニング後、イオン注入を行い、レジストを剥離する洗浄工程を行う。この洗浄工程において、電荷保持膜４が直接洗浄液に晒されることで、電荷保持膜４がダメージを負うことになる。
【０００９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ゲート電極の両側に電荷蓄積層を配置するメモリセルにおいて、電荷蓄積層の電荷保持特性の悪化を防ぎ、電荷保持特性の良い、大容量の不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有する電荷蓄積層と、から構成されるメモリセルを備える不揮発性半導体記憶装置において、前記電荷蓄積層夫々に対し、前記メモリセルの上部であって、前記電荷蓄積層の少なくとも一部を覆うように形成された前記電荷蓄積層を保護する保護用絶縁膜を有することを特徴とする。
【００１１】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記保護用絶縁膜が、前記拡散領域の一部を覆っていないのが好ましい。
【００１２】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記保護用絶縁膜が、前記ゲート電極に対しサイドウォール状の形状をなすことを特徴とする。
【００１３】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記電荷蓄積層が、酸化膜−窒化膜−酸化膜からなるのも好ましいし、前記電荷蓄積層が、酸化膜−窒化膜からなるのも好ましい。
【００１４】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記ゲート電極が、金属からなることを特徴とする。
【００１５】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記保護用絶縁膜が、前記メモリセル形成後に前記半導体層の上部全面を覆うように形成される層間絶縁膜とは異なる材料からなることを特徴とする。
【００１６】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記保護用絶縁膜は、その反応性イオンエッチングのエッチング速度が前記層間絶縁膜のエッチング速度よりも遅い材料からなることを特徴とする。
【００１７】
上記特徴により、ゲート電極の両側の電荷蓄積層の少なくとも一部を覆う保護用絶縁膜を形成することで、電荷蓄積層を形成した後の工程、例えば、ソース／ドレインを形成するための洗浄工程において直接電荷蓄積層が直接洗浄液に晒されることによるダメージ等から電荷蓄積層を適切に保護し、電荷蓄積層の電荷保持特性の悪化を防ぐことができる。これによって、電荷保持特性の良い、大容量の不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す）の実施形態を図面に基づいて説明する。
【００１９】
先ず、本発明に係る不揮発性半導体記憶装置の構造について図４乃至図８を基に説明する。本発明装置は、半導体層上にゲート絶縁膜２００を介して形成されたゲート電極３００と、ゲート電極３００下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域４１０、４２０と、ゲート電極３００の両側に形成された電荷を保持する機能を有する電荷蓄積層５００と、から構成されるメモリセルを備える。また、電荷蓄積層５００夫々に対し、メモリセルの上部であって、電荷蓄積層５００の少なくとも一部を覆うように形成された電荷蓄積層５００を保護する保護用絶縁膜６１０を有する。
【００２０】
図４に、本実施形態のメモリセルの構造を示す。本実施形態では、ｐ型シリコン基板１００上の少なくともメモリセルを形成する領域を含む面を活性領域面とし、活性領域面の少なくとも一部にシリコン酸化膜からなるゲート絶縁膜２００を形成してある。そして、ゲート絶縁膜２００の少なくとも一部を覆うように、例えば、多結晶シリコンからなるゲート電極３００が形成されている。
【００２１】
更に、ゲート絶縁膜２００の下部にチャネル領域４００が形成され、チャネル領域４００の両側に不純物拡散領域であるｎ型の拡散領域４１０、４２０が形成されている。尚、拡散領域４１０の不純物濃度は、拡散領域４２０の不純物濃度よりも薄いほうが望ましい。また、拡散領域４１０の導電型は半導体基板であるｐ型シリコン基板１００と同導電型、つまり、本実施形態においてはｐ型の拡散領域でもよい。また、拡散領域４１０はなくてもよく、所望の特性が得られる限りにおいては、その形状及び導電型についは特に限定しない。
【００２２】
更に、ゲート電極３００の側壁に、例えば、熱酸化膜からなるシリコン酸化膜２１０を介して、酸化膜-窒化膜からなる電荷蓄積層５００が形成され、更に、電荷蓄積層５００の上部、つまりゲート電極３００の両側に、例えばシリコン酸化膜からなるサイドウォール６００が形成されている。電荷蓄積層５００は、酸化膜−窒化膜−酸化膜から形成されていても良い。
【００２３】
更に、電荷蓄積層５００の少なくとも一部、ここでは、電荷蓄積層５００の側面を覆うように保護用絶縁膜６１０が形成される。この保護用絶縁膜６１０は、層間絶縁膜８００とは異なる材料を用いて形成される。
【００２４】
更に、半導体層の上部全面を覆う層間絶縁膜８００、コンタクト９００及びメタル配線９１０が形成される。尚、メタル配線９１０の上部に上層層間絶縁膜（図示せず）及びビアホール（図示せず）を介して上層メタル配線（図示せず）を形成してもよく、メタル配線の層数については、特に限定しない。
【００２５】
上述したように、保護用絶縁膜６１０を形成する構造とすることにより、保護用絶縁膜６１０を形成した後の工程での電荷蓄積層５００へのダメージの低減が可能となる。尚、保護用絶縁膜６１０は、例えば、公知の技術により電荷蓄積層５００及びサイドウォール６００を形成した後、保護用絶縁膜６１０の材料を堆積し、反応性イオンエッチング等によりサイドウォール形状に加工する。ここで、通常、メモリセルの形成過程において、電荷蓄積層５００及び保護用絶縁膜６１０を形成した後に、例えば、ソース／ドレインを形成するためのフォト工程、不純物注入工程等の工程の後処理として洗浄工程を入れることが多い。つまり、本発明によれば、電荷蓄積層５００形成後の洗浄工程等の際、保護用絶縁膜６１０が形成されていることにより、電荷蓄積層５００にダメージが与えられることがなくなる。より具体的には、電荷蓄積層５００を形成した後のソース／ドレインを形成するためのエッチング工程及び洗浄工程等において、電荷蓄積層５００を保護することが可能になる。つまり、例えば、洗浄工程において、洗浄に用いる薬液（例えばHF希釈液等）により、電荷蓄積層５００がエッチングされるのを防止することができる。また、例えば、エッチング工程において、反応性イオンエッチングを用いる場合に、プラズマダメージ等から電荷蓄積層５００を保護することができる。尚、保護用絶縁膜６１０の材料としては、例えば、シリコン酸化膜、シリコン窒化膜等が挙げられるが、所望の目的が達せられる限りにおいては特に限定しない。
【００２６】
また、例えば、図８に示すように、層間絶縁膜８００を堆積した後、コンタクトホール９００をエッチングする際、アライメントのずれにより電荷蓄積層５００の上部にコンタクトホール９００が配置される場合がある。このような場合に、保護用絶縁膜６１０が形成されていることにより、コンタクトホール９００のエッチング、例えば、反応性イオンエッチングによるエッチングの際に、電荷蓄積層５００へのプラズマ等によるダメージが低減できる。更に、この場合において、層間絶縁膜８００の反応性イオンエッチングのエッチング速度が保護用絶縁膜６１０のエッチング速度よりも速くなるように材料を選択することにより、エッチングの際に保護用絶縁膜６１０の残膜量が多くなるため、より好ましい。また、コンタクトホール９００が電荷蓄積層５００の上部の位置に配置され、コンタクトホール９００を形成するＴｉ／ＴｉＮ等のようなバリアメタルやコンタクトホール９００の埋め込みに用いられるＷ（タングステン）を含む金属等がメモリセルの保護用絶縁膜６１０に接した場合にも、前記バリアメタルや前記金属が電荷保持層５００に直接接することがなく、電荷保持層５００の電荷保持特性の悪化を回避することができる。
【００２７】
尚、上記実施形態では、ゲート電極３００の側壁にシリコン酸化膜２１０を形成したが、図５に示すように、電荷蓄積層５００が形成されていてもよい。また、シリコン酸化膜２１０は形成しなくてもよい。ゲート電極３００の両側にメモリ機能体（電荷蓄積層５００）を備えていれば、その形状は特に問わない。
【００２８】
また、図６に示すように、ゲート電極を金属で形成してもよい。ここで、金属ゲート電極３１０の材料としては、例えば、アルミニウム、タングステン或は銅等の元素を含む金属を用いる。ゲート電極３１０の材料に金属を用いることにより、ワード線の抵抗の低減が可能となり、配線遅延等の抑制が可能となる。
【００２９】
尚、上述の実施形態では、電荷蓄積層５００の保護膜である保護用絶縁膜６１０は、いずれもゲート電極３００（３１０）の側壁にサイドウォール状に形成されているが、図７に示すように、拡散領域４１０、４２０の一部を除くメモリセルの上部、詳細にはゲート電極３００の上部並びに電荷蓄積層５００の上部及び側壁に形成しても良い。保護用絶縁膜６１０は、必ずしもサイドウォール形状を形成している必要はなく、電荷蓄積層５００の保護が可能であれば、その形状は特に問わない。
【００３０】
尚、上記実施形態ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型を全て逆導電型とすることにより本発明を適用できることは言うまでもない。また、基板の導電型に拘わらず、メモリセル領域を低濃度の不純物拡散領域を形成した所謂ウェル拡散層で囲んでもよく、所望の特性が得られる限りにおいては、基板の形成方法は特に限定しない。また、本発明に使用できる半導体基板は、特に限定されず、公知の基板を使用することができる。公知の基板としては、例えば、シリコン基板、シリコンゲルマニウム基板等が挙げられる。
【００３１】
続いて、本発明に係る不揮発性半導体記憶装置の製造方法について図９乃至図１５を基に説明する。  図９乃至図１５は、本発明装置の各製造工程におけるメモリセルを示している。尚、ここでは、フォトレジストを塗布及び除去する工程や洗浄工程については詳述しない。
【００３２】
先ず、図９に示すように、半導体基板としてのｐ型シリコン基板１００に、公知の技術により素子分離領域１１０を形成する。尚、素子分離領域１１０の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）技術、または、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術等、任意の形成技術を用いて行う。また、素子分離領域１１０の形状は、素子分離の目的を達するものであればよい。本実施形態では、素子分離領域１１０は、図９に示すように、ＳＴＩ技術によって形成する。
【００３３】
次に、必要に応じて、イオン注入により、ｐ型シリコン基板１００の表面に不純物を導入し、ｐ型シリコン基板１００の表面やｐ型シリコン基板１００のバルクを所望の不純物濃度にする。更に、ｐ型シリコン基板１００の表面を熱酸化することでゲート絶縁膜２００を形成する。尚、ゲート絶縁膜２００を形成した後にｐ型シリコン基板１００の表面やｐ型シリコン基板１００のバルクへの不純物導入を行ってもよい。
【００３４】
次に、ゲート絶縁膜２００上にゲート電極３００を形成する。図１０に示すように、ゲート絶縁膜２００上にゲート電極３００の材料である多結晶シリコンを堆積し、公知のフォトリソグラフィ技術によりパターニングした後、多結晶シリコンを反応性イオンエッチング等の異方性エッチングによりエッチングして、ゲート電極３００を形成する。尚、ゲート電極３００の幅は、５０ｎｍ〜３００ｎｍ程度が好ましいが、その範囲は特に限定しない。
【００３５】
次に、ゲート電極３００の両側に、電荷を保持する機能を有するメモリセル機能体となる電荷蓄積層５００を形成する。ここでの電荷蓄積層５００は、酸化膜−窒化膜−酸化膜からなる。先ず、ウェットエッチング等により、ゲート電極３００の両側の電荷蓄積層５００が配置される領域のゲート絶縁膜２００をエッチングする。尚、ゲート絶縁膜２００のエッチングは、ゲート電極３００をエッチングする際に、エッチング量を増加させオーバーエッチングして、ゲート電極３００と同時にエッチングしても構わない。続いて、図１１に示すように、ｐ型シリコン基板１００表面を熱酸化してシリコン酸化膜２１０を形成し、このシリコン酸化膜２１０上にシリコン窒化膜２２０を堆積する。更に、サイドウォール６００となるシリコン酸化膜を堆積し、反応性イオンエッチング等の異方性エッチングを行うことで電荷蓄積層５００を形成する。尚、電荷蓄積層５００は、酸化膜−窒化膜からなるものであってもよい。
【００３６】
ここで、本実施形態では、シリコン窒化膜２２０を堆積した後に、イオン注入法等によりｎ型の拡散領域４１０を形成する。尚、拡散領域４１０は、シリコン酸化膜２１０を形成する前や形成した後に、例えばイオン注入法により不純物導入して形成してもよい。
【００３７】
次に、電荷蓄積層５００の少なくとも一部を覆うように保護用絶縁膜６１０を形成する。図１２に示すように、例えば、シリコン酸化膜からなる絶縁膜を堆積し、反応性イオンエッチングにより絶縁膜をエッチングし、サイドウォール状に加工して、保護用絶縁膜６１０を形成する。保護用絶縁膜６１０を堆積することにより、例えば、保護用絶縁膜６１０を堆積した後に実施されるソース／ドレインを形成するための洗浄工程やエッチング工程等において、電荷蓄積層５００へのダメージを低減することができる。
【００３８】
次に、図１３に示すように、ゲート電極３００下に配置されたチャネル領域の両側に、チャネル領域と逆導電型を有する拡散領域４２０を形成する。ここでは、例えば、イオン注入法により、メモリセルのソース/ドレイン領域となるｎ型拡散領域４２０を形成する。拡散領域４２０の形成には、例えば、半導体基板の法線方向に対して、７°〜３０°傾けた角度からイオン注入することが望ましいが、必ずしも斜め方向からイオン注入を行う必要はなく、所望の拡散領域が得られる限りにおいては、その方法は特に限定しない。尚、保護用絶縁膜６１０が形成されていることにより、拡散領域４２０を形成する際のイオン注入における電荷蓄積層５００へのダメージが低減される。更に、必要に応じて、公知の技術によりシリコン及び多結晶シリコン表面のサリサイド工程を行う。尚、サリサイド工程は行わなくても構わない。
【００３９】
次いで、図１４に示すように、層間絶縁膜８００を堆積し、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ） を用いて層間膜８００の平坦化を行う。尚、層間絶縁膜８００の平坦化は、ＣＭＰに限らず、ウェットエッチング等を用いてもよく、所望の形状が得られる限りにおいては、その方法は特に限定しない。また、層間絶縁膜８００は、その反応性イオンエッチングのエッチング速度が保護用絶縁膜６１０のエッチング速度よりも速い材料で形成されていることが好ましいが、材料は特に限定しない。次に、図１５に示すように、公知の技術を用いてコンタクト９００、及びメタル配線９１０の形成を行う。
【００４０】
これにより、半導体基板の少なくとも一部を活性領域面とし、活性領域面の少なくとも一部にゲート絶縁膜２００が形成され、ゲート絶縁膜２００の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３００が形成され、更にゲート絶縁膜２００の下部にチャネル領域が形成され、チャネル領域の両側に半導体基板とは逆導電型の拡散領域４１０、４２０が形成されて、更に、ゲート電極３００の側壁に例えば熱酸化膜からなる絶縁膜を介して、例えば酸化膜-窒化膜からなる電荷蓄積層５００が形成され、更に電荷蓄積の上部、つまりゲート電極３００の両側に例えばシリコン酸化膜からなるサイドウォール６００が形成されている。更に、電荷蓄積層５００の少なくとも一部を覆うように絶縁膜が形成され、層間絶縁膜８００、コンタクト９００及びメタル配線９１０が形成され、メモリセルを成している半導体記憶装置が形成できる。
【００４１】
上述したように、本発明に係る半導体記憶装置によれば、電荷蓄積層５００夫々に対し、メモリセルの上部であって、電荷蓄積層５００の少なくとも一部を覆うように形成された電荷蓄積層５００を保護する保護用絶縁膜６１０を有することで、ゲート電極３００の両側に電荷蓄積層５００を配置するメモリセルにおいて、電荷蓄積層５００の電荷保持特性の悪化を防ぎ、電荷保持特性の良い、大容量不揮発性メモリセルを提供することが可能となる。
【図面の簡単な説明】
【００４２】
【図１】従来の半導体装置におけるメモリセルアレイの概略断面図
【図２】従来の半導体装置におけるメモリセルの概略断面図
【図３】従来の半導体装置におけるメモリセルの概略断面図
【図４】本発明に係る不揮発性半導体記憶装置の一実施形態を示す概略断面図
【図５】本発明に係る不揮発性半導体記憶装置の一実施形態を示す概略断面図
【図６】本発明に係る不揮発性半導体記憶装置の一実施形態を示す概略断面図
【図７】本発明に係る不揮発性半導体記憶装置の一実施形態を示す概略断面図
【図８】本発明に係る不揮発性半導体記憶装置の一実施形態を示す概略断面図
【図９】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１０】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１１】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１２】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１３】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１４】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【図１５】本発明に係る不揮発性半導体記憶装置の一製造工程を示す概略断面図
【符号の説明】
【００４３】
１              半導体基板
２、２００      ゲート絶縁膜
３、３００      ゲート電極
４              電荷保持膜
６、４００      チャネル領域
７              高濃度不純物拡散領域
８              低濃度不純物拡散領域
１２            ビット線
１５            チャネル 
１７            窒化物層
１８、２０      酸化物層
４８            絶縁膜
４９            フローティングゲート導電膜
５０            ビット線酸化物
５１            側面酸化物
６０            ポリシリコンワード線
１００          ｐ型シリコン基板
１１０          素子分離膜
２１０          シリコン酸化膜
２２０          シリコン窒化膜
３１０          金属ゲート電極
４１０、４２０  拡散領域
５００          電荷蓄積層
６００          サイドウォール
６１０          保護用絶縁膜
８００          層間絶縁膜
９００          コンタクト、コンタクトホール
９１０          メタル配線
【図１】
2006173528.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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