(57)【要約】 【課題】  設計検証に要する時間を短縮可能な回路設計検証装置を提供する。【解決手段】  ネットリストで記述される半導体集積回路１００をテストするテスト部２５に接続可能な回路設計検証装置であって、半導体集積回路１００をテストするためのテストデータを格納するデータ記憶装置６と、半導体集積回路１００の信号情報を格納する信号情報記憶部８１と、テストデータ及び信号情報を読み出して、信号情報を用いてテストデータを半導体集積回路１００に対応付けてテスト部２５に入力する入力情報を生成する入力情報生成部１４１とを備える。【選択図】      図１
2006048542.tif 000002
【特許請求の範囲】
【請求項１】
ネットリストで記述される半導体集積回路をテストするテスト部に接続可能な回路設計検証装置であって、
前記半導体集積回路をテストするためのテストデータを格納するデータ記憶装置と、
前記半導体集積回路の信号情報を格納する信号情報記憶部と、
前記テストデータ及び前記信号情報を読み出して、前記信号情報を用いて前記テストデータを前記半導体集積回路に対応付けて前記テスト部に入力する入力情報を生成する入力情報生成部
とを備えることを特徴とする回路設計検証装置。
【請求項２】
前記半導体集積回路を実際にテストするテスタの制約データを格納するテスタ制約記憶部と、
前記制約データに対する前記テストデータの違反を検査するテスタ制約検査部
とを更に備えることを特徴とする請求項１に記載の回路設計検証装置。
【請求項３】
ネットリストで記述される半導体集積回路をテストするテスト部に接続可能な回路設計検証装置であって、
前記半導体集積回路をテストするための構文解析されたテストデータを格納するデータ記憶装置と、
前記半導体集積回路の信号情報を格納する信号情報記憶部と、
前記信号情報に基づいて、前記テストデータを用いた前記テスト部による前記半導体集積回路のシミュレーション結果を、前記データ記憶装置に格納された期待値と比較して、不一致の場合には前記テストデータの期待値を前記シミュレーション結果と置き換える結果解析部と、
前記シミュレーション結果に基づいて前記テストデータからＤＣテストに適するテストパターンアドレスを抽出するアドレス抽出部と、
前記信号情報に基づいて前記シミュレーション結果をサイクルベースのデータに変換するシミュレーション結果変換部と、
前記テストデータを標準テストデータ記述言語に変換するテストデータ変換部
とを備えることを特徴とする回路設計検証装置。
【請求項４】
入力信号生成部が、データ記憶装置に格納されたネットリストで記述される半導体集積回路をテストするためのテストデータを読み出す手順と、
前記入力信号生成部が、信号情報記憶部に格納された前記半導体集積回路の信号情報を読み出す手順と、
前記入力信号生成部が、前記信号情報を用いて前記テストデータを前記半導体集積回路に対応付けて、前記半導体集積回路をテストするテスト部に入力する入力情報を生成する手順
とを含むことを特徴とする回路設計検証方法。
【請求項５】
回路設計検証装置において、
入力信号生成部が、データ記憶装置に格納されたネットリストで記述される半導体集積回路をテストするためのテストデータを読み出す命令と、
前記入力信号生成部が、信号情報記憶部に格納された前記半導体集積回路の信号情報を読み出す命令と、
前記入力信号生成部が、前記信号情報を用いて前記テストデータを前記半導体集積回路に対応付けて、前記半導体集積回路をテストするテスト部に入力する入力情報を生成する命令
とを実行させることを特徴とする回路設計検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータを用いた回路設計検証装置、回路設計検証方法及び回路設計検証プログラムに関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計検証においては、半導体集積回路をハードウェア記述言語（ＨＤＬ）で記述した設計データが生成される。設計データは、ゲートレベルに論理合成されて、半導体集積回路の各ゲートの接続関係を記述したネットリストが生成される。論理シミュレータは、ＨＤＬで記述される入力情報を用いて論理シミュレーションを行い、ネットリストで記述される半導体集積回路をテストする。シミュレーション結果は期待値と比較され、半導体集積回路の良否又はテストデータの良否が確認される（例えば、特許文献１参照。）。
【０００３】
設計検証においては、ネットリストと、ネットリストの各セルの遅延情報を含む、設計プロセスにより予め決定された遅延ライブラリを用いて、ネットリストのコンパイルや、ネットリストの各セル間の遅延計算を行う。コンパイル結果及び遅延計算結果と、半導体集積回路をテストするためのテストデータに基づいて、論理シミュレータに入力される入力情報の生成や、論理シミュレータによる入力情報を用いたシミュレーション結果の解析が行われる。即ち、設計検証においては、遅延ライブラリを用いずに独自のライブラリで設計検証を行うことが困難であり、遅延ライブラリを用いて遅延計算を行っているため、設計検証に時間を要していた。また、論理シミュレータによるシミュレーション結果からサイクルベースのデータに変換する際には、ラフなタイミング及び波形情報を基に変換する。このため、作成されたテストデータでは最終的にテスタで使用できずに、再度設計検証をやりなおす必要が生じる場合がある。したがって、設計検証に時間を要する。
【特許文献１】特開平５−３０３６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、設計検証に要する時間を短縮可能な回路設計検証装置、回路設計検証方法及び回路設計検証プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、ネットリストで記述される半導体集積回路をテストするテスト部に接続可能な回路設計検証装置であって、（イ）半導体集積回路をテストするためのテストデータを格納するデータ記憶装置と、（ロ）半導体集積回路の信号情報を格納する信号情報記憶部と、（ハ）テストデータ及び信号情報を読み出して、信号情報を用いてテストデータを半導体集積回路に対応付けてテスト部に入力する入力情報を生成する入力情報生成部とを備える回路設計検証装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、ネットリストで記述される半導体集積回路をテストするテスト部に接続可能な回路設計検証装置であって、（イ）半導体集積回路をテストするための構文解析されたテストデータを格納するデータ記憶装置と、（ロ）半導体集積回路の信号情報を格納する信号情報記憶部と、（ハ）信号情報に基づいて、テストデータを用いたテスト部による半導体集積回路のシミュレーション結果を、データ記憶装置に格納された期待値と比較して、不一致の場合にはテストデータの期待値をシミュレーション結果と置き換える結果解析部と、（ニ）シミュレーション結果に基づいてテストデータからＤＣテストに適するテストパターンアドレスを抽出するアドレス抽出部と、（ホ）信号情報に基づいてシミュレーション結果をサイクルベースのデータに変換するシミュレーション結果変換部と、（ヘ）テストデータを標準テストデータ記述言語に変換するテストデータ変換部とを備える回路設計検証装置であることを要旨とする。
【０００７】
本発明の第３の特徴は、（イ）入力信号生成部が、データ記憶装置に格納されたネットリストで記述される半導体集積回路をテストするためのテストデータを読み出す手順と、（ロ）入力信号生成部が、信号情報記憶部に格納された半導体集積回路の信号情報を読み出す手順と、（ハ）入力信号生成部が、信号情報を用いてテストデータを半導体集積回路に対応付けて、半導体集積回路をテストするテスト部に入力する入力情報を生成する手順とを含む回路設計検証方法であることを要旨とする。
【０００８】
本発明の第４の特徴は、回路設計検証装置において、（イ）入力信号生成部が、データ記憶装置に格納されたネットリストで記述される半導体集積回路をテストするためのテストデータを読み出す命令と、（ロ）入力信号生成部が、信号情報記憶部に格納された半導体集積回路の信号情報を読み出す命令と、（ハ）入力信号生成部が、信号情報を用いてテストデータを半導体集積回路に対応付けて、半導体集積回路をテストするテスト部に入力する入力情報を生成する命令とを実行させる回路設計検証プログラムであることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、設計検証に要する時間を短縮可能な回路設計検証装置、回路設計検証方法及び回路設計検証プログラムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施の形態に係る回路設計検証装置は、図１に示すように、ネットリストで記述される半導体集積回路１００をテストするテスト部に接続可能な回路設計検証装置であって、半導体集積回路１００をテストするためのテストデータを格納するデータ記憶装置６と、半導体集積回路の信号情報を格納する信号情報記憶部８１と、テストデータ及び信号情報を読み出して、信号情報を用いてテストデータを半導体集積回路１００に対応付けてテスト部（論理シミュレータ）２５に入力する入力情報を生成する入力情報生成部１４１とを備える。
【００１２】
図１に示した回路設計検証装置は、中央処理装置（ＣＰＵ）１、ネットリスト記憶装置２１、テストデータ生成部２２、テストデータ記憶装置２３、入力情報記憶装置２４、シミュレーション結果記憶装置２６、データ記憶装置６、制約記憶装置７、切り口情報記憶装置８、入力装置９１、出力装置９２及び主記憶装置９３を備える。入力情報記憶装置２４及びシミュレーション結果記憶装置２６には、テスト部２５が接続可能である。
【００１３】
ネットリスト記憶装置２１は、テスト対象となる半導体集積回路１００の各ゲート間の接続関係を記述したネットリストを格納する。テストデータ生成部２２は、ネットリスト記憶装置２１に格納されたネットリストに基づいて、ネットリストで記述される半導体集積回路１００のテストに必要なテストデータを生成する。テストデータ生成部２２としては、自動テストデータ生成ツール（ＡＴＰＧ）が使用可能である。テストデータは、例えば米国電子技術者協会（ＩＥＥＥ）で標準化された標準テスト・インターフェース言語（ＳＴＩＬ）や波形生成言語（ＷＧＬ）等で記述することができる。特にＳＴＩＬ記述においては、半導体集積回路１００を実際にテストする高機能の試験装置（テスタ）に対応した自由度の高いタイミング記述が可能である。テストデータは、テストデータ記憶装置２３に格納される。テストデータ記憶装置２３には、入力装置９１を介して入力されたテストデータが予め格納されていても良い。
【００１４】
ＣＰＵ１は、テストデータインターフェース１１、テスタ制約検査部１２及びテスト部インターフェース１４を備える。テストデータインターフェース１１は、パーサー１１１及びテストデータ変換部１１２を備える。パーサー１１１は、記述検査モジュール１１１１、日付検査モジュール１１１２及び構文解析モジュール１１１３を備える。
【００１５】
記述検査モジュール１１１１は、制約記憶装置７のピン名制約記憶部７１に格納されたピン名制約を読み出す。ピン名制約記憶部７１に格納されたピン名制約では、図２に示すように、“＃COMMENT”はコメントを示し、コメントを任意に記述可能である。“PINNAMMAX”は使用可能なピン名の文字数の最大値を示し、“40”と記述されている。“PINSTOL”はピン名の大文字／小文字の区別を示し、区別しない“OFF”と記述されている。“ON”であれば大文字／小文字を区別する。“NGPINNAM”は使用できない文字を示し、“_TSB”と記述されている。“PINEXTCHR”は使用可能な特殊文字を示し、使用可能な特殊文字を記述可能である。ピン制約記憶部（ピン名制約ファイル）７１は、必要に応じて図１に示した入力装置９１を介してカスタマイズが可能である。記述検査モジュール１１１１は、ピン名制約に対するテストデータ記憶装置２３に格納されたテストデータの文法的な記述違反を検査する。
【００１６】
更に、記述検査モジュール１１１１は、制約記憶装置７の波形タイプ記憶部（波形対応テーブル）７２に格納された波形タイプを読み出す。波形タイプ記憶部７２に格納された波形タイプ“DT”は、図３に示すように、波形タイプ、波形キャラクタ（ＷＦＣ）、時刻、立ち上がり／立ち下がり情報を含む。例えば１行目において、“01”は波形キャラクタを示し、信号値として“0”又は“1”をとり得ることを示す。“0”は時刻を示し、“D/U”は立ち上がり／立ち下がり情報を示す。即ち、１行目の波形タイプ“DT”は、時刻が“0”において信号が“0”のときに波形が立ち下がり、信号が“1”のときに波形が立ち上がる波形である。なお、波形キャラクタ“X”は信号が“0”又は“1”のどちらか分からない不定の状態を示す。波形キャラクタ“Z”は、信号が“0”と“1”のどちらでもない中間電位（ハイ・インピーダンス）の状態を示す。波形キャラクタ“N”は、信号が入力されない状態を示す。時刻“d”は、遅延する時刻を示す。波形タイプ記憶部７２の波形タイプは必要に応じて図１に示した入力装置９１を介してカスタマイズが可能である。記述検査モジュール１１１１は、波形タイプに対するテストデータの文法的な記述違反を検査する。
【００１７】
記述検査モジュール１１１１による検査で、致命的ではないワーニングエラー、致命的なフェータルエラー、及び半導体集積回路１００が正常に動作できないシステムエラー等の記述違反があれば、記述検査モジュール１１１１は、エラーメッセージを出力装置９２に表示させる。例えば図４に、ワーニングエラーのエラーメッセージを示す。エラーメッセージには、ライン番号“Line:9”等のエラー箇所、“同一信号名が同一Ｉ／Ｏ属性で定義されています”等のエラー内容を示す。
【００１８】
図１に示した日付検査モジュール１１１２は、テストデータ記憶装置２３に格納されたテストデータと異なるテストデータがデータ記憶装置６に既に格納されている場合には、データ記憶装置６に既に格納されているテストデータが生成された日付と、テストデータ記憶装置２３に格納されたテストデータが生成された日付を比較する。
【００１９】
構文解析モジュール１１１３は、テストデータ記憶装置２３に格納されたテストデータを構文解析（コンパイル）する。コンパイルされたテストデータは、図５に示すように、ピン情報ＴＤ１、信号情報ＴＤ２、タイミング情報ＴＤ３、パターン情報ＴＤ４、スキャン情報ＴＤ５、ＤＣ情報ＴＤ６、テストメソッドＴＤ７、及びテストフローＴＤ８を含む。更に、コンパイルされたテストデータには、独自に定義される情報もユーザーキーワード（UserKeywords）ＴＤ９として、図１に示した入力装置９１を介して入力して含めても良い。コンパイルされたテストデータは、データ記憶装置６に格納される。
【００２０】
なお、構文解析モジュール１１１３は、記述検査モジュール１１１１による検査でフェータルエラー又はシステムエラーが有れば、テストデータ記憶装置２３に格納されたテストデータをデータ記憶装置６に書き込まない。更に、構文解析モジュール１１１３は、日付検査モジュール１１１２による比較結果、データ記憶装置６に既に格納されていたテストデータの日付の方が新しい場合にも、テストデータ記憶装置２３に格納されたテストデータをデータ記憶装置６に書き込まない。
【００２１】
テスタ制約検査部１２は、制約検査モジュール１２１及び選択モジュール１２２を備える。制約検査モジュール１２１は、データ記憶装置６にテストデータが格納された場合や、テストデータが変更・更新された場合には、制約記憶装置７のテスタ制約記憶部７３に格納された半導体集積回路１００を実際にテストするテスタの制約データを読み出す。テスタ制約記憶部７３に格納されたテスタ制約においては、例えば図６に示すように、“TESTER”はテスタ名を示し、“T256”と記述されている。“TCAMAX”，“TCAMAX2”はテスタにおけるタイミングコール数の最大値を示し“16”回が記述されている。“INTVC”はクロックの入出力波形の間隔の最大値を示す。“UU”，“DU”，“DD”はそれぞれ立ち上がり／立ち上がりの間隔“5”ｎｓ、立ち下がり／立ち上がりの間隔“10”ｎｓ、立ち下がり／立ち下がりの間隔“50”ｎｓを示す。“NODT”は遅延がないことを意味する。“INTVS”は、ストローブの入出力波形の間隔の最大値を示す。立ち上がり／立ち上がりの間隔“UU”が“5”ｎｓ、立ち下がり／立ち上がりの間隔“DU”が“10”ｎｓ、立ち下がり／立ち下がりの間隔“DD”が“50”ｎｓと記述されている。“WCKVC”は、ダブルクロックの間隔の最大値を示し、“10”ｎｓと記述されている。“ITMMAX”は入力タイミング設定数の最大値を示し、“10”回と記述されている。“OTMMAX”は出力タイミング設定数の最大値を示し、“4”回と記述されている。テスタの制約は使用予定のテスタに合わせて、テスタのワーストパラメータ等、図１に示した入力装置９１を介して適宜カスタマイズすることが可能である。制約検査モジュール１２１は、図６に示すようなテスタ制約に対する、データ記憶装置６に格納されたテストデータの違反を検査する。
【００２２】
なお、制約検査モジュール１２１は、テスタ制約に基づいて、テスタ制約に対する違反の検査自体を抑制することも可能である。選択モジュール１２２は、制約検査モジュール１２１によるテスタ制約に対する違反の検査結果に基づいて、半導体集積回路１００の実際のテストで使用可能なテスタを選択することができる。
【００２３】
テスト部インターフェース１４は、入力情報生成部１４１、結果解析部１４２、シミュレーション結果変換部１４３、及びアドレス抽出部１４４を備える。入力情報生成部１４１は、データ記憶装置６に格納されたテストデータ、及び切り口情報記憶装置８の信号情報記憶部８１に格納された信号情報を読み出す。信号情報記憶部８１に格納された信号情報は、遅延ライブラリに依存しない情報である。信号情報は、例えば図７に示すように、ネットリストで記述される半導体集積回路１００の外部ピン名として外部入力ピン名“I1”，“I2”，“I3”、外部出力ピン名“O1”，“O2”，“O3”及び外部双方向ピン名“IO1”，“IO2”，“IO3”が記述されている。また、テストデータのテスタピン名として、例えばネットリストの外部ピン名と同一名で、外部入力ピン名“I1”，“I2”，“I3”、外部出力ピン名“O1”，“O2”，“O3”及び外部双方向ピン名“IO1”，“IO2”，“IO3”が記述されている。更に、Ｉ／Ｏ属性として入力“IN”、出力“OUT”及び双方向“IO”が記述されている。他にも、プルアップバッファ“PU”、トライステート出力バッファ“3ST”、プルダウンバッファ“PD”、及びオープンドレインバッファ“OD”等のバッファの種類や、半導体集積回路１００の実際の図示を省略したデバイスピン番号が記述される。信号情報は、図１に示した入力装置９１を介して適宜カスタマイズが可能である。
【００２４】
入力情報生成部１４１は、図７に示すような信号情報に基づいてテストデータを半導体集積回路１００に対応付けることにより、テスト部２５に入力するVerilog記述やＶＨＤＬ記述の入力情報を生成する。入力情報生成部１４１は、例えば図８に示すように、図７に示したネットリストで記述される半導体集積回路１００の組み合わせ回路１０１の外部入力ピン名“I1”〜“I3”の外部入力ピンＮＩ１〜ＮＩ３と一致するように、テスタ入力ピン名“I1”〜“I3”のテスタ入力ピンＴＩ１〜ＴＩ３を並べる。外部入力ピンＮＩ１〜ＮＩ３とテスタ入力ピンＴＩ１〜ＴＩ３間には、バッファタイプが“PU”，“PU”，“PU/OD”のバッファＢＩ１〜ＢＩ３を配置する。更に、入力情報生成部１４１は、図８に示すように、図７に示したネットリストで記述される半導体集積回路１００の組み合わせ回路１０１の外部出力ピン名“O1”〜“O3”の外部出力ピンＮＯ１〜ＮＯ３と一致するように、テスタ出力ピン名“O1”〜“O3”のテスタ出力ピンＴＯ１〜ＴＯ３を並べる。外部出力ピンＮＯ１〜ＮＯ３とテスタ出力ピンＴＯ１〜ＴＯ３間には、バッファタイプが“3ST”等のバッファＢＯ１〜ＢＯ３を配置する。更に、入力情報生成部１４１は、図８に示すように、図７に示したネットリストで記述される半導体集積回路１００の組み合わせ回路１０１の外部双方向ピン名“IO1”〜“IO3”の外部双方向ピンＮＩＯ１〜ＮＩＯ３と一致するように、テスタ双方向ピン名“IO1”〜“IO3”のテスタ双方向ピンＴＩＯ１〜ＴＩＯ３を並べる。外部双方向ピンＮＩＯ１〜ＮＩＯ３とテスタ双方向ピンＴＩＯ１〜ＴＩＯ３間には、バッファタイプが“PD”，“PU”等のバッファＢＩＯ１〜ＢＩＯ３を配置する。
【００２５】
更に、入力情報生成部１４１は、図８に示すように、入力されるスキャンパターンＳＩＮ１〜ＳＩＮ３及び出力されるスキャン結果パターンＳＯＵＴ１〜ＳＯＵＴ３を、ネットリストで記述される半導体集積回路１００の各スキャンフリップフロップ（ＦＦ）Ｒ１〜Ｒ３に直接割り付け、各スキャンフリップフロップＲ１〜Ｒ３を直接観測できるように生成する。生成された入力情報は、図１に示した入力情報記憶装置２４に格納される。
【００２６】
テスト部２５としては、ゲートレベル、レジスタトランスファーレベル（ＲＴＬ）、ビヘイビアレベルの論理シミュレーションを行う論理シミュレータが使用可能である。テスト部２５は、入力情報生成部１４１により生成された入力情報に基づいて論理シミュレーションを行うことにより、ネットリストで記述される半導体集積回路１００をテストする。例えば、図８に示したテスタ入力ピンＴＩ１〜ＴＩ３やテスタ双方向ピンＴＩＯ１〜ＴＩＯ３を介して、外部入力ピンＮＩ１〜ＮＩ３や外部双方向ピンＮＩＯ１〜ＮＩＯ３に入力情報が入力される。ネットリストに入力された信号は、ネットリスト内の論理素子を伝搬する。ネットリストの外部出力ピンＮＯ１〜ＮＯ３や外部双方向ピンＮＩＯ１〜ＮＩＩＯ３からのシミュレーション結果は、出力ピンＴＯ１〜ＴＯ３やテスタ双方向ピンＴＩＯ１〜ＴＩＯ３を介して出力される。
【００２７】
更に、テスト時には、スキャンパターンＳＩＮが同一クロックで各スキャンフリップフロップＲ１〜Ｒ３に同時に与える。また、同一クロックで各スキャンフリップフロップＲ１〜Ｒ３からスキャン結果パターンＳＯＵＴが同時に出力される。このため、初段のスキャンフリップフロップＲ１にスキャンパターンＳＩＮを入力して最終段のスキャンフリップフロップＲ３からスキャン結果パターンＳＯＵＴを出力するシフト動作を省略でき、高速にテストが実行可能である。この結果、図９に示すようなシミュレーション結果（ダンプファイル）が得られる。シミュレーション結果は、バリュー・チェンジ・ダンプ（ＶＣＤ）又はダンプポート（dumpports）のイベントベースで記述される。「イベントベース」は、注目するピンが“1”から“0”或いは“0”から“1”に変化するときのその変化点（イベント）を、時間の経過との関係で示す。イベントベースでは、例えば時刻１００ｎｓで信号“INPIN3”及び“BUSIN[1]”がロー（L）からハイ（H）に変化しているので、時刻１００ｎｓのときの信号“INPIN3”の変化後の値H，“BUSIN[1]”の値Hが示される。シミュレーション結果は、図１に示したシミュレーション結果記憶装置２６に格納される。
【００２８】
テスト部インターフェース１４の結果解析部１４２は、シミュレーション結果記憶装置２６に格納されたシミュレーション結果を検証する。結果解析部１４２は、照合モジュール１４２１、不具合検査モジュール１４２２、マージン検査モジュール１４２３、及び良否判定モジュール１４２４を備える。照合モジュール１４２１は、シミュレーション結果記憶装置２６に格納されたシミュレーション結果と、データ記憶装置に格納されたテストデータに含まれる期待値を照合する。シミュレーション結果と期待値が不一致のときには、照合モジュール１４２１は、シミュレーション結果をデータ記憶装置６に格納された期待値と置き換えデバッグする。更に、照合モジュール１４２１は、シミュレーション結果と期待値の不一致箇所のアドレスと、不一致の期待値及びシミュレーション結果を出力装置９２のモニタに表示させる。
【００２９】
不具合検査モジュール１４２２は、シミュレーション結果記憶装置２６に格納されたシミュレーション結果に基づいて、半導体集積回路１００の外部双方向ピンのコンフリクト及びフローティング等の不具合を検査する。更に、不具合検査モジュール１４２２は、不具合の検査結果を出力装置９２に表示させる。マージン検査モジュール１４２３は、シミュレーション結果に基づいて、例えば図９に示したストローブ信号MPOのマージン（ストローブマージン）が十分に有るか検査する。更に、図１に示したマージン検査モジュール１４２３は、ストローブマージンの検査結果を出力装置９２に表示させる。良否判定モジュール１４２４は、照合モジュール１４２１、不具合検査モジュール１４２２、及びマージン検査モジュール１４２３による照合結果又は検査結果に基づいて、データ記憶装置６に格納されたテストデータの良否を判定する。
【００３０】
テスト部インターフェース１４のシミュレーション結果変換部１４３は、切り口情報記憶装置８の波形情報記憶部８２に格納された波形情報、及び信号情報記憶部８１に格納された信号情報を読み出す。波形情報は、シミュレーション結果であるイベント情報をサイクルベースに変換するための波形、タイミングの情報で、遅延ライブラリに依存しない情報である。波形情報は、図１０に示すように、サイクル値“CYCLE”として“200ｎｓ”が記述されている。信号名“pin”として、“INPIN1”，“INPIN2”，“INPIN3”，“BUSIN[0]”，“BUSIN[1]”，“BUSIO[19:0]”，“MPO”が記述されている。Ｉ／Ｏ属性として入力“in”、出力“OUT”、及び双方向“bi”が記述されている。更に波形タイミング情報“dt 180ns”等が記述されている。図１に示したシミュレーション結果変換部１４３は、イべントベースのシミュレーション結果をサイクルベースにフォーマット変換（サイクライズ）する。「サイクルベース」とは、例えば２００ｎｓ等の周期毎に波形を区切り、区切った時刻のタイミング情報を示すものである。更に、図１に示したシミュレーション結果変換部１４３は、サイクルベースのシミュレーション結果を、出力装置９２のモニタに波形で表示させる。シミュレーション結果は、入力装置９１を介して編集されることも可能である。
【００３１】
アドレス抽出部１４４は、切り口情報記憶装置８のＤＣ条件記憶部８３に格納されたＤＣ条件を読み出す。ＤＣ条件は、ＤＣ測定アドレスを自動抽出するための情報であり、遅延ライブラリには依存しない情報である。ＤＣ条件には、図１１に示すように、ＤＣ条件のキーワード“$standby_condition”，“$input_current_conditionN”，“$output_current_conditionN”，“$3state_current_conditionN”，“$standby_limitation_time”、ピン名又は階層識別ピン名、及び条件式を含む。更に、ＤＣ条件は、図１２に示すように、図１１に示したＤＣ条件のキーワード“$standby_condition”，“$input_current_conditionN”，“$output_current_conditionN”，“$3state_current_conditionN”，“$standby_limitation_time”がそれぞれ示す意味として、“静的消費電流（IDDstatic）テスト用のＤＣ条件”、“高レベル／低レベル入力電流（IIH/IIL）テスト用のＤＣ条件”、高レベル／低レベル出力電流（IOH/IOL）テスト用のＤＣ条件”、“高レベル／低レベルディセーブル電流（IDH/IDL）テスト用のＤＣ条件、“静的消費電流（IDDstatic）抽出対象外時刻”が記述されている。及びサイクルベースのシミュレーション結果に基づいて、データ記憶装置６に格納されたテストデータから、半導体集積回路１００の実際のＤＣテストのＤＣ条件に合致するテストパターンアドレスを抽出する。
【００３２】
アドレス抽出部１４４は、図１１及び図１２に示したＤＣ条件のテスト項目毎に、条件式に合致するテストデータのテストパターンアドレス、ピン名、パターンブロック名、抽出する。テスト項目としては静的消費電流、動的消費電流、高レベル出力電圧、高レベル出力電流、低レベル出力電圧、低レベル出力電流、高レベル入力電流、低レベル入力電流、高レベルディセーブル電流、低レベルディセーブル電流等がある。パターンアドレスの抽出結果には、例えば図１３に示すように、テスト項目“KIND”、テストデータのピン名“PIN”、パターンブロック名“TESTPATT”、測定可能なパターンアドレス“ADRESS”、ＤＣ条件の種別“CONDITION”等が記述されている。テスト項目“KIND”の欄には、高レベル出力電圧／電流“VOH/IOH”、低レベル出力電圧／電流“VOL/IOL”高レベル／低レベル入力電流“IIH/IIL”静的消費電流“IDD(S)”動的消費電流“IDD(D)”が記述されている。
【００３３】
図１に示したテストデータインターフェース１１のテストデータ変換部１１２は、データ記憶装置６に格納されたテストデータを、アドレス抽出部１４４により抽出されたパターンアドレスを含めて、IEEEで標準化されたＳＴＩＬ記述等のテストデータに変換する。変換されたテストデータは、テストデータ記憶装置２３に格納される。
【００３４】
データ記憶装置６は、構文解析モジュール１１１３によりコンパイルされたテストデータ、及びシミュレーション結果変換部１４３により変換されたテストデータを格納する。切り口情報記憶装置８は、信号情報を格納する信号情報記憶部８１、波形情報を格納する波形情報記憶部８２、及びＤＣ条件を格納するＤＣ条件記憶部８３を備える。制約記憶装置７は、ピン名制約を格納するピン名制約記憶部７１、波形タイプを格納する波形タイプ記憶部７２、及びテスタ制約を格納するテスタ制約記憶部７３を備える。また、テストデータ記憶装置２３は、テストデータ変換部１１２により変換された標準テストデータ記述言語も格納する。
【００３５】
図１に示した入力装置９１としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置９２としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。主記憶装置９３には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置９３としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００３６】
次に、本発明の実施の形態に係る回路設計検証方法の一例を、図１４のフローチャートを参照しながら説明する。
【００３７】
（イ）ステップＳ１において、図１に示したテストデータ生成部２２は、ネットリスト記憶装置２１に格納されたネットリストに基づいて、ネットリストで記述される半導体集積回路１００のテストに必要なテストデータをＳＴＩＬ記述等で生成する。テストデータはテストデータ記憶装置２３に格納される。
【００３８】
（ロ）ステップＳ２において、記述検査モジュール１１１１は、ピン名制約記憶部７１に格納され図２に示すようなピン名制約、波形タイプ記憶部７２に格納された図３に示すような波形タイプ、及びテストデータ記憶装置２３に格納されたテストデータを読み出して、ピン名制約及び波形タイプに対するテストデータの記述違反を検査する。記述違反が有ればステップＳ１に戻り、テストデータ生成部２２はテストデータを再度生成する。一方、ステップＳ２において記述違反が無ければ、ステップＳ３に進む。
【００３９】
（ハ）ステップＳ３において、制約検査モジュール１２１は、テストデータ記憶装置２３に格納されたテストデータ、及びテスタ制約記憶部７３に格納された図６に示すようなテスタ制約を読み出して、テスタ制約に対するテストデータの違反を検査する。違反が有ればステップＳ１に戻り、テストデータ生成部２２はテストデータを再度生成する。また、ステップＳ３において、選択モジュール１２２は、テスタ制約検査部１２による検査結果に基づいて、半導体集積回路１００の実際のテストに使用可能なテスタを選択し、出力装置９２に表示する。ステップＳ３において違反が無ければステップＳ４に進む。ステップＳ４において、構文解析モジュール１１１３がテストデータをコンパイルする。コンパイルされたテストデータは、データ記憶装置６に格納される。
【００４０】
（ニ）ステップＳ５において、入力情報生成部１４１は、データ記憶装置６に格納されたテストデータ、及び信号情報記憶部８１に格納された図７に示すような信号情報を読み出して、図８に示すようにテストデータをネットリストで記述される半導体集積回路１００に対応付ける。この結果、ネットリストで記述される半導体集積回路１００をテストするための入力情報が生成される。ステップＳ６において、図１に示したテスト部２５は、入力情報生成部１４１により生成された入力情報を用いて論理シミュレーションを行い、ネットリストで記述される半導体集積回路１００をテストする。シミュレーション結果は、シミュレーション結果記憶装置２６に格納される。
【００４１】
（ホ）ステップＳ７１において、照合モジュール１４２１は、図９に示すようなイベントベースのシミュレーション結果を、データ記憶装置６に格納されたテストデータに含まれる期待値と照合する。シミュレーション結果と期待値の不一致があった場合、照合モジュール１４２１は、シミュレーション結果を不一致の期待値と置き換えデバッグする。更に、不具合検査モジュール１４２２は、外部双方向ピンでコンフリクト／フローティングの発生などの不具合を検査する。また、マージン検査モジュール１４２３は、ストローブマージンが十分に有るか検査する。
【００４２】
（ヘ）ステップＳ７２において、アドレス抽出部１４４は、ＤＣ条件記憶装置に格納された図１１及び図１２に示すようなＤＣ条件、及びサイクルベースのシミュレーション結果に基づいて、テストデータからＤＣテストに適するテストパターンアドレスを抽出する。ステップＳ７３において、シミュレーション結果変換部１４３は、波形情報記憶部８２に格納された図１０に示すような波形情報に基づいて、イベントベースのシミュレーション結果をサイクルべースに変換（サイクライズ）する。
【００４３】
（ト）ステップＳ７４において、良否判定モジュール１４２４は、照合モジュール１４２１、不具合検査モジュール１４２２、及びマージン検査モジュール１４２３による照合結果及び検査結果に基づいて、データ記憶装置６に格納されたテストデータの良否を判定する。テストデータが良品と判定されれば、ステップＳ８に進む。ステップＳ８において、テストデータ変換部１１２は、データ記憶装置６に格納された、不一致の期待値が置き換えられた（デバッグされた）テストデータを、IEEEで標準化されたＳＴＩＬ記述等のテストデータに変換する。テストデータは、アドレス抽出部１４４により抽出されたＤＣテストに適するテストパターンアドレスも含む。テストデータがデータ記憶装置６に格納されて処理を終了する。データ記憶装置６に格納されたテストデータは、半導体集積回路１００の実際のテストに使用可能である。なお、この際テスタ制約検査部１２は、テスタ制約記憶部７３に格納されたテスタ制約に対するテストデータの違反を再度検査しても良い。
【００４４】
（チ）一方、ステップＳ７４においてテストデータが不良品と判定されたときにはステップＳ９に進む。ステップＳ９において、テストデータ変換部１１２は、データ記憶装置６に格納されたテストデータを見直して、ステップＳ１に戻りテストデータを修正した後、ステップＳ２におけるテストデータの記述違反の検査からやり直す。或いは、ステップＳ９において、切り口情報記憶装置８に格納された信号情報、波形情報及びＤＣ条件等の切り口情報を見直して修正する。その後、ステップＳ７に戻り、修正した切り口情報を用いて、シミュレーション結果と期待値の照合Ｓ７１からやり直す。
【００４５】
実施の形態によれば、入力情報生成部１４１が、信号情報記憶部８１に格納された信号情報を切り口として、入力情報を遅延ライブラリに依存せずに生成する。したがって、入力情報を生成するために、ネットリスト及び遅延ライブラリを用いた遅延計算等により入力情報を生成しなくて良く、設計検証に要する時間が短縮可能となる。
【００４６】
また、シミュレーション結果変換部１４３が、波形情報記憶部８２に格納された波形情報及び信号情報記憶部８１に格納された信号情報を切り口としてイベントベースのシミュレーション結果をサイクルベースにフォーマット変換（サイクライズ）する。したがって、シミュレーション結果のサイクルベースのために遅延ライブラリを用いた遅延計算を行わなくて良くなり、設計検証の時間を短縮できる。この際、テスタの制約を考慮したチェックが実施できるため、下流のテスタでタイミング的な不整合発生による後戻りのための再検証がなくなるため、全体的な設計検証に要する時間を短縮できる。
【００４７】
また、アドレス抽出部１４４が、ＤＣ条件記憶部８３に格納されたＤＣ条件を切り口として、ＤＣテストに適するテストパターンアドレスを自動的に抽出することができるため、設計検証時のＤＣテストパターン作成に要する時間を短縮できる。
【００４８】
また、テストデータ記憶装置２３に格納されたテストデータ、信号情報記憶部８１に格納された信号情報、波形情報記憶部８２に格納された波形情報、及びＤＣ条件記憶部８３に格納されたＤＣ条件は、入力装置９１或いは図示を省略した通信ネットワークを介して適宜カスタマイズできるので、顧客のテスト開発環境（設計検証環境）へのプラグインも容易に実現可能である。図１に示した回路設計検証装置にプラグインすれば、顧客自身でテスト環境を構築しなくて良く、顧客にとってテスト開発環境に必要な開発期間と開発コストを大幅に削減できる。
【００４９】
また、図１４に示したステップＳ８のテストデータ生成の段階までテスタ制約に対するテストデータの違反を検査しない場合、ステップＳ８のテストデータ生成の段階の検査でテストデータに違反が有れば、テストデータを修正して、論理シミュレーションによるテストを再度行わなければならず、イタレーションが生じる。これに対して、図１に示した制約検査モジュール１２１によれば、ステップＳ３の上流の論理シミュレーションによるテストの前段階で、テスタ制約に対するテストデータの違反を検査するので、イタレーションを防止できる。
【００５０】
図１４に示した一連の操作は、図１４と等価なアルゴリズムのプログラムにより、図１に示した情報処理装置を制御して実行できる。このプログラムは、本発明の情報処理装置を構成するコンピュータ回路設計検証装置のプログラム記憶装置（図示省略）に記憶させれば良い。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を情報処理装置のプログラム記憶装置に読み込ませることにより、本発明の一連の劣化操作を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープ等が「コンピュータ読取り可能な記録媒体」に含まれる。例えば、情報処理装置の本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを情報処理装置を構成するプログラム記憶装置にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。更に、インターネット等の情報処理ネットワークを介して、このプログラムをプログラム記憶装置に書き込むことが可能である。
【００５１】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る回路設計検証装置は、図１５に示すように、ＣＰＵ１が信号情報生成部１３、及び波形情報生成部１５を更に備える点が、図１に示した回路設計検証装置と異なる。信号情報生成部１３は、ネットリスト記憶装置２１に格納されたネットリストに基づいて、図７に示すような信号情報や、信号情報のテンプレートを自動生成する。波形情報生成部１５は、ネットリスト記憶装置２１に格納されたネットリストに基づいて、図１０に示すような波形情報や、波形情報のテンプレートを自動生成する。
【００５２】
第１の変形例によれば、信号情報生成部１３及び波形情報生成部１５がネットリストから信号情報及び波形情報をそれぞれ自動生成するので、手作業の場合と比べて特にピン数が多いときには信号情報及び波形情報の生成が容易となる。また、信号情報生成部１３及び波形情報生成部１５によれば、信号情報及び波形情報を設計検証のテスト前にそれぞれ予め生成することができるので、テストに要する時間を短縮可能となる。
【００５３】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る回路設計検証方法を、図１６のフローチャートを参照しながら説明する。
【００５４】
（イ）ステップＳ１１において、ＲＴＬの記述に基づいたテストベンチを用いて、図１５に示したテスト部２５に入力される入力情報を作成している。テスト部２５は、入力情報を用いてＲＴＬレベルの論理シミュレーションを行い半導体集積回路１００をテストする。ステップＳ１２において、波形情報生成部１５は、ネットリスト記憶装置２１に格納されたネットリストに基づいて図１０に示すような波形情報を生成する。ステップＳ１３において、信号情報生成部１３は、ネットリスト記憶装置２１に格納されたネットリストに基づいて図７に示すような信号情報を生成する。ステップＳ１４において、シミュレーション結果変換部１４３は、ステップＳ１１でのＲＴＬレベルのシミュレーション結果をサイクルベースのデータに変換（サイクライズ）する。ステップＳ１５において、制約検査モジュール１２１は、サイクルベースのシミュレーション結果のテスタ制約に対する違反を検査する。テスタ制約に対する違反が有れば、波形情報や信号情報を見直し再度サイクライズする。テスタ制約に対する違反が無ければ、ステップＳ１の手順に進む。ステップＳ１〜ステップＳ９の手順は、図１４に示したフローチャートと実質的に同様であるので、重複した説明を省略する。
【００５５】
第２の変形例によれば、ステップＳ１１のＲＴＬのシミュレーションによるシミュレーション結果に対して、ステップＳ１５において制約検査モジュール１２１がテスタ制約に対する違反を検査するので、ステップＳ３のテスタ制約に対する違反の検査よりも前段階でイタレーションの発生を防止できる。
【００５６】
（第３の変形例）
本発明の実施の形態の第３の変形例に係る回路設計検証装置は、図１７に示すように、故障シミュレータインターフェース３１、テスタインターフェース３２、故障解析ツールインターフェース３３、及びカスタマインターフェース３４を更に備える点が、図１に示した回路設計検証装置と異なる。回路設計検証装置には、半導体集積回路１００の故障を解析する故障シミュレータ４１、半導体集積回路１００をテストする各種市販のテスタ４２、テストベンチ等の故障解析ツール４３、及び種々のカスタマツール４４が接続されている。
【００５７】
故障シミュレータインターフェース３１は、故障シミュレータ４１に対するインターフェースである。故障シミュレータインターフェース３１は、データ記憶装置６に格納された入力情報に基づいて故障シミュレータ４１に与える入力情報を生成する。テスタインターフェース３２は、テスタ４２に対するインターフェースである。テスタインターフェース３２は、データ記憶装置６に格納された入力情報に基づいて、テスタ４２に与える入力情報を生成する。故障解析ツールインターフェース３３は、故障解析ツール４３に対するインターフェースである。故障解析ツールインターフェース３３は、テスタ４２からのフェイルログ情報に基づいて、故障解析ツール４３に与える入力情報を生成する。カスタマインターフェース３４は、データ記憶装置６に格納されたテストデータに基づいて、カスタマツール４４で使用するための顧客が希望するフォーマットで出力する。他の構成は、図１に示した回路設計検証装置と実質的に同様であるので、重複した説明を省略する。
【００５８】
本発明の第３の変形例によれば、故障シミュレータインターフェース３１、テスタインターフェース３２、故障解析ツールインターフェース３３、カスタマインターフェース３４を更に備えることにより、故障シミュレータ４１の入力情報、テスタ４２の入力情報、故障解析ツール４３の入力情報、利用者オリジナルのカスタマツール４４のための情報を生成できる。なお、第３の変形例において、テスト部インターフェース１４が無くても良い。その場合でも、テスタ制約によるテスタ制約違反検査を行い、カスタマインターフェース３４により所望のテスタに与えるインターフェース等を開発することでテスト環境を構築できる。
【００５９】
（第４の変形例）
本発明の実施の形態の第４の変形例に係る回路設計検証装置は、図１８に示すように、管理部１６を備える点が、図１に示した回路設計検証装置と異なる。管理部１６は、ＲＴＬのシミュレーション結果、テストデータ記憶装置２３に格納されたテストデータ及びテスタパターンのパターン情報を管理情報として管理情報記憶装置１７に書き込む。管理情報には、図１９に示すように、例えばテスト部２５からの、ＲＴＬテスト名、テストデータ名、入力情報名、デザインキットの使用バージョン、及び変更履歴を書き込む。他の構成は、図１に示した回路設計検証装置と実質的に同様であるので、重複した説明を省略する。
【００６０】
第４の変形例によれば、管理情報記憶装置１７に格納されている管理情報、生成したテストデータパターンの素性を調べたいときに、１回１回ファイルを開いてファイル内容を確認しなくても、管理情報記憶装置１７を参照すれば確認することができる。
【００６１】
（第５の変形例）
本発明の実施の形態の第５の変形例に係る回路設計検証装置は、図２０に示すように、テストデータ生成部２２により生成又は入力装置９１から入力された複数のテストデータをそれぞれ格納する複数のテストデータ記憶装置２３ａ〜２３ｃを備える点が、図１に示した回路設計検証装置と異なる。パーサー１１１は、複数のテストデータ記憶装置２３ａ〜２３ｃにそれぞれ格納された複数のテストデータが同一のスキャン情報を含んでいるときには、テストデータのインクルードステートメントを使用することによって、同一のスキャン情報があれば、他のテストデータではそのスキャン情報を参照する。更に、パーサー１１１は、同一のＤＣ条件及びタイミング情報が含まれているときにも同様にインクルードステートメントを使用する。
【００６２】
第５の変形例によれば、テストデータが複数有る場合でも、同一のスキャンセルの情報を共有することで、データ記憶装置６のファイルサイズを削減することができる。
【００６３】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態に係る回路設計検証装置の一例を示すブロック図である。
【図２】本発明の実施の形態に係るピン名制約記憶部の一例を示す概略図である。
【図３】本発明の実施の形態に係る波形タイプ記憶部の一例を示す概略図である。
【図４】本発明の実施の形態に係るエラーメッセージの一例を示す画面である。
【図５】本発明の実施の形態に係るテスタ制約の一例を示す概略図である。
【図６】本発明の実施の形態に係るテストデータの一例を示す概略図である。
【図７】本発明の実施の形態に係る信号情報の一例を示す概略図である。
【図８】本発明の実施の形態に係るネットリストで記述される半導体集積回路の一例を示すブロック図である。
【図９】本発明の実施の形態に係るシミュレーション結果の一例を示すタイミングチャートである。
【図１０】本発明の実施の形態に係る波形情報の一例を示す概略図である。
【図１１】本発明の実施の形態に係るＤＣ条件の一例を示す概略図である。
【図１２】本発明の実施の形態に係るＤＣ条件の一例を示す概略図である。
【図１３】本発明の実施の形態に係るテストパターンアドレスの抽出結果の一例を示す概略図である。
【図１４】本発明の実施の形態に係る回路設計検証方法の一例を示すフローチャートである。
【図１５】本発明の実施の形態の第１の変形例に係る回路設計検証装置の一例を示すブロック図である。
【図１６】本発明の実施の形態の第２の変形例に係る回路設計検証方法の一例を示すフローチャートである。
【図１７】本発明の実施の形態の第３の変形例に係る回路設計検証装置の一例を示すブロック図である。
【図１８】本発明の実施の形態の第４の変形例に係る回路設計検証装置の一例を示すブロック図である。
【図１９】本発明の実施の形態の第４の変形例に係るパターン管理情報の一例を示す概略図である。
【図２０】本発明の実施の形態の第５の変形例に係る回路設計検証装置の一例を示すブロック図である。
【符号の説明】
【００６５】
１…ＣＰＵ
６…データ記憶装置
７…制約記憶装置
８…切り口情報記憶装置
１１…テストデータインターフェース
１２…テスタ制約検査部
１３…信号情報生成部
１４…テスト部インターフェース
１５…波形情報生成部
１６…管理部
１７…管理情報記憶装置
２１…ネットリスト記憶装置
２２…テストデータ生成部
２３，２３ａ〜２３ｃ…テストデータ記憶装置
２４…入力情報記憶装置
２５…テスト部
２６…シミュレーション結果記憶装置
３１…故障解析インターフェース
３２…テスタインターフェース
３３…故障解析ツールインターフェース
３４…カスタマインターフェース
４１…故障テスト部
４２…テスタ
４３…故障解析ツール
４４…カスタマツール
７１…ピン名制約記憶部
７２…波形タイプ記憶部
７３…テスタ制約記憶部
８１…信号情報記憶部
８２…波形情報記憶部
８３…ＤＣ条件記憶部
１１１…パーサー
１１２…入力情報生成部
１２１…制約検査モジュール
１２２…選択モジュール
１４１…入力情報生成部
１４２…結果解析部
１４３…シミュレーション結果変換部
１４４…アドレス抽出部
１１１１…記述検査モジュール
１１１２…日付検査モジュール
１１１３…構文解析モジュール
１４２１…照合モジュール
１４２２…不具合検査モジュール
１４２３…マージン検査モジュール
１４２４…良否判定モジュール
【図１】
2006048542.tif 000003
【図２】
2006048542.tif 000004
【図３】
2006048542.tif 000005
【図４】
2006048542.tif 000006
【図５】
2006048542.tif 000007
【図６】
2006048542.tif 000008
【図７】
2006048542.tif 000009
【図８】
2006048542.tif 000010
【図９】
2006048542.tif 000011
【図１０】
2006048542.tif 000012
【図１１】
2006048542.tif 000013
【図１２】
2006048542.tif 000014
【図１３】
2006048542.tif 000015
【図１４】
2006048542.tif 000016
【図１５】
2006048542.tif 000017
【図１６】
2006048542.tif 000018
【図１７】
2006048542.tif 000019
【図１８】
2006048542.tif 000020
【図１９】
2006048542.tif 000021
【図２０】
2006048542.tif 000022