(57)【要約】【課題】  素子の大容量化に対応すべく、デバイスチップの積層化や、ＩＣカード等でＩＣチップ厚みの極薄化が要求されるデバイス等において、金属不純物汚染によりデバイスの特性や信頼性の劣化を抑えることができるように改良された半導体装置を提供する。【解決手段】  ＩＣチップの厚みが１００μｍ以下の半導体装置であって、その表面から約５μｍ以内の深さまでを素子形成領域５とし、総厚みが５μｍ以上１００μｍ以下の半導体基板１を備える。素子形成領域５の直下に、金属不純物をゲッターするＢＭＤ層４が設けられている。素子形成領域５の直下に金属不純物のゲッターサイトを設けることができるので、極薄化が要求されるデバイスにおいて、金属不純物汚染によるデバイスの特性や信頼性の劣化を抑えることができ、デバイスの歩留り安定、向上が図ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＣチップの厚みが１００μｍ以下の半導体装置であって、
その表面から約５μｍ以内の深さまでを素子形成領域とし、総厚みが５μｍ以上１００μｍ以下の半導体基板を備え、
前記素子形成領域の直下に、金属不純物をゲッターするゲッターサイトが設けられている半導体装置。
【請求項２】
前記ゲッターサイトは、バルクマイクロデフェクト、結晶歪み、またはデバイスの導電型と異なる不純物で形成される請求項１に記載の半導体装置。
【請求項３】
ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法において、
その表面までバルクマイクロデフェクトを形成させた、厚みが９５μｍ以下のシリコン半導体基板を準備する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させる工程とを備えた半導体装置の製造方法。
【請求項４】
ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法において、
その表面までバルクマイクロデフェクトを形成させた、厚みが９５μｍ以下のシリコン半導体基板を準備する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付ける工程とを備えた半導体装置の製造方法。
【請求項５】
ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法において、
素子形成領域の表面から約５μｍまでの深さの所に、金属不純物をゲッターするゲッターサイトを形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、イオン注入により形成されたＳｉ結晶歪を設けることによって行う請求項５に記載の半導体装置の製造方法。
【請求項７】
厚みが９５μｍ以下のシリコン半導体基板の表面近傍にイオン注入によりＳｉ結晶歪を形成する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させる工程を備えた請求項６に記載の半導体装置の製造方法。
【請求項８】
厚みが９５μｍ以下のシリコン半導体基板の表面近傍にイオン注入によりＳｉ結晶歪を形成する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付ける工程を備えた請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、レーザ照射により形成されたＳｉ結晶歪を設けることによって行う請求項５に記載の半導体装置の製造方法。
【請求項１０】
厚みが９５μｍ以下のシリコン半導体基板の表面近傍にレーザ照射によりＳｉ結晶歪を形成する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させる工程を備える請求項９に記載の半導体装置の製造方法。
【請求項１１】
厚みが９５μｍ以下のシリコン半導体基板の表面近傍にレーザ照射によりＳｉ結晶歪を形成する工程と、
前記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付ける工程をさらに含む請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、デバイスの導電型と異なる不純物を注入し、それによってゲッターサイトとなる電位ポテンシャル障壁を形成することによって行う請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に関するものであり、より特定的には素子の大容量化に対応すべく、デバイスチップの積層化や、ＩＣカード等でＩＣチップの厚みの極薄化が要求されるデバイス等において、金属不純物汚染によって生じる、デバイスの特性劣化や信頼性の劣化を抑えることができるように改良された半導体装置に関する。この発明はまたそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、デバイスの歩留りの安定化、向上を図るためにも、デバイスの特性や信頼性の劣化を抑える必要がある。デバイスの特性や信頼性の劣化要因としては、金属不純物の汚染に基づく、結晶欠陥の発生によるリーク電流増や、ゲート酸化膜の膜質低下が挙げられる。
【０００３】
金属不純物の汚染対策として、半導体装置を形成するシリコン半導体基板に、金属不純物のゲッターサイトを形成する方法が採られている。その方法としては従来からＩＧ法(Intrinsic Getter)やＥＧ法(Extrinsic Getter)がよく知られている。
【０００４】
ＩＧ法は、シリコン半導体基板を高温熱処理することで、シリコン半導体基板の表面部の酸素を外方に拡散させ、デバイス形成領域と成り得る無結晶欠陥領域(ＤＺ層：Denuded Zone)を形成すると共に、ＤＺ層より深い基板内部には、ゲッターサイトとして酸素析出核から成るＢＭＤ(Bulk Micro Defect)を形成する方法である。
【０００５】
ＥＧ法は、シリコン半導体基板の裏面に格子歪や欠陥を導入することで、金属不純物をゲッタリングする方法である。代表的な例としては、サンドブラストにより機械的損傷を与えたり、リン等の不純物を拡散させ、格子のミスフィット転位を発生させたり、ポリシリコン膜を成膜することで、ゲッターサイトを形成するものである。
【０００６】
さて、デバイスチップの積層化や、ＩＣカード等のＩＣチップ厚みの極薄化が要求されるデバイスにおいても、歩留りの安定化、向上を図るために、金属不純物のゲッターサイトを形成する必要がある。
【０００７】
図１１に、従来の、ＩＧ処理を施した７２５μｍ厚のシリコン半導体基板１内の、ＤＺ層３とＢＭＤ層４の関係を示す。素子形成領域をシリコン半導体基板１の表面から深さ約５μｍ以内に形成する場合であっても、前述のＩＧ法では、シリコン半導体基板１内のＤＺ層３は１０μｍ以上の幅を持つように形成されるが、ＩＣチップ厚が厚い場合（シリコン半導体基板１の厚みが例えば７２５μｍ）には、シリコン半導体基板１内に、ＢＭＤ２が１×１０5（以下、１Ｅ+０５と略す）個／ｃｍ2程度形成されていれば、金属不純物をゲッタリングする十分な能力を有する。
【０００８】
しかしながら、デバイスチップの積層化やＩＣカード等で、ＩＣチップの厚みが１００μｍ以下と極薄になった場合は、シリコン半導体基板内のＢＭＤ２の個数は、ＩＣチップ厚が厚い場合に比べ、非常に少なくなる。
【０００９】
図１２に、５０μｍ厚と極薄なＩＣチップを製造するために、シリコン半導体基板１を５０μｍ厚に加工した場合の、ＤＺ層３とＢＭＤ層４の関係を示す。図１１と図１２に比較して示したシリコン半導体基板１において、ＢＭＤ２の個数を、ＢＭＤ層４の厚みに基づいて比例計算を行っても、５０μｍ厚(ＢＭＤ２の形成領域４０μｍ)では、ＢＭＤ２の個数は、７２５μｍ厚(ＢＭＤ形成領域７０５μｍ)の僅か６％にすぎない。
【００１０】
図１２におけるシリコン半導体基板１において、ＢＭＤ２の個数の、基板表面からの深さ方向の分布を図１３に示す。図１３に示すように、深さ１０μｍからＢＭＤが形成されることになるが、深さ１０〜２０μｍではＢＭＤの個数は少なく、表層から２０〜３０μｍ深さで、ようやく十分なゲッタリング能力を有する１Ｅ+０５個/ｃｍ2に達する。
【００１１】
金属不純物のゲッタリング能力はＢＭＤ２の個数に依存する。極薄なＩＣチップほど、ＤＺ層３の幅の影響を大きく受け、ＤＺ層３の幅が大きくなるほど、ＢＭＤ２の個数は少なくなり、金属不純物のゲッタリング能力が大きく低下することになる。
【００１２】
図１４に、５０μｍ厚と極薄なＩＣチップの場合における、素子形成領域として５μｍ厚のエピタキシャルＳｉ層５を成長させたシリコン半導体基板１内の、ＤＺ層３とＢＭＤ層４の関係を示す。図１４を参照して、ＤＺ層３の幅が１０μｍ以上のシリコン半導体基板１上に、素子形成領域として、無結晶欠陥層であるＳｉ層５をエピタキシャル成長させた場合は、エピタキシャル成長させたＳｉ層５の厚みが加わることになるので、極薄なＩＣチップに用いると、エピタキシャルＳｉ層５を成長させない場合に比べ、さらにＢＭＤ２の個数が少なくなることになる。
【００１３】
図１４におけるＢＭＤ個数の、基板表面からの深さ方向の分布を図１５に示す。図１５に示すように、エピタキシャルＳｉ層５を成長しない場合に比べ、５μｍのエピタキシャルＳｉ層５の厚み分、ＢＭＤ２の形成の開始位置は深くなることになり、深さ１５μｍから形成されることになる。深さ１５〜２５μｍではＢＭＤ個数は少なく、表層から２５〜３５μｍの深さで、ようやく十分なゲッタリング能力を有する１Ｅ+０５個／ｃｍ2に達する。ＢＭＤの個数は、エピタキシャルＳｉ層５を成長させない場合に比べ、約１５％少なくなる。
【００１４】
また、シリコン半導体基板上にＳｉをエピタキシャル成長させた後、熱処理を施し、シリコン半導体基板の基板内部にＢＭＤをつくる方法が提案されている(例えば特許文献１参照)が、この方法では、エピタキシャルＳｉ層下の、シリコン半導体基板表層部の酸素が外方に拡散され、無結晶欠陥領域を形成することとなるので、極薄なＩＣチップに用いると、さらにＢＭＤの個数が少なくなることになる。
【００１５】
前述のＥＧ法では、ＩＣチップの厚みが１００μｍ以下と極薄になれば、強度面から、裏面に格子歪や欠陥を導入することは非常に困難である。シリコン半導体基板の裏面を機械研削すると、裏面が粗面となり、欠陥が導入され、金属不純物をゲッタリングするＥＧ効果が生じる。しかし、シリコン半導体基板厚が極薄になれば、基板の抗折強度が弱くなり、裏面が粗面だと割れ易くなる。抗折強度を高め、割れを防ぐためにはシリコン半導体基板の裏面を鏡面化する必要があるが、鏡面化をすれば金属不純物をゲッタリングするＥＧ効果が無くなり、金属不純物汚染により、デバイスの特性や信頼性劣化を引き起こすことになる。
【００１６】
【特許文献１】特開平４−４３６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
この発明はこのような事情を考慮してなされたもので、ＩＣチップの厚みが極薄化されても、金属不純物をゲッタリングする機能をもつ半導体装置の製造方法を提供することを目的とする。
【００１８】
この発明の他の目的は、デバイスの歩留まり安定、向上を図ることができるように改良された半導体装置の製造方法を提供することにある。
【００１９】
この発明のさらに他の目的は、金属不純物汚染によるデバイスの特性や信頼性の劣化を抑えることができるように改良された極薄の半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
この発明にかかる半導体装置は、ＩＣチップの厚みが１００μｍ以下の半導体装置であって、その表面から約５μｍ以内の深さまでを素子形成領域とし、総厚みが５μｍ以上１００μｍ以下の半導体基板を備え、上記素子形成領域の直下に、金属不純物をゲッターするゲッターサイトが設けられている。
【００２１】
好ましくは、上記ゲッターサイトは、バルクマイクロデフェクト（ＢＭＤ）、結晶歪み、またはデバイスの導電型と異なる不純物で形成される。
【００２２】
この発明の他の局面に従う方法は、ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法にかかり、その表面までバルクマイクロデフェクトを形成させた、厚みが９５μｍ以下のシリコン半導体基板を準備する工程と、前記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させる工程とを備える。
【００２３】
この発明のさらに他の局面に従う方法は、ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法にかかり、その表面までバルクマイクロデフェクトを形成させた、厚みが９５μｍ以下のシリコン半導体基板を準備する工程と、前記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付ける工程とを備える。
【００２４】
この発明の他の局面に従う方法は、ＩＣチップの厚みが１００μｍ以下の半導体装置の製造方法において、素子形成領域の表面から約５μｍまでの深さの所に、金属不純物をゲッターするゲッターサイトを形成することを特徴とする。
【００２５】
本発明の好ましい実施態様によれば、上記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、イオン注入により形成されたＳｉ結晶歪を設けることによって行う。この方法は、好ましくは、厚みが９５μｍ以下のシリコン半導体基板の表面近傍にイオン注入によりＳｉ結晶歪を形成し、上記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させることにより実現する。また、この方法は、厚みが９５μｍ以下のシリコン半導体基板の表面近傍にイオン注入によりＳｉ結晶歪を形成し、上記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付けることによって行ってもよい。
【００２６】
さらに他の実施態様によれば、上記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、レーザ照射により形成されたＳｉ結晶歪を設けることによって行う。この方法は、好ましくは、厚みが９５μｍ以下のシリコン半導体基板の表面近傍にレーザ照射によりＳｉ結晶歪を形成し、上記シリコン半導体基板の上に、約５μｍ厚のシリコン層をエピタキシャル成長させることによって実現される。また、この方法は、厚みが９５μｍ以下のシリコン半導体基板の表面近傍にレーザ照射によりＳｉ結晶歪を形成し、上記シリコン半導体基板の上に、約５μｍ厚のシリコン基板を貼り付けることによって行ってもよい。
【００２７】
さらに他の実施態様によれば、上記ゲッターサイトの形成は、素子形成領域の表面から約５μｍまでの深さの所に、デバイスの導電型と異なる不純物を注入し、それによってゲッターサイトとなる電位ポテンシャル障壁を形成することによって行う。
【発明の効果】
【００２８】
この発明によれば、デバイス形成領域の直下に金属不純物のゲッターサイトを設けることができるので、デバイスチップの積層化や、ＩＣカード等で、デバイスチップの厚みの極薄化が要求されるデバイスを含むあらゆるデバイスにおいて、金属不純物汚染によるデバイスの特性や信頼性の劣化を抑えることができ、デバイスの歩留り安定、向上が図ることができる。
【発明を実施するための最良の形態】
【００２９】
この発明は、ＩＣチップの厚みが５μｍ以上１００μｍ以下、より好ましくは５０μｍ以下の半導体装置の製造方法にかかる。本発明によれば、デバイス(素子)の微細化に伴い低温プロセス化が図られ、デバイスは、基板表面から深さ約５μｍ以内の領域に形成される。本発明は素子形成領域直下、すなわち表面から約５μｍの所に、金属不純物をゲッターするゲッターサイトを形成することを特徴としている。
【００３０】
金属不純物のゲッターサイトを形成する方法としては、例えば以下の方法が採用される。
【００３１】
１）  ウエーハ製造において基板表面部まで酸素析出核のＢＭＤを形成させたシリコン半導体基板を準備する。シリコン半導体基板上に、デバイス形成領域となるエピタキシャルＳｉ成長やシリコン基板を貼り付けることで、デバイス形成領域直下にゲッターサイトを形成する。
【００３２】
２）  Ａｒ等の不活性元素の高エネルギーイオン注入や、Ｓｉに対し吸収係数が高いＹＡＧレーザ照射を、シリコン半導体基板に行うことで、ゲッターサイトとなる結晶歪をデバイス形成領域の直下に形成する。また、イオン注入やＹＡＧレーザ照射を行い、シリコン半導体基板表面に結晶歪を形成させた基板上に、デバイス形成領域となるエピタキシャルＳｉを成長させることや、シリコン基板を貼り付けることで、デバイス形成領域の直下にゲッターサイトを形成する。
【００３３】
３）  シリコン半導体基板にデバイスの導電型と異なる不純物を高エネルギーイオン注入を行うことで、ゲッターサイトとなる電位ポテンシャル障壁をデバイス形成領域直下に形成できる。
【００３４】
以下、図面を用いて、本発明の実施例を詳述する。
【実施例１】
【００３５】
実施例１は、金属不純物のゲッターサイトとなる、酸素析出核のＢＭＤをデバイス形成領域の直下に形成する方法にかかる。
【００３６】
図１を参照して、半導体基板となるインゴットＳｉ結晶を引き上げる際のスピード、引き上げ炉の温度分布を調整し、基板表面部までＢＭＤ２を析出させた（ＤＺ層３の厚みが１μｍ以下になるような）、シリコン半導体基板１を準備する。シリコン半導体基板１上にデバイス形成領域となるエピタキシャルＳｉ層５を、１２００℃の熱処理で、５μｍの厚みに形成する。この場合、エピタキシャルＳｉ層５の形成前に、シリコン半導体基板１に熱処理を行いＢＭＤ２をシュリンクさせ、エピタキシャルＳｉ層５の成長時に生じる結晶転移を防ぐのが好ましい。このことにより、１Ｅ+０５個/ｃｍ2程度のＢＭＤ２をエピタキシャルＳｉ層５の直下に形成できる。ＢＭＤ層４の厚みは、ほぼ４５μｍになる。これにより、５０μｍ厚と極薄なＩＣチップが形成できる。
【００３７】
このようにして得られた半導体基板における、ＢＭＤ個数の、基板表面から深さ方向の分布を、図２に示す。ＢＭＤ２は、エピタキシャルＳｉ層５の直下５μｍ深さから、十分なゲッタリング能力を有する１Ｅ+０５個／ｃｍ2形成されることになる。ＢＭＤ２の個数は、従来手法で５μｍ厚のエピタキシャルＳｉ層を形成した場合(図１４)に比べ、５０％以上増加することになる。
【００３８】
また、エピタキシャルＳｉ層５を成長させる代わりに、シリコン基板を貼り付けることによっても、ゲッターサイトをデバイス形成領域の直下に形成できる。
【００３９】
図３は、以上のようにして得られた基板を用いて作成した、極薄厚の５０μｍＩＣチップの断面図である。素子は、５μｍ厚のエピタキシャルＳｉ層５内に形成される。なお、極薄基板の抗折強度向上のため裏面の鏡面化を行う。ＩＣチップは、ソース・ドレイン６、素子分離領域７、ゲート電極８、層間絶縁膜９、金属配線１０、パッシベーション膜１１を含む。
【００４０】
図４は、実施例１にかかる極薄基板を用いて形成されたＩＣチップの電気特性変化量を示す図である。図４を参照して、金属不純物のゲッターサイトをデバイス形成領域の直下に形成していない従来技術の場合、デバイスの電気特性が変動するのに対し、本実施例ではデバイスの電気特性変動が全く無い極薄厚のＩＣチップが得られた。
【実施例２】
【００４１】
実施例２は、金属不純物のゲッターサイトとなるＳｉ結晶歪を、デバイス形成領域の直下に形成する方法にかかる。
【００４２】
(実施例２−１)
【００４３】
図５（Ａ）を参照して、シリコン半導体基板１に、不活性元素Ａｒを５ＭｅＶの高エネルギーで５Ｅ+１５／ｃｍ2程度のドーズ量でイオン注入を行い、デバイス形成領域の直下の、基板表面から約５μｍの深さにＳｉ結晶歪１２を形成する。このイオン注入によりデバイス形成領域でアモルファス化したＳｉの再結晶化を促すため、９００℃で３０分程度の熱処理を行う。これにより、金属不純物のゲッターサイトとなるＳｉ結晶歪１２をデバイス形成領域の直下に形成できる。
【００４４】
図５（Ｂ）に、実施例２−１のフローを示す。
【００４５】
（実施例２−２）
【００４６】
図６を参照して、シリコン半導体基板１に、不活性元素Ａｒを２００ｋｅＶのエネルギーで、基板表面から約０．２μｍ深さに５Ｅ+１５／ｃｍ2程度のドーズ量をイオン注入する。その後、８００℃で２０分程度の熱処理を行い、シリコン半導体基板１の最表層部のＳｉ結晶歪を取り除く。次に、基板１の上にエピタキシャルＳｉ層５を５μｍ成長させる。これにより、ゲッターサイトとなる結晶歪１３をデバイス形成領域の直下に形成できる。また、エピタキシャルＳｉ層５を成長させる代わりに、シリコン半導体基板１にシリコン基板を貼り付け、デバイス形成領域を形成することによっても、ゲッターサイトとなる結晶歪１３をデバイス形成領域直下に形成できる。
【００４７】
(実施例２−３)
【００４８】
図７を参照して、Ｓｉの吸収係数が高いＹＡＧレーザでシリコン半導体基板１にパルス照射を行うことで、ゲッターサイトとなる結晶歪１４をデバイス形成領域の直下に形成できる。レーザの出力、ビーム径、焦点距離を選択して、デバイス形成領域の直下の基板表面から約５μｍ深さに、Ｓｉ結晶歪１４を形成する。
【００４９】
(実施例２−４)
【００５０】
図８を参照して、シリコン半導体基板１に、ＹＡＧレーザの出力、ビーム径、焦点距離を選択して、基板１の表面から約０．２μｍ深さにＳｉ結晶歪１５を形成した後、その基板１上にエピタキシャルＳｉ層５を５μｍ成長させる。これにより、ゲッターサイトとなる結晶歪１５をデバイス形成領域の直下に形成できる。また、エピタキシャルＳｉ層５を成長させる代わりに、シリコン半導体基板１にシリコン基板を貼り付け、デバイス形成領域を形成することによっても、ゲッターサイトとなる結晶歪１５をデバイス形成領域の直下に形成できる。
【実施例３】
【００５１】
実施例３は、金属不純物のゲッターサイトとなる電位ポテンシャル障壁をデバイス形成領域の直下に形成する方法にかかる。
【００５２】
図９を参照して、Ｐ型シリコン半導体基板またはシリコン半導体基板１上に、Ｐ型エピタキシャルＳｉ層５を成長させ、Ｎ型不純物（Ｐ）を３ＭｅＶの高エネルギーで５Ｅ＋１２／ｃｍ2程度のドーズ量でイオン注入を行い、１１００℃で３０分程度の熱処理を行い、ウエーハ表面から約深さ４μｍ深さに、Ｎ型不純物拡散層１６を形成する。これによると、電位ポテンシャル障壁が図１０のように形成される。金属不純物（例えばＣｕ+）は、バリア障壁を乗り越えられず、ひいては金属不純物がデバイス形成領域に影響を及ぼさない。
【００５３】
なお、上記実施例では、総厚が５０μｍの基板を例示したが、この発明はこれに限られるものでなく、総厚が１００μｍ以内の基板において適用しても、実施例と同様の効果を奏する。
【００５４】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５５】
この発明は、デバイスチップの積層化や、ＩＣカード等で、デバイスチップの厚みの極薄化が要求されるデバイスに利用することができる。
【図面の簡単な説明】
【００５６】
【図１】実施例１にかかる、ＩＧ法によって得られた極薄基板の断面図である。
【図２】実施例１にかかる、ＩＧ法によって得られた極薄基板の、ＢＭＤの基板深さ方向の分布を示す図である。
【図３】実施例１にかかる極薄基板を用いて形成されたＩＣチップの断面図である。
【図４】実施例１にかかる極薄基板を用いて形成されたＩＣチップの電気特性変化量を示す図である。
【図５】（Ａ）  実施例２−１にかかるＳｉ歪みが形成された極薄基板の断面図である。  （Ｂ）実施例２−１にかかる、ゲッターサイトのＳｉ歪を形成する工程のフローチャートを示す図である。
【図６】実施例２−２にかかるＳｉ歪みが形成された極薄基板の断面図である。
【図７】実施例２−３にかかるＳｉ歪みが形成された極薄基板の断面図である。
【図８】実施例２−４にかかるＳｉ歪みが形成された極薄基板の断面図である。
【図９】実施例３にかかる、導電型が異なる不純物層を用いて電位ポテンシャル障壁を形成した極薄基板の断面図である。
【図１０】実施例３にかかる極薄基板の、断面方向の電位ポテンシャル図を示す図である。
【図１１】従来のＩＧ法によって得られた基板の断面図である。
【図１２】従来のＩＧ法によって得られた極薄基板の断面図である。
【図１３】従来のＩＧ法によって得られた極薄基板の、ＢＭＤの、基板の深さ方向の分布を示す図である。
【図１４】従来のＩＧ法によって得られた基板の上にＳｉをエピタキシャル成長させて得た極薄基板の断面図である。
【図１５】従来のＩＧ法によって得られた基板の上にＳｉをエピタキシャル成長させて得た極薄基板中の、ＢＭＤの、基板の深さ方向の分布を示す図である。
【符号の説明】
【００５７】
１  シリコン半導体基板
２  ＢＭＤ
３  ＤＺ層
４  ＢＭＤ層
５  エピタキシャルＳｉ層
６  ソース・ドレイン
７  素子分離領域
８  ゲート電極
９  層間絶縁膜
１０  金属配線
１１  パッシベーション膜
１２,１３  イオン注入による結晶歪
１４,１５  レーザ照射による結晶歪
１６  Ｎ型不純物拡散層
【図１】
2006319173.tif 000003
【図２】
2006319173.tif 000004
【図３】
2006319173.tif 000005
【図４】
2006319173.tif 000006
【図５】
2006319173.tif 000007
【図６】
2006319173.tif 000008
【図７】
2006319173.tif 000009
【図８】
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【図９】
2006319173.tif 000011
【図１０】
2006319173.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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