(57)【要約】      （修正有）【課題】  高耐圧、低耐圧トランジスタを同一基板に備える半導体装置の、高耐圧トランジスタ領域の面積の削減を図る装置及び方法の提供。【解決手段】  支持基板１０ａ上の絶縁層１０ｂ上に形成された第１半導体層１０ｃと、前記第１半導体層１０ｃ内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層上に形成された第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、第１半導体層と第２半導体層との間に設けられた絶縁層１０ｂに到達する深さを有する第１素子分離領域１１０ａと、前記絶縁層１０ｂ上に形成された第３半導体層内の第１低耐圧トランジスタ２００Ｎと、前記第３半導体層内に形成された第２低耐圧トランジスタ２００Ｐと、前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタ２００Ｎと前記第２低耐圧トランジスタ２００Ｐとの間に設けられた、前記絶縁層１０ｂに到達しない深さを有する第２素子分離領域とを含む。【選択図】        図１
2006024953.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第１半導体層と、
前記第１半導体層内に形成された第１高耐圧トランジスタと、
前記絶縁層上に形成された第２半導体層と、
前記第２半導体層内に形成された第２高耐圧トランジスタと、
前記第１半導体層と前記第２半導体層との間に設けられた第１素子分離領域であって、前記絶縁層に到達する深さを有する第１素子分離領域と、
前記絶縁層上に形成された第３半導体層と、
前記第３半導体層内に形成された第１低耐圧トランジスタと、
前記第３半導体層内に形成された第２低耐圧トランジスタと、
前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタと前記第２低耐圧トランジスタとの間に設けられた第２素子分離領域であって、前記絶縁層に到達しない深さを有する第２素子分離領域と、
を含む、半導体装置。
【請求項２】
請求項１において、
前記第２半導体層と、前記第３半導体層との間に設けられた第３素子分離領域であって、前記絶縁層に到達する深さを有する第３素子分離領域と、をさらに含む、半導体装置。
【請求項３】
請求項１または２において、
前記第１半導体層と前記第２半導体層と前記第３半導体層とは、各半導体層の厚さが等しい、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１半導体層と前記第２半導体層と前記第３半導体層との厚さは、５００〜２０００ｎｍである、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１半導体層と前記第２半導体層と前記第３半導体層とは、各半導体層の表面が同一レベルである、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１および第２高耐圧トランジスタは、
チャネル領域の上方に形成された第１ゲート絶縁層と、
オフセット領域の上方に形成された第２ゲート絶縁層と、をさらに含み、
前記第２ゲート絶縁層の膜厚は前記第１ゲート絶縁層の膜厚に比べ大きい、半導体装置。
【請求項７】
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域および第３素子分離領域を形成することにより、第１半導体層、第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層に前記絶縁層に到達しない深さを有する第２素子分離領域を形成する工程と、
前記第１半導体層内に第１高耐圧トランジスタを形成する工程と、
前記第２半導体層内に第２高耐圧トランジスタを形成する工程と、
前記第３半導体層内に、第１低耐圧トランジスタを形成する工程と、
前記第３半導体層内において、前記第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記第１および第２高耐圧トランジスタを形成する工程は、
オフセット領域の上方にオフセット絶縁層を形成する工程と、
少なくともチャネル領域および前記オフセット領域の上方に第１ゲート絶縁層を形成する工程と、を含み、
前記オフセット領域の上方には、前記オフセット絶縁層と前記第１ゲート絶縁層とが積層された第２ゲート絶縁層が形成される、半導体装置の製造方法。
【請求項９】
請求項８において、
前記オフセット絶縁層の形成は、前記第２素子分離領域の形成と同一の工程を行なわれる、半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれかにおいて、
前記第２素子分離領域は、トレンチ素子分離法により形成される、半導体装置の製造方法。
【請求項１１】
請求項７〜９いずれかにおいて、
前記第２素子分離領域は、ＬＯＣＯＳ法により形成される、半導体装置の製造方法。
【請求項１２】
請求項７〜９のいずれかにおいて、
前記第２素子分離領域は、セミリセスＬＯＣＯＳ法により形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。
【０００３】
しかしながら、高耐圧トランジスタは、十分な耐圧を確保するために、トランジスタ形成領域の面積を縮小することができない。従って、低耐圧トランジスタの微細化がどんなに図られても、駆動用ＩＣのチップ面積を大幅に縮小することはできなかった。
【０００４】
また、高耐圧トランジスタと低耐圧トランジスタと、を同一のＳＯＩ基板上に形成する場合、ＳＯＩ基板に特有の基板浮遊効果などを回避するために、ＳＯＩ基板に適したトランジスタとなるようにその構造を変更する必要があり、バルクのシリコン基板上にトランジスタを形成する際に得られた設計資産を活用できなかった。
【特許文献１】特開２００１−２５０９２１号公報
【特許文献２】特開２００１−７２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に備える半導体装置であって、特に高耐圧トランジスタ領域の面積の削減を図り、半導体装置の全体の小型化を実現し、かつ、低耐圧トランジスタ領域においては基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第１半導体層と、
前記第１半導体層内に形成された第１高耐圧トランジスタと、
前記絶縁層上に形成された第２半導体層と、
前記第２半導体層内に形成された第２高耐圧トランジスタと、
前記第１半導体層と前記第２半導体層との間に設けられた第１素子分離領域であって、前記絶縁層に到達する深さを有する第１素子分離領域と、
前記絶縁層上に形成された第３半導体層と、
前記第３半導体層内に形成された第１低耐圧トランジスタと、
前記第３半導体層内に形成された第２低耐圧トランジスタと、
前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタと前記第２低耐圧トランジスタとの間に設けられた第２素子分離領域であって、前記絶縁層に到達しない深さを有する第２素子分離領域と、
を含む。
【０００７】
本発明によれば、高耐圧トランジスタは、絶縁層に到達する深さを有する第１の素子分離領域に囲まれた領域に形成されている。そのため、耐圧を確保するために必要としていた広い素子分離領域が不必要となる。また、素子分離領域が絶縁層に到達するために、素子分離領域の下部に形成されることがあった寄生トランジスタの発生を抑制することができる。さらに、高濃度拡散層によるガードリングを設ける必要がなくなるため、高耐圧トランジスタ領域の面積を削減できる。また、低耐圧トランジスタは、絶縁層に到達しない深さを有する第２の素子分離領域に囲まれた領域に形成されており、ＳＯＩ基板を使用することによる基板浮遊などの問題を排除することができる。その結果、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に形成する場合においても、半導体装置の小型化を図ることができる。さらには、低耐圧トランジスタでは、従来の設計資産の活用を図ることができる。
【０００８】
本発明の半導体装置の製造方法は、
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域および第３素子分離領域を形成することにより、第１半導体層、第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層に前記絶縁層に到達しない深さを有する第２素子分離領域を形成する工程と、
前記第１半導体層内に第１高耐圧トランジスタを形成する工程と、
前記第２半導体層内に第２高耐圧トランジスタを形成する工程と、
前記第３半導体層内に、第１低耐圧トランジスタを形成する工程と、
前記第３半導体層内において、前記第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタを形成する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、高耐圧トランジスタと、低耐圧トランジスタとは、膜厚の等しい半導体層に形成される。低耐圧トランジスタは、前記絶縁層に到達しない深さを有する第２の素子分離領域に囲まれた領域に形成されるため、低耐圧トランジスタは基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用することができる。また、高耐圧トランジスタを第１の素子分離領域により分離された半導体層に形成することができるため、素子分離領域の下部に形成されることがあった寄生トランジスタの発生を抑制した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態の一例について説明する。
【００１１】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、支持基板１０ａの上に、絶縁層１０ｂ、半導体層１０ｃが順に積層されたＳＯＩ基板１０を有する。半導体層１０ｃは、単結晶シリコン層である。ＳＯＩ基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低耐圧トランジスタ領域１０ＬＶは、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐには、Ｐチャネル低耐圧トランジスタ２００Ｐが形成され、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎには、Ｎチャネル低耐圧トランジスタ２００Ｎが形成されている。
【００１２】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低耐圧トランジスタ２００ＰとＮチャネル低耐圧トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００１３】
また、各トランジスタが形成される領域において、半導体層１０ｃの厚みは等しい。従って、半導体層１０ｃは、厚みが一様な支持基板１０ａと厚みが一様な絶縁層１０ｂとの上方に形成されているため、各トランジスタ形成領域の半導体層１０ｃの表面は同一レベルとなる。
【００１４】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの境界には、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが形成される。すなわち、第３の素子分離領域１１０ｂは、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとを分離する。結果的に、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの第３の素子分離領域１１０ｂに囲まれる。
【００１５】
高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが設けられている。
【００１６】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００１７】
Ｐチャネル高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００１８】
第１ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３２上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、後述するように、オフセット絶縁層であるトレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００１９】
Ｎチャネル高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００２０】
第１ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３０上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、後述するように、トレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２１】
１．２  低耐圧トランジスタ領域
まず、低耐圧トランジスタ領域１０ＬＶについて説明する。低耐圧トランジスタ領域１０ＬＶには、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低耐圧トランジスタ２００Ｐと、Ｎチャネル低耐圧トランジスタ２００Ｎとの間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。
【００２２】
次に、各トランジスタの構成について説明する。
【００２３】
Ｎチャネル低耐圧トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００２４】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１は、オフセット領域となる。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２５】
Ｐチャネル低耐圧トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００２６】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１は、オフセット領域となる。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース／ドレイン領域となる。
【００２７】
本実施の形態の半導体装置の利点は以下の通りである。
【００２８】
本実施の形態の半導体装置において、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの第３の素子分離領域１１０ｂに囲まれる。また、隣り合う高耐圧トランジスタ領域の間には、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが設けられている。すなわち、高耐圧トランジスタ１００Ｐと１００Ｎとは、完全に分離された半導体層１０ｃに形成することができる。そのため、素子分離領域下部に形成されることがあった寄生ＭＯＳトランジスタの形成を抑制することができる。また、高濃度拡散層からなるガードリングを設ける必要がなくなり、高耐圧トランジスタ領域の面積の削減を図ることができる。
【００２９】
また本実施の形態の半導体装置において、隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。従って、低耐圧トランジスタは、バルク型のＭＯＳトランジスタと略同等の動作となり、基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用できる。
【００３０】
２．半導体装置の製造方法
２．１  第１の半導体装置の製造方法
次に、第１の半導体装置の製造方法について、図２〜２０を参照しながら説明する。図２〜２０は、第１の半導体装置の製造方法の工程を模式的に示す断面図である。
【００３１】
（１）本実施の形態の半導体装置は、図２に示すように、支持基板１０ａの上に、絶縁層１０ｂと、半導体層１０ｃとが積層されたＳＯＩ基板１０に形成される。半導体層１０ｃとしては、単結晶シリコン層を用いることができる。単結晶シリコン層１０ｃの膜厚は、５００〜２０００ｎｍであることが好ましい。図２に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。第１絶縁層１２ａとしては、酸化シリコン膜、窒化酸化シリコン膜など用いる。第１絶縁層１２ａは、たとえば、ＣＶＤ法などにより形成することができる。
【００３２】
ついで、第１絶縁層１２ａの上に、ストッパ絶縁層１４ａを形成する。ストッパ絶縁層１４ａとしては、窒化シリコン膜を形成することができる。ストッパ絶縁層１４ａは、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１４ａの上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、第１および第３の素子分離領域１１０ａ，ｂが形成される領域に開口部を有する。
【００３３】
（２）次に、図３に示すように、レジスト層Ｒ１（図２参照）をマスクとして、ストッパ絶縁層１４ａおよび第１絶縁層１２ａをエッチングする。ついで、レジスト層Ｒ１と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、半導体層１０ｃをエッチングし、トレンチ１６ａを形成する。このトレンチ１６ａの形成では、トレンチ１６ａの底部が、絶縁層１０ｂに到達するように形成する。半導体層１０ｃのエッチングは、たとえば、ドライエッチングにより行う。
【００３４】
（３）次に、図４に示すように、トレンチ１６ａの表面にトレンチ酸化膜１８ａを形成する。トレンチ酸化膜１８ａの形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜１８ａの膜厚は、たとえば、５０〜５００ｎｍである。
【００３５】
また、トレンチ酸化膜１８ａを形成する前に、必要に応じて、第１絶縁層１２ａの端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化膜１８ａの形成において、トレンチ１６ａの上端部にトレンチ酸化膜１８ａを丸みを帯びるように形成することができる。そして、トレンチ１６ａの上端部にトレンチ酸化膜１８ａが丸みを帯びて形成されることにより、段差がなくなるため、後の工程でトレンチ絶縁層を良好に埋め込むことができる。
【００３６】
（４）次に、図５に示すように、所定のパターンを有するレジスト層Ｒ２を形成する。このレジスト層Ｒ２は、高耐圧トランジスタ領域１０ＨＶにおいては、第２ゲート絶縁層１１２を形成する領域の上方に開口部を有しており、低耐圧トランジスタ領域１０ＬＶにおいては、第２の素子分離領域２１０が形成される領域の上方に開口部を有している。
【００３７】
（５）次に、図６に示すように、レジスト層Ｒ２をマスクとして、第１絶縁層１２ａと、ストッパ絶縁層１４ａとをエッチングする。ついで、少なくともレジスト層Ｒ２をマスクとして、半導体層１０ｃをエッチングする。このエッチングにより、半導体層１０ｃにはトレンチ１６ｂが形成される。トレンチ１６ｂの形成では、トレンチ１６ｂの底部が絶縁層１０ｂに到達しないように形成する。トレンチ１６ｂの深さとしては、たとえば、４００ｎｍ程度にすることができる。また、第１絶縁層１２ａは、工程（２）と（５）とのパターニングにより、パッド層１２となり、ストッパ絶縁層１４ａは、ストッパ層１４となる。その後、レジスト層Ｒ２をアッシングにより除去する。
【００３８】
（６）次に、図７に示すように、トレンチ１６ｂの表面にトレンチ酸化膜１８ｂを形成する。トレンチ酸化膜１８ｂは、たとえば、熱酸化法により形成される。このとき、トレンチ１６ａではトレンチ酸化膜１８ａの上にトレンチ酸化膜１８ｂが形成されてもよい。また、トレンチ酸化膜１８ａを除去した後にトレンチ酸化膜１８ｂを形成してもよい。
【００３９】
ついで、トレンチ１６ａと、トレンチ１６ｂとを埋め込むように、絶縁層２２を形成する。絶縁層２２は、トレンチ１６ａ，１６ｂを埋めこみ、さらに、ストッパ層１４を覆う膜厚であればよい。ついで、図７に示すように、絶縁層２２の上に、ＳＯＧ膜２４を塗布し平坦な面を形成する。
【００４０】
（７）次に、図８に示すように、ストッパ層１４の上面が露出するまでＳＯＧ膜２４および絶縁層２２を除去する。ＳＯＧ膜２４および絶縁層２２の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、トレンチ１６ａ，１６ｂには、トレンチ絶縁層２０ａ、２０ｂが形成される。その結果、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０とが形成される。また、この工程において、高耐圧トランジスタ領域１０ＨＶでは、第２ゲート絶縁層１１２一部であるオフセット絶縁層が形成されることとなる。なお、本実施の形態では、オフセット絶縁層をトレンチ素子分離法により形成しているため、トレンチ絶縁層２０ｂということとする。
【００４１】
（８）次に、図９に示すように、ストッパ層１４を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。ついで、半導体層１０の上面に、犠牲酸化膜（図示せず）を形成する。犠牲酸化膜としては、たとえば、酸化シリコン膜を形成することができる。この場合、熱酸化法により形成されることができる。
【００４２】
（９）次に、図１０に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型ウェル３０の形成を行なう。具体的には、所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを半導体層１０ｃに導入することによりＰ型ウェル３０が形成される。その後、レジスト層Ｒ３をアッシングにより除去する。
【００４３】
（１０）次に、図１１に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体層１０ｃに注入することにより、半導体基板１０内にＮ型ウェル３２を形成する。その後、レジスト層Ｒ４をアッシングにより除去する。なお、工程（９）および（１０）の順序は、本実施の形態と逆の順序で行なってもよい。
【００４４】
（１１）次に、図１２に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶの全面に、窒化シリコン膜２６を形成する。
【００４５】
ついで、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００４６】
まず、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、半導体層１０ｃにＮ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ５をアッシングにより除去する。
【００４７】
（１２）次に、図１３に示すように、所定の領域を覆うレジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、Ｐ型の不純物を半導体層１０ｃに導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。
【００４８】
（１３）次に、図１４に示すように、熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。
【００４９】
（１４）次に、図１５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、各トランジスタのゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、露出している窒化シリコン膜２６を除去する。ついで、高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じてチャネルドープを行なう。チャネルドープは、たとえば、以下の方法により行なうことができる。まず、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、ボロンなどの、Ｐ型の不純物を注入する。その後レジスト層をアッシングにより除去する。ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。
【００５０】
（１５）次に、図１６に示すように、高耐圧トランジスタ領域１０ＨＶに第１第１ゲート絶縁層６０を形成する。第１ゲート絶縁層６０は、選択熱酸化法により形成することができる。第１ゲート絶縁層６０の膜厚は、約１６００Åである。ついで、残存している窒化シリコン膜２６を除去する。
【００５１】
（１６）次に、図１７に示すように、低耐圧トランジスタ領域１０ＬＶにおいて、Ｎ型ウェル３４と、Ｐ型ウェル３６を形成する。Ｎ型ウェル３４およびＰ型ウェルの形成は、具体的には、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行なってもよい。  （１７）次に、図１８に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、第１ゲート絶縁層６０が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出しているパッド層１２を除去する。パッド層１２のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。
【００５２】
（１８）次に、図１９に示すように、低耐圧トランジスタのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åである。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００５３】
ついで、図１９に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低耐圧トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図る。
【００５４】
（１９）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２０に示すように、ゲート電極７０が形成される。
【００５５】
ついで、低耐圧トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００５６】
（２０）次に、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低耐圧トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域５２を形成する。ソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成は、公知の方法により行なうことができる。
【００５７】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低耐圧トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域４２を形成する。ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成は、公知の方法により行なうことができる。
【００５８】
上述のようにして、図１に示す半導体装置が形成される。
【００５９】
（Ａ）本実施の形態の製造方法によれば、高耐圧トランジスタ１００Ｐ，Ｎは、絶縁層１０ｂに到達する第１および第３の素子分離領域１１０ａ，ｂにより分離された領域に形成されることができる。そのため、耐圧を確保するために必要としていた広い素子分離領域が不要となる。また、素子分離領域の下部に形成されることが寄生ＭＯＳトランジスタの発生を抑制することができる。さらに、高濃度拡散層によるガードリングを設ける必要もなくなるため、高耐圧トランジスタ領域１０ＨＶの面積の削減を図ることができる。
【００６０】
（Ｂ）また、低耐圧トランジスタ２００Ｐ，Ｎは、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０により分離された領域に形成されることができる。そのため、基板浮遊効果などのＳＯＩ基板特有の効果を排除することができる。さらに、低耐圧トランジスタ領域１０ＬＶにおいては、従来の設計資産を活用することができる。
【００６１】
２．２  第２の半導体装置の製造方法
次に、第２の半導体装置の製造方法について図２１〜２４を参照しながら説明する。第２の実施の形態では、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０との形成方法が、第１の半導体装置の製造方法と異なる例である。図２１〜２４は、第２の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第１の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、その詳細な説明を省略する。
【００６２】
（１）まず、図２に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。ついで、第１絶縁層１２ａの上にストッパ絶縁層１４ａを形成する。第１絶縁層１２ａおよびストッパ絶縁層１４ａの形成は、第１の実施の形態と同様に行なうことができる。
【００６３】
（２）次に、ストッパ絶縁層１４ａの上に、図２１に参照されるようなパターンを有するレジスト層Ｒ１を形成する。レジスト層Ｒ１は、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０と、高耐圧トランジスタ領域１０ＨＶの第２ゲート絶縁層１１２とが形成される領域に開口部を有する。ついで、レジスト層Ｒ１をマスクにしてストッパ絶縁層１２ａをエッチングする。その後、レジスト層Ｒ１と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、半導体層１０ｃをエッチングする。これにより、第１および第３の素子分離領域１１０ａ，ｂのためのトレンチ１６ａと、第２の素子分離領域２１０および第２ゲート絶縁層１１２のためのトレンチ１６ｂとが形成される。トレンチ１６ａ，ｂの深さは、３００〜１８００ｎｍになるようにエッチングを行なう。また、この工程で、第１絶縁層１２ａおよびストッパ絶縁層１４ａがパターニングされ、パッド層１２と、ストッパ層１４が形成される。
【００６４】
（３）次に、図２２に示すように、トレンチ１６ａ，ｂを埋め込むように、トレンチ絶縁層２０ａ，ｂを形成する。トレンチ絶縁層２０ａ，ｂは、たとえば、第１の実施の形態の工程（６）〜（８）と同様の方法により行なうことができる。
【００６５】
ついで、トレンチ絶縁層２０ａ，ｂが形成された半導体層１０ｃの上に、窒化シリコン層２８を形成する。ついで、窒化シリコン層２８の上に、第１および第３の素子分離形成領域１１０ａ，ｂの上方、すなわちトレンチ１６ａの上方に開口部を有するレジスト層Ｒ２を形成する。
【００６６】
（４）次に、図２３に示すように、レジスト層Ｒ２をマスクとして、窒化シリコン層２８を除去する。すなわち、第１および第３の素子分離形成領域１１０ａ，ｂの窒化シリコン層２８が除去される。さらに、トレンチ１６ａのトレンチ絶縁層２０ａを引き続いて除去する。その後、レジスト層Ｒ２をアッシングにより除去する。
【００６７】
（５）次に、図２４に示すように、窒化シリコン膜２８をマスクとして、熱酸化を行なう。これにより、第１および第３の素子分離形成領域１１０ａ，ｂでは半導体層１０ｃが酸化され、酸化膜２０ｃが形成される。これにより、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが形成される。
【００６８】
（６）次に、第１の実施の形態の（９）〜（２０）を行なうことにより、本実施の形態にかかる半導体装置を形成することができる。
【００６９】
第２の半導体装置の製造方法によれば、第１および第３の素子分離領域１１０ａ，ｂは、熱酸化法により形成された酸化膜からなる。そのため、絶縁層１０ｂに到達する深さのトレンチを形成し、このトレンチに絶縁層を埋め込む方法と比して、半導体層１０ｃにかかるストレスを少なくすることができる。その結果、良好な第１および第３の素子分離形成領域１１０ａ，ｂ第１および第３の素子分離領域１１０ａ，ｂを形成することができる。
【００７０】
２．３  第３の半導体装置の製造方法
次に、第３の半導体装置の製造方法について図２５，２６を参照しながら説明する。第３の半導体装置の製造方法は、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０の形成方法が第１の半導体装置の製造方法と異なる例である。図２５，２６は、第３の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第１および第２の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、またその詳細な説明を省略する。
【００７１】
（１）まず、図２に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。ついで、第１絶縁層１２ａの上にストッパ絶縁層１４ａを形成する。第１絶縁層１２ａおよびストッパ絶縁層１４ａの形成は、第１の実施の形態と同様に行なうことができる。
【００７２】
（２）次に、図２１に示すように、ストッパ絶縁層１４ａの上に、所定のパターンを有するレジスト層Ｒ１を形成する。レジスト層Ｒ１は、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０と、高耐圧トランジスタ領域１０ＨＶのオフセット層１１２とが形成される領域に開口部を有する。ついで、レジスト層Ｒ１と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、半導体層１０ｃをエッチングし、トレンチ１６ａ，ｂを形成する。トレンチ１６ａ，ｂの深さは、３００〜１８００ｎｍになるようにエッチングを行なう。また、この工程で、第１絶縁層１２ａおよびストッパ絶縁層１４ａは、パターニングされ、パッド層１２およびストッパ層１４となる。
【００７３】
（３）次に、図２５に示すように、トレンチ１６ａ，ｂの表面に第１のトレンチ酸化膜１８を形成する。第１のトレンチ酸化膜１８の形成は、第１の実施の形態の工程（３）と同様にして行なうことができる。ついで、トレンチ１６ａの上方に開口部を有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、トレンチ１６ａの底部の半導体層１０ｃに不純物イオンを注入する。不純物イオンとしては、たとえば、Ｃｌなどを注入することができる。これにより、半導体層１０ｃに欠陥が引き起こされる。そのため、後の熱酸化膜の形成工程で、トレンチ１６ａの底部の半導体層１０ｃの熱酸化膜の形成速度を上げることができる。その後、レジスト層Ｒ２をアッシングにより除去する。ついで、トレンチ１６ａ，１６ｂの表面に形成されている第１のトレンチ酸化膜１８を除去する。
【００７４】
（４）次に、図２６に示すように、トレンチ１６ａ，ｂの表面に第２のトレンチ酸化膜１９を形成する。第２のトレンチ酸化膜１９は、たとえば、熱酸化法により形成することができる。この熱酸化工程により、トレンチ１６ａの底部の半導体層１０ｃは、熱酸化されて酸化膜２０ｃとなる。すなわち、絶縁層１０ｂに到達する深さの第１および第３の素子分離形成領域１１０ａ，ｂの一部が形成される。
【００７５】
ついで、トレンチ１６ａ，ｂに、トレンチ絶縁層２０ａ，ｂを形成する。トレンチ絶縁層２０ａ，ｂの形成は、第１の実施の形態の工程（６）、（７）と同様に行なうことができる。その後、ストッパ層１４を除去し高耐圧トランジスタ領域１０ＨＶには、第１および第３の素子分離領域１１０ａ，ｂが形成され、低耐圧トランジスタ領域１０ＬＶには、第２の素子分離領域２１０が形成される。
【００７６】
（５）次に、第１の半導体装置の製造方法の（９）〜（２０）を行なうことにより、図１に示す半導体装置を形成することができる。
【００７７】
第３の半導体装置の製造方法によれば、トレンチ１６ａ，ｂの形成を、同時に行なうことにより、工程数の削減を図ることができる。また、トレンチ１６ａの底部に不純物が導入されているため、熱酸化膜の形成速度を上昇させることができる。その結果、第２のトレンチ酸化膜１９の形成と同時に、トレンチ１６ａの底部に第２のトレンチ酸化膜１９よりも厚く、絶縁層１０ｂに到達する酸化膜が形成される。
【００７８】
２．４  第４の半導体装置の製造方法
次に、第４の半導体装置の製造方法について図２７〜２９を参照しながら説明する。第４の半導体装置の製造方法は、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０の形成方法が第１の半導体装置の製造方法と異なる例である。図２７〜２９は、第４の半導体装置の製造方法の工程を模式的に示す断面図である。なお、第１の半導体装置の製造方法と同様に行なうことができる工程については、同様の図面を用い、またその詳細な説明を省略する。
【００７９】
（１）まず、図２に示すように、半導体層１０ｃの上に第１絶縁層１２ａを形成する。ついで、第１絶縁層１２ａの上にストッパ絶縁層１４ａを形成する。第１絶縁層１２ａおよびストッパ絶縁層１４ａの形成は、第１の実施の形態と同様に行なうことができる。
【００８０】
（２）次に、図２７に示すように、ストッパ絶縁層１４ａの上に、低耐圧トランジスタ領域１０ＬＶの第２の素子分離領域２１０の上方と、高耐圧トランジスタ領域１０ＨＶのオフセット層１１２の上方とに開口部を有するレジスト層Ｒ１を形成する。ついで、レジスト層Ｒ１をマスクとして、ストッパ絶縁層１４ａと、第１絶縁層１２ａをエッチングする。その後、レジスト層Ｒ１と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、トレンチ１６ｂを形成する。トレンチ１６ｂの深さは、約４００ｎｍ程度になるようにエッチングを行なう。その後、レジスト層Ｒ１は、アッシングにより除去される。ついで、トレンチ１６ｂの表面に、トレンチ酸化膜１８を形成する。トレンチ酸化膜１８は、例えば熱酸化法により形成される。
【００８１】
（３）次に、図２８に示すように、所定のパターンのレジスト層Ｒ２を形成する。レジスト層Ｒ２は、高耐圧トランジスタ領域１０ＨＶの第１および第３の素子分離領域１１０ａ，ｂの上方に開口部を有する。ついで、レジスト層Ｒ２をマスクとして、ストッパ絶縁層１４ａと、第１絶縁層１２ａをエッチングする。その後、レジスト層Ｒ２と、ストッパ絶縁層１４ａと、第１絶縁層１２ａとをマスクとして、半導体層１０ｃをエッチングし、トレンチ１６ａを形成する。トレンチ１６ａの深さは、後述するトレンチ酸化膜１９の酸化膜形成と同時に形成される絶縁層２０ｃが確実に半導体層１０ｃに到達できるような深さになるようにエッチングを行なう。
【００８２】
ついで、トレンチ１６ａの底部に、不純物イオンの注入を行なう。これにより、半導体層１０ｃを構成する単結晶シリコン層に欠陥が引き起こされる。その後、アッシングによりレジスト層Ｒ２を除去する。ついで、トレンチ１６ｂの表面に形成されているトレンチ酸化膜１８を除去する。
【００８３】
（４）次に、図２９に示すように、トレンチ１６ａ，ｂの表面にトレンチ酸化膜１９を形成する。トレンチ酸化膜１９は、たとえば、熱酸化法により形成される。トレンチ酸化膜１９の膜厚は、５０〜１００ｎｍであるがもっと厚くてもよい。この工程により、トレンチ１６ａの底部にある半導体層１０ｃは、熱酸化されることにより酸化膜２０ｃとなる。これにより、絶縁層１０ｂに到達する第１および第３の素子分離領域１１０ａ，ｂの一部が形成される。
【００８４】
ついで、トレンチ１６ａ，ｂとに、トレンチ絶縁層２０ａ，ｂを形成する。トレンチ絶縁層２０ａ，ｂの形成は、第１の実施の形態の工程（６）、（７）と同様に行なうことができる。その後、ストッパ層１４を除去し高耐圧トランジスタ領域１０ＨＶには、第１および第３の素子分離領域１１０ａ，ｂが形成され、低耐圧トランジスタ領域１０ＬＶには、第２の素子分離領域２１０が形成される。
【００８５】
（６）次に、第１の半導体装置の製造方法の（９）〜（２０）を行なうことにより、図１に示す半導体装置を形成することができる。
【００８６】
第４の半導体装置の製造方法によれば、第１および第３の素子分離領域１１０ａ，ｂは、トレンチ１６ａの形成と、酸化膜２０ｃの形成とを組み合わせて行なうことができる。そのため、トレンチ１６ａと、トレンチ１６ｂとの深さの差が少なくなり、トレンチ絶縁層２０ａ，ｂの埋め込みを良好に行なうことができる。
【００８７】
また、トレンチ１６ａの底部に不純物が導入されているため、熱酸化膜の形成速度を上げることができる。そのため、トレンチ１６ａの底部の半導体層１０ｃは、半導体層に不純物が注入されていない領域よりも、厚く酸化膜が形成でき、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂを形成することができる。
【００８８】
なお、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形することができる。
【００８９】
たとえば、第１の半導体装置の製造方法において、トレンチ絶縁層２０ａ，ｂの形成を次のように行なうことができる。まず、図６に参照されるように、トレンチ１６ａ，ｂを形成する。その後、トレンチ１６ｂのみを埋め込むことができるだけの膜厚の絶縁層を形成する。この絶縁層は、ＨＤＰ法またはＣＶＤ法により形成することができる。そして、トレンチ１６ａにおいて絶縁層で埋め込まれていない部分を埋め込むように、ＳＯＧ膜を塗布する。ついで、たとえば、ＣＭＰ法によりストッパ層１４が露出するまで、ＳＯＧ膜を除去することにより、トレンチ絶縁層２０ａ，ｂを形成することができる。
【００９０】
また、第２の半導体装置の製造方法の変形としては、以下に示す方法がある。まず、第１および第３の素子分離領域１１０ａ，ｂのためのトレンチ１６ａを形成する。このとき、トレンチ１６ａは、第２の素子分離領域２１０のためのトレンチ１６ｂよりも深い位置であり、絶縁層１０ｂには到達しないように形成する。ついで、トレンチ１６ａの表面に熱酸化法により酸化膜を形成し、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂを形成することができる。この後に、第２の素子分離領域２１０およびオフセット層１１２を形成する。この態様では、トレンチ１６ａの幅とトレンチ１６ａの底部の半導体層１０ｃの厚さの比を適宜制御することにより、さらにストレスの緩和を図ることができる。たとえば、トレンチ１６ａの幅とトレンチ１６ａの底部の半導体層１０ｃの厚さの比は、２：１であることが好ましい。
【００９１】
以上、本発明の実施の形態について述べたが、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。たとえば、第２の素子分離領域２１０および高耐圧トランジスタ第２ゲート絶縁層１１２の一部であるオフセット絶縁層は、上述の実施の形態では、トレンチ素子分離法により形成したが、ＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法によって形成することもできる。
【図面の簡単な説明】
【００９２】
【図１】本実施の形態の半導体装置を模式的に示す断面図。
【図２】第１の半導体装置の製造方法の一工程を示す断面図。
【図３】第１の半導体装置の製造方法の一工程を示す断面図。
【図４】第１の半導体装置の製造方法の一工程を示す断面図。
【図５】第１の半導体装置の製造方法の一工程を示す断面図。
【図６】第１の半導体装置の製造方法の一工程を示す断面図。
【図７】第１の半導体装置の製造方法の一工程を示す断面図。
【図８】第１の半導体装置の製造方法の一工程を示す断面図。
【図９】第１の半導体装置の製造方法の一工程を示す断面図。
【図１０】第１の半導体装置の製造方法の一工程を示す断面図。
【図１１】第１の半導体装置の製造方法の一工程を示す断面図。
【図１２】第１の半導体装置の製造方法の一工程を示す断面図。
【図１３】第１の半導体装置の製造方法の一工程を示す断面図。
【図１４】第１の半導体装置の製造方法の一工程を示す断面図。
【図１５】第１の半導体装置の製造方法の一工程を示す断面図。
【図１６】第１の半導体装置の製造方法の一工程を示す断面図。
【図１７】第１の半導体装置の製造方法の一工程を示す断面図。
【図１８】第１の半導体装置の製造方法の一工程を示す断面図。
【図１９】第１の半導体装置の製造方法の一工程を示す断面図。
【図２０】第１の半導体装置の製造方法の一工程を示す断面図。
【図２１】第２の半導体装置の製造方法の一工程を示す断面図。
【図２２】第２の半導体装置の製造方法の一工程を示す断面図。
【図２３】第２の半導体装置の製造方法の一工程を示す断面図。
【図２４】第２の半導体装置の製造方法の一工程を示す断面図。
【図２５】第３の半導体装置の製造方法の一工程を示す断面図。
【図２６】第３の半導体装置の製造方法の一工程を示す断面図。
【図２７】第４の半導体装置の製造方法の一工程を示す断面図。
【図２８】第４の半導体装置の製造方法の一工程を示す断面図。
【図２９】第４の半導体装置の製造方法の一工程を示す断面図。
【符号の説明】
【００９３】
１０  ＳＯＩ基板、  １０ａ  支持基板、  １０ｂ  絶縁層、  １０ｃ  半導体層、  １０ＨＶ  高耐圧トランジスタ領域、  １０ＬＶ  低耐圧トランジスタ領域、  １０ＨＶｐ  Ｐチャネル高耐圧トランジスタ領域、  １０ＨＶｎ  Ｎチャネル高耐圧トランジスタ領域、  １０ＬＶｐ  Ｐチャネル低耐圧トランジスタ領域、  １０ＬＶｎ  Ｎチャネル低耐圧トランジスタ領域、  １２  パッド層、  １４  ストッパ層、  １６ａ，ｂ  トレンチ  １８  トレンチ酸化膜、  ２２  絶縁層、  ２８  窒化シリコン膜、  ３０，３６  Ｐ型ウェル、  ３２，３４  Ｎ型ウェル、  ４２  Ｎ型の高濃度不純物層、  ５２  Ｐ型の高濃度不純物層、  ６０  ゲート絶縁層、  ６２  ゲート絶縁層、  ７０  ゲート電極、  ７２  サイドウォール絶縁層、  １１０ａ，ｂ  第１および第３の素子分離領域、  １１２  第２ゲート絶縁層、  ２１０  第２の素子分離領域、  １００Ｐ  Ｐチャネル高耐圧トランジスタ、  １００Ｎ  Ｎチャネル高耐圧トランジスタ、  ２００Ｐ  Ｐチャネル低耐圧トランジスタ、  ２００Ｎ  Ｎチャネル低耐圧トランジスタ
【図１】
2006024953.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2006024953.tif 000028
【図２７】
2006024953.tif 000029
【図２８】
2006024953.tif 000030
【図２９】
2006024953.tif 000031
【手続補正書】
【提出日】平成17年7月19日(2005.7.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第１半導体層と、
前記第１半導体層内に形成された第１高耐圧トランジスタであって、第１の厚さを有するゲート絶縁層を備える第１高耐圧トランジスタと、
前記絶縁層上に形成された第２半導体層と、
前記第１半導体層と、前記第２半導体層との間に設けられた第１素子分離領域であって、前記絶縁層に到達する深さを有する第１素子分離領域と、
前記第２半導体層に設けられた第２素子分離領域と、
前記第２素子分離領域に隣接して且つ前記第２半導体層内に形成された第１低耐圧トランジスタであって、前記第１の厚さより薄い第２の厚さを有するゲート絶縁層を備える該第１低耐圧トランジスタと、
前記第１低耐圧トランジスタに隣接して且つ前記第２半導体層に形成された第３素子分離領域と、
前記第３素子分離領域に隣接して且つ前記第２半導体層内に形成された第２低耐圧トランジスタであって、前記第１の厚さより薄い第３の厚さを有するゲート絶縁層を備える該第２低耐圧トランジスタと、
前記第２低耐圧トランジスタに隣接して且つ前記第２半導体層に形成された第４素子分離領域と、を含み、
前記第２素子分離領域、前記第３素子分離領域および前記第４素子分領域の深さは、同じである、半導体装置。
【請求項２】
請求項１において、
前記絶縁層上に形成された第３半導体層と、
前記第３半導体層内に形成された第２高耐圧トランジスタであって、前記第２の厚さおよび第３の厚さと比して厚いゲート絶縁層を備える第２高耐圧トランジスタと、
前記第１半導体層と前記第３半導体層との間に設けられた第５素子分離領域であって、前記絶縁層に到達する深さを有する該第５素子分離領域と、を含む、半導体装置。
【請求項３】
請求項２において、
前記第１高耐圧トランジスタおよび前記第２高耐圧トランジスタの少なくとも一方は、前記ゲート絶縁層の両端にオフセット絶縁層を有する、半導体装置。