(57)【要約】【課題】低電圧用ゲート酸化膜に比べて厚い高電圧用ゲート酸化膜を形成する際にバーズビーク現象が防止できるようにする半導体素子の高電圧用ゲート酸化膜形成方法及び半導体素子の高電圧用トランジスタを提供する。【解決手段】本発明の半導体素子の高電圧用ゲート酸化膜形成方法は、高電圧領域の備えられた半導体基板上にパターンを形成し、前記高電圧用ゲート酸化膜形成領域のみが露出されるようにする段階と、前記結果物の全面に金属酸化層を形成する段階と、前記パターンを除去する工程を行い、前記高電圧用ゲート酸化膜形成領域にのみ金属酸化層を形成する段階とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
高電圧領域の備えられた半導体基板上にパターンを形成し、前記高電圧用ゲート酸化膜形成領域のみが露出されるようにする段階と、
前記結果物の全面に金属酸化層を形成する段階と、
前記パターンを除去する工程を行い、前記高電圧用ゲート酸化膜形成領域にのみ金属酸化層を形成する段階とを含むことを特徴とする、半導体素子の高電圧用ゲート酸化膜形成方法。
【請求項２】
前記金属酸化層は、アルミニウム酸化層（Ａｌ２Ｏ３）であることを特徴とする、請求項１記載の半導体素子の高電圧用ゲート酸化膜形成方法。
【請求項３】
前記パターンの除去工程は、
前記パターンの上部に形成された金属酸化層も除去して、前記高電圧用ゲート酸化膜領域にのみ金属酸化層が形成されるようにすることを特徴とする、請求項１記載の半導体素子の高電圧用ゲート酸化膜形成方法。
【請求項４】
前記請求項１記載の方法を使用して形成された高電圧用ゲート酸化膜を有する半導体素子の高電圧用トランジスタ。
【請求項５】
前記高電圧用ゲート酸化膜は、アルミニウム酸化層であることを特徴とする請求項４に記載の半導体素子の高電圧用トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の高電圧用ゲート酸化膜形成方法と半導体素子の高電圧用トランジスタに関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、トンネリングによってデータを保存および消去するセルトランジスタが備えられたセル領域と、このセルトランジスタの駆動のための周辺回路部とから構成されている。この周辺回路部は、低電圧の印加される低電圧トランジスタが備えられる低電圧領域と、トンネリングの際に必要な２０Ｖ程度の高電圧に耐性を有する高電圧トランジスタが備えられる高電圧領域などに分離される。
【０００３】
前記各領域に適した厚さで高電圧用ゲート酸化膜と低電圧用ゲート酸化膜が形成されるが、前記低電圧用ゲート酸化膜に比べて厚い高電圧用ゲート酸化膜を形成するとき、バーズビーク(bird’s beak)現象の発生が容易になるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、かかる問題点を解決するためのもので、その目的は、低電圧用ゲート酸化膜に比べて厚い高電圧用ゲート酸化膜を形成する際にバーズビーク現象が防止できるようにする半導体素子の高電圧用ゲート酸化膜形成方法及び半導体素子の高電圧用トランジスタを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明のある観点によれば、高電圧領域の備えられた半導体基板上にパターンを形成し、前記高電圧用ゲート酸化膜形成領域のみが露出されるようにする段階と、前記結果物の全面に金属酸化層を形成する段階と、前記パターンを除去する工程を行い、前記高電圧用ゲート酸化膜形成領域にのみ金属酸化層を形成する段階とを含む、半導体素子の高電圧用ゲート酸化膜形成方法を提供する。
【０００６】
前記金属酸化層は、アルミニウム酸化層（Ａｌ２Ｏ３）であってもよい。
【０００７】
前記パターンの除去工程は、前記パターンの上部に形成された金属酸化層も除去して、前記高電圧用ゲート酸化膜領域にのみ金属酸化層が形成されるようにしてもよい。
【発明の効果】
【０００８】
本発明によれば、フォトレジストパターンを介してアルミニウム酸化層が定義されるべき領域にのみ高電圧用ゲート酸化膜で形成することにより、低電圧用ゲート酸化膜に比べて厚い高電圧用ゲート酸化膜を形成する際に発生するバーズビーク現象を防止することができるという効果がある。したがって、前記高電圧用ゲート酸化膜形成工程の際に発生するバーズビーク現象を防止することにより、高電圧用ゲート酸化膜形成面積を最小化することができるため、ゲート電極トポロジーを最小化するという効果もある。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
【００１０】
図１および図２は本発明の一実施例に係る半導体素子の高電圧用ゲート酸化膜形成方法を説明するための断面図である。
【００１１】
図１を参照すると、高電圧領域ＨＶＲ、低電圧領域（図示せず）およびセル領域（図示せず）に画定されており、各領域に適したトランジスタが選択的に形成できるように提供された半導体基板１０に、高電圧領域ＨＶＲの高電圧用ゲート酸化膜形成領域が露出されるようにフォトレジストパターンＰＲを形成する。
【００１２】
前記フォトレジストパターンＰＲは、前記高電圧用ゲート酸化膜を形成するための領域のみが露出されるように定義する。
【００１３】
図２を参照すると、前記フォトレジストパターンＰＲが形成された結果物の全面にアルミニウム酸化層１２（Ａｌ２Ｏ３）を形成する。
【００１４】
前記アルミニウム酸化層１２は、次の段階、すなわちアルミニウムソース供給段階、第１浄化段階、酸素反応ガス供給段階および第２浄化段階で形成されるが、前記４段階が１サイクルとなっている。前記アルミニウムソース供給段階では、アルミニウムソースとしてのＴＭＡとＮＨ３反応ガスを０．１〜３秒間反応器の内部に同時に供給して半導体基板１０の表面にアルミニウム（Ａｌ）層を吸着させる。ＮＨ３反応ガスは１０〜１００ｓｃｃｍの流量で供給することもできる。
【００１５】
前記第１浄化段階では、反応していないアルミニウムソースガスおよび反応副産物を除去するためにＮ２ガスを０．１〜３秒間注入し、或いは真空浄化して排出ポンプを介して排出する。
【００１６】
前記酸素反応ガス供給段階では、酸素反応ガスを０．１〜３秒間反応器の内部に供給して半導体基板１０の表面に酸素を吸着させる。
【００１７】
前記第２浄化段階では、反応していない酸素反応ガスおよび反応副産物を除去するためにＮ２ガスを０．１〜３秒間注入し、あるいは真空浄化して排出ポンプを介して排出する。
【００１８】
アルミニウム酸化膜を所望の厚さに形成するためには、前記４段階を１サイクルとして、所望の厚さに形成されるまで繰り返し行えばよい。
【００１９】
この際、前記アルミニウム酸化層１２は、前記露出された高電圧用ゲート酸化膜形成領域だけでなく、前記形成されたフォトレジストパターンＰＲの上部にも形成される。
【００２０】
次に、前記アルミニウム酸化層１２の形成された結果物において前記フォトレジストパターンＰＲを除去する工程を行うことにより、本工程は完了する。
【００２１】
この際、前記フォトレジストパターン除去工程の際に前記フォトレジストパターンＰＲ上のアルミニウム酸化層１２も除去され、高電圧用ゲート酸化膜形成領域にのみ前記アルミニウム酸化層１２が残存する。このように形成されたアルミニウム酸化層１２は、高電圧用ゲート酸化膜として用いられる。
【００２２】
図示してはいないが、前記高電圧用ゲート酸化膜の形成された結果物上に高電圧用ゲート電極を形成する工程が行われる。
【００２３】
本発明は、半導体素子の高電圧用トランジスタの高電圧用ゲート酸化膜として前述した方法によって形成されたアルミニウム酸化層１２を適用することができる。
【００２４】
本発明によれば、フォトレジストパターンを介してアルミニウム酸化層が定義されるべき領域にのみ高電圧用ゲート酸化膜で形成することにより、低電圧用ゲート酸化膜に比べて厚い高電圧用ゲート酸化膜を形成する際に発生するバーズビーク現象を防止することができる。したがって、このように前記高電圧用ゲート酸化膜形成工程の際に発生するバーズビーク現象を防止することにより、高電圧用ゲート酸化膜形成面積を最小化することができるため、ゲート電極トポロジーを最小化するという効果がある。
【００２５】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施例に係る半導体素子の高電圧用ゲート酸化膜形成方法を説明するための断面図である。
【図２】本発明の一実施例に係る半導体素子の高電圧用ゲート酸化膜形成方法を説明するための断面図である。
【符号の説明】
【００２７】
１０    半導体基板
１２    高電圧用ゲート酸化膜
ＰＲ    フォトレジストパターン
【図１】
2006319294.tif 000003
【図２】
2006319294.tif 000004