(57)【要約】【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。【選択図】図４
2006173438.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記ゲート絶縁膜の上に前記ゲート電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層を覆って絶縁材層を形成する工程と、
前記絶縁層及び絶縁材層の積層を異方性エッチングによりエッチバックして各々該積層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むＭＯＳ型半導体装置の製法。
【請求項２】
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記ゲート絶縁膜の上に前記ゲート電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層を覆って導電材層を形成する工程と、
前記導電材層を異方性エッチングによりエッチバックして各々前記導電材層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ前記絶縁層を介して形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層と前記絶縁層に重なる第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むＭＯＳ型半導体装置の製法。
【請求項３】
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜を覆って電極材層を被着した後該電極材層をパターニングすることにより各々該電極材層の残存部からなるゲート電極層及びキャパシタ用の第１の電極層を前記ゲート絶縁膜及び前記フィールド絶縁膜の上にそれぞれ形成する工程と、
前記ゲート電極層と前記フィールド絶縁膜とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜の上に前記ゲート電極層及び前記第１の電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層の上に前記第１の電極層に重なるようにキャパシタ用の第２の電極層を形成する工程と、
前記絶縁層の上に前記ゲート電極層を覆うように絶縁材層を形成する工程と、
前記絶縁層及び絶縁材層の積層を異方性エッチングによりエッチバックして各々該積層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むＭＯＳ型半導体装置の製法。
【請求項４】
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜を覆って電極材層を被着した後該電極材層をパターニングすることにより各々該電極材層の残存部からなるゲート電極層及びキャパシタ用の第１の電極層を前記ゲート絶縁膜及び前記フィールド絶縁膜の上にそれぞれ形成する工程と、
前記ゲート電極層と前記フィールド絶縁膜とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜の上に前記ゲート電極層及び前記第１の電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層の上に前記ゲート電極層及び前記第１の電極層を覆うように導電材層を形成する工程と、
前記導電材層の上に前記第１の電極層に重なるようにレジスト層を配置した状態で該レジスト層をマスクとして異方性ドライエッチング処理を行なうことにより各々前記導電材層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ前記絶縁層を介して形成すると共に前記第１の電極層の上方に前記レジスト層に対応する前記導電材層の残存部からなるキャパシタ用の第２の電極層を形成する工程と、
前記レジスト層を除去した後、前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層と前記絶縁層に重なる第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むＭＯＳ型半導体装置の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、短チャンネル効果抑制用のポケット領域とドレイン電界緩和用の低濃度ドレイン領域（以下では「ＬＤＤ領域」と称する）とを有するＭＯＳ型トランジスタを備えたＭＯＳ型ＩＣ（集積回路）等の半導体装置の製法に関するものである。
【背景技術】
【０００２】
従来、ポケット領域およびＬＤＤ領域を備えたＭＯＳ型トランジスタは知られている（例えば、特許文献１及び非特許文献１，２参照）。図１３〜１６には、非特許文献１に記載されたＰチャンネルＭＯＳ型トランジスタの製法に類似したＮチャンネルＭＯＳ型トランジスタの製法を示す。
【０００３】
図１３の工程では、Ｐ型シリコン基板１の表面にフィールド酸化膜２を形成した後、酸化膜２の素子孔２ａ内のＰ型シリコン領域の表面にゲート酸化膜３を形成する。そして、ゲート酸化膜３の上には、ドープトポリシリコン等からなるゲート電極層４を形成する。この後、フィールド酸化膜２とゲート電極層４とをマスクとしてボロンイオンＢ＋を注入する斜めイオン注入処理によりＰ型ポケット領域５Ｓ，５Ｄをゲート電極層４の一方側及び他方側で素子孔２ａ内のＰ型シリコン領域にそれぞれ形成する。
【０００４】
次に、図１４の工程では、フィールド酸化膜２とゲート電極層４とをマスクとしてリンイオンＰ＋を注入するイオン注入処理によりＮ型の低濃度ソース，ドレイン領域６Ｓ，６Ｄをゲート電極層４の一方側及び他方側で素子孔２ａ内のＰ型シリコン領域にそれぞれ形成する。低濃度ドレイン領域６ＤがＬＤＤ領域である。
【０００５】
図１５の工程では、基板上面にＣＶＤ（ケミカル・ベーパー・デポジション）法によりシリコン酸化膜を形成した後、このシリコン酸化膜を異方性ドライエッチングによりエッチバックすることによりシリコン酸化膜の残存部からなるサイドスペーサ７Ｓ，７Ｄをゲート電極層４の一方及び他方の側部にそれぞれ形成する。
【０００６】
図１６の工程では、フィールド酸化膜２とゲート電極層４とサイドスペーサ７Ｓ，７Ｄとをマスクとしてヒ素イオンＡｓ＋を注入するイオン注入処理によりＮ型の高濃度ソース，ドレイン領域８Ｓ，８Ｄをゲート電極層４の一方側及び他方側で素子孔２ａ内のＰ型シリコン領域にそれぞれ形成する。なお、注入不純物を活性化するための熱処理を適宜行なう。
【０００７】
特許文献１に記載されたＭＯＳ型トランジスタの製法によると、ポケット領域５Ｓ，５Ｄの形成は、図１６に示したように高濃度ソース，ドレイン領域８Ｓ，８Ｄを形成した後で行われる。この場合、ゲート電極層４を介して注入イオンが突き抜けるのを阻止する必要があり、図１３の工程ではゲート電極層４上に電極層４と同じパターンで絶縁層を形成しておく。ソース，ドレイン領域８Ｓ，８Ｄを形成した後、フィールド酸化膜２とゲート電極層４及び絶縁層の積層とサイドスペーサ７Ｓ，７Ｄとをマスクとする斜めイオン注入処理によりポケット領域５Ｓ，５Ｄを形成する。
【０００８】
非特許文献２に記載されたＭＯＳ型トランジスタの製法によると、ポケット領域５Ｓ，５Ｄの形成は、図１６に示したように高濃度ソース，ドレイン領域８Ｓ，８Ｄを形成した後で行われる。すなわち、図１６の工程の後、ソース，ドレイン領域８Ｓ，８Ｄ上でゲート酸化膜３を選択的に除去して領域８Ｓ，８Ｄの表面を露呈させる。そして、周知のサリサイドプロセスによりゲート電極層４の上面とソース，ドレイン領域８Ｓ，８Ｄの上面とにシリサイド層をそれぞれ形成した後、サイドスペーサ７Ｓ，７Ｄを除去する。この後、サイドスペーサ除去個所を介して斜めイオン注入を行うことによりポケット領域５Ｓ，５Ｄを形成する。
【０００９】
上記のようにポケット領域５Ｓ，５Ｄと低濃度ソース，ドレイン領域６Ｓ，６Ｄとを形成したトランジスタ構造は、いわゆるサブミクロンからクオーターミクロンの世代のトランジスタに多く使われるもので、ドレイン近傍の電界をＬＤＤ領域６Ｄで緩和して信頼性を高めると共にポケット領域５Ｓ，５Ｄで短チャンネル効果を効果的に抑制する構成となっている。
【特許文献１】特開平８−１６２６１８号公報
【非特許文献１】“A study of tilt angle effect on Halo PMOS performance ”Microelectronics Reliability ，Vol.38（1998），pp.1503-1512
【非特許文献２】“High Performance Dual-Gate CMOS Utilizing a Novel Self-Aligned Pocket Implantation （SPI）Technology”IEEE Transactions on Electron Devices，Vol.40，No.9，September 1993
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１３〜１６に関して上記した従来技術によると、ポケット領域５Ｓ，５Ｄの形成に斜めイオン注入を用いているため、ゲート電極層４の加工ばらつきの影響により図１６に示すようなポケット領域５ＤとＬＤＤ領域６Ｄとの間のオフセット距離Ｌにばらつきが生ずる。このため、トランジスタ特性がばらつき、製造歩留りが低下するという問題点がある。
【００１１】
図１７，１８は、ゲート電極層４の加工ばらつきを例示するもので、図１６と同様の部分には同様の符号を付して詳細な説明を省略する。図１４に示したような垂直イオン注入では、ゲート電極層４の上方エッジのマスク作用が支配的であるのに対し、図１３に示したような斜めイオン注入では、ゲート電極層４の下方エッジのマスク作用が支配的となる。このため、図１７に示すようにゲート電極層４の下部が細くなるように加工された場合、あるいは図１８に示すようにゲート電極層４のソース側、ドレイン側の側部がそれぞれソース側、ドレイン側に傾斜して加工された場合には、ポケット領域５ＤとＬＤＤ領域６Ｄとの間のオフセット距離Ｌが図１６の場合に比べて大きくなる。この結果、ＬＤＤ領域６Ｄからの空乏層の拡がりを抑制するポケット領域５Ｄの効果が過剰となり、トランジスタのスレッショルド電圧の増加やオン状態の駆動電流の増加等の不都合を招くことになる。
【００１２】
前述したように特許文献１に示される方法でポケット領域５Ｓ，５Ｄを形成する場合には、ゲート電極層４の加工のばらつきに加えてサイドスペーサ７Ｓ，７Ｄの加工ばらつきの影響を受けるため、ポケット領域５ＤとＬＤＤ領域６Ｄとの間のオフセット距離Ｌのばらつきは一層大きくなる。また、前述したように非特許文献２に示される方法でポケット領域５Ｓ，５Ｄを形成する場合には、サイドスペーサ７Ｓ，７Ｄの加工ばらつきの影響は免れるものの、ゲート電極層４の加工のばらつきの影響によりポケット領域５ＤとＬＤＤ領域６Ｄとの間のオフセット距離Ｌがばらつくのを避けることができない。
【００１３】
この発明の目的は、ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減することができる新規なＭＯＳ型半導体装置の製法を提供することにある。
【課題を解決するための手段】
【００１４】
この発明に係るＭＯＳ型半導体装置の第１の製法は、
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記ゲート絶縁膜の上に前記ゲート電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層を覆って絶縁材層を形成する工程と、
前記絶縁層及び絶縁材層の積層を異方性エッチングによりエッチバックして各々該積層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むものである。
【００１５】
第１の製法によれば、フィールド絶縁膜とゲート電極層とをマスクとする不純物イオン注入処理により第１及び第２のポケット領域を形成した後、ゲート電極層を覆って絶縁層を形成する。そして、フィールド絶縁膜と絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により低不純物濃度のソース領域及びドレイン領域を形成する。このため、第２のポケット領域（ドレイン側のポケット領域）と低不純物濃度のドレイン領域（ＬＤＤ領域）との間のオフセット距離は、絶縁層の厚さに対応して精度良く決定される。
【００１６】
この発明に係るＭＯＳ型半導体装置の第２の製法は、
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記ゲート絶縁膜の上に前記ゲート電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層を覆って導電材層を形成する工程と、
前記導電材層を異方性エッチングによりエッチバックして各々前記導電材層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ前記絶縁層を介して形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層と前記絶縁層に重なる第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むものである。
【００１７】
第２の製法によれば、第１の製法に関して前述したと同様の作用効果が得られる。その上、絶縁層を覆って導電材層を形成し、この導電材層を異方性エッチングによりエッチバックして各々導電材層の残存部からなる第１及び第２のサイドスペーサを形成するようにしたので、このときの異方性エッチングを用いて導電材層をパターニングすることにより導電材層をＭＯＳ型トランジスタ以外の他の回路素子（例えばキャパシタ）の電極層等として利用可能である。
【００１８】
この発明に係るＭＯＳ型半導体装置の第３の製法は、
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜を覆って電極材層を被着した後該電極材層をパターニングすることにより各々該電極材層の残存部からなるゲート電極層及びキャパシタ用の第１の電極層を前記ゲート絶縁膜及び前記フィールド絶縁膜の上にそれぞれ形成する工程と、
前記ゲート電極層と前記フィールド絶縁膜とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜の上に前記ゲート電極層及び前記第１の電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層の上に前記第１の電極層に重なるようにキャパシタ用の第２の電極層を形成する工程と、
前記絶縁層の上に前記ゲート電極層を覆うように絶縁材層を形成する工程と、
前記絶縁層及び絶縁材層の積層を異方性エッチングによりエッチバックして各々該積層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ形成する工程と、
前記フィールド絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むものである。
【００１９】
第３の製法によれば、ゲート電極層の形成工程を流用してキャパシタ用の第１の電極層を形成する。フィールド絶縁膜とゲート電極層とをマスクとする不純物イオン注入処理により第１及び第２のポケット領域を形成した後、ゲート電極層及び第１の電極層を覆って絶縁層を形成し、フィールド絶縁膜と絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により低不純物濃度のソース領域及びドレイン領域を形成する。このため、第２のポケット領域（ドレイン側のポケット領域）と低不純物濃度のドレイン領域（ＬＤＤ領域）との間のオフセット距離は、絶縁層の厚さに対応して精度良く決定される。この後、絶縁層の上には第１の電極層に重なるようにキャパシタ用の第２の電極層を形成する。従って、第１の電極層及び絶縁層についてはＭＯＳ型トランジスタの形成工程を流用することで簡単にキャパシタをフィールド絶縁膜上に形成することができる。
【００２０】
この発明に係るＭＯＳ型半導体装置の第４の製法は、
半導体基板の一方の主面にフィールド絶縁膜を形成すると共に該フィールド絶縁膜の素子孔内の一導電型の半導体領域を覆ってゲート絶縁膜を形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜を覆って電極材層を被着した後該電極材層をパターニングすることにより各々該電極材層の残存部からなるゲート電極層及びキャパシタ用の第１の電極層を前記ゲート絶縁膜及び前記フィールド絶縁膜の上にそれぞれ形成する工程と、
前記ゲート電極層と前記フィールド絶縁膜とをマスクとする不純物イオン注入処理により各々前記一導電型と同一の導電型を有する第１及び第２のポケット領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記フィールド絶縁膜及び前記ゲート絶縁膜の上に前記ゲート電極層及び前記第１の電極層を覆って絶縁層を形成する工程と、
前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層とをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する低不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と、
前記絶縁層の上に前記ゲート電極層及び前記第１の電極層を覆うように導電材層を形成する工程と、
前記導電材層の上に前記第１の電極層に重なるようにレジスト層を配置した状態で該レジスト層をマスクとして異方性ドライエッチング処理を行なうことにより各々前記導電材層の残存部からなる第１及び第２のサイドスペーサを前記ゲート電極層の一方及び他方の側部にそれぞれ前記絶縁層を介して形成すると共に前記第１の電極層の上方に前記レジスト層に対応する前記導電材層の残存部からなるキャパシタ用の第２の電極層を形成する工程と、
前記レジスト層を除去した後、前記フィールド絶縁膜と前記絶縁層で覆われたゲート電極層と前記絶縁層に重なる第１及び第２のサイドスペーサとをマスクとする不純物イオン注入処理により各々前記一導電型とは反対の導電型を有する高不純物濃度のソース領域及びドレイン領域を前記ゲート電極層の一方側及び他方側で前記半導体領域内にそれぞれ形成する工程と
を含むものである。
【００２１】
第４の製法によれば、第３の製法に関して前述したと同様の作用効果が得られる。その上、絶縁層の上にゲート電極層及び第１の電極層を覆うように導電材層を形成し、この導電材層に異方性エッチング処理を施すことにより各々導電材層の残存部からなる第１及び第２のサイドスペーサをゲート電極層の一方及び他方の側部にそれぞれ絶縁層を介して形成すると共に第１の電極層の上方には導電材層の残存部からなるキャパシタ用の第２の電極層を形成するようにしたので、第２の電極層についてもＭＯＳ型トランジスタの形成工程を流用することができ、キャパシタを形成するのが一層簡単となる。
【発明の効果】
【００２２】
この発明によれば、ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離をゲート電極層を覆う絶縁層の厚さに対応して精度良く決定可能としたので、スレッショルド電圧、オン状態の駆動電流等のトランジスタ特性のばらつきを低減することができ、製造歩留りが向上する効果が得られる。
【００２３】
また、ＭＯＳ型トランジスタの形成工程を流用してキャパシタを形成するようにしたので、ＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳ型ＩＣ等の半導体装置を少ない工程数で製作可能となり、コスト低減を達成できる効果も得られる。
【発明を実施するための最良の形態】
【００２４】
図１〜１０は、この発明の一実施形態に係るＭＯＳ型ＩＣの製法を示すもので各々の図に対応する工程（１）〜（１０）を順次に説明する。図１〜１０に示す例では、ＮチャンネルＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳ型ＩＣを製作する。
【００２５】
（１）例えばシリコンからなる半導体基板１０の一方の主面には、周知の選択酸化法によりシリコン酸化膜からなるフィールド絶縁膜１２を形成する。半導体基板１０としては、Ｐ型のもの又は一方の主面にＰ型ウエル領域を有するＮ型のものを使用可能である。フィールド絶縁膜１２は、基板１０の一方の主面に設けた凹部にＣＶＤ法等によりシリコン酸化膜を堆積することによっても形成することができる。絶縁膜１２の素子孔１２ａ内のＰ型半導体領域の表面には、周知の熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１４を形成する。
【００２６】
次に、基板上面にフィールド絶縁膜１２及びゲート絶縁膜１４を覆って電極材層を形成する。そして、この電極材層をホトリソグラフィ及びドライエッチング処理によりパターニングして各々電極材層の残存部からなるゲート電極層１６及びキャパシタ用の第１の電極層１８をゲート絶縁膜１４及びフィールド絶縁膜１２の上にそれぞれ形成する。電極材層としては、ドープトポリシリコン層又はポリサイド層（ポリシリコン層上にＴｉ，Ｗ又はＭｏ等の高融点金属のシリサイド層を重ねた積層）等を用いることができる。第１の電極層１８は、キャパシタの下部電極として用いられるものである。
【００２７】
（２）フィールド絶縁膜１２とゲート電極層１６とをマスクとする不純物イオン注入処理により第１及び第２のＰ型ポケット領域２０及び２２をゲート電極層１６の一方側及び他方側で素子孔１２ａ内のＰ型半導体領域にそれぞれ形成する。不純物イオン注入処理では、一例としてボロンイオンＢ＋を加速エネルギー４０ｋｅＶ、ドーズ量４．０×１０１２ｃｍ−２の条件で注入することができる。この場合、イオン注入角度は、基板１０の一方の主面に対して直角でよく、所望により若干傾斜させてもよいが、図１３に示したように大きな傾斜角とする必要はない。
【００２８】
なお、ＣＭＯＳ（コンプリメンタリＭＯＳ）型ＩＣを製作する場合は、不純物マスクとしてのレジスト層２４を、素子孔１２ａを露呈し且つＰチャンネルＭＯＳ型トランジスタ形成領域（図示せず）を覆うように基板上面に配置した状態で不純物イオン注入処理を行ない、この後レジスト層２４を除去する。
【００２９】
（３）フィールド絶縁膜１２及びゲート絶縁膜１４の上にゲート電極層１６及び第１の電極層１８を覆って絶縁層２６を形成する。絶縁層２６は、図４に関して後述するようなオフセット距離Ｌを決定するために用いられると共にキャパシタ用絶縁膜として用いられるもので、一例として７０ｎｍの厚さのシリコン酸化膜（ＳｉＯ２膜）をＣＶＤ法により形成することができる。絶縁膜２６の他の例としては、シリコン窒化膜（ＳｉＮ膜）、シリコン酸化窒化膜（ＳｉＯＮ膜）又は高誘電率膜（例えばタンタル酸化膜［ＴａｘＯｙ膜：例えばｘ＝２，ｙ＝５］）等を用いてもよく、あるいはここに例示した膜の積層（例えばＳｉＯ２／ＳｉＮ，ＳｉＯ２／ＳｉＮ／ＳｉＯＮ，ＳｉＯ２／ＴａｘＯｙ／ＳｉＯ２，ＳｉＯＮ／ＴａｘＯｙ／ＳｉＯＮ等）を用いてもよい。ここで、Ａ／Ｂのような積層の表示は、ＡをＢの上に重ねた構成を表わす。
【００３０】
（４）フィールド絶縁膜１２及び絶縁層２６の積層とゲート電極層１６及び絶縁層２６の積層とをマスクとする不純物イオン注入処理によりＮ型の低濃度ソース，ドレイン領域２８，３０をゲート電極層１６の一方側及び他方側で素子孔１２ａ内のＰ型半導体領域にそれぞれ形成する。低濃度ドレイン領域３０がＬＤＤ領域である。不純物イオン注入処理では、一例として、リンイオンＰ＋を加速エネルギー５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で注入することができる。この場合、ゲート電極層１６の両側部では絶縁層２６が不純物マスクとして機能するため、ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。このことは、ポケット領域２０とソース領域２８との間のオフセット距離についても同様である。
【００３１】
なお、ＣＭＯＳ型ＩＣを製作する場合は、不純物マスクとしてのレジスト層３２を、素子孔１２ａを露呈し且つＰチャンネルＭＯＳ型トランジスタ形成領域を覆うように基板上面に配置した状態でイオン注入処理を行ない、この後レジスト層３２を除去する。
【００３２】
（５）基板上面に絶縁層２６を覆って導電材層３４を形成する。導電材層３４としては、例えば１５０ｎｍの厚さのポリシリコン層をＣＶＤ法により堆積形成すると共にポリシリコン層には堆積中にリンを１×１０２０ｃｍ−３以上の濃度でドープして低抵抗化を図ったものを用いることができる。
【００３３】
（６）導電材層３４の上にキャパシタの上部電極パターンに従ってレジスト層３６をホトリソグラフィ処理により形成する。
【００３４】
（７）レジスト層３６をマスクとするドライエッチング処理を導電材層３４に施して導電材層３４の残存部からなるキャパシタ用の第２の電極層３４Ａを形成する。この後、レジスト層３６を除去する。第２の電極層３４Ａは、キャパシタの上部電極として用いられるものである。
【００３５】
（８）絶縁層２６の上に第２の電極層３４Ａを覆って絶縁材層３８を形成する。絶縁材層３８は、サイドスペーサを形成するために用いられるもので、一例として１５０ｎｍの厚さのシリコン酸化膜をＣＶＤ法により形成することができる。
【００３６】
（９）絶縁層２６及び絶縁材層３８の積層を異方性ドライエッチングによりエッチバックしてゲート電極層１６の一方及び他方の側部にそれぞれサイドスペーサＳ１及びＳ２を形成する。サイドスペーサＳ１は、絶縁層２６の残存部２６ａと絶縁材層３８の残存部３８ａとからなり、サイドスペーサＳ２は、絶縁層２６の残存部２６ｂと絶縁材層３８の残存部３８ｂとからなる。
【００３７】
このときの異方性ドライエッチング処理では、第１の電極層１８の一方及び他方の側部にもサイドスペーサＳ３及びＳ４がそれぞれ形成される。サイドスペーサＳ３は、絶縁層２６の残存部２６ｃと絶縁材層３８の残存部３８ｃとからなり、サイドスペーサＳ４は、絶縁層２６の残存部２６ｄと絶縁材層３８の残存部３８ｄとからなる。また、第１，第２の電極層１８，３４Ａの間には、絶縁層２６の一部がキャパシタ用絶縁膜２６Ａとして残存すると共に、第２の電極層３４Ａの一方及び他方の側部には、各々絶縁材層３８の残存部からなるサイドスペーサ３８ｅ及び３８ｆがそれぞれ形成される。第１，第２の電極層１８，３４Ａと絶縁膜２６Ａとが平行平板形キャパシタを構成する。
【００３８】
なお、図９の異方性エッチング処理では、フィールド絶縁膜１２とサイドスペーサＳ１，Ｓ２との間でゲート絶縁膜１４を選択的に除去して低濃度のソース，ドレイン領域２８，３０の表面を部分的に露呈させるようにしてもよい。
【００３９】
（１０）フィールド絶縁膜１２とゲート電極層１６とサイドスペーサＳ１，Ｓ２とをマスクとする不純物イオン注入処理によりＮ型の高濃度ソース，ドレイン領域４０，４２をゲート電極層１６の一方側及び他方側で素子孔１２ａ内のＰ型半導体領域にそれぞれ形成する。図１０において、「Ｎ＋」は、高不純物濃度のＮ型であることを表わす。不純物イオン注入処理では、一例として、ヒ素イオンＡｓ＋を加速エネルギー７０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件で注入することができる。この場合、ソース，ドレイン領域４０，４２におけるゲート電極層１６側の先端位置は、それぞれサイドスペーサＳ１，Ｓ２のソース−ドレイン方向の厚さに対応して精度良く決定される。
【００４０】
なお、ＣＭＯＳ型ＩＣを製作する場合は、不純物マスクとしてのレジスト層４４を、素子孔１２ａを露呈し且つＰチャンネルＭＯＳ型トランジスタ形成領域を覆うように基板上面に配置した状態で不純物イオン注入処理を行ない、この後レジスト層４４を除去する。
【００４１】
図１０の不純物イオン注入処理の後、注入不純物を活性化するための熱処理を行う。この熱処理は、一例として９５０℃、４０分の条件で行なうことができる。注入不純物活性化のための熱処理やその後の熱処理を経た後では、ポケット領域２０，２２、低濃度のソース，ドレイン領域２８，３０及び高濃度のソース，ドレイン領域４０，４２がいずれも不純物の拡散により広がった位置に最終的な境界を持つようになる。ＭＯＳ型トランジスタのオン状態においてゲート電極層１６の下方に形成されるチャンネルからＬＤＤ領域３０が離間しないようにするためには、ＬＤＤ領域３０のゲート側端縁がゲート電極層１６のドレイン側端縁の下方に位置するように熱処理条件を選ぶのが望ましい。
【００４２】
上記した実施形態によれば、図４に示したようにドレイン側のポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌを絶縁層２６の厚さに対応して精度良く決定できると共に、図１０に示したようにＬＤＤ領域３０に対する高濃度ドレイン領域４２の位置をサイドスペーサＳ２のソース−ドレイン方向の厚さに対応して精度良く決定できる。従って、スレッショルド電圧、オン状態の駆動電流等のトランジスタ特性のばらつきを低減することができ、製造歩留りが向上する。また、ゲート電極層１６の形成工程を流用してキャパシタ用の第１の電極層１８を形成すると共に、オフセット距離Ｌを設定するための絶縁層２６をキャパシタ用絶縁膜２６Ａとして流用するようにしたので、ＭＯＳ型トランジスタ及びキャパシタを含むＭＯＳ型ＩＣを少ない工程数で製作することができ、コスト低減を達成可能となる。
【００４３】
図１１，１２は、上記した実施形態の変形例に係るＭＯＳ型ＩＣの製法を示すもので、図１〜１０と同様の部分には同様の符号を付して詳細な説明を省略する。図１１の工程は、図６の工程に続く異方性エッチング工程である。
【００４４】
図１１の工程では、異方性エッチングにより導電材層３４をエッチバックして導電材層３４の残存部からなるサイドスペーサＳ１及びＳ２をゲート電極層１６の一方及び他方の側部にそれぞれ絶縁層２６を介して形成する。このとき、キャパシタ用の第１の電極層１８の一方及び他方の側部にも導電材層３４の残存部からなるサイドスペーサＳ３及びＳ４がそれぞれ絶縁層２６を介して形成される。また、レジスト層３６をマスクとして導電材層３４がエッチングされるため、第１の電極層１８の上方には、レジスト層３６に対応する導電材層３４の残存部からなるキャパシタ用の第２の電極層３４Ａが形成される。
【００４５】
図１２の工程では、フィールド絶縁膜１２と絶縁層２６で覆われたゲート電極層１６と絶縁層２６に重なる第１及び第２のサイドスペーサＳ１，Ｓ２とをマスクとする不純物イオン注入処理によりＮ型の高濃度ソース，ドレイン領域４０，４２を図１０に関して前述したと同様に形成する。
【００４６】
図１１，１２に関して上記した変形例によれば、図１〜１０に関して前述した実施形態と同様の作用効果が得られる他、第２の電極層３４ＡについてもＭＯＳ型トランジスタの形成工程を流用するので、キャパシタ形成工程が一層簡単となる利点がある。
【００４７】
なお、上記した変形例では、サイドスペーサＳ１，Ｓ２の形成工程を流用してキャパシタの上部電極を形成したが、キャパシタ以外の他の回路素子の電極層を形成してもよい。また、図８に示した絶縁材層３８の代りに導電材層３４を用いてサイドスペーサＳ１，Ｓ２を形成するだけでもよい。
【図面の簡単な説明】
【００４８】
【図１】この発明の一実施形態に係るＭＯＳ型ＩＣの製法におけるゲート電極層形成工程を示す断面図である。
【図２】図１の工程に続くポケット領域形成のためのイオン注入工程を示す断面図である。
【図３】図２の工程に続く絶縁層形成工程を示す断面図である。
【図４】図３の工程に続く低濃度ソース，ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図５】図４の工程に続く導電材層形成工程を示す断面図である。
【図６】図５の工程に続くレジスト層形成工程を示す断面図である。
【図７】図６の工程に続く選択エッチング工程及びレジスト除去工程を示す断面図である。
【図８】図７の工程に続く絶縁材層形成工程を示す断面図である。
【図９】図８の工程に続く異方性エッチング工程を示す断面図である。
【図１０】図９の工程に続く高濃度ソース，ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１１】変形例に係るＭＯＳ型ＩＣの製法における異方性エッチング工程及びレジスト除去工程を示す断面図である。
【図１２】図１１の工程に続く高濃度ソース，ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１３】従来のＭＯＳ型トランジスタの製法におけるポケット領域形成のための斜めイオン注入工程を示す断面図である。
【図１４】図１３の工程に続く低濃度ソース，ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１５】図１４の工程に続くサイドスペーサ形成工程を示す断面図である。
【図１６】図１５の工程に続く高濃度ソース，ドレイン領域形成のためのイオン注入工程を示す断面図である。
【図１７】ゲート電極層の下部が細くなるように加工された場合のトランジスタ構造を示す断面図である。
【図１８】ゲート電極層の両側部が傾斜するように加工された場合のトランジスタ構造を示す断面図である。
【符号の説明】
【００４９】
１０：半導体基板、１２，１４：絶縁膜、１６，１８，３４Ａ：電極層、２０、２２：ポケット領域、２６：絶縁層、２８，３０：低濃度ソース，ドレイン領域、３４：導電材層、３６：レジスト層、３８：絶縁材層、４０，４２：高濃度ソース，ドレイン領域、Ｓ１〜Ｓ４：サイドスペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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