(57)【要約】【課題】  十分な精度の抵抗値が得られる抵抗素子およびそれを用いた半導体集積装置を提供する。【解決手段】  半導体基板１１と、半導体基板１１の主面に絶縁膜１２を介して形成された導電体１３と、導電体１３上に絶縁膜１４を介して形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５上に絶縁膜１６を介して形成された導電体１７と、導電体１３、１７に電圧を印加する手段とを有する。  ポリシリコン抵抗体１５に電界を印加してストレスを生じさせ、ピエゾ抵抗効果により抵抗値が高い方向または低い方向にシフトさせる。【選択図】  図１
2006024801.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面に第１絶縁膜を介して形成された第１導電体と、
前記第１導電体上に第２絶縁膜を介して形成された抵抗体と、
前記抵抗体上に第３絶縁膜を介して形成された第２導電体と、
前記第1および第２導電体に電圧を印加する手段と、
を有することを特徴とする抵抗素子。
【請求項２】
基板と、
前記基板の主面に絶縁膜を介して形成された抵抗体と、
前記絶縁膜上に前記抵抗体の一端部と離間対向して形成された第１導電体と、
前記絶縁膜上に前記抵抗体の他端部と離間対向して形成された第２導電体と、
前記第１および第２導電体に電圧を印加する手段と、
を有することを特徴とする抵抗素子。
【請求項３】
基板と、
前記基板の主面に第１絶縁膜を介して形成された第１導電体と、
前記第１導電体上に第２絶縁膜を介して形成された抵抗体と、
前記第２絶縁膜上に前記抵抗体の一端部と離間対向して形成された第２導電体と、
前記第２絶縁膜上に前記抵抗体の他端部と離間対向して形成された第３導電体と、
前記抵抗体上に第３絶縁膜を介して形成された第４導電体と、
前記第１乃至第４導電体に電圧を印加する手段と、
を有することを特徴とする抵抗素子。
【請求項４】
基板と、
前記基板の主面に絶縁膜を介して形成された抵抗体と、
前記基板の主面と平行な方向に、前記抵抗体を取り巻くように離間形成されたコイル状導電体と、
前記コイル状導電体に電流を流す手段と、
を有することを特徴とする抵抗素子。
【請求項５】
ベースが第１入力信号に接続され、コレクタが請求項１乃至請求項４のいずれか１項に記載の第１抵抗を介して第１電源に接続され、エミッタが第２抵抗を介して第２電源に接続された第１トランジスタと、
ベースが第２入力信号に接続され、コレクタが請求項１乃至請求項４のいずれか１項に記載の第３抵抗を介して前記第１電源に接続され、エミッタが前記第２抵抗に共通接続された第２トランジスタと、
が同一チップ上に集積して形成されていることを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子およびそれを用いた半導体集積装置に係り、特に十分な精度の抵抗値が得られる抵抗素子およびそれを用いた半導体集積装置に関する。
【背景技術】
【０００２】
ポリシリコン抵抗素子は、拡散抵抗素子に比べて半導体素子が作り込まれる半導体基板からの絶縁性が高いので種々の半導体装置に用いられているが、反面、抵抗値の精度に劣るという欠点がある。
【０００３】
従来、この欠点を補うために、作製したポリシリコン抵抗体の抵抗値を測定し、その測定値が設計値から外れている場合には、ポリシリコン抵抗体をトリミング等により加工して、抵抗値を設計値に一致させるといった補正を行っている。
【０００４】
また、ポリシリコン抵抗体の抵抗値を測定し、その測定値が設計値よりも高い場合には、ポリシリコン層にドープした不純物と同じ導電型の不純物を、一方、低い場合には異なる導電型の不純物を、それぞれ設計値から外れた抵抗値分に相当する量だけイオン注入することにより、ポリシリコン抵抗体の抵抗値を設計値に一致させる方法も知られている。
【０００５】
然しながら、このような補正方法はポリシリコン抵抗体の製造工程が繁雑になり、補正に多くの時間を要するので、スループットが悪いといった問題がある。
【０００６】
これに対して、ポリシリコン抵抗体を製造した後に外部からのバイアス条件によって抵抗値を変えることのできるポリシリコン抵抗素子が知られている（例えば、特許文献１、または特許文献２参照。）。
【０００７】
特許文献１に開示されたポリシリコン抵抗素子は、ポリシリコン抵抗体上に絶縁膜を介して抵抗値制御用の電極を設け、抵抗値制御用の電極とポリシリコン抵抗体との間に電圧を印加している。
【０００８】
同様に、特許文献２に開示されたポリシリコン抵抗素子は、ポリシリコン抵抗体の横方向に絶縁膜を介して抵抗値制御用の電極を設け、抵抗値制御用の電極とポリシリコン抵抗体との間に電圧を印加している。
【０００９】
抵抗値制御用の電極とポリシリコン抵抗体の間に電圧を印加すると、その電圧の極性に応じて絶縁膜およびポリシリコン抵抗体界面近傍に電荷誘起層が生じ、正または負の電荷が誘起されるようになる。
【００１０】
ポリシリコン抵抗体の導電型とは逆の導電型の電荷が誘起されると、ポリシリコン抵抗体の表面から内部に向けて空乏層が生じるので、ポリシリコン抵抗体の電流通路断面積が減少し、ポリシリコン抵抗体を種々の高い抵抗値に設定できる。
【００１１】
然しながら、特許文献１または特許文献２に開示されたポリシリコン抵抗素子は、抵抗値を高い方向に変えることは容易であるが、低い方向に変えることが難しいという問題がある。
【特許文献１】特開昭６３−２１１６６６号公報（２頁、図１）
【特許文献２】特開２０００−１５０７７７８号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
十分な精度の抵抗値が得られる抵抗素子およびそれを用いた半導体集積装置を提供する。
【課題を解決するための手段】
【００１３】
本発明の一態様の抵抗素子は、基板と、前記基板の主面に第１絶縁膜を介して形成された第１導電体と、前記第１導電体上に第２絶縁膜を介して形成された抵抗体と、前記抵抗体上に第３絶縁膜を介して形成された第２導電体と、前記第1および第２導電体に電圧を印加する手段とを有することを特徴としている。
【００１４】
また、本発明の他態様の抵抗素子は、基板と、前記基板の主面に絶縁膜を介して形成された抵抗体と、前記基板の主面と平行な方向に、前記抵抗体を取り巻くように離間形成されたコイル状導電体と、前記コイル状導電体に電流を流す手段とを有することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、十分な精度のポリシリコン抵抗素子およびそれを用いた半導体集積装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
図１は本発明の実施例１に係るポリシリコン抵抗素子の構成を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
【００１８】
図１に示すように、ポリシリコン抵抗素子１０は半導体基板１１の主面に絶縁膜１２を介して形成された導電体１３と、導電体１３上に絶縁膜１４を介して形成され、所定の不純物がドープされたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５上に絶縁膜１６を介して形成された導電体１７と、導電体１７上に形成された絶縁膜１８とを有している。
【００１９】
更に、ポリシリコン抵抗体１５の一端部は絶縁膜１６、１８の所定部分に形成されたビア接続部１９を介して接続パッド２０に電気的接続され、他端部はビア接続部２１を介して接続パッド２２に電気的接続されている。ポリシリコン抵抗体１５は接続パッド２０、２２を介して外部回路（図示せず）に接続されている。
【００２０】
導電体１３、１７は、例えばポリシリコン層で、導電体１３の一端部は絶縁膜１４、１６、１８の所定部分に形成されたビア接続部２３を介して接続パッド２４に電気的接続され、導電体１７の一端部は絶縁膜１８の所定部分に形成されたビア接続部２５を介して接続パッド２６に電気的接続されている。導電体１３、１７は接続パッド２４、２６を介して外部電源（図示せず）に接続されている。
【００２１】
ポリシリコン抵抗体１５は、電気的絶縁のために絶縁膜１２、１４を介して半導体基板１１上に形成され、絶縁膜１６、１８で被覆されているので、ポリシリコン抵抗体１５と絶縁膜１２、１４、１６、１８、あるいは絶縁膜１２、１４、１６、１８同士の熱膨張係数の違いによるストレスが内在している。
【００２２】
更に、ポリシリコン抵抗体１５は、半導体基板１１がリードフレームに載置され樹脂でモールドされるので、樹脂からもストレスを受けている。
【００２３】
その結果、ポリシリコン抵抗体１５の抵抗値はピエゾ抵抗効果によりストレスのない場合の抵抗値よりも高い方向にシフトしている。
【００２４】
即ち、ポリシリコン抵抗体１５の抵抗値をＲ、ストレスによる抵抗値の変動量を△Ｒとすると、抵抗値の変化率△Ｒ／Ｒは式１で表わされる。  
△Ｒ／Ｒ＝πｌ・Ｔｌ＋πｔ・Ｔｔ                    （１）
ここで、πｌ、Ｔｌは電流の流れる方向に平行な方向のピエゾ抵抗係数およびストレス、πｔ、Ｔｔは電流の流れる方向に垂直な方向のピエゾ抵抗係数およびストレスを示している。ストレスＴｌ、Ｔｔが大きいほど抵抗値の変動量ΔＲが大きくなる。
【００２５】
図２は、ポリシリコン抵抗体１５上にそれぞれ異なる２層構造の絶縁膜を形成した試料１乃至試料３のシート抵抗を示す図で、幅約２μｍ、厚さ約２５０ｎｍ、不純物濃度約３．２Ｅ１５ｃｍ−３のポリシリコン抵抗体１５上に、試料１はプラズマＣＶＤ（Chemical vapor Deposition）法によるシリコン窒化膜とプラズマＣＶＤ法によるシリコン窒酸化膜を形成した場合、試料２は低圧プラズマＣＶＤ法によるシリコン窒化膜とプラズマＣＶＤ法によるシリコン窒酸化膜を形成した場合、試料３は低圧ＣＶＤ法によるシリコン窒化膜と常圧ＣＶＤ法によるシリコン酸化膜を形成した場合を示している。
【００２６】
図２に示すように、実験によれば、同じポリシリコン抵抗体１５であっても、被覆する絶縁膜の種類によりポリシリコン抵抗体１５に内在するストレスが異なるので、試料により１．５倍以上異なるシート抵抗を示し、ストレスによる抵抗体１５の歪量は２〜５％程度と見積もられた。
【００２７】
図３は導電体１３、１７に電圧Ｖを印加した場合に、ポリシリコン抵抗体１５に印加される電界分布を模式的に示す図である。
【００２８】
図３に示すように、導電体１３、１７に電圧Ｖを印加すると、ポリシリコン抵抗体１５を流れている電流ｉに対して式２に示す力Ｆが働く。  
Ｆ＝ｑ・Ｅ＝（ｉ／ｖ）・（Ｖ／ｄ）                  （２）
ここで、ｑはポリシリコン抵抗体１５の単位体積当たりの電荷の量、Ｅは導電体１３、１７の間の電界強度、ｖは電荷ｑがポリシリコン抵抗１５の長さ方向に移動する速度、ｄは導電体１３、１７の間の距離を示している。
【００２９】
これにより、ポリシリコン抵抗体１５に電流ｉの流れる方向に垂直で、半導体基板１１に垂直な方向にストレスが生じ、このストレスがポリシリコン抵抗１５のストレスＴｔと同じ方向の場合には、ストレスＴｔが増加するので、ピエゾ抵抗効果によりΔＲが大きくなり抵抗値Ｒは高い方向にシフトする。
【００３０】
一方、ポリシリコン抵抗体１５のストレスＴｔと反対の方向の場合には、ストレスＴｔが減少するので、ピエゾ抵抗効果によりΔＲが小さくなり抵抗値Ｒは低い方向にシフトする。
【００３１】
従って、ポリシリコン抵抗体１５の抵抗値を測定し、その測定値が設計値よりも高い場合には、設計値から外れた抵抗値分に相当する量だけストレスＴｔが減少するように導電体１３、１７に印加する電圧Ｖの大きさと印加する方向とを制御する。
【００３２】
一方、その測定値が設計値よりも低い場合にはストレスＴｔが増加するように導電体１３、１７に印加する電圧Ｖの大きさと印加する方向とを制御する。
【００３３】
その結果、ポリシリコン抵抗体１５の抵抗値を設計値に一致させる、あるいは十分近づけることが可能である。
【００３４】
実験によれば、従来のポリシリコン抵抗素子の抵抗値の設計値からの変動は±１０％程度に対して、ポリシリコン抵抗素子１０では±２％以下の値が得られた。
【００３５】
図４は図１に示すポリシリコン抵抗素子１０を用いた半導体集積装置を示す図である。図１０に示すように、半導体集積装置２７はベースＢ１が入力端子Ｖｉｎ１に接続され、コレクタＣ１がポリシリコン抵抗素子２８を介して電源Ｖｃｃに接続され、エミッタＥ１が抵抗Ｒｅを介して電源Ｖｅｅに接続されたトランジスタＱ１と、ベースＢ２が入力端子Ｖｉｎ２に接続され、コレクタＣ２がポリシリコン抵抗素子２９を介して電源Ｖｃｃに接続され、エミッタＥ２が抵抗Ｒｅに共通接続されたトランジスタＱ２とを有し、同一チップ上に集積して形成された差動増幅回路を構成している。
【００３６】
周知のように、入力端子Ｖｉｎ１、Ｖｉｎ２に入力された信号の差に比例した出力信号が出力端子Ｖｏｕｔ１、Ｖｏｕｔ２から得られる。
【００３７】
電源Ｖ１、Ｖ２の出力電圧の大きさと印加方向を制御することにより、抵抗値の等しいポリシリコン抵抗素子２８、２９を得ることが可能であり、差動増幅回路に必要な抵抗のペア性が確保できる。
【００３８】
以上説明したように、本実施例によれば、外部から電界を印加してポリシリコン抵抗体１５の電流の流れる方向に垂直で、半導体基板１１と垂直な方向のストレスを制御しているので、ピエゾ抵抗効果によりポリシリコン抵抗体１５の抵抗値が高い方向または低い方向の両方向に変えることができる。
【００３９】
従って、ポリシリコン抵抗体の抵抗値の精度を容易に向上させることができる。その結果、十分な精度のポリシリコン抵抗素子およびそれを用いた半導体集積装置を提供することができる。
【００４０】
ここでは、トランジスタＱ１、Ｑ２としてバイポーラトランジスタを用いた場合について説明したが、高入力インピーダンスが必要な場合は接合型電界効果トランジスタや絶縁ゲート電界効果トランジスタを用いることができる。
【実施例２】
【００４１】
図５は本発明の実施例２に係るポリシリコン抵抗素子の構成を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。
【００４２】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、導電体をポリシリコン抵抗体と同一の平面上に配設したことにある。
【００４３】
即ち、図５に示すように、ポリシリコン抵抗素子３０は半導体基板１１の主面に絶縁膜１２を介して形成されたポリシリコン抵抗体１５の長さ方向に沿った一端部と離間対向して形成された導電体３１と、他端部と離間対向して形成された導電体３２を有している。
【００４４】
更に、導電体３１は、その中央部が絶縁膜１６の所定部分に形成されたビア接続部３３を介して接続パッド３４に電気的接続されている。同様に、導電体３２は、その中央部が絶縁膜１６の所定部分に形成されたビア接続部３５を介して接続パッド３６に電気的接続されている。導電体３１、３２は接続パッド３４、３６を介して外部電源（図示せず）に接続されている。
【００４５】
図６は導電体３１、３２に電圧Ｖを印加した場合に、ポリシリコン抵抗体１５に印加される電界分布を模式的に示す図である。
【００４６】
図６に示すように、導電体３１、３２に電圧Ｖを印加すると、ポリシリコン抵抗体１５に半導体基板１１と平行な方向の電界が印加され、式２に示すようにポリシリコン抵抗体１５に電流の流れる方向に垂直で、半導体基板１１と平行な方向にストレスが生じる。
【００４７】
このストレスがポリシリコン抵抗１５のストレスＴｔと同じ方向の場合には、ストレスＴｔが増加するので、ピエゾ抵抗効果によりΔＲが大きくなり抵抗値Ｒは高い方向にシフトする。
【００４８】
一方、ポリシリコン抵抗体１５のストレスＴｔと反対の方向の場合には、ストレスＴｔが減少するので、ピエゾ抵抗効果によりΔＲが小さくなり抵抗値Ｒは低い方向にシフトする。
【００４９】
その結果、ポリシリコン抵抗体１５の抵抗値を設計値に一致させる、あるいは十分近づけることが可能である。
【００５０】
以上説明したように、本実施例によれば、外部から電界を印加してポリシリコン抵抗体１５の電流の流れる方向に垂直で、半導体基板１１と平行な方向のストレスを制御しているので、ポリシリコン抵抗体に内在するストレスの主成分が半導体基板１１と平行な方向の場合に大きな効果が得られる利点がある。
【００５１】
ここでは、ポリシリコン抵抗体１５と導電体３１、３２の離間距離は目的の抵抗値が得られる範囲内であれば特に制限されず、ポリシリコン抵抗体１５の長さ方向に沿って一定でなくても構わない。
【実施例３】
【００５２】
図７は本発明の実施例３に係るポリシリコン抵抗素子の構成を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＣ−Ｃ線に沿って切断し、矢印方向に眺めた断面図である。
【００５３】
本実施例において、上記実施例１および実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００５４】
図７に示すように、ポリシリコン抵抗素子５０はポリシリコン抵抗体１５と、ポリシリコン抵抗体１５と異なる平面上に配設された導電体１３、１７と、ポリシリコン抵抗体１５と同一の平面上に配設された導電体３１、３２とを有している。
【００５５】
図８は導電体１３、１７、３１、３２に電圧Ｖを印加した場合に、ポリシリコン抵抗体１５に印加される電界分布を模式的に示す図で、図８（ａ）は導電体１７、３１に正電圧、導電体１３、３２に負電圧を印加した場合、図８（ｂ）は導電体１７に正電圧、導電体１３、３１、３２に負電圧を印加した場合、図８（ｃ）は導電体１３、１７に正電圧、導電体３１、３２に負電圧を印加した場合を示している。
【００５６】
図８（ａ）に示すように、導電対１７、３１に正電圧、導電体１３、３２に負電圧を印加すると、導電対１７から導電体３２に至る電界分布と導電体３１から導電体１３に至る電界分布の２つの電界分布が生じる。
【００５７】
図８（ｂ）に示すように、導電体１７に正電圧、導電体１３、３１、３２に負電圧を印加すると、導電対１７から導電体１３、３１、３２に至る末広がり状の電界分布が生じる。
【００５８】
図８（ｃ）に示すように、導電体１３、１７に正電圧、導電体３１、３２に負電圧を印加すると、導電対１７と導電体１３からそれぞれ導電体３１、３２に至るカフス状の電界分布が生じる。
【００５９】
これにより、電流の流れる方向に垂直で、半導体基板１１と垂直および水平な両方向にストレスが生じ、この両方向のストレスがポリシリコン抵抗１５のストレスＴｔと同じ方向の場合には、ストレスＴｔが増加するので、ピエゾ抵抗効果によりΔＲが大きくなり抵抗値Ｒは高い方向にシフトする。
【００６０】
一方、ポリシリコン抵抗体１５のストレスＴｔと反対の方向の場合には、ストレスＴｔが減少するので、ピエゾ抵抗効果によりΔＲが小さくなり抵抗値Ｒは低い方向にシフトする。
【００６１】
その結果、ポリシリコン抵抗体１５の抵抗値を設計値に一致させる、あるいは十分近づけることが可能である。
【００６２】
以上説明したように、本実施例によれば、外部から電界を印加してポリシリコン抵抗体１５の電流の流れる方向に垂直で、半導体基板１１と垂直および水平な両方向のストレスを制御しているので、ポリシリコン抵抗体に内在するストレスの分布が複雑な場合でもよりきめ細かに抵抗値を制御できる利点がある。
【実施例４】
【００６３】
図９は本発明の実施例４に係るポリシリコン抵抗素子の構成を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＤ−Ｄ線に沿って切断し、矢印方向に眺めた断面図である。
【００６４】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、ポリシリコン抵抗体をコイル状導電体で取り囲むようにしたことにある。
【００６５】
即ち、図９に示すように、ポリシリコン抵抗素子７０はポリシリコン抵抗体１５と、半導体基板１１の主面と平行な方向にポリシリコン抵抗体１５を取り巻くように形成されたコイル状導電体７１を有している。
【００６６】
更に、コイル状導電体７１の一端部は絶縁膜１４、１６、１８の所定部分に形成されたビア接続部７２を介して接続パッド７３に電気的接続され、他端部はビア接続部７４を介して接続パッド７５に電気的接続されている。コイル状導電体７１は接続パッド７３、７５を介して外部電流源（図示せず）に接続されている。
【００６７】
コイル状導電体７１は、絶縁膜１２上にポリシリコン抵抗体１５と立体交差するように形成されたＬ字状導電体７６ａ、７６ｂ、７６ｃと、絶縁膜１６上ポリシリコン抵抗体１５と立体交差するように形成されたＬ字状導電体７７ａ、７７ｂを有し、Ｌ字状導電体７６ａ、７６ｂ、７６ｃとＬ字状導電体７７ａ、７７ｂはビア接続部７８ａ、７８ｂ、７８ｃ、７８ｄを介してコイル状に交互に接続されている。
【００６８】
Ｌ字状導電体７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂは電流を流すため、できるだけ抵抗値が低いことが望ましい。
【００６９】
図１０はコイル状導電体７１に電流ｊを流した場合に、ポリシリコン抵抗体１５に印加される磁界分布を模式的に示す図である。
【００７０】
図１０に示すように、コイル状導電体７１に電流ｊを流すと、ポリシリコン抵抗体１５を流れている電流ｉに対して式３に示す力Ｆが働く。  
Ｆ＝ｑ・ｖ×Ｂ                                      （３）
ここで、ｑはポリシリコン抵抗体１５の単位体積当たりの電荷の量、ｖは電荷ｑがポリシリコン抵抗１５の長さ方向に移動する速度、Ｂはコイル状導電体７１を流れる電流ｊによって発生する磁界を示している。
【００７１】
これにより、ポリシリコン抵抗体１５は電荷ｑの運動方向に垂直な向きに力を受けるので、ストレスが生じ、ポリシリコン抵抗１５のストレスＴｔと同じ方向の場合には、ストレスＴｔが増加するので、ピエゾ抵抗効果によりΔＲが大きくなり抵抗値Ｒは高い方向にシフトする。
【００７２】
一方、ポリシリコン抵抗体１５のストレスＴｔと反対の方向の場合には、ストレスＴｔが減少するので、ピエゾ抵抗効果によりΔＲが小さくなり抵抗値Ｒは低い方向にシフトする。
【００７３】
以上説明したように、本実施例によれば、外部から磁界を印加してポリシリコン抵抗体１５の電流の流れる方向に垂直な方向のストレスを制御しているので、ポリシリコン抵抗体の抵抗値が高い方向または低い方向の両方向に変えることができる。
【００７４】
上述した実施例において、導電体がポリシリコンの場合について説明したが、本発明はこれに限定されるものではなく、製造工程の熱プロセスに耐える導電体であれば良く、例えば高融点金属シリサイド膜であっても構わない。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１に係るポリシリコン抵抗素子の構成を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図。
【図２】本発明の実施例１に係るポリシリコン抵抗体上に形成した絶縁膜とシート抵抗の関係の一例を示す図。
【図３】本発明の実施例１に係るポリシリコン抵抗体に印加される電界分布を模式的に示す図。
【図４】本発明の実施例１に係るポリシリコン抵抗素子を用いた半導体集積装置の構成を示す図。
【図５】本発明の実施例２に係るポリシリコン抵抗素子の構成を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図。
【図６】本発明の実施例２に係るポリシリコン抵抗体に印加される電界分布を模式的に示す図。
【図７】本発明の実施例３に係るポリシリコン抵抗素子の構成を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＣ−Ｃ線に沿って切断し、矢印方向に眺めた断面図。
【図８】本発明の実施例３に係るポリシリコン抵抗体に印加される電界分布を模式的に示す図。
【図９】本発明の実施例４に係るポリシリコン抵抗素子の構成を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＤ−Ｄ線に沿って切断し、矢印方向に眺めた断面図。
【図１０】本発明の実施例４に係るポリシリコン抵抗体に印加される磁界分布を模式的に示す図。
【符号の説明】
【００７６】
１０、２８、２９、３０、５０、７０  ボリシリコン抵抗素子
１１  半導体基板
１２、１４、１６、１８  絶縁膜
１３、１７、３１、３２  導電体
１９、２１、２３、２５、３３、３５、７２、７４、７８ａ、７８ｂ、７８ｃ、７８ｄ  ビア接続部
２０、２２、２４、２６、３４、３６、７３、７５  接続パッド
２７  半導体集積装置
７１  コイル状導電体
７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂ  Ｌ字状導電体
Ｑ１、Ｑ２  トランジスタ
Ｒｅ  抵抗
Ｖｃｃ、Ｖｅｅ、Ｖ１、Ｖ２  電源
Ｖｉｎ１、Ｖｉｎ２  入力端子
Ｖｏｕｔ１、Ｖｏｕｔ２  出力端子
【図１】
2006024801.tif 000003
【図２】
2006024801.tif 000004
【図３】
2006024801.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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