(57)【要約】【課題】不要輻射の少ないデジタルスイッチング回路の提供【解決手段】この発明は、４つの駆動用スイッチング素子ＳＷ１〜ＳＷ４で差動出力を行うデジタルスイッチング回路であって、さらに出力端子Ｔ１、２の間に５つ目のスイッチング素子ＳＷ５を設けるようにした。そして、ゼロ電圧出力状態において、スイッチング素子ＳＷ５をオンさせ、出力端子Ｔ１、２を電圧Ｖ１と電圧Ｖ２の中点電位になるようにした。【選択図】  図１
2006211523.tif 000002
【特許請求の範囲】
【請求項１】
各々が独立してオンオフ制御できる制御端子を有する第１、第２、第３、第４、および第５のスイッチング素子からなり、
前記第１のスイッチング素子は第１の電圧端子と第１の出力端子の間に接続され、
前記第２のスイッチング素子は第２の電圧端子と第１の出力端子の間に接続され、
前記第３のスイッチング素子は第１の電圧端子と第２の出力端子の間に接続され、
前記第４のスイッチング素子は第２の電圧端子と第２の出力端子の間に接続され、
前記第５のスイッチング素子は第１の出力端子と第２の出力端子の間に接続され、
第1 の出力状態では、前記第１、第4 のスイッチング素子がそれぞれオンし、前記第２、第３、第５のスイッチング素子がそれぞれオフし、
第２の出力状態では、前記第２、第３のスイッチング素子がそれぞれオンし、前記第１、第４、第５のスイッチング素子がそれぞれオフし、
第３の出力状態では、第５のスイッチング素子がオンし、第１、第２、第３、第４のスイッチング素子がそれぞれオフすることを特徴とするデジタルスイッチング回路。
【請求項２】
各々が独立してオンオフ制御できる制御端子を有する第１、第２、第３、第４、第５、および第６のスイッチング素子からなり、
前記第１のスイッチング素子は第１の電圧端子と第１の出力端子の間に接続され、
前記第２のスイッチング素子は第２の電圧端子と第１の出力端子の間に接続され、
前記第３のスイッチング素子は第１の電圧端子と第２の出力端子の間に接続され、
前記第４のスイッチング素子は第２の電圧端子と第２の出力端子の間に接続され、
前記第５のスイッチング素子は第３の電圧端子と第１の出力端子の間に接続され、
前記第６のスイッチング素子は第３の電圧端子と第２の出力端子の間に接続され、
第1 の出力状態では、前記第１、第4 のスイッチング素子がそれぞれオンし、前記第２、第３、第５、第６のスイッチング素子がそれぞれオフし、
第２の出力状態では、前記第２、第３のスイッチング素子がそれぞれオンし、前記第１、第４、第５、第６のスイッチング素子がそれぞれオフし、
第３の出力状態では、前記第５、第６のスイッチング素子がそれぞれオンし、前記第１、第２、第３、第４のスイッチング素子がそれぞれオフすることを特徴とするデジタルスイッチング回路。
【請求項３】
デジタル入力信号を受け、そのデジタル入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ制御するデジタルスイッチングアンプにおいて、
前記出力段のデジタルスイッチング回路を、請求項１に記載のデジタルスイッチング回路で構成するようにしたことを特徴とするデジタルスイッチングアンプ。
【請求項４】
アナログ入力信号を受け、そのアナログ入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ制御するデジタルスイッチングアンプにおいて、
前記出力段のデジタルスイッチング回路を、請求項２に記載のデジタルスイッチング回路で構成するようにしたことを特徴とするデジタルスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に従ったデジタルスイッチング信号出力を行いスピーカやヘッドホン等の負荷を駆動するデジタルスイッチングアンプなどに適用され、不要輻射の少ないデジタルスイッチング回路、およびそれを使用したデジタルスイッチングアンプに関するものである。
【背景技術】
【０００２】
近年、スピーカやヘッドホン等の低抵抗負荷を駆動しアナログ音声信号を発生させるアンプとして、デジタルスイッチングアンプ（Ｄ級アンプ）が極めて有用であるといわれている。それは、以下の理由による。
すなわち、デジタルスイッチングアンプでは、入力信号に従った高速なＰＷＭ変調またはＰＤＭ変調された信号等のパルス変調信号により２つの電圧を交互に選択し、負荷を駆動するようになっている。これにより、負荷を駆動するスイッチング素子の抵抗値を十分小さくすることで、大振幅信号駆動時でもスイッチング素子内での電圧降下を小さく抑えられ、発熱を少なくすることができるので、放熱手段を付加する必要性が減り、小型で低価格なオーディオシステムを容易に構築できるようになるからである。
【０００３】
しかし、デジタルスイッチングアンプでは、スピーカやヘッドホンなどの低抵抗負荷をロジカルな信号で駆動するため、負荷に流れる電流の急峻な変化  および負荷の両端子間の電圧の急峻な変化を伴っている。このため、デジタルスイッチングアンプでは、不要輻射が問題となる。
ここで、不要輻射とは、急峻な電流変化により発生する電磁界、または急峻な電圧変化により発生する電磁界であり、周囲の電子装置を誤動作させたり、音声信号や画像信号にノイズを与えてしまうおそれがある。
そこで、不要輻射を低減するための技術が望まれており、従来技術の一例として、特許文献１によるデジタルスイッチングアンプが知られている。
【０００４】
図１１は、特許文献１に開示されるデジタルスイッチングアンプの出力段であるデジタルスイッチング回路の構成を示す。
このデジタルスイッチング回路は、図示のように、２つの電源Ｖ１とＶ２との間に１対の駆動回路が配置されている。一方の駆動回路は、スイッチング素子ＳＷ１、ＳＷ２からなり、出力端子Ｔ１を備えている。また、他方の駆動回路は、スイチング素子ＳＷ３、ＳＷ４からなり、出力端子Ｔ２を備えている。そして、出力端子Ｔ１，Ｔ２の間に、スピーカなどの負荷Ｒが接続されるようになっている。
【０００５】
このような構成からなるデジタルスイッチング回路では、第１、第２、および第３の出力状態があり、以下のように負荷Ｒを駆動させるようになっている。
すなわち、第１の出力状態では、スイッチング素子ＳＷ１、ＳＷ４をそれぞれオンさせ、出力端子Ｔ１から出力端子Ｔ２に向けて電流を流して負荷Ｒを駆動させる。また、その逆極性となっている第２の出力状態では、スイッチング素子ＳＷ２、ＳＷ３をそれぞれオンさせ、出力端子Ｔ２から出力端子Ｔ１に向けて電流を流して負荷Ｒを駆動させる。さらに、ゼロ電圧駆動をさせる第３の出力状態では、スイッチング素子ＳＷ２、ＳＷ４をそれぞれオンさせ、出力端子Ｔ１、Ｔ２をともに電源Ｖ２に固定させて、負荷Ｒの両端をゼロ電圧駆動とさせる。
ここで、第３の出力状態では、スイッチング素子ＳＷ１、ＳＷ３をそれぞれオンさせて、出力端子Ｔ１、Ｔ２をともに電源Ｖ１に固定させて、負荷Ｒの両端をゼロ電圧駆動とさせることもできる。
【０００６】
図１２は、上記３つの出力状態を用いて、ＰＷＭ（パルス密度変調）された信号を出力する様子のタイミングチャートを示す。
図１２において、状態１、状態２、状態３はそれぞれ上記の第１〜第３の出力状態に対応する。また、Ｃ１〜Ｃ４は、図１１のスイッチング素子ＳＷ１〜ＳＷ４をオンオフ制御する制御信号であり、スイッチング素子ＳＷ１〜ＳＷ４は、その対応する制御信号Ｃ１〜Ｃ４がＨレベルのときにオンし、Ｌレベルのときにオフする。さらに、図１２では、出力端子Ｔ１、Ｔ２の電位変化も示している。
【０００７】
特許文献１に開示されるデジタルスイッチング回路では、ＰＷＭ信号でスイッチング素子を駆動し、またはデルタシグマモジュレータ等で作られるＰＤＭ信号でスイッチング素子を駆動することにより、単位時間当たりのスイッチング回数を減らし、電流変化および電圧変化による不要輻射を低減することができる。
しかし、図１２によれば、出力状態が変化するときには、出力端子Ｔ１または出力端子Ｔ２の何れかが電位変化する。すなわち、出力端子Ｔ１がＨレベルに変化する場合は、駆動デバイスからスピーカ等の負荷に通常並走している信号線のコモン電圧（すなわち、平均電圧）は上昇する。同様に、出力端子Ｔ２がＨレベルに変化する場合にも、駆動デバイスからスピーカ等の負荷に通常並走している信号線のコモン電圧は上昇する。
【特許文献１】米国特許第６６１４２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
すなわち、上記の従来回路では、信号の出力状態変化時に、駆動デバイスからスピーカ等の負荷に通常並走している信号線のコモン電圧が変化するので、コモン電圧が変化することによる不要輻射が発生するという不具合がある。
そこで、本発明の第１の目的は、コモン電圧の変化による不要輻射の発生を抑制し、不要輻射の少ないデジタルスイッチング回路を提供することにある。
また、本発明の第２の目的は、そのデジタルスイッチング回路を出力段に使用することにより、不要輻射の少ないデジタルスイッチングアンプを提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決し本発明の第１の目的を達成するために、本発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、各々が独立してオンオフ制御できる制御端子を有する第１、第２、第３、第４、および第５のスイッチング素子からなり、前記第1 のスイッチング素子は第１の電圧端子と第１の出力端子の間に接続され、前記第２のスイッチング素子は第２の電圧端子と第１の出力端子の間に接続され、前記第３のスイッチング素子は第１の電圧端子と第２の出力端子の間に接続され、前記第４のスイッチング素子は第２の電圧端子と第２の出力端子の間に接続され、前記第５のスイッチング素子は第１の出力端子と第２の出力端子の間に接続され、第1 の出力状態では、前記第１、第4 のスイッチング素子がそれぞれオンし、前記第２、第３、第５のスイッチング素子がそれぞれオフし、第２の出力状態では、前記第２、第３のスイッチング素子がそれぞれオンし、前記第１、第４、第５のスイッチング素子がそれぞれオフし、第３の出力状態では、第５のスイッチング素子がオンし、第１、第２、第３、第４のスイッチング素子がそれぞれオフすることを特徴とするものである。
【００１０】
請求項２に係る発明は、各々が独立してオンオフ制御できる制御端子を有する第1 、第２、第３、第４、第５、および第６のスイッチング素子からなり、前記第１のスイッチング素子は第１の電圧端子と第１の出力端子の間に接続され、前記第２のスイッチング素子は第２の電圧端子と第１の出力端子の間に接続され、前記第３のスイッチング素子は第１の電圧端子と第２の出力端子の間に接続され、前記第４のスイッチング素子は第２の電圧端子と第２の出力端子の間に接続され、前記第５のスイッチング素子は第３の電圧端子と第１の出力端子の間に接続され、前記第６のスイッチング素子は第３の電圧端子と第２の出力端子の間に接続され、第1 の出力状態では、前記第１、第4 のスイッチング素子がそれぞれオンし、前記第２、第３、第５、第６のスイッチング素子がそれぞれオフし、第２の出力状態では、前記第２、第３のスイッチング素子がそれぞれオンし、前記第１、第４、第５、第６のスイッチング素子がそれぞれオフし、第３の出力状態では、前記第５、第６のスイッチング素子がそれぞれオンし、前記第１、第２、第３、第４のスイッチング素子がそれぞれオフすることを特徴とするものである。
【００１１】
また、第２の目的を達成するために、本発明は以下のような構成からなる。
すなわち、請求項３に係る発明は、デジタル入力信号を受け、そのデジタル入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ制御するデジタルスイッチングアンプにおいて、前記出力段のデジタルスイッチング回路を、請求項１に記載のデジタルスイッチング回路で構成するようにしたものである。
【００１２】
請求項４に係る発明は、アナログ入力信号を受け、そのアナログ入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ制御するデジタルスイッチングアンプにおいて、
前記出力段のデジタルスイッチング回路を、請求項２に記載のデジタルスイッチング回路で構成するようにした。
【発明の効果】
【００１３】
本発明のデジタルスイッチング回路によれば、出力状態の変化時にコモン電圧の変化がないため、電圧変化による不要輻射の発生がない。
また、本発明のデジタルスイッチングアンプでは、出力段において出力状態の変化時にコモン電圧の変化がないため、電圧変化による不要輻射の発生がない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面を参照して説明する。
（デジタルスイッチング回路の第１実施形態）
本発明のデジタルスイッチング回路の第１実施形態の構成を図１に示す。
この第１実施形態に係るデジタルスイッチング回路は、電圧Ｖ１が供給される第１電圧端子と電圧Ｖ２が供給される第２電圧端子との間に配置される１対の駆動回路１、２を備え、この駆動回路１、２が負荷Ｒを駆動して差動出力するようになっている。ここで、電圧Ｖ１とＶ２は、Ｖ１＞Ｖ２の関係にある。
駆動回路１は、スイッチング素子ＳＷ１、ＳＷ２からなり、出力端子Ｔ１を備えている。また、駆動回路２は、スイチング素子ＳＷ３、ＳＷ４からなり、出力端子Ｔ２を備えている。さらに、出力端子Ｔ１，Ｔ２の間にスイッチング素子ＳＷ５が接続され、かつ、その間にスピーカなどの負荷Ｒが接続されるようになっている。
【００１５】
さらに詳述すると、スイッチング素子ＳＷ１は、電圧Ｖ１が供給される第１電圧端子と出力端子Ｔ１の間に接続されている。スイッチング素子ＳＷ２は、電圧Ｖ２が供給される第２電圧端子と出力端子Ｔ１の間に接続されている。スイッチング素子ＳＷ３は、第１電圧端子と出力端子Ｔ２の間に接続されている。スイッチング素子ＳＷ４は、第２電圧端子と出力端子Ｔ２の間に接続されている。スイッチング素子ＳＷ５は、出力端子Ｔ１と出力端子Ｔ２の間に接続されている。
これらのスイッチング素子ＳＷ１〜ＳＷ５は、制御信号Ｃ１〜Ｃ５により独立にオンオフ制御されるようになっている（図２参照）。
【００１６】
次に、このような構成からなる第１実施形態の動作について、図１〜図３を参照して説明する。
この第１実施形態では、第１、第２、および第３の出力状態があり、この各出力状態により負荷Ｒを以下のように駆動させる。
まず、第１の出力状態では、スイッチング素子ＳＷ１、ＳＷ４をそれぞれオンさせるとともに、スイッチング素子ＳＷ２、ＳＷ３をそれぞれオフさせ、出力端子Ｔ１から出力端子Ｔ２に向けて電流を流して負荷Ｒを駆動させる。このときの各部の動作を図３（ａ）に示す。
また、その逆極性となっている第２の出力状態では、スイッチング素子ＳＷ２、ＳＷ３をそれぞれオンさせるとともに、スイッチング素子ＳＷ１、ＳＷ４をそれぞれオフさせ、出力端子Ｔ２から出力端子Ｔ１に向けて電流を流して負荷Ｒを駆動させる（図３（ｂ）参照）。
【００１７】
さらに、ゼロ電圧駆動をさせる第３の出力状態では、スイッチング素子ＳＷ５をオンさせるとともに、スイッチング素子ＳＷ１〜ＳＷ４をそれぞれオフさせ、出力端子Ｔ１、Ｔ２をともに同電位に固定させて、負荷Ｒの両端をゼロ電圧駆動とさせる（図３（ｃ）参照）。
ここで、通常、駆動回路１、２は同一形状で作ることができ、近隣との寄生容量も同程度とすることができ、出力端子Ｔ１、Ｔ２は駆動状態でそれぞれ電位Ｖ１、Ｖ２となっている。このため、駆動状態を終了してスイッチング素子ＳＷ５がオンした場合には、すなわち、第３の状態では、出力端子Ｔ１、Ｔ２の電位は電圧Ｖ１と電圧Ｖ２との中点電位となる。
【００１８】
図２は、上記３つの出力状態を用いて、ＰＷＭ（パルス密度変調）された信号を出力する様子のタイミングチャートを示す。
図２において、状態１、状態２、状態３はそれぞれ上記の第１〜第３の出力状態に対応する。また、Ｃ１〜Ｃ５は、図１のスイッチング素子ＳＷ１〜ＳＷ５をオンオフ制御する制御信号であり、スイッチング素子ＳＷ１〜ＳＷ５は、その対応する制御信号Ｃ１〜Ｃ５がＨレベルのときにオンし、Ｌレベルのときにオフする。さらに、図２では、出力端子Ｔ１、Ｔ２の電位変化も示している。
【００１９】
図２によれば、出力状態が変化するときに、出力端子Ｔ１および出力端子Ｔ２の両方が電位変化し、その極性は逆方向である。すなわち、出力端子Ｔ１と出力端子Ｔ２の変化はバランスが取れており、駆動デバイスからスピーカ等の負荷に通常並走している信号線のコモン電圧は変化しない。この並走する信号線のコモン電圧の変化がないため、電位変化による不要輻射が発生せず、第１実施形態では不要輻射の発生が少なくなる。
【００２０】
次に、図１に示す第１実施形態をトランジスタで構成した具体的な回路例について、図４を参照して説明する。
この回路例は、図４に示すように、図１に示すスイッチング素子ＳＷ１〜ＳＷ５をＭＯＳトランジスタＭ１〜Ｍ５により構成したものである。
すなわち、駆動回路１はＰ型のＭＯＳトランジスタＭ１とＮ型のＭＯＳトランジスタＭ２とからなり、インバータ３を含んでいる。また、駆動回路２は、Ｐ型のＭＯＳトランジスタＭ３とＮ型のＭＯＳトランジスタＭ４とからなり、インバータ４を含んでいる。そして、駆動回路１、２は、正電源ＶＤＤとグランドＶＳＳとの間に配置されている。
【００２１】
さらに詳述すると、ＭＯＳトランジスタＭ１は、ソースが正電源ＶＤＤに接続され、ドレインが出力端子Ｔ１に接続され、ゲートにはインバータ３を介して制御信号Ｃ１が印加されるようになっている。ＭＯＳトランジスタＭ２は、ソースがグランドＶＳＳに接続され、ドレインが出力端子Ｔ１に接続され、ゲートには制御信号Ｃ２が印加されるようになっている。
【００２２】
ＭＯＳトランジスタＭ３は、ソースが正電源ＶＤＤに接続され、ドレインが出力端子Ｔ２に接続され、ゲートにはインバータ４を介して制御信号Ｃ３が印加されるようになっている。ＭＯＳトランジスタＭ４は、ソースがグランドＶＳＳに接続され、ドレインが出力端子Ｔ２に接続され、ゲートには制御信号Ｃ４が印加されるようになっている。ＭＯＳトランジスタＭ５は、ドレインが出力端子Ｔ１の接続され、ソースが出力端子Ｔ２に接続され、ゲートには制御信号Ｃ５が印加されるようになっている。
【００２３】
そして、これらのＭＯＳトランジスタＭ１〜Ｍ５は、制御信号Ｃ１〜Ｃ５によりオンオフ制御されるようになっている。すなわち、制御信号Ｃ１〜Ｃ５がＨレベルのときにオンし、Ｌレベルのときにオフする。
このような構成からなる回路では、第１〜第３の出力状態において、ＭＯＳトランジスタＭ１〜Ｍ５は以下のように動作する。
すなわち、第１の出力状態ではＭＯＳトランジスタＭ１、Ｍ４のみがオンし、第２の出力状態ではトランジスタＭ２、Ｍ３のみがオンし、第３の出力状態では、トランジスタＭ５のみがオンする。
【００２４】
ここで、Ｎ型のＭＯＳトランジスタＭ５に代えて、Ｐ型とＮ型のＭＯＳトランジスタからなる相補型のＣＭＯＳに置き換えるようにしても良い。この場合には、Ｎ型のＭＯＳトランジスタのゲートには制御信号Ｃ５を印加し、Ｐ型のＭＯＳトランジスタのゲートに制御信号Ｃ５を反転した反転信号を印加する。
また、図４では、ＭＯＳトランジスタを用いた回路例を示したが、これに代えてバイポーラトランジスタ等のスイッチング動作可能な素子を用いて、等価な動作を実現できるようにしても良い。
【００２５】
（デジタルスイッチング回路の第２実施形態）
本発明のデジタルスイッチング回路の第２実施形態の構成を図５に示す。
この第２実施形態に係るデジタルスイッチング回路は、電圧Ｖ１が供給される第１電圧端子と電圧Ｖ２が供給される第２電圧端子との間に配置される１対の駆動回路１Ａ、２Ａを備え、この駆動回路１Ａ、２Ａが負荷Ｒを駆動して差動出力するようになっている。
駆動回路１Ａは、スイッチング素子ＳＷ１、ＳＷ２からなり、出力端子Ｔ１を備えている。また、駆動回路２Ａは、スイチング素子ＳＷ３、ＳＷ４からなり、出力端子Ｔ２を備えている。さらに、出力端子Ｔ１，Ｔ２の間に、スピーカなどの負荷Ｒが接続されるようになっている。
【００２６】
また、この第２実施形態では、通常は、電圧Ｖ１と電圧Ｖ２との中点電位であることが望ましい電圧Ｖ３が供給される第３電圧端子を備えている。そして、スイッチング素子ＳＷ５，ＳＷ６を用いて、第３電圧端子と出力端子Ｔ１または出力端子２とを接続できるようになっている。
さらに詳述すると、スイッチング素子ＳＷ１は、電圧Ｖ１が供給される第１電圧端子と出力端子Ｔ１の間に接続されている。スイッチング素子ＳＷ２は、電圧Ｖ２が供給される第２電圧端子と出力端子Ｔ１の間に接続されている。スイッチング素子ＳＷ３は、第１電圧端子と出力端子Ｔ２の間に接続されている。スイッチング素子ＳＷ４は、第２電圧端子と出力端子Ｔ２の間に接続されている。スイッチング素子ＳＷ５は、出力端子Ｔ１と第３電圧端子の間に接続されている。スイッチング素子ＳＷ６は、出力端子Ｔ２と第３電圧端子の間に接続されている。
これらのスイッチング素子ＳＷ１〜ＳＷ６は、制御信号Ｃ１〜Ｃ６により独立にオンオフ制御されるようになっている（図６参照）。
【００２７】
次に、このような構成からなる第２実施形態の動作について、図５〜図７を参照して説明する。
この第２実施形態では、第１、第２、および第３の出力状態があり、この各出力状態により負荷Ｒを以下のように駆動させる。
まず、第１の出力状態では、スイッチング素子ＳＷ１、ＳＷ４をそれぞれオンさせるとともに、スイッチング素子ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６をそれぞれオフさせ、出力端子Ｔ１から出力端子Ｔ２に向けて電流を流して負荷Ｒを駆動させる。このときの各部の動作を図７（ａ）に示す。
【００２８】
また、その逆極性となっている第２の出力状態では、スイッチング素子ＳＷ２、ＳＷ３をそれぞれオンさせるとともに、スイッチング素子ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６をそれぞれオフさせ、出力端子Ｔ２から出力端子Ｔ１に向けて電流を流して負荷Ｒを駆動させる（図７（ｂ）参照）。
さらに、ゼロ電圧駆動をさせる第３の出力状態では、スイッチング素子ＳＷ５、ＳＷ６をそれぞれオンさせるとともに、スイッチング素子ＳＷ１〜ＳＷ４をそれぞれオフさせ、出力端子Ｔ１、Ｔ２は望ましくは電圧Ｖ１と電圧Ｖ２の中点電位である電位Ｖ３にともに固定させて、負荷Ｒの両端をゼロ電圧駆動とさせる（図７（ｃ）参照）。
【００２９】
図６は、上記３つの出力状態を用いて、ＰＷＭ（パルス密度変調）された信号を出力する様子のタイミングチャートを示す。
図６において、状態１、状態２、状態３はそれぞれ上記の第１〜第３の出力状態に対応する。また、Ｃ１〜Ｃ６は、図５のスイッチング素子ＳＷ１〜ＳＷ６をオンオフ制御する制御信号であり、スイッチング素子ＳＷ１〜ＳＷ６は、その対応する制御信号Ｃ１〜Ｃ６がＨレベルのときにオンし、Ｌレベルのときにオフする。さらに、図６では、出力端子Ｔ１、Ｔ２の電位変化も示している。
【００３０】
図６によれば、出力状態が変化するときに、出力端子Ｔ１および出力端子Ｔ２の両方が電位変化し、その極性は逆方向である。すなわち、出力端子Ｔ１と出力端子Ｔ２の変化はバランスが取れており、駆動デバイスからスピーカ等の負荷に通常並走している信号線のコモン電圧は変化しない。この並走する信号線のコモン電圧の変化がないため、電位変化による不要輻射が発生せず、第２実施形態では不要輻射の発生が少なくなる。
【００３１】
次に、図５に示す第２実施形態をトランジスタで構成した具体的な回路例について、図８を参照して説明する。
この回路例は、図８に示すように、図５に示すスイッチング素子ＳＷ１〜ＳＷ６をＭＯＳトランジスタＭ１〜Ｍ６により構成したものである。
すなわち、駆動回路１ＡはＰ型のＭＯＳトランジスタＭ１とＮ型のＭＯＳトランジスタＭ２とからなり、インバータ３を含んでいる。また、駆動回路２Ａは、Ｐ型のＭＯＳトランジスタＭ３とＮ型のＭＯＳトランジスタＭ４とからなり、インバータ４を含んでいる。そして、駆動回路１Ａ、２Ａは、正電源ＶＤＤとグランドＶＳＳとの間に配置されている。さらに、そして、ＭＯＳトランジスタＭ５，Ｍ６を用いて、電圧ＶＣＭが印加される第３電圧端子と出力端子Ｔ１または出力端子２とを接続できるようになっている。
【００３２】
さらに詳述すると、ＭＯＳトランジスタＭ１は、ソースが正電源ＶＤＤに接続され、ドレインが出力端子Ｔ１に接続され、ゲートにはインバータ３を介して制御信号Ｃ１が印加されるようになっている。ＭＯＳトランジスタＭ２は、ソースがグランドＶＳＳに接続され、ドレインが出力端子Ｔ１に接続され、ゲートには制御信号Ｃ２が印加されるようになっている。
【００３３】
ＭＯＳトランジスタＭ３は、ソースが正電源ＶＤＤに接続され、ドレインが出力端子Ｔ２に接続され、ゲートにはインバータ４を介して制御信号Ｃ３が印加されるようになっている。ＭＯＳトランジスタＭ４は、ソースがグランドＶＳＳに接続され、ドレインが出力端子Ｔ２に接続され、ゲートには制御信号Ｃ４が印加されるようになっている。
ＭＯＳトランジスタＭ５は、ソースが出力端子Ｔ１の接続され、ドレインに電圧ＶＣＭが印加され、ゲートには制御信号Ｃ５が印加されるようになっている。ＭＯＳトランジスタＭ６は、ソースが出力端子Ｔ２の接続され、ドレインに電圧ＶＣＭが印加され、ゲートには制御信号Ｃ６が印加されるようになっている。
【００３４】
そして、これらのＭＯＳトランジスタＭ１〜Ｍ６は、制御信号Ｃ１〜Ｃ６により独立にオンオフ制御されるようになっている。すなわち、制御信号Ｃ１〜Ｃ６がＨレベルのときにオンし、Ｌレベルのときにオフする。
このような構成からなる回路では、第１〜第３の出力状態において、ＭＯＳトランジスタＭ１〜Ｍ６は以下のように動作する。
すなわち、第１の出力状態ではＭＯＳトランジスタＭ１、Ｍ４のみがオンし、第２の出力状態ではトランジスタＭ２、Ｍ３のみがオンし、第３の出力状態では、トランジスタＭ５、Ｍ６のみがオンする。
【００３５】
ここで、Ｎ型のＭＯＳトランジスタＭ５、Ｍ６に代えて、それぞれＰ型とＮ型のＭＯＳトランジスタからなる相補型のＣＭＯＳに置き換えるようにしても良い。この場合には、各ＣＭＯＳのＮ型のＭＯＳトランジスタのゲートには制御信号Ｃ５、Ｃ６をそれぞれ印加し、そのＰ型のＭＯＳトランジスタのゲートに制御信号Ｃ５、Ｃ６を反転した反転信号をそれぞれ印加する。
また、図８では、ＭＯＳトランジスタを用いた回路例を示したが、これに代えてバイポーラトランジスタ等のスイッチング動作可能な素子を用いて、等価な動作を実現できるようにしても良い。
【００３６】
（デジタルスイッチングアンプの第１実施形態）
本発明のデジタルスイッチングアンプの第１実施形態の構成について、図９を参照して説明する。
このデジタルスイッチングアンプの第１実施形態は、デジタル入力信号を受け、そのデジタル入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ（スイッチング）制御するものであり、その出力段に図１または図４に示すデジタルスイッチング回路を適用したものである。
すなわち、このデジタルスイッチングアンプの第１実施形態は、図９に示すように、デジタルフィルタ（インターポレーションフィルタ）１１と、デジタル・デルタシグマ変調器１２と、ＰＷＭ変換器１３と、デジタルスイッチング回路１４とを備えている。
【００３７】
デジタルフィルタ１１は、デジタル入力信号をインターポレーション（データレートを高速化）するようになっている。
デジタル・デルタシグマ変調器１２は、デジタルフィルタ１１の出力に対してデルタシグマ変調を行うものであり、入力デジタル信号の量子化ノイズを高域にシフトさせるようになっている。このため、デジタル・デルタシグマ変調器１２は、図９に示すように、加算器１２１と、積分器１２２と、量子化器１２３とからなり、好適にはマルチビットのデジタル信号の出力を行うようになっている。
【００３８】
ＰＷＭ変調器１３は、デジタル・デルタシグマ変調器１２から出力されるマルチビットのデジタル信号に従って、デジタルスイッチング回路１４をスイッチングさせるＰＷＭ信号を生成出力するようになっている。すなわち、ＰＷＭ変換器１３は、デジタル・デルタシグマ変調器１２の出力に従って、例えば図２に示すような信号Ｃ１〜Ｃ５を出力するようになっている。
【００３９】
デジタルスイッチング回路１４は、ＰＷＭ変換器１３からのＰＷＭ信号に従ってスイッチング動作して、負荷を駆動するようになっている。このデジタルスイッチング回路１４は、図４に示す回路と同一であるので、各構成要素には同一符号を付してその説明は省略する。
このような構成からなるデジタルスイッチングアンプの第１実施形態によれば、出力段にデジタルスイッチング回路１４を使用するようにした。このため、出力段において出力状態の変化時にコモン電圧の変化がないため、出力段における電圧変化による不要輻射の発生を抑制できる。
【００４０】
（デジタルスイッチングアンプの第２実施形態）
本発明のデジタルスイッチングアンプの第２実施形態の構成について、図１０を参照して説明する。
このデジタルスイッチングアンプの第２実施形態は、アナログ入力信号を受け、そのアナログ入力信号に基づいて得られるデジタル信号に従って出力段のデジタルスイッチング回路のスイッチング素子をオンオフ制御するものであり、その出力段に図５または図８に示すデジタルスイッチング回路を適用したものである。
すなわち、このデジタルスイッチングアンプの第２実施形態は、図１０に示すように、デルタシグマ変調器２１と、ＰＷＭ変換器２２と、デジタルスイッチング回路２３と、差動回路２４とを備えている。
【００４１】
デルタシグマ変調器２１は、アナログ入力信号とデジタルスイッチング回路２３からの帰還信号との差を積分するとともに、積分結果を量子化して出力するようになっている。このため、デルタシグマ変調器２１は、図１０に示すように、加算器２１１と、積分器２１２と、量子化器２１３とを備えている。量子化器２１３は、好適にはマルチビットの出力を行うようになっている。
【００４２】
ＰＷＭ変調器２２は、デルタシグマ変調器２１から出力されるマルチビットのデジタル信号に従って、デジタルスイッチング回路２３をスイッチングさせるＰＷＭ信号を生成出力するようになっている。すなわち、ＰＷＭ変換器２２は、デルタシグマ変調器２１の出力に従って、例えば図６に示すような信号Ｃ１〜Ｃ６を出力するようになっている。
デジタルスイッチング回路２３は、ＰＷＭ変換器２２からのＰＷＭ信号に従ってスイッチング動作して、負荷を駆動するようになっている。このデジタルスイッチング回路２３は、図８に示す回路と同一であるので、各構成要素には同一符号を付してその説明は省略する。
【００４３】
差動回路２４は、デジタルスイッチング回路２３の出力を差動信号からシングルエンド信号に変換して加算器２１１に帰還するようになっている。これは、デジタルスイッチング回路２３が差動信号を処理し、アナログ入力信号がシングルエンド信号からなるためである。
このような構成からなるデジタルスイッチングアンプの第２実施形態によれば、出力段にデジタルスイッチング回路２３を使用するようにした。このため、出力段において出力状態の変化時にコモン電圧の変化がないため、出力段における電圧変化による不要輻射の発生を抑制できる。
【図面の簡単な説明】
【００４４】
【図１】本発明のデジタルスイッチング回路の第１実施形態の構成を示す回路図である。
【図２】その第１実施形態の各部の波形例を示す波形図である。
【図３】その第１実施形態の動作状態を説明する図である。
【図４】その第１実施形態のスイッチング素子をＭＯＳトランジスタで構成した場合の具体的な構成を示す回路図である。
【図５】本発明のデジタルスイッチング回路の第２実施形態の構成を示す回路図である。
【図６】その第２実施形態の各部の波形例を示す波形図である。
【図７】その第２実施形態の動作状態を説明する図である。
【図８】その第２実施形態のスイッチング素子をＭＯＳトランジスタで構成した場合の具体的な構成を示す回路図である。
【図９】本発明のデジタルスイッチングアンプの第１実施形態の構成を示すブロック回路図である。
【図１０】本発明のデジタルスイッチングアンプの第２実施形態の構成を示すブロック回路図である。
【図１１】従来のデジタルスイッチング回路の構成を示す回路図である。
【図１２】従来回路の動作状態を説明する図である。
【符号の説明】
【００４５】
ＳＷ１〜ＳＷ６  スイッチング素子
Ｃ１〜Ｃ６  制御信号
Ｍ１〜Ｍ６  ＭＯＳトランジスタ
１、２、１Ａ、１Ｂ  駆動回路
１１  デジタルフィルタ
１２  デジタル・デルタシグマ変調器
１３、２２  ＰＷＭ変換器
１４、２３  デジタルスイッチング回路
２１  デルタシグマ変調器
２４  差動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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