(57)【要約】    【課題】ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、デバイス面積の増加が少なく、かつ容易に参照電位が得ることを可能とする技術を提供すること。    【解決手段】略同一の線幅及び線長を有する一対のメインビット線(MBLU1,MBLL1)と、一方のメインビット線と他方のメインビット線との間に介在するセンスアンプ(SA)と、各メインビット線に複数本ずつ対応付けられるローカルビット線(LBLU1等)と、各ローカルビット線とメインビット線との間に設けられる複数のスイッチング素子(TrU1等)と、複数のメモリセル(MCU1等)と、参照電位発生用の複数のダミーセル(DMC1等)と、を含み、一方のメインビット線に何れかのローカルビット線を接続して当該ローカルビット線に接続された何れかのメモリセルからデータ読み出しを行い、かつ他方のメインビット線に接続されたダミーセルを選択して参照電位を発生させる、強誘電体記憶装置である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との各交点に強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、
略同一の線幅及び線長を有する一対のメインビット線と、
一方の前記メインビット線と他方の前記メインビット線との間に介在するセンスアンプと、
前記メインビット線のそれぞれに対して複数本ずつ対応付けられ、当該メインビット線と平行配置されるローカルビット線と、
前記メインビット線に対して、複数の前記ローカルビット線のいずれか一を選択的に接続するために、前記ローカルビット線のそれぞれと前記メインビット線との間に設けられる複数のスイッチング素子と、
前記ワード線と複数の前記ローカルビット線との各交点にそれぞれ設けられる複数のメモリセルと、
前記ワード線と前記メインビット線と各交点にそれぞれ設けられ、参照電位の発生に用いられる複数のダミーセルと、
を含み、
一方の前記メインビット線に何れかの前記ローカルビット線を前記スイッチング素子を介して接続して当該ローカルビット線に接続された何れかの前記メモリセルからデータ読み出しを行い、かつ他方の前記メインビット線に接続された前記ダミーセルを選択して参照電位を発生させる、強誘電体記憶装置。
【請求項２】
前記メモリセルと前記ダミーセルとが実質的に同一の構成を有する、請求項１に記載の強誘電体記憶装置。
【請求項３】
複数の前記ローカルビット線は、略同一の線幅及び線長を有する、請求項１に記載の強誘電体記憶装置。
【請求項４】
前記メインビット線と前記センスアンプとがオープンビット線方式で接続される、請求項１に記載の強誘電体記憶装置。
【請求項５】
請求項１乃至４のいずれかに記載の強誘電体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）及びこれを備える電子機器に関し、特にデータ判定に用いる参照電位を発生する技術の改良に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。強誘電体記憶装置のメモリセルとして、強誘電体キャパシタとトランジスタを各１つずつ組み合わせた１Ｔ１Ｃ型のものを採用する場合には、メモリセルに記憶されたデータを読み出してデータ内容（“０”又は“１”）を判定する際にその判定基準とする参照電位が必要となる。この参照電位を発生する方法としては、定電位発生回路を用いる方法や、参照用セル（ダミーセル）を用いる方法などが知られている。
【０００３】
ダミーセルを用いて参照電位を発生する技術の従来例は、例えば、特開平１０−１２５０７６号公報（特許文献１）に開示されている。当該文献に開示される強誘電体メモリでは、読み出し動作時に、選択された強誘電体メモリセルが接続される非反転ビット線に対して所定の容量値を有するダミー容量を接続し、その容量値を対応するダミーセルが接続される反転ビット線よりも増加させることにより、ダミーセルによって得られる参照電位（電圧レベル）を最適化している。
【０００４】
しかし、上述した従来技術においては、非反転ビット線に対してダミー容量を所望のタイミングで接続するためのダミー容量回路を追加する必要があり、デバイス面積の増加を招きやすいという不都合があった。
【０００５】
【特許文献１】特開平１０−１２５０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、読み出し時の制御がしやすく、かつデバイス面積の増加を抑制することを可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の態様の本発明は、複数のワード線と複数のビット線との各交点に強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であって、略同一の線幅及び線長を有する一対のメインビット線と、一方の上記メインビット線と他方の上記メインビット線との間に介在するセンスアンプと、上記メインビット線のそれぞれに対して複数本ずつ対応付けられ、当該メインビット線と平行配置されるローカルビット線と、上記メインビット線に対して、複数の上記ローカルビット線のいずれか一を選択的に接続するために、上記ローカルビット線のそれぞれと上記メインビット線との間に設けられる複数のスイッチング素子と、上記ワード線と複数の上記ローカルビット線との各交点にそれぞれ設けられる複数のメモリセルと、上記ワード線と上記メインビット線と各交点にそれぞれ設けられ、参照電位の発生に用いられる複数のダミーセルと、を含み、一方の上記メインビット線に何れかの上記ローカルビット線を上記スイッチング素子を介して接続して当該ローカルビット線に接続された何れかの上記メモリセルからデータ読み出しを行い、かつ他方の上記メインビット線に接続された上記ダミーセルを選択して参照電位を発生させることを特徴とするものである。
【０００８】
かかる構成によれば、物理的に、データ読み出し対象となるメモリセル側のビット線容量よりもダミーセル側のビット線容量の方が小さくなる。よって、正規のメモリセルと同等な構成のダミーセルを用いたとしても適切な参照電位を発生させることが可能となるので、参照電位の発生に用いる回路領域（ダミーセル領域）によるデバイス面積の増加を少なく抑えることが可能となる。また、仮にローカルビット線にダミーセルを接続する構成を考えると、正規のメモリセルよりも大きな電荷量を取り出せるように強誘電体キャパシタの面積を大きくしてキャパシタ容量を増加させる必要が生じる。しかし、この場合には微小な強誘電体を形成するためのプロセス制御が難しいためにメモリセル間に特性のバラツキが生じやすく、所望のキャパシタ容量、換言すれば所望の参照電位を得ることが困難となる。これに対して本発明では、正規のメモリセルとダミーセルとを同一構成とすることができるので、上記のような製造上のバラツキの影響を受けにくくなり、精度の良い参照電位を発生させることが可能となる。更に、ローカルビット線方式を採用しているため当該方式を採用しない場合のメモリセルアレイよりもビット線容量が小さく、これにより、正規のメモリセルに“１”データが記憶されていた場合の読み出し電位と“０”データが記憶されていた場合の読み出し電位との差を大きく取ることが可能になる。従って、読み出し時の制御の容易な強誘電体記憶装置が得られる。
【０００９】
好ましくは、上記メモリセルと上記ダミーセルとを実質的に同一の構成とする。ここで「実質的に同一構成」とは、電気的特性の観点で実質的に同一とみなせることをいい、回路構成として同一であること、及び／又はデバイス構造の観点から同一であることを含む。
【００１０】
これにより、製造プロセスにおけるバラツキの影響を回避することが容易となり、好適なダミーセルが得られる。
【００１１】
好ましくは、複数のローカルビット線は、略同一の線幅及び線長を有する。
【００１２】
これにより、読み出し対象のメモリセル側のビット線容量、すなわちメインビット線による容量とローカルビット線による容量との和が、いずれのローカルビット線が接続されるときにも略同一の値となり、参照電位の設定がより一層容易となる。
【００１３】
好ましくは、上記メインビット線と上記センスアンプとがオープンビット線方式で接続される。
【００１４】
これにより、ワード線とプレート線を共通化できるため、メモリセル構成として１Ｔ１Ｃ型の他に２Ｔ２Ｃ型等を採用することも容易となり、デバイス構造の簡素化を図りやすくなる。また、例えば折り返しビット線方式では、ワード線やプレート線等の信号配線を別にしなければならないため、ビット線に接続されるスイッチング素子（メモリセル）を斜め配置にする必要があり、レイアウトが複雑となり面積的にデメリットが生じるが、このような不都合を回避できる。
【００１５】
第２の形態の本発明は、上述した強誘電体記憶装置を備えた電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１７】
図１は、本発明を適用した強誘電体記憶装置の一例を示す回路図である。本実施形態の強誘電体記憶装置は、複数のワード線と複数のビット線との各交点に強誘電体キャパシタを用いたメモリセルを配置してなる強誘電体記憶装置であり、図１では、メモリセルアレイの一列分の主要構成が示されている。
【００１８】
一対のメインビット線ＭＢＬＵ１及びＭＢＬＬ１は、略同一の線幅及び線長を有するものであり、各ワード線ＷＬＵ１、ＷＬＵ２、…、ＷＬＵｎ、ＷＬＬ１、ＷＬＬ２、…、ＷＬＬｎ及び各プレート線ＰＬＵ１、ＰＬＵ２、…、ＰＬＵｎ、ＰＬＬ１、ＰＬＬ２、…、ＰＬＬｎと直交配置されている。
【００１９】
センスアンプＳＡは、一方のメインビット線ＭＢＬＵ１と他方のメインビット線ＭＢＬＬ１との間に介在する。図示のように本実施形態では、各メインビットとセンスアンプとの接続態様としてオープンビット線方式が採用されている。
【００２０】
各メインビット線ＭＢＬＵ１又はＭＢＬＬ１には、それぞれ複数本ずつローカルビット線が対応付けられ、当該ローカルビット線のそれぞれメインビット線と平行配置されている。すなわち本実施形態では階層化ビット線構造を採用している。具体的には、メインビット線ＭＢＬＵ１にはｍ本のローカルビット線ＬＢＬＵ１、…、ＬＢＬＵｍが対応付けられており、メインビット線ＭＢＬＬ１にはｍ本のローカルビット線ＬＢＬＬ１、…、ＬＢＬＬｍが対応付けられている。これらのローカルビット線ＬＢＬＵ１、…、ＬＢＬＵｍ及びＬＢＬＬ１、…、ＬＢＬＬｍは、相互に線幅及び線長が略同一に形成されている。
【００２１】
各スイッチング素子ＴｒＵ１、…、ＴｒＵｎ、ＴｒＬ１、…、ＴｒＬｎは、各メインビット線ＭＢＬＵ１又はＭＢＬＬ１に対して、複数のローカルビット線のいずれか一線（一本）を選択的に接続（電気的接続）させるためのものであり、当該ローカルビット線のそれぞれと各メインビット線ＭＢＬＵ１又はＭＢＬＬ１との間に設けられる。各スイッチング素子としては、メインビット線とローカルビット線との間を電気的に接続し、又は絶縁する機能を実現し得る限りいかなるものを採用してもよく、例えばトランジスタが好適に用いられる。本実施形態では、各スイッチング素子としてＮＭＯＳトランジスタを用いる。各スイッチング素子ＴｒＵ１等は、それぞれ制御線ＢＬＳＥＬＵ１、…、ＢＬＳＥＬＵｎ、ＢＬＳＥＬＬ１、…、ＢＬＳＥＬＬｎに所定の制御信号を与えることによってその動作が制御される。
【００２２】
各メモリセルＭＣＵ１、ＭＣＵ２、…、ＭＣＵｎ、ＭＣＬ１、ＭＣＬ２、…、ＭＣＬｎは、各ワード線ＷＬＵ１等と各ローカルビット線ＬＢＬＵ１等との各交点にそれぞれ設けられる。各メモリセルＭＣＵ１等としては、本実施形態では、図２（Ａ）に示すような１つのトランジスタＴｒ１と１つの強誘電体キャパシタＣｆｅとを組み合わせてなる１Ｔ１Ｃ型のものを採用している。
【００２３】
各ダミーセルＤＭＣ１、ＤＭＣ２は、参照電位Ｖｒｅｆの発生に用いられるものであり、各ダミーワード線ＷＬＤ１、ＷＬＤ２及び各プレート線ＰＬＤ１、ＰＬＤ２と各メインビット線ＭＢＬＵ１、ＭＢＬＬ１と各交点にそれぞれ設けられる。各ダミーセルＤＭＣ１、ＤＭＣ２としても、本実施形態では、図２（Ｂ）に示すような１つのトランジスタＴｒＤ１と１つの強誘電体キャパシタＣｄｆｅとを組み合わせてなる１Ｔ１Ｃ型のものを採用している。このように本例では、各メモリセルＭＣＵ１等と各ダミーセルＤＭＣ１等とを実質的に同一構成としている。ここで「実質的に同一構成」とは、電気的特性の観点で実質的に同一とみなせることをいい、回路構成として同一であること、及び／又はデバイス構造の観点から同一であることを含む。
【００２４】
各スイッチング素子ＴｒＵ１’、…、ＴｒＵｎ’、ＴｒＬ１’、…、ＴｒＬｎ’は、各ローカルビット線ＬＢＬＵ１等を選択的に接地電位へ接続する（ＧＮＤへディスチャージする）ためのものであり、当該ローカルビット線ＬＢＬＵ１等のそれぞれと接地電位との間に設けられる。各スイッチング素子としては、ローカルビット線を接地電位に対して接続し、又は絶縁する機能を実現し得る限りいかなるものを採用してもよく、例えばトランジスタが好適に用いられる。本実施形態では、各スイッチング素子としてＮＭＯＳトランジスタを用いる。各スイッチング素子ＴｒＵ１’等は、それぞれ制御線／ＢＬＳＥＬＵ１、…、／ＢＬＳＥＬＵｎ、／ＢＬＳＥＬＬ１、…、／ＢＬＳＥＬＬｎに所定の制御信号を与えることによってその動作が制御される。各制御線／ＢＬＳＥＬＵ１、…、／ＢＬＳＥＬＵｎ、／ＢＬＳＥＬＬ１、…、／ＢＬＳＥＬＬｎには、各制御線ＢＬＳＥＬＵ１、…、ＢＬＳＥＬＵｎ、ＢＬＳＥＬＬ１、…、ＢＬＳＥＬＬｎのそれぞれに入力される制御信号の反転信号が入力される。
【００２５】
本実施形態の強誘電体記憶装置はこのような構成を有しており、次にデータ読み出し時の動作内容について詳細に説明する。
【００２６】
まず、本実施形態の強誘電体記憶装置の動作時における各メインビット線及びローカルビット線によって発生するビット線容量について説明する（図１参照）。
【００２７】
上述したように、各ローカルビット線ＬＢＬＵ１、…、ＬＢＬＵｍ、ローカルビット線ＬＢＬＬ１、…、ＬＢＬＬｍはその線幅及び線長が略同一に形成されている。よって、各ローカルビット線ＬＢＬＵ１等によって発生するビット線容量ＣＬＢＬＵ１、…、ＣＬＢＬＵｍ、ＣＬＢＬＬ１、…、ＣＬＢＬＬｍは等しい値となる。この関係は以下の（１）式のように表される。
ＣＬＢＬＵ１＝ＣＬＢＬＵ２＝  …  ＝ＣＬＢＬＵｍ＝ＣＬＢＬＬ１＝ＣＬＢＬＬ２＝  …  ＝ＣＬＢＬＬｍ        ・・・（１）
【００２８】
また、メインビット線ＭＢＬＵ１、ＭＢＬＬ１についても上記のようにその線幅及び線長が略同一に形成されているので、各メインビット線ＭＢＬＵ１等によって発生するビット線容量ＣＭＢＬＵ１、ＣＭＢＬＬ１は等しい値となる。この関係は以下の（２）式のように表される。
ＣＭＢＬＵ１＝ＣＭＢＬＬ１        ・・・（２）
【００２９】
次に、上記（１）式及び（２）式に示す関係を考慮しながら、データ読み出し時の動作内容について説明する。例示として、センスアンプＳＡの上（ＵＰＰＥＲ）側にあるメモリセルＭＣＵ１をデータ読み出しの対象とし、センスアンプＳＡの下（ＬＯＷＥＲ）側にあるダミーセルＤＭＣ２を参照電位Ｖｒｅｆの発生に用いる場合について説明する。
【００３０】
図３は、データ読み出し時における各制御線（ワード線、ビット線等）の入力信号又は出力信号の波形を説明する図である。
【００３１】
時刻ｔ１において、ワード線ＷＬＵ１及びダミーワード線ＷＬＤ２にＨレベルの電位（例えば電源電位ＶＤＤ）を与える。これにより、メモリセルＭＣＵ１がローカルビット線ＬＢＬＵ１に接続され、ダミーセルＤＭＣ２がメインビット線ＭＢＬＬ１に接続される。なお、他のワード線ＷＬＵ２〜ＷＬＵｎ、ＷＬＬ１〜ＷＬＬｎ及びダミーワード線ＷＬＤ１、並びに他のプレート線ＰＬＵ２〜ＰＬＵｎ、ＰＬＬ１〜ＰＬＬｎ及びダミープレート線ＰＬＤ１には、それぞれＬレベルの電位（例えば０Ｖ）が与えられる。
【００３２】
時刻ｔ２において、制御線ＢＬＳＥＬＵ１にＨレベルの電位を与える。これにより、スイッチング素子ＴｒＵ１が導通し、当該スイッチング素子ＴｒＵ１を介してローカルビット線ＬＢＬＵ１がメインビット線ＭＢＬＵ１に接続される。またこのとき、他の制御線ＢＬＳＥＬＵ２〜ＢＬＳＥＬＵｎ、ＢＬＳＥＬＬ１〜ＢＬＳＥＬＬｎにはＬレベルの電位が与えられる。これにより、ローカルビット線ＬＢＬＵ１を除く他のローカルビット線はメインビット線ＭＢＬＵ１又はＭＢＬＬ１と絶縁（遮断）された状態となる。また、各制御線／ＢＬＳＥＬＵ１、…、／ＢＬＳＥＬＵｎ、／ＢＬＳＥＬＬ１、…、／ＢＬＳＥＬＬｎには、上記のように制御線ＢＬＳＥＬＵ１等への入力信号の反転信号が与えられる。これにより、スイッチング素子ＴｒＵ１’は遮断状態となり、ローカルビット線ＬＢＬＵ１は接地電位と接続されない状態となる。また、他のスイッチング素子ＴｒＵ２〜ＴｒＵｎ、ＴｒＬ１〜ＴｒＬｎのそれぞれについては導通状態となり、ローカルビット線ＬＢＬＵ１を除く他のローカルビット線はそれぞれ接地電位に接続される。
【００３３】
時刻ｔ３において、プレート線ＰＬＵ１及びダミープレート線ＰＬＤ２のそれぞれにＨレベルの電位が与えられる。これにより、メモリセルＭＣＵ１の強誘電体キャパシタＣｆｅに書き込まれた分極の向きと、ローカルビット線ＬＢＬＵ１及びメインビット線ＭＢＬＵ１の全体により発生するビット線容量で決まる電位がメインビット線ＭＢＬＵ１に誘起される。同様に、ダミーセルＤＭＣ２の強誘電体キャパシタＣｄｆｅに書き込まれた分極の向きとメインビット線ＭＢＬＬ１の全体により発生するビット線容量で決まる電位がメインビット線ＭＢＬＬ１に誘起される。
【００３４】
ここで、メモリセルＭＣＵ１の読み出しを行う場合に見える容量ＣＭＣ１は、メインビット線ＭＢＬＵ１及びローカルビット線ＬＢＬＵ１のそれぞれによって発生するビット線容量の和となり、以下の（３）式のように表される。
ＣＭＣ１＝ＣＬＢＬＵ１＋ＣＭＢＬＵ１        ・・・（３）
【００３５】
一方、ダミーセルＤＭＣ２を用いて参照電位を発生させる場合に見える容量ＣＤＭＣ２は、メインビット線ＭＢＬＬ１によって発生するビット線であり、以下の（４）式のように表される。
ＣＤＭＣ２＝ＣＭＢＬＬ１        ・・・（４）
【００３６】
上記（３）式及び（４）式より、以下の関係が分かる。
ＣＤＭＣ２＝ＣＭＣ１−ＣＬＢＬＵ１        ・・・（５）
【００３７】
上記関係に基づいて、各メインビット線ＭＢＬＵ１、ＭＢＬＬ１のそれぞれに発生するビット線電位について説明する。
【００３８】
図４は、データ読み出し動作の原理をより詳細に説明するための図（グラフ）である。図中、横軸が強誘電体キャパシタに印加される電圧Ｖに対応し、縦軸が強誘電体キャパシタに蓄積される電荷Ｑに対応している。各メモリセル及び各ダミーセルに含まれる強誘電体キャパシタＣｆｅ及びＣｄｆｅは、図４に曲線で示されるヒステリシス特性を有する。
【００３９】
メモリセルＭＣＵ１に“１”データが記憶されていた場合に読み出される電位ＶＢＬ1、“０”データが記憶されていた場合に読み出される電位ＶＢＬ0、はそれぞれ図示のようになる。ここで、参照電位Ｖｒｅｆとして成り立つ電位は、以下のような関係を満たす必要がある。
ＶＢＬ0＜Ｖｒｅｆ＜ＶＢＬ1        ・・・（６）
【００４０】
メインビット線ＭＢＬＬ１に発生させる電位ＶＭＢＬＬ1については、上記（５）式から、容量ＣＤＭＣ２の値が容量ＣＭＣ１の値よりもＣＬＢＬＵ１の分だけ少ないため、その分だけ図示のように特性直線の傾きが緩やかになる。この特性直線の傾きが緩やかになるほど、ＶＢＬ1、ＶＢＬ0及びＶＭＢＬＬ1が大きくなるので、上記（６）式を満足させるためには、ダミーセルＤＭＣ２に“０”データを記憶させておけばよいことになる。このＣＤＭＣ２に関する特性直線の傾きは、図示のようにヒステリシス曲線上のａ点からｂ点までの間（ａ点、ｂ点を含まず）を通る直線であればよい。このような条件で他方のメインビット線ＭＢＬＬ１に参照電位Ｖｒｅｆを発生させる。そして、時刻ｔ４において制御線ＳＡＯＮに所定の制御信号を入力してセンスアンプＳＡを作動させ（図３参照）、上記参照電位ｖｒｅｆと一方のメインビット線ＭＢＬＵ１に発生した電位とを検出することにより、メモリセルＭＣＵ１に記憶されていたデータの内容を判定することができる。
【００４１】
図５は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図５において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００４２】
このように、本実施形態の強誘電体記憶装置では、物理的に、データ読み出し対象となるメモリセルＭＣ側のビット線容量（メインビット線による容量とローカルビット線による容量との和）よりもダミーセル側のビット線容量（メインビット線のみによる容量）の方が小さくなる。よって、正規のメモリセルと同一構成のダミーセルを用いて参照電位を発生させることが可能となり、参照電位の発生にかかる領域（ダミーセル領域）によるデバイス面積の増加を少なく抑えることが可能となる。
【００４３】
また、正規のメモリセルＭＣ１Ｕ等とダミーセルＤＭＣ１等とを同一構成とすることができるので、製造プロセス上のバラツキの影響を受けにくくなり、精度の良い参照電位を発生させることが可能となる。
【００４４】
更に、ローカルビット線方式を採用しているため当該方式を採用しない場合のメモリセルアレイよりもビット線容量が小さく、これにより、正規のメモリセルに“１”データが記憶されていた場合の読み出し電位と“０”データが記憶されていた場合の読み出し電位との差を大きく取ることが可能になる。従って、読み出し時の制御の容易な強誘電体記憶装置が得られる。
【００４５】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の趣旨の範囲内において種々の変形実施が可能である。
【００４６】
例えば、上述した実施形態では、メインビットビット線とセンスアンプとがオープンビット線方式で接続される場合について説明していたが、これ以外の方式、例えば折り返しビット線方式やワード線共通方式などに対しても本発明を適用することが可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明を適用した強誘電体記憶装置の一例を示す回路図である。
【図２】メモリセル及びダミーセルの詳細構成を説明する図である。
【図３】データ読み出し時における信号波形を説明する図である。
【図４】データ読み出し動作の原理をより詳細に説明するための図である。
【図５】強誘電体記憶装置を備えた電子機器の一例を示す斜視図である。
【符号の説明】
【００４８】
ＭＢＬＵ１、ＭＢＬＬ１…メインビット線、  ＷＬＵ１、ＷＬＵ２、ＷＬｕｎ、ＷＬＬ１、ＷＬＬ２、ＷＬＬｎ…ワード線、  ＰＬＵ１、ＰＬＵ２、ＰＬｕｎ、ＰＬＬ１、ＰＬＬ２、ＰＬＬｎ…プレート線、  ＳＡ…センスアンプ、  ＬＢＬＵ１、ＬＢＬＵｍ、ＬＢＬＬ１、ＬＢＬＬｍ…ローカルビット線、  ＴｒＵ１、ＴｒＵｎ、ＴｒＬ１、ＴｒＬｎ…スイッチング素子、  ＭＣＵ１、ＭＣＵ２、ＭＣＵｎ、ＭＣＬ１、ＭＣＬ２、ＭＣＬｎ…メモリセル、  ＤＭＣ１、ＤＭＣ２…ダミーセル
【図１】
2006024263.tif 000003
【図２】
2006024263.tif 000004
【図３】
2006024263.tif 000005
【図４】
2006024263.tif 000006
【図５】
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