(57)【要約】【課題】サイドウォール形成のための異方性エッチングによるセンサセルへのダメージの発生を防止する。【解決手段】  光電変換素子と該光電変換素子に隣接して形成された変調部とを含む画素領域と、前記光電変換素子及び変調部を駆動する駆動回路を含む周辺回路が配置される周辺領域とを具備し、前記周辺領域は、ゲート電極の側面にサイドウォールが形成されたトランジスタを有し、前記画素領域は、ゲート電極の側面にサイドウォールが形成されていないトランジスタを有することを特徴とする。【選択図】      図１
2006319158.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子に隣接して形成された変調部とを含む画素領域と、
前記光電変換素子及び変調部を駆動する駆動回路を含む周辺回路が配置される周辺領域とを具備し、
前記周辺領域は、ゲート電極の側面にサイドウォールが形成されたトランジスタを有し、
前記画素領域は、ゲート電極の側面にサイドウォールが形成されていないトランジスタを有することを特徴とする固体撮像装置。
【請求項２】
前記画素領域は、
一導電型の基板と、
前記基板に形成される逆導電型の第１不純物層と、
前記光電変換素子の形成領域の前記第１不純物層上に形成される一導電型の第２不純物層と、
前記トランジスタの形成領域の前記第１不純物層上に形成され、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層と、
前記第３不純物層上方の前記基板上に開口部を有して形成され、側面にサイドウォールが形成されていないゲート電極と、
前記開口部の前記基板表面側に形成されるソースと、
前記ソースと離間して形成され、前記第１不純物層に電気的に接続されるドレインとを具備したことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記ゲート電極は、環状に構成されることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第３不純物層内の前記ゲート電極下方に、前記第３不純物層よりも高濃度に形成される第４不純物層を更に具備したことを特徴とする請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【０００４】
図１５は特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図１５のイメージセンサは、基板１２０上において、各単位画素毎に、受光ダイオード１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジスタ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開口部分には、ソース領域１１４が形成されている。ゲート電極１１３の周辺にはドレイン領域１１５が形成されている。
【０００６】
受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成されたキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるようになっている。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、基板上に形成されるトランジスタは、ホットエレクトロン注入等によるデバイス特性の劣化を緩和するために、ＬＤＤ（Lightly Doped Drain）構造が採用される。ＬＤＤ構造は、ソース・ドレイン近傍のチャネルの不純物濃度に比べて、ゲート電極近傍のチャンネルの不純物濃度を低くくするものである。
【０００８】
このようなＬＤＤ構造を採用するために、ゲート電極の側壁にはサイドウォールが形成される。サイドウォール形成前のゲート電極をマスクとして、薄い不純物濃度のイオン注入を行い、サイドウォール形成後のゲート電極をマスクとして、濃い不純物濃度のイオン注入を行うのである。
【０００９】
このようなサイドウォールをゲート電極の側壁に形成するために、サイドウォールの材料となる酸化膜等を基板表面の全面に堆積させた後に、異方性エッチングが行われる。
【００１０】
ところが、異方性エッチングによって、基板内にダメージが与えられ、センサセルに不良が生じる虞があるという問題点があった。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、画素領域の周辺の周辺領域のトランジスタのみにサイドウォールを形成することによって、画素領域におけるダメージの発生を防止することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る固体撮像装置は、光電変換素子と該光電変換素子に隣接して形成された変調部とを含む画素領域と、前記光電変換素子及び変調部を駆動する駆動回路を含む周辺回路が配置される周辺領域とを具備し、前記周辺領域は、ゲート電極の側面にサイドウォールが形成されたトランジスタを有し、前記画素領域は、ゲート電極の側面にサイドウォールが形成されていないトランジスタを有することを特徴とする。
【００１３】
このような構成によれば、画素領域には、光電変換素子及び変調部が形成される。また、周辺領域には、光電変換素子及び変調部を駆動する駆動回路を含む周辺回路が配置される。周辺領域は、ゲート電極の側面にサイドウォールが形成されたトランジスタを有し、画素領域は、ゲート電極の側面にサイドウォールが形成されていないトランジスタを有する。即ち、周辺領域はサイドウォールを利用してＬＤＤ構造のトランジスタを得ている。一方、画素領域のトランジスタにはサイドウォールは形成されない。従って、画素領域においては、サイドウォール形成のためのエッチング処理が行われることはなく、基板にダメージが与えられることはない。こうして、画素領域における不良の発生を防止することができる。
【００１４】
また、前記画素領域は、一導電型の基板と、前記基板に形成される逆導電型の第１不純物層と、前記光電変換素子の形成領域の前記第１不純物層上に形成される一導電型の第２不純物層と、前記トランジスタの形成領域の前記第１不純物層上に形成され、前記第２不純物層から光発生電荷が転送される一導電型の第３不純物層と、前記第３不純物層上方の前記基板上に開口部を有して形成され、側面にサイドウォールが形成されていないゲート電極と、前記開口部の前記基板表面側に形成されるソースと、前記ソースと離間して形成され、前記第１不純物層に電気的に接続されるドレインとを具備したことを特徴とする。
【００１５】
このような構成によれば、光電変換素子形成領域の第１不純物層に発生した光発生電荷は、第２不純物層から第３不純物層に転送される。第３不純物層に転送された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから出力される。トランジスタを構成するゲート電極には、サイドウォールが形成されていない。従って、画素領域においては、サイドウォール形成のためのエッチング処理は行われないので、エッチングによるダメージが基板に与えられることはない。これにより、不良の発生を防止することができる。
【００１６】
また、前記ゲート電極は、環状に構成されることを特徴とする。
【００１７】
また、前記第３不純物層内の前記ゲート電極下方に、前記第３不純物層よりも高濃度に形成される第４不純物層を更に具備したことを特徴とする。
【００１８】
このような構成によれば、ゲート電極下方に確実に光発生電荷を転送することができ、変調効率を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図１４は本発明の一実施の形態に係り、図１は本実施の形態に係る固体撮像装置の断面形状を示す模式的な断面図、図２は本実施の形態に係る固体撮像装置の画素領域と周辺領域とを説明するための説明図、図３は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す説明図である。なお、図１は図３のＡ−Ａ’線断面を一部に含んだ図である。図４は素子の全体構造を等価回路によって示す回路ブロック図である。図５乃至図１４は製造方法を説明するための工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２０】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。図２はセンサセルアレイの配置を示している。センサセルアレイは、図２に示すように、基板の略中央の画素領域内に配置されており、センサセルアレイの周囲は周辺領域（斜線部）である。周辺領域には、駆動回路やデジタル変換回路等の各種周辺回路が配置されている。
【００２１】
各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２２】
先ず、図１及び図３を参照して各センサセルの構造について説明する。基板１はＬＯＣＯＳによる素子分離領域５１ａによって画素領域と周辺領域とが分離されている。図３は１つのセンサセルの平面形状を示しており、図１の素子分離領域５１ａから紙面右側において示す断面は、図３のＡ−Ａ’線で切断したセルの断面構造を示している。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。
【００２３】
図３の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。
【００２４】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面に配線層を形成する段階において、光を透過する開口領域が形成される。基板１表面の比較的浅い位置には前記開口領域よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第２不純物層としての収集ウェル４が形成されている。収集ウェル４上には基板１の表面に、ピニング層としも機能するＮ型の拡散層３２が形成されている。
【００２５】
収集ウェル４と略同じ基板深さの位置には、変調トランジスタＴＭ形成領域にＰ型のウェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを制御するための第３不純物層としての変調用ウェル５が形成されている。
【００２６】
変調用ウェル５上には、基板１表面に環状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。なお、図３ではリングゲート６及び後述するキャリアポケット等は円形状で示してあるが、楕円形状或いは８角形状等の任意の多角形状であってもよい。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域８ａが形成される。
【００２７】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域である第４不純物層としてのキャリアポケット１０（図３の斜線部）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００２８】
ドレイン領域８、後述するＮ型ウェル２１，２１’および拡散層３２がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域下方においては、拡散層３２と収集ウェル４との境界面、第１不純物層としてのＮ型ウェル２１と収集ウェル４の境界面から空乏層が収集ウェル４の全体およびその周囲に広がる。空乏領域において、前記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル４に収集されるようになっている。
【００２９】
収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３０】
＜装置全体の回路構成＞
次に、図４を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００３１】
固体撮像装置１６１は図３のセンサセル３を含むセンサセルアレイ１６２とセンサセルアレイ１６２中の各センサセル３を駆動する回路１６３〜１６５とを有している。なお、センサセルアレイ１６２は画素領域に構成され、回路１６３〜１６５は周辺領域に構成される。センサセルアレイ１６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ１６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ１６２は例えば７１２×５００のセル３で構成される。
【００３２】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図４では接続点ＰＤＷに相当）内に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変調用の変調用ウェル５（図４では接続点ＴＭＷに相当）内のキャリアポケット１０に転送されて保持される。
【００３３】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００３４】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びドレイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図４に示すように、垂直駆動走査回路１６３、ドレイン駆動回路１６４及び水平駆動走査回路１６５から信号が供給されるようになっている。垂直駆動走査回路１６３は、各行のゲート線１６７に走査信号を供給し、ドレイン駆動回路１６４は各列のドレイン領域８にドレイン電圧を印加する。また、水平駆動走査回路１６５は、各ソース線１６６に接続されたスイッチ１６８に駆動信号を供給する。
【００３５】
各セル３は、センサセルアレイ１６２に水平方向に配列された複数のソース線１６６と垂直方向に配列された複数のゲート線１６７との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線１６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線１６６に接続される。
【００３６】
複数のゲート線１６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号が供給されたゲート線１６７に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線１６６を介して画素信号が出力される。垂直駆動走査回路１６３は１フレーム期間においてゲート線１６７にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線１６６から読み出されて各スイッチ１６８に供給される。１ライン分の画素信号は水平駆動走査回路１６５によって、スイッチ１６８から画素毎に順次出力（ライン出力）される。
【００３７】
各ソース線１６６に接続されたスイッチ１６８は、共通の定電流源（負荷回路）１６９を介して映像信号出力端子１７０に接続されている。各センサセル３の変調トランジスタＴＭのソースは定電流源１６９に接続されることになり、センサセル３のソースフォロワ回路が構成される。
【００３８】
＜センサセルの断面＞
次に、図１を参照して、画素領域に形成されたセンサセル３の断面構造及び周辺領域に形成された回路の一例としてＣＭＯＳトランジスタの断面構造を詳細に説明する。
【００３９】
画素領域においては、隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域２２が設けられている。基板１の比較的深い位置には、Ｐ型基板１の全域に第１不純物層としてのＮ型ウェル２１，２１’が形成されている。フォトダイオード形成領域のＮ型ウェル２１上には、Ｐ型の収集ウェル４が形成されている。収集ウェル４上の基板表面側には、ピニング層としても機能するＮ型の拡散層３２が形成されている。Ｎ型ウェル２１は基板の比較的深い位置まで形成されている。
【００４０】
一方、変調トランジスタＴＭ形成領域においては、基板１上にＰ型埋込層２３が形成されている。Ｐ型埋込層２３によってＮ型ウェル２１’は基板の比較的浅い位置までに制限される。Ｐ型埋込層２３上のＮ型ウェル２１’上には、Ｐ型の変調用ウェル５が形成されている。変調用ウェル５内には、キャリアポケット１０が形成されている。
【００４１】
キャリアポケット１０は、リングゲート６の下方であって、平面的には環状に形成されている。キャリアポケット１０は、Ｐ+拡散による比較的濃い濃度の拡散層である。
【００４２】
変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介して環状のリングゲート６が形成される。リングゲート６の下方には、チャネルを構成するＮ型の拡散層２７が形成されている。
【００４３】
リングゲート６の中央の基板表面にはＮ+拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ型拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース領域７とドレイン領域８とに電気的に接続される。また前記アイソレーション領域２２はＮ型ウェル２１、２１’およびドレイン領域８とに電気的に接続される。
【００４４】
一方、周辺領域においては、素子分離領域５１ａ，５１ｃ相互間にＣＭＯＳトランジスタが形成されている。素子分離領域５１ａ，５１ｂ相互間には、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタが形成され、素子分離領域５１ｂ，５１ｃ相互間には、ＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタが形成されている。
【００４５】
素子分離領域５１ａ，５１ｂ相互間のＮＭＯＳトランジスタ形成領域においては、基板１上のエピタキシャル層２内に、Ｎ型ウェル５２が形成されている。Ｎ型ウェル５２上の基板表面には、ゲート５８が形成されている。ゲート５８の側面には、サイドウォール６６が形成されている。ゲート５８下方の基板表面にはチャネル５６が形成されており、チャネル５６の両端にはソース領域，ドレイン領域６０が形成される。ソース領域，ドレイン領域６０内のゲート５８から離れた位置の基板表面には、サイドウォール６６をマスクとして、自己整合的に、ＬＤＤ構造をなすコンタクト層６８が形成されている。コンタクト層６８上には、金属材料７１が形成されて、シリサイド化されている。
【００４６】
同様に、素子分離領域５１ｂ，５１ｃ相互間のＰＭＯＳトランジスタ形成領域においては、基板１上のエピタキシャル層２内に、Ｐ型ウェル５３が形成されている。Ｐ型ウェル５３上の基板表面には、ゲート５９が形成されている。ゲート５９の側面には、サイドウォール６７が形成されている。ゲート５９下方の基板表面にはチャネル５７が形成されており、チャネル５７の両端にはソース領域，ドレイン領域６２が形成される。ソース領域，ドレイン領域６２内のゲート５９から離れた位置の基板表面には、サイドウォール６７をマスクとして、自己整合的に、ＬＤＤ構造をなすコンタクト層７０が形成されている。コンタクト層７０上には、金属材料７２が形成されて、シリサイド化されている。
【００４７】
このように、周辺領域に配置されたトランジスタのゲートにはサイドウォールが形成されている。これに対し、本実施の形態においては、画素領域に形成されるトランジスタにはサイドウォールが形成されていない。即ち、図１に示すように、リングゲート６上及びフォトダイオードＰＤ形成領域には、周辺領域のトランジスタをＬＤＤ構造にするためのサイドウォールの材料となる酸化膜６５が堆積されている。
【００４８】
サイドウォールの材料となった酸化膜６５は、周辺領域においては、ゲート５８，５９の側面において異方性エッチングが施されて、この部分においてサイドウォール６６，６７が形成されている。これに対し、画素領域においては、リングゲート６の側面及び上面、リングゲート６の中央開口の基板表面のうちコンタクトホール４２を除く部分及びフォトダイオードＰＤ形成領域においては、酸化膜６５はエッチングされずに残っている。
【００４９】
このように、本実施の形態においては、サイドウォール６６，６７は、画素領域以外の周辺領域内のトランジスタのみに形成されており、画素領域には形成されていない。
【００５０】
従って、本実施の形態においては、画素領域において、基板がダメージを受けるエッチング処理が行われておらず、センサセルに不良が発生することを防止することができる。
【００５１】
なお、画素領域及び周辺領域の全域において、基板１上には、層間絶縁膜４１が形成されている。層間絶縁膜４１には、画素領域内のトランジスタ及び周辺領域内のトランジスタ等と電気的な接続を行うためのコンタクトホール４２が開口されている。周辺領域のコンタクトホール４２には配線材料４３が埋め込まれて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ソース領域，ドレイン領域に接続されている。
【００５２】
＜プロセス＞
次に、素子の製造方法について図５乃至図１４の工程図を参照して説明する。図５乃至図１４において、基板上の矢印はイオン打ち込みを行うことを示している。
【００５３】
図５（ａ）に示すように、用意したＰ基板１にＰ型エピタキシャル層２を成長させ、Ｐ型エピタキシャル層２上にパッド酸化膜９１を形成する。次に、図５（ｂ）に示すように、パッド酸化膜９１上に酸化防止膜としての窒化膜９２を成膜した後、素子分離領域のパッド酸化膜９１及び窒化膜９２を除去する。
【００５４】
次に、図５（ｃ）に示すように、ＬＯＣＯＳによる素子分離領域５１ａ〜５１ｃを形成すると共に、熱酸化によって犠牲酸化膜５０を形成する。素子分離領域５１ａは画素領域と周辺領域とを分離するためのものである。画素領域には、センサセル等が配置され、周辺領域には、センサセルを駆動する駆動回路等が配置される。
【００５５】
図５〜図８は、周辺領域である素子分離領域５１ａ，５１ｃ相互間にＣＭＯＳトランジスタを形成する例を示しており、素子分離領域５１ａ，５１ｂ相互間はＮＭＯＳトランジスタ形成領域であり、素子分離領域５１ｂ，５１ｃ相互間はＰＭＯＳトランジスタ形成領域である。
【００５６】
次に、ＰＭＯＳトランジスタ形成領域を除く領域にレジストマスク９３を形成し、エピタキシャル層２内にＮ型不純物を導入して、ＰＭＯＳトランジスタ形成領域にＮ型ウェル５２を形成する（図６（ａ））。次に、ＮＭＯＳトランジスタ形成領域を除く領域にレジストマスク９４を形成し、エピタキシャル層２内にＰ型不純物を導入して、ＮＭＯＳトランジスタ形成領域にＰ型ウェル５３を形成する（図６（ｂ））。
【００５７】
次に、図６（ｃ）に示すように、画素領域中のフォトダイオード形成領域以外の部分にレジストマスク９５を形成して、例えばリン（Ｐ）イオンの打ち込みを行ってＮ型ウェル２１を形成する。このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う。
【００５８】
次に、図７（ａ）に示すように、レジストマスク９６を用いて、画素領域中の変調トランジスタ形成領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する。
【００５９】
次に、レジストマスク９７を用いて、エピタキシャル層２にリンのイオン打ち込みを行うことによって、Ｎ型ウェル２１の上方の画素領域全域に、Ｎ型ウェルを形成する（図７（ｂ））。更に、図７（ｃ）に示すように、レジストマスク９８を用いて、画素領域に、例えばＢイオンをイオン打ち込みして、基板１表面側において、Ｐ型ウェル２４を形成する。
【００６０】
画素領域中においては、図７（ｃ）に示すように、フォトダイオード形成領域においては深い位置にＮ型ウェル２１が形成され、変調トランジスタ形成領域においては、Ｐ型ウェル２４及びＰ型埋込層２３に制限されて、比較的浅い位置に比較的薄いＮ型ウェル２１’が形成される。なお、Ｐ型ウェル２４は、フォトダイオード形成領域から変調トランジスタ形成領域までの範囲に連続的に形成されており、フォトダイオード形成領域において収集ウェル４を構成し、変調トランジスタ形成領域において、変調用ウェル５を構成する。
【００６１】
次に、図８（ａ）に示すように、レジストマスク９９を形成して、素子分離用のアイソレーション領域２２を形成する。次いで、図８（ｂ）に示すように、基板１表面にゲート酸化膜３１’を熱酸化によって形成する。
【００６２】
次に、図８（ｃ）に示すように、レジストマスク１００を用いて、リングゲート６を形成する部分の下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形成する。なお、リングゲート６の平面形状は環状である。
【００６３】
次に、図９（ａ）に示すように、レジストマスク１０１を用いて、変調トランジスタ形成領域において、基板１表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ型拡散層２７を形成する。
【００６４】
次に、周辺領域のトランジスタの薄いゲート酸化膜を形成するために、先ず、図９（ｂ）に示すように、マスク１０２を用いて、周辺領域におけるゲート酸化膜３１’を除去する。次に、図９（ｃ）に示すように、基板１表面全域を熱酸化することにより、周辺領域に薄いゲート酸化膜５５を形成する。なお、この場合には、画素領域におけるゲート酸化膜３１’も厚くなって、ゲート酸化膜３１が得られる。
【００６５】
次に、図１０（ａ）に示すように、周辺領域内のＮＭＯＳトランジスタ形成領域を除く領域を覆うレジストマスク１０３を形成して、ＮＭＯＳトランジスタ形成領域の基板表面にＮ型不純物を導入して、チャネル５６を形成する。次に、図１０（ｂ）に示すように、周辺領域内のＰＭＯＳトランジスタ形成領域を除く領域を覆うレジストマスク１０４を形成して、ＰＭＯＳトランジスタ形成領域の基板表面にＰ型不純物を導入して、チャネル５７を形成する。
【００６６】
次に、図１０（ｃ）に示すように、画素領域においては、変調トランジスタＴＭのリングゲート６を形成し、周辺領域においてはＣＭＯＳトランジスタの各ゲート５８，５９を形成する。これらのゲート６，５８，５９は、例えば、下層からポリシリコン層、タングステンシリサイド層及び絶縁層を重ねた３層構造を有する。なお、ゲート電極は導電材料による単層構造や導電材料と絶縁材料による２層構造を採用してもよい。
【００６７】
次に、図１１（ａ）に示すように、周辺領域を覆うと共にリングゲート６の中央開口を塞ぐように形成されたレジストマスク１０５及びリングゲート６をマスクとして、Ｎ型不純物をイオン注入して、基板表面にピニング層としても機能するＮ型拡散層３２を形成する。
【００６８】
次に、図１１（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域を除く領域を覆うレジストマスク１０６を形成し、Ｎ型の不純物を導入して、ソース領域，ドレイン領域６０を形成する。次に、図１１（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域を除く領域を覆うレジストマスク１０７を形成し、Ｐ型の不純物を導入して、ソース領域，ドレイン領域６２を形成する。
【００６９】
次に、サイドウォール形成のための酸化膜を基板全面に形成し、異方性エッチングによってゲート電極の側面にサイドウォールを形成する。本実施の形態においては、サイドウォールは、周辺領域に配置されたトランジスタのゲート電極のみに形成し、画素領域のトランジスタには形成しない。即ち、マスク１０８によって画素領域の全体を覆った後、異方性エッチングを施す。これにより、周辺領域のゲート５８，５９の上面及び側面の酸化膜を異方性エッチングされて、ゲート５８，５９の側面には夫々サイドウォール６６，６７が形成される（図１２（ａ））。一方、画素領域はマスク１０８によって覆われており、酸化膜に対するエッチングは行われず、サイドウォール形成のための酸化膜は酸化膜６５として残る。
【００７０】
即ち、本実施の形態においては、画素領域については、サイドウォール形成のための異方性エッチングが実施されておらず、エッチングによって画素領域において基板へのダメージが生じることを防止することができる。
【００７１】
次に、図１２（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域以外を覆うマスク１０９を用いて、ゲート５８及びサイドウォール６６により自己整合的にＮ型の不純物を基板表面に注入する。これにより、コンタクト層６８が形成される。
【００７２】
次に、図１２（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域以外を覆うマスク１１０を用いて、ゲート５９及びサイドウォール６７により自己整合的にＰ型の不純物を基板表面に注入する。これにより、コンタクト層７０が形成される。
【００７３】
次に、図１３（ａ）に示すように、周辺領域のＮＭＯＳトランジスタ形成領域のソース領域，ドレイン領域６０に対するコンタクト抵抗を低減させるために、金属材料７１を形成してシリサイド化する。また、周辺領域のＰＭＯＳトランジスタ形成領域のソース領域，ドレイン領域６２に対するコンタクト抵抗を低減させるために、金属材料７２を形成してシリサイド化する。
【００７４】
次に、図１３（ｂ）に示すように、基板表面上に層間絶縁膜４１を形成する。次いで、図１４（ａ）に示すように、層間絶縁膜４１にコンタクトホール４２を形成する。例えば、周辺領域においては、ソース領域，ドレイン領域との間で電気的な接続を行うために金属材料７１，７２に達するコンタクトホールが形成される。また、画素領域においては、リングゲート６に達するコンタクトホール、ソース領域７及びドレイン領域８に達するコンタクトホールが形成される。なお、コンタクトホール４２の形成時には、開孔部分におけるゲート酸化膜３１及び酸化膜６５も同時に除去される。
【００７５】
次に、図１４（ｂ）に示すように、コンタクトホール４２を介した基板表面へのイオン注入によって、ソース領域７及びドレインコンタクト８ａを形成する。
【００７６】
＜実施の形態の効果＞
このように本実施の形態において、周辺領域のトランジスタのゲートのみにサイドウォールを形成し、画素領域のトランジスタのゲートにはサイドウォールを形成しない。即ち、画素領域ではエッチング処理を行わずに、サイドウォールの材料となる酸化膜を残したままとする。これにより、画素領域において、エッチングによるダメージが基板に与えられることを防止することができ、センサセルに不良が発生することがない。
【００７７】
なお、上記実施の形態においては、閾値変調型の固体撮像装置に適用した例を説明したが、ＣＭＯＳ型等の他のイメージングデバイスに適用することもできることは明らかである。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の画素領域と周辺領域とを説明するための説明図。
【図３】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図４】素子の全体構造を等価回路によって示す回路ブロック図。
【図５】素子の製造方法を説明するための工程図。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】素子の製造方法を説明するための工程図。
【図９】素子の製造方法を説明するための工程図。
【図１０】素子の製造方法を説明するための工程図。
【図１１】素子の製造方法を説明するための工程図。
【図１２】素子の製造方法を説明するための工程図。
【図１３】素子の製造方法を説明するための工程図。
【図１４】素子の製造方法を説明するための工程図。
【図１５】特許文献１に開示されているイメージセンサを示す模式的断面図。
【符号の説明】
【００７９】
１…基板、４…収集ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１０…キャリアポケット、２７…拡散層、５８，５９…ゲート、６６，６７…サイドウォール、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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