(57)【要約】【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方のオン電流を更に向上させて、かつ製造工程の効率が向上する製造方法を提供する。【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜およびゲート電極からなりゲート電極側壁絶縁膜を有していない第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えていることを特徴とする半導体装置が提供される。【選択図】        図１
2006173432.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、
前記第１のゲート電極に位置合わせして形成された第1の拡散層と、
前記第1の活性領域を覆う第1の応力制御膜とを有し、
前記第1の応力制御膜が前記第1の拡散層と接している
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板の第２の活性領域上に、第２のゲート酸化膜を介して形成された第２のゲート電極と、
前記第２のゲート電極に位置合わせして形成された第２の拡散層と、
前記第２の領域を覆う第２の応力制御膜と
を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、
前記第１のゲート電極に位置合わせして形成された第1の拡散層と、
前記第１のゲート酸化膜の側壁を覆う第１のゲート電極側壁絶縁膜と、
前記第1の活性領域を覆う第1の応力制御膜と、
前記半導体基板の第２の活性領域上に第２のゲート酸化膜を介して形成された第２のゲート電極と、
前記第２のゲート電極に位置合わせして形成された第２の拡散層と、
前記第２の領域を覆う第２の応力制御膜とを有し、
前記第２の応力制御膜が前記第２の拡散層に接している
ことを特徴とする半導体装置。
【請求項４】
半導体基板に、
第1の活性領域を形成する工程と、
前記第１の活性領域上に第１のゲート酸化膜を形成する工程と、
前記第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極に位置合わせして第1の拡散層を形成する工程と、
前記第１のゲート電極の側壁に第１のゲート電極側壁絶縁膜を形成する工程と、
前記第１のゲート電極側壁絶縁膜をエッチングする工程と、
前記第1の活性領域を覆う第１の応力制御膜を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
半導体基板に、
第1の活性領域と第２の活性領域とを形成する工程と、
前記第１の活性領域上に第１のゲート酸化膜を形成する工程と、
前記第１のゲート酸化膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極に位置合わせして第1の拡散層を形成する工程と、
前記第１のゲート電極側壁に第１のゲート電極側壁絶縁膜を形成する工程と、
前記第２の活性領域上に第２のゲート酸化膜を形成する工程と、
前記第２のゲート酸化膜を介して第２のゲート電極を形成する工程と、
前記第２のゲート電極に位置合わせして第２の拡散層を形成する工程と、
前記第２のゲート電極の側壁に第２のゲート電極側壁絶縁膜を形成する工程と、
前記第1の領域および第２の領域を覆う第１の応力制御膜を形成する工程と、
前記第２の領域における前記第１の応力制御膜を除去する工程と、
前記第２のゲート電極側壁絶縁膜をエッチングする工程と、
前記第２の領域を覆う第２の応力制御膜を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、ＣＭＯＳ半導体およびその製造方法に関する。
【背景技術】
【０００２】
マイクロプロセッサにおける動作周波数を高周波数化するためにＣＭＯＳトランジスタの動作速度の高速化が図られている。その高速化は主にＣＭＯＳトランジスタの微細化によって達成されてきた。ＣＭＯＳトランジスタの微細化は、リソグラフィに用いる光の短波長化によるトランジスタのチャネル長の縮小化やトランジスタのゲート電極のゲート酸化膜の薄膜化によって進められてきた。しかし、最小フォトエッチ寸法がリソグラフィに用いる光の波長以下になってきているとともに、ゲート電極のゲート酸化膜は耐圧の確保が必要なため薄膜化が困難になってきている。このため、ＣＭＯＳトランジスタの微細化が困難になりつつある。
【０００３】
そこで、最小フォトエッチ寸法が５０ｎｍ以下となる世代のＣＭＯＳトランジスタでは、トランジスタのチャネル部分に応力を加えシリコン結晶をひずませることでチャネル領域の電子の移動速度を高める（トランジスタのオン電流を増加させる）技術が開発されている。
【０００４】
従来のＣＭＯＳトランジスタの概略的断面図を図１７に示す。ＣＭＯＳトランジスタはｎチャネル型トランジスタ６０ａとｐチャネル型トランジスタ６０ｂで構成されている。ｎチャネル型トランジスタ６０ａは、ｐ型ウェル領域６８ａおよびソース／ドレイン６６ａと、ゲート電極６４ａ、ゲート酸化膜６２ａおよびゲート電極側壁絶縁膜６５ａからなるゲート積層体７０ａで構成され、ｐチャネル型トランジスタ６０ｂは、ｎ型ウェル領域６８ｂおよびソース／ドレイン６６ｂと、ゲート電極６４ｂ、ゲート酸化膜６２ｂおよびゲート電極側壁絶縁膜６５ｂからなるゲート積層体７０ｂで構成されている。ＣＭＯＳトランジスタは、ｎチャネル型トランジスタ６０ａとｐチャネル型トランジスタ６０ｂの両方のオン電流を増加させるため、図１７に示すようにｎチャネル型トランジスタ６０ａのチャネル部分に引張応力が加わるようにシリコン窒化膜６１ａを形成し、ｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加わるようにシリコン窒化膜６１ｂを形成することで、各々のトランジスタのオン電流を向上させている。
【０００５】
また、ｎチャネル型トランジスタ６０ａおよびｐチャネル型トランジスタ６０ｂのチャネル部分に引張応力が加えられる場合、シリコン窒化膜６１ｂの膜厚をシリコン窒化膜６１ａの膜厚より薄くし、ｎチャネル型トランジスタ６０ａおよびｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加えられる場合、シリコン窒化膜６１ａの膜厚をシリコン窒化膜６１ｂの膜厚より薄くする、すなわち、シリコン窒化膜６１ａ、６１ｂの膜厚を制御することで、ｎチャネル型トランジスタ６０ａおよびｐチャネル型トランジスタ６０ｂのチャネル部分に加わる応力に差を持たせて各々のトランジスタのオン電流を向上させている。別の方法として、シリコン窒化膜６１ａ、６１ｂのソース・ドレイン６６ａ、６６ｂに隣接して延びる部分の面積を制御する方法もある。
【０００６】
他に、効果は上述の方法より小さいが、ｎチャネル型トランジスタ６０ａのチャネル部分に引張応力が加わるようにし、ｐチャネル型トランジスタ６０ｂのチャネル部分には引張応力ではあるがｎチャネル型トランジスタ６０ａより圧縮応力側の応力が加わるようにして、各々のトランジスタのオン電流を向上させる方法もある。逆に、ｐチャネル型トランジスタ６０ａのチャネル部分に圧縮応力が加わるようにし、ｎチャネル型トランジスタ６０ａのチャネル部分には圧縮応力ではあるがｐチャネル型トランジスタ６０ｂより引張応力側の応力が加わるようにして、各々のトランジスタのオン電流を向上させる方法もある。以下にそれらの方法を記載する。なお、各説明とも図示はしないが、各部位に対する符号は図１７に用いたものを適用する。
【０００７】
ｎチャネル型トランジスタ６０ａのシリサイド膜６３ａの膜厚をｐチャネル型トランジスタ６０ｂのシリサイド膜６３ｂの膜厚より厚くすることによって、ｎチャネル型トランジスタ６０ａのオン電流を向上させ、ｐチャネル型トランジスタ６０ｂのオン電流の低下を抑えている。
【０００８】
また、ｎチャネル型トランジスタ６０ａのゲート電極６４ａがアモルファスシリコンで成膜されて、不純物添加をせずに熱処理をされたのち、不純物が注入されて、ｎチャネル型トランジスタ６０ａのチャネル部分に引張応力が加えられるようにしている。ｐチャネル型トランジスタ６０ｂのゲート電極６４ｂは、アモルファスシリコンで成膜されて、不純物が注入されたのち、ゲート電極６４ｂが引張の結晶化応力を持つように熱処理されて、ｐチャネル型トランジスタ６０ｂのチャネル部分にはｎチャネル型トランジスタ６０ａのチャネル部分に加わる引張応力より圧縮側の応力が加えられるようにして、ｐチャネル型トランジスタ６０ｂのオン電流の低下を抑えている。
【０００９】
また、ｎチャネル型トランジスタ６０ａのゲート電極６４ａを２層に分けて成膜することで、ゲート電極６４ａの結晶粒径を１層で成膜されたｐチャネル型トランジスタ６０ｂのゲート電極６４ｂの結晶粒径より小さくしてｎチャネル型トランジスタ６０ａのチャネル部分に加わる応力を低減させて、ｎチャネル型トランジスタ６０ａのオン電流の低下を抑えている。
【００１０】
また、トランジスタのチャネル部分と隣接する素子分離領域６９との距離が、ｎチャネル型トランジスタ６０ａよりｐチャネル型トランジスタ６０ｂの方が小さくなるようにして、ｐチャネル型トランジスタ６０ｂのチャネル部分に加わる応力がｎチャネル型トランジスタ６０ａのチャネル部分に加わる応力より高くなるようにしている。
【００１１】
また、ｎチャネル型トランジスタ６０ａおよびｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ａ、６５ｂの膜質を変えることで、ｎチャネル型トランジスタ６０ａのゲート電極側壁絶縁膜６５ａの持つ応力はｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ｂの持つ応力と相対的に引張側になり、ｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ｂの持つ応力はｎチャネル型トランジスタ６０ａのゲート電極側壁絶縁膜６５ａの持つ応力と相対的に圧縮側になるようにして、各々のトランジスタのオン電流を向上させている。
【００１２】
また、ｎチャネル型トランジスタ６０ａおよびｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ａ、６５ｂのヤング率を変える、すなわち、ｎチャネル型トランジスタ６０ａとｐチャネル型トランジスタ６０ｂが同じシリコン窒化膜で覆われていて、そのシリコン窒化膜がトランジスタに圧縮応力を加える場合、ｎチャネル型トランジスタ６０ａのゲート電極側壁絶縁膜６５ａのヤング率をｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ｂのヤング率より小さくなるように、ゲート電極側壁絶縁膜６５ａ、６５ｂの材料を選択している。逆にトランジスタにシリコン窒化膜が引張応力を加える場合、ｎチャネル型トランジスタ６０ａのゲート電極側壁絶縁膜６５ａのヤング率をｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜６５ｂのヤング率より大きくなるように、ゲート電極側壁絶縁膜膜６５ａ、６５ｂの材料を選択している。これによって、各々のトランジスタのオン電流を向上させている。
【特許文献１】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、最小フォトエッチ寸法が５０ｎｍ以下となる世代のＣＭＯＳトランジスタにおいて、更なる高速動作をさせるためには、図１７に示すようにｎチャネル型トランジスタのチャネル部分に引張応力が加わるようにシリコン窒化膜６１ａを形成し、ｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加わるようにシリコン窒化膜６１ｂを形成し、各々のトランジスタのオン電流を向上させるだけでは限界がある。また、ｎチャネル型トランジスタのチャネル部分に引張応力が加わるようにシリコン窒化膜を形成し、ｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加わるようにシリコン窒化膜６１ｂを形成する方法に、上述の各々のトランジスタのオン電流を向上させる他の方法を組合せても性能向上は期待できない。
例えば、図１７に示すｎチャネル型トランジスタ６０ａのチャネル部分に引張応力が加わるようにシリコン窒化膜６１ａを形成し、ｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加わるようにシリコン窒化膜６１ｂを形成したＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタ６０ａとｐチャネル型トランジスタ６０ｂのゲート電極側壁絶縁膜の膜質を変える、もしくは、ゲート電極側壁絶縁膜のヤング率を変えるとしても、上述のようにシリコン窒化膜６１ａ、６１ｂが同一方向の応力を持つ膜においてのみ有効となる。すなわち、ｎチャネル型トランジスタ６０ａのチャネル部分に引張応力が加わるようにシリコン窒化膜６１ａを形成し、ｐチャネル型トランジスタ６０ｂのチャネル部分に圧縮応力が加わるようにシリコン窒化膜６１ｂを形成したＣＭＯＳトランジスタのオン電流を向上させることができない。
本発明は、上記実状に鑑みてなされるもので、ｎチャネル型トランジスタのチャネル部分に引張応力が加わるようなシリコン窒化膜を形成し、ｐチャネル型トランジスタのチャネル部分に圧縮応力が加わるようなシリコン窒化膜を形成したＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方のオン電流を更に向上させて、かつ製造工程の効率が向上する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明によれば、半導体基板の第1の領域に配置されてなるｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなるゲート積層体が形成されるが不純物領域の形成の後に電極側壁絶縁膜が取り除かれたゲート酸化膜およびゲート電極からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えることにより、ｐチャネル型トランジスタのオン電流が向上する半導体装置が提供される。
【００１５】
また、半導体基板の第1の領域に配置されてなるｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなるゲート積層体が形成されるが不純物領域の形成の後に電極側壁絶縁膜が取り除かれたゲート酸化膜およびゲート電極からなる第１のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えることにより、ｎチャネル型トランジスタのオン電流が向上する半導体装置が提供される。
【００１６】
また、半導体基板の第1の領域に配置されてなるｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなるゲート積層体が形成されるが不純物領域の形成の後に電極側壁絶縁膜が取り除かれたゲート酸化膜およびゲート電極からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなるゲート積層体が形成されるが不純物領域の形成の後に電極側壁絶縁膜が取り除かれたゲート酸化膜およびゲート電極からなる第２のゲート積層体と、前記半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えることにより、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのオン電流が向上する半導体装置が提供される。
【００１７】
また、半導体基板の第1の領域に配置されてなるｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えている半導体装置であって、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタのゲート電極側壁絶縁膜が後退していることを特徴とする半導体装置が提供される。
【００１８】
更には、半導体基板の第1の領域に配置されてなるｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜およびゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなるゲート積層体が形成されるが後に電極側壁絶縁膜が取り除かれたゲート酸化膜およびゲート電極からなる第２のゲート積層体と、前記半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備える半導体装置の製造方法であって、前記半導体基板上に、前記ゲート酸化膜、前記ゲート電極および前記ゲート電極側壁絶縁膜からなる前記第1のゲート積層体と、前記ゲート酸化膜、前記ゲート電極および前記ゲート電極側壁絶縁膜からなる第2のゲート積層体を形成する工程と、前記半導体基板の表面および前記第1のゲート積層体および前記第２のゲート積層体を覆う引張応力を有する第1の応力制御膜を形成する工程と、前記第1の応力制御膜を覆う第1の絶縁膜を形成する工程と、前記第2の領域において第1の絶縁膜と第1の応力制御膜および第2のゲート積層体のゲート電極側壁絶縁膜とを選択的に除去して半導体基板の表面および当該ゲート電極側壁絶縁膜が除去された第２のゲート積層体を露出する工程と、前記第1の領域の第1の絶縁膜と前記第2の領域の半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第2の応力制御膜を形成する工程と、前記第１の領域を覆う前記第2の応力制御膜を除去する工程と、前記第1の応力制御膜と前記第2の応力制御膜を覆う層間絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、半導体基板の第1の領域に配置されるｎチャネル型トランジスタの第1のゲート積層体と前記半導体基板の第２の領域に配置されるｐチャネル型トランジスタの第2のゲート積層体のどちらか一方あるいは両方においてゲート電極側壁絶縁膜を持たない構造にすることにより、各々のトランジスタのチャネル部分により多くの応力が加えられ各々のトランジスタのオン電流を向上させて、かつ製造工程の効率が向上したＣＭＯＳトランジスタが実現できる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態を実施例を用いて説明する。
【実施例１】
【００２１】
図1は本発明の実施形態の第１具体例に係るＣＭＯＳトランジスタの基本的な構造を示している。
【００２２】
その図１に示すＣＭＯＳトランジスタの製造フローの概略図を図２（ａ）乃至（ｆ）を用いて説明する。
【００２３】
まず、図２（ａ）のようにＳｉ基板１１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離領域１２を形成し、ｎチャネル型トランジスタが形成される第１の領域１３ｎにｐ型の導電型の不純物を注入しｐ型ウェル領域１８を形成し、ｐチャネル型トランジスタが形成される第２の領域１３ｐにｎ型の導電型の不純物を注入しｎ型ウェル領域２８を形成する。
【００２４】
次に、Ｓｉ基板１１の表面にゲート酸化膜およびポリシリコン膜を成膜したのちエッチング法によりゲート酸化膜２０、３１、およびポリシリコン膜からなるゲート電極２１、３２を形成し、ゲート電極２１、３２をマスクとして第１の領域１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１３ｐにはｐ型の導電型の不純物を注入し、それぞれ浅い接合領域１９ａ、３０ａを形成する。続いて、Ｓｉ基板１１の表面とゲート電極２１、３２を覆うようにシリコン酸化膜からなる絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極側壁絶縁膜２２、３３を形成する。このようにして、第１のゲート積層体２３、第２のゲート積層体３４が形成される。
【００２５】
次に、ゲート電極２１、３２およびゲート電極側壁絶縁膜２２、３３をマスクとして第１の領域１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１３ｐにはｐ型の導電型の不純物を注入し、深い接合領域１９ｂ、３０ｂを形成する。続いて、熱処理により注入された不純物を活性化させてソース・ドレイン領域１９、３０が形成される。
【００２６】
次に、Ｓｉ基板１１の表面と第１のゲート積層体２３、第２のゲート積層体３４を覆うＮｉ膜を形成し（図示せず）、続いて、４５０℃程度の加熱処理によって、ソース・ドレイン領域１９、３０およびゲート電極２１、３２にＮｉＳｉ２のシリサイド膜２４、２５、３５、３６を形成し、続いて、未反応のＮｉ膜が除去される。
【００２７】
次に、図２（ｂ）のように図２（ａ）の構造体の表面の全体に、熱ＣＶＤ法によって膜厚６０ｎｍの引張応力を有するシリコン窒化膜（第１の応力制御膜）２６を形成する。なお、第１の応力制御膜２６は、ＳｉＨ２Ｃｌ２＋ＳｉＨ４＋Ｓｉ２Ｈ４＋Ｓｉ２Ｈ６ガス（流量５〜５０ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が５００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒの条件で化学反応させて形成される。この条件で形成された第１の応力制御膜２６は、内部応力として１.４ＧＰａの引張応力を有している。なお、内部応力は、以下の方法で測定された。直径２００ｍｍ、厚さ０．６ｍｍのＳｉ基板の表面に上記形成方法にて膜厚１００ｎｍの第２の応力制御膜を形成する。続いて、Ｓｉ基板の曲がり量（曲率半径）がニュートン環を用いた測定法により測定され、内部応力は、Ｓｉ基板の縦弾性係数、Ｓｉ基板の膜厚、Ｓｉ基板のポアソン比、Ｓｉ基板の曲率半径および第２の応力制御膜の膜厚の関係から算出される。
【００２８】
次に、プラズマＣＶＤ法によりエッチングストッパー膜となるシリコン酸化膜４１が形成される。なお、シリコン酸化膜４１は、基板温度が４００℃、ＳｉＨ４＋Ｏ２ガスを化学反応させて形成される。
【００２９】
図２（ｃ）のように、シリコン酸化膜４１上にレジスト膜４０が塗布され、第２の領域１３ｐに開口部が形成される。続いて、反応性イオンエッチング（ＲＩＥ）法によって第１の応力制御膜２６を露出させる。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋Ｏ２ガスを用いた。続いて、ＲＩＥ法によってＳｉ基板１１の表面、ゲート電極３２およびゲート酸化膜３１の側壁を露出させる。ここで、ゲート電極３２は第２のゲート積層体３４からゲート電極側壁絶縁膜３３が取り除かれた状態を示す。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００３０】
次に、図２（ｃ）のレジスト膜４０を除去する。続いて、図２（ｄ）のように、第２の領域１３ｐのＳｉ基板１１の表面、ゲート電極３２およびゲート酸化膜３１の側壁と、第１の領域１３ｎのシリコン酸化膜４１を覆うように、プラズマＣＶＤによって膜厚８０ｎｍの圧縮応力を有するシリコン窒化膜（第２の応力制御膜）３８を形成する。なお、第２の応力制御膜３８は、ＳｉＨ４ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が４００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒ、ＲＦパワーが１００Ｗ〜１０００Ｗの条件で化学反応させて形成される。この条件で形成された第２の応力制御膜３８は、内部応力として１.４ＧＰａの圧縮応力を有している。
【００３１】
図２（ｅ）のように、第２の応力制御膜３８上にレジスト膜５０が形成され、第１の領域１３ｎに開口部が形成される。続いて、ＲＩＥ法によってシリコン酸化膜４１を露出させる。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００３２】
次に、図２（ｅ）の構造体からレジスト膜５０を除去したのち、図２（ｆ）のように、シリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜１７を形成し、続いて、その表面が化学的機械的研磨（ＣＭＰ）法により平坦化される。
【００３３】
更に、図１に示すＣＭＯＳトランジスタにおけるコンタクトの製造フローの概略図を図３（ａ）乃至（ｄ）を用いて説明する。
【００３４】
図３（ａ）のように、層間絶縁膜１７の表面にレジスト膜４３が形成され、第１の領域１３ｎおよび第２の領域１３ｐにそれぞれ開口部４４−１、４４−２が形成される。続いて、図３（ｂ）のように、コンタクトホール１６−１、１６−２の形成は、まず、ＲＩＥ法によって第１の領域１３ｎのシリコン酸化膜４１と第２の応力制御膜３８まで貫通させる。なお、ＲＩＥ法にはＣＦ４＋Ｈ２ガスを用いた。次いで、ＲＩＥ法によって第１の領域１３ｎのシリコン酸化膜４１が取り除かれ、第１の応力制御膜２６が露出する。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋０２ガスを用いた。次いで、図３（ｃ）のように、ＲＩＥ法によってシリサイド膜２４、３５まで貫通させて完成する。なお、第１の応力制御膜２６と第２の応力制御膜３８はエッチングレートが異なっているので、シリサイド膜２４、３５が受けるダメージを最小限にするガスを選択することが望ましい。ここでは、ＲＩＥ法にはＣＨＦ３ガスを用いた。
【００３５】
最後に、レジスト膜４３を除去したのち、コンタクトホール１６−１、１６−２をＴｉ膜／ＴｉＮ膜の堆積層からなるバリアメタル膜（図示せず）とＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の導電材料で充填することで、図３（ｄ）に示すコンタクト４２が形成される。
【００３６】
以上のようにしてＣＭＯＳトランジスタの基本的な構造である第１具体例が完成する。
【００３７】
このように製作されたｐチャネル型トランジスタは、第２のゲート積層体３４からゲート電極側壁絶縁膜３３が取り除かれ、かつＳｉ基板１１の表面およびゲート電極側壁絶縁膜３３が取り除かれた第２のゲート積層体３４の表面に圧縮応力を有する第２の応力制御膜３８が形成されたことによって、チャネル部分のひずみ量が増大し、ｐチャネル型トランジスタのオン電流が増大する。プロセスシュミレータ（商品名：ＴＳＵＰＲＥＭ４、Ｓｙｎｏｐｓｙｓ社製）を用いて確認された。シミュレーションの条件は、以下のようになる。本発明は、引張応力を有する第１の応力制御膜２６と圧縮応力を有する第２の応力制御膜３８のそれぞれ内部応力の大きさは１．４ＧＰａ、第１の応力制御膜２６の膜厚は６０ｎｍ、第２の応力制御膜３８の膜厚は８０ｎｍとし、また、ゲート長を５０ｎｍ、ゲート高さ（Ｓｉ基板１１の表面からゲート電極２１、３２のシリサイド膜２１、３６の表面までの高さ）を１００ｎｍとし、更に、ｎチャネル型トランジスタのゲート電極側壁絶縁膜２２の幅を８０ｎｍ、ｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅を零とした。本発明と比較するために従来技術に係るｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅が８０ｎｍになる場合（ｐチャネル型トランジスタの他のパラメータおよびｎチャネル型トランジスタのパラメータは本発明と同じ）も条件に加えた。
【００３８】
図４は、ｐチャネル型トランジスタにおけるゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。ここで、チャネル部分のひずみ量は、チャネル部分に応力が加わる前のチャネル長（ｘ）に対するチャネル部分に応力が加わった時のチャネル長の変化量（Δｘ）の比（Δｘ／ｘ）で表される。従来技術では、−１．７０×１０−３であったのに対して、本発明は、−３．４２×１０−３と、圧縮方向のひずみ量が約２倍になったことが分かる。圧縮方向のひずみ量の増加によって、ｐチャネル型トランジスタのオン電流は約２０％増大させることができる。
【００３９】
第１具体例の変形例に係る半導体装置を説明する。
【００４０】
図５は第１具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４１】
第１具体例の変形例に係る半導体装置は、ｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅方向と高さ方向の寸法が小さくなって形成されている。他の部分については、図２乃至３に示す第１具体例の半導体装置と同様に構成されている。第１具体例の変形例に係る半導体装置の製造方法は、図２（ｃ）で説明した第２の領域１３ｐのＳｉ基板１１の表面および第２のゲート積層体３４を覆う第１の応力制御膜２６とゲート電極側壁絶縁膜３３とをＲＩＥ法によって取り除く工程において、ゲート電極側壁絶縁膜３３が全て取り除かれるのではなく、ゲート電極側壁絶縁膜３３は後退する（一部が残る）ように形成される。そして、図２（ｄ）で説明した第２の応力制御膜３８の形成は、Ｓｉ基板１１の表面、ゲート積層体３４（一部が残ったゲート電極側壁絶縁膜を含む）および第１の領域１３ｎのシリコン酸化膜４１の上に行われる。その他の工程は、先の図２（ａ）、（ｂ）、（ｅ）、（ｆ）と図３の説明と同じになる。
【００４２】
図６はｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅とチャネル部分のひずみ量の関係を示している。図４と同様に、プロセスシュミレータを用いてチャネル部分のひずみ量が確認された。ｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅を従来技術の８０ｎｍ、第１具体例の変形例としてｐチャネル型トランジスタのゲート電極側壁絶縁膜２２の幅が６０ｎｍ、４０ｎｍ、３０ｎｍおよび２０ｎｍの場合についてシミュレーションが行われた。シミュレーションの条件は、ｐチャネル型トランジスタのゲート電極側壁絶縁膜２２の幅が異なる以外は、先に説明した条件と同じである。なお、ｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の高さについては、幅と同じ比率で小さくした。
【００４３】
チャネル部分のひずみ量は、従来技術では、−１．７０×１０−３であったのに対して、第１具体例の変形例では、ｐチャネル型トランジスタのゲート電極側壁絶縁膜３３の幅が６０ｎｍ、４０ｎｍ、３０ｎｍおよび２０ｎｍの場合、それぞれ−２．１０×１０−３、−２．５４×１０−３、−２．８０×１０−３、−３．００×１０−３と、ゲート電極側壁絶縁膜３３の幅の減少に比例してチャネル部分の圧縮方向のひずみ量が大きくなったことが分かる。すなわち、ゲート電極側壁絶縁膜３３の幅を変えることで、ｐチャネル型トランジスタのオン電流の増加量を調整することができる。
【実施例２】
【００４４】
図７は本発明の実施形態の第２具体例に係るＣＭＯＳトランジスタの基本的な構造を示している。
【００４５】
その図７に示すＣＭＯＳトランジスタの製造フローの概略図を図８（ａ）乃至（ｆ）を用いて説明する。
【００４６】
まず、図８（ａ）のようにＳｉ基板１１１にＳＴＩ法により素子分離領域１１２を形成し、ｎチャネル型トランジスタが形成される第１の領域１１３ｎにｐ型の導電型の不純物を注入しｐ型ウェル領域１１８を形成し、ｐチャネル型トランジスタが形成される第２の領域１１３ｐにｎ型の導電型の不純物を注入しｎ型ウェル領域１２８を形成する。
【００４７】
次に、Ｓｉ基板１１１の表面にゲート酸化膜およびポリシリコン膜を成膜したのちエッチング法によりゲート酸化膜１２０、１３１、およびポリシリコン膜からなるゲート電極１２１、１３２を形成し、ゲート電極１２１、１３２をマスクとして第１の領域１１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１１３ｐにはｐ型の導電型の不純物を注入し、それぞれ浅い接合領域１１９ａ、１３０ａを形成する。続いて、Ｓｉ基板１１１の表面とゲート電極１２１、１３２を覆うようにシリコン酸化膜からなる絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極側壁絶縁膜１２２、１３３を形成する。このようにして、第１のゲート積層体１２３、第２のゲート積層体１３４が形成される。
【００４８】
次に、ゲート電極１２１、１３２およびゲート電極側壁絶縁膜１２２、１３３をマスクとして第１の領域１１３ｎにはｎ型の導電型の不純物を注入し、第２の領域１１３ｐにはｐ型の導電型の不純物を注入し、深い接合領域１１９ｂ、１３０ｂを形成する。続いて、熱処理により注入された不純物を活性化させてソース・ドレイン領域１１９、１３０が形成される。
【００４９】
次に、Ｓｉ基板１１１の表面と第１のゲート積層体１２３、第２のゲート積層体１３４を覆うＮｉ膜を形成し（図示せず）、続いて、４５０℃程度の加熱処理によって、ソース・ドレイン領域１１９、１３０およびゲート電極１２１、１３２にＮｉＳｉ２のシリサイド膜１２４、１２５、１３５、１３６を形成し、続いて、未反応のＮｉ膜が除去される。
【００５０】
次に、図８（ｂ）のように図８（ａ）の構造体の表面の全体に、プラズマＣＶＤ法によって膜厚８０ｎｍの圧縮応力を有するシリコン窒化膜（第２の応力制御膜）１３８を形成する。なお、第２の応力制御膜１３８は、ＳｉＨ４ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が４００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒ、ＲＦパワーが１００Ｗ〜１０００Ｗの条件で化学反応させて形成される。この条件で形成された第２の応力制御膜１３８は、内部応力として１.４ＧＰａの圧縮応力を有している。なお、内部応力は、以下の方法で測定された。直径２００ｍｍ、厚さ０．６ｍｍのＳｉ基板の表面に上記形成方法にて膜厚１００ｎｍの第２の応力制御膜を形成する。続いて、Ｓｉ基板の曲がり量（曲率半径）がニュートン環を用いた測定法により測定され、内部応力は、Ｓｉ基板の縦弾性係数、Ｓｉ基板の膜厚、Ｓｉ基板のポアソン比、Ｓｉ基板の曲率半径および第２の応力制御膜の膜厚の関係から算出される。
【００５１】
次に、プラズマＣＶＤ法によりエッチングストッパー膜となるシリコン酸化膜１４１が形成される。なお、シリコン酸化膜１４１は、基板温度が４００℃、ＳｉＨ４＋Ｏ２ガスを化学反応させて形成される。
【００５２】
図８（ｃ）のように、第２の応力制御膜１３８上にレジスト膜１４０が塗布され、第１の領域１１３ｎに開口部が形成される。続いて、ＲＩＥ法によって第２の応力制御膜１３８を露出させる。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋Ｏ２ガスを用いた。続いて、ＲＩＥ法によってＳｉ基板１１１の表面、ゲート電極１２１およびゲート酸化膜１２０の側壁を露出させる。ここで、ゲート電極１２１は第１のゲート積層体１２３からゲート電極側壁絶縁膜１２２が取り除かれた状態を示す。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００５３】
次に、図８（ｃ）のレジスト膜１４０を除去する。続いて、図８（ｄ）のように、第１の領域１１３ｎのＳｉ基板１１１の表面、ゲート電極１２１およびゲート酸化膜１２０の側壁と、第２の領域１１３ｐのシリコン酸化膜１４１を覆うように、熱ＣＶＤ法によって膜厚６０ｎｍの圧縮応力を有するシリコン窒化膜（第１の応力制御膜）１２６を形成する。なお、第１の応力制御膜１２６は、ＳｉＨ２Ｃｌ２＋ＳｉＨ４＋Ｓｉ２Ｈ４＋Ｓｉ２Ｈ６ガス（流量５〜５０ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が５００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒの条件で化学反応させて形成される。この条件で形成された第１の応力制御膜１２６は、内部応力として１.４ＧＰａの引張応力を有している。
【００５４】
図８（ｅ）のように、第１の応力制御膜１２６上にレジスト膜１５０が形成され、第２の領域１１３ｐに開口部が形成される。続いて、ＲＩＥ法によってシリコン酸化膜１４１を露出させる。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００５５】
次に、図８（ｅ）の構造体からレジスト膜１５０を除去したのち、図８（ｆ）のように、シリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜１１７を形成し、続いて、その表面を化学的機械的研磨（ＣＭＰ）法により平坦化される。
【００５６】
更に、図７に示すＣＭＯＳトランジスタにおけるコンタクト製造フローの概略図を図９（ａ）乃至（ｄ）を用いて説明する。
【００５７】
図９（ａ）のように、層間絶縁膜１１７の表面にレジスト膜１４３を形成され、第１の領域１１３ｎおよび第２の領域１１３ｐにそれぞれ開口部１４４−１、１４４−２が形成される。続いて、図９（ｂ）のように、コンタクトホール１１６−１、１１６−２の形成は、まず、ＲＩＥ法によって第１の応力制御膜１２６と第２の領域１１３ｐのシリコン酸化膜１４１まで貫通させる。なお、ＲＩＥ法にはＣＦ４＋Ｈ２ガスを用いた。次いで、ＲＩＥ法によって第１の領域１１３ｐのシリコン酸化膜１４１を取り除かれ、第２の応力制御膜１３８が露出する。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋０２ガスを用いた。次いで、図９（ｃ）のように、ＲＩＥ法によってシリサイド膜１２４、１３５まで貫通させて完成する。なお、第１の応力制御膜１２６と第２の応力制御膜１３８はエッチングレートが異なっているので、シリサイド膜１２４、１３５が受けるダメージを最小限にするガスを選択することが望ましい。ここでは、ＲＩＥ法にはＣＨＦ３ガスを用いた。
【００５８】
最後に、レジスト膜１４３を除去したのち、コンタクトホール１１６−１、１１６−２をＴｉ膜／ＴｉＮ膜の堆積層からなるバリアメタル膜（図示せず）とＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の導電材料で充填することで、図９（ｄ）に示すコンタクト１４２が形成される。
【００５９】
以上のようにしてＣＭＯＳトランジスタの基本的な構造である第２具体例が完成する。
【００６０】
このように製作されたｎチャネル型トランジスタは、第１のゲート積層体１２３からゲート電極側壁絶縁膜１２２が取り除かれ、かつＳｉ基板１１１の表面およびゲート電極側壁絶縁膜１２２が取り除かれた第１のゲート積層体１２３の表面に引張応力を有する第１の応力制御膜１２６が形成されたことによって、チャネル部分のひずみ量が増大し、ｎチャネル型トランジスタのオン電流が増大する。前記実施例１と同様にプロセスシュミレータを用いて確認された。シミュレーションの条件は、以下のようになる。本発明は、引張応力を有する第１の応力制御膜１２６と圧縮応力を有する第２の応力制御膜１３８とのそれぞれ内部応力の大きさは１．４ＧＰａ、第１の応力制御膜１２６の膜厚は６０ｎｍ、第２の応力制御膜１３８の膜厚は８０ｎｍとし、また、ゲート長を５０ｎｍ、ゲート高さ（Ｓｉ基板１１１の表面からゲート電極１２１、１３２のシリサイド膜１２１、１３６の表面までの高さ）を１００ｎｍとし、更に、ｐチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅を８０ｎｍ、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅を零とした。本発明と比較するために従来技術に係るｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅が８０ｎｍになる場合（ｎチャネル型トランジスタの他のパラメータおよびｐチャネル型トランジスタのパラメータは本発明と同じ）も条件に加えた。
【００６１】
図１０は、ｎチャネル型トランジスタにおけるゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。チャネル部分に応力が加わる前のチャネル長（ｘ）に対するチャネル部分に応力が加わった時のチャネル長の変化量（Δｘ）の比（Δｘ／ｘ）で表される。従来技術では、１．６８×１０−３であったのに対して、本発明は、３．４２×１０−３と、引張方向のひずみ量が約２倍になったことが分かる。引張方向のひずみ量の増加によって、ｎチャネル型トランジスタのオン電流は約２０％増大させることができる。
【００６２】
第２具体例の変形例に係る半導体装置を説明する。
【００６３】
図１１は第２具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６４】
第２具体例の変形例に係る半導体装置は、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅方向と高さ方向の寸法が小さくなって形成されている。他の部分については、図８乃至９に示す第２具体例の半導体装置と同様に構成されている。第２具体例の変形例に係る半導体装置の製造方法は、図８（ｃ）で説明した第１の領域１１３ｎのＳｉ基板１１１の表面および第１のゲート積層体１２３を覆う第１の応力制御膜１２６とゲート電極側壁絶縁膜１２２とをＲＩＥ法によって取り除く工程において、ゲート電極側壁絶縁膜１２２が全て取り除かれるのではなく、ゲート電極側壁絶縁膜１２２は一部が残るように形成される。そして、図８（ｄ）で説明した第１の応力制御膜１２６の形成は、Ｓｉ基板１１１の表面、ゲート積層体１２３（一部が残ったゲート電極側壁絶縁膜を含む）および第２の領域１１３ｐのシリコン酸化膜１４１の上に行われる。その他の工程は、先の図８（ａ）、（ｂ）、（ｅ）、（ｆ）と図９の説明と同じになる。
【００６５】
図１２はｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅とチャネル部分のひずみ量の関係を示している。図１０と同様に、プロセスシュミレータを用いてチャネル部分のひずみ量が確認された。ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅を従来技術の８０ｎｍ、第２具体例の変形例としてｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅が６０ｎｍ、４０ｎｍ、３０ｎｍおよび２０ｎｍの場合についてシミュレーションが行われた。シミュレーションの条件は、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅が異なる以外は、先に説明した条件と同じである。なお、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の高さについては、幅と同じ比率で小さくした。
【００６６】
チャネル部分のひずみ量は、従来技術では、１．７０×１０−３であったのに対して、第２具体例の変形例では、ｎチャネル型トランジスタのゲート電極側壁絶縁膜１２２の幅が６０ｎｍ、４０ｎｍ、３０ｎｍおよび２０ｎｍの場合、それぞれ２．００×１０−３、２．４４×１０−３、２．７０×１０−３、２．９４×１０−３と、ゲート電極側壁絶縁膜１２２の幅の減少に比例してチャネル部分の引張方向のひずみ量が大きくなったことが分かる。すなわち、ゲート電極側壁絶縁膜１２２の幅を変えることで、ｎチャネル型トランジスタのオン電流の増加量を調整することができる。
【実施例３】
【００６７】
図1３は本発明の実施形態の第３具体例に係るＣＭＯＳトランジスタの基本的な構造を示している。
【００６８】
その図１３に示すＣＭＯＳトランジスタの製造フローの概略図を図１４（ａ）乃至（ｆ）を用いて説明する。
【００６９】
まず、図１４（ａ）のようにＳｉ基板２１１にＳＴＩ法により素子分離領域２１２を形成し、ｎチャネル型トランジスタが形成される第１の領域２１３ｎにｐ型の導電型の不純物を注入しｐ型ウェル領域２１８を形成し、ｐチャネル型トランジスタが形成される第２の領域２１３ｐにｎ型の導電型の不純物を注入しｎ型ウェル領域２２８を形成する。
【００７０】
次に、Ｓｉ基板２１１の表面にゲート酸化膜およびポリシリコン膜を成膜したのちエッチング法によりゲート酸化膜２２０、２３１、およびポリシリコン膜からなるゲート電極２２１、２３２を形成し、ゲート電極２２１、２３２をマスクとして第１の領域２１３ｎにはｎ型の導電型の不純物を注入し、第２の領域２１３ｐにはｐ型の導電型の不純物を注入し、それぞれ浅い接合領域２１９ａ、２３０ａを形成する。続いて、Ｓｉ基板２１１の表面とゲート電極２２１、２３２を覆うようにシリコン酸化膜からなる絶縁膜を形成し、絶縁膜をエッチバックしてゲート電極側壁絶縁膜２２２、２３３を形成する。こうのようにして、第１のゲート積層体２２３、第２のゲート積層体２３４が形成される。
【００７１】
次に、ゲート電極２２１、２３２およびゲート電極側壁絶縁膜２２２、２３３をマスクとして第１の領域２１３ｎにはｎ型の導電型の不純物を注入し、第２の領域２１３ｐにはｐ型の導電型の不純物を注入し、深い接合領域２１９ｂ、２３０ｂを形成する。続いて、熱処理により注入された不純物を活性化させてソース・ドレイン領域２１９、２３０が形成される。
【００７２】
次に、Ｓｉ基板２１１の表面と第１のゲート積層体２２３、第２のゲート積層体２３４を覆うＮｉ膜を形成し（図示せず）、続いて、４５０℃程度の加熱処理によって、ソース・ドレイン領域２１９、２３０およびゲート電極２２１、２３２にＮｉＳｉ２のシリサイド膜２２４、２２５、２３５、２３６を形成し、続いて、未反応のＮｉ膜が除去される。
【００７３】
次に、図１４（ｂ）のようにＲＩＥ法によってＳｉ基板２１１の表面、ゲート電極２２１、２３２およびゲート酸化膜２１０、２３１の側壁を露出させる（ゲート電極側壁絶縁膜２２２、２３３が取り除かれる）。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋Ｏ２ガスを用いた。
【００７４】
次に、シリコン基板２１１、ゲート電極２２１、２３２およびゲート酸化膜２１０、２３１の側壁を覆うように、熱ＣＶＤ法によって膜厚６０ｎｍの引張応力を有するシリコン窒化膜（第１の応力制御膜）２２６を形成する。なお、第１の応力制御膜２２６は、ＳｉＨ２Ｃｌ２＋ＳｉＨ４＋Ｓｉ２Ｈ４＋Ｓｉ２Ｈ６ガス（流量５〜５０ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が５００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒの条件で化学反応させて形成される。この条件で形成された第１の応力制御膜２２６は、内部応力として１.４ＧＰａの引張応力を有している。なお、内部応力は、以下の方法で測定された。直径２００ｍｍ、厚さ０．６ｍｍのＳｉ基板の表面に上記形成方法にて膜厚１００ｎｍの第２の応力制御膜を形成する。続いて、Ｓｉ基板の曲がり量（曲率半径）がニュートン環を用いた測定法により測定され、内部応力は、Ｓｉ基板の縦弾性係数、Ｓｉ基板の膜厚、Ｓｉ基板のポアソン比、Ｓｉ基板の曲率半径および第２の応力制御膜の膜厚の関係から算出される。
【００７５】
次に、プラズマＣＶＤ法によりエッチングストッパー膜となるシリコン酸化膜２４１が形成される。なお、シリコン酸化膜２４１は、基板温度が４００℃、ＳｉＨ４＋Ｏ２ガスを化学反応させて形成される。
【００７６】
図１４（ｃ）のように、第１の応力制御膜２２６上にレジスト膜２４０が塗布され、第２の領域２１３ｐに開口部が形成される。続いて、ＲＩＥ法によって第１の応力制御膜２２６を露出させる。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋Ｏ２ガスを用いた。続いて、ＲＩＥ法によってＳｉ基板２１１の表面、ゲート電極２３２およびゲート酸化膜２３１の側壁を露出させる。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００７７】
次に、図１４（ｃ）のレジスト膜２４０を除去する。続いて、図１４（ｄ）のように、第２の領域２１３ｐのＳｉ基板２１１の表面、ゲート電極２３２およびゲート酸化膜２３１の側壁と、第１の領域２１３ｎのシリコン酸化膜２４１を覆うように、プラズマＣＶＤによって膜厚８０ｎｍの圧縮応力を有するシリコン窒化膜（第２の応力制御膜）２３８を形成する。なお、第２の応力制御膜２３８は、ＳｉＨ４ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ３ガス（流量５００〜１００００ｓｃｃｍ）およびＮ２＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給し、基板温度が４００℃〜７００℃、圧力が０.１Ｔｏｒｒ〜４００Ｔｏｒｒ、ＲＦパワーが１００Ｗ〜１０００Ｗの条件で化学反応させて形成される。この条件で形成された第２の応力制御膜２３８は、内部応力として１.４ＧＰａの圧縮応力を有している。
【００７８】
図１４（ｅ）のように、第２の応力制御膜２３８上にレジスト膜２５０が形成され、第１の領域２１３ｎに開口部が形成される。続いて、ＲＩＥ法によってシリコン酸化膜２４１を露出させる。なお、ＲＩＥ法にはＣＨＦ３＋Ａｒ＋Ｏ２ガスを用いた。
【００７９】
次に、図１４（ｅ）の構造体からレジスト膜２５０を除去したのち、図１４（ｆ）のように、シリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜２１７を形成し、続いて、その表面を化学的機械的研磨（ＣＭＰ）法により平坦化される。
【００８０】
更に、図１３に示すＣＭＯＳトランジスタにおけるコンタクト製造フローの概略図を図１５（ａ）乃至（ｄ）を用いて説明する。
【００８１】
図１５（ａ）のように、層間絶縁膜２１７の表面にレジスト膜２４３が形成され、第１の領域２１３ｎおよび第２の領域２１３ｐにそれぞれ開口部２４４−１、２４４−２が形成される。続いて、図１５（ｂ）のように、コンタクトホール２１６−１、２１６−２の形成は、まず、ＲＩＥ法によって第１の領域２１３ｎのシリコン酸化膜２４１と第２の応力制御膜２３８まで貫通させる。なお、ＲＩＥ法にはＣＦ４＋Ｈ２ガスを用いた。次いで、ＲＩＥ法によって第１の領域２１３ｎのシリコン酸化膜２４１を取り除かれ、第１の応力制御膜２２６が露出する。なお、ＲＩＥ法にはＣ４Ｆ８＋Ａｒ＋０２ガスを用いた。次いで、図１５（ｃ）のように、ＲＩＥ法によってシリサイド膜２２４、２３５まで貫通させて完成する。なお、第１の応力制御膜２２６と第２の応力制御膜２３８はエッチングレートが異なっているので、シリサイド膜２２４、２３５が受けるダメージを最小限にするガスを選択することが望ましい。ここでは、ＲＩＥ法にはＣＨＦ３ガスを用いた。
【００８２】
最後に、レジスト膜２４３を除去したのち、コンタクトホール２１６−１、２１６−２をＴｉ膜／ＴｉＮ膜の堆積層からなるバリアメタル膜（図示せず）とＣｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の導電材料で充填することで、図１５（ｄ）に示すコンタクト２４２が形成される。
【００８３】
以上のようにしてＣＭＯＳトランジスタの基本的な構造である第３具体例が完成する。
【００８４】
このように製作されたＣＭＯＳトランジスタは、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方でゲート電極側壁絶縁膜２２２、２３３が取り除かれ、かつＳｉ基板２１１の表面およびゲート電極側壁絶縁膜２２２、２３３が取り除かれたゲート積層体２１３、２３４の表面にそれぞれ引張応力を有する第１の応力制御膜２２６、圧縮応力を有する第２の応力制御膜２３８が形成たことによって、各チャネル部分のひずみ量が増加して各トランジスタのオン電流が増大する。確認は、前記実施例１と前記実施例２と同様にプロセスシュミレータを用いて行われた。シミュレーションの条件は、以下のようになる。本発明は、引張応力を有する第１の応力制御膜２２６と圧縮応力を有する第２の応力制御膜２３８とのそれぞれ内部応力の大きさは１．４ＧＰａ、第１の応力制御膜２２６の膜厚は６０ｎｍ、第２の応力制御膜２３８の膜厚は８０ｎｍとし、また、ゲート長を５０ｎｍ、ゲート高さ（Ｓｉ基板２１１の表面からゲート電極２２１、２３２のシリサイド膜２２１、２３６の表面までの高さ）を１００ｎｍとし、更に、ｎチャネル型トランジスタとｐチャネル型トランジスタのゲート電極側壁絶縁膜２２２の幅を零とした。本発明と比較するための従来技術は、ｎチャネル型トランジスタとｐチャネル型トランジスタのゲート電極側壁絶縁膜２２２の幅を８０ｎｍ（ｎチャネル型トランジスタおよびｐチャネル型トランジスタの他のパラメータは本発明と同じ）とした。
【００８５】
各トランジスタのゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係は、次のようになる。ｎチャネル型トランジスタは図４、ｐチャネル型トランジスタは図１０に示す関係と同じになる。本発明の両トランジスタのチャネル部分のひずみ量は、従来技術に対して約２倍になり、両トランジスタのオン電流は約２０％増大させることができる。
【００８６】
第３具体例の変形例に係る半導体装置を説明する。
【００８７】
図１６は第３具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８８】
第３具体例の変形例に係る半導体装置は、ｎチャネル型トランジスタとｐチャネル型トランジスタのゲート電極側壁絶縁膜２２２、２３３の幅方向と高さ方向の寸法が小さくなって形成されている。他の部分については、図１４乃至１５に示す第３具体例の半導体装置と同様に構成されている。第３具体例の変形例に係る半導体装置の製造方法は、図１４（ｂ）で説明した第１のゲート積層体２２３および第２のゲート積層体２３４のゲート電極側壁絶縁膜２２２、２３３をＲＩＥ法によって取り除く工程において、ゲート電極側壁絶縁膜２２２が全て取り除かれるのではなく、ゲート電極側壁絶縁膜２２２、２３３の一部が残るように形成される。その他の工程は、ゲート酸化膜２２０、２３１、ゲート電極２２１、２３２およびＲＩＥ法によって一部が残るゲート電極側壁絶縁膜２２２、２３３を有する第１のゲート積層体２２３ならびに第２のゲート積層体２３４の構成が異なるだけで、Ｓｉ基板２１１の表面、第１のゲート積層体２２３および第２のゲート積層体２３４に、第１の応力制御膜２２６、第２の応力制御膜２３８、シリコン酸化膜２４１、層間絶縁膜２１７およびコンタクトホール２１６−１、２１６−２を形成する工程は、先の図１４（ａ）、（ｃ）乃至（ｆ）と図１５の説明と同じになる。
【００８９】
各トランジスタのゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係は、ｎチャネル型トランジスタは図１２、ｐチャネル型トランジスタは図６に示す関係と同じになる。第３具体例と同様にプロセスシュミレータを用いて行われ、ゲート電極側壁絶縁膜２２２、２３３の幅の減少に比例して、ｎチャネル型トランジスタのチャネル部分は引張方向のひずみ量が大きくなり、ｐチャネル型トランジスタのチャネル部分は圧縮方向のひずみ量が大きくなる。つまり、ｎチャネル型トランジスタおよびのｐチャネル型トランジスタのゲート電極側壁絶縁膜２２２、２３３の幅を任意に変えることで、前記実施例１および実施例２より更に各トランジスタのオン電流の増加量を細かく調整することができる。
【００９０】
なお、本発明は前記各実施例に記載されたゲート積層体の構成、応力制御膜、エッチングストッパー膜のために形成されたシリコン酸化膜、層間絶縁膜およびコンタクト等については、一般的な構成、処理方法および条件の一例にしか過ぎない。例えば、シリコン酸化膜は、応力制御膜に対してエッチングの選択性を有する材料であればシリコン酸化膜に限定されない。また、ゲート電極側壁絶縁膜はシリコン窒化膜としたがシリコン酸化膜でも構わない。
【００９１】
また、本発明は前記各実施例の第１の領域と第２の領域の境界において、第１の応力制御膜または第２の応力制御膜に段差が見られる。この段差は、微細化が進み各トランジスタの間隔が狭くなるような状況では段差が生じないように形成することが好ましい。しかし、段差はあっても構わない。
【００９２】
更に、本発明の前記各実施例は、ゲート積層体にゲート電極側壁絶縁膜を有していなかった当初のＭＯＳトランジスタとは異なり、トランジスタ動作時に生じるチャネル内の電界強度を緩和するために、ゲート積層体にゲート電極側壁絶縁膜が形成され、ソース・ドレインの不純物注入が２度に分けて形成させている。また、ＣＭＯＳトランジスタの微細化に伴い、ゲート電極およびソース・ドレインの抵抗を低減するためにシリサイド膜が形成されている。
【００９３】
以上のように、本発明は、引張応力もしくは圧縮応力を有する応力制御膜の応力がトランジスタのチャネル部分に引張もしくは圧縮のひずみを与えることで、トランジスタのオン電流を増大させるＣＭＯＳトランジスタにおいて、応力制御膜とチャネルの間に介在するゲート電極側壁絶縁膜を取り除くことで、トランジスタのオン電流を更に増大させている。更には、応力制御膜とチャネルの間に介在するゲート電極側壁絶縁膜を後退させることで、トランジスタのオン電流の増加量を調整することができる。
【００９４】
よって、少なくとも応力制御膜、ゲート電極およびゲート電極側壁絶縁膜を有するＣＭＯＳトランジスタにおいて、トランジスタのオン電流を増大させるのに必須の技術であり、最小フォトエッチ寸法が１００ｎｍ以下と微細化されるＣＭＯＳトランジスタおよびその製造方法においても非常に有効である。
【００９５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００９６】
以下、本発明の特徴を付記する。
【００９７】
（付記１）半導体基板と、前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、前記第１のゲート電極に位置合わせして形成された第1の拡散層と、前記第1の活性領域を覆う第1の応力制御膜とを有し、前記第1の応力制御膜が前記第1の拡散層と接していることを特徴とする半導体装置。
【００９８】
（付記２）前記半導体基板の第２の活性領域上に、第２のゲート酸化膜を介して形成された第２のゲート電極と、前記第２のゲート電極に位置合わせして形成された第２の拡散層と、前記第２の領域を覆う第２の応力制御膜とを有していることを特徴とする付記１記載の半導体装置。
【００９９】
（付記３）前記第２の応力制御膜が前記第２の拡散層と接していることを特徴とする付記２記載の半導体装置。
【０１００】
（付記４）前記第1の応力制御膜は、圧縮応力を有していることを特徴とする付記１記載の半導体装置。
【０１０１】
（付記５）前記第2の応力制御膜は、引張応力を有していることを特徴とする付記２記載の半導体装置。
【０１０２】
（付記６）前記第1の活性領域が、ｎ型であることを特徴とする付記１記載の半導体装置。
【０１０３】
（付記７）前記第2の活性領域が、ｐ型であることを特徴とする付記２記載の半導体装置。
【０１０４】
（付記８）前記第２の応力制御膜上に延在してシリコン酸化膜を有していることを特徴とする付記２記載の半導体装置。
【０１０５】
（付記９）半導体基板と、前記半導体基板の第1の活性領域上に、第１のゲート酸化膜を介して形成された第１のゲート電極と、前記第１のゲート電極に位置合わせして形成された第1の拡散層と、前記第１のゲート酸化膜の側壁を覆う第１のゲート電極側壁絶縁膜と、前記第1の活性領域を覆う第1の応力制御膜と、前記半導体基板の第２の活性領域上に第２のゲート酸化膜を介して形成された第２のゲート電極と、前記第２のゲート電極に位置合わせして形成された第２の拡散層と、前記第２の領域を覆う第２の応力制御膜とを有し、前記第２の応力制御膜が前記第２の拡散層に接していることを特徴とする半導体装置。
【０１０６】
（付記１０）前記第1の応力制御膜は、圧縮応力を有していることを特徴とする付記９記載の半導体装置。
【０１０７】
（付記１１）前記第2の応力制御膜は、引張応力を有していることを特徴とする付記９記載の半導体装置。
【０１０８】
（付記１２）前記第1の活性領域が、ｎ型であり、前記第2の活性領域が、ｐ型であることを特徴とする付記９記載の半導体装置。
【０１０９】
（付記１３）前記第１の応力制御膜上に延在してシリコン酸化膜を有していることを特徴とする付記９記載の半導体装置。
【０１１０】
（付記１４）半導体基板に、第1の活性領域を形成する工程と、前記第１の活性領域上に第１のゲート酸化膜を形成する工程と、前記第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、前記第１のゲート電極に位置合わせして第1の拡散層を形成する工程と、前記第１のゲート電極の側壁に第１のゲート電極側壁絶縁膜を形成する工程と、前記第１のゲート電極側壁絶縁膜をエッチングする工程と、前記第1の活性領域を覆う第１の応力制御膜を形成する工程とを有する半導体装置の製造方法。
【０１１１】
（付記１５）前記半導体基板上に第２の活性領域を形成する工程と、前記第２の活性領域上に第２のゲート酸化膜形成する工程と、前記第２のゲート酸化膜を介して第２のゲート電極を形成する工程と、前記第２のゲート電極に位置合わせして第２の拡散層を形成する工程と、前記第２のゲート電極の側壁に第２のゲート電極側壁絶縁膜を形成する工程と、前記第1の領域および第２の領域を覆う第２の応力制御膜を形成する工程と、前記第１の領域における前記第２の応力制御膜をエッチングする工程とをさらに有する付記１４記載の半導体装置の製造方法。
【０１１２】
（付記１６）前記第２のゲート電極側壁絶縁膜をエッチングする工程をさらに有する付記１５記載の半導体装置の製造方法。
【０１１３】
（付記１７）前記第１のゲート電極側壁絶縁膜および前記第２のゲート電極側壁絶縁膜は同時にエッチングされることを特徴とする付記１５記載の半導体装置の製造方法。
【０１１４】
（付記１８）前記第２の応力制御膜上に延在してシリコン酸化膜を形成する工程をさらに有する付記１５記載の半導体装置の製造方法。
【０１１５】
（付記１９）半導体基板に、第1の活性領域と第２の活性領域とを形成する工程と、前記第１の活性領域上に第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜を介して第１のゲート電極を形成する工程と、前記第１のゲート電極に位置合わせして第1の拡散層を形成する工程と、前記第１のゲート電極側壁に第１のゲート電極側壁絶縁膜を形成する工程と、前記第２の活性領域上に第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜を介して第２のゲート電極を形成する工程と、前記第２のゲート電極に位置合わせして第２の拡散層を形成する工程と、前記第２のゲート電極の側壁に第２のゲート電極側壁絶縁膜を形成する工程と、前記第1の領域および第２の領域を覆う第１の応力制御膜を形成する工程と、前記第２の領域における前記第１の応力制御膜を除去する工程と、前記第２のゲート電極側壁絶縁膜をエッチングする工程と、前記第２の領域を覆う第２の応力制御膜を形成する工程とを有する半導体装置の製造方法。
【０１１６】
（付記２０）前記第1のゲート電極側壁絶縁膜をエッチングする工程をさらに有する付記１９記載の半導体装置の製造方法。
【０１１７】
（付記２１）前記第１のゲート電極側壁絶縁膜および前記第２のゲート電極側壁絶縁膜は同時にエッチングされることを特徴とする付記１９記載の半導体装置の製造方法。
【０１１８】
（付記２２）前記第１の応力制御膜上に延在してシリコン酸化膜を形成する工程をさらに有することを特徴とする付記１９記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１９】
【図１】本発明の実施形態の第１具体例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図２】本発明の実施形態の第１具体例に係るＣＭＯＳトランジスタの製造フローの概略図である。
【図３】本発明の実施形態の第１具体例に係るＣＭＯＳトランジスタのコンタクトの製造フローの概略図である。
【図４】本発明の第１具体例と従来技術に係るｐチャネル型トランジスタにおけるゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。
【図５】本発明の第１具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示している。
【図６】本発明の実施形態の第１具体例の変形例に係るｐチャネル型トランジスタにおけるゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。
【図７】本発明の実施形態の第２具体例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図８】本発明の実施形態の第２具体例に係るＣＭＯＳトランジスタの製造フローの概略図である。
【図９】本発明の実施形態の第２具体例に係るＣＭＯＳトランジスタのコンタクトの製造フローの概略図である。
【図１０】本発明の実施形態の第２具体例と従来技術に係るｎチャネル型トランジスタにおけるゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。
【図１１】本発明の第２具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図１２】本発明の第２具体例の変形例に係るｐチャネル型トランジスタのゲート電極側壁絶縁膜の幅とチャネル部分のひずみ量の関係を示す図である。
【図１３】本発明の実施形態の第３具体例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図１４】本発明の実施形態の第３具体例に係るＣＭＯＳトランジスタの製造フローの概略図である。
【図１５】本発明の実施形態の第３具体例に係るＣＭＯＳトランジスタのコンタクトの製造フローの概略図である。
【図１６】本発明の第３具体例の変形例に係るＣＭＯＳトランジスタの基本的な構造を示す図である。
【図１７】従来技術のＣＭＯＳトランジスタの基本的な構造を示す図である。
【符号の説明】
【０１２０】
１１、１１１、２１１  Ｓｉ基板、
１２、１１２、２１２、６８  素子分離領域、
１３ｎ、１１３ｎ、２１３ｎ  第１の領域、
１３ｐ、１１３ｐ、２１３ｐ  第２の領域、
１６−１、１１６−１、２１６−１  第１の領域のコンタクトホール、
１６−２、１１６−２、２１６−２  第１の領域のコンタクトホール、
１７、１１７、２１７  層間絶縁膜、
１８、１１８、２１８  ｐ型ウェル領域、
１９、１１９、２１９  第１の領域のソース・ドレイン、
１９ａ、１１９ａ、２１９ａ  第１の領域のソース・ドレインの浅い接合領域、
１９ｂ、１１９ｂ、２１９ｂ  第１の領域のソース・ドレインの深い接合領域、
２０、１２０、２２０  第１の領域のゲート絶縁膜、
２１、１２１、２２１  第１の領域のゲート電極、
２２、１２２、２２２  第１の領域および第２の領域のゲート電極側壁絶縁膜、
２３、１２３、２２３  第１の領域のゲート積層体、
２４、１２４、２２４  第１の領域のシリサイド膜（ソース・ドレイン領域）、
２５、１２５、２２５  第１の領域のシリサイド膜（ゲート電極）、
２６、１２６、２２６  第１の応力制御膜、
２８、１２８、２２８  ｎ型ウェル領域、
３０、１３０、２３０  第２の領域のソース・ドレイン、
３０ａ、１３０ａ、２３０ａ  第２の領域のソース・ドレインの浅い接合領域、
３０ｂ、１３０ｂ、２３０ｂ  第２の領域のソース・ドレインの深い接合領域、
３１、１３１、２３１  第２の領域のゲート絶縁膜、
３２、１３２、２３２  第２の領域のゲート電極、
３４、１３４、２３４  第２の領域のゲート積層体、
３５、１３５、２３５  第２の領域のシリサイド膜（ソース・ドレイン領域）、
３６、１３６、２３６  第２の領域のシリサイド膜（ゲート電極）、
３８、１３８、２３８  第２の応力制御膜、
４０、４３、５０、１４０、１４３、１５０、２４０、２４３、２５０  レジスト膜、
４１  シリコン酸化膜、
４４−１、１４４−１、２４４−１  第１の領域の開口部、
４４−２、１４４−２、２４４−２  第１の領域の開口部、
６０ａ  ｎチャネル型トランジスタ、
６０ｂ  ｐチャネル型トランジスタ、
６１ａ、６１ｂ  シリコン窒化膜、
６２ａ、６２ｂ  ゲート酸化膜、
６３ａ、６３ｂ  シリサイド膜、
６４ａ、６４ｂ  ゲート電極、
６５ａ、６５ｂ  ゲート電極側壁絶縁膜、
６６ａ、６６ｂ  ソース・ドレイン、
６６ｃ、６６ｅ  ソース・ドレインの浅い接合領域、
６６ｄ、６６ｆ  ソース・ドレインの深い接合領域、
６７  層間絶縁膜、
６８ａ  ｐ型ウェル領域、
６８ｂ  ｎ型ウェル領域、
６９  素子分離領域、
７０ａ、７０ｂ  ゲート積層体、
７１  Ｓｉ基板、
【図１】
2006173432.tif 000003
【図２】
2006173432.tif 000004
【図３】
2006173432.tif 000005
【図４】
2006173432.tif 000006
【図５】
2006173432.tif 000007
【図６】
2006173432.tif 000008
【図７】
2006173432.tif 000009
【図８】
2006173432.tif 000010
【図９】
2006173432.tif 000011
【図１０】
2006173432.tif 000012
【図１１】
2006173432.tif 000013
【図１２】
2006173432.tif 000014
【図１３】
2006173432.tif 000015
【図１４】
2006173432.tif 000016
【図１５】
2006173432.tif 000017
【図１６】
2006173432.tif 000018
【図１７】
2006173432.tif 000019