(57)【要約】【課題】  他のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たしつつ、複数のワードライン間のデータをコピーする。【解決手段】  様々な方法及び装置がメモリの高速読み出しを可能とする。データの部分は、他のワードラインにコピーされて格納される。既にプリチャージされたワードラインによってアクセスされたメモリセル上に格納されたデータのコピーを読み出すことにより、第２のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たすことができる。【選択図】  図１
2006323982.tif 000002
【特許請求の範囲】
【請求項１】
１）少なくとも第１のワードラインと接続されたメモリセル上の第１のコピー及び第２のワードラインと接続されたメモリセル上の第２のコピーとして格納された、コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すために、少なくとも上記第１のワードライン及び上記第２のワードラインからゲート電圧を入力するメモリセルの集積回路アレイの動作方法であって、
データを読み出す読み出しコマンドに対応して、上記第１のワードラインと接続されたメモリセル上に格納された他のデータを読み出す工程と、
上記第２のワードラインの電圧がプリチャージ状態に達する前に、上記第１のワードラインと接続されたメモリセルから上記コピーされたデータの上記第１のコピーを読み出す工程と、
上記第２のワードラインの電圧がプリチャージ状態に達した後に、上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出す工程とを備えること
を特徴とするメモリセルの集積回路アレイの動作方法。
【請求項２】
上記第１のワードラインと上記第２のワードラインは、同じデコーダと接続されていること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項３】
上記コピーされたデータの上記第２のコピーは、上記第２のワードラインと接続されたメモリセル上に格納されたデータページの最初に格納されること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項４】
上記コピーされたデータの上記第１のコピーは、デコーダに直近した上記第１のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項５】
上記コピーされたデータの上記第２のコピーは、デコーダに直近した上記第２のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項６】
上記コピーされたデータの上記第２のコピーは、上記読み出しコマンドに対応して読み出されないこと
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項７】
上記読み出しコマンドに対応して、少なくとも上記コピーされたデータの上記第１のコピーを読み出す工程の間の一部で、上記第２のワードラインの電圧をプリチャージ状態に変化させる工程をさらに備えること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項８】
レイテンシ仕様は、バースト読み出しモードでデータを読み出すように上記読み出しコマンドについて満たされていること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項９】
上記集積回路アレイは、シリアル・ペリフェラル・インターフェース（Serial Peripheral Interface；ＳＰＩ）規格に準拠していること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項１０】
上記コピーされたデータは、１データワードのサイズを有すること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項１１】
上記読み出しコマンドは、上記第１のワードラインと接続されたメモリセル上に格納されたデータページの最後の近くに位置している開始アドレスを有するデータを指定すること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項１２】
少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして、上記コピーされたデータを書き込む書き込みコマンドに対応して、上記コピーされたデータの書き込みにより、上記コピーされたデータの位置が上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初となるかを決定する工程と、
上記第１のワードラインと接続されたメモリセル上に、上記第１のコピーとして上記コピーされたデータを書き込む工程と、
上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初に、上記第２のコピーとして上記コピーされたデータを書き込む工程とをさらに備えること
を特徴とする請求項１記載のメモリセルの集積回路アレイの動作方法。
【請求項１３】
１）少なくとも第１のワードラインと接続されたメモリセル上の第１のコピー及び第２のワードラインと接続されたメモリセル上の第２のコピーとして格納された、コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すために、少なくとも上記第１のワードライン及び上記第２のワードラインからゲート電圧を入力するメモリセルの集積回路アレイの動作方法であって、
上記第１のワードラインと接続されたメモリセル上に格納されたデータページの最後の近くに位置している第１の開始アドレスを有する第１のグループのデータを読み出す第１の読み出しコマンドに対応して、上記第１のワードラインと接続されたメモリセル上に格納された、上記コピーされたデータの上記第１のコピーを読み出す工程と、
上記第１の開始アドレスよりもデータページの最後から離れて位置している第２の開始アドレスを有する第２のグループのデータを読み出す第２の読み出しコマンドに対応して、上記第２のワードラインと接続されたメモリセル上に格納された、上記コピーされたデータの上記第２のコピーを読み出す工程とを備えること
を特徴とするメモリセルの集積回路アレイの動作方法。
【請求項１４】
上記第１のコピーを読み出す工程は、上記第２のワードラインの電圧がプリチャージ状態に達する前に行われること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項１５】
上記第１のワードラインと上記第２のワードラインは、同じデコーダと接続されていること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項１６】
上記コピーされたデータの上記第２のコピーは、上記第２のワードラインと接続されたメモリセル上に格納されたデータページの最初に格納されること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項１７】
上記コピーされたデータの上記第１のコピーは、デコーダに直近した上記第１のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項１８】
上記コピーされたデータの上記第２のコピーは、デコーダに直近した上記第２のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項１９】
上記コピーされたデータの上記第２のコピーは、上記第１の読み出しコマンドに対応して読み出されないこと
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２０】
上記第２のワードラインの電圧は、上記第１の読み出しコマンドに対応して、プリチャージ状態に変化し、少なくとも上記コピーされたデータの上記第１のコピーを読み出す工程の間の一部で変化すること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２１】
上記第１のグループのデータは、上記第２のワードラインと接続されたメモリセル上に格納された他のデータを含み、
レイテンシ仕様は、１）少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして格納された、上記コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すように、上記第１の読み出しコマンドについて満たされていること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２２】
上記集積回路アレイは、シリアル・ペリフェラル・インターフェース（Serial Peripheral Interface；ＳＰＩ）規格に準拠していること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２３】
上記コピーされたデータは、１データワードのサイズを有すること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２４】
少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして、上記コピーされたデータを書き込む書き込みコマンドに対応して、上記コピーされたデータの書き込みにより、上記コピーされたデータの位置が上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初となるかを決定する工程と、
上記第１のワードラインと接続されたメモリセル上に、上記第１のコピーとして上記コピーされたデータを書き込む工程と、
上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初に、上記第２のコピーとして上記コピーされたデータを書き込む工程とをさらに備えること
を特徴とする請求項１３記載のメモリセルの集積回路アレイの動作方法。
【請求項２５】
行及び列に配列されたメモリセルのアレイと、
各ワードラインがゲート電圧を上記メモリセルの１行に供給するように上記メモリセルの行と接続された複数のワードラインと、
上記複数のワードラインと接続されたコントロール回路とを備え、
上記複数のワードラインは、少なくとも、１）少なくとも第１のワードラインと接続されたメモリセル上の第１のコピー及び第２のワードラインと接続されたメモリセル上の第２のコピーとして格納された、コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すための電圧を供給する第１のワードライン及び第２のワードラインを含み、
上記コントロール回路は、
データを読み出す読み出しコマンドに対応して、上記第１のワードラインと接続されたメモリセル上に格納された他のデータを読み出し、
上記第２のワードラインの電圧がプリチャージ状態に達する前に、上記第１のワードラインと接続されたメモリセルから上記コピーされたデータの上記第１のコピーを読み出し、
上記第２のワードラインの電圧がプリチャージ状態に達した後に、上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すこと
を特徴とする集積回路。
【請求項２６】
上記第１のワードライン及び上記第２のワードラインと接続されたデコーダをさらに備えること
を特徴とする請求項２５記載の集積回路。
【請求項２７】
上記コピーされたデータの上記第２のコピーは、上記第２のワードラインと接続されたメモリセル上に格納されたデータページの最初に格納されること
を特徴とする請求項２５記載の集積回路。
【請求項２８】
少なくとも上記第１のワードラインと接続されたデコーダをさらに備え、
上記コピーされたデータの上記第１のコピーは、上記デコーダに直近した上記第１のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項２５記載の集積回路。
【請求項２９】
少なくとも上記第２のワードラインと接続されたデコーダをさらに備え、
上記コピーされたデータの上記第２のコピーは、上記デコーダに直近した上記第２のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項２５記載の集積回路。
【請求項３０】
上記コピーされたデータの上記第２のコピーは、上記読み出しコマンドに対応して読み出されないこと
を特徴とする請求項２５記載の集積回路。
【請求項３１】
上記コントロール回路は、さらに、上記読み出しコマンドに対応して、少なくとも上記コピーされたデータの上記第１のコピーを読み出す間の一部で、上記第２のワードラインの電圧をプリチャージ状態に変化させること
を特徴とする請求項２５記載の集積回路。
【請求項３２】
レイテンシ仕様は、バースト読み出しモードでデータを読み出すように上記読み出しコマンドについて満たされていること
を特徴とする請求項２５記載の集積回路。
【請求項３３】
上記集積回路アレイは、シリアル・ペリフェラル・インターフェース（Serial Peripheral Interface；ＳＰＩ）規格に準拠していること
を特徴とする請求項２５記載の集積回路。
【請求項３４】
上記コピーされたデータは、１データワードのサイズを有すること
を特徴とする請求項２５記載の集積回路。
【請求項３５】
上記読み出しコマンドは、上記第１のワードラインと接続されたメモリセル上に格納されたデータページの最後の近くに位置している開始アドレスを有するデータを指定すること
を特徴とする請求項２５記載の集積回路。
【請求項３６】
上記コントロール回路は、さらに、少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして、上記コピーされたデータを書き込む書き込みコマンドに対応して、
上記コピーされたデータの書き込みにより、上記コピーされたデータの位置が上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初となるかを決定し、
上記第１のワードラインと接続されたメモリセル上に、上記第１のコピーとして上記コピーされたデータを書き込み、
上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初に、上記第２のコピーとして上記コピーされたデータを書き込むこと
を特徴とする請求項２５記載の集積回路。
【請求項３７】
行及び列に配列されたメモリセルのアレイと、
各ワードラインがゲート電圧を上記メモリセルの１行に供給するように上記メモリセルの行と接続された複数のワードラインと、
上記複数のワードラインと接続されたコントロール回路とを備え、
上記複数のワードラインは、少なくとも、１）少なくとも第１のワードラインと接続されたメモリセル上の第１のコピー及び第２のワードラインと接続されたメモリセル上の第２のコピーとして格納された、コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すための電圧を供給する第１のワードライン及び第２のワードラインを含み、
上記コントロール回路は、
上記第１のワードラインと接続されたメモリセル上に格納されたデータページの最後の近くに位置している第１の開始アドレスを有する第１のグループのデータを読み出す第１の読み出しコマンドに対応して、上記第１のワードラインと接続されたメモリセル上に格納された、上記コピーされたデータの上記第１のコピーを読み出し、
上記第１の開始アドレスよりもデータページの最後から離れて位置している第２の開始アドレスを有する第２のグループのデータを読み出す第２の読み出しコマンドに対応して、上記第２のワードラインと接続されたメモリセル上に格納された、上記コピーされたデータの上記第２のコピーを読み出すこと
を特徴とする集積回路。
【請求項３８】
上記第１のコピーの読み出しは、上記第２のワードラインの電圧がプリチャージ状態に達する前に行われること
を特徴とする請求項３７記載の集積回路。
【請求項３９】
上記第１のワードライン及び上記第２のワードラインと接続されたデコーダをさらに備えること
を特徴とする請求項３７記載の集積回路。
【請求項４０】
上記コピーされたデータの上記第２のコピーは、上記第２のワードラインと接続されたメモリセル上に格納されたデータページの最初に格納されること
を特徴とする請求項３７記載の集積回路。
【請求項４１】
上記コピーされたデータの上記第１のコピーと接続されたデコーダをさらに備え、
上記コピーされたデータの上記第１のコピーは、上記デコーダに直近した上記第１のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項３７記載の集積回路。
【請求項４２】
少なくとも上記第２のワードラインと接続されたデコーダをさらに備え、
上記コピーされたデータの上記第２のコピーは、上記デコーダに直近した上記第２のワードラインと接続されたメモリセル上に格納されること
を特徴とする請求項３７記載の集積回路。
【請求項４３】
上記コピーされたデータの上記第２のコピーは、上記第１の読み出しコマンドに対応して読み出されないこと
を特徴とする請求項３７記載の集積回路。
【請求項４４】
上記第２のワードラインの電圧は、上記第１の読み出しコマンドに対応して、プリチャージ状態に変化し、少なくとも上記コピーされたデータの上記第１のコピーの読み出しの間の一部で変化すること
を特徴とする請求項３７記載の集積回路。
【請求項４５】
上記第１のグループのデータは、上記第２のワードラインと接続されたメモリセル上に格納された他のデータを含み、
レイテンシ仕様は、１）少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして格納された、上記コピーされたデータ、２）上記第１のワードラインと接続されたメモリセル上に格納された他のデータ、並びに、３）上記第２のワードラインと接続されたメモリセル上に格納された他のデータを読み出すように、上記第１の読み出しコマンドについて満たされていること
を特徴とする請求項３７記載の集積回路。
【請求項４６】
シリアル・ペリフェラル・インターフェース（Serial Peripheral Interface；ＳＰＩ）規格に準拠していること
を特徴とする請求項３７記載の集積回路。
【請求項４７】
上記コピーされたデータは、１データワードのサイズを有すること
を特徴とする請求項３７記載の集積回路。
【請求項４８】
上記コントロール回路は、さらに、少なくとも上記第１のワードラインと接続されたメモリセル上の上記第１のコピー及び上記第２のワードラインと接続されたメモリセル上の上記第２のコピーとして、上記コピーされたデータを書き込む書き込みコマンドに対応して、
上記コピーされたデータの書き込みにより、上記コピーされたデータの位置が上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初となるかを決定し、
上記第１のワードラインと接続されたメモリセル上に、上記第１のコピーとして上記コピーされたデータを書き込み、
上記第２のワードラインと接続されたメモリセル上に格納されたメモリページの最初に、上記第２のコピーとして上記コピーされたデータを書き込むこと
を特徴とする請求項３７記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを高速で読み出すメモリセルの集積回路アレイの動作方法及び集積回路に関し、特に、複数のワードライン間のデータをコピーする高速メモリの実装についての技術に関する。
【背景技術】
【０００２】
メモリ集積回路の改善性能の仕様は、レイテンシの減少を要求することを含む。なお、レイテンシとは、データのリクエストを行ってから、実際にデータが転送されるまでにかかる遅延時間のことである。この結果、最大許容レイテンシ期間の短時間の間に、別個のワードラインによってアクセスされたメモリセル上に格納されたデータを読み出すために２つのワードラインをプリチャージする必要がある場合には、時間内にデータを読み出すのが不可能となることがある。したがって、他のワードラインをプリチャージすることによって受ける付加的なレイテンシの不利益を被ることなく、別個のワードラインによってアクセスされたメモリセル上に格納されたデータを読み出す必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、このような実情に鑑みてなされたものであり、他のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たしつつ、複数のワードライン間のデータをコピーすることができるメモリセルの集積回路アレイの動作方法及び集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明においては、様々なタイプのデータが、第１のワードラインと第２のワードラインとに接続されたメモリセル上に格納される。例えば、その後のワードラインをプリチャージするために待機することによって引き起こされるレイテンシ期間を被るよりもむしろ、短いレイテンシ期間の要求をともなうバースト読み出しモードで、これらメモリセルの内容が読み出される場合には、データのコピーは、現在プリチャージされているワードラインによってメモリセルから読み出される。これら２つのワードラインに関して、少なくとも以下の３つのタイプのデータが格納される：
１）少なくとも第１のワードラインと接続されたメモリセル上の第１のコピー及び第２のワードラインと接続されたメモリセル上の第２のコピーとして格納された、コピーされたデータ
２）第１のワードラインと接続されたメモリセル上に格納された他のデータ（コピーされたデータ以外）
３）第２のワードラインと接続されたメモリセル上に格納された他のデータ（コピーされたデータ以外）
【０００５】
１つの具体例においては、第１のワードラインをプリチャージした後に、データを読み出すコマンドに対応して、第１のワードラインと接続されたメモリセル上に格納された他のデータ（コピーされたデータ以外）が読み出される。そして、第２のワードラインの電圧がプリチャージ状態に達する前に、コピーされたデータが第１のワードラインと接続されたメモリセルから読み出される。ここで、第２のワードラインと接続されたメモリセル上のコピーではなく、第１のワードラインと接続されたメモリセル上のコピーを読み出すことにより、レイテンシ期間は、第２のワードラインをプリチャージするための余計な時間を被る必要はない。このコピーされたデータが読み出されるとき、第２のワードラインのプリチャージを終了することができる。そして、第２のワードラインの電圧がプリチャージ状態に達した後に、第２のワードラインと接続されたメモリセル上に格納された他のデータ（コピーされたデータ以外）が読み出される。
【０００６】
他の具体例においては、読み出しコマンドで指定された開始アドレスの位置に応じて、コピーされたデータの第１又は第２のコピーが読み出される。読み出しコマンドが、第１のワードラインと接続されたメモリセル上に格納されたデータページの最後（end）の近くに位置した開始アドレスを指定する場合には、第１のワードラインと接続されたメモリセル上に格納された、コピーされたデータの第１のコピーが読み出される。読み出しコマンドが、他の開始アドレスよりもデータページの最後から遠くに位置した開始アドレスを指定する場合には、第２のワードラインと接続されたメモリセル上に格納された、コピーされたデータの第２のコピーが読み出される。
【発明の効果】
【０００７】
本発明は、他のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たしつつ、複数のワードライン間のデータをコピーすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。本発明の他の目的、特徴、及び利点は、望ましいものの限定されることはない具体例についての以下の詳細な記述から明らかとなるであろう。以下の記述は、添付した図面を参照してなされる。
【０００９】
図１は、高速バーストモード等の複数の読み出しモードを有する高速メモリアーキテクチャの概略図である。ビットラインコントローラ１４０は、高速メモリにおけるビットラインを駆動する。Ｘデコーダ１１０は、高速メモリにおけるワードラインを駆動する。センスアンプコントローラ１５０は、格納されたデータを読み出すためのセンスアンプと関連するコントロール回路とを含む。同図には、２つのメモリアレイ１６１，１６２が示されている。各ワードラインは、メモリセルをメモリアレイ１６１，１６２等の複数のメモリアレイに分割することによって短くなる。各ワードラインの全体のキャパシタンスは、各ワードラインによって駆動される少数のメモリセルに減少される。各ワードラインに関連する下側のキャパシタンスは、ワードラインの電圧を読み出し電圧に変化させるワードライン駆動部によるプリチャージに要する時間をより短くすることを可能とする。他の具体例は、例えばＸデコーダ１１０等、ワードラインプリチャージ時間を長くするがデザインを簡素化するシングルアレイにおけるメモリセルを単に含むアーキテクチャを使用する。各メモリアレイ１６１，１６２は、通常のメモリセル領域に加えて、コピーされたデータを格納するメモリセル領域を有する。コピーされたデータの領域はまた、通常のメモリセル領域にも格納されるデータのコピーを格納する。例えば、メモリアレイ１６１においては、コピーされたデータのための領域１２０はまた、メモリセル領域１３０に格納されるデータを格納する。また、メモリアレイ１６２においては、コピーされたデータのための領域１２２はまた、メモリセル領域１３２に格納されるデータを格納する。
【００１０】
図２は、メモリアレイ１６１，１６２等のメモリアレイの概略図である。Ｘデコーダ２６０は、複数のセルにそれぞれゲート電圧を供給する複数のワードラインを駆動する。特に、Ｘデコーダ２６０は、ワードラインのメモリセル２００、ワードラインのメモリセル２１０、及びワードラインのメモリセル２２０にそれぞれゲート電圧を供給するワードラインを駆動する。メモリセルの各行は、ワードサイズ等の複数ビットのブロックにおいてアクセスされる。ワードラインのメモリセル２００は、メモリワード２０１、メモリワード２０２、メモリワード２０３、及びメモリワード２０４を含む。ワードラインのメモリセル２１０は、メモリワード２１１、メモリワード２１２、メモリワード２１３、及びメモリワード２１４を含む。ワードラインのメモリセル２２０は、メモリワード２２１、メモリワード２２２、メモリワード２２３、及びメモリワード２２４を含む。
【００１１】
各ワードラインによって制御されるメモリセルは、１ページのデータをまとめて格納する。各データページの先頭（head）は、Ｘデコーダ２６０の近くにある、データページの先頭があるメモリセルの列２８０に格納される。例えば、メモリワード２０２は、ワードラインのメモリセル２００によって格納されたデータページの先頭を格納する。メモリワード２１２は、ワードラインのメモリセル２１０によって格納されたデータページの先頭を格納する。メモリワード２２２は、ワードラインのメモリセル２２０によって格納されたデータページの先頭を格納する。同様に、各データページの末尾（tail）は、Ｘデコーダ２６０から離れた位置にある、データページの末尾があるメモリセルの列２７０に格納される。例えば、メモリワード２０４は、ワードラインのメモリセル２００によって格納されたデータページの末尾を格納する。メモリワード２１４は、ワードラインのメモリセル２１０によって格納されたデータページの末尾を格納する。メモリワード２２４は、ワードラインのメモリセル２２０によって格納されたデータページの末尾を格納する。用語「先頭」及び「末尾」は、他の図面に関して説明されるように大きなデータブロックが読み出される場合に、メモリワードがアクセスされる順序を示すものであり、その順序は、論理メモリアドレスを物理メモリセル位置に解読するスクランブルテーブルの振る舞いに依存する。他の具体例においては、各メモリページの先頭と末尾は、特定のワードラインのメモリセルに沿った他の位置に位置している。例えば、先頭は、中央又はＸデコーダから離れた位置に置かれてもよく、また、末尾は、中央又はＸデコーダの近い位置に置かれてもよい。
【００１２】
コピーされたデータを格納するメモリセルは、コピーされたデータがあるメモリセルの列２９０にある。また、これらメモリセルにおけるコピーされたデータは、後続するワードライン上に格納されているデータページの先頭等のように、異なるワードライン上の他の場所にも格納されているデータと冗長である。例えば、メモリワード２０１は、これらメモリワードに共通の背景パターンによって象徴的に示すように、メモリワード２１２としても格納されるデータのコピーを格納する。メモリワード２１１は、これらメモリワードに共通の他の背景パターンによって象徴的に示すように、メモリワード２２２としても格納されるデータのコピーを格納する。コピーされたデータを格納するメモリセルは、ワードラインあたりアクセスされるメモリセルの各グループにおいて、１つの長さのメモリワード（例えば１６ビット）であるとして示されるが、他の具体例においては、複数ワードやワードの分数のように、ある他のビット数がコピーされる。
【００１３】
いくつかの具体例において、コピーされたデータは、以下のように書き込まれる。書き込みロジックが、ワードラインのメモリセルの先頭にデータを書き込むものと決定すると、データはまた、前のワードラインにおけるコピーされたデータのための領域（例えば、コピーされたデータがあるメモリセルの列）に書き込まれる。したがって、書き込みロジックが、ワードラインのメモリセル２１０におけるメモリワード２１２としてデータを書き込むものと決定すると、同じデータは、ワードラインのメモリセル２００にメモリワード２０１として書き込まれる。同様に、書き込みロジックが、ワードラインのメモリセル２２０におけるメモリワード２２２としてデータを書き込むものと決定すると、同じデータは、ワードラインのメモリセル２１０にメモリワード２１１として書き込まれる。コピーされたデータの書き込みの実際のシーケンスは、他の具体例においては変化する。例えば、メモリワード２０１は、メモリワード２１２よりも前、後、又は同時に書き込まれ、メモリワード２１１は、メモリワード２２２よりも前、後、又は同時に書き込まれてもよい。コピーされたデータの位置がメモリページの先頭に生じるように決定することは、コピーされたデータの書き込みよりも前、後、又は同時に起こってもよい。
【００１４】
図３及び図４は、読み出しコマンドの事情に応じて同じデータの異なるコピーが読み出される代替のシナリオについて示す。図３は、通常のメモリセル領域に格納されたコピーが読み出されるシナリオについて示す。図４は、コピーされたデータのための領域に格納されたコピーが読み出されるシナリオについて示す。図３と図４のシナリオの違いは、読み出しコマンドで指定された開始アドレスの位置である。開始アドレスがデータページの最後の近くに位置している場合には、図３のシナリオにしたがう。開始アドレスがデータページの最後から離れて位置している場合には、図４のシナリオにしたがう。図３は、データページの最初に開始アドレスを示しており、図４は、データページの最後に開始アドレスを示しているが、これらは極端なケースである。他の具体例は、メモリ集積回路のレイテンシ仕様に応じて、データページの最初から離れた位置に開始アドレスがあったとしても、図３のシナリオにしたがい、及び／又は、データページの最後から離れた位置（及びページの最後の"近く"にとどまる位置）に開始アドレスがあったとしても、図４のシナリオにしたがう。
【００１５】
図３は、ワードラインのメモリセル２００、ワードラインのメモリセル２１０、及びワードラインのメモリセル２２０からデータを読み出すコマンドに対応してメモリワードが読み出される順序を示している。コマンドは、ワードラインのメモリセル２００上に格納されたデータページの先頭に対応する開始アドレス、又はメモリワード２０２を指定する。したがって、位置３００によって示されるように、読み出される最初のメモリワードは、メモリワード２０２である。次に、メモリワードは、ワードラインのメモリセル２００の先頭から末尾まで続けて読み出される。すなわち、位置３０１は、メモリワード２０３が読み出されるのを示し、位置３０２は、末尾の前の他のメモリワードが読み出されるのを示し、最後に、位置３０３は、メモリワード２０４が読み出されるのを示している。
【００１６】
次に、ワードラインのメモリセル２１０上に格納されたデータページが、メモリページの先頭から末尾まで続けて読み出される。すなわち、位置３０４は、メモリワード２０１に格納されたデータのコピーを格納するメモリワード２１２が読み出されるのを示し、位置３０５は、メモリワード２１３が読み出されるのを示し、位置３０６は、末尾の前のメモリワードが読み出されるのを示し、最後に、位置３０７は、メモリワード２１４が読み出されるのを示している。
【００１７】
同様に、ワードラインのメモリセル２２０上に格納されたデータページが、メモリページの先頭から末尾まで続けて読み出される。すなわち、位置３０８は、メモリワード２２２が読み出されるのを示し、位置３０９は、メモリワード２２３が読み出されるのを示し、位置３１０は、末尾の前のメモリワードが読み出されるのを示し、最後に、位置３１１は、メモリワード２２４が読み出されるのを示している。
【００１８】
図４は、ワードラインのメモリセル２００、ワードラインのメモリセル２１０、及びワードラインのメモリセル２２０からデータを読み出す他のコマンドに対応してメモリワードが読み出される順序を示している。コマンドは、ワードラインのメモリセル２００上に格納されたデータページの末尾に対応する開始アドレス、又はメモリワード２０２を指定する。したがって、位置４０１によって示されるように、読み出される最初のメモリワードは、メモリワード２０４である。
【００１９】
図３に示されたシナリオと異なり、メモリワード２１２は、次に読み出されるワードではない。メモリのレイテンシ仕様は、２つのワードラインのプリチャージのための時間を許容することができないほど短くてもよい。ワードラインのメモリセル２００のいずれかを読み出す前に、この第１のワードラインは、読み出し電圧にプリチャージされている。しかしながら、ワードラインのメモリセル２１０のいずれかを読み出す前に、この第２のワードラインもまた、読み出し電圧にプリチャージされるに違いない。したがって、この第２のワードラインをプリチャージする時間をセーブするために、ワードラインのメモリセル２１０に属するメモリワード２１２を読み出すのではなく、位置４０２によって示されるように、メモリワード２１２によって格納されたデータのコピーを格納するメモリワード２０１が読み出される。メモリワード２０１を読み出すのに要する時間は、ワードラインのメモリセル２１０にアクセスするワードラインについてのプリチャージの完了を可能とすることができる。
【００２０】
次に、メモリワードは、ワードラインのメモリセル２１０の末尾に向かって読み出される。すなわち、位置４０３は、メモリワード２１３が読み出されるのを示し、位置４０４は、末尾の前の他のメモリワードが読み出されるのを示し、最後に、位置４０５は、メモリワード２１４が読み出されるのを示している。
【００２１】
そして、先のシナリオのように、ワードラインのメモリセル２２０上に格納されたデータページが、メモリページの先頭から末尾まで続けて読み出される。すなわち、位置４０６は、メモリワード２２２が読み出されるのを示し、位置４０７は、メモリワード２２３が読み出されるのを示し、位置４０８は、末尾の前のメモリワードが読み出されるのを示し、最後に、位置４０９は、メモリワード２２４が読み出されるのを示している。
【００２２】
図５は、具体例による集積回路の簡略化したブロック図である。集積回路５６０は、半導体基板上に、コピーされたデータのためのメモリセルを実装するメモリアレイ５００を含む。行デコーダ５０１は、メモリアレイ５００における行に沿って配設された複数のワードライン５０２と接続される。列デコーダ５０３は、メモリアレイ５００における列に沿って配設された複数のビットラインと接続される。アドレスは、バス５７０を介して、列デコーダ５０３及び行デコーダ５０１に供給される。ブロック５０６におけるセンスアンプ及びデータ入力ストラクチャは、データバス５０７を介して、列デコーダ５０３と接続される。データは、集積回路５６０上の入力／出力ポートや、集積回路５６０に対する内部又は外部の他のデータソースから、ブロック５０６におけるデータ入力ストラクチャに対して、データ入力ライン５１１を介して供給される。また、データは、ブロック５０６におけるセンスアンプから、集積回路５６０上の入力／出力ポートや、集積回路５６０に対する内部又は外部の他のデータディスティネーションに対して、データ出力ライン５１０を介して供給される。バイアスアレンジメントステートマシーン５０９は、消去検査電圧及び書き込み検査電圧等のようなバイアスアレンジメント供給電圧５０８のアプリケーションや、複数の選択されたセルに対する書き込み、消去、及びメモリセルの読み出しのためのアレンジメントを制御する。
【００２３】
図５に示す集積回路５６０は、メモリチップ等の多くのマイクロプロセッサや周囲のチップにわたるシリアルデータリンクの同期についてのシリアル・ペリフェラル・インターフェース（Serial Peripheral Interface；ＳＰＩ）規格に準拠している。ＳＰＩバスは、４本のワイヤからなるシリアル通信インターフェースである。ＳＰＩバスは、少数のワイヤを用いて外部機器を接続するための比較的単純な同期シリアルインターフェースである。同期クロックは、８ビットブロック等のように、ビットブロック単位で、シリアルデータをマイクロコントローラ内に又はマイクロコントローラの外部にシフトする。
【００２４】
ＳＰＩバスは、マスタがシリアルクロックを駆動するマスタ／スレーブインタフェースである。ＳＰＩを使用する場合には、フルデュプレックスプロトコル（full-duplexed protocol）をなし、データは、同時に送信されるとともに受信される。信号は、マスタによって駆動されるシリアルクロック、マスタイン／スレーブアウトのデータ、及び、マスタアウト／スレーブインのデータである。チップ選択入力は、ＩＣを可能とする。
【００２５】
データ値と同様にコマンドコードもまた、シリアルに転送され、シフトレジスタに断続的に送られ、そして、内部的にはパラレル処理に利用可能である。シフトレジスタは、通常、８ビット又は他の整数倍である。ＳＰＩ機器が選択されない場合には、そのデータ出力は、現在稼働している機器と干渉しないように高インピーダンス状態（高Ｚ）となる。コンポーネントのデータシートは、許容されるクロック周波数、有効なトランジッションタイプ、及びデータがラッチされるべきトランジッションを指定する。様々なＳＰＩモードは、クロックの位相と、データがクロックの立ち上がり又は立ち下がりエッジでラッチされるか否かを指定する。メモリ読み出し動作に共通して用いられる２つのモードは、連続読み出しモード（continuous read mode）とページ読み出しモード（page read mode）である。
【００２６】
本発明が、上述した望ましい具体例及び詳細な例を参照することによって開示されていたが、これらの例は、本発明を制限することを意味するものではなく、例示に過ぎないことが理解されるべきであり、その変形や組み合わせが当業者にとって容易に想定されることが考えられる。その変形や組み合わせは、本発明の精神及び添付した特許請求の範囲内にあり、添付した特許請求の範囲は、かかる変形例や組み合わせを全て包含するように、最も広く解釈されるべきである。
【図面の簡単な説明】
【００２７】
【図１】コピーされたデータのための領域を含むメモリアレイを有する高速メモリアーキテクチャの概略図である。
【図２】コピーされたデータがあるメモリセルの列を有するメモリアレイの概略図である。
【図３】開始メモリアドレスがメモリページの最後の近くにない場合におけるメモリワードの読み出し順序を示す図である。
【図４】開始メモリアドレスがメモリページの最後の近くにある場合におけるメモリワードの読み出し順序を示す図である。
【図５】高速メモリアーキテクチャを有する集積回路の概略図である。
【符号の説明】
【００２８】
１１０，２６０  Ｘデコーダ
１２０，１２２  コピーされたデータのための領域
１３０，１３２  メモリセル領域
１４０  ビットラインコントローラ
１５０  センスアンプコントローラ
１６１，１６２，５００  メモリアレイ
２００，２１０，２２０  ワードラインのメモリセル
２０１，２０２，２０３，２０４，２１１，２１２，２１３，２１４，２２１，２２２，２２３，２２４  メモリワード
２７０  データページの末尾があるメモリセルの列
２８０  データページの先頭があるメモリセルの列
２９０  コピーされたデータがあるメモリセルの列
３００，３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８，３０９，３１０，３１１，４０１，４０２，４０３，４０４，４０５，４０６，４０７，４０８，４０９  位置
５０１  行デコーダ
５０２  ワードライン
５０３  列デコーダ
５０６  センスアンプ及びデータ入力ストラクチャ
５０７  データバス
５０８  バイアスアレンジメント供給電圧
５０９  バイアスアレンジメントステートマシーン
５１０  データ出力ライン
５１１  データ入力ライン
５６０  集積回路
５７０  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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