(57)【要約】【課題】ゲートバイアス下でソースとドレイン間の印加電圧(Ｖｄｓ)に対するドレイン電流(Ｉｄｓ)の特性で定義されるしきい値電圧（Ｖｔｈ）を実際に測定しながらゲート領域の追い込み拡散を行うことが可能で、これにより高精度に諸特性が制御された半導体装置を得ることが可能な半導体装置を提供する。【解決手段】表面側に活性領域１acを備えた半導体基板１上に、活性領域１acに対してオーミック接続させた状態で高融点金属からなるソース電極７ｓおよびドレイン電極７ｄを形成する。ソース電極７ｓ−ドレイン電極７ｄ間における活性領域１acの表面層にｐ型不純物を拡散させてゲート領域９ｂを形成する。ソース電極７ｓ、ドレイン電極７ｄ、ゲート領域９ｂに連続して形成されたｐ型のパッド領域１０ｂに端子を接続させ電気的特性を測定する。【選択図】図５
2006173517.tif 000002
【特許請求の範囲】
【請求項１】
表面側に活性領域を備えた半導体基板上に、当該活性領域に対してオーミック接合が可能な状態で高融点金属からなるソース電極およびドレイン電極を形成する第１工程と、
前記ソース電極−ドレイン電極間における前記活性領域の表面層にｐ型不純物を拡散させてゲート領域を形成する第２工程と、
前記ゲート領域を露出させた状態で、前記ソース電極、ドレイン電極、および当該ゲート領域に連続して形成されたｐ型のパッド領域に端子を接続させて、前記活性領域の表面層にｐ型の前記ゲート領域を備えた素子における電気的特性を測定する第３工程をと備えた
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３工程では、前記素子の電気的特性としてしきい値電圧を測定し、
前記しきい値電圧が所定値となるまで、前記第２工程と第３工程とを繰り返し行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１載の半導体装置の製造方法において、
前記第３工程で測定されたしきい値電圧が所定値となった後、前記ゲート領域上にゲート電極を設ける第４工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、エピタキシャル成長によって形成された化合物半導体層の積層構造によって表面側が構成された前記半導体基板上に、さらにエピタキシャル成長によって形成された高濃度のｎ型半導体層を介して前記ソース電極およびドレイン電極を形成すると共に、前記ｎ型半導体層の余剰部分を除去して当該ソース電極−ドレイン電極間における前記活性領域を露出させる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、前記活性領域の表面層に部分的にｎ型不純物を拡散させた高濃度のｎ型拡散層を形成し、当該ｎ型拡散層の上部に前記ソース電極およびドレイン電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２工程の前に、前記半導体基板上に高融点金属からなるパッド電極を形成し、
前記第２工程では、前記パッド電極の端部下方に重なる状態で、前記ゲート領域に連続させてｐ型不純物を拡散させる
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記半導体基板は化合物半導体からなる
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記活性領域は活性領域である
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第１工程の前に、前記半導体基板の表面側に同一構成の活性領域を複数形成する工程を行い、
前記第１工程では、前記複数の活性領域のうちの少なくとも１つに、前記ソース電極およびドレイン電極を形成し、
前記第２工程では、前記複数の活性領域の全てに対して、同一構成の開口を備えたマスクを用いたｐ型不純物の拡散によってゲート領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
表面側に活性領域を有する半導体基板と、
前記活性領域に対してオーミック接続された状態で前記半導体基板上に設けられた高融点金属からなるソース電極およびドレイン電極と、
前記ソース電極−ドレイン電極間における前記活性領域の表面層に設けられたｐ型のゲート領域とを備えた
ことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記ソース電極およびドレイン電極の下部は、前記半導体基板上に高濃度のｎ型半導体層をエピタキシャル成長させたＨＥＭＴ構造で構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記ソース電極およびドレイン電極の下部における前記半導体基板の表面層部分には、高濃度のｎ型拡散層が選択的に設けられている
ことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記半導体基板の表面層には、前記ゲート領域から延設されたｐ型のパッド領域が設けられている
ことを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、
前記半導体基板上には、前記ゲート領域の端部上に重ねた状態で高融点金属からなるパッド電極が設けられている
ことを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、
前記半導体基板は化合物半導体からなる
ことを特徴とする半導体装置。
【請求項１６】
請求項１０記載の半導体装置において、
前記活性領域は活性領域である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特には化合物半導体基板を用いた接合型の半導体装置の製造方法および、この製造方法によって得られる半導体装置に関する。
【背景技術】
【０００２】
化合物半導体を用いた接合型電界効果トランジスタは、例えばｎ型活性領域（チャネル形成領域）の両端にソース・ドレインとなるオーミック電極を有し、このｎ型活性領域の中央部表面層にｐ型不純物を拡散させたゲート領域を有し、このゲート領域上にゲート電極を設けてなる。このような接合型電解効果トランジスタにおいては、ｐ型不純物（ゲート不純物）によるしきい値圧（Ｖｔｈ）の制御が素子特性を決める重要な要素となる。
【０００３】
しかしながら、ゲート不純物の拡散工程においては、基板が高温に曝されることから、ＡｕＧｅ／Ｎｉのような耐熱性の低いオーミック電極を基板に予め備えておくことはできず、しきい値電圧（Ｖｔｈ）の制御は、オーミック電極形成前に行っていた。このため、ｎ型活性領域に対するオーミック接触が得られず、所定のゲート電圧下においてのソース−ドレイン電圧（Ｖｄｓ）に対するドレイン電流（Ｉｄ）の特性、いわゆる電流電圧特性で定義されるしきい値電圧（Ｖｈｔ）の測定を行うことができない。
【０００４】
そこで、電流電圧特性で定義されるしきい値電圧（Ｖｔｈ）の代わりに、しきい値電圧（Ｖｔｈ）に相関するチャネル形成領域のピンチオフ電圧（Ｖｐ）を測定する方法が行われている。
【０００５】
この場合、図１６に示すように、実デバイス領域Ａのｎ型活性領域１０１と同一工程で、モニター素子領域Ｂに活性領域１０１ａを形成する。次いで、活性領域１０１ａの表面層に、実デバイス領域Ａのゲート領域１０２と同一工程で、モニター素子領域Ｂに大面積のソース領域１０２ｓおよびドレイン領域１０２ｄ、これらの間のゲート領域１０２ｇをｐ型で形成する。このゲート領域１０２ｇは、ドレイン領域１０２ｄ（またはソース領域１０２ｓ）と短絡させた状態で形成する。
【０００６】
そして、以上のようにして形成された測定パターンＢにおけるソース領域１０２ｓとドレイン領域１０２ｄとに、ＣＶメータからの測定針を接触させて電圧を印加してＣＶ波形をモニターし、ｎ型活性領域１０１ａのピンチオフ電圧（Ｖｐ）を測定する。そして、このピンチオフ電圧（Ｖｐ）が所定値に達するまで、実デバイス領域Ａのゲート領域１０２および、モニター素子領域Ｂにおけるソース領域１０２ｓとドレイン領域１０２ｄとゲート領域１０２ｇへのｐ型不純物の拡散を繰り返した後、実デバイス領域Ａに対してのオーミック電極の形成を行う（以上、下記特許文献１参照）。
【０００７】
【特許文献１】特開平１０−２８４５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述した方法で測定されたピンチオフ電圧（Ｖｐ）は、同一基板上に形成された実デバイス（接合型電界効果トランジスタ）のしきい値電圧（Ｖｔｈ）との間に（Ｖｔｈ）＝（Ｖｐ）＋（ΔＶｔｈ）という相関関係にある。そして、ピンチオフ電圧（Ｖｐ）としきい値電圧（Ｖｔｈ）との差（ΔＶｔｈ）は、基板の層構造やゲート長が変わらない限り、狙いのしきい値電圧（Ｖｔｈ）によって一意的に決まる。しかしながら、この差（ΔＶｔｈ）の算出方法は、マスデータにより決定されることが多く、この方法だと、狙いのしきい値電圧（Ｖｔｈ）、基板構造、ゲート長等が変わると、差（ΔＶｔｈ）を算出しなければならない。このために、精度の高いしきい値電圧（Ｖｔｈ）を得るには、新たなマスデータを取得しなければならず、コストと時間がかかってしまうことが問題であった。
【０００９】
そこで本発明は、ゲートバイアス下でソースとドレイン間の印加電圧(Ｖｄｓ)に対するドレイン電流(Ｉｄｓ)の特性で定義されるしきい値電圧（Ｖｔｈ）を実際に測定しながらゲート領域の追い込み拡散を行うことが可能で、これにより高精度に諸特性が制御された半導体装置を得ることが可能な半導体装置、およびこの製造方法によって得られる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置の製造方法は、次のような手順で行われることを特徴としている。先ず第１工程では、表面側に活性領域を備えた半導体基板上に、当該活性領域に対してオーミック接続させた状態で高融点金属からなるソース電極およびドレイン電極を形成する。次の第２工程では、ソース電極−ドレイン電極間における活性領域の表面層にｐ型不純物を拡散させてゲート領域を形成する。その後第３工程では、ゲート領域を露出させた状態で、ソース電極、ドレイン電極、およびゲート領域に連続して形成されたｐ型のパッド領域に端子を接続させて、活性領域の表面層にｐ型のゲート領域を備えた素子における電気的特性を測定する。
【００１１】
このような製造方法では、活性領域に高融点金属をオーミック接続させてなるソース電極およびドレイン電極を形成した状態で、この活性領域の表面層にｐ型不純物の拡散によるゲート領域の形成が行われる。このため、ゲート領域の形成においては、高融点金属からなるソース電極およびドレイン電極に対しての熱的影響を抑えた状態でｐ型不純物の拡散が行われる。また、ソース電極およびドレイン電極は、活性領域に対してオーミック接続されているため、これらの電極に測定針を接続させることにより、活性領域とその表面層にゲート領域を備えた素子における電気的特性としてＤＣ特性が実測される。さらに、この際の測定は、ゲート領域を露出させた状態で行われる。このことから、上記素子において測定された電気的特性の測定結果に基づいて、高融点金属からなるソース電極およびドレイン電極に対しての熱的影響を抑えた状態で、さらにゲート領域に対して追加のｐ型不純物の拡散を行うことができる。したがって、活性領域の表面層に形成されるゲート領域におけるｐ型不純物濃度が、実測されたＤＣ特性に基づいて高精度に制御される。
【００１２】
また、本発明は上述した製造方法によって得られる半導体装置でもあり、次のように構成されていることを特徴としている。すなわち、表面側に活性領域を有する半導体基板を備えている。そして、この活性領域に対してオーミック接合が可能な状態で、半導体基板上に設けられた高融点金属からなるソース電極およびドレイン電極を備えている。また、これらのソース電極−ドレイン電極間における活性領域の表面層に、ｐ型のゲート領域を備えている。
【００１３】
このように構成された半導体装置は、ソース電極およびドレイン電極が、活性領域に対してオーミック接続された高融点金属からなるため、熱工程の影響を受け難く、これらのソース電極−ドレイン電極間におけるｐ型のゲート領域の前に形成されたものとすることができる。
【発明の効果】
【００１４】
以上説明した半導体装置の製造方法では、活性領域の表面層に形成されるゲート領域におけるｐ型不純物濃度を、こられの活性領域とゲート領域とを有する素子に関して実測したＤＣ特性に基づいて高精度に制御することができる。このため、例えばゲートバイアス下でソースとドレイン間の印加電圧(Ｖｄｓ)に対するドレイン電流(Ｉｄｓ)の特性で定義されるしきい値電圧（Ｖｔｈ）を実際に測定しながらゲート領域の追い込み拡散を行うことが可能であり、これにより高精度に諸特性が制御された半導体装置を得ることが可能になる。また、しきい値電圧（Ｖｔｈ）を得るために、マスデータを取得する必要もないため、コストの削減と工期短縮を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の各実施の形態を、図面に基づいて詳細に説明する。尚、以下の実施形態においては、半導体装置として、接合型の電界効果トランジスタであるＪＰＨＥＭＴ(p-nJunction Pseudomorphic High Electroｎ Mobility Transistor）を製造する方法、およびこれによって得られた半導体装置の順に説明する。また、各実施形態においては、実デバイスと共に、この実デバイスのモニター素子を形成する方法を説明する。
【００１６】
＜第１実施形態＞
先ず、図１（１）に示すように、化合物半導体からなる半導体基板１を用意する。この半導体基板１は、半絶縁性（Semi Insulator）のＳＩ−ＧａＡｓ基板１０１上に、下層から順に、バッファ層１０２、ｎ+ＡｌＧａＡｓドーピング層１０３、ノンドープのｉ−ＡｌＧａＡｓスペーサー層１０４、ＩｎＧａＡｓチャネル層１０５、ノンドープのｉ−ＡｌＧａＡｓスペーサー層１０６、ｎ+ＡｌＧａＡｓドーピング層１０７、ｎ-ＡｌＧａＡｓバリア層１０８を、ＭＢＥ法またはＭＯＣＶＤ法によりエピタキシャル成長させてなる。ここでは、このように構成された半導体基板１において、表面側のｎ-ＡｌＧａＡｓバリア層１０８〜ｎ+ＡｌＧａＡｓドーピング層１０３までが活性領域１acとなる。
【００１７】
そして、以上のように構成された半導体基板１に、以降に説明する高融点金属材料とのコンタクトをとるために、バンドギャップの小さいｎ+ＧａＡｓ(ｎ型不純物濃度６×１０18個／ｃｍ3以下)層２をエピタキシャル成長させる。そして、さらにこのｎ+ＧａＡｓ層２の上部に、ｎ+ＩｎxＧａ1-XＡｓ(Ｘ＝０〜０．５、ｎ型不純物濃度３×１０19個／ｃｍ3)グレーテッド層からなる高濃度のｎ型半導体層３をエピタキシャル成長させる。尚、これらの層２，３のエピタキシャル成長は、先のＭＢＥ法またはＭＯＣＶＤ法に連続して行って良い。
【００１８】
以上の半導体基板１、ｎ+ＧａＡｓ層２、および高濃度のｎ型半導体層３の積層により、非合金により金属材料とＩｎＧａＡｓチャネル層１０５とのオーミック接続が図られる構造が構成される。
【００１９】
そして、以上のような、半導体基板１、ｎ+ＧａＡｓ層２、および高濃度のｎ型半導体層３の積層構造の表面側に、ｐ型不純物としてホウ素（Ｂ）を拡散させた素子分離領域４を形成する。この素子分離領域４により、半導体基板１の表面側の活性領域１ac（１０２〜１０８）を、実デバイス領域Ａとモニター素子領域Ｂとに分離する。またこれにより、半導体基板１の表面側に、同一構成の活性領域１acを２箇所に形成する。
【００２０】
以上の後、図１（２）以降に示すように工程を進める。尚、以下の図面においては、説明を簡単にするために半導体基板１の表面層を構成する活性領域１acの積層構造の図示を省略している。
【００２１】
先ず、図１（２）に示すように、ｎ型半導体層３とｎ+ＧａＡｓ層２とをパターンエッチングすることにより、モニター素子領域Ｂに２つの接続パターン３ｓ，３ｄを形成する。これらの接続パターン３ｓ，３ｄは、以降に形成するソース電極およびドレイン電極と、半導体基板１との間のオーミック接続を図るためのパターンとして、例えば島状にパターニングされていることとする。また、これらの接続パターン３ｓ−３ｄ間には、以降に形成するゲート領域が充分に設けられる程度の間隔ｄを有していることとする。この間隔ｄは、以降にゲート領域を形成する際に用いるマスクのあわせ精度を考慮して決められることとし、例えばゲート領域のゲート長Ｌｇが０．５μｍ程度である場合、間隔ｄは３μｍ程度と大きめに設定する。
【００２２】
また、以上のような接続パターン３ｓ，３ｄの形成は、リソグラフィー技術によって形成したレジストパターン（図示省略）をマスクとし、クエン酸と過酸化水素水の混合溶液をエッチング溶液としてｎ型半導体層３とｎ+ＧａＡｓ層２とをウェットエッチングすることによって行われる。この際、クエン酸と過酸化水素水の混合溶液は、エッチングの下地となる半導体基板１の表面層（図１のｎ-ＡｌＧａＡｓバリア層１０８）に対するｎ+ＧａＡｓ層２の選択性が高いため、この表面層がエッチングストッパー層として働く。
【００２３】
以上の後、図２（３）に示すように、接続パターン３ｓ，３ｄが形成された半導体基板１の上方に、ＣＶＤ法によって窒化シリコン（ＳｉＮ）からなる絶縁膜５を３００ｎｍ程度の膜厚で成膜する。そして、この絶縁膜５に、接続パターン３ｓに達するソース用の接続孔６ｓ、および接続パターン３ｄに達するドレイン用の接続孔６ｄを形成する。尚、これらの接続孔６ｓ，６ｄの形成は、ここでの図示を省略したレジストパターンをマスクに用いたＲＩＥによって行う。
【００２４】
その後、図２（４）に示すように、接続孔６ｓ，６ｄを介して接続パターン３ｓ，３ｄに接続された高融点金属膜７を、スパッタ成膜法により絶縁膜５上に形成する。ここで、高融点金属膜７とは、以降に行うｐ型不純物の活性化のための熱処理工程における加熱温度に曝されてもコンタクト抵抗が劣化しない材料で構成された膜であることとし、例えばタングステンシリサイド（ＷＳｉ）、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン(Ｍｏ）等が用いられる。
【００２５】
次に、この高融点金属膜７を、ここでの図示を省略したレジストパターンをマスクに用いてイオンミリングすることにより、接続孔６ｓ，６ｄを介してｎ型不純物半導体層３に接続させたソース電極７ｓおよびドレイン電極７ｄを形成する。ここでは、ソース電極７ｓ、ドレイン電極７ｄは、以降の工程で測定針を落とせるように、１００×１００μｍ2程度の大きさとすることが好ましい。
【００２６】
以上により、モニター素子領域Ｂに対して、ｎ+ＧａＡｓ層２および高濃度のｎ型半導体層３のエピタキシャル成長層からなる接続パターン３ｓ，３ｄを介することにより、化合物半導体の積層構造からなる活性領域１acに対してオーミック接続されたソース電極７ｓ、ドレイン電極７ｄを設ける。
【００２７】
次に、図２（５）およびこれに対応する図３の平面図に示すように、半導体基板１上の絶縁膜５に、実デバイス領域Ａとモニター素子領域Ｂを横切る状態で半導体基板１に達するゲート領域用の溝パターン８ａ，８ｂを形成する。尚、図２（５）は図３の平面図におけるｘ−ｘ’断面図である。また図３においては、層構造を明確にするために、ドレイン電極７ｄの一部と絶縁膜５の一部を切り欠いて図示している。
【００２８】
これらの断面図および平面図に示すように、実デバイス領域Ａ上およびモニター素子領域Ｂ上を横切って設けられる溝パターン８ａ，８ｂは、次のｐ型不純物の拡散工程で形成されるゲート領域に対応して同一の開口幅Ｗに形成された同一構成の開口部分と、この部分に連続して開口幅を広くしたパッド領域に対応する部分とを有している。
【００２９】
そして、実デバイス領域Ａに設けられる溝パターン８ａのうち、ゲート領域に対応する部分は、素子分離領域４によって島状に分離された活性領域１acの中央を横切る状態で設けられている。また、このゲート領域に対応する部分の開口幅Ｗは、ここで作製する素子（ＪＰＨＥＭＴ）のゲート長Ｌｇを考慮し、ゲート長Ｌｇからｐ型不純物の拡散長を差し引いた値に設定される。そして、開口幅の広いパッド領域に対応する部分は、活性領域１ac上から素子分離領域４上に引き出されて設けられている。また、このパッド領域に対応する部分は、ここに形成されるパッド領域に対して充分な接続を図れる程度の大きさに設定する。
【００３０】
一方、モニター素子領域Ｂに設けられる溝パターン８ｂは、ソース電極７ａ−ドレイン電極７ｄ間に設けられ、これらの間から引き出された位置において開口幅を広くしたパッド領域を開口した形状となっている。そして、活性領域１acおよび素子分離領域４に対する溝パターン８ｂの配置状態は、上述した溝パターン８ａと同様であることする。
【００３１】
また、ソース電極７ｓ−ドレイン電極７ｄ間における溝パターン８ｂの開口幅は、実デバイス領域Ａにおける溝パターン８ａの開口幅Ｗと同じ値に設定されることとする。また、溝パターン８ｂにおける開口幅の広いパッド領域に対応する部分は、以降の工程で測定針を落とせるように、１００×１００μｍ2程度の大きさとすることが好ましい。
【００３２】
以上のような溝パターン８ａ，８ｂの形成は、ここでの図示を省略したレジストパターンをマスクに用いた絶縁膜５のエッチングによって行われる。
【００３３】
以上のような状態で、次の図４に示す工程では、溝パターン８ａ，８ｂが形成された絶縁膜５をマスクに用いて、実デバイス領域Ａおよびモニター領域Ｂのそれぞれにおける半導体基板１の表面層にｐ型不純物（ここでは亜鉛Ｚｎ）拡散を行う。ここで、モニター素子領域Ｂに形成されたソース電極７ｓおよびドレイン電極７ｄは高融点金属で構成されているため、加熱温度によってソース電極７ｓおよびドレイン電極７ｄに影響が及ぼされることはなく、オーミック接続における接続抵抗は低く保たれる。
【００３４】
以上により、図４の断面図と共に図５の平面図にも合わせて示すように、実デバイス領域Ａの活性領域１acにｐ型のゲート領域９ａを形成し、さらに素子分離領域４にゲート領域９ａに連続したｐ型のパッド領域１０ａを形成する。また、モニター素子領域Ｂの活性領域１acにｐ型のゲート領域９ｂを形成し、さらに素子分離領域４にゲート領域９ｂに連続したｐ型のパッド領域１０ｂを形成する。
【００３５】
ここで、実デバイス領域Ａに形成されるゲート領域９ａと、モニター素子領域Ｂに形成されるゲート領域９ｂとは、同じゲート長Ｌｇで形成され、また活性領域１acを構成する化合物半導体層の積層構造も同一であるため同じ拡散深さとなる。
【００３６】
以上の後、図５の平面図に示すように、モニター素子領域Ｂにおいて、ソース電極７ｓ，ドレイン電極７ｄ，およびゲート領域９ｂに繋がるパッド領域１０ｂに測定針Ｐｒを接触させる。ここで、ソース電極７ｓおよびドレイン電極７ｄは、図２（４）を用いて説明したように、活性領域１acに対してオーミック接続されていることから、これらのソース電極７ｓ，ドレイン電極７ｄ，およびゲート領域９ｂに繋がるパッド領域１０ｂに測定針Ｐｒを接触させることにより、このモニター素子領域Ｂに形成された素子についての電気的特性としてＤＣ特性が実測される。
【００３７】
そこで、ここでは例えば、図６の回路図に示すように、ソース電極（７ｓ）−ドレイン電極（７ｄ）に一定電圧(Ｖｄｓ)を印加し、ゲート領域（９ｂ）に印加するゲート電圧(Ｖｇｓ)をスイープさせてドレイン電流(Ｉｄｓ)をモニターする。
【００３８】
これにより、例えば図７のＶｇｓ−Ｉｄｓ特性のグラフを得る。そして、測定で得られたＶｇｓ−Ｉｄｓ曲線（１）において、所定のドレイン電流(Ｉｄｓ１）が得られるＶｇｓをしきい値として検出する。そして、このしきい値が、ここで実デバイスとして作製する素子（ＪＰＨＥＭＴ）に要求されるしきい値（所望のＶｔｈ）となっているか否かを判断する。尚、ソース電極７sおよびドレイン電極７ｄ以外の構成は、モニター素子領域Ｂに形成された素子は実デバイス領域Ａに形成された素子と同一構成である。このため、ここで実測されたＶｇｓ−Ｉｄｓ曲線（１）、すなわちしきい値は、そのまま実デバイス領域Ａに形成された素子の値と一致する。
【００３９】
そして、所望のＶｔｈとなっていない場合には、図４で説明した工程に戻り、絶縁膜５をマスクに用いたｐ型不純物（Ｚｎ）拡散を追加した、追い込み拡散を行う。
【００４０】
その後、再び図５〜図７を用いて説明したよなＶｇｓ−Ｉｄｓ特性の測定により、所望のＶｔｈが得られているか否かを判断する。
【００４１】
そして、図７に示すように、所望のＶｔｈが得られるＶｇｓ−Ｉｄｓ曲線（２）が得られるまで、図４で説明したｐ型不純物の追い込み拡散と、図５〜図７を用いて説明した測定とを繰り返し行う。
【００４２】
そして、所望のＶｔｈが得られた後には、図８（１）に示すように、溝パターン８ａ，８ｂを介して、ｐ型のゲート領域９ａ，９ｂにオーミック接続されたゲート電極１１ａ，１１ｂを形成する。ここで、ｐ型に対するオーミック接続は、比較的容易に非合金接続よって行われる。このため、ここでは、下層から順に、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）を積層させたゲート電極１１ａ，１１ｂを形成する。この際、先ず、スパッタ蒸着またはメッキにより上記積層膜を成膜し、次にレジストパターンをマスクに用いたエッチングによって、これらの積層膜をパターニングすることによりゲート電極１１ａ，１１ｂを得る。
【００４３】
次に、図８（２）に示すように、実デバイス領域Ａの絶縁膜５に、ゲート領域９ａの両側の活性領域１acに達する接続孔５ａ、５ａを形成し、これらの接続孔５ａ，５ａを介して活性領域１acに接続されたソース電極１２ｓおよびドレイン電極１２ｄを形成する。これらのソース電極１２ｓおよびドレイン電極１２ｄの形成は、先ず、ＡｕＧｅ層をリフトオフ法によってパターン形成し、その後シンター処理によりＡｕＧｅ層と活性領域１ac表面の半導体層とを合金化することによって行う。これのような合金化により、化合物半導体層の積層構造からなる活性領域１acに対してオーミック接続されたソース電極１２ｓおよびドレイン電極１２ｄが得られる。尚、この合金化のシンター処理は、３５０℃〜５００℃の範囲で行われる。Ｚｎの供給源がないので既に形成されたｐ型拡散層からなるゲート領域９ａに対しては影響することはない。
【００４４】
以上により、実デバイス領域Ａには、化合物半導体層の積層構造からなる活性領域１acの表面層にｐ型不純物を拡散させてなるゲート領域９ａを備え、各領域にオーミック接続されたゲート電極１１ａ、ソース電極１２ｓ、ドレイン電極１２ｄを備えた接合型の電界効果トランジスタ１５ａが形成される。この電界効果トランジスタ１５ａは、活性領域１acにおける化合物半導体層の積層構造から、ＪＰＨＥＭＴとして構成されることになる。
【００４５】
またモニター素子領域Ｂにも、実デバイス領域Ａに形成された電界効果トランジスタ１５ａと同一構成の電界効果トランジスタ１５ｂが形成される。この電界効果トランジスタ１５ｂも、半導体装置として実際に機能するデバイスとして用いることが可能であり、実デバイス領域Ａに形成された電界効果トランジスタ１５ａと同一の特性を備えたものとなる。
【００４６】
以上説明した第１実施形態の製造方法によれば、先ず、モニター素子領域Ｂにおいては、図４を用いて説明したように、高融点金属からなるソース電極７ｓおよびドレイン電極７ｄに対して、熱的影響を与えることなくｐ型不純物の拡散によるゲート領域９ａの形成を行うことができる。そして、図５〜図７を用いて説明したように、活性領域１acに対してオーミック接続されたソース電極７ｓおよびドレイン電極７ｄ、さらにゲート領域９ｂ（パッド領域１０ｂ）に対して測定針を接続させることによりＤＣ特性を実測し、この実測値に基づいてゲート領域に対して追加のｐ型不純物の拡散を行っている。したがって、実測されたＤＣ特性に基づいて高精度にしきい値Ｖｔｈが制御された、接合型の電界効果トランジスタ１５ｂを得ることができる。
【００４７】
一方、実デバイス領域Ａにおいては、図４を用いて説明したように、モニター素子領域Ｂと同一構成の開口部分を備えた溝パターン８ａ，８ｂをマスクに用いて、同一のｐ型不純物の拡散工程が行われるため、モニター素子領域Ｂに形成されるゲート領域９ｂと同じゲート長Ｌｇのゲート領域９ａが形成される。したがって、この実デバイス領域Ａにも、モニター素子領域Ｂと同一の特性を有する、すなわち実測されたＤＣ特性に基づいて高精度にしきい値Ｖｔｈが制御された、接合型の電界効果トランジスタ１５ａを実デバイスとして得ることができる。
【００４８】
また、しきい値電圧（Ｖｔｈ）だけでなくＤＣ諸特性もモニターできるので、例えばＳｉＮからなる絶縁膜５の不均一や、図２（５）および図３を用いて説明した溝パターン８ａ、８ｂ開口時のＲＩＥ不均一といったプロセスばらつきが原因で引き起こされるＤＣ特性劣化の早期発見ができ、改善スピードが上がり且つコスト削減の効果がある。
【００４９】
そして、以上の工程においては、しきい値電圧（Ｖｔｈ）を得るために、マスデータを取得する必要もないため、上述した高精度にしきい値電圧が制御された接合型の電界効果トランジスタ１５ａ，１５ｂの製造において、コストの削減と工期短縮によるＴＡＴの向上を図ることができる。
【００５０】
尚、上述した第１実施形態においては、実デバイス領域Ａとモニター素子領域Ｂとに、ソース電極およびドレイン電極の構成のみが異なる接合型の電界効果トランジスタ１５ａ，１５ｂが形成されることになる。しかしながら、実デバイス領域Ａにも、モニター素子領域Ｂと同一工程で、同一の構成のソース電極およびドレイン電極を形成しても良い。この場合、ＤＣ特性を実測する場合の測定針を接触させる領域が、上述したモニター素子領域Ｂと称されることになる。
【００５１】
＜第２実施形態＞
次に、図９〜図１１の断面工程図を用いて第２実施形態を説明する。尚、以下の第２実施形態においては、第１実施形態と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００５２】
先ず、図９（１）に示すように、第１実施形態と同様に構成された化合物半導体からなる半導体基板１を用意する。この半導体基板１においては、表面側のｎ-ＡｌＧａＡｓバリア層１０８〜ｎ+ＡｌＧａＡｓドーピング層１０３までが活性領域１acとして構成されている。
【００５３】
そして、以上のように構成された半導体基板１に、バンドギャップの小さいｎ+ＧａＡｓ(ｎ型不純物濃度６×１０18個／ｃｍ3以下)からなるキャップ層２１をエピタキシャル成長させる。このキャップ層２１のエピタキシャル成長は、先のＭＢＥ法またはＭＯＣＶＤ法に連続して行って良い。尚、以上のような半導体基板１〜キャップ層２１のエピタキシャル層構造は、従来のダブルドープ型ＨＥＭＴ構造であり、公知である。
【００５４】
そして、以上のような、半導体基板１およびキャップ層２１の積層構造の表面側に、ｐ型不純物としてホウ素（Ｂ）を拡散させた素子分離領域４を形成し、半導体基板１の表面側の活性領域１ac（１０２〜１０８）を、実デバイス領域Ａとモニター素子領域Ｂとに分離して同一構成の活性領域１acを２箇所に形成する。
【００５５】
次に、図９（２）に示すように、キャップ層２１上に、保護膜としてＳｉＮ膜２２を５０ｎｍ程度の膜厚で成膜する。次いで、この保護膜２２上にレジストパターン２３を形成し、このレジストパターン２３をマスクしたイオン注入により、モニター素子領域Ｂにｎ型不純物として例えばシリコン（Ｓｉ）をイオン注入により導入する。
【００５６】
これにより、モニター素子領域Ｂにおけるキャップ層２１および活性領域１ａの表面側の２箇所に、高濃度のｎ型拡散層２４を形成する。これらのｎ型拡散層２４は、以降に形成するソース電極およびドレイン電極と、半導体基板１との間のオーミック接続を図るためのパターンとして例えば島状に形成され、ｉ−ＩｎＧａＡｓチャネル層１０５に達する深さに形成されることとする。ここでは、Ｓｉイオンを３０ｋｅＶの注入エネルギーで５×１０13個／ｃｍのドーズ量で注入する。そして、イオン注入の後には、レジストパターン２３を剥離し、導入したＳｉを活性化させるために、７５０℃〜９００℃のアニール処理（ＲＴＡ）を行う。尚、熱処理が終了した後には、ＳｉＮ膜２２の剥離を行う。
【００５７】
以上の後、図１０（３）以降に示すように工程を進める。尚、以下の図面においては、説明を簡単にするために半導体基板１の表面層を構成する活性領域１acの積層構造の図示を省略している。
【００５８】
先ず、図１０（３）に示すように、ｎ型拡散層２４が形成された領域を残すようにキャップ層２１をパターニングし、モニター素子領域Ｂに２つの接続パターン２４ｓ，２４ｄを形成する。これらの接続パターン２４ｓ，２４ｄは、第１実施形態において図１（２）を用いて説明した工程で形成した接続パターン３ｓ，３ｄと同様に間隔ｄを保った島状に形成されることする。ただし、これらの接続パターン２４ｓ，２４ｄは、その大部分がｎ型拡散層２４で構成されていることとする。また、ｎ型拡散層２４を備えたｎ+ＧａＡｓからなるキャップ層２１のパターンエッチングは、第１実施形態において図１（２）を用いて説明したと同様に行うこととする。
【００５９】
以下、図１０（４）以降に示す工程は、第１実施形態において図２（３）以降を用いて説明したと同様に行う。
【００６０】
すなわち、先ず図１０（４）に示すように、接続パターン２４ａ，２４ｄが形成された半導体基板１の上方に、窒化シリコン（ＳｉＮ）からなる絶縁膜５を成膜し、この絶縁膜５に、接続パターン２４ｓに達するソース用の接続孔６ｓ、および接続パターン２４ｄに達するドレイン用の接続孔６ｄを形成する。この工程は、第１実施形態において図２（３）を用いて説明したと同様に行う。
【００６１】
次に、図１０（５）に示すように、接続孔６ｓ，６ｄを介して接続パターン２４ｓ，２４ｄに接続された高融点金属からなるソース電極７ｓおよびドレイン電極７ｄを形成する。これにより、モニター素子領域Ｂに、半導体基板１の表面側を構成する活性領域１acに対してオーミック接続されたソース電極７ｓ、ドレイン電極７ｄを設ける。この工程は、第１実施形態において図２（４）を用いて説明したと同様に行う。
【００６２】
次に、図１１（６）に示すように、半導体基板１上の絶縁膜５に、実デバイス領域Ａとモニター素子領域Ｂを横切る状態で半導体基板１に達するゲート領域用の溝パターン８ａ，８ｂを形成する。これらの溝パターン８ａ，８ｂは、次のｐ型不純物の拡散工程で形成されるゲート領域に対応して同一の開口幅Ｗに形成された同一構成の開口部分と、この部分に連続して開口幅を広くしたパッド領域に対応する部分とを有している。また、この工程は、第１実施形態において図２（５）および図３を用いて説明したと同様に行う。
【００６３】
以上のような状態で、図１１（７）に示す工程では、溝パターン８ａ，８ｂが形成された絶縁膜５をマスクに用いたＺｎ拡散により、実デバイス領域Ａにｐ型のゲート領域９ａ、およびゲート領域９ａに連続したｐ型のパッド領域１０ａを形成する。また、モニター素子領域Ｂに、ｐ型のゲート領域９ｂ、およびゲート領域９ｂに連続したｐ型のパッド領域１０ｂを形成する。ここで、実デバイス領域Ａに形成されるゲート領域９ａと、モニター素子領域Ｂに形成されるゲート領域９ｂとは、同じゲート長Ｌｇで形成され、また活性領域１acを構成する化合物半導体層の積層構造も同一であるため同じ拡散深さとなる。またこの工程は、第１実施形態において図４を用いて説明したと同様に行う。
【００６４】
以上の後には、第１実施形態において、図５〜図６を用いて説明したと同様にして、ソース電極７ｓ，ドレイン電極７ｄ，およびゲート領域９ｂに繋がるパッド領域１０ｂに測定針Ｐｒを接触させてＶｇｓ−Ｉｄｓ特性を検出する。そして、所望のＶｔｈが得られるＶｇｓ−Ｉｄｓ曲線（２）（図７参照）となるまで、図１１（７）で説明したｐ型不純物の追い込み拡散と、図５〜図７を用いて説明した測定とを繰り返し行う。
【００６５】
そして、所望のＶｔｈが得られた後には、図１１（８）に示すように、ｐ型のゲート領域９ａ，９ｂにオーミック接続されたゲート電極１１ａ，１１ｂを形成する。この工程は、第１実施形態において図８（１）を用いて説明したと同様に行う。
【００６６】
次に、図１２に示すように、実デバイス領域Ａの絶縁膜５に、ゲート領域９ａの両側の活性領域１acに達する接続孔５ａ、５ａを形成し、これらの接続孔５ａ，５ａを介して活性領域１acにオーミック接続されたソース電極１２ｓおよびドレイン電極１２ｄを形成する。この工程は、第１実施形態において図８（２）を用いて説明したと同様に行う。
【００６７】
以上により、実デバイス領域Ａには、化合物半導体層の積層構造からなる活性領域１acの表面層にｐ型不純物を拡散させてなるゲート領域９ａを備え、各領域にオーミック接続されたゲート電極１１ａ、ソース電極１２ｓ、ドレイン電極１２ｄを備えた接合型の電界効果トランジスタ１５ａが形成される。この電界効果トランジスタ１５ａは、活性領域１acにおける化合物半導体層の積層構造から、ＪＰＨＥＭＴとして構成されることになる。
【００６８】
またモニター素子領域Ｂにも、実デバイス領域Ａに形成された電界効果トランジスタ１５ａと同一構成の電界効果トランジスタ１５ｂが形成される。この電界効果トランジスタ１５ｂも、半導体装置として実際に機能するデバイスとして用いることが可能であり、実デバイス領域Ａに形成された電界効果トランジスタ１５ａと同一の特性を備えたものとなる。
【００６９】
以上説明した製造方法であっても、第１実施形態と同様に、モニター素子領域Ｂにおいては、図１１（７）を用いて説明したように、高融点金属からなるソース電極７ｓおよびドレイン電極７ｄに対して、熱的影響を与えることなくｐ型不純物の拡散によるゲート領域９ａの形成を行うことができ、また実測されたＤＣ特性に基づいて高精度にしきい値Ｖｔｈが制御された接合型の電界効果トランジスタ１５ｂを得ることができる。
【００７０】
また、実デバイス領域Ａにおいても、図１１（７）を用いて説明したように、モニター素子領域Ｂと同一構成の開口部分を備えた溝パターン８ａ，８ｂをマスクに用いて、同一のｐ型不純物の拡散工程が行われるため、モニター素子領域Ｂと同様に実測されたＤＣ特性に基づいて高精度にしきい値Ｖｔｈが制御された、接合型の電界効果トランジスタ１５ａを実デバイスとして得ることができる。
【００７１】
尚、上述した第２実施形態においても、実デバイス領域Ａにも、モニター素子領域Ｂと同一工程で、同一の構成のソース電極およびドレイン電極を形成しても良く、この場合、ＤＣ特性を実測する場合の測定針を接触させる領域が、上述したモニター素子領域Ｂと称されることは同様である。
【００７２】
＜変形例＞
尚、上述した第１実施形態および第２実施形態にけるＤＣ特性の測定では、図５を用いて説明したように、ゲート領域９ｂに連続した状態で設けられたｐ型のパッド領域１０ｂに対して測定針Ｐｒを接触させる構成とした。しかしながら、ｐ型のパッド領域１０ｂへの測定針の接触は、例えば図１３に示すように、ｐ型のパッド領域１０ｂ上に高融点金属からなるパッド電極３０を設け、このパッド電極３０に対して測定針Ｐｒを接触させるようにしても良い。尚、このパッド電極３０は、ソース電極７ｓおよびドレイン電極７ｂの形成と同一工程で行う。
【００７３】
例えば第１実施形態を例に取ると、先ず図２（３）を用いて説明した接続孔６ｓ，６ｄの形成工程で、パッド電極（３０）の形成部分にも接続孔を形成しておく。そして、次の図２（４）を用いて説明したソース電極７ｓおよびドレイン電極７ｂの形成工程で、パッド電極３０も形成する。また、次の図２（５）に示す溝パターン８ａ，８ｂの形成工程においては、特にモニター素子領域Ｂ側の溝パターン８ｂが、パッド電極３０を形成した接続孔と連続的に設けられるようにすることが重要である。これにより、次の図４を用いて説明したｐ型のゲート領域９ａ，９ｂの形成工程では、ｐ型不純物がパッド電極３０の下方にまで拡散されることになる。この結果、図１４の断面図（図１３におけるｙ−ｙ’断面に対応）に示すように、モニター素子領域Ｂにおいては、パッド電極３０に対して、ｐ型のゲート領域９ｂおよびパッド領域１０ｂがオーミック接続された状態となる。尚、ｐ型のゲート領域９ｂおよびパッド領域１０ｂに対するパッド電極３０のオーミック接続は、高濃度のｎ型半導体層等からなる接続パターンを介することなく行われる。
【００７４】
以上により、このパッド電極３０に測定針Ｐｒを接触させることで、ゲート領域９ｂに対してゲート電圧を印加したＤＣ測定を行うことができる。
【００７５】
尚、図１５に示すように、このパッド電極３０は、活性領域１ac上に重ならなければ、素子分離４の端部にまで延設しても良い。
【００７６】
また、以上説明した実施形態においては、半導体装置として、接合型の電界効果トランジスタであるＪＰＨＥＭＴを製造する方法を説明した。しかしながら本発明は、活性領域にｐ型不純物を拡散させてなるゲート領域を備えた接合型の電界効果トランジスタであれば、同様に適用可能であり同様の効果を得ることができる。例えば、半導体装置として、化合物半導体からなるｎ型の活性領域の表面側にｐ型不純物を拡散させてなるゲート領域を備えたＪＦＥＴ(p-n Junction FET)を製造する場合には、上述した実施形態における半導体基板１の活性領域１acを、化合物半導体の表面層に形成したｎ型の活性領域（チャネル形成領域）とする。
【図面の簡単な説明】
【００７７】
【図１】第１実施形態の製造方法を示す断面工程図（その１）である。
【図２】第１実施形態の製造方法を示す断面工程図（その２）である。
【図３】図２（５）の断面図に対応する平面図である。
【図４】第１実施形態の製造方法を示す断面工程図（その３）である。
【図５】第１実施形態の製造方法を示す断面工程図（その４）であり、図４に対応する平面図でもある。
【図６】ゲート電圧(Ｖｇｓ)−ドレイン電流(Ｉｄｓ)特性を得るための回路図である。
【図７】ゲート電圧(Ｖｇｓ)−ドレイン電流(Ｉｄｓ)特性を示すグラフである。
【図８】第１実施形態の製造方法を示す断面工程図（その５）である。
【図９】第２実施形態の製造方法を示す断面工程図（その１）である。
【図１０】第２実施形態の製造方法を示す断面工程図（その２）である。
【図１１】第２実施形態の製造方法を示す断面工程図（その３）である。
【図１２】第２実施形態の製造方法を示す断面工程図（その４）である。
【図１３】実施形態の変形例を示す平面図である。
【図１４】図１３におけるｙ−ｙ’断面図である。
【図１５】実施形態の他の変形例を示す平面図である。
【図１６】従来のモニター方法を説明するための平面図である。
【符号の説明】
【００７８】
１…半導体基板、１ac…活性領域、３…ｎ型半導体層、７ｓ…ソース電極、７ｄ…ドレイン電極、９ａ，９ｂ…ゲート領域、１０ａ，１０ｂ…パッド領域、１５ａ，１５ｂ…電界効果トランジスタ、２４…ｎ型不純物層、３０…パッド電極
【図１】
2006173517.tif 000003
【図２】
2006173517.tif 000004
【図３】
2006173517.tif 000005
【図４】
2006173517.tif 000006
【図５】
2006173517.tif 000007
【図６】
2006173517.tif 000008
【図７】
2006173517.tif 000009
【図８】
2006173517.tif 000010
【図９】
2006173517.tif 000011
【図１０】
2006173517.tif 000012
【図１１】
2006173517.tif 000013
【図１２】
2006173517.tif 000014
【図１３】
2006173517.tif 000015
【図１４】
2006173517.tif 000016
【図１５】
2006173517.tif 000017
【図１６】
2006173517.tif 000018