(57)【要約】【課題】電力系統のシミュレーションにおける前進／後退代入の処理を複数のプロセッサで並列処理する際のプロセッサ間通信に要する時間を低減させる。【解決手段】スイッチ装置は、プロセッサＰ２を接続するための端子５と、プロセッサＰ１を接続するための端子６と、プロセッサＰ３を接続するための端子７と、前記端子５〜７の夫々の間を電気的に接続または切断可能なスイッチ回路Ｓ１〜Ｓ３と、前記スイッチ回路Ｓ１〜Ｓ３を介して通信が行われたことを検出して検出信号を出力する検出部９と、前記検出信号を受信すると、前記プロセッサＰ１〜Ｐ３間における通信の順序を記憶する記憶部Ｍ２を参照し、次の通信を行うために必要となる接続信号を前記スイッチ回路Ｓ１〜Ｓ３に出力する制御部１０とを備える。【選択図】  図２
2006259912.tif 000002
【特許請求の範囲】
【請求項１】
第１のプロセッサを接続するための第１の端子と、
第２のプロセッサを接続するための第２の端子と、
第３のプロセッサを接続するための第３の端子と、
前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、
前記スイッチ回路を介して通信が行われたことを検出して検出信号を出力する検出部と、
を備え、
前記スイッチ回路は、
前記検出信号に応じて送信されてくる、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断すること、
を特徴とするスイッチ装置。
【請求項２】
請求項１に記載のスイッチ装置であって、
前記検出信号を受信すると、通信の順序を記憶する所定の記憶部を参照し、次の通信を行うために必要となる前記接続信号を前記スイッチ回路に出力する制御部を更に備えること、
を特徴とするスイッチ装置。
【請求項３】
請求項２に記載のスイッチ装置であって、
前記所定の記憶部を更に備えることを特徴とするスイッチ装置。
【請求項４】
請求項１〜３の何れか一項に記載のスイッチ装置であって、
前記スイッチ回路は、
通信路と、
前記第１の端子と、前記通信路との間を電気的に接続または切断可能な第１のスイッチ回路と、
前記第２の端子と、前記通信路との間を電気的に接続または切断可能な第２のスイッチ回路と、
前記第３の端子と、前記通信路との間を電気的に接続または切断可能な第３のスイッチ回路と、
を備え、
前記接続信号には、前記第１〜第３のスイッチ回路の夫々の接続または切断を示す信号が含まれていることを特徴とするスイッチ装置。
【請求項５】
第１〜第３のプロセッサと、
前記第１〜第３のプロセッサを接続するためのスイッチ装置と、
前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、
前記スイッチ装置を制御する制御部と、
を備え、
前記スイッチ装置は、
第１のプロセッサを接続するための第１の端子と、
第２のプロセッサを接続するための第２の端子と、
第３のプロセッサを接続するための第３の端子と、
前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、
前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有し、
前記制御部は、
前記検出信号を受信すると、前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号を前記スイッチ回路に送信し、
前記スイッチ回路は、
前記制御部から送信されてくる前記接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断すること、
を特徴とするプロセッサ間通信システム。
【請求項６】
請求項５に記載のプロセッサ間通信システムであって、
前記スイッチ装置が前記制御部を更に備えることを特徴とするプロセッサ間通信システム。
【請求項７】
請求項６に記載のプロセッサ間通信制御システムであって、
前記スイッチ装置が前記記憶部を更に備えることを特徴とするプロセッサ間通信システム。
【請求項８】
第１〜第３のプロセッサと、
前記第１〜第３のプロセッサを接続するためのスイッチ装置と、
前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、
前記スイッチ装置を制御する制御部と、
を備え、
前記スイッチ装置が、
第１のプロセッサを接続するための第１の端子と、
第２のプロセッサを接続するための第２の端子と、
第３のプロセッサを接続するための第３の端子と、
前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、
前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有するプロセッサ間通信システムの制御方法であって、
前記制御部は、
前記検出信号を受信すると、前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号を前記スイッチ回路に送信し、
前記スイッチ回路は、
前記制御部から送信されてくる前記接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断すること、
を特徴とするプロセッサ間通信システムの制御方法。
【請求項９】
第１〜第３のプロセッサと、
前記第１〜第３のプロセッサを接続するためのスイッチ装置と、
前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、
前記スイッチ装置を制御する制御部と、
を備え、
前記スイッチ装置が、
第１のプロセッサを接続するための第１の端子と、
第２のプロセッサを接続するための第２の端子と、
第３のプロセッサを接続するための第３の端子と、
前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、
前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有するプロセッサ間通信システムの前記制御部に、
前記検出信号を受信する手順と、
前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を指示する接続信号を前記スイッチ回路に送信する手順と、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統のシミュレーションにおける前進／後退代入の処理を複数のプロセッサで並列処理する際に用いられるスイッチ装置、当該スイッチ装置を含んで構成されるプロセッサ間通信システム、プロセッサ間通信システムの制御方法、及びプログラムに関する。
【背景技術】
【０００２】
わが国の電力系統の運用は、規制緩和によるオープンアクセスの実現により、より一層効率的で柔軟なものとなることが求められている。このような系統運用の実現のためには、高速に系統シミュレーション計算を行う必要があり、その基盤技術として近年発達の著しい複数のプロセッサによる並列計算技術の適用が注目されている。
【０００３】
そして、この系統シミュレーション計算には、様々な種類の計算が含まれるが、そのうちの一つである過渡安定度計算は計算量が大きく、特に高速化が望まれている。過渡安定度計算では、系統全体で構成される連立一次方程式を前進／後退代入の処理によって解くことが一般的に行われる。そのため、この前進／後退代入の処理を並列に行うことが提案されている（例えば、特許文献１参照。）。
【０００４】
また、前進／後退代入の処理を複数のプロセッサを用いて並列に行う場合、プロセッサ間での通信が必要となる。プロセッサ間の通信手段として一般的に用いられるものとしては、複数のプロセッサで共有されるバスや、経路が動的に選択されるクロスバースイッチ（例えば、特許文献２参照。）等がある。
【特許文献１】特開平６−２６１４５３号公報
【特許文献２】特開２００４−３１０７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前進／後退代入の処理を複数のプロセッサを用いて行う場合、各プロセッサに対する処理の割り当てを工夫したとしても、プロセッサ間での通信が必ず発生することとなる。プロセッサ間の通信手段として、前述したバスやクロスバースイッチを用いる場合、通信が必要になった際にプロセッサから要求が出力され、その要求に基づいてバスの調停やクロスバースイッチの経路選択等の処理が行われることとなる。このように、プロセッサ間で通信を行うためには調停等の処理が必要となるため、前進／後退代入の処理を高速化する上では、プロセッサ間の通信に要する時間がボトルネックとなっていた。また、各プロセッサを一対一に相互接続することにより、調停等の処理を不要とすることも考えられるが、プロセッサ数の増加に対する拡張性に欠け、現実的でない。
【０００６】
本発明は上記課題を鑑みてなされたものであり、電力系統のシミュレーションにおける前進／後退代入の処理を複数のプロセッサで並列処理する際のプロセッサ間通信に要する時間を低減させることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明のスイッチ装置は、第１のプロセッサを接続するための第１の端子と、第２のプロセッサを接続するための第２の端子と、第３のプロセッサを接続するための第３の端子と、前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、前記スイッチ回路を介して通信が行われたことを検出して検出信号を出力する検出部と、を備え、前記スイッチ回路は、前記検出信号に応じて送信されてくる、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断することとする。
【０００８】
ここで、第１〜第３のプロセッサとは、例えば、電力系統のシミュレーションにおける前進／後退代入の処理を実行するプロセッサである。そしてこの場合、第１〜第３のプロセッサ間における通信とは、前進／後退代入における代入処理時に発生する通信のことである。前進／後退代入の処理においては、代入の処理が行われるタイミングは予め定めることができる。したがって、プロセッサ間の通信順序も予め定められることとなる。そして、この通信順序に従って、その通信に先立って第１〜第３の端子間の電気的な接続を切り替えておくことにより、プロセッサ間で通信が行われる際に通信路の調停が不要となり、プロセッサ間通信に要する時間を低減させることができる。
【０００９】
また、通信を行うプロセッサ同士が電気的に接続され、通信を行わないプロセッサは電気的に切断された状態となるため、プロセッサから送信されたデータは電気的に接続された送信先のプロセッサのみが受信することとなる。したがって、データを送信する際に宛先を付与する必要が無く、送信データサイズを小さくし、通信時間を低減させることが可能となる。
【００１０】
また、前記スイッチ装置は、前記検出信号を受信すると、通信の順序を記憶する所定の記憶部を参照し、次の通信を行うために必要となる前記接続信号を前記スイッチに出力する制御部を更に備えることとすることができる。  
このように、制御部をスイッチ装置の内部に備えることにより、スイッチの制御を高速に行うことが可能となる。なお、制御部は、プログラムを実行するプロセッサによって実現することもできるし、シーケンサ等のハードウェアによって実現することもできる。
【００１１】
さらに、前記スイッチ装置は、前記所定の記憶部を更に備えることとしてもよい。  
このように記憶部をスイッチ装置の内部に備えることにより、スイッチを制御する際に外部にアクセスする必要がなくなり、スイッチの制御処理を高速化することが可能となる。
【００１２】
また、前記スイッチ装置において、前記スイッチ回路は、通信路と、前記第１の端子と、前記通信路との間を電気的に接続または切断可能な第１のスイッチ回路と、前記第２の端子と、前記通信路との間を電気的に接続または切断可能な第２のスイッチ回路と、前記第３の端子と、前記通信路との間を電気的に接続または切断可能な第３のスイッチ回路と、を備え、前記接続信号には、前記第１〜第３のスイッチ回路の夫々の接続または切断を示す信号が含まれていることとすることができる。  
ここで、第１〜第３のスイッチ回路としては、例えば、パストランジスタ等の双方向スイッチを用いることができる。
【００１３】
また、本発明のプロセッサ間通信システムは、第１〜第３のプロセッサと、前記第１〜第３のプロセッサを接続するためのスイッチ装置と、前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、前記スイッチ装置を制御する制御部と、を備え、前記スイッチ装置は、第１のプロセッサを接続するための第１の端子と、第２のプロセッサを接続するための第２の端子と、第３のプロセッサを接続するための第３の端子と、前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有し、前記制御部は、前記検出信号を受信すると、前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号を前記スイッチ回路に送信し、前記スイッチ回路は、前記制御部から送信されてくる前記接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断することとする。
【００１４】
また、前記プロセッサ間通信システムにおいて、前記スイッチ装置が前記制御部を更に備えることとすることもできる。
【００１５】
さらに、前記プロセッサ間通信システムにおいて、前記スイッチ装置が前記記憶部を更に備えることとしてもよい。
【００１６】
また、本発明のプロセッサ間通信システムの制御方法は、第１〜第３のプロセッサと、前記第１〜第３のプロセッサを接続するためのスイッチ装置と、前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、前記スイッチ装置を制御する制御部と、を備え、前記スイッチ装置が、第１のプロセッサを接続するための第１の端子と、第２のプロセッサを接続するための第２の端子と、第３のプロセッサを接続するための第３の端子と、前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有するプロセッサ間通信システムの制御方法であって、前記制御部は、前記検出信号を受信すると、前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を示す接続信号を前記スイッチ回路に送信し、前記スイッチ回路は、前記制御部から送信されてくる前記接続信号に基づいて、前記第１〜第３の端子の夫々の間を電気的に接続または切断することとする。
【００１７】
また、本発明のプログラムは、第１〜第３のプロセッサと、前記第１〜第３のプロセッサを接続するためのスイッチ装置と、前記第１〜第３のプロセッサ間における通信の順序を記憶する記憶部と、前記スイッチ装置を制御する制御部と、を備え、前記スイッチ装置が、第１のプロセッサを接続するための第１の端子と、第２のプロセッサを接続するための第２の端子と、第３のプロセッサを接続するための第３の端子と、前記第１〜第３の端子の夫々の間を電気的に接続または切断可能なスイッチ回路と、前記スイッチ回路を介して通信が行われたことを検出して検出信号を前記制御部に送信する検出部と、を有するプロセッサ間通信システムの前記制御部に、前記検出信号を受信する手順と、前記記憶部を参照し、次の通信を行うために必要となる前記第１〜第３の端子の夫々の間の電気的な接続または切断を指示する接続信号を前記スイッチ回路に送信する手順とを実行させることとする。
【発明の効果】
【００１８】
電力系統のシミュレーションにおける前進／後退代入の処理を複数のプロセッサで並列処理する際のプロセッサ間通信に要する時間を低減させることができる。
【発明を実施するための最良の形態】
【００１９】
＝＝システム構成＝＝
図１は、本発明のプロセッサ間通信システムの一実施例である電力系統シミュレーションシステム１の構成を示す図である。電力系統シミュレーションシステム１は、プロセッサＰ１〜Ｐ５、ローカルメモリＬＭ１〜ＬＭ５、スイッチ装置（以後、「インテリジェントスイッチ」と称する。）ＩＳ１〜ＩＳ５、及び記憶部Ｍ１〜Ｍ５を備えている。
【００２０】
プロセッサＰ１〜Ｐ５は、ローカルメモリＬＭ１〜ＬＭ５に記憶されているプログラムを実行するものである。ローカルメモリＬＭ１〜ＬＭ５は、例えば、ＳＲＡＭやＳＤＲＡＭ等の記憶装置であり、系統シミュレーション計算を並列計算する場合における、各プロセッサＰ１〜Ｐ５に割り当てられたプログラムやデータ等が記憶されている。
【００２１】
インテリジェントスイッチＩＳ１〜ＩＳ５は、プロセッサＰ１〜Ｐ５間で通信を行うための通信経路を形成するスイッチ装置である。記憶部Ｍ１〜Ｍ５は、例えば、ＳＲＡＭやＳＤＲＡＭ等の記憶装置であり、各インテリジェントスイッチＩＳ１〜ＩＳ５を制御するための情報等が記憶されている。なお、本実施形態においては、インテリジェントスイッチＩＳ１〜ＩＳ５ごとに記憶部Ｍ１〜Ｍ５が設けられていることとしたが、インテリジェントスイッチＩＳ１〜ＩＳ５が一つの記憶部を共有する構成とすることもできる。
【００２２】
＝＝スイッチ装置＝＝
図２は、インテリジェントスイッチＩＳ２の構成を示す図である。インテリジェントスイッチＩＳ２は、端子５〜７、スイッチ回路Ｓ１〜Ｓ３、通信路８、検出部９、及び制御部１０を備えている。なお、他のインテリジェントスイッチＩＳ１，ＩＳ３〜ＩＳ５の構成も、インテリジェントスイッチＩＳ２と同様である。
【００２３】
端子（第１の端子）５は、通信路１５を介してプロセッサ（第１のプロセッサ）Ｐ２と接続される端子であり、端子（第２の端子）６は、通信路１６を介してプロセッサ（第２のプロセッサ）Ｐ１と接続される端子であり、端子（第３の端子）７は、通信路１７を介してプロセッサ（第３のプロセッサ）Ｐ３と接続される端子である。なお、図２においては、通信路１７を介して端子７に接続されているプロセッサとしてＰ３だけが示されているが、図１に示したように、プロセッサＰ４，Ｐ５も接続されている。
【００２４】
スイッチ回路（第１のスイッチ回路）Ｓ１は、通信路１５と通信路８との間を電気的に接続または切断可能な装置である。また、スイッチ回路（第２のスイッチ回路）Ｓ２は、通信路１６と通信路８との間を電気的に接続または切断可能な装置である。また、スイッチ回路（第３のスイッチ回路）Ｓ３は、通信路１７と通信路８との間を電気的に接続または切断可能な装置である。スイッチ回路Ｓ１〜Ｓ３は、例えば、パストランジスタ等の双方向スイッチを用いて構成することができる。
【００２５】
検出部９は、インテリジェントスイッチＩＳ２を介して通信が行われたことを検出して検出信号を制御部１０に出力する装置である。本実施形態においては、検出部９は通信路８を流れる電流によって通信を検出することとする。
【００２６】
制御部１０は、記憶部Ｍ２に記憶されたプログラムを実行するプロセッサによって実現される。制御部１０は、検出部９から検出信号を受信すると、記憶部Ｍ２に記憶されているプロセッサＰ１〜Ｐ５間における通信の順序を参照し、プロセッサＰ１〜Ｐ５間における次の通信を行うために、スイッチ回路Ｓ１〜Ｓ３のオン（接続）・オフ（切断）を制御する接続信号を出力する。そして、スイッチ回路Ｓ１〜Ｓ３は、当該接続信号に応じて、オン・オフされる。なお、制御部１０は、プログラムを実行するプロセッサを用いて実現するのではなく、シーケンサ等のハードウェアにより実現することとしてもよい。
【００２７】
記憶部Ｍ２には、プロセッサＰ１〜Ｐ５間において予め定められた通信の順序を示す情報が記憶されている。図３は、記憶部Ｍ２に記憶されている情報を示す図である。本実施形態の記憶部Ｍ２には、プロセッサＰ１〜Ｐ５間における通信の順序を示す情報として、プロセッサＰ１〜Ｐ５間において通信を行うためにスイッチ回路Ｓ１〜Ｓ３の何れをオンとするかを示すスイッチ状態が記憶されている。図３の例においては、通信の順序に従って上から順にスイッチ状態が記憶されている。
【００２８】
なお、記憶部Ｍ２は、インテリジェントスイッチＩＳ２に内蔵されることとしてもよい。また、記憶部Ｍ２には、スイッチ状態ではなく、通信が行われるプロセッサＰ１〜Ｐ５の情報が記憶されていることとしてもよい。そして、通信が行われるプロセッサＰ１〜Ｐ５の情報に基づいて、制御部１０が各スイッチ回路Ｓ１〜Ｓ３のオン・オフを判断して制御することとしてもよい。
【００２９】
図４は、制御部１０が実行する処理を示すフローチャートである。制御部１０は、検出部９から検出信号が送信されてくるのを待機している（Ｓ４０１）。そして、検出部９からの検出信号を受信すると（Ｓ４０１：ＹＥＳ）、制御部１０は、記憶部Ｍ２から次のスイッチ状態を取得し（Ｓ４０２）、取得したスイッチ状態に基づいて接続信号を出力し、各スイッチ回路Ｓ１〜Ｓ３を次の状態に切り替える（Ｓ４０３）。制御部１０は、この一連の処理（Ｓ４０１〜Ｓ４０３）を繰り返し実行する。
【００３０】
図５は、図３に例示した記憶部Ｍ２に記憶されたスイッチ状態に従ってインテリジェントスイッチＩＳ２を制御した場合のプロセッサＰ１〜Ｐ３間の通信状態を示す図である。なお、インテリジェントスイッチＩＳ１は、プロセッサＰ１と通信路１６とを電気的に接続した状態であり、インテリジェントスイッチＩＳ３は、プロセッサＰ３と通信路１７とを電気的に接続した状態であることとする。
【００３１】
図５（ａ）は、初期状態を示す図である。初期状態では、インテリジェントスイッチＩＳ２のスイッチ回路Ｓ１〜Ｓ３は全てオフとなっており、プロセッサＰ１〜Ｐ３の間はいずれも通信可能な状態となっていない。
【００３２】
図５（ｂ）は、制御部１０が記憶部Ｍ２に記憶されている最初のスイッチ状態（Ｓ１，Ｓ２）に基づいてスイッチ回路Ｓ１，Ｓ２をオン、スイッチ回路Ｓ３をオフとした状態を示す図である。この状態においては、プロセッサＰ１とプロセッサＰ２とが電気的に接続されており、プロセッサＰ１，Ｐ２の間で通信可能となる。そして、プロセッサＰ１，Ｐ２の間で通信が行われると、検出部９が検出信号を制御部１０に出力する。制御部１０は当該検出信号を受信すると、記憶部Ｍ２から２番目のスイッチ状態を取得し、スイッチ回路Ｓ１〜Ｓ３を次の状態に切り替える。
【００３３】
図５（ｃ）は、制御部１０が記憶部Ｍ２に記憶されている２番目のスイッチ状態（Ｓ１，Ｓ３）に基づいてスイッチ回路Ｓ１，Ｓ３をオン、スイッチ回路Ｓ２をオフとした状態を示す図である。この状態においては、プロセッサＰ２とプロセッサＰ３とが電気的に接続されており、プロセッサＰ２，Ｐ３の間で通信可能となる。そして、プロセッサＰ２，Ｐ３の間で通信が行われると、検出部９が検出信号を制御部１０に出力する。制御部１０は当該検出信号を受信すると、記憶部Ｍ２から３番目のスイッチ状態を取得し、スイッチ回路Ｓ１〜Ｓ３を次の状態に切り替える。
【００３４】
図５（ｄ）は、制御部１０が記憶部Ｍ２に記憶されている３番目のスイッチ状態（Ｓ２，Ｓ３）に基づいてスイッチ回路Ｓ２，Ｓ３をオン、スイッチ回路Ｓ１をオフとした状態を示す図である。この状態においては、プロセッサＰ１とプロセッサＰ３とが電気的に接続されており、プロセッサＰ１，Ｐ３の間で通信可能となる。
【００３５】
図５の例では、インテリジェントスイッチＩＳ２の動作のみを説明したが、本例と同様に、各インテリジェントスイッチＩＳ１〜ＩＳ５内のスイッチ回路Ｓ１〜Ｓ３のオン・オフを記憶部Ｍ１〜Ｍ５に記憶されたスイッチ状態に従って順次切り替えることにより、プロセッサＰ１〜Ｐ５間の通信経路を制御することができる。
【００３６】
＝＝前進／後退代入＝＝
次に、系統シミュレーション計算における前進／後退代入の処理について説明する。図６は、電力系統の単純なネットワークの例を示す図である。図に示すように、ネットワークは、発電機等の負荷が接続されるノードＮ１〜Ｎ５及びノード間を接続するブランチｂ１〜ｂ６によって構成されている。そして、このようなネットワークにおける過渡安定度計算においては、式（１）で示される連立一次方程式を解く必要がある。ここで、ＹはノードＮ１〜Ｎ５におけるアドミッタンス行列、ＶはノードＮ１〜Ｎ５の電圧値を示す変数ベクトル、ＩはノードＮ１〜Ｎ５に与えられる電流値を示す定数ベクトルである。  
ＹＶ＝Ｉ                                            ・・・（１）
【００３７】
式（１）で示される連立一次方程式は、ＬＵ分解と前進／後退代入によって解くことができる。ＬＵ分解とは、行列Ｙを式（２）で示される下三角行列Ｌと上三角行列Ｕとに分解するものである。なお、図６において破線で示されるブランチｂ５は、ＬＵ分解によって生じたフィルインに対応するものである。  
Ｙ＝ＬＵ                                            ・・・（２）
【００３８】
そして、式（１），（２）より、連立一次方程式を二つの式（３），（４）に分解することができる。なお、Ｘは変数ベクトルである。  
ＬＸ＝Ｉ                                            ・・・（３）
ＵＶ＝Ｘ                                            ・・・（４）
【００３９】
ここで、式（３）は、Ｌが下三角行列であるため、式（５）〜（９）となる。  
ｌ１１ｘ１＝ｉ１                                      ・・・（５）
ｌ２２ｘ２＝ｉ２                                      ・・・（６）
ｌ３１ｘ１＋ｌ３３ｘ３＝ｉ３                          ・・・（７）
ｌ４２ｘ２＋ｌ４３ｘ３＋ｌ４４ｘ４＝ｉ４              ・・・（８）
ｌ５１ｘ１＋ｌ５３ｘ３＋ｌ５４ｘ４＋ｌ５５ｘ５＝ｉ５  ・・・（９）
まず、式（５）よりｘ１が得られ、式（６）よりｘ２が得られる。そして、このｘ１を式（７）に代入することによりｘ３が得られ、ｘ２とｘ３とを式（８）に代入することによりｘ４が得られ、ｘ１，ｘ３，ｘ４を式（９）に代入することによりｘ５が得られる。このように、Ｘの上の要素から順に求めて代入して行くことを前進代入という。
【００４０】
そして、前進代入によって求められたＸを用いて、式（４）よりＶを求めることができる。ここで、式（４）は、Ｕが上三角行列であるため、式（１０）〜（１４）となる。  
ｕ１１ｖ１＋ｕ１３ｖ３＋ｕ１５ｖ５＝ｘ１          ・・・（１０）
ｕ２２ｖ２＋ｕ２４ｖ４＝ｘ２                      ・・・（１１）
ｕ３３ｖ３＋ｕ３４ｖ４＋ｕ３５ｖ５＝ｘ３          ・・・（１２）
ｕ４４ｖ４＋ｕ４５ｖ５＝ｘ４                      ・・・（１３）
ｕ５５ｖ５＝ｘ５                                  ・・・（１４）
まず、式（１４）よりｖ５が得られる。そして、このｖ５を式（１３）に代入することによりｖ４が得られ、ｖ４とｖ５とを式（１２）に代入することによりｖ３が得られ、ｖ４を式（１１）に代入することによりｖ２が得られ、ｖ３とｖ５とを式（１０）に代入することによりｖ１が得られる。このように、Ｖの下の要素から順に求めて代入して行くことを後退代入という。このように、ＬＵ分解と前進／後退代入によって連立一次方程式を解くことができる。
【００４１】
図７は、図６に示した系統ネットワークにおける、前進代入の処理の流れを示すツリー図である。図の横向きの矢印は、あるノードＮｉにおけるｘｉを、他のノードＮｊにおけるｘｊを求めるために代入する処理を示すものである。本実施形態においては、このように代入することを、ノードＮｉを消去してノードＮｊにｘｉを渡すと表現することとする。
【００４２】
また、図中において四角で囲まれたｘｉ（ｊ）は、ノードＮｊに渡されるｘｉを示している。例えば、ノードＮ１を消去する場合、ノードＮ３とノードＮ５の二つのノードに対してｘ１を渡す必要があるが、ノードＮ１はノードＮ３のみにｘ１を渡し、ノードＮ３はノードＮ５に渡されるｘ１を保持することとする。そして、このように保持されたｘ１は、ノードＮ３からノードＮ４にｘ３が渡される際にあわせてノードＮ４に渡される。さらに、ノードＮ４は、ノードＮ３からノードＮ５に渡されるｘ３も保持する。最終的に、ノードＮ４からノードＮ５にｘ１，ｘ３，ｘ４が渡されることにより、ｘ５が求められる。
【００４３】
図７から明らかなように、ノードＮ１の消去とノードＮ２の消去は並列して行うことができる。つまり、ノードの消去を一つの処理単位として考えた場合、図６に示した系統ネットワークにおいてノードＮ１〜Ｎ４の消去を逐次処理で行った場合は４ステップの処理が必要であるのに対し、並列処理では３ステップの処理で行えることとなる。本実施形態において、並列処理における各ステップのことをステージと称することとする。例えば、図７においては、ステージ１でノードＮ１及びノードＮ２の消去が並列に行われ、ステージ２でノードＮ３の消去が行われ、ステージ３でノード４の消去が行われることが示されている。
【００４４】
なお、前進代入を複数のプロセッサを用いて並列に行う場合、ｘｉを求めるプロセッサとｘｊを求めるプロセッサが異なれば、ノードＮｉを消去してノードＮｊにｘｉを渡す際にプロセッサ間の通信が発生することとなる。また、後退代入の場合は、図７に示したツリー図を逆に辿ることとなる。
【００４５】
＝＝前進／後退代入への適用＝＝
図８は、電力系統シミュレーションシステム１において図７に示した前進代入を行う場合の、プロセッサＰ１〜Ｐ５の割り当ての例、及び記憶部Ｍ１〜Ｍ５に記憶されたスイッチ状態を示す図である。
【００４６】
本例では、ノードＮ１におけるｘ１を求めるためのプロセッサとしてプロセッサＰ１が割り当てられている。また、ノードＮ３に対してプロセッサＰ２、ノードＮ２に対してプロセッサＰ３、ノードＮ４に対してプロセッサＰ４、ノードＮ５に対してプロセッサＰ５が割り当てられている。
【００４７】
そして、各記憶部Ｍ１〜Ｍ５には、図７に示した前進代入を行う場合におけるプロセッサＰ１〜Ｐ５間の通信の順序に基づいたスイッチ状態が記憶されている。本例のように、各ノードＮ１〜Ｎ５を異なるプロセッサＰ１〜Ｐ５に割り当てた場合、ノードの消去の際にプロセッサ間通信が発生することとなる。そして、プロセッサＰ１〜Ｐ５の間における通信の順序は、図７に示されたツリー図に示されるように、予め決まっている。したがって、各記憶部Ｍ１〜Ｍ５に、このように予め定められたプロセッサＰ１〜Ｐ５の間における通信の順序に基づいたスイッチ状態を記憶させておくことが可能となる。
【００４８】
ここで、ＬＵ分解やツリー図の作成等、系統シミュレーション計算における前進代入を行う前の処理は、プロセッサＰ１〜Ｐ５またはその他のプロセッサ（不図示）を用いて行われており、前進代入の処理を開始する前に、プロセッサＰ１〜Ｐ５またはその他のプロセッサ（不図示）から記憶部Ｍ１〜Ｍ５にスイッチ状態が書き込まれることとする。
【００４９】
なお、記憶部Ｍ１〜Ｍ５への書き込みは、システムバス（不図示）経由で行うこととしてもよいし、インテリジェントスイッチＩＳ１〜ＩＳ５経由で行うこととしてもよい。記憶部Ｍ１〜Ｍ５への書き込みをインテリジェントスイッチＩＳ１〜ＩＳ５経由で行う場合には、インテリジェントスイッチＩＳ１〜ＩＳ５内に、プロセッサＰ１〜Ｐ５から記憶部Ｍ１〜Ｍ５へのパスを設けておけばよい。
【００５０】
図９は、図８に示した電力系統シミュレーションシステム１におけるインテリジェントスイッチＩＳ１〜ＩＳ５の状態遷移を示す図である。図９（ａ）は、前進代入処理のステージ１におけるインテリジェントスイッチＩＳ１〜ＩＳ５の状態を示す図である。ステージ１が開始されると、各スイッチＩＳ１〜ＩＳ５は、記憶部Ｍ１〜Ｍ５に記憶されている最初のスイッチ状態を参照し、スイッチ回路Ｓ１〜Ｓ３のオン・オフを切り替える。ここで、各記憶部Ｍ１〜Ｍ５に記憶されている最初のスイッチ状態は、順に（Ｓ１，Ｓ３）、（Ｓ１，Ｓ２）、（Ｓ１，Ｓ３）、（Ｓ１，Ｓ２）、（Ｓ１，Ｓ２）である。このスイッチ状態に基づいてインテリジェントスイッチＩＳ１〜ＩＳ５のスイッチ回路Ｓ１〜Ｓ３のオン・オフが切り替えられると、プロセッサＰ１とプロセッサＰ２とが電気的に接続され、また、プロセッサＰ３とプロセッサＰ４とが電気的に接続された状態となる。
【００５１】
そして、プロセッサＰ１はｘ１を求める処理が完了すると、電気的に接続されたプロセッサＰ２に対してｘ１を送信する。プロセッサＰ１がｘ１を送信しようとするときには、既にプロセッサＰ１とプロセッサＰ２とが１対１に電気的に接続された状態となっている。そのため、プロセッサＰ１は、ｘ１を送信するための要求を出力して通信路の調停を行う必要がなく、送信先を明示する必要もない。
【００５２】
同様に、プロセッサＰ３はｘ２を求める処理が完了すると、電気的に接続されたプロセッサＰ４に対してｘ２を送信する。この場合においても、プロセッサＰ３は、通信路の調停を行う必要がなく、送信先を明示する必要もない。
【００５３】
そして、ステージ１におけるプロセッサＰ１からプロセッサＰ２への通信を検出すると、インテリジェントスイッチＩＳ１，ＩＳ２は、次の状態に遷移する。同様に、ステージ１におけるプロセッサＰ３からプロセッサＰ４への通信を検出すると、インテリジェントスイッチＩＳ３，ＩＳ４は、次の状態に遷移する。
【００５４】
図９（ｂ）は、前進代入処理のステージ２におけるインテリジェントスイッチＩＳ１〜ＩＳ５の状態を示す図である。インテリジェントスイッチＩＳ１は、ステージ１において通信を検出すると、記憶部Ｍ１に記憶されている次のスイッチ状態を参照する。しかし、記憶部Ｍ１には、次のスイッチ状態が記憶されていないため、インテリジェントスイッチＩＳ１は、スイッチ回路Ｓ１〜Ｓ３の状態を変更せずに保持する。
【００５５】
インテリジェントスイッチＩＳ２は、ステージ１において通信を検出すると、記憶部Ｍ２に記憶されている次のスイッチ状態を参照する。次のスイッチ状態は（Ｓ１，Ｓ３）であるため、インテリジェントスイッチＩＳ２は、スイッチ回路Ｓ１，Ｓ３をオン、スイッチ回路Ｓ２をオフの状態に切り替える。
【００５６】
インテリジェントスイッチＩＳ３は、ステージ１において通信を検出すると、記憶部Ｍ３に記憶されている次のスイッチ状態を参照する。次のスイッチ状態は（Ｓ２，Ｓ３）であるため、インテリジェントスイッチＩＳ３は、スイッチ回路Ｓ２，Ｓ３をオン、スイッチ回路Ｓ１をオフの状態に切り替える。
【００５７】
インテリジェントスイッチＩＳ４は、ステージ１において通信を検出すると、記憶部Ｍ４に記憶されている次のスイッチ状態を参照する。次のスイッチ状態はステージ１と同じ（Ｓ１，Ｓ２）であるため、インテリジェントスイッチＩＳ４は、スイッチ回路Ｓ１〜Ｓ３の状態を変更せずに保持する。
【００５８】
これにより、図９（ｂ）に示すように、プロセッサＰ２とプロセッサＰ４とが１対１に電気的に接続された状態となる。そして、プロセッサＰ２はｘ３を求める処理が完了すると、電気的に接続されたプロセッサＰ４に対してｘ３及びｘ１（５）を送信する。この場合においても、プロセッサＰ２は、通信路の調停を行う必要がなく、送信先を明示する必要もない。
【００５９】
そして、ステージ２におけるプロセッサＰ２からプロセッサＰ４への通信を検出すると、インテリジェントスイッチＩＳ２〜ＩＳ４は、次の状態に遷移する。
【００６０】
図９（ｃ）は、前進代入処理のステージ３におけるインテリジェントスイッチＩＳ１〜ＩＳ５の状態を示す図である。インテリジェントスイッチＩＳ２は、ステージ２において通信を検出すると、記憶部Ｍ２に記憶されている次のスイッチ状態を参照する。しかし、記憶部Ｍ２には、次のスイッチ状態が記憶されていないため、インテリジェントスイッチＩＳ２は、スイッチ回路Ｓ１〜Ｓ３の状態を変更せずに保持する。
【００６１】
インテリジェントスイッチＩＳ３は、ステージ２において通信を検出すると、記憶部Ｍ３に記憶されている次のスイッチ状態を参照する。しかし、記憶部Ｍ３には、次のスイッチ状態が記憶されていないため、インテリジェントスイッチＩＳ３は、スイッチ回路Ｓ１〜Ｓ３の状態を変更せずに保持する。
【００６２】
インテリジェントスイッチＩＳ４は、ステージ２において通信を検出すると、記憶部Ｍ４に記憶されている次のスイッチ状態を参照する。次のスイッチ状態は（Ｓ１，Ｓ３）であるため、インテリジェントスイッチＩＳ４は、スイッチ回路Ｓ１，Ｓ３をオン、スイッチ回路Ｓ２をオフの状態に切り替える。
【００６３】
これにより、図９（ｃ）に示すように、プロセッサＰ４とプロセッサＰ５とが１対１に電気的に接続された状態となる。そして、プロセッサＰ４はｘ４を求める処理が完了すると、電気的に接続されたプロセッサＰ５に対してｘ１、ｘ３、及びｘ４を送信する。この場合においても、プロセッサＰ４は、通信路の調停を行う必要がなく、送信先を明示する必要もない。
【００６４】
このように、プロセッサＰ１〜Ｐ５を用いて前進代入の処理を実行する場合において、プロセッサＰ１〜Ｐ５間の通信順序に基づいたスイッチ状態を記憶部Ｍ１〜Ｍ５に記憶しておくことにより、プロセッサＰ１〜Ｐ５間の通信に要する時間を低減させることが可能である。なお、図８及び図９においては、系統シミュレーション計算における前進代入の処理を行う場合について説明したが、後退代入の処理についても同様に行うことが可能である。
【００６５】
以上、本実施形態の電力系統シミュレーションシステム１について説明した。前述したように、インテリジェントスイッチＩＳ１〜ＩＳ５が、前進／後退代入の処理において予め定められた通信の順序に従ってスイッチ回路Ｓ１〜Ｓ３の状態を切り替えることにより、プロセッサＰ１〜Ｐ５間で通信が行われる際に通信路を使用するための調停が不要となり、プロセッサ間通信に要する時間を低減させることができる。また、プロセッサ間通信の際には、プロセッサＰ１〜Ｐ５が一対一に電気的に接続されるため、送信するデータに宛先を付与しなくてもよい。そのため、送信されるデータのデータサイズを小さくすることが可能となり、通信時間を低減させることが可能となる。
【００６６】
また、図９（ａ）に示したように、複数のプロセッサ間通信をデータの衝突を発生させることなく並列に行うことができるため、システム全体におけるプロセッサ間通信に要する時間を低減させることが可能となる。
【００６７】
また、インテリジェントスイッチＩＳ１〜ＩＳ５は、制御部１０を内部に備えているため、各インテリジェントスイッチＩＳ１〜ＩＳ５の制御を高速に行うことが可能となる。そして、各インテリジェントスイッチＩＳ１〜ＩＳ５の制御部１０は、検出部９からの検出信号のみに基づいてスイッチ回路Ｓ１〜Ｓ３を制御することが可能である。そのため、インテリジェントスイッチＩＳ１〜ＩＳ５の間で同期を取るための信号を送受信する必要がなく、待ち時間も発生しない。
【００６８】
また、本実施形態のインテリジェントスイッチＩＳ１〜ＩＳ８は、スイッチ回路Ｓ１〜Ｓ３間が通信路８によって接続され、検出部９が当該通信路８を流れる電流によって通信を検出することとしている。このような構成とすることにより、端子５〜７間における通信を一つの検出部９を用いて集中的に管理することができ、制御部１０での制御が簡単になるとともに、回路規模を抑えることができる。
【００６９】
なお、本実施形態においてはプロセッサ数が５つの例を示したが、プロセッサ数をさらに増やす場合においても、このようなインテリジェントスイッチをプロセッサ数に応じて追加することにより、容易に拡張することが可能である。
【００７０】
また、本実施形態においては記憶部Ｍ１〜Ｍ５をインテリジェントスイッチＩＳ１〜ＩＳ５の外部に設けることとしたが、記憶部Ｍ１〜Ｍ５をインテリジェントスイッチＩＳ１〜ＩＳ５の内部に備えることとしてもよい。このような構成とすれば、インテリジェントスイッチＩＳ１〜ＩＳ５を制御する際に外部にアクセスする必要が無くなり、インテリジェントスイッチＩＳ１〜ＩＳ５の制御処理の速度を向上させることができる。
【００７１】
＝＝その他の実施形態＝＝
次に、インテリジェントスイッチのその他の実施形態について説明する。図１０は、スイッチ回路Ｓ１〜Ｓ３を制御するための接続信号を記憶するレジスタＲ１〜Ｒ３を備えるインテリジェントスイッチＩＳ６の構成を示す図である。インテリジェントスイッチＩＳ６は、インテリジェントスイッチＩＳ１〜ＩＳ５が備えるスイッチ回路Ｓ１〜Ｓ３、端子５〜７、通信路８、検出部９、及び制御部１０に加えて、レジスタＲ１〜Ｒ３を備えている。レジスタＲ１はスイッチ回路Ｓ１と接続されており、レジスタＲ１に記憶されている値に応じてスイッチ回路Ｓ１のオン・オフが制御される。同様に、レジスタＲ２はスイッチ回路Ｓ２と接続され、レジスタＲ３とスイッチ回路Ｓ３とが接続されている。
【００７２】
このような構成とすることにより、制御部１０は、接続信号をレジスタＲ１〜Ｒ３に書き込むことによってスイッチ回路Ｓ１〜Ｓ３を制御することが可能となる。つまり、制御部１０は、スイッチ回路Ｓ１〜Ｓ３の状態を保持するために接続信号を出し続ける必要がなく、制御が容易となる。
【００７３】
図１１は、検出部を複数備えるインテリジェントスイッチＩＳ７の構成を示す図である。インテリジェントスイッチＩＳ７は、インテリジェントスイッチＩＳ１〜ＩＳ５が備える検出部９のかわりに、複数の検出部２１〜２３を備えている。検出部２１は、端子５とスイッチ回路Ｓ１との間の通信路２４に接続されており、当該通信路２４の電流を検出すると、検出信号を制御部１０に送信する。同様に、検出部２２は、端子６とスイッチ回路Ｓ２との間の通信路２５に接続され、検出部２３は、端子７とスイッチ回路Ｓ３との間の通信路２６に接続されている。そして、制御部１０は、例えば、スイッチ回路Ｓ１，Ｓ２をオン、スイッチ回路Ｓ３をオフとしている場合には、検出部２１，２２からの検出信号を受信することによって、通信が行われたと判断する。
【００７４】
このような構成とすることにより、プロセッサ間通信において送信されるデータが、通信路８を通過しただけでなくスイッチ回路Ｓ１〜Ｓ３を通過した後に、スイッチ回路Ｓ１〜Ｓ３のオン・オフが切り替わることとなる。したがって、データがスイッチ回路Ｓ１〜Ｓ３を通過する前にスイッチ回路Ｓ１〜Ｓ３が切り替わってしまい、通信が正常に行われない状態となることを完全に防ぐことが可能となる。
【００７５】
図１２は、制御部１０が外部に設けられたインテリジェントスイッチＩＳ８の構成を示す図である。インテリジェントスイッチＩＳ８は、インテリジェントスイッチＩＳ１〜ＩＳ５が備える制御部１０を備えておらず、制御部１０はその外部に設けられている。このように制御部１０を外部に設けることにより、複数のインテリジェントスイッチで制御部１０を共有することが可能となる。
【００７６】
図１３は、制御部１０を共有した電力系統シミュレーションシステム３１の構成を示す図である。インテリジェントスイッチＩＳ９〜ＩＳ１２は、インテリジェントスイッチＩＳ８と同様の構成である。そして、制御部１０が参照する記憶部Ｍには、各インテリジェントスイッチＩＳ８〜ＩＳ１２のスイッチ状態を切り替えるための情報が記憶されている。このような構成とすることにより、制御部１０及び記憶部Ｍを電力系統シミュレーションシステム３１全体で一つとすることができるため、システム全体の回路規模を小さくし、コストを抑制することが可能となる。
【００７７】
以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００７８】
例えば、本実施形態においては、プロセッサ間通信システムの一実施例として電力系統シミュレーションシステムを説明したが、プロセッサ間通信システムの適用範囲はこれに限られるものではなく、前進／後退代入の処理を行う任意のシステムに適用可能である。
【００７９】
さらに、前進／後退代入の処理を行うシステムに限られず、複数のプロセッサを用いて構成されるシステムであって、プロセッサ間の通信順序が予め定められているものであれば適用可能である。
【００８０】
また、本実施形態においては、プロセッサ間が一対一に電気的に接続されて通信が行われる例を示したが、一つのプロセッサから二つ以上のプロセッサに対してデータが送信されるように、つまり、マルチキャストが行われるようにインテリジェントスイッチＩＳ１〜ＩＳ５を制御することも可能である。例えば、図５に示した状態において、インテリジェントスイッチＩＳ２のスイッチ回路Ｓ１〜Ｓ３を全てオンとすれば、プロセッサＰ１〜Ｐ３は相互に電気的に接続された状態となる。この状態において、プロセッサＰ２からデータが送信されると、当該データはプロセッサＰ１とプロセッサＰ３とに送信されることとなる。
【図面の簡単な説明】
【００８１】
【図１】本発明のプロセッサ間通信システムの一実施例である電力系統シミュレーションシステムの構成を示す図である。
【図２】インテリジェントスイッチの構成を示す図である。
【図３】記憶部に記憶されている情報を示す図である。
【図４】制御部が実行する処理を示すフローチャートである。
【図５】記憶部に記憶されたスイッチ状態に従ってインテリジェントスイッチを制御した場合のプロセッサ間の通信状態を示す図である。
【図６】電力系統の単純なネットワークの例を示す図である。
【図７】前進代入の処理の流れを示すツリー図である。
【図８】電力系統シミュレーションシステムにおいて前進代入を行う場合の、プロセッサの割り当ての例、及び記憶部に記憶されたスイッチ状態を示す図である。
【図９】電力系統シミュレーションシステムにおけるインテリジェントスイッチの状態遷移を示す図である。
【図１０】スイッチを制御するための接続信号を記憶するレジスタを備えるインテリジェントスイッチの構成を示す図である。
【図１１】検出部を複数備えるインテリジェントスイッチの構成を示す図である。
【図１２】制御部が外部に設けられたインテリジェントスイッチの構成を示す図である。
【図１３】制御部を共有した電力系統シミュレーションシステムの構成を示す図である。
【符号の説明】
【００８２】
１  電力系統シミュレーションシステム
５〜７  端子
８，１５〜１７  通信路
９，２１〜２３  検出部
１０  制御部
Ｐ１〜Ｐ５  プロセッサ
ＬＭ１〜ＬＭ５  ローカルメモリ
ＩＳ１〜ＩＳ１２  インテリジェントスイッチ
Ｍ，Ｍ１〜Ｍ５  記憶部
Ｎ１〜Ｎ５  ノード
ｂ１〜ｂ６  ブランチ
Ｒ１〜Ｒ３  レジスタ
【図１】
2006259912.tif 000003
【図２】
2006259912.tif 000004
【図３】
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【図４】
2006259912.tif 000006
【図５】
2006259912.tif 000007
【図６】
2006259912.tif 000008
【図７】
2006259912.tif 000009
【図８】
2006259912.tif 000010
【図９】
2006259912.tif 000011
【図１０】
2006259912.tif 000012
【図１１】
2006259912.tif 000013
【図１２】
2006259912.tif 000014
【図１３】
2006259912.tif 000015