(57)【要約】【課題】  バスマスタが割り込み信号に応じてバススレーブにアクセスする際に適切な優先順位でバスマスタとバススレーブとの間の信号経路を確立することができるバススイッチを提供することを課題とする。【解決手段】  複数のバスマスタ（Ｍ１，Ｍ２）に対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路（Ａ１，Ａ２）と、１個又は複数のバススレーブ（Ｓ１〜Ｓ３）に対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路（Ｂ１〜Ｂ３）とを有するバススイッチ回路が提供される。マスタ側インターフェース回路及びスレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号（１１０）を入力し、割り込み信号に応じて複数のバスマスタ及び１個又は複数のバススレーブとの間の信号経路を確立する。【選択図】        図１
2006048530.tif 000002
【特許請求の範囲】
【請求項１】
複数のバスマスタに対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路と、
１個又は複数のバススレーブに対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路とを有し、
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号を入力し、前記割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立するバススイッチ回路。
【請求項２】
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、１個のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する請求項１記載のバススイッチ回路。
【請求項３】
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、複数のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する請求項１記載のバススイッチ回路。
【請求項４】
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記割り込み信号が入力されると、前記割り込み信号に応じた信号経路を強制的に確立する請求項１記載のバススイッチ回路。
【請求項５】
前記マスタ側インターフェース回路は、前記割り込み信号に応じて確立された信号経路のバスマスタ以外のバスマスタにウェイト信号を送信して待機させる請求項１記載のバススイッチ回路。
【請求項６】
前記マスタ側インターフェース回路は、前記バスマスタからアドレス及びアクセス要求を受信すると、前記アドレスに応じた前記スレーブ側インターフェース回路にアクセス要求を送信する請求項１記載のバススイッチ回路。
【請求項７】
前記スレーブ側インターフェース回路は、前記アクセス要求を受信すると、前記割り込み信号に応じて確立する信号経路のマスタ側インターフェース回路に接続許可信号を送信し、それ以外のマスタ側インターフェース回路に接続不許可信号を送信する請求項６記載のバススイッチ回路。
【請求項８】
前記マスタ側インターフェース回路は、前記スレーブ側インターフェース回路から接続不許可が指示されている間は、対応するバスマスタにウェイト信号を送信して待機させる請求項７記載のバススイッチ回路。
【請求項９】
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記複数のマスタ側インターフェース回路からの接続要求が競合する場合には、前記割り込み信号の優先順位に応じた信号経路を確立する請求項１記載のバススイッチ回路。
【請求項１０】
１個又は複数のバススレーブと、
前記１個又は複数のバススレーブにアクセスするための複数のバスマスタと、
前記複数のバスマスタに対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路と、
前記１個又は複数のバススレーブに対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路とを有し、
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号を入力し、前記割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立するバススイッチシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バススイッチに関し、特にバスマスタ及びバススレーブ間の信号経路を確立するためのバススイッチに関する。
【背景技術】
【０００２】
近年、テクノロジの進歩により１つのＬＳＩにＣＰＵ、ＤＳＰ、ＭＰＥＧ−ＣＯＤＥＣ等の数百Ｋゲート規模の機能ブロックを多数集積することが可能となっている。また、これらの機能ブロック間のデータ通信をスムーズに行い、伝送効率を上げるためにマルチレイヤのバススイッチを使用する例が増えている。組み込み型ＬＳＩシステムにおいても、ＡＲＭ社が提唱するＡＸＩやＯＣＰ等のマルチ構成のバス規格が登場している。
【０００３】
下記の特許文献１の図１０には、複数のマスタと複数のスレーブを接続するバススイッチが開示されている。
【０００４】
【特許文献１】米国特許第６，５８７，９０５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、バスマスタが割り込み信号に応じてバススレーブにアクセスする際に適切な優先順位でバスマスタとバススレーブとの間の信号経路を確立することができるバススイッチを提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、複数のバスマスタに対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路と、１個又は複数のバススレーブに対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路とを有するバススイッチ回路が提供される。マスタ側インターフェース回路及びスレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号を入力し、割り込み信号に応じて複数のバスマスタ及び１個又は複数のバススレーブとの間の信号経路を確立する。
【発明の効果】
【０００７】
割り込み信号に応じて信号経路を確立することにより、割り込み信号によるバスマスタからバススレーブへのアクセスを優先処理することができ、割り込み処理速度を速くすることができる。割り込み処理速度が速くなれば、より低いクロック周波数で所望の性能を得ることができる。クロック周波数を下げることによって消費電力を低減することができる。特に、携帯電話やＰＤＡ等の携帯機器の携帯電源を使用するシステムにおいては、動作時間の延命に大きな効果がある。
【発明を実施するための最良の形態】
【０００８】
図１０は、バススイッチシステムの構成を示すブロック図である。バススイッチシステムは、複数のバスマスタＭ１，Ｍ２と、複数のバススレーブＳ１，Ｓ２，Ｓ３と、バススイッチ回路１０１とを有する。２個のバスマスタＭ１，Ｍ２及び３個のバススレーブＳ１〜Ｓ３を有する場合を例に説明する。バスマスタＭ１，Ｍ２は、例えばＣＰＵ、ＤＳＰ又はＭＰＥＧデコーダ等である。バススレーブＳ１〜Ｓ３は、例えばＳＤＲＡＭ、フラッシュメモリ、ＵＡＲＴ又はＵＳＢ等である。
【０００９】
バスマスタＭ１，Ｍ２は、能動的に各バススレーブＳ１，Ｓ２，Ｓ３にバススイッチ回路１０１を介してアクセスを行うマスターモジュールである。バススレーブＳ１，Ｓ２，Ｓ３は、バスマスタＭ１，Ｍ２からのアクセス要求に応じて各種機能（メモリアクセス、シリアル通信等）を行うスレーブモジュールである。バススイッチ回路１０１は、バスマスタＳ１，Ｓ２とバススレーブＳ１〜Ｓ３との間の信号の流れを調整する。
【００１０】
バススイッチ回路１０１は、マスタ側インターフェース回路Ａ１，Ａ２と、スレーブ側インターフェース回路Ｂ１，Ｂ２，Ｂ３と、スイッチマトリクス１０２とを有する。マスタ側インターフェース回路Ａ１，Ａ２は、デコーダを有し、バスマスタＡ１，Ａ２との間のインターフェース機能を有する。そのデコーダは、バスマスタＡ１，Ａ２から供給されるアドレスをデコードし、接続先のバススレーブＳ１〜Ｓ３を選択する。
【００１１】
スイッチマトリクス１０２では、マスタ側インターフェース回路Ａ１，Ａ２とスレーブ側インターフェース回路Ｂ１〜Ｂ３との間の信号経路が接続され、マスタ側インターフェース回路Ａ１，Ａ２からのアクセス情報がスレーブ側インターフェース回路Ｂ１〜Ｂ３に送られる。
【００１２】
スレーブ側インターフェース回路Ｂ１〜Ｂ３は、バス調停回路（アービタ）を有し、バススレーブＳ１〜Ｓ３との間のインターフェース機能を有する。そのバス調停回路は、各マスタ側インターフェース回路Ａ１，Ａ２からのアクセス要求の調停を行い、要求が同時に起こった場合には、予め決められた優先順位の高いものにアクセス許可を与える。具体的には、スレーブ側インターフェース回路Ｂ１〜Ｂ３は、マスタ側インターフェース回路Ａ１，Ａ２からの経路確立要求の調停を行い、経路確立対象外のマスタ側インターフェース回路Ａ１，Ａ２に対しては、ウェイト（許可待ち）信号を発行し、経路確立対象のマスタ側インターフェース回路Ａ１，Ａ２には、接続許可を発行する。
【００１３】
図１１は、マスタ側インターフェース回路Ａ１の処理を示すフローチャートである。マスタ側インターフェース回路Ａ２もこの処理と同様である。ステップＳ１１０１では、バスマスタＭ１からアクセス要求があるまで待機する。アクセス要求があると、ステップＳ１１０２では、アクセス目的のスレーブ側インターフェース回路Ｂｎに対してアクセス要求を送信する。ここで、スレーブ側インターフェース回路Ｂｎは、アドレスにより特定されるインターフェース回路Ｂ１〜Ｂ３のうちのいずれかである。次に、ステップＳ１１０３では、バスマスタＭ１へウェイト信号を発行して送信する。次に、ステップＳ１１０４では、スレーブ側インターフェース回路Ｂｎからの接続許可を待つ。接続許可が得られると、ステップＳ１１０５では、マスタ側インターフェース回路Ａ１とスレーブ側インターフェース回路Ｂｎとの間の経路確立が完了する。次に、ステップＳ１１０６では、バスマスタＭ１へウェイト解除信号を送信する。次に、ステップＳ１１０７では、バスマスタＭ１のアクセスアドレスが変わり、再度経路確立が必要となったか否かをチェックする。必要であればステップＳ１１０１へ戻り、必要でなければステップＳ１１０６へ戻る。
【００１４】
図１２は、スレーブ側インターフェース回路Ｂ１の処理を示すフローチャートである。スレーブ側インターフェース回路Ｂ２，Ｂ３もこの処理と同様である。ステップＳ１２０１では、マスタ側インターフェース回路Ａ１，Ａ２から経路確立要求が送信されてくるまで待機する。送信されてくると、ステップＳ１２０２では、同時に複数のマスタ側インターフェース回路Ａ１，Ａ２から要求が送信されてきたか否かをチェックする。送信されてきていればステップＳ１２０３へ進み、送信されてきていなければステップＳ１２０５へ進む。ステップＳ１２０３では、優先順位表から接続するマスタ側インターフェース回路Ａｐを決定する。マスタ側インターフェース回路Ａｐは、バスマスタＭ１及びＭ２のうちの優先順位が高い方のマスタ側インターフェース回路であり、マスタ側インターフェース回路Ａ１又はＡ２のいずれかである。次に、ステップＳ１２０４では、マスタ側インターフェース回路Ａｐ以外のマスタ側インターフェース回路に対して接続を不許可とする通知を行う。次に、ステップＳ１２０５では、マスタ側インターフェース回路Ａｐに対して接続許可を通知し、それに対応するバススレーブＳ１〜Ｓ３に対してマスタ側インターフェース回路Ａｐからのデータを渡すように経路を確立して保持する。次に、ステップＳ１２０６では、マスタ側インターフェース回路Ａ１，Ａ２のアクセスが終了するまで待機する。終了したら、ステップＳ１２０１へ戻る。
【００１５】
例えば、バスマスタＭ２がバスマスタＭ１より優先順位が高い場合を説明する。バスマスタＭ１がバススレーブＳ３へアクセスしている途中に、バスマスタＭ２がバススレーブＳ３へのアクセス要求を送信したとする。この場合、インターフェース回路Ｂ３は、バス調停を行い、インターフェース回路Ａ１との経路を切断し、インターフェース回路Ａ２との経路確立を決定する。インターフェース回路Ａ１は、バスマスタＭ１にウェイト信号を送信する。バスマスタＭ１は、処理を中断する。バスマスタＭ２とバススレーブＳ３との間のアクセスが終了すると、インターフェース回路Ａ１は、ウェイト解除信号をバスマスタＭ１へ送信する。バスマスタＭ１は、中断されたアクセスを再開する。
【００１６】
次に、割り込み信号１１０について説明する。割り込み信号１１０は、外部からバスマスタＭ１へ入力される最優先信号であり、バスマスタＭ１及びＭ２よりも優先順位が高い。バスマスタＭ１は、割り込み信号１１０を入力すると、それまでの処理を中断し、割り込み信号１１０に応じたアクセス処理を行う。例えば、バスマスタＭ１がバススレーブＳ３とのアクセス中に割り込み信号１１０が入力されると、バススレーブＳ３とのアクセスを中断し、バススレーブＳ１とのアクセスを開始する。割り込み信号１１０に基づくアクセスが終了すると、中断していたバススレーブＳ３とのアクセスを再開する。
【００１７】
次に、バスマスタＭ２がバススレーブＳ１にアクセスしている途中に、割り込み信号１１０がバスマスタＭ１に入力される場合を説明する。この場合、割り込み信号１１０は、バスマスタＭ２よりも優先順位が高いので、本来、インターフェース回路Ｂ１は、バスマスタＭ２との処理を中断し、バスマスタＭ１の割り込み信号１１０によるアクセスを優先すべきである。しかし、インターフェース回路Ｂ１は、割り込み信号１１０によるアクセス要求であったとしても、バスマスタＭ１からのアクセス要求として判断してしまう。その場合、バスマスタＭ１はバスマスタＭ２よりも優先順位が低いので、バスマスタＭ２の処理を優先してしまう。その結果、割り込み信号１１０によるバスマスタＭ１の処理が待たされてしまう。
【００１８】
以上のように、バススイッチ回路１０１は、複数のバスマスタＭ１，Ｍ２からのアクセス要求を調停し、バスマスタＭ１，Ｍ２とバススレーブＳ１〜Ｓ３との間の信号伝送経路を確立することによって高いスループットを実現する。しかし、バススイッチシステムのＬＳＩでは、ＬＳＩ外部からの複数の要求に対して高速なリアルタイム応答性能が要求されるために割り込み信号１１０を多用する。
【００１９】
また、近年の携帯機器の需要の増加により、より低いクロック周波数で、より消費電力を低減することによって携帯機器の寿命を延ばしつつ、動画などが処理できるような高速処理が必要とされる。割り込み処理に対してバススイッチ１１０の適切な経路確立が行われれば、システムのクロック周波数を低減することが可能となる。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態によるバススイッチシステムの構成例を示すブロック図である。本実施形態は、図１０のものと基本的に同じであり、両者が異なる点を以下に説明する。割り込み信号１１０は、バスマスタＭ１の他に、マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３に入力される。
【００２１】
バスマスタＭ１は、外部から割り込み信号１１０が入力されると、割り込み信号１１０に応じたバススレーブへのアクセスを優先処理する。その際、バスマスタＭ１が割り込み信号１１０によりアクセスするバススレーブに対して最優先でアクセスできるように、マスタ側インターフェース回路Ａ１，Ａ２とスレーブ側インターフェース回路Ｂ１〜Ｂ３が動作する。この動作により、割り込み信号１１０の入力時に、バスマスタＭ１は、速い応答速度でバススレーブにアクセスすることが可能となる。
【００２２】
例えば、バスマスタＭ２がバススレーブＳ１にアクセスしている途中に、割り込み信号１１０がバスマスタＭ１に入力される場合を説明する。バスマスタＭ１は、割り込み信号１１０を入力すると、所定の処理を行う。例えば、バススレーブＳ１へのアクセス処理を行う。インターフェース回路Ｂ１は、割り込み信号１１０の入力がある場合には、割り込み信号１１０の処理がバスマスタＭ２よりも優先順位が高いので、割り込み信号１１０によるバスマスタＭ１の処理を優先する。また、インターフェース回路Ｂ１は、割り込み信号１１０の入力がない場合には、バスマスタＭ１がバスマスタＭ２よりも優先順位が低いので、バスマスタＭ２の処理を優先する。このように、インターフェース回路Ｂ１は、割り込み信号１１０を入力することにより、適切な優先順位で処理を行うことができる。
【００２３】
図２は、マスタ側インターフェース回路Ａ１の処理例を示すフローチャートである。マスタ側インターフェース回路Ａ２もこの処理と同様である。
【００２４】
まず、通常動作時のステップＳ２０１〜Ｓ２０８を説明する。ステップＳ２０１では、通常動作時の処理を行う。次に、ステップＳ２０２では、バスマスタＭ１からアクセス要求があるまで待機する。アクセス要求があると、ステップＳ２０３では、アクセス目的のスレーブ側インターフェース回路Ｂｎに対して新規アクセス要求を送信する。ここで、スレーブ側インターフェース回路Ｂｎは、アドレスにより特定されるインターフェース回路Ｂ１〜Ｂ３のうちのいずれかである。次に、ステップＳ２０４では、バスマスタＭ１へウェイト信号を発行して送信する。次に、ステップＳ２０５では、スレーブ側インターフェース回路Ｂｎからの接続許可を待つ。接続許可が得られると、ステップＳ２０６では、マスタ側インターフェース回路Ａ１とスレーブ側インターフェース回路Ｂｎとの間の経路確立が完了する。次に、ステップＳ２０７では、バスマスタＭ１へウェイト解除信号を送信する。次に、ステップＳ２０８では、バスマスタＭ１のアクセスアドレスが変わり、再度経路確立が必要となったか否かをチェックする。必要であればステップＳ２０２へ戻り、必要でなければステップＳ２０７へ戻る。
【００２５】
次に、割り込み処理のステップＳ２１１〜Ｓ２１３を説明する。ステップＳ２１１では、割り込み信号１１０の入力を検出すると、ステップＳ２１２へ進む。通常動作時にどの状態であっても割り込み信号１１０が入力された場合には、ステップＳ２１２へ進む。ステップＳ２１２では、自分が割り込み対象のバスマスタ（例えばバスマスタＭ１）を受け持つマスタ側インターフェース回路（例えばインターフェース回路Ａ１）であるか否かをチェックする。そうである場合には、上記のステップＳ２０３以降の処理を行い、インターフェース回路Ｂｎへアクセス要求を行い、割り込み信号１１０の処理を優先処理する。そうでない場合には、ステップＳ２１３へ進む。ステップＳ２１３では、自己に対応するバスマスタへウェイト信号を発行して送信し、ステップＳ２０５へ進む。
【００２６】
以上のように、マスタ側インターフェース回路Ａ１，Ａ２は、割り込み信号１１０に応じて確立された信号経路のバスマスタＭ１以外のバスマスタＭ２にウェイト信号を送信して待機させる。
【００２７】
図３は、スレーブ側インターフェース回路Ｂ１の処理例を示すフローチャートである。スレーブ側インターフェース回路Ｂ２，Ｂ３もこの処理と同様である。
【００２８】
まず、通常動作時のステップＳ３０１〜Ｓ３０７を説明する。ステップＳ３０１では、通常動作時の処理を行う。次に、ステップＳ３０２では、マスタ側インターフェース回路Ａ１，Ａ２から経路確立要求が送信されてくるまで待機する。送信されてくると、ステップＳ３０３では、同時に複数のマスタ側インターフェース回路Ａ１，Ａ２から要求が送信されてきたか否かをチェックする。送信されてきていればステップＳ３０４へ進み、送信されてきていなければステップＳ３０６へ進む。ステップＳ３０４では、優先順位表から接続するマスタ側インターフェース回路Ａｐを決定する。マスタ側インターフェース回路Ａｐは、バスマスタＭ１及びＭ２のうちの優先順位が高い方のマスタ側インターフェース回路であり、マスタ側インターフェース回路Ａ１又はＡ２のいずれかである。次に、ステップＳ３０５では、マスタ側インターフェース回路Ａｐ以外のマスタ側インターフェース回路に対して接続を不許可とする通知を行う。次に、ステップＳ３０６では、マスタ側インターフェース回路Ａｐに対して接続許可を通知し、それに対応するバススレーブＳ１〜Ｓ３に対してマスタ側インターフェース回路Ａｐからのデータを渡すように経路を確立して保持する。次に、ステップＳ３０７では、マスタ側インターフェース回路Ａ１，Ａ２のアクセスが終了するまで待機する。終了したら、ステップＳ３０２へ戻る。
【００２９】
次に、割り込み処理のステップＳ３１１〜Ｓ３１３を説明する。ステップＳ３１１では、割り込み信号１１０の入力を検出すると、ステップＳ３１２へ進む。通常動作時にどの状態であっても割り込み信号１１０が入力された場合には、ステップＳ３１２へ進む。ステップＳ３１２では、既に経路を確立しているか否かをチェックする。確立していればステップＳ３１３へ進み、確立していなければステップＳ３０６へ進む。ステップＳ３１３では、予め割り当てられたマスタ側インターフェース回路（例えばインターフェース回路Ａ１）以外のマスタ側インターフェース回路に対して接続不許可のウェイト信号を送信する。例えば、割り込み信号１１０の処理を行うバスマスタＭ１を優先させるため、それ以外のバスマスタＭ２のインターフェース回路Ａ２にウェイト信号を送信する。その後、上記のステップＳ３０６以降の処理を行う。すなわち、割り込み信号１１０が入力されると、割り込み信号１１０に応じた信号経路を強制的に確立するために、割り込み信号１１０に応じてマスタ側インターフェース回路Ａ１に接続許可を送信する。割り込み信号１１０が入力されたときには、優先順位に応じて信号経路を確立してもよい。
【００３０】
以上のように、本実施形態によるバススイッチ回路１０１は、複数のバスマスタＭ１，Ｍ２に対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路Ａ１，Ａ２と、１個又は複数のバススレーブＳ１〜Ｓ３に対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路Ｂ１〜Ｂ３とを有する。マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３は、少なくとも１個のバスマスタＭ１に入力される割り込み信号１１０を入力し、割り込み信号１１０に応じて複数のバスマスタＭ１，Ｍ２と１個又は複数のバススレーブＳ１〜Ｓ３との間の信号経路を確立する。
【００３１】
バスマスタは、バススレーブにアクセスするためにアドレス及びアクセス要求をマスタ側インターフェース回路に送信する。マスタ側インターフェース回路は、バスマスタからアドレス及びアクセス要求を受信すると、そのアドレスに応じたスレーブ側インターフェース回路にアドレス及びアクセス要求を送信する。スレーブ側インターフェース回路は、アクセス要求を受信すると、割り込み信号に応じて確立する信号経路のマスタ側インターフェース回路に接続許可信号を送信し、それ以外のマスタ側インターフェース回路に接続不許可信号を送信する。マスタ側インターフェース回路は、スレーブ側インターフェース回路から接続不許可が指示されている間は、対応するバスマスタにウェイト信号を送信して待機させる。スレーブ側インターフェース回路は、信号経路が確立されたマスタ側インターフェース回路からのアドレス及びアクセス制御信号をバススレーブに出力する。バススレーブは、例えばメモリであり、アドレス及びアクセス制御信号に応じて、データをスレーブ側インターフェース回路に出力する。そのデータは、信号経路が確立されたマスタ側インターフェース回路を介してバスマスタに伝送される。
【００３２】
（第２の実施形態）
図４は、本発明の第２の実施形態によるバススイッチシステムの構成例を示すブロック図である。本実施形態は、第１の実施形態（図１）と基本的に同じであり、両者が異なる点を以下に説明する。２本の割り込み信号１１０ａ及び１１０ｂは、バスマスタＭ１の他に、マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３に入力される。割り込み信号１１０ａ及び１１０ｂは、それぞれ優先順位が設定されている。バスマスタＭ１は、割り込み信号１１０ａ及び１１０ｂが同時に入力された場合には、その優先順位に従っていずれかを優先処理する。
【００３３】
図５は、マスタ側インターフェース回路Ａ１の処理例を示すフローチャートである。マスタ側インターフェース回路Ａ２もこの処理と同様である。ステップＳ５０１〜Ｓ５０８は、通常動作時の処理であり、図２のステップＳ２０１〜Ｓ２０８と同様である。ステップＳ５１１〜Ｓ５１３は、割り込み処理であり、図２のステップＳ２１１〜Ｓ２１３と同様である。
【００３４】
図６は、スレーブ側インターフェース回路Ｂ１の処理例を示すフローチャートである。スレーブ側インターフェース回路Ｂ２，Ｂ３もこの処理と同様である。ステップＳ６０１〜Ｓ６０７は、通常動作時の処理であり、図３のステップＳ３０１〜Ｓ３０７と同様である。
【００３５】
割り込み処理のステップＳ６１１〜Ｓ６１４を説明する。ステップＳ６１１では、割り込み信号１１０の入力を検出すると、ステップＳ６１２へ進む。ステップＳ６１２では、既に経路を確立しているか否かをチェックする。確立していればステップＳ６１３へ進み、確立していなければステップＳ６０６へ進む。ステップＳ６１３では、予め割り当てられたマスタ側インターフェース回路（例えばインターフェース回路Ａ１）以外のマスタ側インターフェース回路に対して接続不許可のウェイト信号を送信する。次に、ステップＳ６１４では、入力された割り込み信号１１０ａ又は１１０ｂに応じて、接続するマスタ側インターフェース回路Ａｐを決定する。その後、ステップＳ６０６以降の処理を行う。
【００３６】
以上のように、割り込み信号１１０ａ及び１１０ｂは、バスマスタＭ１及びＭ２よりも優先順位が高い処理を指示する。バスマスタＭ１は、割り込み信号１１０ａ又は１１０ｂが入力されると、現在の処理を中断し、割り込み信号１１０ａ又は１１０ｂの処理を優先処理する。また、割り込み信号１１０ａ又は１１０ｂが同時に入力されたときには、予め定められた優先順位に従い、いずれかを優先して処理する。その後の処理は、第１の実施形態と同様に、マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３は、割り込み信号１１０ａ又は１１０ｂの入力に応じて、適切な優先順位で優先処理することができる。
【００３７】
マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３は、１個のバスマスタＭ１に入力される複数の割り込み信号１１０ａ，１１０ｂを入力し、複数の割り込み信号１１０ａ，１１０ｂに応じて複数のバスマスタＭ１，Ｍ２と１個又は複数のバススレーブＳ１〜Ｓ３との間の信号経路を確立する。
【００３８】
（第３の実施形態）
図７は、本発明の第３の実施形態によるバススイッチシステムの構成例を示すブロック図である。本実施形態は、第２の実施形態（図４）と基本的に同じであり、両者が異なる点を以下に説明する。２本の割り込み信号１１０ｃ及び１１０ｄは、バスマスタＭ２の他に、マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３に入力される。割り込み信号１１０ｃ及び１１０ｄは、それぞれ優先順位が設定されている。バスマスタＭ２は、割り込み信号１１０ｃ及び１１０ｄが同時に入力された場合には、その優先順位に従っていずれかを優先処理する。また、割り込み信号１１０ａ，１１０ｂ，１１０ｃ，１１０ｄは、それぞれ優先順位が設定されている。マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３は、その優先順位に従って、割り込み信号１１０ａ，１１０ｂ，１１０ｃ，１１０ｄの処理を行う。
【００３９】
図８は、マスタ側インターフェース回路Ａ１の処理例を示すフローチャートである。マスタ側インターフェース回路Ａ２もこの処理と同様である。ステップＳ８０１〜Ｓ８０８は、通常動作時の処理であり、図２のステップＳ２０１〜Ｓ２０８と同様である。ステップＳ８１１〜Ｓ８１３は、割り込み処理であり、図２のステップＳ２１１〜Ｓ２１３と同様である。
【００４０】
例えば、割り込み信号１１０ａが入力される場合を説明する。インターフェース回路Ｂｎは、インターフェース回路Ａ２からアクセスされている途中に、割り込み信号１１０ａが入力されると、インターフェース回路Ａ２にウェイト信号を送信し、インターフェース回路Ａ１に接続許可信号を送信する。インターフェース回路Ａ１は、ステップＳ９０５において、接続許可を得るのでステップＳ９０６へ進み、経路を確立する。インターフェース回路Ａ２は、ステップＳ９０５において、ウェイト信号を得るのでステップＳ９０５で接続許可を得るまで待機する。
【００４１】
図９は、スレーブ側インターフェース回路Ｂ１の処理例を示すフローチャートである。スレーブ側インターフェース回路Ｂ２，Ｂ３もこの処理と同様である。ステップＳ９０１〜Ｓ９０７は、通常動作時の処理であり、図６のステップＳ６０１〜Ｓ６０７と同様である。ステップＳ９１１〜Ｓ９１４は、割り込み処理であり、図６のステップＳ６１１〜Ｓ６１４と同様である。
【００４２】
例えば、割り込み信号１１０ａ及びそれより優先順位が低い割り込み信号１１０ｃが入力される場合を説明する。インターフェース回路Ｂｎは、割り込み信号１１０ｃによりバスマスタＭ２からアクセスされている途中に、割り込み信号１１０ａが入力されると、インターフェース回路Ａ２にウェイト信号を送信し、インターフェース回路Ａ１に接続許可信号を送信する。インターフェース回路Ａ１は、接続許可を得て、経路を確立する。インターフェース回路Ａ２は、ウェイト信号を得て、接続許可を得るまで待機する。
【００４３】
マスタ側インターフェース回路Ａ１，Ａ２及びスレーブ側インターフェース回路Ｂ１〜Ｂ３は、複数のバスマスタＭ１，Ｍ２に入力される複数の割り込み信号１１０ａ，１１０ｂ，１１０ｃ，１１０ｄを入力し、複数の割り込み信号１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに応じて複数のバスマスタＭ１，Ｍ２と１個又は複数のバススレーブＳ１〜Ｓ３との間の信号経路を確立する。複数のマスタ側インターフェース回路からの接続要求が競合する場合には、割り込み信号の優先順位に応じた信号経路が確立される。
【００４４】
以上のように、第１〜第３の実施形態によれば、バススイッチ回路１０１は、外部からの割り込み信号に応じて、バスマスタＭ１，Ｍ２とバススレーブＳ１〜Ｓ３との間の経路を確立することにより、外部からの割り込み信号に対するリアルタイム応答性能を大幅に向上させることができ、割り込み発生時の割り込み処理を高速化し、低いクロック周波数で所望のシステム要求性能を得ることができる。すなわち、割り込み処理が優先処理されるので、割り込み処理が速くなる。これにより、より低いクロック周波数で動作させることができ、さらにクロック周波数を下げることによって消費電力を低減することができる。特に、携帯電話やＰＤＡ等の携帯機器の携帯電源を使用するシステムにおいては、動作時間の延命に大きな効果がある。
【００４５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４７】
（付記１）
複数のバスマスタに対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路と、
１個又は複数のバススレーブに対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路とを有し、
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号を入力し、前記割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立するバススイッチ回路。
（付記２）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、１個のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する付記１記載のバススイッチ回路。
（付記３）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、複数のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する付記１記載のバススイッチ回路。
（付記４）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記割り込み信号が入力されると、前記割り込み信号に応じた信号経路を強制的に確立する付記１記載のバススイッチ回路。
（付記５）
前記マスタ側インターフェース回路は、前記割り込み信号に応じて確立された信号経路のバスマスタ以外のバスマスタにウェイト信号を送信して待機させる付記１記載のバススイッチ回路。
（付記６）
前記マスタ側インターフェース回路は、前記バスマスタからアドレス及びアクセス要求を受信すると、前記アドレスに応じた前記スレーブ側インターフェース回路にアクセス要求を送信する付記１記載のバススイッチ回路。
（付記７）
前記スレーブ側インターフェース回路は、前記アクセス要求を受信すると、前記割り込み信号に応じて確立する信号経路のマスタ側インターフェース回路に接続許可信号を送信し、それ以外のマスタ側インターフェース回路に接続不許可信号を送信する付記６記載のバススイッチ回路。
（付記８）
前記マスタ側インターフェース回路は、前記スレーブ側インターフェース回路から接続不許可が指示されている間は、対応するバスマスタにウェイト信号を送信して待機させる付記７記載のバススイッチ回路。
（付記９）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記複数のマスタ側インターフェース回路からの接続要求が競合する場合には、前記割り込み信号の優先順位に応じた信号経路を確立する付記１記載のバススイッチ回路。
（付記１０）
前記バスマスタは、前記割り込み信号が入力されると、前記割り込み信号に応じたバススレーブへのアクセスを優先処理する付記１記載のバススイッチ回路。
（付記１１）
１個又は複数のバススレーブと、
前記１個又は複数のバススレーブにアクセスするための複数のバスマスタと、
前記複数のバスマスタに対してそれぞれ信号を入出力するための複数のマスタ側インターフェース回路と、
前記１個又は複数のバススレーブに対して信号を入出力するための１個又は複数のスレーブ側インターフェース回路とを有し、
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、少なくとも１個のバスマスタに入力される割り込み信号を入力し、前記割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立するバススイッチシステム。
（付記１２）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、１個のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する付記１１記載のバススイッチシステム。
（付記１３）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、複数のバスマスタに入力される複数の割り込み信号を入力し、前記複数の割り込み信号に応じて前記複数のバスマスタと前記１個又は複数のバススレーブとの間の信号経路を確立する付記１１記載のバススイッチシステム。
（付記１４）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記割り込み信号が入力されると、前記割り込み信号に応じた信号経路を強制的に確立する付記１１記載のバススイッチシステム。
（付記１５）
前記マスタ側インターフェース回路は、前記割り込み信号に応じて確立された信号経路のバスマスタ以外のバスマスタにウェイト信号を送信して待機させる付記１１記載のバススイッチシステム。
（付記１６）
前記マスタ側インターフェース回路は、前記バスマスタからアドレス及びアクセス要求を受信すると、前記アドレスに応じた前記スレーブ側インターフェース回路にアクセス要求を送信する付記１１記載のバススイッチシステム。
（付記１７）
前記スレーブ側インターフェース回路は、前記アクセス要求を受信すると、前記割り込み信号に応じて確立する信号経路のマスタ側インターフェース回路に接続許可信号を送信し、それ以外のマスタ側インターフェース回路に接続不許可信号を送信する付記１６記載のバススイッチシステム。
（付記１８）
前記マスタ側インターフェース回路は、前記スレーブ側インターフェース回路から接続不許可が指示されている間は、対応するバスマスタにウェイト信号を送信して待機させる付記１７記載のバススイッチシステム。
（付記１９）
前記マスタ側インターフェース回路及び前記スレーブ側インターフェース回路は、前記複数のマスタ側インターフェース回路からの接続要求が競合する場合には、前記割り込み信号の優先順位に応じた信号経路を確立する付記１１記載のバススイッチシステム。
（付記２０）
前記バスマスタは、前記割り込み信号が入力されると、前記割り込み信号に応じたバススレーブへのアクセスを優先処理する付記１１記載のバススイッチシステム。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態によるバススイッチシステムの構成例を示すブロック図である。
【図２】マスタ側インターフェース回路の処理例を示すフローチャートである。
【図３】スレーブ側インターフェース回路の処理例を示すフローチャートである。
【図４】本発明の第２の実施形態によるバススイッチシステムの構成例を示すブロック図である。
【図５】マスタ側インターフェース回路の処理例を示すフローチャートである。
【図６】スレーブ側インターフェース回路の処理例を示すフローチャートである。
【図７】本発明の第３の実施形態によるバススイッチシステムの構成例を示すブロック図である。
【図８】マスタ側インターフェース回路の処理例を示すフローチャートである。
【図９】スレーブ側インターフェース回路の処理例を示すフローチャートである。
【図１０】バススイッチシステムの構成を示すブロック図である。
【図１１】マスタ側インターフェース回路の処理を示すフローチャートである。
【図１２】スレーブ側インターフェース回路の処理を示すフローチャートである。
【符号の説明】
【００４９】
１０１  バススイッチ回路
１０２  スイッチマトリクス
１１０，１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ  割り込み信号
Ｍ１，Ｍ２  バスマスタ
Ａ１，Ａ２  マスタ側インターフェース回路
Ｂ１〜Ｂ３  スレーブ側インターフェース回路
Ｓ１〜Ｓ３  バススレーブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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