(57)【要約】【課題】高耐圧化を実現して高出力化を図った電界効果トランジスタ等を提供する。【課題手段】電界効果トランジスタは、ｉ型層の第１の半導体層と、第１の半導体層上に形成され該第１の半導体層よりバンドギャップエネルギーの大きい第２の半導体層を備える。第１の半導体層及び第２の半導体層は窒化ガリウム系化合物半導体層より構成され、第２の半導体層にゲート電極３６が形成され、第１の半導体層に第２の電極３９が形成され、ゲート電極３６及び第２の電極３９で第１の半導体層及び第２の半導体層を挟むよう構成している。この構成により、チャネルに蓄積されるホールを素子から排出することが可能となり、電界効果トランジスタの耐圧を高めることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
窒化ガリウム系化合物半導体層で構成されたｉ型層の第１の半導体層と、
窒化ガリウム系化合物半導体層で構成され、前記第１の半導体層上に形成されて、該第１の半導体層よりバンドギャップエネルギーの大きい第２の半導体層と、
前記第２の半導体層上に形成されるゲート電極と、
前記第１の半導体層に形成される第２の電極であって、前記ゲート電極及び第２の電極で前記第１の半導体層及び第２の半導体層を挟むように配置される第２の電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタであって、
前記第２の電極は、前記第１の半導体層の一部を被覆するように形成されることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の電界効果トランジスタであって、
前記第２の半導体層がＡｌＧａＮ層を有し、前記第１の半導体層がＧａＮ層を有することを特徴とする電界効果トランジスタ。
【請求項４】
請求項１から３のいずれか一に記載の電界効果トランジスタであって、
前記第１の半導体層がキャリア走行層であり、前記第２の半導体層がキャリア供給層であることを特徴とする電界効果トランジスタ。
【請求項５】
請求項１から４のいずれか一に記載の電界効果トランジスタであって、
前記電界効果トランジスタがＨＥＭＴであることを特徴とする電界効果トランジスタ。
【請求項６】
窒化ガリウム系化合物半導体層で構成されたキャリア走行層と、
窒化ガリウム系化合物半導体層で構成され、前記キャリア走行層上に形成されて、該キャリア走行層よりバンドギャップエネルギーの大きいキャリア供給層と、
前記キャリア供給層上に形成されるゲート電極と、
前記キャリア供給層上で前記ゲート電極と異なる位置に形成されるソース電極と、
前記キャリア供給層上で前記ゲート電極及びソース電極と異なる位置に形成されるドレイン電極と、
前記キャリア走行層の少なくとも一部に形成される第２の電極であって、前記ゲート電極及び第２の電極で前記キャリア走行層及びキャリア供給層を挟むように配置される第２の電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項７】
請求項１から６のいずれか一に記載の電界効果トランジスタであって、
前記第２の電極が、前記ゲート電極を形成した位置と略対向する位置に形成されてなることを特徴とする電界効果トランジスタ。
【請求項８】
窒化物半導体からなるチャネルを有すると共に、ソース電極、ゲート電極、ドレイン電極を各々備えた電界効果トランジスタであって、さらに、
前記チャネルを有する窒化物半導体に設けられると共に、該チャネルを挟んで、前記ゲート電極と対向するように形成された第２の電極を備えていることを特徴とする電界効果トランジスタ。
【請求項９】
請求項８記載の電界効果トランジスタであって、
前記第２の電極が、ソース電極から注入されるキャリアと、異なる導電型のキャリアを排出することを特徴とする電界効果トランジスタ。
【請求項１０】
請求項８又は９に記載の電界効果トランジスタであって、
前記第２の電極が、ショットキー接続されていることを特徴とする電界効果トランジスタ。
【請求項１１】
請求項８から１０のいずれか一に記載の電界効果トランジスタであって、
前記電界効果トランジスタは、前記チャネルを有する窒化物半導体の積層構造体を有し、
前記ソース電極、ゲート電極、ドレイン電極、第２の電極が、該積層構造体表面に設けられると共に、該積層構造体から外部に延在された外部接続部を、それぞれ有することを特徴とする電界効果トランジスタ。
【請求項１２】
請求項８から１１のいずれか一に記載の電界効果トランジスタであって、
前記チャネルのキャリアが走行する方向において、前記第２の電極の幅中心部が、前記ゲート電極の幅中心部に対して、走行方向に変位されていることを特徴とする電界効果トランジスタ。
【請求項１３】
請求項８から１２のいずれか一に記載の電界効果トランジスタであって、
前記チャネルとゲート電極との間に、窒化物半導体のヘテロ接合界面を有するＨＥＭＴであることを特徴とする電界効果トランジスタ。
【請求項１４】
窒化物半導体素子構造に、ソース電極、ゲート電極、ドレイン電極が設けられた電界効果トランジスタの製造方法であって、
成長用基板上に、窒化物半導体を積層して、キャリア走行層を有する素子構造体を形成する工程と、
前記素子構造体の上に、電極を形成する１次電極形成工程と、
前記素子構造体の１次電極形成面側に、支持基板を接着する接着工程と、
前記素子構造体の支持基板に対向する面側に、電極を形成する２次電極形成工程と、
を具備し、
前記１，２次電極の一方がゲート電極であり、他方が第２の電極であり、該第２の電極が、前記キャリア走行層に形成されていることを特徴とする電界効果トランジスタの製造方法。
【請求項１５】
請求項１４に記載の電界効果トランジスタの製造方法であって、
前記接着工程後に、前記成長用基板の少なくとも一部を除去して、素子構造体の少なくとも一部を露出させる工程を具備し、
前記２次電極形成工程において、該素子構造体の露出部に電極を設けることを特徴とする電界効果トランジスタの製造方法。
【請求項１６】
請求項１５に記載の電界効果トランジスタの製造方法であって、
前記露出工程後に、素子構造体の露出部において、該素子構造の一部を除去して膜厚を薄くする薄膜化工程を具備することを特徴とする電界効果トランジスタの製造方法。
【請求項１７】
請求項１５又は１６に記載の電界効果トランジスタの製造方法であって、
前記露出工程後に、前記素子構造体の一部を除去して、前記１次電極の一部を露出させる電極露出工程を具備することを特徴とする電界効果トランジスタの製造方法。
【請求項１８】
請求項１７に記載の電界効果トランジスタの製造方法であって、
前記１次電極の露出面において、前記２次電極と、前記１次電極の露出部とを電気的に接続させて、ソース電極又はゲート電極と、第２の電極とを電気的に接続させる工程を具備することを特徴とする電界効果トランジスタの製造方法。
【請求項１９】
請求項１４から１８に記載の電界効果トランジスタの製造方法であって、
前記１次電極形成工程において、前記ゲート電極を形成し、前記２次電極形成工程において、前記第２の電極を形成することを特徴とする電界効果トランジスタの製造方法。
【請求項２０】
請求項１９に記載の電界効果トランジスタの製造方法であって、
前記１次電極形成工程において、ソース電極及びドレイン電極を形成することを特徴とする電界効果トランジスタの製造方法。
【請求項２１】
請求項１９又は２０に記載の電界効果トランジスタの製造方法であって、
前記電極露出工程において、前記１次電極の露出面内で、前記素子構造体に互いに異なる方向に少なくとも３つの側面を形成し、該側面から、前記ゲート電極、ソース電極、ドレイン電極の外部接続部をそれぞれ露出させることを特徴とする電界効果トランジスタの製造方法。
【請求項２２】
請求項２０に記載の電界効果トランジスタの製造方法であって、
前記支持基板が導電性であり、
前記接着工程において、前記ソース電極を前記支持基板と電気的に接続することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム系化合物半導体を用いた電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム系半導体は禁制帯幅が広いため、これを用いた電界効果トランジスタ（ＦＥＴ：Field effect Transistor）は、高周波かつ高耐圧で動作することが可能で、高出力パワー半導体装置として期待され、ＭＥＳＦＥＴ（Metal Semiconductor FET）や高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等が提案されている。ＨＥＭＴは、高周波用等に普及している高速半導体デバイスであり、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたものが実用化されており、その優れたマイクロ波・ミリ波特性により、衛星放送用受信器等の低雑音かつ高速の電界効果トランジスタとして広く使用されている（例えば特許文献１参照）。
【０００３】
ところで近年は、ＧａＡｓ系化合物に代えてＧａＮ系化合物を用いたＨＥＭＴ（以下、「ＧａＮ系ＨＥＭＴ」という）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系化合物はバンドギャップが広く、電子有効質量から見積もられる飽和電子移動度も高いことから、より高出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性があり、研究が重ねられている。ＧａＮ系化合物を用いたＨＥＭＴ構造の一例を図１に示す。この図に示すＧａＮ系ＨＥＭＴは、絶縁性のサファイア基板１１上にＡｌＮバッファ層１２、電子走行層となるアンドープＧａＮ層１３、キャリア供給層となるｎ型ＡｌＧａＮ層１４を順次積層している。またｎ型ＡｌＧａＮ層１４の上面には、ソース電極１５、ゲート電極１６、ドレイン電極１７が形成される。この構造のＨＥＭＴは、キャリア供給層となるｎ型ＡｌＧａＮ層１４が電子走行層となるアンドープＧａＮ層１３に電子を供給し、供給された電子はＧａＮ層１３の最上層部でｎ型ＡｌＧａＮ層１４に接する領域１３ａをチャネルとして、高移動度で走行する。
【０００４】
このようなＨＥＭＴを高出力化するためには、高電圧を印加できるように高耐圧化を図る必要がある。しかしながら、ソース電極１５、ドレイン電極１７間に大きな電圧を印加して動作させると、チャネルの領域１３ａを走行する電子Ｅの速度が増大し、格子と衝突する。このような衝突により、新たな衝突イオン化電子Ｅ’とホールｈを生成する衝突イオン化が生じる。生成したキャリアは次々と衝突イオン化を繰り返し、正常なＦＥＴ動作が行えなくなる。衝突イオン化における問題は、生成されたホールが電子走行層に蓄積されることである。すなわち、発生したイオン化電子とホールの内、電子は電流として使用されるため蓄積の問題は生じないが、ホールは電流に寄与しないため、チャネルの下方に正電荷が蓄積される。蓄積された正電荷は負電荷を誘導し、さらに多くの電子を引き寄せる結果、衝突イオン化が促進されて一層ホールが蓄積され、急激な電流増加により素子の耐圧限界を超えて素子破壊に至る。
【０００５】
このような問題を防止するために、特許文献２に示す構造が提案されている。この構造は、図２Ａに示すように、アンドープＧａＮ層２３のチャネルの下にｐ型ＧａＮ層２８を形成し、チャネルをｐ型ＧａＮ層２８とアンドープＡｌＧａＮ層２４及びゲート電極２６で挟む構成としている。これにより、ソース電極２５、ドレイン電極２７を通電した際に衝突イオン化により発生したホールｈを、ｐ型ＧａＮ層２８に形成された電極２９から外部に引き抜くことが可能となり、高耐圧化が実現される。
【０００６】
しかしながら、この構成を実現するためには極めて困難な課題が存在する。図２Ａの構造のＧａＮ系ＨＥＭＴを製造するには、図２Ｂに示すように基板２１上にバッファ層２２を介してｐ型ＧａＮ層２８を形成する必要がある。例えば、ＧａＮ層をｐ型化するには、Ｍｇ等のｐ型化不純物をドープしたＧａＮ層を加熱して水素を除去するアニール処理が知られている。しかしながら、サファイア基板上に成長されたＭｇドープＧａＮ層上にさらに各層を積層した構造において、アニール処理により下層のＭｇドープＧａＮ層がｐ型を示すほどの水素離脱を行うことは容易でない。加えて、ｐ型ＧａＮ層を形成することによりｐ層全面に大きなキャパシタンスが形成されるため、高速化に不利になるという問題もある。さらに、ｐ型層は多量の不純物をドープする必要があるため、ｐ型層の結晶性は極めて悪い傾向にある。これは窒化ガリウム系化合物半導体特有の問題である。したがって、チャネルの基板側にｐ型層を設けると、結晶性の悪いｐ型層上に形成する各層の結晶性自体も悪化してしまい、素子としての特性が低下する傾向にある。
【０００７】
また、図１のような電極構造のＨＥＭＴに対して電圧を与えると、ゲート電極のドレイン端において他の部分より高い電界が印加されてしまう。電界効果トランジスタ素子に高電圧を与え、局所的な電界の強さが一定の値を越えると、その場所で上述した素子破壊が起こるため、素子の耐圧を上げるには電界の集中を避けることが重要である。
【特許文献１】特開２００３−２９７８５６号公報
【特許文献２】特開２００１−１６８１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題点を解決するためになされたものである。本発明の主な目的は、高耐圧化を実現して高出力化を図った電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
以上の目的を達成するために、本発明の第１の側面に係る電界効果トランジスタは、窒化ガリウム系化合物半導体層で構成されたｉ型層の第１の半導体層と、窒化ガリウム系化合物半導体層で構成され、第１の半導体層上に形成されて、該第１の半導体層よりバンドギャップエネルギーの大きい第２の半導体層と、第２の半導体層上に形成されるゲート電極と、第１の半導体層に形成される第２の電極であって、ゲート電極及び第２の電極で第１の半導体層及び第２の半導体層を挟むように配置される第２の電極とを備える。この構成により、チャネルに蓄積されるホールを素子から排出することが可能となり、電界効果トランジスタの耐圧を高めることができる。
【００１０】
また、本発明の第２の側面に係る電界効果トランジスタは、第２の電極が、第１の半導体層の第２の面の一部を被覆するように形成される。この構成により、第２の電極は第１の半導体層の一部のみを被覆するため、第２の電極により生成されるキャパシタンス成分を抑制することができ、電界効果トランジスタの動作速度を維持することができる。
【００１１】
さらに、本発明の第３の側面に係る電界効果トランジスタは、第２の半導体層がＡｌＧａＮ層を有し、第１の半導体層がＧａＮ層を有する。
【００１２】
さらにまた、本発明の第４の側面に係る電界効果トランジスタは、第１の半導体層がキャリア走行層であり、第２の半導体層がキャリア供給層である。
【００１３】
さらにまた、本発明の第５の側面に係る電界効果トランジスタは、電界効果トランジスタがＨＥＭＴである。
【００１４】
さらにまた、本発明の第６の側面に係る電界効果トランジスタは、窒化ガリウム系化合物半導体層で構成されたキャリア走行層と、窒化ガリウム系化合物半導体層で構成され、キャリア走行層上に形成されて、該キャリア走行層よりバンドギャップエネルギーの大きいキャリア供給層と、キャリア供給層上に形成されるゲート電極と、キャリア供給層上でゲート電極と異なる位置に形成されるソース電極と、キャリア供給層上でゲート電極及びソース電極と異なる位置に形成されるドレイン電極と、キャリア走行層の少なくとも一部に形成される第２の電極であって、ゲート電極及び第２の電極でキャリア走行層及びキャリア供給層を挟むように配置される第２の電極とを備える。この構成により、チャネルに蓄積されるホールを素子から排出することが可能となり、電界効果トランジスタの耐圧を高めることができる。
【００１５】
さらにまた、本発明の第７の側面に係る電界効果トランジスタは、第２の電極が、ゲート電極を形成した位置と略対向する位置に形成されている。この構成によって、ホールの排出効果が更に高められ、電界効果トランジスタの更なる高耐圧化が図られる。なおゲート電極、ソース電極、ドレイン電極は、キャリア供給層の第１の面側に形成し、一方第２の電極は、キャリア走行層の、第１の面と対向する第２の面側であって、ソース電極又は／及びドレイン電極が形成される形成面とは異なる面側に形成することができる。
【００１６】
さらにまた、本発明の第８の側面に係る電界効果トランジスタは、窒化物半導体からなるチャネルを有すると共に、ソース電極、ゲート電極、ドレイン電極を各々備えた電界効果トランジスタであって、さらに、チャネルを有する窒化物半導体に設けられると共に、該チャネルを挟んで、ゲート電極と対向するように形成された第２の電極を備えている。
【００１７】
さらにまた、本発明の第９の側面に係る電界効果トランジスタは、第２の電極が、ソース電極から注入されるキャリアと、異なる導電型のキャリアを排出する。
【００１８】
さらにまた、本発明の第１０の側面に係る電界効果トランジスタは、第２の電極が、ショットキー接続されている。
【００１９】
さらにまた、本発明の第１１の側面に係る電界効果トランジスタは、チャネルを有する窒化物半導体の積層構造体を有し、ソース電極、ゲート電極、ドレイン電極、第２の電極が、該積層構造体表面に設けられると共に、該積層構造体から外部に延在された外部接続部をそれぞれ有する。
【００２０】
さらにまた、本発明の第１２の側面に係る電界効果トランジスタは、チャネルのキャリアが走行する方向において、第２の電極の幅中心部が、ゲート電極の幅中心部に対して、走行方向に変位されている。
【００２１】
さらにまた、本発明の第１３の側面に係る電界効果トランジスタは、チャネルとゲート電極との間に、窒化物半導体のヘテロ接合界面を有するＨＥＭＴである。
【００２２】
また、本発明の第１４の側面に係る電界効果トランジスタの製造方法は、窒化物半導体素子構造に、ソース電極、ゲート電極、ドレイン電極が設けられた電界効果トランジスタの製造方法である。この方法は、成長用基板上に、窒化物半導体を積層して、キャリア走行層を有する素子構造体を形成する工程と、素子構造体の上に、電極を形成する１次電極形成工程と、素子構造体の１次電極形成面側に、支持基板を接着する接着工程と、素子構造体の支持基板に対向する面側に、電極を形成する２次電極形成工程とを具備し、１，２次電極の一方がゲート電極であり、他方が第２の電極であり、第２の電極が、キャリア走行層に形成されている。本発明の他の側面に係る電界効果トランジスタの製造方法で得られる電界効果トランジスタは、キャリア走行層と、キャリア走行層上に形成され該キャリア走行層よりバンドギャップエネルギーの大きいキャリア供給層を備える。この方法は、成長用基板上に、必要に応じてバッファ層、ＧａＮ層を有するキャリア走行層、ＡｌＧａＮ層を有するキャリア供給層を順次積層する工程と、キャリア供給層にゲート電極を形成する工程と、成長用基板及び必要に応じてバッファ層を除去する工程と、キャリア走行層の少なくとも一部に第２の電極を形成する工程とを有する。これにより、チャネルに蓄積されるホールを素子から排出することが可能となり、電界効果トランジスタの耐圧を高めることができる。また、キャリア走行層を挟んで対向するゲート電極、第２の電極を、支持基板への接着工程の前後の工程において、各々形成することで好適に素子構造を挟んで互いに対向する電極構造とできる。
【００２３】
また、本発明の第１５の側面に係る電界効果トランジスタの製造方法は、接着工程後に、成長用基板の少なくとも一部を除去して、素子構造体の少なくとも一部を露出させる工程を具備し、２次電極形成工程において、素子構造体の露出部に電極を設ける。
【００２４】
また、本発明の第１６の側面に係る電界効果トランジスタの製造方法は、露出工程後に、素子構造体の露出部において、該素子構造の一部を除去して膜厚を薄くする薄膜化工程を具備する。これらの方法により、露出部に形成された２次電極を、素子構造の所望の面内位置、深さとでき、好適なトランジスタ構造とできる。
【００２５】
また、本発明の第１７の側面に係る電界効果トランジスタの製造方法は、露出工程後に、素子構造体の一部を除去して、１次電極の一部を露出させる電極露出工程を具備する。
【００２６】
また、本発明の第１８の側面に係る電界効果トランジスタの製造方法は、１次電極の露出面において、２次電極と、１次電極の露出部とを電気的に接続させて、ソース電極又はゲート電極と、第２の電極とを電気的に接続させる工程を具備する。この方法により、素子構造を挟んで対向するソース電極又はゲート電極と、第２の電極とを電極の１次電極の露出面において、配線を形成、若しくは２次電極を１次電極の外部接続部の少なくとも一部に重ねて結線することで、容易にゲート電極と第２の電極との接続回路とできる。
【００２７】
また、本発明の第１９の側面に係る電界効果トランジスタの製造方法は、１次電極形成工程において、ゲート電極を形成し、２次電極形成工程において、第２の電極を形成する。
【００２８】
また、本発明の第２０の側面に係る電界効果トランジスタの製造方法は、１次電極形成工程において、ソース電極及びドレイン電極を形成する。
【００２９】
また、本発明の第２１の側面に係る電界効果トランジスタの製造方法は、電極露出工程において、１次電極の露出面内で、素子構造体に互いに異なる方向に少なくとも３つの側面を形成し、該側面から、ゲート電極、ソース電極、ドレイン電極の外部接続部をそれぞれ露出させる。
【００３０】
また、本発明の第２２の側面に係る電界効果トランジスタの製造方法は、支持基板が導電性であり、接着工程において、ソース電極を支持基板と電気的に接続する。
【発明の効果】
【００３１】
本発明の電界効果トランジスタ及びその製造方法によれば、第１の半導体層に発生したホールを第２の電極から効率よく外部に放出することができるので、ホールの蓄積による素子破壊を回避し、より高耐圧、高出力に対応した電界効果トランジスタとすることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施の形態は、本発明の技術思想を具体化するための電界効果トランジスタ及びその製造方法を例示するものであって、本発明は電界効果トランジスタ及びその製造方法を以下のものに特定しない。また、本明細書は特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。特に実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。
【００３３】
図３に、本発明の一実施の形態に係る電界効果トランジスタとして、ＧａＮ系ＨＥＭＴ１００を構成する一例を示す。この図に示すＨＥＭＴ１００は、第１の半導体層としてキャリア走行層３３、第２の半導体層としてキャリア供給層３４を順次積層し、またキャリア供給層３４の上面に、ソース電極３５、ゲート電極３６、ドレイン電極３７を形成している。従って、この実施形態ではキャリアに電子を用いたモノポーラ素子を説明するが、キャリアの導電型を逆のホールとする場合には、ホールを用いたトランジスタとでき、第２の電極でそのキャリアに逆導電型のキャリア、すなわち電子を排出する素子となる。この構造のＧａＮ系ＨＥＭＴ１００は、キャリア供給層３４がキャリア走行層３３に電子を供給し、供給された電子はキャリア走行層３３の上部でキャリア供給層３４との界面に形成されるチャネル３３ａを高移動度で走行する。このようにキャリアが主に電子である場合は、チャネル３３ａを有する半導体層であるキャリア走行層３３は電子走行層となる。チャネル３３ａを有する半導体層とは、チャネル３３ａと物性的にほぼ同一である層を指す。チャネル３３ａの大きさは、ゲート電極３６に印加されるゲート電圧によって形成される空乏層により制御される。この例では、キャリア走行層３３としてアンドープのＧａＮ層、キャリア供給層３４としてｎ型ＡｌＧａＮ層を採用している。このキャリア供給層はキャリア密度を増すためにドーパントでドープしているが、ドープ量を下げる、もしくはアンドープにすることで、ゲートリーク電流を低減し、耐圧を高めることもできる。一方でキャリア走行層は適切なドーパントでドープして、チャネル３３ａ以外のキャリア走行層３３におけるキャリア走行を軽減してもよい。キャリア走行層３３にｎ型不純物をドープする場合、ｎ型もしくはｎ+型はキャパシタンスの形成によりスイッチオフ時に意図しない電流が流れることがあるため、ｎ-型が好ましく、このようにキャリア走行層３３のキャリア濃度によりオフ特性を制御できる。また、ノーマリオフ型の場合は、キャリア走行層３３をｉ型層、例えば、アンドープ層とすることが好ましい。一方で、窒化物半導体層は、形成時に窒素抜けなどでｎ型となり易いため、それを補償できる程度にｐ型不純物をドープすることもできる。また、図３ではＡｌＧａＮ層とＧａＮ層の厚みが同程度であるが、実際の電界効果トランジスタはＧａＮ層の方がＡｌＧａＮ層よりも厚くなっている。
【００３４】
キャリア供給層３４の上面に形成される各電極の内、ソース電極とドレイン電極はオーミック性電極であり、ゲート電極はショットキー電極である。これらの電極は、図示しないがオーミック接合特性、ショットキー接合特性を得るためのコンタクト層を各々介在させることもできる。例えばソース電極とドレイン電極は、キャリア供給層上に形成されたオーミックコンタクト層との界面でオーミック性電極を構成し、一方ゲート電極は、キャリア供給層上に形成されたショットキーコンタクト層に接触する界面でショットキー接合特性を有する。
【００３５】
電界効果トランジスタにおいては、キャリア供給層中のドナーからキャリアとなる電子が放出されるが、このキャリア電子はキャリア供給層中に留まっているより、より電子親和力の大きいチャネル中に引き込まれ界面近傍に蓄積される。この蓄積された電子はドーパントによる散乱を受けないため、チャネル中を高移動度で走行することができる。一方、図４に示すように、ソース電極とドレイン電極との電極間にドレインソース間電圧ＶDSを印加すると、チャネルを介してソース電極とドレイン電極の間にドレイン電流ＩDが流れる。またゲート電極にゲート電圧ＶGを印加すると、その電圧に応じてゲート電極の下に発生する空乏層が延びるため、図５に示すようにゲート電圧ＶGでドレイン電流ＩDを制御することができる。また、ゲート電極直下のショットキーコンタクト層は、ゲート電極とチャネルの間を流れる電流（ゲートリーク電流）を抑えるためのバリア層として働き、一方オーミックコンタクト層はソース電極及びドレイン電極のオーミック電極としてのコンタクト抵抗を低減する作用を奏する。
【００３６】
さらにキャリア走行層３３の下面には第２の電極３９を形成している。これにより、衝突イオン化により発生したホールｈを、第２の電極３９を介して電界効果トランジスタ素子の外部に引き抜くことが可能である。ホールの蓄積が回避される結果、素子破壊に繋がるアバランシェ現象が回避され、素子の高耐圧化が実現される。第２の電極３９は、キャリア走行層３３の下面全面に形成する必要はなく、任意の位置に部分的に設けることでホールの除去が可能である。一方で、キャリア走行層３３、若しくはチャネル３３ａの下面全面に形成してもよく、導電性基板を用いて基板上に電極を設ける構造でもよい。第２の電極３９の面積を小さくすればキャパシタンスを低減できる。
【００３７】
図１のような電極構造のＨＥＭＴに対して電圧を与えると、ゲート電極のドレイン端において他の部分より高い電界が印加されてしまう。電界効果トランジスタ素子に高電圧を与え、局所的な電界の強さが一定の値を越えると、その場所で上述した素子破壊が起こるため、素子の耐圧を上げるには電界の集中を避けることが重要である。本実施の形態は、第２の電極を付加して電界を加えることもでき、これにより電界の集中が緩和され、電界効果トランジスタ素子の高耐圧化に寄与する。この第２の電極による電界の緩和効果を有効に発揮させるために、第２電極はゲート電極と対向するほぼ裏側の位置又は直近とすることが望ましい。さらには、ほぼ裏側の位置又は直近のうちでも、ゲート電極と対向する位置よりもドレイン電極側にずれていることが好ましい。具体例として、キャリアはキャリア走行層内で、ゲート電極の幅中心からドレイン電極側に移動した位置で、キャリア走行時の衝突イオン化、ホール生成が、多くなるため、この領域として、ゲート電極とドレイン電極間を覆うように形成されることが好ましい。例えば図８Ｃのように、前記第２の電極の幅中心部が、前記ゲート電極の幅中心部に対して、走行方向に変位されているように配置すればよい。図８Ｃの一点鎖線は、ゲート電極３６と第２の電極３９、それぞれの幅中心部である。これにより、より効果的に電界の緩和を行うことができる。
【００３８】
第２の電極３９は、好ましくはキャリア走行層３３とショットキー接触を形成するよう、材質、膜厚等が設定される。必要に応じて、第２の電極３９とキャリア走行層３３との界面にコンタクト層等を介在させてもよい。図３の構造における各層間のバンドギャップ図を図６に示す。この図に示すように、キャリア走行層３３と第２の電極３９との界面にショットキー接触を形成することで、衝突イオン化により発生したホールｈは、第２の電極３９を通って電界効果トランジスタ素子から排出することが可能となる。オーミック接触であってもホールｈを排出可能であるが、ショットキー接触である方がホールを排出しやすい。電界の緩和と同様に、第２電極はゲート電極と対向するほぼ裏側の位置又は直近とすることが望ましい。さらには、ほぼ裏側の位置又は直近のうちでも、ゲート電極と対向する位置よりもドレイン電極側にずれていることが好ましい。ソース電極又はドレイン電極と対向する位置に形成してもよいが、ゲート電極と対向するほぼ裏側の位置又は直近から離れた位置に第２の電極を設けると、ホールが移動しにくく、ホールを排出する効果が極めて得られにくい。
【００３９】
ＧａＮ系ＨＥＭＴは、窒化ガリウム系化合物半導体で構成される。基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層３３、キャリア供給層３４を順にエピタキシャル成長し、さらに電極を積層している。結晶成長方法としては、例えば、有機金属気相成長法（ＭＯＣＶＤ：metal-organic chemical vapor deposition）、ハイドライド気相成長法（ＨＶＰＥ）、ＭＢＥ（molecularbeam epitaxy）等の方法が利用できる。窒化ガリウム系化合物半導体は、一般式がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）であって、ＢやＰ、Ａｓを混晶してもよい。また、本明細書において、窒化物半導体層は、単層、多層を特に限定しない。また、窒化物半導体層には必要に応じてｎ型不純物、ｐ型不純物を含有させる。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ等のＩＶ族、若しくはＶＩ族元素を用いることができ、好ましくはＳｉ、Ｇｅ、Ｓｎを、最も好ましくはＳｉを用いる。また、ｐ型不純物としては、特に限定されないが、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃａ等が挙げられ、好ましくはＭｇが用いられる。これにより、各導電型の窒化物半導体を形成することができる。また基板はＧａＮ基板や、熱伝導が高く放熱性に優れたＳｉＣ基板等の導電性基板が利用できる。あるいは、サファイア基板等の絶縁性基板を使用してもよい。
【００４０】
ソース電極３５、ゲート電極３６、ドレイン電極３７等の電極は、典型的には素子を構成する半導体材料とは異なる組成から形成され、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯ等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対するオーミック電極として、Ｔｉ／Ａｌ系電極、ショットキー電極としてＮｉ／Ａｕ系材料からなる電極が採用される。これによってＨＥＭＴ用電極として要求されるオーミック特性、ショットキー特性等において良好に機能する。例えばソース電極、ドレイン電極のオーミック接触を得るためにはＴｉ／Ｐｔ、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ系金属が使用され、８００℃〜９５０℃で急速アニールが行われている。またゲート電極には、Ｎｉ／Ａｕ、ＴｉＮ、Ｔｉ／Ｐｄ／Ａｕ，Ｗ／Ａｕ等が使用される。電極の形状は、Ｔ字型、Ｉ型等特に限定されないが、Ｔ字型のゲート電極とすると電極の断面積が増え電極抵抗を低減できるので、動作周波数の高周波の特性向上の上でさらに好ましい。また、オーミック電極とワイヤーとの密着性等を考慮して、半導体層との接触面にパッド電極を形成してもよい。パッド電極の上には、外部電極等と接続させるためのメタライズ層（バンプ）を形成する。メタライズ層は、Ａｇ、Ａｕ、Ｓｎ、Ｉｎ、Ｂｉ、Ｃｕ、Ｚｎ等の材料から成る。電界効果トランジスタの電極形成面側をサブマウント上に設けられた外部電極と対向させ、バンプにて各々の電極を接合する。さらにサブマウントに対してワイヤー等が配線される。また、サブマウントとして導電性基板を用いてもよく、電極を基板に電気的に接続し、取り出してもよい。基板に接続する電極としては、ソース電極が好ましい。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。
【００４１】
基板及びバッファ層は、好ましくは除去される。バッファ層の存在によりリーク電流が生じてリークパスが形成されるため、バッファまで除去することでこれを防止すること可能となる。また、成長初期のバッファ層、下地層などは、結晶性が悪い傾向にあり、その場合、その部分がリークパスとなるため、結晶性の悪い深さで除去して、第１の半導体層、第２の半導体層が形成されることが好ましい。基板は、全て除去すれば、バッファ層の除去及び第２の電極の形成が容易になる。基板の一部のみを除去し半導体層を露出させ、露出部分に第２の電極を形成することもできる。このとき、素子構造中の第1の半導体層、すなわち、キャリア走行層の膜厚により、ホール排出機能、特性を変化させられるため、所望の膜厚に調節することができる。
【００４２】
次に、本実施の形態に係る電界効果トランジスタの製造方法について述べる。例えば図７Ａ、図７Ｂに示す電界効果トランジスタは、以下のようにして製造される。図７Ａ、図７Ｂは、図３に係る電界効果トランジスタを支持基板に貼り合わせる場合の概略図であり、図７Ａが概略平面図、図７Ｂが概略断面図である。また、図８Ａ〜Ｃは図７Ａ、図７Ｂの電界効果トランジスタの製造工程を説明する概略断面図である。ここではＭＯＣＶＤによりサファイア基板上にＧａＮ系ＨＥＭＴを作製する。まず、ＭＯＣＶＤ反応炉内に成長用基板８１としてサファイア基板をセットし、サファイア基板８１のＣ面の基板表面を水素雰囲気中で、基板温度を１０５０℃まで上昇させて、水素を流しながら基板８１のクリーニングを行う。続いて、基板温度を５１０℃まで下げ、キャリアガスに水素、原料ガスにＴＭＧ（トリメチルガリウム）とアンモニアガスを用いて、基板８１上にＧａＮよりなるバッファ層８２を約２００Åの膜厚で成長させる。バッファ層８２を成長後、引き続いてＴＭＧ（トリメチルガリウム）のみ止めて、基板温度を１０５０℃まで上昇させる。基板温度が１０５０℃になると、同じく原料ガスにＴＭＧ、アンモニアガスを用い、アンドープＧａＮ層を３μｍの膜厚で成長させる。このアンドープＧａＮ層がキャリア走行層３３となる。なおアンドープとは、不純物濃度を１×１０17／ｃｍ3以下にするものである。
【００４３】
次に、基板温度１０５０℃で、原料ガスにＴＭＧ、ＴＭＡ（トリメチルアルミニウム）、アンモニアガスを用い、Ａｌ混晶比０．２であるＡｌ0.2Ｇａ0.8ＮよりなるアンドープＡｌＧａＮ層を５０Åの膜厚で成長させる。続いて、基板温度１０５０℃で原料ガスにＴＭＧ、ＴＭＡ、アンモニアガスを用い、不純物ガスにシランガスを用い、Ｓｉを２×１０18／ｃｍ3ドープした、Ａｌ混晶比が０．２であるＡｌ0.2Ｇａ0.8Ｎよりなるｎ型ＡｌＧａＮ層を約１００Åの膜厚で成長させる。このＳｉドープｎ型Ａｌ0.2Ｇａ0.8Ｎ層がキャリア供給層３４となる。反応終了後、温度を室温まで下げウェーハを反応容器から取り出す。なお、これまで説明したように本実施例では、基板から順に、アンドープＧａＮ、アンドープＡｌＧａＮ、ｎ型ＡｌＧａＮが設けられているが、説明の簡略化のため、アンドープＡｌＧａＮについては図示していない。なお、アンドープＡｌＧａＮを設けることにより、チャネルの移動度をより向上させることができる。
（フォトリソグラフィ工程）
【００４４】
まず素子形成領域以外の部分を絶縁するために、スピンコータを用いてレジストを塗布した後、パターン露光してレジストのパターニングを施す。プラズマＲＩＥ装置を用いて素子分離としてＡｌＧａＮ層とＧａＮ層をエッチングするために、ＩＣＰエッチング装置を用いてＣｌ2ガスにてエッチングする。そして、ソース電極３５、ドレイン電極３７としてＴｉ／Ａｌをマグネトロンスパッタ装置を用いて、Ｔｉを１００Å、５００ＷでＡｌを３０００Åスパッタし、電極を形成する。その後、リフトオフし、窒素ガス雰囲気中で６００℃にて１０分間アニールを実施する。
【００４５】
ソース電極３５及びドレイン電極３７に外部接続のために設けるパッド電極４０ａ、４０ｃと、ゲート電極３６とをそれぞれ別個にパターニングし、ゲート電極３６としてＮｉを２０００Åスパッタし、リフトオフした後に、さらにフォトリソを行う。さらにパッド電極４０ａ、４０ｃとして、Ｎｉを２０００Åスパッタし、リフトオフする。全面に絶縁保護膜７２ＳｉＮ／ＳｉＯ2を１０００／２００００Å成膜する。次に接着層７３の金属部材としてＴｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕを全面にスパッタする。図８Ａに示すように、貼り合わせ用の支持基板７１Ｃｕ−ＷにＴｉ／Ｐｔ／Ａｕをスパッタしたものと、上記Ｔｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕ面を圧着する。
【００４６】
アンドープＧａＮのキャリア走行層３３を露出させるために、図８Ｂに示すように、レーザーリフトオフでサファイア基板８１を剥離し、バッファ層８２と下地層の一部を研磨して除去する。露出したキャリア走行層３３にレジストをパターニングし、図８Ｃに示すように、素子構造の一部を除去してＩＣＰエッチングでパッド電極を兼ねたゲート電極３６の一部及びパッド電極４０ａ、４０ｃを露出させ、図７Ａに示すように外部接続部４１ａ、４１ｃ、４１ｄとする。外部接続部４１ａ、４１ｃ、４１ｄは、加工された素子構造の側面において、それぞれ異なる構成辺から延在するよう露出させている。これにより、各電極の外部接続部４１ａ、４１ｃ、４１ｄを物理的に離すことができ、電極からの配線がショートせず、ワイヤ間の放電も防止できる構造となる。一方、２つ以上の電極を同一の構成辺、方向から延在するよう露出させてもよい。ゲート電極３６と第２の電極３９の外部接続部を同一の構成辺から延在し、かつ重なるように配置すれば、例えば金属層によって互いを接続でき、電気的に接続することが容易になる。エッチング後、素子構造体７４の露出表面に保護膜を形成することもできる。キャリア走行層３３のゲート電極３６と対向する面には、第２の電極３９としてＮｉショットキー電極を形成する。図８Ｃでは、第２の電極３９の幅中心部を、ゲート電極３６の幅中心部に対して、走行方向であるドレイン電極３７側に変位させている。
（素子構造）
【００４７】
このように、支持基板に接着して形成された素子構造及び電極構造は、図７Ａの平面図、図７Ｂの断面図に示すような構造とできる。すなわち、断面構造として、素子構造の一方の主面側に、１次電極としてソース、ゲート、ドレイン電極が、他方の主面に２次電極として第２の電極が設けられ、該１次電極側で絶縁膜７２及び接着層７３を介して、支持基板７１に接着された構造となっている。これにより、図７Ｂに示すように、１次電極の外部接続部４１ａ、４１ｃが、絶縁膜７２に埋め込まれて、互いに絶縁膜７２で分離されて形成された構造となる。また、２次電極側、第２の電極は、絶縁膜７２上に延在して形成され、１，２次電極が絶縁膜７２上に配置された構造となる。支持基板を導電性の基板にした場合は、絶縁膜を特定の電極上にのみ形成し、絶縁膜を形成することなく支持基板に導通させて支持基板側から電極を取り出すこともできる。支持基板から取り出す電極は、ソース電極が好ましい。例えば図９Ｃのように、ソース電極３５のパッド電極４０ａを導電性の接着層７３ａと電気的に接続し、導電性の支持基板７１上に形成された導電性の接着層７３ｂと接着層７３ａを接着すれば、ソース電極３５を支持基板７１側から取り出すことができる。この場合、ソース電極３５のパッド電極４０ａは素子構造体から露出させず、外部接続部も形成しない。第２電極は、素子構造体７４を挟んで対向するソース電極やゲート電極と重なるように配置し、接続することもできる。例えば図９Ａのように、第２の電極３９を、ソース電極３５の外部接続部４１ａと重なる電極接続部４２を有するように形成し、電極接続部４２によって第２電極３９とソース電極３５を電気的に接続すればよい。また、図９Ｂのように、メタル配線４３を用いて第２の電極３９とソース電極３５を接続してもよい。ここで、１次電極と２次電極は素子構造体７４を挟んで対向する配置とするが、それぞれにゲート電極と第２の電極が設けられていれば良いため、他の電極は先に示した１次電極だけでなく、２次電極とすることもできる。また、２次電極は、素子構造体を介して反対側の１次電極の位置をモニタリングできるため、その位置を調整して形成することができ、特に本実施の形態の第２の電極と、ソース電極又はゲート電極との位置関係を所望の位置とできる。これを応用すれば、１次電極のソース、ゲート、ドレイン電極による素子特性を測定、評価した後、その特性を調整する２次電極の第２の電極位置、幅、面積などを調整して、形成することもできる。
【００４８】
上記では、素子構造体７４を一部除去する例として示したが、素子構造体７４の深さを一部残して除去して、その一部残し膜厚領域で、電極を露出する孔を設ける構造とすることもできる。例えば、キャリア走行層３３よりも深い位置で、一部を残して半導体層を露出させ、該露出部の一部を更に除去して、電極を露出させて、外部接続部とすることができ、この場合、半導体層の露出部上に絶縁膜を介して配線する配線電極を設けて、半導体層の露出部上で、上記のように各電極を配置する面内構造とすることができる。この構造では、図に示す構造に比して、除去工程、露出部上の絶縁膜形成工程、など製造工数が増え、絶縁構造に劣る構造となる。また、図示する例では、パッド電極を露出させたが、ソース、ゲート、ドレイン電極を直接露出させても良く、また電極の下に位置するパッド電極部を素子構造一部と共に、電極の一部も除去して、外部接続部を形成することもできる。好ましくは、電極強度の観点から図示する構造とすることである。
（素子駆動回路）
【００４９】
本実施の形態のＦＥＴにおいて、第２の電極はゲート電極やソース電極と直接接続した接続回路とすることもできるが、ソース電極と接続する方が好ましい。例えば、ソース電極をグラウンドに接続し、グラウンドと第２の電極を接続すればよい。第２の電極には電圧を印加する手段を設けてもよい。第２の電極に電圧を印加すれば、ホールの排出を制御することができる。このような回路構造は、上述したように、素子構造体から露出された絶縁膜上に回路配線、各駆動手段、電圧印加手段などの素子を集積した構造とすることもできる。
（パッケージング）
【００５０】
デバイス工程が終了した後、チップをパッケージに実装する。ここで、ワイヤ線を張る場合はワイヤボンダを使用する。ワイヤボンディングにより電極からワイヤ線を通じて放熱させることができ、またワイヤ線の長さでインダクタンス成分を調整でき、整合をとることができるので好ましい。図７Ａ、Ｂに示す電界効果トランジスタは各電極の外部接続部４１ａ、４１ｃが同じ面を向いているため、いずれの電極も第２の電極３９側から接続することができ、容易にワイヤボンディングを行うことができる。一方、ワイヤレスボンディングの場合は第２の電極側にも別途熱伝導性基板を設けることができ、放熱特性を向上させることができる。またワイヤボンディングのためのパッドが不要となり小型化に適する。さらに、ワイヤによるインダクタンス成分及びワイヤ間や半導体素子本体間とのキャパシタンス成分を低減できるメリットもある。
【産業上の利用可能性】
【００５１】
本発明の電界効果トランジスタ及びその製造方法は、キャリア走行層の電子移動度が高いＨＥＭＴ等に利用でき、フェイスダウン構造を持つフリップチップ型高移動度トランジスタにも利用できる。
【図面の簡単な説明】
【００５２】
【図１】従来のＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。
【図２Ａ】従来の他のＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。
【図２Ｂ】従来の他のＧａＮ系化合物を用いたＨＥＭＴ構造の一例を示す概略断面図である。
【図３】本発明の一実施の形態に係る電界効果トランジスタの一例を示す概略断面図である。
【図４】図３の電界効果トランジスタにドレインソース間電圧ＶDSを印加してドレイン電流ＩDが流れる様子を示す概略断面図である。
【図５】ドレインソース間電圧ＶDSに対するドレイン電流ＩDをゲート電圧ＶGで制御する様子を示すグラフである。
【図６】図３の構造における各層間のバンドギャップ図である。
【図７Ａ】図３に係る電界効果トランジスタを支持基板に貼り合わせる場合の概略平面図である。
【図７Ｂ】図３に係る電界効果トランジスタを支持基板に貼り合わせる場合の概略断面図である。
【図８Ａ】本発明の一実施の形態に係る電界効果トランジスタの製造工程を説明する概略断面図である。
【図８Ｂ】本発明の一実施の形態に係る電界効果トランジスタの製造工程を説明する概略断面図である。
【図８Ｃ】本発明の一実施の形態に係る電界効果トランジスタの製造工程を説明する概略断面図である。
【図９Ａ】本発明の一実施の形態に係る電界効果トランジスタの一例を示す概略平面図である。
【図９Ｂ】本発明の一実施の形態に係る電界効果トランジスタの一例を示す概略平面図である。
【図９Ｃ】本発明の一実施の形態に係る電界効果トランジスタの一例を示す概略断面図である。
【符号の説明】
【００５３】
１００…ＨＥＭＴ
１１…サファイア基板
１２…バッファ層
１３…アンドープＧａＮ層
１３ａ…領域
１４…ｎ型ＡｌＧａＮ層
１５…ソース電極
１６…ゲート電極
１７…ドレイン電極
２１…基板
２２…バッファ層
２３…アンドープＧａＮ層
２４…アンドープＡｌＧａＮ層
２５…ソース電極
２６…ゲート電極
２７…ドレイン電極
２８…ｐ型ＧａＮ層
２９…電極
３３…キャリア走行層
３３ａ…チャネル
３４…キャリア供給層
３５…ソース電極
３６…ゲート電極
３７…ドレイン電極
３９…第２電極
４０ａ、４０ｃ…パッド電極
４１ａ、４１ｃ、４１ｄ…外部接続部
４２…電極接続部
４３…メタル配線
７１…貼り合わせ用支持基板
７２…絶縁膜
７３、７３ａ、７３ｂ…接着層
７４…素子構造体
８１…成長用基板
８２…バッファ層
【図１】
2006173582.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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