(57)【要約】【課題】  クロストークが低減された増幅型固体撮像素子を提供する。【解決手段】  本発明の増幅型固体撮像素子の画素は、信号電荷を蓄積する第１導電型の電荷蓄積領域と、電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接する第２導電型の半導体領域と、増幅部とを有する。増幅部は、電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含み、電荷検出領域内の電荷量に応じた画素信号を出力する。半導体領域内には、電荷蓄積領域よりも半導体基板の裏面側に、半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されている。この電荷混入防止領域は、正味の平均不純物濃度が半導体領域よりも高いので、信号電荷に対する障壁となり、隣接画素から流入してきた電荷が電荷蓄積領域に混入することを抑制する。この結果、クロストークは低減される。【選択図】      図１
2006019486.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた量の電荷を蓄積する第１導電型の電荷蓄積領域と、
前記電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含むと共に、前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、
前記電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接して形成されている第２導電型の半導体領域と
を有する画素が前記半導体基板に複数形成された増幅型固体撮像素子であって、
前記半導体領域内には、前記電荷蓄積領域よりも前記半導体基板の裏面側に、前記半導体領域の一部を介して前記電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されており、
前記電荷混入防止領域における正味の平均不純物濃度は、前記半導体領域における正味の平均不純物濃度よりも高く、
前記半導体基板において複数の前記画素が形成されている領域には、前記電荷混入防止領域及び前記電荷蓄積領域のどちらにも対向しない領域が存在する
ことを特徴とする増幅型固体撮像素子。
【請求項２】
入射光に応じた量の電荷を蓄積する第１導電型の電荷蓄積領域と、
前記電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含むと共に、前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、
前記電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接して形成されている第２導電型の半導体領域と
を有する画素が前記半導体基板に複数形成された増幅型固体撮像素子であって、
前記半導体領域内には、前記電荷蓄積領域よりも前記半導体基板の裏面側に、前記半導体領域の一部を介して前記電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されており、
前記電荷混入防止領域における正味の平均不純物濃度は、前記半導体領域における正味の平均不純物濃度よりも高く、
前記電荷混入防止領域は、全体が前記電荷蓄積領域に対向しているか、或いは、前記電荷蓄積領域と対向していない領域において部分的に開口している
ことを特徴とする増幅型固体撮像素子。
【請求項３】
請求項１または請求項２記載の増幅型固体撮像素子において、
各々の前記画素は、前記電荷検出領域内の電荷量をリセットするリセット部を有し、
前記リセット部の少なくとも一部が前記電荷混入防止領域に対向しないように、前記電荷混入防止領域は形成されている
ことを特徴とする増幅型固体撮像素子。
【請求項４】
請求項１〜請求項３のいずれか１項記載の増幅型固体撮像素子において、
前記電荷混入防止領域は、前記電荷蓄積領域全体に対向するように形成されている
ことを特徴とする増幅型固体撮像素子。
【請求項５】
請求項１〜請求項４のいずれか１項記載の増幅型固体撮像素子において、
各々の前記画素は、前記電荷蓄積領域から前記電荷検出領域に電荷を転送させる転送部を有し、
前記電荷混入防止領域は、前記転送部全体に対向するように形成されている
ことを特徴とする増幅型固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型固体撮像素子に関する。特に本発明は、増幅型固体撮像素子においてクロストークを低減する技術に関する。
【背景技術】
【０００２】
従来より、入射光に応じて各画素で生成される信号を、画素内部で増幅してから出力する増幅型固体撮像素子が知られている（例えば、特許文献１参照）。増幅型固体撮像素子では、２次元マトリクス状に配置された各画素は、受光量に応じた量の信号電荷を生成する受光部と、画素アンプとを有している。受光部により生成された信号電荷は、画素アンプの電荷検出部に転送される。そして、画素アンプは、転送された信号電荷の量に応じて増幅した信号電圧を、信号線を介して外部に出力する。
【０００３】
ところで、固体撮像素子では、１つの画素に入射した光がその画素内のみで光電変換されて、これにより生成された電荷がその画素のみで蓄積されることが理想である。しかし実際には、ある画素に入射した光の一部が反射や屈折によって別の画素に入射したり、ある画素内で光電変換により生成された電荷が半導体基板内を拡散して別の画素に混入することがある。このようにして、ある画素の出力信号に、本来ならば別の画素の信号成分となるべきものが混入してしまうことは、クロストークと呼ばれている。
【特許文献１】特開２０００−７７６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
固体撮像素子は、解像度の向上という点から画素数の増大が要望されているが、画素数を増大するためには、単位画素を小さくする必要がある。画素を微細化すると、隣接する画素間の距離が短くなるので、クロストークは大きくなる。クロストークは、解像度を低下させたり、色バランスを崩す原因となるので、できる限り小さいことが望ましい。従って、画素を微細化するためには、クロストークを低減することが重要である。
【０００５】
固体撮像素子は幾つかの種類に分類されるが、その中でも前述の増幅型固体撮像素子は低消費電力等の点においてＣＣＤ型等の他の固体撮像素子より優れており、増幅型固体撮像素子においてクロストークを低減することは重要である。
本発明の目的は、従来よりもクロストークが低減された増幅型固体撮像素子を提供することである。
【課題を解決するための手段】
【０００６】
本発明の増幅型固体撮像素子は、第１導電型の電荷蓄積領域と、増幅部と、第２導電型の半導体領域とを有する画素が半導体基板に複数形成されたものである。電荷蓄積領域は、入射光に応じた量の電荷を蓄積する。増幅部は、電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含むと共に、電荷検出領域内の電荷量に応じた画素信号を出力する。半導体領域は、電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接して形成されている。
【０００７】
請求項１の増幅型固体撮像素子は、以下の点を特徴とする。第１に、半導体領域内には、電荷蓄積領域よりも半導体基板の裏面側に、半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されている。第２に、電荷混入防止領域における正味の平均不純物濃度は、半導体領域における正味の平均不純物濃度よりも高い。第３に、半導体基板において複数の画素が形成されている領域には、電荷混入防止領域及び電荷蓄積領域のどちらにも対向しない領域が存在する。
【０００８】
請求項２の増幅型固体撮像素子は、以下の点を特徴とする。第１に、半導体領域内には、電荷蓄積領域よりも半導体基板の裏面側に、半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されている。第２に、電荷混入防止領域における正味の平均不純物濃度は、半導体領域における正味の平均不純物濃度よりも高い。第３に、電荷混入防止領域は、全体が電荷蓄積領域に対向しているか、或いは、電荷蓄積領域と対向していない領域において部分的に開口している。
【０００９】
請求項３の発明は、請求項１または請求項２の増幅型固体撮像素子において、以下の点を特徴とする。第１に、各々の画素は、電荷検出領域内の電荷量をリセットするリセット部を有する。第２に、リセット部の少なくとも一部が電荷混入防止領域に対向しないように、電荷混入防止領域は形成されている。
請求項４の発明は、請求項１〜請求項３のいずれかの増幅型固体撮像素子において、電荷混入防止領域が電荷蓄積領域全体に対向するように形成されていることを特徴とする。
【００１０】
請求項５の発明は、請求項１〜請求項４のいずれかの増幅型固体撮像素子において、以下の点を特徴とする。第１に、各々の画素は、電荷蓄積領域から電荷検出領域に電荷を転送させる転送部を有する。第２に、電荷混入防止領域は、転送部全体に対向するように形成されている。
【発明の効果】
【００１１】
本発明の増幅型固体撮像素子の画素は、信号電荷を蓄積する第１導電型の電荷蓄積領域と、電荷蓄積領域に隣接する第２導電型の半導体領域とを有する。半導体領域内には、電荷蓄積領域よりも半導体基板の裏面側に、半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第２導電型の電荷混入防止領域が形成されている。この電荷混入防止領域は、正味の平均不純物濃度が半導体領域よりも高いので、信号電荷に対する障壁となり、隣接画素から流入してきた電荷が電荷蓄積領域に混入することを抑制する。この結果、クロストークは低減される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施の形態を説明する。なお、各図において同一要素には同一符号を付し、重複する説明を省略する。
図１は、本実施形態の増幅型固体撮像素子の等価回路図である。図に示すように、増幅型固体撮像素子１０は、ｍ行ｎ列からなる多数の画素Ｐｘ１−１〜Ｐｘｍ−ｎ（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路１６と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬｎと、水平信号線２４と、水平走査回路２８とを有している。なお、図中の符号において先頭がφで始まっているものは駆動電圧を示す。また、一部の要素の符号の最後には、配置されている行または列を示すために１、ｍ、ｎ等を付したが、行や列の区別が不要な場合、以下の説明では適宜省略する。
【００１３】
画素Ｐｘ１−ｎに符号を示すように、各画素は、フォトダイオードＰＤと、転送ゲート３２と、リセットゲート３６と、リセットドレイン４０と、接合型電界効果トランジスタ４４（以下、ＪＦＥＴと略記）とを有している。
リセットドレイン４０は、各行毎にリセットドレイン配線ＲＤＬを介して共通の電源（電圧ＶＧ）に接続されている。
【００１４】
リセットゲート３６は、各行毎にリセットゲート配線ＲＧＬ１〜ＲＧＬｍを介して、垂直走査回路１６に接続されている。リセットゲート３６は、垂直走査回路１６からパルス電圧φＲＧ１〜φＲＧｍをそれぞれ受けて行毎に駆動され、ＪＦＥＴのゲート電圧を制御する。即ち、リセットゲート３６は、ＪＦＥＴのゲートを電圧ＶＧにリセットすることでＪＦＥＴを非動作状態にし、ＪＦＥＴのゲートをフローティング状態にすることでＪＦＥＴを動作状態にする。
【００１５】
転送ゲート３２は、各行毎に転送ゲート配線ＴＧＬ１〜ＴＧＬｍを介して、垂直走査回路１６に接続されている。転送ゲート３２は、垂直走査回路１６からパルス電圧φＴＧ１〜φＴＧｍをそれぞれ受けて行毎に駆動され、ＪＦＥＴの動作時に同期して、フォトダイオードＰＤの蓄積電荷をＪＦＥＴのゲートに転送する。
ＪＦＥＴのソースは各列毎に垂直信号線ＶＬ１〜ＶＬｎにそれぞれ接続されており、ＪＦＥＴのドレインは共通のドレイン電源（電圧ＶＤ）に接続されている。ＪＦＥＴは、動作時には、フォトダイオードＰＤからゲートに転送された電荷量に応じた電圧（請求項記載の画素信号に対応）を、ソースフォロワ動作によりソースから出力する。
【００１６】
垂直信号線ＶＬ１〜ＶＬｎには、定電流源ＣＳ１〜ＣＳｎと、垂直リセットトランジスタＴＲＶ１〜ＴＲＶｎと、垂直負荷容量Ｃｖ１〜Ｃｖｎと、列バッファアンプＡＰ１〜ＡＰｎと、ＣＤＳコンデンサＣｃ１〜Ｃｃｎと、ＣＤＳトランジスタＴｃ１〜Ｔｃｎと、列選択トランジスタＴｈ１〜Ｔｈｎとがそれぞれ接続されている。
垂直リセットトランジスタＴＲＶは、駆動パルス電圧φＲＶをゲートに受けて、垂直信号線ＶＬを一定電圧ＶＲＶにリセットする。
【００１７】
垂直負荷容量Ｃｖ１〜Ｃｖｎは、ＪＦＥＴの動作帯域を制限する。
列選択トランジスタＴｈ１〜Ｔｈｎは、水平走査回路２８から駆動パルス電圧φＨ１〜φＨｎをゲートにそれぞれ受けて、垂直信号線ＶＬ１〜ＶＬｎを水平信号線２４にそれぞれ接続する。
ＣＤＳトランジスタＴｃは、ゲートに駆動パルス電圧φＣを受ける。このＣＤＳトランジスタＴｃとＣＤＳコンデンサＣｃは、信号電荷の転送前後におけるＪＦＥＴの出力電圧に、相関二重サンプリング処理を施す。
【００１８】
水平信号線２４には、水平リセットトランジスタＴＲＨと、出力バッファアンプ６４とが接続されている。水平リセットトランジスタＴＲＨは、駆動パルス電圧φＲＨをゲートに受けて、水平信号線２４を一定電圧（この例では接地線ＧＮＤ）にリセットする。
増幅型固体撮像素子１０における画素信号の読み出し動作は、特許文献１の図１のものと同様であるので、詳細な説明を省略する。
【００１９】
図２、図３は、どちらも増幅型固体撮像素子１０の単位画素の平面模式図である。多層構造で煩雑となるので、図２では配線系統を主に示し、図３では本実施形態の特徴であるクロストーク防止領域の形成範囲を主に示した。図４は、図２、３におけるＸ１−Ｘ２間の断面模式図であり、図５は、図２、３におけるＸ３−Ｘ４間の断面模式図であり、図６は図２、３におけるＹ１−Ｙ２間の断面模式図である。以下、図２〜図６を用いて、画素の構造を詳細に説明する。
【００２０】
図４、５、６に示すように、高濃度Ｎ型のシリコン基板７０の表（おもて）面側にはＮ型エピタキシャル層７４が形成されており、画素の各部の不純物拡散領域はＮ型エピタキシャル層７４中に形成されている。Ｎ型エピタキシャル層７４上には絶縁膜７６が形成されており、絶縁膜７６上には、リセットゲート３６や転送ゲート３２が形成されている。また、絶縁膜７６上の絶縁層７８中には、リセットドレイン配線ＲＤＬや垂直信号線ＶＬ等の配線が形成されている。なお、絶縁層７８は、絶縁膜７６とは別工程で形成されるので図では両者を別々に記載したが、実際にはどちらもシリコン酸化膜（二酸化ケイ素）でよい。
【００２１】
図４に示すように、ＪＦＥＴは、ゲートをＰ型、ソースをＮ型として形成されている。リセットドレイン４０は、Ｐ型の不純物拡散領域として形成されている。そして、ＪＦＥＴのゲート、及びリセットドレイン４０をソースまたはドレインとし、リセットゲート３６をゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている。このため、リセットゲート３６の電圧に応じて反転層が形成されて、ＪＦＥＴのゲートはリセットドレイン４０を介して電圧ＶＧにリセットされる。リセットドレイン４０は、中継配線８２を介してリセットドレイン配線ＲＤＬに接続されている。
【００２２】
図５に示すように、フォトダイオードＰＤは、表面Ｎ型領域８６及びＰ型電荷蓄積領域９０からなる埋め込み型フォトダイオードとして形成されている。表面Ｎ型領域８６は、高濃度Ｎ型であり、Ｎ型エピタキシャル層７４よりもドナー型不純物濃度が高い。表面Ｎ型領域８６は、ＪＦＥＴのドレインに隣接して形成されており、反転を防止する。従って、本実施形態では、受光量に応じて生成される電子−正孔対の内、正孔が信号電荷としてＰ型電荷蓄積領域９０に蓄積される。
【００２３】
また、Ｎ型エピタキシャル層７４の一部を介してＰ型電荷蓄積領域９０全体に対向するように、クロストーク防止領域９４が形成されている。なお、本明細書では、『対向する』は、半導体基板（この例ではシリコン基板８０）の厚さ方向に２者が向き合っているという意味で用いる。クロストーク防止領域９４は、Ｎ型の不純物拡散領域であるが、Ｎ型エピタキシャル層７４より正味の平均不純物濃度が高い（詳細は後述）。
【００２４】
図６に示すように、クロストーク防止領域９４は、転送ゲート３２全体にも対向するように形成されている。また、ＪＦＥＴのゲート、及びＰ型電荷蓄積領域９０をソースまたはドレインとし、転送ゲート３２をゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている。このため、転送ゲート３２の電圧に応じて反転層が形成されて、Ｐ型電荷蓄積領域９０からＪＦＥＴのゲートに信号電荷が転送される。
【００２５】
なお、リセットゲート配線ＲＧＬ下の領域は、ＪＦＥＴのドレインに相当する。ここで、本明細書での『下』或いは『下方』は、シリコン基板７０の厚さ方向に表面から裏面の方向の意味で用い、上はその反対方向の意味で用いる。ＪＦＥＴのドレインは、素子間分離用に不純物濃度を高くした高濃度Ｎ型領域９８の一部であるので、リセットゲート配線ＲＧＬ下においても、導電型が反転しない。
【００２６】
図３は、高濃度Ｎ型領域９８と、クロストーク防止領域９４の形成範囲を示している。高濃度Ｎ型領域９８は、シリコン基板７０の裏面側を介して前記電圧ＶＤを全画素共通に受ける。また、図３及び図６から分かるように、Ｙ１−Ｙ２間に沿ってＪＦＥＴのチャネルが形成されている。
図２から分かるように、リセットドレイン配線ＲＤＬは、フォトダイオードＰＤ以外の部分に対する遮光膜としても機能する。このような本実施形態の画素構造は、シリコン基板７０上にＮ型エピタキシャル層７４を形成してから、ドナー型不純物をイオン注入することでＮ型エピタキシャル層７４中にクロストーク防止領域９４を形成後、従来と同様に他の各部を形成すればよい。
【００２７】
以下、本発明の特徴であるクロストーク防止領域９４を中心に、各部の不純物濃度や形成深さを説明する。本実施形態では、シリコン基板７０の正味の平均不純物濃度は、例えば約１０18／ｃｍ3であり、Ｎ型エピタキシャル層７４の正味の平均不純物濃度は、例えば約８×１０15／ｃｍ3である。そして、クロストーク防止領域９４は、正味の平均不純物濃度が周囲のＮ型エピタキシャル層７４よりも約３倍以上高い。理由は後述する。
【００２８】
ここで、上記した『正味の平均不純物濃度』は、多数キャリアを供給する不純物の平均濃度から、少数キャリアを供給する不純物の平均濃度を差し引いた値の意味であり、３００Ｋにおける多数キャリア濃度にほぼ等しい。なお、固体撮像素子等の半導体装置では、各不純物拡散領域における多数キャリアを供給する不純物の平均濃度は、少数キャリアを供給する不純物の平均濃度を無視できる程度に高いことも多い。その場合、正味の平均不純物濃度は、多数キャリアを供給する不純物の平均濃度に実質的に等しい。
【００２９】
Ｎ型エピタキシャル層７４の厚さは、例えば約８μｍであり、Ｐ型電荷蓄積領域９０における最も下側の部分（下面）の深さは、例えば約０．５μｍである。なお、本明細書での深さは、Ｎ型エピタキシャル層７４と絶縁膜７６との界面を基準とする。そして、クロストーク防止領域９４は、最も上側の部分（上面）が１．５μｍ以上の深さであることが望ましい（理由は後述）。クロストーク防止領域９４の厚さは、例えば１〜２μｍである。
【００３０】
図７は、シリコン基板７０の深さ方向のポテンシャル分布を模式的に示したものである。クロストーク防止領域９４の正味の平均不純物濃度は、周囲のＮ型エピタキシャル層７４よりも高いので、深さ方向に見た場合、クロストーク防止領域９４は、周囲よりも静電ポテンシャルが高い。本実施形態では信号電荷が正孔であるので、クロストーク防止領域９４は、信号電荷に対してポテンシャル障壁となる。
【００３１】
換言すれば、ドナー型不純物がイオン化した（電子を失った）領域であるＮ型領域を電気的に正とすれば、周囲よりもドナー型不純物濃度が高いクロストーク防止領域９４は、周囲よりも正の度合いが強い。このため、クロストーク防止領域９４は、信号電荷である正孔に対しては、周囲よりもクーロン斥力が強く働くので障壁となる。
一方、ＪＦＥＴのゲートの下、及びリセットドレイン４０の下には、クロストーク防止領域９４が形成されていない。ＪＦＥＴのゲート、リセットドレイン４０は、どちらもＰ型であるので、クロストーク防止領域９４より深い部分で発生した正孔に対する吸収源になる。
【００３２】
即ち、クロストーク防止領域９４より下方で発生した正孔は、拡散によって隣接画素に到達しても、クロストーク防止領域９４に阻まれるので隣接画素のＰ型電荷蓄積領域９０には殆ど混入せず、ＪＦＥＴのゲート或いはリセットドレイン４０に吸収される。クロストークの要因となるキャリアをこのように吸収させるためにも、クロストーク防止領域９４は、画素の全面に形成するのではなく、図３のように平面的には一部が開口している必要がある。ここで、本明細書での『開口している』は、半導体基板（シリコン基板７０）の厚さ方向に見て、形成されていない領域が存在するという意味である。また、以下の説明では、シリコン基板７０の厚さ方向に見て、クロストーク防止領域９４が形成されていない領域を開口部分と記載する。
【００３３】
クロストーク防止領域９４が正孔に対する障壁となるので、クロストーク防止領域９４の上部で発生した正孔は、下方には移動せず、隣接画素のＰ型電荷蓄積領域９０には殆ど到達しない。即ち、クロストーク防止領域９４の上部で発生した正孔は、殆どが真上に位置するＰ型電荷蓄積領域９０に効率的に収集され、その画素の信号成分に寄与する。この結果、ある画素で生成された正孔が隣接画素のＰ型電荷蓄積領域９０に混入する確率は極めて低くなるので、クロストークを従来よりも大幅に低減できる。
【００３４】
さらに、クロストーク防止領域９４は、Ｐ型電荷蓄積領域９０の下方だけではなく、転送ゲート３２の下にも形成されている。従って、Ｐ型電荷蓄積領域９０からＪＦＥＴのゲートへの信号電荷の転送特性には、クロストーク防止領域９４による影響はない。ここでの影響は、例えば、シリコン基板７０の深部で生成された正孔が、クロストーク防止領域９４を避けて、ＪＦＥＴのゲートにおける転送ゲート３２側に到達することである。また、クロストーク防止領域９４は、マスク工程での若干のずれを考慮しても転送ゲート３２の下にも確実に形成されるように、ＪＦＥＴのゲートの一部にも対向するように形成することが望ましい。
【００３５】
クロストーク防止領域９４の正味の平均不純物濃度がＮ型エピタキシャル層７４よりも約３倍以上高いことが望ましいとしたのは、上述のようにクロストーク防止領域９４を電位の障壁として機能させるためである。同様の理由で、クロストーク防止領域９４の厚さの下限値は、電位の勾配が生じる程度であればよい。また、クロストーク防止領域９４の上面の深さが１．５μｍ以上であると望ましいとした理由は、以下の通りである。
【００３６】
１．５μｍは、一般にシリコン基板において波長６００ｎｍの光の強度が約５０％になる深さであり、本実施形態の増幅型固体撮像素子１０は可視光を対象としている。また、前述したようにクロストーク防止領域９４より下方で発生したキャリアはＰ型電荷蓄積領域９０には殆ど到達しない。従って、Ｐ型電荷蓄積領域９０に蓄積されるキャリアの発生領域を確保する意味では、クロストーク防止領域９４の上面の深さは１．５μｍ以上であることが望ましい。なお、可視光よりも深くで電子−正孔対を生成する赤外光を対象とする場合、クロストーク防止領域９４は上記１．５μｍよりも深い位置に形成した方がよい。
【００３７】
以下、クロストーク防止領域９４の形成範囲について補足説明する。本実施形態では各々の画素に対してクロストーク防止領域９４の開口部分が存在する。しかし開口部分は、クロストークの要因となるキャリアの吸収源として機能させるものであるので、必ずしも各画素に設けられている必要はなく、複数画素に１つでもよい。但し、開口部分の位置は、以下に述べる条件がある。なぜなら、シリコン基板７０の厚さ方向に見て、例えばＰ型電荷蓄積領域９０の中央部のみに対して開口するようにクロストーク防止領域９４を形成した場合、逆効果になるからである。ここでの逆効果は、クロストーク防止領域９４より下方で発生した正孔が開口部を介して上に向かって拡散して、開口部の真上にあるＰ型電荷蓄積領域９０に混入することである。
【００３８】
従って、シリコン基板７０の厚さ方向に見た場合、クロストーク防止領域９４は、Ｐ型電荷蓄積領域９０以外の領域の少なくとも一部において開口している必要がある。換言すれば、シリコン基板７０において複数の画素が形成されている領域には、クロストーク防止領域９４及びＰ型電荷蓄積領域９０のどちらにも対向しない領域が存在する必要がある。
【００３９】
クロストーク防止領域の形成範囲としては、本実施形態のようにＰ型電荷蓄積領域９０全体及び転送ゲート３２全体に対向させる以外に、例えば以下の３通りが挙げられる。以下の３例において、クロストーク防止領域の正味の不純物濃度、深さ、厚さは、前述と同様でよい。
第１に、図８に示す単位画素の平面模式図のように、リセットドレイン４０の下方のみを避けてクロストーク防止領域を形成してもよい。このようにすれば、信号電荷の読み出し期間にＪＦＥＴのゲートに転送されて一旦蓄積される信号電荷に、基板深部で生成された正孔が混入することがなく、さらに望ましい。なお、読み出し期間はかなり短いので、実際は、この期間における混入の影響は殆どなく、上述した実施形態で十分の効果が得られる。上述した実施形態と、この図８の形態とは、請求項で言及している『電荷混入防止領域は、電荷蓄積領域と対向していない領域において部分的に開口している』の形態に含まれる。ここでの『部分的に開口している』は、半導体基板の厚さ方向に見た場合、電荷蓄積領域領域以外の領域には、電荷混入防止領域が形成されている領域と形成されていない領域の両方が存在するという意味である。
【００４０】
第２に、Ｐ型電荷蓄積領域９０全面のみに対向するように形成して、それ以外の領域には形成しなくてもよい。この形態は、請求項で言及している『電荷混入防止領域は、全体が電荷蓄積領域に対向している』の形態に含まれる。この形態においても、上述と同様の理由により、クロストークは抑制される。
第３に、クロストーク防止領域の形成領域をさらに小さくして、Ｐ型電荷蓄積領域９０の一部のみに対向するようにしてもよい。この形態も、請求項で言及している『電荷混入防止領域は、全体が電荷蓄積領域に対向している』の形態に含まれる。この形態は、クロストーク防止領域がＰ型電荷蓄積領域９０全体に対向する場合より劣るが、従来よりはクロストークが抑制される。
【００４１】
以上は１つの画素におけるクロストーク防止拡散の形成範囲の説明である。画素の種類によってクロストーク防止拡散の形成範囲を変えてもよい。例えば、有効画素の領域には全面的にクロストーク防止拡散を形成し、オプティカルブラック画素の領域にのみ、リセットドレイン４０下においてクロストーク防止拡散の開口部を設けてもよい。この場合、キャリアの移動度と比較して有効画素領域が十分狭く、クロストーク防止拡散の電位の障壁が十分に高い（周囲との正味の不純物濃度の差が大きい）必要がある。この条件を満たさないと、有効画素領域におけるクロストーク防止拡散より下方で発生したキャリアは、オプティカルブラック画素の領域に到達する前に、クロストーク防止拡散の電位の障壁を乗り越えてＰ型電荷蓄積領域９０に混入してしまう。
【００４２】
本実施形態では、Ｎ型エピタキシャル層７４中に画素の各部が形成されており、リセットドレイン４０やＪＦＥＴのゲートがＰ型である例を述べた。本発明は、かかる実施形態に限定されるものではない。各部の導電型を入れ替えて、リセットドレイン４０やＪＦＥＴのゲートをＮ型とし、クロストーク防止領域９４を周囲よりも高濃度のＰ型としてもよい。この場合も、本実施形態と同様の効果が得られる。
【００４３】
最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載の半導体領域は、Ｎ型エピタキシャル層７４に対応する。
請求項記載の電荷蓄積領域は、Ｐ型電荷蓄積領域９０に対応する。
請求項記載の電荷検出領域は、ＪＦＥＴのゲートに対応する。
【００４４】
請求項記載の増幅部は、ＪＦＥＴに対応する。
請求項記載の電荷混入防止領域は、クロストーク防止領域９４に対応する。
請求項記載のリセット部は、リセットドレイン４０に対応する。
請求項記載の転送部は、転送ゲート３２に対応する。
Ｎ型半導体の導電型、及びＰ型半導体の導電型のうち、一方が請求項記載の第１導電型に対応し、他方が請求項記載の第２導電型に対応する。本実施形態では第１導電型がＰ型である例を説明したが、その反対であってもよい。
【産業上の利用可能性】
【００４５】
以上詳述したように本発明は、増幅型固体撮像素子の分野において大いに利用可能である。
【図面の簡単な説明】
【００４６】
【図１】本実施形態における増幅型固体撮像素子の等価回路図である。
【図２】増幅型固体撮像素子の単位画素の平面模式図であり、配線系統を主に示す。
【図３】増幅型固体撮像素子の単位画素の平面模式図であり、クロストーク防止領域の形成領域を主に示す。
【図４】図２、３におけるＸ１−Ｘ２間の断面模式図である。
【図５】図２、３におけるＸ３−Ｘ４間の断面模式図である。
【図６】図２、３におけるＹ１−Ｙ２間の断面模式図である。
【図７】シリコン基板の厚さ方向に見た模式的電位分布図であり、クロストーク防止領域の効果を説明するものである。
【図８】リセットドレインの下方のみを避けて、クロストーク防止領域を形成する場合の単位画素の平面模式図である。
【符号の説明】
【００４７】
１０  増幅型固体撮像素子
１６  垂直走査回路
２４  水平信号線
２８  水平走査回路
３２  転送ゲート
３６  リセットゲート
４０  リセットドレイン
４４  ＪＦＥＴ（接合型電界効果トランジスタ）
６４  出力バッファアンプ
７０  シリコン基板
７４  Ｎ型エピタキシャル層
７６  絶縁膜
７８  絶縁層
８２  中継配線
８６  表面Ｎ型領域
９０  Ｐ型電荷蓄積領域
９４  クロストーク防止領域
９８  高濃度Ｎ型領域
ＡＰ１〜ＡＰｎ  列バッファアンプ
Ｃｃ１〜Ｃｃｎ  ＣＤＳコンデンサ
ＣＳ１〜ＣＳｎ  定電流源
Ｃｖ１〜Ｃｖｎ  垂直負荷容量
ＰＤ  フォトダイオード
Ｐｘ１−１〜Ｐｘｍ−ｎ  画素
ＲＤＬ１〜ＲＤＬｍ  リセットドレイン配線
ＲＧＬ１〜ＲＧＬｍ  リセットゲート配線
Ｔｃ１〜Ｔｃｎ  ＣＤＳトランジスタ
ＴＧＬ１〜ＴＧＬｍ  転送ゲート配線
Ｔｈ１〜Ｔｈｎ  列選択トランジスタ
ＴＲＨ  水平リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ  垂直リセットトランジスタ
ＶＬ１〜ＶＬｎ  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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