(57)【要約】【課題】安定した高い降伏電圧を有し、かつチップサイズの小さいツェナーダイオードを実現する。【解決手段】Ｎ層２とＰ層４とからなるｐｎ接合を備え、Ｎ層２に裏面電極６が電気的に接続され、Ｐ層４に表面電極５が電気的に接続されたツェナーダイオードが複数形成された第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４を用意し、表面電極５と裏面電極６との位置を合わせて、第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４を貼り合わせた後、半導体ウエハを切断して個々のチップに切り分けることにより、４つのツェナーダイオードが縦方向に重ね合わされた積層型ツェナーダイオードＺＤ１を形成する。【選択図】図１２
2006319029.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の表面側に形成された第１導電型の第１層と、前記半導体基板の裏面側に形成された前記第１導電型とは異なる第２導電型の第２層とからなるｐｎ接合を形成し、前記第１層に第１電極をパターニングして電気的に接続し、前記半導体基板に遠赤外線を透過させて前記第１電極との位置合わせを行い、前記第２層に第２電極をパターニングして電気的に接続することにより形成されたダイオードを前記半導体基板上に複数個形成した半導体ウエハを複数枚用意する工程と、
（ｂ）上に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第２電極と、下に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第１電極との位置を合わせて、複数枚の前記半導体ウエハを貼り合わせる工程と、
（ｃ）貼り合わせた複数枚の前記半導体ウエハを切断して、個々のチップに切り分ける工程とを有し、
複数枚の前記半導体ウエハのそれぞれに形成される前記第２層の厚さが同じであることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の表面側に形成された第１導電型の第１層と、前記半導体基板の裏面側に形成された前記第１導電型とは異なる第２導電型の第２層とからなるｐｎ接合を形成し、前記第１層に第１電極をパターニングして電気的に接続し、前記半導体基板に遠赤外線を透過させて前記第１電極との位置合わせを行い、前記第２層に第２電極をパターニングして電気的に接続することにより形成されたダイオードを前記半導体基板上に複数個形成した半導体ウエハを複数枚用意する工程と、
（ｂ）上に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第２電極と、下に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第１電極との位置を合わせて、複数枚の前記半導体ウエハを貼り合わせる工程と、
（ｃ）貼り合わせた複数枚の前記半導体ウエハを切断して、個々のチップに切り分ける工程とを有し、
最上層に配置される前記半導体ウエハの前記第２層の厚さ、最下層に配置される前記半導体ウエハの前記第２層の厚さ、または最上層および最下層に配置される前記半導体ウエハの前記第２層の厚さが最も厚いことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の表面側に形成された第１導電型の第１層と、前記半導体基板の裏面側に形成された前記第１導電型とは異なる第２導電型の第２層とからなるｐｎ接合を形成し、前記第１層に第１電極をパターニングして電気的に接続し、前記半導体基板に遠赤外線を透過させて前記第１電極との位置合わせを行い、前記第２層に第２電極をパターニングして電気的に接続することにより形成されたダイオードを前記半導体基板上に複数個形成した半導体ウエハを複数枚用意する工程と、
（ｂ）上に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第２電極と、下に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第１電極との位置を合わせて、複数枚の前記半導体ウエハを貼り合わせる工程と、
（ｃ）貼り合わせた複数枚の前記半導体ウエハを切断して、個々のチップに切り分ける工程とを有し、
複数枚の前記半導体ウエハのそれぞれに形成される前記ｐｎ接合の降伏電圧が同じであることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の表面側に形成された第１導電型の第１層と、前記半導体基板の裏面側に形成された前記第１導電型とは異なる第２導電型の第２層とからなるｐｎ接合を形成し、前記第１層に第１電極をパターニングして電気的に接続し、前記半導体基板に遠赤外線を透過させて前記第１電極との位置合わせを行い、前記第２層に第２電極をパターニングして電気的に接続することにより形成されたダイオードを前記半導体基板上に複数個形成した半導体ウエハを３枚以上用意する工程と、
（ｂ）上に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第２電極と、下に配置する前記半導体ウエハに形成された複数個の前記ダイオードに備わる前記第１電極との位置を合わせて、３枚以上の前記半導体ウエハを貼り合わせる工程と、
（ｃ）貼り合わせた３枚以上の前記半導体ウエハを切断して、個々のチップに切り分ける工程とを有し、
最上層に配置される前記半導体ウエハに形成された前記ｐｎ接合の降伏電圧、最下層に配置される前記半導体ウエハに形成された前記ｐｎ接合の降伏電圧、または最上層および最下層に配置される前記半導体ウエハに形成された前記ｐｎ接合の降伏電圧が最も高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ツェナーダイオード（Zener Diode）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばシリコンウエハにｎ＋層−ｎ層−ｐ＋層のダイオード構造を形成し、ｎ＋層と接する側はＴｉＳｉ２／Ｎｉの電極金属層が形成され、ｐ＋層と接する側はＮｉＳｉ／Ｎｉの電極金属層が形成され、この両電極金属層のＮｉはんだで上下のダイオードを固着して複数個積層し、ワイヤーソーでダイオード片とした後、ダイオードの側面にメサ型エッチングを行い、リード端子を接続する積層型の高耐圧メサ型ダイオードの製造技術がある（例えば特許文献1等）。
【０００３】
また、貼り合わせ酸化膜の両面にｎ＋層、ｎ層、ｐ＋層の横型ダイオード部が３個Ｎｉ膜で直列接続され、かつ、この直列接続されたものがリード端子を固着するはんだを介して並列接続された高耐圧ダイオードの構造およびその製造方法の技術がある（例えば特許文献２等）。
【０００４】
また、半導体ウエハの表面からシリコンを透過する赤外線を透過させて、ウエハ表面の素子形成部分を確認しながらウエハ裏面に素子分離用の溝を形成する技術がある（例えば特許文献３等）。
【０００５】
また、実装基板上のバンプ電極上にシリコンからなる電子部品の裏面から赤外線を照射して、シリコン基板上のパッド電極の位置と実装基板上のバンプ電極との位置あわせについて判定を行う技術がある（例えば特許文献４等）。
【０００６】
また、半導体基板にスリットを形成する場合において、半導体基板に赤外線を照射して反射光を検出し、位置のアライメントを行う技術がある（例えば特許文献５等）。
【特許文献１】特開平８−１９１１４８号公報（段落［０００９］、図２、図４）
【特許文献２】特開平１１−１８６５６８号公報（段落［００１８］、［００１９］、図１、図２）
【特許文献３】特開平５−２５９２７５号公報（段落［００１１］、図１）
【特許文献４】特開２００１−６０６０５号公報（段落［００２９］〜［００３２］、図２、図３）
【特許文献５】特開平１０−２４２０８５号公報（段落［００４１］、図９、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ツェナーダイオードは、逆方向電圧をかけた場合、電流にかかわらず一定の電圧が得られる性質を利用したｐｎ型ダイオードであり、例えば電源回路などに用いられている。
【０００８】
ツェナーダイオードは、通常、不純物濃度が１０１８〜１０１９ｃｍ−３の基板上に成長させたｎ型のエピタキシャル層にｐ型半導体領域を形成したｐｎ接合部を有しており、ツェナーダイオードの降伏電圧（破壊電圧）はエピタキシャル層の不純物濃度によって決まることから、要求される降伏電圧に応じて不純物濃度の異なるエピタキシャル層が形成される。本発明者は、１５０Ｖ以上の降伏電圧を有するツェナーダイオードを開発しており、例えば１５０〜４００Ｖの降伏電圧を必要とするツェナーダイオードでは、例えば不純物濃度が１０１６〜１０１８ｃｍ−３の低いエピタキシャル層を採用している。ところが、エピタキシャル層の不純物濃度が低くなると、エピタキシャル層の表面準位やｐｎ接合部の界面準位がエピタキシャル層の表面に形成される絶縁膜の影響を受けやすくなり、降伏電圧が変動するという問題が生じた。
【０００９】
高い降伏電圧が要求されるツェナーダイオードでは、降伏電圧の変動を防ぐ方法として様々な工夫がなされている。例えばｐ型半導体領域の周囲にエピタキシャル層よりもさらに不純物濃度の低い第２のｎ型半導体領域を形成して、エピタキシャル層の表面における降伏電圧を高くする第１の方法、ｐ型半導体領域の周囲を濃度勾配の穏やかな第２のｐ型半導体領域で囲む第２の方法、空乏層の延びを抑えてバルクで降伏させる第３の方法などが提案されている。
【００１０】
しかしながら、上記第１の方法は、製造プロセスの変動により降伏電圧が不安定になる、上記第２の方法は、第２のｐ型半導体領域の濃度が降伏電圧を決める主要素となるため、降伏電圧の制御が難しい、上記第３の方法は、エピタキシャル層の厚さにより降伏電圧が決まるため、降伏電圧の制御が難しいなどの課題を有している。
【００１１】
また、通電時は、ｐｎ接合部に高電圧がかかることから発熱量が大きくなるため、ｐｎ接合部を広くして熱源を分散させる、または、複数のツェナーダイオードを横方向に直列に接続して複数のｐｎ接合部に熱源を分散させるなどの方法がとられているが、どちらの方法もチップサイズが大きくなり実装面積の増加を招いてしまう。
【００１２】
本発明の目的は、安定した高い降伏電圧を有し、かつチップサイズの小さいツェナーダイオードを実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置の製造方法は、ｎ型半導体領域とｐ型半導体領域とからなるｐｎ接合を備え、ｎ型半導体領域に裏面電極が電気的に接続され、ｐ型半導体領域に表面電極が電気的に接続されたダイオードが複数個形成された半導体ウエハを複数枚用意し、上に配置する半導体ウエハに形成された複数個のダイオードに備わる裏面電極と、下に配置する半導体ウエハに形成された複数個のダイオードに備わる表面電極との位置を合わせて、複数枚の半導体ウエハを貼り合わせた後、貼り合わせた複数枚の半導体ウエハを切断して、個々のチップに切り分けることにより、積層型ツェナーダイオードを形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
安定した高い降伏電圧を有し、かつチップサイズの小さいツェナーダイオードを実現することができる。
【発明を実施するための最良の形態】
【００１８】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
本実施の形態による積層型ツェナーダイオードの製造方法を図１〜図１２を用いて工程順に説明する。ここでは、４つのツェナーダイオードを縦方向に重ね合わせた２８０Ｖの降伏電圧を有する積層型ツェナーダイオードの製造に本発明を適用した場合の実施例ついて説明するが、重ね合わせるツェナーダイオードの数や降伏電圧は、それに限定されるものではない。
【００２１】
まず、複数個のツェナーダイオードが形成された第１半導体ウエハＷ１を用意する。図１、図２および図３に、製造工程中の第１半導体ウエハＷ１の平面図と断面図（平面図のＡ−Ａ線における要部断面図）とを示す。
【００２２】
図１に示すように、ｎ型不純物、例えばヒ素が導入された単結晶シリコンからなる基板（この段階では、例えば２００ｍｍφの平面略円形状の半導体薄板）１を用意する。基板１の厚さは、例えば５５０μｍ、その不純物濃度は、例えば１０１８〜１０１９ｃｍ−３である。続いて、基板１の表面上にエピタキシャル成長法によりｎ型半導体領域（以下、Ｎ層という）２を形成する。Ｎ層２の厚さは、例えば３０μｍ、その不純物濃度は、例えば１０１６〜１０１８ｃｍ−３である。なお、ここに示したＮ層２の厚さおよび不純物濃度は一例であって、これに限定されるものではなく、ツェナーダイオードに要求される降伏電圧などの特性によって決められるものである。
【００２３】
次に、Ｎ層２上に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により絶縁膜３を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクにして絶縁膜３をエッチングし、１つのツェナーダイオードが形成される領域のそれぞれにおいて、平面中央部のＮ層２の表面を露出させる。続いて、露出したＮ層２の表面から、例えばイオン注入法または不純物拡散法によりｐ型不純物、例えばボロンを導入してｐ型半導体領域（以下、Ｐ層という）４を形成する。Ｐ層４の深さは、例えば３μｍ、その不純物濃度は、例えば１０１７〜１０２１ｃｍ−３である。これにより、Ｎ層２とＰ層４とからなる７０Ｖの降伏電圧を有するｐｎ接合が形成される。なお、ここに示したＰ層４の厚さおよび不純物濃度は一例であって、これに限定されるものではなく、ツェナーダイオードに要求される降伏電圧などの特性によって決められるものである。
【００２４】
次に、基板１の表面側に、例えばスパッタリング法によりアルミニウムとシリコンからなる合金膜を堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして合金膜をエッチングし、Ｐ層４に電気的に接続する表面電極５を形成する。
【００２５】
次に、図２に示すように、表面電極５を保護するための保護テープを基板１の表面側に貼り付けた後（図示せず）、基板１の裏面側から基板１をグラインディングにより研削し、パッケージ形態に合わせて基板１を薄くする。続いて、上記した保護テープを剥がし、基板１の裏面上に、例えばマスク蒸着法により金属膜、例えば金膜を堆積して、Ｎ層２に基板１を介して電気的に接続する裏面電極６を形成する。
【００２６】
その後、図３に示すように、基板１の表面側の凹凸を緩和するため、表面電極５上に導電性材料であるロウ材７、例えば銀ペーストを塗布する。これにより、７０Ｖの降伏電圧を有する複数個のツェナーダイオードが備わる第１半導体ウエハＷ１が製造される。
【００２７】
基板１の表面側に形成された表面電極５と裏面側に形成された裏面電極６との位置合わせは、例えば以下の方法により行われる。なお、ここでは、第１、第２および第３方法の３通りの位置合わせの方法について説明するが、これに限定されるものではない。
【００２８】
第１方法は、基板１の表面側からの遠赤外光投射による表面電極５と裏面電極６との位置合わせの方法であって、裏面電極６はマスク蒸着法により形成される。第１方法を図４に示す半導体ウエハの要部断面図を用いて説明する。
【００２９】
まず、図４（ａ）に示すように、表面電極５が形成された基板１の表面側から、シリコンを透過する波長、例えば１．３μｍ以上の波長の遠赤外光８を投射する。この場合、表面電極５が形成されていない部分にだけ遠赤外光８が通る。続いて、図４（ｂ）に示すように、遠赤外光８が通っている部分に合わせて基板１の裏面側にマスク９を基板１から離して配置する。このマスク９は、例えば遠赤外カメラを用いてフォトリソグラフィ法と同様に位置合わせすることができる。続いて、図４（ｃ）に示すように、基板１の裏面上にスパッタリング法または真空蒸着法により金属膜６ａを堆積する。この時、マスク９に覆われていない基板１部分に金属膜６ａが堆積する。続いて、図４（ｄ）に示すように、マスク９を除去することにより、基板１の裏面に接する裏面電極６を形成する。
【００３０】
第２方法は、基板１の表面側からの遠赤外光投射による表面電極５と裏面電極６との位置合わせの方法であって、基板１の裏面上に堆積された金属膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングすることにより裏面電極６は形成される。第２の方法を図５に示す半導体ウエハの要部断面図を用いて説明する。
【００３１】
まず、図５（ａ）に示すように、基板１の表面の２箇所以上に、表面電極５と同一層の合金膜によって位置合わせ用パターン５ａを予め形成しておき、位置合わせ用パターン５ａが形成された部分の基板１の裏面側にマスク１０を基板１から離して配置する。このマスク１０の位置合わせ余裕は大きくとることができる。続いて、基板１の裏面上にスパッタリング法または真空蒸着法により金属膜６ａを堆積する。この時、マスク１０に覆われていない基板１部分に金属膜６ａが堆積する。続いて、図５（ｂ）に示すように、マスク１０を除去することにより、位置合わせ用パターン５ａが形成された部分以外の基板１の裏面上に金属膜６ａを残した後、金属膜６ａ上にレジスト１１ａを塗布する。続いて、図５（ｃ）に示すように、基板１の表面側から、シリコンを透過する波長、例えば１．３μｍ以上の波長の遠赤外光８を投射する。この場合、金属膜６ａおよび位置合わせ用パターン５ａが形成されていない部分に遠赤外光８が通る。続いて、図５（ｄ）に示すように、基板１の裏面側にフォトマスク１２を配置し、基板１上の位置合わせ用パターン５ａに対してフォトマスク１２上のターゲットパターン１２ａを位置合わせして、フォトマスク１２の位置を決める。続いて、図５（ｅ）に示すように、フォトマスク１２を用いてレジスト１１ａを露光し、さらに現像することによって金属膜６ａ上にレジストパターン１１を形成する。続いて、図５（ｆ）に示すように、レジストパターン１１をマスクとしてエッチングすることにより、基板１の裏面に接する裏面電極６を形成する。
【００３２】
第３方法は、基板１の裏面側からの遠赤外光投射による表面電極５と裏面電極６との位置合わせの方法であって、裏面電極６はマスク蒸着法により形成される。第３方法を図６に示す半導体ウエハの要部断面図を用いて説明する。
【００３３】
まず、図６（ａ）に示すように、基板１の表面側を下に向けて遠赤外光を吸収または透過する材質からなる台１３上に表面電極５がその表面側に形成された基板１を載せる。続いて、基板１の裏面側から、シリコンを透過する波長、例えば１．３μｍ以上の波長の遠赤外光８を投射する。この場合、表面電極５が形成されている部分で遠赤外光８が反射する。続いて、図６（ｂ）に示すように、遠赤外光８が反射していない部分に合わせて基板１の裏面側にマスク１４を基板１から離して配置する。続いて、図６（ｃ）に示すように、基板１の裏面上にスパッタリング法または真空蒸着法により金属膜６ａを堆積する。この時、マスク１４に覆われていない基板１部分に金属膜６ａが堆積する。続いて、図６（ｄ）に示すように、マスク１４を除去することにより、基板１の裏面に接する裏面電極６を形成する。
【００３４】
次に、第１半導体ウエハＷ１を製造した方法と同様にして、７０Ｖの降伏電圧を有する複数個のツェナーダイオードが形成された第２半導体ウエハＷ２、第３半導体ウエハＷ３および第４半導体ウエハＷ４を用意する。図７に、第２半導体ウエハＷ２の平面図と断面図（平面図のＢ−Ｂ線における要部断面図）、図８に、第３半導体ウエハＷ３の平面図と断面図（平面図のＣ−Ｃ線における要部断面図）、図９に、第４半導体ウエハＷ４の平面図と断面図（平面図のＤ−Ｄ線における要部断面図）とを示す。なお、第４半導体ウエハＷ４は最上に積み重ねることから表面側の凹凸を緩和する必要がないため、第４半導体ウエハＷ４の表面電極５上にはロウ材７を塗布していない。
【００３５】
次に、前述した第１半導体ウエハＷ１、第２半導体ウエハＷ２、第３半導体ウエハＷ３および第４半導体ウエハ４を縦方向に重ねて貼り合わせることにより形成される積層型ツェナーダイオードの製造方法を説明する。図１０、図１１および図１２に、製造工程中の積層型ツェナーダイオードの要部断面図を示す。
【００３６】
図１０に示すように、第１半導体ウエハＷ１に形成された複数個のツェナーダイオードに備わる表面電極５と第２半導体ウエハＷ２に形成された複数個のツェナーダイオードに備わる裏面電極６との位置を合わせ、ロウ材７を介して上記表面電極５と上記裏面電極６とを重ねて第１半導体ウエハＷ１上に第２半導体ウエハＷ２を積層する。同様に、第２半導体ウエハＷ２に形成された複数個のツェナーダイオードに備わる表面電極５と第３半導体ウエハＷ３に形成された複数個のツェナーダイオードに備わる裏面電極６との位置を合わせ、第２半導体ウエハＷ２上に第３半導体ウエハＷ３を積層し、さらに第３半導体ウエハＷ３に形成された複数個のツェナーダイオードに備わる表面電極５と第４半導体ウエハＷ４に形成された複数個のツェナーダイオードに備わる裏面電極６との位置を合わせ、第３半導体ウエハＷ３上に第４半導体ウエハＷ４を積層する。その後、熱処理を施して、第１半導体ウエハＷ１、第２半導体ウエハＷ２、第３半導体ウエハＷ３および第４半導体ウエハＷ４を貼り合わせる。
【００３７】
次に、図１１に示すように、第１半導体ウエハＷ１の裏面側にフレーム１５に固定されたダイシングテープ１６を貼り付けた後、ダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃１７を用いて、第１半導体ウエハＷ１、第２半導体ウエハＷ２、第３半導体ウエハＷ３および第４半導体ウエハＷ４を貼り合わせた積層ウエハをスクライブラインに沿って縦、横に切断する。積層ウエハはチップ（単位素子）１８に個片化されるが、個片化された後も各チップ１８はダイシングテープ１６を介してフレーム１５に固定されているため、整列した状態を維持している。
【００３８】
図１２に、１つのチップ１８を構成する積層型ツェナーダイオードＺＤ１の要部断面図を示す。Ｎ層２とＰ層４とからなる７０Ｖの降伏電圧を有するツェナーダイオードが４つ直列に接合されることにより２８０Ｖの高い降伏電圧を得ることができる。
【００３９】
その後、個々のチップ１８をダイシングテープ１６から引き剥がして実装基板上に搭載し、封止樹脂により封止してパッケージングする。
【００４０】
なお、本実施の形態では、ｎ型不純物が導入された単結晶シリコンからなる基板１の表面上にエピタキシャル成長法によりＮ層２を形成し、さらにこのＮ層２にＰ層４を形成することによりＮ層２とＰ層４とからなるｐｎ接合を構成したが、ｐ型不純物が導入された単結晶シリコンからなる基板の表面上にエピタキシャル成長法によりＰ層を形成し、さらにこのＰ層にＮ層を形成することによりＰ層とＮ層とからなるｐｎ接合を構成してもよい。
【００４１】
また、本実施の形態では、第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４にそれぞれ形成されるツェナーダイオードの降伏電圧を７０Ｖと全て同じとしたが、互いに降伏電圧の異なるツェナーダイオードが備わる半導体ウエハを直列に接合してもよい。例えば最下層、最上層、または最上層および最下層に位置する半導体ウエハに形成されたツェナーダイオードの降伏電圧を、他の半導体ウエハに形成されたツェナーダイオードの降伏電圧よりも高くすることができる。例えば第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４から構成される積層型ツェナーダイオードの場合、第１半導体ウエハＷ１および第４半導体ウエハＷ４に形成されたツェナーダイオードの降伏電圧を８０Ｖ、第２半導体ウエハＷ２および第３半導体ウエハＷ３に形成されたツェナーダイオードの降伏電圧を６０Ｖとすることができる。このように第１および第４のツェナーダイオードを内部の第２および第３のツェナーダイオードより高耐圧にすることにより、外部からのサージ電圧に対してのサージ耐圧の優れた高耐圧ツェナーダイオ−ドとすることができる。
【００４２】
また、本実施の形態では、第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４のそれぞれを構成するＮ層２の厚さを全て同じとしたが、互いに厚さの異なるＮ層２を有する半導体ウエハを直列に接合してもよい。ただし、チップ１８の機械的強度の低下を防ぐため最上層、最下層、または最上層および最下層に位置する半導体ウエハのＮ層２の厚さは、５０〜１５０μｍ程度とすることが望ましい。
【００４３】
図１３に、１つのチップ１８を構成する積層型ツェナーダイオードの他の例の要部断面図を示す。積層型ツェナーダイオードＺＤ２は、前述した積層型ツェナーダイオードＺＤ１と同様に、第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４を貼り合わせた積層ウエハから形成されるが、Ｎ層２の厚さが異なり、チップ１８の機械的強度を維持するため第１半導体ウエハＷ１および第４半導体ウエハＷ４のＮ層２の厚さを１００μｍ、積層型ツェナーダイオードＺＤ２の全体の厚さを薄くするため第２半導体ウエハＷ２および第３半導体ウエハＷ３の厚さを４０μｍとしている。
【００４４】
このように、本実施の形態によれば、複数枚の半導体ウエハ（本実施の形態では第１、第２、第３および第４半導体ウエハＷ１〜Ｗ４）にそれぞれ形成されたツェナーダイオードを積み重ねて直列に接続することにより、１つのチップ１８に高い降伏電圧を有する積層型ツェナーダイオードＺＤ１を形成することができる。また、個々のツェナーダイオードの降伏電圧を低くできることから、個々のツェナーダイオードのエピタキシャル成長法により形成されるＮ層２の不純物濃度を過度に低くする必要がなくなり、Ｎ層２の表面準位やｐｎ接合の界面準位がＮ層２の表面に形成される絶縁膜３の影響を受けにくくなるので、安定した降伏電圧が得られる。また、通電時の積層型ツェナーダイオードＺＤ１の発熱量が、直列に接続された個々のツェナーダイオードの接合に分散されるので、熱源を分散させるためにチップサイズを大きくする必要がなく、チップ１８の実装面積の増大を避けることができる。
【００４５】
さらに、本実施の形態によれば、重ね合わせる半導体ウエハの枚数と半導体ウエハに形成されるｐｎ接合の降伏電圧を制御することにより、所望する様々な降伏電圧を有する積層型ツェナーダイオードを形成することができる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
例えば前記実施の形態では、本発明をツェナーダイオードに適用した場合について説明したが、これ以外のダイオード、例えば高い降伏電圧が望まれるスイッチングダイオードにも適用することができる。
【産業上の利用可能性】
【００４８】
本発明の半導体装置の製造方法は、高い降伏電圧を必要とするダイオードの製造に適用することができる。
【図面の簡単な説明】
【００４９】
【図１】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第１半導体ウエハの平面図、（ｂ）は要部断面図である。
【図２】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第１半導体ウエハの平面図、（ｂ）は要部断面図である。
【図３】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第１半導体ウエハの平面図、（ｂ）は要部断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施の形態による裏面電極の位置合わせを説明する半導体ウエハの要部断面図である。
【図５】（ａ）〜（ｆ）は本発明の一実施の形態による裏面電極の位置合わせを説明する半導体ウエハの要部断面図である。
【図６】（ａ）〜（ｄ）は本発明の一実施の形態による裏面電極の位置合わせを説明する半導体ウエハの要部断面図である。
【図７】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第２半導体ウエハの平面図、（ｂ）は要部断面図である。
【図８】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第３半導体ウエハの平面図、（ｂ）は要部断面図である。
【図９】（ａ）は本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す第４半導体ウエハの平面図、（ｂ）は要部断面図である。
【図１０】本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す半導体ウエハの要部断面図である。
【図１１】本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示す半導体ウエハの要部断面図である。
【図１２】本発明の一実施の形態による積層型ツェナーダイオードの製造工程を示すチップの要部断面図である。
【図１３】本発明の一実施の形態による積層型ツェナーダイオードの他の例を示すチップの要部断面図である。
【符号の説明】
【００５０】
１  基板
２  ｎ型半導体領域（Ｎ層）
３  絶縁膜
４  ｐ型半導体領域（Ｐ層）
５  表面電極
５ａ  位置合わせ用パターン
６  裏面電極
６ａ  金属膜
７  ロウ材
８  遠赤外光
９  マスク
１０  マスク
１１  レジストパターン
１１ａ  レジスト
１２  フォトマスク
１２ａ  ターゲットパターン
１３  台
１４  マスク
１５  フレーム
１６  ダイシングテープ
１７  円形刃
１８  チップ
Ｗ１  第１半導体ウエハ
Ｗ２  第２半導体ウエハ
Ｗ３  第３半導体ウエハ
Ｗ４  第４半導体ウエハ
ＺＤ１  積層型ツェナーダイオード
ＺＤ２  積層型ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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