(57)【要約】【課題】ゲート電極端部のリーク電流の発生を抑制し、かつ、ソース／ドレイン拡散層形成時のイオン注入において、基板に注入される不純物のドーズ量の低下を抑制する。【解決手段】半導体装置は、半導体基板１０と、この半導体基板１０上に形成された窒素を含むゲート絶縁膜２５と、このゲート絶縁膜２５上に選択的に形成されたゲート電極２７と、このゲート電極２７の側壁に形成された酸化膜２８とを具備し、ゲート絶縁膜２５は、ゲート電極２７の中央部下に位置する第１の部分とゲート電極２７の端部下に位置する第２の部分とを有し、ゲート絶縁膜２５の第２の部分は、ゲート電極側に突出する第１の突出部と半導体基板側に突出する第２の突出部とを有し、ゲート絶縁膜２５の第１の部分の上面の高さと第１の突出部のピークの高さとの間の距離は、ゲート絶縁膜２５の第１の領域の下面の高さと第２の突出部のピークの高さとの間の距離よりも大きく、ゲート絶縁膜２５は、０．１％乃至１０％の窒素を含む酸化膜である。【選択図】      図１６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された窒素を含むゲート絶縁膜と、
前記ゲート絶縁膜上に選択的に形成されたゲート電極と、
前記ゲート電極の側壁に形成された酸化膜と
を具備し、
前記ゲート絶縁膜は、前記ゲート電極の中央部下に位置する第１の部分と前記ゲート電極の端部下に位置する第２の部分とを有し、
前記ゲート絶縁膜の前記第２の部分は、前記ゲート電極側に突出する第１の突出部と前記半導体基板側に突出する第２の突出部とを有し、
前記ゲート絶縁膜の前記第１の部分の上面の高さと前記第１の突出部のピークの高さとの間の距離は、前記ゲート絶縁膜の前記第１の領域の下面の高さと前記第２の突出部のピークの高さとの間の距離よりも大きく、
前記ゲート絶縁膜は、０．１％乃至１０％の窒素を含む酸化膜である
ことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は窒素濃度が最大となる部分を有し、
この部分は、前記ゲート絶縁膜と前記半導体基板との間の表面近くに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の前記第１の部分の下面の高さと前記第２の突出部のピークの高さとの間の前記距離は、前記ゲート絶縁膜の前記第１の部分の上面の高さと前記第１の突出部のピークの高さとの間の前記距離の１／３以下であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴのゲート電極の構造に係わる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からシリコンＭＯＳＦＥＴのゲート絶縁膜の耐圧劣化を防ぐ方法として、後酸化という手法がある。
【０００３】
図１８は、ＭＯＳＦＥＴの製造工程における後酸化を行った後の構造を示す断面図である。
【０００４】
図１８に示すように、シリコン基板５０上にゲート絶縁膜５１が形成され、このゲート絶縁膜５１上に選択的にポリシリコンからなるゲート電極（ポリシリコンゲート電極）５２が形成される。その後、後酸化が行われ、全面にゲート後酸化膜５３が形成される。
【０００５】
このような後酸化工程においては、シリコン基板５０とともにポリシリコンゲート電極５２も酸化される。このため、ゲート電極５２の端部の酸化膜の膜厚が増大する。従って、ゲート電極５２端部の曲率半径を大きくできるため、電界集中を回避することが可能になる。
【０００６】
しかしながら、後酸化を行うことにより、ポリシリコンとともに、シリコン基板５０も酸化され、ゲート電極５２端部で酸化膜の膜厚が必要以上に厚くなる。
【０００７】
このため、ゲート電極端部における電気力線の漏れによりゲートのチャネルに対する支配力が低下する。従って、微細なチャネル領域でのしきい値電圧の絶対値が低下し、ＭＯＳＦＥＴのオフ時に流れるオフリーク電流が増加する。
【０００８】
また、ソース／ドレイン電極のエクステンション拡散層を形成する場合、後酸化膜をイオン注入時の保護酸化膜として使用する際に、不純物イオンが後酸化膜５３中に取り込まれる。このため、シリコン基板５０に注入される不純物のドーズ量が低下する。更に、上記理由により、酸化膜界面よりも深く不純物イオンの飛程を取る必要があるため、注入されたイオンはその分布が大きく広がり、急峻なプロファイルの形成が困難である。
【０００９】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開平５−２１８４０５号公報
【特許文献２】特開平５−１３６１６４号公報
【特許文献３】特開平４−０７４４３８号公報
【特許文献４】特開平７−３０７４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ゲート電極端部のリーク電流の発生を抑制し、かつ、ソース／ドレイン拡散層形成時のイオン注入において、基板に注入される不純物のドーズ量の低下を抑制する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一視点による半導体装置は、半導体基板と、前記半導体基板上に形成された窒素を含むゲート絶縁膜と、前記ゲート絶縁膜上に選択的に形成されたゲート電極と、前記ゲート電極の側壁に形成された酸化膜とを具備し、前記ゲート絶縁膜は、前記ゲート電極の中央部下に位置する第１の部分と前記ゲート電極の端部下に位置する第２の部分とを有し、前記ゲート絶縁膜の前記第２の部分は、前記ゲート電極側に突出する第１の突出部と前記半導体基板側に突出する第２の突出部とを有し、前記ゲート絶縁膜の前記第１の部分の上面の高さと前記第１の突出部のピークの高さとの間の距離は、前記ゲート絶縁膜の前記第１の領域の下面の高さと前記第２の突出部のピークの高さとの間の距離よりも大きく、前記ゲート絶縁膜は、０．１％乃至１０％の窒素を含む酸化膜である。
【発明の効果】
【００１２】
本発明によれば、ゲート電極端部のリーク電流の発生を抑制し、かつ、ソース／ドレイン拡散層形成時のイオン注入において、基板に注入される不純物のドーズ量の低下を抑制する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。
【００１４】
図１乃至図６は、本発明の半導体装置に係わり、素子分離領域の形成を示す各工程の断面図である。
【００１５】
まず、図１に示すように、半導体基板１０上に第１のシリコン酸化膜１１が形成され、第１のシリコン酸化膜１１上にシリコン窒化膜１２が形成される。このシリコン窒化膜１２上に第２のシリコン酸化膜１３が形成される。
【００１６】
次に、図２に示すように、第２のシリコン酸化膜１３上にパターニングされたフォトレジスト膜１４が形成される。このフォトレジスト膜１４をマスクとして、第１及び第２のシリコン酸化膜１１及び１３、シリコン窒化膜１２が選択的に除去される。その後、フォトレジスト膜１４が除去される。
【００１７】
次に、図３に示すように、第１、第２のシリコン酸化膜１１、１３及びシリコン窒化膜１２をマスクとして、反応性イオンエッチング（ＲＩＥ）により、素子分離領域に対応する半導体基板１０が除去され、半導体基板１０内にトレンチ１５が形成される。
【００１８】
次に、図４に示すように、全面にシリコン酸化膜１６が形成され、トレンチ１５が埋め込まれる。
【００１９】
次に、図５に示すように、化学的機械研磨（ＣＭＰ）法により、シリコン酸化膜１６が平坦化され、シリコン窒化膜１２の表面が露出される。
【００２０】
次に、ウエットエッチングにより、シリコン酸化膜１１及び１６、シリコン窒化膜１２が除去され、半導体基板１０の表面が露出される。
【００２１】
このようにして、図６に示すように、半導体基板１０内に素子分離領域１７が形成される。その後、全面にシリコン酸化膜１８が形成される。
【００２２】
次に、図７乃至図１３は、電極の形成工程を示す断面図である。
【００２３】
まず、図７に示すように、半導体基板１０上にパターニングされたフォトレジスト膜（図示せず）が形成される。このフォトレジスト膜をマスクとしてイオン注入及び拡散が行われ、半導体基板１０の表面にＰウェル２１が形成される。その後、フォトレジスト膜が除去される。同様に、Ｐウェル２１上にパターニングされたフォトレジスト膜（図示せず）が形成される。このフォトレジスト膜をマスクとしてイオン注入及び拡散が行われ、半導体基板１０の表面にＮウェル２２が形成される。その後、フォトレジスト膜が除去される。
【００２４】
次に、半導体基板１０内のＰウェル２１及びＮウェル２２の表面にそれぞれｎチャネル領域２３及びｐチャネル領域２４が形成される。その後、シリコン酸化膜１８が除去される。
【００２５】
次に、図７に示すように、半導体基板１０上にゲート絶縁膜２５が形成される。この際、ＮＯ、Ｎ2Ｏ、あるいはＮＨ3のいずれかを含む窒素を含む気体と酸素の混合ガスあるいは単独ガスにより酸化窒化反応が行われる。従って、窒素を０．１％乃至１０％含むシリコン酸化膜からなるゲート絶縁膜２５が形成される。つまり、図１４に示すように、半導体基板１０側のゲート絶縁膜２５の表面に窒素の高濃度領域４０が形成され、図１５に示すように、半導体基板１０の表面とゲート絶縁膜２５の境界部が窒素を最も多く含む状態となっている。尚、ゲート酸化膜２５と高濃度領域４０の形成方法は上記に限定されるものではない。例えばゲート絶縁膜２５は、あらかじめ、ベースとなるシリコン酸化膜を形成後、上述のＮＯ、Ｎ2Ｏ、あるいはＮＨ3のいずれかのガスにより窒化してもよい。
【００２６】
次に、図７に示すように、ゲート絶縁膜２５上にポリシリコン２６が形成される。
【００２７】
次に、ポリシリコン２６上にパターニングされたフォトレジスト膜（図示せず）が形成される。その後、図８に示すように、フォトレジスト膜をマスクとして、ＲＩＥにより、ポリシリコン２６及びゲート絶縁膜２５が選択的に除去され、ポリシリコンゲート電極２７が形成される。
【００２８】
次に、図９に示すように、酸化雰囲気により、ポリシリコンゲート電極２７の後酸化が行われ、全面にゲート後酸化膜２８が形成される。前記ゲート絶縁膜２５は窒素を含む膜を用いており、半導体基板１０側のゲート絶縁膜２５の表面の窒素濃度が最も高くなっている。このため、半導体基板１０に対する酸化が抑制される。従って、ポリシリコンゲート電極２７の表面は、半導体基板１０より多く酸化される。
【００２９】
例えば、温度が８００℃、処理時間が３０分のアニールにより酸化する場合、通常、半導体基板１０は６ｎｍ酸化される。これに対し、上記手法にて形成された窒素が２％含まれている３．５ｎｍ厚のゲート絶縁膜２５を持つ本発明の半導体装置では、例えば次のようにゲート後酸化膜２８が形成される。
【００３０】
図１６に示すように、まず、半導体基板１０側において、半導体基板１０の表面には２．５ｎｍの酸化膜２８ａが形成され、ポリシリコンゲート電極２７とのオーバーラップ部には１ｎｍ以下の酸化膜２８ｂが形成される。また、ポリシリコンゲート電極２７側において、ポリシリコンゲート電極２７の側面には１２ｎｍの酸化膜２８ｃが形成され、ゲート絶縁膜とのオーバーラップ部には３ｎｍ以上の酸化膜２８ｄが形成される。このように、ゲート電極２７端部のゲート絶縁膜２５は、ゲート電極２７側の膜厚２８ｄに対して半導体基板１０側の膜厚２８ｂは１／３以下となる。
【００３１】
次に、図１０に示すように、Ｐウェル２１上にパターニングされたフォトレジスト膜２９が形成される。このフォトレジスト膜２９をマスクとして不純物が導入され、Ｎウェル２２の半導体基板１０の表面にＰ型エクステンション領域３０が形成される。その後、フォトレジスト膜２９が除去される。
【００３２】
次に、図１１に示すように、Ｎウェル２２上にパターニングされたフォトレジスト膜３１が選択的に形成される。このフォトレジスト膜３１をマスクとして不純物が導入され、Ｐウェル２１の半導体基板１０の表面にＮ型エクステンション領域３２が形成される。その後、フォトレジスト膜３１が除去される。
【００３３】
図１２に示すように、全面にシリコン窒化膜３３が形成される。
【００３４】
図１３に示すように、ＲＩＥにより、シリコン窒化膜３３が選択的に除去され、ゲート電極２７の側壁にゲート側壁（スペーサ）３４が形成される。
【００３５】
次に、Ｎウェル２２上にパターニングされたフォトレジスト膜（図示せず）が選択的に形成される。このフォトレジスト膜をマスクとして不純物が導入され、Ｐウェル２１の半導体基板１０の表面にＮ型拡散層３５が形成される。その後、フォトレジスト膜が除去される。
【００３６】
次に、Ｐウェル２１上にパターニングされたフォトレジスト膜（図示せず）が選択的に形成される。このフォトレジスト膜をマスクとして不純物が導入され、Ｎウェル２２の半導体基板１０の表面にＰ型拡散層３６が形成される。その後、フォトレジスト膜が除去される。
【００３７】
以上のように、ＣＭＯＳＦＥＴが形成され、この後、既知の技術であるサリサイド工程、メタライゼーション工程を経てＬＳＩが完成される。
【００３８】
上記本発明の実施形態によれば、図１７に示すように、ゲート電極２７側の酸化は進むものの、ゲート電極２７の半導体基板１０側には窒素の高濃度領域４０があるため、半導体基板１０方向への酸化を抑制できる。従って、ゲート電極２７端部の酸化膜の膜厚の増大を従来に対して約半分の厚さに抑えることができる。
【００３９】
つまり、ゲート電極２７端部の酸化膜が厚くなることによる電気力線の漏れを抑制でき、チャネル領域に対するゲートの支配力の低下を防止できる。
【００４０】
また、ソース／ドレイン電極のエクステンション拡散層を形成する場合、ゲート絶縁膜をイオン注入時の保護酸化膜として使用しているが、ゲート絶縁膜の膜厚の増加を抑制しているため、基板に注入するドーズ量が低下することを防止できる。従って、イオンの飛程を従来に比べて短くでき、注入されたイオンの分散を抑えることができる。このため、急峻なプロファイルの形成が可能となる。
【００４１】
また、ゲート電極２７端部において、ゲート電極２７側は酸化により曲率半径が大きくなるため、ゲート電極２７端部の電界集中を緩和することができる。
【００４２】
尚、前記ゲート電極の酸化方法はアニールに限定されず、例えば温度が１０３５℃、処理時間が５０秒のＲＴＯ（Rapid Thermal Oxidation）により酸化してもよい。
【００４３】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明に係わる半導体装置の製造工程を示す断面図。
【図２】図１に続く半導体装置の製造工程を示す断面図。
【図３】図２に続く半導体装置の製造工程を示す断面図。
【図４】図３に続く半導体装置の製造工程を示す断面図。
【図５】図４に続く半導体装置の製造工程を示す断面図。
【図６】図５に続く半導体装置の製造工程を示す断面図。
【図７】図６に続く半導体装置の製造工程を示す断面図。
【図８】図７に続く半導体装置の製造工程を示す断面図。
【図９】図８に続く半導体装置の製造工程を示す断面図。
【図１０】図９に続く半導体装置の製造工程を示す断面図。
【図１１】図１０に続く半導体装置の製造工程を示す断面図。
【図１２】図１１に続く半導体装置の製造工程を示す断面図。
【図１３】図１２に続く半導体装置の製造工程を示す断面図。
【図１４】本発明の半導体装置のゲート端部を示す断面図。
【図１５】基板深さと窒素濃度の関係を示す図。
【図１６】本発明に係わる半導体装置のゲート端部を示す断面図。
【図１７】本発明に係わる半導体装置のゲート端部を示す断面図。
【図１８】従来技術による半導体装置のゲート端部を示す断面図。
【符号の説明】
【００４５】
１０…半導体基板、１１…シリコン酸化膜、１２…シリコン窒化膜、１３…シリコン酸化膜、１４…フォトレジスト膜、１５…トレンチ、１６…シリコン酸化膜、１７…素子分離領域、１８…シリコン酸化膜、２１…Ｐウェル、２２…Ｎウェル、２３…ｎチャネル領域、２４…ｐチャネル領域、２５…ゲート絶縁膜、２６…ポリシリコン、２７…ポリシリコンゲート電極、２８…ゲート後酸化膜、２９…フォトレジスト膜、３０…Ｐ型エクステンション領域、３１…フォトレジスト膜、３２…Ｎ型エクステンション領域、３３…シリコン窒化膜、３４…ゲート電極側壁、３５…ｎ型拡散層、３６…ｐ型拡散層、４０…窒素の高濃度領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006019760.tif 000017
【図１６】
2006019760.tif 000018
【図１７】
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【図１８】
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