(57)【要約】【課題】  ジッタ量を抑制するＩＣテスタを実現することを目的にする。【解決手段】  本発明は、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、デジタル信号を発生する第１の信号発生部と、デジタル信号を発生する第２の信号発生部と、この第２の信号発生部の出力を遅延する遅延部と、第１の信号発生部の出力と遅延部の出力との論理和を行い、被試験対象に出力する論理和回路と、正弦波を発生する正弦波発生器と、この正弦波発生器の出力を、論理和回路の出力をクロックとして、デジタルデータに変換するＡ／Ｄ変換器と、遅延部を遅延させ、Ａ／Ｄ変換器の出力により、遅延部の遅延を決める演算制御部とを有することを特徴とする装置である。【選択図】      図１
2006078441.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象を試験するＩＣテスタにおいて、
デジタル信号を発生する第１の信号発生部と、
デジタル信号を発生する第２の信号発生部と、
この第２の信号発生部の出力を遅延する遅延部と、
前記第１の信号発生部の出力と前記遅延部の出力との論理和を行い、前記被試験対象に出力する論理和回路と、
正弦波を発生する正弦波発生器と、
この正弦波発生器の出力を、前記論理和回路の出力をクロックとして、デジタルデータに変換するＡ／Ｄ変換器と、
前記遅延部を遅延させ、前記Ａ／Ｄ変換器の出力により、遅延部の遅延を決める演算制御部と
を有することを特徴とするＩＣテスタ。
【請求項２】
演算制御部は、Ａ／Ｄ変換器の有効ビット数を求めることにより、遅延部の遅延を決めることを特徴とする請求項１記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象を試験するＩＣテスタに関し、ジッタ量を抑制するＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）、例えばＩＣ，ＬＳＩ等に試験信号を与え、ＤＵＴの出力と期待値とを比較し、ＤＵＴの良否の判定を行うものである。このような装置で、高速な試験信号を発生させる場合、排他的論理和回路を用いて、高速信号を発生させている。例えば特許文献１等に記載されている。以下図３を用いて説明する。
【０００３】
【特許文献１】特開２００３−３４４４９２号公報
【０００４】
図３において、ＩＣテスタ１は、ドライバ１１，１２、コンパレータ１３等からなり、信号の授受を行う。パフォーマンスボード（以下ＰＦＢ）２は、ＩＣテスタ１に着脱自在に電気的に接続し、ドライバ１１，１２、コンパレータ１３等が電気的に接続され、ＥＸＯＲゲート２１が設けられる。ＥＸＯＲゲート２１は、ドライバ１１，１２の出力を入力する。ＤＵＴ３は、ＰＦＢ２と電気的に接続し、ＥＸＯＲゲート２１の出力を入力し、コンパレータ１３に出力する。
【０００５】
このような装置の動作を以下に説明する。図４，５は図３に示す装置の動作を説明する図で、図４はドライバ１１の出力、図５はＥＸＯＲゲート２１の出力の動作を説明する図である。（１）はタイミングチャート、（２）は周期ヒストグラムである。
【０００６】
図示しないＳＲフリップフロップのセット端子、リセット端子に、エッジＥ１，Ｅ２が入力され、ＳＲフリップフロップの出力がドライバ１１に入力され、ドライバ１１から出力される。同様に、ドライバ１２も、エッジＥ３，Ｅ４によるＳＲフリップフロップの出力が入力され、出力される。そして、ＥＸＯＲゲート２１が、ドライバ１１，１２の出力の排他的論理和をクロックとして、ＤＵＴ３に出力する。また、図示しないドライバから試験信号がＤＵＴ３に入力される。そして、ＤＵＴ３は、ＰＦＢ２を介して、コンパレータ１３に信号を出力する。この結果、コンパレータ１３の出力と期待値とが比較され、良否の判定が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような装置では、図４（１）に示すように、ドライバ１１のみで出力した場合、図４（２）に示すような周期ヒストグラムになる。しかし、ＥＸＯＲゲート２１でドライバ１１，１２の出力の排他的論理和をとった場合、図５（１）に示すように、ドライバ１１のエッジＥ１，Ｅ２の違いによる誤差Δｔにより、周期ヒストグラムが図５（２）に示すようになり、ジッタ量が増加してしまう。この結果、ＤＵＴ３の良否の判定が正確に行えなくなってしまう。
【０００８】
そこで、本発明の目的は、ジッタ量を抑制するＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
デジタル信号を発生する第１の信号発生部と、
デジタル信号を発生する第２の信号発生部と、
この第２の信号発生部の出力を遅延する遅延部と、
前記第１の信号発生部の出力と前記遅延部の出力との論理和を行い、前記被試験対象に出力する論理和回路と、
正弦波を発生する正弦波発生器と、
この正弦波発生器の出力を、前記論理和回路の出力をクロックとして、デジタルデータに変換するＡ／Ｄ変換器と、
前記遅延部を遅延させ、前記Ａ／Ｄ変換器の出力により、遅延部の遅延を決める演算制御部と
を有することを特徴とするものである。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、
演算制御部は、Ａ／Ｄ変換器の有効ビット数を求めることにより、遅延部の遅延を決めることを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、論理和回路の出力をクロックとして、Ａ／Ｄ変換器が正弦波発生器の正弦波をデジタルデータに変換し、このデジタルデータにより演算制御部が遅延部の遅延を決定するので、論理和回路の出力のジッタ量を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し、説明を省略する。
【００１３】
図１において、ドライバ１４、コンパレータ１５、演算制御部１６は、ＩＣテスタ１に設けられる。演算制御部１６は、ドライバ１４に遅延量を出力し、コンパレータ１５の出力が入力され、演算を行う。ディレーライン２２、ＯＲゲート２３、スイッチ２４、正弦波発生器２５、Ａ／Ｄ変換器２６は、ＰＦＢ２に設けられる。ディレーライン２２は遅延部で、ＰＦＢ２に設けられ、ドライバ１４からの遅延量により、ドライバ１２の出力を遅延する。ＯＲゲート２３は、ＥＸＯＲゲート２１の代わりに設けられ、ドライバ１１の信号とディレーライン２２の出力との論理和を行う。スイッチ２４は、ＯＲゲート２３の出力を切り換えて、一方をＤＵＴ３に接続する。正弦波発生器２５は例えば水晶発振器で、高スプリアス・フリー・ダイナミック・レンジの正弦波を発生する。Ａ／Ｄ変換器２６は、正弦波発生器２５の出力を、スイッチ２４の他方の出力をクロックとして、デジタルデータに変換し、コンパレータ１５に出力する。
【００１４】
このような装置の動作を以下に説明する。図２は図１に示す装置の動作を説明する図で、（１）はタイミングチャート、（２）は周期ヒストグラムである。
【００１５】
スイッチ２４をＡ／Ｄ変換器２６に切り換える。そして、演算制御部１６は、ドライバ１４を介して、ディレイライン２２の遅延量を変化させる。そして、図示しないＳＲフリップフロップのセット端子、リセット端子に、エッジＥ１〜Ｅ４が入力され、別々のＳＲフリップフロップの出力が、ドライバ１１，１２から出力される。ドライバ１２の出力は、ディレイライン２２で遅延される。そして、ＯＲゲート２３が、ドイラバ１１の出力とディレイライン２２の出力との論理和を、スイッチ２４を介して、Ａ／Ｄ変換器２６のクロックとして出力する。このクロックにより、Ａ／Ｄ変換器２６は、正弦波発生器２５の正弦波をデジタルデータに変換し、コンパレータ１５を介して、演算制御部１６に出力する。演算制御部１６は、ＦＦＴ（高速フーリエ変換）解析を行い、Ａ／Ｄ変換器２６の有効ビット数を求める。
【００１６】
次に、演算制御部１６は、ドライバ１４を介して、ディレイライン２２の遅延量を変化させる。以下同様に、ドライバ１１，１２が信号を出力し、ドライバ１２の出力をディレイライン２２で遅延し、ＯＲゲート２３でドライバ１１の出力とディレイライン２２の出力との論理和を、スイッチ２４を介して、Ａ／Ｄ変換器２６のクロックとして出力する。このクロックにより、Ａ／Ｄ変換器２６は、正弦波発生器２５の正弦波をデジタルデータに変換し、コンパレータ１５を介して、演算制御部１６に出力する。演算制御部１６は、ＦＦＴ解析を行い、Ａ／Ｄ変換器２６の有効ビット数を求める。
【００１７】
このような動作を、ディレイライン２２の遅延量をずらして行う。そして、有効ビット数は、ジッタの影響を受け、ジッタ量が大きいと、有効ビット数が小さくなり、ジッタ量が小さいと、有効ビット数が大きくなるので、演算制御部１６は最大の有効ビット数の遅延量をディレイライン２２に設定する。
【００１８】
スイッチ２４をＤＵＴ３側に切り換え、ドライバ１１，１２が出力を行い、ドライバ１２の出力がディレイライン２２で遅延される。そして、ＯＲゲート２３が、ドライバ１１の出力とディレイライン２２の出力との論理和を、スイッチ２４を介して、ＤＵＴ３に出力する。また、図示しないドライバから試験信号がＤＵＴ３に入力される。そして、ＤＵＴ３は、ＰＦＢ２を介して、コンパレータ１３に信号を入力し、ＤＵＴ３の良否の判定を行う。
【００１９】
このように、ＯＲゲート２３の出力をクロックとして、Ａ／Ｄ変換器２６が正弦波発生器２５の正弦波をデジタルデータに変換し、このデジタルデータにより演算制御部１６がディレイライン２２の遅延を決定するので、図２（２）に示すように、ＯＲゲート２３の出力のジッタ量を抑制することができる。
【００２０】
なお、本発明はこれに限定されるものではなく、ＩＣテスタ１において、ＰＦＢ２との信号の授受は、通常、ドライバ、コンパレータにより行われるが、ドライバ１４、コンパレータ１５を設けずに直接接続する構成でもよい。
【００２１】
また、信号発生部として、ドライバ１１，１２の構成を示したが、ＳＲフリップフロップにより波形整形を行うフォーマッタから直接ディレーライン２２、ＯＲゲート２３に出力する構成でもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】従来のＩＣテスタの構成を示した図である。
【図４】図３に示す装置の動作を説明する図である。
【図５】図３に示す装置の動作を説明する図である。
【符号の説明】
【００２３】
１１，１２  ドライバ
１６  演算制御部
２２  ディレイライン
２３  ＯＲゲート
２５  正弦波発生器
２６  Ａ／Ｄ変換器
３  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
2006078441.tif 000006
【図５】
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