(57)【要約】【課題】  セクタ単位での消去を可能とした半導体記憶装置を提供する。【解決手段】  セルアレイ２内のワード線を８本ごとに区分し、各ブロックに消去セクタＥＳ０〜ＥＳ１５を構成する。シリコン基板に所定の負電圧を印加した状態で、消去対象の消去セクタに属する８本のワード線に所定の正電圧を印加するとともに、その他の消去対象外の消去セクタに属するワード線を接地することにより、消去対象の消去セクタに属するメモリセルには消去動作を行わせ、消去対象外の消去セクタに属するメモリセルには消去動作を行わせない。これにより上記消去セクタ単位でのセクタ消去が実現される。セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。【選択図】        図８
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【特許請求の範囲】
【請求項１】
上方に突出し第１方向に延在した帯状の凸部と、前記凸部を挟む表層に形成され、ソース又はドレインとして機能する一対の帯状の反対導電型領域とを有する一導電型半導体基板と、
前記反対導電型領域の一部及び前記凸部の両側面に絶縁膜を介して対向し、導電性を有し電気的に孤立した一対のフローティングゲートと、
前記凸部及び前記一対のフローティングゲートの上に絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在した帯状のコントロールゲートとからなり、
前記凸部の表層に生成されたチャネルを流れる荷電粒子の一部を加速してドレイン側のフローティングゲートに注入する書き込み動作、及び前記一対のフローティングゲートに注入された荷電粒子を前記コントロールゲートに放出する消去動作を行うメモリセルが、
前記第１方向に延在した前記反対導電型領域をビット線、前記第２方向に延在した前記コントロールゲートをワード線として２次元マトリクス状に複数配列されてなるセルアレイを備えた半導体記憶装置において、
前記半導体基板に前記荷電粒子と同一極性の所定電圧を印加した状態で、所定数のワード線に前記荷電粒子と反対極性の所定電圧を印加するとともに、その他のワード線を接地することにより、前記所定数のワード線に接続された前記メモリセルには前記消去動作を行わせ、前記その他のワード線に接続された前記メモリセルには前記消去動作を行わせないことを特徴とする半導体記憶装置。
【請求項２】
前記セルアレイ内の複数のワード線は前記所定数ごとに区分され、区分された前記所定数のワード線ごとに前記消去動作が行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記消去動作に、前記各ビット線は浮遊状態とされることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
消去対象のワード線に接続された前記各メモリセルは、前記消去動作が行われる際に、前もって前記各フローティングゲートが書き込み状態とされることを特徴とする請求項１ないし３いずれか記載の半導体記憶装置。
【請求項５】
前記各フローティングゲートは、前記消去動作により、前記荷電粒子が過剰に放出されて前記荷電粒子とは反対の極性とされることを特徴とする請求項１ないし４いずれか記載の半導体記憶装置。
【請求項６】
前記コントロールゲートは、下方に突出した凸部を備えており、該凸部の頂面は絶縁膜を介して前記半導体基板の凸部の頂面に対向していることを特徴とする請求項１ないし５いずれか記載の半導体記憶装置。
【請求項７】
前記各フローティングゲートは、前記半導体基板の凸部の側面、及び前記コントロールゲートの凸部の側面に絶縁膜を介して対向する側面を有することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記フローティングゲートと前記半導体基板との間で生じる結合容量が、前記フローティングゲートと前記コントロールゲートとの間で生じる結合容量より大きいことを特徴とする請求項１ないし７いずれか半導体記憶装置。
【請求項９】
前記第２方向に隣接する２つの前記メモリセルは、１つの反対導電型領域を共有していることを特徴とする請求項１ないし８いずれか記載の半導体記憶装置。
【請求項１０】
前記第１方向に配列された複数の前記メモリセルは、前記一対の反対導電型領域を共有していることを特徴とする請求項１ないし９いずれか記載の半導体記憶装置。
【請求項１１】
前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることを特徴とする請求項１ないし１０いずれか記載の半導体記憶装置。
【請求項１２】
前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることを特徴とする請求項１ないし１１いずれか記載の半導体記憶装置。
【請求項１３】
前記メモリセルの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流は主にソース側のフローティングゲートの電荷量に応じて変調されることを特徴とする請求項１ないし１２いずれか記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値化されたメモリセルを備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体記憶装置は現在広く普及しており、例えば、携帯電話機等に搭載されている。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのメモリセル（セルトランジスタ）に２ビット以上のデータを記憶させる多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するメモリセルに２ビット以上のデータを記憶することができる不揮発性半導体記憶装置を提案している（例えば、特許文献１参照）。
【０００３】
図１０は、特許文献１記載のメモリセルを示す。コントロールゲートＣＧ、及びソース又はドレインとして機能する一対の拡散領域１０２に所定の電圧を印加すると、シリコン基板１０３に形成された凸部１０４の側面及び頂面の表層にチャネルが生成される。データ書き込み時には、チャネルに流れる電子（電荷粒子）の一部が大きなエネルギーを得てホットエレクトロンとなり、絶縁膜１０５のポテンシャル障壁を越えてドレイン側のフローティングゲートに注入される。ソース、ドレインを切り替えることにより、一対のフローティングゲートＦ１，Ｆ２に各々個別に電子注入を行い、電子蓄積状態とすることができる。
【０００４】
データ読み出し時には、チャネルに流れる電子がホットエレクトロンとなることはない。チャネルに流れる電流（読み出し電流）は、主にソース側のフローティングゲートが有する電荷量に応じて変調される。この読み出し電流を基準電流と比較することにより、該フローティングゲートの電荷状態（電子蓄積の有無）、すなわちデータを判定することができる。ソース、ドレインを切り替えることにより、一対のフローティングゲートＦ１，Ｆ２に記憶されたデータを各々個別に判定することができる。
【０００５】
データ消去時には、例えば、コントロールゲートＣＧに正の高電圧を印加するとともに、一対の拡散領域１０２及びシリコン基板１０３を接地する。このとき、チャネルは生成されず、コントロールゲートＣＧとフローティングゲートＦ１，Ｆ２との間に大きな電界が生じる。この電界により、両フローティングゲートＦ１，Ｆ２の蓄積電子は、絶縁膜１０６をＦＮ（Fowler Nordheim）トンネリングしてコントロールゲートＣＧに放出され、フローティングゲートＦ１，Ｆ２は電子非蓄積状態となる。メモリセル１０１は、一対のフローティングゲートＦ１，Ｆ２の電子蓄積の有無に応じた２ビットのデータを書き替え自在に保持することができる。
【特許文献１】特開２００４−２１４４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、メモリセル１０１が２次元マトリクス状に配列されてなる特許文献１記載のセルアレイにおいて、データ書き込み及び読み出しは、メモリセル１０１ごとに個別に行われるが、データ消去に関しては、セルアレイ全体について一括して行われるのが一般的である。しかしながら、セルアレイの一部の領域のみに書き込まれたデータを消去する際に、セルアレイ全体に対して消去を行うことは非効率である。このため、セルアレイを区分したセクタ単位でデータ消去を可能とすることが望まれる。特許文献１には、このセクタ消去についての具体的な方法は開示されていない。
【０００７】
本発明は、上記課題を解決するためになされたものであり、セクタ単位での消去を可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置は、上方に突出し第１方向に延在した帯状の凸部と、前記凸部を挟む表層に形成され、ソース又はドレインとして機能する一対の帯状の反対導電型領域とを有する一導電型半導体基板と、前記反対導電型領域の一部及び前記凸部の両側面に絶縁膜を介して対向し、導電性を有し電気的に孤立した一対のフローティングゲートと、前記凸部及び前記一対のフローティングゲートの上に絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在した帯状のコントロールゲートとからなり、前記凸部の表層に生成されたチャネルを流れる荷電粒子の一部を加速してドレイン側のフローティングゲートに注入する書き込み動作、及び前記一対のフローティングゲートに注入された荷電粒子を前記コントロールゲートに放出する消去動作を行うメモリセルが、前記第１方向に延在した前記反対導電型領域をビット線、前記第２方向に延在した前記コントロールゲートをワード線として２次元マトリクス状に複数配列されてなるセルアレイを備えた半導体記憶装置において、前記半導体基板に前記荷電粒子と同一極性の所定電圧を印加した状態で、所定数のワード線に前記荷電粒子と反対極性の所定電圧を共通に印加するとともに、その他のワード線を接地することにより、前記所定数のワード線に接続された前記メモリセルには前記消去動作を行わせ、前記その他のワード線に接続された前記メモリセルには前記消去動作を行わせないことを特徴とする。
【０００９】
なお、前記セルアレイ内の複数のワード線は前記所定数ごとに区分され、区分された前記所定数のワード線ごとに前記消去動作が行われることが好ましい。また、前記消去動作に、前記各ビット線は浮遊状態とされることが好ましい。
【００１０】
また、消去対象のワード線に接続された前記各メモリセルは、前記消去動作が行われる際に、前もって前記各フローティングゲートが書き込み状態とされることが好ましい。また、前記各フローティングゲートは、前記消去動作により、前記荷電粒子が過剰に放出されて前記荷電粒子とは反対の極性とされることが好ましい。
【００１１】
また、前記コントロールゲートは、下方に突出した凸部を備えており、該凸部の頂面は絶縁膜を介して前記半導体基板の凸部の頂面に対向していることが好ましい。また、前記各フローティングゲートは、前記半導体基板の凸部の側面、及び前記コントロールゲートの凸部の側面に絶縁膜を介して対向する側面を有することが好ましい。
【００１２】
また、前記フローティングゲートと前記半導体基板との間で生じる結合容量が、前記フローティングゲートと前記コントロールゲートとの間で生じる結合容量より大きいことが好ましい。
【００１３】
また、前記第２方向に隣接する２つの前記メモリセルは、１つの反対導電型領域を共有していることが好ましい。また、前記第１方向に配列された複数の前記メモリセルは、前記一対の反対導電型領域を共有していることが好ましい。
【００１４】
また、前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることが好ましい。また、前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることが好ましい。
【００１５】
また、前記メモリセルの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流は主にソース側のフローティングゲートの電荷量に応じて変調されることが好ましい。
【発明の効果】
【００１６】
本発明の半導体記憶装置は、半導体基板に荷電粒子と同一極性の所定電圧を印加した状態で、所定数のワード線に荷電粒子と反対極性の所定電圧を共通に印加するとともに、その他のワード線を接地することにより、上記所定数のワード線に接続されたメモリセルには前記消去動作を行わせ、その他のワード線に接続されたメモリセルには消去動作を行わせないように構成されているので、セクタ（所定数のワード線）単位での消去が実現される。
【００１７】
また、消去対象のワード線に接続された各メモリセルが、消去動作が行われる際に、前もって各フローティングゲートが書き込み状態とされることにより、消去後の各フローティングゲートの電荷状態が均一になる。
【００１８】
また、各フローティングゲートが、消去動作により、荷電粒子が過剰に放出されて全体として荷電粒子とは反対の極性とされることにより、消去状態でのメモリセルの閾値が低下し、消去状態と書き込み状態とでの閾値の差（電圧ウィンドウ）、及び消去状態と書き込み状態とでの読み出し電流の差（電流ウィンドウ）が大きくなる。
【００１９】
また、コントロールゲートが、下方に突出した凸部を備え、該凸部の頂面が絶縁膜を介して半導体基板の凸部の頂面に対向することにより、凸部の表層に生成されるチャネルはコントロールゲートの電位によって確実にオン／オフされる。
【００２０】
また、フローティングゲートと半導体基板との間で生じる結合容量が、フローティングゲートとコントロールゲートとの間で生じる結合容量より大きくすることにより、フローティングゲートが半導体基板側に強く結合するので、上記電圧ウィンドウ及び上記電流ウィンドウが広がるとともに、消去時において、フローティングゲートとコントロールゲートとの間に生じる電位差が大きく、高速に消去が行われる。
【発明を実施するための最良の形態】
【００２１】
図１に示すように、本発明の半導体記憶装置には、約５１２Ｍｂｉｔのデータ記憶容量を有するセルアレイ２がＸデコーダ３の左右に設けられている。Ｘデコーダ３は、ロウアドレス信号及び制御信号によって駆動され、セルアレイ２内のワード線ＷＬ０〜ＷＬ１２７（図２参照）を所望の電位に設定する。また、Ｙセレクタ４は、コラムアドレス信号及び制御信号によって駆動され、セルアレイ２のローカルビット線ＢＬ０〜ＢＬ１２７（図２参照）をグローバルビット線ＧＬ０〜ＧＬ６３（図２参照）を介して所望の電位に設定するか、或いはデータ入出力（Ｉ／Ｏ）回路５内に設けられたセンスアンプ（不図示）に接続する。
【００２２】
セルアレイ２は、約３２Ｋｂｉｔのデータ記憶容量を有するブロック２ａにより、Ｙ方向（第１方向）及びＸ方向（第２方向）に各々１２８分割されている。セルアレイ２内の１本のワード線がＸデコーダ３によって選択された状態で、Ｙセレクタ４は、各ブロック２ａからメモリセル１１（図２参照）を１つずつ同時に選択することができる。すなわち、Ｘ方向に並んだ１２８個のブロック２ａに対して並列にデータを入出力（書き込み／読み出し）することができる。また、Ｘデコーダ３は、後述するように、セルアレイ２内の所定数のワード線を消去セクタとして同時に選択することができる。
【００２３】
バッファ６は、２５６ｂｉｔのデータを一時的に記憶することができ、書き込み時にはＩ／Ｏ回路５に対して書き込みデータＤｉｎを与え、読み出し時にはＩ／Ｏ回路５から読み出しデータＤｏｕｔを受ける。２つのＳＲＡＭ７は、書き込みデータＤｉｎを一時的に記憶するためのメモリであり、各々約１ＫＢｙｔｅのデータ記憶容量を備える。
【００２４】
図２に示すように、ブロック２ａには、Ｘ方向に１２７個、Ｙ方向に１２８個のメモリセル１１が配列されている。Ｘ方向に隣接する２つのブロック２ａの間には、ＳＴＩ（Shallow Trench Isolation）１０が形成されており、書き込み時に発生する廻り込み電流を阻止するための素子間分離が行われている。１２８本のワード線ＷＬ０〜ＷＬ１２７は、各々、１つのセルアレイ２内においてＸ方向に並んだ“１２７×１２８”個のメモリセル１１を連結している。１２８本のローカルビット線ＢＬ０〜ＢＬ１２７は、各々、Ｘ方向に隣接する２つのメモリセル１１に共有され（ＢＬ０，ＢＬ１２７を除く）、かつブロック２ａ内のＹ方向に並んだ１２８個のメモリセル１１を連結している。
【００２５】
ワード線ＷＬ０〜ＷＬ１２７は、その一端がゲートスイッチＧＳ０〜ＧＳ１２７に接続されている。ゲートスイッチＧＳ０〜ＧＳ１２７は、各ワード線ＷＬ０〜ＷＬ１２７を電圧供給線８に接続するか、グランド線９に接続するか、或いはいずれにも接続せずにフローティング（浮遊）状態とするかを切り替える。電圧供給線８には不図示の電圧生成回路からゲート電圧Ｖｇが与えられ、グランド線９は接地されている。ゲートスイッチＧＳ０〜ＧＳ１２７は、ＭＯＳトランジスタによって構成され、前述のＸデコーダ３内に設けられている。
【００２６】
偶数位置のローカルビット線ＢＬ０，ＢＬ２，・・・，ＢＬ１２６は、２本一組となってグローバルビット線ＧＬ０，ＧＬ２，・・・，ＧＬ６２に、ｎＭＯＳスイッチＳ０，Ｓ１を介して接続されている。また、奇数位置のローカルビット線ＢＬ１，ＢＬ３，・・・，ＢＬ１２７は、２本一組となってグローバルビット線ＧＬ１，ＧＬ３，・・・，ＧＬ６３に、ｎＭＯＳスイッチＳ２，Ｓ３を介して接続されている。ｎＭＯＳスイッチＳ０〜Ｓ３は、そのゲートに接続された選択信号線ＳＥＬ０〜ＳＥＬ３の電圧によってオン／オフする。選択信号線ＳＥＬ０〜ＳＥＬ３の電圧制御は、前述のＹセレクタ４によって行われる。グローバルビット線ＧＬ０〜ＧＬ６３は、Ｙ方向に並んだブロック２ａの間で分離されず、セルアレイ２のＹ方向の一端から他端にわたって延設されたグローバルビット線である。
【００２７】
次に、図３はブロック２ａの平面構造を示す。なお、グローバルビット線ＧＬ０〜ＧＬ６３については図示を省略している。ローカルビット線ＢＬ０〜ＢＬ１２７は、Ｙ方向に延在した帯状の拡散領域１４（図４参照）からなる。ワード線ＷＬ０〜１２７は、Ｘ方向に延在した帯状のコントロールゲートＣＧ（図４参照）からなる。ローカルビット線ＢＬ０〜ＢＬ１２７とワード線ＷＬ０〜１２７との各交差部には、電気的に孤立した一対のフローティングゲートＦ１，Ｆ２が設けられている。図中に円で示したようにメモリセル１１が構成され、メモリセル１１は２次元マトリクス状に複数配列されている。
【００２８】
図４は、図３のＡ−Ａ線に沿う断面構造を示す。ｐ型（一導電型）不純物が注入されてなるシリコン基板（半導体基板）１２には、上方へ突出した凸部１３が形成されている。凸部１３はＹ方向に延在して帯状となっており（図３参照）、凸部１３に挟まれたシリコン基板１２の表層には、ｎ型（反対導電型）不純物が注入されてなる拡散領域１４が設けられている。凸部１３とコントロールゲートＣＧとの交差部にメモリセル１１が構成される。拡散領域１４は、上記ローカルビット線ＢＬ０〜ＢＬ１２７を構成し、メモリセル１１のソース・ドレインとして機能する。凸部１３の高さは例えば４０ｎｍ、凸部１３の横幅（Ｘ方向の幅）は例えば９０ｎｍとされる。
【００２９】
凸部１３の側部には、ｎ型不純物が浅く注入されてなるｎ型領域１５が設けられており、ｎ型領域１５には後述するチャネルの一部が生成される。ｎ型領域１５は、凸部１３の側部にチャネルを生成し易くするためものであるが、この領域は必ずしもｎ型となる必要はなく、中性のイントリンジック状態や薄いｐ型としてもよい。このような場合であっても、凸部１３の側部におけるチャネルの形成には問題は生じない。
【００３０】
また、シリコン基板１２内の凸部１３の基部には、ｐ型不純物濃度が高められた高不純物領域１６が設けられており、高不純物領域１６は、隣接する２つの拡散領域１４の間に位置している。高不純物領域１６は、凸部１３の表面に形成されるチャネルを介さずに電子（荷電粒子）が直接的にソース・ドレイン間を流れる現象（パンチスルー）を防止するための領域（パンチスルー防止領域）である。
【００３１】
フローティングゲートＦ１，Ｆ２は、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成されており導電性を備える。フローティングゲートＦ１，Ｆ２は、断面形状が凸部１３に関して対称な略扇形であり、各々、平面状の側面及び底面を備える。フローティングゲートＦ１，Ｆ２の側面は、例えば８ｎｍの膜厚を有する第１絶縁膜１７を介して凸部１３の側面に対向するとともに、例えば１４ｎｍの膜厚を有する第２絶縁膜１８を介してコントロールゲートＣＧの下方に突出した凸部２０に対向している。また、フローティングゲートＦ１，Ｆ２の底面は、第１絶縁膜１７を介して拡散領域１４に対向している。第１絶縁膜１７は、シリコン基板１２を例えばプラズマ酸化（ラジカル酸化）することによって形成されたシリコン酸化膜（ＳｉＯ2）である。第２絶縁膜１８は、フローティングゲートＦ１，Ｆ２を構成する導電性シリコンを例えばプラズマ酸化（ラジカル酸化）することによって形成されたシリコン酸化膜である。
【００３２】
コントロールゲートＣＧは、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成され、前述のワード線ＷＬ０〜ＷＬ１２７を構成している。コントロールゲートＣＧの凸部２０の頂面は、例えば２４ｎｍの膜厚を有する第３絶縁膜（ゲート絶縁膜）１９を介してシリコン基板１２の凸部１３の頂面に対向しており、凸部２０の角部（側面の下端部）は、前述のように第２絶縁膜１８を介してフローティングゲートＦ１，Ｆ２の側面に対向している。第３絶縁膜１９は、シリコン基板１２を例えば熱酸化することによって形成されたシリコン酸化膜である。
【００３３】
拡散領域１４上のフローティングゲートＦ１，Ｆ２の間には、絶縁体２１が充填されている。絶縁体２１は、隣接する２つのメモリセル１１の間でＸ方向に隣接するフローティングゲートＦ１，Ｆ２を絶縁分離するとともに、フローティングゲートＦ１，Ｆ２とその上方のコントロールゲートＣＧとの間を絶縁分離する。また、Ｙ方向に隣接するフローティングゲートＦ１，Ｆ２の間、及びワード線ＷＬ０〜ＷＬ１２７の間は、不図示の絶縁体によって絶縁分離されている。絶縁体２１は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成されたシリコン酸化膜である。
【００３４】
以上のように構成されたメモリセル１１は、一対の拡散領域１４をソース・ドレインとするｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの一種である。メモリセル１１の一対の拡散領域１４は、一方がソース、他方がドレインとなり、相互に切り替え可能である。このソース、ドレインの切り替えは、前述のＹセレクタ４によって行われ、ソースとされる拡散領域１４は接地される。メモリセル１１の一対の拡散領域１４（ソース・ドレイン）及びコントロールゲートＣＧが所定の電圧に設定されると、凸部１３の頂面の表層に反転層が生じ、ｎ型領域１５を含む凸部１３の表層全体にソースからドレインへの電子（電荷粒子）の流路となるチャネルが生成される。
【００３５】
図５は、メモリセル１１内に生じる各種結合容量を示す。フローティングゲートＦ１，Ｆ２は、拡散領域１４との間に結合容量ＣFS、ｎ型領域１５（凸部１３の側面）との間に結合容量ＣFG、コントロールゲートＣＧとの間に結合容量ＣCFを有し、シリコン基板１２及びコントロールゲートＣＧに容量結合している。フローティングゲートＦ１，Ｆ２のコントロールゲートＣＧへの結合比（カップリング比）ＣＲは、ＣＲ＝ＣCF／（ＣFS＋ＣFG）と表される。フローティングゲートＦ１，Ｆ２とコントロールゲートＣＧとの対向面積は、フローティングゲートＦ１，Ｆ２とシリコン基板１２との対向面積に比して極めて小さいので、結合比ＣＲは極めて小さい。このため、フローティングゲートＦ１，Ｆ２は、第１絶縁膜１７を介して対向する拡散領域１４に強く容量結合する。また、コントロールゲートＣＧは、シリコン基板１２との間に結合容量ＣCGを有して容量結合している。
【００３６】
図６（Ａ）は、図２中の円で囲んだメモリセル１１（以下、これをメモリセルＭＣ０と称する）のデータ書き込み動作を示す。データ書き込みは、フローティングゲートＦ１，Ｆ２への電子注入によってなされ、前述のＩ／Ｏ回路５に与えられる書き込みデータＤｉｎに応じてフローティングゲートＦ１，Ｆ２へ個別に電子注入が行われる。フローティングゲートＦ２に電子注入を行う場合には、ローカルビット線ＢＬ２に５．０Ｖのドレイン電圧Ｖｄが印加され、ローカルビット線ＢＬ１及びシリコン基板１２が接地されて０Ｖとされるとともに、ゲートスイッチＧＳ０を介して電圧供給線８からワード線ＷＬ０に３．５Ｖ又は４．５Ｖのゲート電圧Ｖｇが印加される。このように、ローカルビット線ＢＬ１はソース、ローカルビット線ＢＬ２はドレインとされる。
【００３７】
上記ゲート電圧Ｖｇは、ソース側のフローティングゲートＦ１の電荷（電子）蓄積状態に応じて決定され、これが非蓄積状態“１”であるときにはＶｇ＝３．５Ｖと設定され、蓄積状態“０”であるときにはＶｇ＝４．５Ｖと設定される。これにより、ソース側のフローティングゲートＦ１の電荷蓄積状態によらずドレイン側のフローティングゲートＦ２に注入される電子数はほぼ等しくなる。
【００３８】
印加された上記書き込み用電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって、凸部１３の頂面の表層に反転層が生じ、凸部１３の表層全体にソースからドレインへ電子の流路となるチャネルＣＨが生成される。チャネルＣＨを流れる電子の一部は、ソース・ドレイン間の電位差で加速されて運動量の大きいホットエレクトロンとなる。ホットエレクトロンとなった電子は、第１絶縁膜１７のポテンシャル障壁を乗り越えてフローティングゲートＦ２に注入される（経路Ｒ１）。一方、チャネルＣＨにおいてフォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子はドレインへ流れる（経路Ｒ２）。この結果、６００個程度の電子がフローティングゲートＦ２に蓄積される。
【００３９】
なお、フローティングゲートＦ１に電子注入を行う場合には、上記とは逆に、ローカルビット線ＢＬ１はドレイン、ローカルビット線ＢＬ２はソースとされる。チャネルＣＨでホットエレクトロンとなった電子は、第１絶縁膜１７の表面に対してほぼ垂直に入射するため、フローティングゲートＦ１，Ｆ２への注入効率が高い。
【００４０】
メモリセルＭＣ０の書き込み時には、該ブロック２ａ内の他のワード線ＷＬ１〜ＷＬ１２７は、ゲートスイッチＧＳ１〜ＧＳ１２７を介してグランド線９に接続され、０Ｖとされる。図６（Ｂ）は、書き込み対象のメモリセルＭＣ０と同一のローカルビット線ＢＬ１，ＢＬ２に接続され、かつワード線ＷＬ１に接続されたメモリセル１１（以下、これをメモリセルＭＣ１と称する）を示す。メモリセルＭＣ０の書き込み時において、ローカルビット線ＢＬ２には上記ドレイン電圧Ｖｄが印加されるが、ワード線ＷＬ１は接地されているため、メモリセルＭＣ１にはチャネルＣＨが生成されず、メモリセルＭＣ１の書き込みは禁止される。このとき、高不純物領域１６がソース・ドレイン間のパンチスルーを効果的に防止する。このように、メモリセルＭＣ０の書き込み時において、メモリセルＭＣ０と同一のローカルビット線ＢＬ１，ＢＬ２に接続され、かつワード線ＷＬ１〜ＷＬ１２７に接続された各メモリセル１１の書き込みは禁止される。
【００４１】
また、メモリセルＭＣ０の書き込み時には、該ブロック２ａ内の他のローカルビット線ＢＬ０，ＢＬ３〜ＢＬ１２７の電位は、これらに接続されるメモリセル１１のソース・ドレインに電位差を与えないように設定される。上記のように、ローカルビット線ＢＬ１が０Ｖ、ローカルビット線ＢＬ２が５．０Ｖとされた場合には、ローカルビット線ＢＬ０を０Ｖ、ローカルビット線ＢＬ３〜ＢＬ１２７を５Ｖとすることにより、これらに接続されるメモリセル１１の書き込みが禁止される。このようにして、書き込み対象外のメモリセル１１への誤書き込みは完全に禁止される。メモリセルＭＣ０以外のメモリセル１１に対するデータ書き込みは、メモリセルＭＣ０の場合と同様になされる。
【００４２】
図７（Ａ）は、メモリセルＭＣ０のデータ読み出し動作を示す。データ読み出しは、フローティングゲートＦ１，Ｆ２の電荷蓄積状態を個別に判定することによってなされる。フローティングゲートＦ２の電荷蓄積状態を判定する場合には、ローカルビット線ＢＬ１に１．２Ｖのドレイン電圧Ｖｄが印加され、ローカルビット線ＢＬ２及びシリコン基板１２が接地されて０Ｖとされるとともに、ゲートスイッチＧＳ０を介して電圧供給線８からワード線ＷＬ０に５．０Ｖのゲート電圧Ｖｇが印加される。このように、ローカルビット線ＢＬ１はドレイン、ローカルビット線ＢＬ２はソースとされる。
【００４３】
印加された読み出し用電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって凸部１３の頂面の表層に反転層が生じ、凸部１３の表層全体にソースからドレインへ電子の流路となるチャネルＣＨが生成される。ソースから流れ出た電子は、チャネルＣＨを通ってドレインへ流れる。この電子の流れによるドレイン電流（読み出し電流）Ｉｄは、ソース側のフローティングゲートＦ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦ１の電荷量による変調は小さく無視することができる。これは、前述の結合比ＣＲが小さく、フローティングゲートＦ１，Ｆ２がソース・ドレインに強く容量結合していることに起因する。ソース側のフローティングゲートＦ２は接地電位に結合しているのに対して、ドレイン側のフローティングゲートＦ１はドレイン電圧Ｖｄに結合して電位が上昇している。
【００４４】
ソース側のフローティングゲートＦ２に電子が蓄積されている場合、読み出し電流Ｉｄは、蓄積電荷によって変調を受け、基準電流Ｉｒより低下する（Ｉｄ＜Ｉｒ）。この判定はＩ／Ｏ回路５内のセンスアンプによってなされ、データＤｏｕｔとして“０”がＩ／Ｏ回路５から出力される。また、ソース側のフローティングゲートＦ２に電子が蓄積されていない場合、読み出し電流Ｉｄは基準電流Ｉｒより大きくなる（Ｉｄ＞Ｉｒ）。このとき、データＤｏｕｔとして“１”がＩ／Ｏ回路５から出力される。なお、フローティングゲートＦ１の電荷蓄積状態を判定する場合には、上記とは逆に、ローカルビット線ＢＬ１はソース、ローカルビット線ＢＬ２はドレインとされる。
【００４５】
メモリセルＭＣ０の読み出し時には、該ブロック２ａ内の他のワード線ＷＬ１〜ＷＬ１２７は、ゲートスイッチＧＳ１〜ＧＳ１２７を介してグランド線９に接続され、０Ｖとされる。図７（Ｂ）は、読み出し対象のメモリセルＭＣ０と同一のローカルビット線ＢＬ１，ＢＬ２に接続され、かつワード線ＷＬ１に接続された上記メモリセルＭＣ１を示す。メモリセルＭＣ０の読み出し時において、ローカルビット線ＢＬ１には上記ドレイン電圧Ｖｄが印加されるが、ワード線ＷＬ１は接地されているため、メモリセルＭＣ１にはチャネルＣＨが生成されず、ドレイン電流Ｉｄは流れない。従って、メモリセルＭＣ０の読み出し時において、メモリセルＭＣ０と同一のローカルビット線ＢＬ１，ＢＬ２に接続され、かつワード線ＷＬ１〜ＷＬ１２７に接続されたいずれのメモリセル１１にも読み出し電流Ｉｄが流れることはなく、メモリセルＭＣ０の読み出し電流Ｉｄのみにより、正確な読み出しが行われる。
【００４６】
また、メモリセルＭＣ０の読み出し時には、該ブロック２ａ内の他のローカルビット線ＢＬ０，ＢＬ３〜ＢＬ１２７は、フローティング（浮遊）状態に設定される。メモリセルＭＣ０以外のメモリセル１１に対するデータ読み出しは、メモリセルＭＣ０の場合と同様になされる。
【００４７】
以上のように、データ書き込み及びデータ読み出しは、ワード線ＷＬ０〜ＷＬ１２７及びローカルビット線ＢＬ０〜ＢＬ１２７を適切な電圧に設定することにより、各ブロック２ａ内の任意の１つのメモリセル１１に対して行われるのに対し、以下に説明するデータ消去は、少なくとも１本のワード線に連結される複数のメモリセル１１を単位として行われる。この消去単位として選択するワード線の本数は、適宜の数に設定することができるが、本実施形態では８本のワード線を１つの消去単位とする。
【００４８】
図８は、１つのブロック２ａ及びこのブロック２ａとロウ方向に共通するワード線ＷＬ０〜ＷＬ１２７が８本単位で区分されてなる消去セクタＥＳ０〜ＥＳ１５を示している。前述のように、セルアレイ２には、Ｙ方向に１２８個のブロック２ａが形成されているので、各セルアレイ２には、“１６×１２８”個の消去セクタが構成されている。Ｘデコーダ３は、図１に示す左右のいずれかのセルアレイ２から、１つの消去セクタを択一的に選択することができる。Ｘデコーダ３によって選択された１つの消去セクタに含まれる全てのメモリセル１１は一斉にデータ消去される。データ消去は、フローティングゲートＦ１，Ｆ２の蓄積電荷をコントロールゲートＣＧへ放出することによってなされる。
【００４９】
例えば、図１に示す左側のセルアレイ２におけるブロック２ａを含む最上の複数ブロック内の消去セクタＥＳ０が選択されて消去動作が開始されると、該消去セクタＥＳ０に属するワード線ＷＬ０〜ＷＬ７にはゲートスイッチＧＳ０〜ＧＳ７を介して電圧供給線８から７．０Ｖのゲート電圧Ｖｇが印加されるとともに、シリコン基板１２に−７．０Ｖの基板電圧Ｖｓが印加され、両セルアレイ２内の全てのブロック２ａのローカルビット線ＢＬ０〜ＢＬ１２７が全てフローティング状態とされる。このとき、全てのブロック２ａには上記基板電圧Ｖｓが共通に印加されるため、消去対象外の消去セクタに属するワード線は対応するゲートスイッチを介してグランド線９に接続される。つまり、該最上の複数ブロック内の消去セクタＥＳ１〜ＥＳ１５に属するワード線ＷＬ８〜ＷＬ１２７、及び他のブロック２ａの消去セクタＥＳ０〜ＥＳ１５に属するワード線ＷＬ０〜ＷＬ１２７は接地される。
【００５０】
図９（Ａ）は、消去対象の消去セクタＥＳ０に含まれるメモリセルＭＣ０のデータ消去動作を示す。消去動作時のフローティングゲートＦ１，Ｆ２の電位は、シリコン基板１２に印加される−７．０Ｖの基板電圧Ｖｓに近い値となっている。これは、上記結合比ＣＲが小さいためである。これにより、フローティングゲートＦ１，Ｆ２とコントロールゲートＣＧとの間には、ＦＮトンネリングを引き起こす大きな電位差（〜１４Ｖ）が生じ、フローティングゲートＦ１，Ｆ２の蓄積電荷（電子）は、その間の２絶縁膜１８をＦＮトンネリングしてコントロールゲートＣＧへ放出される。
【００５１】
このとき、フローティングゲートＦ１，Ｆ２の角部と、コントロールゲートＣＧの角部との間に特に電界が集中し、放出される電子の大部分はこの角部間の第２絶縁膜１８を通過する。このように、フローティングゲートＦ１，Ｆ２からコントロールゲートＣＧへ放出される電子の大部分は、第２絶縁膜１８内の極めて狭い領域（上記角部間）のみを通過（ＦＮトンネリング）するので、この通過領域（トンネル領域）の膜質に欠陥が存在する確率は低い。また、第２絶縁膜１８は、欠陥発生の確率が低いプラズマ酸化（ラジカル酸化）工程で作ることができるので、第２絶縁膜１８をプラズマ窒化膜とした場合、上記通過領域において欠陥が存在する確率をさらに下げることができる。さらに、第２絶縁膜１８をプラズマ酸化により形成した後に、プラズマ窒化処理を行ってもよい。
【００５２】
もし、上記通過領域が広く、この領域内に欠陥が存在すると、フローティングゲートＦ１，Ｆ２の蓄積電荷がこの欠陥部を通じて低い電界で容易に放出されてしまい、データ保持能力が低下する。従って、本実施形態のメモリセル１１はデータ保持能力に優れると言える。
【００５３】
なお、フローティングゲートＦ１，Ｆ２の電子放出は、消去対象の消去セクタ内の全てのメモリセル１１が一斉に行う。従って、消去開始時において、該消去セクタ内の各フローティングゲートＦ１，Ｆ２の電荷状態（電子蓄積数）が大きく異なると、消去終了後の該フローティングゲートＦ１，Ｆ２の電荷状態にばらつきが生じる。このようなばらつきが生じると、再度のデータ書き込みに悪影響を及ぼすこととなる。これを回避するためには、消去開始前において、消去対象の消去セクタ内の全メモリセル１１のフローティングゲートＦ１，Ｆ２を書き込み状態（電子蓄積状態）にし、該フローティングゲートＦ１，Ｆ２を均一な電荷状態とした上で消去（電子放出）を実施すればよい。
【００５４】
データ消去後の該フローティングゲートＦ１，Ｆ２の極性を正（例えば、５００個程度の電子が過剰に放出された電荷状態）とするように、いわゆる過消去（Over Erasure）を行うことが好ましい。本実施形態のメモリセル１１は、コントロールゲートＣＧに印加されるゲート電圧Ｖｇにより、チャネルＣＨが結合容量ＣCGを介して直接的にオン／オフされるので、ゲート電圧Ｖｇが０Ｖであるときに、過消去されたフローティングゲートＦ１，Ｆ２の正電荷によってチャネルＣＨが生じてしまう危険性はない。すなわち、データ読み出し時において非選択のメモリセル１１のソース・ドレイン間にリーク電流が流れることはなく、読み出し対象のメモリセル１１が誤読み出しされる危険性はない。フローティングゲートＦ１，Ｆ２を過消去状態にすることで、消去状態のメモリセル１１の閾値Ｖｔが低下するため、消去状態と書き込み状態とでの閾値Ｖｔの差（電圧ウィンドウ）、及び消去状態と書き込み状態とでの読み出し電流Ｉｄの差（電流ウィンドウ）を大きくすることができる。
【００５５】
図９（Ｂ）は、消去対象外の消去セクタのうち例えば消去セクタＥＳ１に含まれるメモリセルＭＣ３を示す。消去セクタＥＳ０が消去動作を行っているとき、メモリセルＭＣ３のコントロールゲートＣＧ（ワード線ＷＬ８）はゲートスイッチＧＳ８を介してグランド線９に接続されている。ワード線ＷＬ８及びグランド線９に寄生する寄生容量は小さく無視することができる程度であるため、結合容量ＣCGによって決まる電位がワード線ＷＬ８に付与されるのみとなり、ワード線ＷＬ８はほぼ０Ｖとなる。これにより、メモリセルＭＣ３のフローティングゲートＦ１，Ｆ２の蓄積電荷が外部に放出されることはなく、電荷状態が保持される。消去対象外の消去セクタに属する他のメモリセル１１は、メモリセルＭＣ３と同様に、フローティングゲートＦ１，Ｆ２の電荷状態が保持される。
【００５６】
以上のようにして、各セルアレイ２内の各メモリセル１１は、フローティングゲートＦ１，Ｆ２の各電荷状態に対応した２ビットのデータ“（０，０）”，“（０，１）”，“（１，０）”，及び“（１，１）”を書き替え自在に保持することができる。上記のように、各セルアレイ２を区分した消去セクタの単位で消去を可能としたことにより、データが書き込まれた領域のみを適切に消去することが可能となる。
【００５７】
なお、上記実施形態において、ワード線を８本単位で区分することによって消去セクタを構成したが、この消去セクタを構成するワード線の数はこれに限られるものではなく、適宜変更することができる。１つのブロック２ａが有するワード線の数（１２８本）を超える数を単位として消去セクタを構成することも可能である。
【００５８】
また、上記実施形態において示した書き込み、読み出し、消去動作時に印加するドレイン電圧Ｖｄ、ゲート電圧Ｖｇ、及び基板電圧Ｖｓは、各動作を可能とする値であれば、その範囲内で適宜変更してよい。上記実施形態では、消去動作時において、消去対象の消去セクタのゲート電圧Ｖｇを負（７Ｖ）、基板電圧Ｖｓを正（−７Ｖ）とした。ゲート電圧Ｖｇを接地電位（０Ｖ）、基板電圧Ｖｓを負（例えば−１４Ｖ）、又はゲート電圧Ｖｇを正（例えば１４Ｖ）、基板電圧Ｖｓを接地電位（０Ｖ）とすることもできるが、技術的には、ゲート電圧Ｖｇを負、基板電圧Ｖｓを正とする場合が有利であり、この場合、ゲートスイッチに印加される電圧差が小さいので、ゲートスイッチとして耐性の高いＭＯＳトランジスタを用いる必要がない。
【００５９】
また、消去動作時において、ローカルビット線が全てフローティング状態とされたが、本発明はこれに限られるものではなく、消去対象の消去セクタに属するローカルビット線には基板電圧Ｖｓと同じ電位を与えるようにしてもよい。
【００６０】
また、上記実施形態において、１つのセルアレイ２を複数のブロック２ａに分割したが、本発明はこれに限られるものではなく、セルアレイ２は必ずしも複数のブロック２ａに分割される必要はない。また、グローバルビット線の数は適宜変更してもよく、さらにセルアレイ２を分割しない場合には、グローバルビット線を設けなくてもよい。
【００６１】
上記実施形態では、ｐ型のシリコン基板１２上にセルアレイ２を形成するようにしたが、本発明はこれに限られるものではなく、シリコン基板１２内にｐ型ウェル領域を設け、このｐ型ウェル領域内にセルアレイ２を形成するようにしてもよい。ｐ型ウェル領域内にセルアレイ２を設けた場合には、上記基板電圧Ｖｓは、このｐ型ウェル領域に与えられる。
【００６２】
また、上記実施形態では、シリコン基板１２の導電型（一導電型）をｐ型、拡散領域１４の導電型（反対導電型）をｎ型、チャネルに流れる荷電粒子を電子としてメモリセル１１を構成したが、本発明はこれに限られるものではなく、上記導電型を反転させ、シリコン基板１２の導電型（一導電型）をｎ型、拡散領域１４の導電型（反対導電型）をｐ型、チャネルに流れる荷電粒子を正孔（ホール）としてメモリセル１１を構成するようにしてもよい。このように導電型が反転されたメモリセル１１を動作させるには、上記印加電圧Ｖｄ，Ｖｇの極性（正負）を反転させればよい。
【図面の簡単な説明】
【００６３】
【図１】半導体記憶装置の構成を示すブロック図である。
【図２】セルアレイの構成を示す回路図である。
【図３】セルアレイの平面図である。
【図４】図３のＡ−Ａ線に沿うメモリセルの断面図である。
【図５】メモリセル内に生じる結合容量を示す図である。
【図６】メモリセルのデータ書き込み動作を説明する図である。
【図７】メモリセルのデータ読み出し動作を説明する図である。
【図８】消去セクタの構成を説明する図である。
【図９】メモリセルのデータ消去動作を説明する図である。
【図１０】従来のメモリセルを示す断面図である。
【符号の説明】
【００６４】
２  セルアレイ
２ａ  ブロック
３  Ｘデコーダ
４  Ｙセレクタ
５  データ入出力回路
８  電圧供給線
９  グランド線
１１  メモリセル
１２  シリコン基板
１３  凸部
１４  拡散領域
１５  ｎ型領域
１６  高不純物領域
１７  第１絶縁膜
１８  第２絶縁膜
１９  第３絶縁膜
ＣＧ  コントロールゲート
Ｆ１，Ｆ２  フローティングゲート
ＥＳ０〜ＥＳ１５  消去セクタ
ＢＬ０〜ＢＬ１２７  ローカルビット線
ＧＬ０〜ＧＬ６３  グローバル線
ＧＳ０〜ＧＳ１２７  ゲートスイッチ
ＷＬ０〜ＷＬ１２７  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006155701.tif 000009
【図８】
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【図９】
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【図１０】
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