(57)【要約】      （修正有）【課題】半導体メモリ装置の冗長プログラム回路を提供する。【解決手段】マスタヒューズのカッティング有無を示す動作イネーブル信号を生成するマスタヒューズ部と、少なくとも２個以上の制御ヒューズのカッティング有無を示す第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する制御ヒューズ部と、デコーディングアドレスのうち半分の信号ビットが有する論理状態を前記制御信号ペアのうち対応される制御信号ペアに応じて半分の信号ビットに対応する数だけの出力端に出力するマルチプレクシング部と、動作イネーブル信号が活性化される場合に前記制御信号ペアのうち第１マルチプレクシング部に印加されていない残りの制御信号ペアに応じて第１マルチプレクシング部の出力端を介して出力された半分の信号ビットを従属的に半減することにより、最終的に得られた１ビットが有する論理状態をプログラム出力端に伝達する第２マルチプレクシング部とを備える。【選択図】図１
2006019010.tif 000002
【特許請求の範囲】
【請求項１】
マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
少なくとも２個以上の制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力するマルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第１−第Ｍ制御信号ペアのうち前記第１マルチプレクシング部に印加されていない残りの制御信号ペアに応じて、前記第１マルチプレクシング部の出力端を介して出力された前記半分の信号ビットを従属的に半減することにより、最終的に得られた１ビットが有する論理状態をプログラム出力端に伝達する第２マルチプレクシング部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項２】
前記デコーディングアドレスの信号ビットが４ビットである場合、前記制御ヒューズの個数が２個である請求項１に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３】
前記デコーディングアドレスの信号ビットが８ビットである場合、前記制御ヒューズの個数が３個である請求項１に記載の半導体メモリ装置での冗長プログラム回路。
【請求項４】
前記ヒューズはチップ内で互いに一定間隔を有して離隔されて配置され、レーザビームによりカッティングできる請求項１に記載の半導体メモリ装置での冗長プログラム回路。
【請求項５】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
少なくとも２個以上の制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する複数の制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力する複数の第１マルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第１−第Ｍ制御信号ペアのうち前記第１マルチプレクシング部に印加されていない残りの制御信号ペアに応じて、前記第１マルチプレクシング部の出力端の半分の信号ビットを１ビットの出力を得るまでに従属的に半減してプログラム出力端にそれぞれ伝達する複数の第２マルチプレクシング部と、
前記プログラム出力端からそれぞれ提供される論理状態をＡＮＤゲーティングして冗長イネーブル信号を生成するゲーティング部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項６】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
少なくとも２個以上の制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち１つの信号ビットが有する論理状態を前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに応じて第１出力端に出力し、前記第１出力端とは独立的な１つ以上の出力端を有する第１マルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第１−第Ｍ制御信号ペアのうち前記第１マルチプレクシング部に印加されていない残りの制御信号ペアに応じて前記第１出力端の論理状態をプログラム出力端に伝達し、前記１つ以上の出力端が前記プログラム出力端で動作的に分離されるようにする第２マルチプレクシング部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項７】
前記第１出力端に出力される前記１つの信号ビットが有する論理状態はノーマルメモリセルの欠陥発生をさすビット情報である請求項６に記載の半導体メモリ装置での冗長プログラム回路。
【請求項８】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
制御ヒューズを有し、前記制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアを生成する制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力するマルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記マルチプレクシング部の出力端にそれぞれ対応連結されたヒューズのうち少なくとも１つのプログラムされたヒューズを介して前記半分の信号ビットのうち１ビットが有する論理状態を得て、これをプログラム出力端に伝達するプログラムヒューズ部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項９】
前記デコーディングアドレスの信号ビットが４ビットである場合、前記制御ヒューズと前記プログラムヒューズ部のヒューズとの総和は３個である請求項８に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１０】
前記デコーディングアドレスの信号ビットが８ビットである場合、前記制御ヒューズと前記プログラムヒューズのヒューズとの総和は５個である請求項８に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１１】
前記ヒューズはチップ内で互いに一定間隔で離隔配置され、レーザビームによりカッティングできる請求項８に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１２】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
制御ヒューズを有し、前記制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアを生成する複数の制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力する複数のマルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記出力端にそれぞれ対応連結されたヒューズのうち少なくとも１つのヒューズを介して前記出力端の各論理状態のうちいずれか１つを得てプログラム出力端にそれぞれ伝達する複数のプログラムヒューズ部と、
前記複数のプログラムヒューズ部の各プログラム出力端に現れる論理状態を受信してＡＮＤ応答を生成し、これを冗長イネーブル信号として出力する信号生成部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項１３】
前記信号生成部はＡＮＤゲートまたはＮＡＮＤ及びＮＯＲゲートの従属連結を含む請求項１２に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１４】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
制御ヒューズを有し、前記制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアを生成する複数の制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち１つの信号ビットが有する論理状態を前記制御信号ペアに応じて第１出力端に出力し、前記第１出力端とは独立的な１つ以上の出力端を有するマルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第１出力端にそれぞれ対応連結されたヒューズを介して前記第１出力端の論理状態をプログラム出力端に伝達し、前記１つ以上の出力端に対応連結されたヒューズのカッティングを介して前記１つ以上の出力端が前記プログラム出力端に動作的に連結されないようにするプログラムヒューズ部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項１５】
前記デコーディングアドレスの信号ビットが４ビットである場合に前記第１出力端を除いた残りの出力端の個数は１個である請求項１４に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１６】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアをそれぞれ生成する複数の制御ヒューズ部と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記制御信号ペアのうち対応する制御信号ペアにそれぞれ応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力する第１マルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記出力端にそれぞれ対応連結されたヒューズのうち少なくとも１つのヒューズを介して前記出力端の各論理状態のうちいずれか１つを第１プログラム出力端にそれぞれ出力する複数のプログラムヒューズ部と、
２ｎビット単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を、前記制御信号ペアのうち対応される制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力する第２マルチプレクシング部と、
前記第１、第２マルチプレクシング部に印加されていない残りの制御信号ペアに応じて、前記第２マルチプレクシング部の出力端が有する論理状態を１ビットの出力を得るまで従属的に半減して第２プログラム出力端に伝達する第３マルチプレクシング部と、
前記第１、第２プログラム出力端の論理状態をＡＮＤゲーティングして冗長イネーブル信号を生成する信号生成部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項１７】
前記第１−第３マルチプレクシング部は、それぞれのゲート端子に対応印加される制御信号ペアに応答してドレイン端子に印加された信号ビットの論理状態を選択的に伝達するＮ型ＭＯＳトランジスタをそれぞれ含む請求項１６に記載の半導体メモリ装置での冗長プログラム回路。
【請求項１８】
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
少なくとも５個の制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として第１−第５制御信号ペアを生成する制御ヒューズ部と、
４ビットで印加されるデコーディングアドレスの信号ビットのうちそれぞれ１つの信号ビットが有する論理状態を前記第１及び第５制御信号ペアにそれぞれ応答してそれぞれの第１出力端に出力し、前記第１出力端とは独立的な第２出力端をそれぞれ有する第１及び第５マルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第１出力端にそれぞれ対応連結されたヒューズを介して前記第１出力端の論理状態を対応するそれぞれのプログラム出力端にそれぞれ伝達し、前記第２出力端にそれぞれ対応連結されたヒューズのカッティングを介して前記第２出力端が前記対応するプログラム出力端にそれぞれ動作的に連結されないようにするプログラムヒューズ部と、
８ビットで印加されるデコーディングアドレスの信号ビットのうち１つの信号ビットが有する論理状態を前記第２制御信号ペアに応答して第１出力端に出力し、前記第１出力端とは独立的な３個の出力端を有する第２マルチプレクシング部と、
前記第２マルチプレクシング部の第１−第４出力端の出力論理状態を前記第３制御信号ペアに応答して第１、第２中間出力端に出力する第３マルチプレクシング部と、
前記動作イネーブル信号が活性化される場合、前記第４制御信号ペアに応答して前記第１中間出力端の論理状態を対応するプログラム出力端に伝達し、前記第２中間出力端を前記対応するプログラム出力端で動作的に分離されるようにする第４マルチプレクシング部と、
前記プログラムヒューズ部のプログラム出力端及び前記第４マルチプレクシング部のプログラム出力端の論理状態をゲーティングして冗長イネーブル信号を生成する信号生成部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項１９】
半導体メモリ装置での冗長プログラム回路において、
マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
デコーディングされたアドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを有し、前記動作イネーブル信号に応じて第１ヒューズボックス出力信号を生成する第１ヒューズボックス部と、
印加された外部アドレスがデコーディングされる以前に生成された内部アドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを有し、前記動作イネーブル信号に応じて第２ヒューズボックス出力信号を生成する第２ヒューズボックス部と、
前記第１、２ヒューズボックス出力信号をゲーティングして冗長イネーブル信号を生成するゲーティング部と、を備える回路。
【請求項２０】
前記冗長イネーブル信号は前記半導体メモリ装置内の冗長コラムデコーダに提供される請求項１９に記載の回路。
【請求項２１】
前記デコーディングアドレスはプレデコーダによりプレデコーディングされたアドレスで、前記内部アドレスは前記プレデコーダに入力されるアドレスである請求項１９に記載の回路。
【請求項２２】
半導体メモリ装置でヒューズボックス内のヒューズを用いて冗長イネーブル信号を生成する方法において、
前記ヒューズボックスの動作のための動作イネーブル信号をマスタヒューズにより生成する段階と、
少なくとも２個以上の制御ヒューズにより第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する段階と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を、前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに対応して選択的に出力する段階と、
前記動作イネーブル信号が活性化されるとき、前記第１−第Ｍ制御信号ペアのうち前記段階で印加されない残りの制御信号ペアに対応して前記半分の信号ビットを従属的に半減することにより、得られた１ビットの出力を前記冗長イネーブル信号として選択的に生成する段階と、を有する方法。
【請求項２３】
半導体メモリ装置でヒューズボックス内のヒューズを使用して冗長イネーブル信号を生成する方法において、
前記ヒューズボックスの動作のための動作イネーブル信号をマスタヒューズにより生成する段階と、
制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアを生成する段階と、
２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を、前記制御信号ペアに対応して選択的に出力する段階と、
前記動作イネーブル信号が活性化されるときに前記半分の信号ビットの各出力経路に対応連結されたヒューズのうちプログラムされたヒューズを介して得られた１ビットの論理状態を前記冗長イネーブル信号として生成する段階と、を備える方法。
【請求項２４】
半導体メモリ装置でヒューズボックス内のヒューズを用いて冗長イネーブル信号を生成する方法において、
動作イネーブル信号を生成する段階と、
前記動作イネーブル信号が活性化状態であるとき、デコーディングアドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを介して第１ヒューズボックス出力信号を生成する段階と、
印加された外部アドレスがデコーディングされる以前に生成された内部アドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを介して第２ヒューズボックス出力信号を生成する段階と、
前記第１、第２ヒューズボックス出力信号をゲーティングして冗長イネーブル信号を生成する段階と、を備える方法。
【請求項２５】
ダイナミックランダムアクセスメモリで冗長プログラムのために用いられるヒューズの個数を減らす方法において、
一部のヒューズをデコーディングアドレスの信号ビットにそれぞれ対応的に割当し、残りのヒューズをプレデコーディングされる以前に生成された内部アドレスの信号ビットに各々対応的に割当する方法。
【請求項２６】
マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
前記マスタヒューズ部の動作イネーブル信号に応じて制御され、アドレス信号のビット数だけに対応する制御ヒューズを有し、欠陥セル情報に従い前記制御ヒューズのカッティングの有無をそれぞれ示す状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビットの数）を生成する制御ヒューズ部と、
前記アドレス信号がデコーディングされたアドレスの信号ビットを前記第１−第Ｍ制御信号ペアの組合せ論理入力により対応的にデコーディングして、前記デコーディングアドレスの信号ビットのうち前記欠陥セル情報を有する論理状態がデコーディング出力端にそのまま伝達されるようにするデコーディング部と、を備える半導体メモリ装置での情報プログラム回路。
【請求項２７】
前記アドレス信号はプレデコーディングされる以前に生成された内部アドレスまたは前記半導体メモリ装置に印加される外部アドレスである請求項２６に記載の半導体メモリ装置での冗長プログラム回路。
【請求項２８】
前記デコーディング部は前記デコーディングアドレスの信号ビットの数だけに対応する単位デコーダを有する請求項２６に記載の半導体メモリ装置での冗長プログラム回路。
【請求項２９】
前記単位デコーダはチャンネルが互いに直列に連結されたＮ型ＭＯＳトランジスタから構成され、前記Ｎ型ＭＯＳトランジスタのゲートには前記組合せ論理入力のうち対応する入力が印加される請求項２８に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３０】
マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、
前記マスタヒューズ部の動作イネーブル信号に応じて制御され、アドレス信号のビット数だけに対応する制御ヒューズを有し、欠陥セル情報に従い前記制御ヒューズのカッティングの有無をそれぞれ示す状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビットの数）をそれぞれ生成する制御ヒューズ部と、
前記アドレス信号がデコーディングされたデコーディングアドレスの信号ビットのうち前記欠陥セル情報を有するそれぞれ１つの信号ビットが有する論理状態を、前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアの組合せ論理入力に応答してプログラム出力端にそれぞれ出力するデコーディング部と、
前記デコーディング部の各プログラム出力端に出力された論理状態をゲーティングして冗長イネーブル信号を生成する合成部と、を備える半導体メモリ装置での冗長プログラム回路。
【請求項３１】
前記制御ヒューズ部内の制御ヒューズの個数はプレデコーディングされる以前に生成された内部アドレスまたは前記半導体メモリ装置に印加される外部アドレスの信号ビット数と同一である請求項３０に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３２】
前記デコーディングアドレスの信号ビットが８個である場合、前記制御信号ペアの数は３個である請求項３０に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３３】
前記８個のコーディングアドレスの信号ビットは３個の制御信号ペアの組合せにより生成された８個の組合せ論理入力に従いデコーディングされる請求項３２に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３４】
前記合成部はＡＮＤゲートから構成される請求項３２に記載の半導体メモリ装置での冗長プログラム回路。
【請求項３５】
半導体メモリ装置での冗長イネーブル信号生成方法において、
マスタヒューズを用いて動作イネーブル信号を生成する段階と、
アドレス信号のビット数だけに対応する制御ヒューズを用いて欠陥セル情報による状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビット数）を生成する段階と、
前記デコーディングアドレスの信号ビットのうち前記欠陥セル情報を有する論理状態がデコーディング出力端にそのまま伝達されるようにするため、前記アドレス信号がデコーディングされたデコーディングアドレスの信号ビットを前記第１−第Ｍ制御信号ペアの組合せ論理入力により対応的にデコーディングする段階と、を有し、
冗長イネーブル信号を生成する半導体メモリ装置での冗長イネーブル信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の冗長分野に係り、特にＤＲＡＭなどのような半導体メモリ装置での冗長プログラム回路に関する。
【背景技術】
【０００２】
通常、半導体メモリ装置の製造がウェハ状態で完了すると、ウェハ上の各チップは多様なテストを受ける。各チップの回路素子が予め設定された仕様で動作するかどうかを判別するために必須のテストが行われ、そのテストの際に多様なテストパラメータが使用されてチップに対する各種電気的特性及び動作が検査される。テストの結果として半導体メモリチップ内の制御回路のうちいずれか1つが不良である場合にはその半導体メモリ装置の欠陥救済が事実上不可能であるが、メモリセルアレイ内のメモリセルが不良である場合にはリペア工程を実行して欠陥メモリセルを冗長メモリセルに代置すればよいので、その欠陥救済が可能になる。即ち、正常メモリセルのうち一部が欠陥として判定された場合、余分として製造されたスペアメモリセルに代替すると、正常な半導体メモリ装置として動作することができるようになる。このような欠陥救済のため、レーザなどの高エネルギ光により溶融可能なヒューズを含む冗長プログラム回路（ヒューズボックスまたはスペア回路ともいわれる）が図１７のような半導体メモリ装置内にメモリセルアレイ４０及びそのほかの回路素子の製造の際に一緒に作られる。
【０００３】
通常の半導体メモリ装置で冗長スキムを含む装置ブロックを示した図１７を参照すると、ノーマルメモリセルアレイ４１及びスペアメモリセルアレイ４２を含むメモリセルアレイ４０が複数のデコーダ２０、２１、２２、２３、２５、３０、３１、３５と連結されることがわかる。デコーダのうちローデコーダ２０、２１、２２、２３とコラムデコーダ３０、３１とはノーマルメモリセルアレイ４１に対する行と列とをそれぞれ指定するために用いられ、スペアローデコーダ２５とスペアコラムデコーダ３５とはスペアメモリセルアレイ４２に対する冗長行と冗長列とをそれぞれ指定するために用いられる。
【０００４】
図１７において、冗長プログラムは冗長プログラム回路として機能するロースペア回路１０及びコラムスペア回路１１により実現される。ロースペア回路１０はロープレデコーダ６のプレデコードローアドレスＤＲＡｉを受信して行冗長イネーブル信号Ｘ−ＲＥＮｉを生成し、これをスペアローデコーダ２５に印加することにより、行方向の欠陥救済が行われるようにする。一方、コラムスペア回路１１はコラムプレデコーダ７のプレデコードコラムアドレスＤＣＡｉを受信して列冗長イネーブル信号Ｙ−ＲＥＮｉを生成し、これをスペアコラムデコーダー３５に印加することにより、列方向の欠陥救済が行われるようにする。
【０００５】
ロー及びコラムスペア回路１０、１１に印加されるデコーディングアドレスの印加経路は図１８に共通に図示される。図１８は図１７の装置内でノーマル及びスペアデコーディング動作に係る機能ブロックの関係を示す。例えば、アドレスバッファ２に７ビットの外部アドレスＥＡＤＤｉが印加される場合、ローまたはコラム内部アドレス発生器４、５は印加される各ビットの信号と各ビットの論理状態が反転された相補信号とを一緒に生成して、それぞれ１４ビットの内部アドレスＩＲＡｉ、ＩＣＡｉが生成されるようにする。勿論、ここで、ロー及びコラム内部アドレス発生器４、５を1つに統合して所望のビット数の内部アドレスが共通に生成されるようにすることもできる。ローまたはコラムプレデコーダ６、７は内部アドレスをプレデコーディングして、図１８の場合に１６ビット（ＤＡ０１  ４ビット＋ＤＡ２３４  ８ビット＋ＤＡ５６  ４ビット）のプレデコードアドレスを生成する。従って、図１７のローデコーダ２０はプレデコードローアドレスＤＲＡｉをデコーディングしてノーマルメモリセルアレイ４１のワードラインＷＬ０：ｎのうち1つを選択し、ロースペア回路１０はプレデコードローアドレスＤＲＡｉに応じて欠陥メモリセルの行を代替するに必要な行冗長イネーブル信号Ｘ−ＲＥＮｉを生成する。
【０００６】
同様に、図１７のコラムデコーダ３０はプレデコードコラムアドレスＤＣＡｉをデコーディングしてノーマルメモリセルアレイ４１のコラム選択ラインのうちの1つを選択し、コラムスペア回路１１はプレデコードコラムアドレスＤＣＡｉに応じて欠陥メモリセルの列を代替するに必要な列冗長イネーブル信号Ｙ−ＲＥＮｉを生成する。図１８においてデコーダ２０、３０及びスペア回路１０、１１に印加されるプレデコードアドレスのラインが３個のラインＬ１、Ｌ２、Ｌ３に分離された理由は、デコーディングの正確性及び効率を期するためである。例えば、デコーダを構成する回路素子がＮＡＮＤゲートとインバータとの結合で構成される場合、ＮＡＮＤゲートを形成するＮ型ＭＯＳトランジスタがボディエフェクトによる影響を多く受けるため、４入力以上のＮＡＮＤゲート回路を構成する場合に動作が不安定になり得る。
【０００７】
ローまたはコラムスペア回路１０、１１の細部的な具体例が図１９に図示される。図１９に示すように、マスタヒューズ回路ＭＦＣと、Ｎ型ＭＯＳトランジスタＮ１−Ｎ１６と、複数のヒューズＦ１−Ｆ１６と、動作イネーブル用トランジスタＭ１、Ｍ２、Ｍ３と、ＡＮＤゲートＡＮＤ１とからなったスペア回路の例が示される。ここで、マスタヒューズ回路ＭＦＣ内のマスタヒューズＭＦと欠陥メモリセルのアドレスを貯蔵して冗長プログラムが行われるようにするヒューズＦ１−Ｆ１６とはポリシリコンなどのようなシリコン材質からなり、レーザなどのような高エネルギー光線によりヒュージング（カッティングまたはオープン）させることができる。ヒューズＦ１−Ｆ１６はチップ上の周辺回路領域に通常配置され、占有面積をより小さく占めるようにするためのスキムが設計のときに適用される。レーザヒューズボックス内のヒューズ配置の例はＰｒａｌｌの他多数に特許査定され、１９９８年５月５日付で特許発行された［特許文献１］に開示される。
【０００８】
図１７のノーマルメモリセルアレイ４１内に欠陥メモリセルが存在する場合、その欠陥メモリセルを指定する行または列アドレスが印加されると、スペア回路１０、１１はヒューズＦ１−Ｆ１６のカッティングによる冗長プログラムに従い、欠陥のあるノーマルメモリセルの行または列がディスエーブルされるようにし、それに対応して代替される冗長メモリセルの行または列がイネーブルされるようにする冗長イネーブル信号ＲＥＮｉを出力する。例えば、図１９の場合に外部アドレス０００００００に対応するメモリセルがテスト工程で欠陥として判明すると、ヒューズＦ１、Ｆ５、Ｆ１３を除いたヒューズＭＦ、Ｆ２−Ｆ４、Ｆ６−Ｆ１２、Ｆ１４−Ｆ１６がヒューズカッティング工程でカッティングされる。従って、外部アドレスが０００００００として印加される場合のみにＡＮＤゲートＡＮＤ１から出力される冗長イネーブル信号ＲＥＮｉは論理ハイとして発生する。
【０００９】
冗長イネーブル信号ＲＥＮｉの論理状態とは通常的に反対のノーマルディスエーブル信号がローまたはコラムデコーダ２０、３０に印加されると、ローまたはコラムデコーダ２０、３０はこれに応じて該当ノーマル行またはノーマル列をディスエーブルさせる。それで、欠陥のあるノーマルメモリセルの行または列はメモリのリード又はライトの際に動作不能の状態に置かれる。一方、冗長イネーブル信号ＲＥＮｉはスペアローまたはコラムデコーダー２５、３５に印加される。従って、スペアメモリセルの行または列がイネーブルされて、つまり、欠陥のあるノーマルメモリセルが余分のスペアメモリセルに代替されるようになる。
【００１０】
結局、欠陥のあるノーマルメモリセルの記憶（またはプログラム）は図１９に示したようなスペア回路１０、１１内のヒューズＭＦ、Ｆ１−Ｆ１６のうちマスタヒューズと、欠陥メモリセルのアドレスビットに一対一に対応接続したヒューズをカッティング（またはブローイング）することにより実現されることがわかる。図１９に示したような回路の一例は１９９９年８月３日付で米国で発行された［特許文献２］にも開示され、詳細なことはそれを参照されたい。
【００１１】
このように欠陥メモリセルがリペアされるようにして半導体メモリ装置の製造収率を高める冗長プログラム技術は一般にヒューズをプログラム素子として利用するため、使用されるヒューズの個数が多いほどチップサイズは増大し、ヒューズカッティング作業に掛かる時間は長くなる。従って、高集積及び大容量化されるチップであるほど、通常の冗長プログラム技術はチップサイズの縮小にもっと大きな制限要素として作用するだけでなく、ヒューズカッティング作業の効率を一層劣化させる。このような問題はつまり半導体チップに対する製造コスト上昇と直結される。
【００１２】
図１９のように配置され使用されるヒューズの個数を減らすための先行技術のうち一つは、１９９４年１０月２１日付で日本で公開された［特許文献３］に開示される。上述の技術はデコーディングされたアドレスビットにヒューズを一対一に対応配置するのでなく、デコーディングされる以前のアドレスビットにヒューズを対応配置した構成を有することが特徴である。この技術の長所はヒューズの個数をある程度減らすことができるかである。しかし、このような技術はノーマルメモリセルのアクセスのためのアドレスラインを共有できないため、アドレスラインが各メモリブロック毎に別途に追加する必要があり、これを制御する回路がそれだけ複雑になるという短所を有する。
【００１３】
そこで、回路構成の複雑性を増大させずに、冗長プログラムのために使用されるヒューズの個数を減らすことができる対策が本分野で切実に求められている。
つまり、デコーディング以前または以後のアドレスビットにヒューズを配置することを問わず、冗長プログラムのために使用されるヒューズの個数を従来の技術に比べ一個でも減少させることができるなら、これは高集積高容量の半導体メモリ装置において非常に有用に適用される技術であるに違いない。
【特許文献１】米国特許第５，７４７，８６９号
【特許文献２】米国特許第５，９３３，３８２号
【特許文献３】特開平９−２９５５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、上述のような従来の問題点を解決することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、冗長プログラムに使用されるヒューズの個数を減少または最小化することができる半導体メモリ装置での冗長プログラム回路を提供することにある。
本発明のまた他の目的は、欠陥メモリセルのリペア作業に所要される時間をより短縮させることができる半導体メモリ装置での冗長プログラム回路を提供することにある。
本発明のまた他の目的は、チップ内でヒューズボックスが占めている占有面積を縮小させることができる半導体メモリ装置での冗長プログラム回路を提供することにある。
本発明のまた他の目的は、欠陥メモリセルの救済のためにチップ内に配置されたヒューズをカッティングする際、ヒューズカッティング作業をより効率的に実行することができる半導体メモリ装置での冗長プログラム回路を提供することにある。
本発明の又他の目的は、高集積高容量化に適合するように採用され、費用節減が達成される冗長プログラム回路及び冗長プログラム方法を提供することにある。
本発明のまた他の目的は、アドレス信号ビットの１つ当りに１つのヒューズだけが必要になるようにし、冗長イネーブル信号を迅速に生成することができる冗長プログラム回路及び方法を提供することにある。
【課題を解決するための手段】
【００１５】
このような目的を達成するため本発明の第１実施形態による半導体メモリ装置での冗長プログラム回路は、マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、少なくとも２個以上の制御ヒューズを有し、それぞれ対応する制御ヒューズのカッティングの有無を示す状態信号として第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する制御ヒューズ部と、２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力するマルチプレクシング部と、前記動作イネーブル信号が活性化される場合に前記第１−第Ｍ制御信号ペアのうち前記第１マルチプレクシング部に印加されていない残りの制御信号ペアに応じて、前記第１マルチプレクシング部の出力端を介して出力された前記半分の信号ビットを従属的に半減することにより、最終的に得られた１ビットが有する論理状態をプログラム出力端に伝達する第２マルチプレクシング部と、を備える。
【００１６】
ここで、前記デコーディングアドレスの信号ビットが４ビットである場合、前記制御ヒューズの個数は２個であり、前記デコーディングアドレスの信号ビットが８ビットである場合、前記制御ヒューズの個数は３個である。好ましくは、前記ヒューズはチップ内で互いに一定間隔を有して離隔されて配置され、レーザビームによりカッティングできる。また、前記第２マルチプレクシング部が複数に設置される場合、それぞれ対応するプログラム出力端の論理状態はＡＮＤゲーティングされて冗長イネーブル信号として出力され得る。
【００１７】
本発明の第２実施形態による半導体メモリ装置での冗長プログラム回路は、マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、制御ヒューズを有し、前記制御ヒューズのカッティング有無を状態信号として制御信号ペアを生成する制御ヒューズ部と、２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を前記制御信号ペアに応じて、前記半分の信号ビットに対応する数だけの出力端にそれぞれ出力するマルチプレクシング部と、前記動作イネーブル信号が活性化される場合、前記マルチプレクシング部の出力端にそれぞれ対応連結されたヒューズのうち少なくとも１つのプログラムされたヒューズを介して前記半分の信号ビットのうち１ビットが有する論理状態を得て、これをプログラム出力端に伝達するプログラムヒューズ部と、を備える。
【００１８】
ここで、前記デコーディングアドレスの信号ビットが４ビットである場合に前記制御ヒューズと前記プログラムヒューズ部内のヒューズとの総和は３個であり、前記デコーディングアドレスの信号ビットが８ビットである場合に前記制御ヒューズと前記プログラムヒューズ部内のヒューズとの総和は５個であることができる。
【００１９】
本発明の第３実施形態による半導体メモリ装置での冗長プログラム回路は、マスタヒューズを有し、前記マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、デコーディングされたアドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを有し、前記動作イネーブル信号に応じて第１ヒューズボックス出力信号を生成する第１ヒューズボックス部と、印加された外部アドレスがデコーディングされる以前に生成された内部アドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを有し、前記動作イネーブル信号に応じて第２ヒューズボックス出力信号を生成する第２ヒューズボックス部と、前記第１、２ヒューズボックス出力信号をゲーティングして冗長イネーブル信号を生成するゲーティング部と、を備える。
【００２０】
ここで、前記冗長イネーブル信号は前記半導体メモリ装置内の冗長ローデコーダまたは冗長コラムデコーダに提供され、前記デコーディングアドレスはプレデコーダによりプレデコーディングされたアドレスであり、前記内部アドレスは前記プレデコーダに入力されるアドレスであることができる。
【００２１】
本発明の第４実施形態による半導体メモリ装置での冗長プログラム回路は、マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、前記マスタヒューズ部の動作イネーブル信号に応じて制御され、アドレス信号のビット数だけに対応する制御ヒューズを有し、欠陥セル情報に従い前記制御ヒューズのカッティングの有無を示す状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビットの数）を生成する制御ヒューズと、前記アドレス信号がデコーディングされたデコーディングアドレス信号ビットを前記第１−第Ｍ制御信号ペアの組合せ論理入力により対応的にデコーディングして、前記デコーディングアドレスの信号ビットのうち前記欠陥セル情報を有する論理状態がデコーディング出力端にそのまま伝達されるようにするデコーディング部と、を備える。
【００２２】
本発明の実施形態による半導体メモリ装置でヒューズボックス内のヒューズを用いて冗長イネーブル信号を生成する方法は、前記ヒューズボックスの動作のための動作イネーブル信号をマスタヒューズにより生成する段階と、少なくとも２個以上の制御ヒューズにより第１−第Ｍ制御信号ペア（Ｍは２以上の自然数）を生成する段階と、２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を、前記第１−第Ｍ制御信号ペアのうち対応する制御信号ペアに対応して選択的に出力する段階と、前記動作イネーブル信号が活性化されるとき、前記第１−第Ｍ制御信号ペアのうち前記段階で印加されなかった残りの制御信号ペアに対応して前記半分の信号ビットを従属的に半減することにより、得られた１ビットの出力を前記冗長イネーブル信号として選択的に生成する段階と、を有する。
【００２３】
本発明の他の実施形態による半導体メモリ装置でヒューズボックス内のヒューズを使用して冗長イネーブル信号を生成する方法は、前記ヒューズボックスの動作のための動作イネーブル信号をマスタヒューズにより生成する段階と、制御ヒューズのカッティングの有無を示す状態信号として制御信号ペアを生成する段階と、２ｎビット（ｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットのうち半分の信号ビットが有する論理状態を、前記制御信号ペアに対応して選択的に出力する段階と、前記動作イネーブル信号が活性化されるときに前記半分の信号ビットの各出力経路に対応連結されたヒューズのうちプログラムされたヒューズを介して得られた１ビットの論理状態を前記冗長イネーブル信号として生成する段階と、を備える。
【００２４】
本発明の又他の実施形態による半導体メモリ装置でヒューズボックス内のヒューズを用いて冗長イネーブル信号を生成する方法は、動作イネーブル信号を生成する段階と、前記動作イネーブル信号が活性化状態であるとき、デコーディングアドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを介して第１ヒューズボックス出力信号を生成する段階と、印加された外部アドレスがデコーディングされる以前に生成された内部アドレスの信号ビットにそれぞれ対応的に配置されるプログラムヒューズを介して第２ヒューズボックス出力信号を生成する段階と、前記第１、第２ヒューズボックス出力信号をゲーティングして欠陥セルを救済するに必要な冗長イネーブル信号を生成する段階と、を備える。
【発明の効果】
【００２５】
このような本発明の例示的回路構成及び方法的構成によると、使用されるヒューズの個数が減少または最小化されるため、チップ内での占有面積が減少し、リペア作業時間が短縮されるという効果がある。
【発明を実施するための最良の形態】
【００２６】
上述の本発明の目的及び他の目的、特性、そして利点は添付の図面を参照して以下に記述される本発明の詳細で且つ好ましい実施例の説明により明らかになるであろう。図面において互いに同一乃至類似の部分は説明及び理解の便宜上同一乃至類似の参照符号を付す。
以下、本発明に対する徹底した理解を提供する意図の他には別の意図なしに、第１実施例乃至第４実施例と、第１及び第２実施例を合成した変形実施例が説明される。
【００２７】
まず、図１は本発明の第１実施例による冗長プログラム回路のブロック図である。図２は図１の冗長プログラム回路に関する詳細実現例を示した回路図で、図３は図１の冗長プログラム回路に関する拡張実施例を具体的に示す回路図である。
図１を参照すると、マスタヒューズ部２００、第１制御ヒューズ部３１０と第２制御ヒューズ部３３０とからなる制御ヒューズ部３００、及び第１マルチプレクサ４１０と第２マルチプレクサ４３０とを含むマルチプレクシング部４００から構成された冗長プログラム回路が図示される。
【００２８】
マスタヒューズ部２００は、図２に示すように、マスタヒューズＭＦを有し、マスタヒューズＭＦのカッティングの有無を示す状態信号として動作イネーブル信号ＥＮＢを生成する。マスタヒューズ部２００は図２に示したように構成される場合、マスタヒューズＭＦの両端にそれぞれ連結され、パワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１、ＮＭ１、互いの出力端に入力端が接続されたインバータラッチＬ１、及び出力反転用インバータＩＮ３とを含み、図に示したような結線構造となる。パワーアップバー信号ＶＣＣＨＢはパワーアップ信号ＶＣＣＨの反転信号で、パワーアップ動作の初期にはハイレベルを維持し、正常的にパワーアップが完了された後にはローレベルに遷移される信号である。
【００２９】
制御ヒューズ部３００は、図２に示したように、少なくとも２個以上の制御ヒューズＦ１、Ｆ２を有し、それぞれ対応する制御ヒューズＦ１、Ｆ２のカッティングの有無を示す状態信号として第１−第Ｍ（Ｍは２以上の自然数）制御信号ペア（Ａ，／Ａ及びＢ，／Ｂ）を生成する。第１制御ヒューズ部３１０が図２に示したように構成される場合、制御ヒューズＦ１の両端にそれぞれ連結され、パワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１、ＮＭ１、互いの出力端に入力端が接続されたインバータラッチＬ２、及び出力反転用ＮＯＲゲートＮＯＲ１を含み、図に示したような結線構造からなる。第２制御ヒューズ部３３０が図２に示すように構成される場合、制御ヒューズＦ２の両端にそれぞれ連結され、パワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１、ＮＭ１、互いの出力端に入力端が接続されたインバータラッチＬ３、及び出力反転用インバータＩＮ３を含み、図に示したような結線構造からなる。
【００３０】
第１マルチプレクサ４１０は、図２に示したように４個のＮ型ＭＯＳトランジスタＭ１−Ｍ４から構成される。第１マルチプレクサ４１０は２ｎビット（ここでｎは２以上の自然数）単位で印加されるデコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞のうち半分の信号ビット（例：ＤＡ０１＜０＞、ＤＡ０１＜３＞が有する論理状態を第１−第Ｍ制御信号ペアのうち対応する制御信号ペアＡ，／Ａに応答して、前記半分の信号ビットに対応した数だけの出力端０Ｕ１、０Ｕ２にそれぞれ出力する。
【００３１】
第２マルチプレクサ４３０は、図２に示すように２個のＮ型ＭＯＳトランジスタＭ５、Ｍ６から構成される。第２マルチプレクサ４３０は動作イネーブル用トランジスタ４５０がターンオフする場合に動作する。即ち、動作イネーブル信号ＥＮＢが、例えば論理信号ローとして活性化される場合、第２マルチプレクサ４３０は第１−第Ｍ制御信号ペアのうち第１マルチプレクサ４１０に印加されない残りの制御信号ペアＢ，／Ｂに応じて、第１マルチプレクサ４１０の出力端を介して出力された半分の信号ビットを従属的に半減することにより、最終的に得られた１ビットが有する論理状態をプログラム出力端Ｆ０１に伝達する。
【００３２】
つまり、冗長が行われる場合、第２マルチプレクサ４３０は第１出力端（例：ＯＵ１）の論理状態だけをプログラム出力端Ｆ０１に伝達し、１つ以上の出力端（例：ＯＵ２）がプログラム出力端Ｆ０１から動作的に分離されるようにする。ここで、冗長プログラムを行うデコーディングアドレスの信号ビット（例：ＤＡ０１＜０＞）を受ける側を説明の便意上第１出力端として定義した。それで、第１出力端はケースに従い出力端ＯＵ２になり、このような場合に１つ以上の出力端は出力端ＯＵ１になる。
【００３３】
デコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞が図２に示したように４ビットである場合、プログラム出力端Ｆ０１で論理状態を有するマルチプレクサの出力信号が出力される。例えば、ノーマルメモリセルのうち欠陥メモリセルのアドレスが００であると仮定する場合、図２のマスタヒューズＭＦと制御ヒューズＦ１，Ｆ２がレーザビームでカッティングされる。つまり、カッティング作業により冗長プログラムが達成される。リペアされた半導体メモリ装置が出荷された以後、正常動作状態で欠陥メモリセルのアドレスをさすアドレス００が印加され、デコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞は００、０１、１０、１１にそれぞれ対応されると仮定すると、動作イネーブル信号ＥＮＢは論理ローとして生成され、制御信号ペアＡ，／Ａは論理ハイ及び論理ローとしてそれぞれ生成され、制御信号ペアＢ，／Ｂもハイ及びローとしてそれぞれ生成される。
【００３４】
まず、動作イネーブル信号ＥＮＢが論理ローのレベルを有する理由は、マスタヒューズがカッティングされた状態で前記パワーアップバー信号ＶＣＣＨＢがハイ状態として印加される場合にＮ型ＭＯＳトランジスタＮＭ１をターンオンさせるからである。それで、インバータラッチＬ１の出力ＥＮはハイになり、動作イネーブル信号ＥＮＢを生成するインバータＩＮ３の出力はローになる。パワーアップバー信号ＶＣＣＨＢがロー状態に遷移されると、Ｎ型ＭＯＳトランジスタＮＭ１はターンオフされるが、インバータラッチＬ１の出力ＥＮはそのままハイ状態を維持する。従って、パワーアップバー信号ＶＣＣＨＢがロー状態を維持するタイム区間でも動作イネーブル信号ＥＮＢは論理ローのレベルを維持することがわかる。
【００３５】
制御信号Ａ，／Ａが論理ハイ及び論理ローを有する理由は、制御ヒューズＦ１がカッティングされた状態でパワーアップバー信号ＶＣＣＨＢがハイ状態に印加される場合にＮ型ＭＯＳトランジスタＮＭ１をターンオンさせるからである。それで、インバータラッチＬ２の出力Ａはハイになり、動作イネーブル信号ＥＮＢと出力ＡをＮＯＲゲーティングするＮＯＲゲートＮＯＲ１の出力／Ａはローになる。パワーアップバー信号ＶＣＣＨＢがロー状態に遷移されると、Ｎ型ＭＯＳトランジスタＮＭ１はターンオフされるが、インバータラッチＬ２の出力Ａはそのままハイ状態を維持する。従って、パワーアップバー信号ＶＣＣＨＢがロー状態を維持するタイム区間でも制御信号ペアＡ，／Ａは論理ハイ及び論理ロー状態を継続して維持することがわかる。また、制御信号ペアＢ，／Ｂがハイ及びローとしてそれぞれ生成される理由は制御信号ペアＡ，／Ａの生成動作と同一または類似である。
【００３６】
動作イネーブル信号ＥＮＢ、制御信号ペアＡ，／Ａ、及び制御信号ペアＢ，／Ｂがそれぞれロー、ハイ、ロー、ハイ、ローとして生成されると、図２の動作イネーブル用トランジスタ４５０はターンオフされ、第１マルチプレクサ４１０のトランジスタＭ１、Ｍ４がターンオンされ、第２マルチプレクサ４３０のトランジスタＭ５がターンオンされるため、プログラム出力端Ｆ０１には論理ハイ状態を有する冗長イネーブル信号ＲＥＮｉが出力される。ここで、プログラム出力端Ｆ０１に現れる冗長イネーブル信号ＲＥＮｉはデコーディングアドレスの信号ビットＤＡ０１＜０＞と対応するものであることがわかり、これはアドレス００であることに注目されたい。つまり、上述のようにマスタヒューズＭＦと制御ヒューズＦ１，Ｆ２とをカッティングして００として冗長プログラムを行うと、半導体メモリ装置の正常動作のときに００をさすアドレスが印加される場合にのみ冗長イネーブル信号ＲＥＮｉが活性化されて欠陥救済が行われるのである。
【００３７】
一方、０１で冗長プログラムを行う場合にデコーディングアドレスの信号ビットＤＡ０１＜１＞が対応するべきなので、マスタヒューズＭＦと制御ヒューズＦ２とがカッティングされる。また、１０を冗長プログラムする場合にマスタヒューズＭＦだけがカッティングされ、１１を冗長プログラムする場合にマスタヒューズＭＦと制御ヒューズＦ１とがカッティングされる。
【００３８】
つまり、図２に示すように、デコーディングローアドレスまたはデコーディングコラムアドレスの信号ビットに一対一にヒューズを配置せずに、制御ヒューズによるマルチプレクシングを行う方式により冗長プログラムを行うと、使用されるヒューズの個数は減り、冗長プログラムのためのカッティング作業時間も短縮されることがわかる。
【００３９】
図２においてはデコーディングアドレスの信号ビットが４ビットである場合には制御ヒューズの個数は２個に設定されたが、デコーディングアドレスの信号ビットが８ビットである場合には図３からわかるように制御ヒューズの個数は３個に設定される。
【００４０】
図３を参照すると、デコーディングアドレスの信号ビットが１６ビットに拡張された場合に制御ヒューズを７個で構成し、マルチプレクサの個数を増やした構成が例示的に図示される。但し、図３においては図２の第２マルチプレクサ４３０に対応するマルチプレクサが複数設置されるため、それぞれに対応するプログラム出力端Ｆ０１、Ｆ０２、Ｆ０３の論理状態はＡＮＤゲート５００によりＡＮＤゲーティングされて冗長イネーブル信号ＲＥＮｉとして出力される。
【００４１】
図３で全体的に用いられるヒューズの総個数はマスタヒューズ１個と制御ヒューズ７とを含んで８個であり、これを図１９のように１７個で構成される従来技術の場合と比較すると、使用されるヒューズの個数が半分以上減少することがわかる。
【００４２】
つまり、本発明の第１実施例では制御ヒューズ部３００内に制御ヒューズを設置し、２重以上の従属的なマルチプレクシング動作を通して冗長イネーブル信号ＲＥＮｉを生成することを示す。上記のようにデコーディングアドレスの信号ビットを従属的に半減して冗長イネーブル信号を生成する第１実施例によると、冗長プログラムのために使用されるヒューズの個数を顕著に減らすことにより、例えば、２列配置を行った従来のヒューズ配置から脱皮して１列に配置を行うことができる。その結果、ヒューズボックスがチップ内で占める面積が減少し、ヒューズカッティングの作業の際にヒューズ個数の減少によるカッティング作業個数が減少するだけでなく、１列配置によるカッティング作業に起因する設備の作業効率が増大する。従って、チップ内での占有面積が減少し、リペア作業時間が短縮されるという利点がある。
【００４３】
以下、第２実施例を説明する。図４は本発明の第２実施例による冗長プログラム回路のブロック図で、図５は図４の冗長プログラム回路の詳細実現例を示した回路図である。また、図６は図４の冗長プログラム回路の拡張実施例を具体的に示した回路図である。
【００４４】
図４を参照すると、マスタヒューズ部２００、制御ヒューズ部３００、マルチプレクサ４２０、及びプログラムヒューズ部４４０からなる冗長プログラム回路が図示される。
マスタヒューズ部２００は、図５に示すように、マスタヒューズＭＦを有し、マスタヒューズＭＦのカッティングの有無を示す状態信号として動作イネーブル信号ＥＮＢを生成する。マスタヒューズ部２００は図５に示すように構成される場合、マスタヒューズＭＦの両端にそれぞれ連結され、パワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１，ＮＭ１、互いの出力端に入力端が接続されたインバーターラッチＬ１、及び出力反転用インバータＩＮ３を含み、図に示したような結線構造からなる。
【００４５】
制御ヒューズ部３００は、図５に示すように、制御ヒューズＦ１を有し、制御ヒューズＦ１のカッティングの有無を示す状態信号として制御信号ペアＡ，／Ａを生成する。制御ヒューズ部３００が図５に示したように構成される場合、制御ヒューズＦ１の両端にそれぞれ連結され、パワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１，ＮＭ１、互いの出力端に入力端が接続されたインバータラッチＬ２、及び出力反転用ＮＯＲゲートＮＯＲ１を含み、図に示したような結線構造からなる。
【００４６】
マルチプレクサ４２０は、図５に示すように、４個のＮ型ＭＯＳトランジスタＭ１−Ｍ４から構成される。マルチプレクサ４２０は２ｎビット（ここでｎは２以上の自然数）単位（図５では４ビット）で印加されるデコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞のうち半分の信号ビット（例：ＤＡ０１＜０＞，ＤＡ０１＜３＞）が有する論理状態を制御信号ペアＡ，／Ａに応答して、半分の信号ビットに対応する数だけの出力端ＯＵ１，ＯＵ２にそれぞれ出力する。
【００４７】
プログラムヒューズ部４４０は、図５に示すように、２個のプログラムヒューズＦＵ１，ＦＵ２から構成される。プログラムヒューズ部４４０は動作イネーブル用トランジスタ４５０がターンオフされる場合に動作する。即ち、動作イネーブル信号ＥＮＢが例えば論理信号ローとして活性化される場合、プログラムヒューズ部４４０はマルチプレクサ４２０の出力端ＯＵ１，ＯＵ２にそれぞれ対応連結されたヒューズＦＵ１，ＦＵ２のうち少なくとも１つのプログラムされたヒューズ（例：ＦＵ１カッティングなし、ＦＵ２カッティング）を介して半分の信号ビットのうち１ビット（例：ＤＡ０１＜０＞）が有する論理状態を得て、これをプログラム出力端Ｆ０１に伝達する。
【００４８】
つまり、プログラムヒューズ部４４０は冗長を行う場合、第１出力端ＯＵ１に対応連結されたヒューズＦＵ１を介して第１出力端ＯＵ１の論理状態をプログラム出力端Ｆ０１に伝達し、第１出力端ＯＵ１とは独立的な１つ以上の出力端ＯＵ２に対応連結されたヒューズＦＵ２のカッティングを通して出力端ＯＵ２がプログラム出力端Ｆ０１に動作的に連結されないようにする。ここで、第１出力端は場合によっては出力端ＯＵ２になり、その場合に１つ以上の出力端は出力端ＯＵ１として定義される。
【００４９】
デコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞が図５に示したように４ビットである場合、プログラム出力端Ｆ０１で論理ハイ状態を有する冗長イネーブル信号ＲＥＮｉが出力される。例えば、ノーマルメモリセルのうち欠陥メモリセルのアドレスが００である場合、図５のマスタヒューズＭＦ、制御ヒューズＦ１、及びプログラムヒューズＦＵ２がレーザビームでカッティングされる。つまり、上記のようなカッティング作業により冗長プログラムが達成される。リペアされた半導体メモリ装置が出荷された以後、正常動作状態で欠陥メモリセルのアドレスを指すアドレス００が印加され、デコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞は００，０１，１０，１１にそれぞれ対応していると仮定すれば、動作イネーブル信号ＥＮＢは論理ローとして生成され、制御信号ペアＡ，／Ａは論理ハイ及び論理ローとしてそれぞれ生成される。
【００５０】
動作イネーブル信号ＥＮＢ、制御信号ペアＡ，／Ａがロー、ハイ、及びローとしてそれぞれ生成されると、図５の動作イネーブル用トランジスタ４５０はターンオフされ、マルチプレクサ４２０のトランジスタＭ１、Ｍ４がターンオンされ、プログラムヒューズＦＵ１が連結されているため、プログラム出力端Ｆ０１には論理ハイ状態を有する冗長イネーブル信号ＲＥＮｉが出力される。ここで、プログラム出力端Ｆ０１に表れる冗長イネーブル信号ＲＥＮｉはデコーディングアドレスの信号ビット（ＤＡ０１＜０＞）に対応するものであり、これはアドレス００である。つまり、上記のようにマスタヒューズＭＦと制御ヒューズ及びプログラムヒューズＦ１，ＦＵ１とをカッティングして００として冗長プログラムを行っておくと、半導体メモリ装置の正常動作の際に００を指すアドレスが印加される場合のみに冗長イネーブル信号ＲＥＮｉが活性化されて欠陥救済が行われるのである。
【００５１】
一方、０１として冗長プログラムを行う場合、デコーディングアドレスの信号ビット（ＤＡ０１＜１＞）が対応すべきなので、マスタヒューズＭＦとプログラムヒューズＦＵ２とがカッティングされる。また、１０を冗長プログラムする場合、マスタヒューズＭＦとプログラムヒューズＦＵ１とがカッティングされ、１１を冗長プログラムする場合にはマスタヒューズＭＦとヒューズＦ１，ＦＵ１とがカッティングされる。
【００５２】
つまり、図５に示すように、デコーディングローアドレスまたはデコーディングコラムアドレスの信号ビットに一対一にヒューズを配置せずに、制御ヒューズによるマルチプレクシングを行った後にその出力にヒューズを対応させる方式により冗長プログラムを行うと、使用されるヒューズの個数も減り、冗長プログラムのためのカッティング作業時間も短縮されることがわかる。
【００５３】
図５ではデコーディングアドレスの信号ビットが４ビットの場合にヒューズの個数は３個に設定されたが、デコーディングアドレスの信号ビットが８ビットの場合に、図６から分かるように、制御ヒューズの個数は５個に設定される。
【００５４】
図６を参照すると、デコーディングアドレスの信号ビットが１６ビットに拡張された場合に制御ヒューズを３個に、プログラムヒューズを８個に構成した回路の例が図示される。但し、図６では図４のマルチプレクサ４２０に対応されるマルチプレクサが複数に設置されるため、それぞれ対応されるプログラム出力端Ｆ０１，Ｆ０２，Ｆ０３の論理状態はＡＮＤゲート５００によりＡＮＤゲーティングされて冗長イネーブル信号ＲＥＮｉとして出力される。
【００５５】
図６で全体的に用いられるヒューズの総個数はマスタヒューズ１個とヒューズ１１個とを含んで１２個となり、これを図１９のように１７個で構成される従来技術の場合と比較すると、使用されるヒューズの個数が５個だけ減少することがわかる。
【００５６】
つまり、本発明の第２実施例では制御ヒューズ部３００とプログラムヒューズ部４４０内にヒューズを設置し、信号ビットの半減のためのマルチプレクシング動作及びヒューズ接続を介して冗長イネーブル信号ＲＥＮｉを生成することを示す。上述のような第２実施例によると、第１実施例に比べ減少するヒューズ数が小さいが、従来の場合に比べては使用されるヒューズの個数を減らすことができる。また、２列配置を行った従来のヒューズ配置から脱皮して１列に配置を行えるようにする利点を提供する。つまり、第２実施例の場合でもチップ内での占有面積が減少し、リペア作業時間が短縮される。
【００５７】
図７は本発明の第１、２実施例を合成した変形実施例を具体的に示した回路図である。図を参照すると、デコーディングアドレスの信号ビットが１６ビットに拡張された場合に制御ヒューズを５個に、プログラムヒューズを４個に構成した回路の例が図示される。図７の場合、１個のマスタヒューズ部２００と、５個の制御ヒューズ部３１０,３１２，３１３，３１４，３１５とが設置される。それで、デコーディングアドレスの信号ビットＤＡ０１＜０＞、ＤＡ０１＜１＞、ＤＡ０１＜２＞、ＤＡ０１＜３＞と、デコーディングアドレスの信号ビットＤＡ５６＜０＞、ＤＡ５６＜１＞、ＤＡ５６＜２＞、ＤＡ５６＜３＞とがマルチプレクシングされて、それぞれ出力されるプログラム出力端Ｆ０１，Ｆ０３の前端にはプログラムヒューズＦＵ１−ＦＵ４がそれぞれ配置される。デコーディングアドレスの信号ビットＤＡ２３４＜０＞−ＤＡ２３４＜７＞がマルチプレクシングされて出力されるプログラム出力端Ｆ０２の前端にはプログラムヒューズが配置されず、３重のマルチプレクシングが行われるように制御信号ペアＢ，／Ｂ，Ｃ、／Ｃ，Ｄ，／Ｄが階層的に配列されたマルチプレクサに対応的に印加される。図６のように、図７でもプログラム出力端Ｆ０１，Ｆ０２，Ｆ０３の論理状態をＡＮＤゲート５００でゲーティングした結果は冗長イネーブル信号ＲＥＮｉとなる。
【００５８】
図７で全体的に使用されるヒューズの総個数はマスタヒューズ１個とヒューズ９個とを含んだ１０個となり。これを図１９のように１７個で構成される従来技術の場合と比較すると、使用されるヒューズの個数が７個だけ減少することがわかる。
【００５９】
図８は本発明の第３実施例による半導体メモリ装置での冗長スキムを含む装置ブロック図で、図１７と比較すると、ロースペア回路１０ａとコラムスペア回路１１ａの入力連結構成が特異である。即ち、ロースペア回路１０ａの入力ラインＬ１１にはロープレデコーダ６のプレデコードアドレスの信号ビットの一部が提供され、入力ラインＬ１２にはロー内部アドレス発生器４から出力された内部アドレスの信号ビットの一部が提供される。このような連結はコラムスペア回路１１ａの場合においても同様なことは図から明らかである。
【００６０】
つまり、本発明の第３実施例ではデコーディングされたアドレスビットの一部に一対一にヒューズを配置するとともに、デコーディングされる以前のアドレスビットの一部にもヒューズを対応配置するのである。このような試みは制御回路の複雑性をある程度持っても、ヒューズボックス内に使用されるヒューズの個数を従来に比べ相当量だけ減少させようとするトレードオフ（ｔｒａｄｅ−ｏｆｆ）の発想から出発されたものである。
【００６１】
図９は図８の冗長プログラム回路として機能するスペア回路の例を示した概略回路図である。図９のスペア回路はロースペア回路１０ａまたはコラムスペア回路１１ａであり、デコーディングアドレスＤＡ０１及び内部アドレスＩＡＤＤをさす入力端においてローを示す文字Ｒ及びコラムを示す文字Ｃは省略されている。図９で動作イネーブル信号ＥＮ，ＥＮＢを生成するマスタヒューズ部９０は図１１に示したような回路で構成できる。
【００６２】
図１１は図９または図１０のマスタヒューズ部９０の例を示した具体回路図で、マスタヒューズＭＦ、マスタヒューズＭＦの両端にそれぞれ連結されパワーアップバー信号ＶＣＣＨＢに共通に応答するＰ型及びＮ型ＭＯＳトランジスタＰＭ１，ＮＭ１、互いの出力端に入力端が接続されたインバータラッチＬ１、及び出力反転用インバータＩＮ３を含み、図に示したような結線構造となる。
【００６３】
図９に戻って、第１ヒューズボックス部９２、９４は、デコーディングアドレスの信号(ＤＡ０１＜０：３＞，ＤＡ５６＜０：３＞)ビットにそれぞれ対応して配置されるプログラムヒューズを有し、動作イネーブル信号に応じて第１ヒューズボックス出力信号Ｆ００１，Ｆ０５６をそれぞれ生成する。
【００６４】
第２ヒューズボックス部１００，１１０，１２０は、印加された外部アドレスがデコーディングされる以前に生成された内部アドレスの信号ビット(ＩＡＤＤ＜２＞，ＩＡＤＤ＜３＞，ＩＡＤＤ＜４＞)にそれぞれ対応的に配置されるプログラムヒューズを有し、動作イネーブル信号に応じて第２ヒューズボックス出力信号Ｆ０２，Ｆ０３，Ｆ０４をそれぞれ生成する。
【００６５】
ゲーティング部１３０は第１、第２ヒューズボックス出力信号Ｆ００１，Ｆ０５６，Ｆ０２，Ｆ０３，Ｆ０４をゲーティングして冗長イネーブル信号ＲＥＮｉを生成する。
図９の第１ヒューズボックス部９２は図１０のヒューズボックス部９２のようにＮ型ＭＯＳトランジスタＮ１−Ｎ４、Ｎ型ＭＯＳトランジスタＮ１−Ｎ４のソース端子にそれぞれ対応連結されたプログラムヒューズＦ１−Ｆ４、及び動作イネーブル用Ｎ型ＭＯＳトランジスタＭ１から構成される。図１０は図９の実現例による具体回路図である。
【００６６】
同様に、図９の第１ヒューズボックス部９４は図１０のヒューズボックス部９４のようにＮ型ＭＯＳトランジスタＮ５−Ｎ８、Ｎ型ＭＯＳトランジスタＮ５−Ｎ８のソース端子にそれぞれ対応連結されたプログラムヒューズＦ５−Ｆ８、及び動作イネーブル用Ｎ型ＭＯＳトランジスタＭ２から構成される。
【００６７】
図９の第２ヒューズボックス部１００は、図１０のヒューズボックス部１００のように１個のプログラムヒューズＦ９と、インバータＩＮ１，ＩＮ２と、Ｎ型ＭＯＳトランジスタＮ９−Ｎ１６とから構成される。また、図９の第２ヒューズボックス部１２０は、図１０のヒューズボックス部１２０のように1個のプログラムヒューズＦ１１及びインバータＩＮ５，ＩＮ６と、Ｎ型ＭＯＳトランジスタＮ２５−Ｎ３２とから構成される。
【００６８】
図９のゲーティング部１３０は、図１０のゲーティング部１３０の構成と同様に、ＮＡＮＤゲートＮＡＮ１，ＮＡＮ２とＮＯＲゲートＮＯＲ１とから構成される。
【００６９】
図１０において第２ヒューズボックス部１００，１１０，１２０のうち、それぞれの冗長プログラム動作は同一なので、代表的に第２ヒューズボックス部１００に対する冗長プログラム動作の例を説明すると以下のようである。まず、ノードＮＤ１はパワーアップバー信号を用いたプリセッティング回路によりパワーアップ動作の初期にローレベルに維持される。プログラムヒューズＦ９をカッティングしない場合であると仮定すると、ローレベルに維持されたノードＮＤ１のレベルは正常動作状態でヒューズＦ９を介して印加された電源電圧ＶＤＤまたは外部電源電圧によりハイレベルになる。このとき、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１２はターンオンされ、Ｎ型ＭＯＳトランジスタＮ１３，Ｎ１６はターンオフされるため、Ｎ型ＭＯＳトランジスタＮ１２のソース端子がプログラム出力端Ｆ０２と動作的に連結される。即ち、内部アドレスの信号ビット（ＩＡＤＤ＜２＞）の入力論理はトランジスタＮ１０−トランジスタＮ１２−プログラム出力端Ｆ０２を順次通過してＮＡＮＤゲートＮＡＮ２の一側入力として印加される。
【００７０】
一方、ヒューズＦ９がカッティングされた場合、上記のような経路、即ち、トランジスタＮ１０−トランジスタＮ１２−プログラム出力端Ｆ０２を経る経路は遮断される。その代わりにトランジスタＮ１１−トランジスタＮ１３−プログラム出力端Ｆ０２を経る経路が活性化されて、インバータＩＮ１により反転された内部アドレスの信号ビットＩＡＤＤ＜２＞がＮＡＮＤゲートＮＡＮ２の一側入力として印加される。
【００７１】
図１０のような第３実施例の場合に使用されるヒューズの個数は12個である。これを図１７のように１７個で構成される従来技術の場合と比較すると、使用されるヒューズの総個数が5個だけ減少することがわかる。
【００７２】
図１２は本発明の第３実施例に従い使用されるヒューズ個数の減少例を説明するために提示された図である。図を参照すると、マスタヒューズを除き１６個のヒューズが使用された従来の場合に比べ11個のヒューズが使用されて、チップサイズの縮小がサイズＳ３だけになることがわかる。図では1列配置の場合を示したもので、従来の場合には符号Ｓ１として示した程度のヒューズボックスサイズを有したが、本実施例の場合には従来に使用されたヒューズＦ１２−Ｆ１６を除去することができるので、符号Ｓ２として示した程度のヒューズボックスサイズを有するようになる。ヒューズの使用個数が小さい場合にレイアウトサイズの縮小は勿論、ヒューズのヒュージングのためのリペアタイムがそれだけ減少される。
【００７３】
以下、本発明の第４実施例が説明される。まず、図１３は本発明の第４実施例による冗長プログラム回路のブロック図である。図１３では、デコーディングアドレスの信号ビットが16個である場合に制御ヒューズ部を３部分（4個、８個、4個）に分けて構成した例である。ここで、制御ヒューズの個数はデコーディングアドレス信号ビット当り１個ずつのヒューズが必要された従来の場合とは異なって、プレデコーディングされる以前に生成された内部アドレスまたは外部アドレスの信号ビット数だけ必要される。即ち、３ビットの内部アドレスが８ビットのデコーディングアドレスに拡張される場合、従来は８個のヒューズが必要とされたが、第４実施例の場合には3個のヒューズだけが必要なので、ヒューズ５個が減少されるメリットがある。
【００７４】
図１３の回路において、マスタヒューズ部２１０、複数の制御ヒューズ部３１１−３１７、及び合成部５００は図３のマスタヒューズ部２００、制御ヒューズ部３１０、３３０、３１１、３３１、３３２、３１２、３３３、及び合成部５００にそれぞれ対応するものとして認められるが、第１，２，３デコーダ４１１，４１２，４１３の内部構成は特異である。
【００７５】
具体的に、図１４のように構成される図１３のマスタヒューズ部２１０は1つのマスタヒューズＭＦを有し、マスタヒューズＭＦのカッティングの有無を示す状態信号として動作イネーブル信号を信号ＥＮ、ＥＮＢとして生成する。図１４は図１３のマスタヒューズ部２１０の例を示した具体回路図で、マスタヒューズＭＦ、Ｐ型ＭＯＳトランジスタＰＭ１、Ｎ型ＭＯＳトランジスタＮＭ１、ＮＭ２、及びインバータＩＮＶ２から構成される。
【００７６】
図１４において、マスタヒューズＭＦがカッティングされた状態でパワーアップバー信号ＶＣＣＨＢがハイ状態に印加される場合にＮ型ＭＯＳトランジスタＮＭ１がターンオンされる。そのため、インバータＩＮＶ２の出力ＥＮＢはハイとなり、出力ＥＮはローとなる。パワーアップバー信号ＶＣＣＨＢがロー状態に遷移されると、Ｎ型ＭＯＳトランジスタＮＭ１はターンオフされるが、Ｎ型ＭＯＳトランジスタＮＭ２のターンオン動作により出力ＥＮはそのままロー状態を維持する。従って、パワーアップバー信号ＶＣＣＨＢがロー状態を維持するタイム区間でも動作イネーブル信号ＥＮは論理ローのレベルを維持することがわかる。
【００７７】
図１５のように構成された図１３の制御ヒューズ３１１−３１７は、それぞれマスタヒューズ部２１０の動作イネーブル信号に応じて制御され、複数の制御ヒューズＡＦを有し、セル欠陥情報に従い制御ヒューズのカッティングの有無をそれぞれ示す状態信号として第１−第Ｍ制御信号ペア（ここでＭは２以上の自然数）をそれぞれ生成する。ここで、制御ヒューズＡＦの必要個数はアドレス信号のビット数だけに対応する数である。図１５は図１３の制御ヒューズのうち1つの制御ヒューズ部３１１の例を示した具体回路図である。
【００７８】
図１５において、制御ヒューズＡＦがカッティングされた状態でパワーアップバー信号ＶＣＣＨＢがハイ状態に印加される場合、Ｎ型ＭＯＳトランジスタＮＭ１はターンオンされる。それで、インバータＩＮＶ１の出力Ａｉはハイとなり、パスゲートＰＧ１から出力される出力ＡｉＢはローとなる。パワーアップバー信号ＶＣＣＨＢがロー状態に遷移されると、Ｎ型ＭＯＳトランジスタＮＭ１はターンオフされるが、ノードＮＯ２はＮ型ＭＯＳトランジスタＮＭ２のターンオン動作により依然としてロー常態を維持する。従って、パワーアップバー信号ＶＣＣＨＢがロー状態を維持するタイム区間でも制御信号ペアＡｉ，ＡｉＢは論理ハイ及び論理ロー状態を継続して維持することがわかる。
【００７９】
図１６に示したように、Ｎ型ＭＯＳトランジスタからなった単位デコーダで構成される図１３の第１−３デコーダ４１１、４１２、４１３は、２Ｍビット単位にそれぞれ印加されるデコーディングアドレスの信号ビットのうちそれぞれ1つの信号ビットが有する論理状態を、第１−第Ｍ制御信号ペアのうち対応する制御信号ペアの組合せ論理入力に応じて、それぞれのプログラム出力端Ｆ０１，Ｆ０２，Ｆ０３にそれぞれ出力する。図１９は図１３のデコーダ部４１１−４１３及び合成部５００の構成例を示した具体回路図である。図１６において第１デコーダ４１１は４ビットデコーディングアドレスの冗長デコーディングのために４個の単位デコーダから構成され、１つの単位デコーダはチャンネルが互いに直列に連結され、２ビット組合せ論理入力により制御されるＮ型ＭＯＳトランジスタ（例：Ｎ１，Ｎ２）から構成される。また、第２デコーダ４１２は８ビットデコーディングアドレスの冗長デコーディングのために８個の単位デコーダから構成され、１つの単位デコーダはチャンネルが互いに直列に連結され、３ビット組合せ論理入力により制御されるＮ型ＭＯＳトランジスタ（例：Ｎ１，Ｎ２，Ｎ３）から構成される。同様に第３デコーダ４１３は第１デコーダ４１１のように構成される。
【００８０】
図１３の合成部５００は、図１６に示したように、デコーダの各プログラム出力端Ｆ０１，Ｆ０２，Ｆ０３に出力された論理状態をＡＮＤゲーティングして冗長イネーブル信号を生成するＡＮＤゲート５００から構成される。
【００８１】
図１３または図１６に図示されるデコーディング部を用いて冗長プログラム回路を構成する場合、第１−第３デコーダ４１１−４１３の内部にはヒューズを必要としない。また、セル結合情報に従い生成された第１−第Ｍ制御信号ペアを利用するため、アドレス１ビット当り１つのヒューズだけが必要とされる。
【００８２】
図１６において、例えば、内部アドレスまたは外部アドレスが７ビットである場合、ノーマルメモリセルのうち欠陥メモリセルのアドレスがＡ６からＡ０まで１１１１１００に該当するアドレスである場合の冗長イネーブルを説明する。
まず、図１３のマスタヒューズＭＦと制御ヒューズ３１１−３１７のうち不良アドレスを除いた制御ヒューズはレーザビームでカッティングされる。即ち、制御ヒューズのうちアドレスＡ０，Ａ１に該当する制御ヒューズだけを残し、残りのアドレスに該当される制御ヒューズはカッティングされる。
それで、第１デコーダ４１１にロジックハイのＡ０ＢとＡ１Ｂが入力され、第２デコーダ４１２にはロジックハイのＡ２，Ａ３，Ａ４が入力される。また、第３デコーダ４１３にはロジックハイのＡ５，Ａ６が入力される。
【００８３】
一方、外部から入力する１１１１１００はメモリ内部のアドレスデコーダでデコーディングされて多数のデコーディングされたアドレスＤＡ０１＜０：３＞、ＤＡ２３４＜０：７＞、ＤＡ５６＜０：３＞を生成する。生成されたデコーディングアドレス信号は第１デコーダ４１１にロジックハイのＤＡ０１＜０：３＞として、第２デコーダ４１２にはロジックハイのＤＡ２３４＜０：７＞として、第３デコーダ４１３にはロジックハイのＤＡ５６＜０：３＞としてそれぞれ入力される。
【００８４】
上述のような場合、図１６の第１デコーダ４１１の単位デコーダのうちＮ型ＭＯＳトランジスタＮ１，Ｎ２から構成された単位デコーダだけが活性化されて、プログラム出力端Ｆ０１にはロジックハイが出力される。また、第２デコーダ４１２ではＮ型ＭＯＳトランジスタＮ７０，Ｎ７１，Ｎ７２から構成された単位デコーダだけが活性化されて、プログラム出力端Ｆ０２にはロジックハイが出力される。そして、第３デコーダ４１３の場合にはＮ型ＭＯＳトランジスタＮ３０，Ｎ３１からなった単位デコーダだけが活性化されて、プログラム出力端Ｆ０３にはロジックハイが出力される。
【００８５】
つまり、前記制御ヒューズの出力信号と前記デコーディングされたアドレス信号により第１デコーダの出力Ｆ０１はロジックハイとして、第２デコーダのＦ０２はロジックハイとして、第３デコーダの出力Ｆ０３もロジックハイとして出力される。前記デコーダの出力信号は合成部５００で論理積されて冗長イネーブル信号ＲＥＮｉをロジックハイとして生成する。
つまり、上述のようにマスタヒューズＭＦと不良アドレス信号ビットを除いた制御ヒューズとをカッティングして冗長プログラムを行うと、半導体メモリ装置の正常動作の際に不良アドレスが印加される場合にのみ冗長イネーブル信号ＲＥＮｉが活性化されて欠陥救済が行われるのである。
【００８６】
上述のように、第４実施例ではデコーディングローアドレスまたはデコーディングコラムアドレスの信号ビットに一対一にヒューズを配置せず、制御ヒューズにより発生する組合せ論理入力で直接的にデコーディングを行う方式により冗長プログラムがなされる。従って、冗長イネーブル信号の生成速度も速くなるだけでなく、使用されるヒューズの個数が従来に比べ減少し、冗長プログラムのためのカッティング作業時間もそれだけ短縮される。
【００８７】
上述のように、本発明の実施例は図面を基準に例えて記述されたが、これに限定されず、発明の主な技術的思想を外れない範囲内で本発明が属する技術分野で通常の知識を持つ者により多様な変化と変更が可能なのは勿論のことである。例えば、制御ヒューズ及びマルチプレクシング部内の細部的回路構成を異にするか、同一ないし類似の機能を駆使する他の回路素子に代替できるのは勿論のことである。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施例による冗長プログラム回路のブロック図である。
【図２】図１の冗長プログラム回路に関する詳細実現例を示した回路図である。
【図３】図１の冗長プログラム回路に関する拡張実施例を具体的に示す回路図である。
【図４】本発明の第２実施例による冗長プログラム回路のブロック図である。
【図５】図４の冗長プログラム回路に関する詳細実現例を示した回路図である。
【図６】図４の冗長プログラム回路に関する拡張実施例を具体的に示した回路図である。
【図７】本発明の第１、第２実施例を合成した変形実施例を具体的に示した回路図である。
【図８】本発明の第３実施例による半導体メモリ装置での冗長スキムを含む装置ブロック図である。
【図９】図８の冗長プログラム回路として機能するスペア回路の例を示した概略的回路図である。
【図１０】図９の実現例による具体回路図である。
【図１１】図９または図１０のマスタヒューズ部の例を示した具体回路図である。
【図１２】本発明の第３実施例に従い使用されるヒューズ個数の減少例を説明するために提示された図である。
【図１３】本発明の第４実施例による冗長プログラム回路のブロック図である。
【図１４】図１３のマスタヒューズ部の例を示した具体回路図である。
【図１５】図１３の制御ヒューズ部の例を示した具体回路図である。
【図１６】図１３のデコーダ部及び合成部の合成例を示した具体回路図である。
【図１７】通常の半導体メモリ装置で冗長スキムを含む装置ブロック図である。
【図１８】図１７の装置でノーマル及びスペアデコーディング動作に係る機能ブロックの関係を示す図である。
【図１９】図１８のスペア回路の例を示した回路図である。
【符号の説明】
【００８９】
２００    マスタヒューズ部
３００    制御ヒューズ部
３１０    第１制御ヒューズ部
３３０    第２制御ヒューズ部
４００    マルチプレクシング部
４１０    第１マルチプレクサ
４３０    第２マルチプレクサ
４５０    動作イネーブル用トランジスタ
【図１】
2006019010.tif 000003
【図２】
2006019010.tif 000004
【図３】
2006019010.tif 000005
【図４】
2006019010.tif 000006
【図５】
2006019010.tif 000007
【図６】
2006019010.tif 000008
【図７】
2006019010.tif 000009
【図８】
2006019010.tif 000010
【図９】
2006019010.tif 000011
【図１０】
2006019010.tif 000012
【図１１】
2006019010.tif 000013
【図１２】
2006019010.tif 000014
【図１３】
2006019010.tif 000015
【図１４】
2006019010.tif 000016
【図１５】
2006019010.tif 000017
【図１６】
2006019010.tif 000018
【図１７】
2006019010.tif 000019
【図１８】
2006019010.tif 000020
【図１９】
2006019010.tif 000021