(57)【要約】  【課題】  リーク電流が十分に低減された高品質な金属酸化物誘電体膜を形成する。  【解決手段】  下部電極２１０上に薄いシリコン窒化膜２１２を形成する熱窒化工程と、金属有機物前駆体を使用して基体２００上に非晶質金属酸化物誘電体膜２１３ａを堆積させる成膜工程と、酸素雰囲気内において基体を非晶質金属酸化物誘電体膜２１３ａの結晶化温度よりも低い第１の温度で加熱する第１の熱処理工程と、酸素雰囲気内において基体２００を金属酸化物誘電体膜２１３ａの結晶化温度よりも高い第２の温度で加熱する第２の熱処理工程と、第１及び第２の熱処理工程よりも長い時間にわたって、基体を非晶質金属酸化物誘電体膜の結晶化温度よりも低い第３の温度からそれよりも低い所定の温度まで徐冷しながら加熱する第３の熱処理工程と、半導体記憶装置の製造プロセスを完了させる工程からなる。【選択図】  図１
2006319077.tif 000002
【特許請求の範囲】
【請求項１】
基体上に金属酸化物誘電体膜を形成する方法であって、
前記基体上に非晶質の金属酸化物誘電体膜を堆積させる成膜工程と、
酸素雰囲気内において前記基体を前記金属酸化物誘電体膜の結晶化温度よりも低い第１の温度で加熱する第１の熱処理工程と、
酸素雰囲気内において前記基体を前記金属酸化物誘電体膜の結晶化温度よりも高い第２の温度で加熱することにより前記金属酸化物誘電体膜を結晶化させる第２の熱処理工程と、
前記基体を前記金属酸化物誘電体膜の結晶化温度よりも低い第３の温度に加熱した後、前記第１及び第２の熱処理工程よりも長い時間にわたって、前記第３の温度よりも低い所定の温度まで徐冷する第３の熱処理工程を含むことを特徴とする金属酸化物誘電体膜の形成方法。
【請求項２】
前記第３の熱処理工程は、酸素雰囲気内において行うことを特徴とする請求項１に記載の金属酸化物誘電体膜の形成方法。
【請求項３】
前記第１及び第２の熱処理工程における加熱を６０乃至１８０秒間行い、
前記第３の熱処理工程における徐冷を６０乃至１００分間行うことを特徴とする請求項１又は２に記載の金属酸化物誘電体膜の形成方法。
【請求項４】
前記第１の熱処理工程における前記第１の温度は、６００乃至６５０℃であり、
前記第２の熱処理工程における前記第２の温度は、７５０乃至８００℃であり、
前記第３の熱処理工程における前記第３の温度は、６８０乃至７３０℃であることを特徴とする請求項１乃至３のいずれか１項に記載の金属酸化物誘電体膜の形成方法。
【請求項５】
前記金属酸化物誘電体膜は、酸化タンタル（ＴａＯ）からなること特徴とする請求項１乃至４のいずれか１項に記載の金属酸化物誘電体膜の形成方法。
【請求項６】
前記成膜工程に先立って、前記基体を熱窒化する工程をさらに含むことを特徴とする請求項１乃至５のいずれか１項に記載の金属酸化物誘電体膜の形成方法。
【請求項７】
第２の熱処理工程は、急速熱処理装置を用いて加熱する工程であり、
前記第３の熱処理工程は、拡散炉を用いて加熱する工程であることを特徴とする請求項１乃至６のいずれか１項に記載の金属酸化物誘電体膜の形成方法。
【請求項８】
セルトランジスタ及び前記セルトランジスタに接続されたセルキャパシタを含む半導体記憶装置の製造方法であって、前記セルキャパシタの下部電極を覆う金属酸化物誘電体膜を形成する誘電体膜形成工程を備え、前記誘電体膜形成工程は、
前記下部電極を覆う非晶質の金属酸化物誘電体膜を堆積させる成膜工程と、
酸素雰囲気内において前記金属酸化物誘電体膜を結晶化温度よりも低い第１の温度で加熱する第１の熱処理工程と、
酸素雰囲気内において前記金属酸化物誘電体膜を結晶化温度よりも高い第２の温度で加熱することにより前記金属酸化物誘電体膜を結晶化させる第２の熱処理工程と、
前記金属酸化物誘電体膜を結晶化温度よりも低い第３の温度に加熱した後、前記第１及び第２の熱処理工程よりも長い時間にわたって、前記第３の温度よりも低い所定の温度まで徐冷する第３の熱処理工程を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化物誘電体膜の形成方法及び半導体記憶装置の製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のキャパシタ絶縁膜の形成に好適な金属酸化物誘電体膜の形成方法及び当該方法を用いた半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭのキャパシタ絶縁膜としては、酸化タンタル（ＴａＯ）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）のなどの金属酸化物誘電体が好ましく用いられる。これらの絶縁膜は一般に金属有機物を使用した熱化学蒸着によって非晶質状態で堆積されるが、金属有機物前駆体を使用すると、金属酸化物内に炭素が取り込まれる傾向がある。過剰な炭素は、金属酸化物誘電体膜内に大きなリーク電流を生じさせ、絶縁膜としての機能を低下させるという問題がある。
【０００３】
このような問題を解決するため、次のような金属酸化物誘電体膜の形成方法が考えられている（特許文献１参照）。この方法は、金属有機物前駆体を使用して非晶質金属酸化物誘電体膜を基体上に堆積させ、次いで不活性雰囲気内において基体を金属酸化物誘電体膜の結晶化温度よりも低い温度（例えば７００〜７５０℃）で６０〜１８０秒ほど加熱して非晶質金属酸化物誘電体膜中の過剰な炭素を取り除き、次いで不活性雰囲気内において基体を金属酸化物誘電体膜の結晶化温度よりも高い温度（例えば７５０〜８５０℃）で６０〜１８０秒ほど加熱してこれを結晶化させ、さらに、酸素雰囲気内において基体を結晶化温度よりも高い温度（例えば７５０〜８５０℃）で３０〜６０秒ほど加熱して、多結晶金属酸化物誘電体膜中の酸素空位を充填させるとともに、二酸化シリコン層の形成を防止するものである。
【０００４】
その他にも、本発明に関連する技術としては種々のものが存在している（特許文献２乃至５を参照）。
【特許文献１】特表２００２−５２７９０４号公報
【特許文献２】特開２００１−５３２５３号公報
【特許文献３】特開２００１−２４１６９号公報
【特許文献４】特許第３２１１７４７号公報
【特許文献５】特許第３２９６３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＤＲＡＭの重要な特性である情報保持時間（ｔＲＥＦ）は、長ければ長いほどリフレッシュレートを低くすることができ、低消費電力を実現することができるので、モバイル製品等に好適で高性能なメモリデバイスを提供することが可能となる。
【０００６】
しかしながら、特許文献１に開示された方法は、金属酸化物誘電体膜内のリーク電流（キャパシタリーク電流）の発生をある程度抑制することはできるが、接合リーク電流を低減することはできない。ＤＲＡＭの情報保持時間（ｔＲＥＦ）はキャパシタリーク電流のみならずｐｎ接合間に発生するリーク電流（接合リーク電流）の影響を大きく受けるため、キャパシタリーク電流とともに接合リーク電流を十分に低減しなければＤＲＡＭの情報保持特性のさらなる向上を図ることは困難である。
【０００７】
また、最近はＨＳＧ（Hemispherical Silicon Grain）と呼ばれるシリコンの凹凸を下部電極の表面に形成することでキャパシタ容量の増大が図られているが、この上に誘電体膜を形成した場合にはピンホール等の微小欠陥が発生しやすく、仮に正常な誘電体膜が形成された場合であっても、後のプロセスで誘電体膜の品質が劣化するという問題が発生している。そのため、キャパシタ絶縁膜の信頼性を維持しつつ、ＤＲＡＭの情報保持特性（ｔＲＥＦ特性）のさらなる向上を図る新たな工夫が望まれている。
【０００８】
したがって、本発明の目的は、リーク電流が十分に低減された高品質な金属酸化物誘電体膜の形成方法及び当該方法を用いた半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の上記目的は、基体上に金属酸化物誘電体膜を形成する方法であって、前記基体上に非晶質の金属酸化物誘電体膜を堆積させる成膜工程と、酸素雰囲気内において前記基体を前記金属酸化物誘電体膜の結晶化温度よりも低い第１の温度で加熱する第１の熱処理工程と、酸素雰囲気内において前記基体を前記金属酸化物誘電体膜の結晶化温度よりも高い第２の温度で加熱することにより前記金属酸化物誘電体膜を結晶化させる第２の熱処理工程と、前記基体を前記金属酸化物誘電体膜の結晶化温度よりも低い第３の温度に加熱した後、前記第１及び第２の熱処理工程よりも長い時間にわたって、前記第３の温度よりも低い所定の温度まで徐冷する第３の熱処理工程を含むことを特徴とする金属酸化物誘電体膜の形成方法によって達成される。
【００１０】
本発明において、前記第３の熱処理工程は、酸素雰囲気内において行うことが好ましい。
【００１１】
本発明においては、前記第１及び第２の熱処理工程における加熱を６０乃至１８０秒間行い、前記第３の熱処理工程における徐冷を６０乃至１００分間行うことが好ましい。
【００１２】
本発明において、前記第１の熱処理工程における前記第１の温度は、６００乃至６５０℃であり、前記第２の熱処理工程における前記第２の温度は、７５０乃至８００℃であり、前記第３の熱処理工程における前記第３の温度は、６８０乃至７３０℃であることが好ましい。
【００１３】
本発明において、前記金属酸化物誘電体膜は、酸化タンタル（ＴａＯ）からなることが好ましい。
【００１４】
本発明においては、前記成膜工程に先立って、前記基体を熱窒化する工程をさらに含むことが好ましい。
【００１５】
本発明において、第２の熱処理工程は、急速熱処理装置を用いて加熱する工程であり、前記第３の熱処理工程は、拡散炉を用いて加熱する工程であることが好ましい。
【００１６】
本発明の上記目的は、セルトランジスタ及び前記セルトランジスタに接続されたセルキャパシタを含む半導体記憶装置の製造方法であって、前記セルキャパシタの下部電極を覆う金属酸化物誘電体膜を形成する誘電体膜形成工程を備え、前記誘電体膜形成工程は、前記下部電極を覆う非晶質の金属酸化物誘電体膜を堆積させる成膜工程と、酸素雰囲気内において前記金属酸化物誘電体膜を結晶化温度よりも低い第１の温度で加熱する第１の熱処理工程と、酸素雰囲気内において前記金属酸化物誘電体膜を結晶化温度よりも高い第２の温度で加熱することにより前記金属酸化物誘電体膜を結晶化させる第２の熱処理工程と、前記金属酸化物誘電体膜を結晶化温度よりも低い第３の温度に加熱した後、前記第１及び第２の熱処理工程よりも長い時間にわたって、前記第３の温度よりも低い所定の温度まで徐冷する第３の熱処理工程を含むことを特徴とする半導体記憶装置の製造方法によっても達成される。
【発明の効果】
【００１７】
本発明によれば、半導体記憶装置の一つであるＤＲＡＭのキャパシタ絶縁膜として金属酸化物誘電体膜を用いる場合に、リーク電流が十分に低減されたより高品質な金属酸化物誘電体膜を形成することができるとともに、接合リークの低減を図ることができる。よって、キャパシタ絶縁膜の信頼性を確保しつつ、ＤＲＡＭの情報保持特性（ｔＲＥＦ特性）の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１９】
図１は、半導体記憶装置の製造プロセスの一部であって、本発明の好ましい実施形態に係る金属酸化物誘電体膜の形成手順を示すフローチャートである。また、図２乃至図５は、図１に示した各工程における基体の構成を模式的に示す断面図である。
【００２０】
図２に示すように、本実施形態に用いられる基体２００は、ＤＲＡＭの製造に用いられる基体であって、周知の方法で形成されたメモリセル要部２０１を含み、さらにセルキャパシタ用下部電極２１０を有している。メモリセル要部２０１は、Ｐ型シリコン基板２０２、Ｐ型シリコン基板２０２の裏面付近に設けられたゲッタサイトとしての役割を果たすポリシリコン層２０２ａ、Ｐ型シリコン基板２０２内に形成されたＳＴＩ（Shallow Trench Isolation）２０３及びＮ型拡散領域２０４、Ｐ型シリコン基板２０２上に形成されたゲート絶縁膜２０５、ワード線となるゲート電極２０６、コンタクトプラグ２０７、層間絶縁膜２０８、タングステン等の高融点金属からなるビット線２０９等を有している。そして、メモリセル要部２０１のうちＮ型拡散領域２０４、ゲート絶縁膜２０５、ゲート電極２０６によってセルトランジスタが構成される。セルキャパシタ用下部電極２１０はこのようなメモリセル要部２０１の上層に設けられており、下部電極２１０はコンタクトプラグ２０７を介してＮ型拡散領域２０４に接続されている。キャパシタ容量をできるだけ大きくするため、下部電極２１０はＨＳＧで構成されており、セルキャパシタ用深孔２１１内に形成されている。
【００２１】
本実施形態における最初の工程は、図１並びに図３にも示すように、基体２００を熱窒化し、下部電極２１０上に薄いシリコン窒化膜２１２を形成する熱窒化工程である（ステップＳ１０１）。この工程は、ＲＴＮ（Rapid Thermal Nitridation）とも呼ばれ、基体を７５０℃のアンモニア雰囲気内で１分程度アニールすることにより、基体２００の表面に１ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を形成する。シリコン窒化膜は、後述のプラズマ酸化において下部電極２１０の酸化を防止するバリア膜としての役割を果たす。
【００２２】
次の工程は、図４にも示すように、基体２００上にキャパシタ絶縁膜となる非晶質の金属酸化物誘電体膜２１３ａを形成する成膜工程である（ステップＳ１０２）。本実施形態においては、金属酸化物誘電体膜２１３ａとして例えば酸化タンタル（ＴａＯ）をＣＶＤ法により堆積させる。このときの原料ガスとしては金属有機物であるペンタエトキシタンタル（ＰＥＴ）を用い、４３０℃程度の温度条件下で堆積させることにより、５〜２０ｎｍ程度の厚みを有する非晶質の酸化タンタル膜を形成する。
【００２３】
次の工程は、基体２００を非晶質の金属酸化物誘電体膜２１３ａの結晶化温度よりも低い温度（第１の温度）で所定の時間（第１の時間）にわたって加熱する第１の熱処理工程である（ステップＳ１０３）。この工程では、ＲＰＯ（Remote Plasma Oxidation：遠隔プラズマ酸化）を採用することが好ましい。遠隔プラズマ酸化では、遠隔生成されたプラズマによって活性化されたエネルギーレベルの高い酸素原子に基体をさらすことで、非晶質の酸化タンタル膜を酸素含有雰囲気内でアニールする。このときの加熱温度としては６００〜７００℃とすることが好ましく、加熱時間としては６０〜１８０秒とすることが好ましい。非晶質酸化タンタル膜中にはその形成時に炭素等の不純物が取り込まれており、これがリーク電流の原因となるが、そのような不純物がプラズマ酸化によって取り除かれるので、酸化タンタル膜の膜質を改善することができる。
【００２４】
次の工程は、基体２００を金属酸化物誘電体膜の結晶化温度よりも高い温度（第２の温度）で所定の時間（第２の時間）にわたって加熱することにより金属酸化物誘電体膜を結晶化させる第２の熱処理工程である（ステップＳ１０４）。この工程ではＲＴＯ（Rapid Thermal Oxidation：急速熱酸化）を採用することが好ましい。ＲＴＯでは、急速熱処理装置（ＲＴＰ：Rapid Thermal Process）を用いて基体を７８０℃程度の酸素含有雰囲気内で６０〜１８０秒程度アニールすることにより、非晶質酸化タンタル膜を結晶化させる。なお、このときの加熱時間は１分程度で足り、数十分もの加熱は必要としない。
【００２５】
次の工程は、基体２００を金属酸化物誘電体膜の結晶化温度よりも低い温度（第３の温度）で加熱した後、第１及び第２の熱処理工程よりも長い時間にわたって徐冷する第３の熱処理工程である(ステップＳ１０５)。この工程が第２の熱処理工程と異なるのは、第１及び第２の熱処理工程よりも十分に長い時間にわたって、温度を徐々に低下させながら基体を加熱する点である。そのため、第２の熱処理工程とは別の加熱手段が用いられ、第２の熱処理工程が完了した時点で基体は急速熱処理装置から取り出され、徐冷用の拡散炉に入れ直して新たな熱処理が行われる。このときの徐冷時間としては６０〜１００分程度とすることが好ましく、８０分とすることがより好ましい。また、加熱開始温度（第３の温度）は６８０〜７３０℃とすることが好ましく、７００℃とすることがより好ましい。そして、徐冷の際は７００℃から６００℃まで１．５℃／分の割合で低下させることが好ましい。
【００２６】
ここで、第３の熱処理工程は酸素雰囲気内で行うことが好ましい。第３の熱処理工程を窒素雰囲気内で行った場合にはｔＲＥＦ特性こそ向上するものの、シリコン窒化膜２１２を含む誘電体膜に損傷が発生してその膜質が劣化してしまうおそれがあるのに対し、本工程を酸素含有雰囲気内で行った場合には、誘電体膜の膜質を維持しつつｔＲＥＦ特性の向上を図ることができるからである。
【００２７】
図６は、第３の熱処理工程をより詳細に示すシーケンス図である。
【００２８】
図６に示すように、第３の熱処理工程では、まず３００度に予熱された拡散炉内に基体２００をロードし（Ｓ６０１）、ロードによって変動した拡散炉内の予熱温度を一定時間かけて３００℃に安定させた上で（Ｓ６０２）、拡散炉内の温度を７００℃まで一気に上昇させる（Ｓ６０３）。このとき、７００℃まで達した拡散炉内の温度はオーバーシュートやアンダーシュートを繰り返して徐々に収束することから、７００℃に安定するまで１０分程度放置し（Ｓ６０４）、さらに７００℃の安定した温度条件下に基体２００を５分ほど曝した後（Ｓ６０５)、実際の徐冷を開始する（Ｓ６０６）。徐冷では、７００℃から６００℃まで１．５℃／分の割合で温度を低下させながら加熱する。その後、拡散炉を窒素雰囲気でパージし（Ｓ６０７)、拡散炉内の温度を３００℃まで冷やした後(Ｓ６０８)、基体２００を取り出して（Ｓ６０９)、第３の熱処理工程を終了する。
【００２９】
このように、第２の熱処理工程の後に徐冷プロセスである第３の熱処理工程を行った場合には、接合周辺に存在する重金属、あるいは接合破壊に影響する不純物を活性化させ、多くの結晶欠陥を含むポリシリコン層２０２ａにそれらの不純物を吸着させることができるので、接合リーク電流の低減を図ることができ、ｔＲＥＦ特性の向上を図ることができる。
【００３０】
本実施形態における最後の工程は、半導体記憶装置の製造プロセスを完了させることである（ステップＳ１０６）。例えば、図５に示すように、一連の熱処理が行われた金属酸化物誘電体によるキャパシタ絶縁膜２１３の上に上部電極２１４を形成する。具体的には、キャパシタ絶縁膜２１３の上に窒化チタン（ＴｉＮ）又は窒化タングステン（ＷＮ）のような金属膜を堆積させ、次いでフォトリソグラフィ及びエッチングによって金属膜をパターニングする。そして、上部電極２１４の表面に層間絶縁膜２１５を形成して、一連の製造プロセスを完了させる。
【００３１】
以上説明したように、本実施形態によれば、非晶質金属酸化物誘電体膜の膜質を改善し、さらに結晶化させた後、酸素含有雰囲気内で徐冷しながら加熱することとしたので、金属酸化物誘電体膜の信頼性を維持しつつリーク電流の低減を図ることができる。特に、金属酸化物誘電体膜を結晶化させた後に徐冷プロセスを実施するので、金属酸化物誘電体膜への不純物の混入や結晶欠陥の発生により膜質が低下するといった問題も生じない。さらに、ＤＲＡＭのキャパシタ絶縁膜の形成に適用した場合には、接合リーク電流の増加を抑制することができるため、キャパシタ絶縁膜の信頼性を維持しつつ、ＤＲＡＭのｔＲＥＦ特性の向上を図ることができる。
【００３２】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００３３】
例えば、上記実施形態においては、第１の熱処理工程をＲＰＯ（Remote Plasma Oxidation）にて行う場合について説明したが、本発明はこれに限定されるものではなく、例えば、第２の熱処理工程と同様、ＲＴＯにて行ってもよい。
【実施例１】
【００３４】
まず、金属酸化物誘電体膜として酸化タンタル（ＴａＯ）を用いたＤＲＡＭメモリセルサンプル＃１を６００個用意した。ＤＲＡＭメモリセルサンプル＃１の誘電体膜は、上述した熱窒化工程、成膜工程、第１乃至第３の熱処理工程を経て作製した。シリコン窒化膜の厚みを１ｎｍとし、金属酸化物誘電体膜の厚みを１０ｎｍとした。さらに、第１の熱処理工程においては、基体を６３０℃の酸素含有雰囲気内で６０秒間加熱し、第２の熱処理工程においては、基体を７８０℃の酸素含有雰囲気内で１２０秒間加熱し、第３の熱処理工程においては、基体を酸素含有雰囲気内で１時間２０分間加熱し、加熱期間中において加熱温度を７００℃から６００℃まで一律に変化させた。
【００３５】
また、比較例として、第３の熱処理工程において窒素雰囲気を採用した点以外はＤＲＡＭメモリセルサンプル＃１と同一条件で作製されたＤＲＡＭメモリセルサンプル＃２と、第３の熱処理工程を省略し、従来のプロセスのみで誘電体膜を形成したＤＲＡＭメモリセルサンプル＃３とをそれぞれＤＲＡＭメモリセルサンプル＃１と同数用意した。
【００３６】
次に、上述したＤＲＡＭメモリセルサンプル＃１乃至＃３それぞれの"１"情報保持特性を測定した。"１"情報保持特性は、ＤＲＡＭメモリセルに"１"書き込みを行った後、この情報がどれくらいで消滅するかを示すものである。換言すれば、ＤＲＡＭメモリセルのｔＲＥＦ特性を示すものである。
【００３７】
図７は、ＤＲＡＭメモリセルサンプル＃１乃至＃３の"１"情報保持特性の測定結果を示すグラフである。このグラフおいて、横軸は情報保持時間ｔ（ただし実際の時間ではなく規格化された値）、縦軸はＤＲＡＭメモリセルサンプルの良品率（％）を示している。
【００３８】
図７から明らかなように、ｔ＝０．５を満足するサンプルの良品率は１００％であり、すべてのサンプル＃１乃至＃３がｔ＝０．５の条件をクリアしているが、ｔＲＥＦ条件を徐々に厳しくし、ｔ＝４．５まで達すると、すべてのサンプル＃１乃至＃３の良品率が０％となった。
【００３９】
そして、徐冷プロセスを行わなかったサンプル＃３においては、ｔ＝２．５で良品率が約９０％、ｔ＝３．５で良品率がほぼ０％となってしまうのに対して、窒素雰囲気内で徐冷プロセスを行ったサンプル＃２は、ｔ＝２．５で良品率が約９６％、ｔ＝３．５で良品率が約２１％となった。また、酸素雰囲気内で徐冷プロセスを行ったサンプル＃１においては、ｔ＝２．５で良品率が約９７％、ｔ＝３．５で良品率がほぼ３２％となった。特に注目すべきことは、酸素又は窒素雰囲気内にて徐冷プロセスを行った場合には、ｔが最大で１．０程度も長いサンプルが存在している点である。
【００４０】
以上の測定結果から、結晶化工程の後に徐冷プロセスを行う場合には、窒素雰囲気内で行うか酸素雰囲気内で行うかを問わず、徐冷プロセスを行わない場合よりも情報保持特性が良好になることが分かった。
【００４１】
次に、上述のＤＲＡＭメモリセルサンプル＃１乃至＃３それぞれの"０"情報保持特性を測定した。"０"情報保持特性はＡＣＬ（All Cell Low）特性とも呼ばれ、キャパシタリーク電流に起因するメモリセルの不良発生数を示すものであり、キャパシタ絶縁膜の信頼性の指標となるものである。"０"情報保持特性の測定では、上部電極への印加電圧を変化させながら、所定数のＤＲＡＭメモリセルが形成されたウェハー上のすべてのメモリセルにゼロ書き込みを行った後、各メモリセルの動作確認を行って一枚のウェハー上のメモリセルの不良発生数を求めた。
【００４２】
図８は、ＤＲＡＭメモリセルサンプル＃１乃至＃３の"０"情報保持特性の測定結果を示すグラフである。このグラフにおいて、横軸は上部電極への印加電圧（ただし実際の電圧ではなく規格化された値）、縦軸は一枚のウェハー中に存在する不良メモリセルの数を示している。なお、グラフのプロット点は、各ウェハー中のメモリセルの不良発生数の平均値をとっている。
【００４３】
図８から明らかなように、ＤＲＡＭメモリセルサンプル＃１乃至＃３はいずれも、上部電極への印加電圧が小さいうちはメモリセルの不良発生数もわずかであるが、印加電圧が大きくなるにつれてメモリセルの不良発生数も増加しており、中でも窒素雰囲気内で徐冷プロセスを行ったサンプル＃２は、徐冷プロセスを行わなかったサンプル＃３に比べて不良発生数の大幅な増加が見られた。一方、酸素雰囲気内で徐冷プロセスを行ったサンプル＃１の不良発生数はわずかに増加するに留まり、徐冷プロセスを行わなかったサンプル＃３に比べて不良発生数は減少した。
【００４４】
以上の測定結果から、窒素雰囲気内にて徐冷プロセスを行う場合には、従来の徐冷プロセスを行わない場合よりも不良メモリセルが増加し、キャパシタ絶縁膜の信頼性が低下するのに対し、酸素雰囲気内にて徐冷プロセスを行う場合には、従来よりも高品質なキャパシタ絶縁膜を形成することができ、キャパシタ絶縁膜の信頼性が向上することが分かった。
【００４５】
次に、上述のＤＲＡＭメモリセルサンプル＃１乃至＃３それぞれのＭＢＴ（Monitored Burn-in Test）特性を測定した。ＭＢＴ特性は一種の加速試験であり、一定の加速条件下にＤＲＡＭサンプルを曝した結果、不良がどれくらい発生するかを示すものである。ＭＢＴ特性の測定では、キャパシタ絶縁膜に対して１００℃の温度条件下で１４ＭＶ／ｃｍの電界バイアスを２時間印加した後、ＤＲＡＭメモリセルサンプルの各メモリセルの動作確認を行って不良発生数を求めた。このとき正常だったサンプルに対してはさらにＭＢＴ試験を行い、ＭＢＴ試験を複数回繰り返すことにより、各試験時の不良発生数を求めた。
【００４６】
図９は、ＤＲＡＭメモリセルサンプル＃１乃至＃３のＭＢＴ特性の測定結果を示すグラフである。このグラフにおいて、横軸はＭＢＴ試験の繰り返し回数、縦軸はメモリセルの不良発生数を示している。
【００４７】
図９のグラフから明らかなように、１回目のＭＢＴ試験時における不良発生数はサンプル＃１乃至＃３ともにほとんど変わらないが、２回目以降の不良発生数についてはサンプル＃１とサンプル＃２・＃３との間に大差が見られた。つまり、酸素雰囲気内にて徐冷プロセスを行ったサンプル＃１は、２回目以降のＭＢＴ試験において不良発生数が大幅に減少し、不良発生数が早期に収束した。これに対し、窒素雰囲気中にて徐冷プロセスを行ったサンプル＃２及び徐冷プロセスを行わなかったサンプル＃３それぞれの不良発生数はともに、ＭＢＴ試験を重ねる度に徐々に減少し、不良発生数は早期に収束しなかった。
【００４８】
以上の測定結果から、酸素雰囲気内にて徐冷プロセスを行う場合には、窒素雰囲気内で徐冷プロセスを行う場合や徐冷プロセスをまったく行わない場合と比較して、不良発生数を早期に収束させることができ、故障が少なく信頼性の高いＤＲＡＭを製造できることが分かった。
【図面の簡単な説明】
【００４９】
【図１】図１は、半導体記憶装置の製造プロセスの一部であって、本発明の好ましい実施形態に係る金属酸化物誘電体膜の形成手順を示すフローチャートである。
【図２】図２は、基体の構成を模式的に示す断面図である。
【図３】図３は、熱窒化工程における基体の構成を模式的に示す断面図である。
【図４】図４は、成膜工程における第１の基体の構成を模式的に示す断面図である。
【図５】図５は、半導体記憶装置の製造プロセスを完了して得られる基体の構成を模式的に示す断面図である。
【図６】図６は、第３の熱処理工程の詳細を示すシーケンス図である。
【図７】図７は、ＤＲＡＭメモリセルの"１"情報保持特性（ｔＲＥＦ特性）の測定結果を示すグラフである。
【図８】図８は、ＤＲＡＭメモリセルの"０"情報保持特性（ＡＣＬ特性）の測定結果を示すグラフである。
【図９】図９は、ＤＲＡＭメモリセルのＭＢＴ特性の測定結果を示すグラフである。
【符号の説明】
【００５０】
２００      基体
２０１      メモリセル要部
２０２      Ｐ型シリコン基板
２０２ａ      ポリシリコン層
２０３      ＳＴＩ
２０４      Ｎ型拡散領域
２０５      ゲート絶縁膜
２０６      ゲート電極（ワード線）
２０７      コンタクトプラグ
２０８      層間絶縁膜
２０９      ビット線
２１０      下部電極
２１１      セルキャパシタ用深孔
２１２      シリコン窒化膜
２１３      キャパシタ絶縁膜（誘電体膜）
２１３ａ      非晶質の金属酸化物誘電体膜（酸化タンタル）
２１４      上部電極
２１５      層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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