(57)【要約】【課題】全体の厚みを薄膜化しつつ高移動度を実現可能な半導体装置の製造方法を得ること。【解決手段】半導体基板上に界面層として該半導体基板に接するシリコン酸窒化膜を形成する工程と、前記シリコン酸窒化膜上にゲート絶縁膜として前記シリコン酸窒化膜に接するハフニウムシリケート膜を形成し、前記シリコン酸窒化膜と前記ハフニウムシリケート膜との接触面において互いの構成元素を相互拡散させて前記シリコン酸窒化膜の膜厚を薄膜化する工程と、前記ハフニウムシリケート膜上にゲート電極を形成する工程と、を含む。【選択図】        図１
2006319091.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に界面層として該半導体基板に接するシリコン酸窒化膜を形成する工程と、
前記シリコン酸窒化膜上にゲート絶縁膜として前記シリコン酸窒化膜に接するハフニウムシリケート膜を形成し、前記シリコン酸窒化膜と前記ハフニウムシリケート膜との接触面において互いの構成元素を相互拡散させて前記シリコン酸窒化膜の膜厚を薄膜化する工程と、
前記ハフニウムシリケート膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ハフニウムシリケート膜の膜中ハフニウム濃度を５６ａｔ％以下とすること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄膜化後の前記シリコン酸窒化膜の膜厚を１ｎｍ以下とすること
を特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート絶縁膜のシリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が１．５ｎｍ程度となる６５ｎｍ世代以降の半導体デバイスに用いて好適な、高い移動度を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
６５ｎｍ以降のＣＭＯＳデバイスでは、デバイス性能の向上のため従来のシリコン酸化膜（ＳｉＯ2）のゲート絶縁膜またはシリコン酸窒化膜（ＳｉＯＮ）のゲート絶縁膜から、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）への置き換えが検討されている。しかしながら、現状では、高誘電率ゲート絶縁膜（High-k）の移動度は低く、基板と高誘電率ゲート絶縁膜（High-k）との間に、シリコン酸化膜（ＳｉＯ2）やシリコン酸窒化膜（ＳｉＯＮ）などの界面層を挟み、移動度の改善を図る必要がある。但し、界面層の形成は、全体の膜厚の増加を伴うため、極力薄い界面層で高移動度を実現することが必要である。
【０００３】
現在、有望視されている高誘電率ゲート絶縁膜（High-k）は、一般にＨｆ、Ｚｒ、Ｔａ、Ａｌなどのメタル酸化物であり、その堆積は酸素を含む雰囲気中で行われる（たとえば、特許文献１参照）。このため、高誘電率ゲート絶縁膜（High-k）の成膜中に基板酸化が生じ、高誘電率ゲート絶縁膜（High-k）と基板との間にシリコン酸化膜が形成され、高誘電率ゲート絶縁膜（High-k）と界面層を合わせた全体の膜厚が厚くなってしまうという問題がある。
【０００４】
この問題に対処するため、シリコン窒化膜（ＳｉＮ）が酸化バリアとして用いられたが、アンモニア（ＮＨ3）窒化などの方法により形成したシリコン窒化膜（ＳｉＮ）は一般に界面準位密度が高く、トランジスタ特性の劣化をもたらす。そこで、シリコン窒化膜に代わり、熱酸化によりシリコン酸化膜を形成した後、プラズマ窒化を行う方法を用いた界面準位密度の低いシリコン酸窒化膜を酸化バリアとして用いることが提案されている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】欧州特許出願公開第９７３１８９Ａ２号明細書
【特許文献２】特開２００４−２８８８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このような積層構造で実質的な使用を考えた場合、基板と高誘電率ゲート絶縁膜（High-k）との間に界面層としてシリコン酸窒化膜（ＳｉＯＮ）を挟んだことによる、高誘電率ゲート絶縁膜（High-k）と合わせた全体の膜厚の増加を極力抑えるために、シリコン酸窒化膜（ＳｉＯＮ）の膜厚は２ｎｍ以下が望ましいとされている。
【０００７】
しかし、１ｎｍ以下の薄膜領域ではシリコン酸窒化膜（ＳｉＯＮ）でも良好な界面特性を得ることは困難であり、実際に上述した特許文献１においても、1ｎｍ以下の膜厚領域でのシリコン酸窒化膜（ＳｉＯＮ）の形成方法に関しては明らかにされていない。
【０００８】
一方、高誘電率ゲート絶縁膜（High-k）中にはシリコン酸化膜（ＳｉＯ2）と比べて多くの固定電荷が存在し、これらはチャネルキャリアに対してリモートクーロン散乱を引き起こすため、移動度劣化を抑制するために界面層であるシリコン酸窒化膜の膜厚は１．５ｎｍ以上にする必要があると提案されている（たとえば、特許文献２参照）。
【０００９】
本発明は、上記に鑑みてなされたものであって、全体の厚みを薄膜化しつつ高移動度を実現可能な半導体装置を製造可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上に界面層として該半導体基板に接するシリコン酸窒化膜を形成する工程と、シリコン酸窒化膜上にゲート絶縁膜としてシリコン酸窒化膜に接するハフニウムシリケート膜を形成し、シリコン酸窒化膜とハフニウムシリケート膜との接触面において互いの構成元素を相互拡散させてシリコン酸窒化膜の膜厚を薄膜化する工程と、ハフニウムシリケート膜上にゲート電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）を用いた半導体装置の製造において、ゲート絶縁膜のシリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が１．５ｎｍ程度となる６５ｎｍ世代以降において十分対応可能な、全体の厚みを薄膜化しつつ高移動度を実現可能な半導体装置を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１３】
実施の形態．
図１は、本発明の実施の形態にかかる半導体装置の構成を示す断面図である。まず、半導体装置の構成について説明する。この半導体装置は、半導体基板上にＭＯＳ  ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されており、半導体基板であるシリコン基板１の表層に、各トランジスタ素子を分離するための素子分離用絶縁膜２１と、該素子分離用絶縁膜２１間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔ててソース・ドレイン領域１１が形成されている。
【００１４】
そして、シリコン基板１上において一対のソース・ドレイン領域１１により規定されたチャネル領域には、図１に示すようにシリコン基板１側から、シリコン酸窒化膜（ＳｉＯＮ）からなる界面層３１、反応層３５、ハフニウムシリケート（ＨｆＳｉＯ）からなるゲート絶縁膜４１、ポリシリコンからなるゲート電極５１と、がこの順で積層された積層構造を有するゲート構造が形成されている。ここで、反応層３５は、シリコン酸窒化膜（ＳｉＯＮ）からなる界面層３１とハフニウムシリケート（ＨｆＳｉＯ）からなるゲート絶縁膜４１との間で構成元素の相互拡散が生じて形成された反応層である。また、界面層３１、反応層３５、ゲート絶縁膜４１、ゲート電極５１、の側壁には、窒化膜からなるサイドウォール６１が形成されている。
【００１５】
上記のように構成された本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電率ゲート絶縁膜（High-k）であるハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜４１を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。
【００１６】
しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電率ゲート絶縁膜（High-k）であるハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜４１を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置が実現されている。
【００１７】
また、本実施の形態にかかる半導体装置においては、基板１とゲート絶縁膜４１との間に界面層３１が設けられることにより移動度の向上が図られ、より電気特性、信頼性に優れた構造とされている。そして、この半導体装置においては、界面層３１の厚みが１ｎｍ以下とされ、シリコン基板１と高誘電率ゲート絶縁膜（High-k）であるゲート絶縁膜４１との間に界面層３１としてシリコン酸窒化膜（ＳｉＯＮ）３１を挟んだことによる、高誘電率ゲート絶縁膜（High-k）と合わせた全体の膜厚の増加を効果的に抑制されている。
【００１８】
これにより、ＭＯＳ  ＦＥＴ全体の厚みを薄膜化しつつ、高移動度が実現されている。すなわち、この半導体装置においては、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）を用いた半導体装置において、ゲート絶縁膜のシリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が１．５ｎｍ程度となる６５ｎｍ世代以降のデバイスにおいてもサイズおよび電気特性において十分対応可能な、全体の厚みを薄膜化しつつ高移動度を実現可能な半導体装置が実現されている。そして、特に、ゲート絶縁膜の膜厚が１ｎｍ以下であり且つ高い移動度を有する半導体装置が実現されている。
【００１９】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図１〜図９に示す図面を用いて説明する。まず、図２に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２１、ウエル等（図示せず）を形成し、活性加熱処理を従来公知の方法で行う。そして、希釈フッ酸洗浄などのよる一般的な洗浄によりシリコン基板１表面の酸化膜を除去した後、図３に示すように界面層となるシリコン酸窒化膜（ＳｉＯＮ）３１ａを形成する。
【００２０】
ここで、シリコン酸窒化膜（ＳｉＯＮ）３１ａの形成方法としては、たとえばアンモニア（ＮＨ3）雰囲気中でシリコン基板１をアニールすることにより、あるいはシリコン基板１をプラズマ窒化することにより、０．５ｎｍ〜１ｎｍ程度のシリコン窒化膜を形成した後、二窒化酸素（Ｎ2Ｏ）混合雰囲気、一酸化窒素（ＮＯ）混合雰囲気、酸素（Ｏ2）混合雰囲気、二窒化酸素（Ｎ2Ｏ）と酸素（Ｏ2）との混合雰囲気、一酸化窒素（ＮＯ）と（Ｏ2）との混合雰囲気、酸素（Ｏ2）と水素（Ｈ2）との混合雰囲気、などの酸（窒）化雰囲気中においてアニールすることによりシリコン酸窒化膜（ＳｉＯＮ）３１ａを形成することができる。
【００２１】
つぎに、シリコン酸窒化膜（ＳｉＯＮ）３１ａの形成後、図４に示すようにゲート絶縁膜用の高誘電率ゲート絶縁膜（High-k）としてハフニウムシリケート（ＨｆＳｉＯ）膜４１ａをたとえばＣＶＤ（Chemical Vapor Deposition）によりシリコン基板１の表面全体に成膜する。
【００２２】
ここで、本実施の形態にかかる半導体装置の製造方法においては、ハフニウムシリケート（ＨｆＳｉＯ）膜４１ａの成膜中およびその後の熱処理中において、シリコン酸窒化膜（ＳｉＯＮ）３１ａとハフニウムシリケート（ＨｆＳｉＯ）膜４１ａとの間で構成元素の相互拡散が生じるため、図５に示すように反応層３５が形成される。その結果、最終的な界面層３１の膜厚はシリコン酸窒化膜（ＳｉＯＮ）３１ａが形成された初期膜厚と比べて薄膜化される。なお、図５は、シリコン酸窒化膜（ＳｉＯＮ）３１ａとハフニウムシリケート（ＨｆＳｉＯ）膜４１ａと間に反応層３５ａが形成された状態を拡大して示す図である。
【００２３】
つぎに、図６に示すように、ハフニウムシリケート（ＨｆＳｉＯ）膜４１ａを形成したシリコン基板１上に、ゲート電極用のポリシリコン膜５１ａをＣＶＤ法により成膜する。そして、写真製版技術とエッチング技術とを用いて、ゲート電極用のポリシリコン膜５１ａ、ゲート絶縁膜用のハフニウムシリケート（ＨｆＳｉＯ）膜４１ａ、反応層３５ａ、界面層用のシリコン酸窒化膜（ＳｉＯＮ）３１ａのパターニングを行い、図７に示すように所望の部位のみにゲート電極用のポリシリコン膜５１ａと、ゲート絶縁膜用のハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）４１ａと、反応層３５ａと、界面層用のシリコン酸窒化膜（ＳｉＯＮ）３１ａと、を残して、界面層３１、ゲート絶縁膜４１およびゲート電極５１を形成する。
【００２４】
そして、公知の技術により、ソース・ドレイン領域１１を形成し、また、界面層３１、反応層３５、ゲート絶縁膜４１、ゲート電極５１、の側壁に、窒化膜からなるサイドウォール６１を形成する。以上により図１に示す本実施の形態にかかる半導体装置を形成することができる。
【００２５】
図８は、シリコン酸窒化膜（ＳｉＯＮ）からなる界面層３１と、反応層３５と、ハフニウムシリケート（ＨｆＳｉＯ）からなるゲート絶縁膜４１と、を合わせてゲート絶縁膜として換算した全体の膜厚（シリコン酸化膜換算膜厚、ＥＯＴ）と、ハフニウムシリケート（ＨｆＳｉＯ）膜の物理的膜厚との関係の一例を示す特性図であり、界面層３１の成膜時と、界面層３１とゲート絶縁膜４１との反応後についてプロットしたものである。
【００２６】
図８において、Ｙ軸切片は、高誘電率ゲート絶縁膜（High-k）４１としてのハフニウムシリケート（ＨｆＳｉＯ）膜がない場合、すなわち界面層膜厚を意味するが、図８より初期の膜厚（１．４ｎｍ）に比べて０．８ｎｍ〜０．９ｎｍ程度、薄膜化していることが分かる。そして、この界面層膜厚の減少量（ΔＥＯＴ）は、ハフニウムシリケート（ＨｆＳｉＯ）膜のハフニウム（Ｈｆ）濃度に依存するものである。
【００２７】
図９は、シリコン酸窒化膜の成膜時膜厚が１．４ｎｍである場合の界面層膜厚の減少量（ΔＥＯＴ）をＸＰＳ分析から算出したハフニウム（Ｈｆ）濃度（[Ｈｆ]／[Ｈｆ]＋[Ｓｉ]、ａｔ％）に対して示した特性図である。ΔＥＯＴは、ハフニウム（Ｈｆ）濃度が薄くなるにつれて大きくなり、ハフニウム（Ｈｆ）濃度が５６ａｔ％以下においてほぼ飽和領域に入る。そして、最大で０．８ｎｍ〜０．９ｎｍ程度のＥＯＴの減膜効果を得ることができる。これは、ハフニウム（Ｈｆ）濃度が濃いほど相互拡散が起こりやすくＥＯＴの減膜効果が大きくなるであろう、という一般的な予想に反する現象である。
【００２８】
図１０は、界面層（シリコン酸窒化膜）の膜厚が０．５ｎｍである場合のハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜における実効電子移動度と実行電界との関係を示した特性図である。なお、図１０には、比較用として、界面層（シリコン酸窒化膜）を設けずに直接成膜したハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜、およびＳｉＯ2基準値についても示してある。
【００２９】
図１０示すように、実行電界０．８ＭＶ／ｃｍでＳｉＯ2の９０％の実効電子移動度が得られ、実行電界１．０ＭＶ／ｃｍでＳｉＯ2と同等の実効電子移動度が得られ、非常に良好な移動特性を得られていることが分かる。
【００３０】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、ゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電率ゲート絶縁膜（High-k）であるハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜４１を形成する。これにより、本実施の形態にかかる半導体装置によれば、電気特性、信頼性に優れた半導体装置を作製することができる。
【００３１】
また、本実施の形態にかかる半導体装置においては、基板１とゲート絶縁膜４１との間に界面層３１を設けることにより移動度の向上が図られ、より電気特性、信頼性に優れた半導体装置を作製することができる。
【００３２】
そして、本実施の形態にかかる半導体装置の製造方法においては、上述したようにハフニウムシリケート（ＨｆＳｉＯ）膜４１ａの成膜中、およびその後の熱処理中において、シリコン酸窒化膜（ＳｉＯＮ）３１ａとハフニウムシリケート（ＨｆＳｉＯ）膜４１ａとの間で構成元素の相互拡散が生じるため、図５に示すように反応層３５が形成される。その結果、最終的な界面層３１の膜厚はシリコン酸窒化膜（ＳｉＯＮ）３１ａが形成された初期膜厚と比べて薄膜化される。
【００３３】
これにより、本実施の形態にかかる半導体装置の製造方法においては、１ｎｍ以下の非常に薄い界面層３１を形成することが可能であり、シリコン基板１と高誘電率ゲート絶縁膜（High-k）であるゲート絶縁膜４１との間に界面層３１としてシリコン酸窒化膜（ＳｉＯＮ）３１を挟んだことによる、高誘電率ゲート絶縁膜（High-k）と合わせた全体の膜厚の増加を効果的に抑制することができる。すなわち、ＭＯＳ  ＦＥＴ全体の厚みを薄膜化しつつ、高移動度が実現された半導体装置を製造することができる。
【００３４】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）を用いた半導体装置の製造において、ゲート絶縁膜のシリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が１．５ｎｍ程度となる６５ｎｍ世代以降のデバイスにおいてもサイズおよび電気特性において十分対応可能な、全体の厚みを薄膜化しつつ高移動度を実現可能な半導体装置を作製することができる。そして、特に、ゲート絶縁膜の膜厚が１ｎｍ以下であり且つ高い移動度を有する半導体装置を作製することができる。
【００３５】
また、上記においては、ゲート絶縁膜用となるハフニウムシリケート（ＨｆＳｉＯ）膜４１ａを成膜する方法としてＣＶＤ法を採用した場合について説明したが、ハフニウムシリケート（ＨｆＳｉＯ）膜４１ａを成膜する方法は特に限定されるものではなく、従来公知の他の手法を用いることができる。たとえば、ＡＬＤ(Atomic Layer Deposition)法やＰＶＤ（Physical Vapor Deposition）法などを用いることもできる。
【００３６】
また、上記においては、ゲート電極材料としてポリシリコンを用いた場合について説明したが、本発明においては、ゲート電極材料はポリシリコンに限定されるものではない。すなわち、本発明は、ゲート電極材料として、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ニッケルシリサイド（ＮｉＳｉ）等の金属（合金を含む）または導電性の金属化合物を用いるデバイス構造（メタルゲート構造）に適用することも可能である。このようにゲート電極材料に上記の金属等の材料を採用したメタルゲート構造を用いることにより、電極部の空乏化による電気的ゲート絶縁膜の膜厚の増加や閾値の増加の問題を抑制することが可能である。
【００３７】
また、上記においては、アンモニア（ＮＨ3）雰囲気中でシリコン基板１をアニールすることにより、あるいはシリコン基板１をプラズマ窒化することにより、０．５ｎｍ〜１ｎｍ程度のシリコン窒化膜を形成した後、二窒化酸素（Ｎ2Ｏ）混合雰囲気、一酸化窒素（ＮＯ）混合雰囲気、酸素（Ｏ2）混合雰囲気、二窒化酸素（Ｎ2Ｏ）と酸素（Ｏ2）との混合雰囲気、一酸化窒素（ＮＯ）と（Ｏ2）との混合雰囲気、酸素（Ｏ2）と水素（Ｈ2）との混合雰囲気、などの酸（窒）化雰囲気中においてアニールすることによりシリコン酸窒化膜（ＳｉＯＮ）３１ａを形成する場合について説明したが、シリコン酸窒化膜（ＳｉＯＮ）３１ａの形成方法はこれに限定されるものではない。たとえば、酸素（Ｏ2）雰囲気中、酸素（Ｏ2）と水素（Ｈ2）との混合雰囲気中で熱酸化することによりシリコン基板１の表面にシリコン酸化膜を形成した後、プラズマ窒化を施すことによりシリコン酸化膜を窒化してシリコン酸窒化膜（ＳｉＯＮ）３１ａを形成することができる。
【００３８】
また、酸素（Ｏ2）雰囲気中、または酸素（Ｏ2）と水素（Ｈ2）との混合雰囲気中でシリコン基板１を熱酸化することによりシリコン基板１の表面にシリコン酸化膜を形成した後、アンモニア（ＮＨ3）雰囲気中または一酸化窒素（ＮＯ）雰囲気中、もしくは二窒化酸素（Ｎ2Ｏ）雰囲気中におけるアニールによりシリコン酸化膜を窒化してシリコン酸窒化膜（ＳｉＯＮ）３１ａを形成することができる。
【００３９】
また、上記においては、ハフニウムシリケート（ＨｆＳｉＯ）からなるゲート絶縁膜４１を用いた場合について説明したが、本発明においては、ハフニウムシリケート（ＨｆＳｉＯ）膜に窒素（Ｎ）を導入した膜を用いることもできる。ハフニウムシリケート（ＨｆＳｉＯ）膜に窒素（Ｎ）を導入することにより、ゲート絶縁膜の耐熱性を向上させることができ、耐熱性に優れたゲート絶縁膜、および半導体装置を実現することができる。なお、ハフニウムシリケート（ＨｆＳｉＯ）膜に窒素（Ｎ）を導入したことによる他の構成部材に対する影響は生じない。また、ハフニウムシリケート（ＨｆＳｉＯ）膜への窒素（Ｎ）の導入は、たとえばプラズマ窒化により行うことができる。
【産業上の利用可能性】
【００４０】
以上のように、本発明にかかる半導体装置の製造方法は、ゲート絶縁膜のシリコン酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が１．５ｎｍ程度となる６５ｎｍ世代以降の半導体デバイスの製造に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図８】シリコン酸化膜換算膜厚（ＥＯＴ）と、ハフニウムシリケート（ＨｆＳｉＯ）膜の物理的膜厚との関係の一例を示す特性図である。
【図９】シリコン酸窒化膜の成膜時膜厚が１．４ｎｍである場合の界面層膜厚の減少量（ΔＥＯＴ）をＸＰＳ分析から算出したハフニウム（Ｈｆ）濃度（[Ｈｆ]／[Ｈｆ]＋[Ｓｉ]、ａｔ％）に対して示した特性図である。
【図１０】界面層（シリコン酸窒化膜）の膜厚が０．５ｎｍである場合のハフニウムシリケート（ＨｆＳｉＯ）膜からなるゲート絶縁膜における実効電子移動度と実行電界との関係を示した特性図である。
【符号の説明】
【００４２】
１１  ソース・ドレイン領域
２１  素子分離用絶縁膜
３１  界面層
３５  反応層
３５ａ  反応層
４１  ゲート絶縁膜
４１ａ  ハフニウムシリケート膜
５１  ゲート電極
５１ａ  ポリシリコン膜
６１  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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