(57)【要約】【課題】  出力段に電源電圧Ｖｄｄよりも低い出力段動作電圧Ｖｄｄ１を供給する出力回路を有する半導体集積回路において、電源電圧Ｖｄｄが低くなった場合でも十分な出力信号振幅を得ながら、回路規模の増大を抑え、かつ、消費電力を削減する。【解決手段】  出力段には、第１の閾値電圧を有するＮＭＯＳトランジスタからなる出力段動作電圧供給源からＶｄｄよりも低い動作電圧Ｖｄｄ１を供給し、駆動回路には、第１の閾値電圧よりも低い第２の閾値電圧を有するＮＭＯＳトランジスタからなる駆動回路動作電圧供給源から、出力段動作電圧Ｖｄｄ１よりも高い駆動回路動作電圧Ｖｄｄ２を供給する。【選択図】図１
2006211514.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給されて動作し、出力回路を有する半導体集積回路であって、該出力回路が、
入力端子と出力端子と、
ドレインに前記電源電圧よりも低い出力段動作電圧が供給され、ゲートに駆動信号が入力され、ソースが前記出力端子に接続された、第１のＮチャネルＭＯＳトランジスタと、ドレインが前記出力端子に接続され、ゲートに、前記駆動信号と逆位相の反転駆動信号が入力され、ソースがグランドに接続された第２のＮチャネルＭＯＳトランジスタとからなり、前記出力端子から出力信号を出力する出力段と、
ドレインに前記電源電圧が供給され、ゲートに基準電圧が供給された、正の第１の閾値電圧を有する第３のＮチャネルＭＯＳトランジスタからなり、該第３のＮＭＯＳトランジスタのソースから前記出力段動作電圧を供給する出力段動作電圧供給源と、
前記入力端子に入力される入力信号から、前記駆動信号および前記反転駆動信号を生成する駆動回路と
ドレインに前記電源電圧が供給され、ゲートに前記基準電圧が供給された、前記第１の閾値電圧よりも低い第２の閾値電圧を有する第４のＮチャネルＭＯＳトランジスタからなり、該第４のＮチャネルＭＯＳトランジスタのソースから、前記電源電圧に比較して低く、かつ、前記出力段動作電圧に比較して高い駆動回路動作電圧を供給する駆動回路動作電圧供給源とからなり、
前記駆動回路が、前記駆動回路動作電圧が供給されて前記駆動信号を出力する、ＣＭＯＳゲートを有することを特徴とする半導体集積回路。
【請求項２】
前記第１のＮチャネルＭＯＳトランジスタが、前記第２のＮチャネルＭＯＳトランジスタの閾値電圧に比較して低い第３の閾値電圧を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２および第３の閾値電圧が同一であり、前記第１の閾値電圧の１／２以下であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第３の閾値電圧が０Ｖ以上であることを特徴とする請求項２または３記載の半導体集積回路。
【請求項５】
前記基準電圧が供給され、発振回路動作電圧を供給する発振回路動作電圧供給源と、前記発振回路動作電圧が供給され、発振信号を前記出力回路の入力端子に入力する発振回路とをさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路を備えた半導体集積回路、特に、電源電圧に比較して小さい振幅の出力信号を出力し、かつ、消費電力が低減された出力回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路には、それぞれの集積回路の用途に応じて様々な出力回路が用いられる。例えば、特許文献１および２には、ＣＭＯＳロジック集積回路で使用される出力回路の例が示されている。これらにはいずれも、集積回路の電源ＶｄｄとグランドＧＮＤとの間に、２個のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタを直列に接続し、その中点を出力端子とした出力回路が記載されている。
【０００３】
この形式の出力回路には、ＣＭＯＳロジック集積回路の出力回路として使用した場合においては、出力信号のハイレベルが電源電圧Ｖｄｄまで上昇しないという問題点があった。すなわち、電源電圧Ｖｄｄに接続されたＮＭＯＳトランジスタのゲート電圧をＶｄｄまで上昇させた時にも、出力端子の電圧はＶｄｄ―（Ｖｔ＋ΔＶｔ）までしか上昇しない。ここで、ＶｔはＮＭＯＳトランジスタの、基板とソースとを同電位とした状態での閾値電圧、ΔＶｔは、基板とソースとの電位が異なることによる閾値の変化量である。例えば、Ｖｔを０．７Ｖ程度とした場合、Ｖｔ＋ΔＶｔの値は１Ｖ程度となる。
【０００４】
特許文献１および２には、それぞれ、この問題を解決するための対策が提案されている。
【０００５】
まず、特許文献１には、図４に示す出力回路が提案されている。この出力回路１２０においては、ＶｄｄとＧＮＤとの間に２個の出力ＮＭＯＳトランジスタ１２２，１２４が直列に接続され、その中点が出力端子ＯＵＴを構成している。そして、出力段のＮＭＯＳトランジスタの内、プルアップ側（電源電圧Ｖｄｄ側）のＮＭＯＳトランジスタ１２２の閾値をプルダウン側（ＧＮＤ側）のＮＭＯＳトランジスタ１２４の閾値よりも低くすることが提案されている。これにより、出力信号のハイレベルを高く保つことができるとされている。
【０００６】
特許文献２には、図５に示す出力回路が提案されている。この出力回路１３０では、電源電圧ＶｄｄとＧＮＤとの間に２個の出力ＮＭＯＳトランジスタ１３２，１３４が直列に接続され、その中点が出力端子ＯＵＴを構成している。そして、電源電圧側の出力ＮＭＯＳトランジスタ１３２を駆動するＣＭＯＳゲート１３６の電源を昇圧する昇圧回路１３８を設けることが提案されている。これにより、電源電圧側の出力トランジスタのゲート電圧を昇圧電圧に対応した高電圧にし、出力レベルを電源電圧に対応したレベルにすることができるとされている。
【特許文献１】特開平４−１６２８２４号公報
【特許文献２】特開平７−２４９９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば、通信機器等の基準周波数発生のために利用されるＴＣＸＯ（温度補償型水晶発振器）においては、電源電圧よりも低い、例えば１Ｖ程度の振幅を有する出力信号が必要とされる。
【０００８】
そこで、従来のＴＣＸＯには、例えば図６に示されたような出力回路が使われていた。この出力回路１４０においては、出力段を構成する２個のＮＭＯＳに供給する動作電圧を、集積回路の電源電圧Ｖｄｄよりも低くすることにより、出力信号の振幅を低減するように構成されている。
【０００９】
この出力回路において、電源電圧ＶｄｄとＧＮＤとの間に、３個のＮＭＯＳトランジスタ１４６，１４２，１４４が、この順に、直列に接続されている。これらの３個のＮＭＯＳトランジスタ１４２，１４４，１４６は、同一の、正の閾値電圧を有するＮＭＯＳトランジスタである。
【００１０】
この内、Ｖｄｄに直接接続された第３のＮＭＯＳトランジスタ１４６を除いた、第１のＮＭＯＳトランジスタ１４２と第２のＮＭＯＳトランジスタ１４４とが、上述の図４もしくは図５の回路における出力トランジスタ１２２，１２４もしくは１３２，１３４に相当し、その中点が出力端子ＯＵＴを構成する。これらの出力トランジスタ１４２，１４４のゲートには、それぞれ、複数のＣＭＯＳゲート（インバータ）からなるプルアップ側駆動回路１５４およびプルダウン側駆動回路１５６が接続されている。
【００１１】
一方、第３のＮＭＯＳトランジスタ１４６は、出力トランジスタ１４２，１４４に出力段動作電圧Ｖｄｄ１を供給する、出力段動作電圧供給源として機能する。すなわち、ドレインに電源電圧Ｖｄｄが供給され、ゲートに、基準電圧源１５０から基準電圧Ｖｒ１が供給されることにより、ソースから、基板電圧とソース電圧が同一の状態での閾値電圧Ｖｔに、基板電圧とソース電圧とが異なることによる閾値電圧の変化量ΔＶｔを加えた電圧だけ、低い電圧を供給する。
【００１２】
従って、出力トランジスタ１４２，１４４には、Ｖｄｄ１＝Ｖｒ１−（Ｖｔ＋ΔＶｔ）の電圧が出力段動作電圧として供給される。一方、プルアップ側駆動回路１５４には、Ｖｄｄがそのまま電源電圧として供給される。このため、上記特許文献２の出力回路のように、プルアップ側の出力トランジスタである第１のNMOSトランジスタ１４２のゲート電圧を、ドレインに供給される動作電圧Ｖｄｄ１よりも高い電圧にまで上昇させることができる。従って、基準電圧Ｖｒ１と第３のＭＯＳトランジスタ１４６の閾値電圧Ｖｔおよびその変化量ΔＶｔによって決まる、出力段動作電圧Ｖｄｄ１にほぼ等しい振幅の、出力信号を得ることができる。
【００１３】
しかし、図６の回路においては、出力信号の振幅を電源電圧Ｖｄｄよりも小さくしているのにもかかわらず、駆動回路１５４，１５６の振幅がＶｄｄに等しく、消費電力が大きいという問題がある。そこで、本願の発明者は、図７に示したような出力回路を検討した。
【００１４】
図７の出力回路１６０においては、図６の出力回路と同様に、出力トランジスタ１４２，１４４には、第１の基準電圧源１５０が発生する基準電圧Ｖｒ１および第３のＮＭＯＳトランジスタ１４６の閾値電圧Ｖｔとその変化量ΔＶｔによって決まる、電源電圧Ｖｄｄよりも低い出力段動作電圧Ｖｄｄ１が供給される。そして、これに加えて、駆動回路１５４，１５６には、Ｖｄｄよりも低い駆動回路動作電圧Ｖｄｄ２が供給される。これによって、駆動回路の消費電力を削減することができる。
【００１５】
すなわち、駆動回路１５４，１５６には、ドレインに電源電圧Ｖｄｄが供給され、第２の基準電圧源１５２から第２の基準電圧Ｖｒ２がゲートに供給された、第４のＭＯＳトランジスタ１６２からなる駆動回路動作電圧供給源から、動作電圧Ｖｄｄ２が供給されている。第４のＭＯＳトランジスタ１６２も、第３のＮＭＯＳトランジスタ１４６等と同一の閾値電圧Ｖｔを有し、そのソースから、Ｖｄｄ２＝Ｖｒ２−（Ｖｔ＋ΔＶｔ）の駆動回路動作電圧を供給する。
【００１６】
具体的には、第２の基準電圧Ｖｒ２を第１の基準電圧Ｖｒ１より高くして、駆動回路動作電圧Ｖｄｄ２を出力段動作電圧Ｖｄｄ１よりも高くしている。これによって、図６の出力回路と同様に、出力段動作電圧Ｖｄｄ１にほぼ等しい出力信号振幅を得ることができる。しかし、図７の出力回路では、図６の出力回路に比較して、第４のＮＭＯＳトランジスタ１６２に加えて、第２の基準電圧源１５２を必要とし、回路規模が増大している。
【００１７】
ここで、第２の基準電圧源１５２を省略し、第４のＮＭＯＳトランジスタ１６２のゲートにも第１の基準電圧源１５０から第１の基準電圧Ｖｒ１を供給すると、出力段動作電圧Ｖｄｄ１と同一の電圧を駆動回路動作電圧Ｖｄｄ２が駆動回路に供給される。この場合、特許文献２に記載されたように、出力信号は出力段動作電圧Ｖｄｄ１まで上昇しない。すなわち、出力信号の振幅が出力段動作電圧Ｖｄｄ１に比較してさらに小さくなる。
【００１８】
前述のように、図６および図７の出力回路は、電源電圧Ｖｄｄに比較して小さな出力信号振幅を得ることを目的としている。従って、電源電圧Ｖｄｄが、要求される出力信号振幅に比較してはるかに大きい場合には、このように出力信号振幅が出力段動作電圧Ｖｄｄ１よりも小さくなることは許容される。しかし、最近では、素子の微細化によって電源電圧Ｖｄｄが低くなっており、このように、出力段動作電圧を電源電圧よりも低くすることに加えて、出力信号振幅が出力段動作電圧よりもさらに低くなると、必要な出力信号振幅を得ることが困難になる。
【００１９】
そこで、さらに、上記特許文献１で提案された技術を適用することが考えられる。すなわち、プルアップ側の出力トランジスタ１４２の閾値電圧を、プルダウン側出力トランジスタ１４４の閾値電圧よりも低くすることが考えられる。
【００２０】
しかし、現実には、プルアップ側出力トランジスタ１４２の閾値電圧の低減にも限界がある。このため、出力段動作電圧Ｖｄｄ１と同一の駆動回路動作電圧Ｖｄｄ２を駆動回路１５４，１５６に供給したのでは、プルアップ側出力トランジスタ１４２の閾値電圧を下げるだけでは、出力段電源電圧Ｖｄｄ１までの出力信号振幅を得ることはできない。
【００２１】
本願発明は、上記の課題を解決することを目標とする。すなわち、出力段に、集積回路の電源電圧Ｖｄｄよりも低い出力段動作電圧Ｖｄｄ１を供給する出力回路において、電源電圧Ｖｄｄが低くなった場合でも十分な出力信号振幅を得ながら、回路規模の増大を抑え、かつ、消費電力を削減することを可能にする出力回路を備えた、半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の課題を解決するため、本発明は、電源電圧が供給されて動作し、出力回路を有する半導体集積回路であって、該出力回路が、入力端子と出力端子と、ドレインに前記電源電圧よりも低い出力段動作電圧が供給され、ゲートに駆動信号が入力され、ソースが前記出力端子に接続された、第１のＮチャネルＭＯＳトランジスタと、ドレインが前記出力端子に接続され、ゲートに、前記駆動信号と逆位相の反転駆動信号が入力され、ソースがグランドに接続された第２のＮチャネルＭＯＳトランジスタとからなり、前記出力端子から出力信号を出力する出力段と、ドレインに前記電源電圧が供給され、ゲートに基準電圧が供給された、正の第１の閾値電圧を有する第３のＮチャネルＭＯＳトランジスタからなり、該第３のＮＭＯＳトランジスタのソースから前記出力段動作電圧を供給する出力段動作電圧供給源と、前記入力端子に入力される入力信号から、前記駆動信号および前記反転駆動信号を生成する駆動回路とドレインに前記電源電圧が供給され、ゲートに前記基準電圧が供給された、前記第１の閾値電圧よりも低い第２の閾値電圧を有する第４のＮチャネルＭＯＳトランジスタからなり、該第４のＮチャネルＭＯＳトランジスタのソースから、前記電源電圧に比較して低く、かつ、前記出力段動作電圧に比較して高い駆動回路動作電圧を供給する駆動回路動作電圧供給源とからなり、前記駆動回路が、前記駆動回路動作電圧が供給されて前記駆動信号を出力する、ＣＭＯＳゲートを有することを特徴とする半導体集積回路を提供する。
【００２３】
従って、第１のＮチャネルＭＯＳトランジスタのゲートに駆動信号を出力するＣＭＯＳゲートに、出力段動作電圧よりも高い駆動回路動作電圧が供給されるため、第１のＮチャネルＭＯＳトランジスタのゲート電圧をドレイン電圧よりも高い電圧にまで上昇させることが可能であり、出力信号振幅の低下を抑制することができる。また、ＣＭＯＳゲートに供給される駆動回路動作電圧が電源電圧よりも低いため、駆動回路の消費電力を低減することができる。さらに、駆動回路動作電圧の供給を、閾値電圧の低い第４のＮチャネルＭＯＳトランジスタからなる駆動回路動作電圧供給源に、出力段動作電圧供給源と共通の基準電圧を供給して行うため、回路規模の増大を抑えることができる。
【００２４】
ここでさらに、前記第１のＮチャネルＭＯＳトランジスタが、前記第２のNチャネルMOSトランジスタの閾値電圧に比較して低い第３の閾値電圧を有することが好ましい。
【００２５】
駆動回路動作電圧を出力段動作電圧よりも高くすることに加えて、第１のＮチャネルＭＯＳトランジスタの閾値電圧を低くすることにより、出力信号振幅の低下をさらに抑制することができる。
【００２６】
具体的には、第２および第３の閾値電圧が同一であり、第１の閾値電圧の１／２以下であることが好ましい。また、第３の閾値電圧が０Ｖ以上であることが好ましい。
【００２７】
さらに、前記基準電圧が供給され、発振回路動作電圧を供給する発振回路動作電圧供給源と、前記発振回路動作電圧が供給され、発振信号を前記出力回路の入力端子に入力する、発振回路をさらに有するのが好ましい。
【００２８】
すなわち、同一の基準電圧を、出力段動作電圧供給源、駆動回路動作電圧供給源に加えて、発振回路動作電圧供給源にも共通に使用することにより、さらに、回路規模の増大を抑制することができる。
【発明の効果】
【００２９】
本発明の半導体集積回路においては、回路規模の増大を抑え、かつ、消費電力を削減しながら、電源電圧Ｖｄｄが低くなった場合でも十分な出力信号振幅を得ることができる。
【発明を実施するための最良の形態】
【００３０】
図１に、本発明の半導体集積回路の出力回路２０の一例の回路図を示す。
【００３１】
図１に示された出力回路２０において、図６，７に示された従来の出力回路１４０，１６０と同様に、集積回路１０に供給される電源電圧ＶｄｄとＧＮＤとの間に、３個のＮＭＯＳトランジスタ２６，２２，２４が、この順に、直列に接続されている。すなわち、第３のＮＭＯＳトランジスタ２６のドレインは電源電圧Ｖｄｄに接続され、ソースは第１のＮＭＯＳトランジスタ２２のドレインに接続されている。第１のＮＭＯＳトランジスタ２２のソースは出力端子ＯＵＴに接続され、ゲートは、プルアップ側駆動回路３４の出力に接続されている。第２のＮＭＯＳトランジスタ２４のドレインは出力端子ＯＵＴに、ソースはＧＮＤに接続され、ゲートは、プルダウン側駆動回路３６の出力に接続されている。
【００３２】
これにより、第１のＮＭＯＳトランジスタ２２と第２のＮＭＯＳトランジスタ２４とがそれぞれ、プルアップ側およびプルダウン側の出力トランジスタとして機能する。一方、第３のＮＭＯＳトランジスタ２６は、これらの出力トランジスタに出力段動作電圧を供給する出力段動作電圧供給源として機能する。すなわち、ドレインに電源電圧Ｖｄｄが供給され、ゲートに基準電圧源５０から基準電圧Ｖｒが供給されており、ソースから、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２のドレインに、電源電圧Ｖｄｄよりも低い出力段動作電圧Ｖｄｄ１を供給する。
【００３３】
ここで、第３のＮＭＯＳトランジスタ２６および第２のＮＭＯＳトランジスタ２４が、第１の閾値電圧Ｖｔ１を有するのに対して、第１のＮＭＯＳトランジスタ２２は、第１の閾値電圧Ｖｔ１よりも低い、第２の閾値電圧Ｖｔ２を有する。具体的には例えば、ソースと基板が同電位の状態での、第２，第３のＮＭＯＳトランジスタ２４，２６の閾値電圧Ｖｔ１および、第１のＮＭＯＳトランジスタ２２の閾値電圧Ｖｔ２は、それぞれ、０．７Ｖ程度、および、０．１Ｖ程度である。
【００３４】
なお、ＭＯＳトランジスタの閾値電圧は、厳密には、さまざまな測定条件によって変化する。特に、前記のように、ソースと基板との電位差に依存して変化することが知られている。従って、単に「閾値電圧」と言う場合には、ソースと基板とが同電位である状態での閾値電圧を意味するのが通例である。本明細書においても、この通例に従って、単に「閾値電圧」と言う場合には、ソースと基板とが同電位の状態での閾値電圧を意味するものとする。
【００３５】
プルアップ側駆動回路３４は、３個のＣＭＯＳゲート、すなわち、１個のＮＯＲゲート３４ａと２個のインバータ３４ｂ、３４ｃがこの順が直列に接続されている。そして、入力端子ＩＮに入力された入力信号が、インバータ３８を通過したのちに、１段目のＮＯＲゲート３４ａに一方の入力端子に入力され、入力信号と同相の駆動信号を、プルアップ側出力トランジスタ２２のゲートに出力する。
【００３６】
プルダウン側駆動回路３６は、２個のＣＭＯＳゲート、すなわち、１個のＮＡＮＤゲート３６ａと１個のインバータ３６ｂとが、この順に直列に接続されている。そして、入力端子ＩＮに入力された入力信号が、インバータ３８を通過したのちに、１段目のＮＡＮＤゲート３６ａの一方の入力端子に入力され、入力信号と逆相の信号を、プルダウン側出力トランジスタ２４のゲートに出力する。
【００３７】
すなわち、プルダウン側駆動回路３６は、プルアップ側出力トランジスタ２２のゲートに印加される駆動信号とは逆相の、反転駆動信号を生成し、プルダウンが出力トランジスタ２４のゲートに入力する。
【００３８】
図１に示した出力回路２０は、また、エネーブル端子ＥＮを有している。このエネーブル端子ＥＮに入力されたエネーブル信号は、プルアップ側駆動回路３４の１段目のＮＯＲゲート３４ａの、インバータ３８を通過した入力信号が入力される入力端子とは異なる、他方の入力端子に入力される。また、インバータ４２を通過したのちに、プルダウン側駆動回路３６の１段目のＮＡＮＤゲート３６ａの、インバータ３８を通過した入力信号が入力される入力端子とは異なる、他方の入力端子に入力される。従って、エネーブル信号がＨＩＧＨレベルの時には、プルアップ側駆動回路３４およびプルダウン側駆動回路３６の出力は、いずれも、ＬＯＷレベルに固定される。この結果、出力トランジスタ２２および２４は、いずれもＯＦＦ状態となり、出力端子ＯＵＴは高インピーダンス状態になる。
【００３９】
これらの駆動回路３４，３６およびインバータ３８，４２には、第４のＮＭＯＳトランジスタ３２からなる駆動回路動作電圧供給源から、駆動回路動作電圧が供給されている。すなわち、第４のＮＭＯＳトランジスタ３２のドレインに電源電圧Ｖｄｄが、ゲートに基準電圧Ｖｒが供給され、ソースから、駆動回路動作電圧Ｖｄｄ２が、これらの駆動回路３４，３６およびインバータ３８，４２に供給されている。
【００４０】
ここで、駆動回路動作電圧供給源を構成する第４のＮＭＯＳトランジスタ３２にも、出力段動作電圧供給源を構成する第３のＮＭＯＳトランジスタ２６に供給されるものと同じ基準電圧Ｖｒが、同一の基準電圧源５０から供給される。ただし、第４のＮＭＯＳトランジスタ３２は、第３のＮＭＯＳトランジスタ２６の閾値電圧Ｖｔ１に比較して低い、閾値電圧Ｖｔ２を有する。
【００４１】
図１の出力回路２０は、高インピーダンス出力状態を形成するために、エネーブル端子ＥＮを追加し、駆動回路３４，３６の１段目をそれぞれＮＯＲゲート３４ａ、ＮＡＮＤゲート３６ａとした点を除いて、基本的には、図７に示した出力回路と同じ構成を有している。しかし、以下の点において差異がある。
【００４２】
まず、駆動回路動作電圧供給源を構成する第４のＮＭＯＳトランジスタ３２には、出力段動作電圧供給源を構成する第３のＮＭＯＳトランジスタ２６のゲートに供給されるものと同一の、基準電圧Ｖｒが供給されている。従って、図１の出力回路２０は、１個の基準電圧源５０しか必要とせず、２個の基準電圧源１５０，１５２を必要とする図７の出力回路１６０に比較して、回路規模が小さい。
【００４３】
そして、駆動回路動作電圧供給源を構成する第４のＮＭＯＳトランジスタ３２は、出力段動作電圧供給源を構成する第３ＮＭＯＳのトランジスタ２６の閾値電圧Ｖｔ１に比較して低い、閾値電圧Ｖｔ２を有する。この為、同一の基準電圧Ｖｒを利用しているにもかかわらず、出力段動作電圧Ｖｄｄ１に比較して高い駆動回路動作電圧Ｖｄｄ２を供給することができる。
【００４４】
具体的には、第３のＮＭＯＳトランジスタ２６からなる出力段動作電圧供給源が供給する出力段動作電圧Ｖｄｄ１，および、第４のＮＭＯＳトランジスタ３２からなる駆動回路動作電圧供給源が供給する駆動回路動作電圧Ｖｄｄ２は、それぞれ、次の式で表現できる。
Ｖｄｄ１＝Ｖｒ―（Ｖｔ１＋ΔＶｔ１）
Ｖｄｄ２＝Ｖｒ−（Ｖｔ２＋ΔＶｔ２）
ここで、Ｖｔ１およびＶｔ２は、第３のＮＭＯＳトランジスタ２６および第４のＮＭＯＳトランジスタ３２の、ソース電圧と基板電圧とが同一である場合の閾値電圧である。ΔＶｔ１およびΔＶｔ２は、第３のＮＭＯＳトランジスタ２６および第４のＮＭＯＳトランジスタ３２の閾値電圧の、図１の回路内で使用した場合の、ソース電圧と基板電圧とが異なることによる変化量である。
【００４５】
簡単のため、ΔＶｔ１とΔＶｔ２との差を無視すると、出力段動作電圧Ｖｄｄ１に比較して、第３のＮＭＯＳトランジスタ２６の閾値電圧Ｖｔ１と第４のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔ２との差、すなわち、Ｖｔ１−Ｖｔ２だけ高い駆動回路動作電圧Ｖｄｄ２を、駆動回路３４，３６に供給できる。
【００４６】
そして、プルアップ側駆動回路３４は、少なくともその最終段は、動作電圧にほぼ等しい電圧まで出力端子の電圧を上昇させることができるＣＭＯＳゲート（インバータ３４ｃ）によって構成されている。従って、プルアップ側駆動回路３４からプルアップ側の出力トランジスタである第１のＮＭＯＳトランジスタ２２のゲートに入力する駆動信号を、ドレインに供給される動作電圧Ｖｄｄ１に比較して、概略、Ｖｔ１−Ｖｔ２だけ高い電圧にまで上昇させることができる。これによって、出力信号振幅のＶｄｄ１からの低下を抑制することができる。
【００４７】
このように、図１の出力回路２０は、図７の出力回路１６０と同様に、駆動回路３４，３６の動作電圧Ｖｄｄ２を電源電圧Ｖｄｄよりも低くすることによって、消費電力の低減を実現し、かつ、プルアップ側駆動回路３４の動作電圧Ｖｄｄ２を出力段動作電圧Ｖｄｄ１よりも高くし、出力信号振幅の低下を抑制することを可能にしている。しかも、この、消費電力の低減および出力信号振幅低下の抑制を、図７の出力回路１６０に比較して小さな回路規模で実現している。
【００４８】
さらに、図１に示す出力回路２０においては、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２が、プルダウン側出力トランジスタである第２のＮＭＯＳトランジスタ２４の閾値電圧Ｖｔ１に比較して、低い閾値電圧Ｖｔ２を有している。これにより、上述の特許文献１に記載されたように、出力信号振幅の低下をさらに抑制することができる。
【００４９】
例えば、基板とが同電位である状態での、第１および第４のＮＭＯＳトランジスタ２２，３２の閾値電圧Ｖｔ２が、第３のＮＭＯＳトランジスタ２６の閾値電圧Ｖｔ１の１／２以下であるとすると、プルアップ側駆動回路３４の動作電圧Ｖｄｄ２を、出力段動作電圧Ｖｄｄ１に比較してＶｔ２以上高くすることができる。従って、プルアップ側駆動回路３４の出力を、駆動回路動作電圧Ｖｄｄ２まで上昇させることができれば、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２のゲートを、ドレインに印加される出力段駆動電圧Ｖｄｄ１に比較して、Ｖｔ２以上高くすることができる。
【００５０】
この結果、ソースと基板の電位が異なることによる、第１のＮＭＯＳトランジスタ２２の閾値電圧の変化量ΔＶｔ２が無視できるとすると、第１のＮＭＯＳトランジスタ２２のソースに接続された出力端子ＯＵＴの電圧を、同じトランジスタのドレインに印加された出力段動作電圧Ｖｄｄ１と同一の電圧まで高めることができる。すなわち、出力段動作電圧Ｖｄｄ１と同一の出力信号振幅を得ることができる。
【００５１】
現実には、ソースと基板の電位が異なることによる第１のＮＭＯＳトランジスタ２２の閾値電圧の変化量ΔＶｔ２が無視できないために、出力段動作電圧Ｖｄｄ１と同一の出力信号振幅を得るためには、Ｖｔ１とＶｔ２との差をさらに大きくすることが好ましい。具体的には、前述のように、Ｖｔ１が０．７Ｖ程度である場合、Ｖｔ２を０．１Ｖ程度にする。これによって、基準電圧Ｖｒを適切に設定することにより、所望の出力信号振幅を得ることができる。例えば、１Ｖ程度の出力信号振幅を得るためには、Ｖｒを２Ｖ程度に設定すればよい。
【００５２】
実際、図１に示した出力回路２０において、Ｖｔ１＝０．７Ｖ，Ｖｔ２＝０．１Ｖ，Ｖｒ＝２．０Ｖとした場合、電源電圧Ｖｄｄが低くなった場合であっても、少なくともＶｄｄ＝２．４Ｖまでは、約１Ｖの出力信号振幅を維持できることが確認された。
【００５３】
このように、図１の出力回路２０では、まず、駆動段動作電圧供給源を構成する第４のＮＭＯＳトランジスタ３２の閾値電圧を、出力段動作電圧供給源を構成する第３のＮＭＯＳトランジスタ２６の閾値電圧Ｖｔ１に比較して、低くしている。これにより、プルアップ側駆動回路３４に、プルアップ側出力トランジスタ２２のドレインに供給される出力段動作電圧Ｖｄｄ１よりも高い、駆動回路動作電圧Ｖｄｄ２を供給している。そして、さらに、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２の閾値電圧を、プルダウン側出力トランジスタである第２のＮＭＯＳトランジスタ２４の閾値電圧Ｖｔ１に比較して低くしている。
【００５４】
これにより、第４のＮＭＯＳトランジスタ３２の閾値電圧のみを低くした場合に比較して、さらに、出力信号振幅の低下を抑制することができる。
【００５５】
より具体的には、図１の出力回路２０では、第１のＮＭＯＳトランジスタ２２および第４のＮＭＯＳトランジスタ３２の閾値電圧が、互いに等しくされている。このように、第１のＮＭＯＳトランジスタ２２の閾値電圧と第４のＮＭＯＳトランジスタ３２の閾値電圧とを同一にすることは、図１に示す出力回路２０において必須ではない。しかし、下記のように２回の閾値電圧設定用イオン注入によって大きなコストアップを招くこと無く製造するためには、第１のＮＭＯＳトランジスタ２２の閾値電圧を第４のＮＭＯＳトランジスタ３２の閾値電圧と同一にすることが好ましい。
【００５６】
ただし、第１のＮＭＯＳトランジスタ２２および第４のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔ２を、必要以上に低くすることは好ましくない。例えば、基準電圧Ｖｒが一定である場合、第４のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔ２が増大するにつれて、駆動回路３４，３６に供給される駆動回路動作電圧Ｖｄｄ２が電源電圧Ｖｄｄとの差が小さくなり、消費電力の減少効果が小さくなる。
【００５７】
また、第１のＮＭＯＳトランジスタ２２の閾値電圧Ｖｔ２が低くなるにつれて、出力端子ＯＵＴをＬＯＷとするために駆動回路３４の出力がＬＯＷとなった場合でも、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２が完全にはＯＦＦならず、消費電力が増大する。特に、Ｖｔ２が負になると、出力端子ＯＵＴを高インピーダンスにするためにＥＮ信号をＨＩＧＨにしてもプルアップ側出力トランジスタ２２がＯＮ状態のままとなり、出力端子を高インピーダンス状態にすることができない。
【００５８】
従って、第１のＮＭＯＳトランジスタ２２および第４のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔ２は、０Ｖ以上の範囲で設定することが好ましい。現実には、さらに、製造工程によるバラツキを考慮しても、負にならないように設定することが好ましい。具体的には、例えば、製造工程による閾値電圧のバラツキが±０．１Ｖであるとすると、第１のＮＭＯＳトランジスタ２２および第４のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔ２は、０．１Ｖ以上とする。
【００５９】
なお、上述の特許文献１に記載されたように、閾値電圧設定用のイオン注入を２回に分けて行うことにより、同一半導体基板上に、閾値電圧が異なる２種類のＮＭＯＳトランジスタを形成することができる。従って、図１に示す本発明の出力回路２０を有する半導体集積回路１０は、従来の出力回路１４０を有する半導体集積回路に比較して、大きなコストアップを招くことなく、製造することができる。
【００６０】
この場合、例えば、第２のＮＭＯＳトランジスタ２４および第３のＮＭＯＳトランジスタ２６は、半導体集積回路１０内で使用される他のＮＭＯＳトランジスタと同時に、閾値電圧設定用イオン注入を行うことによって形成する。従って、トランジスタの寸法に依存する閾値電圧の変化を無視すれば、第２のＮＭＯＳトランジスタ２４、第３のＮＭＯＳトランジスタ２６、および、半導体集積回路１０内で使用される他のＮＭＯＳトランジスタは、同一の閾値電圧を有する。第１のＮＭＯＳトランジスタ２２の閾値電圧と第４のＮＭＯＳトランジスタ３２の閾値電圧とについても、同様に、寸法による変化を無視すれば、同一である。
【００６１】
次に、図２に、図１の出力回路２０の出力段動作電圧供給源および駆動回路動作電圧供給源に供給する、基準電圧Ｖｒを生成する、基準電圧源５０の一例の回路図を示す。
【００６２】
図２に示す基準電圧源５０は、第１および第２のＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ５２，５４と、演算増幅器５６と、抵抗Ｒ１，Ｒ２とからなる。第１のＰＭＯＳトランジスタ５２は正の閾値電圧を持つ。第２のＰＭＯＳトランジスタ５４は負の閾値電圧を有する。
【００６３】
第１のＰＭＯＳトランジスタ５２は、ゲートとソースが電源電圧Ｖｄｄに接続され、第２のＰＭＯＳトランジスタ５４は、ゲートとドレインがＧＮＤに接続されている。そして、第１のＰＭＯＳトランジスタ５２および第２のＰＭＯＳトランジスタ５４のドレインは、演算増幅器５６の非反転入力端子に接続されている。これにより、演算増幅器５６の非反転入力端子には、第１のＰＭＯＳトランジスタ５２および第２のＰＭＯＳトランジスタ５４の閾値電圧の差によって決まる一定の電圧が入力される。
【００６４】
そして演算増幅器５６の反転入力端子とＧＮＤとの間には抵抗Ｒ１が接続され、出力端子と反転入力端子との間には抵抗Ｒ２が接続されている。これにより、第１および第２のＰＭＯＳトランジスタの閾値電圧の差によって決まる、非反転入力端子の電圧と、抵抗Ｒ１とＲ２との比によって決定される基準電圧Ｖｒが、演算増幅器５６の出力端子から出力される。
【００６５】
閾値電圧が異なる第１のＰＭＯＳトランジスタ５２と第２のＰＭＯＳトランジスタ５４とは、閾値電圧が異なるＮＭＯＳトランジスタを形成するのと同様の方法で、形成することができる。すなわち、閾値電圧設定用イオン注入を２回に分けて行うことにより、同一半導体基板上に、製造コストを大きく増大させることなく、形成することができる。
【００６６】
図２に示す基準電圧源５０は、電源電圧Ｖｄｄよりも低い基準電圧Ｖｒしか生成することができない。しかし、前記のように、電源電圧Ｖｄｄが低くなった場合であっても、少なくともＶｄｄ＝２．４Ｖまでは、２Ｖの基準電圧を供給することが可能であることが確認された。
【００６７】
言うまでもなく、本発明の集積回路において、図２に示された基準電圧源を使用することは必須では無い。例えば、バンドギャップレファレンスを利用する基準電圧源など、様々な基準電圧源を利用することができる。さらに、基準電圧源を外付けとし、基準電圧Ｖｒを半導体集積回路外から供給することも可能である。
【００６８】
次に、図３に、図１に例示された本発明の出力回路２０を含んだ半導体集積回路１０の一例を示す。図２に示すのは、ＴＣＸＯ用の半導体集積回路１０であり、水晶振動子６４を接続するとともに電源電圧ＶｄｄおよびＧＮＤを供給することにより、出力端子ＯＵＴから、温度補償された一定周波数の出力信号を出力する。
【００６９】
図３の半導体集積回路１０は、例えば図１に示されたような出力回路２０と、図２に示されたような基準電圧源５０を含む。
【００７０】
図３の半導体集積回路１０は、また、発振回路６０、第５のＮＭＯＳトランジスタ６８，温度補償電圧発生回路７０を含む。発振回路６０は、インバータ６２と２個の可変容量ダイオード６６、およびその他の抵抗素子および容量素子と、外付けされた水晶振動子６４からなる電圧制御発振回路（ＶＣＯ）である。そして、この発振回路６０の可変容量ダイオード６６に、接合ダイオード、サーミスタ等の感温素子を含む温度補償電圧発生回路７０から補償電圧Ｖｃが供給されることにより、温度補償された一定周波数の信号を生成する。
【００７１】
この発振回路６０のインバータ６２には、第５のＮＭＯＳトランジスタ６８からなる発振回路動作電圧源から、発振回路動作電圧Ｖｄｄ３を供給する。これにより、集積回路１０に供給する電源電圧Ｖｄｄの変動による発振周波数の変動を抑制することができる。この発振回路電源電圧Ｖｄｄ３の生成にも、出力回路２０に供給するものと同一の基準電圧Ｖｒを利用することができる。すなわち、図２に示されるＴＣＸＯ用集積回路１０は、１個の基準電圧発生回路５０を必要とするのみである。
【００７２】
以上、本発明の半導体集積回路、およびそれを構成する出力回路を具体例に沿って説明した。しかし、本発明がこの具体例に限定されることはなく、様々な変形、改良が可能であることは言うまでもない。
【００７３】
例えば、図１の出力回路においては、プルアップ側駆動回路３４を構成する３段のＣＭＯＳゲート３４ａ，３４ｂ，３４ｃ、および、プルダウン側駆動回路３６を構成する２段のＣＭＯＳゲート３６ａ，３６ｂの全てに、電源電圧Ｖｄｄよりも低く、出力段動作電圧Ｖｄｄ１よりも高い、駆動回路動作電圧Ｖｄｄ２を供給している。しかしこれは、本発明にとって必ずしも必須ではない。
【００７４】
すなわち、まず、駆動回路３４，３６の中で、最も大きな電力を消費するのは、出力トランジスタ２２，２４のゲートに入力する駆動信号および反転駆動信号を出力する、最終段のＣＭＯＳゲートであるインバータ３４ｃ，３６ｂである。従って、最終段のインバータ３４ｃ，３６ｂに電源電圧Ｖｄｄよりも低い動作電圧を供給することのみによっても、ある程度の消費電力低減効果が得られる。
【００７５】
また、プルアップ側出力トランジスタである第１のＮＭＯＳトランジスタ２２のゲート電圧をドレインよりも高い電圧にまで上昇させ、出力振幅の低下を抑制するために、出力段動作電圧Ｖｄｄ１よりも高い駆動回路動作電圧Ｖｄｄ２を供給することが必須であるのは、プルアップ側駆動回路３４の最終段のＣＭＯＳゲートであるインバータ３４ｃのみである。プルアップ側駆動回路３４のその他の段、および、プルダウン側駆動回路３６には、異なる動作電圧を供給することも可能である。例えば、Ｖｄｄ１と同一の電圧、もしくはさらに低い電圧を供給し、消費電力をさらに低減することも可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の集積回路を構成する出力回路の一例を示す回路図である。
【図２】図１の出力回路とともに使用される基準電圧生成回路の一例を示す回路図である。
【図３】本発明の半導体集積回路の一例を示す回路図である。
【図４】ＣＭＯＳロジック集積回路用の従来の出力回路の一例を示す回路図である。
【図５】ＣＭＯＳロジック集積回路用の従来の集積回路の他の一例を示す回路図である。
【図６】ＴＣＸＯ用の従来の出力回路の一例を示す回路図である。
【図７】本願発明者が検討した出力回路を示す回路図である。
【符号の説明】
【００７７】
１０  半導体集積回路
２０，１２０，１４０，１６０  出力回路
２２，１４２  第１のＮＭＯＳトランジスタ
２４，１４４  第２のＮＭＯＳトランジスタ
２６，１４６  第３のＮＭＯＳトランジスタ
３２  第４のＮＭＯＳトランジスタ
３４  プルアップ側駆動回路
３６  プルダウン側駆動回路
５０，１５０，１５２  基準電圧源
６０  発振回路
７０  温度補償電圧発生回路
【図１】
2006211514.tif 000003
【図２】
2006211514.tif 000004
【図３】
2006211514.tif 000005
【図４】
2006211514.tif 000006
【図５】
2006211514.tif 000007
【図６】
2006211514.tif 000008
【図７】
2006211514.tif 000009