(57)【要約】【課題】各ＰＨＹレイヤ機能部へのセル送出頻度に応じたポーリングを実施することで、効率のよいＡＴＭセルの転送を可能とする。【解決手段】セルバッファメモリ１２は、ＡＴＭスイッチング機能部１１によりスイッチングされたＡＴＭセルを、各ＰＨＹレイヤ機能部２毎に格納する。セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。送信アドレス制御部１５は、セルカウンタ１４によりカウントされた各ＰＨＹレイヤ機能部２毎の待機セル数と、閾値設定レジスタ１６に設定された閾値との比較を行い、この比較結果に基づいてＡＴＭセル送信部１３を制御することによりアドレスポーリングの制御を行う。【選択図】図１
2006203570.tif 000002
【特許請求の範囲】
【請求項１】
ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とがＵＴＯＰＩＡレベル２バスインタフェースにより接続されたＡＴＭセル転送システムにおいて前記ＡＴＭレイヤ機能部から前記複数のＰＨＹレイヤ機能部に対してポーリングを行う際のアドレスを決定するためのアドレスポーリング制御方法であって、
前記ＡＴＭレイヤ機能部から前記ＰＨＹレイヤ機能部に送信しようとするＡＴＭセルを、そのヘッダの情報に基づいて宛先となるＰＨＹレイヤ機能部毎にスイッチングするステップと、
スイッチングされた前記ＡＴＭセルを前記各ＰＨＹレイヤ機能部毎に格納するステップと、
格納された前記各ＰＨＹレイヤ機能部毎のＡＴＭセルを待機セル数としてカウントするステップと、
カウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、予め設定された待機セル数の閾値との比較を行い、該比較結果に基づいて前記ＡＴＭセル送信部を制御することによりアドレスポーリングの制御を行うステップと、
を備えたアドレスポーリング方法。
【請求項２】
前記アドレスポーリングの制御を行うステップでは、カウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、予め設定された閾値との比較結果に基づいて、前記各ＰＨＹレイヤ機能部毎の１ポーリング周期における送信回数を決定し、決定した送信回数が実現されるようにＡＴＭセルの送信制御を行う請求項１記載のアドレスポーリング方法。
【請求項３】
ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とがＵＴＯＰＩＡレベル２バスインタフェースにより接続されたＡＴＭセル転送システムであって、
前記ＡＴＭレイヤ機能部が、
前記ＰＨＹレイヤ機能部に送信しようとするＡＴＭセルを、そのヘッダの情報に基づいて宛先となるＰＨＹレイヤ機能部毎にスイッチングするＡＴＭスイッチング機能部と、
前記ＡＴＭスイッチング機能部によりスイッチングされたＡＴＭセルを前記各ＰＨＹレイヤ機能部毎に格納するセルバッファメモリと、
前記セルバッファメモリに格納された前記各ＰＨＹレイヤ機能部毎のＡＴＭセルを待機セル数としてカウントするセルカウンタと、
ＵＴＯＰＩＡレベル２に準拠したＡＴＭセルの送信処理を行うＡＴＭセル送信部と、
待機セル数の閾値と該閾値により設定された待機セル数の範囲に応じた送信回数が記憶されている閾値設定レジスタと、
前記セルカウンタによりカウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、前記閾値設定レジスタに設定された閾値との比較を行い、該比較結果に基づいて前記ＡＴＭセル送信部を制御することによりアドレスポーリングの制御を行う送信アドレス制御部と、
を備えたＡＴＭセル転送システム。
【請求項４】
前記送信アドレス制御部は、前記セルカウンタによりカウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、前記閾値設定レジスタに設定された閾値との比較結果に基づいて、前記各ＰＨＹレイヤ機能部毎の１ポーリング周期における送信回数を決定し、決定した送信回数が実現されるように前記ＡＴＭセル送信部の制御を行う請求項３記載のＡＴＭセル転送システム。
【請求項５】
前記送信アドレス制御部が、
前記ＡＴＭセル送信部から各ＰＨＹレイヤ機能部に出力されるアドレス信号を監視して、ポーリング周期毎にポーリング回数判定の契機となる信号を出力するとともに、ポーリング制御用として前記アドレス信号を転送するポーリングアドレス監視部と、
前記ポーリングアドレス監視部からの信号を契機に前記セルカウンタの待機セル数を前記閾値設定レジスタに設定されている閾値と比較して、前記各ＰＨＹレイヤ機能部毎の１ポーリング周期における送信回数を決定するポーリング回数判定部と、
前記ポーリング回数判定部により決定された前記各ＰＨＹレイヤ機能部毎の送信回数を、次のポーリングアドレス周期にて前記ポーリングアドレス監視部から転送されてきたアドレス信号に基づいて制御タイミングを判断し、前記ＡＴＭセル送信部のポーリングアドレス生成に反映させるポーリング制御部と、
から構成されている請求項３または４記載のＡＴＭセル転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とがＵＴＯＰＩＡレベル２バスインタフェース(以下、ＵＴＯＰＩＡ  Ｌ２バス)により接続されたＡＴＭセル転送システムに関し、特に、このＡＴＭセル転送システムにおいてＡＴＭレイヤ機能部から複数のＰＨＹレイヤ機能部に対してポーリングを行う際のアドレスを決定するためのアドレスポーリング制御方法に関する。
【背景技術】
【０００２】
ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部をマルチ接続する際のＡＴＭセル転送方式として、ＡＴＭフォーラムにＵＴＯＰＩＡレベル２バスインタフェース(以下、ＵＴＯＰＩＡ  Ｌ２バス)が規定されている。
【０００３】
図６にＡＴＭレイヤ機能部とＰＨＹレイヤ機能部とがＵＴＯＰＩＡ  Ｌ２バスにより接続された従来のＡＴＭセル転送システムの構成を示す。この従来のＡＴＭセル転送システムでは、図６に示されるように、ＡＴＭレイヤ機能部７１とＰＨＹレイヤ機能部２とは、ＵＴＯＰＩＡ  Ｌ２に基づいたバス形式で接続される。ＡＴＭレイヤ機能部７１は、ＵＴＯＰＩＡ  Ｌ２バス３のマスタとして動作し、ＡＴＭセルを各ＰＨＹレイヤ機能部２に送信する。ＡＴＭレイヤ機能部７１には、最大３１個のＰＨＹレイヤ機能部２が接続可能となっている。
【０００４】
ＵＴＯＰＩＡ  Ｌ２バス３は、ＡＴＭレイヤ機能部７１からＰＨＹレイヤ機能部２にＡＴＭセルを転送する送信データ（TxDATA）、ＰＨＹレイヤ機能部２をポーリングするための送信アドレス（TxADDR）、ＰＨＹレイヤ機能部２がＡＴＭレイヤ機能部７１にセルの受信可否を報告するための送信クラブ（TxClav）、ＡＴＭレイヤ機能部７１がセル送信時にＰＨＹレイヤ機能部２に送信データ有効を示す送信イネーブル（TxEnb）、ＰＨＹレイヤ機能部２にデータの先頭位置を通知する送信ＳＯＣ（TxSOC）からなる制御信号にて成り立っている。全ての制御信号は、送信クロック（TxCLK）に同期して駆動される。送信アドレスTxADDRは５ビットで構成され、ＰＨＹレイヤ機能部２のＰＨＹ番号（００ｈ〜１Ｅｈ）を示す。
【０００５】
ＵＴＯＰＩＡ  Ｌ２バス３では、ＡＴＭレイヤ機能部７１からＰＨＹレイヤ機能部２へのセル転送処理について、複数のＰＨＹレイヤ機能部２にそれぞれＰＨＹ番号をあらかじめ割り当て、ＡＴＭレイヤ機能部７１から送信アドレス（TxADDR）としてＰＨＹ番号をポーリングすることで、セル送信先のＰＨＹレイヤ機能部２の受信可否を認識し、セルを転送する方法が規定されている。
【０００６】
このようなＡＴＭセル転送システムにおける従来のアドレスポーリング制御方法におけるＡＴＭセル転送の動作を図７および図８を参照して説明する。
【０００７】
従来のＡＴＭレイヤ機能部７１の基本構成例を図７に、そのタイミングチャートを図８に示す。
【０００８】
このＡＴＭレイヤ機能部７１は、ＡＴＭスイッチング機能部と、セルバッファメモリ１２と、ＡＴＭセル送信部１３と、送信クロック生成部１７とを備えている。
【０００９】
ＡＴＭスイッチング機能部１１は、ＡＴＭセルのヘッダの情報に基づき、セルをＰＨＹレイヤ機能部２毎に区分けされたセルバッファメモリ１２に格納する。ＡＴＭスイッチング機能部１１からセルバッファメモリ１２への格納動作は、ＡＴＭセル送信部１３のセル送信動作と非同期で独立して行われる。
【００１０】
ＡＴＭセル送信部１３は、クロック生成部１７にて生成されたTxCLKに基づいてTxADDRを順次変化（図８では昇順を想定）させてアドレスポーリングを行い、各ＰＨＹレイヤ機能部２の受信可否を確認している。またアドレスポーリングにおいて、ＡＴＭセル送信部１３は、ＰＨＹ番号「１Ｆｈ」を未使用番号として、有効アドレスの間に挿入しウェイト時間を設けることで、ＰＨＹレイヤ機能部２の応答を待つ。
【００１１】
図８において、クロック「４」のタイミングでは、TxADDR「０１ｈ」が送信されており、これに対応したＰＨＹレイヤ機能部（０１ｈ）が選択される。ＰＨＹレイヤ機能部（０１ｈ）は自分に割り当てられているＰＨＹ番号と同じTxADDRを認識すると、セルを受信可能な場合には、次のクロック「５」のタイミングでTxClavにて通知する。ＡＴＭセル送信部１３はクロック「５」のタイミングでアドレスポーリングに「１F」を挿入しウェイト時間を置いており、この時にTxClavが入力されると選択したＰＨＹレイヤ機能部（０１ｈ）がデータ受信可能であることを認識する。
【００１２】
選択したＰＨＹレイヤ機能部（０１ｈ）が受信可能と認識されると、ＡＴＭセル送信部１３は、セルバッファメモリにそのＰＨＹレイヤ機能部（０１ｈ）に対応した送信待機セルがある場合、クロック「６」のタイミングでTxADDR「０１ｈ」を再度送信する。そして、ＰＨＹレイヤ機能部（０１ｈ）がTxADDRを認識するクロック「７」のタイミングにてデータの転送を開始する。また、データの転送開始と同時に、送信データ有効を示すTxEnbと、データ転送の先頭を示すTxSOCを通知する。ＰＨＹレイヤ機能部（０１ｈ）はTxADDR、TxEnb、およびTxSOCに基づいて自分宛てのセルを受信する。
【００１３】
ＰＨＹレイヤ機能部（０１ｈ）へのセル転送中、アドレスポーリングは次のＰＨＹ番号「０２ｈ」から継続して行われる（クロック「８」のタイミング）。上記ＰＨＹレイヤ機能部（０１ｈ）へのアドレスポーリングと同様に行われ、クロック「１３」のタイミングに示すように次にセルを受信可能なＰＨＹレイヤ機能部（０４ｈ）が認識されると、ＡＴＭセル送信部１３は次のセル転送にＰＨＹレイヤ機能部（０４ｈ）を予約する。クロック「５９」のタイミングにてＰＨＹレイヤ機能部（０１ｈ）へのセル転送が終了すると、ウェイトを1クロック置いてクロック「６１」のタイミングから予約されたＰＨＹレイヤ機能部（０４ｈ）へのセル転送を開始する。
【００１４】
上記の従来の転送方法では、各ＰＨＹレイヤ機能部２へのポーリングは、送信頻度に関わらず全ＰＨＹレイヤ機能部２が一定の回数で行われている。
【００１５】
仮に、セルバッファメモリ（０１ｈ）に送信待機セルが１０セル格納されており、他のＰＨＹレイヤ機能部２行きの送信待機セルは０セルであったとする。この場合においても、ポーリング動作が全ＰＨＹレイヤ機能部２に対して一定の回数で行われているため、ＰＨＹレイヤ機能部（０１ｈ）への送信セルは他の送信セルがないのにも関わらずポーリング周期×Ｎ（Ｎはセルバッファメモリに格納されている順序）時間セルバッファメモリ１２に滞留することとなる。
【００１６】
上述したように従来のセル転送処理のポーリング方法は、回路規模を簡略化するために、昇順または降順といった順序的な確認方法がとられている。また、ＡＴＭレイヤ機能部７１が扱える最大のＰＨＹレイヤ機能部数のＰＨＹ番号を通知する方法で、ＰＨＹレイヤ機能部２の使用、未使用に関わらず行われている。
【００１７】
上記ポーリングでは、各ＰＨＹレイヤ機能部２へのセルの送出頻度、または各ＰＨＹレイヤ機能部２の使用、未使用に関わらず一律（各ＰＨＹレイヤ機能部へのセル送出が同一帯域）にて送信が行われている。このため送信頻度の多いＰＨＹ機能部のセルの滞留時間が増加し、場合によってはセルバッファメモリがオーバーフローしてセルの廃棄を引き起こすという問題がある。
【００１８】
このような問題の解決を目的としたポーリング制御方法が、例えば、特許文献１に紹介されている。このポーリング制御方法は、ＰＨＹ番号変換レジスタ書き込み機能とＰＨＹ番号変換レジスタ機能を備え、アドレスポーリングの順序を任意に変更可能とするものである。しかし、ＰＨＹレイヤ機能部の使用/未使用や送信頻度を判断する機能を有していない。このため、使用者が直接レジスタに書き込みを行う必要があり、装置が自立的にポーリング順序を変更することが出来ない。これは、多様に変化するトラフィック状況に合わせた柔軟な対応が出来ないという欠点がある。
【特許文献１】特開平１１−２７２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述した従来のポーリングでは、各ＰＨＹレイヤ機能部へのセルの送出頻度、または各ＰＨＹレイヤ機能部の使用、未使用に関わらず一律（各ＰＨＹレイヤ機能部へのセル送出が同一帯域）にて送信が行われている。このため送信頻度の多いＰＨＹレイヤ機能部のセルの滞留時間が増加し、場合によってはセルバッファメモリがオーバーフローしてセルの廃棄を引き起こすという問題があった。
【００２０】
本発明の目的は、各ＰＨＹレイヤ機能部へのセル送出頻度に応じたポーリングを実施することで、効率のよいＡＴＭセルの転送を可能とするシステムを提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とがＵＴＯＰＩＡレベル２バスインタフェースによりマルチ接続されたＡＴＭセル転送システムに対して適用される。
【００２２】
上記目的を達成するために、本発明のＡＴＭセル転送システムは、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とがＵＴＯＰＩＡレベル２バスインタフェースにより接続されたＡＴＭセル転送システムであって、
前記ＡＴＭレイヤ機能部が、
前記ＰＨＹレイヤ機能部に送信しようとするＡＴＭセルを、そのヘッダの情報に基づいて宛先となるＰＨＹレイヤ機能部毎にスイッチングするＡＴＭスイッチング機能部と、
前記ＡＴＭスイッチング機能部によりスイッチングされたＡＴＭセルを前記各ＰＨＹレイヤ機能部毎に格納するセルバッファメモリと、
前記セルバッファメモリに格納された前記各ＰＨＹレイヤ機能部毎のＡＴＭセルを待機セル数としてカウントするセルカウンタと、
ＵＴＯＰＩＡレベル２に準拠したＡＴＭセルの送信処理を行うＡＴＭセル送信部と、
待機セル数の閾値と該閾値により設定された待機セル数の範囲に応じた送信回数が記憶されている閾値設定レジスタと、
前記セルカウンタによりカウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、前記閾値設定レジスタに設定された閾値との比較を行い、該比較結果に基づいて前記ＡＴＭセル送信部を制御することによりアドレスポーリングの制御を行う送信アドレス制御部とを備えている。
【００２３】
また、前記送信アドレス制御部は、前記セルカウンタによりカウントされた前記各ＰＨＹレイヤ機能部毎の待機セル数と、前記閾値設定レジスタに設定された閾値との比較結果に基づいて、前記各ＰＨＹレイヤ機能部毎の１ポーリング周期における送信回数を決定し、決定した送信回数が実現されるように前記ＡＴＭセル送信部の制御を行うようにしてもよい。
【００２４】
さらに、前記送信アドレス制御部を、
前記ＡＴＭセル送信部から各ＰＨＹレイヤ機能部に出力されるアドレス信号を監視して、ポーリング周期毎にポーリング回数判定の契機となる信号を出力するとともに、ポーリング制御用として前記アドレス信号を転送するポーリングアドレス監視部と、
前記ポーリングアドレス監視部からの信号を契機に前記セルカウンタの待機セル数を前記閾値設定レジスタに設定されている閾値と比較して、前記各ＰＨＹレイヤ機能部毎の１ポーリング周期における送信回数を決定するポーリング回数判定部と、
前記ポーリング回数判定部により決定された前記各ＰＨＹレイヤ機能部毎の送信回数を、次のポーリングアドレス周期にて前記ポーリングアドレス監視部から転送されてきたアドレス信号に基づいて制御タイミングを判断し、前記ＡＴＭセル送信部のポーリングアドレス生成に反映させるポーリング制御部とから構成するようにしてもよい。
【００２５】
本発明によれば、セルカウンタにてセルバッファメモリに格納されたＰＨＹレイヤ機能部毎の待機セル数をカウントし、送信アドレス制御部において閾値設定レジスタに設定された閾値と比較することで、各ＰＨＹレイヤ機能部への待機セル数に応じてアドレスポーリングの回数を変更する制御が行われる。これにより、特定のＰＨＹレイヤ機能部行きのセルの滞留と廃棄を抑制するとともに、ＰＨＹレイヤ機能部毎のセルの滞留時間を均一とした効率のよいＡＴＭセル転送を可能とする。
【発明の効果】
【００２６】
以上説明したように、本発明によれば、セルカウンタによりセル送信の頻度を判断し、送信アドレス制御部ではこの送信頻度に応じてＰＨＹレイヤ機能部２へのポーリング回数を制御するようにしているので、送信頻度の高いセルのポーリングが優先して実施され、特定のＰＨＹレイヤ機能部行きのセルの滞留と廃棄を抑制するとともに、ＰＨＹレイヤ機能部毎のセルの滞留時間を均一とした効率のよいＡＴＭセル転送が可能となるというという効果を得ることができる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（第１の実施形態）
図１は本発明の第１の実施形態のＡＴＭセル転送システムにおけるＡＴＭレイヤ機能部１の構成を示すブロック図である。図１において、図７中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００２９】
本実施形態のＡＴＭセル転送システムは、図６に示した従来のＡＴＭセル転送システムに対して、ＡＴＭレイヤ機能部７１を図１に示したＡＴＭレイヤ機能部１に置き換えた構成となっている。
【００３０】
本実施形態のＡＴＭセル転送システムにおけるＡＴＭレイヤ機能部１は、図１に示されるように、ＡＴＭスイッチング機能部１１と、セルバッファメモリ１２と、ＡＴＭセル送信部１３と、セルカウンタ１４と、送信アドレス制御部１５と、閾値設定レジスタ１６と、送信クロック生成部１７とを備えている。
【００３１】
本実施形態におけるＡＴＭレイヤ機能部１は、図７に示した従来のＡＴＭセル転送システムにおけるＡＴＭレイヤ機能部７１に対して、セルカウンタ１４と、送信アドレス制御部１５と、閾値設定レジスタ１６とが新たに追加された構成となっている。
【００３２】
ＡＴＭスイッチング機能部１１は、ＰＨＹレイヤ機能部２に送信しようとするＡＴＭセル（以下、セルと略す。）を、そのヘッダの情報に基づいて宛先となるＰＨＹレイヤ機能部毎にスイッチングしてセルバッファメモリ１２に格納する。
【００３３】
セルバッファメモリ１２は、ＡＴＭスイッチング機能部１１によりスイッチングされたＡＴＭセルを、各ＰＨＹレイヤ機能部２毎に格納する。
【００３４】
セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。
【００３５】
ＡＴＭセル送信部１３は、ＵＴＯＰＩＡレベル２に準拠したＡＴＭセルの送信処理を行う。
【００３６】
閾値設定レジスタ１６は、待機セル数の閾値とこの閾値により設定された待機セル数の範囲に応じた送信回数が記憶されている。
【００３７】
送信アドレス制御部１５は、セルカウンタ１４によりカウントされた各ＰＨＹレイヤ機能部２毎の待機セル数と、閾値設定レジスタ１６に設定された閾値との比較を行い、この比較結果に基づいてＡＴＭセル送信部１３を制御することによりアドレスポーリングの制御を行う。さらに具体的には、送信アドレス制御部１５は、セルカウンタ１４によりカウントされた各ＰＨＹレイヤ機能部２毎の待機セル数と、閾値設定レジスタ１６に設定された閾値との比較結果に基づいて、各ＰＨＹレイヤ機能部２毎の１ポーリング周期における送信回数を決定し、決定した送信回数が実現されるようにＡＴＭセル送信部１３のアドレスポーリングの回数制御を行う。
【００３８】
例えば、セルバッファメモリ１２にＰＨＹレイヤ機能部（０１ｈ）行きのセルが１０セル滞留している状態とする。この時の閾値設定レジスタ１６に、待機セル数の閾値として「５」、送信回数として「２」が設定されていたとすると、次のアドレスポーリングにおいて、アドレス「０１」への送信が続けて２回実施される。
【００３９】
このように各ＰＨＹレイヤ機能部２の送信頻度をセルバッファメモリの待機セル数から判断し、送信頻度に応じてＰＨＹレイヤ機能部２へのポーリング回数を制御することで、特定ＰＨＹレイヤ機能部２のセルの滞留と廃棄を抑制するとともに、ＰＨＹ機能部２毎のセルの滞留時間を均一とした効率のよいＡＴＭセルの転送を実現する。
【００４０】
次に、本実施形態のＡＴＭセル転送システムにおける特徴部分である送信アドレス制御部１５の構成を図２に示す。
【００４１】
送信アドレス制御部１５は、図２に示されるように、ポーリングアドレス監視部２１と、ポーリング回数判定部２２と、ポーリング制御部２３とから構成されている。
【００４２】
ポーリングアドレス監視部２１は、ＡＴＭセル送信部１３から各ＰＨＹレイヤ機能部２に出力されるアドレス信号（TxADDR）を監視して、ポーリング周期毎にポーリング回数判定の契機となる信号を出力する。また、ポーリングアドレス監視部２１は、ポーリング制御用としてTxADDRをポーリング制御部２３に転送する。
【００４３】
ポーリング回数判定部２２は、ポーリングアドレス監視部２１からの信号を契機にセルカウンタ１４のカウント値を閾値設定レジスタ１６の設定値と比較して、ＰＨＹレイヤ機能部２毎に1ポーリング周期における送信回数を決定し、ポーリング制御部２３に送信する。
【００４４】
ポーリング制御部２３は、ポーリング回数判定部２２から受信したＰＨＹレイヤ機能部毎の送信回数の情報を、次のポーリングアドレス周期にてＡＴＭセル送信部１３から受信したTxADDRで制御タイミングを判断し、ＡＴＭセル送信部１３のポーリングアドレス生成に反映させる。
【００４５】
次に、本実施形態のＡＴＭセル転送システムの動作を図面を参照して詳細に説明する。
【００４６】
セルカウンタ１４と送信アドレス制御部１５の動作について説明する。（図２参照。）
ポーリングアドレス監視部２１は、ＡＴＭセル送信部１３から各ＰＨＹレイヤ機能部２に出力されるアドレス信号（TxADDR）を監視する。ポーリング周期毎（例えば、TxADDR「００ｈ」を認識ごと）にポーリング回数判定の契機となる信号をポーリング回数判定部２２に出力する。
【００４７】
ポーリング回数判定部２２は、ポーリングアドレス監視部２１からの信号を契機にセルカウンタ１４のカウント値を読み込み、同時にセルカウンタ１４のカウント値をクリアする。読み込んだ値を閾値設定レジスタ１６の設定値と比較して、ＰＨＹレイヤ機能部２毎に1ポーリング周期における送信回数を決定し、ポーリング制御部２３に送信する。
【００４８】
ポーリング制御部２３は、ポーリング回数判定部２２から受信したＰＨＹレイヤ機能部２毎の送信回数の情報を、１ポーリング周期後にポーリングアドレス監視部２１から受信したTxADDRで制御タイミングを判断し、ＡＴＭセル送信部１３のポーリングアドレス生成に反映させる。
【００４９】
ポーリング制御部２３からＡＴＭセル送信部１３へのポーリング回数制御は、「ＲＥＰＥＡＴ」、「ＳＫＩＰ」の２つの制御信号により行う。ＲＥＰＥＡＴは、当該ＰＨＹレイヤ機能部２へのセル送信の繰り返し要求を表す信号である。ＳＫＩＰは、次のＰＨＹレイヤ機能部２へのポーリングのＳＫＩＰ要求を表す。ＳＫＩＰは５ビットであり、ポーリングアドレスのＳＫＩＰ幅を通知する。
【００５０】
図３に、本実施形態のＡＴＭセル転送システムにおける処理の１例を示す。ここでは、説明を簡単にするため、アドレス数を３１から４に置き換える。つまり、ここでは、ＰＨＹレイヤ機能部２のアドレスとしては、００ｈ、０１ｈ、０２ｈ、０３ｈの４つのみが存在するものとして説明を行う。
【００５１】
また、閾値設定レジスタ１６には、複数の閾値を設定可能とする。ここで、閾値として「セル数＝０、送信回数＝０」と設定することで、送信するセルがないＰＨＹレイヤ機能部２へのポーリングをなくし、無駄なセルの滞留時間を軽減することが可能である。また、待機セルの多いＰＨＹレイヤ機能部２については、例えば例として閾値を「待機セル数＝５以上、送信回数＝２」と設定することで、待機セル数の多いＰＨＹレイヤ機能部２については１周期におけるポーリング回数を増やし、滞留時間を軽減することが可能としている。
【００５２】
ここで、セルカウンタ１４における各ＰＨＹレイヤ機能部（００ｈ、０１ｈ、０２ｈ、０３ｈ）２の待機セル数が、それぞれ「１」、「６」、「０」、「２」であったとする。すると、ポーリング回数判定部２２は、閾値設定レジスタ１６における設定値を参照して、ＰＨＹレイヤ機能部（００ｈ）２に対する送信回数を１回であると決定し、ＰＨＹレイヤ機能部（０１ｈ）２に対する送信回数を２回であると決定し、ＰＨＹレイヤ機能部（０３ｈ）２に対する送信回数を０回であると決定し、ＰＨＹレイヤ機能部（０３ｈ）２に対する送信回数を１回であると決定する。
【００５３】
そのため、ポーリング制御部２３は、１ポーリング周期において、各ＰＨＹレイヤ機能部（００ｈ、０１ｈ、０２ｈ、０３ｈ）２に対して当初はそれぞれ１回ずつポーリングを行うはずたったのを、アドレス００ｈに対しては１回、アドレス０１ｈに対しては２回、アドレス０２ｈに対しては０回、アドレス０３ｈに対しては１回のポーリングが行われるようにＡＴＭセル送信部１３を制御する。
【００５４】
次に、図４を参照して、本実施形態におけるＡＴＭレイヤ機能部１の動作を説明する。図４は、本発明におけるポーリング回数制御のタイミングチャートである。
【００５５】
ＡＴＭレイヤ機能部１とＰＨＹレイヤ機能部２間の基本的なセル転送動作は、従来のＡＴＭセル転送システムにおける動作と同様である。ＡＴＭレイヤ機能部１は、TxADDRにてＰＨＹレイヤ機能部２のポーリングを行い、選択したＰＨＹレイヤ機能部２からのTxClavにて受信可能を認識すると、TxDATA、TxEnb、およびTxSOCの制御信号を駆動して、ＰＨＹレイヤ機能部２へセルの転送を行う。
【００５６】
先に説明した送信アドレス制御部１５の動作により、ＰＨＹレイヤ機能部（０１ｈ）２のセルの滞留が確認されポーリング回数判定部２２にて「送信回数＝２」と判断されていたとする。アドレスポーリングにおいて、クロック「４」のタイミングでＰＨＹレイヤ機能部「０１ｈ」が選択されると、ポーリング制御部２３はクロック「５」のタイミングにてＲＥＰＥＡＴ信号を駆動し、ＡＴＭセル送信部１３にＰＨＹレイヤ機能部（０１ｈ）へのセル転送の繰り返し要求を通知する。ＡＴＭセル送信部１３は、ＲＥＰＥＡＴ信号にてＰＨＹレイヤ機能部（０１ｈ）へのポーリングの繰り返しを認識し、ＲＥＰＥＡＴ信号駆動中はアドレスポーリングを停止する。アドレスポーリング停止中のＴｘＡＤＤＲは送信中のＰＨＹレイヤ機能部（０１ｈ）２に固定とする。
【００５７】
ＡＴＭセル送信部１３からＰＨＹレイヤ機能部（０１ｈ）２へのセル転送動作は、従来と同様に行われる。クロック「５９」のタイミングにてＰＨＹレイヤ機能部（０１ｈ）２へのセル転送が終了すると、ウェイトを1クロック置いてクロック「６１」のタイミングから繰り返し要求されている（０１ｈ）への２セル目の転送を開始する。
【００５８】
ポーリング制御部２３は、２セル目への転送が開始した次のクロック「６２」のタイミングでＲＥＰＥＡＴ信号の駆動をやめて、ＡＴＭセル送信部１３へ繰り返し要求解除の通知を行う。ＡＴＭセル送信部１３は、ＲＥＰＥＡＴ信号にて繰り返し要求解除を認識してクロック「６３」のタイミングよりアドレスポーリングを再開する。
【００５９】
上記のように、ポーリング制御部２３は、ポーリング回数判定部２２にてＰＨＹレイヤ機能部の送信回数が「Ｎ回」であった場合、ＡＴＭセル送信部１３にＲＥＰＥＡＴ信号を「Ｎ−１セル」分出力することで、複数送信制御を実現する。
【００６０】
またＰＨＹレイヤ機能部（０３ｈ）２のセルの滞留がなく、ポーリング回数判定部２２にて「送信回数＝０」と判断されていたとする。ポーリング制御部２３は、クロック「６３」のタイミングにてＴｘＡＤＤＲ（０２ｈ）を認識すると、クロック「６４」のタイミングでＳＫＩＰ信号を駆動する。ＡＴＭセル送信部１３は、ＳＫＩＰ信号にてＳＫＩＰを認識し、クロック「６５」のタイミングでＰＨＹレイヤ機能部（０３ｈ）２をスキップしてＰＨＹレイヤ機能部（０４ｈ）２からポーリングする。
【００６１】
上記のように、ポーリング制御部２３は、ポーリング回数判定部２２にてＰＨＹレイヤ機能部２の送信回数が「０回」であった場合、ＡＴＭセル送信部１３にＳＫＩＰ信号を出力することで、当該ＰＨＹレイヤ機能部２へのポーリングのＳＫＩＰを実現する。ＳＫＩＰ信号は5ビットとして、5ビットにてＳＫＩＰ幅を表す。もし、ＰＨＹレイヤ機能部（０３ｈ）２からＰＨＹレイヤ機能部（０７ｈ）２まで「送信回数＝０」と判定されている場合、ＳＫＩＰ信号を「０５ｈ」と通知する。ＡＴＭセル送信部１３はＳＫＩＰ幅を認識して、クロック「６５」のタイミングでＰＨＹレイヤ機能部２を５つスキップしたＰＨＹレイヤ機能部（０８ｈ）２からポーリングする。
【００６２】
以上の転送処理により本実施形態によればセルの送信頻度を判断するセルカウンタ１４と、この送信頻度からポーリング回数を制御する送信アドレス制御部１５を備えたことにより、セル送信の頻度を判断し、送信頻度に応じてＰＨＹレイヤ機能部２へのポーリング回数を制御するようにしているので、トラフィックの状況に合わせて柔軟に帯域を変更することが可能となる。また、未使用ＰＨＹのポーリングをＳＫＩＰしてポーリングアドレスを制限することから効率のよいＡＴＭセルの転送を可能とする。そして、送信頻度の高いセルのポーリングを複数回実施することで、特定ＰＨＹレイヤ機能部２行きのセルの滞留と廃棄を抑制することができる。
【００６３】
また、同じくセルの送信頻度を判断するセルカウンタ１４と送信頻度からポーリング回数を制御する送信アドレス制御部１５を有し、不要なＰＨＹ機能部２へのポーリングをＳＫＩＰ制御することで、ポーリング周期を短縮した効率のよいセル転送が可能となる。
【００６４】
さらに、セルバッファメモリ１２の状況からセルの送信頻度を１ポーリング周期で監視しているので、予測の難しいトラフィックの状況に応じて柔軟に対応し、物理レイヤレベルでの帯域変更を行うことが可能となる。
【００６５】
（第２の実施形態）
次に、本発明の第２の実施形態のＡＴＭセル転送システムについて説明する。
【００６６】
上記第１の実施形態において説明したポーリング制御方法は、ＡＴＭレイヤ機能部からＰＨＹレイヤ機能部へのセル送信処理のポーリングに適応したものである。略同様な方法で本発明をＡＴＭレイヤ機能部のセル受信処理のポーリング、つまりＰＨＹレイヤ機能部からＡＴＭレイヤ機能部へのセル送信処理に適応することが可能である。本発明の第２の実施形態のＡＴＭセル転送システムは、ＰＨＹレイヤ機能部からＡＴＭレイヤ機能部へのセル送信処理に本発明を適応したものである。
【００６７】
図５に本発明の第２の実施形態のＡＴＭセル転送システムの構成を示す。本実施形態は、ＡＴＭレイヤ機能部５１と複数のＰＨＹレイヤ機能部５２とがＵＴＯＰＩＡレベル２バスインタフェース３によりマルチ接続された構成となっている。
【００６８】
本実施形態の各ＰＨＹレイヤ機能部５２は、それぞれ、ＵＴＯＰＩＡレベル２のスレーブとしてＡＴＭレイヤ機能部５１行きのセルの送信処理を行うＡＴＭセル送信部２５と、ＡＴＭレイヤ機能部行きのセルが格納されるセルバッファメモリ２６と、セルバッファメモリに格納されたセルのカウントを行うセルカウンタ２７と、閾値設定レジスタ２８と、セルカウンタ２７のカウントセル数と閾値設定レジスタ２８の値を比較しセル数が閾値を超えていた場合にアドレスポーリングの制御要求を行う判定部２９を有する。
【００６９】
またＡＴＭレイヤ機能部５１は、ＵＴＯＰＩＡレベル２のマスタとしてセルの受信処理を行うＡＴＭセル受信部３０と、ＰＨＹレイヤ機能部２からの要求に基づき受信アドレスポーリングの制御を行う受信アドレス制御部３１と、受信アドレスの制御における指標となる送信回数設定レジスタ３２とを有する。
【００７０】
ＵＴＯＰＩＡレベル２において、ＡＴＭレイヤ機能部５１の各ＰＨＹレイヤ機能部５２からのセル受信動作は、ＰＨＹレイヤ機能部５２からＡＴＭレイヤ機能部５１へＡＴＭセルを転送する受信データ（RxDATA）、ＰＨＹレイヤ機能部５２をポーリングするための受信アドレス（RxADDR）、ＰＨＹレイヤ機能部５２がＡＴＭレイヤ機能部５１に受信セルの有無を通知するための受信クラブ（RxClav）、ＡＴＭレイヤ機能部１がセル受信時にＰＨＹレイヤ機能部５２に受信データ有効を示す受信イネーブル（RxEnb）、ＰＨＹレイヤ機能部５２がＡＴＭレイヤ機能部５１に受信データの先頭位置を通知する受信ＳＯＣ（RxSOC）からなる制御信号により実現されている。
【００７１】
ＰＨＹレイヤ機能部５２は、ＡＴＭレイヤ機能部５１からのRxADDRにて自身のＰＨＹ番号を認識し、ＡＴＭレイヤ機能部５１行きのセルがセルバッファに格納されている場合、RxClavにてＡＴＭレイヤ機能部５１に通知する。ＡＴＭレイヤ機能部５１は、RxClavにて受信セルの有無を認識しＰＨＹレイヤ機能部５２からのセル受信処理へと移行する。
【００７２】
本実施形態では、ＰＨＹレイヤ機能部５２の判定部２９にて、一定周期（ポーリング周期）でセルバッファメモリ２６に格納されたセル数をセルカウンタ２７から確認を行い、閾値設定レジスタ２８の値以上のセルの滞留が見られた場合、ＡＴＭレイヤ処理部５１に受信ポーリング制御の要求をREQUEST信号にて通知する。ＡＴＭレイヤ処理部５１では、ＰＨＹレイヤ機能部５２からのREQUEST信号にてＰＨＹレイヤ機能部５２のセル滞留を認識する。そして受信アドレス制御部３１が次のポーリング周期において、送信回数設定レジスタ３２に設定された回数でＡＴＭセル受信部３０に対して当該ＰＨＹレイヤ機能部５２のポーリングの繰り返し制御を行う。
【００７３】
これにより、ＡＴＭレイヤ機能部５１がＰＨＹレイヤ機能部５２からのREQUEST信号により受信頻度を判断し、セルが滞留しているＰＨＹレイヤ機能部５２から受信回数を制御することで、ＰＨＹレイヤ機能部５２のセルの滞留を抑制した効率よいセル転送を実現することが出来る。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態のＡＴＭセル転送システムにおけるＡＴＭレイヤ機能部１の構成を示すブロック図である。
【図２】図１中の送信アドレス制御部１５の構成を示すブロック図である。
【図３】本発明の第１の実施形態のＡＴＭセル転送システムにおける処理の１例を示す図である。
【図４】図１のＡＴＭセル転送システムの動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態のＡＴＭセル転送システムの構成を示すブロック図である。
【図６】従来のＡＴＭセル転送システムの構成を示すブロック図である。
【図７】従来のＡＴＭセル転送システムにおけるＡＴＭレイヤ機能部７１の構成を示すブロック図である。
【図８】図７に示したＡＴＭレイヤ機能部７１の動作を示すタイミングチャートであある。
【符号の説明】
【００７５】
１    ＡＴＭレイヤ機能部
２    ＰＨＹレイヤ機能部
３    ＵＴＯＰＩＡレベル２バスインタフェース（ＵＴＯＰＩＡ  Ｌ２バス)
１１    ＡＴＭスイッチング機能部
１２    セルバッファメモリ
１３    ＡＴＭセル送信部
１４    セルカウンタ
１５    送信アドレス制御部
１６    閾値設定レジスタ
１７    送信クロック生成部
２１    ポーリングアドレス制御部
２２    ポーリング回数判定部
２３    ポーリング制御部
２５    ＡＴＭセル送信部
２６    セルバッファメモリ
２７    セルカウンタ
２８    閾値設定レジスタ
２９    判定部
３０    ＡＴＭセル受信部
３１    受信アドレス制御部
３２    送信回数設定レジスタ
３３    受信クロック生成部
５１    ＡＴＭレイヤ機能部
５２    ＰＨＹレイヤ機能部
７１    ＡＴＭレイヤ機能部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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