(57)【要約】【課題】  複数画素同時サンプリング方式における縦筋ゴーストの発生を防止する。【解決手段】ビデオドライバ２は映像信号ＳＩＧの遅延処理を行なうサンプルホールド回路２１−２６を有している。タイミングジェネレータ３はサンプルホールド回路の遅延処理タイミングを規定するラッチ信号ＳＨと駆動回路１３の同時サンプリング周期を規定するクロック信号ＨＣＫを出力する。駆動回路１３は、クロック信号ＨＣＫに応じて順次サンプリングパルスφを出力するシフトレジスタ１５と、各サンプリングパルスφに応答して同時サンプリング周期毎に複数の映像信号ＳＩＧを所定本数のデータラインＹに分配する水平スイッチＨＳＷとを有する。タイミングジェネレータ３は、ゴーストの起る条件から外れるように、ラッチ信号ＳＨとクロック信号ＨＣＫの位相差ΔｔDTG を調整する。【選択図】図１
2006259763.tif 000002
【特許請求の範囲】
【請求項１】
互いに直交するゲートライン及びデータラインの各交差部に配列した画素及び複数の映像信号を同時にサンプリングして所定本数のデータラインに一斉分配する駆動回路を備えた表示パネルと、予め画素の配列ピッチに応じて該複数の映像信号を相対的に遅延処理し該表示パネルに対する映像信号の供給タイミングを調整するビデオドライバと、該表示パネルに含まれる駆動回路の同時サンプリング周期を制御すると共に該ビデオドライバの遅延処理をタイミング制御するタイミングジェネレータとを有する表示装置であって、
前記ビデオドライバは該映像信号の遅延処理を行なうサンプルホールド回路を有しており、
前記タイミングジェネレータは該サンプルホールド回路の遅延処理タイミングを規定するラッチ信号と該駆動回路の同時サンプリング周期を規定するクロック信号を出力し、
前記駆動回路は、該クロック信号に応じて順次サンプリングパルスを出力するシフトレジスタと、各サンプリングパルスに応答して該同時サンプリング周期毎に複数の映像信号を所定本数のデータラインに分配する水平スイッチ群とを有し、
前記タイミングジェネレータは、以下のゴーストの起る条件式から外れるように、該ラッチ信号とクロック信号の位相差ΔｔDTG を調整する調整手段を有する事を特徴とする表示装置。
【数１】
2006259763.tif 000005
ここで、ΔｔDRGBは、サンプルホールド回路から水平スイッチに至る間の信号処理系における映像信号の遅延時間を表わし、ΔｔDHSRは表示パネルの駆動回路内におけるサンプリングパルスの遅延時間を表わし、ΔｔDTG はタイミングジェネレータの出力時におけるラッチ信号に対するクロック信号の位相差である遅延時間を表わし、ΔｔHCK はクロック信号の周期１／ｆHCK を表わし、Ａは表示パネルに入力される映像信号の遷移時間をしめす。
【請求項２】
ΔｔDRGB，Ａ，ΔｔDHSRが固定で、ΔｔHCK が変化する場合、前記調整手段は、ΔｔHCK の変化により上記条件式が成立するのを防ぐ様に、ΔｔDTG を調整する事を特徴とする請求項１記載の表示装置。
【請求項３】
ΔｔDRGB，Ａ，ΔｔHCK が固定で、ΔｔDHSRが変化する場合、前記調整手段は、ΔｔDHSRの変化に応じて上記条件式を成立させない様にΔｔDTG を調整する事を特徴とする請求項１記載の表示装置。
【請求項４】
ΔｔDHSR，ΔｔDTG ，ΔｔHCK が固定で、ΔｔDRGB，Ａが変化する場合、前記調整手段は、ΔｔDRGB及びＡの変化に応じて上記条件式を満たさない様にΔｔDTG を調整する事を特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示パネルとビデオドライバとタイミングジェネレータとからなる表示装置に関する。より詳しくは、複数画素同時サンプリング方式を採用する表示装置の駆動制御技術に関する。
【背景技術】
【０００２】
複数画素同時サンプリング方式はアクティブマトリクス型の液晶表示パネル等により代表される表示パネルの駆動方式として有力であり、例えば特開平４−１１６６８７号公報に開示されている。この方式によれば、カラー表示パネルは垂直方向に平行に配設され連続する三本毎に夫々赤（Ｒ）、緑（Ｇ）、青（Ｂ）の組をなす複数のデータラインを有している。又、水平方向に平行に配設された複数のゲートラインを有している。さらに、データライン及びゲートラインの各交差部に夫々スイッチング素子を介して接続された画素電極を有している。この画素電極は垂直方向（列方向）の一つおきに水平方向（行方向）に１／２画素ピッチ分ずらされて設けられていると共に、垂直方向の一つおきに該データラインに対して左右に交互に接続されている。加えて、データラインに対応して夫々設けられた複数の水平スイッチを有している。さらに、これらの水平スイッチを介して各データラインの各色毎に接続された三本のビデオラインを有しており、ビデオドライバから供給されたＲ，Ｇ，Ｂの映像信号を受け入れる。かかる構成において、水平スイッチをＲ，Ｇ，Ｂの組を単位として同時に制御する水平駆動回路が設けられており、所謂ＲＧＢ三画素同時サンプリング駆動を行なう。この際、三本のビデオラインに供給されるＲ，Ｇ，Ｂの映像信号に予め画素ピッチに対応する遅延量を相対的に与える遅延手段がビデオドライバに設けられている。Ｒ，Ｇ，Ｂの映像信号に画素ピッチに対応する遅延量を相対的に与えると共に水平スイッチをＲ，Ｇ，Ｂの組を単位として同時に開閉制御する事により、この水平スイッチを駆動する水平駆動回路（例えばシフトレジスタ）の段数を削減して構成を簡単にすると共に消費電力も削減して、良好なカラー表示画像が得られる様にしている。Ｒ，Ｇ，Ｂの各水平スイッチはシフトレジスタから出力されるサンプリングパルスで同時に開閉制御される構成になっているので、シフトレジスタの段数は１／３になる。又、タイミングジェネレータから供給される水平転送クロック信号の周波数も１／３となる。
【特許文献１】特開昭６０−１０６２７８号公報
【特許文献２】特開平０５−３１３１３７号公報
【特許文献３】特開平０６−１１０４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数画素同時サンプリング方式を採用する表示装置では、特定の条件下で原理的に縦筋のゴーストが発生するという課題がある。例えば、表示パネルに供給する映像信号の変化が遅く、この変化時間が複数画素分に割り当てられたサンプリング時間よりも長い場合にゴーストが発生する。あるいは表示パネルに供給する映像信号の変化時間が十分速くとも、この変化領域と表示パネルに内蔵される水平スイッチの閉じるタイミングが重なってしまうとゴーストが発生する。第一の条件は、表示パネルの水平方向の画素数が増加し、水平転送クロック信号の周波数ｆHCK が大きくなる程生じやすくなる。又、第二の条件は、ｆHCK に依存して生じたり生じなかったりするがｆHCK が大きい程起りやすくなる。従来の表示パネルでは、上述した条件が成立する程画素数が多くはなかった。即ち、ｆHCK はそれ程速くなかった。又、表示パネルに内蔵される水平駆動回路は、略一定の周波数ｆHCK で動作する事が多く、一度設定した最適な条件から外れて上述した特定条件の中に入ってしまう様な事もなかった。しかしながら、近年盛んに開発されている超高精細な表示パネルでは、上述した特定条件を外して、あるマージンを確保しながら最適条件を見つける事は非常に困難である。換言すると、非常に厳しい設計仕様が要求される。又、マルチメディア対応として、１６：９のアスペクト比等様々な信号規格の画像表示を行なう場合、表示パネルの水平転送クロック信号の周波数が多様に変化する為に、最適条件を見つける事はさらに困難になる。
【課題を解決するための手段】
【０００４】
上述した従来の技術の課題を解決する為以下の手段を講じた。即ち、本発明にかかる表示装置は基本的な構成として表示パネルとビデオドライバとタイミングジェネレータとを有する。表示パネルは、互いに直交するゲートライン及びデータラインの各交差部に配列した画素及び複数の映像信号を同時にサンプリングして所定本数のデータラインに一斉分配する駆動回路を備えている。ビデオドライバは予め画素の配列ピッチに応じて該複数の映像信号を相対的に遅延処理し該表示パネルに対する映像信号の供給タイミングを調整する。タイミングジェネレータは該表示パネルに含まれる駆動回路の同時サンプリング周期を制御すると共に、該ビデオドライバの遅延処理をタイミング制御する。駆動回路は、該クロック信号に応じて順次サンプリングパルスを出力するシフトレジスタと、各サンプリングパルスに応答して該同時サンプリング周期毎に複数の映像信号を所定本数のデータラインに分配する水平スイッチ群とを有する。特徴事項として、前記タイミングジェネレータは、以下のゴーストの起る条件式から外れるように、該ラッチ信号とクロック信号の位相差ΔｔDTG を調整する調整手段を有する。
【数２】
2006259763.tif 000003
ここで、ΔｔDRGBは、サンプルホールド回路から水平スイッチに至る間の信号処理系における映像信号の遅延時間を表わし、ΔｔDHSRは表示パネルの駆動回路内におけるサンプリングパルスの遅延時間を表わし、ΔｔDTG はタイミングジェネレータの出力時におけるラッチ信号に対するクロック信号の位相差である遅延時間を表わし、ΔｔHCK はクロック信号の周期１／ｆHCK を表わし、Ａは表示パネルに入力される映像信号の遷移時間を示す。
【０００５】
本発明の一態様では、ΔｔDRGB，Ａ，ΔｔDHSRが固定で、ΔｔHCK が変化する場合、前記調整手段は、ΔｔHCK の変化により上記条件式が成立するのを防ぐ様に、ΔｔDTG を調整する。
他の態様では、ΔｔDRGB，Ａ，ΔｔHCK が固定で、ΔｔDHSRが変化する場合、前記調整手段は、ΔｔDHSRの変化に応じて上記条件式を成立させない様にΔｔDTG を調整する。
更に別の態様では、ΔｔDHSR，ΔｔDTG ，ΔｔHCK が固定で、ΔｔDRGB，Ａが変化する場合、前記調整手段は、ΔｔDRGB及びＡの変化に応じて上記条件式を満たさない様にΔｔDTG を調整する。
【発明の効果】
【０００６】
本発明の第一側面によれば、本表示装置は種々の異なった規格の映像信号に対応できる様になっている。即ち、前記タイミングジェネレータは映像信号の規格に従って所定の周期の水平転送クロック信号を表示パネルに入力し、その同時サンプリング周期を映像信号の規格に合わせて切り換える様にしている。さらに、タイミングジェネレータはこの切り換えに応じてビデオドライバの遅延処理タイミングを制御し表示パネルに入力する映像信号の供給タイミングを最適化する。これにより、縦筋のゴーストを抑制する事が可能になる。
本発明の第二の側面によれば、タイミングジェネレータはビデオドライバが行なう遅延処理のタイミングを可変制御する。これにより、表示パネルに入力する映像信号の供給タイミングを同時サンプリングのタイミングに対し最適化する。例えば、ビデオドライバ内で生じる映像信号の転送遅れに応じて遅延処理タイミングを可変制御する。あるいは、水平駆動回路内で生じるクロック信号の転送遅れに応じて該遅延処理タイミングを可変制御する。かかる構成により、縦筋のゴーストを除去する事が可能になる。
以上説明した様に、本発明によれば、複数画素同時サンプリング方式を採用した表示装置においてビデオドライバの遅延処理タイミングを制御し表示パネルに入力する映像信号の供給タイミングを最適化する事により、ゴースト現象を最大限防止する事が可能である。これにより画質劣化を防ぐ事ができる。又、データ変化過程の不安定な領域におけるサンプリングを行なわせない事から、表示パネルのユニフォーミティ劣化を防ぐ事ができる。加えて、いかなる規格のビデオ信号（ＮＴＳＣ，ＮＴＳＣＷＩＤＥ，ＨＤ，ＶＧＡ等）を入力しても、これに応じてゴースト現象による画質劣化やユニフォーミティ劣化を防ぐ事ができるシステムを構築可能にしている。
【発明を実施するための最良の形態】
【０００７】
以下図面を参照して本発明の好適な実施例を詳細に説明する。図１は本発明にかかる表示装置の基本的な構成を示すブロック図である。本表示装置は表示パネル１とビデオドライバ２とタイミングジェネレータ３とを備えている。表示パネル１は画素アレイ部と周辺駆動回路部とを有している。画素アレイ部は互いに直交するゲートラインＸ及びデータラインＹの各交差部に配列した画素１１を含んでいる。この画素１１は画素電極と薄膜トランジスタの組からなる。薄膜トランジスタのゲート電極は対応するゲートラインに接続され、ソース電極は対応するデータラインＹに接続され、ドレイン電極は対応する画素電極に接続されている。又、図示しないが所定の間隙を介して画素電極に対向電極が対面配置しており、該間隙に液晶が封入されている。一方、周辺駆動回路部は垂直駆動回路１２と水平駆動回路１３に分かれている。垂直駆動回路１２は各ゲートラインＸに接続されており、線順次で一ライン分の画素１１を選択する。即ち、垂直駆動回路１２はシフトレジスタを含んでおり、垂直転送クロック信号ＶＣＫに応じて垂直スタートパルスＶＳＴを順次転送し、各ゲートラインＸにゲートパルスを出力する。これに対し、水平駆動回路１３は複数の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を同時にサンプリングして所定本数（本例では三本）のデータラインＹに一斉分配する。具体的には、水平駆動回路１３は入力バッファ１４とシフトレジスタ１５と複数の水平スイッチＨＳＷｎ，ＨＳＷｎ＋１，ＨＳＷｎ＋２，…，を含んでいる。一個の水平スイッチＨＳＷは三本のデータラインＹに接続されている。上述した三個の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３は各ＨＳＷを介して対応する三本のデータラインＹに同時サンプリングされる。シフトレジスタ１５はバッファ１４を介して入力される水平転送クロック信号ＨＣＫに応じて水平スタートパルスＨＳＴを順次転送し、サンプリングパルスφn ，φn+1 ，φn+2 ，…，を出力する。このサンプリングパルスφに応じて対応する水平スイッチＨＳＷが開閉制御され、上述した同時サンプリングが行なわれる。以上の説明から理解される様に、水平転送クロック信号ＨＣＫが上述した同時サンプリングの周期を規定している。
【０００８】
ビデオドライバ２は予め画素１１の配列ピッチに応じて複数の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を相対的に遅延処理し、表示パネル１に対する各映像信号の供給タイミングを調整する。本例ではビデオドライバ２はアナログ構成となっており、映像信号の遅延処理を行なうサンプルホールド回路を有している。サンプルホールド回路は三種の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の各々に対して設けられた三個の前段サンプルホールド（Ｓ／Ｈ）ユニット２１，２２，２３と、これらに接続した三個の後段Ｓ／Ｈユニット２４，２５，２６とを有する。前段Ｓ／Ｈユニット２１と後段Ｓ／Ｈユニット２４の組により映像信号ＳＩＧ１に対応した遅延チャネルが構成され、前段Ｓ／Ｈユニット２２と後段Ｓ／Ｈユニット２５の組で映像信号ＳＩＧ２に対応した遅延チャネルが構成され、前段Ｓ／Ｈユニット２３と後段Ｓ／Ｈユニット２６の組で映像信号ＳＩＧ３に対応した遅延チャネルが構成される。各前段Ｓ／Ｈユニット２１，２２，２３は互いに独立して制御される一方、各後段Ｓ／Ｈユニット２４，２５，２６は互いに同期して制御される。なお、各遅延チャネルの出力段には増幅器ＡＭＰが接続されている。本例では単色のビデオ信号ＶＩＤＥＯを三個の遅延チャネルに分配し、相対的に遅延処理された三個の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を出力している。入力されるビデオ信号ＶＩＤＥＯには様々な規格がありＮＴＳＣ，ＮＴＳＣＷＩＤＥ，ＨＤ，ＶＧＡ等が挙げられる。なお本例では単色のビデオ信号を入力しているが、これに代え予めＲＧＢ三原色に分かれた三種のビデオ信号を各遅延チャネルに入力する事も可能である。この場合には表示パネル１はフルカラー表示を行なう事になる。
【０００９】
タイミングジェネレータ３は表示パネル１に含まれる水平駆動回路１３の同時サンプリング周期を制御すると共に、ビデオドライバ２の遅延処理をタイミング制御する。具体的には、タイミングジェネレータ３は外部入力される同期信号ＳＹＮＣに応じて動作し、上述した水平スタートパルスＨＳＴ、水平転送クロック信号ＨＣＫ、垂直スタートパルスＶＳＴ、垂直転送クロック信号ＶＣＫ等を表示パネル１に供給しその駆動制御を行なう。又、このタイミングジェネレータ３はビデオドライバ２のサンプルホールド回路に対し複数のラッチ信号ＳＨ１，ＳＨ２，ＳＨ３，ＳＨ４を供給する。これらのラッチ信号によりサンプルホールド回路に含まれる各遅延チャネルの処理タイミングを規定する。具体的には、ラッチ信号ＳＨ１により第１の前段Ｓ／Ｈユニット２１を最初に間欠動作させ、次にＳＨ２により第２の前段Ｓ／Ｈユニット２２を間欠動作させ、且つＳＨ３により第３の前段Ｓ／Ｈユニット２３を持続動作させる。さらにＳＨ２の出力後ＳＨ４を出力し三個の後段Ｓ／Ｈユニット２４，２５，２６を一斉に間欠動作させる。
【００１０】
本発明の特徴事項として、タイミングジェネレータ３は同時サンプリング周期を可変切り換え可能であると共に、この可変切り換えに応じてビデオドライバ２の遅延処理タイミングを制御し、表示パネル１に入力する映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の供給タイミングを同時サンプリング周期に対し最適化する。これにより、縦筋のゴーストを除去できる。具体的には、タイミングジェネレータ３はサンプルホールド回路の遅延処理タイミングを規定するラッチ信号ＳＨ１，ＳＨ２，ＳＨ３，ＳＨ４と水平駆動回路１３の同時サンプリング周期を規定する水平転送クロック信号ＨＣＫを出力すると共に、ラッチ信号ＳＨ４とクロック信号ＨＣＫの位相差（ΔｔDTG ）を調整して映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の供給タイミングを最適化する。なお、上述した同時サンプリング周期の可変切り換えは、ビデオドライバ２に入力されるビデオ信号ＶＩＤＥＯの規格に従って自動的に行なわれる。この制御を実行する為に、タイミングジェネレータ３にはデータデコーダ４が接続されている。
【００１１】
本発明の第二の特徴事項として、タイミングジェネレータ３はビデオドライバ２が行なう遅延処理のタイミングを可変制御し、表示パネル１に入力する映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の供給タイミングを同時サンプリングのタイミングに対し最適化している。例えば、タイミングジェネレータ３はビデオドライバ２内で生じる映像信号の転送遅れ（ΔｔDRGB）に応じて遅延処理タイミング（ΔｔDTG ）を可変制御する。なおΔｔDRGBはビデオドライバ２に内蔵されるＡＭＰの信号処理過程における遅延時間を表わしている。一方、ΔｔDTG は前述した様にタイミングジェネレータ３の出力時におけるラッチ信号ＳＨ４と水平転送クロック信号ＨＣＫの位相差を表わしている。さらにタイミングジェネレータ３は水平駆動回路１３内で生じる水平転送クロック信号ＨＣＫの転送遅れ（ΔｔDHSR）に応じて遅延処理タイミング（ΔｔDTG ）を可変制御する。なお、ΔｔDHSRは入力バッファ１４及びシフトレジスタ１５のパルス変換過程における遅延時間を表わしている。
【００１２】
次に図２を参照して、図１に示した表示装置の動作を詳細に説明する。なお、このタイミングチャートは説明の都合上ゴースト除去を目的とする最適化制御の行なわれる前の状態を表わしている。先ず、一画素にのみ白色を書き込むビデオ信号ＶＩＤＥＯが入力されたとする。ここでは、表示パネルはノーマリブラックモードとする。ビデオドライバ２にラッチ信号ＳＨ１がタイミングジェネレータ３から入力され、第一遅延チャネルの前段Ｓ／Ｈユニット２１が間欠動作し、（１）で示す様にＶＩＤＥＯの白色レベルをサンプルホールドする。次のタイミングでラッチ信号ＳＨ１が入力された時にはＶＩＤＥＯの黒レベルをサンプルホールドする事になる。最初のＳＨ１が出力された後画素の配列ピッチに応じてラッチ信号ＳＨ４がタイミングジェネレータ３から入力される。これにより、第一遅延チャネルの後段Ｓ／Ｈユニット２４から（２）に示す様な白色レベルの信号が出力される。（１）と（２）を比較すれば明らかな様に、映像信号に対し二画素分に相当する遅延処理が行なわれている。同様に、二番目のＳＨ１が出力された後所定の時間間隔でＳＨ４が出力され、（２）の信号は黒レベルに復帰する。この後、信号（２）はＡＭＰを介してＳＩＧ１となり表示パネル１に供給される。この際ＳＩＧ１はΔｔDRGB分だけ遅延が生じる。さらに、ＳＩＧ１が白レベルから黒レベルに変化するまで一定の遷移時間Ａを要する。
【００１３】
一方、水平駆動回路１３にはタイミングジェネレータ３から水平転送クロック信号ＨＣＫが入力される。ＨＣＫの一周期をΔｔHCK で表わす。図示する様に、ＳＨ４とＨＣＫとの間にはΔｔDTG 分だけ位相差がある。この位相差は調整可能なパラメータである。シフトレジスタ１５はＨＣＫに応じて動作しＨＳＴを順次転送してサンプリングパルスφn ，φn+1 ，…，を順次出力する。ＨＣＫとφとの間には一定の時間遅れΔｔDHSRが生じている。最初のサンプリングパルスφn に応じてＳＩＧ１が対応するデータラインＹにサンプリングされる。このデータラインＹの電位をＶｎで表わす。図示する様に、φn が入力するとＨＳＷｎが開き、映像信号ＳＩＧ１の書き込みが行なわれる。φn が立ち下がった時点で書き込まれた電位Ｖｎが固定され、次のフィールドまで保持される。φn が立ち下がった時点でＳＩＧ１は白レベルにある為、正しく白レベルが対応する一画素に書き込み保持された事になる。次のサンプリングパルスφn+1 が出力されるとＨＳＷｎ＋１が開き、対応するデータラインＹにＳＩＧ１がサンプリングされる。このデータラインＹの電位をＶｎ＋１で表わす。図示する様に、φn+1 の立ち下がり時点が丁度ＳＩＧ１の遷移時間領域Ａにかかっている。この為、画素には完全な黒レベルが書き込まれずΔＶだけ誤差が生じている。図２に設定した条件では最初の一画素にのみ白レベルが書き込まれ、残りの画素には黒レベルが書き込まれなければならない。しかしながら、誤差ΔＶが生じる為、白レベルが書き込まれた一画素の３ドット先に位置する画素に黒レベルではなく灰色レベルが書き込まれてしまう。これが、複数画素同時サンプリング方式における縦筋ゴーストの発生原因である。
【００１４】
図２のタイミングチャートに示した様に、信号処理過程における各種遅延時間の関係によって、ゴースト現象が起り得る。ゴーストの起る条件は表示パネル１に入力される映像信号ＳＩＧの遷移時間Ａ内においてサンプリンクパルスφが立ち下がる事である。このゴーストの起る条件を式で表わすと次の様になる。
【数３】
2006259763.tif 000004
ここで、ΔｔDRGBは、サンプルホールド回路からＨＳＷに至る間の信号処理系における遅延時間を表わし、ΔｔDHSRは表示パネル１の水平駆動回路１３内における遅延時間を表わし、ΔｔDTG はタイミングジェネレータ３の出力時におけるラッチ信号ＳＨ４に対する水平転送クロック信号ＨＣＫの遅延時間を表わし、ΔｔHCK は表示パネル１の水平転送周期（即ち、１／ｆHCK ）を表わし、Ａは前述した様に表示パネル１に入力される映像信号ＳＩＧの遷移時間を表わしている。又、ｋは整数を表わし、ｋ＝１の時次のサンプリングタイミングでゴーストが現われ、ｋ＝２の時次の次のサンプリングタイミングでゴーストが現われる条件を表わしている。
【００１５】
本発明の特徴事項は、上記の条件式を満たさない様にΔｔDTG を状況に応じて意図的に変化させる事にある。この点につき、再び図１に戻って説明を続ける。タイミングジェネレータ３にラッチ信号の位相ΔｔDTG を切り換えられるスイッチを用意し、状況に応じてこのスイッチ設定を変化させる様にしている。スイッチの設定を決めるデータはパラレルデータでも良いし、本例の様にマイコン等のインタフェースを考慮しシリアルデータをデータデコーダ４でパラレルデータに変換した形でも良い。何れにしても、このスイッチ設定は以下の様な状況の時に変化させる。第一に、上記の条件式においてΔｔDRGB，Ａ，ΔｔDHSRが固定で、ΔｔHCK （即ち水平転送クロック信号の周波数ｆHCK ）が変化する時が挙げられる。この状況は例えば表示装置に様々な規格のビデオ信号（例えば１６：９のアスペクト比に合わせたビデオ信号）を入力しようとする時に生ずる。ΔｔHCK の変化により上記条件式が成立するのを防ぐ様に、ΔｔDTG を調整する。第二に、上記条件式においてΔｔDRGB，Ａ，ΔｔHCK が固定で、ΔｔDHSRが変化する場合が挙げられる。この状況は、表示パネル内の水平駆動回路が薄膜トランジスタ等デバイス間バラツキの大きい構造である場合に生じる。各デバイスのΔｔDHSRに応じて、上記条件式を成立させない様にΔｔDTG を調節する。第三に、上記条件式においてΔｔDHSR，ΔｔDTG ，ΔｔHCK が固定で、ΔｔDRGB，Ａが変化した場合が挙げられる。この状況はΔｔDRGB及びＡの値を決定するビデオドライバ２の特性が変化した時に起り得る。ΔｔDRGB及びＡの変化に応じて上記条件式を満たさない様にΔｔDTG を調節する。
【００１６】
上記実施例ではビデオドライバ中に三画素の時間合わせの為のアナログサンプルホールド回路を設けており、この回路に供給するラッチ信号の位相ΔｔDTG を制御する事により、上記条件式の成立を防止している。このΔｔDTG を制御するという事は、換言すると「表示パネルに供給する映像信号のデータ変化点を制御する」という事である。従って、映像信号のデータ変化点を制御できれば、本実施例の構成でなくても、同一原理で同じ効果が得られる。例えば、ビデオドライバ自体もしくはその前段階において、デジタル信号処理を行なっている場合、信号処理中のメモリ読み出しもしくはＤ／Ａコンバータの読み出しタイミングを制御する事で、本実施例と全く同様の制御が可能である。この例を参考の為図３に示しておく。図示する様に、本表示装置は表示パネル１とビデオドライバ２とタイミングジェネレータ３とを有している。ビデオドライバ２はデジタル構成であり、入力段に位置するＡ／Ｄコンバータ２０１と出力段に位置する三チャネルのＤ／Ａコンバータ２０２とメモリ２０３とプロセッサ２０４とを備えている。タイミングジェネレータ３はＤ／Ａコンバータ２０２に供給する読み出し用パルスφREADの位相制御を行なう事により、アナログ映像信号ＡＲ，ＡＧ，ＡＢの供給タイミングを最適化し、縦筋ゴーストの除去を図っている。なお、Ｄ／Ａコンバータ２０２はプロセッサ２０４から出力されたデジタルの映像信号ＤＲ，ＤＧ，ＤＢをφREADに応じて順次アナログの映像信号ＡＲ，ＡＧ，ＡＢに変換するものである。
【図面の簡単な説明】
【００１７】
【図１】本発明にかかる表示装置の基本的な構成を示すブロック図である。
【図２】本発明にかかる表示装置の動作説明に供するタイミングチャートである。
【図３】本発明にかかる表示装置の他の構成例を示すブロック図である。
【符号の説明】
【００１８】
１  表示パネル、２  ビデオドライバ、３  タイミングジェネレータ、４  データデコーダ、１１  画素、１２  垂直駆動回路、１３  水平駆動回路、１５  シフトレジスタ、２１  サンプルホールドユニット、２２  サンプルホールドユニット、２３  サンプルホールドユニット、２４  サンプルホールドユニット、２５  サンプルホールドユニット、２６  サンプルホールドユニット
【図１】
2006259763.tif 000006
【図２】
2006259763.tif 000007
【図３】
2006259763.tif 000008