(57)【要約】【課題】  信頼性の高いＳＯＩ基板およびその製造方法ならびに半導体装置を提供する。【解決手段】  ＳＯＩ基板１は、支持基板１０、支持基板１０上に積層された絶縁層２０、および絶縁層２０上に積層されたシリコン層３０を有して構成されている。ＳＯＩ基板１のデバイス形成領域Ａ１には、貫通電極４０が設けられている。この貫通電極４０は、シリコン層３０から絶縁層２０まで達している。具体的には、貫通電極４０は、シリコン層３０の表面に端を発し、シリコン層３０を貫通して絶縁層２０の内部まで延びている。ここで、貫通電極４０の絶縁層２０側の端面４０ａは、絶縁層２０内に止まっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に設けられたシリコン層とを有して構成されたＳＯＩ基板であって、
前記シリコン層から前記絶縁層まで達する貫通電極を備え、
前記貫通電極における前記絶縁層側の端面は、前記絶縁層内に止まっていることを特徴とするＳＯＩ基板。
【請求項２】
請求項１に記載のＳＯＩ基板において、
前記絶縁層は、エッチング阻止膜を含んでいるＳＯＩ基板。
【請求項３】
請求項２に記載のＳＯＩ基板において、
前記エッチング阻止膜は、ＳｉＮであるＳＯＩ基板。
【請求項４】
請求項３に記載のＳＯＩ基板において、
前記絶縁層は、前記エッチング阻止膜の前記シリコン層と反対側に設けられたシリコン酸化膜を含んでいるＳＯＩ基板。
【請求項５】
請求項１乃至４いずれかに記載のＳＯＩ基板において、
前記絶縁層の厚さは、１００ｎｍ以上８００ｎｍ以下であるＳＯＩ基板。
【請求項６】
請求項１乃至５いずれかに記載のＳＯＩ基板において、
前記シリコン層に設けられたポリシリコンプラグを備えるＳＯＩ基板。
【請求項７】
請求項６に記載のＳＯＩ基板において、
前記ポリシリコンプラグは、前記貫通電極の側面に接しているＳＯＩ基板。
【請求項８】
請求項１乃至７いずれかに記載のＳＯＩ基板を備える半導体装置。
【請求項９】
支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられたシリコン層とを有して構成されたＳＯＩウエハに、前記シリコン層から前記絶縁層まで達する孔または溝を形成し、前記孔または前記溝に導電膜を埋め込むことにより、貫通電極を形成する貫通電極形成工程を含み、
前記貫通電極形成工程においては、前記貫通電極における前記絶縁層側の端面が前記絶縁層内に止まるように、前記貫通電極を形成することを特徴とするＳＯＩ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板およびその製造方法ならびに半導体装置に関する。
【背景技術】
【０００２】
従来のＳＯＩ（Silicon On Insulator）基板としては、例えば特許文献１に記載されたものがある。同文献に記載のＳＯＩ基板は、絶縁層とその上に積層されたシリコン層とを有して構成されている。このＳＯＩ基板には貫通電極が形成されており、当該貫通電極は、シリコン層および絶縁層を共に貫通している。すなわち、貫通電極は、絶縁層側の端面が絶縁層から突出するように形成されている。それゆえ、この貫通電極は、絶縁層の下面（上記シリコン層と反対側の面）に支持基板が設けられた状態において、その支持基板まで達している。
【特許文献１】特開２００３−７９０９号公報（図５７）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述のように貫通電極が絶縁層から突出した構造では、上記ＳＯＩ基板を備える半導体装置の製造工程において支持基板を除去する際に、貫通電極が何らかのダメージを受け易くなってしまう。そのため、特許文献１に記載のＳＯＩ基板には、信頼性の面で向上の余地がある。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、信頼性の高いＳＯＩ基板およびその製造方法ならびに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明によるＳＯＩ基板は、絶縁層と、絶縁層上に設けられたシリコン層とを有して構成されたＳＯＩ基板であって、シリコン層から絶縁層まで達する貫通電極を備え、貫通電極における絶縁層側の端面は、絶縁層内に止まっていることを特徴とする。
【０００６】
このＳＯＩ基板においては、貫通電極における絶縁層側の端面が絶縁層内に止まっている。すなわち、当該端面が絶縁層から突出しない構造となっている。それゆえ、当該ＳＯＩ基板を備える半導体装置の製造工程において支持基板を除去する際に、貫通電極がダメージを受けにくい。したがって、信頼性の高いＳＯＩ基板が実現される。
【０００７】
絶縁層は、エッチング阻止膜を含んでいてもよい。これにより、貫通電極の上記端面が絶縁層内に止まった構造を容易に実現することができる。
【０００８】
エッチング阻止膜は、ＳｉＮであってもよい。これにより、エッチング阻止膜を重金属等の拡散を阻止する金属拡散阻止膜としても機能させることができる。また、この場合において、絶縁層は、エッチング阻止膜のシリコン層と反対側に設けられたシリコン酸化膜を含んでいてもよい。この場合、シリコン窒化膜とシリコン酸化膜とのエッチング選択比により、貫通電極の上記端面が絶縁層内に止まった構造を一層容易に実現することができる。
【０００９】
絶縁層の厚さは、１００ｎｍ以上８００ｎｍ以下であってもよい。絶縁層の厚さが１００ｎｍ以上であることにより、絶縁層のカバレッジを充分に確保することができる。ところで、絶縁層の厚さが大き過ぎるとＳＯＩ基板に反りが生じることがある。この点、厚さが８００ｎｍ以下であれば、ＳＯＩ基板に生じる反りを充分に抑制することができる。
【００１０】
上記ＳＯＩ基板は、シリコン層に設けられたポリシリコンプラグを備えていてもよい。これにより、ポリシリコンプラグを不純物のゲッタリングサイトとして機能させることができる。このポリシリコンプラグは、貫通電極の側面に接していてもよい。
【００１１】
本発明による半導体装置は、上記ＳＯＩ基板を備えることを特徴とする。上記ＳＯＩ基板は、上述の通り、支持基板を除去する際に貫通電極がダメージを受けにくく、信頼性が高い。したがって、この半導体装置においても高い信頼性が得られる。
【００１２】
本発明によるＳＯＩ基板の製造方法は、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられたシリコン層とを有して構成されたＳＯＩウエハに、シリコン層から絶縁層まで達する孔または溝を形成し、孔または溝に導電膜を埋め込むことにより、貫通電極を形成する貫通電極形成工程を含み、貫通電極形成工程においては、貫通電極における絶縁層側の端面が絶縁層内に止まるように、貫通電極を形成することを特徴とする。
【００１３】
この製造方法においては、貫通電極における絶縁層側の端面が絶縁層内に止まるように貫通電極を形成する。すなわち、当該端面が絶縁層から突出しないように貫通電極を形成する。それゆえ、当該ＳＯＩ基板を備える半導体装置の製造工程において支持基板を除去する際に、貫通電極がダメージを受けにくい。したがって、この製造方法によれば、信頼性の高いＳＯＩ基板を得ることができる。
【発明の効果】
【００１４】
本発明によれば、信頼性の高いＳＯＩ基板およびその製造方法ならびに半導体装置が実現される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明によるＳＯＩ基板およびその製造方法ならびに半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明によるＳＯＩ基板の一実施形態を示す断面図である。また、図２は、本発明によるＳＯＩ基板の一実施形態を示す平面図である。ＳＯＩ基板１は、支持基板１０、支持基板１０上に積層された絶縁層２０、および絶縁層２０上に積層されたシリコン層３０を有して構成されている。本実施形態において支持基板１０としては、シリコン基板を用いている。
【００１７】
絶縁層２０は、シリコン酸化膜２１（第１シリコン酸化膜）、シリコン窒化膜２３、およびシリコン酸化膜２５（第２シリコン酸化膜）を含んでいる。すなわち、絶縁層２０は、これらのシリコン酸化膜２１、シリコン窒化膜２３およびシリコン酸化膜２５が支持基板１０側から順に積層された多層絶縁膜として構成されている。シリコン窒化膜２３は、エッチング阻止膜として機能するとともに、重金属等の拡散を阻止する金属拡散阻止膜としても機能する。シリコン酸化膜２１およびシリコン酸化膜２５は、例えばＳｉＯ２膜である。シリコン窒化膜２３は、例えばＳｉＮ膜である。なお、シリコン窒化膜２３の代わりにまたはシリコン窒化膜２３と共に、ＳｉＣＮ膜もしくはＳｉＯＮ膜またはこれらの組み合わせを用いてもよい。また、絶縁層２０の厚さは、１００ｎｍ以上８００ｎｍ以下であることが好適である。
【００１８】
ＳＯＩ基板１のデバイス形成領域（回路形成領域）Ａ１には、貫通電極４０が設けられている。この貫通電極４０は、シリコン層３０から絶縁層２０まで達している。具体的には、貫通電極４０は、シリコン層３０の表面に端を発し、シリコン層３０を貫通して絶縁層２０の内部まで延びている。ここで、貫通電極４０の絶縁層２０側の端面４０ａは、絶縁層２０内に止まっている。本実施形態において、端面４０ａの位置は、シリコン窒化膜２３の支持基板１０側の面（すなわちシリコン層３０と反対側の面）に略一致している。貫通電極４０の材料としては、例えばＣｕ、Ｗ、Ａｌまたはポリシリコンを用いることができる。貫通電極４０の側面は、ＳｉＯ２等の絶縁膜４１により覆われている。
【００１９】
また、デバイス形成領域Ａ１には、ポリシリコンプラグ５０が設けられている。ポリシリコンプラグ５０は、シリコン層３０を貫通するように形成されている。本実施形態においては、ポリシリコンプラグ５０が複数設けられている。
【００２０】
デバイス形成領域Ａ１とスクライブライン領域Ａ２との境界に沿って、溝部６０が設けられている。溝部６０は、シリコン層３０を貫通して絶縁層２０まで達しているともに、図２に示すように、デバイス形成領域Ａ１の側面全体を包囲するように設けられている。溝部６０内には、導電膜６１が埋め込まれている。この導電膜６１の材料としては、例えば貫通電極４０と同一の材料が用いられる。また、導電膜６１の内周面および外周面は、共に絶縁膜６３により覆われている。なお、図２においては、絶縁膜４１、ポリシリコンプラグ５０および絶縁膜６３の図示を省略している。
【００２１】
図３および図４を参照しつつ、本発明によるＳＯＩ基板の製造方法の一実施形態として、ＳＯＩ基板１の製造方法の一例を説明する。まず、支持基板１０となる第１のシリコンウエハ上に、ＳｉＯ２、ＳｉＮおよびＳｉＯ２を順に積層する。この多層絶縁膜の膜厚は、１００ｎｍ以上８００ｎｍ以下に設定することが好ましい。この第１のシリコンウエハに、シリコン層３０となる第２のシリコンウエハを貼り合わせて真空中でアニールし、支持基板１０上に絶縁層２０およびシリコン層３０が積層されたＳＯＩウエハを得る（図３）。
【００２２】
次に、図３に示すＳＯＩウエハの所定位置に、例えばドライエッチングにより、シリコン層３０から絶縁層２０まで達する、貫通電極４０用の孔７１を形成する。このとき、貫通電極４０の端面４０ａ（図１参照）が絶縁層２０内に止まるように、シリコン酸化膜２１とシリコン窒化膜２３との境界でエッチングが止まるようなエッチング条件とする。本例においては、孔７１と同時に溝部６０も形成する。さらに、この状態でシリコン層３０を熱酸化することにより、絶縁膜４１および絶縁膜６３を形成する（図４）。なお、孔７１は、溝でもよい。
【００２３】
続いて、孔７１に導電膜を埋め込むことにより、貫通電極４０を形成する（貫通電極形成工程）。本例においては、孔７１と同時に溝部６０にも導電膜を埋め込む。具体的には、ＴｉＮ、ＴａＮまたはＴａ等のバリアメタルを形成後、Ｃｕ、Ｗ、またはＡｌをメッキまたはＣＶＤにより成膜する。さらに、孔７１および溝部６０の内部以外に成膜された導電膜、およびシリコン層３０上の絶縁膜を除去する。また、シリコン層３０の所定位置にポリシリコンプラグ５０を形成する。以上により、図１に示すＳＯＩ基板１を得る。
【００２４】
さらに、図５〜図９を参照しつつ、ＳＯＩ基板１を備える半導体装置の製造方法の一例を説明する。まず、ＳＯＩ基板１のデバイス形成領域Ａ１上に必要なデバイスを形成した後、スクライブライン領域Ａ２をダイシングすることにより、ＳＯＩ基板１上に配線層１００が設けられた半導体チップ３を複数得る（図５）。なお、配線層１００には、配線の他にも、電極端子、各種受動素子等の各種回路要素を含んでも良い。
【００２５】
次に、表面に配線層８１を有するベースウエハ８０を準備し、この上に半導体チップ３を積層する（図６）。このとき、配線層８１，１００同士が対向するようにする。ベースウエハ８０と半導体チップ３との接合には、例えば、表面活性化接合法を用いることができる。この方法は、両者の接合面をＣＭＰ法（化学機械研磨法）等により平坦化し、相対する電極および絶縁膜同士をプラズマ照射等により活性化させた状態で接合するものである。なお、一般的なフリップチップ接合工法を用いて電極間の接合および樹脂封止を行ってもよい。本例においては、ベースウエハ８０上に、所定の間隔を置いて複数の半導体チップ３を積層する。この間隔は、後の工程でベースウエハ８０をダイシングする際に用いられるダイシングブレードの厚さよりも大きく設定される。
【００２６】
続いて、例えばウエットエッチングにより、ＳＯＩ基板１から支持基板１０を除去する（支持基板除去工程）。このとき、貫通電極４０の端面４０ａが露出するように、支持基板１０と共にシリコン酸化膜２１も除去する（図７）。なお、支持基板除去工程においては、ウエットエッチング以外にも、研削もしくはＣＭＰまたはそれらの組み合わせによって支持基板１０を除去してもよい。
【００２７】
さらに、ＳＯＩ基板９１上に配線層９３が設けられた第２の半導体チップ９０を準備し、これを半導体チップ３上に積層する。このとき、配線層９３が半導体チップ３に対向するようにする（図８）。
【００２８】
最後に、ベースウエハ８０における半導体チップ３が設けられていない領域をダイシングすることにより、ＳＯＩ基板１を備える半導体装置５を得る（図９）。
【００２９】
本実施形態の効果を説明する。本実施形態においては、貫通電極４０の端面４０ａが絶縁層２０内に止まっている。すなわち、端面４０ａが絶縁層２０から突出しない構造となっている。それゆえ、支持基板除去工程において支持基板１０を除去する際に、貫通電極４０がダメージを受けにくい。したがって、信頼性の高いＳＯＩ基板１およびそれを備える半導体装置が実現されている。
【００３０】
絶縁層２０はエッチング阻止膜として機能するシリコン窒化膜２３を含んでいるため、貫通電極４０の端面４０ａが絶縁層２０内に止まった構造を容易に実現することができる。シリコン窒化膜２３としてＳｉＮを用いた場合、シリコン窒化膜２３の金属拡散阻止膜としての効果が特に顕著となる。また、絶縁層２０は、ＳｉＯＮ膜またはＳｉＣＮを含む場合にも、金属拡散阻止膜として好適に機能することができる。
【００３１】
絶縁層２０はシリコン酸化膜２１を含んでいるため、シリコン窒化膜２３とシリコン酸化膜２１とのエッチング選択比により、貫通電極４０の端面４０ａが絶縁層２０内に止まった構造を一層容易に実現することができる。
【００３２】
さらに、本実施形態においてはシリコン酸化膜２５が設けられており、このシリコン酸化膜２５も金属拡散阻止膜として機能する。したがって、シリコン酸化膜２１、シリコン窒化膜２３およびシリコン酸化膜２５からなる多層膜構造を有する絶縁層２０は、エッチング阻止の面でも金属拡散阻止の面でも特に優れた機能を発揮する。ただし、本実施形態において絶縁層２０が多層膜構造を有することは必須ではない。絶縁層２０は、例えばシリコン酸化膜２１とシリコン窒化膜２３とからなる２層構造であってもよく、あるいはシリコン酸化膜２１のみからなる単層構造であってもよい。
【００３３】
絶縁層の厚さを１００ｎｍ以上とした場合、絶縁層２０のカバレッジを充分に確保することができる。また、この厚さを８００ｎｍ以下とした場合、ＳＯＩ基板１に生じる反りを充分に抑制することができる。
【００３４】
シリコン層３０にポリシリコンプラグ５０が設けられている。このため、ＳＯＩ基板１においてはこのポリシリコンプラグ５０により、不純物のゲッタリングが行われる。なお、ポリシリコンプラグ５０は、図１０に示すように、貫通電極４０の側面に接して設けられていてもよい。同図においては、導電膜６１の側面にも接してポリシリコンプラグ５０が設けられている。ただし、ポリシリコンプラグ５０を設けることは必須ではない。
【００３５】
シリコン層３０におけるデバイス形成領域Ａ１の側面全体を包囲するように導電膜６１および絶縁膜６３が設けられている。このため、チップの側面に重金属等が付着した場合であっても、これらの導電膜６１および絶縁膜６３により、デバイス形成領域Ａ１の内部まで重金属等が拡散するのを防ぐことができる。したがって、ＳＯＩ基板１の信頼性が一層向上している。しかも、上記実施形態においては、導電膜６１および絶縁膜６３を、貫通電極４０と同一工程にて形成している。これにより、工程数の増大を招くことなく、導電膜６１および絶縁膜６３ならびに貫通電極４０を備えるＳＯＩ基板１を得ることができる。ただし、導電膜６１および絶縁膜６３を共に設けることは必須ではなく、何れか一方のみを設けてもよく、何れも設けないこととしてもよい。
【００３６】
なお、上記実施形態においては、上記支持基板１０が除去された後のＳＯＩ基板１において貫通電極４０の端面４０ａがＳＯＩ基板１の表面と略一致する例を示した（図７等参照）。しかし、図１１に示すように、当該端面４０ａは、ＳＯＩ基板１の表面に対して窪んでいてもよい。同図において端面４０ａ上には、半田４３が設けられている。この半田４３の表面には、ＳＯＩ基板１の表面から突出している部分（突出部分）と、ＳＯＩ基板１の表面から突出していない部分（非突出部分）とが存在している。具体的には、半田４３表面の中央部はＳＯＩ基板１表面から突出し、半田４３表面の縁部はＳＯＩ基板１表面から突出せずに絶縁層２０内に止まっている。
【００３７】
図１２は、図１１に示す構造のＳＯＩ基板１同士を接合する様子を示している。上述のように、半田４３表面に非突出部分が設けられていることにより、この部分が接合後の電極材の逃げとなり、ＳＯＩ基板１の全面を好適に接合することができる。
【００３８】
また、図１３に示すように、端面４０ａに突出部分と非突出部分とが存在するように貫通電極４０を形成してもよい。同図の貫通電極４０の形状は、図１１の貫通電極４０と半田４３とを併せた形状と同一である。すなわち、図１３においては、貫通電極４０の端面４０ａの一部が絶縁層２０内に止まった構成となっている。この場合も、端面全体が絶縁層から突出している場合と比べて、支持基板１０を除去する際に貫通電極４０がダメージを受けにくい。
【００３９】
ＳＯＩ基板１を備える半導体装置としては、図９に示す半導体装置５に限らず、ＳＯＩ基板１を備えていればどのようなものでもよい。例えば、ＳＯＩ基板１を備えるインターポーザ（interposer）も、本発明による半導体装置の一実施形態に含まれる。このインターポーザは、積層型の半導体装置において、例えばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】本発明によるＳＯＩ基板の一実施形態を示す断面図である。
【図２】本発明によるＳＯＩ基板の一実施形態を示す平面図である。
【図３】本発明によるＳＯＩ基板の製造方法の一実施形態を示す工程図である。
【図４】本発明によるＳＯＩ基板の製造方法の一実施形態を示す工程図である。
【図５】図１のＳＯＩ基板を備える半導体装置の製造方法の一例を示す工程図である。
【図６】図１のＳＯＩ基板を備える半導体装置の製造方法の一例を示す工程図である。
【図７】図１のＳＯＩ基板を備える半導体装置の製造方法の一例を示す工程図である。
【図８】図１のＳＯＩ基板を備える半導体装置の製造方法の一例を示す工程図である。
【図９】図１のＳＯＩ基板を備える半導体装置の製造方法の一例を示す工程図である。
【図１０】図１のＳＯＩ基板の変形例を説明するための図である。
【図１１】図１のＳＯＩ基板の変形例を説明するための図である。
【図１２】図１のＳＯＩ基板の変形例を説明するための図である。
【図１３】図１のＳＯＩ基板の変形例を説明するための図である。
【符号の説明】
【００４１】
１    ＳＯＩ基板
３    半導体チップ
５    半導体装置
１０    支持基板
２０    絶縁層
２１    シリコン酸化膜
２３    シリコン窒化膜
２５    シリコン酸化膜
３０    シリコン層
４０    貫通電極
４０ａ    貫通電極の端面
４１    絶縁膜
４３    半田
５０    ポリシリコンプラグ
６０    溝部
６１    導電膜
６３    絶縁膜
８０    ベースウエハ
１００    配線層
Ａ１    デバイス形成領域
Ａ２    スクライブライン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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