(57)【要約】      （修正有）【課題】複数の同一のＡＦＥ／ＴＧが別々の多重化回路を介在させることなく２値化センサ・データを単一のＤＩＰに出力する出力モードを有する多目的のアナログ・フロントエンドとタイミング発生器（ＡＦＥ／ＴＧ）集積回路を提供する。【解決手段】ＡＦＥ／ＴＧが、ビット・スライス・モード又はタイム・スライス・モードのいずれかで動作する。ビット・スライス・モードでは、複数のＡＦＥ／ＴＧのそれぞれが、１ワードのピクセル情報をビッドの複数のサブセットに分けてから、それらのサブセットを、並列に、サブセット単位で、ポイントツーポイント接続を介して、ＤＩＰの対応する端子に送る。ＤＩＰは、ビットの複数のサブセットを取り込み、それらのサブセットを組み立て直して、ピクセル情報のワードを再作成する。【選択図】図２０
2006211633.tif 000002
【特許請求の範囲】
【請求項１】
第１のモードと第２のモードのうちの選択可能な１つで動作可能な集積回路であって、
第１の複数の端子であって、前記第１のモードでは、第１のマルチビット・ピクセル値の複数のビットの第１のサブセットが１回目に並列に前記第１の複数の端子上に出力され、前記第１のマルチビット・ピクセル値の複数のビットの第２のサブセットが２回目に並列に前記第１の複数の端子上に出力される、第１の複数の端子と、
第２の複数の端子であって、前記第２のモードでは、第２のマルチビット・ピクセル値が集積回路から並列で出力され、それにより前記第２のマルチビット・ピクセル値の第１の複数のビットは前記第２のマルチビット値の第２の複数のビットが前記第２の複数の端子上に出力されるのと同時に前記第１の複数の端子上に出力される、第２の複数の端子とを備える集積回路。
【請求項２】
前記集積回路は前記第１のモードでのみ動作する請求項１に記載の集積回路。
【請求項３】
前記第１のモードで、前記集積回路は、イメージ・センサから情報を受け取り、前記情報を前記第１のマルチビット・ピクセル値に変換する請求項１に記載の集積回路。
【請求項４】
前記集積回路が前記第１のモードで動作するときに前記第１のマルチビット・ピクセル値に変換される情報を出力するイメージ・センサ部分をさらに備える請求項１に記載の集積回路。
【請求項５】
前記集積回路は、イメージ・センサ集積回路からピクセル情報を受け取るタイミング発生器である請求項１に記載の集積回路。
【請求項６】
前記第１のマルチビット・ピクセル値は第１の数のビットからなり、第２のマルチビット・ピクセル値は第２の数のビットからなり、第１の数と第２の数とは等しくない請求項１に記載の集積回路。
【請求項７】
前記第１のマルチビット・ピクセル値が第１の数のビットからなり、第２のマルチビット・ピクセル値が第２の数のビットからなり、第１の数と第２の数が等しい請求項１に記載の集積回路。
【請求項８】
前記集積回路が前記第１のモードに入っているか、又は前記第２のモードに入っているかを判定するモード制御情報を格納するレジスタをさらに備える請求項１に記載の集積回路。
【請求項９】
前記第１のモードで、前記第１のマルチビット・ピクセル値の前記複数のビットの第３のサブセットが３回目に並列に前記第１の複数の端子上に出力される請求項１に記載の集積回路。
【請求項１０】
前記集積回路が第１の集積回路であり、前記第１のモードで動作し、前記第１の複数の端子のそれぞれが専用接続を介して第２の集積回路の第１の複数の端子のうちの対応する１つの端子に結合され、第３の集積回路が前記第１の集積回路と実質的に同一であり、第３の集積回路はさらに前記第１のモードで動作し、第１の複数の端子を備え、前記第３の集積回路の前記第１の複数の端子のそれぞれは、専用接続を介して前記第２の集積回路の第２の複数の端子のうちの対応する１つの端子に結合される請求項１に記載の集積回路。
【請求項１１】
第１の複数の端子と第２の複数の端子とを備える集積回路からピクセル情報を出力する方法であって、
第１のモードでは、第１のマルチビット・ピクセル値の少なくとも一部を出力するために、まず１回目に前記第１のマルチビット・ピクセル値の複数のビットの第１のサブセットを前記第１の複数の端子上に出力し、続いて、２回目に前記第１のマルチビット値の前記複数のビットの第２のサブセットを前記第１の複数の端子上に出力することと、
第２のモードでは、第２のマルチビット・ピクセル値を出力するために、前記第２のマルチビット・ピクセル値の第１の複数のビットを前記第１の複数の端子上に出力し、それと同時に、前記第２のマルチビット・ピクセル値の前記第２の複数のビットを前記第２の複数の端子上に出力することとを含み、前記集積回路は、前記第１のモード及び前記第２のモードのうちの選択可能な１つで動作可能である方法。
【請求項１２】
前記集積回路が前記第１のモードでのみ動作する請求項１１に記載の方法。
【請求項１３】
前記第１のモードで、前記第１のマルチビット・ピクセル値の前記複数のビットの第３のサブセットが３回目に前記第１の複数の端子上に出力される請求項１１に記載の方法。
【請求項１４】
前記集積回路は、第２の集積回路に結合されているタイミング発生器集積回路であり、前記タイミング発生器集積回路の前記第１の複数の端子のそれぞれは、専用接続により前記第２の集積回路の複数の端子のうちの対応する１つの端子に結合される請求項１３に記載の方法。
【請求項１５】
第１の複数の端子と第２の複数の端子を備える第１の集積回路と、
複数の端子を備える第２の集積回路であって、前記第２の集積回路の前記複数の端子のそれぞれは、前記第１の集積回路の前記第１の複数の端子のうちの対応する１つの端子に結合され、前記第２の集積回路は第１のマルチビット・ピクセル値の少なくとも一部を出力するために前記第１のマルチビット・ピクセル値の複数のビットの連続する複数のサブセットを前記第２の集積回路の前記複数の端子上に出力する、第２の集積回路と、
複数の端子を備える第３の集積回路であって、前記第３の集積回路の前記複数の端子のそれぞれは、前記第１の集積回路の前記第２の複数の端子のうちの対応する１つの端子に結合され、前記第３の集積回路は第２のマルチビット・ピクセル値の少なくとも一部を出力するために前記第２のマルチビット・ピクセル値の複数のビットの連続する複数のサブセットを前記第２の集積回路の前記端子上に出力し、前記第１のマルチビット・ピクセル値の前記少なくとも一部は、前記第２の集積回路から前記第１の集積回路に伝達され、実質的にそれと同時に、前記第２のマルチビット・ピクセル値の前記少なくとも一部を前記第３の集積回路から前記第１の集積回路に伝達し、前記第２の集積回路と実施的に同一である第３の集積回路とを備えるシステム。
【請求項１６】
前記第２の集積回路の前記端子のそれぞれは、専用接続により前記第１の集積回路の前記第１の複数の端子のうちの対応する１つの端子に結合され、前記第１の集積回路と前記第２の集積回路以外の集積回路は前記専用接続に結合されない請求項１５に記載のシステム。
【請求項１７】
前記第１の集積回路の前記第１の複数の端子は、第１の多心可撓ケーブルにより前記第２の集積回路の前記複数の端子に結合され、前記第１の集積回路の前記第２の複数の端子は、第２の多心可撓ケーブルにより前記第３の集積回路の前記複数の端子に結合される請求項１６に記載のシステム。
【請求項１８】
前記システムはカメラであり、
前記カメラは、前記第２の集積回路にピクセル情報を供給する第１のイメージ・センサと、
前記第３の集積回路にピクセル情報を供給する第２のイメージ・センサとを備える請求項１５に記載のシステム。
【請求項１９】
前記第２の集積回路は、前記第２の集積回路がシングル・イメージ・センサ・モードで動作するのか、又はマルチイメージ・センサ・モードで動作するのかを決定するモード制御情報を格納し、前記第３の集積回路は、前記第３の集積回路がシングル・イメージ・センサ・モードで動作するのか、又はマルチイメージ・センサ・モードで動作するのかを決定するモード制御情報を格納する請求項１５に記載のシステム。
【請求項２０】
タイミング発生器集積回路からピクセル情報を出力する方法であって、前記タイミング発生器集積回路は第１の複数の端子と第２の複数の端子とを備え、
第１のモードでは、第１のマルチビット・ピクセル値の少なくとも一部を出力するために、まず１回目に前記第１のマルチビット・ピクセル値の複数のビットの第１のサブセットを前記第１の複数の端子上に出力し、続いて、２回目に前記第１のマルチビット値の前記複数のビットの第２のサブセットを前記第１の複数の端子上に出力し、その後、３回目に前記第１のマルチビット値の前記複数のビットの第３のサブセットを前記第１の複数の端子上に出力することを含む方法。
【請求項２１】
前記タイミング発生器集積回路は、第２のモードでも動作可能であり、前記第２のモードで、前記タイミング発生器集積回路は第２のマルチビット・ピクセル値を出力するために、前記第２のマルチビット・ピクセル値の第１の複数のビットを前記第１の複数の端子上に出力し、それと同時に、前記第２のマルチビット・ピクセル値の前記第２の複数のビットを前記第２の複数の端子上に出力する請求項２０に記載の方法。
【請求項２２】
前記第１のマルチビット・ピクセル値は、１６ビット値であり、複数のビットの前記第１のサブセットは５ビットからなり、複数のビットの前記第２のサブセットは５ビットからなり、複数のビットの前記第３のサブセットは５ビットからなり、前記第２のマルチビット・ピクセル値は、１６ビット値であり、前記第２のマルチビット値は前記第２のマルチビット・ピクセル値の前記第１の複数のビット及び前記第２のマルチビット・ピクセル値の前記第２の複数のビットからなる請求項２１に記載の方法。
【請求項２３】
前記タイミング発生器集積回路は、電子デバイス内の３つの同一タイミング発生器集積回路のうちの１つであり、前記３つのタイミング発生器集積回路のそれぞれは、異なる色に対するピクセル値を出力する請求項２０に記載の方法。
【請求項２４】
タイミング発生器集積回路からピクセル情報を出力する方法であって、前記タイミング発生器集積回路は第１の複数の端子と第２の複数の端子とを備え、前記タイミング発生器集積回路は第１のモードと第２のモードのうちの選択可能な１つのモードで動作可能であり、
前記タイミング発生器集積回路が前記第１のモードで動作している場合、前記タイミング発生器集積回路は、マルチビット・ピクセル値の少なくとも一部を出力するために、まず１回目に前記マルチビット・ピクセル値の複数のビットの第１のサブセットを前記第１の複数の端子上に出力し、続いて、２回目に前記マルチビット値の前記複数のビットの第２のサブセットを前記第１の複数の端子上に出力し、その後、３回目に前記マルチビット値の前記複数のビットの第３のサブセットを前記第１の複数の端子上に出力し、
前記タイミング発生器集積回路が前記第２のモードで動作している場合、前記タイミング発生器集積回路は、前記マルチビット・ピクセル値を出力するために、前記マルチビット・ピクセル値の第１の複数のビットを前記第１の複数の端子上に出力し、それと同時に、前記マルチビット・ピクセル値の第２の複数の前記ビットを前記第２の複数の端子上に出力し、前記マルチビット・ピクセル値は前記第１の複数のビット及び前記第２の複数のビットからなる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング信号をイメージ・センサに供給するタイミング発生器に関係し、さらにアナログ・フロントエンド・タイミング発生器（ＡＦＥ／ＴＧ）集積回路とデジタル・イメージ処理（ＤＩＰ）集積回路との間の通信にも関係する。
【０００２】
本出願は、２００４年１０月１１日に出願した米国特許出願第１０／９６３，４９４号の一部継続出願であり、その３５  Ｕ．Ｓ．Ｃ．§１２０に基づく利益を主張するものである（参照により本明細書に組み込まれている）。
【背景技術】
【０００３】
図１（従来技術）は、消費者市場向けデジタル・スチル・カメラ１の簡略化された図である。イメージは、レンズ２を通り、イメージ・センサ３によりキャプチャされる。イメージ・センサ３は、例えば、電荷結合素子（ＣＣＤ）センサ又はＣＭＯＳセンサ又は任意の種類のセンサとすることができる。本発明の実施形態では、センサはＣＣＤセンサである。アナログ・フロントエンド（ＡＦＥ）及びタイミング発生器（ＴＧ）集積回路４は、センサ・データ（ＣＣＤ  ＯＵＴ）をセンサから読み出し、ＡＦＥ／ＴＧ  ４に転送させるように、垂直パルス信号（ＶＰＵＬＳＥ信号）と水平パルス信号（ＨＰＵＬＳＥ信号）をセンサ３に供給する。ＣＣＤセンサ３が必要とする垂直パルス信号の電圧の最小値と最大値はＡＦＥ／ＴＧ集積回路により供給することができる電圧範囲値の外である。そのため、ＡＦＥ／ＴＧ集積回路から出力される垂直パルス信号ＶＰＵＬＳＥ出力は、ＣＣＤセンサ３に必要な電圧レベルへのレベル・シフティングを実行する垂直ドライバ５に供給される。
【０００４】
ＡＦＥ／ＴＧ集積回路４は、センサから受け取ったイメージ・データを２値化し、２値化されたイメージ・データをデジタル・イメージ処理（ＤＩＰ）集積回路６に渡す。２値化されたイメージ・データはＤＯＵＴと表される。ＤＩＰ  ６は、イメージ・データに対するイメージ処理を実行してから、通常は、デジタル形式でイメージを大容量記憶装置７に格納する。例えば、情報は、デジタル・ファイルとして格納することができる。また、ＤＩＰ  ６はイメージを表示装置８に表示させる。マイクロコントローラ９は、カメラの総合的なキー・スキャニング、制御、構成機能を提供する。マイクロコントローラ９は、シリアル・バスを介してＤＩＰ  ６に結合されている。マイクロコントローラ９は、モータ・ドライバ回路１０を介してレンズ２を制御する。
【０００５】
図２（従来技術）は、基本的なＣＣＤイメージ・センサ１１の簡略化された図である。ＣＣＤイメージ・センサ１１は、２次元センサ・アレイを備える。図では、センサは正方形で表され、それぞれの正方形に英字が入っている。「Ｇ」が中に入っている正方形は緑色用のセンサである。「Ｒ」が中に入っている正方形は赤色用のセンサである。「Ｂ」が中に入っている正方形は青色用のセンサである。参照番号１２で、緑色用のそのようなセンサの１つを示す。シャッター信号に対する応答として、センサのそれぞれがサンプルを取る。サンプルは、電荷の形でセンサ内に保持される。電荷の大きさは、サンプル値を示す。電荷の値は、ＣＣＤセンサ１１から逐次読み出されるが、そのために、水平パルス信号と垂直パルス信号をＣＣＤセンサに供給する。各センサは、その左に関連する記憶素子が配置されている。参照番号１３で、センサ１２用の記憶素子を識別している。すべてのセンサからのサンプル電荷が一度に、右から左へ関連する記憶素子内に移動する。その後、垂直パルス信号がＣＣＤセンサ１１に印加される。これにより、それぞれの記憶素子内のサンプル電荷が、その記憶素子の下の記憶素子へシフトダウンされる。一番下の記憶素子の行のサンプル電荷は、センサの底部にある記憶素子の行１４内に受け渡される。この行１４は、電荷のセットが入ると、複数の水平パルスがＣＣＤセンサ１１に印加される。これらの水平パルスにより、行１４内の記憶素子内のサンプル電荷はＣＣＤセンサから１つずつシフトアウトされる。サンプル電荷の１つの行全体が、ＣＣＤセンサ１１からシフトアウトされると、次の垂直パルスが印加され、行１４に読み出される次の行のサンプル電荷がロードされる。垂直パルスを供給し、その後、サンプル電荷の最下段の行をシフトアウトするこのプロセスは、ＣＣＤセンサ１１からすべてのサンプル電荷が読み出されるまで繰り返される。
【０００６】
図３（従来技術）は、記憶素子の行１４の動作を例示する簡略化した図である。記憶素子１５から記憶素子１６へ電荷を移動させるために、スイッチ１７を開き、スイッチ１８を閉じる。これにより、電荷は記憶素子１５から導電性スイッチ１８を通り、記憶素子１６に入る。したがって、その行内の隣接するスイッチが交互に開閉し、記憶素子の行からサンプル電荷をシフトダウンさせることがわかる。図３は、背景情報のためここに提示されている非常に簡略化されている図であることは理解されるであろう。
【０００７】
図４（従来技術）は、図３のスイッチの並びを制御する２つの水平パルス信号ＨＰＵＬＳＥ１ＡとＨＰＵＬＳＥ１Ｂのパルスが交互に生じている状態を示す図である。
【０００８】
図５（従来技術）は、少し複雑なＣＣＤセンサ１９の簡略化された図である。このＣＣＤセンサ１９は、複数のセンサからなる２列のそれぞれの連続しているペアが記憶素子の列を共有する。列Ｖ１Ａ、Ｖ１Ｂは、記憶素子の１つの列を共有する。列Ｖ２Ａ、Ｖ２Ｂは、記憶素子の第２の列を共有する。
【０００９】
図６（従来技術）は、アレイからセンサ・サンプルを読み出すために使用される垂直パルス信号ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂを例示する図である。まず、２列の各連続するペアのセンサの左列が読み出される。各ペアのセンサの右列は読み出されない。ＶＰＵＬＳＥ１Ａの初期ハイ・レベル・パルス２０（ＶＰＵＬＳＥ１Ｂにはそのようなハイ・レベル・パルスがない）は、センサの左列が記憶素子の中央列にサンプル電荷の列１つ分を全部移動させることを示す。この移動が発生すると、ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂは、図４のように交互に生じ、垂直方向にサンプル電荷をシフトダウンさせる。そのような垂直シフトが毎回行われた後、ＨＰＵＬＳＥ１Ａ、ＨＰＵＬＳＥ１Ｂの水平シフト・パルスのセット全体２１により、センサの記憶素子の最下段の行がシフトアウトする。
【００１０】
イメージ・フレームのこの左半分がシフトアウトされた後、ＶＰＵＬＳＥ１Ｂのハイ・レベル・パルス２２が送られると、センサ列の各ペアの右列はそのサンプル電荷を記憶素子の共有されているセンサ列に移動させる。このプロセスは、水平シフト・パルスのセット２１が後に続く垂直シフト毎に繰り返される。このようにして、センサ列の各ペアの右列内のセンサからのサンプル電荷がＣＣＤセンサ１９から読み出される。したがって、記憶素子のそのような共有されている列を持つＣＣＤセンサに対しては、より複雑な垂直、水平シフト・パルスが必要である。
【００１１】
最新のＣＣＤイメージ・センサ技術は、図２〜６に示されている単純な例を遙かに超えて進歩している。センサは、通常、例えば、高フレーム・レート読み出しモード、自動露出及びオートフォーカス・モード、キャプチャ・モードなど、複数のモードを備える。その結果、最新のＣＣＤセンサを駆動するためには、極めて複雑なタイミング信号が必要になることが多い。例えば、ハイブリッド・カメラは、そのハイブリッド・カメラを使用してビデオをキャプチャする場合に高フレーム・レート読み出しモードを使用し、静止画像を撮影する場合には高い分解能のキャプチャ・モードを使用できる。
【００１２】
図７（従来技術）は、幾分さらに複雑なタイミング信号を必要とするＣＣＤセンサ２３を例示する図である。ＣＣＤセンサ２３は、高速読み出しモードを備え、そこでピクセルの混合が実行される。ピクセル・イメージの読み出し速度を高めるために、キャプチャされたイメージ・センサ・サンプルのうち一部のみを、センサから読み出すようにする。こうすると、センサから出力される情報の量が減るため、読み出し時間が短縮されるが、イメージの劣化が生じ望ましくない。サンプル電荷のサブセットのみが出力されれば、他の未使用のローカル・センサでキャプチャされたイメージ情報はイメージ・データがセンサから出力されるとき、そのイメージ・データ内には存在しない。このイメージ情報を高速読み出しモード・イメージに含めることができないのではなく、ローカルのセンサのセットのサンプルを混合して改善された高速読み出しモード・イメージとして、その混合された結果をシフトアウトしている。矢印２４、２５は、センサの最上位行内の２つの緑色センサ・サンプルの混合を例示する。同様に、矢印２６、２７は、センサの第２の行内の２つの青色センサ・サンプルの混合を例示する。後段では、矢印２８、２９で例示されているように、垂直混合を実行することができる。１セットのセンサのうちの１つのセンサから１つのサンプル電荷を単純に出力し、そのグループの他のセンサにより出力されるサンプル電荷を無視するのではなく、そのグループのすべてのセンサのサンプル電荷を混合し（水平混合と垂直混合の両方を使用して）高フレーム・レート読み出しイメージの品質を改善している。
【００１３】
図８（従来技術）は、この読み出しを実行するために必要なより複雑なタイミング・パルスを例示する図である。垂直パルス信号ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂの両方でのハイ・レベル・パルス３０、３１は、同時に、水平サンプル混合動作を示す。水平混合サンプル電荷は、いったん記憶素子の中央列内に入ると、ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂの交互連続パルスにより図５について上で説明したようにシフトダウンされる。それぞれの垂直シフトに続き、ＨＰＵＬＳＥ１Ａ、ＨＰＵＬＳＥ１Ｂの一列分の水平シフトにより、ＣＣＤセンサからサンプル電荷の混合された行がシフトされる。
【００１４】
典型的な最新ＣＣＤセンサにおいて必要なタイミング信号が複雑なので、ＣＣＤセンサ・メーカーは、通常、ＣＣＤセンサとの使用で互換性のあるタイミング発生器集積回路も供給している。したがって、それぞれのＣＣＤセンサは、通常、それ専用の特定のタイミング発生器を備える。必要なタイミング信号を発生するための回路を供給することに対するこのような解決策は、カメラの設計に１つの可能なタイプのＣＣＤセンサを組み込むだけの状況ではうまく働かせることができる。しかし、複数の異なるＣＣＤセンサのうちから選択するような状況では、プログラム可能なタイミング発生器を備えるＡＦＥ／ＴＧ集積回路を利用しなければならない。
【００１５】
図９（従来技術）は、そのようなＡＦＥ／ＴＧで複雑なタイミング信号を定義する方法を例示する簡略化した図である。まず、信号パターンのセットを定義する。図では、ＶＰＡＴ０が第１のパターンであり、ＶＰＡＴ１が第２のパターンである。それぞれのパターンは、信号の遷移を定義する。示されている例では、信号は垂直パルス信号Ｖ１〜Ｖ４である。その後、パターンからシーケンスが構築される。図では、Ｖ−ＳＥＱＵＥＮＣＥ０は、ＶＰＡＴ０のＮ回の繰り返しを含む。Ｖ−ＳＥＱＵＥＮＣＥ１では、ＶＰＡＴ０で始まりＶＰＡＴ１で終わる。これらのシーケンスは、異なる読み出し領域とフィールドに関連付けられる。フィールドは、複数の領域を含む。例えば、各シーケンスにより一意的なパルス・パターンが定義されるように、異なるシーケンスを各領域に関連付けることができる。例えば、典型的なデジタル・スチル・カメラは、ドラフト・モード用の第１のフィールド・タイミング、オートフォーカス・モード用の第２のフィールド・タイミング、通常のイメージ・キャプチャ・モード用の３つの異なるフィールド・タイミングを必要とすることがある。カメラの動作中、モード・レジスタにロードされる値により、カメラをどのように使用しているかに応じて、アクティブであるフィールド・タイミングが選択される。異なるＣＣＤセンサとともに使用するために製作されたＡＦＥ／ＴＧ集積回路の特定の一実施形態については、「ＡＤ９９９５  １２−Ｂｉｔ  ＣＣＤ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｗｉｔｈ  Ｐｒｅｃｉｓｉｏｎ  Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ」、データ・シート、Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ  Ｉｎｃ．、３６頁、Ｒｅｖ．０、ｃｏｐｙｒｉｇｈｔ  ２００３（主題は、参照により本明細書に組み込まれている）を参照のこと。
【００１６】
図１０（従来技術）は、デジタル・スチル・カメラ内でそのような３つのＡＦＥ／ＴＧ  ３２〜３４を使用する方法を例示する図である。それぞれのＡＦＥ／ＴＧは、それ専用のＣＣＤイメージ・センサからＣＣＤデータを受け取る。赤色用のイメージ・センサ、緑色用のイメージ・センサ、青色用のイメージ・センサがある。ＡＦＥ／ＴＧ  ３２は、１６ビット・バス３６、多重化回路３７、１６ビット・バス３８を介して１６ビットの赤色ピクセル出力値をＤＩＰ  ３５に供給する。次に、ＡＦＥ／ＴＧ  ３３は、１６ビット・バス３９、多重化回路３７、１６ビット・バス３８を介して１６ビットの緑色ピクセル出力値をＤＩＰ  ３５に供給する。次に、ＡＦＥ／ＴＧ  ３４は、１６ビット・バス４０、多重化回路３７、１６ビット・バス３８を介して１６ビットの青色ピクセル出力値をＤＩＰ  ３５に供給する。赤色、緑色、青色、赤色、緑色、青色というような順序でピクセル値を出力するこの順序は、フレームのすべてのピクセル値がＤＩＰ  ３５に転送されるまで、ピクセル値毎に続く。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このタイプのＡＦＥ／ＴＧのアーキテクチャは、柔軟性があり、複数の差動ＣＣＤセンサを使用する複数のアプリケーションで稼働している。しかし、そのプログラミングとオペレーションは、少し風変わりであり、使いにくい。さらに、タイミング信号要件と、ＡＦＥ／ＴＧ設計ではサポートしていない他の機能や動作モードがある。例えば、安定制御では、ビデオのキャプチャの際に一方のフレームから次のフレームまで間のいくつかのタイミング信号のパルス数を変更しなければならない場合がある。ビデオを撮る際にＣＣＤセンサの一部のみを使用する。この部分は、ユーザがビデオを撮っているときにうっかりカメラを動かすとＣＣＤセンサ内であちこちシフトすることがある。フレームからフレームへこのようにシフトすると、望ましくないジッタがビデオに入り込む可能性がある。そこでジッタが見えないようにするため、センサに供給されるタイミング信号を変更し、使用されているセンサの領域が一方のフレームから次のフレームへシフトするように見えないようにするのが望ましい。しかし、ＡＦＥ／ＴＧは、フレーム毎に修正される安定補正タイミング信号をＡＦＥ／ＴＧで発生できるようなフレーム毎に安定制御情報を受け取る機能を持たない。このような安定制御機能がサポートされるとすれば、ＡＦＥ／ＴＧの設計を修正しなければならないであろう。この安定機能は、ＡＦＥ／ＴＧ設計でサポートされていないほんの１つの機能である。したがって、ＣＣＤセンサが複雑度を増し、ＣＣＤセンサのタイミング信号要件が増えるにつれ、ＡＦＥ／ＴＧが新しいＣＣＤセンサを駆動するために必要なすべてのタイミング信号を発生できるようにするために、ＡＦＥ／ＴＧは、おそらく、長年にわたり繰り返し変更されなければならないであろう。
【非特許文献１】「ＡＤ９９９５  １２−Ｂｉｔ  ＣＣＤ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｗｉｔｈ  Ｐｒｅｃｉｓｉｏｎ  Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ」、データ・シート、Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ  Ｉｎｃ．、３６頁、Ｒｅｖ．０、ｃｏｐｙｒｉｇｈｔ  ２００３
【課題を解決するための手段】
【００１８】
多目的のアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路は、水平タイミング信号、垂直タイミング信号、その他のタイミング及び制御信号を数多くの種類の異なるイメージ・センサのうちの選択された１つに供給することができる。
【００１９】
第１の新規性のある態様では、ＡＦＥ／ＴＧは、複数の同一のＡＦＥ／ＴＧが多重化回路を介在させることなく２値化センサ・データを単一のデジタル・イメージ・プロセッサ（ＤＩＰ）に出力する出力モードを有する。それぞれのＡＦＥ／ＴＧは、長いワードの形で２値化されたサンプル値を出力するのではなく、５ビットに短縮された２値化されたサンプル値を出力する。それぞれのＡＦＥ／ＴＧは、パラレル・バスの異なる５本のラインに５ビット・サンプル値を出力する。パラレル・バスは、２値化された５ビット値をＤＩＰに並列に伝達する。それぞれのＡＦＥ／ＴＧは異なるバス・ラインのセットを駆動するので、バス・ラインの負荷は最小限に抑えられ、そのため、高速通信が容易に行える。ＡＦＥ／ＴＧは一度に１つだけ起動できる。すでに動作しているＡＦＥ／ＴＧは互いの同期連携起動を開始できるように専用の同期処理機能が用意されている。
【００２０】
この出力モードに加えて、ＡＦＥ／ＴＧは、さらに、ＣＣＤセンサが１つだけ使用されかつＡＦＥ／ＴＧが１つだけ備えられている状況で使用するためのもう１つの出力モードを持つ。この出力モードでは、連続する２値化されたセンサ・データ・ワードは、パラレル・バス上で並列形式により完全なワードとしてＤＩＰに出力される。
【００２１】
第２の新規性のある態様では、ＡＦＥ／ＴＧは、プログラムを実行するプロセッサを備える。プログラムは、ＡＦＥ／ＴＧのプログラム・メモリに格納される。プログラムを実行することにより、ＡＦＥ／ＴＧから出力される水平タイミング信号と垂直タイミング信号の詳細なタイミングが制御される。ブート時にシリアル・バスを介してプログラムがＡＦＥ／ＴＧ内のプログラム・メモリにロードされる。ロードされると、シリアル・インターフェイスを介してプロセッサが有効にされ、新規にロードされたプログラムを実行させる。一実施態様では、プロセッサの命令セットは、プロセッサ内の実質的にすべての命令がちょうど１クロック・サイクルで実行されるような命令セットである。プロセッサが１クロック・サイクルで１命令を実行するようにすることにより、水平タイミング信号と垂直タイミング信号の波形を通じてプロセッサの実行を容易に追跡することができ、このとき、波形は、クロック・サイクルと同期している。プロセッサが１クロック・サイクルで１命令を実行することにより、クロック信号と同期している水平タイミング信号と垂直タイミング信号を制御するコードを簡単に書くことができる。
【００２２】
ＡＦＥ／ＴＧは、シリアル・バス上のデバイス（例えば、マイクロコントローラ）とＡＦＥ／ＴＧとの間の情報をやり取りを行うための１つ又は複数のレジスタを備えるようにしてもよい。例えば、シリアル・バス上のデバイスは、シリアル・バスとＡＦＥ／ＴＧのシリアル・バス・インターフェイスを介して情報をレジスタに書き込むことができる。プロセッサは、レジスタ内の情報にアクセスし、その情報に基づき適切なアクションを実行するようにプログラムされる。一実施態様では、情報はフレーム単位でＡＦＥ／ＴＧに受け渡される。ＡＦＥ／ＴＧでは、その情報を使用して、キャプチャされるビデオが安定するようにイメージ・センサに供給されるタイミング信号を調整する。この通信手法は、ビデオのキャプチャ時にカメラのユーザが移動することで生じるジッタに対抗するために使用される。
【００２３】
第３の新規性のある態様では、ＡＦＥ／ＴＧのプロセッサは、比較的長いクロック周期を持つクロック信号でクロックされる。ＡＦＥ／ＴＧは、さらに、タイミング発生器を備える。タイミング発生器は、遅延ロック・ループ（ＤＬＬ）回路と関連するセット／リセット回路を備える。プロセッサは、水平タイミング発生器内のレジスタに書き込むことによりタイミング発生器をセットアップする。タイミング発生器がセットアップされると、プロセッサは、タイミング発生器がプロセッサにより定められたセットアップ情報に従ってタイミング信号を出力するようにタイミング発生器を有効にする。ＤＬＬとセット・リセット回路により、プロセッサは分解能がプロセッサ・クロック周期よりも実質的に大きいタイミング信号を発生することができる。
【００２４】
第４の新規性のある態様では、ＡＦＥ／ＴＧは、複数の同一のＡＦＥ／ＴＧが多重化回路を介在させることなく２値化センサ・データを単一のデジタル・イメージ・プロセッサ（ＤＩＰ）に出力するビット・スライス出力モードを有する。２値化されたサンプル値をピクセル情報のより長いワードの形式で出力するのではなく、それぞれのＡＦＥ／ＴＧに、伝達する長いワードをビットの多数のサブセットに区分けするインターフェイス回路を含める。例えば、１６ビット長のワードの１ビットを省略し（１６ビット・ワードを１５ビットに切り詰める）、残り１５ビットを５ビットずつのサブセット３つに区分けすることができる。それぞれのサブセットのビットは、ＤＩＰ上の対応する入力端子群との専用ポイントツーポイント接続を介してＤＩＰに並列方式で伝達される。これらのサブセットは、専用ポイントツーポイント接続を介して１つずつ伝達される。ＤＩＰ内のインターフェイス回路は、ビット・スライス・モードで動作するように事前に構成されている。インターフェイス回路は、それらのサブセットのそれぞれを取り込み、それらのサブセットを再び、より長い１５ビット・ワードに組み立てる。３つのＡＦＥ／ＴＧが関わる一実施態様では、第１のＡＦＥ／ＴＧは、ＤＩＰの５つの入力端子からなる第１の入力端子群との５つの専用ポイントツーポイント接続からなる第１の専用ポイントツーポイント接続群を介してＤＩＰと通信し、第２のＡＦＥ／ＴＧは、ＤＩＰの５つの入力端子からなる第２の入力端子群との５つの専用ポイントツーポイント接続からなる第２の専用ポイントツーポイント接続群を介してＤＩＰと通信し、第３のＡＦＥ／ＴＧは、ＤＩＰの５つの入力端子からなる第３の入力端子群との５つの専用ポイントツーポイント接続からなる第３の専用ポイントツーポイント接続群を介してＤＩＰと通信する。
【００２５】
ＡＦＥ／ＴＧ集積回路は、さらに、ビット・スライス・モードが使用されない他のシステムでも使用されるかどうかを調べる。したがって、ＡＦＥ／ＴＧを含むインターフェイス回路は、タイム・スライス（時間多重）出力モードで動作するように構成することができる。タイム・スライス出力モードで動作する場合、複数のＡＦＥ／ＴＧが代わる代わる、ピクセル情報の長いワード（例えば、１６ビット値）をＤＩＰの複数の入力端子に送る。ＡＦＥ／ＴＧ集積回路設計では、ただ１つのＡＦＥ／ＴＧが１つのＤＩＰに結合されている状況、２つのＡＦＥ／ＴＧが１つのＤＩＰに結合されている状況、又は３つのＡＦＥ／ＴＧが上述のようにＤＩＰに結合されている状況での使用も考慮する。したがって、単一ＡＦＥ／ＴＧモードを用意するだけでなく、デュアルＡＦＥ／ＴＧタイム・スライス・モード及びデュアルＡＦＥ／ＴＧビット・スライス・モードも用意している。
【００２６】
以下の詳細な説明では、他の実施形態及び利点について説明する。このまとめでは、本発明を定義することを意図していない。本発明は請求項で定められる。
【発明を実施するための最良の形態】
【００２７】
付属の図面では、類似の番号は類似のコンポーネントを示しており、それら図の図面により本発明の複数の実施形態を例示する。
【００２８】
次に本発明のいくつかの実施形態を詳しく参照するが、付属の図面にそれらの実施形態が示されている。
【００２９】
図１１は、本発明の一実施形態によるデジタル・カメラ１００の簡略化されたブロック図である。カメラ１００は、３つのイメージ・センサ１０１〜１０３、３つのアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路１０４〜１０６、デジタル・イメージ・プロセッサ（ＤＩＰ）集積回路１０７、水晶発振器１０８、マイクロコントローラ１０９、ブート用読み出し専用メモリ（ＲＯＭ）１１０を備えている。それぞれのＡＦＥ／ＴＧ  １０４〜１０６は、垂直タイミング信号と水平タイミング信号をその関連するイメージ・センサに供給する。本発明の実施形態では、垂直タイミング信号は、それぞれのイメージ・センサ１０１〜１０３に直接供給される。しかし、垂直タイミング信号は、垂直ドライバ集積回路を介してイメージ・センサに供給されてもよい。垂直ドライバ１０４、１０５、１０６は、それぞれＡＦＥ／ＴＧ集積回路１０１、１０２、１０３用の垂直ドライバである。
【００３０】
本発明の実施形態では、イメージ・センサ１０１〜１０３は、電荷結合素子（ＣＣＤ）イメージ・センサである。例えば、ＣＭＯＳイメージ・センサなどの他の種類のイメージ・センサも採用することができる。本発明の実施形態では、垂直パルスは、通常、それぞれのセンサ１０１〜１０３に垂直タイミング信号の一部として供給される。これにより、イメージ・センサでキャプチャされたサンプル電荷の行のそれぞれを１行シフトダウンさせる。この後、水平パルスシーケンスが、水平タイミング信号の一部としてイメージ・センサに供給される。これにより、最下段の行のサンプル電荷がイメージ・センサからシフトアウトされる。このようにして、イメージ・センサ内のすべてのセンサのサンプル電荷は、逐次的にイメージ・センサからシフトアウトされる。図のイメージ・センサから出力されるサンプル電荷は、ＣＣＤ  ＯＵＴのラベルで示されている。イメージ・センサに供給される水平タイミング信号は多数ある。図では、これらの信号は、ラベルＨＰＵＬＳＥで示されている。イメージ・センサに供給される垂直タイミング信号も多数ある。図では、これらの信号は、ラベルＶＰＵＬＳＥで示されている。
【００３１】
ＡＦＥ／ＴＧ  １０４〜１０６は、受信したＣＣＤ  ＯＵＴデータを２値化し、その結果の２値化サンプル値をＤＩＰ  １０７に転送する。図１０で説明されているように多重化回路を通じて２値化されたサンプル値をＤＩＰ  １０７に供給するのでなく、多重化回路を設けないようにしている。図１０の多重化回路は、別の集積回路（ＡＦＥ／ＴＧ及びＤＩＰとは別）の形で設けられるため、カメラの部品点数が増え、製造コストが増大することが多い。
【００３２】
第１の新規性のある態様によれば、それぞれのＡＦＥ／ＴＧ集積回路１０４〜１０６は複数の出力モードを持つ同一の集積回路である。第１の出力モードは、１つのイメージ・センサと１つのＡＦＥ／ＴＧだけが使用されるアプリケーションで使用するものである。第１の出力モードでは、それぞれの連続する２値化されたサンプル値は、ＡＦＥ／ＴＧから単一の１６ビット値として１６個のＤＯＵＴ出力端子に出力される。単一の１６ビット値は、パラレル・バス上に１ワードとしてＤＩＰに伝達される。第２の出力モードは、複数のイメージ・センサと複数のＡＦＥ／ＴＧが使用されるアプリケーションで使用するために設けられている。このような複数イメージ・センサ・アプリケーションの一実施形態が、図１１に例示されている。
【００３３】
第２の出力モードでは、それぞれの連続する２値化されたサンプル値は短縮され、ＡＦＥ／ＴＧから５ビット値として出力される。ＡＦＥ／ＴＧはそれぞれ、パラレル・バスの異なる５本のラインでＤＩＰ  １０７に５ビット値を出力する。したがって、それぞれのＡＦＥ／ＴＧは専用のバス・ラインによりＤＩＰ  １０７に結合されている。この専用バス・ラインにより、負荷が低減され、その結果、高速データ伝送を実現できる。ＡＦＥ／ＴＧ  １０４は赤色用の５ビット２値化サンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［０：４］でＤＩＰ  １０７に伝達される。ＡＦＥ／ＴＧ  １０５は緑色用の２値化されたサンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［５：９］でＤＩＰ  １０７に伝達される。ＡＦＥ／ＴＧ  １０６は青色用の２値化されたサンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［１０：１４］でＤＩＰ  １０７に伝達される。ＡＦＥ／ＴＧ  １０４〜１０６により５ビット２値化サンプル値をパラレル・バスＲＧＢ［０：１４］に出力する動作は、水晶発振器１０８によりそれぞれのＡＦＥ／ＴＧに供給されるクロック信号と同期する。ＡＦＥ／ＴＧ  １０４〜１０６はそれぞれ、５ビット値を同時にＲＧＢバスに出力する。
【００３４】
第２の新規性のある態様によれば、それぞれのＡＦＥ／ＴＧは同じ集積回路である。それぞれのＡＦＥ／ＴＧ集積回路は、関連するイメージ・センサを駆動するために必要な水平タイミング信号と垂直タイミング信号を発生する柔軟性のあるタイミング発生器を備えている。この柔軟性のあるタイミング発生器は、命令を実行するプロセッサを備える。これらの命令は、ＡＦＥ／ＴＧ集積回路内のプログラム・メモリに格納される。ブート時に、又はカメラが最初に電源オンされると、マイクロコントローラ１０９は、ＲＯＭ  １１０からブート・プログラムを実行する。ブート・プログラムが起動すると、マイクロコントローラ１０９はＲＯＭ  １１０からタイミング発生器プログラムを読み込み、それをＡＦＥ／ＴＧ  １０４〜１０６のそれぞれのプログラム・メモリにロードする。マイクロコントローラ１０９は、それぞれのＡＦＥ／ＴＧにシリアル・バス１１４を介してプログラムをＡＦＥ／ＴＧに転送する。タイミング発生器プログラムが３つのＡＦＥ／ＴＧ  １０４〜１０６のプログラム・メモリ内にロードされると、ＡＦＥ／ＴＧ  １０４〜１０６内のプロセッサは、それぞれのプログラムにアクセスし、それらのプログラムを実行することができる。ＡＦＥ／ＴＧによりプログラムが実行されると、ＡＦＥ／ＴＧから特定の水平タイミング信号と垂直タイミング信号のセットが出力される。水平及び垂直信号のタイミングは、ソフトウェアにより設定されたパラメータとソフトウェア自体の動作により決定される。
【００３５】
水平タイミング信号と垂直タイミング信号の異なるセットを必要とする異なる種類のイメージ・センサを使用するとき、タイミング発生器プログラムを修正する。修正されたタイミング発生器プログラムは、シリアル・バス１１４を介してさまざまなＡＦＥ／ＴＧ  １０４〜１０６にロードすることができる。この後、新規にロードされたタイミング発生器プログラムの動作のテスト、修正、再ロード、再テストを、異なるイメージ・センサでのカメラが満足の行く動作をするようになるまで繰り返す。
【００３６】
図１１の配置では、ＡＦＥ／ＴＧによるコードの実行は、シリアル・バス１１４上でマイクロコントローラ１０９から送信される通信により開始される。シリアル・バスでは一度に１つのＡＦＥ／ＴＧとしか通信できないため、ＡＦＥ／ＴＧ  １０４〜１０６の起動は一度に１回ずつ行わなければならない。１つのＡＦＥ／ＴＧが他のＡＦＥ／ＴＧの前に開始すると、２つのＡＦＥ／ＴＧは望み通りには互いに同期しない。第１の新規性のある態様は同期処理機能を備える。ＡＦＥ／ＴＧ  １０４はマスタであり、ＡＦＥ／ＴＧ  １０５と１０６はスレーブである。マスタは、３つの同期信号、つまり１）フレーム同期信号、２）垂直同期信号、３）水平同期信号をスレーブに出力する。３つのＡＦＥ／ＴＧ内のプロセッサの実行は、シリアル・バス１１４を使用して１つずつ開始される。マスタＡＦＥ／ＴＧは、別の３ビット・バス上で同期信号を出力し、スレーブＡＦＥ／ＴＧはそれらの信号を使用して、２値化されたサンプル値の出力をいつ開始するかを決定する。したがって、３つのＡＦＥ／ＴＧデバイスは、一度に１つずつ起動させられるが、互いに同期して動作開始させられる。
【００３７】
図１２は、ＡＦＥ／ＴＧ  １０４の詳細ブロック図である。ＡＦＥ／ＴＧ  １０４は、アナログ・フロントエンド部１１５とタイミング発生器部１１６を含む。アナログ・フロントエンド部１１５は、入力端子１１７、１１８にイメージ・センサ１０１からアナログ・サンプル情報ＣＣＤ  ＯＵＴを受信する。アナログ・フロントエンド部１１５は、ＣＣＤ  ＯＵＴ情報を２値化し、インターフェイス１１９を介してデジタルの結果ＤＯＵＴをＤＩＰ  １０７に出力する。タイミング発生器部１１６は、プロセッサ１２０、プログラム・メモリ１２１、シリアル・インターフェイス１２２、コンフィギュレーション及びコミュニケーション・レジスタ１２３、垂直タイミング信号発生回路１２４、水平タイミング信号発生回路１２５を備える。プロセッサ１２０は、プログラム・メモリ１２１に格納されているプログラムを実行する。プログラムが実行されると、プロセッサ１２０は、イメージ・センサ１０１で必要な垂直、水平タイミング信号がそれぞれ端子１２６、１２７から出力されるように垂直、水平タイミング発生器１２４、１２５を制御する。カメラ起動時に、シリアル・バス・インターフェイス１２２を介してプログラムがタイミング発生器部にロードされる。シリアル・バス・インターフェイス１２２がプログラムをプログラム・メモリ１２１にロードした後、プロセッサ１２０は、プログラムを実行するように有効化される。水平タイミング発生器１２５のＨドライバ・ブロックは、大駆動電流Ｉ／Ｏバッファ回路を表す。Ｖドライバ・ブロックは、図１２ではＡＦＥ／ＴＧ集積回路の一部として例示されているが、Ｖドライバ機能は、一般的には、別のＶドライバ集積回路の形態でＡＦＥ／ＴＧ集積回路の外に実現される。
【００３８】
図１３は、タイミング発生器部１１６の詳細ブロック図である。プロセッサ１２０は、アドレス・バスＡＤＲとデータ・バスＤＡＴＡを介してプログラム・メモリ１２１から１６ビット命令をフェッチする。これらの１６ビット命令は可変個数のｏｐｃｏｄｅビットを持つ。命令セットは、基本的な１オペランドと２オペランドの動作、分岐動作（条件付き又は無条件）、関数呼び出し（パラメータは送られない）、関数戻りオペレーション、ｗｈｉｌｅループ・オペレーションを含む。すべてのオペレーションは、符号なしオペレーションである。深さ８レベルの関数呼び出しスタックがサポートされている。すべての命令（ＭＣＬＫサイクルが２サイクルかかる特別なｂａｎｋ＿ｒｅｔｕｒｎ命令を除く）は、ＭＣＬＫの単一クロック・サイクルで実行される。これにより、プロセッサの実行はＭＣＬＫに関して容易に予測することができ、したがって、正しい時間に垂直、水平タイミング発生器回路の制御を容易に行える。実行されるとｎ個のＭＣＬＫサイクル遅延を引き超す単一遅延（ｎ）命令が備えられている。
【００３９】
プログラム・メモリ１２１は、２つの単一ポートＳＲＡＭバンク１２８、１２９を含む。プロセッサ１２０は、いずれのバンクからも命令を実行できる。コミュニケーション及びコンフィギュレーション・レジスタ１２３の２ビットは、プロセッサが無効にされているかどうか、プロセッサがどのバンクにアクセスできるかを示す。電源投入後、プロセッサ１２０が無効にされ、またプロセッサ１２０がバンク１にアクセスできるようにビットがセットされる。したがって、シリアル・インターフェイス１２２は、バンク２にアクセスできる。シリアル・インターフェイス１２２は、アドレス・バスとデータ・バスでタイミング発生器部１１６のレジスタから読み出すことができる。したがって、ＡＦＥ−ＴＧの外部にあるマイクロコントローラ１０９（図１１を参照）は、シリアル・インターフェイス１２２を介してＳＲＡＭバンク１２９にプログラムを転送することができる。一度プログラムがロードされてしまうと、マイクロコントローラ１０９により、シリアル・インターフェイス１２２は、プロセッサによりアクセスされるＳＲＡＭバンクがバンク１２８からバンク１２９に切り替えられ、プロセッサが有効にされるようにコミュニケーション及びコンフィギュレーション・レジスタ１２３の２ビットに書き込みが行われる。その後、プロセッサ１２０はバンク１２９から新規にロードされたコードを実行する。プロセッサが有効にされると、シリアル・インターフェイス１２２は、垂直、水平タイミング発生器のレジスタに書き込みを行えなくなる。しかし、シリアル・インターフェイス１２２は、複数あるコミュニケーション及びコンフィギュレーション・レジスタ１２３のうちいくつかのレジスタに書き込むことによりタイミング発生器部１１６に情報を供給することができる。シリアル・インターフェイス１２２によりコミュニケーション及びコンフィギュレーション・レジスタ１２３にロードされる情報は、プロセッサ１２０により実行されるソフトウェアによりアクセスされ、使用されることができる。例えば、このようにしてＡＦＥ／ＴＧに渡された情報により、ビデオのキャプチャ時にカメラをユーザが動かす効果に打ち勝つためにタイミング信号を調整して安定制御を行う方法に関する命令を与えることができる。シリアル・インターフェイス１２２は、さらに、コンフィギュレーション及びコミュニケーション・レジスタ１２３内の２ビットに書き込みをし、プロセッサ１２０を停止し、タイミング発生器部１１６の制御を取り戻すこともできる。
【００４０】
水平タイミング発生器１２５は、細密遅延ロック・ループ（ＤＬＬ）１３０、セット／リセット部１３１、複数の制御レジスタ１３２を備える。ＤＬＬは、プロセッサ１２０にクロックを供給するクロック信号ＭＣＬＫを受け取る。ＤＬＬは、６４通りのＭＣＬＫを発生し、それぞれ、次のＭＣＬＫからわずかに遅延している。これらの遅延されたＭＣＬＫは、セット／リセット部１３１に供給される。駆動される水平タイミング信号端子Ｈ０〜Ｈ１２はそれぞれ、レジスタ１３２内に対応するレジスタを持つ。このレジスタは、セット番号とリセット番号を含む。セット・リセット・ラッチがいつセットされるかは６４通りのＭＣＬＫのうちの１つのＭＣＬＫの立ち上がりエッジにより決定されるが、セット番号によりそのＭＣＬＫが定められる。セット・リセット・ラッチがいつリセットされるかは６４通りのＭＣＬＫのうちの１つのＭＣＬＫの立ち上がりエッジにより決定されるが、リセット番号によりそのＭＣＬＫが定められる。その後、セット・リセット・ラッチの出力を、水平タイミング信号端子に供給される信号として使用する。
【００４１】
図１４は、図１３のセット／リセット部１３１の回路を例示している。図１４の回路は、駆動される１３個の水平タイミング信号端子Ｈ０〜Ｈ１３のそれぞれについて１回複製されている。水平タイミング発生器１２５の制御レジスタ１３２は、さらに、１つの有効化ビットと１３個の端子Ｈ０〜Ｈ１２のそれぞれに対する１つの極性ビットを含む。図１４は、水平タイミング信号を有効化し、水平タイミング信号の極性を制御するためのそれらのビットの使用法を例示している。制御レジスタ１３２のレジスタのうちの１つが書き込まれる場合、これは、ＭＣＬＫと同期して書き込まれる。水平タイミング発生器１２５は、ＭＣＬＫの次のサイクルでレジスタの新しい内容に基づいてアクションを実行する。
【００４２】
第３の新規性のある態様によれば、プログラム可能なＡＦＥ／ＴＧのプロセッサは、ＤＬＬ及び関連するセット回路とリセット回路を使用し、立ち上がりと立ち下がりエッジを正確に制御しながら、タイミング信号を発生させるが、その場合、立ち上がり、立ち下がりエッジを制御する分解能は、プロセッサにクロックを供給しているクロック信号ＭＣＬＫの周期よりもかなり大きい。例えば、水平タイミング信号の立ち上がり又は立ち下がりエッジは、２５ナノ秒の増分単位で調整可能であるが、ＡＦＥ／ＴＧを制御するプロセッサは、調整可能な増分よりも１桁、又は２桁以上大きい周期を持つ比較的遅いクロック信号によりブロックの供給を受けている。
【００４３】
制御レジスタ１３２は、さらに、水平タイミング信号端子毎に、駆動の強さを示す制御ビットを含む。制御ビットは、セット／リセット部１３１と水平タイミング信号端子との間に配置されたＨドライバ・ブロック（図に示されていない）に供給される。他の実施形態では、Ｈドライバは、ＡＦＥ／ＴＧ集積回路の外に配置される。制御レジスタ１３２の他のレジスタは、セットされることによって、セット番号とリセット番号を格納しているレジスタのうちの４つを、４相水平タイミング信号を出力するために、組み合わせて使用されるようにするビットを含む。制御レジスタ１３２は、さらに、セットされて、水平タイミング信号端子及び関連する駆動回路の選択されたいくつかへの電力供給を停止するビットも含む。
【００４４】
垂直タイミング回路１２４は、反復カウンタ１３３、一組のマルチプレクサ１３４、一組の制御レジスタ１３５〜１３９を備える。  図１５は、垂直タイミング発生器部１２４がカスタマイズされたタイミング信号を発生するように動作する仕方を制御するために使用できるレジスタ１３９の図である。反復カウンタ１３３は、実際には、４つのカウントを備える。カウンタはそれぞれ、端子カウント値までカウントされ、その後、最初に戻り、カウントを続ける。プロセッサ１２０は、図１５の右に示されている４つの１３ビット端子カウント値をロードすることにより、４つのカウンタに対する端子カウント値を決定することができる。
【００４５】
レジスタ・ブロック１３９は、レジスタセットを１２セット備える。それぞれのセットは、セット・カウント値、リセット・カウント値、一対のカウンタ関連ビット、極性制御ビット、有効化ビットを含む。それぞれのセットは、垂直タイミング信号端子Ｖ００〜Ｖ１１のうちのそれぞれ１つに関連付けられている。セット・カウント値は信号がセットされるカウントを示す。リセット・カウント値は信号がリセットされるカウントを示す。カウンタ関連ビットは、セットとリセットが４つのカウンタのうちのどれを参照しているかを示す。プロセッサ１２０は、反復カウンタ・ブロック１３３により出力される垂直タイミング信号を決めるために、図１５の値のそれぞれを書き込むことができる。したがって、図１３の反復カウンタ・ブロック１３３から出ているバスは１２ビットである。レジスタ１３５をビット毎にセットし、反復カウンタ出力の１ビットを関連する垂直タイミング信号端子に結合したり、又はレジスタ１３６の出力ビットの１つを垂直タイミング信号端子に結合することができる。
【００４６】
動作中、プロセッサ１２０は、適切な値をレジスタ１３５〜１３９に書き込むことによって垂直タイミング発生器１２４をセットアップする。これらのレジスタがセットアップされた後、プロセッサ１２０は、所望の出力端子に対する有効化ビットをセットする。このビットをセットすると、垂直タイミング発生器１２４が所望のタイミングで垂直タイミング信号を発生する。垂直タイミング信号は、関連する垂直タイミング信号端子上に出力される。
【００４７】
コンフィギュレーション及びコミュニケーション・レジスタ１２３は、上で述べたビットのほかに、ＤＩＰからＡＦＥ／ＴＧに情報を受け渡すためのレジスタを含む。ＡＦＥ／ＴＧからＤＩＰへ他の方向で情報を受け渡すための類似のレジスタも備えられる。コンフィギュレーション及びコミュニケーション・レジスタ１２３は、さらに、Ｈ−Ｖスワッピング・レジスタも含む。このレジスタは、複数の水平タイミング信号端子のそれぞれに対する１ビットを含む。これらの端子はそれぞれ、垂直タイミング信号端子のうちのそれぞれ１つに関連付けられている。水平タイミング信号端子に関連付けられているビットがセットされた場合、対応する垂直タイミング信号端子上の信号は、水平タイミング信号端子から出力され、またその逆もある。Ｈ−Ｖスワップ有効化ビットも用意されている。このＨ−Ｖビットがアサートされると、スワップ・ビットにより示されるスワッピングが有効にされる。
【実施形態】
【００４８】
図１６は、プログラムのソース・コードを説明している。ソース・コード・プログラムは、オブジェクト・コードにコンパイルされる。オブジェクト・コードは、その後、シリアル・インターフェイス１２２を介してＡＦＥ／ＴＧ  １０４にロードされ、プロセッサ１２０により実行される。実行されると、ＡＦＥ／ＴＧ集積回路１０４は、ソニー社が市販しているＩＣＸ４５２ＡＱ  ＣＣＤイメージ・センサに似たイメージ・センサの「ｒｅａｄｏｕｔ」モードで図１７の水平タイミング信号と垂直タイミング信号を発生する。「ｄａｔａｏｕｔ」モード波形は１回実行され、ＣＣＤセンサから関連する記憶素子に電荷が移動される。「ｒｅａｄｏｕｔ」モード波形が適用された後、図１７の後続の「ｄａｔａｏｕｔ」モード波形が実行され、ＣＣＤセンサからデータが読み出される。したがって、「ｄａｔａｏｕｔ」モード波形は、複数回実行され、イメージ・データが行毎にＣＣＤセンサから出力される。本発明の実施形態では、ＣＣＤセンサは、２２４個の行を持つ（行は、図１６のコードでは「ライン」と呼ばれる）。
【００４９】
２つの同じ水平タイミング信号Ｈ１Ａ、Ｈ１Ｂの発生を考察する。まず、Ｈ１水平タイミング信号端子と関連するセット番号とリセット番号がプログラムされる。これはライン２００で行われる。値４７及び１６が汎用レジスタＧＰ３の異なる部分にロードされる。その後、ライン２０１で、汎用レジスタＧＰ３の内容が特別レジスタＳＰ１にロードされる。特別レジスタＳＰ１は、図１３の制御レジスタ１３２内にあるレジスタであり、水平タイミング信号Ｈ１のセット番号及びリセット番号を保持する。
【００５０】
この初期化が完了した後、ライン２０２でメイン・プログラムの実行が開始する。コミュニケーション及びコンフィギュレーション・レジスタ１３２のＡＵＸ０レジスタのビット０は、フラグとなっている。このフラグは、カメラが高フレームｄａｔａｏｕｔモードで動作すべきかどうかを示す。したがって、ライン２０３のＵＮＴＩＬ（ＡＵＸ０［０］）により、フラグ・ビットが高フレームｄａｔａｏｕｔモードのままであることを示している限り、次のコード・ブロック（サブルーチンで終わる）は何度も繰り返される。
【００５１】
次に、水平タイミング信号Ｈ１を有効化することが望まれる。上で述べたように、それぞれの水平タイミング信号端子は、制御レジスタ１３２のうちの１つにおいて有効化ビットが関連付けられている。このレジスタは、ＡＵＸ３と示されている。そこで、Ｈ１に対応するＧＰ３内のビットがライン２０４でセットされ、ライン２０５でレジスタＧＰ３の内容がＡＵＸ３に移され、Ｈ１に対し所望の有効化ビットがセットされる。
【００５２】
このＣＣＤセンサに対して、垂直同期信号ＶＤはセットを開始する。これはライン２０６で行われる。このときに、ＣＣＤセンサには望ましくない残留電荷が生じている。そこで、単一の「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチン・オペレーションが実行され、電荷移動が実行される前にＣＣＤセンサ内に存在するであろうそのようなゴミが除去される。単一の「ｄａｔａｏｕｔライン」は、サブルーチン「ｄａｔａｏｕｔ＿ｌｉｎｅ」を呼び出すことによりライン２０７で実行される。サブルーチン「ｄａｔａｏｕｔ＿ｌｉｎｅ」はライン２０８から始まる。
【００５３】
図１７は、「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチンの所望の波形を例示する図である。水平タイミング信号Ｈ１Ａ、Ｈ１Ｂは、最初はアクティブ（有効）であり、その後、ＭＣＬＫ番号４４で無効にされることに注意されたい。遅延（４２）動作がライン２１１で実行された後、Ｈ１とＨ２タイミング信号端子に対応するＡＵＸ３の有効化ビットがライン２１２でリセットされる。これらのビットのリセットは、クロック・サイクル４４である、次のＭＣＬＫサイクルで有効になる。したがって、Ｈ１Ａ、Ｈ１Ｂは、図１７に示されているように、ＭＣＬＫ  ４４で無効にされる。
【００５４】
他のタイミング信号による値の変化を引き起こす一連のオペレーションの後、Ｈ１とＨ２タイミング信号に対応するＡＵＸ３の有効化ビットは、再び、ライン２１３でセットされる。示されているように、Ｈ１とＨ２の有効化は、図１７の波形において望むとおり次のＭＣＬＫ（ＭＣＬＫ  ９８０）で実行される。
【００５５】
図１７の波形が生成された後、実行はライン２０９まで続く。ライン２０９では、データ「ｒｅａｄｏｕｔ＿ｌｉｎｅ」サブルーチンが呼び出される。このルーチンにより、タイミング信号がＣＣＤセンサに供給され、サンプル電荷がＣＣＤのセンサから記憶素子に移動する。「ｒｅａｄｏｕｔ＿ｌｉｎｅ」サブルーチンがライン２１９から始まる。ライン２１４で、レジスタＲＧＰ３にカウント値６がロードされる。このカウンタ値を使用して、ＣＣＤの行１０に到達するまでライン２１５とライン２１６との間をループする。ＣＣＤセンサ要件によれば、垂直同期信号はフレーム内のこの点でリセットする。ライン２１７で、垂直同期信号ＶＤに対応するレジスタＧＰ０内のレジスタ・ビットがリセットされる。その後、行２４４に到達するまでループ内で再び「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチンが呼ばれる。オペレーションが高速ｒｅａｄｏｕｔモードで続行される場合、フラグ・ビットＡＵＸ０［０］はそのままセットされる。ＡＵＸ０［０］がセットされた場合、ライン２１８のｇｏｔｏステートメントにより、プロセス全体が繰り返される。
【００５６】
図１７の例では、垂直タイミング信号は、反復カウンタ１３３を使用せずに生成される。むしろ、垂直タイミング信号端子に関連するレジスタ内の複数のビットを単に図１７の波形を生成するのに必要なＭＣＬＫサイクル数でセット及びリセットするだけである。出力端子毎に、書き込み可能レジスタ内に関連するビットが１つある。このレジスタ内のビットの内容は、ハード配線接続を介して出力端子に結合されている。この出力端子上の信号を遷移させるために、プロセッサ１２０は適切な値をレジスタのビットに書き込む。
【００５７】
図１３で、マルチプレクサがレジスタ１３６の１２個のビットを１２個のそれぞれの出力端子Ｖ００〜Ｖ１１に結合するように、レジスタ１３５がロードされる。垂直タイミング信号Ｖ１をハイ・レベルにセットするために、ハイ・レベルへの遷移が垂直タイミング信号Ｖ１で生じる前に、プロセッサ１２０は１ＭＣＬＫサイクルでレジスタ１３６に対応するビットを書き込む。次のＭＣＬＫにおいて、出力端子Ｖ０１上の垂直タイミング信号Ｖ１のハイ・レベル遷移で、ハイ・レベルに遷移する。
【００５８】
図１６の実施形態では、実際のＶ１タイミング信号は、３つの電圧レベルを持つ３値信号である。ＡＦＥ／ＴＧの外部のＶドライバ・チップは、２ビットを制御ビットとともに３つの電源電圧、−８Ｖ、０Ｖ、＋１５Ｖとして受け取る。ドライバ・チップは、これら２ビットを使用して、３値出力信号Ｖ１を発生する。図１６の実施形態では、外部Ｖドライバ・チップを制御する２つのビットは、レジスタＧＰ０のビット０とレジスタＧＰ１のビット０に書き込むことによりセット又はリセットされる。レジスタＧＰ０及びＧＰ１は、図１３に例示されているレジスタ１３６に対応している。必要な他の垂直タイミング信号も、それらの他の垂直タイミング信号に関連するレジスタ内のビットに書き込むことにより同様にして発生する。
【００５９】
ビット・スライスとタイム・スライス・モードを持つＡＦＥ／ＴＧ及びＤＩＰ集積回路
図１８は、デジタル・カメラ３００の簡略化された３次元斜視図である。光３０１は、アパーチャ３０２を通してカメラに入り、プリズム３０３を通過し、３つの成分３０４、３０５、３０６に分離される。簡単にするため、成分３０４は赤色成分、成分３０５は緑色成分、成分３０６は青色成分として指定されている。図１９は、これらの成分のそれぞれが異なる方向に向けられるように光３０１を３つの成分に分ける方法を例示する拡大した図である。実際のカメラの中のプリズムは、適当な任意の形状でよく、断面は３角形でなくてよいことは理解されるであろう。
【００６０】
成分３０４は、イメージ・センサ３０７に入射する。成分３０５は、イメージ・センサ３０８に入射する。成分３０６は、イメージ・センサ３０９に入射する。３つのイメージ・センサ３０７〜３０９は、それぞれが光３０１の異なる成分を受け取るように異なる物理的な場所に配置される。通常、イメージ・センサが適切な場所に、適切な向きで配置され、光の適切な成分を受け取るように、それぞれのイメージ・センサは、カメラ内の異なるプリント回路基板上に配置される。図１８に例示されている実施形態では、赤色に対するイメージ・センサ３０７は、水平方向に配置されている上側プリント回路基板３１０上に下向きに配置され、緑色に対するイメージ・センサ３０８は、縦に配置されているプリント回路基板３１１上のページから外向きに配置され、青色に対するイメージ・センサ３０９は、底部の横に配置されているプリント回路基板３１２上に上向きに配置されている。例えば、イメージ・センサは、ＣＣＤ又はＣＭＯＳイメージ・センサでよい。
【００６１】
それぞれのイメージ・センサは、同じプリント回路基板上にイメージ・センサとともに配置されている関連するアナログ・フロントエンド／タイミング発生器（ＡＦＥ／ＴＧ）集積回路を備えている。上で述べたように、イメージ・センサがピクセル情報を出力し、ピクセル情報をＡＦＥ／ＴＧに送り返すように、ＡＦＥ／ＴＧは、タイミング信号を発生し、それらの信号を関連するイメージ・センサに供給する。図１８では、ＡＦＥ／ＴＧ  ３１３は、赤色イメージ・センサ３０７から赤色ピクセル情報を受け取るＡＦＥ／ＴＧであり、ＡＦＥ／ＴＧ  ３１４は、緑色イメージ・センサ３０８から緑色ピクセル情報を受け取るＡＦＥ／ＴＧであり、ＡＦＥ／ＴＧ  ３１５は、青色イメージ・センサ３０９から青色ピクセル情報を受け取るＡＦＥ／ＴＧである。
【００６２】
３つのＡＦＥ／ＴＧ集積回路３１３、３１４、３１５のそれぞれは、それぞれのピクセル情報を単一のデジタル・イメージ・プロセッサ（ＤＩＰ）集積回路３１６に転送する。ＤＩＰ  ３１６は、ピクセル情報に対するイメージ処理を実行してから、通常は、イメージをファイルとして大容量記憶装置に格納する。例えば、このイメージ処理は、不良ピクセル・スワッピング、Ｂａｙｅｒ−ＲＧＢ変換、ホワイト・バランス、色補正、ガンマ補正、ＲＧＢ−ＹＵＶ色空間補正、アンシャープ・マスキング、ガンマ補正、ミラーリング、サイズ変更、ズーム、圧縮イメージ・ファイルへの変換を含むであろう。例えば、ＤＩＰ  ３１６とその他のデジタル回路を、デジタル回路から出るノイズが他のプリント回路基板上の敏感なアナログ回路に影響を及ぼさないようにするために他のプリント回路基板３１０〜３１２から隔てられているプリント回路基板３１７（「アナログ・フロントエンド」とは反対に「デジタル・バック・エンド」と呼ばれる）上に配置することができる。プリント回路基板３１０〜３１２と３１７の異なる物理的配置により、それぞれのアナログ・プリント回路基板３１０〜３１２は、３つの曲げやすい接続部（例えば、専用のリボン・ケーブル又は曲げられる回路）３１８〜３２０のそれぞれによりデジタルプリント回路基板３１７に結合される。
【００６３】
一実施形態では、ＡＦＥ／ＴＧ集積回路のそれぞれが、出力ポートから並列にピクセル情報を出力する。例えば、この出力ポートは、１６ビット・ピクセル値を出力する１６本の端子を含む。この並列ピクセル情報は、フレックス回路のリボン・ケーブルを伝わってＤＩＰ集積回路３１６上の対応する入力ポートに流れる。例えば、この入力ポートは、１６ビット・ピクセル値を並列方式で受け取る１６本の端子を含む。３つのＡＦＥ／ＴＧ集積回路の出力ポートは一緒に結合され、これにより、ＡＦＥ／ＴＧ集積回路のどれもが、ＤＩＰ集積回路３１６の入力ポートに１６ビット・ピクセル値を送ることができる。最初は、ＡＦＥ／ＴＧ集積回路３１３は、リボン・ケーブル又はフレックス回路を介して１６ビット値をＤＩＰ集積回路３１７に並列に送る。この値は、ＤＩＰ  ３１７内にラッチされる。このときに、ＡＦＥ／ＴＧ集積回路３１４、３１５は、リボン・ケーブル又はフレックス回路に信号を送っていない。
【００６４】
次に、ＡＦＥ／ＴＧ  ３１３は、出力バッファをハイ・インピーダンス状態にすると、ＡＦＥ／ＴＧ  ３１３はもはやＤＩＰ  ３１６の入力端子に信号を送らない。その後、第２のＡＦＥ／ＴＧ  ３１４は、出力ドライバを有効にし、緑色に対する１６ビット・ピクセル値をＤＩＰ  ３１６の入力ポート上に出す。この値は、ＤＩＰ  ３１６内にラッチされる。この時点で、ＡＦＥ／ＴＧ  ３１３もＡＦＥ／ＴＧ  ３１５も、リボン・ケーブル又はフレックス回路に信号を送っていない。
【００６５】
次に、ＡＦＥ／ＴＧ  ３１４が、出力バッファをハイ・インピーダンス状態にすると、出力バッファはもはやＤＩＰ  ３１６の入力端子に信号を送らない。その後、第３のＡＦＥ／ＴＧ  ３１５は、その出力ドライバを有効にし、ＤＩＰ  ３１６がそのピクセル値でラッチするようにＤＩＰ  ３１６の入力端子に１６ビット・ピクセル値を送る。この時間多重方式で、一連の１６ビット・ピクセル値は、ＡＦＥ／ＴＧ集積回路３１３〜３１５からＤＩＰ  ３１６の入力端子に送られる。いつでも、１つのＡＦＥ／ＴＧだけで、ＤＩＰ  ３１６の入力端子を駆動する。ＡＦＥ／ＴＧ集積回路３１３〜３１５は交互にＤＩＰ  ３１６の入力端子を駆動する。
【００６６】
この時間多重方式には欠点がいくつかある。第１に、１ビットのピクセル情報を受け取るＤＩＰ  ３１６上の各入力端子は、３つのＡＦＥ／ＴＧ集積回路３１３〜３１５のそれぞれの出力端子に結合されている。それぞれの出力ドライバは、ノードに追加される特定の容量を持つ。さらに、それぞれのＡＦＥ／ＴＧ出力端子からＤＩＰ  ３１６上のその対応する入力端子への接続は、コネクタ内の導体（リボン・ケーブル又はフレックス回路）を含む。この導体は、さらにノードに容量を加える。例えば、ノードは、９０ｐＦの容量を持つ。さらに、接続部は、３つのリボン・ケーブル又はフレックス回路を下方に延ばし３つのＡＦＥ／ＴＧ集積回路につなぐ分岐ノードである。したがって、望ましくない伝送線路リンギングや反射特性を持つ。複数のＡＦＥ／ＴＧ集積回路がＤＩＰ  ３１６の入力ポートに並列に結合されていることによる負荷のため、ＡＦＥ／ＴＧ集積回路からＤＩＰ  ３１６への信号の遷移が遅くなること、ケーブルを駆動するＡＦＥ／ＴＧ集積回路の電力損が増えること、ＡＦＥ／ＴＧ集積回路内のドライバを望ましくないが大きくする必要性のあることが生じる。グラウンド・プレーンを有する高価なリボン・ケーブル又はフレックス回路は、その個々の導体の容量が低くなっており、所望のデータ速度伝送要件を満たすためには必要になることがある。ＡＦＥ／ＴＧ集積回路からＤＩＰに伝達されるデータの量が多い場合、ＡＦＥ／ＴＧ集積回路の出力ドライバを制御し、次のＡＦＥ／ＴＧのドライバが入力端子の駆動を正確に開始する毎に１つのＡＦＥ／ＴＧからのドライバがＤＩＰ  ３１６の入力端子を駆動するのを停止するようにすることは困難な場合がある。ＡＦＥ／ＴＧ集積回路がバスを駆動していない時間を最小にしなければならないが、それでも２つのＡＦＥ／ＴＧ集積回路の出力ドライバ同士がバス・コンテンションを起こすべきではない。
【００６７】
図２０は図１８のシステムのより詳細なブロック図である。図２０の実施形態では、それぞれのＡＦＥ／ＴＧ集積回路は、専用のポイントツーポイント接続によりＤＩＰ  ３１６に結合される。ＡＦＥ／ＴＧ  ３１３は、インターフェイス回路部分３２１を含む。インターフェイス回路部分３２１は、マルチプレクサ３２２、バス・イネーブル信号発生器回路３２３、バス・コントローラ３２４、クロック・マルチプレクサ３２５、モード制御レジスタ３２６を備える。ＡＦＥ／ＴＧ集積回路３１４、３１５はわかりやすくするために図にはブロックとして示されているが、これらのＡＦＥ／ＴＧ集積回路３１４、３１５は、ＡＦＥ／ＴＧ  ３１３と同一であり、同一のインターフェイス回路部分を備える。
【００６８】
ＤＩＰ  ３１６は、インターフェイス回路部分３２７を含む。インターフェイス回路部分３２７は、入力バッファ３２８〜３３０、ライト・イネーブル・コントローラ３３１、３セットの５ビット・レジスタ３３２〜３４０、３本の１６ビット・レジスタ３４１〜３４３、３つの１６ビット幅２：１マルチプレクサ３４４〜３４６を備える。
【００６９】
「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」では、ＡＦＥ／ＴＧ  ３１３は、ＡＦＥ／ＴＧ  ３１３の５本の出力端子３４８からＤＩＰ  ３１６の５本の入力端子３４９に、５つのポイントツーポイント接続３４７を介して赤色ピクセル値情報を伝達する。ＡＦＥ／ＴＧ  ３１４は、ＡＦＥ／ＴＧ  ３１４の５本の出力端子３５１からＤＩＰ  ３１６の５本の入力端子３５２に、５つのポイントツーポイント接続３５０を介して緑色ピクセル値情報を伝達する。ＡＦＥ／ＴＧ  ３１５は、ＡＦＥ／ＴＧ  ３１５の５本の出力端子３５４からＤＩＰ  ３１６の５本の入力端子３５５に、５つのポイントツーポイント接続３５３を介して青色ピクセル値情報を伝達する。ＡＦＥ／ＴＧ  ３１３は、さらに、クロック線３５７を介して、端子３５６からのクロック信号３ｘＤＣＬＫをＤＩＰ  ３１６のクロック入力端子に伝達する。
【００７０】
図２１は、「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」オペレーションの波形図である。最初に、ＤＩＰ  ３１６内のプロセッサ（図に示されていない）が、モード制御値をライト・イネーブル・コントローラ３３１内のモード制御レジスタ（図に示されていない）に書き込む。モード制御値により、インターフェイス回路３２７は後述のように「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」オペレーションに入る。プロセッサは、さらに、３線式シリアル・バス３５９を介して、ＡＦＥ／ＴＧ集積回路３１３〜３１５のそれぞれと通信し、モード制御値をそのモード制御レジスタに書き込む。例えば、ＡＦＥ／ＴＧ  ３１３のモード制御レジスタに書き込まれたモード制御値により、ＡＦＥ／ＴＧ  ３１３は「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」に入る。
【００７１】
図２３は、マスタ／スレーブ・ビットと、モード制御レジスタ３２６に書き込まれる他の４つのモード制御ビットの値をまとめた表である。ビット・スライス・モードでは、マスタ／スレーブ・ビットは関係なく、したがって、表にではそこに「Ｘ」と書かれている。４つの追加モード制御ビットは、ＡＦＥ／ＴＧ  ３１３については「０１０１」であるが、それは、ＡＦＥ／ＴＧ  ３１３がマスタとなるからである。４つの追加モード制御ビットは、ＡＦＥ／ＴＧ  ３１４、３１５については「０００１」であるが、それは、これら２つのＡＦＥ／ＴＧがマスタに対するスレーブとなるからである。
【００７２】
ＡＦＥ／ＴＧ集積回路のモード制御レジスタに正しい値がロードされた後、図２１の波形の例示されているオペレーションが発生する。ＡＦＥ／ＴＧ  ３１３のクロック・マルチプレクサ３２５により、出力端子３５６から駆動される３ｘＣＬＫを選択する。このクロック信号は、ＤＩＰ  ３１６内のインターフェイス回路３２７により、入力端子３４９上で受信されたデータでラッチするために使用される。ピクセル情報がＡＦＥ／ＴＧ集積回路から出力されないブランキング期間に、ＡＦＥ／ＴＧ集積回路は、出力端子ＤＯＵＴ［１５：１１］に２値の０を送る。ＡＦＥ／ＴＧ集積回路は、図２１でＤＣＬＫ期間１〜１３と示されているように標準形式でフレームの開始（ＳＯＦ）信号及び有効なピクセル（ＶＰＩＸ）信号を出力する。ＶＰＩＸがハイレベルになると、ＡＦＥ／ＴＧ  ３１３は、赤色についてマルチビット・ピクセル値の最初の５ビットを出力する。赤色に対する１６ビット・ピクセル値ＤＯＵＴ［１５：０］が、ＡＦＥ／ＴＧ  ３１３内のインターフェイス回路３２１に供給される。最下位ビットＤＯＵＴ［１５］は、削除され（省かれ）、残り１５ビットが３つの５ビット・サブセットに区分けされる。この３つのサブセットは、３：１マルチプレクサ３６０に供給される。マルチプレクサ３６０は、３ｘＤＣＬＫ期間１４〜１５ではマルチプレクサ３６０によりサブセットＤＯＵＴ［１４：１０］が選択され、３ｘＤＣＬＫ期間１６〜１７ではマルチプレクサ３６０によりサブセットＤＯＵＴ［９：５］が選択され、３ｘＤＣＬＫ期間１８〜１９ではマルチプレクサ３６０によりサブセットＤＯＵＴ［４：０］が選択されるように制御される。選択された５つのＤＯＵＴビットは、５つの対応する出力ドライバ３６１に伝達され、５つの出力端子３４８に出され、５つの対応するポイントツーポイント接続３４７を介して、ＤＩＰ  ３１６の５つの対応する入力端子３４９に送られる。これら５ビットは、３つの５ビット・レジスタ３３２〜３３４のそれぞれのデータ入力に供給される。ＡＦＥ／ＴＧ  ３１３により駆動される３ｘＤＣＬＫクロック信号と同期するライト・イネーブル・コントローラ３３１は、レジスタ３３２のみを有効にする。そこで、１５ビット赤色ピクセル値の最初の５ビット・サブセットが、３ｘＤＣＬＫの立ち下がりエッジで、レジスタ３３２内に取り込まれる。次に、３ｘＤＣＬＫ期間１６〜１７で、ＡＦＥ／ＴＧ  ３１３のバス・コントローラ３２４内のマルチプレクサ３６０は、１５ビット赤色ピクセル値の次の５ビット・サブセットがＡＦＥ／ＴＧ  ３１３からポイントツーポイント接続３４７に出力されるように制御される。このときに、ＤＩＰ  ３１６内のライト・イネーブル・コントローラ３３１が、５ビット・レジスタ３３３を有効にし、レジスタ３３３が次の５ビット・サブセットでクロックと同期するようにする。次に、３ｘＤＣＬＫ期間１８〜１９で、ＡＦＥ／ＴＧ  ３１３のバス・コントローラ３２４内のマルチプレクサ３６０は、１５ビット赤色ピクセル値の第３の５ビット・サブセットがＡＦＥ／ＴＧ  ３１３からポイントツーポイント接続３４７に出力されるように制御される。このときに、ＤＩＰ  ３１６内のライト・イネーブル・コントローラ３３１が、５ビット・レジスタ３３４を有効にし、レジスタ３３４が最後の５ビット・サブセットでクロックと同期するようにする。マルチプレクサ３４４は、入力リードの上位１６ビット集合（レジスタ３３２〜３３４からの１５ビットとさらに図２０のマルチプレクサ３４４の上位データ入力リード上で「０」と指定された最下位ビット）を選択するように制御される。その結果得られる赤色ピクセル値は、Ｒ［１４：０］，０として１６ビット・バス上に出力される。
【００７３】
図２１の波形で示されているように、ＡＦＥ／ＴＧ集積回路３１３〜３１５はそれぞれ、同時に、ポイントツーポイント接続を介して５つのビット値を出力する。図２０に例示されているように、ＡＦＥ／ＴＧ集積回路３１４は、その端子ＤＯＵＴ［１５：１１］からＤＩＰ  １３６の端子ＤＩＮ［９：５］に出力する。ＡＦＥ／ＴＧ集積回路３１５は、その端子ＤＯＵＴ［１５：１１］からＤＩＰ  １３６の端子ＤＩＮ［４：０］に出力する。３番目の３ｘＤＣＬＫサイクル毎に、新しい１５ビットの赤色、新しい１５ビットの緑色、新しい１５ビットの青色値がＤＩＰ  ３１６内のインターフェイス回路３２７から出力される。図２１では、図の下部にあるＤＩＮ［１４：１０］、ＤＩＮ［９：５］、ＤＩＮ［４：０］というラベルが付いている波形は、ＤＩＰ  ３１６の入力端子で受け取る５つのビット値を表している。「ＤＬ」はピクセル値の下位５ビットを表し、「ＤＭ」はピクセル値の中位５ビットを表し、「ＤＨ」はピクセル値の上位５ビットを表す。ＡＦＥ／ＴＧのインターフェイス回路内のバス・イネーブル信号発生器は、ＡＦＥ／ＴＧの出力端子ＤＯＵＴ［１５：１１］を駆動する５つの出力ドライバを有効にする適切なイネーブル信号を発生する。バス・イネーブル信号発生器内の遅延ロック・ループ（ＤＬＬ）は、クロック信号１ｘＤＣＬＫ（ＤＣＬＫ）にロックされ、その結果得られるイネーブル信号により、クロック信号ＤＣＬＫの立ち上がりエッジが発生する前に制御された一定のセットアップ時間だけ出力ドライバが有効にされる。３ｘＤＣＬＫの立ち下がりエッジは、クロックと同期してＤＯＵＴ値をＤＩＰ  ３１６に送るために使用される。残り１１本の端子ＤＯＵＴ［１０：０］のドライバは無効にされ、消費電力が低減される。「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」では、出力ドライバ３６１は有効にされ、３ｘＤＣＬＫ期間１４〜３１全体を通して有効なままにされる。ケーブル接続のそれぞれを駆動する出力ドライバは１つしかなく、また出力ドライバは有効にされ、有効にされたままとなるため、他の方法では３ｘＤＣＬＫ期間１４〜３１における５本の導線を介したデータ伝送を遅延するおそれのあるバス・コンテンション問題はない。ＤＩＰ  ３１６との各ケーブル接続にはただ１つの出力ドライバが用意されるため、出力ドライバを小さくすることができ、またより小さな駆動電流を流すようにできる。したがって、消費電力は、上述の時間多重方式と比較して低減される。ＡＦＥ／ＴＧの５つの出力端子とＤＩＰとの間の接続はポイントツーポイント接続であるため、それらの接続を、低い容量性負荷を持つようにできる（例えば、上述の時間多重方式の９０ｐＦと比べて３０ｐＦ未満）。データ伝送速度を上げることがシステム・コストの低減ほど重要でない場合には、あまり高価でないケーブル配線（例えば、リボン・ケーブル又はフレックス回路）を採用することができる。
【００７４】
しかし、上述のＡＦＥ／ＴＧ集積回路は、「Ｂｉｔ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」で使用しなければならないわけではない。例えば、図２２は、時間多重方式で情報をＤＩＰに伝達するために３つの同一のＡＦＥ／ＴＧ集積回路が使用されるシステムのオペレーションを例示している。例えば、このような状況は、採用されているＤＩＰが図２０に例示されている新規性のあるインターフェイス回路３２７を備えていない場合に発生する。そのインターフェイス回路は、１つのピクセル値の連続する５ビット・サブセットを収集し、その５ビット・サブセットを再びより長い１５ビットのピクセル値に組み立て、その後そのより長い１５ビット・ピクセル値をＤＩＰ回路の残り部分に並列に供給する。
【００７５】
図２２の実施形態では、図２０に例示されているタイプの３つの同じＡＦＥ／ＴＧ集積回路のそれぞれが単一のＤＩＰに結合されている。第１のＡＦＥ／ＴＧの１６本のデータ出力端子ＤＯＵＴ［１５：０］は、ＤＩＰの１６本のデータ入力端子ＤＩＮ［１５：０］に結合され、第２のＡＦＥ／ＴＧの１６本の出力端子ＤＯＵＴ［１５：０］も、また第３のＡＦＥ／ＴＧの１６本の出力端子ＤＯＵＴ［１５：０］も同様である。したがって、ＤＩＰのそれぞれデータ入力端子は、３つのＡＦＥ／ＴＧ出力ドライバに結合される。これらの接続はそれぞれ、複数のリボン・ケーブル又はフレックス回路を介して延長される多分岐接続である。
【００７６】
最初、ＤＩＰのプロセッサ（図には示されていない）は、シリアル・バス３５９を介してＡＦＥ／ＴＧ集積回路のモード制御レジスタにモード制御情報を書き込む。第１のＡＦＥ／ＴＧ内のモード制御情報は、第１のＡＦＥ／ＴＧがマスタとなるように制御する。第２及び第３のＡＦＥ／ＴＧ集積回路内のモード制御情報は、これらのＡＦＥ／ＴＧをスレーブであるものとして制御する。図２３に例示されているように、第１のＡＦＥ／ＴＧに対するマスタ／スレーブ・ビットは「１」であり、残り４つのモード制御ビットは「０１１１」である。図２３に例示されているように、第２及び第３のＡＦＥ／ＴＧに対するマスタ／スレーブ・ビットは「０」であり、残り４つのモード制御ビットは「００１１」である。
【００７７】
モード制御レジスタに適切な値がロードされると、オペレーションは図２２の時間多重波形に例示されているように進行する。３ｘＤＣＬＫ期間１〜１３のブランキング期間中、マスタＡＦＥ／ＴＧは２値のローレベル（「０」）を持つＤＩＰの１６本の入力端子ＤＩＮ［１５：０］を駆動する。フレームの開始（ＳＯＦ）と有効なピクセル（ＶＰＩＸ）信号は、標準方式で駆動される。それぞれのＡＦＥ／ＴＧのバス・コントローラは、経過した３ｘＤＣＬＫ期間の数をカウントする。３ｘＤＣＬＫ期間１４〜１５で、マスタとなる構成情報がロードされるＡＦＥ／ＴＧは、１６ビット赤色ピクセル情報値で１６ビット・バスを駆動する。これらのビットのうち５ビットは、５つの出力端子３４８（第１の複数の端子）を介して出力されるが、これらのビットのうち残り１１ビットは、端子３６３（第２の複数の端子）を介して出力される。１６ビット値出力は、図２２において、ＡＦＥ／ＴＧ  ３１３に対する波形ＤＯＵＴ［１５：０］の「Ｒ」により示されている。スレーブである他の２つのＡＦＥ／ＴＧ集積回路は、この期間に１６ビット・バスを駆動しない。したがって、１６ビット赤ピクセル情報値は、ＤＩＰの１６本の入力端子ＤＩＮ［１５：０］上に現れる。これは、図２２の下部のＤＩＮ［１５：０］というラベルの付いている波形で例示される。次の３ｘＤＣＬＫ期間１６〜１７で、マスタＡＦＥ／ＴＧのバス・コントローラは、端子３４８、３６３をバスからそれ自体トライステートにするその出力ドライバを制御する。しかし、第１のスレーブＡＦＥ／ＴＧ内のバス・コントローラは、その１６個の出力ドライバを有効にし、１６ビット緑ピクセル値「Ｇ」がバスを介してＤＩＰの１６本の入力端子ＤＩＮ［１５：０］に並列方式で送られるようにする。第３のスレーブＡＦＥ／ＴＧは、この３ｘＤＣＬＫ期間にはバスを駆動しない。ＡＦＥ／ＴＧは、初期化時にプロセッサによりＡＦＥ／ＴＧのモード制御レジスタに書き込まれる追加モード情報（スレーブ番号）により第１のスレーブ又は第２のスレーブのいずれかとなるように構成される。この追加情報は、線３６２を介して、バス・イネーブル信号発生器３２３に供給され、第１のスレーブＡＦＥ／ＴＧのバス・イネーブル信号発生器３２３は、ある３ｘＤＣＬＫ期間（例えば、３ｘＤＣＬＫ期間１６〜１７）にバスを駆動し、第２のスレーブＡＦＥ／ＴＧは、その次の３ｘＤＣＬＫ期間（例えば、３ｘＤＣＬＫ期間１８〜１９）にバスを駆動する。スレーブＡＦＥ／ＴＧでは、事前にプログラムされたスレーブ番号と現在の３ｘＤＣＬＫ期間の番号との組合せを使用してバスを駆動する時期を決定する。マスタ及びスレーブＡＦＥ／ＴＧは、すべてが同じクロック源によるクロックの供給受けるため互いに同期する。
【００７８】
第１のスレーブＡＦＥ／ＴＧにより出力された緑色ピクセル情報の１６個のビットを受け取ることは、図２２の波形内の期間１６〜１７の「Ｇ」で例示されている。ＤＩＰ  ３１６内では、プロセッサにより「Ｔｉｍｅ  Ｓｌｉｃｅ  ３  ＡＦＥ  Ｍｏｄｅ」になるように構成済みのインターフェイス回路３２７は、バスから全１６ビット値「Ｇ」を受け取って入力端子ＤＩＮ［１５：０］に送る。この１６ビット値「Ｇ」は、３つの１６ビット・レジスタ３４１〜３４３のそれぞれのデータ入力リード上に供給される。しかし、ＤＩＰのライト・イネーブル・コントローラ３３１は一度に複数のレジスタのうちの１つしか有効にしない。３ｘＤＣＬＫ期間１４〜１５で、赤色に対するレジスタ３４１が有効にされる。３ｘＤＣＬＫ期間１６〜１７で、緑色に対するレジスタ３４２が有効にされる。３ｘＤＣＬＫ期間１８〜１９で、青色に対するレジスタ３４３が有効にされる。このプロセスは、１つの１６ビット・ピクセル値が、３ｘＤＣＬＫ期間毎に、ＤＩＰの入力端子ＤＩＮ［１５：０］上に届くように、またクロックと同期して１６ビット値が適切な１６ビット・レジスタに書き込まれるように続行する。マルチプレクサ３４４〜３４６は、１６ビット・レジスタ３４１〜３４３の１６ビット出力が赤色、緑色、青色の１６ビット出力バス上に結合されるように選択される。
【００７９】
したがって、ＡＦＥ／ＴＧ集積回路は、ビット・スライス・モードでもタイム・スライス（時間多重）モードでも使用できるという点で融通が利くことがわかるであろう。ＡＦＥ／ＴＧは、シングル・イメージ・センサ・モード、デュアル・イメージ・センサ・モード、トリプル・イメージ・センサ・モード（上では３  ＣＣＤモードとして説明されている）を持つ。ＡＦＥ／ＴＧがこれらのモードを持つのと同様に、ＤＩＰ集積回路も同じモードを持つ。ＤＩＰ内のインターフェイス回路３２７により、ＤＩＰは、１つのイメージ・センサとＡＦＥ／ＴＧを備えるカメラ、２つのイメージ・センサとＡＦＥ／ＴＧを備えるカメラ、又は３つのイメージ・センサとＡＦＥ／ＴＧを備えるカメラで動作することができる。
【００８０】
一実施形態では、クロック信号の極性、及び端子３５６に出力されるクロック信号が１ｘＤＣＬＫであるか、２ｘＤＣＬＫであるか、又は３ｘＤＣＬＫであるかは、対応するビットをモード制御レジスタ３２６に書き込むことにより構成可能である。バス・イネーブル信号発生器３２３内のＤＬＬでは、データが端子３４８、３６３に出力される時間や、関連する出力バッファが端子３４８、３６３を駆動する時間に関して端子３５６に出力されるクロック信号の遅延時間を調整することができる。遅延時間は、６４種類の遅延時間のうちの１つに設定できる。マルチプレクサ３２２とテスト信号ＴＥＳＴを用意し、デバッグ・モードで、バス・イネーブル信号発生器３２３により出力される出力バッファ駆動信号をＡＦＥ／ＴＧ集積回路から出して、調べることができる。
【００８１】
付属の「リスティング」は、新規性のある態様によるＡＦＥ／ＴＧ内のインターフェイス回路の他の特定の実施形態のハードウェアの説明（Ｖｅｒｉｌｏｇハードウェア記述言語で書かれている）である。インターフェイス回路は、タイム・スライス・モード（デュアル・イメージ・センサ又はトリプル・イメージ・センサ）、又はビット・スライス・モード（デュアル・イメージ・センサ又はトリプル・イメージ・センサ）、又はシングル・イメージ・センサ・モードのうちの１つで動作するように構成可能である。Ｖｅｒｉｌｏｇビュー・ソフトウェアを使用して、Ｖｅｒｉｌｏｇコードにより記述されている回路図を作成することができる。
【００８２】
本発明は、説明のため特定のいくつかの実施形態に関して説明されているが、本発明はそれらに限られない。ＡＦＥ／ＴＧ回路は、イメージ・センサとともに同じ回路上に集積化することができる。長いピクセル・ワードの１ビットを切り捨てて、残りのビットを、ポイントツーポイント接続を介して伝達されるサブセットに区分けされる一実施形態が説明されているが、他の実施形態では１ビットをＤＩＰに伝達することができる。例えば、各ＡＦＥ／ＴＧのＤＯＵＴ［１０］をＤＩＰの同じＤＩＮ［１５］入力端子に結合することができる。残りのビットがビット・スライス・モードで伝達されているとしても、複数のＡＦＥ／ＴＧが代わる代わる、時間多重方式でそれぞれの１ビット（さもなければ切り捨てられるビット）をＤＩＮ［１５］端子に出すことができる。差分信号伝達手法を採用することにより、ＡＦＥ／ＴＧからＤＩＰにピクセル情報を伝達することができる。ＡＦＥ／ＴＧとＤＩＰとの間のピクセル情報の伝達は、並列通信を含む必要はなく、むしろ、ピクセル情報は、ＡＦＥ／ＴＧ上のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）トランシーバ及びＤＩＰ上のＳｅｒＤｅｓトランシーバを使用してＡＦＥ／ＴＧからＤＩＰに伝達することができる。当業では、好適なＳｅｒＤｅｓトランシーバが知られており、これらを使用して、メモリからデータを伝達する（例えば、参照により本明細書に組み込まれている、米国特許第６，７７５，３２８号明細書及び公開されている米国特許出願第２００５／００１２５２４号明細書を参照）。ＳｅｒＤｅｓトランシーバ設計に関する一般的情報については、Ｔｏｍ  Ｇｒａｎｂｅｒｇ「Ｈａｎｄｂｏｏｋ  ｏｆ  Ｄｉｇｉｔａｌ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｅｓｉｇｎ」Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ  Ｍｏｄｅｒｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｓｉｇｎ  Ｓｅｒｉｅｓ、９２８頁、２００４年（参照により本明細書に組み込まれている）という表題の本を参照されたい。
【００８３】
したがって、説明されている実施形態のさまざまな機能のさまざまな修正、適合、及び組合せは、請求項で規定している本発明の範囲から逸脱することなく、実施することができる。
【図面の簡単な説明】
【００８４】
【図１】（従来技術）従来の消費者市場向けデジタル・スチル・カメラのブロック図である。
【図２】（従来技術）ＣＣＤイメージ・センサの簡略化された図である。
【図３】（従来技術）図２のＣＣＤイメージ・センサ内の回路を例示する簡略化された図である。
【図４】（従来技術）図３の回路によるサンプル電荷のシフトを引き起こす波形の図である。
【図５】（従来技術）センサの列が記憶セル及び垂直トランスファ・ライン・リソースを共有するより関連性のあるＣＣＤイメージ・センサの簡略化された図である。
【図６】（従来技術）図５の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。
【図７】（従来技術）高速読み出しモードのピクセル混合を採用するなおいっそう複雑なＣＣＤイメージ・センサの簡略化された図である。水平及び垂直混合の両方が使用される。
【図８】（従来技術）図７の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。
【図９】（従来技術）所望の垂直タイミング信号セットを出力するように従来技術のプログラム可能ＡＦＥ及びタイミング発生器をプログラムする方法を例示する図である。
【図１０】（従来技術）複数の従来のＡＦＥ／ＴＧ集積回路を使用して複数のイメージ・センサからイメージ・データを受け取るために使用される従来の方法を例示する簡略化された図である。
【図１１】第１の新規性のある態様によるデジタル・イメージ・キャプチャ・デバイスの簡略化された図である。デジタル・イメージ・キャプチャ・デバイスは、３つのＡＦＥ／ＴＧ集積回路を使用する。ＡＦＥ／ＴＧとＤＩＰとの間に追加の多重化回路を使用するのではなくむしろ、別のマルチプレクサ回路が使用されないように２値化サンプル・データを出力するようにＡＦＥ／ＴＧを設計した。３つのＡＦＥ／ＴＧ集積回路はそれぞれ、５ビットに短縮された２値化されたサンプル・データを出力する。第１のＡＦＥ／ＴＧは５ビット値を、ＤＩＰにまで延びているパラレル・バスの上位５ビット上に出力する。第２のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。第３のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。３つのＡＦＥ／ＴＧ集積回路は、それぞれがサンプル値を同時にパラレル・バス上に出力するように同期化されている。このようにして、ＡＦＥ／ＴＧとＤＩＰとの間の専用の比較的低ノイズのラインが設けられる。これらのラインは、比較的負荷が低く、そのため、データを高速に転送できる。第２の新規性のある態様によれば、ＡＦＥ／ＴＧ集積回路は、プログラムが実行されると、ＡＦＥ／ＴＧ集積回路がソフトウェアによる定義に従い水平タイミング信号と垂直タイミング信号を出力するようにプログラムを実行するプロセッサを備える。ブート時に、ソフトウェアはシリアル・バスを介してＡＦＥ／ＴＧにロードされる。３つのＡＦＥ／ＴＧ集積回路が互いに同期してコードを実行できるように特別な同期方式がとられている。
【図１２】図１１のＡＦＥ／ＴＧ集積回路のより詳細なブロック図である。
【図１３】図１２のＡＦＥ／ＴＧ集積回路のタイミング発生器部のより詳細なブロック図である。
【図１４】図１３のタイミング発生器部の水平タイミング発生器回路の回路の一部を示す簡略化された図である。
【図１５】垂直タイミング発生器部がカスタマイズされたタイミング信号を発生するように動作する仕方を制御するために使用できるレジスタの図である。
【図１６Ａ−１６Ｅ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１７】図１６のコードが図１３のＡＦＥ／ＴＧのプロセッサにより実行されたときに発生する垂直、水平タイミング信号の波形図である。
【図１８】他の実施形態によるカメラの三次元斜視図である。
【図１９】図１８のカメラ内で光を３つの構成要素部分に分ける方法を例示する簡略化された図である。
【図２０】図１８のカメラ内でビット・スライス方式により３つのＡＦＥ／ＴＧ集積回路をＤＩＰ集積回路に結合する方法を示す簡略化されたブロック図である。それぞれのＡＦＥ／ＴＧ集積回路は、並列ピクセル情報をビットのさらに小さなサブセットに変換するインターフェイス回路を備える。その後、ビットのこれらのより小さなサブセットは、一度に１つずつ、専用接続を介してＤＩＰに伝達される。ＤＩＰ内のインターフェイス回路は、ビットのサブセット列を受け取り、それらのサブセットをデシリアライズして、元の並列ピクセル情報を再現する。
【図２１】図２０により実行されるビット・スライス・オペレーションの動作を例示する波形図である。
【図２２】ＡＦＥ／ＴＧ集積回路の他のタイム・スライス（時間多重）オペレーションを例示する波形図である。３つのＡＦＥ／ＴＧ集積回路が関わるタイム・スライス・オペレーションでは、ＡＦＥ／ＴＧ内のインターフェイス回路は代わる代わる、並列ピクセル情報をＤＩＰにまで及んでいる単一パラレル・バス上に出力する。ＤＩＰを含むインターフェイス回路はクロックに同期して、並列ピクセル情報を第１のＡＦＥ／ＴＧから第１のレジスタに送り、その後、クロックに同期して、並列ピクセル情報を第２のＡＦＥ／ＴＧから第２のレジスタに送り、さらに、クロックに同期して、並列ピクセル情報を第３のＡＦＥ／ＴＧから第３のレジスタに送る。
【図２３】マスタ／スレーブ・ビットと、モード制御レジスタ３２６に書き込まれる他の４つのモード制御ビットの値をまとめた表である。
【符号の説明】
【００８５】
１…デジタル・スチル・カメラ、２…レンズ、３…イメージ・センサ、４…タイミング発生器（ＴＧ）集積回路、５…垂直ドライバ、６…デジタル・イメージ処理（ＤＩＰ）集積回路、７…大容量記憶装置、８…表示装置、９…マイクロコントローラ、１０…モータ・ドライバ回路、１１…ＣＣＤイメージ・センサ、１２…センサ、１３…記憶素子、１４…記憶素子の行、１５…記憶素子、１６…記憶素子、１７、１８…スイッチ、１９…少し複雑なＣＣＤセンサ、２０…初期ハイ・レベル・パルス、２１…水平シフト・パルス集合全体、２２…ハイ・レベル・パルス、２３…ＣＣＤセンサ３０、３１…ハイ・レベル・パルス、３２〜３４…ＡＦＥ／ＴＧ、３５…ＤＩＰ、３６…１６ビット・バス、３７…多重化回路、３８、３９…１６ビット・バス、１００…デジタル・カメラ、１０１〜１０３…イメージ・センサ、１０４〜１０６…３つのアナログ・フロントエンド及びタイミグ発生器（ＡＦＥ／ＴＧ）集積回路、１０７…デジタル・イメージ・プロセッサ（ＤＩＰ）集積回路、１０８…水晶発振器、１０９…マイクロコントローラ、１１０…ブート用読み出し専用メモリ（ＲＯＭ）、１１４…シリアル・バス、１１５…アナログ・フロントエンド部、１１６…タイミング発生器部、１１７、１１８…入力端子、１１９…インターフェイス、１２０…プロセッサ、１２１…プログラム・メモリ、１２２…シリアル・インターフェイス、１２３…コンフィギュレーション及びコミュニケーション・レジスタ、１２４…垂直タイミング信号発生回路、１２５…水平タイミング信号発生回路、１２６、１２７…端子、１２８、１２９…単一ポートＳＲＡＭバンク、１３０…細密遅延ロック・ループ（ＤＬＬ）、１３１…セット／リセット部、１３２…制御レジスタ、１３３…反復カウンタ、１３４…一組のマルチプレクサ、１３５〜１３９…一組の制御レジスタ
【図１】
2006211633.tif 000003
【図２】
2006211633.tif 000004
【図３】
2006211633.tif 000005
【図４】
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【図５】
2006211633.tif 000007
【図６】
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【図７】
2006211633.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2006211633.tif 000016
【図１５】
2006211633.tif 000017
【図１６Ａ】
2006211633.tif 000018
【図１６Ｂ】
2006211633.tif 000019
【図１６Ｃ】
2006211633.tif 000020
【図１６Ｄ】
2006211633.tif 000021
【図１６Ｅ】
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【図１７】
2006211633.tif 000023
【図１８】
2006211633.tif 000024
【図１９】
2006211633.tif 000025
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成17年5月25日(2005.5.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
【図１】（従来技術）従来の消費者市場向けデジタル・スチル・カメラのブロック図である。
【図２】（従来技術）ＣＣＤイメージ・センサの簡略化された図である。
【図３】（従来技術）図２のＣＣＤイメージ・センサ内の回路を例示する簡略化された図である。
【図４】（従来技術）図３の回路によるサンプル電荷のシフトを引き起こす波形の図である。
【図５】（従来技術）センサの列が記憶セル及び垂直トランスファ・ライン・リソースを共有するより関連性のあるＣＣＤイメージ・センサの簡略化された図である。
【図６】（従来技術）図５の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。
【図７】（従来技術）高速読み出しモードのピクセル混合を採用するなおいっそう複雑なＣＣＤイメージ・センサの簡略化された図である。水平及び垂直混合の両方が使用される。
【図８】（従来技術）図７の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。
【図９】（従来技術）所望の垂直タイミング信号セットを出力するように従来技術のプログラム可能ＡＦＥ及びタイミング発生器をプログラムする方法を例示する図である。
【図１０】（従来技術）複数の従来のＡＦＥ／ＴＧ集積回路を使用して複数のイメージ・センサからイメージ・データを受け取るために使用される従来の方法を例示する簡略化された図である。
【図１１】第１の新規性のある態様によるデジタル・イメージ・キャプチャ・デバイスの簡略化された図である。デジタル・イメージ・キャプチャ・デバイスは、３つのＡＦＥ／ＴＧ集積回路を使用する。ＡＦＥ／ＴＧとＤＩＰとの間に追加の多重化回路を使用するのではなくむしろ、別のマルチプレクサ回路が使用されないように２値化サンプル・データを出力するようにＡＦＥ／ＴＧを設計した。３つのＡＦＥ／ＴＧ集積回路はそれぞれ、５ビットに短縮された２値化されたサンプル・データを出力する。第１のＡＦＥ／ＴＧは５ビット値を、ＤＩＰにまで延びているパラレル・バスの上位５ビット上に出力する。第２のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。第３のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。３つのＡＦＥ／ＴＧ集積回路は、それぞれがサンプル値を同時にパラレル・バス上に出力するように同期化されている。このようにして、ＡＦＥ／ＴＧとＤＩＰとの間の専用の比較的低ノイズのラインが設けられる。これらのラインは、比較的負荷が低く、そのため、データを高速に転送できる。第２の新規性のある態様によれば、ＡＦＥ／ＴＧ集積回路は、プログラムが実行されると、ＡＦＥ／ＴＧ集積回路がソフトウェアによる定義に従い水平タイミング信号と垂直タイミング信号を出力するようにプログラムを実行するプロセッサを備える。ブート時に、ソフトウェアはシリアル・バスを介してＡＦＥ／ＴＧにロードされる。３つのＡＦＥ／ＴＧ集積回路が互いに同期してコードを実行できるように特別な同期方式がとられている。
【図１２】図１１のＡＦＥ／ＴＧ集積回路のより詳細なブロック図である。
【図１３】図１２のＡＦＥ／ＴＧ集積回路のタイミング発生器部のより詳細なブロック図である。
【図１４】図１３のタイミング発生器部の水平タイミング発生器回路の回路の一部を示す簡略化された図である。
【図１５】垂直タイミング発生器部がカスタマイズされたタイミング信号を発生するように動作する仕方を制御するために使用できるレジスタの図である。
【図１６Ａ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１６Ｂ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１６Ｃ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１６Ｄ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１６Ｅ】図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。
【図１７】図１６のコードが図１３のＡＦＥ／ＴＧのプロセッサにより実行されたときに発生する垂直、水平タイミング信号の波形図である。
【図１８】他の実施形態によるカメラの三次元斜視図である。
【図１９】図１８のカメラ内で光を３つの構成要素部分に分ける方法を例示する簡略化された図である。
【図２０】図１８のカメラ内でビット・スライス方式により３つのＡＦＥ／ＴＧ集積回路をＤＩＰ集積回路に結合する方法を示す簡略化されたブロック図である。それぞれのＡＦＥ／ＴＧ集積回路は、並列ピクセル情報をビットのさらに小さなサブセットに変換するインターフェイス回路を備える。その後、ビットのこれらのより小さなサブセットは、一度に１つずつ、専用接続を介してＤＩＰに伝達される。ＤＩＰ内のインターフェイス回路は、ビットのサブセット列を受け取り、それらのサブセットをデシリアライズして、元の並列ピクセル情報を再現する。
【図２１】図２０により実行されるビット・スライス・オペレーションの動作を例示する波形図である。
【図２２】ＡＦＥ／ＴＧ集積回路の他のタイム・スライス（時間多重）オペレーションを例示する波形図である。３つのＡＦＥ／ＴＧ集積回路が関わるタイム・スライス・オペレーションでは、ＡＦＥ／ＴＧ内のインターフェイス回路は代わる代わる、並列ピクセル情報をＤＩＰにまで及んでいる単一パラレル・バス上に出力する。ＤＩＰを含むインターフェイス回路はクロックに同期して、並列ピクセル情報を第１のＡＦＥ／ＴＧから第１のレジスタに送り、その後、クロックに同期して、並列ピクセル情報を第２のＡＦＥ／ＴＧから第２のレジスタに送り、さらに、クロックに同期して、並列ピクセル情報を第３のＡＦＥ／ＴＧから第３のレジスタに送る。
【図２３】マスタ／スレーブ・ビットと、モード制御レジスタ３２６に書き込まれる他の４つのモード制御ビットの値をまとめた表である。