(57)【要約】【課題】ＥＥＰＲＯＭのメモリセルと容量素子とを同一半導体基板上に形成する際に、工程数の増加を防止して製造コストを低減する。また、容量素子の信頼性を改善し、メモリセルやＭＯＳトランジスタ等の特性変動も防止する。【解決手段】Ｐ型シリコン基板１のメモリセル形成領域にはソース領域１１に対して左右対称の一対メモリセルＭＣ１，ＭＣ２が形成され、同じＰ型シリコン基板１の容量素子形成領域には、下部電極１７と容量絶縁膜１８と上部電極２０から成る容量素子ＣＡＰが形成される。容量素子ＣＡＰの下部電極１７は、一対メモリセルＭＣ１，ＭＣ２のコントロールゲート２２を形成するためのポリシリコン膜をパターニングすることで形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上のメモリセル形成領域に第１の絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲート上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上及び前記半導体基板上に第１の半導体膜を形成する工程と、
前記第１の半導体膜上に第２の絶縁膜を形成する工程と、
前記第１の半導体膜及び前記第２の絶縁膜を選択的にエッチングして容量素子の下部電極及び容量絶縁膜を形成する工程と、
前記半導体基板上の全面に第２の半導体層を形成する工程と、
前記第２の半導体層を選択的にエッチングして前記容量絶縁膜上に前記下部電極と対向した上部電極を形成する工程と、
前記メモリ形成領域に残存している前記第２の絶縁膜及び前記第１の半導体膜を選択的にエッチングして前記フローティングゲートに隣接するコントロールゲートを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の半導体層を選択的にエッチングして、前記上部電極と同時に、前記半導体基板上にＭＯＳトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フローティングゲートを形成する工程は、
半導体基板上に前記第１の絶縁膜を介して第３の半導体層、マスク層を順次形成する工程と、
前記マスク層を加工して前記第３の半導体層の表面を露出する開口部を形成する工程と、
前記マスク層をエッチングマスクとして、第３の半導体層の表面を等方性エッチングする工程と、
前記マスク層の開口部の側壁にスペーサ膜を形成する工程と、
前記スペーサ膜をエッチングマスクとして前記第３の半導体層及び前記第１の絶縁膜を順次エッチングして前記半導体基板を露出する工程と、
前記ハードマスクを除去した後に、前記スペーサ膜をエッチングマスクとして前記第３の半導体層をエッチングする工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記マスク層は窒化シリコン膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の半導体膜及び第２の半導体膜はポリシリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１絶縁膜及び第２の絶縁膜は酸化シリコン膜又は窒化シリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に不揮発性半導体記憶装置及び容量素子を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、広く普及している。
【０００３】
ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。ＥＥＰＲＯＭはスプリットゲート型(Split-Gate Type)とスタックトゲート型（Stacked-Gate Type）に分類される。
【０００４】
図１２は、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルの構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が配置されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、選択酸化法によって形成された厚いシリコン酸化膜１０７が形成されている。
【０００５】
また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。
【０００６】
上述した構成のメモリセルの動作を説明すると以下の通りである。まず、デジタルデータの書き込み時には、コントロールゲート１０９とソース領域１０３に所定の電位（例えば、Ｐ型半導体基板１０１に０Ｖ、コントロールゲート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加し、チャネル領域１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron） を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
【０００７】
フローティングゲート１０６とソース領域１０３の容量結合は、コントロールゲート１０９とフローティングゲート１０６との容量結合に比して相当大きいので、ソース領域１０３に与えた電位によってフローティングゲート１０６の電位が上昇し、チャネルホットエレクトロンのフローティングゲート１０６への注入効率を向上させている。
【０００８】
一方、前記メモリセルに記憶されたデジタルデータを消去する時には、ドレイン領域１０２及びソース領域１０３を接地し、コントロールゲート１０９に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子をコントロールゲート１０９へ引き抜く。このとき、フローティングゲート１０６の端部には尖鋭部１０６ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。
【０００９】
また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１０９及びドレイン領域１０２に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。
【００１０】
上述のスプリットゲート型ＥＥＰＲＯＭでは高効率のプログラミング及びデータ消去が可能である。しかしながら、製造プロセス上、コントロールゲート１０９とフローティングゲート１０６、コントロールゲート１０９と厚いシリコン酸化膜１０７との位置関係は、自己整合的ではないために、マスクずれを考慮してメモリセルの設計を行う必要があった。そのため、スプリットゲート型ＥＥＰＲＯＭのメモリセルの微細化には限界があった。
【００１１】
そこで、自己整合型のスプリットゲート型ＥＥＰＲＯＭが開発された。図１３は、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルを示す断面図である。図１３に示すように、第１のメモリセルＭＣ１，第２のメモリセルＭＣ２が共通のソース領域２０３を中心にして、左右対称に配置されている。
【００１２】
第１のメモリセルＭＣ１の構造を説明すると、以下の通りである。（第２のメモリセルＭＣ２についても全く同様である。）Ｐ型半導体基板２０１の表面に、所定間隔を隔ててｎ＋型のドレイン領域２０２及びｎ＋型のソース領域２０３が形成され、それらの間にチャネル領域２０４が形成されている。チャネル領域２０４の一部上及びソース領域２０３の一部上にゲート絶縁膜２０５を介して、フローティングゲート２０６が形成されている。このフローティングゲート２０６上には酸化シリコンから成るスペーサ膜２０７が、フローティングゲート２０６に対して自己整合的に形成されている。
【００１３】
また、フローティングゲート２０６の側面及び上面の一部を被覆するようにトンネル絶縁膜２０８が形成されている。コントロールゲート２０９はスペーサ膜２０７の側壁に自己整合的に形成されている。即ち、コントロールゲート２０９は、スペーサ膜２０７の側壁及びチャネル領域２０４の一部上に配置されている。
【００１４】
第１のメモリセルＭＣ１の動作は、図１２のＥＥＰＲＯＭのメモリセルと同様である。第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２の特徴は、コントロールゲート２０９がフローティングゲート２０６及びスペーサ膜２０７に対して自己整合的に形成されており、しかも、ソース線２１０はソース領域２０３に自己整合的にコンタクトされている点である。このような自己整合型のスプリットゲート型ＥＥＰＲＯＭによれば、メモリセルを更に微細化することが可能である。
【００１５】
上述の自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルについては、以下の特許文献１，２に記載されている。
【特許文献１】特許第３４８１９３４号
【特許文献２】特開２００３−１２４３６１号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近年、システムＬＳＩやマイクロプロセッサにＥＥＰＲＯＭが内蔵され、その高機能化が図られている。そのようなシステムＬＳＩでは、ＥＥＰＲＯＭに加えて、アナログ回路等を構成するための容量素子も内蔵することが望まれている。
【００１７】
しかしながら、ＥＥＰＲＯＭと容量素子を同一の半導体基板上に組み込む場合には製造プロセスが複雑化し、工程数の増加によりコストが高くなるという問題があった。また、容量素子を形成するために熱処理工程が増加し、これが容量素子の信頼性劣化を招いたり、メモリセルやＭＯＳトランジスタ等の特性が変動してしまうという問題もあった。
【課題を解決するための手段】
【００１８】
本発明の半導体装置の製造方法は、半導体基板上のメモリセル形成領域に第１の絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲート上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上及び前記半導体基板上に第１の半導体膜を形成する工程と、前記第１の半導体膜上に第２の絶縁膜を形成する工程と、前記第１の半導体膜及び前記第２の絶縁膜を選択的にエッチングして容量素子の下部電極及び容量絶縁膜を形成する工程と、前記半導体基板上の全面に第２の半導体層を形成する工程と、前記第２の半導体層を選択的にエッチングして前記容量絶縁膜上に前記下部電極と対向した上部電極を形成する工程と、前記メモリ形成領域に残存している前記第２の絶縁膜及び前記第１の半導体膜を選択的にエッチングして前記フローティングゲートに隣接するコントロールゲートを形成する工程とを含むことを特徴とするものである。
【００１９】
また、上記の半導体装置の製造工程に加えて、前記第２の半導体層を選択的にエッチングして、前記上部電極と同時に、前記半導体基板上にＭＯＳトランジスタのゲート電極を形成する工程を含むことを特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、ＥＥＰＲＯＭと容量素子を同一の半導体基板上に組み込む場合に、ＥＥＰＲＯＭの製造プロセスを極力利用して容量素子を形成するようにしたので、工程数の増加を防止して製造コストを低減することができる。
【００２１】
また、容量素子を形成するための特別の熱処理工程を必要としないので、容量素子の信頼性が改善され、メモリセルやＭＯＳトランジスタ等の特性変動も防止することができる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルと容量素子とを同一の半導体基板上に形成するための製造方法について説明する。
【００２３】
図１に示すように、図１（ａ）に示すように、Ｐ型シリコン基板１の表面に約１０ｎｍの酸化シリコン膜（SiO2膜）から成るゲート絶縁膜２を熱酸化により形成する。これに続いて、ゲート絶縁膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３(Polysilicon film)、１２０ｎｍの膜厚を有する窒化シリコン膜４(Silicon  Nitride Film)を形成する。さらに、窒化シリコン膜４上に、開口部５ｈを有するホトレジスト層５を形成する。図１（ａ）において、左側の部分がメモリセル形成領域であり、右側の部分が容量素子の形成領域である。これは、後の図面においても同じである。
【００２４】
次に、図１（ｂ）に示すように、開口部５ｈを有するホトレジスト層５をマスクとして、開口部５ｈに露出された窒化シリコン膜４、ポリシリコン膜３、ゲート絶縁膜２を順番にエッチングし、さらに、Ｐ型シリコン基板１の表面をエッチングして、トレンチ溝６を形成する。いわゆるシャロウ・トレンチ・アイソレーション（Shallow Trench Isolation）において、トレンチ溝６の深さは１μｍ以下であることが好ましい。
【００２５】
次に、図１（ｃ）に示すように、ＣＶＤ法により酸化シリコン膜７（例えば、ＴＥＯＳ膜）を、トレンチ溝６内を含めて全面に堆積する。そして、図２（ａ）に示すように、ＣＭＰ法（Chemical Mechanical Polishing Method）を用いて、酸化シリコン膜７の表面をポリッシングする。このとき、窒化シリコン膜４はＣＭＰの終点検出膜として働き、窒化シリコン膜４が露出したことを光学的手法により検出した時点でＣＭＰを停止する。このようにして、トレンチ溝６に選択的に埋め込まれたトレンチ分離膜７ａが形成される。その後、図２（ｂ）に示すように、窒化シリコン膜４はホット燐酸などの薬品を用いて除去され、素子分離構造として微細化に適した、シャロウ・トレンチ・アイソレーション構造が形成される。
【００２６】
次に、図３（ａ）に示すように、全面に約４００ｎｍの膜厚を有する厚い窒化シリコン膜８をＣＶＤ法により形成する。次に、図３（ｂ）に示すように、後にフローティングゲートが形成される領域上の窒化シリコン膜８を選択的にエッチングして開口部８ｈを形成する。そして、この開口部８ｈが形成された窒化シリコン膜８をマスクとして、ポリシリコン膜３の表面を等方性エッチングする。これにより、ポリシリコン膜３ａの表面に浅い溝部３ａが形成される。この等方性エッチングにより、窒化シリコン膜８のエッジ下にはアンダーカット部が生じる。
【００２７】
その後、窒化シリコン膜８の開口部８ｈ内を含む全面にＣＶＤ法により、酸化シリコン膜を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは窒化シリコン膜８の表面が露出するまで行われる。その結果、図３（ｃ）に示すように、窒化シリコン膜８の側壁に酸化シリコン膜から成るスペーサ膜９を形成する。
【００２８】
次に、図４（ａ）に示すように、スペーサ膜９をマスクとして、ポリシリコン膜３及びゲート絶縁膜２をエッチングし、Ｐ型シリコン基板１の表面を露出する。このとき、エッチングによりポリシリコン膜３の側面が露出されるが、この露出されたポリシリコン膜３の側面はサイドキャップ膜１０によって被覆される。サイドキャップ膜１０は、ＣＶＤ法により酸化シリコン膜を約３０ｎｍの膜厚に全面に堆積し、この酸化シリコン膜を異方性エッチングによりエッチバックすることで形成することができる。
【００２９】
次に、図４（ｂ）に示すように、スペーサ膜９及び窒化シリコン膜８をマスクにして、ｎ型不純物（例えば、砒素）をイオン注入することで、Ｐ型シリコン基板１の表面にｎ＋型のソース領域１１を自己整合的に形成する。
【００３０】
次に、図４（ｃ）に示すように、スペーサ膜９及びサイドキャップ膜１０で囲まれた溝内に、ソース領域１１とコンタクトするソース線１２を形成する。ソース線１２は、ＣＶＤ法により全面にポリシリコン膜を堆積し、このポリシリコン膜をＣＭＰ法でポリッシングすることで形成される。この時、窒化シリコン膜８はＣＭＰの終点検出膜として利用される。また、ソース線１２の上面は酸化シリコン膜から成るソース線キャップ膜１３によって被覆される。
【００３１】
次に、図５（ａ）に示すように、窒化シリコン膜８をホット燐酸などの薬品を用いて除去し、スペーサ膜９をマスクとして、ポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート１３，１３を形成する。フローティングゲート１３，１３はスペーサ膜９に対して自己整合的に形成される。このとき、一対のフローティングゲート１３，１３の一端部には先鋭部１３ａが形成される。これは、前述した浅い溝部３ａの形成時の等方性エッチングにより、溝部３ａの端部が上方へカーブしているためである。更に、ＣＶＤ法により酸化シリコン膜を全面にＣＶＤ法により約２０ｎｍの膜厚を有するシリコン酸化膜を堆積して、トンネル絶縁膜１４を形成する。ここで、トンネル絶縁膜１４は、フローティングゲート１３の側面及び上面の一部を被覆するように形成される。
【００３２】
次に、図５（ｂ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１５、約２０ｎｍの膜厚を有する窒化シリコン膜１６を順次堆積する。窒化シリコン膜１６の代わりに、酸化シリコン膜を堆積してもよい。
【００３３】
次に、図５（ｃ）に示すように、不図示のホトレジスト層をマスクとして、ポリシリコン膜１５及び窒化シリコン膜１６をエッチングし、メモリセル形成領域のスペーサ膜９を被覆するようにこれらの膜を残すとともに、容量素子形成領域に、ポリシリコン膜から成る容量素子の下部電極１７及びその上に、窒化シリコン膜１６から成る容量絶縁膜１８を形成する。
【００３４】
次に、図６（ａ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１９を堆積し、図６（ｂ）に示すように、ポリシリコン膜１９を選択的にエッチングして、容量絶縁膜１８上に下部電極１７と対向する上部電極２０を形成する。このポリシリコン膜１９を選択的にエッチングするときに、同時にメモリセル形成領域の周辺に配置されるＭＯＳトランジスタのゲート電極を形成してもよい。
【００３５】
次に、図６（ｃ）に示すように、容量素子形成領域をホトレジスト層２１で被覆した状態で、メモリセル形成領域に残存したポリシリコン膜１５及び窒化シリコン膜１６を異方性エッチングによりエッチバックし、コントロールゲート２２を形成する。コントロールゲート２２はスペーサ膜９の側壁に自己整合的に形成される。即ち、コントロールゲート２２は、スペーサ膜９の側壁及びチャネル領域となるＰ型シリコン基板１上に形成される。
【００３６】
次に、図７に示すように、ホトレジスト層２１を除去した後に、コントロールゲート２２の下部の側壁にミニスペーサ膜２３を形成する。このミニスペーサ膜２３は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。そして、このメモリセル形成領域にｎ型不純物（例えば、砒素）をイオン注入することにより、コントロールゲート２２に対して自己整合的に、ｎ＋型のドレイン領域２４，２４を形成する。ソース領域１１とドレイン領域２４の間のＰ型シリコン基板１の表面がチャネル領域となる。
【００３７】
本実施形態によれば、Ｐ型シリコン基板１のメモリセル形成領域にはソース領域１１に対して左右対称の一対メモリセルＭＣ１，ＭＣ２が形成され、同じＰ型シリコン基板１の容量素子形成領域には、下部電極１７と容量絶縁膜１８と上部電極２０から成る容量素子ＣＡＰが形成される。容量素子ＣＡＰの下部電極１７は、一対メモリセルＭＣ１，ＭＣ２のコントロールゲート２２を形成するためのポリシリコン膜１５をパターニングすることで形成しているので、製造工程を短縮できる。また、Ｐ型シリコン基板１内に容量電極となる拡散層をイオン注入により形成する場合には、イオン注入によるダメージ回復のための熱処理工程が必要であるが、本実施形態では、２層のポリシリコン膜で容量素子を形成しているので特別な熱処理工程は不要であり、容量素子ＣＡＰの信頼性を十分確保できるとともに、メモリセルＭＣ１，ＭＣ２や周辺のＭＯＳトランジスタの特性変動を防止することができる。
【００３８】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセル、容量素子及びＭＯＳトランジスタを同一の半導体基板上に形成するための製造方法について説明する。
【００３９】
図８に示すように、Ｐ型シリコン基板１上には、メモリセル形成領域、容量素子形成領域に加えて、ＭＯＳトランジスタ形成領域が付け加えられている。メモリセル形成領域、容量素子形成領域は、第１の実施形態と同じ工程を経ており、図６（ａ）と同じ状態を示している。ＭＯＳトランジスタ形成領域では、トレンチ溝６及びトレンチ分離膜７ａが第１の実施形態と同じ方法で形成され、メモリセル形成領域のトンネル絶縁膜１４と同時に形成された絶縁膜がゲート絶縁膜１４ａとしても用いられる。メモリセル形成領域及び容量素子形成領域を覆うポリシリコン膜１９は、ＭＯＳトランジスタ形成領域も覆っている。
【００４０】
次に、図９に示すように、ポリシリコン膜１９を選択的にエッチングして、容量絶縁膜１８上に下部電極１７と対向する上部電極２０を形成するとともに、ＭＯＳトランジスタ形成領域のゲート絶縁膜１４ａ上にゲート電極３０を形成する。
【００４１】
次に、図１０に示すように、容量素子形成領域及びＭＯＳトランジスタ形成領域をホトレジスト層２１で被覆した状態で、メモリセル形成領域に残存したポリシリコン膜１５及び窒化シリコン膜１６を異方性エッチングによりエッチバックし、コントロールゲート２２を形成する。コントロールゲート２２はスペーサ膜９の側壁に自己整合的に形成されている。即ち、コントロールゲート２２は、スペーサ膜９の側壁及びチャネル領域となるＰ型シリコン基板１上に形成される。
【００４２】
次に、図１１に示すように、ホトレジスト層２１を除去した後に、コントロールゲート２２の下部の側壁にミニスペーサ膜２３を形成する。このミニスペーサ膜２３は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。そして、このメモリセル形成領域にｎ型不純物（例えば、砒素）をイオン注入することにより、コントロールゲート２２に対して自己整合的に、ｎ＋型のドレイン領域２４，２４を形成する。ソース領域１１とドレイン領域２４の間のＰ型シリコン基板１の表面がチャネル領域となる。
【００４３】
また、ＭＯＳトランジスタ形成領域にもｎ型不純物（例えば、砒素）をイオン注入することにより、ＭＯＳトランジスタＭＴのｎ＋型のソース領域３１及びｎ＋型のドレイン領域３２が形成される。上記のメモリセルのドレイン領域２４を形成するためのイオン注入とＭＯＳトランジスタＭＴのソース領域３１及びドレイン領域３２を形成するためのイオン注入は同一のイオン注入工程としてもよい。
【００４４】
本実施形態によれば、Ｐ型シリコン基板１のメモリセル形成領域にはソース領域１１に対して左右対称の一対メモリセルＭＣ１，ＭＣ２が形成され、同じＰ型シリコン基板１の容量素子形成領域には、下部電極１７と容量絶縁膜１８と上部電極２０から成る容量素子ＣＡＰが形成され、さらにＭＯＳトランジスタＭＴが形成される。ＭＯＳトランジスタＭＴのゲート電極３０は、容量素子ＣＡＰの上部電極２０と同時に形成されるので、第１の実施形態に比してさらに工程の共用化が図られ、製造工程を短縮できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】従来例に係るスプリットゲート型ＥＥＰＲＯＭのメモリセルの構造を示す断面図である。
【図１３】従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの構造を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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