(57)【要約】  【課題】  回路規模をあまり増加させずに、出力バッファのドライブ能力を多段階で設定することができる半導体集積回路を提供する。  【解決手段】  この半導体集積回路は、電源電圧が供給され、第１のノードに印加された信号を反転して第２のノードに出力する第１のインバータＸ１と、電源電圧が供給されたときに、第１のノードに印加された信号を反転して第２のノードに出力する第２のインバータＸ２と、少なくとも１つの制御信号に従って第２のインバータに電源電位を供給するスイッチ回路ＱＰ４及びＱＮ４と、設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成して、スイッチ回路を制御する制御回路２０とを具備する。【選択図】  図１
2006173991.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給され、第１のノードに印加された信号を反転して第２のノードに出力する第１のインバータと、
電源電圧が供給されたときに、前記第１のノードに印加された信号を反転して前記第２のノードに出力する第２のインバータと、
少なくとも１つの制御信号に従って前記第２のインバータに電源電位を供給するスイッチ回路と、
設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成して、前記スイッチ回路を制御する制御回路と、
を具備する半導体集積回路。
【請求項２】
前記第１のインバータが、前記第１のノードに電気的に接続されたゲートと前記第２のノードに電気的に接続されたドレインとを有する第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタを含み、
前記第２のインバータが、前記第１のノードに電気的に接続されたゲートと前記第２のノードに電気的に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタを含む、
請求項１記載の半導体集積回路。
【請求項３】
前記スイッチ回路が、
第１の電源電位が供給される配線と前記第２のＰチャネルＭＯＳトランジスタのソースとの間に電気的に接続されたソース・ドレインを有する第３のＰチャネルＭＯＳトランジスタと、
前記第２のＮチャネルＭＯＳトランジスタのソースと第２の電源電位が供給される配線との間に電気的に接続されたドレイン・ソースを有する第３のＮチャネルＭＯＳトランジスタと、
の内の少なくとも一方を含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１及び第２のインバータの前段に接続され、前記第１及び第２のインバータと共に出力バッファを構成する第３のインバータをさらに具備する請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記制御回路が、前記半導体集積回路の少なくとも１つのピンに印加される電位又は前記半導体集積回路内に格納されている情報に基づいて設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成する、請求項１〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記制御回路が、前記半導体集積回路内に設けられた少なくとも１つのヒューズ又は配線パターンの接続状態に基づいて設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成する、請求項１〜４のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）に関する。
【背景技術】
【０００２】
ＡＳＩＣは、セミカスタムの半導体集積回路であり、ＡＳＩＣの設計においては、様々な機能を有する回路ブロックを構成するセルが組み合わせて用いられる。その中でも、外部の回路から信号を入力する入力バッファを備える入力セルと、外部の回路に信号を出力する出力バッファ（出力ドライバ）を備える出力セルは、数多く用いられている。
【０００３】
半導体集積回路と外部の回路との間は、プリント配線基板に形成された配線、及び／又は、ケーブル等を介して接続される。通常は、出力バッファのドライブ能力が固定されているので、出力バッファのドライブ能力が外部の回路を駆動するのに十分でない場合には、出力セル又は双方向セルをドライブ能力が大きいものに入れ替えるために、半導体集積回路の設計をやり直す必要があった。また、出力バッファの特性と外部回路の特性とがマッチングしないままで半導体集積回路を使用した場合には、ＥＭＩ（Electromagnetic Interference：電磁障害）ノイズの発生原因にもなっていた。
【０００４】
そのような事情から、出力バッファのドライブ能力を可変にすることが検討されている。下記の特許文献１には、論理閾値が可変な入力回路、及び、出力電流値が可変な出力回路が開示されている。この入力回路又は出力回路は、ゲートを共通の入力とし、直列に接続されたＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタに並列に接続された第２のＮ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタに並列に接続された第２のＰ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタを選択的に作動させるスイッチ手段とを備えている。しかしながら、このような構成によれば、出力回路の出力電流値を２段階にしか可変できない。
【０００５】
これに対し、出力バッファのドライブ能力に多くの段階を設けることが望まれている。下記の特許文献２には、出力電流を供給するトーテムポール出力バッファと、３ステイト出力バッファと、前記３ステイト出力バッファを制御するイネーブル信号を出力するデコーダとを含む半導体集積回路が開示されている。特許文献２の第１図には、４つの出力バッファを並列に接続して、これらの出力バッファを選択的に用いることが示されている。しかしながら、このような構成によれば、出力バッファのドライブ能力に多くの段階を設けると、それにつれて出力バッファの回路規模が増加してしまうという問題があった。
【特許文献１】特開平６−３０３１２５号公報（第１〜２頁、図１）
【特許文献２】特開平４−１０３１４３号公報（第１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、回路規模をあまり増加させずに、出力バッファのドライブ能力を多段階で設定することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係る半導体集積回路は、電源電圧が供給され、第１のノードに印加された信号を反転して第２のノードに出力する第１のインバータと、電源電圧が供給されたときに、第１のノードに印加された信号を反転して第２のノードに出力する第２のインバータと、少なくとも１つの制御信号に従って第２のインバータに電源電位を供給するスイッチ回路と、設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成して、スイッチ回路を制御する制御回路とを具備する。
【０００８】
ここで、第１のインバータが、第１のノードに電気的に接続されたゲートと第２のノードに電気的に接続されたドレインとを有する第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタを含み、第２のインバータが、第１のノードに電気的に接続されたゲートと第２のノードに電気的に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタを含むようにしても良い。
【０００９】
また、スイッチ回路が、第１の電源電位が供給される配線と第２のＰチャネルＭＯＳトランジスタのソースとの間に電気的に接続されたソース・ドレインを有する第３のＰチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタのソースと第２の電源電位が供給される配線との間に電気的に接続されたドレイン・ソースを有する第３のＮチャネルＭＯＳトランジスタとの内の少なくとも一方を含むようにしても良い。
【００１０】
この半導体集積回路は、第１及び第２のインバータの前段に接続され、第１及び第２のインバータと共に出力バッファを構成する第３のインバータをさらに具備するようにしても良い。
【００１１】
さらに、制御回路が、半導体集積回路の少なくとも１つのピンに印加される電位又は半導体集積回路内に格納されている情報に基づいて設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成するようにしても良いし、あるいは、半導体集積回路内に設けられた少なくとも１つのヒューズ又は配線パターンの接続状態に基づいて設定された閾値で交流信号をスライスすることにより、少なくとも１つの制御信号を生成するようにしても良い。
【発明の効果】
【００１２】
本発明によれば、設定された閾値に従って定められたデューティを有する少なくとも１つの制御信号を用いてスイッチ回路を制御することにより、回路規模をあまり増加させずに、出力バッファのドライブ能力を多段階で設定することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１に示すように、この半導体集積回路は、出力端子（出力パッド）を介して外部の回路に信号を出力する出力バッファ（出力ドライバ）を含む出力セル１０と、設定された閾値で交流信号をスライスすることにより、デューティが０％〜１００％の少なくとも１つの制御信号（本実施形態においては、２つの制御信号Ｓ１及びＳ２を用いる）を生成して出力バッファのドライブ能力を制御する制御回路２０とを有している。この半導体集積回路には、電源電位ＶＤＤと電源電位ＶＳＳとが接続されており、これによって電源電圧（ＶＤＤ−ＶＳＳ）が供給される。本実施形態においては、電源電位ＶＳＳが接地電位（０Ｖ）であるとする。
【００１４】
一般に、半導体集積回路には、外部の回路から信号を入力するための多数の入力端子及び入力セルと、それらの信号に基づいて動作する多数の論理回路と、それらの論理回路から出力される信号を外部の回路に出力するための多数の出力セル及び出力端子とが設けられている。また、半導体集積回路に、ＣＰＵやメモリが設けられることもある。本実施形態においては、出力セル１０に含まれている出力バッファのドライブ能力を可変として、制御回路２０によって出力バッファのドライブ能力を制御している。
【００１５】
出力セル１０は、ノードＡに印加された信号を反転してノードＢに出力するインバータＸ０と、ノードＢに印加された信号を反転してノードＣに出力するインバータＸ１と、制御信号Ｓ１及びＳ２に従って、ノードＢに印加された信号を反転してノードＣに出力するインバータＸ２とによって構成される出力バッファを含んでいる。
【００１６】
インバータＸ０は、ノードＡに電気的に接続されたゲートとノードＢに電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１を含んでいる。トランジスタＱＰ１のソースには電源電位ＶＤＤが印加され、トランジスタＱＮ１のソースには電源電位ＶＳＳが印加される。
【００１７】
インバータＸ１は、ノードＢに電気的に接続されたゲートとノードＣに電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２を含んでいる。トランジスタＱＰ２のソースには電源電位ＶＤＤが印加され、トランジスタＱＮ２のソースには電源電位ＶＳＳが印加される。
【００１８】
インバータＸ２は、ノードＢに電気的に接続されたゲートとノードＣに電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタＱＰ３及びＮチャネルＭＯＳトランジスタＱＮ３を含んでいる。
【００１９】
また、出力セル１０は、電源電位ＶＤＤが供給される配線とトランジスタＱＰ３のソースとの間に電気的に接続されたソース・ドレインを有するＰチャネルＭＯＳトランジスタＱＰ４と、トランジスタＱＮ３のソースと電源電位ＶＳＳが供給される配線との間に電気的に接続されたドレイン・ソースを有するＮチャネルＭＯＳトランジスタＱＮ４とによって構成されるスイッチ回路を有している。
【００２０】
インバータＸ２は、スイッチ回路のトランジスタＱＰ４及び／又はＱＮ４がオン状態となって、電源電位ＶＤＤ及び／又はＶＳＳが供給されているときにのみ動作する。なお、トランジスタＱＰ４及びＱＮ４の内の一方を省略して、トランジスタＱＰ３のソースを電源電位ＶＤＤが供給される配線に直接接続するか、トランジスタＱＮ３のソースを電源電位ＶＳＳが供給される配線に直接接続するようにしても良い。
【００２１】
図２に、図１に示す制御回路の構成例を示す。図２に示すように、制御回路２０は、交流信号を発生する交流信号源２１と、設定された閾値に基づいて、交流信号源２１によって発生された交流信号をスライスするスライス回路２２と、半導体集積回路のピン（パッド）Ｐ１〜Ｐ４に印加される電位に従って、スライス回路２２において用いられる閾値を設定する閾値設定回路２３とを含んでいる。
【００２２】
本実施形態においては、交流信号源２１が、図１に示す出力セル１０のノードＡに入力される信号の最高周波数よりも２倍以上高い周波数を有する正弦波信号を発生する。また、閾値設定回路２３が、ピンＰ１及びＰ２に印加される電位に従って、制御信号Ｓ１を生成するための第１の閾値を設定し、ピンＰ３及びＰ４に印加される電位に従って、制御信号Ｓ２を生成するための第２の閾値を設定する。その場合に、各ピンを接地電位に接続するか、電源電位ＶＤＤに接続するかによって、それぞれの閾値を２２＝４段階に変化させることができる。一方、２つの閾値を同じ値とする場合には、ピンＰ１〜Ｐ４に印加される電位に従って、その閾値を２４＝１６段階に変化させることができる。
【００２３】
図３に、交流信号及び設定された閾値に基づいて制御信号を生成する原理を示す。図３には、交流信号源２１から発生される正弦波信号と、２つのピンによって与えられる２ビットのデータ（０，０）〜（１，１）に対応して閾値設定回路２３において設定される４つの閾値Ｖ０〜Ｖ３とが示されている。スライス回路２２は、データ（１，０）に対応して設定された閾値Ｖ２に基づいて正弦波信号をスライスすることにより制御信号Ｓ１を生成し、データ（０，１）に対応して設定された閾値Ｖ１に基づいて正弦波信号をスライスすることにより制御信号Ｓ２を生成している。制御信号Ｓ１及びＳ２のデューティに対応して、出力バッファのドライブ能力が制御される。
【００２４】
再び図１を参照すると、制御信号Ｓ１がローレベルのときにスイッチ回路のトランジスタＱＰ４がオンし、制御信号Ｓ２がハイレベルのときにスイッチ回路のトランジスタＱＮ４がオンするので、図３に示す波形によれば、インバータＸ２を構成する２つのトランジスタＱＰ３及びＱＮ３が交互に動作することになる。
【００２５】
即ち、ノードＡに入力される信号の立ち上がりにおいては、トランジスタＱＰ２に加えてトランジスタＱＰ３が間欠的に働くことにより、ドライブ能力が高められる。また、ノードＡに入力される信号の立ち下がりにおいては、トランジスタＱＮ２に加えてトランジスタＱＮ３が間欠的に働くことにより、ドライブ能力が高められる。
【００２６】
この場合には、電源電位ＶＤＤからトランジスタＱＰ３及びＱＮ３を経由して電源電位ＶＳＳに貫通電流が流れることを防止できるので、無駄な消費電力が削減される。あるいは、制御信号Ｓ１及びＳ２の一方の経路にインバータを挿入して、トランジスタＱＰ３及びＱＮ３を同相で駆動するようにしても良い。
【００２７】
閾値設定回路２３において閾値を設定する第２の例として、図４に示すように、閾値設定回路２３が、半導体集積回路内のシフトレジスタ３０に格納されている情報（データ）に従って閾値を設定するようにしても良い。シフトレジスタ３０は、クロック入力端子に入力されるクロック信号に同期して、データ入力端子に順次入力されるデータＤ０〜Ｄ３を格納する。閾値設定回路２３は、シフトレジスタ３０に格納されているデータＤ０〜Ｄ３に従って、第１及び／又は第２の閾値を設定する。
【００２８】
閾値設定回路２３において閾値を設定する第３の例として、図５に示すように、閾値設定回路２３が、半導体集積回路内のフラッシュメモリ４０に格納されている情報（データ）に従って閾値を設定するようにしても良い。フラッシュメモリ４０は、アドレス入力端子に入力されるアドレス信号に従って、データ入力端子に入力される４ビットのデータＤ０〜Ｄ３を格納する。閾値設定回路２３は、フラッシュメモリ４０に格納されているデータＤ０〜Ｄ３に従って、第１及び／又は第２の閾値を生成する。
【００２９】
閾値設定回路２３において閾値を設定する第４の例として、図６に示すように、閾値設定回路２３が、半導体集積回路内に設けられたヒューズの接続状態に従って閾値を設定するようにしても良い。閾値設定回路２３の端子Ｔ１〜Ｔ４と、接地電位が印加される配線との間には、ヒューズＦ１〜Ｆ４が接続されている。また、閾値設定回路２３の端子Ｔ１〜Ｔ４と、電源電位ＶＤＤが印加される配線との間には、プルアップ用の抵抗Ｒ１〜Ｒ４が接続されている。
【００３０】
ヒューズＦ１〜Ｆ４が接続されている状態において、端子Ｔ１〜Ｔ４の電位はローレベルであるが、レーザ等を用いて所望の端子に接続されたヒューズを切断することにより、その端子の電位をハイレベルにすることができる。このようにして、閾値設定回路２３に４ビットのデータが与えられる。
【００３１】
あるいは、ヒューズの替わりに、半導体集積回路の所定の配線層における配線パターンを用いるようにしても良い。即ち、半導体集積回路の所定の配線層において、閾値設定回路２３の端子Ｔ１〜Ｔ４の各々と、接地電位が印加される配線又は電源電位ＶＤＤが印加される配線との間を電気的に接続する配線パターンを形成することにより、閾値設定回路２３に４ビットのデータを与えることができる。その場合には、不純物拡散層や、絶縁層や、他の配線層における配線パターンを変更する必要がないので、短期間に半導体集積回路の設計・製造を行うことができ、設計変更も容易である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体集積回路の構成の一部を示すブロック図。
【図２】図１に示す制御回路の構成例を示す図。
【図３】交流信号及び設定された閾値に基づいて制御信号を生成する原理を示す図。
【図４】閾値設定回路とシフトレジスタとの接続を示す図。
【図５】閾値設定回路とフラッシュメモリとの接続を示す図。
【図６】閾値設定回路とヒューズ及び抵抗との接続を示す図。
【符号の説明】
【００３３】
１０  出力セル、  ２０  制御回路、  ２１  交流信号源、  ２２  スライス回路、  ２３  閾値設定回路、  ３０  シフトレジスタ、  ４０  フラッシュメモリ、  Ｒ１〜Ｒ４  抵抗、  Ｆ１〜Ｆ４  ヒューズ、  ＱＰ１〜ＱＰ４  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ４  ＮチャネルＭＯＳトランジスタ、  Ｘ０〜Ｘ２  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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