(57)【要約】【課題】ロック／アンロック状態の範囲を定める許容位相誤差を周波数にかかわらず一定の割合で設定することができ、各種変動やばらつきの影響を受けることなく、ロック／アンロック状態を精度よく検出することができるようにしたロック検出回路およびこれを用いたＰＬＬ回路を提供する。【解決手段】  電圧制御発信回路の発振出力信号ＦＢＣＬＫ１に対して位相が前後にずれた出力信号ＦＢＣＬＫ２，ＦＢＣＬＫ３の位相差をロック状態の範囲として設定し、基準信号ＲＥＦＣＬＫがこの位相差の範囲内に入っていればロック状態、入っていなければアンロック状態として検出する。【選択図】図１
2006203814.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振回路の発振出力信号と、基準信号とが同期したか否かを検出するロック検出回路において、
前記電圧制御発振回路の前記発振出力信号より所定の位相進んだ第１の出力信号および前記発振出力信号より所定の位相遅れた第２の出力信号に対し、前記基準信号が、前記第１の出力信号と前記第２の出力信号との位相差の範囲内にあることを検出するロック検出回路。
【請求項２】
位相周波数比較回路とループフィルタと電圧制御発振回路とを有し、基準信号に同期した発振出力信号を生成するＰＬＬ回路において、
前記電圧制御発振回路の前記発振出力信号より所定の位相進んだ第１の出力信号および前記発振出力信号より所定の位相遅れた第２の出力信号に対し、前記基準信号が、前記第１の出力信号と前記第２の出力信号との位相差の範囲内にあることを検出するロック検出回路を備えたことを特徴とするＰＬＬ回路。
【請求項３】
前記電圧制御発振回路は複数のインバータをリング状に接続したリング発振回路であって、前記第１の出力信号は前記発振出力信号より所定数前段のインバータより出力され、前記第２の出力信号は前記発振出力信号より所定数後段のインバータより出力されることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記ロック検出回路は、
前記第１の出力信号と前記基準信号とを比較する第１の位相周波数比較回路と、
前記第２の出力信号と前記基準信号とを比較する第２の位相周波数比較回路と、
前記第１および第２の位相周波数比較回路の比較結果をそれぞれラッチする第１および第２のラッチ回路とを備えたことを特徴とする請求項２又は３に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロック検出回路およびＰＬＬ回路に関し、特に基準信号と電圧制御発信回路の発振出力信号の位相同期を検出するロック検出回路およびこのロック検出回路を有するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（フェーズ・ロックド・ループ）回路は一般的に、図６に示すように、位相周波数比較回路（ＰＦＤ）４１、チャージポンプ（ＣＰ）４２、ループフィルタ（ＬＦ）４３、および電圧制御発振回路（ＶＣＯ）４４から構成される。図６に示すＰＬＬ回路４０には外部から基準信号ＲＥＦＣＬＫが与えられ、この基準信号ＲＥＦＣＬＫと電圧制御発振回路４４の発振出力信号ＦＢＣＬＫとの位相・周波数差が位相周波数比較回路４１で比較される。位相周波数比較回路４１からは位相・周波数差に応じたアップ信号ＵＰおよびダウン信号ＤＯＷＮがチャージポンプ４２へ出力される。チャージポンプ４２では位相周波数比較回路４１からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに応じてループフィルタ４３に電荷を充電もしくは放電する。ループフィルタ４３の容量に蓄積されている電荷によって定まる制御信号ＶＣＯＮＴは電圧制御発振回路４４に入力され、電圧制御発振回路４４はその電圧に応じた周波数の発振出力信号ＦＢＣＬＫを出力する。
【０００３】
このように基準信号ＲＥＦＣＬＫと電圧制御発振回路４４の発振出力信号ＦＢＣＬＫとの間の位相・周波数差が検出され、これに応じて電圧制御発振回路４４の発振出力信号ＦＢＣＬＫの発振周波数が繰り返し変更されることにより、基準信号ＲＥＦＣＬＫと発振出力信号ＦＢＣＬＫとの間の位相および周波数が同期（ロック）される。
【０００４】
上記のようなＰＬＬ回路において、基準信号と電圧制御発振回路の発振出力信号とがロックされたか否かを検出するロック検出回路として様々な回路が提案されている。例えば、特許文献１の図５には、従来例としての同期検出回路が記載されている。しかし、特許文献１に記載されているように、この従来例では、アナログ回路を数多く必要とするため、素子のばらつきや変動に対して回路特性が鋭敏になり易く、回路設計が難しいという問題があった。この問題を解決するため、特許文献１の図１に示すように論理回路とラッチ回路とを用いた同期検出回路を提案している。
【０００５】
また、特許文献２には、被制御信号と基準信号との位相差が所定の範囲（許容位相誤差）内にあるとき検出信号を形成する検出手段と、この所定の範囲を変更するための許容位相誤差変更手段を有するＰＬＬ回路が記載されている。
【特許文献１】特開平４−３３７９２４号公報
【特許文献２】特開昭６３−２６３９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１で提案された同期検出回路では、許容位相誤差の絶対値を一定に設定しているため、周波数、各種変動やばらつきによって、一定の割合でロック／アンロック状態を判定し、検出することができないという問題があった。
【０００７】
また、前記特許文献２で提案されたような、周波数によって許容位相誤差を各種設定できる構成であっても、各種変動やばらつきに対しては精度よく設定することができないという問題があった。
【０００８】
本発明の目的は、前記従来技術に基づく問題点を解消し、ロック／アンロック状態の範囲を定める許容位相誤差を、周波数にかかわらず一定の割合で、かつ、各種変動やばらつきの影響を受けずに精度よく設定し、ロック／アンロック状態を検出することができるロック検出回路およびこのロック検出回路を有したＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、電圧制御発振回路の発振出力信号と、基準信号とが同期したか否かを検出するロック検出回路において、
前記電圧制御発振回路の前記発振出力信号より所定の位相進んだ第１の出力信号および前記発振出力信号より所定の位相遅れた第２の出力信号に対し、前記基準信号が、前記第１の出力信号と前記第２の出力信号との位相差の範囲内にあることを検出するロック検出回路を提供するものである。
【００１０】
また、本発明は、位相周波数比較回路とループフィルタと電圧制御発振回路とを有し、基準信号に同期した発振出力信号を生成するＰＬＬ回路において、
前記電圧制御発振回路の前記発振出力信号より所定の位相進んだ第１の出力信号および前記発振出力信号より所定の位相遅れた第２の出力信号に対し、前記基準信号が、前記第１の出力信号と前記第２の出力信号との位相差の範囲内にあることを検出するロック検出回路を備えたＰＬＬ回路を提供するものである。
【００１１】
ここで、前記電圧制御発振回路は複数のインバータをリング状に接続したリング発振回路であって、前記第１の出力信号は前記発振出力信号より所定数前段のインバータより出力され、前記第２の出力信号は前記発振出力信号より所定数後段のインバータより出力されることが好ましい。
【００１２】
また、前記ロック検出回路は、前記第１の出力信号と前記基準信号とを比較する第１の位相周波数比較回路と、前記第２の出力信号と前記基準信号とを比較する第２の位相周波数比較回路と、前記第１および第２の位相周波数比較回路の比較結果をそれぞれラッチする第１および第２のラッチ回路とを備えたものであることが好ましい。
【発明の効果】
【００１３】
本発明のロック検出回路およびこのロック検出回路を用いたＰＬＬ回路は、電圧制御発信回路の発振出力信号に対して位相が前後にずれた出力信号の位相差をロック状態の範囲として設定し、基準信号がこの位相差の範囲内に入っていればロック状態、入っていなければアンロック状態として検出する。これにより、ロック／アンロック状態の範囲を定める許容位相誤差を周波数にかかわらず一定の割合で設定することができ、各種変動やばらつきの影響を受けることなく、ロック／アンロック状態を精度よく検出することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のロック検出回路およびＰＬＬ回路について詳細に説明する。
【００１５】
図１は、本発明のＰＬＬ回路の内部構成を表す一実施形態の概略図である。図１に示すＰＬＬ回路１０は図６に示したＰＬＬ回路４０に対して本発明を適用したもので、さらにロック検出回路２０を備えている。
【００１６】
図１に示すとおり、ロック検出回路２０は、２つの位相周波数比較回路２１，２２と２つのラッチ回路（ＲＳＦＦ）２３，２４、カウンタ（ＣＯＵＮＴＥＲ）２６とを備える。ここで、２つの位相周波数比較回路２１，２２は、従来のＰＬＬ回路で用いられる位相周波数比較回路１１と同一の構成であることが好ましい。
【００１７】
図２は、ＰＬＬ回路の電圧制御発振回路の内部構成を表す一実施形態の概略図である。図２は奇数段のインバータをリング状に接続した、いわゆるリング発振回路であり、その発振周波数はループフィルタ１３の出力である制御信号ＶＣＯＮＴにより制御される。また、リング発振回路は、発振出力信号ＦＢＣＬＫ１を出力する出力端子ＯＵＴの他に、発振出力信号ＦＢＣＬＫ１よりも所定の位相の進んだ出力信号（本発明でいうところの第１の出力信号）ＦＢＣＬＫ２を出力する複数の出力端子ＯＵＴ−１、ＯＵＴ−２、・・・、および、発振出力信号ＦＢＣＬＫ１よりも所定の位相遅れた出力信号（本発明でいうところの第２の出力信号）ＦＢＣＬＫ３を出力する複数の出力端子ＯＵＴ＋１、ＯＵＴ＋２、・・・を備えている。
【００１８】
図４は、リング発振回路を構成する複数のインバータのうち、１つのインバータの構成を示す一例の概略図である。図４に示すとおり、このインバータは電源電圧ＶＤＤとグランドＧＮＤ間を直列に接続されたＰＭＯＳトランジスタ３１と２個のＮＭＯＳトランジスタ３２，３３で構成されている。そして、電源電圧ＶＤＤ側のＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２の各々のドレインはインバータの出力端子ＯＵＴに接続され、各々のゲートは入力端子ＩＮに接続される。入力端子ＩＮには前段のインバータの出力信号が入力され、出力端子ＯＵＴからの出力信号は後段のインバータに入力される。また、グランドＧＮＤ側のＮＭＯＳトランジスタ３３のドレインはＮＭＯＳトランジスタ３２のソースに、ソースはグランドＧＮＤに接続され、ゲートにはループフィルタ１３からの出力である制御信号ＶＣＯＮＴが入力される。後述するように、この制御信号ＶＣＯＮＴにより、これら複数のインバータで構成されるリング発振回路の発振周波数が制御される。
【００１９】
まず、基準信号ＲＥＦＣＬＫと電圧制御発振回路１４の発振出力信号ＦＢＣＬＫ１との位相・周波数差が位相周波数比較回路１１で比較される。位相周波数比較回路１１からは位相・周波数差に応じたアップ信号ＵＰ１およびダウン信号ＤＯＷＮ１がチャージポンプ１２へ出力される。チャージポンプ１２では位相周波数比較回路１１からのアップ信号ＵＰ１およびダウン信号ＤＯＷＮ１に応じてループフィルタ１３に電荷を充電もしくは放電することにより制御信号ＶＣＯＮＴを生成する。この制御信号ＶＣＯＮＴはリング発振回路を構成する各インバータのＮＭＯＳトランジスタ３３のゲートに入力され、制御信号ＶＣＯＮＴの電圧レベルに従ってＮＭＯＳトランジスタ３３を流れる電流を制御することにより、リング発振回路の発振周波数が調整される。
【００２０】
なお、図４に示すインバータは、同図に示されるものに限られず、例えば、ＮＡＮＤやＮＯＲ等の論理回路や差動型インバータで形成することも可能であり、入力信号を反転させ、かつ制御信号ＶＣＯＮＴによりインバータを流れる電流を制御できるものであればよい。
【００２１】
図１および図２に戻り、本発明のロック検出回路の動作について説明する。
【００２２】
まず、電圧制御発振回路１４の出力端子ＯＵＴ，ＯＵＴ＋１，ＯＵＴ−１からそれぞれ出力信号ＦＢＣＬＫ１、ＦＢＣＬＫ３、ＦＢＣＬＫ２が出力される。ここで、出力信号ＦＢＣＬＫ２は出力信号ＦＢＣＬＫ１と比較し時間ｔ１２だけ位相が進んでいるものとする。また、出力信号ＦＢＣＬＫ３は、出力信号ＦＢＣＬＫ１よりも時間ｔ１３だけ位相が遅れているものとする。
【００２３】
出力信号ＦＢＣＬＫ１は従来と同様にＰＬＬ回路１０の位相周波数比較回路１１に入力される。ロック検出回路２０の位相周波数比較回路２１には電圧制御発振回路１４からの出力信号ＦＢＣＬＫ２と基準入力信号ＲＥＦＣＬＫが入力され、両信号の位相・周波数差が比較される。また、位相周波数比較回路２２には電圧制御発振回路１４からの出力信号ＦＢＣＬＫ３と基準入力信号ＲＥＦＣＬＫが入力され、両信号の位相・周波数差が比較される。
【００２４】
比較の結果に応じて、位相周波数比較回路２１から出力されるアップ信号ＵＰ２およびダウン信号ＤＯＷＮ２がラッチ回路２３でラッチされ、位相周波数比較回路２２から出力されるアップ信号ＵＰ３およびダウン信号ＤＯＷＮ３はラッチ回路２４にラッチされる。ラッチ回路２３，２４のそれぞれの出力信号ＰＦＤＯ２，ＰＦＤＯ３はＮＯＲ２５に入力され、ＮＯＲ２５からはカウンタのリセット信号ＣＮＴ＿ＲＳＴが出力される。カウンタはリセット信号ＣＮＴ＿ＲＳＴが“Ｌ”であればリセットされ、“Ｈ”であればカウントを開始する。カウンタには所定の数値が設定されており、カウンタがその値に達するとカウンタの出力信号ＲＯＣＫが例えば“Ｈ”となる。
【００２５】
本実施形態では、ＰＬＬ回路がロック状態であればリセット信号ＣＮＴ＿ＲＳＴによりカウンタを動作させ、カウンタが所定の数だけカウントした場合にロック状態が検出されたことになる。
【００２６】
図３は、本発明のロック検出回路においてロック／アンロック状態を検出するタイミング図である。図３に示すように、ＰＬＬ回路がロック状態であるかアンロック状態であるかは以下の３通りの位相関係で決まる。
［ケース１］発振出力信号ＦＢＣＬＫ１が基準信号ＲＥＦＣＬＫよりも位相差がｔ１２より遅れている場合。（アンロック状態）。
［ケース２］発振出力信号ＦＢＣＬＫ１が基準信号ＲＥＦＣＬＫよりも位相差がｔ１２以内で遅れているか、または、ｔ１３以内で進んでいる場合。（ロック状態）。
［ケース３］発振出力信号ＦＢＣＬＫ１が基準信号ＲＥＦＣＬＫよりも位相差がｔ１３より進んでいる場合。（アンロック状態）。
【００２７】
以下の表１に、前記ケース１，２，３のそれぞれの場合において、ラッチ回路２３に入力されるアップ信号ＵＰ２，ダウン信号ＤＯＷＮ２、および、ラッチ回路２４に入力されるアップ信号ＵＰ３，ダウン信号ＤＯＷＮ３の状態と、ＮＯＲ２５から出力されるカウンタのリセット信号ＣＮＴ＿ＲＳＴの状態の関係を示す。なお、この表１の例では、アップ信号ＵＰ１＝“Ｌ”（ダウン信号ＤＯＷＮ１＝“Ｈ”）のときには、チャージポンプ１２が“Ｈ”のパルス信号ＣＰＯＵＴを出力し制御信号ＶＣＯＮＴの電圧を上昇させて電圧制御発振回路１４の発振周波数を上昇させ、アップ信号ＵＰ１＝“Ｈ”（ダウン信号ＤＯＷＮ１＝“Ｌ”）のときには、“Ｌ”のパルス信号ＣＰＯＵＴを出力し制御信号ＶＣＯＮＴの電圧を下降させ電圧制御発振回路１４の発振周波数を下降させる場合を想定している。
【００２８】
【表１】
2006203814.tif 000003
【００２９】
前記［ケース１］の場合、電圧制御発振回路１４の出力信号ＦＢＣＬＫ２およびＦＢＣＬＫ３は、ともに基準信号ＲＥＦＣＬＫよりも遅れる。従って、表１に示すように位相周波数比較回路２１，２２のアップ信号ＵＰ２，ＵＰ３がともに“Ｌ”、ダウン信号ＤＯＷＮ２，ＤＯＷＮ３がともに“Ｈ”となる。ここで、ラッチ回路２３の出力ＰＦＤＯ２およびラッチ回路２４の出力ＰＦＤＯ３はそれぞれ“Ｈ” ，“Ｌ”となり、これらを２入力とするＮＯＲ２５の出力ＣＮＴ＿ＲＳＴは“Ｌ”となり、カウンタをリセットする。すなわち、この場合、ＰＬＬ回路１０はアンロック状態であって、カウンタの出力信号であるロック検出信号ＲＯＣＫは“Ｌ”となり、ロック状態は検出されない。
【００３０】
前記［ケース２］の場合、電圧制御発振回路１４の出力信号ＦＢＣＬＫ２は基準信号ＲＥＦＣＬＫよりも進み、出力信号ＦＢＣＬＫ３は基準信号ＲＥＦＣＬＫよりも遅れる。従って、表１に示すように位相周波数比較回路２１，２２のアップ信号ＵＰ２，ＵＰ３はそれぞれ “Ｈ” ，“Ｌ”、ダウン信号ＤＯＷＮ２，ＤＯＷＮ３はそれぞれ“Ｌ” ，“Ｈ”となる。ここで、ラッチ回路２３の出力ＰＦＤＯ２およびラッチ回路２４の出力ＰＦＤＯ３はともに“Ｌ”となり、ＮＯＲ２５の出力ＣＮＴ＿ＲＳＴは“Ｈ”となり、カウンタが動作する。カウンタが所定数カウントするとロック検出信号ＲＯＣＫは“Ｈ”を出力し、ロック状態であることを検出する。
【００３１】
前記［ケース３］の場合、電圧制御発振回路１４の出力信号ＦＢＣＬＫ２およびＦＢＣＬＫ３は、ともに基準信号ＲＥＦＣＬＫよりも進んでいる。従って、表１に示すように位相周波数比較回路２１、２２のアップ信号ＵＰ２，ＵＰ３がともに“Ｈ”、ダウン信号ＤＯＷＮ２，ＤＯＷＮ３がともに“Ｌ”となる。ここで、ラッチ回路２１の出力ＰＦＤＯ２およびラッチ回路２２の出力ＰＦＤＯ３はそれぞれ“Ｌ” ，“Ｈ”となり、ＮＯＲ２５の出力ＣＮＴ＿ＲＳＴは“Ｌ”となり、カウンタをリセットする。すなわち、ＰＬＬ回路はアンロック状態にあり、カウンタの出力信号であるロック検出信号ＲＯＣＫは“Ｌ”となり、ロック状態は検出されない。
【００３２】
上述したように、発振出力信号ＦＢＣＬＫ１が基準信号ＲＥＦＣＬＫに対し位相差がｔ１２以内の進みであり、かつｔ１３以内の遅れであるとき、ロック状態が検出されロック検出回路２０がロック検出信号ＲＯＣＫを出力する。
【００３３】
このように、本発明では、電圧制御発振回路１４であるリング発振回路の複数のインバータから出力を取り出し、発振出力信号ＦＢＣＬＫ１に対して位相の前後する出力信号ＦＢＣＬＫ２、ＦＢＣＬＫ３を用いて、上述した位相差の範囲、すなわち、許容位相誤差範囲を設定する。
【００３４】
この許容位相誤差範囲は、リング発振回路の動作周波数に比例して変化するため、基準信号ＲＥＦＣＬＫの周波数が変わってもその周波数に対して一定の割合でのロック検出を可能としている。
【００３５】
例えば、電圧制御発振回路１４が１０ＭＨｚから１００ＭＨｚの周波数の範囲で動作するものとする。ここで、リング発振回路のインバータ数を１００段とし、また、電圧制御発振回路１４の出力信号ＦＢＣＬＫ２、ＦＢＣＬＫ３として図２に示すように出力端子ＯＵＴの前後の出力端子ＯＵＴ−１、ＯＵＴ＋１からそれぞれ取り出すものとする。
【００３６】
動作周波数が１０ＭＨｚの場合、周期が１００ｎｓとなるため、ＯＵＴとＯＵＴ−１間およびＯＵＴとＯＵＴ＋１間の位相差は１ｎｓとなる。また、動作周波数が１００ＭＨｚの場合、周期は１０ｎｓとなり、上述の位相差は０．１ｎｓとなる。どちらの場合であっても、それぞれの周期に対して１％の許容位相誤差範囲に設定することができ、動作周波数が変化しても同じ割合でロック／アンロック状態を検出することが可能となる。
【００３７】
それに対して、前述した従来技術では固定の遅延回路を用いるため、動作周波数が変化しても遅延量は一定であり、一定の位相差しか検出できない。例えば、許容位相誤差範囲を０．５ｎｓに設定したとすると、動作周波数が１００ＭＨｚの場合にはロック状態になる前にロックが検出され、動作周波数が１０ＭＨｚの場合にはロック状態にあるのにもかかわらずアンロックが検出される事態が生ずる。
【００３８】
なお、本発明において、許容位相誤差範囲を変更したい場合には、図２に示すリング発振回路のインバータの出力端子を、例えば、ＯＵＴ＋２、・・・やＯＵＴ−２、・・・に切り替えればよい。また、位相の進む方向と遅れる方向で異なる閾値（許容位相誤差の設定値）を設定したい場合には、他の出力端子ＯＵＴ＋２、・・・や出力端子ＯＵＴ−１、・・・から出力するよう設定することも可能である。
【００３９】
これら信号の取り出しは、例えば、図５に示すようにセレクタ（ＳＥＬ）１５，１６を用いて実現することができる。また、これらセレクタ１５，１６の制御は直接外部信号によるか、あるいは内部にレジスタ等を設けておき、ＰＬＬ回路の動作開始前に設定するようにしてもよい。
【００４０】
また、本発明のロック検出回路は、本実施形態で示したＰＬＬ回路以外であっても、上述したような電圧制御発振回路の発振出力信号と基準信号の位相等を比較し同期を捕る装置、例えば、ＣＤＲ（クロック・データリカバリ）回路等にも適用可能である。
【００４１】
上述したように、本発明では、電圧制御発振回路を構成するリング発振回路の複数のインバータ出力を用いて、ロック検出における許容位相誤差範囲を設定する。このため、製造プロセス、使用電圧、周囲温度による影響を受けることなく、各種変動やばらつきに対するマージンを取る必要もなく、精度良く許容位相誤差範囲を設定することができる。
【００４２】
また、ダイナミックに動作周波数を変化させる場合であっても、許容位相誤差範囲は動作周波数に対して一定の割合で設定することができる。
【００４３】
さらに、本発明では、ロックする精度よりもロック状態となるスピードが必要なアプリケーションでは許容位相誤差範囲を広げてロック検出を速め、ロックする精度が要求されるアプリケーションでは許容位相誤差範囲を狭くして十分ロック状態になってからロック検出を行うことも可能となる。
【００４４】
本発明は、基本的に以上のようなものである。
【００４５】
以上、本発明のロック検出回路およびロック検出回路を備えたＰＬＬ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４６】
【図１】本発明のロック検出回路およびこのロック検出回路を備えたＰＬＬ回路の内部構成を表す一実施形態の概略図である。
【図２】図１に示す本発明の電圧制御発振回路の内部構成を表す一実施形態の概略図である。
【図３】本発明のロック検出回路におけるロック／アンロック状態を表すタイミング図である。
【図４】本発明のリング発振回路を構成する複数のインバータのうち、１つのインバータの構成を示す一例の概略図である。
【図５】図１に示す本発明の電圧制御発振回路の内部構成を表す別の実施形態の概略図である。
【図６】従来の一般的なＰＬＬ回路の一例の概略図である。
【符号の説明】
【００４７】
１０  ＰＬＬ回路
１１，２１，２２  位相周波数比較回路
１２  チャージポンプ
１３  ループフィルタ
１４  電圧制御発振回路
２０  ロック検出回路
２３，２４  ラッチ回路
２５  ＮＯＲ
２６  カウンタ
３０  インバータ
３１  ＰＭＯＳトランジスタ
３２，３３  ＮＭＯＳトランジスタ
【図１】
2006203814.tif 000004
【図２】
2006203814.tif 000005
【図３】
2006203814.tif 000006
【図４】
2006203814.tif 000007
【図５】
2006203814.tif 000008
【図６】
2006203814.tif 000009