(57)【要約】【課題】  内部回路をより確実に保護することができる半導体装置及びその製造方法を提供する。【解決手段】  内部回路内の内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタが設けられている。保護トランジスタのチャネルを構成するｐウェル６の導電型は、内部トランジスタのチャネルを構成するｐウェル８の導電型と一致する。また、ｐウェル６の不純物濃度は、ｐウェル８の不純物濃度よりも高い。従って、保護トランジスタのドレイン接合は、内部トランジスタのドレイン接合よりも急峻となり、保護トランジスタの寄生バイポーラ動作の開始電圧が内部トランジスタのそれより低くなる。このため、内部回路をＥＳＤサージから適切に保護することができる。【選択図】  図１３
2006019511.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を構成する内部トランジスタと、
前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、
を有し、
前記保護トランジスタのチャネルの導電型は、前記内部トランジスタの導電型と一致しており、
前記保護トランジスタのドレイン接合は、前記内部トランジスタのドレイン接合よりも急峻であることを特徴とする半導体装置。
【請求項２】
前記保護トランジスタのチャネルの不純物濃度は、前記内部トランジスタのチャネルのそれよりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護トランジスタは、そのチャネルとドレインとの間に形成され、前記チャネルよりも不純物濃度が高い、前記チャネルと同じ導電型の不純物拡散層を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記保護トランジスタのドレインの不純物濃度は、前記内部トランジスタのドレインのそれよりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記内部トランジスタを入出力パッドに生じた静電気による破壊から保護する第２の保護トランジスタを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
内部回路を構成する内部トランジスタと、前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、を形成する工程を有し、
前記保護トランジスタのチャネルの導電型を、前記内部トランジスタの導電型と一致させ、
前記保護トランジスタのドレイン接合を、前記内部トランジスタのドレイン接合よりも急峻にすることを特徴とする半導体装置の製造方法。
【請求項７】
前記保護トランジスタを形成する工程は、
不純物濃度が前記内部トランジスタのチャネルのそれよりも高いチャネルを形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記保護トランジスタを形成する工程は、
チャネルを形成する工程と、
ドレインを形成する工程と、
前記チャネルと前記ドレインとの間に、前記チャネルよりも不純物濃度が高い、前記チャネルと同じ導電型の不純物拡散層を形成する工程と、
有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記保護トランジスタを形成する工程は、
不純物濃度が前記内部トランジスタのドレインのそれよりも高いドレインを形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記内部トランジスタを入出力パッドに生じた静電気による破壊から保護する第２の保護トランジスタを、前記内部トランジスタ及び保護トランジスタと並行して形成する工程を有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気耐性の向上を図った半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置には、電源パッド（Ｖｄｄ、Ｖｓｓ）や入出力信号（Ｉ／Ｏ）パッドに生じた静電気サージから、半導体装置の内部回路を保護するための保護回路が設けられている。図１は、保護回路の概要を示す回路図である。
【０００３】
Ｉ／Ｏパッド１０２に静電気サージが生じると、この静電気サージは、Ｉ／Ｏパッド１０２に接続されたＥＳＤ（electrostatic discharge）保護素子であるｐＭＯＳトランジスタ１０５又はｎＭＯＳトランジスタ１０６を介してＶｄｄパッド１０３又はＶｓｓパッド１０４に放電される。このため、Ｉ／Ｏパッド１０２に接続された内部回路１０１には電流が流れず保護される。
【０００４】
一方、Ｖｄｄパッド１０３とＶｓｓパッド１０４との間に静電気サージが生じると、この静電気サージは、両者間に接続されたｎＭＯＳトランジスタ１０７を介して放電される。このため、この場合にも、内部回路１０１には電流が流れない。
【０００５】
ＥＳＤ保護回路に関して重要な事項は、内部回路１０１にはＥＳＤサージを流さずに、ＥＳＤ保護素子にＥＳＤサージを流すことである。Ｉ／Ｏパッド１０２にＥＳＤサージが生じた場合、Ｉ／Ｏパッド１０２と内部回路１０１との間には、分離用の抵抗素子があるため、ＥＳＤサージは内部回路１０１には流れ込まずにＥＳＤ保護素子に電流が流れて放電される。一方、Ｖｄｄパッド１０３と内部回路１０１との間には分離用の抵抗素子は接続されていない。これは、内部回路１０１とＶｄｄパッド１０３との間に抵抗素子を入れると、通常動作時の電源電位が低下して、内部回路１０１の性能が低下するためである。従って、Ｖｄｄパッド１０３にＥＳＤサージが生じた場合、内部回路１０１の構成によっては、電源クランプ回路１０９ではなく、内部回路１０１に電流が流れてしまい、内部回路１０１が破壊されることがある。
【０００６】
【特許文献１】特開平１０−２９０００４号公報
【特許文献２】特開２００１−３０８２８２号公報
【特許文献３】特開２００２−３１３９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、内部回路をより確実に保護することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明に係る半導体装置は、内部回路を構成する内部トランジスタと、前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、を有し、前記保護トランジスタのチャネルの導電型は、前記内部トランジスタの導電型と一致しており、前記保護トランジスタのドレイン接合は、前記内部トランジスタのドレイン接合よりも急峻であることを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法では、内部回路を構成する内部トランジスタと、前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、を形成する。そして、前記保護トランジスタのチャネルの導電型を、前記内部トランジスタの導電型と一致させ、前記保護トランジスタのドレイン接合を、前記内部トランジスタのドレイン接合よりも急峻にする。
【発明の効果】
【００１１】
本発明によれば、保護トランジスタのドレイン接合が内部領域のそれよりも急峻であるため、保護トランジスタにおいてアバランシェ増倍現象の発生頻度が高くなる。この結果、保護トランジスタの基板電位が上昇しやすくなり、寄生バイポーラ動作を開始する電圧、即ちスナップバックが生じる電圧が、内部トランジスタのそれよりも低くなる。従って、電源パッドにＥＳＤサージが発生しても、内部トランジスタよりも先に保護トランジスタがオン状態となるため、内部回路には過電流が流れず、内部回路を適切に保護することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。
【００１３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。
図２は、本実施形態におけるチップレイアウトを示す概略平面図である。
この半導体チップは、内部回路２１１の周囲に、Ｖｄｄパッド２０１、Ｖｓｓパッド２０２、入出力（Ｉ／Ｏ）パッド２０３、電源クランプ回路２０４、Ｉ／Ｏ回路２０５等が形成され構成されている。なお、この構成は、後述する第２〜第５の実施形態でも基本構造は略同様である。
【００１４】
図３は、本実施形態における半導体装置のレイアウトを示す概略平面図である。
電源クランプ回路、Ｉ／Ｏ回路及び内部回路は各々ＭＯＳトランジスタで構成されており、これらＭＯＳトランジスタにおいては、ゲート電極１０及びこれと隣接するシリサイドブロック１４の両側にソース１３ａ、ドレイン１３ｂが形成されている。
【００１５】
一般的に、高速ロジック製品を製造する場合には、高速性を追求するためにシリサイド技術が用いられ、内部回路を構成するトランジスタにシリサイド技術が用いられる。一方、Ｉ／Ｏ回路に用いられるｎＭＯＳトランジスタ、ｐＭＯＳトランジスタにシリサイド技術を適用した場合、ＥＳＤ耐性が極端に低下することが知られており、保護トランジスタのドレインの一部をシリサイド化しない、いわゆるシリサイドブロック技術が一般に用いられている。電源クランプ回路のトランジスタも同様である。なお、この構成は、後述する第２〜第５の実施形態でも基本構造は略同様である。
【００１６】
図４乃至図１３は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。各図中において、電源クランプ回路中のｎＭＯＳトランジスタを形成する領域、Ｉ／Ｏ用ＥＳＤ保護素子としてのｎＭＯＳトランジスタを形成する領域、内部回路中のｎＭＯＳトランジスタを形成する領域をそれぞれ示している。以下、便宜上、上述の順に、クランプ領域、入出力領域、内部領域という。また、本実施形態では、クランプ領域、入出力領域及び内部領域には、ゲート長が０．３４μｍ、ゲート絶縁膜の厚さが８ｎｍ、動作電圧が３．３ＶのｎＭＯＳトランジスタを形成することとする。
【００１７】
本実施形態では、先ず、図４に示すように、Ｓｉ基板１の表面に素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）により形成する。次に、Ｓｉ基板１の表面を熱酸化することにより、例えば厚さが１０ｎｍ程度のＳｉ酸化膜３を形成する。次いで、フォトリソグラフィ技術により、ｎＭＯＳトランジスタを形成する領域を露出するレジストマスク（図示せず）を形成する。その後、このレジストマスクを用いてボロンイオンのイオン注入を行うことにより、ｐウェル４を形成する。ｐウェル４の形成に当たっては、例えば、ボロンイオンを、３００ｋｅＶのエネルギでドーズ量を３．０×１０13としてイオン注入した後に、ボロンイオンを１００ｋｅＶのエネルギで、ドーズ量を２．０×１０12としてイオン注入する。イオン注入後にレジストマスクを除去する。
【００１８】
続いて、図５に示すように、フォトリソグラフィ技術により、クランプ領域を露出するレジストマスク５を形成する。次に、このレジストマスク５を用いて、ボロンイオンを、３０ｋｅＶのエネルギでドーズ量を８×１０13としてイオン注入することにより、クランプ領域内にｐウェル６を形成する。
【００１９】
次いで、図６に示すように、レジストマスク５を除去した後、フォトリソグラフィ技術により、入出力領域及び内部領域を露出するレジストマスク７を形成する。続いて、このレジストマスク７を用いて、ボロンイオンを、３０ｋｅＶのエネルギでドーズ量を５×１０12としてイオン注入することにより、入出力領域及び内部領域内にｐウェル８を形成する。この結果、クランプ領域内のｐウェル６の不純物濃度が、内部領域内のｐウェル８の不純物濃度よりも高くなる。なお、レジストマスク７を用いず、クランプ領域内にイオン注入を同時に行ってもよい。
【００２０】
次に、図７に示すように、Ｓｉ酸化膜３を除去した後、再度熱酸化を行うことにより、厚さが８ｎｍのゲート酸化膜９を形成する。次いで、全面に多結晶Ｓｉ膜をＣＶＤ（Chemical Vapor Deposition）法により形成した後、フォトリソグラフィ技術及びエッチング技術により、これをパターニングすることにより、ゲート電極１０を形成する。
【００２１】
その後、図８に示すように、フォトリソグラフィ技術により、ｎＭＯＳトランジスタを形成する領域を露出するレジストマスク（図示せず）を形成し、このレジストマスクを用いてリンイオンのイオン注入を行うことにより、ｎ-拡散層１１を形成する。ｎ-拡散層１１の形成に当たっては、例えば、リンイオンを、３５ｋｅＶのエネルギでドーズ量を４×１０13としてイオン注入する。イオン注入後にレジストマスクを除去する。
【００２２】
続いて、図９に示すように、例えばＣＶＤ法により全面に厚さが１３０ｎｍ程度のＳｉ酸化膜を形成し、これに異方性エッチングを施すことにより、各ゲート電極１０の側方にサイドウォールスペーサ１２を形成する。
【００２３】
次に、図１０に示すように、フォトリソグラフィ技術により、ｎＭＯＳトランジスタを形成する領域を露出するレジストマスク（図示せず）を形成し、このレジストマスクを用いてリンイオンのイオン注入を行うことにより、ｎ+拡散層１３を形成する。ｎ+拡散層１３の形成に当たっては、例えば、リンイオンを、１５ｋｅＶのエネルギでドーズ量を７×１０15としてイオン注入する。イオン注入後にレジストマスクを除去し、更に、例えば、窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を１０秒間程度行うことにより、ｎ-拡散層１１及びｎ+拡散層１３中の不純物を活性化させる。この結果、ソース拡散層及びドレイン拡散層が形成される。
【００２４】
次いで、図１１に示すように、全面にＳｉ酸化膜をＣＶＤ法により形成した後、フォトリソグラフィ技術及びエッチング技術により、これをパターニングすることにより、クランプ領域及び入出力領域内のドレイン拡散層上にシリサイドブロック１４を形成する。
【００２５】
次に、図１２に示すように、ゲート電極１０及びｎ+拡散層１３の表面にシリサイド層１５を形成する。このとき、ｎ+拡散層１３の表面のうち、シリサイドブロック１４が形成されている領域においては、シリサイド層１５は形成されない。続いて、全面に層間絶縁膜１６を形成し、この層間絶縁膜１６にコンタクトホールを形成する。次に、コンタクトホール内にコンタクトプラグ１７を形成し、更に、層間絶縁膜１６上に配線１８を形成する。
【００２６】
しかる後、図１３に示すように、配線１８を覆う絶縁膜３０１、絶縁膜３０１に配線１８と接続されるコンタクトプラグ３０２、コンタクトプラグ３０２と接続される配線３０３、配線３０３を覆う絶縁膜３０４、絶縁膜３０４に配線３０３と接続されるコンタクトプラグ３１０、コンタクトプラグ３１０と接続される配線３０５、配線３０５を覆う絶縁膜３０６、絶縁膜３０６に配線３０５と接続されるコンタクトプラグ３０７、コンタクトプラグ３０７と接続されるＶｓｓパッド３０８、Ｖｓｓパッド３０８を含む各種パッドを覆う絶縁膜３０９を、順次形成することにより、半導体装置を完成させる。ここで、絶縁膜３０９は、Ｖｓｓパッド３０８の表面の一部を露出させるように加工されている。また、各トランジスタのソース（１３ａ）はＶｓｓパッド３０８に、Ｉ／ＯトランジスタのドレインはＩ／Ｏパッドに、電源クランプトランジスタのドレインはＶｄｄパッドに、それぞれ電気的に接続されている。
【００２７】
このようにして製造された第１の実施形態に係る半導体装置においては、クランプ領域内のｐウェル６の不純物濃度が、内部領域内のｐウェル８の不純物濃度よりも高い。即ち、クランプ領域内のチャネルの不純物濃度が内部領域内のチャネルの不純物濃度よりも高い。このため、クランプ領域におけるドレイン端の接合が内部領域のそれよりも急峻になり、クランプ領域内においてアバランシェ増倍現象の発生頻度が高くなる。この結果、クランプ領域内で基板電位が上昇しやすくなり、クランプ領域内のｎＭＯＳトランジスタの寄生バイポーラ動作を開始する電圧、即ちスナップバックが生じる電圧が、内部領域内のｎＭＯＳトランジスタのそれよりも低くなる。従って、電源パッドにＥＳＤサージが発生しても、内部領域内のｎＭＯＳトランジスタよりも先にクランプ領域内のｎＭＯＳトランジスタがオン状態となるため、内部回路には過電流が流れず、内部回路が保護される。また、内部回路に対して静電耐性を向上させるための対策が施されていないため、このような対策に伴う内部回路の性能低下が生じることはない。
【００２８】
なお、シリサイドブロック１４が形成されていなくてもよい。
【００２９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１４乃至図２２は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態においても、クランプ領域、入出力領域及び内部領域には、ゲート長が０．３４μｍ、ゲート絶縁膜の厚さが８ｎｍ、動作電圧が３．３ＶのｎＭＯＳトランジスタを形成することとする。
【００３０】
本実施形態では、先ず、図１４に示すように、Ｓｉ基板１の表面に素子分離絶縁膜２をＳＴＩにより形成する。次に、Ｓｉ基板１の表面を熱酸化することにより、例えば厚さが１０ｎｍ程度のＳｉ酸化膜３を形成する。次いで、第１の実施形態と同様に、ｐウェル４を形成する。ｐウェル４の形成に当たっては、例えば、ボロンイオンを、３００ｋｅＶのエネルギでドーズ量を３．０×１０13としてイオン注入した後に、ボロンイオンを１００ｋｅＶのエネルギで、ドーズ量を２．０×１０12としてイオン注入する。更に、ボロンイオンを、３０ｋｅＶのエネルギでドーズ量を５×１０12としてイオン注入することにより、クランプ領域、入出力領域及び内部領域内にｐウェル８を形成する。
【００３１】
続いて、図１５に示すように、Ｓｉ酸化膜３を除去した後、再度熱酸化を行うことにより、厚さが８ｎｍのゲート酸化膜９を形成する。次に、第１の実施形態と同様に、ゲート電極１０を形成する。
【００３２】
次いで、図１６に示すように、第１の実施形態と同様に、ｎ-拡散層１１を形成する。ｎ-拡散層１１の形成に当たっては、例えば、リンイオンを、３５ｋｅＶのエネルギでドーズ量を４×１０13としてイオン注入する。
【００３３】
その後、図１７に示すように、フォトリソグラフィ技術により、クランプ領域を露出するレジストマスク２１を形成する。次に、このレジストマスク２１を用いて、ＢＦ2イオンをイオン注入することにより、クランプ領域内のｐウェル８とｎ-拡散層１１との界面近傍にポケット層２２を形成する。なお、ポケット層２２の形成に当たっては、例えば、Ｓｉ基板１の表面に垂直な方向から１０°〜４５°傾斜した方向からＢＦ2イオンを、３５ｋｅＶのエネルギでドーズ量を１×１０13として注入する。
【００３４】
続いて、図１８に示すように、イオン注入後にレジストマスク２１を除去した後、例えばＣＶＤ法により全面に厚さが１３０ｎｍ程度のＳｉ酸化膜を形成し、これに異方性エッチングを施すことにより、各ゲート電極１０の側方にサイドウォールスペーサ１２を形成する。
【００３５】
次に、図１９に示すように、第１の実施形態と同様に、ｎ+拡散層１３を形成する。ｎ+拡散層１３の形成に当たっては、例えば、リンイオンを、１５ｋｅＶのエネルギでドーズ量を７×１０15としてイオン注入する。更に、例えば、窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ）を１０秒間程度行うことにより、ｎ-拡散層１１、ｎ+拡散層１３及びポケット層２２中の不純物を活性化させる。この結果、ソース拡散層及びドレイン拡散層が形成される。
【００３６】
次いで、図２０に示すように、第１の実施形態と同様に、クランプ領域及び入出力領域内のドレイン拡散層上にシリサイドブロック１４を形成する。
【００３７】
次に、図２１に示すように、ゲート電極１０及びｎ+拡散層１３の表面にシリサイド層１５を形成する。続いて、第１の実施形態と同様に、層間絶縁膜１６、コンタクトプラグ１７及び配線１８を形成する。
【００３８】
しかる後、図２２に示すように、配線１８を覆う絶縁膜３０１、絶縁膜３０１に配線１８と接続されるコンタクトプラグ３０２、コンタクトプラグ３０２と接続される配線３０３、配線３０３を覆う絶縁膜３０４、絶縁膜３０４に配線３０３と接続されるコンタクトプラグ３１０、コンタクトプラグ３１０と接続される配線３０５、配線３０５を覆う絶縁膜３０６、絶縁膜３０６に配線３０５と接続されるコンタクトプラグ３０７、コンタクトプラグ３０７と接続されるＶｓｓパッド３０８、Ｖｓｓパッド３０８を含む各種パッドを覆う絶縁膜３０９を、順次形成することにより、半導体装置を完成させる。ここで、絶縁膜３０９は、Ｖｓｓパッド３０８の表面の一部を露出させるように加工されている。また、各トランジスタのソース（１３ａ）はＶｓｓパッド３０８に、Ｉ／ＯトランジスタのドレインはＩ／Ｏパッドに、電源クランプトランジスタのドレインはＶｄｄパッドに、それぞれ電気的に接続されている。
【００３９】
このようにして製造された第２の実施形態に係る半導体装置においては、チャネル部より高濃度のｐ型ポケット層２２が形成されているため、クランプ領域におけるドレイン端の接合が内部領域のそれよりも急峻になり、クランプ領域内のｎＭＯＳトランジスタの動作開始電圧、即ちスナップバックが生じる電圧が、内部領域内のｎＭＯＳトランジスタのそれよりも低くなる。従って、第１の実施形態と同様に、内部回路が保護される。
【００４０】
なお、シリサイドブロック１４が形成されていなくてもよい。
【００４１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図２３乃至図３１は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態においても、クランプ領域、入出力領域及び内部領域には、ゲート長が０．３４μｍ、ゲート絶縁膜の厚さが８ｎｍ、動作電圧が３．３ＶのｎＭＯＳトランジスタを形成することとする。
【００４２】
本実施形態では、先ず、図２３に示すように、Ｓｉ基板１の表面に素子分離絶縁膜２をＳＴＩにより形成する。次に、Ｓｉ基板１の表面を熱酸化することにより、例えば厚さが１０ｎｍ程度のＳｉ酸化膜３を形成する。次いで、第１の実施形態と同様に、ｐウェル４を形成する。ｐウェル４の形成に当たっては、例えば、ボロンイオンを、３００ｋｅＶのエネルギでドーズ量を３．０×１０13としてイオン注入した後に、ボロンイオンを１００ｋｅＶのエネルギで、ドーズ量を２．０×１０12としてイオン注入する。更に、ボロンイオンを、３０ｋｅＶのエネルギでドーズ量を５×１０12としてイオン注入することにより、クランプ領域、入出力領域及び内部領域内にｐウェル８を形成する。
【００４３】
続いて、図２４に示すように、Ｓｉ酸化膜３を除去した後、再度熱酸化を行うことにより、厚さが８ｎｍのゲート酸化膜９を形成する。次に、第１の実施形態と同様に、ゲート電極１０を形成する。
【００４４】
次いで、図２５に示すように、フォトリソグラフィ技術により、入出力領域及び内部領域を露出するレジストマスク３１を形成する。その後、このレジストマスク３１を用いて、リンイオンのイオン注入を行うことにより、入出力領域及び内部領域内にｎ-拡散層１１を形成する。ｎ-拡散層１１の形成に当たっては、例えば、リンイオンを、３５ｋｅＶのエネルギでドーズ量を４×１０13としてイオン注入する。
【００４５】
続いて、図２６に示すように、レジストマスク３１を除去した後、フォトリソグラフィ技術により、クランプ領域を露出するレジストマスク３２を形成する。次に、このレジストマスク３２を用いて、砒素イオンのイオン注入を行うことにより、クランプ領域内にｎ-拡散層３３を形成する。ｎ-拡散層３３の形成に当たっては、例えば、砒素イオンを、３ｋｅＶのエネルギでドーズ量を８×１０13としてイオン注入する。
【００４６】
次いで、図２７に示すように、レジストマスク３２を除去した後、例えばＣＶＤ法により全面に厚さが１３０ｎｍ程度のＳｉ酸化膜を形成し、これに異方性エッチングを施すことにより、各ゲート電極１０の側方にサイドウォールスペーサ１２を形成する。
【００４７】
その後、図２８に示すように、第１の実施形態と同様に、ｎ+拡散層１３を形成する。ｎ+拡散層１３の形成に当たっては、例えば、リンイオンを、１５ｋｅＶのエネルギでドーズ量を７×１０15としてイオン注入する。更に、例えば、窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ）を１０秒間程度行うことにより、ｎ-拡散層１１及び３３並びにｎ+拡散層１３中の不純物を活性化させる。この結果、ソース拡散層及びドレイン拡散層が形成される。
【００４８】
次いで、図２９に示すように、第１の実施形態と同様に、クランプ領域及び入出力領域内のドレイン拡散層上にシリサイドブロック１４を形成する。
【００４９】
その後、図３０に示すように、ゲート電極１０及びｎ+拡散層１３の表面にシリサイド層１５を形成する。続いて、第１の実施形態と同様に、層間絶縁膜１６、コンタクトプラグ１７及び配線１８を形成する。
【００５０】
しかる後、図３１に示すように、配線１８を覆う絶縁膜３０１、絶縁膜３０１に配線１８と接続されるコンタクトプラグ３０２、コンタクトプラグ３０２と接続される配線３０３、配線３０３を覆う絶縁膜３０４、絶縁膜３０４に配線３０３と接続されるコンタクトプラグ３１０、コンタクトプラグ３１０と接続される配線３０５、配線３０５を覆う絶縁膜３０６、絶縁膜３０６に配線３０５と接続されるコンタクトプラグ３０７、コンタクトプラグ３０７と接続されるＶｓｓパッド３０８、Ｖｓｓパッド３０８を含む各種パッドを覆う絶縁膜３０９を、順次形成することにより、半導体装置を完成させる。ここで、絶縁膜３０９は、Ｖｓｓパッド３０８の表面の一部を露出させるように加工されている。また、各トランジスタのソース（１３ａ）はＶｓｓパッド３０８に、Ｉ／ＯトランジスタのドレインはＩ／Ｏパッドに、電源クランプトランジスタのドレインはＶｄｄパッドに、それぞれ電気的に接続されている。
【００５１】
このようにして製造された第３の実施形態に係る半導体装置においては、クランプ領域内のｎ-拡散層３３の不純物濃度が、内部領域内のｎ-拡散層１１の不純物濃度よりも高いため、クランプ領域におけるドレイン端の接合が内部領域のそれよりも急峻になり、クランプ領域内のｎＭＯＳトランジスタの動作開始電圧、即ちスナップバックが生じる電圧が、内部領域内のｎＭＯＳトランジスタのそれよりも低くなる。従って、第１の実施形態と同様に、内部回路が保護される。
【００５２】
なお、シリサイドブロック１４が形成されていなくてもよい。
【００５３】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図３２乃至図４５は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３２乃至図４５中では内部回路中の動作電圧が３．３ＶのｎＭＯＳトランジスタを形成する領域、内部回路中の動作電圧が１．２ＶのｎＭＯＳトランジスタを形成する領域を示している。以下、便宜上、これらを順に、高電圧内部領域、低電圧内部領域という。また、本実施形態においては、クランプ領域、入出力領域及び高電圧内部領域には、ゲート長が０．３４μｍ、ゲート絶縁膜の厚さが８ｎｍ、動作電圧が３．３ＶのｎＭＯＳトランジスタを形成することとし、低電圧内部領域には、ゲート長が０．１１μｍ、ゲート絶縁膜の厚さが１．８ｎｍ、動作電圧が１．２ＶのｎＭＯＳトランジスタを形成することとする。
【００５４】
本実施形態では、先ず、図３２に示すように、Ｓｉ基板１の表面に素子分離絶縁膜２をＳＴＩにより形成する。次に、Ｓｉ基板１の表面を熱酸化することにより、例えば厚さが１０ｎｍ程度のＳｉ酸化膜３を形成する。次いで、第１の実施形態と同様に、ｐウェル４を形成する。ｐウェル４の形成に当たっては、例えば、ボロンイオンを、３００ｋｅＶのエネルギでドーズ量を３．０×１０13としてイオン注入した後に、ボロンイオンを１００ｋｅＶのエネルギで、ドーズ量を２．０×１０12としてイオン注入する。
【００５５】
続いて、図３３に示すように、フォトリソグラフィ技術により、クランプ領域及び低電圧内部領域を露出するレジストマスク４１を形成する。次に、このレジストマスク４１を用いて、ボロンイオンを、１０ｋｅＶのエネルギでドーズ量を４．５×１０12としてイオン注入することにより、クランプ領域及び低電圧内部領域内にｐウェル４２を形成する。なお、ｐウェル４２は低電圧内部領域内のみに形成してもよい。
【００５６】
次いで、図３４に示すように、レジストマスク４１を除去した後、フォトリソグラフィ技術により、入出力領域及び高電圧内部領域を露出するレジストマスク４３を形成する。続いて、このレジストマスク４３を用いて、ボロンイオンを、３０ｋｅＶのエネルギでドーズ量を５×１０12としてイオン注入することにより、入出力領域及び高電圧内部領域内にｐウェル８を形成する。なお、レジストマスク４３からクランプ領域が露出するようにして、クランプ領域内にイオン注入を同時に行ってもよい。
【００５７】
次に、図３５に示すように、レジストマスク４３を除去した後、Ｓｉ酸化膜３を除去する。次いで、再度熱酸化を行うことにより、厚さが７．２ｎｍのゲート酸化膜９を形成する。その後、フォトリソグラフィ技術により、低電圧内部領域を露出するレジストマスク４４を形成する。続いて、このレジストマスク４４を用いて、低電圧内部領域内のゲート酸化膜９を除去する。
【００５８】
次いで、図３６に示すように、レジストマスク４４を除去した後、再度熱酸化を行うことにより、厚さが１．８ｎｍのゲート酸化膜４５を低電圧内部領域内に形成すると共に、ゲート酸化膜９を８ｎｍまで厚くする。
【００５９】
その後、図３７に示すように、第１の実施形態と同様に、ゲート電極１０を形成する。
【００６０】
続いて、図３８に示すように、フォトリソグラフィ技術により、クランプ領域、入出力領域及び高電圧内部領域を露出するレジストマスク４６を形成する。次に、第１の実施形態と同様に、クランプ領域、入出力領域及び高電圧内部領域内にｎ-拡散層１１を形成する。ｎ-拡散層１１の形成に当たっては、例えば、リンイオンを、３５ｋｅＶのエネルギでドーズ量を４×１０13としてイオン注入する。なお、クランプ領域内にｎ-拡散層１１を形成しなくてもよい。
【００６１】
次いで、図３９に示すように、レジストマスク４６を除去した後、フォトリソグラフィ技術により、クランプ領域を露出するレジストマスク４７を形成する。その後、このレジストマスク４７を用いて、クランプ領域内にｎ-拡散層４８を形成する。ｎ-拡散層４８の形成に当たっては、例えば、リンイオンを、３０ｋｅＶのエネルギでドーズ量を１．３×１０14としてイオン注入する。なお、クランプ領域における動作開始電圧及び接合リークによっては、ｎ-拡散層４８の形成を省略してもよい。即ち、ｎ-拡散層４８の形成は、後に砒素をイオン注入するため、接合が過度に急峻になることを抑制するために行っており、必ずしも必要なものではない。
【００６２】
続いて、図４０に示すように、レジストマスク４７を除去した後、フォトリソグラフィ技術により、クランプ領域及び低電圧内部領域を露出するレジストマスク４８を形成する。次に、このレジストマスク４８を用いて、クランプ領域及び低電圧内部領域内にポケット層５０及びｎ-拡散層５１を形成する。ポケット層５０の形成に当たっては、例えば、Ｓｉ基板１の表面に垂直な方向から１０°〜４５°傾斜した方向からＢＦ2イオンを、３５ｋｅＶのエネルギでドーズ量を１×１０13として注入する。また、ｎ-拡散層５１の形成に当たっては、例えば、砒素イオンを、３ｋｅＶのエネルギでドーズ量を１×１０15としてイオン注入する。
【００６３】
次いで、図４１に示すように、レジストマスク４９を除去した後、例えばＣＶＤ法により全面に厚さが１３０ｎｍ程度のＳｉ酸化膜を形成し、これに異方性エッチングを施すことにより、各ゲート電極１０の側方にサイドウォールスペーサ１２を形成する。
【００６４】
その後、図４２に示すように、第１の実施形態と同様に、ｎ+拡散層１３を形成する。ｎ+拡散層１３の形成に当たっては、例えば、リンイオンを、１５ｋｅＶのエネルギでドーズ量を７×１０15としてイオン注入する。更に、例えば、窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ）を１０秒間程度行うことにより、各拡散層中の不純物を活性化させる。この結果、ソース拡散層及びドレイン拡散層が形成される。
【００６５】
次いで、図４３に示すように、第１の実施形態と同様に、クランプ領域及び入出力領域内のドレイン拡散層上にシリサイドブロック１４を形成する。
【００６６】
その後、図４４に示すように、ゲート電極１０及びｎ+拡散層１３の表面にシリサイド層１５を形成する。続いて、第１の実施形態と同様に、層間絶縁膜１６、コンタクトプラグ１７及び配線１８を形成する。
【００６７】
しかる後、図４５に示すように、配線１８を覆う絶縁膜３０１、絶縁膜３０１に配線１８と接続されるコンタクトプラグ３０２、コンタクトプラグ３０２と接続される配線３０３、配線３０３を覆う絶縁膜３０４、絶縁膜３０４に配線３０３と接続されるコンタクトプラグ３１０、コンタクトプラグ３１０と接続される配線３０５、配線３０５を覆う絶縁膜３０６、絶縁膜３０６に配線３０５と接続されるコンタクトプラグ３０７、コンタクトプラグ３０７と接続されるＶｓｓパッド３０８、Ｖｓｓパッド３０８を含む各種パッドを覆う絶縁膜３０９を、順次形成することにより、半導体装置を完成させる。ここで、絶縁膜３０９は、Ｖｓｓパッド３０８の表面の一部を露出させるように加工されている。また、各トランジスタのソース（１３ａ）はＶｓｓパッド３０８に、Ｉ／ＯトランジスタのドレインはＩ／Ｏパッドに、電源クランプトランジスタのドレインはＶｄｄパッドに、それぞれ電気的に接続されている。
【００６８】
このようにして製造された第４の実施形態に係る半導体装置においては、チャネルと同一導電型（ｐ型）のポケット層５０が形成されており、更に、クランプ領域内のドレインの不純物濃度が、内部領域内のドレインの不純物濃度よりも高い。このため、クランプ領域におけるドレイン端の接合が内部領域のそれよりも急峻になり、クランプ領域内のｎＭＯＳトランジスタの動作開始電圧、即ちスナップバックが生じる電圧が、内部領域内のｎＭＯＳトランジスタのそれよりも低くなる。従って、第１の実施形態と同様に、内部回路が保護される。
【００６９】
なお、シリサイドブロック１４が形成されていなくてもよい。
【００７０】
また、内部回路内に、高電圧で動作するｎＭＯＳトランジスタ及び低電圧で動作するｎＭＯＳトランジスタを形成する場合には、工程数の増加を極めて少なく抑えることができる。
【００７１】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図４６乃至図５３は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態においても、クランプ領域、入出力領域及び高電圧内部領域には、ゲート長が０．３４μｍ、ゲート絶縁膜の厚さが８ｎｍ、動作電圧が３．３ＶのｎＭＯＳトランジスタを形成することとし、低電圧内部領域には、ゲート長が０．１１μｍ、ゲート絶縁膜の厚さが１．８ｎｍ、動作電圧が１．２ＶのｎＭＯＳトランジスタを形成することとする。
【００７２】
本実施形態では、先ず、図４６に示すように、第４の実施形態と同様にして、ゲート電極１０の形成までの工程を行う。
【００７３】
次に、図４７に示すように、フォトリソグラフィ技術により、入出力領域及び高電圧内部領域を露出するレジストマスク６１を形成する。次いで、このレジストマスク６１を用いて、ｎ-拡散層６２を形成する。ｎ-拡散層６２の形成に当たっては、例えば、Ｓｉ基板１の表面に垂直な方向から２０°〜４５°傾斜した方向からリンイオンを、３５ｋｅＶのエネルギでドーズ量を１×１０13として注入する。
【００７４】
その後、図４８に示すように、レジストマスク６１を除去した後、フォトリソグラフィ技術により、入出力領域内のドレインを形成する領域及びクランプ領域を露出するレジストマスク６３を形成する。続いて、このレジストマスク６３を用いて、入出力領域及びクランプ領域内にｎ-拡散層４８を形成する。ｎ-拡散層４８の形成に当たっては、例えば、リンイオンを、３０ｋｅＶのエネルギでドーズ量を１．３×１０14としてイオン注入する。
【００７５】
次に、図４９に示すように、レジストマスク６３を除去した後、フォトリソグラフィ技術により、入出力領域内のドレインを形成する領域、クランプ領域及び低電圧内部領域を露出するレジストマスク６４を形成する。次いで、このレジストマスク６４を用いて、クランプ領域、入出力領域及び低電圧内部領域内にポケット層５０及びｎ-拡散層５１を形成する。ポケット層５０の形成に当たっては、例えば、Ｓｉ基板１の表面に垂直な方向から１０°〜４５°傾斜した方向からＢＦ2イオンを、３５ｋｅＶのエネルギでドーズ量を１×１０13として注入する。また、ｎ-拡散層５１の形成に当たっては、例えば、砒素イオンを、３ｋｅＶのエネルギでドーズ量を１×１０15としてイオン注入する。
【００７６】
その後、図５０に示すように、レジストマスク６４を除去した後、例えばＣＶＤ法により全面に厚さが１３０ｎｍ程度のＳｉ酸化膜を形成する。続いて、フォトリソグラフィ技術により、Ｓｉ酸化膜上にシリサイドブロックを形成する領域のみを覆うレジストマスク６５を形成する。そして、Ｓｉ酸化膜の異方性エッチングを行うことにより、各ゲート電極１０の側方にサイドウォールスペーサ１２を形成すると共に、シリサイドブロック６６を形成する。
【００７７】
次に、図５１に示すように、レジストマスク６５を除去した後、第１の実施形態と同様に、ｎ+拡散層１３を形成する。このとき、ｎ-拡散層５１の表面のうち、シリサイドブロック６６が形成されている領域においては、ｎ+拡散層１３は形成されない。ｎ+拡散層１３の形成に当たっては、例えば、リンイオンを、１５ｋｅＶのエネルギでドーズ量を７×１０15としてイオン注入する。更に、例えば、窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ）を１０秒間程度行うことにより、各拡散層中の不純物を活性化させる。この結果、ソース拡散層及びドレイン拡散層が形成される。
【００７８】
次に、図５２に示すように、ゲート電極１０及びｎ+拡散層１３の表面にシリサイド層１５を形成する。続いて、第１の実施形態と同様に、層間絶縁膜１６、コンタクトプラグ１７及び配線１８を形成する。
【００７９】
しかる後、図５３に示すように、配線１８を覆う絶縁膜３０１、絶縁膜３０１に配線１８と接続されるコンタクトプラグ３０２、コンタクトプラグ３０２と接続される配線３０３、配線３０３を覆う絶縁膜３０４、絶縁膜３０４に配線３０３と接続されるコンタクトプラグ３１０、コンタクトプラグ３１０と接続される配線３０５、配線３０５を覆う絶縁膜３０６、絶縁膜３０６に配線３０５と接続されるコンタクトプラグ３０７、コンタクトプラグ３０７と接続されるＶｓｓパッド３０８、Ｖｓｓパッド３０８を含む各種パッドを覆う絶縁膜３０９を、順次形成することにより、半導体装置を完成させる。ここで、絶縁膜３０９は、Ｖｓｓパッド３０８の表面の一部を露出させるように加工されている。また、各トランジスタのソース（１３ａ）はＶｓｓパッド３０８に、Ｉ／ＯトランジスタのドレインはＩ／Ｏパッドに、電源クランプトランジスタのドレインはＶｄｄパッドに、それぞれ電気的に接続されている。
【００８０】
このようにして製造された第５の実施形態に係る半導体装置においては、第４の実施形態と同様の効果が得られる。また、シリサイドブロック６６の下方には、ｎ+拡散層を形成しないようにしているため、より急峻な接合が得られ、内部回路をより確実に保護することが可能となる。
【００８１】
以上説明した各実施形態では、半導体基板と同一導電型や逆導電型の不純物領域を形成するための各イオン注入のドーズ量をそれぞれ示したが、これらは一例に過ぎない。また、各実施形態の適宜の組み合わせなども考えられるが、基本的には、寄生バイポーラトランジスタの動作開始電圧と通常動作時に電源クランプを流れるリーク電流との両者が所望の値となるように決定されるべきである。
【００８２】
第１〜第３の実施形態で示した構造や製造方法において、デバイスシミュレーションで求めたプロセス条件依存性を図５４（ａ）に示す。また、第５の実施形態で示した構造において、実ウェーハのＴＬＰ測定から得られた実測特性を図５４（ｂ）に示す。シミュレーションの各条件を表１に、実測の各条件を表２にそれぞれ示す。図５４（ａ），（ｂ）共に同様な特性を示している。ここで、各図中、楕円で囲む領域付近がリーク電流が少なく動作開始電圧（Ｖｔ１）が低くなる領域であり、このような特性となるプロセス条件を選択すればよい。
【００８３】
【表１】
2006019511.tif 000003
【００８４】
【表２】
2006019511.tif 000004
【００８５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８６】
（付記１）
内部回路を構成する内部トランジスタと、
前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、
を有し、
前記保護トランジスタのチャネルの導電型は、前記内部トランジスタの導電型と一致しており、
前記保護トランジスタのドレイン接合は、前記内部トランジスタのドレイン接合よりも急峻であることを特徴とする半導体装置。
【００８７】
（付記２）
前記保護トランジスタのチャネルの不純物濃度は、前記内部トランジスタのチャネルのそれよりも高いことを特徴とする付記１に記載の半導体装置。
【００８８】
（付記３）
前記保護トランジスタは、そのチャネルとドレインとの間に形成され、前記チャネルよりも不純物濃度が高い、前記チャネルと同じ導電型の不純物拡散層を有することを特徴とする付記１に記載の半導体装置。
【００８９】
（付記４）
前記保護トランジスタのドレインの不純物濃度は、前記内部トランジスタのドレインのそれよりも高いことを特徴とする付記１に記載の半導体装置。
【００９０】
（付記５）
前記内部トランジスタ及び保護トランジスタは、ｎチャネルＭＯＳトランジスタであることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００９１】
（付記６）
前記内部トランジスタを入出力パッドに生じた静電気による破壊から保護する第２の保護トランジスタを有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００９２】
（付記７）
前記第２の保護トランジスタと前記内部回路との間に接続された抵抗素子を有することを特徴とする付記６に記載の半導体装置。
【００９３】
（付記８）
前記第２の保護トランジスタは、ｎチャネルＭＯＳトランジスタであることを特徴とする付記６又は７に記載の半導体装置。
【００９４】
（付記９）
内部回路を構成する内部トランジスタと、前記内部トランジスタを電源パッド間に生じた静電気による破壊から保護する保護トランジスタと、を形成する工程を有し、
前記保護トランジスタのチャネルの導電型を、前記内部トランジスタの導電型と一致させ、
前記保護トランジスタのドレイン接合を、前記内部トランジスタのドレイン接合よりも急峻にすることを特徴とする半導体装置の製造方法。
【００９５】
（付記１０）
前記保護トランジスタを形成する工程は、
不純物濃度が前記内部トランジスタのチャネルのそれよりも高いチャネルを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００９６】
（付記１１）
前記保護トランジスタを形成する工程は、
チャネルを形成する工程と、
ドレインを形成する工程と、
前記チャネルと前記ドレインとの間に、前記チャネルよりも不純物濃度が高い、前記チャネルと同じ導電型の不純物拡散層を形成する工程と、
有することを特徴とする付記９に記載の半導体装置の製造方法。
【００９７】
（付記１２）
前記保護トランジスタを形成する工程は、
不純物濃度が前記内部トランジスタのドレインのそれよりも高いドレインを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００９８】
（付記１３）
前記内部トランジスタ及び保護トランジスタとして、ｎチャネルＭＯＳトランジスタを形成することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記１４）
前記内部トランジスタを入出力パッドに生じた静電気による破壊から保護する第２の保護トランジスタを、前記内部トランジスタ及び保護トランジスタと並行して形成する工程を有することを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記１５）
前記第２の保護トランジスタとして、ｎチャネルＭＯＳトランジスタを形成することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１０１】
（付記１６）
前記第２の保護トランジスタを形成する工程は、
前記保護トランジスタのチャネルよりも不純物濃度が低いチャネルを形成する工程と、
前記保護トランジスタのドレインと並行して、ドレインの一部を形成する工程と、
を有することを特徴とする付記１４又は１５に記載の半導体装置の製造方法。
【０１０２】
（付記１７）
前記内部回路を構成し、前記内部トランジスタよりも低電圧で動作する第２の内部トランジスタを、前記内部トランジスタ及び保護トランジスタと並行して形成する工程を有することを特徴とする付記９乃至１６のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１８）
前記第２の内部トランジスタのチャネルの不純物濃度を、前記保護トランジスタのチャネルのそれと等しくすることを特徴とする付記１７に記載の半導体装置の製造方法。
【０１０４】
（付記１９）
前記保護トランジスタを形成する工程は、
ＬＤＤ構造のドレインを形成する工程と、
前記ドレイン上にシリサイドブロックを形成する工程と、
前記ドレインの表面にシリサイド層を形成する工程と、
を有することを特徴とする付記９乃至１８のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記２０）
前記保護トランジスタを形成する工程は、
低濃度拡散層を形成する工程と、
前記低濃度拡散層上にシリサイドブロックを形成する工程と、
前記シリサイドブロックをマスクとして、前記低濃度拡散層の一部と重畳する高濃度拡散層を形成する工程と、
前記高濃度拡散層の表面にシリサイド層を形成する工程と、
を有することを特徴とする付記９乃至１８のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０６】
【図１】保護回路の概要を示す回路図である。
【図２】本発明の第１の実施形態に係るチップレイアウトを示す概略平面図である。
【図３】本発明の第１の実施形態に係る半導体装置のレイアウトを示す概略平面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】図６に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】図７に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】図８に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】図１１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】図１２に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】図１４に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】図１５に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】図１６に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】図１７に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】図１８に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】図１９に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】図２０に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】図２１に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】図２３に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】図２４に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】図２５に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】図２６に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】図２７に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】図２８に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】図２９に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】図３０に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】図３２に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】図３３に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】図３４に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】図３５に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】図３６に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】図３７に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】図３８に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】図３９に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】図４０に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】図４１に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】図４２に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】図４３に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】図４４に引き続き、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４７】図４６に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４８】図４７に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４９】図４８に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５０】図４９に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５１】図５０に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５２】図５１に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５３】図５２に引き続き、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５４】デバイスシミュレーションで求めたプロセス条件依存性及び実ウェーハのＴＬＰ測定から得られた実測特性を示す特性図である。
【符号の説明】
【０１０７】
１０１：内部回路
１０２：Ｉ／Ｏパッド
１０３：Ｖｄｄパッド
１０４：Ｖｓｓパッド
１０５：ｐＭＯＳトランジスタ
１０６、１０７：ｎＭＯＳトランジスタ
１０８：Ｉ／Ｏ用ＥＳＤ保護回路
１０９：電源クランプ回路
【図１】
2006019511.tif 000005
【図２】
2006019511.tif 000006
【図３】
2006019511.tif 000007
【図４】
2006019511.tif 000008
【図５】
2006019511.tif 000009
【図６】
2006019511.tif 000010
【図７】
2006019511.tif 000011
【図８】
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【図９】
2006019511.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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