(57)【要約】【課題】  絶縁膜に形成されている配線用の溝に埋め込まれている配線層以外の配線層をＣＭＰ法を使用して研磨除去する工程の際に、ディッシングを抑制できる半導体装置の製造方法を提供する。【解決手段】  基板１０上に、形成された例えばシリコン酸化膜からなる絶縁層１１に深さ３００ｎｍ以下の配線用の溝を形成し、バリアメタルとなる下層導電体１２として例えばタンタルナイトライド（ＴａＮ）をスパッタリング法またはＣＶＤ法を利用して薄膜状態で堆積する。その後、例えば銅層からなる上層導電体１３を例えばＰＶＤ法により薄く堆積し後、さらに電解めっき法により厚く堆積する。この時に、上層導電体１３の膜厚が配線用の溝の深さの２倍以上になるように設定する。【選択図】  図１
2006173390.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１の絶縁膜を形成する工程と、
前記絶縁膜中に深さ３００ｎｍ以下の溝構造を形成する工程と、
前記溝構造から前記絶縁膜上にかけて、前記溝構造の深さの２倍以上の膜厚の第１の導電体を形成する工程と、
前記第１の導電体を研磨する工程を有することを特徴とする半導体装置の製造方法。  
【請求項２】
前記第１の導電体が銅または銅合金であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の導電体を研磨する工程において、研磨圧力を０．０１〜２．５ｐｓｉとすることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜が塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む絶縁膜であることを特徴とする請求項１乃至請求項３いずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜上にＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＯ２のいずれかの単層絶縁膜または複層絶縁膜からなる第２の絶縁膜を形成することを特徴とする請求項１乃至請求項４いずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜の膜厚が５ｎｍ〜１００ｎｍであることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の導電体形成前に、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのいずれかの単層導電体または複層導電体からなる第２の導電体を形成することを特徴とする請求項１乃至請求項６いずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の導電体の膜厚が２ｎｍ〜５０ｎｍであることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に研磨を用いて半導体装置の導電体配線を形成する方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造においては基板表面の平坦化が重要視される。なぜなら、基板表面に生じた凹凸が、その後の上層配線形成時に配線残りの原因となり、結果的に配線間ショートによる製品歩留まりの低下を招くからである。
近年、基板表面の平坦化を実現する方法として、ダマシン法と呼ばれる研磨を用いた導電体配線の形成方法が使用されている。ダマシン法では基板上に絶縁膜を形成し、これに公知のリソグラフィー技術とＲＩＥを用いて配線の逆パターンの溝を形成する。この上に配線用の導電体を堆積し、溝内に埋め込まれた部分以外の導電体を化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰと記す）により除去して埋め込み配線を形成する。
【０００３】
以下、従来のダマシン法による基板表面の平坦化方法とその問題点について、図面を用いて説明する。
図１６に従来のダマシン法による基板表面平坦化工程の断面フロー図を示す。まず、図１６（ａ）のように、配線基板１６０上に絶縁層１６１を形成し、配線や配線間接続部とすべき溝もしくは孔などの窪み（以後まとめて溝と記す）を形成する。次に下層導電体１６２と上層導電体１６３とを形成する。下層導電体１６２としては例えばタンタルナイトライド（ＴａＮ）やチタンナイトライド（ＴｉＮ）、上層導電体１６３としては例えばアルミニウム合金や銅などが用いられる。そして、この際に形成される上層導電体１６３の膜厚は、溝の深さばらつきや上層導電体１６３の成膜ばらつきを考慮しても十分に溝が埋め込めるだけの厚さ、すなわち、溝深さの１．５〜１．８倍に設定されるのが通例であった。
次に、図１６（ｂ）の様にＣＭＰによって溝部以外の上層導電体１６３を除去する。ＣＭＰの研磨条件は、スループット向上のため高い研磨レート確保、ウェハ面内均一性確保のために研磨圧力の高い２．５〜４．５ｐｓｉが一般的に適用される。この際、上層導電体１６３はＣＭＰ中に凸部が選択的に研磨されることによる表面平坦化が進行する。しかし、表面平坦化が十分早く進行しないと、溝パターンの存在する部分ではＣＭＰによって研磨すべき上層導電体１６３の厚さがパターンの無い部分よりも薄いために、パターンの無い部分よりも早く上層導電体１６３の研磨が終了する。
さらに、図１６（ｃ）のように下層導電体１６２をも完全に除去するまで研磨を継続すると、溝パターン部では、溝部の上層導電体１６３表面が周囲の絶縁膜１６１表面よりも深さＤ１だけ窪むディッシングと呼ばれる現象が発生する。
かかるディッシングが発生すると、上層配線形成時に基板表面の平坦性が損なわれ配線間ショートの原因となる。そして、近年の半導体集積回路の微細化の進展に伴い、リソグラフィーやエッチングなどのプロセス裕度が狭くなっており、必然的に、基板表面平坦化に対する要求も厳しくなっている。例えば、非特許文献１に示すように、下層配線の平坦性に対する要求は、上層配線でショート不良を起こさないための条件として、ディッシングの目標値として３０ｎｍ以下とされている。
【０００４】
さらに、ディッシング量は半導体製品の世代が進むにつれて増大することが発明者の検討により明らかになっている。
図１７は、現在一般にダマシン法による配線形成で適用される銅配線膜厚／溝深さ（＝Ｔｒｅｎｃｈ  ｄｅｐｔｈ）比＝２．０の条件でのディッシング量と配線用溝深さ（Ｔｒｅｎｃｈ  ｄｅｐｔｈ）の関係を示している。横軸は、配線用溝深さで、２５０ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍと深さを変化させた。また、縦軸は１００μｍ幅の溝パターンでのディッシング量（図１（ｃ）のｄ）である。
図１７から分かるように、溝深さが浅くなるにつれ、ディッシング量が増大することが判明した。そして、一般に、導電体配線溝深さは、ＲＣ遅延および微細加工の要請から世代が進むごとに浅くなっていく。例えば、次世代製品である６５ｎｍノードでは、導電体配線溝深さは２５０ｎｍから３００ｎｍを目標にすると一般に想定されている。
このように、次世代以降では、微細化によるディッシング量増大にも関わらず、ディシング量抑制の要求が厳しくなる。このため、より効果的にディッシングを抑制する手段が必要となる。
【０００５】
このような導電体配線のディッシングを抑制するために、特許文献１では、配線や配線間接続用の溝の周辺に追加的に凸段差部を形成することを提案している。すなわち、図１８に示すように、絶縁膜１８１の形成後に、窒化シリコン膜等の成膜とリソグラフィー・エッチングによるパターンニングにより、溝１８４となる部分の周辺に窒化シリコン膜等からなる凸部１８２を形成する。そして、この凸部１８２が配線用導電体１８６およびバリアメタル膜１８５のＣＭＰの際に支えとなり、配線用導電体１８６表面のディッシングが押さえられる。
しかし、かかる追加的な凸部段差の形成は、少なくとも成膜工程・リソグラフィー工程・エッチング工程の工程増を招き、結果的に製品コストの上昇につながるという問題がある。
【特許文献１】特開２０００−３４０５６６号公報
【非特許文献１】Y.Yamada, et al., in   Proceeding of International Interconnect Technology Conference in 2002, pp.108-110.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ダマシン法による基板表面平坦化において、絶縁膜に形成されている溝に埋め込まれている導電体をＣＭＰで研磨する際のディッシング量を、簡便に抑制する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記の目的を達成するために以下のように構成されている。
本発明の半導体装置の製造方法は、
基板上に第１の絶縁膜を形成する工程と、
前記絶縁膜中に深さ３００ｎｍ以下の溝構造を形成する工程と、
前記溝構造から前記絶縁膜上にかけて、前記溝構造の深さの２倍以上の膜厚の第１の導電体を形成する工程と、
前記第１の導電体を研磨する工程を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ダマシン法による基板表面平坦化において、絶縁膜に形成されている溝に埋め込まれている導電体をＣＭＰで研磨する際のディッシング量を、簡便に抑制することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明の実施の形態を説明する。
（実施の形態１）
図１（ａ）は、例えばシリコンからなる基板１０上に、形成された例えばシリコン酸化膜からなる絶縁層１１に深さ３００ｎｍ以下の配線用の溝を形成し、バリアメタルとなる下層導電体１２として例えばタンタルナイトライド（ＴａＮ）をスパッタリング法またはＣＶＤ法を利用して薄膜状態で堆積した後、例えば銅層からなる上層導電体１３を例えばＰＶＤ法により薄く堆積し後、さらに電解めっき法により厚く堆積する。この時に、上層導電体１３の膜厚が配線用の溝の深さの２倍以上になるように設定する。
次いで図１（ｂ）に示すように、ＣＭＰを用いて、銅層からなる上層導電体１３を研磨する。この時、研磨圧力２．５〜４．５ｐｓｉの条件を用いる。
さらに、図１（ｃ）に示すようにタンタルナイトライド（ＴａＮ）からなる下層導電体１２をＣＭＰを用いて研磨する。
このようにして、配線用の溝に埋め込まれている上層導電体１３および下層導電体１２以外の上層導電体１３および下層導電体１２を取り除く作業を行い、ダマシン配線層としての導電体配線を形成する。
【００１０】
本実施の形態によった場合の効果を図２を参照して説明する。
図２は銅配線のディッシング量（図１（ｃ）のｄ）と、堆積する銅配線膜厚／溝深さ（＝Ｔｒｅｎｃｈ  ｄｅｐｔｈ）比との関係を示す。横軸は銅配線膜厚／溝深さ（＝Ｔｒｅｎｃｈ  ｄｅｐｔｈ）比、縦軸は１００μｍ幅の溝パターンでのディッシング量ｄである。両者の関係を、２５０ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍの溝深さについて検討した。
まず、図２から、いずれの溝深さでも銅配線膜厚／溝深さが大きくなるにつれて、ディッシング量は減少していくことが判明した。これは、溝の深さに対して堆積する銅膜厚が十分でないと、堆積後の溝上部の銅膜厚（図１（ａ）のｔ）の絶対量が不足する。そのため、銅層ＣＭＰ中に十分な段差の平坦化ができず、溝配線部以外の上層導電体１３が完全に除去される前に、溝配線部の上面が溝上部よりオーバーポリッシュにより、削られてしまうからであると考えられる。そして、結果的には、溝配線部以外の上層導電体１３が除去された時点で、既にディッシング（図１（ｂ）のｄ´）が生じており、これが下層導電体１２除去後の最終ディッシング量ｄ（図１（ｃ））の増加につながることになると思われる。
これに対し、上層導電体１３の堆積時に一定量以上の溝上部の銅膜厚（図１（ａ）のｔ）の絶対量が確保されていれば、上層導電体１３たる銅層のＣＭＰ中に十分な段差の平坦化がなされ、下層導電体１２除去後の最終ディッシング量ｄが抑制されると解される。
そして、図２より、銅配線膜厚／溝深さ（＝Ｔｒｅｎｃｈ  ｄｅｐｔｈ）比＝２以上とすることにより、６５ｎｍノードでの配線溝深さ２５０〜３００ｎｍで、ディッシング量ターゲットである３０ｎｍ以下達成が可能となることがわかる。
【００１１】
以上、本発明によれば、ダマシン法による基板表面平坦化において、絶縁膜に形成されている溝に埋め込まれている導電体をＣＭＰで研磨する際のディッシング量を、簡便に抑制することが可能となる。
そのことによって、次世代製品である６５ｎｍノード以降においても、ディッシングに伴う上層配線間のショートが抑制され、大幅な製品歩留まり向上が見込まれる。さらに、本発明によれば特許文献１のような工程増が無いため、大幅な製造コストの増加を引き起こすこともない。したがって、本発明により、より廉価な次世代半導体製品の供給が可能となる。
【００１２】
なお、本発明においては、バリアメタルである下層導電体１２にタンタルナイトライド（ＴａＮ）を用いているが、他に、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜を用いることも可能である。さらに上層導電体１３の形成や下層との反応作用に問題が生じなければ、下層導電体１２を省略しても本発明は有効である。
そして、上層導電体１３として銅層を用いているが、他に銅合金やアルミニウム合金を適用しても、本発明は有効である。
また、絶縁層１１として、本実施の形態では酸化シリコン膜を用いているが、他の比誘電率４．２以下の低誘電率膜を用いても本発明は有効である。例えば、ＨＳＱ、ＭＳＱ，もしくはポリマー膜を含む膜などが考えられる。
さらに、上層導電体１３のＣＭＰを、本実施の形態では、一般的に用いられる研磨圧力の高い条件を用いたが、研磨圧力が０．０１〜２．５ｐｓｉと低い条件を用いることによって、さらにディシング量が抑制されることが、検討の結果明らかとなっている（図３）。
【００１３】
（実施の形態２）
次に、図４〜図１５を参照して、本発明を用いてデバイスを有する基板上に３層の銅配線を形成する場合について説明する。
なお、本実施例では、デバイスとしてトランジスタを形成した場合を示すが、ダイナミックランダムアクセスメモリなどの場合は、キャパシタを形成する工程が加わるだけで、素子から電極を引き出す工程以降は実質的に同等である。
【００１４】
まず、図４では、Ｐ型不純物を含むシリコンからなる基板３１０表面に、デバイス相互の分離のための埋め込み絶縁層３１１を形成する。この表面をＣＭＰによって、研磨し平坦化してある。次に、ｎ型不純物の拡散層３１２をイオン注入や熱処理等を用いて形成し、ゲート絶縁膜３１３を熱酸化膜法などによって形成する。次に、多結晶シリコンや高融点導電体と多結晶シリコンとの積層膜などからなるゲート３１４を加工して形成する。さらに、テトラエトキシシラン（以下ＴＥＯＳと記す）を原料として用いたプラズマＣＶＤ法によって形成したシリコン酸化膜（以下Ｐ−ＴＥＯＳと記す）等からなる平坦化層３１５を形成した後、ＣＭＰにより表面を平坦化した。さらに、その表面を銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜３１６によって被覆する。続いて、所定の部分にデバイスとの接続用のコンタクト孔３１７を開孔し、接着と汚染防止を兼ねたチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）積層膜３１８とタングステン（Ｗ）の層３１９を形成して、コンタクト孔以外の部分をＣＭＰを用いた研磨によって除去して、いわゆるプラグ構造を形成する。ここで、チタンやチタンナイトライドは、反応性スパッタ法やプラズマＣＶＤ法によって形成する。タングステンも同様にスパッタ法やＣＶＤ法を用いて形成される。
【００１５】
次に、図５のように、塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第１の層間絶縁膜３２０を形成し、その上に、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜３２１を形成する。このキャップ膜３２１は、厚すぎると誘電率が高くなりデバイスの回路遅延が生ずる。また、薄すぎるとＣＭＰで消滅し、低誘電率膜を保護するという機能が果たせなくなる可能性がある。そこで、本発明においては、このキャップ膜３２１の膜厚は５ｎｍから１００ｎｍの範囲で選択される。
【００１６】
そして、図６に示すように、第１の配線用の溝３５１を公知のリソグラフィー技術と反応性ドライエッチング技術を用いるダマシン法にて形成した。溝の深さは、６５ｎｍノードのターゲットである３００ｎｍとした。
【００１７】
そして、図７に示されるように、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる下層導電体３２２と第１の上層導電体３２３として銅層を形成した。このとき、下層導電体３２２の膜厚は、銅のバリア性・絶縁膜接着性確保と配線抵抗との調和の観点から２ｎｍ〜５０ｎｍの範囲で設定される。また、銅層の形成は、ＰＶＤ法や電解めっき法によって形成される。そして、本発明を適用して、銅層の膜厚は溝深さ３００ｎｍの２倍以上、すなわち６００ｎｍ以上とした。この時、上層導電体３２３としては、銅層の他に、銅合金層やアルミニウム合金層を用いることも可能である。
【００１８】
その後、続いて、図８に示すように、通常の２．５ｐｓｉ〜４．５ｐｓｉの研磨圧力条件によるＣＭＰを用いて上層導電体３２３である銅層を研磨して除去した。ここで、研磨圧力を０．０１〜２．５ｐｓｉと下げることにより、よりディッシングを押さえたプロセスとすることも可能である。ここで、最低研磨圧力を０．０１ｐｓｉとしたが、１０ｎｍ／分以上の研磨速度が出るのであれば、０．０１ｐｓｉ以下でも適用可能である。次いで、やはりＣＭＰにより、下層導電体配線３２２を除去した。そして、研磨後の表面に、銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜３２４によって被覆する。
【００１９】
続いて、図９に示すように、塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第２の層間絶縁膜３２５を形成し、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜３２６を堆積し、さらに、その上に、塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第３の層間絶縁膜３２７を形成する。そして、さらに、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜３２８を形成する。このキャップ膜３２８の膜厚は、キャップ膜３２１と同様の理由で、５ｎｍから１００ｎｍの範囲で選択される。
【００２０】
さらに、図１０に示すように、第１の層間接続用孔３５２および第２の配線用の溝３５３を、公知のフォトリソグラフィ技術と反応性ドライエッチングとを用いて形成し、第１の上層導電体３２３表面を露出させる。ここで、第２の配線用の溝３５３の深さも、６５ｎｍノードのターゲットである３００ｎｍとする。
【００２１】
そして、こうして形成した２段構造の溝に、図１１に示すように、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる第２の下層導電体３３１と第２の上層導電体３３２として銅層を形成した。このとき、下層導電体３３１の膜厚は、銅のバリア性・絶縁膜接着性確保と配線抵抗との調和の観点から２ｎｍ〜５０ｎｍの範囲で設定される。また、銅層の形成は、ＰＶＤ法や電解めっき法によって形成される。そして、本発明の適用として、銅層の膜厚は溝深さ３００ｎｍの２倍以上、すなわち６００ｎｍ以上とした。この時、上層導電体３３２としては、銅層の他に、銅合金層やアルミニウム合金層を用いることも可能である。
【００２２】
さらに、その後、続いて、図１２に示すように、通常の２．５〜４．５ｐｓｉの研磨圧力条件によるＣＭＰを用いて第２の上層導電体３３２である銅層を研磨して除去した。ここで、研磨圧力を０．０１〜２．５ｐｓｉと下げることにより、よりディッシングを押さえたプロセスとすることも可能である。ここで、最低研磨圧力を０．０１ｐｓｉとしたが、１０ｎｍ／分以上の研磨速度が出るのであれば、０．０１ｐｓｉ以下でも適用可能である。次いで、やはりＣＭＰにより、第２の下層導電体配線３３１を除去した。続いて、研磨後の表面に、銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜３３３によって被覆する。
【００２３】
そして、図１３に示すように、塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第４の層間絶縁膜３３４を形成し、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜３３５を堆積し、さらに、その上に、塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第５の層間絶縁膜３３６を形成する。そして、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜３３７を形成する。このキャップ膜３３７の膜厚は、キャップ膜３２１および３２８と同様の理由で、５ｎｍ〜１００ｎｍの範囲で選択される。
【００２４】
さらに、図１４に示すように第２の層間接続用孔３５４および第３の配線用の溝３５５を、公知のフォトリソグラフィ技術と反応性ドライエッチングとを用いて形成し、第２の上層導電体３３２表面を露出させる。ここで、第３の配線用の溝３５５の深さも、６５ｎｍノードのターゲットである３００ｎｍとする。
【００２５】
そして、こうして形成した２段構造の溝に、図１５に示すように、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる第３の下層導電体３３８と第３の上層導電体３３９として銅層を形成した。このとき、下層導電体３３８の膜厚は、銅のバリア性・絶縁膜接着性確保と配線抵抗との調和の観点から２ｎｍ〜５０ｎｍの範囲で設定される。また、銅層の形成は、ＰＶＤ法や電解めっき法によって形成される。そして、本発明の適用として、銅層の膜厚は溝深さ３００ｎｍの２倍以上、すなわち６００ｎｍ以上とした。この時、上層導電体３３９としては、銅層の他に、銅合金層やアルミニウム合金層を用いることも可能である。
さらに、その後、通常の２．５ｐｓｉ〜４．５ｐｓｉの研磨圧力条件によるＣＭＰを用いて第３の上層導電体３３９である銅層を研磨して除去した。ここで、研磨圧力を０．０１〜２．５ｐｓｉと下げることにより、よりディッシングを押さえたプロセスとすることも可能である。ここで、最低研磨圧力を０．０１ｐｓｉとしたが、１０ｎｍ／分以上の研磨速度が出るのであれば、０．０１ｐｓｉ以下でも適用可能である。次いで、やはりＣＭＰにより、第３の下層導電体配線３３８を除去した。
【００２６】
以上のように、デバイスを有する基板上に３層の銅配線を形成する場合において、３層の銅配線のそれぞれの形成過程で本発明を用いることにより、おのおのの溝表面のディッシングが簡便に抑制される。そして、ディッシングが抑制されることにより、第２の下層導電体３３１・上層導電体３３２からなる配線間や、第３の下層導電体３３８・上層導電体３３９からなる配線間のショートが激減し、大幅な製品歩留まり向上が可能となる。
【００２７】
さらに、本実施の形態では、３層の銅配線としたが、本実施の形態を用いた同様の工程を繰り返すことにより、半導体製品の性能に応じた配線層数の多層配線製品の製造が可能となる。そして、各導電体配線形成時の配線基板表面のディッシングは、上層導電体配線が進むにつれ欠陥として積算されるため、多層になればなるほど、歩留まりの劣化は深刻になってくる。しかし、本発明を用いることにより、おのおのの導電体配線形成時にディッシングが抑制されるため、上層導電体配線形成時に欠陥が残留しない。したがって、３層以上の多層配線製品であっても本発明の適用によって十分な高歩留まりを達成することが可能となる。加えて、特許文献１のように、ディッシング抑制のために新たな追加工程を設けると、多層配線総数が増えて言った場合、配線総数の数だけ工程が増えることとなり、製品コストへの影響が甚大である。しかし、本発明では、追加の工程は存在しない。この点においても、本発明は多層配線製品のディシング抑制手段として最適であるといえる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図２】銅配線のディッシング量と、堆積する銅配線膜厚／溝深さ（＝Ｔｒｅｎｃｈ  ｄｅｐｔｈ）比との関係
【図３】ＣＭＰ研磨圧力とディッシング量の関係
【図４】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図５】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図６】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図７】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図８】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図９】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１０】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１１】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１２】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１３】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１４】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１５】第２の実施形態に係わる半導体装置製造方法の断面工程フロー図
【図１６】従来技術に係わる半導体装置製造方法の断面工程フロー図
【図１７】ディッシング量と配線用溝深さ（Ｔｒｅｎｃｈ  ｄｅｐｔｈ）の関係
【図１８】従来技術に係わる半導体装置製造方法の概略図
【符号の説明】
【００２９】
１０…配線基板
１１…絶縁層
１２…下層導電体配線
１３…上層導電体配線
１６０…配線基板
１６１…絶縁層
１６２…下層導電体
１６３…上層導電体
１８１…絶縁膜
１８２…凸段差部
１８４…配線用溝（溝）
１８５…バリアメタル膜
１８６…配線用導電体
３１０…配線基板
３１１…埋め込み絶縁層
３１２…ｎ型不純物の拡散層
３１３…ゲート絶縁膜
３１４…ゲート
３１５…平坦化層
３１６…拡散防止膜
３１７…コンタクト孔
３１８…チタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）積層膜
３１９…タングステン（Ｗ）の層
３２０…第１の層間絶縁膜
３２１…キャップ膜
３２２…下層導電体
３２３…上層導電体
３２４…拡散防止膜
３２５…第２の層間絶縁膜
３２６…拡散防止膜
３２７…第３の層間絶縁膜
３２８…キャップ膜
３３１…第２の下層導電体
３３２…第２の上層導電体
３３３…拡散防止膜
３３４…第４の層間絶縁膜
３３５…拡散防止膜
３３６…第５の層間絶縁膜
３３７…キャップ膜
３３８…第３の下層導電体
３３９…第３の上層導電体
３５１…第１の配線用の溝
３５２…第１の層間接続用孔
３５３…第２の配線用の溝
３５４…第２の層間接続用孔
３５５…第３の配線用の溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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