(57)【要約】      （修正有）【課題】セル領域と周辺回路領域との境界部分に二重の深さの素子分離膜を形成することにより発生する前記問題点を解決する。【解決手段】セル領域、周辺回路領域、および前記セル領域と前記周辺回路領域との境界領域に画定された半導体基板を提供する段階と、前記セル領域、および前記セル領域と前記周辺回路領域Ｂとの境界領域Ｃの所定の領域がそれぞれ露出されるようにした後、深いＮ型ウェル１４ａと第１ドープ領域１４ｂを形成する第１イオン注入工程を行う段階と、Ｐ型ウェル１６ａ、１６ｂを形成する第２イオン注入工程を行う段階と、Ｎ型ウェル領域１８ａ、１８ｂを形成する第３イオン注入工程を行う段階と、第１深さｔ１を有する第１トレンチの一部の前記周辺回路領域Ｂにのみ、前記第１深さより深い第２深さｔ２を有する第２トレンチを形成する段階と、前記結果物の第１および第２トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成する段階を含む。【選択図】  図７
2006319296.tif 000002
【特許請求の範囲】
【請求項１】
セル領域、周辺回路領域、およびセル領域と周辺回路領域との境界領域に画定された半導体基板を提供する段階と、
第１イオン注入工程を行い、前記セル領域の所定の領域にディップウェル領域を形成し、前記境界領域の所定の領域に第１ドーフド領域を形成する段階と、
第２イオン注入工程を行い、前記セル領域のディップウェル領域の内部に前記ディップウェル領域より薄いウェル領域を形成し、前記第１ドーフド領域の内部に第２ドーフド領域を形成することにより、前記境界領域には第１ドーフド領域および第２ドーフド領域で形成されたドーフド領域を定義する段階と、
前記結果物のセル領域および周辺回路領域の所定の領域にパターニング工程を行い、第１の深さを有する第１トレンチを形成する段階と、
前記第１トレンチの形成された結果物の前記周辺回路領域の所定の領域が露出されるようにした後、パターニング工程を行い、前記周辺回路領域にのみ、前記第１深さより深い第２深さを有する第２トレンチを形成する段階と、
前記結果物のトレンチの内部にのみトレンチ埋め込み用絶縁膜を形成し、第１深さを有する素子分離膜をセル領域に形成し、第２深さを有する素子分離膜を周辺回路領域に形成し、前記境界領域には前記第１深さを有する素子分離膜および前記第２深さを有する素子分離膜が同時に備えられる二重の深さを有する素子分離膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。
【請求項２】
前記第１イオン注入工程が完了した後、
前記ディップウェル領域の所定の領域および前記周辺回路領域の所定の領域が露出されるようにし、イオン注入工程を行い、前記ディップウェル領域内の前記薄いウェル領域と隣接した領域にウェル領域を形成し、前記周辺回路領域には周辺回路領域用ウェル領域を形成する段階をさらに含むことを特徴とする、請求項１記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記第２トレンチ形成工程が完了した後、
前記ドーフド領域と隣接した前記セル領域と前記周辺回路領域が露出されるようにし、イオン注入工程を行い、前記ドーフド領域と隣接したセル領域および周辺回路領域それぞれにフィールド停止用ウェルを形成する段階をさらに含むことを特徴とする、請求項１記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記ドーフド領域は、前記セル領域および前記周辺回路領域に形成される前記ウェル領域と分離されて形成されるようにすることを特徴とする、請求項１または２記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記第１イオン注入工程または前記第２イオン注入工程は、Ｎ型イオンを注入して行うことを特徴とする、請求項１記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記第１イオン注入工程または前記第２イオン注入工程によって形成されたドーフド領域は、Ｎ型イオンのみによって形成されることを特徴とする、請求項１記載の半導体素子の素子分離膜形成方法。
【請求項７】
セル領域、周辺回路領域、およびセル領域と周辺回路領域との境界領域に画定された半導体基板を提供する段階と、
前記セル領域および前記セル領域と周辺回路領域との境界領域の所定の領域がそれぞれ露出されるようにした後、第１イオン注入工程を行い、前記セル領域には第１ウェル領域を形成し、前記境界領域には第１ドーフド領域を形成する段階と、
前記第１イオン注入工程の行われた結果物に、前記セル領域および周辺回路領域の所定の領域が露出されるようにした後前記第２イオン注入工程を行い、前記第１ウェル領域の形成されたセル領域には第２ウェル領域を形成し、前記周辺回路領域には第３ウェル領域を形成する段階と、
前記第２イオン注入工程の行われた結果物に、前記セル領域において第２ウェル領域が形成された領域以外の領域および前記第１ドーフド領域が露出されるようにした後第３イオン注入工程を行い、前記第２ウェル領域と隣接した領域には第４ウェル領域を形成し、前記第１ドーフド領域には第２ドーフド領域を形成することにより、前記境界領域にドーフド領域を定義する段階と、
前記第３イオン注入工程の行われた結果物のセル領域および周辺回路領域の所定の領域にパターニング工程を行い、第１深さを有するトレンチを形成する段階と、
前記第１トレンチが形成された結果物の前記周辺回路領域の所定の領域が露出されるようにした後、パターニング工程を行い、前記周辺回路領域のみ、前記第１深さより深い第２深さを有する第２トレンチを形成する段階と、
前記第２トレンチが形成された結果物の前記境界部分に形成されたドーフド領域と隣接した前記セル領域および周辺回路領域が露出されるようにした後、第４イオン注入工程を行い、前記ドーフド領域と隣接したセル領域および周辺回路領域それぞれにフィールド停止用ウェルを形成する段階と、
前記結果物の第１および第２トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成することにより、セル領域には第１深さを有する素子分離膜を形成し、周辺回路領域には第２深さを有する素子分離膜を形成し、前記境界領域には第１深さを有する素子分離膜および前記第２深さを有する素子分離膜が同時に備えられる二重の深さを有する素子分離膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。
【請求項８】
前記第２イオン注入工程の際に形成された領域は、前記第１イオン注入工程の際に形成された領域より薄い深さを有することを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項９】
前記第３イオン注入工程の際に形成された領域は、前記第２イオン注入工程の際に形成された領域と類似の深さを有することを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項１０】
前記ドーフド領域は、前記セル領域および前記周辺回路領域に形成される前記ウェル領域と分離されて形成されることを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項１１】
前記第１イオン注入工程または前記第３イオン注入工程は、Ｎ型イオンを注入して行うことを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項１２】
前記第２イオン注入工程は、Ｐ型イオンを注入して行うことを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項１３】
前記第１イオン注入工程または前記第３イオン注入工程によって形成されたドーフド領域は、Ｎ型イオンのみによって形成されることを特徴とする、請求項７記載の半導体素子の素子分離膜形成方法。
【請求項１４】
所定のウェル領域が形成されたセル領域、周辺回路領域、および前記セル領域と前記周辺回路領域との境界領域に確定された半導体基板と、
前記セル領域に形成された第１深さを有する素子分離膜と、
前記周辺回路領域に形成された、前記第１深さを有する素子分離膜より深い第２深さを有する素子分離膜と、
前記境界領域に形成された、前記第１深さの素子分離膜および前記第２深さを有する素子分離膜が同時に備えられた二重の深さを有する素子分離膜と、
前記セル領域のウェル領域と分離形成されるが、前記境界領域の半導体基板内に同一のイオンが注入され且つ相異なる深さを有する２層のウェル領域が形成されたドーフド領域とを含むことを特徴とする、半導体素子の素子分離膜。
【請求項１５】
前記セル領域のウェル領域と前記ドーフド領域との間に備えられたフィールド停止用ウェルをさらに含むことを特徴とする、請求項１４記載の半導体素子の素子分離膜。
【請求項１６】
前記ドーフド領域は、前記ドーフド領域と隣接したセル領域のウェル領域と同一のイオンが注入されて形成されたことを特徴とする、請求項１４記載の半導体素子の素子分離膜。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の素子分離膜およびその形成方法に関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤフラッシュメモリ素子のサイズが縮小されるにつれて、素子分離膜形成工程でセル領域の素子分離膜の深さと周辺回路領域の素子分離膜の深さとを異にしなければならない。
【０００３】
前記セル領域と前記周辺回路領域との境界部分では、素子分離膜が二重の深さを持つことになるが、前記ＮＡＮＤフラッシュメモリにおいてウェルの境界部分に二重の深さの素子分離膜を形成する場合、次の問題点が発生する。
【０００４】
第一に、半導体基板のディスロケーション(dislocation)によるウェル漏れ発生が多くなるが、二重の深さを有する素子分離膜を形成するためのエッチング工程の際に発生するダメージまたはサーマルバジェット(thermalbudget)の不足から発生するダメージによって、ウェルの構造に孔が生ずる。これにより、前記構造に電圧が加えられたとき、漏れパスが発生して電圧の低下が発生するおそれがある。
【０００５】
第二に、ＮＡＮＤフラッシュ特性上、セルアレイ内のワードラインがＸデコーダまで連結されるが、ワードラインに高バイアス電圧が印加される場合、二重の深さを有する素子分離膜の境界部分に寄生トランジスタが形成できる。これにより、メモリの動作性能を低下させるおそれがある。
【０００６】
したがって、セル領域と周辺回路領域との境界部分に二重の深さの素子分離膜を形成することにより発生する前記問題点を解決するための技術が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題点を解決するためのもので、その目的とするところは、セル領域と周辺回路領域との境界部分に二重の深さの素子分離膜を形成することにより発生する前記問題点を解決することが可能な、半導体素子の素子分離膜およびその形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のある思想によれば、セル領域、周辺回路領域、および前記セル領域と前記周辺回路領域との境界領域に画定された半導体基板を提供する段階と、前記セル領域および前記セル領域と前記周辺回路領域との境界領域の所定の領域がそれぞれ露出されるようにした後、第１イオン注入工程を行い、前記セル領域には第１ウェル領域を形成し、前記境界領域には第１ドーフド領域を形成する段階と、前記第１イオン注入工程の行われた結果物に対し、前記セル領域および前記周辺回路領域の所定の領域が露出されるようにした後、第２イオン注入工程を行い、前記第１ウェル領域の形成されたセル領域には第２ウェル領域を形成し、前記周辺回路領域には第３ウェル領域を形成する段階と、前記第２イオン注入工程の行われた結果物に対し、前記セル領域において第２ウェル領域が形成された領域以外の領域および前記第１ドーフド領域が露出されるようにした後、第３イオン注入工程を行い、前記第２ウェル領域と隣接した領域には第４ウェル領域を形成し、前記第１ドーフド領域には第２ドーフド領域を形成することにより、前記境界領域にはドーフド領域を定義する段階と、前記第３イオン注入工程の行われた結果物に対し、セル領域および周辺回路領域の所定の領域にパターニング工程を行い、第１深さを有する第１トレンチを形成する段階と、前記第１トレンチの形成された結果物に対し、前記周辺回路領域の所定の領域が露出されるようにした後、パターニング工程を行い、前記周辺回路領域にのみ、前記第１深さより深い第２深さを有する第２トレンチを形成する段階と、前記第２トレンチの形成された結果物に対し、前記境界部分に形成されたドーフド領域と隣接した前記セル領域および前記周辺回路領域が露出されるようにした後、第４イオン注入工程を行い、前記ドーフド領域と隣接したセル領域および周辺回路領域それぞれにフィールド停止用ウェルを形成する段階と、前記結果物の第１および第２トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成することにより、セル領域には第１深さを有する素子分離膜を形成し、周辺回路領域には第２深さを有する素子分離膜を形成し、前記境界領域には、前記第１深さを有する素子分離膜および前記第２深さを有する素子分離膜が同時に備えられる、二重の深さを有する素子分離膜が形成される段階とを含む、半導体素子の素子分離膜形成方法を提供する。
【０００９】
ここで、前記第２イオン注入工程の際に形成された領域は、前記第１イオン注入工程の際に形成された領域より薄い深さにしてもよい。
【００１０】
前記第３イオン注入工程の際に形成された領域は、前記第２イオン注入工程の際に形成された領域と類似の深さにしてもよい。
【００１１】
前記ドーフド領域は、前記セル領域および前記周辺回路領域に形成される前記ウェル領域と分離されて形成されるようにしてもよい。
【００１２】
前記第１イオン注入工程または前記第３イオン注入工程は、Ｎ型イオンが注入されて行われてもよい。
【００１３】
前記第２イオン注入工程は、Ｐ型イオンが注入されて行われてもよい。
【００１４】
前記第１イオン注入工程または前記第３イオン注入工程によって形成されたドーフド領域は、Ｎ型イオンのみを用いて形成されてもよい。
【００１５】
また、本発明の他の思想によれば、所定のウェル領域が形成されたセル領域、周辺回路領域およびセル領域と周辺回路領域との境界領域に画定された半導体基板と、前記セル領域に形成された第１深さの素子分離膜と、前記周辺回路領域に形成された、前記第１深さの素子分離膜より深い第２深さを有する素子分離膜と、前記境界領域に形成された、前記第１深さの素子分離膜および前記第２深さの素子分離膜が同時に備えられた二重深さの素子分離膜と、前記セル領域のウェル領域と分離形成されるが、前記境界領域の半導体基板内に同一のイオンが注入され且つ相異なる深さを有する２層のウェル領域が形成されたドーフド領域とを含む、半導体素子の素子分離膜形成方法を提供する。
【００１６】
ここで、前記セル領域のウェル領域とドーフド領域との間に備えられたフィールド停止用ウェルをさらに含んでもよい。
【００１７】
前記ドーフド領域は、前記ドーフド領域と隣接したセル領域のウェル領域と同一のイオンが注入されて形成されてもよい。
【００１８】
また、本発明の別の思想によれば、セル領域、周辺回路領域およびセル領域と周辺回路領域との境界領域に画定された半導体基板を提供する段階と、第１イオン注入工程を行い、前記セル領域の所定の領域にディップウェル領域を形成し、前記境界領域の所定の領域に第１ドーフド領域を形成する段階と、前記第２イオン注入工程を行い、前記セル領域のディップウェル領域の内部に前記ディップウェル領域より薄いウェル領域を形成し、前記第１ドーフド領域の内部に第２ドーフド領域を形成することにより、前記境界領域には第１ドーフド領域および第２ドーフド領域で形成されたドーフド領域を定義する段階と、前記結果物のセル領域および周辺回路領域の所定の領域にパターニング工程を行い、第１深さを有する第１トレンチを形成する段階と、前記第１トレンチの形成された結果物に対し、前記周辺回路領域の所定の領域が露出されるようにした後、パターニング工程を行い、前記周辺回路領域にのみ前記第１深さより深い第２深さを有する第２トレンチを形成する段階と、前記結果物のトレンチ内にのみトレンチ埋め込み用絶縁膜を形成し、第１深さを有する素子分離膜をセル領域に形成し、第２深さを有する素子分離膜を周辺回路領域に形成し、前記境界領域には前記第１深さの素子分離膜および前記第２深さの素子分離膜が同時に備えられる二重深さの素子分離膜が形成される段階とを含む、半導体素子の素子分離膜形成方法を提供する。
【００１９】
ここで、前記第１イオン注入工程が完了した後、前記ディップウェル領域の所定の領域および前記周辺回路領域の所定の領域が露出されるようにし、イオン注入工程を行い、前記ディップウェル領域内の前記薄いウェル領域と隣接した領域にウェル領域を形成し、前記周辺回路領域には周辺回路領域用ウェル領域を形成する段階をさらに含んでもよい。
【００２０】
前記第２トレンチ形成工程が完了した後、前記ドーフド領域と隣接した前記セル領域と前記周辺回路領域が露出されるようにし、イオン注入工程を行い、前記ドーフド領域に隣接したセル領域および周辺回路領域それぞれにフィールド停止用ウェルを形成する段階をさらに含んでもよい。
【００２１】
前記ドーフド領域は、前記セル領域および前記周辺回路領域に形成される前記ウェル領域と分離されて形成されるようにしてもよい。
【００２２】
前記第１イオン注入工程または第２イオン注入工程は、Ｎ型イオンが注入されて行われてもよい。
【００２３】
前記第１イオン注入工程または前記第２イオン注入工程によって形成されたドーフド領域は、Ｎ型イオンのみによって形成されてもよい。
【発明の効果】
【００２４】
本発明によれば、前記ドーフド領域がセル領域のディップＮウェルと分離されることにより、セル動作の際に印加される高バイアス電圧により、二重の深さを有する素子分離膜が形成されるべき領域への寄生トランジスタの形成といった欠陥を除去することができるという効果がある。
【００２５】
また、本発明によれば、前記ドーフド領域には相異なる厚さのトレンチが存在し、Ｎウェル領域が形成されることにより、二重の深さを有する素子分離膜の形成のためのエッチング工程の際に発生するダメージおよびサーマルバジェットの際に現われるダメージによって発生する漏れ電流を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００２７】
図１〜図７は本発明に係る半導体素子の素子分離膜の形成方法を説明するための断面図である。
【００２８】
図１を参照すると、セル領域Ａ、周辺回路領域Ｂ、およびセル領域と周辺回路領域間の境界部分に形成される、二重の深さを有する素子分離膜が形成されるべき領域Ｃに画定された半導体基板１０の全面にスクリーン酸化膜１２を形成する。
【００２９】
前記スクリーン酸化膜１２は、８０Å程度の厚さに形成する。これは、以後の素子分離膜の定義のための工程遂行の際に形成されるパッド窒化膜が前記半導体基板１０に加えるストレスを防止するために形成される。また、スクリーン酸化膜１２は、ウェル領域などを形成するためのイオン注入工程の際に発生するチャネリング(channeling)現象を防止するために形成する。
【００３０】
次に、前記スクリーン酸化膜１２の形成された結果物上に、セル領域Ａおよび二重の深さを有する素子分離膜が形成されるべき領域Ｃが露出されるようにディップＮ型ウェル領域定義用フォトレジストパターン（図示せず）を形成する。このパターンをイオン注入用マスクとしてイオン注入工程を行い、前記セル領域ＡにディップＮウェル(deep N well)１４ａを形成し、前記二重の深さを有する素子分離膜が形成される領域Ｃに第１ドーフド領域１４ｂをそれぞれ定義する。
【００３１】
前記ディップＮウェル領域１４ａおよび第１ドーフド領域１４ｂを形成するためのイオン注入工程は、Ｐ（リン）イオンが１．２〜２Ｍｅｖ程度のエネルギーを有する工程の条件で行われる。
【００３２】
以後の工程によって二重の深さを有する素子分離膜が形成されるべき領域Ｃのドーフド領域（図６のＤ）は、前記セル領域のディップＮウェル１４ａの形成工程の際に同時に形成されるが、セル領域Ａの前記ディップＮウェル１４ａとは分離されて形成される。前記二重の深さを有する素子分離膜が形成されるべき領域のドーフド領域（図６のＤ）がセル領域のディップＮウェル１４ａと分離されたことは、セル動作の際に印加される高バイアス電圧により、二重の深さを有する素子分離膜が形成されるべき領域への寄生トランジスタの形成などの欠陥(defect)を除去するためである。
【００３３】
図２を参照すると、前記ディップＮウェル１４ａ、１４ｂの形成された結果物に、前記セル領域Ａおよび周辺回路領域Ｂの一部分が露出されるようにＰ型ウェル領域定義用フォトレジストパターン（図示せず）を形成する。前記パターンをイオン注入用マスクとして用いてイオン注入工程を行い、セル領域Ａおよび周辺回路領域ＢそれぞれにＰ型ウェル領域１６ａ、１６ｂを形成する。
【００３４】
前記Ｐ型ウェル領域１６ａ、１６ｂを形成するためのイオン注入工程の際にボロンイオンを注入し、前記イオン注入工程の際に、二重の深さを有する素子分離膜が形成されるべき領域Ｃにはイオン注入されないようにする。
【００３５】
図３を参照すると、前記セル領域ＡのＰ型ウェル領域１６ａが形成された領域以外の領域および前記第１ドーフド領域１４ｂが露出されるようにするＮウェル定義用フォトレジストパターン（図示せず）を形成する。これをイオン注入用マスクとしてイオン注入工程を行い、前記セル領域ＡにはＮウェル領域１８ａを形成し、前記二重の深さを有する素子分離膜が形成されるべき領域Ｃには第２ドーフド領域１８ｂを形成する。
【００３６】
前記第１ドーフド領域１８ａと前記第２ドーフド領域１８ｂは、ドーフド領域Ｄとして定義される。
【００３７】
前記Ｎウェル領域１８ａおよび第２ドーフド領域１８ｂを形成するためのイオン注入工程は、リン（Ｐ）イオンまたはヒ素（Ａｓ）イオンを注入して行う。
【００３８】
この際、前記ディップＮウェル領域１４ａを形成するためのイオン注入工程時のエネルギーより低いエネルギーを有する工程の条件でイオン注入工程を行い、前記Ｎウェル領域１８ａおよび前記第２ドーフド領域１８ｂを形成する。その理由は、第１ドーフド領域１４ｂより少し浅い第２ドーフド領域１８ｂを形成するためである。
【００３９】
図４を参照すると、前記結果物の全面にパッド窒化膜２０を形成し、前記パッド窒化膜２０の所定の領域上に前記素子分離膜定義用フォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンをエッチングマスクとしてパッド窒化膜２０、スクリーン酸化膜１２および半導体基板の所定の深さにエッチング工程を行い、第１トレンチＴ１を定義する。
【００４０】
前記第１トレンチＴ１は、セル領域Ａに定義されるべき素子分離膜の厚さであって、このセル領域に定義される素子分離膜の厚さが周辺回路領域にも形成されるが、前記第１トレンチは、セル領域に定義される厚さより周辺回路領域に定義されるトレンチの厚さが深いためである。これにより、セル領域および周辺回路領域の両方ともに、セル領域に定義されるべきトレンチの厚さをまず形成した後、以後の工程によって周辺回路領域にのみ、周辺回路領域に定義されるべきトレンチの厚さを形成するようにする。
【００４１】
図５を参照すると、前記第１トレンチＴ１の定義された結果物の周辺回路領域Ｂが露出されるようにフォトレジストパターＰＲを形成し、このフォトレジストパターンＰＲおよび周辺回路領域Ｂのパターニングされたパッド窒化膜、スクリーン酸化膜および半導体基板の所定の深さをエッチングマスクとして用いて、前記第１トレンチＴ１が形成された周辺回路領域Ｂの半導体基板１０をエッチングし、第２トレンチＴ２を形成する。
【００４２】
前記周辺回路領域Ｂに定義された第２トレンチＴ２の深さｔ２は、セル領域素子分離膜の厚さｔ１よりさらに大きく、前記第１トレンチＴ１と第２トレンチＴ２との境界部は前記ドーフド領域Ｄの中心部に来るようにする。
【００４３】
前記ドーフド領域には相異なる厚さのトレンチが存在し、この領域はＮウェル領域が形成されている。これは、二種の深さを有する素子分離膜を形成するためのエッチング工程の際に発生するダメージおよびサーマルバジェットの不足から現われるダメージによって発生する漏れ電流を防止するためである。
【００４４】
図６を参照すると、前記形成されたフォトレジストパターンＰＲを除去し、前記ディップＮウェル領域１４ａ、ドーフド領域Ｄ、Ｐウェル領域１６ａ、１６ｂおよびＮウェル領域１８a、１８ｂが形成されていない半導体基板が露出されるようにフィールド停止用ウェル(field stop well)定義用フォトレジストパターン（図示せず）を形成し、これをイオン注入用マスクとしてイオン注入工程を行ってフィールド停止用ウェル領域２２を形成する。
【００４５】
前記フィールド停止用ウェル領域２２は、前記２０Ｖ以上のウェル破壊電圧（well breakdown voltage、以下「ＢＶＤＳＳ」という）特性が要求される素子分離膜の周辺に形成されるが、本実施例では、前記ドーフド領域Ｄの両側のセル領域および周辺回路領域にそれぞれ形成される。この際、フィールド停止用ウェル２２は、セル領域のディップＮウェル領域１４ａとドーフド領域Ｄとの間には必ずしも形成されるようにする。
【００４６】
また、前記フィールド停止用ウェル領域２２はディップＮウェル領域１４ａから０．５〜３．０μｍの距離をおいて形成されるが、これはＢＶＤＳＳ特性を確保するためである。
【００４７】
また、前記フィールド停止用ウェル領域の形成は、ドーフド領域Ｄをセル領域のウェル領域および周辺回路領域のウェルから孤立させるためである。
【００４８】
図７を参照すると、前記フィールド停止用ウェル２２の形成された結果物の全面にトレンチ埋め込み用絶縁膜を形成した後、前記パッド窒化膜２０が露出するまでＣＭＰ工程のような平坦化工程を行い、セル領域にはセル領域用素子分離膜２４ａを形成し、周辺回路領域には周辺回路用素子分離膜２４ｂを形成する。
【００４９】
前記素子分離膜２４の形成された結果物からパッド窒化膜２０を除去するエッチング工程を行うと、前記素子分離膜２４ａ、２４ｂの形成工程が完了する。
【００５０】
前記セル領域Ａと周辺回路領域Ｂとの境界に位置したドーフド領域Ｄ上に形成された素子分離膜は、セル領域用素子分離膜の深さと周辺回路領域用素子分離膜の深さが同時に備えられる二重の深さを有する。
【００５１】
また、前記二重の深さを有する素子分離膜が形成されるドーフド領域Ｄはセル領域Ａと完全に分離されて形成されるが、これは、二重の深さを有する素子分離膜の形成工程の際に発生しうるディスロケーション(dislocation)による漏れ電流を隔離する役割をし、寄生トランジスタが形成されてもＮウェルＢＶＤＳＳが高いため、漏れ電流が流れるパス(path)を形成しなくなる。
【００５２】
前述した一連の工程で形成された本発明に係る半導体素子の素子分離膜は、所定のウェル領域１４ａ、１６ａ、１８ａが形成されたセル領域Ａ、周辺回路領域Ｂ、およびセル領域Ａと周辺回路領域との境界領域Ｃに画定された半導体基板１０と、前記セル領域Ａに形成された第１深さを有する素子分離膜２４ａと、前記周辺回路領域に形成された、前記第１深さを有する素子分離膜１４ｂより深い第２深さを有する素子分離膜２４ｂと、前記境界領域Ｃに形成された、前記第１深さの素子分離膜２４ａおよび前記第２深さを有する素子分離膜２４ｂが同時に備えられた二重の深さを有する素子分離膜２４と、前記セル領域のウェル領域と分離されて形成されるが、前記境界領域の半導体基板内に同一のイオンが注入され且つ相異なる深さを有する２層のウェル領域１４ｂ、１８ｂが形成されたドーフド領域Ｄと、前記セル領域とドーフド領域との間に備えられたフィールド停止用ウェル２２とを含んで形成される。
【００５３】
本発明によれば、前記ドーフド領域（図６のＤ）がセル領域のディップＮウェル１４ａと分離されることにより、セル動作の際に印加される高バイアス電圧によって二重の深さを有する素子分離膜が形成されるべき領域への寄生トランジスタの形成などの欠陥を除去することができる。
【００５４】
また、本発明によれば、前記ドーフド領域には相異なる厚さのトレンチが存在し、Ｎウェル領域が形成されることにより、二重の深さを有する素子分離膜の形成のためのエッチング工程の際に発生するダメージおよびサーマルバジェットの際に現われるダメージによって発生する漏れ電流を防止することができる。
【００５５】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図４】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図５】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図６】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図７】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【符号の説明】
【００５７】
Ａ    セル領域
Ｂ    周辺回路領域
Ｃ    二重深さを有する素子分離膜が形成されるべき領域
Ｔ１    第１トレンチ
Ｔ２    第２トレンチ
【図１】
2006319296.tif 000003
【図２】
2006319296.tif 000004
【図３】
2006319296.tif 000005
【図４】
2006319296.tif 000006
【図５】
2006319296.tif 000007
【図６】
2006319296.tif 000008
【図７】
2006319296.tif 000009