(57)【要約】【目的】トレンチゲート間のピッチを狭くした場合にも、マスク合わせズレに関する問題を解消すると共に、トレンチ部上部の層間絶縁膜の膜厚が薄膜化されることを防ぎ、ゲート―ソース電極間の絶縁耐圧の低下を防ぐことのできる半導体装置の製造方法の提供。【構成】トレンチゲート型ＭＯＳ半導体構造を含む素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える半導体装置の製造方法において、シリコン基板上にポリシリコン膜を堆積した後、トレンチ内のポリシリコン膜が前記基板面より下になるまでエッチングする工程と、前記トレンチ間のシリコン基板面にソース領域を形成する工程と、層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部の前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
トレンチゲート型ＭＯＳ半導体構造を含む素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える半導体装置の製造方法において、シリコン基板上にポリシリコン膜を堆積した後、トレンチ内のポリシリコン膜が前記基板面より下になるまでエッチングする工程と、前記トレンチ間のシリコン基板面にソース領域を形成する工程と、層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部の前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
トレンチゲート型ＭＯＳ半導体構造により制御され、シリコン基板の厚さ方向に主電流の流れる素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える縦型半導体装置を形成するために、第一導電型シリコン基板の一方の主面側に前記耐圧構造部を構成するフィールド酸化膜を形成する工程と、前記素子活性部内に逆耐圧を担う第二導電型のウェル領域を形成する工程と、前記トレンチゲート型ＭＯＳ半導体構造を形成するために前記主面側から前記ウェル領域を貫通する深さのトレンチの形成と該トレンチ内にゲート酸化膜を介してポリシリコン膜の堆積によりゲート電極を埋め込む工程とをこの順に含む半導体装置の製造方法において、シリコン基板の前記主面上にポリシリコン膜を堆積した後、前記トレンチ内からシリコン基板の前記主面上に引き出されたゲート電極引出し部をマスクして、素子活性部内のシリコン基板の平坦部が露出し前記トレンチ内のポリシリコン膜が前記平坦部より下になるまで前記ポリシリコン膜をエッチングする工程と、素子活性部内の前記トレンチ間のシリコン基板面にソース領域を形成する工程と、シリコン基板の前記主面上に層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン酸化膜系絶縁膜を前記平坦部における前記シリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
素子活性部全面にソース電極を、ゲート電極引出し部にゲート引出し電極を、他方の主面側にはドレイン電極をそれぞれ形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
シリコン酸化膜系絶縁膜がリフロー性の絶縁膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにして窒化膜をエッチング除去する際に、ソース電極とゲート引出し電極とを電気的に分離するための層間絶縁膜を確実に残すためにフォトリソグラフィー技術を用いることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にトレンチ内にゲート絶縁膜を介してポリシリコン膜からなるゲート電極が埋め込まれたトレンチゲート構造を有するＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力制御用の半導体装置、いわゆるパワー半導体装置においては、電力制御の高効率化のために、半導体装置の導通損失の低減、すなわちオン抵抗を低減することが市場から求められている。これまで、半導体装置のオン抵抗を低減するために、パワーＭＯＳＦＥＴやパワーＩＧＢＴでは、主として半導体素子基板（チップ）において主電流の流れる領域である素子活性部内のセルを微細化してチップ内のセルピッチを狭くすることが図られてきた。
さらに、半導体基板の主面に沿って平面的に形成される従来のＭＯＳゲート構造を、いわゆるトレンチゲート構造という半導体基板の主面に垂直方向に形成されるトレンチ内にゲート絶縁膜を介して埋め込まれるポリシリコン膜（ゲート電極）と、このゲート電極に対向するようにトレンチ側壁側に、半導体基板の主面に垂直なチャネルを形成することからなる主面に垂直なＭＯＳゲート構造とすることにより、画期的にセルピッチを小さくすることが可能になり、オン抵抗を大幅に低減したパワーＭＯＳＦＥＴやＩＧＢＴなどの半導体装置が既に知られている。
【０００３】
しかし、前述のようにセルピッチを狭めていくと、フォトリソグラフィ技術を用いる限り、マスク合わせ精度に由来する問題が次第に大きくなることは避けられない。特にパターニング時のマスクズレに係わる許容マージンがトレンチ間の狭い領域において問題となり易い、すなわち、トレンチ間が狭くなると、次第にソース電極がコンタクトする領域が充分に確保できなくなる場合が生じるようになった。
この問題の解決方法としては、既に層間絶縁膜のエッチバック方法の存在が知られている。この従来の層間絶縁膜のエッチバック方法は、図７、８に示すように、半導体基板２１に底面から縦方向（厚さ方向）にドレイン領域２２、ベース領域２４、ソース領域２５がこの順に形成され、半導体基板２１の表面側から垂直方向に、ベース領域２４を貫通してドレイン領域２２に達するように形成されたトレンチ２８の内壁面にゲート絶縁膜２９と、ソース領域２５とベース領域２４間の接合面より上（であって半導体基板２１の主面より低い高さ）にまで埋め込まれたポリシリコン膜（ゲート電極）２０とを設け、さらにこれらのゲート絶縁膜２９とポリシリコン膜（ゲート電極）２０の上面を含めて半導体基板２１の主面上に膜厚１０〜１００ｎｍ程度のシリコン窒化膜３２を形成する（図８）。更にシリコン窒化膜３２の上に、たとえば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などの軟化温度の低いリフロー性の層間絶縁膜３３を堆積させる。図示しない素子外周部のゲート電極引出し部と耐圧構造部をマスクした上で、素子活性部内のリフロー性の層間絶縁膜３３をＲＩＥなどのドライエッチングにより異方性エッチング（エッチバック）することにより、平坦な主面上の層間絶縁膜をエッチアウトし、より膜厚の厚いトレンチ２８上のみに層間絶縁膜３３を残した後、トレンチ２８上の層間絶縁膜３３を熱処理により軟化させ（いわゆるリフロー処理）、トレンチ２８上部を層間絶縁膜３３で埋める方法である（特許文献１）。この方法によれば、トレンチ２８間に関してはマスク合わせ精度の問題が生じないので、前述のソース電極３４がコンタクトする領域が少なくなる問題も生じない。
【特許文献１】特開２００３−１０１０２７号公報（図１、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図８に示すような製造プロセスの段階で層間絶縁膜３３を前述のようにエッチバックすると、トレンチ２８の上部に位置する層間絶縁膜３３には、ポリシリコン膜（ゲート電極）２０の落ち込みに対応するボイド（凹部）３５が存在しているので、ボイド３５の底もエッチングによって削られ薄くなり、場合によってはエッチバックの段階でシリコン窒化膜３２に到達することがある。その場合、その後にリフロー処理してもトレンチ上部の落ち込みを埋めきれず、トレンチ２８上部内の層間絶縁膜３３の厚さが薄くなり、ゲート―ソース間の絶縁耐圧が低下するという問題が発生した。さらに、層間絶縁膜３３の膜厚分布バラツキを考慮すると、半導体基板２１主面の平坦部の層間絶縁膜３３を完全に除去してソース電極のコンタクト面を充分に確保するためには、オーバーエッチングが欠かせないので、前述したトレンチ上部のボイド３５下の膜厚の薄い部分はさらに薄くなってゲート―ソース間の絶縁耐圧がいっそう低下する惧れが大きい。
【０００５】
本発明は、以上述べた点に鑑みてなされたものであり、その目的は、トレンチゲート間のピッチを狭くした場合にも、マスク合わせズレに関する問題を解消すると共に、トレンチ部上部の層間絶縁膜の膜厚が薄膜化されることを防ぎ、ゲート―ソース電極間の絶縁耐圧の低下を防ぐことのできる半導体装置の製造方法の提供である。
【課題を解決するための手段】
【０００６】
特許請求の範囲の請求項１記載の発明によれば、トレンチゲート型ＭＯＳ半導体構造を含む素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える半導体装置の製造方法において、シリコン基板上にポリシリコン膜を堆積した後、トレンチ内のポリシリコン膜が前記基板面より下になるまでエッチングする工程と、前記トレンチ間のシリコン基板面にソース領域を形成する工程と、層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部の前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法とすることにより、前記目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記目的は、トレンチゲート型ＭＯＳ半導体構造により制御され、シリコン基板の厚さ方向に主電流の流れる素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える縦型半導体装置を形成するために、第一導電型シリコン基板の一方の主面側に前記耐圧構造部を構成するフィールド酸化膜を形成する工程と、前記素子活性部内に逆耐圧を担う第二導電型のウェル領域を形成する工程と、前記トレンチゲート型ＭＯＳ半導体構造を形成するために前記主面側から前記ウェル領域を貫通する深さのトレンチの形成と該トレンチ内にゲート酸化膜を介してポリシリコン膜の堆積によりゲート電極を埋め込む工程とをこの順に含む半導体装置の製造方法において、シリコン基板の前記主面上にポリシリコン膜を堆積した後、前記トレンチ内からシリコン基板の前記主面上に引き出されたゲート電極引出し部をマスクして、素子活性部内のシリコン基板の平坦部が露出し前記トレンチ内のポリシリコン膜が前記平坦部より下になるまで前記ポリシリコン膜をエッチングする工程と、素子活性部内の前記トレンチ間のシリコン基板面にソース領域を形成する工程と、シリコン基板の前記主面上に層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン酸化膜系絶縁膜を前記平坦部における前記シリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法とすることにより達成される。
【０００７】
特許請求の範囲の請求項３記載の発明によれば、素子活性部全面にソース電極を、ゲート電極引出し部にゲート引出し電極を、他方の主面側にはドレイン電極をそれぞれ形成する請求項２記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項４記載の発明によれば、シリコン酸化膜系絶縁膜がリフロー性の絶縁膜である請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項５記載の発明によれば、トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにして窒化膜をエッチング除去する際に、ソース電極とゲート引出し電極とを電気的に分離するための層間絶縁膜を確実に残すためにフォトリソグラフィ技術を用いる請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
【発明の効果】
【０００８】
本発明によれば、セルピッチを狭くした場合にも、マスク合わせズレに関する問題を解消すると共に、トレンチ部上部の層間絶縁膜の膜厚が薄膜化されることを防ぎ、ゲート―ソース電極間の絶縁耐圧の低下を防ぐことのできる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の半導体装置の製造方法に関し、具体的にはトレンチゲート型ＭＯＳＦＥＴの製造方法の一実施例について、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図１は、本発明にかかり、フォトリソグラフィ技術を使用せずにトレンチ間のシリコン基板面をソース電極のコンタクト面とするためのエッチングができる、いわゆる層間絶縁膜エッチバック方法を改良した製造方法によるトレンチゲート型ＭＯＳ半導体装置の一例を示す平面図と断面図である。図１（ａ）はその要部平面図、図１（ｂ）は前記（ａ）のＡ−Ａ’断面図、図１（ｃ）は前記（ａ）のＢ−Ｂ’断面図である。図２から図６に至る図は本発明にかかる半導体装置の製造方法を説明するための要部断面図である。
図１に示すトレンチゲート型ＭＯＳ半導体装置１は、ｎ＋型シリコン基板２の上に、ｎ−型エピタキシャル層３を成長させ、ｐウェル領域４、ｎ＋型ソース領域５を含む半導体積層構造をこの順に形成させているシリコン基板からなる。前記半導体装置１には複数のトレンチ８がｎ＋型ソース領域５側のシリコン基板表面から垂直に、ｐウェル領域４を貫通してｎ−型エピタキシャル層３に達する深さであって、図１（ａ）の点線に示すように、上面から見るとストライプ状の平行な平面パターンで形成されている。このトレンチ８の平面幅は約１μｍで、深さは約２．８μｍである。
【００１０】
前記ｎ＋型ソース領域５は図１（ａ）または図１（ｃ）に示すように、前記平行なトレンチ８間において選択的に形成され、ｐ＋型コンタクト領域６と共にトレンチ間の長手方向に交互に露出するパターンとなっている。また、半導体装置１の素子活性部１７の外周には耐圧構造部１８を構成するフィールド絶縁膜７とその下方のｎ−型エピタキシャル層３の部分が環状に形成されている。これらの耐圧構造部１８と素子活性部１７の中間の一部には前記トレンチ８の長手方向終端部から引き出される低抵抗ポリシリコン膜からなるゲート電極１０の延長部であるゲート電極引出し部１９が配置され、上部にアルミニウム膜などからなるゲート引出し電極１５がコンタクトしている。前記トレンチ８の内壁面にはゲート絶縁膜９が形成され、このゲート絶縁膜９を介して前記トレンチ８に埋め込まれるように、不純物が高濃度にドープされて低抵抗にされたポリシリコン膜からなるゲート電極１０が形成されている。
【００１１】
このポリシリコン膜（ゲート電極）１０は前述のようにトレンチ８の長手方向終端部からシリコン基板の表面に引き出され、引き出されたゲート電極の延長部である引出し部においてゲート引出し電極１５にオーミック接続される。一方、ｎ＋ソース領域５とｐ＋型コンタクト領域６とにオーミック接触するようにソース電極１４が蒸着またはスパッタなどにより被着され、シリコン基板の裏面側のｎ＋型シリコン基板層２の表面にはドレイン電極１６がやはりオーミック接触に形成されることにより、本発明にかかるトレンチゲート型ＭＯＳ半導体装置ができる。
次に、本発明にかかる半導体装置の製造方法について図２乃至図６に沿って具体的に説明する。図２はいわゆる層間絶縁膜のエッチバック方法により、ソース電極とトレンチ間のシリコン基板表面とのコンタクトを充分に確保できるように、基板表面のポリシリコン膜等をエッチバックにより除去した公知のプロセス段階を示す要部断面図である。
【００１２】
以下、製造プロセスの最初から図２に示す半導体装置に至るまでの製造プロセスを説明する。まず、不純物濃度１０２０ｃｍ―３のｎ＋型シリコン基板２上に、同導電型のリン濃度１０１６ｃｍ―３のｎ−型シリコンエピタキシャル層３を１０μｍの厚さに成長させる。ここではｎ−型シリコンエピタキシャル層を用いたが、低価格のＦＺシリコン基板などを用いることもできる。素子活性部１７の外周にＬＯＣＯＳ選択酸化膜形成法によりフィールド酸化膜７を形成した後に、再度基板表面に酸化膜を形成し、フィールド酸化膜の内周の表面にｐ型の不純物、例えば、ボロンを５×１０１３ｃｍ―２〜１×１０１３ｃｍ―２のドーズ量でイオン注入し、ドライブ拡散してｐ型ウェル領域４を形成する。
ついで、フォトリソグラフィ技術を用いて、ｐウェル領域４内の前記酸化膜表面にレジストマスクを設け、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、シリコン基板表面に達するまでドライエッチングし、できるだけ基板面に垂直にカットされたトレンチ８形成用の酸化膜マスクを形成する。その後、この酸化膜マスクを用いて、ＲＩＥによりｎ−型シリコンエピタキシャル層３に達するトレンチ８を形成する。トレンチ８内壁面およびその周囲の表面のＲＩＥダメージをプラズマエッチングなどのＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）および犠牲酸化膜形成法により除去した後、トレンチ８の内壁面およびその周囲の表面にゲート絶縁膜９を形成する。ゲート絶縁膜９の形成後、不純物が高濃度にドープされたポリシリコンをＣＶＤ法によりトレンチ内が充分に埋まるまで堆積させてゲート電極１０を形成する。
【００１３】
ついで、レジストマスクを用いて素子活性部の外周にあるゲート電極引出し部１９とフィールド酸化膜７下の耐圧構造部をマスクし、内側の素子活性部全面に堆積されたポリシリコン膜をＣＤＥなどの等方性エッチングによりシリコン表面が完全に露出するまで除去する。このときトレンチ８内のポリシリコン膜（ゲート電極）の表面の位置は、シリコン基板表面より低い位置にまで落ち込むようにする。最後にポリシリコン膜１０が除去された部分の基板表面上のゲート絶縁膜９を除去すると、図２の要部断面図に示される段階のシリコン基板になる。
ついで、図３に示すように、シリコン基板表面上に新たにシリコン酸化膜１１を形成し、図示しないレジストマスク（パターンは図１（ａ）のｎ＋型ソース領域５）を用いて砒素等のｎ型不純物を１×１０１５ｃｍ−２のドーズ量でシリコン基板表面から垂直にイオン注入する。さらにこのイオン注入と異なるレジストパターン（パターンは図１（ａ）のｐ＋型コンタクト領域６）をマスクとするボロンのイオン注入とを行ない、熱処理によりｎ＋型ソース領域５およびｐ＋型コンタクト領域をそれぞれ形成する。この結果、ｎ＋型ソース領域５はトレンチ８内におけるポリシリコン膜１０の表面よりも少し下側にｐｎ接合が形成される。ちなみに、図１乃至図６においてｐウェル領域４のｐｎ接合がトレンチ間でフラットになっていないのは、トレンチ８の形成後のゲート酸化膜形成時の熱処理の影響により、ゲート酸化膜に接する部分のｐｎ接合が持ち上がるためである。
【００１４】
次に、図４に示すように、ＣＶＤによりシリコン窒化膜１２、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）酸化膜１３を順に形成すると、トレンチ８の上部ではポリシリコン膜の落ち込みがあるので、それに沿って凹部が形成される。続いて９００℃以上の熱処理を加えると、ＢＰＳＧ酸化膜１３が軟化して、リフローにより前記凹部はフラット方向に修復されて、図５の状態になる。
しかし、リフロー前の状態（図４）で、トレンチ８開口上部の酸化膜１３の凹部の底が、ソース領域５の上にあるシリコン窒化膜１２のフラットな表面位置よりも高くなるように酸化膜１３を堆積できるならば、酸化膜１３をリフロー性のない酸化膜、例えばＰＳＧとしても、後述のＣＭＰにより表面を研磨した後も、落ち込みによる凹部が顕れないので使用できる。これらＢＰＳＧ、ＰＳＧ等をシリコン酸化膜系絶縁膜と称する。
【００１５】
ついで、図６に示すように、化学的機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）装置を用いてシリコン窒化膜１２をストップ膜として、シリコン基板表面の酸化膜を研磨する。
このＣＭＰ装置を図９の斜視図に示す。ＣＭＰによるシリコン基板１００の研磨は、研磨基盤１０３上で研磨基盤１０３と共に回転する研磨パッド１０１に保持板１０２に取り付けたシリコン基板１００を回転させながら所定の圧力で押し付け、その研磨パッド１０１とシリコン基板１００との間に図示しない酸化膜用のメカノケミカル研磨剤（スラリー）を供給することによって行われる。前記研磨基盤１０３は円盤状に形成され、その下面中央には回転軸が連結され、図示しないモータにより回転する構成を有する。この研磨基盤１０３の上面には弾力性材料を主材料とする研磨パッド１０１が貼付されており、保持板１０２に保持されたシリコン基板１００の被研磨面に凹凸があって、その凹凸表面に沿って研磨しようとする酸化膜が被着している場合でも、表面の凹凸を研磨パッドの弾性材料で吸収しながら、その表面の酸化膜を均一に研磨することができるようになっている。
【００１６】
この化学的機械研磨装置によれば、まず、シリコン基板を保持板１０２で保持して研磨パッド１０１上に載置する。次に、研磨基盤１０３を回転させ、保持板１０２を回転させる。その回転する研磨１０１上に図示しないノズルからスラリーを供給する。これにより、シリコン基板の被研磨面が研磨パッド１０１により研磨される。研磨パッド１０１の構成材料は発泡ウレタン樹脂のように弾力性を有するものが好ましい。この発泡ウレタン樹脂には、シリコン酸化膜を制御しながら溶解する溶液を含んでいる。
ついで、素子活性部の外周をマスクして、素子活性部全面のシリコン窒化膜１２をＣＤＥ等の等方性エッチングによりエッチングする。このときトレンチ８開口上部のシリコン窒化膜１２の上には、凹部に残された酸化膜１３がマスクとなって、シリコン窒化膜はエッチングされずに残る。この際のシリコン窒化膜１２のエッチングは等方性エッチングにより、低部より上部がより開いた傾斜とすることがこのましいので、等方性エッチングが望ましい。その後、露出したシリコン窒化膜の下側のシリコン酸化膜１１を除去することにより、ｎ＋型ソース領域５を露出させる。最後に、シリコン基板表面および裏面に金属電極をスパッタ蒸着し、エッチングにより表面側のソース電極１４とゲート引出し電極１４に分離して図示しないパッシベッション膜の形成およびパターニングを経ると、図１に表したトレンチゲート型ＭＯＳ半導体装置ができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ）は本発明の一実施例にかかる半導体装置の要部平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図、
【図２】本発明の半導体装置の製造方法にかかる製造プロセスを、図１のＡ−Ａ’とＢ−Ｂ’’に相当する断面図を用いて、それぞれ（ａ）と（ｂ）により示す図（その１）、
【図３】本発明の半導体装置の製造方法にかかる製造プロセスを、図１のＡ−Ａ’とＢ−Ｂ’に相当する断面図を用いて、それぞれ（ａ）と（ｂ）により示す図（その２）、
【図４】本発明の半導体装置の製造方法にかかる製造プロセスを、図１のＡ−Ａ’とＢ−Ｂ’に相当する断面図を用いて、それぞれ（ａ）と（ｂ）により示す図（その３）、
【図５】本発明の半導体装置の製造方法にかかる製造プロセスを、図１のＡ−Ａ’とＢ−Ｂ’に相当する断面図を用いて、それぞれ（ａ）と（ｂ）により示す図（その４）、
【図６】本発明の半導体装置の製造方法にかかる製造プロセスを、図１のＡ−Ａ’とＢ−Ｂ’に相当する断面図を用いて、それぞれ（ａ）と（ｂ）により示す図（その５）、
【図７】従来の層間絶縁膜のエッチバック法を説明するためのトレンチゲート型ＭＯＳＦＥＴの一製造プロセス段階の断面図、
【図８】従来の層間絶縁膜のエッチバック法を説明するためのトレンチゲート型ＭＯＳＦＥＴの異なる製造プロセス段階の断面図、
【図９】化学的機械研磨装置（ＣＭＰ）の要部斜視図、
【符号の説明】
【００１８】
１    半導体装置
２    ｎ＋型シリコン基板
３ａ  ｎ−エピタキシャル層
４    ｐ型ウェル領域
５    ｎ＋型ソース領域
６    ｐ＋コンタクト領域
７    フィールド絶縁膜
８    トレンチ
９    ゲート絶縁膜
１０  ポリシリコン（ゲート）膜
１１  シリコン絶縁膜
１２  シリコン窒化膜
１３  酸化膜
１４  ソース電極
１５  ゲート引出し電極
１６  ドレイン電極
１７  素子活性部
１８  フィールド酸化膜
１９  ゲート電極引出し部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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