(57)【要約】【課題】  ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックする。【解決手段】  入力信号の電圧に応じて出力信号の周波数Fvcoを制御するＶＣＯ１０と、ローカル発振器１２の生成するローカル信号と出力信号とを混合器１４により混合した信号を１／Ｎ分周するループ内分周器１８と、基準信号発振器２０の出力する基準信号を１／Ｒ分周する基準分周器２２と、ループ内分周器１８の出力と基準分周器２２の出力との位相差に応じた信号を出力する位相比較器３０と、低周波成分を通過させてＶＣＯ１０に与えるループフィルタ５０と、Fvcoが目標値FtになるためにＶＣＯ１０に与えるべき入力信号の電圧Vtとループフィルタ５０の出力との差分を出力する減算器６６と、位相比較器３０の出力また減算器６６の出力をループフィルタ５０に与えるスイッチ４２、４４とを備える。【選択図】  図１
2006203558.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧に応じて出力信号の周波数を制御する電圧制御発振手段と、
前記出力信号に基づく信号を１／Ｎ分周（ただし、Ｎは１以上の実数）するループ内分周手段と、
基準信号を１／Ｒ分周（ただし、Ｒは１以上の実数）する基準分周手段と、
前記ループ内分周手段の出力と、前記基準分周手段の出力との位相差に応じた信号を出力する位相比較手段と、
低周波成分を通過させて前記電圧制御発振手段に与えるローパスフィルタと、
前記出力信号の周波数が目標値になるために前記電圧制御発振手段に与えるべき入力信号の電圧と、前記ローパスフィルタの出力との差分を出力する差分出力手段と、
前記位相比較手段の出力または前記差分出力手段の出力を前記ローパスフィルタに与える切換手段と、
を備えた信号処理装置。
【請求項２】
請求項１に記載の信号処理装置であって、
前記切換手段が、前記差分出力手段の出力を前記ローパスフィルタに与えた後、前記出力信号の周波数が安定してから、前記位相比較手段の出力を前記ローパスフィルタに与える、
信号処理装置。
【請求項３】
請求項１または２に記載の信号処理装置であって、
前記ループ内分周手段が、前記出力信号にローカル信号を混合したものを１／Ｎ分周する、
信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ（Phase Locked
Loop）回路に関する。
【背景技術】
【０００２】
従来より、周波数シンセサイザおよびスペクトラムアナライザなどにＰＬＬ（Phase Locked Loop）回路が使用されている（例えば、特許文献１を参照）。ＰＬＬ回路は、周知のように電圧制御発振器（VCO : Voltage Controlled Oscillator）およびループフィルタを有する。
【０００３】
電圧制御発振器の発振周波数を速やかに目標周波数にロックするためにＤ／Ａコンバータを使用して、プリチューンを行うことがある（例えば、特許文献１を参照）。具体的には、目標周波数で発振させるために電圧制御発振器に印加すべき電圧のデータをＤ／Ａコンバータによりアナログに変換してから、ループフィルタの出力に加えて、電圧制御発振器に印加する（例えば、特許文献１の図４を参照）。プリチューンによれば、発振周波数を目標周波数の近傍にすることができる。プリチューン後に、通常のＰＬＬ回路の動作を行えば、発振周波数を速やかに目標周波数にロックできる。
【０００４】
なお、より速やかに発振周波数を目標周波数にロックするためには、ループフィルタのゲインを上げることが考えられる。
【０００５】
【特許文献１】特開２０００−４０９５９号公報（図１、図４および要約を参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ループフィルタのゲインを上げると、ループフィルタの出力電圧範囲が広がる。よって、ループフィルタの最大出力電圧を無視できない。プリチューンによれば、発振周波数は、より厳密には、目標周波数の近傍にループフィルタの最大出力電圧を加えた値になる。ループフィルタの最大出力電圧が無視できないので、プリチューンを行っても、目標周波数からかなりずれた周波数から通常のＰＬＬ回路の動作を行うことになるので、速やかにロックできない。また、電圧制御発振器にローカル信号を混合してから、分周して位相比較器に与えることがある。この場合、プリチューン後に、ローカル信号の周波数から見て発振周波数が逆極性に移動すると、ロックしなくなってしまう。
【０００７】
なお、プリチューンの際に、ループフィルタを停止してしまえば（特許文献１の図１および要約を参照）、このような問題は生じない。しかし、プリチューンの際にループフィルタを使用しないのでは、プリチューンを行っても、発振周波数の目標周波数からのずれ（動作温度等によるもの）が生じてしまう。
【０００８】
そこで、本発明は、ＰＬＬ回路において、速やかに正確に発振周波数を目標周波数にロックすることを課題とする。
【課題を解決するための手段】
【０００９】
本発明にかかる信号処理装置は、入力信号の電圧に応じて出力信号の周波数を制御する電圧制御発振手段と、前記出力信号に基づく信号を１／Ｎ分周（ただし、Ｎは１以上の実数）するループ内分周手段と、基準信号を１／Ｒ分周（ただし、Ｒは１以上の実数）する基準分周手段と、前記ループ内分周手段の出力と、前記基準分周手段の出力との位相差に応じた信号を出力する位相比較手段と、低周波成分を通過させて前記電圧制御発振手段に与えるローパスフィルタと、前記出力信号の周波数が目標値になるために前記電圧制御発振手段に与えるべき入力信号の電圧と、前記ローパスフィルタの出力との差分を出力する差分出力手段と、前記位相比較手段の出力または前記差分出力手段の出力を前記ローパスフィルタに与える切換手段とを備えるように構成される。
【００１０】
上記のように構成された信号処理装置によれば、電圧制御発振手段は、入力信号の電圧に応じて出力信号の周波数を制御する。ループ内分周手段は、前記出力信号に基づく信号を１／Ｎ分周（ただし、Ｎは１以上の実数）する。基準分周手段は、基準信号を１／Ｒ分周（ただし、Ｒは１以上の実数）する。位相比較手段は、前記ループ内分周手段の出力と、前記基準分周手段の出力との位相差に応じた信号を出力する。ローパスフィルタは、低周波成分を通過させて前記電圧制御発振手段に与える。差分出力手段は、前記出力信号の周波数が目標値になるために前記電圧制御発振手段に与えるべき入力信号の電圧と、前記ローパスフィルタの出力との差分を出力する。切換手段は、前記位相比較手段の出力または前記差分出力手段の出力を前記ローパスフィルタに与える。
【００１１】
また、本発明にかかる信号処理装置は、前記切換手段が、前記差分出力手段の出力を前記ローパスフィルタに与えた後、前記出力信号の周波数が安定してから、前記位相比較手段の出力を前記ローパスフィルタに与えるようにしてもよい。
【００１２】
また、本発明にかかる信号処理装置は、前記ループ内分周手段が、前記出力信号にローカル信号を混合したものを１／Ｎ分周するようにしてもよい。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を参照しながら説明する。
【００１４】
図１は、本発明の実施形態にかかるＰＬＬ回路（信号処理装置）１の構成を示すブロック図である。ＰＬＬ回路１は、電圧制御発振器（ＶＣＯ）１０、ローカル発振器１２、混合器１４、ローパスフィルタ１６、ループ内分周器１８、基準信号発振器２０、基準分周器２２、位相比較器３０、スイッチ（切換手段）４２、４４、ループフィルタ（ローパスフィルタ）５０、電圧目標値記録部６２、Ｄ／Ａコンバータ６４、減算器（差分出力手段）６６を備える。
【００１５】
ＰＬＬ回路１は、電圧制御発振器１０の出力信号の周波数Fvcoを所定の目標値Ftに制御するためのものである。
【００１６】
電圧制御発振器（ＶＣＯ：Voltage
Controlled Oscillator）１０は、入力信号の電圧に応じて、出力信号の周波数Fvcoを制御する。
【００１７】
ローカル発振器１２は、ローカル信号（周波数Flo）を出力する。混合器１４は、電圧制御発振器１０の出力する出力信号と、ローカル信号とを乗算することにより混合する。ローパスフィルタ１６は、混合器１４の出力の低周波成分を通す。ループ内分周器１８は、ローパスフィルタ１６の出力を１／Ｎ分周（ただし、Ｎは１以上の実数）して出力する。
【００１８】
基準信号発振器２０は、基準信号（周波数Fref）を出力する。基準分周器２２は、基準信号を１／Ｒ分周（ただし、Ｒは１以上の実数）して出力する。
【００１９】
通常、ＮおよびＲは整数である。しかし、ループ内分周器１８および基準分周器２２をDDS（ダイレクトデジタルシンセサイザ）やフラクショナル分周器とすれば、ＮおよびＲを整数以外の実数とすることができる。
【００２０】
位相比較器３０は、ループ内分周器１８の出力と、基準分周器２２の出力との位相差に応じた信号を出力する。基準分周器２２の出力の位相が、ループ内分周器１８の出力の位相よりも進んでいる場合には、その位相差に応じたデューティ比を有する制御信号をスイッチ４２に出力する。基準分周器２２の出力の位相が、ループ内分周器１８の出力の位相よりも遅れている場合には、その位相差に応じたデューティ比を有する制御信号をスイッチ４４に出力する。
【００２１】
スイッチ（切換手段）４２は、位相比較器３０の出力した制御信号を端子Ｌに受ける。また、端子Ｔは接地されている。スイッチ（切換手段）４２は、端子Ｌまたは端子Ｔに受けた信号を、ループフィルタ５０に与える。
【００２２】
スイッチ（切換手段）４４は、位相比較器３０の出力した制御信号を端子Ｌに受ける。また、減算器６６の出力を端子Ｔに受ける。スイッチ（切換手段）４４は、端子Ｌまたは端子Ｔに受けた信号を、ループフィルタ５０に与える。
【００２３】
スイッチ４２およびスイッチ４４は、まず、端子Ｔに受けた信号を、ループフィルタ５０に与える。すると、電圧制御発振器１０の出力信号の周波数Fvcoが所定の目標値Ftの近傍にて安定する。その後、スイッチ４２およびスイッチ４４は、端子Ｌに受けた信号を、ループフィルタ５０に与える。
【００２４】
ループフィルタ（ローパスフィルタ）５０は、スイッチ４２およびスイッチ４４の出力の低周波成分を通過させて電圧制御発振器１０に与える。
【００２５】
図２は、ループフィルタ５０の回路図である。ループフィルタ５０は、周知のものであり、抵抗５２ａ、５２ｂ、５４ａ、５４ｂ、５６ｂ、５８ａ、キャパシタ５２ｃ、５４ｃ、５６ｃ、５８ｂ、差分増幅器５６ａを有する。
【００２６】
抵抗５２ａは、その一端がスイッチ４２に接続されている。抵抗５２ａの他端は、抵抗５２ｂの一端およびキャパシタ５２ｃの一端に接続されている。キャパシタ５２ｃの他端は接地されている。
【００２７】
抵抗５４ａは、その一端が、スイッチ４４に接続されている。抵抗５４ａの他端は、抵抗５４ｂの一端およびキャパシタ５４ｃの一端に接続されている。キャパシタ５４ｃの他端は接地されている。
【００２８】
抵抗５８ａの一端とキャパシタ５８ｂの一端とは接続されており、キャパシタ５８ｂの他端は接地されている。
【００２９】
差分増幅器５６ａは二つの入力端子と一つの出力端子とを有する。差分増幅器５６ａは、二つの入力端子に入力された電圧の差分を増幅し、出力端子から出力する。差分増幅器５６ａの出力は、電圧制御発振器１０および減算器６６に与えられる。
【００３０】
差分増幅器５６ａの出力端子には、キャパシタ５６ｃの一端にも接続され、キャパシタ５６ｃの他端には抵抗５６ｂの一端が接続されている。
【００３１】
抵抗５２ｂの他端および抵抗５６ｂの他端は、差分増幅器５６ａの入力端子のうちの一方に接続されている。
【００３２】
抵抗５８ａの他端および抵抗５４ｂの他端は、差分増幅器５６ａの入力端子のうちの他方に接続されている。
【００３３】
電圧目標値記録部６２は、電圧制御発振器１０の出力信号の周波数Fvcoが目標値Ftになるために、電圧制御発振器１０に与えるべき入力信号の電圧Vtをデジタルデータとして記録する。
【００３４】
Ｄ／Ａコンバータ６４は、電圧目標値記録部６２に記録された電圧Vtをアナログデータに変換する。Ｄ／Ａコンバータ６４の出力するアナログデータは、電圧Vtのアナログ信号である。
【００３５】
減算器（差分出力手段）６６は、Ｄ／Ａコンバータ６４の出力するアナログ信号の電圧Vtと、ループフィルタ５０の出力する電圧との差分の電圧を出力する。減算器６６の出力は、スイッチ４４に与えられる。
【００３６】
次に、本発明の実施形態の動作を説明する。
【００３７】
ＰＬＬ回路１の電圧制御発振器１０の出力信号の周波数Fvcoが、Fsであるとする。このとき、プリチューンを行って（図３参照）、Fvcoを所定の目標値Ftの近傍に安定させる。その後、通常のＰＬＬ回路１の動作（ロック）を行い（図４参照）、Fvcoを所定の目標値Ftに安定させる。
【００３８】
（１）プリチューン
図３は、プリチューンを行っているときのＰＬＬ回路１の構成を示す図である。Fvco = Fsであるときに、スイッチ４２およびスイッチ４４を端子Ｔに切換える。すなわち、スイッチ４２は接地電位をループフィルタ５０に与え、スイッチ４４は減算器６６の出力をループフィルタ５０に与える。
【００３９】
ループフィルタ５０は、減算器６６の出力の低周波成分を通過させる。ループフィルタ５０の出力は、減算器６６に与えられる。また、Ｄ／Ａコンバータ６４の出力するアナログ信号の電圧Vt（電圧制御発振器１０の出力信号の周波数Fvcoが目標値Ftになるために、電圧制御発振器１０に与えるべき入力信号の電圧）も、減算器６６に与えられる。
【００４０】
減算器６６は、Ｄ／Ａコンバータ６４の出力するアナログ信号の電圧Vtと、ループフィルタ５０の出力する電圧との差分の電圧を出力する。減算器６６の出力は、スイッチ４４に与えられる。
【００４１】
スイッチ４２、スイッチ４４、ループフィルタ５０、電圧目標値記録部６２、Ｄ／Ａコンバータ６４および減算器６６はフィードバックループを形成する。よって、ループフィルタ５０の出力は、Ｄ／Ａコンバータ６４の出力するアナログ信号の電圧Vtに等しくなって、安定する。
【００４２】
ループフィルタ５０の出力は、電圧制御発振器１０に与えられる。よって、ループフィルタ５０の出力電圧が電圧Vtで安定すれば、電圧制御発振器１０の出力信号の周波数Fvcoが目標値Ftになる。ただし、電圧制御発振器１０の誤差や電圧目標値記録部６２の記録内容の誤差などにより、完全にFvco = Ftとはならず、Fvcoが目標値Ftの近傍で安定する。
【００４３】
なお、ループフィルタ５０のゲインを上げた場合、ループフィルタ５０の出力が速やかに安定する。ループフィルタ５０のゲインを上げれば上げるほど、ループフィルタ５０の出力が電圧Vtから離れてしまうということにはならない。
【００４４】
（２）ロック
図４は、通常のＰＬＬ回路１の動作（ロック）を行っているときのＰＬＬ回路１の構成を示す図である。「（１）プリチューン」によって、Fvcoが目標値Ftの近傍で安定した後に、スイッチ４２およびスイッチ４４を端子Ｌに切換える。すなわち、スイッチ４２およびスイッチ４４は、位相比較器３０の出力をループフィルタ５０に与える。
【００４５】
ループフィルタ５０は、位相比較器３０の出力の低周波成分を通過させる。ループフィルタ５０の出力は、電圧制御発振器１０に与えられる。
【００４６】
電圧制御発振器１０は、周波数Fvcoの出力信号を出力する。ローカル発振器１２は、ローカル信号（周波数Flo）を出力する。混合器１４は、電圧制御発振器１０の出力する出力信号と、ローカル信号とを乗算することにより混合する。混合器１４の出力は、ローパスフィルタ１６により低周波成分が通される。この低周波成分が、分周器１８により１／Ｎに分周されて、位相比較器３０に与えられる。
【００４７】
また、基準信号発振器２０は、周波数Frefの基準信号を出力する。基準信号は、分周器２２により１／Ｒに分周されて周波数Fref／Ｒとなり、位相比較器３０に与えられる。
【００４８】
位相比較器３０は、ループ内分周器１８の出力と、基準分周器２２の出力との位相差に応じた信号を出力する。基準分周器２２の出力の位相が、ループ内分周器１８の出力の位相よりも進んでいる場合には、その位相差に応じたデューティ比を有する制御信号をスイッチ４２に出力する。基準分周器２２の出力の位相が、ループ内分周器１８の出力の位相よりも遅れている場合には、その位相差に応じたデューティ比を有する制御信号をスイッチ４４に出力する。
【００４９】
これは、通常のＰＬＬ回路の動作である。Fvco = Flo
+ Fref×N／RまたはFvco = Flo - Fref×N／RでFvcoがロックされ、安定する。Fvcoがいずれの値をとるかは、位相比較器３０の極性によって定まる。なお、Flo + Fref×N／RまたはFlo - Fref×N／Rが、目標値Ftということになる。
【００５０】
Fvcoが目標値Ftの近傍で安定している状態から、通常のＰＬＬ回路の動作が始まる。よって、速やかにFvcoが目標値Ftにて安定する。
【００５１】
ただし、FvcoがFloから見て逆極性であるように安定している状態から通常のＰＬＬ回路の動作を始めた場合は、Fvcoが目標値Ftにて安定しなくなる。すなわち、Ft = Flo
+ Fref×N／Rであるのに、「（１）プリチューン」によりFvco < Floで安定している場合、または、Ft = Flo - Fref×N／Rであるのに、「（１）プリチューン」によりFvco > Floで安定している場合は、Fvcoが目標値Ftにて安定しなくなる。
【００５２】
しかし、「（１）プリチューン」によりFvcoが目標値Ftの近傍で安定しているので、FvcoがFloから見て逆極性でないように安定している。この状態から通常のＰＬＬ回路の動作を始めるので、Fvcoが目標値Ftにて安定する。
【００５３】
本発明の実施形態によれば、ＰＬＬ回路１において、速やかに正確にFvcoをFtにロックできる。
【００５４】
すなわち、「（１）プリチューン」において、スイッチ４２、スイッチ４４、ループフィルタ５０、電圧目標値記録部６２、Ｄ／Ａコンバータ６４および減算器６６がフィードバックループを形成する。よって、ループフィルタ５０の出力は、Ｄ／Ａコンバータ６４の出力するアナログ信号の電圧Vtに等しくなって安定する。
【００５５】
単にＤ／Ａコンバータ６４の出力をループフィルタ５０に与え、フィードバックループを使用しない場合に比べて、本発明の実施形態はフィードバックループを使用するため、ループフィルタ５０の出力がＤ／Ａコンバータ６４の出力するアナログ信号の電圧Vtに、より正確に安定する。
【００５６】
また、本発明の実施形態によれば、「（１）プリチューン」において、ループフィルタ５０のゲインを上げた場合、ループフィルタ５０の最大出力電圧だけループフィルタ５０の出力がずれることもない。よって、ループフィルタ５０のゲインを上げ、ループフィルタ５０の出力を速やかに安定させることができる。
【００５７】
しかも、「（１）プリチューン」によりFvcoが目標値Ftの近傍で安定するので、その後、通常のＰＬＬ回路１の動作（ロック）を行えば、より速やかにFvcoをFtにロックできる。
【００５８】
なお、ローカル発振器１２の無い構成も考えられる。この場合、混合器１４およびローパスフィルタ１６を省略して、電圧制御発振器１０の出力をループ内分周器１８に与えるようにする。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態にかかるＰＬＬ回路（信号処理装置）１の構成を示すブロック図である。
【図２】ループフィルタ５０の回路図である。
【図３】プリチューンを行っているときのＰＬＬ回路１の構成を示す図である。
【図４】通常のＰＬＬ回路１の動作（ロック）を行っているときのＰＬＬ回路１の構成を示す図である。
【符号の説明】
【００６０】
１  ＰＬＬ回路（信号処理装置）
１０  電圧制御発振器（ＶＣＯ）
１２  ローカル発振器
１４  混合器
１６  ローパスフィルタ
１８  ループ内分周器
２０  基準信号発振器
２２  基準分周器
３０  位相比較器
４２、４４  スイッチ（切換手段）
５０  ループフィルタ（ローパスフィルタ）
６２  電圧目標値記録部
６４  Ｄ／Ａコンバータ
６６  減算器（差分出力手段）
【図１】
2006203558.tif 000003
【図２】
2006203558.tif 000004
【図３】
2006203558.tif 000005
【図４】
2006203558.tif 000006