(57)【要約】      （修正有）【課題】１個のメモリセルに複数のビットを記憶させることによって高集積化を図り、安価かつ大容量を有する強誘電体メモリを備えた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のビット線ＢＬと、複数のワード線ＷＬと、複数のプレート線ＰＬと、電極の一方がプレート線に接続されデータを格納することができる強誘電体キャパシタＦＣと、強誘電体キャパシタの他方の電極とビット線との間に接続される選択トランジスタと、該ビット線を駆動するビット線ドライバＢＬＤと、該ワード線を駆動するワード線ドライバＷＬＤと、各プレート線に対応して設けられ、該プレート線に複数の電圧値を印加することができるように複数のプレート電圧線を含み、強誘電体キャパシタへのデータの再書込み時に、プレート線に複数のプレート電圧線のうち共通の単一プレート電圧線を接続するプレート線ドライバＰＬＤとを備えている。【選択図】図１
2006155840.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のワード線と、
複数のプレート線と、
電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、
前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、
各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、
各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、
各前記プレート線に対応して設けられ、該プレート線にプレート線ごとに異なる複数の電圧値を印加することができるように複数のプレート電圧線を含み、前記強誘電体キャパシタへのデータの再書込み時に、前記複数のプレート電圧線のうち共通の単一プレート電圧線を前記プレート線に接続するプレート線ドライバとを備えた半導体記憶装置。
【請求項２】
前記プレート線ドライバは、前記強誘電体キャパシタを初期化するときに、前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を該強誘電体キャパシタに対応する前記プレート線へ接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数の前記強誘電体キャパシタは、初期化されるときに前記プレート線を介してそれぞれ異なる前記プレート電圧線に接続され、それによって互いに異なる分極特性を有し、
これらの複数の強誘電体キャパシタは、データの書込み時に、前記プレート線を介して前記複数のプレート電圧線のうち共通の単一プレート電圧線に接続され、それによって複数ビットのデータを格納することができることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記強誘電体キャパシタを初期化するときに使用される前記複数のプレート電圧線の数は、前記強誘電体キャパシタに格納可能なデータのビット数の１／２に等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記強誘電体キャパシタおよび前記選択トランジスタからなる複数のメモリセルを含むメモリセルアレイを備え、
前記メモリセルアレイの一部分では、前記強誘電体キャパシタを初期化するときに、前記複数のメモリセルごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続し、
前記メモリセルアレイの他の部分では、前記強誘電体キャパシタを初期化しないことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置の動作方法であって、
前記強誘電体キャパシタを初期化するときに、前記強誘電体キャパシタごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続し、
前記強誘電体キャパシタへデータを書き込むときに、前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線を接続し、
前記強誘電体キャパシタ内のデータを読み出し、
前記強誘電体キャパシタへ前記データを再書込みするときに、前記プレート線ドライバにおいて前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線を接続することを具備する半導体記憶装置の動作方法。
【請求項７】
複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置のテスト方法であって、
テスト時には、データの読出し／書込み動作に使用する共通の単一プレート電圧線を用いて前記強誘電体キャパシタにデータを書き込み、
前記強誘電体キャパシタを初期化するときには、前記強誘電体キャパシタごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続することを具備する半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、半導体記憶装置の動作方法および半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
特許文献１には、強誘電体メモリが記載されている。この強誘電体メモリは、強誘電体の残留分極の方向に対応した２値のいずれかを格納するメモリである。１個のメモリセルに格納可能なデータは１ビットだけである。
【０００３】
特許文献２には、１個のメモリセルに複数ビットを格納することができる多値強誘電体メモリが記載されている。この強誘電体メモリは、いわゆる１Ｔ（Transistor）型のメモリセル構造を有している。強誘電体メモリは、書込み時にメモリセルへ印加する電圧を変化させることにより、強誘電体キャパシタの残留分極量を変化させて複数ビットをメモリセルへ格納する。
【０００４】
１Ｔ型の強誘電体メモリでは、読み出し時にデータがメモリセル内に残留する、即ち、非破壊読出しが可能である。しかし、このような１Ｔ型の強誘電体メモリは、一般に、現在広く開発が進んでいる１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のメモリセル構造と比較して製造することが困難である。
【０００５】
１Ｔ−１Ｃ型の強誘電体メモリにおいて、１個のメモリセルに複数のビットを記憶させることも可能である。しかし、１個のメモリセルに複数のビットを記憶させるためには、データの書込み時に、複数の書込み電圧が必要となる。さらに、１Ｔ−１Ｃ型の強誘電体メモリでは、読み出し時にデータがメモリセル内に残留しない、即ち、そのデータは破壊される。従って、読み出し時には、メモリセルへ同一データを再書込みする必要がある。このデータの再書込み時においても、複数の書込み電圧が必要となる。
【０００６】
このように、強誘電体メモリでは、フラッシュメモリのように、１個のメモリセルに複数のビットを記憶させる技術を用いて高集積化を図り、安価かつ大容量のメモリを提供することが難しかった。
【特許文献１】特開平９−７３７８号公報
【特許文献２】特開２００３−１８８３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
１個のメモリセルに複数のビットを記憶させることによって高集積化を図り、安価かつ大容量を有する強誘電体メモリを備えた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線に複数の電圧値を印加することができるように複数のプレート電圧線を含み、前記強誘電体キャパシタへのデータの再書込み時に、前記複数のプレート電圧線のうち共通の単一プレート電圧線を前記プレート線に接続するプレート線ドライバとを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の動作方法は、複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置の動作方法であって、
前記強誘電体キャパシタを初期化するときに、前記強誘電体キャパシタごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続し、
前記強誘電体キャパシタへデータを書き込むときに、前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線を接続し、
前記強誘電体キャパシタ内のデータを読み出し、
前記強誘電体キャパシタへ前記データを再書込みするときに、前記プレート線ドライバにおいて前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線を接続することを具備する。
【００１０】
本発明に係る実施形態に従った半導体記憶装置のテスト方法は、複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置のテスト方法であって、
テスト時には、データの読出し／書込み動作に使用する共通の単一プレート電圧線を用いて前記強誘電体キャパシタにデータを書き込み、
前記強誘電体キャパシタを初期化するときには、前記強誘電体キャパシタごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続することを具備する。
【発明の効果】
【００１１】
１個のメモリセルに複数のビットを記憶させることによって高集積化を図り、安価でありかつ大容量を有する強誘電体メモリを備えた半導体記憶装置を提供する。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、複数の初期化電圧によって強誘電体キャパシタごとに分極特性を変更する。これにより、複数ビットデータを記憶可能な強誘電体キャパシタを備えた半導体記憶装置を提供することができる。初期化は、強誘電体キャパシタに読出し／書込み電圧以上の電圧を印加することによって分極特性を変更する処理である。
【００１３】
（第１の実施形態）
図１は、本発明に係る実施形態に従った半導体記憶装置１００のブロック図である。半導体記憶装置１００は、複数のメモリセルＭＣがマトリックス状に配列されたメモリセルアレイＭＣＡを備えている。メモリセルＭＣは、１Ｔ−１Ｃ型のメモリセルであり、強誘電体キャパシタＦＣおよび選択トランジスタＳＴから構成されている。便宜的に、４つのメモリセルＭＣのみを図示している。
【００１４】
強誘電体キャパシタＦＣは、電極間に強誘電体を有し、一方の電極がプレート線ＰＬに接続され、他方の電極が選択トランジスタＳＴのソースまたはドレインに接続されている。選択トランジスタＳＴは、従来のＭＯＳＦＥＴでよい。選択トランジスタＳＴは、ビット線ＢＬと強誘電体キャパシタＦＣとの間に接続されている。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続されている。選択トランジスタＳＴのゲートは、ワード線ＷＬの電位に基づいて強誘電体キャパシタＦＣを選択的にビット線ＢＬに接続することができる。
【００１５】
各ワード線ＷＬは、それぞれに対応するワード線ドライバＷＬＤに接続されている。各ビット線ＢＬは、それぞれに対応するセンスアンプＳ／Ａおよびビット線ドライバＢＬＤに接続されている。各プレート線ＰＬは、それぞれに対応するプレート線ドライバＰＬＤに接続されている。
【００１６】
ビット線ドライバＢＬＤは、複数（本実施形態では３つ）のビット電圧線ＢＶＬ１、ＢＶＬ２のうちいずれかをビット線ＢＬに接続することができる。ビット電圧線ＢＶＬ１、ＢＶＬ２は、それぞれビット線ＢＬへ初期化電圧Ｖｉ１、Ｖｉ２を伝達する。プレート線ドライバＰＬＤは、複数（本実施形態では３つ）のプレート電圧線ＰＶＬ１、ＰＶＬ２のうちいずれかをプレート線ＰＬに接続することができる。プレート電圧線ＰＶＬ１、ＰＶＬ２は、それぞれ初期化電圧Ｖｉ１、Ｖｉ２を伝達する。
【００１７】
図２は、プレート線ドライバＰＬＤの構成を示す回路図である。プレート線ドライバＰＬＤは、外部からの初期電圧制御信号ＩＶＣＳによって制御されるトランジスタＴｒ１、Ｔｒ２を含む。初期電圧制御信号ＩＶＣＳは、トランジスタＴｒ１、Ｔｒ２のいずれかをオンにし、プレート電圧線ＰＶＬ１またはＰＶＬ２をインバータＩｎ１へ接続することができる。このとき、インバータＩｎ１へ印加される電圧をＶｉｎとする。インバータＩｎ１は、外部からのプレート信号ＰＳに基づいて、電圧Ｖｉｎまたはグランドのいずれか一方をプレート線ＰＬへ接続することができる。尚、ビット線ドライバＢＬＤは、センスアンプＳ／Ａと組み合わされているので、プレート線ドライバＰＬＤと同一の構成ではないが、プレート線ドライバＰＬＤと類似の構成で実施することができる。よって、ビット線ドライバＢＬＤの詳細な構成の図示は省略されている。
【００１８】
図３は、半導体記憶装置１００の動作の流れを示すフロー図である。まず、強誘電体キャパシタＦＣの初期化を実行する（Ｓ１０）。初期化は、強誘電体キャパシタＦＣに電圧を印加することによって強誘電体キャパシタＦＣの分極特性を決定する処理である。この初期化は各メモリセルＭＣごとに実行される。即ち、同一のメモリセルアレイＭＣＡ内の複数のメモリセルＭＣは、異なる初期化電圧で初期化されている場合がある。
【００１９】
次に、強誘電体キャパシタＦＣへデータを書き込む（Ｓ２０）。このとき、プレート線ドライバＰＬＤは、プレート線ＰＬに複数のプレート電圧線ＰＶＬ１、ＰＶＬ２のうち共通の単一プレート電圧線を接続する。例えば、プレート電圧線ＰＶＬ２を書込み時のプレート電圧線と設定した場合、プレート電圧線ＰＶＬ１は、初期化電圧としてのみ用いられる。書込み時には、総てのメモリセルにおいて、プレート電圧線ＰＶＬ１は使用されず、プレート電圧線ＰＶＬ２のみが使用される。
【００２０】
同様に、ビット線ドライバＢＬＤは、ビット線ＢＬに複数のビット電圧線ＢＶＬ１、ＢＶＬ２のうち共通の単一ビット電圧線を接続する。例えば、ビット電圧線ＢＶＬ２を書込み時のビット電圧線と設定した場合、ビット電圧線ＢＶＬ１は、初期化電圧としてのみ用いられる。書込み時には、総てのメモリセルにおいて、ビット電圧ＢＶＬ１は使用されず、プレート電圧線ＢＶＬ２のみが使用される。
【００２１】
ステップＳ２０でデータが書き込まれた後には、同一のデータが再度書き込まれることはあるが、このデータと異なるデータが新しく書き込まれることはない。即ち、半導体記憶装置１００は、ＯＴＰ（One Time Program）メモリである。
【００２２】
データの書込み後、半導体記憶装置１００は、パッケージングされ、製品として集荷され得る。よって、以下のステップＳ３０、Ｓ４０は、ユーザの使用時におけるステップと考えてよい。
【００２３】
次に、強誘電体キャパシタＦＣ内のデータを読み出す（Ｓ３０）。このとき、センスアンプＳ／Ａが、ビット線ＢＬを介して強誘電体キャパシタＦＣ内のデータを検出する。
【００２４】
データを読み出した後には、その読み出したデータをメモリセルＭＣへ再度書き込む必要がある（Ｓ４０）。上述のとおり、１Ｔ−１Ｃ型の強誘電体メモリでは、読み出し時にデータがメモリセル内に残留しない。従って、データを読み出した後、読出し対象であるワード線ＷＬに接続されたメモリセルＭＣへ再度データを書き込む。このとき、プレート線ドライバＰＬＤおよびビット線ドライバＢＬＤは、ステップＳ２０と同様に動作する。尚、上述のとおり、半導体記憶装置１００はＯＴＰメモリであるので、この再書込みのデータは読み出されたデータと同一である。
【００２５】
このように、本実施形態の動作は、初期化（Ｓ１０）において、複数のプレート電圧および複数のビット電圧を用いる。しかし、一旦、初期化が終了すると、その後の書込み／再書込み動作（Ｓ２０、Ｓ４０）では、共通の単一プレート電圧および共通の単一ビット電圧を用いるだけである。書込み／再書込み動作時に共通の単一プレート電圧および共通の単一ビット電圧を動作電圧Ｖopとする。尚、初期化電圧Ｖｉ１およびＶｉ２は、動作電圧Ｖop以上の電圧である。
【００２６】
図４および図５は、強誘電体キャパシタＦＣに印加した初期化電圧に対する強誘電体キャパシタＦＣの分極特性を示すグラフである。図４に示すように、初期化電圧が所定の電圧値Ｖｉ1を超えると、強誘電体キャパシタＦＣの残留分極量は、初期化電圧が高いほど大きくなる。この残留分極量の変化を利用すると、図５に示すように、強誘電体キャパシタＦＣの信号差を変更することができる。
【００２７】
例えば、初期化電圧がＶｉ１のときには、データ“０”を格納する強誘電体キャパシタＦＣの残留分極量とデータ“１”を格納する強誘電体キャパシタＦＣの残留分極量との差は、信号差ＳＤ１となる。一方、初期化電圧がＶｉ２のときには、データ“０”を格納する強誘電体キャパシタＦＣの残留分極量とデータ“１”を格納する強誘電体キャパシタＦＣの残留分極量との差は、信号差ＳＤ２となる。これにより、信号差が互いに異なる複数の強誘電体キャパシタＦＣは、書込み／再書込み電圧がＶopで一定であっても、それぞれ信号差の異なるデータを格納することができる。
【００２８】
図６は、強誘電体キャパシタＦＣに印加した初期化電圧に対する読出しデータの電圧を示すグラフである。図５に示す信号差ＳＤ１およびＳＤ２の相違に基づいて、図６に示すように読出しデータの電圧差が相違する。例えば、強誘電体キャパシタＦＣがＶｉ１（２．５Ｖ）で初期化され、かつ、データ“１”を格納する場合、読出し電圧は、Ｖｓｉｇ１となる。強誘電体キャパシタＦＣがＶｉ１（２．５Ｖ）で初期化され、かつ、データ“０”を格納する場合、読出し電圧は、Ｖｓｉｇ２となる。強誘電体キャパシタＦＣがＶｉ２（５Ｖ）で初期化され、かつ、データ“１”を格納する場合、読出し電圧は、Ｖｓｉｇ３となる。さらに、強誘電体キャパシタＦＣがＶｉ２（５Ｖ）で初期化され、かつ、データ“０”を格納する場合、読出し電圧は、Ｖｓｉｇ４となる。このように、強誘電体キャパシタＦＣがＶｉ１（２．５Ｖ）で初期化された場合には、データ“１”と“０”との信号電圧差はＶＤ１となる。強誘電体キャパシタＦＣがＶｉ４（５Ｖ）で初期化された場合には、データ“１”と“０”との信号電圧差は、ＶＤ１よりも大きいＶＤ２となる。
【００２９】
センスアンプＳ／Ａは、読出し電圧Ｖｓｉｇ１とＶｓｉｇ２との中間値、読出し電圧Ｖｓｉｇ１とＶｓｉｇ３との中間値、並びに、読出し電圧Ｖｓｉｇ２とＶｓｉｇ４との中間値をリファレンス電圧Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３として有する。これによって、センスアンプＳ／Ａは、読出し電圧Ｖｓｉｇ１〜Ｖｓｉｇ４を検出することができる。
【００３０】
例えば、読出し電圧Ｖｓｉｇ１〜Ｖｓｉｇ４がそれぞれ（０，０）、（０，１）、（１，０）および（１，１）に該当するものとすると、強誘電体キャパシタＦＣは、１個で２ビットデータを格納することが可能となる。
【００３１】
図２を再度参照し、初期化電圧の印加時および読出し／再書込み時におけるプレート線ドライバＰＬＤの動作をより詳細に説明する。初期化電圧を印加するときには、プレート信号ＰＳはハイであり、電圧Ｖｉｎがプレート線ＰＬに印加される。初期電圧制御信号ＩＶＣＳは、トランジスタＴｒ１またはＴｒ２のいずれかを選択的にオンにする。それによって、電圧Ｖｉｎは、プレート電圧Ｖｉ１またはＶｉ２のいずれかになり、プレート線ＰＬにプレート電圧Ｖｉ１またはＶｉ２のいずれかが選択的に印加される。
【００３２】
ビット線ドライバＢＬＤも、同様に、ビット電圧線ＢＶＬ１またはＢＶＬ２のいずれかをビット線ＢＬに接続する。これによって、ビット電圧Ｖｉ１またはＶｉ２のいずれかがビット線ＢＬに印加される。
【００３３】
例えば、Ｖｉ１＜Ｖｉ２とする。このとき、或るメモリセルＭＣの強誘電体キャパシタＦＣの信号電圧差をＶＤ１にする場合には、ビット線ＢＬおよびプレート線ＰＬには、それぞれ初期電圧Ｖｉ１が印加される。この信号電圧差をＶＤ２にする場合には、ビット線ＢＬおよびプレート線ＰＬには、それぞれ初期電圧Ｖｉ２およびＶｉ２が印加される。
【００３４】
このように、強誘電体キャパシタＦＣは、複数の初期化電圧で初期化され得る。プレート線ドライバＰＬＤおよびビット線ドライバＢＬＤは、各プレート線ＰＬおよび各ビット線ＢＬのそれぞれに対応して設けられている。よって、各メモリセルＭＣごとに初期化電圧を設定することができる。
【００３５】
一方、データの書込み時には、初期電圧制御信号ＩＶＣＳは固定されている。よって、電圧Ｖｐｎは、プレート電圧Ｖｐ１またはＶｐ２の一方に固定される。プレート信号ＰＳは、ハイまたはロウのいずれかを取り得る。これにより、インバータＩｎ１は、プレート線ＰＬを電圧Ｖｐｎまたはグランドに接続する。その結果、メモリセルＭＣは、それぞれの分極特性に対応したデータ“１”または“０”を格納することができる。
【００３６】
図７（Ａ）および図８は、メモリセルＭＣからのデータの読出し方法の流れを示すフロー図である。図７（Ａ）に示すように、センスアンプＳ／Ａは、読出しデータを検出するために、リファレンス電位を Ｖｒｅｆ１， Ｖｒｅｆ２， Ｖｒｅｆ３ の順に用いる。まず、センスアンプＳ／Ａは、まずＶｒｅｆ１と読出しデータを比較する（Ｓ１１）。この時、読出しデータがレファレンス電位Ｖｒｅｆ１と比べて高いか、それとも低いかという情報が得られる。この情報は、後に最終的なデータを判断するために一次的に保存される。次に、読出しデータをＶｒｅｆ２と比較する（Ｓ２１）。その結果は、Ｖｒｅｆ１の比較結果と同様に一次的に保存される。さらに、読出しデータをＶｒｅｆ３と比較する（Ｓ３１）。その結果は、Ｖｒｅｆ１の比較結果と同様に一次的に保存される。ここで、ステップＳ１１、Ｓ２１、Ｓ３１の比較結果に基づいて、メモリセルＭＣに書き込まれていたデータのシグナルレベルが確定する。
【００３７】
図７（Ｂ）は、ステップＳ１１、Ｓ２１、Ｓ３１の比較結果と読出しデータとの関係の一例を示す表である。本実施形態では、各センスアンプ毎に、ステップＳ１１、Ｓ２１、Ｓ３１の比較結果をデコードし、メモリセルＭＣに保存されていた２ビットデータに変換する回路が必要である。これは、公知の技術によるデコーダ回路により実現することができる。
【００３８】
図７（Ａ）を再度参照する。最後に、読み出しにより破壊されたデータを再びメモリセルＭＣに書き戻す（Ｓ３２）。このためには、Ｖｒｅｆ１との比較の結果を書き戻せばよい。このようにして、データの読み出しと、その後の再書き込みを行うことができる。上記の例では、Ｖｒｅｆ１， Ｖｒｅｆ２， Ｖｒｅｆ３の順でリファレンス電位を用いたが、Ｖｒｅｆ１， Ｖｒｅｆ３， Ｖｒｅｆ２の順で用いても、同様の読み出しを行うことができる。
【００３９】
図７および図８は、メモリセルＭＣからのデータの読出し方法の流れを示すフロー図である。図７に示すように、センスアンプＳ／Ａは、読出しデータを検出するために、リファレンス電圧を昇順に用いてよい。即ち、センスアンプＳ／Ａは、まず、Ｖｒｅｆ３と読出しデータとを比較し（Ｓ１１）、次に、Ｖｒｅｆ１と読出しデータとを比較し（Ｓ２１）、最後に、Ｖｒｅｆ２と読出しデータとを比較する（Ｓ３１）。逆に、センスアンプＳ／Ａは、読出しデータを検出するために、リファレンス電圧を降順に用いてよい。これにより、各メモリセルに格納されたデータは、３ステップで検出され得る。
【００４０】
図８に示す読出し方法では、センスアンプＳ／Ａは、まず、Ｖｒｅｆ１と読出しデータとを比較する（Ｓ１２）。次に、Ｖｒｅｆ１よりも高い場合にＶｒｅｆ２と読出しデータとを比較し、Ｖｒｅｆ１よりも低い場合にＶｒｅｆ３と読出しデータとを比較する（Ｓ２２）。この場合、Ｖｒｅｆ２およびＶｒｅｆ３を用いた比較ステップは、同時に実行され得る。従って、この場合には、各メモリセルに格納されたデータは、実質的には２ステップで検出され得る。従って、リファレンス電圧を昇順または降順に用いる場合よりも読出し時間が短縮される。
【００４１】
第１の実施形態は、ＯＴＰメモリとして利用されるが、強誘電体キャパシタＦＣを複数の初期化電圧で初期化することによって、１個のメモリセルＭＣに複数ビットの多値データを記憶することができる。その結果、半導体記憶装置１００は、従来の強誘電体メモリよりも単位面積あたりに大容量のデータを記憶することができる。
【００４２】
多値データの書込み／再書込み時には、共通の単一プレート電圧線および共通の単一ビット電圧線を用いれば足りる。その結果、多値データの書込み／再書込み用の電圧源は１つで足り、複数の電圧源を必要としない。これは、半導体記憶装置１００のコスト削減につながる。
【００４３】
第１の実施形態では、初期化電圧制御信号ＩＶＣＳおよびプレート信号ＰＳは、外部から入力されている。即ち、初期化電圧制御回路をチップ内に設ける必要がない。これにより、チップサイズが縮小され得る。
【００４４】
本実施形態において、初期化電圧は２種類（Ｖｐ１、Ｖｐ２）であった。しかし、初期化電圧は、３種類以上であってもよい。これにより、１個のメモリセルＭＣは、３ビット以上のデータを格納することが可能となる。
【００４５】
さらに、初期化電圧のうち、最も低い電圧は印加不要としてもよい。即ち、例えば、初期化電圧が２種類（Ｖｐ１、Ｖｐ２）の場合、初期化電圧Ｖｐ２でのみ強誘電体キャパシタＦＣを初期化し、初期化電圧Ｖｐ２では強誘電体キャパシタＦＣを初期化しなくともよい。このような場合であっても、各メモリセルごとに分極特性を変更することができるからである。
【００４６】
（第２の実施形態）
図９は、本発明に係る第２の実施形態に従った半導体記憶装置２００のブロック図である。半導体記憶装置２００は、初期化電圧制御回路ＩＶＣＣを備えている点で半導体記憶装置１００と異なる。第１の実施形態では、初期化電圧制御信号ＩＶＣＳおよびプレート信号ＰＳは、外部から入力されていた。しかし、半導体記憶装置２００は、初期化電圧制御信号ＩＶＣＳおよびプレート信号ＰＳを生成する初期化電圧制御回路ＩＶＣＣを内蔵している。
【００４７】
第２の実施形態によれば、ユーザが初期化を実行し、ユーザがデータを書き込むことができる。即ち、ユーザが図３のステップＳ１０〜Ｓ４０を実行することができる。
【００４８】
（第３の実施形態）
図１０は、本発明に係る第３の実施形態に従った半導体記憶装置の構成図である。第３の実施形態は、第１または第２の実施形態による半導体記憶装置１００または２００を利用する。
【００４９】
第１および第２の実施形態は、初期化の処理を省略するか、あるいは、初期化電圧を単一にすることによって、通常のＲＡＭとして用いることもできる。即ち、第１および第２の実施形態は、１個のメモリセルＭＣに複数ビットを格納するＯＴＰメモリ（以下、単に、ＯＴＰメモリという）として用いることができ、また、１個のメモリセルＭＣに１ビットを格納するＲＡＭ（以下、単に、ＲＡＭという）として用いることもできる。
【００５０】
メモリセルＭＣの構造自体は、ＯＴＰメモリとＲＡＭとの間で異ならない。よって、例えば、図１０に示すように、或るメモリセルアレイＭＣＡ内の一部分をＯＴＰメモリとして使用し、残りの部分をＲＡＭとして使用することができる。これにより、ＯＴＰメモリ領域には、書換え不要のＯＳ等を保存することができ、ＲＡＭ領域には、書換え可能なプログラムまたはファイルを保存することができる。
【００５１】
第３の実施形態によれば、ＯＴＰメモリとＲＡＭとは同一構造を有するので、これらは同一製造プロセスで同時に形成することができる。また、初期化電圧制御回路などの周辺回路ＰＣは、ＯＴＰメモリとＲＡＭとで共通に用いることができる。
【００５２】
（第４の実施形態）
図１１は、本発明に係る第４の実施形態に従った半導体記憶装置の構成図である。第４の実施形態のメモリセルアレイＭＣＡは、第３の実施形態と同様である。周辺回路部のうち初期化電圧制御回路ＩＶＣＣを含む周辺回路ＰＣ１は、ＯＴＰメモリにのみ接続されている。ＲＡＭの周辺回路ＰＣ２は初期化電圧制御回路ＩＶＣＣを含まない。これにより、ＲＡＭの周辺回路領域の面積を小さくすることができる。第４の実施形態は、第３の実施形態と同様に、ＯＴＰメモリとＲＡＭとが同一製造プロセスで同時に形成することができるという利点も有する。
【００５３】
（第５の実施形態）
図１２（Ａ）から図１２（Ｃ）は、本発明に係る第５の実施形態に従った半導体記憶装置の構成図である。第５の実施形態では、メモリセルアレイＭＣＡを３つの領域Ｒ１〜Ｒ３に分ける。図１２（Ａ）では、領域Ｒ１内のメモリセルＭＣを複数の初期化電圧のいずれかで初期化する。これにより、領域Ｒ１内のメモリセルＭＣは複数ビットを記憶可能なＯＴＰとして使用される。領域Ｒ２およびＲ３内のメモリセルＭＣは初期化されず、１ビットを記憶可能なＲＡＭとして使用する。ここで、初期化が施されていないメモリセルＭＣをＲＡＭnewとする。
【００５４】
ＯＴＰに格納されたデータは更新不可能である。従って、もし、ＯＴＰに格納されたデータを更新する必要がある場合には、領域Ｒ２内のメモリセルＭＣを複数の初期化電圧のいずれかで初期化する。これにより、図１２（Ｂ）に示すように、領域Ｒ２内のメモリセルＭＣは、複数ビットを記憶可能なＯＴＰとなり、更新後のデータを記憶することができる。
【００５５】
一方、領域Ｒ１内のメモリセルＭＣは、複数ビットを記憶可能なＯＴＰとして使用されてきたが、１ビットを記憶可能なＲＡＭとしても利用することができる。例えば、図６において、基準電圧Ｖrefのみを使用した場合、信号電圧Ｖsig１およびＶsig３はデータ“１”とし、信号電圧Ｖsig２およびＶsig４はデータ“０”とすればよい。このように、初期化が施され、尚且つ、ＲＡＭとして用いるメモリセルＭＣをＲＡＭoldとする。ＲＡＭoldは、ＲＡＭnewと同様にデータの読出し／書込みに使用することができる。
【００５６】
さらに、ＯＴＰに格納されたデータを更新する必要がある場合には、領域Ｒ３内のメモリセルＭＣを複数の初期化電圧で初期化する。これにより、図１２（Ｃ）に示すように、領域Ｒ３内のメモリセルＭＣは、複数ビットを記憶可能なＯＴＰとなり、更新後のデータを記憶することができる。
【００５７】
一方、領域Ｒ２内のメモリセルＭＣは、領域Ｒ１と同様に、１ビットを記憶可能なＲＡＭoldとして利用する。
【００５８】
第５の実施形態のＯＴＰは、第１または第２の実施形態に従ったＯＴＰでよい。これらのＯＴＰは、構造上、ＲＡＭと異ならない。よって、第５の実施形態は、図１２（Ａ）から図１２（Ｃ）のように、メモリセルアレイＭＣＡ内においてＯＴＰ領域およびＲＡＭ領域を変更することによって、ＯＴＰに格納されたデータの更新に対応することができる。
【００５９】
（テスト方法）
次に、以上の実施形態に従った強誘電体メモリのテスト方法について述べる。これらの強誘電体メモリは、印加電圧によって分極特性が変化するので、テスト時に実際にデータを書き込むことは難しい。
【００６０】
そこで、テスト時には、通常動作（即ち、読出し／再書込み）時の電圧を用いる。上述のとおり、初期化電圧は、通常動作時の電圧と等しいかこれよりも高い。従って、通常動作時の電圧で強誘電体メモリの動作をテストした後、強誘電体メモリを初期化することができる。
【００６１】
しかし、このテストは、初期化前に実行されるので、１個のメモリセルが複数ビットを格納可能であるか否かをテストすることはできない。従って、初期化後、メモリセルにデータを書き込んだ後に、再度、テストを行う必要がある。このとき、不良メモリセル領域は、別のメモリセル領域で置換すえばよい。この不良領域の置換方法は、ハードディスクで動的に行われている方式と同様でよい。この場合には、メモリ領域を複数のセクタに分けて、不連続なセクタに対して連続なデータを記憶させる。ただし、この場合、置換専用の制御回路等が必要となる。
【００６２】
(第６の実施形態)
図１３は、本発明に係る第６の実施形態に従った半導体記憶装置の構成図である。第６の実施形態では、ＴＣ直列型強誘電体メモリのアーキテクチュアを用いている。従来のＴＣ直列型強誘電体メモリと異なり、本実施形態ではビット線とプレート線とが同一方向に延伸するように配置されている。このような構成により、各ビットの初期化に必要な電圧を効率良く印加することができる。
【００６３】
すなわち、第１の実施形態は、一度に１ビットずつしか初期化することができなかったが、本実施形態の場合、ワード線を共有する全てのセルを同時に初期化することができる。図１３に示されているプレート線ドライバとビット線ドライバは、第１の実施形態のそれらと同様の構成でよい。また、読出し方法も第１の実施形態と同様でよい。
尚、従来のＴＣ直列型強誘電体メモリと同様に、ビット線とプレート線とが直行するように構成してもよい。しかし、この場合には第１の実施形態と同様に初期化は一度に１ビットずつ実行される。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る実施形態に従った半導体記憶装置１００のブロック図。
【図２】プレート線ドライバＰＬＤの構成を示す回路図。
【図３】半導体記憶装置１００の動作の流れを示すフロー図。
【図４】強誘電体キャパシタＦＣに印加した初期化電圧に対する強誘電体キャパシタＦＣの分極特性を示すグラフ。
【図５】強誘電体キャパシタＦＣに印加した初期化電圧に対する強誘電体キャパシタＦＣの分極特性を示すグラフ。
【図６】強誘電体キャパシタＦＣに印加した初期化電圧に対する読出しデータの電圧を示すグラフ。
【図７】メモリセルＭＣからのデータの読出し方法の流れを示すフロー図。
【図８】メモリセルＭＣからのデータの読出し方法の流れを示すフロー図。
【図９】本発明に係る第２の実施形態に従った半導体記憶装置２００のブロック図。
【図１０】本発明に係る第３の実施形態に従った半導体記憶装置の構成図。
【図１１】本発明に係る第４の実施形態に従った半導体記憶装置の構成図。
【図１２】本発明に係る第５の実施形態に従った半導体記憶装置の構成図。
【図１３】本発明に係る第６の実施形態に従った半導体記憶装置の構成図。
【符号の説明】
【００６５】
１００  半導体記憶装置
ＭＣＡ  メモリセルアレイ
ＭＣ  メモリセル
Ｓ／Ａ  センスアンプ
ＢＬ  ビット線
ＷＬ  ワード線
ＰＬ  プレート線
ＦＣ  強誘電体キャパシタ
ＳＲ  選択トランジスタ
ＢＬＤ  ビット線ドライバ
ＷＬＤ  ワード線ドライバ
ＰＬＤ  プレート線ドライバ
Ｖｉ１、Ｖｉ２  初期化電圧
【図１】
2006155840.tif 000003
【図２】
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【図３】
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【図４】
2006155840.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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