(57)【要約】【課題】  判定出力回数を減少させることにより出力ノイズを低減させ、判定出力の読み出し誤りを低減させる半導体記憶装置を得る。【解決手段】  メモリアレイ３のｎ個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ個単位のメモリセルから読み出される各データを伝送するｎ本のデータバスＤ１〜Ｄｎと、ｎ本のデータバスＤ１〜Ｄｎから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを判定し、各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する判定累積回路６１とを備えた。判定累積回路６１により、一度にまとめて判定出力することができ、判定出力回数を減少させ、判定出力の読み出し誤りを低減させることができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
テスト対象の各メモリセルに同一値が書き込まれるメモリアレイと、
上記メモリアレイのｎ（ｎは２以上の任意の自然数）個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ個単位のメモリセルから読み出される各データを伝送するｎ本のデータバスと、
上記ｎ本のデータバスから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを判定する判定手段と、
上記判定手段から各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する累積手段とを備えた半導体記憶装置。
【請求項２】
テスト対象の各メモリセルに同一値が書き込まれるメモリアレイと、
上記メモリアレイのｎ×ｍ（ｎ，ｍは共に２以上の任意の自然数）個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ×ｍ個単位のメモリセルから読み出される各データを伝送するｎ×ｍ本のデータバスと、
上記ｎ本単位のデータバスにそれぞれ対応して設けられ、それらｎ本のデータバスから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを各々判定するｍ個の判定手段と、
上記ｍ個の判定手段から各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する累積手段とを備えた半導体記憶装置。
【請求項３】
入力される外部制御信号の複数倍の周波数の内部制御信号を発生する内部制御信号発生手段と、
上記内部制御信号発生手段により発生された内部制御信号のタイミングに基づいてメモリアレイからデータを読み出すメモリアレイ制御手段とを備えた請求項１または請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＤＲ／ＤＤＲ  ＳＤＲＡＭ（シングルデータレート／ダブルデータレート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ）およびＰＳＲＡＭ（擬似ＳＲＡＭ）等の高速動作試験を可能にした半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来では、半導体記憶装置のテストにおいて、外部クロックに基づいて高速な内部クロックを発生し、また、アドレスについては内部で自動発生して、内部にて読み出しデータ判定することで、高速にテストを実行可能にしたものがある（例えば、特許文献１参照）。
また、従来では、半導体記憶装置のテストにおいて、複数のメモリセルの読み出しデータを１ビットデータに縮退して出力することで、複数のメモリセルを一度に判別し、テスト時間を短縮可能にしたものがある（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開平９−７３９６号公報
【特許文献２】特開平６−３３３４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体記憶装置は以上のように構成されているので、テスト時間を短縮できるものの、複数のメモリセルの読み出しデータ判定のタイミングで必ず１ビットデータに縮退して出力されることから、判定出力回数が多く、よって、出力ノイズが大きくなり、判定出力の読み出し誤りを発生するなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、判定出力回数を減少させることにより出力ノイズを低減させ、判定出力の読み出し誤りを低減させる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体記憶装置は、メモリアレイのｎ個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ個単位のメモリセルから読み出される各データを伝送するｎ本のデータバスと、ｎ本のデータバスから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを判定する判定手段と、判定手段から各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する累積手段とを備えたものである。
【発明の効果】
【０００７】
この発明によれば、同一のタイミングで伝送されたｎ個のデータについて判定手段によりまとめて判定し、それら判定結果を複数のタイミングについて累積手段によりまとめて判定出力することにより、一度にまとめて判定出力することができ、判定出力回数を減少させることにより出力ノイズを低減させ、判定出力の読み出し誤りを低減させることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置を示すブロック図であり、図において、内部制御発生回路（内部制御信号発生手段）１は、入力される外部制御信号の２倍の周波数の内部制御信号を発生するものである。メモリアレイ制御回路（メモリアレイ制御手段）２は、内部制御発生回路１により発生された内部制御信号のタイミングに基づいてアドレスを発生し、メモリアレイ３からデータを読み出すものである。
メモリアレイ３は、複数のメモリセルから構成され、テストモード時には、各メモリセルに同一値が書き込まれるものである。データアンプ４は、メモリアレイ３の各メモリセルから読み出される各データを増幅し、所定のレベルに変換するものである。
【０００９】
出力データ制御回路５１〜５ｍは、メモリアレイ３から読み出された各データを外部入出力ピンＩ／Ｏ１〜Ｉ／Ｏ（ｍ＋１）ｎから出力するものである。
ｎ×ｍ（ｎ，ｍは共に２以上の任意の自然数）本のデータバスＤ１〜Ｄ（ｍ＋１）ｎは、メモリアレイ３のｎ×ｍ個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ×ｍ個単位のメモリセルから読み出される各データを伝送するものである。判定累積回路６１〜６ｍは、各々の出力データ制御回路５１〜５ｍに１個ずつ設けられ、すなわち、ｎ本単位のデータバスにそれぞれ１個ずつ対応して全部でｍ個設けられ、それらｎ本のデータバスから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを各々判定する（判定手段）と共に、各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する（累積手段）ものである。出力回路７１〜７（ｍ＋１）ｎは、データバスＤ１〜Ｄ（ｍ＋１）ｎにそれぞれ対応して設けられ、各データを外部入出力ピンＩ／Ｏ１〜Ｉ／Ｏ（ｍ＋１）ｎから出力するものである。
【００１０】
図２はこの発明の実施の形態１による内部制御発生回路の詳細を示すブロック図であり、図において、内部制御発生回路１は、インバータ１１が前段に設けられていない系統Ａと、インバータ１１が前段に設けられた系統Ｂとからなるものであり、系統Ａは、奇数段のインバータの直列接続からなり、入力が外部制御信号入力端子に接続された遅延回路１２ａと、入力が外部制御信号入力端子と遅延回路１２ａの出力とに接続されたＮＡＮＤ回路１３ａとを備えたものであり、系統Ｂは、入力が外部制御信号入力端子に接続されたインバータ１１と、奇数段のインバータの直列接続からなり、入力がインバータ１１の出力に接続された遅延回路１２ｂと、入力がインバータ１１の出力と遅延回路１２ｂの出力とに接続されたＮＡＮＤ回路１３ｂとを備えたものである。ＮＡＮＤ回路１４は、入力が系統Ａ，Ｂの出力、すなわち、ＮＡＮＤ回路１３ａ，１３ｂの出力（ノードＡ，Ｂ）に接続され、入力される外部制御信号の２倍の周波数の内部制御信号を発生するものである。
【００１１】
図３はこの発明の実施の形態１による判定累積回路の詳細を示すブロック図であり、図において、判定累積回路６１は、判定手段および累積手段からなるものである。
判定手段は、入力がデータバスＤ１〜Ｄｎに接続されたＮＡＮＤ回路２１，２２と、入力がＮＡＮＤ回路２１の出力に接続されたインバータ２３と、入力がインバータ２３の出力とＮＡＮＤ回路２２の出力とに接続されたＮＯＲ回路２４と、入力がＮＯＲ回路２４の出力に接続されたインバータ２５と備えたものである。
累積手段は、Ｎｃｈトランジスタからなり入力（ドレイン）がインバータ２５の出力に接続されたスイッチ２６と、Ｐｃｈトランジスタからなりソースが電源にドレインがスイッチ２６の出力に接続されたスイッチ２７ａ、Ｎｃｈトランジスタからなりドレインがスイッチ２６の出力にソースがグランドにゲートが後述するインバータ２８の出力に接続されたスイッチ２７ｂ、入力がスイッチ２７ａ，２７ｂの接続部に接続されたインバータ２８からなるラッチ回路２９と、Ｎｃｈトランジスタからなり入力（ドレイン）がラッチ回路２９の出力に接続され、出力回路７１に判定出力するスイッチ３０とを備えたものである。
図４はこの発明の実施の形態１による半導体記憶装置のテストモード時の動作を示すタイミングチャートである。
【００１２】
次に動作について説明する。
図１において、半導体記憶装置のテストモード時には、まず、メモリアレイ３のテスト対象となる各メモリセル全てに、“０”または“１”の同一値が書き込まれる。
テスタから外部制御信号入力端子を通じて外部制御信号が入力されれば（図４の（ａ））、内部制御発生回路１は以下のように動作する。
図２において、インバータ１１が前段に設けられていない系統Ａでは、遅延回路１２ａで外部制御信号のパルスを遅延すると共に反転出力し、ＮＡＮＤ回路１３ａで外部制御信号のパルスとその遅延反転出力パルスとのＮＡＮＤを採ることにより、図４の（ｂ）に示すようなパルス幅の短い反転したパルスがノードＡから得られる。また、インバータ１１が前段に設けられた系統Ｂでは、インバータ１１で外部制御信号のパルスを遅延し、遅延回路１２ｂでその遅延した外部制御信号のパルスをさらに遅延すると共に反転出力し、ＮＡＮＤ回路１３ｂで遅延した外部制御信号のパルスとその遅延反転出力パルスとのＮＡＮＤを採ることにより、図４の（ｃ）に示すようなノードＡのパルスよりも遅れ、同様にパルス幅の短い反転したパルスがノードＢから得られる。ＮＡＮＤ回路１４は、ノードＡ，Ｂから入力されるパルスのＮＡＮＤを採ることにより、図４の（ｄ）に示すような外部制御信号の２倍の周波数の内部制御信号を発生することができる。
【００１３】
図１において、メモリアレイ制御回路２は、内部制御発生回路１により発生された内部制御信号のタイミングに基づいてアドレスを発生し、メモリアレイ３の順次異なるｎ×ｍ個単位のメモリセルからデータを読み出し、データアンプ４は、メモリアレイ３の各メモリセルから読み出される各データを増幅し、所定のレベルに変換する。
出力データ制御回路５１〜５ｍにおいて、データバスＤ１〜Ｄ（ｍ＋１）ｎは、メモリアレイ３のｎ×ｍ個単位のメモリセルから読み出される各データを、内部制御信号のタイミングに基づいて順次伝送する（図４の（ｅ），（ｆ））。
各出力データ制御回路５１〜５ｍには、ｎ本単位のデータバスに対応した判定累積回路がそれぞれ設けられ、メモリセルから読み出される各データの良否判定およびそれら良否判定の出力制御が行なわれる。
【００１４】
以下、出力データ制御回路５１に設けられた判定累積回路６１を代表して説明する。
図３において、まず、半導体記憶装置のテストモードの開始時には、スイッチ２７ａのゲートにワンショットパルスが入力され（図４の（ｇ））、スイッチ２７ａが一瞬だけオンすることにより、ノードＣが“１”にノードＤが“０”に初期化される（図４の（ｊ），（ｋ））。
その後、データバスＤ１〜Ｄｎを通じて入力される各データをＮＡＮＤ回路２１，２２によりＮＡＮＤを採り、インバータ２３により否定し、また、ＮＯＲ回路２４により、インバータ２３の出力とＮＡＮＤ回路２２の出力とのＮＯＲを採り、さらに、インバータ２５により否定することにより、インバータ２５の出力では、データバスＤ１〜Ｄｎを通じて入力される各データが全て“０”または“１”の同一値である場合、すなわち、判定結果が良の場合に“１”が出力され、データバスＤ１〜Ｄｎを通じて入力される各データが全て“０”または“１”の同一値でない場合、すなわち、判定結果が否の場合に“０”が出力される。
スイッチ２６は、内部制御信号の各タイミング毎にオンし（図４の（ｈ））、ラッチ回路２９に内部制御信号の各タイミング毎に出力される判定結果を累積する。すなわち、各タイミングにおいて連続して良判定されている間は、ノードＣが“１”であり続けることからインバータ２８の出力側のノードＤには、その“１”を反転した“０”が保持され続ける。また、１度でも否判定された場合に、ノードＣが“０”となることからインバータ２８の出力側のノードＤは、その“０”を反転した“１”となり、その結果、スイッチ２７ｂがオンしてノードＣの“０”が保持されることからノードＤには“１”が保持され続ける（図４の（ｊ），（ｋ））。
スイッチ３０は、判定結果の読み出しが必要な場合のみオンすることにより（図４の（ｉ））、ラッチ回路２９に累積した判定結果を図１における出力回路７１および外部入出力ピンＩ／Ｏ１を通じて出力させ、その外部入出力ピンＩ／Ｏ１から出力された判定結果が“０”の場合は良、“１”の場合は否と判断することができる。
【００１５】
なお、図２に示した内部制御発生回路では、系統Ａ，Ｂからなり、入力される外部制御信号の２倍の周波数の内部制御信号を発生する構成について示したが、内部制御発生回路として３系統以上の系統からなり、入力される外部制御信号の３倍以上の周波数の内部制御信号を発生する構成を採用しても良く、同様の効果を奏することができる。
また、図３に示した判定累積回路６１〜６ｍでは、複数の判定手段（ＮＡＮＤ回路２１からインバータ２５までの構成）に、各累積手段（スイッチ２６からスイッチ３０までの構成）を組み合わせた構成について示したが、複数の判定手段に対して１個の累積手段のみを組み合わせた構成であっても良く、構成を簡単にすると共にユーザにとって良否判定を容易に判断することができる。
【００１６】
また、図１では、外部制御信号の２倍の周波数の内部制御信号を発生し、メモリアレイ３から読み出しテストを高速化した例について示したが、メモリアレイ３への書き込みテストに適用することもできる。
図５はこの発明の実施の形態１による半導体記憶装置の他の例を示すブロック図であり、図において、入力回路８１〜８ｎは、外部入出力ピンＩ／Ｏ１〜Ｉ／Ｏｎに接続され、データを入力するものである。書き込みドライバ９は、入力回路８１〜８ｎおよびデータバスを通じて入力される各データを所定のレベルに変換し、書き込みデータとしてメモリアレイ３に書き込むものである。
このように構成しても、外部制御信号の２倍の周波数の内部制御信号を発生し、メモリアレイ制御回路２および書き込みドライバ９を２倍の速度で動作させれば、メモリアレイ３への書き込みテストを高速化することができる。
【００１７】
以上のように、この実施の形態１によれば、内部制御発生回路１により、外部制御信号の２倍の周波数の内部制御信号を発生することで、低速なテスタでも、外部制御信号の２倍の高速動作試験を行なうことができる。
また、スイッチ３０を設けたことにより、一度にまとめて判定出力することができ、判定出力回数を減少させることにより出力ノイズを低減させ、判定出力の読み出し誤りを低減させることができる。また、ユーザにとって良否判定を容易に判断することができる。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態１による半導体記憶装置を示すブロック図である。
【図２】この発明の実施の形態１による内部制御発生回路の詳細を示すブロック図である。
【図３】この発明の実施の形態１による判定累積回路の詳細を示すブロック図である。
【図４】この発明の実施の形態１による半導体記憶装置のテストモード時の動作を示すタイミングチャートである。
【図５】この発明の実施の形態１による半導体記憶装置の他の例を示すブロック図である。
【符号の説明】
【００１９】
１  内部制御発生回路（内部制御信号発生手段）、２  メモリアレイ制御回路（メモリアレイ制御手段）、３  メモリアレイ、４  データアンプ、５１〜５ｍ  出力データ制御回路、６１〜６ｍ  判定累積回路、７１〜７（ｍ＋１）ｎ  出力回路、８１〜８ｎ  入力回路、９  書き込みドライバ、１１，２３，２５，２８  インバータ、１２ａ，１２ｂ  遅延回路、１３ａ，１３ｂ，１４，２１，２２  ＮＡＮＤ回路、２４  ＮＯＲ回路、２６，２７ａ，２７ｂ，３０  スイッチ、２９  ラッチ回路、Ｄ１〜Ｄ（ｍ＋１）ｎ  データバス、Ｉ／Ｏ１〜Ｉ／Ｏ（ｍ＋１）ｎ  外部入出力ピン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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