(57)【要約】【課題】ＳＯＩ基板を用いた場合であっても、ＭＯＳＦＥＴと集積化が容易で、低抵抗で所望の大きさの電流を流すことができるショットキーバリアダイオードを提供する。【解決手段】複数の低濃度Ｎ型ＳＯＩ層１２と複数の高濃度Ｎ型ＳＯＩ層１３を交互に並べて形成する。そして、シリサイド層７を低濃度Ｎ型ＳＯＩ層１２上に形成する。シリサイド層７と低濃度Ｎ型ＳＯＩ層１２はショットキー接合を形成する。シリサイド層７と高濃度Ｎ型ＳＯＩ層１３間の距離を短くできるので、抵抗を下げることができる。また、シリサイド層７の数を増やすことで所望の大きさの電流を流すことができる。【選択図】図１
2006319096.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板に形成されたショットキーバリアダイオードであって、
前記ＳＯＩ基板の活性領域を囲うように形成された素子分離膜と、
前記活性領域に形成された高濃度拡散層と、
前記高濃度拡散層に隣接して形成された低濃度拡散層と、
前記低濃度拡散層上に形成され、前記低濃度拡散層とショットキー接合を形成するシリサイド層と、
を備え、
前記高濃度拡散層と前記低濃度拡散層とは交互に配置されていることを特徴とするショットキーバリアダイオード。
【請求項２】
前記素子分離膜の前記活性領域側の側面に形成されたサイドウォールをさらに備え、前記サイドウォール下において前記シリサイド層と前記素子分離膜とが隔てられていることを特徴とする請求項１に記載のショットキーバリアダイオード。
【請求項３】
前記低濃度拡散層は、前記シリサイド層が前記素子分離膜と接する部分に対応する位置にガードリング層を備えることを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
【請求項４】
前記高濃度拡散層と前記低濃度拡散層の境界部分に形成された部分素子分離膜をさらに備え、
前記低濃度拡散層は、前記シリサイド層が前記素子分離膜及び前記部分素子分離膜と接する部分に対応する位置にガードリング層を備えることを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
【請求項５】
前記ガードリング層は、前記高濃度拡散領域と接しないように形成されていることを特徴とする請求項４に記載のショットキーバリアダイオード。
【請求項６】
前記ＳＯＩ基板上に、前記シリサイド層を囲うように形成されたゲート構造を備えることを特徴とする請求項１に記載のショットキーバリアダイオード。
【請求項７】
ＭＯＳＦＥＴと同一ＳＯＩ基板上に形成されたことを特徴とする請求項１から６の何れかに記載のショットキーバリアダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波製品に適用可能なショットキーバリアダイオードに関する。
【背景技術】
【０００２】
ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ＳＢＤ）は、その低い順方向電圧Ｖｆを利用して高周波のスイッチングレギュレータ等に用いられている。
【０００３】
また、高速動作に適した薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）−ＭＯＳＦＥＴが高周波用途に使われようとしているが、ＳＢＤもＭＯＳＦＥＴと同一ＳＯＩ基板に形成することで、ＳＢＤを含んだＭＯＳ回路の集積化を図ることができる。
【０００４】
しかしながら、ＳＢＤをＳＯＩ基板に形成しようとすると、ＳＯＩ基板のシリコン膜（ＳＯＩ膜）が薄いため、低抵抗の高濃度Ｎ型埋め込み拡散層をＳＯＩ膜に設けることができない。
【０００５】
そのため、アノード電極・カソード電極間の抵抗（オン抵抗）が高くなって、動作速度が低下したり、所望の電流が流せない、という問題があった。
【０００６】
そこで、特許文献１に記載の発明は、内部に埋め込み酸化膜層を有するＳＯＩ基板を使用し、この基板の一方の主面側から埋め込み酸化膜層の表面まで、あるいは該埋め込み酸化膜層を突き抜けてＳＯＩ基板の基体表面まで掘り込んで複数のトレンチを形成し、隣接するトレンチ間に形成される凸状ブロックには横方向に、前記トレンチの側面側から低不純物濃度のＮ−層内に拡散して高不純物濃度のＮ＋層を形成し、少なくともアノード電極側となるトレンチ内にはバリアメタル層を形成した後、該バリアメタル層を有するトレンチ及び凸状ブロックを介して対抗するトレンチに、アノード電極及びカソード電極をそれぞれ形成して成り、デバイスの電流はＳＯＩ基板の主表面に対して縦方向ではなく横方向に流れるように形成されている。
【０００７】
そのため、アノード電極をＮ＋層の近くに配置することで、高抵抗なＮ−層の距離を短くし、抵抗を低くすることができる。
【０００８】
【特許文献１】特開２００４−５５６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の発明では、トレンチを形成する工程を追加する必要があり、ＭＯＳＦＥＴと同一工程で作成することができない。そのため、ＳＢＤとＭＯＳＦＥＴを同一基板上に作成しようとすると、製造工程が複雑になる。
【００１０】
また、トレンチの中に、電極材料を埋め込む必要があるので、トレンチの形状を大きくする必要がある。そのため、素子面積を縮小することが困難である。
【００１１】
さらに、トレンチを形成すると、その上部に多層配線を形成することも困難になる。
【００１２】
以上のように、特許文献１に記載のＳＢＤは、ＭＯＳＦＥＴ製造工程との整合性が低く、ＳＢＤをＭＯＳＦＥＴと同一ＳＯＩ基板に形成することは困難である。
【００１３】
そこで、本発明の目的は、ＳＯＩ基板を用いた場合であっても、ＭＯＳＦＥＴと集積化が容易で、低抵抗で所望の大きさの電流を流すことができるショットキーバリアダイオードを提供することである。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、ＳＯＩ基板に形成されたショットキーバリアダイオードであって、前記ＳＯＩ基板の活性領域を囲うように形成された素子分離膜と、前記活性領域に形成された高濃度拡散層と、前記高濃度拡散層に隣接して形成された低濃度拡散層と、前記低濃度拡散層上に形成され、前記低濃度拡散層とショットキー接合を形成するシリサイド層と、を備え、前記高濃度拡散層と、前記低濃度拡散層は交互に配置されていることを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、低濃度拡散層と高濃度拡散層が交互に隣接して配置されているため、ショットキー接合を形成するシリサイド層を両脇の高濃度拡散層の近くに配置することができる。そのため、順方向電流が抵抗の高い低濃度拡散層を流れる距離が短くなるため、オン抵抗を下げることができる。
【００１６】
また、ショットキー接合の数を調整することによって、抵抗を下げつつ、所望の電流を流すことができる。
【００１７】
さらに、ＭＯＳＦＥＴの製造工程と同じ工程により形成できるため、製造工程の複雑化に伴う製造コストが増加することなく、ＭＯＳＦＥＴとショットキバリアダイオードを同一基板上に形成することができる。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態に係るショットキーバリアダイオードの構成を示す断面図である。図２は、本実施の形態に係るショットキーバリアダイオードの上面図を示している。ここで、図１は、図２のＡ−Ａ線断面図に対応している。
【００１９】
シリコン基板１上に埋め込み酸化膜１１が形成されている。埋め込み酸化膜１１上の活性領域（ショットキーバリアダイオードが形成される領域）に、複数（図１の例では２）の低濃度Ｎ型ＳＯＩ層（Ｎ−層：低濃度拡散層）１２と複数（図１の例では３）の高濃度Ｎ型ＳＯＩ層（Ｎ＋層：高濃度拡散層）１３が交互に隣接して形成されている。
【００２０】
すなわち、活性領域にＮ＋層１３が形成され、Ｎ＋層１３に隣接してＮ−層１２が形成され、Ｎ＋層１３とＮ−層１２とは交互に配置されている。
【００２１】
また、図２に示すように、上面からみると、Ｎ＋層１３はＮ−層１２を囲うように形成されている。そして、埋め込み酸化膜１１上に、ＳＯＩ基板の活性領域を囲うように素子分離絶縁膜（以下、「素子分離膜」と称する場合がある。）４が形成されている。
【００２２】
低濃度Ｎ型ＳＯＩ層１２上には、アノード側シリサイド層７（以下単に「シリサイド層７」と称する場合がある。）が形成され、高濃度Ｎ型ＳＯＩ層１３上にはカソード側シリサイド層８（以下単に「シリサイド層８」と称する場合がある。）が形成されている。
【００２３】
そして、それぞれのシリサイド層７は配線９により互いに接続されている。また、シリサイド層８は、配線１０により互いに接続されている。
【００２４】
ここで、シリサイド層７は、低濃度Ｎ型ＳＯＩ層１２とショットキー接合を形成している。
【００２５】
また、シリサイド層７はアノード電極に対応し、シリサイド層８はカソード電極に対応している。
【００２６】
アノード電極・カソード電極間に順方向電圧を印加すると、順方向電流が、シリサイド層７から、ショットキー接合とＮ−層１２を介して、その両側に配置されたＮ＋層１３に流れる。そして、アノード電極・カソード電極間に逆方向電圧を印加すると、ショットキー接合によるバリアにより逆方向電流は僅かしか流れず、良好なショットキーダイオード特性が得られる。
【００２７】
本実施の形態に係るショットキーバリアダイオードの各構成部分の寸法・不純物濃度は、おおよそ以下のように形成されている。
【００２８】
シリサイド層８の幅は、０．５〜３μｍ、長さは、１〜５０μｍに形成されている。そして、シリサイド層７の幅は、０．２〜２μｍに形成される。また、シリサイド層７、８の膜厚は、１０〜４０ｎｍに形成されている。シリサイド層７は、Ｎ＋層１３から０．２〜１μｍ離れて形成されている。
【００２９】
埋め込み酸化膜層１１の厚さは、０．１〜０．５μｍに形成され、Ｎ＋層１３及びＮ−層１２の厚さは、０．０５〜０．５μｍに形成されている。
【００３０】
Ｎ−層１２の不純物濃度は、１０15〜１０18ｃｍ-3、Ｎ＋層１３の不純物濃度は、１０19〜１０22ｃｍ-3 に形成されている。
【００３１】
＜Ｂ．製造方法＞
次に、本実施の形態に係るショットキーバリアダイオードの製造方法について、図３から７を参照して説明する。
【００３２】
まず、シリコン基板１、埋め込み酸化膜１１、シリコン膜が積層されたＳＯＩ基板に、素子分離膜４を形成する。素子分離膜４は、シリコン膜１２のショットキーダイオードが形成される活性領域を囲うように形成する。続いて、リン等のＮ型不純物をシリコン膜に導入してＮ−層１２を形成する（図３）。
【００３３】
ここで、あらかじめＮ−層１２と同一の不純物濃度のシリコン膜が形成されたＳＯＩ基板を用いて、素子分離膜４を形成しても同様の構造が得られる。
【００３４】
次に、図４に示すように、最終的にＮ−層１２として残す部分を覆うように、フォトレジスト５１を形成する。そして、Ａｓ（砒素）等のＮ型不純物５２をＮ−層１２内にイオン注入などにより導入する。
【００３５】
続いて、絶縁膜５をＳＯＩ基板上に堆積し、Ｎ型不純物５２を熱処理（アニーリング）により活性化させる。Ｎ型不純物５２を活性化することにより、活性領域内にＮ−層１２とＮ＋層１３とが交互に形成される。
【００３６】
その後、絶縁膜５上にシリサイド層７，８が形成される領域を開口したフォトレジスト５３を形成する。そして、フォトレジスト５３を用いて、シリサイド層７，８形成領域の絶縁膜５をエッチングにより除去する（図５）。
【００３７】
続いて、フォトレジスト５３を除去後、シリコンとの反応性の高いコバルトやチタン等の金属膜１４をＳＯＩ基板上に堆積する（図６）。
【００３８】
そして、４００℃〜６００℃の熱処理により、金属膜１４がＮ−層１２、及びＮ＋層１３のシリコンと反応し、Ｎ−層１２及び、Ｎ＋層１３上に、シリサイド層７，８がそれぞれ形成される（図７）。
【００３９】
なお、金属膜１４は絶縁膜５とは反応しないので絶縁膜５上にシリサイド層は形成されない。
【００４０】
シリサイド層７，８を形成後、未反応の金属膜１４をウエットエッチング等によって取り除き、ＳＯＩ基板表面に絶縁保護膜（図示せず）を形成する。その後、アノード電極側の配線、カソード電極側の配線を形成するためのコンタクトが絶縁保護膜に開口され、金属配線９、１０（図では模式図）が施されて図１に示すＳＢＤが完成する。
【００４１】
＜Ｃ．効果＞
本実施の形態に係るショットキーバリアダイオードはＮ＋層１３がＮ−層１２に交互に隣接して形成されているので、Ｎ−層１２上に形成されたシリサイド層７からＮ＋層１３までの距離を短く配置することができる。
【００４２】
その結果、順方向電流が抵抗の高いＮ−層１２を流れる距離を短くできるので、オン抵抗を下げることができる。
【００４３】
また、Ｎ−層１２と、Ｎ＋層１３を交互に形成することで、Ｎ−層１２とＮ＋層１３の距離を離すことなく、ショットキー接合の数を増やすことができる。そのため、オン抵抗の増加なく、所望の大きさの電流を流すことができる。
【００４４】
具体的には、本実施の形態に係るショットキーバリアダイオードは、ショットキー接合領域の幅を０．５〜３μｍに制限して複数個設け、両側に低抵抗の高濃度Ｎ型拡散層を０．２〜１μｍに接近させて配置した構造になっている。そのため、所望の電流を流しつつ高速な動作が可能となる。
【００４５】
また、ＳＢＤをＭＯＳＦＥＴと同一基板に形成する際に、低濃度層１２はＰＭＯＳＦＥＴのボディ部、高濃度層はＮＭＯＳＦＥＴのソースドレイン層と同一工程で形成できる。
【００４６】
そのため、ＭＯＳＦＥＴの製造工程に特別な工程を付加することなくＳＢＤを作成することができる。
【００４７】
さらに、トレンチを形成する必要がないため、素子面積の縮小、多層配線を容易に形成することができる。
【００４８】
その結果、ＭＯＳＦＥＴとＳＢＤを容易に集積化することができる。
【００４９】
なお、本実施の形態では、図２に示すように、Ｎ−層１２を囲うようにＮ＋層１３を形成しているが、Ｎ−層１２を活性領域端まで形成してもよい。しかし、Ｎ＋層１３をＮ−層１２を囲うように形成することで、順方向電流が、図２中上下に配置されたＮ＋層１３へも流れ、より大きな電流を流すことが可能になる。
【００５０】
＜実施の形態２＞
＜Ａ．構成＞
図８は、本実施の形態に係るショットキーバリアダイオードの構成を示す上面図である。また、図９は、図８のＹ−Ｙ線断面図である。
【００５１】
本実施の形態に係るショットキーバリアダイオードは、シリサイド層７，８が活性領域の端部にまで形成されている（図８参照）。シリサイド層７，８の端部は、素子分離膜４に接している。そして、Ｎ−層１２は、シリサイド層７が素子分離膜４と接する部分に対応する位置にＰ型ガードリング層１５を備えている。
【００５２】
その他の構成は、実施の形態１と同様であり、実施の形態１と同一の構成には同一の符号を付し、重複する説明は省略する。
【００５３】
本実施の形態に係るショットキーバリアダイオードでは、シリサイド層７が活性領域端部まで達するように形成されている。そして、シリサイド層７の端部は、Ｐ型ガードリング層１５とオーミック接合を形成している。そのため、シリサイド層７のうち、Ｎ−層１２上に形成された部分がＮ−層１２とショットキー接合を形成する。
【００５４】
また、Ｐ型ガードリング層１５を形成したことにより、Ｐ型ガードリング層１５とＮ＋層１３により形成されるＰＮ接合がショットキー接合と並列に入った構造となる。
【００５５】
しかし、シリサイド層７とＮ−層１２により形成されるショットキー接合の順方向電圧Ｖｆは、ＰＮ接合の順方向電圧Ｖｆに比べて小さい。そのため、ショットキーバリアダイオードの順方向電圧Ｖｆは、ショットキー接合の順方向電圧Ｖｆによって決定される。
【００５６】
その結果、Ｐ型ガードリング層１５を形成しても、ショットキーバリアダイオードの動作に影響はなく、実施の形態１と同様のダイオード特性が得られる。
【００５７】
＜Ｂ．製造方法＞
次に本実施の形態に係るショットキーダイオードの製造方法について説明する。
【００５８】
実施の形態１に示した工程にしたがって、Ｎ型不純物５２を注入後（図４参照）、フォトレジスト５１を除去し、Ｎ−層１２のうち、Ｐ型ガードリング層１５が形成される部分を開口したフォトレジスト（図示せず）を形成する。
【００５９】
そして、フォトレジストをマスクにしてＰ型不純物を導入する。続いて、注入された不純物を活性化するための熱処理を行ってＰ型ガードリング層１５する。
【００６０】
その後、実施の形態１の図５以降と同様の工程にしたがって図８、９に示すショットキーバリアダイオードを完成する。
【００６１】
ＭＯＳＦＥＴと同一基板に形成する際には、ＮＭＯＳソースドレイン形成のための高濃度Ｎ型不純物注入工程に続いて、ＰＭＯＳソースドレインのＰ型不純物注入工程にて、ガードリング用のＰ型不純物の注入を行えばよい。その結果、製造工程の増加なく、ＳＢＤとＭＯＳＦＥＴを同時に形成することができる。
【００６２】
＜Ｃ．効果＞
シリサイド層７を活性領域端、つまり素子分離膜４まで形成すると、素子分離膜４と活性領域との間に生じるストレスにより、活性領域端でリーク電流を生じる。すなわち、ショットキー接合を介さずに流れる電流が生じる。
【００６３】
本実施の形態に係るショットキーバリアダイオードは、Ｎ−層１２のうち、シリサイド層７が素子分離膜４と接する部分にＰ型ガードリング層１５を形成している。
【００６４】
Ｐ型ガードリング層１５を形成することで、Ｐ型ガードリング層１５とＮ−層１２、Ｎ＋層１３間には空乏層が形成され、リーク電流が抑えられる。そのため、リーク電流の問題なく、シリサイド層７を活性領域端まで形成することができる。その結果、ＳＢＤの面積をより縮小化することができる。
【００６５】
＜実施の形態３＞
＜Ａ．構成＞
図１０は、実施の形態３に係るショットキーバリアダイオードの構成を示す断面図である。また、図１０は、図８におけるＹ−Ｙ線断面図に対応している。
【００６６】
本実施の形態に係るショットキーバリアダイオードは、素子分離膜４が活性領域表面より高く形成され、素子分離膜４の活性領域側の側面にはサイドウォール１６が形成されている。
【００６７】
そして、サイドウォール１６により、シリサイド層７が活性領域端部からサイドウォール１６の幅分内側に形成されている。すなわち、サイドウォール１６下においてシリサイド層７と素子分離膜４とが隔てられている。
【００６８】
ここで、サイドウォール１６の幅は、およそ０．０５〜０．１μｍである。
【００６９】
＜Ｂ．製造方法＞
次に、本実施の形態に係るショットキーバリアダイオードの製造方法について説明する。
【００７０】
本実施の形態では、実施の形態１の素子分離膜４の形成工程（図３）において、素子分離膜４を活性領域表面から０．２〜０．５μｍ程度高くなるように形成する。
【００７１】
そして、実施の形態１と同様にＮ−層１２、Ｎ＋層１３を形成した後（図４）、サイドウォール１６を素子分離膜４の活性領域側に形成する。
【００７２】
また、ＭＯＳＦＥＴと同一基板内に作成する場合には、ＭＯＳＦＥＴのゲート側壁のサイドウォール形成時に、ショットキーバリアダイオードのサイドウォール１６を形成する。このようにすることで、工程を増やすことなく、同時に本実施の形態に係るショットキーバリアダイオードを形成することができる。
【００７３】
サイドウォール１６形成後は、実施の形態１と同一の工程（図５〜７）にしたがって本実施の形態に係るショットキーバリアダイオードを完成する。
【００７４】
＜Ｃ．効果＞
本実施の形態に係るショットキーバリアダイオードでは、サイドウォール１６が活性領域端から一定の幅で形成される。そのため、サイドウォール１６により素子分離膜４に接しないようにシリサイド層７を形成することができる。その結果、シリサイド層７端部でのリーク電流の発生を防止しつつ、シリサイド層７の面積を大きくすることができる。
【００７５】
シリサイド層７の端から活性領域までの間隔をサイドウォール幅まで減らすことができるので、実施の形態３に比べてさらにショットキーバリアダイオード全体の面積が縮小でき、面積効率が上げることができる。
【００７６】
＜実施の形態４＞
＜Ａ．構成＞
図１１は、本実施の形態に係るショットキーバリアダイオードの構成を示す断面図である。そして、図１２は、本実施の形態に係るショットキーバリアダイオードの構成を示す上面図である。図１１は、図１２のＢ−Ｂ線断面図に対応している。
【００７７】
本実施の形態に係るショットキーバリアダイオードは、Ｎ＋層（高濃度拡散層）１３とＮ−層（低濃度拡散層）１２の境界部分に素子分離膜３０（部分素子分離膜）が形成されている。そして、素子分離膜３０によりシリサイド層７，８間が分離されている。
【００７８】
シリサイド層７，８を分離する素子分離膜３０下にはＳＯＩ膜が残るように、素子分離膜３０の膜厚が設定されている。そのため、残ったＳＯＩ膜部分を経由してアノード電極からカソード電極へ電流が流れる。
【００７９】
そして、Ｎ−層１２のうち、シリサイド層７の端が、素子分離膜４，３０と接する部分に対応する位置にはＰ型ガードリング層１５が形成されている。
【００８０】
Ｐ型ガードリング層１５は、素子分離膜３０の低濃度層１２側の一側面、及び、底面の一部に形成されている。
【００８１】
＜Ｂ．製造方法＞
次に、本実施の形態に係るショットキーバリアダイオードの製造方法について、図１３〜１８を参照して説明する。
【００８２】
まず、図１３に示すように、シリコン基板１、埋め込み酸化膜１１、シリコン膜（ＳＯＩ膜）３２が積層された基板に、素子分離膜４，３０とは異なる種類の絶縁膜５４を堆積する。その後、シリサイド層７，８が形成される領域を覆うようにフォトレジスト５５を形成する。続いて、フォトレジスト５５をマスクにして絶縁膜５４をエッチングし、さらにシリコン膜３２にトレンチを形成する。次に、トレンチの側面、及び、底面に斜めイオン注入によってボロン（Ｂ＋）等のＰ型不純物５６を注入する（図１３）。
【００８３】
次に、フォトレジスト５５を除去した後、図１４に示すように、フォトレジスト５７で活性領域を覆い、露出しているシリコン膜３２をエッチングして除去する。続いて、フォトレジスト５７を除去後、素子分離膜４，３０となる絶縁膜を厚く堆積し、その後、ＣＭＰ等にて絶縁膜５４が露出するように削り取る。活性領域を囲うように素子分離膜４が形成され、シリサイド膜７，８間には素子分離膜３０が形成される。絶縁膜の堆積による熱処理により、若しくはアニーリング処理を追加することにより、Ｐ型不純物５６が活性化されてＰ型ガードリング層１５が形成される（図１５）。
【００８４】
次に、素子分離膜４，３０をマスクにしてイオン注入することによりＮ−層１２を形成する。
【００８５】
具体的には、絶縁膜５４を除去後、注入エネルギーを調整しながら複数回に分けてシリコン膜３２にリン等のＮ型不純物５２を注入する。そうして、素子分離膜３０の下部を含む活性領域全体にＮ型不純物５２を注入する（図１６）。そして、アニーリング処理にてＮ型不純物５２の活性化を行ってＮ−層１２を形成する。
【００８６】
次に、シリサイド層７が形成される領域を覆うようにフォトレジスト（マスク）５１を形成する。
【００８７】
すなわち、フォトレジスト５１をショットキー接合部（シリサイド層７が形成される領域）を覆うように形成する。
【００８８】
次に、素子分離膜３０、及びフォトレジスト５１を用いてイオン注入することによりＮ＋層を形成する。
【００８９】
すなわち、シリサイド層８が形成されるカソードコンタクト形成領域にＡｓ等のＮ型不純物５２を高濃度に注入する（図１７）。
【００９０】
この時、素子分離膜３０もＮ型不純物５２を注入する時のマスクとなるため、僅かなフォトレジスト５１の重ね合わせずれに対して、ショットキー接合部とＮ＋層１３（カソードコンタクト拡散層）間の距離は影響を受けない。
【００９１】
アニーリングによりＮ型不純物を活性化してＮ＋層１３を形成後、反応性の金属膜１４を堆積し、熱処理によるシリコンとの反応でシリサイド層７，８を形成する（図１８）。
【００９２】
以降の工程は、実施の形態１と同様の工程を行い、図１１に示すＳＢＤが完成する。
【００９３】
＜Ｃ．効果＞
実施の形態１に係るショットキーバリアダイオードでは、絶縁膜５によってシリサイド層７とＮ＋層１３とが分離されている。
【００９４】
そして、絶縁膜５を形成するためのフォトレジスト５３は、Ｎ＋層１３を形成するためのフォトレジスト５１を除去すると跡が残らないため、素子分離膜４に重ね合わせて形成する必要がある。
【００９５】
フォトレジスト５１とフォトレジスト５３は、素子分離膜４を介して間接的に重ね合わせられるため、フォトレジスト５３の幅は、重ね合わせマージンを考慮して広く形成する必要がある。その結果、絶縁膜５の幅は広くなる。
【００９６】
一方、本実施の形態に係るショットキーバリアダイオードでは、素子分離膜３０によって、シリサイド層７とＮ＋層１３とが分離されている。
【００９７】
そして、素子分離膜４，３０に対してフォトレジスト５１を直接重ね合わせることができるため、重ね合わせマージンを少なくすることができる。そのため、素子分離膜３０の幅を狭く形成することができる。その結果、ショットキーバリアダイオードの形成面積をより縮小化することができる。
【００９８】
また、活性領域端部でのリーク電流を抑えるためのＰ型ガードリング層１５の形成も、素子分離膜３０形成のマスクを利用するので、Ｐ型ガードリング層１５形成のためのマスク合わせが不要になる。
【００９９】
＜実施の形態５＞
＜Ａ．構成＞
図１９は、本実施の形態に係るショットキーバリアダイオードの構成を示す断面図である。
【０１００】
本実施の形態に係るショットキーバリアダイオードは、実施の形態４に比べて、Ｐ型ガードリング層１５が素子分離膜３０の一側面のみに形成され、底面には形成されていない。
【０１０１】
すなわち、ガードリング層１５は、Ｎ＋層１３と接しないように形成されている。
【０１０２】
その他の構成は実施の形態４と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【０１０３】
＜Ｂ．製造方法＞
次に、図２０から２２を参照して、本実施の形態に係るショットキーバリアダイオードの製造方法について説明する。
【０１０４】
まず、図２０に示すように、シリコン基板１、埋め込み酸化膜１１、シリコン膜３２が積層されたＳＯＩ基板に、素子分離膜４とは異なる種類の絶縁膜５４を堆積する。その後、シリサイド層７，８が形成される領域を覆うようにフォトレジスト５５を形成する。
【０１０５】
このフォトレジスト５５をマスクにして絶縁膜５４をエッチングし、さらにシリコン膜３２に浅くトレンチを形成する。
【０１０６】
この後、トレンチの側面、及び、底面に斜めイオン注入によってボロン（Ｂ+）等のＰ型不純物５６を注入する（図２０）。
【０１０７】
次に、図２１に示すように、フォトレジスト５５を用いて２回目のトレンチエッチングを行い、トレンチの底面部に注入されたＰ型不純物５６を含むシリコン膜３２を除去する。
【０１０８】
その後は、実施の形態４と同一の工程を行って、図２２に示すように、素子分離膜４，３０、Ｐ型ガードリング層１５が形成される。この時、素子分離膜３０底面のＰ型不純物５６は除去されているため、Ｐ型ガードリング層１５は素子分離膜３０の底面には形成されず、側面にだけ形成される。
【０１０９】
以後は実施の形態４と同一の工程（図１６〜１８参照）を経て、図１９に示したＳＢＤを得ることができる。
【０１１０】
＜Ｃ．効果＞
実施の形態４に係るショットキーバリアダイオードは、Ｐ型ガードリング層１５が素子分離膜３０の底面において、不純物濃度の高いＮ＋層１３と接し、ＰＮ接合を形成している。そしてこのＰＮ接合は、Ｎ＋層１３の不純部濃度が高いため、逆方向耐圧が低くなっている。そのため、実施の形態４に係るショットキーバリアダイオードは、逆方向耐圧が低くなる。
【０１１１】
本実施の形態に係るショットキーバリアダイオードは、Ｐ型ガードリング層１５とＮ＋層１３とが素子分離膜３０の底面で接触しない構造となっている。
【０１１２】
その結果、実施の形態４のショットキーバリアダイオードに比べて逆方向耐圧を向上すことができる。
【０１１３】
＜実施の形態６＞
＜Ａ．構成＞
図２３は、実施の形態６に係るショットキーバリアダイオードの構成を示す断面図である。また、図２４は、実施の形態６に係るショットキーバリアダイオードの構成を示す上面図である。図２３は、図２４のＣ−Ｃ線断面図に対応している。
【０１１４】
本実施の形態に係るショットキーバリアダイオードは、ＭＯＳＦＥＴのゲート構造と同一の構造体（以下、ＭＯＳＦＥＴとの類似から、「ゲート構造」と称する場合がある。）３１によってシリサイド層７，８を分離している。
【０１１５】
そして、図２４に示されるように、ゲート構造３１は、シリサイド層７及びＮ−層１２によって形成されるショットキー接合部を囲うように形成されている。
【０１１６】
ゲート構造３１は、ゲート絶縁膜１８、ゲート電極１９、シリサイド層２１、及びサイドウォール層２０から形成されている。
【０１１７】
ゲート絶縁膜１８上にポリシリコンからなるゲート電極１９が形成され、ゲート電極１９上にシリサイド層２１が形成されている。そして、ゲート電極１９及びシリサイド層２１の両側にはサイドウォール層２０が形成されている。
【０１１８】
ゲート構造３１のゲート長は、０．０５μｍ〜０．５μｍ程度に形成され、ポリシリコンを材料とするゲート電極１９中には高濃度（１０19〜１０22ｃｍ-3）のＮ型不純物が含まれる。
【０１１９】
＜Ｂ．製造方法＞
次に、図２５から２８を参照して、本実施の形態に係るショットキーバリアダイオードの製造方法について説明する。
【０１２０】
まず、図２５に示すように、ＳＯＩ基板に形成されたシリコン膜（ＳＯＩ膜）に、活性領域を囲うように素子分離膜４を形成する。
【０１２１】
ここで、ＳＯＩ基板は、シリコン基板１上に埋め込み酸化膜１１が形成され、埋め込み酸化膜１１上にシリコン膜（ＳＯＩ膜）が積層された構造を備えている。
【０１２２】
そして、リン等のＮ型不純物を活性領域に導入してＮ−層１２を形成する（図２５）。
【０１２３】
ここで、あらかじめ所望のＮ型不純物濃度のシリコン膜が形成されたＳＯＩ基板を用いて、素子分離膜４を形成しても同様の構造が得られる。
【０１２４】
次に、ＭＯＳＦＥＴ形成工程と同様に、Ｎ−層１２上に薄い酸化膜１８形成する。そして、ポリシリコン膜をＳＯＩ基板上に堆積する。
【０１２５】
そして、ゲート電極１９を形成する部分を覆うようにフォトレジスト６０を形成する。次に、フォトレジスト６０を用いてポリシリコン膜をエッチングする。その結果、シリサイド層７が形成される領域を囲うように、ゲート電極１９が形成される（図２６）。
【０１２６】
次に、フォトレジスト６０を除去後、サイドウォール２０を形成するための絶縁膜を堆積し、異方性エッチングを行うことによってゲート電極１９の側面にサイドウォール２０を形成する。この時、同時に薄い酸化膜１８もエッチングされ、Ｎ−層１２のシリコン面が露出する。
【０１２７】
続いて、シリサイド層７が形成される領域を覆うようにフォトレジスト５１を形成する。そして、フォトレジスト５１及びゲート構造３１をマスクにして、Ｎ＋層１３が形成される領域にＡｓ等のＮ型不純物５２を高濃度に注入する（図２７）。
【０１２８】
この時、実施の形態４，５と同様に、ゲート構造３１も注入時のマスクとなるため、僅かなフォトレジスト５１の重ね合わせずれに対して、シリサイド層７とＮ＋層１３間の距離は影響を受けない。
【０１２９】
アニーリングによりＮ型不純物５２を活性化してＮ＋層１３を形成後、反応性の金属膜１４を堆積する。そして、熱処理により、金属膜１４とシリコン膜とを反応させ、シリサイド層７，８を形成する（図２８）。
【０１３０】
以降は、実施の形態１と同様のプロセスを行い、図２３に示すＳＢＤを得ることができる。
【０１３１】
＜Ｃ．効果＞
本実施の形態に係るショットキーバリアダイオードは、実施の形態４、５と同様に、シリサイド層７とＮ＋層１３間の距離が、ゲート構造３１の幅で決定されるため、Ｎ＋層１３を形成するためのマスクの重ねずれマージンを考える必要がなく、そのマージン分だけ素子面積を縮小できる。
【０１３２】
さらに、本実施の形態に係るショットキーバリアダイオードは、シリコン膜上にゲート構造３１が形成されている。そのため、アノード電極からカソード電極に流れる電流経路のシリコン膜１２の膜厚が厚くなり、実施の形態４若しくは５に示した構造に比べてオン抵抗をさらに下げることができる。
【０１３３】
また、本実施の形態に係るショットキーバリアダイオードでは、ゲート電極１９をアノード電極と接続することで、逆バイアス時に、ゲート絶縁膜１８下に反転層を形成することができる。
【０１３４】
逆バイアス印加時には、シリサイド層７の端部に電界が集中し、シリサイド層７の端部でショットキー接合の電圧破壊が起こり易い。
【０１３５】
本実施の形態に係るショットキーバリアダイオードは、逆バイアス電圧が大きくなると、反転層はシリサイド層７の端部にまで広がる。そして、反転層により、シリサイド層７の端部が覆われ、端部での電界が弱められる。その結果、ショットキーバリアダイオードの耐圧を向上することができる。
【０１３６】
なお、それほど耐圧を考慮する必要がない場合は、ゲート電極１９をグランドに繋ぐ構造でもよい。
【０１３７】
＜実施の形態７＞
＜Ａ．構成＞
図２９は、本実施の形態に係るショットキーバリアダイオードの構成を示す断面図である。
【０１３８】
本実施の形態に係るショットキーバリアダイオードは、同一ＳＯＩ基板にＭＯＳＦＥＴが形成されている。
【０１３９】
埋め込み酸化膜１１上に、ショットキーバリアダイオード、ＭＯＳＦＥＴが形成されるシリコン膜からなる活性領域が形成されている。
【０１４０】
そして、埋め込み酸化膜１１上に、活性領域を囲うように素子分離膜４が形成されている。
【０１４１】
ＭＯＳＦＥＴ形成領域のシリコン膜上にゲート構造３１が形成されている。ゲート構造３１は、ゲート酸化膜１８上にゲート電極１９が形成され、ゲート電極１９上にシリサイド層２１が形成されている。そして、ゲート電極１９及びシリサイド層２１の両側には、サイドウォール２０が形成されている。
【０１４２】
活性領域内には、ゲート電極１９を挟むようにエクステンション層２３が形成されている。そして、ゲート構造３１を挟むように、ソース・ドレインとなるＮ＋層１３が活性領域内に形成されている。
【０１４３】
活性領域のうち、エクステンション層２３に挟まれた領域は、低濃度Ｐ型不純物層（Ｐ型ボディ領域）２２となっている。
【０１４４】
Ｎ＋層１３上には、シリサイド層８が形成されている。そして、シリサイド層８、シリサイド層２１上には、ソース・ドレイン及びゲートの配線がそれぞれ形成されている。
【０１４５】
図２９においては、ソースに接続される配線２４、ドレインに接続される配線２６、及びゲートに接続される配線２５をそれぞれ模式化して表している。
【０１４６】
その他の構成は、実施の形態６と同様であり、実施の形態６と同一の構成には同一の符号を付し、重複する説明は省略する。
【０１４７】
＜Ｂ．製造方法＞
次に、図３０から３４を参照して、本実施の形態に係るショットキーバリアダイオードの製造方法について説明する。
【０１４８】
まず、図３０に示すように、シリコン基板１、埋め込み酸化膜１１、低濃度Ｐ型シリコン膜（ＳＯＩ膜）が積層されたＳＯＩ基板に、活性領域のシリコン膜を囲うように、素子分離膜４を形成する。
【０１４９】
そして、ＮＭＯＳＦＥＴのＰ型ボディ領域２２となる領域を覆うようにフォトレジスト６１を形成する。
【０１５０】
そして、リン等のＮ型不純物５２をＳＯＩ膜にイオン注入などにより導入する（図３０）。
【０１５１】
次に、熱処理を行ってＮ型不純物５２を活性化し、Ｎ−層１２を形成する。続いて、ＮＭＯＳＦＥＴのＶｔ調整用のチャネル注入が行われる（図示せず）。
【０１５２】
次に、ゲート絶縁膜１８を活性領域上に形成し、ポリシリコン膜を堆積する。その後、フォトレジスト６０を形成してポリシリコン膜をエッチングし、ＮＭＯＳＦＥＴのゲート電極１９を形成する。そして、ショットキーバリア形成領域には、シリサイド層７の形成領域を囲うように、ゲート電極１９を形成する（図３１）。
【０１５３】
フォトレジスト６０を除去後、ＮＭＯＳＦＥＴ形成領域を開口した新たなフォトレジスト６３を形成する。
【０１５４】
そして、ＮＭＯＳＦＥＴのエクステンション層を形成するために、Ｎ型不純物をイオン注入する（図３２）。
【０１５５】
フォトレジスト６３を除去後、サイドウォール用の絶縁膜を堆積し、異方性エッチングを行うことによってポリシリコン電極１９の側面にサイドウォール２０を形成する。同時にゲート絶縁膜１８もエッチングされシリコン面が露出する。
【０１５６】
次に、シリサイド層７が形成される領域を覆うようにフォトレジストパターン５１を形成する。そして、ショットキーバリアダイオードのＮ＋層１３、ＮＭＯＳＦＥＴのソース・ドレインとなるＮ＋層１３が形成される領域に、Ａｓ等のＮ型不純物５２を高濃度に注入する（図３３）。
【０１５７】
アニーリング処理により、ＮＭＯＳＦＥＴには、エクステンション層２３及びソース・ドレインとなるＮ＋層１３を形成し、ショットキーバリアダイオードにはＮ＋層１３を形成する。
【０１５８】
続いて、反応性の高い金属膜１４をＳＯＩ基板上に堆積し、熱処理を行って金属膜１４とシリコンとを反応させシリサイド層７、８、２１を形成する（図３４）。
【０１５９】
以降は実施の形態１と同様の工程を行い、図２９に示すＮＭＯＳＦＥＴと集積されたＳＢＤが完成する。
【０１６０】
＜Ｃ．効果＞
本実施の形態は、実施の形態６において示したＳＢＤがＭＯＳＦＥＴ製造工程の一部を用いて製造され、ＭＯＳ−ＬＳＩに集積化できる構造であることを具体的に示した。
【０１６１】
本実施の形態に示されたように、ＭＯＳＦＥＴの製造工程で実施の形態６に示したＳＢＤが形成できるため、製造工程の増加なく、集積化が可能である。
【０１６２】
実施例１〜５についてもＭＯＳの製造工程を用いて形成しており、容易に集積化できる。
【図面の簡単な説明】
【０１６３】
【図１】実施の形態１に係るショットキーバリアダイオードの構成を示す断面図である。
【図２】実施の形態１に係るショットキーバリアダイオードの構成を示す上面図である。
【図３】実施の形態１に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図４】実施の形態１に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図５】実施の形態１に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図６】実施の形態１に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図７】実施の形態１に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図８】実施の形態２に係るショットキーバリアダイオードの構成を示す上面図である。
【図９】実施の形態２に係るショットキーバリアダイオードの構成を示す断面図である。
【図１０】実施の形態３に係るショットキーバリアダイオードの構成を示す断面図である。
【図１１】実施の形態４に係るショットキーバリアダイオードの構成を示す断面図である。
【図１２】実施の形態４に係るショットキーバリアダイオードの構成を示す上面図である。
【図１３】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１４】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１５】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１６】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１７】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１８】実施の形態４に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図１９】実施の形態５に係るショットキーバリアダイオードの構成を示す断面図である。
【図２０】実施の形態５に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２１】実施の形態５に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２２】実施の形態５に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２３】実施の形態６に係るショットキーバリアダイオードの構成を示す断面図である。
【図２４】実施の形態６に係るショットキーバリアダイオードの構成を示す上面図である。
【図２５】実施の形態６に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２６】実施の形態６に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２７】実施の形態６に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２８】実施の形態６に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図２９】実施の形態７に係るショットキーバリアダイオードの構成を示す断面図である。
【図３０】実施の形態７に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図３１】実施の形態７に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図３２】実施の形態７に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図３３】実施の形態７に係るショットキーバリアダイオードの製造工程を示す断面図である。
【図３４】実施の形態７に係るショットキーバリアダイオードの製造工程を示す断面図である。
【符号の説明】
【０１６４】
１  シリコン基板、４，３０  素子分離絶縁膜、７  アノード側シリサイド層、８  カソード側シリサイド層、１１  埋め込み酸化膜、１２  低濃度Ｎ型ＳＯＩ層、１３  高濃度Ｎ型ＳＯＩ層、１４  金属膜、１５  Ｐ型ガードリング層、３１  ゲート構造、５１，５３，５５，５７  フォトレジスト、５４  絶縁膜、５６  Ｐ型不純物。
【図１】
2006319096.tif 000003
【図２】
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【図３】
2006319096.tif 000005
【図４】
2006319096.tif 000006
【図５】
2006319096.tif 000007
【図６】
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【図７】
2006319096.tif 000009
【図８】
2006319096.tif 000010
【図９】
2006319096.tif 000011
【図１０】
2006319096.tif 000012
【図１１】
2006319096.tif 000013
【図１２】
2006319096.tif 000014
【図１３】
2006319096.tif 000015
【図１４】
2006319096.tif 000016
【図１５】
2006319096.tif 000017
【図１６】
2006319096.tif 000018
【図１７】
2006319096.tif 000019
【図１８】
2006319096.tif 000020
【図１９】
2006319096.tif 000021
【図２０】
2006319096.tif 000022
【図２１】
2006319096.tif 000023
【図２２】
2006319096.tif 000024
【図２３】
2006319096.tif 000025
【図２４】
2006319096.tif 000026
【図２５】
2006319096.tif 000027
【図２６】
2006319096.tif 000028
【図２７】
2006319096.tif 000029
【図２８】
2006319096.tif 000030
【図２９】
2006319096.tif 000031
【図３０】
2006319096.tif 000032
【図３１】
2006319096.tif 000033
【図３２】
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【図３３】
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【図３４】
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