(57)【要約】【課題】  光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準クロック信号を安定かつ低ジッタで精度よく生成するクロック信号生成回路を提供する。【解決手段】  本発明によるクロック信号生成回路は、外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、デジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、信号抽出部から出力された信号の周波数に比例した周波数の書き込み用基準クロック信号を生成して出力する信号生成部とを有する。信号抽出部は、外部から入力された所定のクロック信号に同期したタイミングで、外部から入力された制御信号に応じて、周波数帯域の中心周波数がウォブル信号の周波数に一致するように中心周波数を変化させる。【選択図】図２
2006024265.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準クロック信号を生成して出力するクロック信号生成回路であって、
外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、
前記デジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、
前記信号抽出部から出力された信号の周波数に比例した周波数の前記書き込み用基準クロック信号を生成して出力する信号生成部と
を備え、
前記信号抽出部は、外部から入力された所定のクロック信号に同期したタイミングで、外部から入力された制御信号に応じて、前記周波数帯域の中心周波数が前記ウォブル信号の周波数に一致するように前記中心周波数を変化させることを特徴とするクロック信号生成回路。
【請求項２】
前記信号変換部及び信号生成部はデジタル回路で形成されることを特徴とする請求項１に記載のクロック信号生成回路。
【請求項３】
前記信号抽出部は、入力信号に対して所定の演算係数を用いて演算を行う少なくとも１つの演算器を有するデジタルフィルタで構成され、
前記デジタルフィルタを通過する信号の前記周波数帯域の中心周波数は、前記演算係数値に応じて変化し、
前記演算係数値は前記制御信号によって設定されることを特徴とする請求項１又は２に記載のクロック信号生成回路。
【請求項４】
前記中心周波数が前記書き込み用基準クロック信号の周波数から得られる前記ウォブル信号の周波数に一致するように前記制御信号を生成して出力する抽出制御部を備えることを特徴とする請求項３に記載のクロック信号生成回路。
【請求項５】
前記抽出制御部は、前記デジタルフィルタの周波数帯域の中心周波数と前記演算係数値との関係を示すテーブルを備え、前記中心周波数が書き込み用基準クロック信号の周波数から得られる前記ウォブル信号の周波数に一致するように、前記テーブルを用いて演算係数値を選択し、前記デジタルフィルタの演算器に対して、その選択した演算係数値になるように前記制御信号を生成して出力することを特徴とする請求項４に記載のクロック信号生成回路。
【請求項６】
前記演算器、及び前記演算係数は、それぞれ乗算器、及び乗算係数であり、
前記デジタルフィルタは、
複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、
前記第１の加算器の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、
前記第１の遅延素子の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、
前記第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、
前記第２の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第３及び第４の各乗算器と、
前記第１の加算器の出力信号に対して、設定された乗算係数を用いて乗算を行う第５の乗算器と
を備え、
前記第１の加算器は、入力された前記デジタル信号と、前記第１及び第３の各乗算器の出力信号をそれぞれ加算し、
前記第２の加算器は、前記第２、第４及び第５の各乗算器の出力信号をそれぞれ加算し、
前記第１、第２、第３、第４及び第５の各乗算器の乗算係数は、前記制御信号によってそれぞれ設定されることを特徴とする請求項５に記載のクロック信号生成回路。
【請求項７】
前記演算器及び前記演算係数は、それぞれ乗算器、及び乗算係数であり、
前記デジタルフィルタは、
複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、
前記第１の加算器の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、
前記第１の遅延素子の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、
前記第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、
前記第２の遅延素子の出力信号に対して、設定された乗算係数を用いて乗算を行う第３及び第４の各乗算器と、
前記第１の加算器の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第５の乗算器と
を備え、
前記第１の加算器は、入力された前記デジタル信号、前記第２の遅延素子の出力信号、並びに前記第１、第２及び第３の各乗算器の出力信号をそれぞれ加算し、
前記第２の加算器は、前記第４及び第５の各乗算器の出力信号をそれぞれ加算し、
前記第１の乗算器の乗算係数は一定値であり、前記第４の乗算器の乗算係数は、前記第５の乗算器の乗算係数の符号を反転したものであることを特徴とする請求項５に記載のクロック信号生成回路。
【請求項８】
前記デジタルフィルタは、前記制御信号によって、前記第２、第３、第４及び第５の各乗算器の乗算係数がそれぞれ設定されることを特徴とする請求項７に記載のクロック信号生成回路。
【請求項９】
前記抽出制御部は、前記周波数帯域に応じて異なる複数の前記テーブルを備え、それらのテーブルの中から１つのテーブルを排他的に選択することを特徴とする請求項５から８のいずれかに記載のクロック信号生成回路。
【請求項１０】
光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準クロック信号を生成するクロック信号生成回路を備えた光ディスク装置であって、
前記クロック信号生成回路は、
外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、
前記デジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、
前記信号抽出部から出力された信号の周波数に比例した周波数の前記書き込み用基準クロック信号を生成して出力する信号生成部と
を備え、
前記信号抽出部は、外部から入力された所定のクロック信号に同期したタイミングで、外部から入力された制御信号に応じて、前記周波数帯域の中心周波数が前記ウォブル信号の周波数に一致するように前記中心周波数を変化させることを特徴とする光ディスク装置。
【請求項１１】
前記信号変換部及び信号生成部はデジタル回路で形成されることを特徴とする請求項１０に記載の光ディスク装置。
【請求項１２】
前記信号抽出部は、入力信号に対して所定の演算係数を用いて演算を行う少なくとも１つの演算器を有するデジタルフィルタで構成され、
前記デジタルフィルタを通過する信号の前記周波数帯域の中心周波数は、前記演算係数値に応じて変化し、
前記演算係数値は前記制御信号によって設定されることを特徴とする請求項１０又は１１に記載の光ディスク装置。
【請求項１３】
前記中心周波数が前記書き込み用基準クロック信号の周波数から得られる前記ウォブル信号の周波数に一致するように前記制御信号を生成して出力する抽出制御部を備えることを特徴とする請求項１２に記載の光ディスク装置。
【請求項１４】
前記抽出制御部は、前記デジタルフィルタの周波数帯域の中心周波数と前記演算係数値との関係を示す少なくとも１つのテーブルを備え、前記中心周波数が書き込み用基準クロック信号の周波数から得られる前記ウォブル信号の周波数に一致するように、前記テーブルを用いて演算係数値を選択し、前記デジタルフィルタの演算器に対して、その選択した演算係数値になるように前記制御信号を生成して出力することを特徴とする請求項１３に記載の光ディスク装置。
【請求項１５】
前記演算器、及び前記演算係数は、それぞれ乗算器、及び乗算係数であり、
前記デジタルフィルタは、
複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、
前記第１の加算器の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、
前記第１の遅延素子の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、
前記第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、
前記第２の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第３及び第４の各乗算器と、
前記第１の加算器の出力信号に対して、設定された乗算係数を用いて乗算を行う第５の乗算器と
を備え、
前記第１の加算器は、入力された前記デジタル信号と、前記第１及び第３の各乗算器の出力信号をそれぞれ加算し、
前記第２の加算器は、前記第２、第４及び第５の各乗算器の出力信号をそれぞれ加算し、
前記第１、第２、第３、第４及び第５の各乗算器の乗算係数は、前記制御信号によってそれぞれ設定されることを特徴とする請求項１４に記載の光ディスク装置。
【請求項１６】
前記演算器、及び前記演算係数は、それぞれ乗算器、及び乗算係数であり、
前記デジタルフィルタは、
複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、
前記第１の加算器の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、
前記第１の遅延素子の出力信号を前記クロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、
前記第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、
前記第２の遅延素子の出力信号に対して、設定された乗算係数を用いて乗算を行う第３及び第４の各乗算器と、
前記第１の加算器の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第５の乗算器と
を備え、
前記第１の加算器は、入力された前記デジタル信号、前記第２の遅延素子の出力信号、並びに前記第１、第２及び第３の各乗算器の出力信号をそれぞれ加算し、
前記第２の加算器は、前記第４及び第５の各乗算器の出力信号をそれぞれ加算し、
前記第１の乗算器の乗算係数は一定値であり、前記第４の乗算器の乗算係数は、前記第５の乗算器の乗算係数の符号を反転したものであることを特徴とする請求項１４に記載の光ディスク装置。
【請求項１７】
前記デジタルフィルタは、前記制御信号によって、前記第２、第３、第４及び第５の各乗算器の乗算係数がそれぞれ設定されることを特徴とする請求項１６に記載の光ディスク装置。
【請求項１８】
前記抽出制御部は、前記周波数帯域に応じて異なる複数の前記テーブルを備え、それらのテーブルの中から１つのテーブルを排他的に選択することを特徴とする請求項１４から１７のいずれかに記載の光ディスク装置。
【請求項１９】
前記抽出制御部は、光ディスクの種類に対応した複数のテーブルを備え、それらのテーブルの中から、データの記録を行う光ディスクの種類に応じて１つのテーブルを排他的に選択することを特徴とする請求項１４から１８のいずれかに記載の光ディスク装置。
【請求項２０】
前記抽出制御部は、前記ウォブル信号の入力開始時に、前記クロック信号生成回路の外部から入力された前記制御信号に応じて前記中心周波数を変化させることを特徴とする請求項１０から１９のいずれかに記載の光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたウォブル信号の周波数に比例した周波数の書き込み用基準クロック信号を出力するクロック信号生成回路、及びそのクロック信号生成回路を用いた光ディスク装置に関する。
【背景技術】
【０００２】
現在、大容量の光情報記録媒体として種々の光ディスクが実用化されている。このような光ディスクには、例えば、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｃ − Ｒｅｃｏｒｄａｂｌｅ）やＤＶＤ−Ｒ／＋Ｒ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ−Ｒｅｃｏｒｄａｂｌｅ／＋Ｒｅｃｏｒｄａｂｌｅ）等のデータ追記型の光ディスクと、ＣＤ−ＲＷ（Ｃｏｍｐａｃｔ Ｄｉｓｃ − ＲｅＷｒｉｔａｂｌｅ）、ＤＶＤ−ＲＷ／＋ＲＷ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ−ＲｅＷｒｉｔａｂｌｅ／＋ＲｅＷｒｉｔａｂｌｅ）、及びＤＶＤ−ＲＡＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の書き換え型の光ディスクがある。このような追記型や書き換え型の光ディスクにおいては、位置検索に必要なアドレス情報や光ディスクの回転数を制御するための同期信号等の情報が、予め光ディスク上に記録（プリフォーマット）されている。この情報の記録は、光ディスクにおけるグルーブトラックの生成時に、そのグルーブトラックを半径方向にウォブリングさせることにより行われる。
【０００３】
従来、上述したような光ディスクに対しては、１枚の光ディスクに収められる情報量が最大となるように、線速度一定（ＣＬＶ：Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）方式による記録が行われている。この場合、光ディスクは、ＣＬＶ方式の回転制御を行った時に上記ウォブルリングから検出されるウォブル信号の周波数、すなわちウォブル周波数が一定になるようにプリフォーマットされる。
【０００４】
一方、光ディスクにＣＬＶ方式でデータを記録する光ディスク装置においては、アクセスする半径位置によって光ディスクのスピンドル回転数を変化させる必要があるため、安定な回転数になるまで時間がかかり、高速アクセスができないという問題がある。これは、光ディスクへのデータ記録を高速化する上で妨げとなる。
【０００５】
そこで、光ディスクへ高速にデータを記録できるように、光ディスクのスピンドル回転数を一定にして記録する角速度一定（ＣＡＶ：Ｃｏｎｓｔａｎｔ ａｎｇｕｌａｒ ｖｅｌｏｃｉｔｙ）方式による記録が求められるようになった。そして、近年、ＣＬＶ方式でプリフォーマットされた光ディスクであっても、光ディスクへデータを書き込む際のタイミングを得るために使用する書き込み用基準クロック信号を、ウォブル信号に所定の処理を施して得られるウォブル信号に基づく信号を比較クロック信号とするＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて生成することにより、ＣＡＶ方式で記録することが可能になってきた。
【０００６】
ウォブル信号に基づく信号を比較クロック信号としたＰＬＬ回路で書き込み用基準クロック信号を生成する際には、安定かつ低ジッタのウォブル信号を生成することが重要である。ウォブル信号には、スピンドル回転数の変動はもちろん、トラッキング精度、隣接する記録マークの位置、及びＬＤ（Ｌａｓｅｒ ｄｉｏｄｅ）の発光変動など多くのノイズ成分が混入している。これらのノイズは、一般的に、狭帯域のバンドパスフィルタ（ＢＰＦ：Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）により除去される。しかし、ＣＬＶ方式でプリフォーマットされた光ディスクをＣＡＶ方式で記録する場合、光ディスクの半径位置に比例してウォブル信号の周波数が高くなるため、光ディスクの半径位置に応じて、ＢＰＦを通過する周波数帯域の中心周波数を変化させる制御が必要になる。
【０００７】
以上の制御を行うために、特開平１１−８６４１７には、光ディスクの半径位置によって発振周波数が制御される第２のＰＬＬ回路の出力を用いてＢＰＦの中心周波数を制御する方法（例えば、特許文献１参照。）や、ウォブル信号に基づく信号を比較クロック信号とするＰＬＬ回路自身の出力クロック信号によってＢＰＦの中心周波数を制御する方法（例えば、特許文献２参照。）が提案されている。
【特許文献１】特開平１１−８６４１７号公報
【特許文献２】特開２００３−１１５１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、これらの方法では、ＢＰＦの中心周波数が、発振周波数が光ディスクの半径位置によって変化するＰＬＬ回路の発振出力信号に同期したタイミングで制御されるため、そのＰＬＬ回路の周波数引き込みまでは、ＢＰＦの動作が安定しない。その結果、安定した低ジッタの書き込み用基準クロック信号を得るまでに時間がかかるという問題があった。
【０００９】
また、ＢＰＦの中心周波数の制御は高い精度で行うことが要求されるが、特許文献１に記載されるような方法では、ＢＰＦがアナログ回路で構成され、その中心周波数がアナログ回路におけるスイッチのオンオフにより変化させられるため、上記制御を高い精度で行うことは困難であるという問題があった。また、特許文献２に記載されるようにＢＰＦがデジタル回路で構成される場合であっても、そのＢＰＦの中心周波数が、ＢＰＦ通過後の信号を比較クロック信号とするＰＬＬ回路の発振クロック信号を用いて制御されるので、上記周波数引き込みまでは、ＢＰＦの通過域を広帯域に設定しなければならず、上記制御を高い精度で行うことは困難であるという問題があった。さらに、周波数引き込みが終了した後であっても、外乱ノイズなどによりＰＬＬ回路の発振周波数に誤差が発生した場合は、ＢＰＦの中心周波数が変動してしまうため、ＢＰＦの通過域を狭帯域にすることが困難であるという問題があった。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであり、入力されたウォブル信号の周波数に比例した書き込み用基準クロック信号を安定かつ低ジッタで精度よく生成するクロック信号生成回路、及びそのクロック信号生成回路を備えた光ディスク装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るクロック信号生成回路は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準信号を生成して出力するクロック信号生成回路であって、外部から入力された前記のウォブル信号をデジタル信号に変換する信号変換部と、前記のデジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、前記の信号抽出部から出力された信号の周波数に比例した周波数の前記の書き込み用基準クロック信号を生成して出力する信号生成部とを備える。前記の信号抽出部は、外部から入力された所定のクロック信号に同期したタイミングで、外部から入力された制御信号に応じて、前記の周波数帯域の中心周波数が前記のウォブル信号の周波数に一致するように前記の中心周波数を変化させる。
【００１２】
好ましくは、前記の信号変換部及び信号生成部はデジタル回路で形成される。
【００１３】
好ましくは、前記の信号抽出部は、入力信号に対して所定の演算係数を用いて演算を行う少なくとも１つの演算器を有するデジタルフィルタで構成され、前記のデジタルフィルタを通過する信号の前記の周波数帯域の中心周波数は、前記の演算係数値に応じて変化し、前記の演算係数値は前記の制御信号によって設定される。
【００１４】
好ましくは、前記のクロック信号生成回路は、前記の中心周波数が前記の書き込み用基準クロック信号の周波数から得られる前記のウォブル信号の周波数に一致するように前記の制御信号を生成して出力する抽出制御部を備える。
【００１５】
好ましくは、前記の抽出制御部は、前記のデジタルフィルタの周波数帯域の中心周波数と前記の演算係数値との関係を示すテーブルを備え、前記の中心周波数が書き込み用基準クロック信号の周波数から得られる前記のウォブル信号の周波数に一致するように、前記のテーブルを用いて演算係数値を選択し、前記のデジタルフィルタの演算器に対して、その選択した演算係数値になるように前記の制御信号を生成して出力する。
【００１６】
前記の演算器、及び前記の演算係数は、それぞれ乗算器、及び乗算係数であり、前記のデジタルフィルタは、好ましくは、複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、前記の第１の加算器の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、前記の第１の遅延素子の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、前記の第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、前記の第２の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第３及び第４の各乗算器と、前記の第１の加算器の出力信号に対して、設定された乗算係数を用いて乗算を行う第５の乗算器とを備える第１のデジタルフィルタである。前記の第１の加算器は、入力された前記のデジタル信号と、前記の第１及び第３の各乗算器の出力信号をそれぞれ加算し、前記の第２の加算器は、前記の第２、第４及び第５の各乗算器の出力信号をそれぞれ加算し、前記の第１、第２、第３、第４及び第５の各乗算器の乗算係数は、前記の制御信号によってそれぞれ設定される。
【００１７】
前記の演算器、及び前記の演算係数は、それぞれ乗算器、及び乗算係数であり、前記のデジタルフィルタは、好ましくは、複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、前記の第１の加算器の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、前記の第１の遅延素子の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、前記の第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、前記の第２の遅延素子の出力信号に対して、設定された乗算係数を用いて乗算を行う第３及び第４の各乗算器と、前記の第１の加算器の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第５の乗算器とを備える第２のデジタルフィルタである。前記の第１の加算器は、入力された前記のデジタル信号、前記の第２の遅延素子の出力信号、並びに前記の第１、第２及び第３の各乗算器の出力信号をそれぞれ加算し、前記の第２の加算器は、前記の第４及び第５の各乗算器の出力信号をそれぞれ加算する。前記の第１の乗算器の乗算係数は一定値であり、前記の第４の乗算器の乗算係数は、前記の第５の乗算器の乗算係数の符号を反転したものである。
【００１８】
前記の第２のデジタルフィルタは、前記の制御信号によって、前記の第２、第３、第４及び第５の各乗算器の乗算係数がそれぞれ設定される。
【００１９】
好ましくは、前記の抽出制御部は、前記の周波数帯域に応じて異なる複数の前記のテーブルを備え、それらのテーブルの中から１つのテーブルを排他的に選択する。
【００２０】
本発明に係る光ディスク装置は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準クロック信号を生成するクロック信号生成回路を備えた光ディスク装置であり、前記のクロック信号生成回路は、外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、前記のデジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、前記の信号抽出部から出力された信号の周波数に比例した周波数の前記の書き込み用基準クロック信号を生成して出力する信号生成部とを備える。前記の信号抽出部は、外部から入力された所定のクロック信号に同期したタイミングで、外部から入力された制御信号に応じて、前記の周波数帯域の中心周波数が前記のウォブル信号の周波数に一致するように前記の中心周波数を変化させる。
【００２１】
好ましくは、前記の光ディスク装置において、前記の信号変換部及び信号生成部はデジタル回路で形成される。
【００２２】
好ましくは、前記の光ディスク装置において、前記の信号抽出部は、入力信号に対して所定の演算係数を用いて演算を行う少なくとも１つの演算器を有するデジタルフィルタで構成され、前記のデジタルフィルタを通過する信号の前記の周波数帯域の中心周波数は、前記の演算係数値に応じて変化し、前記の演算係数値は前記の制御信号によって設定される。
【００２３】
好ましくは、前記の光ディスク装置において、前記クロック信号生成回路は、前記の中心周波数が前記の書き込み用基準クロック信号の周波数から得られる前記のウォブル信号の周波数に一致するように前記の制御信号を生成して出力する抽出制御部を備える。
【００２４】
好ましくは、前記の光ディスク装置において、前記の抽出制御部は、前記のデジタルフィルタの周波数帯域の中心周波数と前記の演算係数値との関係を示す少なくとも１つのテーブルを備え、前記の中心周波数が書き込み用基準クロック信号の周波数から得られる前記のウォブル信号の周波数に一致するように、前記のテーブルを用いて演算係数値を選択し、前記のデジタルフィルタの演算器に対して、その選択した演算係数値になるように前記の制御信号を生成して出力する。
【００２５】
前記の光ディスク装置において、前記の演算器、及び前記の演算係数は、それぞれ乗算器、及び乗算係数であり、前記のデジタルフィルタは、好ましくは、複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、前記の第１の加算器の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、前記の第１の遅延素子の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、前記の第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、前記の第２の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第３及び第４の各乗算器と、前記の第１の加算器の出力信号に対して、設定された乗算係数を用いて乗算を行う第５の乗算器とを備える第１のデジタルフィルタである。前記の第１の加算器は、入力された前記のデジタル信号と、前記の第１及び第３の各乗算器の出力信号をそれぞれ加算し、前記の第２の加算器は、前記の第２、第４及び第５の各乗算器の出力信号をそれぞれ加算し、前記の第１、第２、第３、第４及び第５の各乗算器の乗算係数は、前記の制御信号によってそれぞれ設定される。
【００２６】
前記の光ディスク装置において、前記の演算器、及び前記の演算係数は、それぞれ乗算器、及び乗算係数であり、前記のデジタルフィルタは、好ましくは、複数の入力信号に対してそれぞれ加算を行う第１及び第２の各加算器と、前記の第１の加算器の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第１の遅延素子と、前記の第１の遅延素子の出力信号を前記のクロック信号の１周期分だけ遅延させて出力する第２の遅延素子と、前記の第１の遅延素子の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第１及び第２の各乗算器と、前記の第２の遅延素子の出力信号に対して、設定された乗算係数を用いて乗算を行う第３及び第４の各乗算器と、前記の第１の加算器の出力信号に対して、設定された乗算係数を用いてそれぞれ乗算を行う第５の乗算器とを備える第２のデジタルフィルタである。前記の第１の加算器は、入力された前記のデジタル信号、前記の第２の遅延素子の出力信号、並びに前記の第１、第２及び第３の各乗算器の出力信号をそれぞれ加算し、前記の第２の加算器は、前記の第４及び第５の各乗算器の出力信号をそれぞれ加算する。前記の第１の乗算器の乗算係数は一定値であり、前記の第４の乗算器の乗算係数は、前記第５の乗算器の乗算係数の符号を反転したものである。
【００２７】
前記の第２のデジタルフィルタは、前記の制御信号によって、前記の第２、第３、第４及び第５の各乗算器の乗算係数がそれぞれ設定される。
【００２８】
好ましくは、前記の光ディスク装置において、前記の抽出制御部は、前記の周波数帯域に応じて異なる複数の前記のテーブルを備え、それらのテーブルの中から１つのテーブルを排他的に選択する。
【００２９】
好ましくは、前記の光ディスク装置において、前記の抽出制御部は、光ディスクの種類に対応した複数のテーブルを備え、それらのテーブルの中から、データの記録を行う光ディスクの種類に応じて１つのテーブルを排他的に選択する。
【００３０】
好ましくは、前記の光ディスク装置において、前記の抽出制御部は、前記のウォブル信号の入力開始時に、前記のクロック信号生成回路の外部から入力された前記の制御信号に応じて前記の中心周波数を変化させる。
【発明の効果】
【００３１】
本発明によるクロック信号生成回路、及びそれを用いた光ディスク装置においては、信号抽出部が、例えば水晶発振器等から出力される安定した一定周波数のクロック信号に基づいて、その動作を始めた時点から、正確かつ安定に動作する。その結果、信号抽出部から出力される信号は、常に安定かつ低ジッタとなる。また、この信号の周波数に比例した比例周波数のクロック信号も常に安定かつ低ジッタとすることができる。
【００３２】
また、本発明によるクロック信号生成回路、及びそれを用いた光ディスク装置においては、信号抽出部の外部から入力される制御信号を細かく切り替えることにより、信号抽出部が抽出する周波数帯域の中心周波数の制御を精度よく行うことができる。
【００３３】
また、本発明によるクロック信号生成回路においては、信号抽出部としてデジタルフィルタを使用し、抽出制御部は、そのデジタルフィルタを通過する信号の周波数帯域の中心周波数と、デジタルフィルタの演算係数の値との関係を示すテーブルを有し、上記中心周波数が書き込み用基準クロック信号の周波数から得られるウォブル信号の周波数に一致するように、そのテーブルを用いて演算係数の値を選択するので、デジタルフィルタの中心周波数の制御が簡単となる。すなわち、制御プログラムを簡単にすることができる。
【００３４】
また、本発明による光ディスク装置においては、クロック信号生成回路の信号抽出部としてデジタルフィルタを使用し、抽出制御部は、そのデジタルフィルタを通過する信号の周波数帯域の中心周波数と、デジタルフィルタの演算係数の値との関係を示すテーブルを有し、上記中心周波数が書き込み用基準クロック信号の周波数から得られるウォブル信号の周波数に一致するように、そのテーブルを用いて演算係数の値を選択するので、デジタルフィルタの中心周波数の制御が簡単となる。すなわち、制御プログラムを簡単にすることができる。
【発明を実施するための最良の形態】
【００３５】
以下に、図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明による光ディスク装置の構成を示すブロック図である。本発明による光ディスク装置１は、ＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／ＲＷ、ＤＶＤ＋Ｒ／ＲＷ、及びＤＶＤ−ＲＡＭ等の種々の記録可能な光ディスク２に対してデータの記録及び再生を行うことができる。図１に示されるように、本発明による光ディスク装置１は、光ピックアップ３、リードアンプ４、ＣＤ／ＤＶＤデコーダ５、バッファマネージャ８、バッファＲＡＭ９、ホストインタフェース１０、ＡＴＩＰ／ＡＤＩＰ／ＬＰＰデコーダ１１、ＣＤ／ＤＶＤエンコーダ１２、レーザコントロール回路１４、サーボ回路１５、モータドライバ１６、スピンドルモータ１７、及びＣＰＵ２０を備える。光ディスク２に対してデータの読み出し及び書き込みを行う光ピックアップ３は、半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、及びポジションセンサ等（図示せず）を内蔵しており、レーザ光を光ディスク２に照射してデータの読み出し及び書き込みを行う。
【００３６】
未記録の光ディスク２には、製造過程でウォブル等によりアドレスデータが記録されている。そのアドレスデータは、光ディスク２がＣＤ−Ｒ／ＲＷの場合はＡＴＩＰ（Ａｂｓｏｌｕｔｅ ＴｉｍｅＩｎ Ｐｒｅ−ｇｒｏｏｖｅ）データ、ＤＶＤ−Ｒ／ＲＷの場合はＬＰＰ（Ｌａｎｄ Ｐｒｅ−Ｐｉｔ）データ、ＤＶＤ＋Ｒ／ＲＷの場合はＡＤＩＰ（ＡＤｄｒｅｓｓ Ｉｎ Ｐｒｅ−ｇｒｏｏｖｅ）データである。光ディスク装置１は、光ディスク２の未記録部分にデータを書き込む場合、光ピックアップ３によって、ＡＴＩＰデータ、ＬＰＰデータ、又はＡＤＩＰデータの読み出しを行う。すなわち、光ピックアップ３によって光ディスク２上のウォブル信号が読み出され、リードアンプ４で増幅されて、その増幅されたウォブル信号がＡＴＩＰ／ＡＤＩＰ／ＬＰＰデコーダ１１、及びＣＤ／ＤＶＤエンコーダ１２に出力される。
【００３７】
ＡＴＩＰ／ＡＤＩＰ／ＬＰＰデコーダ１１は、入力されたＡＴＩＰデータ、ＬＰＰデータ、及びＡＤＩＰデータを二値化し、その二値化したデータをデコードして所定のデータを生成し、ＣＤ／ＤＶＤエンコーダ１２に出力する。
【００３８】
ＣＤ／ＤＶＤエンコーダ１２は、光ディスク２の未記録部分に対してデータの書き込みを行う際、光ディスク２上の書き込み位置を検出するための重要な情報として入力されたＡＴＩＰデータ、ＬＰＰデータ、又はＡＤＩＰデータを使用する。ＣＤ／ＤＶＤエンコーダ１２は、ＡＴＩＰデータ、ＬＰＰデータ、又はＡＤＩＰデータから得られたデータによって、光ディスク２における正確な位置からの書き込みを可能にしている。
【００３９】
光ディスク２への書き込み用データは、ホストコンピュータＨＣからバッファマネージャ８を介してバッファＲＡＭ９へ転送される。ＣＤ／ＤＶＤエンコーダ１２は、バッファマネージャ８を介してバッファＲＡＭ９のデータを読み出し、その読み出したデータを所定の方法でエンコードして出力する。ＣＤ／ＤＶＤエンコーダ１２から出力されたデータは、レーザコントロール回路１４、光ピックアップ３を介して、光ディスク２に記録される。
【００４０】
また、光ディスク２から得られるウォブル信号は、光ピックアップ３及びリードアンプ４を介してサーボ回路１５に入力され、サーボ回路１５で生成された回転制御信号がモータドライバ１６を介してスピンドルモータ１７に供給される。
【００４１】
光ピックアップ３によって読み出されたデータ信号は、リードアンプ４で増幅される。ＣＤ／ＤＶＤデコーダ５は、リードアンプ４で増幅されたデータを二値化し、その二値化されたデータを所定の方法でデコードし、デコードしたパソコン用データを、バッファマネージャ８を介して随時バッファＲＡＭ９に格納すると共に、更にデータの信頼性を高めるために、その格納されたデータに対してエラー訂正処理を行う。このような場合においても、バッファＲＡＭ９に格納されたデータの読み出し、及びエラー訂正によるデータの書き戻しによるバッファＲＡＭ９とのデータの受け渡しは、バッファマネージャ８を介して行われる。
【００４２】
ＣＤ／ＤＶＤデコーダ５によってエラー訂正処理が終了したデータは、バッファマネージャ８を介して読み出され、ホストインタフェース１０を介して外部のホストコンピュータＨＣへ転送される。ホストインタフェース１０は、ホストコンピュータＨＣとの間のインタフェースを行うものであり、例えば、ＡＴＡＰＩ又はＳＣＳＩ等の規格に準拠している。なお、ＣＤ／ＤＶＤデコーダ５、ホストインタフェース１０、ＡＴＩＰデコーダ１１、及びＣＤ／ＤＶＤエンコーダ１２等は、ＣＰＵ２０によって動作制御される。なお、ＤＶＤ−ＲＡＭにデータの記録及び再生を行う場合は、ＤＶＤ−Ｒ／ＲＷの場合と同様である。
【００４３】
ＣＤ／ＤＶＤエンコーダ１２は、外部の水晶発振器（図示せず）から入力される基準クロック信号を用いて、書き込み用基準クロック信号であるチャネルクロック信号を生成する。書き込み用基準クロック信号は、光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用される。
【００４４】
図２は、ＣＤ／ＤＶＤエンコーダ１２内で書き込み用基準クロック信号を生成するクロック信号生成回路の構成を示すブロック図である。このクロック信号生成回路は、二値化回路３１、ＢＰＦ３２、ハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）３３、ＰＬＬ回路３４、周波数カウンタ３５、周波数−回転速度変換回路３６、及び係数変換回路３７を備える。二値化回路３１には、リードアンプ４から出力されたウォブル信号ＷＢＬＡが入力される。二値化回路３１は、入力されたウォブル信号ＷＢＬＡを二値化して、その二値化された信号ＷＢＬＤ１をＢＰＦ３２に出力する。ＢＰＦ３２には、ＢＰＦ３２外部の水晶発振器や水晶発振器を比較周波数としたＰＬＬ回路から、サンプリングクロック信号としてクロック信号ＣＬＫ１が入力される。ＢＰＦ３２は、二値化回路３１から入力された信号ＷＢＬＤ１の所定の周波数帯域のみを通過させることによりノイズ成分を除去し、そのノイズ成分が除去された信号ＷＢＬＤ２をＨＰＦ３３に出力する。ＨＰＦ３３は、ＢＰＦ３１から入力された信号ＷＢＬＤ２の直流成分を除去して、その直流成分が除去された信号をＰＬＬ回路３４に出力する。ＰＬＬ回路３４は、ＨＰＦ３３から入力された信号の周波数を比較周波数として、その逓倍周波数のクロック信号を生成し、その生成したクロック信号を、書き込み用基準クロック信号として出力する。なお、二値化回路３１は、入力されたウォブル信号をデジタル信号に変換する信号変換部をなし、ＢＰＦ３２は、入力されたウォブル信号に対して所定の周波数帯域の信号を抽出して出力する信号抽出部をなし、ＨＰＦ３３及びＰＬＬ回路３４は、信号抽出部から出力された信号の周波数に比例した周波数の書き込み用基準クロック信号を生成して出力する信号生成部をなす。
【００４５】
図３は、図２に示されたＢＰＦ３２の構成例を示す図である。図３に示されるように、ＢＰＦ３２は、典型的な２次ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型デジタルフィルタであり、２つの加算器４０，４１、５つの乗算器４２〜４６、及び遅延素子をなすフリップフロップ４７，４８を備える。上述のサンプリングクロック信号ＣＬＫ１は、遅延素子４７，４８にそれぞれ入力される。加算器４０，４１は、入力された全ての信号を加算する。乗算器４２〜４６は、入力信号をそれぞれ−ａ１倍，−ａ２倍，ｂ０倍，ｂ１倍，ｂ２倍して出力する。遅延素子４７，４８は、入力信号をそれぞれ１サンプリング周期（サンプリングクロック信号の１周期）分保持した後出力する。なお、加算器４０は第１の加算器であり、加算器４１は第２の加算器である。また、乗算器４２は第１の乗算器であり、乗算器４５は第２の乗算器であり、乗算器４３は第３の乗算器であり、乗算器４６は第４の乗算器であり、乗算器４４は第５の乗算器である。さらに、遅延素子４７は第１の遅延素子であり、遅延素子４８は第２の遅延素子である。図３に示されたＢＰＦ３２の動作を簡単に説明すると以下の通りである。ＢＰＦ３２に入力された信号ＷＢＬＤ１は、加算器４０によって、遅延素子４７の出力信号を乗算器４２で−ａ１倍した信号、及び遅延素子４８の出力信号を乗算器４３で−ａ２倍した信号がそれぞれ加算される。ここで、遅延素子４７の出力信号は、１サンプリング周期前に加算器４０によって出力された信号、すなわち、１サンプリング周期前にＢＰＦ３２に入力された信号に乗算器４２，及び乗算器４３の出力信号をそれぞれ加算した加算結果であり、遅延素子４８の出力信号は、２サンプリング周期前に加算器４０によって出力された信号、すなわち、２サンプリング周期前にＢＰＦ３２に入力された信号に乗算器４２，及び乗算器４３の出力信号をそれぞれ加算した加算結果である。そして、加算器４０における加算結果は、乗算器４４でｂ０倍される。乗算器４４の出力信号は、加算器４１によって、遅延素子４７の出力信号を乗算器４５でｂ１倍した信号、及び遅延素子４８の出力信号を乗算器４６でｂ２倍した信号が加算される。そして、加算器４１による加算結果が、ＢＰＦ３２の出力信号ＷＢＬＤ２となる。なお、上述のデジタルフィルタの伝達関数は、以下の式（１）で表される。
【数１】
2006024265.tif 000003
【００４６】
ＣＬＶ方式でプリフォーマットされた光ディスクをＣＡＶ方式で記録する場合、光ディスク２にＣＡＶ方式の回転制御を行うと、光ディスク２の内周から外周に向かう方向に、光ディスク２の半径位置に比例してウォブル周波数が高くなる。よって、光ディスク２の半径位置に応じて、ＢＰＦ３２の中心周波数を変化させなければならない。図３に示されたデジタルフィルタでは、図中の乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２を適切に選ぶことによって、フィルタ特性を決定できる。すなわち、光ディスクの半径位置に応じて、乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２を選択することにより、ＢＰＦ３２の中心周波数を変化させることができる。
【００４７】
表１は、乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２の値と、ＢＰＦ３２の中心周波数との関係を示している。ここでは、サンプリングクロック信号の周波数を２１６ＭＨｚ、ＢＰＦの通過帯域特性を示すＱ値を２．５と仮定した。表１に示されたＢＰＦ３２の中心周波数は、光ディスク２をＣＡＶ方式で記録する場合に光ディスク２の半径位置に応じて変化するウォブル周波数に対応している。また、光ディスク２をＣＬＶ方式で記録する場合は、その光ディスク２をウォブル周波数が一定になるように回転制御するため、光ディスク２をＣＡＶ方式で回転させたときのウォブル周波数と、同じ光ディスク２をＣＬＶ方式で回転させたときの回転速度（記録速度）は対応している。表１に示される１６個の中心周波数は、例えば、ＤＶＤ＋Ｒ／ＲＷをＣＬＶ方式で記録する場合の１〜１６倍速の記録速度にそれぞれ対応している。
【表１】
2006024265.tif 000004
【００４８】
以下に、図２を参照して、ウォブル周波数に応じて乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２を変化させる構成を説明する。ＢＰＦ３２が、図２で示されるようなデジタルフィルタであるとき、周波数カウンタ３５は、例えば、一定時間内にＰＬＬ回路３４の発振クロック信号のエッジの数をカウントして、そのカウント値を周波数−速度変換回路３６に出力する。ＰＬＬ回路３４の発振周波数は、ウォブル周波数に比例するので、上記カウント値もウォブル周波数に比例する。周波数−速度変換回路３６は、周波数カウンタ３５から入力されるカウント値とそのカウント値に対応する光ディスク２の記録速度（１〜１６倍速）を示す変換テーブルを有し、周波数カウンタ３５から入力されたカウント値に対応する記録速度のデータを、係数変換回路３７に出力する。例えば、周波数−速度変換回路３６が有する変換テーブルにおいては、各記録速度（１〜１６倍速）に対してカウント値の範囲が定められている。周波数−速度変換回路３６は、光ディスクの半径位置が内周から外周に向かうにつれてカウント値が大きくなり、そのカウント値が所定の範囲を超える度に、対応する記録速度を切り替える。係数変換回路３７は、表１に示されるような係数テーブルを有する。係数変換回路３７は、その係数テーブルを用いて、周波数−速度変換回路３６から入力された記録速度に対応するデジタルフィルタの乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２の値を選択し、ＢＰＦ３２の乗算器に対して、その選択した乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２の値になるように制御信号を出力する。ＢＰＦ３２は、係数変換回路３７から乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２の値を示す制御信号が入力されると、入力された乗算係数−ａ１，−ａ２，ｂ０，ｂ１，ｂ２の値によって特定されるフィルタ特性で動作する。なお、周波数−速度変換回路３６、及び係数変換回路３７が有するテーブルは、それぞれＲＯＭによって実現できる。なお、周波数カウンタ３５、周波数−速度変換回路３６、及び係数変換回路３７は、信号抽出部をなすＢＰＦ３２の中心周波数がウォブル周波数に一致するように制御信号を出力する抽出制御部をなす。
【００４９】
光ディスク２に対してデータが連続して記録される場合、ＰＬＬ回路３４から出力される書き込み用基準クロック信号に応じてＢＰＦ３２の乗算係数が自動的に選択され、ＢＰＦ３２の中心周波数が変化する。つまり、ＢＰＦ３２の中心周波数は、ウォブル周波数の変化に追従して変化する。
【００５０】
一方、光ディスク２にデータを最初に書き込む場合、若しくはデータの記録中であっても、途中で別のアドレスにデータを書き込む場合は、ＣＰＵ２０が係数変換回路３７を直接制御する。つまり、ＣＰＵ２０は、ホストコンピュータからホストインタフェース１０（図１参照）を介して入力された、データを書き込む物理アドレスのデータから、光ディスク２の半径位置とスピンドル回転数を計算し、その半径位置とスピンドル回転数とから、上記半径位置でのウォブル周波数を計算する。そして、ＣＰＵ２０は、計算の結果得られたウォブル周波数を記録速度（１〜１６倍）に変換して、その記録速度のデータを係数変換回路３７に出力する。この場合、係数変換回路３７は、周波数−速度変換回路３６から記録速度のデータが入力された場合と同じ動作を行う。あるいは、ＣＰＵ２０は、係数変換回路３７に、その係数変換回路３７が選択するＢＰＦ３２の各乗算係数の値の組を直接指示してもよい。これらのようにして目的アドレスへのシーク動作がなされた後、ＣＰＵ２０は、ＰＬＬ回路３４のロック状態を確認し、ロックが確認できれば、上述のＰＬＬ回路３４の出力信号に応じて係数値組を自動的に選択するモードに変更する。
【００５１】
次に、ＢＰＦ３２の他の構成例について説明する。図４は、図２に示されたＢＰＦ３２の別の構成を示す図である。図４に示されるＢＰＦ３２も、２次ＩＩＲ型フィルタである。図４に示されるように、ＢＰＦ３２は、２つの加算器５０，５１、５つの乗算器５２〜５６、及び遅延素子をなすフリップフロップ５７，５８を備える。上述のサンプリングクロック信号ＣＬＫ１は、遅延素子５７，５８にそれぞれ入力される。加算器５０，５１は、入力された全ての信号を加算する。乗算器５２〜５６は、入力信号をそれぞれ−２倍，Ａ１倍，−Ａ２倍，Ｂ倍，−Ｂ倍して出力する。遅延素子５７，５８は、入力信号をそれぞれ１サンプリング周期分保持した後出力する。なお、加算器５０は第１の加算器であり、加算器５１は第２の加算器である。また、乗算器５２は第１の乗算器であり、乗算器５３は第２の乗算器であり、乗算器５４は第３の乗算器であり、乗算器５６は第４の乗算器であり、乗算器５５は第５の乗算器である。さらに、遅延素子５７は第１の遅延素子であり、遅延素子５８は第２の遅延素子である。図４に示されたＢＰＦ３２の動作を簡単に説明すると以下の通りである。ＢＰＦ３２に入力された信号ＷＢＬＤ１は、加算器５０によって、遅延素子５７の出力信号を乗算器５２で−２倍した信号、遅延素子５７の出力信号を乗算器５３でＡ１倍した信号、遅延素子５８の出力信号、及び遅延素子５８の出力信号を乗算器５４で−Ａ２倍した信号がそれぞれ加算される。ここで、遅延素子５７の出力信号は、１サンプリング周期前に加算器５０によって出力された信号、すなわち、１サンプリング周期前にＢＰＦ３２に入力された信号に遅延素子５８、乗算器５２、乗算器５３、及び乗算器５４の出力信号をそれぞれ加算した加算結果であり、遅延素子５８の出力信号は、２サンプリング周期前に加算器５０によって出力された信号、すなわち、２サンプリング周期前にＢＰＦ３２に入力された信号に遅延素子５８、乗算器５２、乗算器５３、及び乗算器５４の出力信号をそれぞれ加算した加算結果である。そして、その加算結果は、乗算器５５でＢ倍される。乗算器５５の出力信号は、加算器５１によって、遅延素子５８の出力信号を乗算器５６で−Ｂ倍した信号が加算される。その加算結果が、ＢＰＦ３２の出力信号ＷＢＬＤ２となる。
【００５２】
表２は、乗算係数Ａ１，Ａ２，Ｂの値と、ＢＰＦ３２の中心周波数との関係を示している。表２は、図４のデジタルフィルタを用いて、表１で示されたフィルタ特性と同じ特性を実現する場合の乗算係数Ａ１，Ａ２，Ｂの値を示す。乗算係数Ａ１，Ａ２，Ｂは、表１に示された係数ａ１，ａ２，ｂ０，ｂ１，ｂ２を、ａ１＝−２＋Ａ１、ａ２＝１−Ａ２、ｂ０＝−ｂ２＝Ｂなるように変換したものである。ＢＰＦ３２が、図４で示されるようなデジタルフィルタであるとき、係数変換回路３７は、表２に示されるような係数テーブルを有する。
【表２】
2006024265.tif 000005
【００５３】
図４に示されたデジタルフィルタを用いれば、フィルタの特性を変えるために変化させなければならない乗算係数は３種類だけでよい。また、表１と表２を比較すればわかるように、表２に示された乗算係数の桁数は、表１に示された乗算係数の桁数より減少しており、図４に示された各乗算器５２〜５６は、図３に示された各乗算器４２〜４６と比較して、回路規模が小さくなる。なお、図２では、乗算器５２を、入力信号を−２倍する乗算器として示しているが、−２倍の演算は、１ビットシフトと反転により実現できるため、実際には乗算器にする必要はない。
【００５４】
図４に示されたＢＰＦ３２を用いれば、ＢＰＦ３２に対して予め設定する乗算係数の数が３つと少なく、かつ各係数値の桁数も小さくできるので、クロック信号生成回路の回路規模を小さくすることができる。
【００５５】
図３及び図４に示されるＢＰＦ３２においては、一定周波数のクロック信号ＣＬＫ１をサンプリング周波数として、ＢＰＦ３２の乗算係数の値を切り替えることにより、そのＢＰＦ３２の周波数特性を自由に変えることができる。
【００５６】
図３及び図４に示されるＢＰＦ３２は、水晶発振器等から出力される一定周波数のクロック信号ＣＬＫ１に同期したタイミングで、その中心周波数を変化させる。よって、ＰＬＬ回路の周波数引き込みまでは動作が安定しない従来のＢＰＦと異なり、ＢＰＦ３２は、動作を始めると同時に、正確かつ安定に動作する。従って、このＢＰＦ３２は、乗算係数を設定することにより、その乗算係数に応じた正確な通過帯域特性及び中心周波数を常に実現することができる。その結果、ＢＰＦ３２から出力される信号は、常に安定かつ低ジッタとなり、このＢＰＦ３２から出力された信号を比較周波数とするＰＬＬ回路３４により生成される書き込み用基準クロックも常に安定かつ低ジッタとすることができる。
【００５７】
また、クロック信号生成回路３０においては、ＢＰＦ３２としてデジタルフィルタを使用し、かつ一定周波数のクロック信号ＣＬＫ１をサンプリング周波数として、ＢＰＦ３２の乗算係数の値を細かく切り替えることにより、ＢＰＦ３２の中心周波数の制御を精度よく行うことができる。
【００５８】
また、クロック信号生成回路３０は、ウォブル周波数に対応するＢＰＦ３２の中心周波数の値と、ＢＰＦ３２の中心周波数をその値に設定するための乗算係数の値とを含むテーブルを有しているので、そのテーブルにおける１つの組を選択するだけで、ＢＰＦ３２の中心周波数の制御が可能であり、制御が簡単となる。すなわち、制御プログラムを簡単にすることができる。
【００５９】
また、クロック信号生成回路３０においては、シーク動作の際に乗算係数の値の組を設定すれば、その後は自動的にＢＰＦ３２の中心周波数がウォブル周波数になるように制御されるので、制御が簡単である。すなわち、制御プログラムを簡単にすることができる。
【００６０】
また、ＢＰＦ３２の後段のＨＰＦ３３は、一般的な１次ＩＩＲ型フィルタであってよい。さらに、ＨＰＦ３３の後段のＰＬＬ回路３４は、アナログ回路であってもデジタル回路であってもよい。ただし、ＰＬＬ回路３４がアナログ回路である場合は、ウォブル信号がサンプリング周波数で量子化されることから、ＰＬＬ回路３４の前段に、発振周波数に量子化誤差に起因するジッタが生じないようなアナログ方式のローパスフィルタ（ＬＰＦ：Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を挿入するのが望ましい。本発明のシステム構成においては、ＰＬＬ回路３４は、好ましくは、デジタル回路である。また、上述したクロック信号生成回路では、周波数−速度変換回路３６を用いて、周波数カウンタ３５が出力するカウンタ値を記録速度に変換し、その記録速度に応じて係数変換回路３７が乗算係数値を選択する構成としたが、カウンタ値の変化に応じて係数変換回路３７が選択する乗算係数値の組が変化するような構成であれば、他の構成であってもよい。周波数カウンタ３５も、ウォブル周波数に比例したカウント値が得られれば他の構成であってもよい。また、二値化回路３１は、好ましくは、コンパレータで構成される。また、二値化回路は、好ましくは、デジタル回路である。さらに、ウォブル信号を、二値化ではなく、ＡＤコンバータによりデジタル化して、ＢＰＦ３２に出力してもよい。
【００６１】
なお、本発明による光ディスク装置では、単一のＢＰＦ３２を用いているが、複数個のＢＰＦ３２を直列に接続して用いてもよい。例えば、Ｑ＝２．５程度のＢＰＦ３２を２個直列にすれば、システムとしては良い特性を示すと思われる。
【００６２】
また、表１、表２に示される係数値は、ほんの一例である。ＢＰＦ３２の同じ中心周波数を実現する場合であっても、設定するＢＰＦ３２の通過帯域幅、すなわちＱ値により係数値は変化するので、システムに合わせて必要な係数値を用意すればよい。また、係数値の組を何組用意するかも、システムに合わせて変えることができる。表１、及び表２では、記録速度を１〜１６倍速まで１倍速ずつ変化させたときの係数値組を有するが、１〜１６倍速まで１／４倍速ずつ変化させたときの係数値組、すなわち、５４組の係数値組を有してもよい。さらに、係数値の組が多ければ多いほど中心周波数の制御をより精度よく行うことができるが、必ずしも膨大な係数値組が必要なわけではない。例えば、Ｑ＝２．５程度のＢＰＦ３２を２個直列にする場合には、一般に、中心周波数の誤差は±５％程度はあってもよいため、中心周波数の刻みは±５％程度となるようにすればよい。
【００６３】
なお、光ディスク２にデータを最初に書き込む場合等に限らず、常に、ＣＰＵ２０が係数変換回路３７を直接制御して乗算係数の組を選択するようにしてもよい。その場合、ＣＰＵ２０は、定期的に、ホストコンピュータからホストインタフェース１０を介して入力される物理アドレスのデータから、光ディスク２の半径位置とスピンドル回転数とを計算し、その半径位置とスピンドル回転数とから、上記半径位置でのウォブル周波数を計算する。そして、ＢＰＦの中心周波数が、そのウォブル周波数に一致するように、係数変換回路３７に乗算係数の組を選択させる。また、ＣＰＵ２０によるモード変更により、乗算係数の組の選択が、ＣＰＵ２０による直接制御と、周波数カウンタ３５を用いた上述の自動選択とで切り替えられてもよい。この選択回路はマルチプレクサを用いた回路で実現できる。
【００６４】
また、係数変換回路３７は、ＢＰＦ３２の通過帯域幅、すなわちＱ値に応じて複数の係数テーブルを備えていてもよい。この場合、係数変換回路３７は、設定するＱ値に対応した係数テーブルを選択し、その係数テーブルを用いて、ＢＰＦ３２の中心周波数を制御する。
【００６５】
さらに、係数変換回路３７は、光ディスク装置１が記録可能な光ディスクの種類に応じて複数の係数テーブルを備えていてもよい。その場合、係数変換回路３７は、データを記録する光ディスクの種類に対応した係数テーブルを選択し、その係数テーブルを用いて、ＢＰＦ３２の中心周波数を制御する。このようにすれば、規格の異なる複数の光ディスクに対し、１つのクロック信号生成回路で、書き込み用基準クロック信号を生成することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明による光ディスク装置の構成を示すブロック図である。
【図２】クロック信号生成回路の構成を示すブロック図である。
【図３】図２に示されたＢＰＦ３２の構成を示す図である。
【図４】図２に示されたＢＰＦ３２の別の構成を示す図である。
【符号の説明】
【００６７】
１  光ディスク装置
２  光ディスク
３  光ピックアップ
４  リードアンプ
５  ＣＤ／ＤＶＤデコーダ
８  バッファマネージャ
９  バッファＲＡＭ
１０  ホストインタフェース
１１  ＡＴＩＰ／ＡＤＩＰ／ＬＰＰデコーダ
１２  ＣＤ／ＤＶＤエンコーダ
１４  レーザコントロール回路
１５  サーボ回路
１６  モータドライバ
１７  スピンドルモータ
２０  ＣＰＵ
３０  クロック信号生成回路
３１  二値化回路
３２  ＢＰＦ
３３  ＨＰＦ
３４  ＰＬＬ回路
３５  周波数カウンタ
３６  周波数−速度変換回路
３７  係数変換回路
【図１】
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【図２】
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【図３】
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【図４】
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