(57)【要約】【課題】パッド部に流れる過電流が抑制されてパッド部におけるＥＳＤ耐性が向上された半導体装置を提供する。【解決手段】基板２上に第１の電位が与えられた第１のパッド８と、パッド８に電気的に接続された第１の導電層５が設けられている。基板２との間に少なくとも１層の第１の導電層５を挟んで第１の電位とは異なる第２の電位が与えられている第２のパッド１３が設けられているとともに、少なくとも１層の第２の導電層１０がパッド１３に電気的に接続されてパッド８，１３と基板２との間に設けられている。基板２上には、複数層の絶縁層４が積層されて設けられている。各絶縁層４は、パッド８および導電層５の少なくとも一方とパッド１３および導電層１０の少なくとも一方との間で容量絶縁膜となる。【選択図】図３
2006019692.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に設けられているとともに、第１の電位が与えられている少なくとも１個の第１のパッドと、
この第１のパッドに電気的に接続されて前記第１のパッドと前記基板との間に設けられている少なくとも１層の第１の導電層と、
前記基板との間に少なくとも１層の前記第１の導電層を挟んで前記基板の上方に設けられているとともに、前記第１の電位とは異なる第２の電位が与えられている少なくとも１個の第２のパッドと、
この第２のパッドに電気的に接続されて前記第１のパッドおよび前記第２のパッドと前記基板との間に設けられている少なくとも１層の第２の導電層と、
前記基板上に積層されて設けられているとともに、前記第１のパッド、前記第２のパッド、前記第１の導電層、および前記第２の導電層がそれぞれ所定の層に設けられており、かつ、その積層方向およびその積層方向に直交する方向のうちの少なくとも一方向において、前記第１のパッドおよび前記第１の導電層の少なくとも一方と前記第２のパッドおよび前記第２の導電層の少なくとも一方との間に設けられて容量素子の容量絶縁膜となる複数層の絶縁層と、
を具備することを特徴とする半導体装置。
【請求項２】
基板の上方において所定の層の前記絶縁層に設けられているとともに、前記第１の電位および前記第２の電位の少なくとも一方とは異なる第３の電位が与えられている少なくとも１個の第３のパッドと、
この第３のパッドに電気的に接続されて前記第１のパッド、前記第２のパッド、および前記第３のパッドと前記基板との間の所定の層の前記絶縁層に設けられているとともに、前記各絶縁層の積層方向およびこの積層方向に直交する方向のうちの少なくとも一方向において前記第１のパッド、前記第２のパッド、前記第１の導電層、および前記第２の導電層のうちの少なくとも１つとの間に前記絶縁層を挟んで設けられて容量素子の一方の電極となる少なくとも１層の第３の導電層と、
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電位、前記第２の電位、および前記第３の電位のうち１つないし２つの電位は接地電位であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のパッド、前記第２のパッド、および前記第３のパッドが設けられている前記絶縁層の少なくとも２層以上下方の前記絶縁層内に設けられている前記第１の導電層、前記第２の導電層、および前記第３の導電層を用いて、前記第１のパッド、前記第２のパッド、および前記第３のパッドとともに前記容量素子が構成されていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
前記第１の導電層、前記第２の導電層、および前記第３の導電層のうち、前記基板に最も近い層に設けられている導電層の少なくとも１つは、下層部がポリシリコンからなるとともに上層部がシリサイドからなる２層構造に形成されていることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を静電破壊から保護する技術に係り、特にパッドの下方に静電破壊に対する保護素子が設けられた半導体装置に関する。
【背景技術】
【０００２】
半導体装置を静電放電（Electro Static Discharge：ＥＳＤ）による静電破壊（Electro Static Destroy：ＥＳＤ）から保護する技術が、今までに幾つか提案されている。その中には、例えばパッドと基板との間に静電放電保護素子（ＥＳＤ保護回路）を設ける技術がある（例えば特許文献１参照）。
【０００３】
特許文献１には、半導体集積回路（ＣＭＯＳ）のＥＳＤ保護性能を改良するための装置が開示されている。この装置においては、ボンディングパッドの下方かつ基板上に形成された非導電性の層の上方に、受動素子（ポリシリコンの抵抗体）が形成されている。そして、このポリシリコンの抵抗体が、ボンディングパッドと集積回路との間に配置されているとともに、それら両者に接続されていることを特徴とする。
【０００４】
ところが、この特許文献１の装置は、ボンディングパッドにおける応力緩和を主な目的として提案されたものである。特許文献１の装置は、ＥＳＤ保護の見地からすると、単にボンディングパッドと集積回路との間にポリシリコンの抵抗体が挿入されているだけであり、ＥＳＤ保護能力が向上されているとは言い難い。
【特許文献１】特開２００３−１２４３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、パッド部に流れる過電流が抑制されることによりパッド部におけるＥＳＤ耐性が向上された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板の上方に設けられているとともに、第１の電位が与えられている少なくとも１個の第１のパッドと、この第１のパッドに電気的に接続されて前記第１のパッドと前記基板との間に設けられている少なくとも１層の第１の導電層と、前記基板との間に少なくとも１層の前記第１の導電層を挟んで前記基板の上方に設けられているとともに、前記第１の電位とは異なる第２の電位が与えられている少なくとも１個の第２のパッドと、この第２のパッドに電気的に接続されて前記第１のパッドおよび前記第２のパッドと前記基板との間に設けられている少なくとも１層の第２の導電層と、前記基板上に積層されて設けられているとともに、前記第１のパッド、前記第２のパッド、前記第１の導電層、および前記第２の導電層がそれぞれ所定の層に設けられており、かつ、その積層方向およびその積層方向に直交する方向のうちの少なくとも一方向において、前記第１のパッドおよび前記第１の導電層の少なくとも一方と前記第２のパッドおよび前記第２の導電層の少なくとも一方との間に設けられて容量素子の容量絶縁膜となる複数層の絶縁層と、を具備するものである。
【発明の効果】
【０００７】
本発明に係る半導体装置においては、パッド部に流れる過電流が抑制されることによりパッド部におけるＥＳＤ耐性が向上されている。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【０００９】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１は、本実施形態に係る半導体装置の構成を簡略して模式的に示す図である。図２は、本実施形態に係る半導体装置の回路構成を簡略して示す図である。図３は、本実施形態に係る半導体装置を簡略して示す断面図である。図４は、本実施形態に係る半導体装置に流れる過電流の大きさと背景技術に係る半導体装置に流れる過電流の大きさとをグラフにして比較して示す図である。
【００１０】
本実施形態は、例えば過電流（サージ）などの不要な電流が半導体装置（半導体チップ）の内部に流入するのを防ぐための保護素子に関する。近年、例えばＣＭＯＳトランジスタの絶縁膜などの薄膜化に伴って、絶縁膜を静電破壊（Electro Static Destroy：ＥＳＤ）から保護するための静電破壊保護素子（ＥＳＤ保護素子）の重要性が増しつつある。それとともに、半導体チップの高集積化およびコンパクト化などに伴って、半導体チップの面積の有効な利用方法も求められている。これらの要求に対して本実施形態では、図１に示すように、半導体装置１のパッド８の下層を含む半導体基板２上に、互いに電位の異なるパッド８や配線５，１０などを用いて少なくとも１個の容量素子２２を形成する。そして、この容量素子２２にＥＳＤによる過電流を吸収させる。これにより、半導体装置１のＥＳＤ耐性を向上させる。すなわち、パッド８を含めてパッド８と半導体基板２との間にＥＳＤ保護素子としての容量素子２２を少なくとも１個設ける。以下、詳しく説明する。
【００１１】
先ず、図３を参照しつつ、本実施形態の半導体装置１について説明する。この半導体装置１においては、基板２上に７層の絶縁層４が積層されて設けられている。基板２には、ｐ型シリコン基板が用いられている。そして、このｐ型シリコン基板２の所定の領域の表層部には、高濃度拡散層３が形成されている。この高濃度拡散層３は、オーミック接触を得るために、ｐ型シリコン基板２の表層部のコンタクト領域にのみ形成されている。また、各絶縁層４は、例えばＳｉＯ2 などの絶縁材料により形成されている。各絶縁層４は、いわゆる層間絶縁膜となる。
【００１２】
各層間絶縁膜４のうち、最上層である第７層目の層間絶縁膜４ｇには、第１の電位としてのＶDDi が与えられている第１のパッド８が設けられている。第１のパッド（ＶDDi パッド）８には、これと第１のパッド８の下層の導電層などとの電気的な接続を得るためのプラグ（ヴィアプラグ、コンタクトプラグ）７ｇが一体に形成されている。すなわち、ＶDDi パッド８は、いわゆるデュアルダマシン構造に形成されている。また、各層間絶縁膜４のうち、第１層目から第６層目までの各層間絶縁膜４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆには、ＶDDi パッド８に電気的に接続された第１の導電層としての第１の配線層（ＶDDi 配線）５が１層ずつ設けられている。これら第１層目から第６層目までの各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆも、ＶDDi パッド８と同様に、各配線本体（導電層本体）６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆと各プラグ（ヴィアプラグ、コンタクトプラグ）７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆとが一体のデュアルダマシン構造に形成されている。さらに、ＶDDi パッド８および各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆのそれぞれの表面には、バリアメタル膜９が設けられている。
【００１３】
ＶDDi パッド８および各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆは、例えばアルミニウム（Ａｌ）、金（Ａｕ）、あるいは銅（Ｃｕ）などの導電材料により形成される。また、バリアメタル膜９は、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、あるいはタングステン（Ｗ）などのバリア性を有する材料により形成される。
【００１４】
また、第１層目から第６層目までの各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆのうち、第２層目の第１の配線層５ｂの配線本体６ｂおよび第４層目の第１の配線層５ｄの配線本体６ｄは、後述する第２の導電層１０と各層間絶縁膜４の積層方向において互いに重なり合うことができるように、各層間絶縁膜４ｂ，４ｄの表面に沿ってＶDDi パッド８と同程度の大きさに広げられて形成されている。これに対して、第１層目、第３層目、第５層目、および第６層目の各第１の配線層５ａ，５ｃ，５ｅ，５ｆのそれぞれの配線本体６ａ，６ｃ，６ｅ，６ｆは、第２の導電層１０と各層間絶縁膜４ａ，４ｃ，４ｅ，４ｆ内において互いに接触しないように、ＶDDi パッド８や第２層目および第４層目の各配線本体６ｂ，６ｄに比べて小さく形成されている。
【００１５】
さらに、第１層目から第７層目までの各層間絶縁膜４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇのうち、第１層目、第３層目、および第５層目の各層間絶縁膜４ａ，４ｃ，４ｅには、第２の導電層としての第２の配線層（ＶSSi 配線）１０が１層ずつ設けられている。また、図示は省略するが、それら各第２の配線層１０ａ，１０ｃ，１０ｅは、前述した第１の電位であるＶDDi とは異なる第２の電位としてのＶSSi が与えられている第２のパッドに電気的に接続されている。この第２のパッドとしてのＶSSi パッドは、第１のパッドとしてのＶDDi パッド８と同じ第７層目の層間絶縁膜４ｇに設けられている。そして、第１層目、第３層目、および第５層目の各第２の配線層１０ａ，１０ｃ，１０ｅとＶSSi パッドは、前述した各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆとＶDDi パッド８との接続構造と同様の構造により互いに電気的に接続されている。また、図示は省略するが、第１層目、第３層目、および第５層目の各第２の配線層１０ａ，１０ｃ，１０ｅのうち、第１層目の層間絶縁膜４ａに設けられている第１層目の第２の配線層１０ａは、プラグを介してｐ型シリコン基板２の表層部に形成されている高濃度拡散層３に電気的に接続されている。すなわち、ＶSSi パッドおよび第１層目、第３層目、および第５層目の各第２の配線層１０ａ，１０ｃ，１０ｅは、ｐ型シリコン基板２の表層部に形成されている高濃度拡散層３に電気的に接続されている。なお、第２の電位としてのＶSSi は、第１の電位としてのＶDDi よりも低電位とする。また、高濃度拡散層３は、ｐ型シリコン基板２の表層部のうち、オーミック接触にするためのコンタクト領域にのみ形成されている。
【００１６】
第１層目、第３層目、および第５層目の各第２の配線層１０ａ，１０ｃ，１０ｅのうち、ｐ型シリコン基板２に最も近い第１層目の層間絶縁膜（絶縁層）４ａに設けられている第１層目の第２の配線層１０ａは、その下層部がポリシリコン層１１からなるとともに上層部がシリサイド層１２からなる２層構造に形成されている。これに対して、第３層目および第５層目の各第２の配線層１０ｃ，１０ｅは、各第１の配線層５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆと同様に、Ａｌ、Ａｕ、あるいはＣｕなどの導電材料により形成されている。それとともに、第３層目および第５層目の各第２の配線層１０ｃ，１０ｅのそれぞれの表面には、バリアメタル膜９が設けられている。また、図３において図示は省略するが、ＶSSi パッドもＶDDi パッド８と同様の構造に形成されている。
【００１７】
このように、図３に示す本実施形態の半導体装置１では、ｐ型シリコン基板２とその上方に設けられているＶDDi パッド８との間において、電位ＶDDi が与えられているＶDDi パッド８、第４層目のＶDDi 配線５ｄ、第２層目のＶDDi 配線５ｂ、およびｐ型シリコン基板２に対して、電位ＶSSi が与えられている第１層目のＶSSi 配線１０ａ、第３層目のＶSSi 配線１０ｃ、および第５層目のＶSSi 配線１０ｅを各層間絶縁膜４の積層方向に沿って交互に対向させて配置する。あるいは、ｐ型シリコン基板２とその上方に設けられているＶSSi パッドとの間において、電位ＶSSi が与えられている第５層目のＶSSi 配線１０ｅ、第３層目のＶSSi 配線１０ｃ、および第１層目のＶSSi 配線１０ａに対して、電位ＶDDi が与えられている第４層目のＶDDi 配線５ｄおよび第２層目のＶDDi 配線５ｂを各層間絶縁膜４の積層方向に沿って交互に対向させて配置する。これにより、ｐ型シリコン基板２とＶDDi パッド８およびＶSSi パッドとの間に、実質的に複数個の容量素子（キャパシタ）２２を設ける。
【００１８】
具体的には、ＶDDi パッド８および第５層目のＶSSi 配線１０ｅをそれぞれ電源電位側および接地電位側の各電極とするとともに、ＶDDi パッド８と第５層目のＶSSi 配線１０ｅとに挟まれている第７層目の層間絶縁膜４ｇおよび第６層目の層間絶縁膜４ｆを電極間絶縁体（電極間誘電体）として、１つの容量素子２２を形成する。第７層目の層間絶縁膜４ｇおよび第６層目の層間絶縁膜４ｆからなる電極間絶縁体は、いわゆる容量絶縁膜（キャパシタ絶縁膜）となる。同様に、第５層目のＶSSi 配線１０ｅおよび第４層目のＶDDi 配線５ｄをそれぞれ接地電位側および電源電位側の各電極とするとともに、第５層目のＶSSi 配線１０ｅと第４層目のＶDDi 配線５ｄとに挟まれている第５層目の層間絶縁膜４ｅを電極間絶縁体（容量絶縁膜）として、１つの容量素子２２を形成する。同様に、第４層目のＶDDi 配線５ｄおよび第３層目のＶSSi 配線１０ｃをそれぞれ電源電位側および接地電位側の各電極とするとともに、第４層目のＶDDi 配線５ｄと第３層目のＶSSi 配線１０ｃとに挟まれている第４層目の層間絶縁膜４ｄを電極間絶縁体（容量絶縁膜）として、１つの容量素子２２を形成する。同様に、第３層目のＶSSi 配線１０ｃおよび第２層目のＶDDi 配線５ｂをそれぞれ接地電位側および電源電位側の各電極とするとともに、第３層目のＶSSi 配線１０ｃと第２層目のＶDDi 配線５ｂとに挟まれている第３層目の層間絶縁膜４ｃを電極間絶縁体（容量絶縁膜）として、１つの容量素子２２を形成する。同様に、第２層目のＶDDi 配線５ｂおよび第１層目のＶSSi 配線１０ａをそれぞれ電源電位側および接地電位側の各電極とするとともに、第２層目のＶDDi 配線５ｂと第１層目のＶSSi 配線１０ａとに挟まれている第２層目の層間絶縁膜４ｂを電極間絶縁体（容量絶縁膜）として、１つの容量素子２２を形成する。同様に、第１層目のＶSSi 配線１０ａおよびｐ型シリコン基板２をそれぞれ接地電位側および電源電位側の各電極とするとともに、第１層目のＶSSi 配線１０ａとｐ型シリコン基板２とに挟まれている第１層目の層間絶縁膜４ａを電極間絶縁体（容量絶縁膜）として、１つの容量素子２２を形成する。
【００１９】
なお、前述したように、ＶDDi パッド８を一方の電極として用いる容量素子２２においては、ＶDDi パッド８が設けられている絶縁層の直下の絶縁層である第６層目の層間絶縁膜４ｆに設けられている導電層（配線層）は使用しない。ＶDDi パッド８を一方の電極とする容量素子２２においては、ＶDDi パッド８が設けられている層の少なくとも２層以上下方の層内に設けられている導電層（配線層）を使用する。図３において図示は省略するが、このようなＶDDi パッド８下の配線構成は、ＶSSi パッドを一方の電極として用いる容量素子２２においても同様とする。
【００２０】
このように、本実施形態の半導体装置１では、ＶDDi パッド８の下方に設けられている各配線層５ｂ，５ｄ，１０ａ，１０ｃ，１０ｅなどを利用して、各層間絶縁膜４の積層方向に沿ってｐ型シリコン基板２とＶDDi パッド８との間に実質的に６個の容量素子２２を形成する。そして、これらの容量素子２２を、半導体装置１における静電破壊保護素子（ＥＳＤ保護素子）とする。なお、図３において図示は省略するが、このようなＶDDi パッド８下の配線構成は、ｐ型シリコン基板２とその上方に設けられているＶSSi パッドとの間にも同様に設けられることとする。
【００２１】
また、本実施形態においては、ＶDDi パッド８およびＶSSi パッドのパッド面積をそれぞれ約１００００μｍ2 に設定した。また、第５層目のＶSSi 配線１０ｅ、第３層目のＶSSi 配線１０ｃ、および第１層目のＶSSi 配線１０ａと第４層目のＶDDi 配線５ｄおよび第２層目のＶDDi 配線５ｂとのそれぞれの間の各層間絶縁膜４ｂ，４ｃ，４ｄ，４ｅの厚さを、それぞれ約０．５μｍに設定した。すなわち、第５層目のＶSSi 配線１０ｅ、第３層目のＶSSi 配線１０ｃ、および第１層目のＶSSi 配線１０ａと第４層目のＶDDi 配線５ｄおよび第２層目のＶDDi 配線５ｂとを用いて形成される各容量素子２２の電極間絶縁体（容量絶縁膜）４ｂ，４ｃ，４ｄ，４ｅの厚さを、それぞれ約０．５μｍに設定した。また、第１層目のＶSSi 配線１０ａの下層部であるポリシリコン層１１とｐ型シリコン基板（Ｓｉ基板）２との間の層間絶縁膜４ａの厚さを、約５０ｎｍに設定した。すなわち、第１層目のＶSSi 配線１０ａとｐ型シリコン基板２とを用いて形成される容量素子２２の電極間絶縁体（容量絶縁膜）４ａの厚さを、約５０ｎｍに設定した。第１層目のＶSSi 配線１０ａとｐ型シリコン基板２との間の電極間絶縁体（容量絶縁膜）４ａの厚さを約５０ｎｍに設定することにより、約１００Ｖの耐電圧を得ることができる。そして、ｐ型シリコン基板２とＶDDi パッド８と間には、６層の金属配線層（ＶDDi 配線）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆを設けた。
【００２２】
図１には、以上説明した本実施形態の半導体装置１の構成を簡略化して模式的に示す。前述したように、ｐ型シリコン基板２とＶDDi パッド８と間には、Ｍ１〜Ｍ６までの６層の金属配線層（ＶDDi 配線）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが設けられている。ＶDDi パッド８は、第７層目の金属配線層（ＶDDi 配線、第１の配線層、第１の導電層）Ｍ７とみなしても構わない。
【００２３】
また、図２には、以上説明した本実施形態の半導体装置１の回路構成を簡略して示す。ＶDDi パッド８およびＶSSi パッド１３の２つのパッド間には、ＶDDi パッド８下の容量素子ＣDi １４および配線抵抗ＲDiD １５と、ＶDDi パッド８からＶSSi パッド１３下までの配線抵抗ＲDiS １６とが配置されている。同様に、ＶDDi パッド８およびＶSSi パッド１３の２つのパッド間には、ＶSSi パッド１３下の容量素子ＣSi １７および配線抵抗ＲSiS １８と、ＶSSi パッド１３からＶDDi パッド８下までの配線抵抗ＲSiD １９とが配置されている。すなわち、ＶDDi パッド８とＶSSi パッド１３との間には、容量素子ＣDi １４および容量素子ＣSi １７を合成した容量素子Ｃ0 ２０が設けられているのに等しい。この半導体装置１においては、ＶDDi パッド８は内部回路２１の入力ノード２１ａに接続されている。また、ＶSSi パッド１３は内部回路２１の他のノードに接続されている。
【００２４】
次に、図４を参照しつつ、本発明者らが行った実験について説明する。この実験では、ＶDDi パッド８およびＶSSi パッド１３の下方に前述したように複数個の容量素子２２が形成された半導体装置１の機械モデル（Machine Model：ＭＭ）、およびパッド下に容量素子２２が形成されていない背景技術に係る半導体装置の機械モデル（ＭＭ）の各パッドに対して、過電流（サージ）が印加される場合を想定してシミュレーションを行った。そして、図５中内部回路２１の入力ノード２１ａにおける電流波形を求めた。その結果、図４の各グラフで示すように、本実施形態の半導体装置１の内部回路２１の入力ノード２１ａにおける電流値は、背景技術に係る半導体装置の内部回路の入力ノードにおける電流値よりも同時刻では常に小さくなっていることが分かった。特に、それら両グラフにおいて最も値が大きくなる１回目のピークに着目すると、図４中白抜き矢印で示すように、本実施形態の半導体装置１は背景技術に係る半導体装置の約１／２であった。一般的な静電破壊（ＥＳＤ）においては、サージの最大電流が半導体装置に最も深刻な影響を及ぼす。前述したシミュレーション結果によれば、本実施形態の半導体装置１に静電破壊による被害が生じる確率は、背景技術に係る半導体装置に静電破壊による被害が生じる確率に比べて、約半分と大幅に低減されていることが分かる。
【００２５】
以上説明したように、この第１実施形態によれば、ＶDDi パッド８およびＶSSi パッド１３の下方に容量素子２２を形成することにより、ＶDDi パッド８およびＶSSi パッド１３の付近に流れるサージのピーク値が半減されている。すなわち、パッド部に流れる過電流が抑制されることによりパッド部におけるＥＳＤ耐性が向上されている。また、ＶDDi パッド８およびＶSSi パッド１３とｐ型シリコン基板２との間に設けられている各金属配線層（導電層）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，１０ａ，１０ｃ，１０ｅ、および第１層目から第７層目までの各層間絶縁膜４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇを利用して静電破壊保護素子（ＥＳＤ保護素子）としての容量素子２２を形成するので、ＶDDi パッド８およびＶSSi パッド１３とｐ型シリコン基板２との間のスペースを有効に利用することができる。すなわち、半導体装置（半導体チップ）１の面積を有効に利用することができる。さらに、ＶDDi パッド８およびＶSSi パッド１３を一方の電極とする容量素子２２を形成する際に、ＶDDi パッド８およびＶSSi パッド１３の直下の配線層を用いない設定とすることにより、パッドに掛かる応力を緩和することができる。ひいては、製品としての半導体装置１の信頼性を向上させることができる。これらの結果、半導体装置１の高集積化およびコンパクト化と、半導体装置１の耐久性や信頼性の向上とを両立することができる。
【００２６】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図５を参照しつつ説明する。図５は、本実施形態に係る半導体装置の回路構成を簡略して示す図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００２７】
本実施形態においては、前述した第１実施形態の半導体装置１が備えるＶDDi パッド８およびＶSSi パッド１３のうち、ＶSSi パッド１３を接地する。すなわち、ＶSSi を接地電位（ＧＮＤ）とする。
【００２８】
図５に示すように、本実施形態の半導体装置３１は、ＶSSi パッド１３を接地する以外は、第１実施形態の半導体装置１と同じ構成である。
【００２９】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、第２の電位であるＶSSi を接地電位（ＧＮＤ）とすることにより、ＶSSi パッド１３ならびにこのＶSSi パッド１３に電気的に接続されている第５層目のＶSSi 配線１０ｅ、第３層目のＶSSi 配線１０ｃ、および第１層目のＶSSi 配線１０ａを、ＥＳＤに対する放電線（アース）として用いることができる。すなわち、例えばＶSSi パッド１３および各ＶSSi 配線１０ａ，１０ｃ，１０ｅに流入した過電流（サージ）を、ＶSSi パッド１３および各ＶSSi 配線１０ａ，１０ｃ，１０ｅを介してグラウンドに速やかに逃がすことができる。これにより、過電流が内部回路２１等に流入するのをより良好に防ぐことができる。
【００３０】
さらに、前述した半導体装置３１の配線構造によれば、ＶSSi パッド１３および各ＶSSi 配線１０ａ，１０ｃ，１０ｅは、ＶDDi パッド８ならびにこのＶDDi パッド８に電気的に接続されている第１層目〜第６層目の各ＶDDi 配線５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ等とともに半導体装置３１の内部に複数個の容量素子（キャパシタ）２２を構成している。これにより、ＶDDi パッド８および各ＶDDi 配線５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆに流入した過電流も、前記各容量素子２２に一旦吸収させた後、ＶSSi パッド１３および各ＶSSi 配線１０ａ，１０ｃ，１０ｅを介してグラウンドに速やかに逃がすことができる。この結果、過電流が内部回路２１や図示しない電源等に流入するのをより良好に防ぐことができる。
【００３１】
このように、本実施形態の半導体装置３１の配線構造によれば、ＶSSi パッド１３および各ＶSSi 配線１０ａ，１０ｃ，１０ｅを、半導体装置３１内におけるいわゆる共通放電線（共通アースライン）として用いることができる。この共通放電線により、ＶSSi パッド１３や各ＶSSi 配線１０ａ，１０ｃ，１０ｅのみならず、ＶDDi パッド８や各ＶDDi 配線５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ、あるいは半導体装置３１内の図示しない他の配線（回路）等に発生した過電流を、半導体装置３１内の内部回路２１や図示しない他の半導体素子あるいは電源等に流入させることなく、より速やかに半導体装置３１の外部に放出することができる。したがって、本実施形態の半導体装置３１は、ＥＳＤ耐性がより向上されており、耐久性や信頼性がより向上されている。なお、以上説明したような共通放電線（共通アースライン）に関する技術は、例えば特公平６−５７０５号に開示されている。
【００３２】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図６および図７を参照しつつ説明する。図６は、本実施形態に係る半導体装置の構成を簡略して模式的に示す図である。図７は、本実施形態に係る半導体装置を簡略して示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００３３】
本実施形態においては、前述した第１および第２の各実施形態の半導体装置１，３１において、ＶDDi パッド８およびＶSSi パッド１３とｐ型シリコン基板２との間に設けられたＶDDi 配線５（ＶDDi 配線本体６ａ〜６ｆ）およびＶSSi 配線１０を、層間絶縁膜４の積層方向のみならず、層間絶縁膜４の積層方向と直交する方向においても交互に並べて配置する。以下、説明する。
【００３４】
図７に示すように、本実施形態の半導体装置４１においては、第１層目から第６層目までのすべての第１の導電層（ＶDDi 配線）５ａ〜５ｆのうち、ＶDDi パッド８とｐ型シリコン基板２の高濃度拡散層３とを各層間絶縁膜４ａ〜４ｇの積層方向に沿って電気的に接続している各ＶDDi 配線本体６ａ〜６ｆは、第１層目のＶSSi 配線１０ａの上方に張り出したり、第１層目のＶSSi 配線１０ａに接触したりしない大きさに形成されている。
【００３５】
ＶDDi パッド８の下方において、第１層目のＶSSi 配線１０ａの両縁部の上方には、第２層目および第４層目の各ＶDDi 配線本体６ｂ，６ｄと、第３層目および第５層目の各ＶSSi 配線１０ｃ，１０ｅとが、各層間絶縁膜４ａ〜４ｇの積層方向に沿って交互に積層されて設けられている。それとともに、第１層目のＶSSi 配線１０ａの中央部の上方には、第２層目および第４層目の各ＶSSi 配線１０ｂ，１０ｄと、第３層目および第５層目の各ＶDDi 配線本体６ｃ，６ｅとが、各層間絶縁膜４ａ〜４ｇの積層方向に沿って交互に積層されて設けられている。すなわち、第１層目のＶSSi 配線１０ａの上方においては、第２層目から第５層目までの各ＶDDi 配線本体６ｂ〜６ｅと各ＶSSi 配線１０ｂ〜１０ｅとが、各層間絶縁膜４ａ〜４ｇの積層方向および各層間絶縁膜４ａ〜４ｇの積層方向に直交する方向のそれぞれの方向において、交互に並べられて配置されている。
【００３６】
このように、本実施形態の半導体装置４１においては、前述した第１および第２の各実施形態の半導体装置１，３１と異なり、互いに電位の異なる各ＶDDi 配線５および各ＶDDi 配線本体６a〜６ｅと、各ＶSSi 配線１０a〜１０ｅとを、各層間絶縁膜４ａ〜４ｇの積層方向に沿って隣接する配線同士のみならず、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って隣接する配線同士でも容量素子２２を構成する位置に設ける。なお、図７において図示は省略するが、このようなＶDDi パッド８下の配線構成は、ＶSSi パッド１３下においても同様に適用することとする。
【００３７】
図６には、以上説明した本実施形態の半導体装置４１の構成を簡略化して模式的に示す。前述したように、ＶDDi パッド８、各ＶDDi 配線５ａ〜５ｅ、各ＶDDi 配線本体６a〜６ｅ、および各ＶSSi 配線１０ａ〜１０ｅが各層間絶縁膜４ａ〜４ｇの積層方向に沿って隣接する箇所のうち、互いに電位が異なる導電体（パッド、配線、配線本体）同士が隣接している箇所において容量素子２２ａ（２２）を形成する。それとともに、ＶDDi パッド８、各ＶDDi 配線５ａ〜５ｅ、各ＶDDi 配線本体６a〜６ｅ、および各ＶSSi 配線１０ａ〜１０ｅが各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って隣接する箇所のうち、互いに電位が異なる導電体（配線、配線本体）同士が隣接している箇所において容量素子２２ｂ（２２）を形成する。それら各容量素子２２（２２ａ，２２ｂ）のうち、特に各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って形成されている各容量素子２２ｂは、それら各容量素子２２ｂの電極となる導電体間の内側に発生する電界のみならず、各導電体（電極）の縁部（フリンジ部）同士の外側に張り出して発生する電界も積極的に利用する容量素子２２ｂとして形成されている。すなわち、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って形成されている各容量素子２２ｂは、いわゆるフリンジ効果を積極的に利用する容量素子２２ｂとして形成されている。
【００３８】
このように、本実施形態の半導体装置４１においては、前述した第１および第２の各実施形態の半導体装置１，３１と同様に、各層間絶縁膜４ａ〜４ｇの積層方向に沿って、電極となる各導電体間の内側に発生する電界を主に利用する容量素子２２ａが複数個設けられている。それとともに、半導体装置４１においては、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って、電極となる各導電体間の内側に発生する電界のみならず、いわゆるフリンジ効果も積極的に利用する容量素子２２ｂが複数個設けられている。
【００３９】
また、本発明者らは、本実施形態の半導体装置４１についても、前述した第１実施形態と同様のシミュレーションを行った。この半導体装置４１のシミュレーション結果については、後述する第４実施形態において、第１実施形態の半導体装置１および第４実施形態の半導体装置５１のそれぞれのシミュレーション結果とまとめて説明する。
【００４０】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態の半導体装置４１においては、各層間絶縁膜４ａ〜４ｇの積層方向のみならず、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿ってもフリンジ効果を利用する容量素子２２ｂを設けた。これにより、半導体装置４１は、前述した第１および第２の各実施形態の半導体装置１，３１に比べてＶDDi パッド８（ＶSSi パッド１３）下の容量素子２２の集積度が実質的に高められている。すなわち、半導体装置４１は、ＶDDi パッド８（ＶSSi パッド１３）の下方の容量値を、いわゆるフリンジ容量を利用してより増加されている。したがって、半導体装置４１は、前述した第１および第２の各実施形態の半導体装置１，３１に比べてサージの吸収力がさらに向上されており、ＥＳＤ耐性がさらに向上されている。本発明者らが行ったシミュレーションによれば、本実施形態の半導体装置４１は、前述した第１および第２の各実施形態の半導体装置１，３１に比べてサージの吸収力が約１．４倍に向上されていることが分かった。
【００４１】
それとともに、半導体装置４１は、前述した第１および第２の各実施形態の半導体装置１，３１に比べてＶDDi パッド８およびＶSSi パッド１３とｐ型シリコン基板２との間のスペースや、半導体装置４１の面積をより有効に利用することができる。これらの結果、半導体装置４１は、その高集積化およびコンパクト化と、その耐久性や信頼性の向上とを、さらに高い次元で両立することができる。
【００４２】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図８〜図１１を参照しつつ説明する。図８は、本実施形態に係る半導体装置の構成を簡略して模式的に示す図である。図９は、本実施形態に係る半導体装置の回路構成を簡略して示す図である。図１０は、本実施形態に係る半導体装置を簡略して示す断面図である。図１１は、本実施形態ならびに前述した第１および第２の各実施形態に係る半導体装置に流れる過電流の大きさと背景技術に係る半導体装置に流れる過電流の大きさとをグラフにして比較して示す図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００４３】
本実施形態においては、前述した第１〜第３の各実施形態に対して、さらに第３の電位が与えられる第３のパッドおよび第３の導電層を追加する。以下、説明する。
【００４４】
図１０において図示は省略するが、本実施形態の半導体装置５１には、その第７層目の層間絶縁膜４ｇに、第１〜第３の各実施形態の半導体装置１，３１，４１に設けられているＶDDi パッド８およびＶSSi パッド１３のみならず、さらに第３のパッドが設けられている。この第３のパッドには、第１の電位であるＶDDi および第２の電位であるＶSSi のどちらの電位とも異なる、第３の電位であるＶSSj が与えられる。
【００４５】
図１０に示すように、本実施形態の半導体装置５１においては、第１層目から第６層目までのすべての第１の導電層（ＶDDi 配線）５ａ〜５ｆのうち、ＶDDi パッド８とｐ型シリコン基板２の高濃度拡散層３とを各層間絶縁膜４ａ〜４ｇの積層方向に沿って電気的に接続している各ＶDDi 配線本体６ａ〜６ｆは、第１層目のＶSSi 配線１０ａの上方に張り出したり、第１層目のＶSSi 配線１０ａに接触したりしない大きさに形成されている。
【００４６】
ＶDDi パッド８の下方において、第１層目のＶSSi 配線１０ａの両縁部の上方には、第２層目および第４層目の各ＶDDi 配線本体６ｂ，６ｄと、第３層目および第５層目の各ＶSSi 配線１０ｃ，１０ｅとが、各層間絶縁膜４ａ〜４ｇの積層方向に沿って交互に積層されて設けられている。それとともに、第１層目のＶSSi 配線１０ａの中央部の上方には、第３のパッドに電気的に接続される第３の導電層（第３の配線層）５２のうち第３層目および第５層目の各第３の配線層５２ｃ，５２ｅと、第２層目および第４層目の各ＶSSi 配線１０ｂ，１０ｄとが、各層間絶縁膜４ａ〜４ｇの積層方向に沿って交互に積層されて設けられている。すなわち、第１層目のＶSSi 配線１０ａの上方においては、各層間絶縁膜４ａ〜４ｇの積層方向および各層間絶縁膜４ａ〜４ｇの積層方向に直交する方向のそれぞれの方向において、互いに電位が異なる導電体（配線、配線本体）同士が隣接するように並べられて配置されている。
【００４７】
第３の配線層５２は、第３のパッドとしてのＶSSj パッドに電気的に接続されたＶSSj 配線である。また、第３層目および第５層目の各ＶSSj 配線５２ｃ，５２ｅを含む全てのＶSSj 配線５２には、各ＶDDi 配線５および各ＶSSi 配線１０と同様に、バリアメタル膜９が設けられている。
【００４８】
前述したように、本実施形態の半導体装置５１においては、第３実施形態の半導体装置４１と同様に、各層間絶縁膜４ａ〜４ｇの積層方向のみならず、各層間絶縁膜４ａ〜４ｇの積層方向に直交する方向においても、互いに電位が異なる導電体（配線、配線本体）同士が隣接するように設ける。具体的には、半導体装置５１では、互いに電位の異なる各ＶDDi 配線５ａ〜５ｅ、各ＶDDi 配線本体６a〜６ｅ、各ＶSSi 配線１０ａ〜１０ｅ、および各ＶSSj 配線５２ｃ，５２ｅを、各層間絶縁膜４ａ〜４ｇの積層方向に沿って隣接する配線同士のみならず、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って隣接する配線同士でも容量素子２２を構成する位置に設ける。なお、図１０において図示は省略するが、このようなＶDDi パッド８下の配線構成は、ＶSSi パッド１３下やＶSSj パッド下においても同様に適用することとする。
【００４９】
図８には、以上説明した本実施形態の半導体装置５１の構成を簡略化して模式的に示す。前述したように、ＶDDi パッド８、各ＶDDi 配線５ａ〜５ｅ、各ＶDDi 配線本体６a〜６ｅ、各ＶSSi 配線１０ａ〜１０ｅ、および各ＶSSj 配線５２ｃ，５２ｅが各層間絶縁膜４ａ〜４ｇの積層方向に沿って隣接する箇所のうち、互いに電位が異なる導電体（パッド、配線、配線本体）同士が隣接している箇所において容量素子２２ａ（２２）を形成する。それとともに、ＶDDi パッド８、各ＶDDi 配線５ａ〜５ｅ、各ＶDDi 配線本体６a〜６ｅ、各ＶSSi 配線１０ａ〜１０ｅ、および各ＶSSj 配線５２ｃ，５２ｅが各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って隣接する箇所のうち、互いに電位が異なる導電体（配線、配線本体）同士が隣接している箇所において容量素子２２ｂ（２２）を形成する。すなわち、本実施形態の半導体装置５１においては、前述した第３実施形態の半導体装置４１と同様に、各層間絶縁膜４ａ〜４ｇの積層方向に沿って、電極となる各導電体間の内側に発生する電界を主に利用する容量素子２２ａが複数個設けられている。それとともに、半導体装置５１においては、各層間絶縁膜４ａ〜４ｇの積層方向と直交する方向に沿って、電極となる各導電体間の内側に発生する電界のみならず、フリンジ効果も積極的に利用する容量素子２２ｂが複数個設けられている。
【００５０】
図９には、以上説明した本実施形態の半導体装置５１の回路構成を簡略して示す。前述した第１〜第３の各実施形態の半導体装置１，３１，４１と異なり、本実施形態の半導体装置５１においては、ＶDDi パッド８とＶSSi パッド１３との間のみならず、ＶDDi パッド８とＶSSj パッド５３およびＶSSi パッド１３とＶSSj パッド５３とのそれぞれの間にも回路が構成されている。具体的には、ＶDDi パッド８とＶSSj パッド５３との間には、容量素子ＣDj ５４および配線抵抗ＲDjD ５５、ＲDjS ５６が配置されている。また、ＶSSi パッド１３とＶSSj パッド５３との間には、容量素子ＣSij ５７および配線抵抗ＲSij ５８、ＲSji ５９が配置されている。それとともに、ＶSSi パッド１３とＶSSj パッド５３との間には、配線抵抗Ｒij ６０が配置されている。
【００５１】
次に、図１１を参照しつつ、本発明者らが行った実験について説明する。この実験では、第１実施形態において説明したシミュレーションを、第１、第３、および第４の各実施形態の半導体装置１，４１，５１および背景技術に係る半導体装置のそれぞれの機械モデル（ＭＭ）に対して行った。図１１に示す各グラフによれば、第１実施形態の半導体装置１に対して各容量電極間のフリンジ効果を利用する容量素子２２ｂを複数個追加して設けた第３実施形態の半導体装置４１は、半導体装置１に比べてサージがより低減されている。これは、前述したように、第３実施形態の半導体装置４１は、第１実施形態の半導体装置１に比べてサージの吸収力が約１．４倍に向上されていることによると考えられる。同様に、第１実施形態の半導体装置１にさらに第３のパッド（ＶSSj パッド）５３および第３の導電層（ＶSSj 配線）５２を設けるとともに、各容量電極間のフリンジ効果を利用する容量素子２２ｂを複数個追加して設けた第４実施形態の半導体装置５１は、第１および第３の各実施形態の半導体装置１，４１に比べてサージがさらに低減されている。すなわち、第３実施形態の半導体装置４１は、そのＥＳＤ耐性が、背景技術に係る半導体装置に比べてＥＳＤ耐性が約２倍に向上された第１実施形態の半導体装置１よりもさらに向上されている。そして、第４実施形態の半導体装置５１は、そのＥＳＤ耐性が第３実施形態の半導体装置４１よりもさらに向上されている。
【００５２】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、本実施形態の半導体装置５１では、前述した第３実施形態の半導体装置４１と同様に、ＶDDi パッド８（ＶSSi パッド１３、ＶSSj パッド５３）の下方に、隣接する各容量素子２２の電極間のフリンジ効果を積極的に利用する容量素子２２ｂを設ける。それとともに、各容量素子２２ａ，２２ｂのそれぞれの電極に対して、第１の電位であるＶDDi 、第２の電位であるＶSSi 、および第３の電位であるＶSSj のうちのいずれか２つの電位を、各層間絶縁膜４ａ〜４ｇの積層方向と各層間絶縁膜４ａ〜４ｇの積層方向に直交する方向とで互いに異なる組み合わせとなるように与える。これにより、パッド下の容量値をフリンジ容量を用いて大幅に増加させることができる。この結果、半導体装置５１は、前述した第１〜第３の各実施形態の半導体装置１，３１，４１に比べてサージの吸収力が極めて向上されており、ＥＳＤ耐性が極めて向上されている。それとともに、半導体装置５１は、前述した第１〜第３の各実施形態の半導体装置１，３１，４１に比べてＶDDi パッド８、ＶSSi パッド１３、およびＶSSj パッド５３とｐ型シリコン基板２との間のスペースや、半導体装置５１の面積を極めて有効に利用することができる。したがって、本実施形態の半導体装置５１は、その高集積化およびコンパクト化と、その耐久性や信頼性の向上とを、極めて高い次元で両立することができる。
【００５３】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５４】
例えば、前述した第１〜第４の各実施形態の半導体装置１，３１，４１，５１においては、ＶDDi パッド８などを一方の容量電極として利用する容量素子２２を形成する際に、ＶDDi パッド８などの直下の絶縁層に設けられている導電層（配線層）は使用しない。これは次に述べる理由による。一般的に、半導体装置のパッドにボンディングワイヤを接合する際には、パッドがその下層の層間絶縁膜内にめり込む程の大きさの外力がパッドに加えられる。このため、例えばパッドにボンディングワイヤが接合される仕様となっている半導体装置において、パッドを一方の容量電極として利用する容量素子を形成する際にパッド直下の層間絶縁膜に設けられている導電層を利用すると、パッドにボンディングワイヤを接合する際に容量素子が破壊されるおそれが大きい。したがって、前述した第１〜第４の各実施形態においては、ＶDDi パッド８などにボンディングワイヤが接合される仕様を想定して、ＶDDi パッド８などの直下の絶縁層に設けられている導電層を使用しない設定とした。
【００５５】
ただし、半導体装置１，３１，４１，５１のＶDDi パッド８などに図示しない他のデバイスやパッケージなどの電極がフリップチップ接続される仕様においては、ＶDDi パッド８などに掛かる外力がワイヤボンディング接続の場合に比べて十分に小さいので、ＶDDi パッド８などの直下の絶縁層に設けられている導電層を使用して容量素子２２を形成しても構わない。具体的には、図３、図７、および図１０において破線で示すように、ＶDDi パッド８が設けられている第７層目の層間絶縁膜４ｇの直下の第６層目の層間絶縁膜４ｆに設けられている各導電層６１，６２，６３，６４をＶDDi パッド８とともに電極として用いて、容量素子２２を形成しても構わない。なお、第１〜第４の各実施形態の半導体装置１，３１，４１，５１の配線構造がフリップチップ接続に対応できるのは言うまでもない。
【００５６】
また、ＶDDi パッド８などの下方において、ｐ型シリコン基板２の表層部に図示しない能動素子などを形成する場合には、第１層目のＶSSi 配線１０ａ（ポリＳｉ層１１）およびｐ型シリコン基板２を用いて容量素子２２を形成しなくても構わない。また、第４実施形態の半導体装置５１において、第３のパッドであるＶSSj パッド５３を、第２実施形態の半導体装置３１が有する第２のパッドであるＶSSi パッド１３と同様に、接地しても構わない。
【００５７】
また、各層間絶縁膜４、各第１の導電層５、各第２の導電層１０、各第３の導電層５２、第１のパッド８、第２のパッド１３、第３のパッド５３、およびバリアメタル膜９などは、それらの形成材料を前述した材料に限定されない。同様に、各層間絶縁膜４、各第１の導電層５、各第２の導電層１０、および各第３の導電層５２の厚さや積層数も、前述した数には限定されない。同様に、第１のパッド８、第２のパッド１３、および第３のパッド５３の面積、第１のパッド８、第２のパッド１３、第３のパッド５３、各第１の導電層５、各第２の導電層１０、および各第３の導電層５２同士の間隔や寸法および相対的な配置も、前述した大きさや位置には限定されない。同様に、第１のパッド８、第２のパッド１３、および第３のパッド５３に与えられる電位も、前述した電位や大小関係に限定されない。これらは、所望される半導体装置の仕様や、第１〜第３の各パッド８，１３，５３の下に形成される各容量素子２２の容量などに応じて適宜、適正な状態に設定され得る。
【００５８】
さらに、本発明は、電源線のパッドＶDDi のみならず、例えば入出力用パッド等にも適用することができるのはもちろんである。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態に係る半導体装置の構成を簡略して模式的に示す図。
【図２】第１実施形態に係る半導体装置の回路構成を簡略して示す図。
【図３】第１実施形態に係る半導体装置を簡略して示す断面図。
【図４】第１実施形態に係る半導体装置に流れる過電流の大きさと背景技術に係る半導体装置に流れる過電流の大きさとをグラフにして比較して示す図。
【図５】第２実施形態に係る半導体装置の回路構成を簡略して示す図。
【図６】第３実施形態に係る半導体装置の構成を簡略して模式的に示す図。
【図７】第３実施形態に係る半導体装置を簡略して示す断面図。
【図８】第４実施形態に係る半導体装置の構成を簡略して模式的に示す図。
【図９】第４実施形態に係る半導体装置の回路構成を簡略して示す図。
【図１０】は、第４実施形態に係る半導体装置を簡略して示す断面図。
【図１１】は、第１、第３、および第４の各実施形態に係る半導体装置に流れる過電流の大きさと背景技術に係る半導体装置に流れる過電流の大きさとをグラフにして比較して示す図。
【符号の説明】
【００６０】
１，３１，４１…半導体装置、２…ｐ型シリコン基板（基板）、４…層間絶縁膜（容量絶縁膜、ＳｉＯ2 膜、絶縁層）、５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…ＶDDi 配線（第１の配線、第１の導電層）、８…ＶDDi パッド（第１のパッド）、１０，１０ａ，１０ｃ，１０ｅ…ＶSSi 配線（第２の配線、第２の導電層）、１１…シリサイドからなる層、１２…ポリシリコンからなる層、１３…ＶSSi パッド（第２のパッド）、４２，４２ｃ，４２ｅ…ＶSSj 配線（第３の配線、第３の導電層）、４３…ＶSSj パッド（第３のパッド）
【図１】
2006019692.tif 000003
【図２】
2006019692.tif 000004
【図３】
2006019692.tif 000005
【図４】
2006019692.tif 000006
【図５】
2006019692.tif 000007
【図６】
2006019692.tif 000008
【図７】
2006019692.tif 000009
【図８】
2006019692.tif 000010
【図９】
2006019692.tif 000011
【図１０】
2006019692.tif 000012
【図１１】
2006019692.tif 000013