(57)【要約】【課題】改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで受け取ることができるＣＭＯＳイメージセンサを提供すること。【解決手段】外部の光を吸収して光電荷を生成する光電荷生成手段ＰＤ１〜ＰＤ３と、光電荷生成手段から光電荷を受け取るセンシングノードＳＮ１〜ＳＮ２とを備える単位画素がロー及びカラム方向にマトリックス状に配列されて画素アレイを構成し、該画素アレイのローまたはカラムのいずれかのライン毎に順次スキャンが行われるラインスキャン方式で駆動し、現在スキャン中であるライン（ｎ行）の第１画素の第１センシングノードＳＮ２が、１つ前のスキャンでスキャンされたライン（ｎ−１行）の第２画素の第２センシングノードＳＮ１と共に、現在スキャン中であるラインの画素の光電荷生成手段ＰＤ２から光電荷を受け取る。【選択図】図４
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【特許請求の範囲】
【請求項１】
外部の光を吸収して光電荷を生成する光電荷生成手段と該光電荷生成手段から光電荷を受け取るセンシングノードとを備える単位画素が、ロー及びカラム方向にマトリックス状に配列されて画素アレイを構成し、
該画素アレイのローまたはカラムのいずれかのライン毎に順次スキャンが行われるラインスキャン方式で駆動し、
現在スキャン中であるラインの第１画素の第１センシングノードが、１つ前のスキャンでスキャンされたラインの第２画素の第２センシングノードと共に、現在スキャン中であるラインの前記第１画素の前記光電荷生成手段から光電荷を受け取ることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記ラインスキャン方式がローベーススキャン方式であり、
現在スキャン中であるローの前記第１画素の前記第１センシングノードが、１つ前にスキャンされたローの前記第２画素の前記第２センシングノードと共に、現在スキャン中であるローの前記第１画素の前記光電荷生成手段から光電荷を受け取ることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１及び第２センシングノード間の共有が、同じカラム上の最隣接画素間で行われることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記ラインスキャン方式がカラムベーススキャン方式であり、
現在スキャン中であるカラムの前記第１画素の前記第１センシングノードが、１つ前にスキャンされたカラムの前記第２画素の前記第２センシングノードと共に、現在スキャン中であるカラムの前記第１画素の前記第１光電荷生成手段から光電荷を受け取ることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第１及び第２センシングノード間の共有が、同じロー上の最隣接画素間で行われることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第１及び第２センシングノード間の共有のために、現在スキャン中であるラインのライン選択信号によって制御され、前記第１及び第２センシングノードを接続するスイッチング手段をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
ロー及びカラム方向にマトリックス配列されて画素アレイを構成する複数の単位画素を備え、
該単位画素が、
外部の光を吸収して光電荷を生成する光電荷生成手段と、
該光電荷生成手段から光電荷を受け取るセンシングノードと、
前記光電荷生成手段からの光電荷を前記センシングノードに伝達する伝達手段と、
前記センシングノードをリセットさせるリセット手段と、
前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力手段と、
一側が前記出力手段に接続し、選択信号に応答してスイッチングしてアドレッシングを行うアドレッシング手段とを備え、
選択された第１画素に対する第１センシングノードの貯蔵容量を増大させるために、前記選択信号に応答し、前記第１画素に隣接する別の第２画素の第２センシングノードと選択された前記第１画素の前記第１センシングノードとを相互接続するスイッチング手段をさらに備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項８】
前記スイチング手段が、選択された前記第１画素の前記第１センシングノードと隣接する別の前記第２画素の前記第２センシングノードとの間にソース−ドレイン経路を形成し、ゲートに前記選択信号が入力されるＮＭＯＳトランジスタであることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記画素アレイが、ローベーススキャン方式で駆動され、
前記第１及び前記第２画素が、同じカラム上の最隣接する画素であることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１０】
前記画素アレイがカラムベーススキャン方式で駆動され、
前記第１及び前記第２画素が、同じロー上の最隣接する画素であることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１１】
前記アドレッシング手段が、
一側が前記出力手段に接続し、他側が出力端に接続するＮＭＯＳトランジスタで構成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１２】
前記出力手段が、
一側が第１電源端に接続し、他側が前記アドレッシング手段の一側に接続するＮＭＯＳトランジスタで構成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１３】
前記リセット手段が、
一側が第１電源端に接続し、他側が前記センシングノードに接続するＮＭＯＳトランジスタで構成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１４】
前記光電荷生成手段が、フォトダイオードであることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項１５】
前記伝達手段が、一側が前記光電荷生成手段に接続し、他側が前記センシングノードに接続するＮＭＯＳトランジスタで構成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに関し、特に、センシングノードの貯蔵容量を増大させることができるＣＭＯＳイメージセンサの画素アレイ（pixel array）に関する。
【背景技術】
【０００２】
一般に、イメージセンサとは、光に反応する半導体の性質（光電変換）を用いて、イメージを捕捉する（capture）装置（素子）である。自然に存在する被写体の各部分は、光の強度（明るさ）及び波長が相互に異なっており、これを感知するイメージセンサの各画素では異なる電気的な値を生成するが、この電気的な値を信号処理が可能なレベルにすることがイメージセンサの役割である。
【０００３】
図１は、通常のＣＭＯＳイメージセンサに関する構成を示すブロック図である。ＣＭＯＳイメージセンサは、ＣＭＯＳイメージセンサの全体的な動作を制御し、外部システムに対するインターフェース（interface）の役割を担う制御及び外部システムインターフェース部１０、光に反応する性質を極大化させるように形成された画素が横Ｎ個、縦Ｍ個にアレイ状に配置されて外部から入るイメージに関する情報、即ち光を感知する画素アレイ部２０、センサの各画素で生成されたアナログ電圧をデジタルシステムで処理が可能になるように、デジタル電圧に変換するアナログ−デジタル変換器（Analog-digital converter）３０、及び、アナログ−デジタル変換器３０の出力に応答し、デジタル化された画素のイメージ信号値をデジタルデータとして貯蔵するバッファ４０を備えている。そして、アナログ−デジタル変換器３０は、各画素で感知した電圧と比べるのに用いられる、クロックによって線形的に減少するランプ（ramp）状の比較基準電圧を作り出すデジタル−アナログ変換器（Digital-Analog converter、以下、ＤＡＣという）３１及び画素アレイ２０から出力される感知電圧（アナログ電圧）とＤＡＣ３１から出力される比較基準電圧とを比べ、比較基準電圧が画素電圧よりも大きい間、制御及び外部システムインターフェース部１０から出力されるカウンタ値をバッファ４０に書き込み可能にする書き込み可能信号を出力するＮ個の配列で構成された電圧比較器３２を備えている。
【０００４】
上記のような構成のＣＭＯＳイメージセンサが高画質のイメージ生成のために相互関連された二重サンプリング方式（correlated double sampling method、以下、ＣＤＳという）を採用する場合、図２に示されているように、画素アレイのうち、それぞれの単位画素１００、１２０は、１個のフォトダイオードと４個のトランジスタとでそれぞれ構成される。４個のトランジスタは、フォトダイオード１０１によって生成された光電荷をセンシングノードＡに伝送するトランスファートランジスタＭ２１と、次の信号検出のためにセンシングノードＡに貯蔵されている電荷を排出するリセットトランジスタＭ１１と、ソースフォロワー（source follower）の役割を担うドライブトランジスタＭ３１と、スイッチングによってアドレッシングを可能とするセレクトトランジスタＭ４１とである。
【０００５】
ここで、ＣＤＳとは、単位画素を構成するリセットトランジスタＭ１１をターン−オン（turn-on）、トランスファートランジスタＭ２１をターン−オフ（turn-off）させて、リセット時の電圧（リセット電圧）を取得し、その次に、リセットトランジスタＭ１１をターン−オフさせた状態でトランスファートランジスタＭ２１をターン−オンさせて、フォトダイオード１０１によって生成された電荷を読み出し、これによる電圧（データ電圧）を取得した後、リセット電圧とデータ電圧との差を純粋なイメージデータとして採用する方式を意味する。
【０００６】
図３は、図２の単位画素構成で各トランジスタを制御する信号に関する制御タイミングを示すタイミングチャートである。これを参照して単位画素１００の動作を期間毎に説明する。
【０００７】
１）図３において、「Ａ」期間は、トランスファートランジスタＭ２１及びリセットトランジスタＭ１１がターン−オンされ、セレクトトランジスタＭ４１がターン−オフされて、フォトダイオード１０１を完全に空乏（fully depletion）させる期間である。
【０００８】
２）「Ｂ」期間は、ターン−オンされたトランスファートランジスタＭ２１が再びターン−オフされることによって、フォトダイオード１０１で光を吸収して光電荷を生成し、生成された光電荷を集積する期間である。（「Ｂ」期間は、リセットトランジスタＭ１１及びセレクトトランジスタＭ４１の状態と関係なしに、トランスファートランジスタＭ２１が再びターン−オンされるまで維持される。）
３）「Ｃ」期間は、リセットトランジスタＭ１１がターン−オン状態、トランスファートランジスタＭ２１がターン−オフ状態に続けて維持され、セレクトトランジスタＭ４１がターン−オンされることによって、センシングノードＡにより駆動されるドライブトランジスタＭ３１及びセレクトトランジスタＭ４１を介してリセット電圧レベルを伝達する期間である。（reset level transfer 期間）
４）「Ｄ」期間は、リセットトランジスタＭ１１がターン−オフされることによって、「Ｃ」期間で発生したリセット電圧レベルを安定させる期間である。（reset level settling 期間）
５）「Ｅ」期間は、「Ｄ」期間からのリセット電圧をサンプリングする期間である。（reset level sampling 期間）
６）「Ｆ」期間は、リセットトランジスタＭ１１及びセレクトトランジスタＭ４１がそれぞれターン−オフ、ターン−オン状態に維持され、トランスファートランジスタＭ２１がターン−オンされることによって、「Ｂ」期間の間フォトダイオード１０１で集積された光電荷によるデータ電圧がセンシングノードＡに伝達されてセンシングノードＡにより駆動されるドライブトランジスタＭ３１及びセレクトトランジスタＭ４１により、データ電圧を伝達する期間である。（data level transfer 期間）
７）「Ｇ」期間は、トランスファートランジスタＭ２１がターン−オフされることによって、「Ｆ」期間で発生したデータ電圧を安定させる期間である。（data level settling 期間）
８）「Ｈ」期間は、「Ｇ」期間のデータ電圧をサンプリングする期間である。（data level sampling 期間）
「Ｅ」期間及び「Ｈ」期間でそれぞれサンプリングされるリセット電圧及びデータ電圧は、図１のアナログ−デジタル変換器３０に出力されてデジタル信号に変換され、デジタル信号に変換されたそれら２つの電圧値の差が、フォトダイオード１０１から受け取ったイメージに対するＣＭＯＳイメージセンサの出力イメージ値（イメージデータ）になる。
【０００９】
上述したような従来の単位画素１００動作は、他の全ての単位画素においても同様に行われ、このような単位画素がアレイ状に配列されている画素アレイの駆動は、ロー（row：「行」とも記す）ベーススキャン方式を採択した場合、最初のローから最後のローまで順次スキャンされることになる。
【００１０】
したがって、例えば、ｎ−１番目のローの画素からデータを得た後、ｎ番目のローからデータを得る時、ｎ−１番目を含むそれ以前のローに該当するピクセルは、クリーン−アップ（clean-up）された後、再び光の集積（integration）を行うことになる。
【００１１】
一方、上述したように、各単位画素を構成しているフォトダイオードは、光電荷を生成及び集積する容量が大きければ、より良いイメージデータを得ることができるので、このために、フォトダイオードの面積を増大させる等の技術によってフィル−ファクター（fill-factor）を改善している。
【００１２】
しかし、高濃度不純物の拡散領域によって具現されるセンシングノードに関しては、フィル−ファクターの改善により増大した光電荷を十分に受け取ることができる容量にすることができず、所望の光感度を得ることができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで受け取ることができるようにするために、選択された特定の画素が動作する時に、非選択の隣接する他の画素のセンシングノードを共有することによって、センシングノードの電荷貯蔵容量を増大させたＣＭＯＳイメージセンサを提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の第１のＣＭＯＳイメージセンサは、外部の光を吸収して光電荷を生成する光電荷生成手段と該光電荷生成手段から光電荷を受け取るセンシングノードとを備える単位画素が、ロー及びカラム方向にマトリックス状に配列されて画素アレイを構成しており、該画素アレイのローまたはカラムのいずれかのライン毎に順次スキャンが行われるラインスキャン方式で駆動し、現在スキャン中であるラインの第１画素の第１センシングノードが、１つ前にスキャンされたラインの第２画素の第２センシングノードと共に、現在スキャン中であるラインの前記第１画素の前記光電荷生成手段から光電荷を受け取ることを特徴としている。
【００１５】
また、本発明の第２のＣＭＯＳイメージセンサは、ロー及びカラム方向にマトリックス配列されて画素アレイを構成する複数の単位画素を備え、該単位画素が、外部の光を吸収して光電荷を生成する光電荷生成手段と、該光電荷生成手段から光電荷を受け取るセンシングノードと、前記光電荷生成手段からの光電荷を前記センシングノードに伝達する伝達手段と、前記センシングノードをリセットさせるリセット手段と、前記センシングノードに貯蔵される電荷量に対応する電気的信号を出力する出力手段と、一側が前記出力手段に接続し、選択信号に応答してスイッチングしてアドレッシングを行うアドレッシング手段とを備え、選択された第１画素に対する第１センシングノードの貯蔵容量を増大させるために、前記選択信号に応答し、前記第１画素に隣接する別の第２画素の第２センシングノードと選択された前記第１画素の前記第１センシングノードとを相互接続するスイッチング手段をさらに備えることを特徴としている。
【発明の効果】
【００１６】
本発明のＣＭＯＳイメージセンサによれば、選択されたラインの特定の画素が動作する時、非選択のラインの隣接する別の画素のセンシングノードを共有することによって、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで受け取ることができるようにする。すなわち、隣接画素間のセンシングノードの共有によりセンシングノードの電荷貯蔵容量を増大させ、高品質、高画質のＣＭＯＳイメージセンサの具現が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１８】
図４は、本発明の実施の形態に係るＣＭＯＳイメージセンサの画素アレイの構成の一部を示す回路図であって、複数の単位画素がロー及びカラム方向にマトリックス状に配列された画素アレイの中から、同じカラム上で隣り合っている３個の単位画素を示したものである。
【００１９】
本実施の形態に係るＣＭＯＳイメージセンサでは、従来の構成と同様に、複数の単位画素がロー及びカラム方向にマトリックス状に配列されて画素アレイを構成しており、画素アレイのいずれかのライン（ローまたはカラム）に沿って、順次信号を読み出す処理（スキャン）が行われるラインスキャン方式で駆動する。本実施の形態が従来の技術と異なる点は、現在スキャン中であるライン（例えば、図４のｎ行）の画素のセンシングノード（例えば、図４のセンシングノードＳＮ２）は、１つ前のスキャンでスキャンされたラインの画素のセンシングノード（例えば、図４のセンシングノードＳＮ１）と共に、現在スキャン中であるラインの画素のフォトダイオード（例えば、図４のフォトダイオードＰＤ２）から光電荷を受け取ることである。この２つのセンシングノードが共に用いられることを、センシングノードの共有とも記す。
【００２０】
図４は、ラインスキャン方式がローベーススキャン方式である場合の実施の形態であり、センシングノード間の共有は、同じカラム上の最隣接画素間で行われる。仮に、ラインスキャン方式がカラムベーススキャン方式であれば、センシングノード間の共有は、同じロー上の最隣接画素間で行われるようにする。
【００２１】
ライン選択信号に制御されて隣接する画素のセンシングノードを接続するスイッチング素子によりセンシングノードの共有が具現され、このために、図４の実施の形態において、スイッチング素子は、選択された画素のセンシングノードＳＮ２と隣接する別の画素のセンシングノードＳＮ１との間にソース−ドレイン経路が接続され、ゲートに現在スキャン中であるローのロー選択信号Ｓｘ２が入力されるＮＭＯＳトランジスタＭ４００として具現されている。
【００２２】
図４に示した本発明の実施の形態に係るＣＭＯＳイメージセンサをより詳細に説明する。
【００２３】
図４は、ロースキャン方式を採用した場合の回路図であって、ｎ−１行、ｎ行及びｎ＋１行の３つのローといずれかのカラムに対応する３個の単位画素だけを示したものである。
【００２４】
ｎ行の単位画素に対する構成を説明すると、ｎ行の単位画素は、外部の光を吸収して光電荷を生成する光電荷生成部ＰＤ２と、光電荷生成部ＰＤ２から光電荷を受け取るセンシングノードＳＮ２と、光電荷生成部ＰＤ２からの光電荷をセンシングノードＳＮ２に伝達する伝達部Ｍ４２１と、センシングノードＳＮ２をリセットさせるリセット部Ｍ４２２と、センシングノードＳＮ２に対応する電気的信号を出力する出力部Ｍ４２３、及び一側が出力部Ｍ４２３に接続され、ロー選択信号Ｓx２に応答し、スイッチングの役割をしてアドレッシングを行うアドレッシング部Ｍ４２４を備えている。光電荷生成部ＰＤ２は、フォトダイオードで構成されており、アドレッシング部Ｍ４２４は、一側が出力部に接続し、他側が出力端（output line）に接続するＮＭＯＳトランジスタで構成されており、出力部は、一側が第１電源端Ｖｃｃに接続し、他側がアドレッシング部Ｍ４２４の一側に接続するＮＭＯＳトランジスタで構成されており、リセット部Ｍ４２２は、一側が第１電源端Ｖｃｃに接続し、他側がセンシングノードに接続するＮＭＯＳトランジスタで構成されており、伝達部Ｍ４２１は、一側が光電荷生成部ＰＤ２に接続し、他側がセンシングノードＳＮ２に接続するＮＭＯＳトランジスタで構成されている。
【００２５】
ｎ−１行及びｎ＋１行の単位画素も実質的に同じ構成を有する。
【００２６】
さらに、本実施の形態に係るＣＭＯＳイメージセンサは、選択された画素に対するセンシングノードの貯蔵容量を増大させるために、ロー選択信号に応答して、前にスキャンされた隣接した別の画素のセンシングノードと選択された画素のセンシングノードとを相互接続するスイッチング素子Ｍ４００、Ｍ４５０を備えている。具体的には、スイッチング素子は、選択された画素のセンシングノードＳＮ２と隣接する別の画素のセンシングノードＳＮ１との間にソース−ドレイン経路が形成され、ゲートにロー選択信号が入力されるＮＭＯＳトランジスタとして構成されている。
【００２７】
例えば、ｎ行の画素が選択されてスキャンされていると、１つ前にスキャンされたｎ−１行の画素のセンシングノードＳＮ１とｎ行の画素のセンシングノードＳＮ２とが共有されて、ｎ行の画素のフォトダイオードＰＤ２から光電荷を受け取る。
【００２８】
その結果、改善されたフィル−ファクターにより生成されたより多い光電荷をセンシングノードで十分に受け取ることができる。
【００２９】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３０】
【図１】ＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】従来の技術に係るＣＭＯＳイメージセンサの画素アレイの構成を示す図である。
【図３】図２の単位画素に対する制御信号のタイミングチャートである。
【図４】本発明の実施の形態に係るＣＭＯＳイメージセンサの画素アレイの一部の構成を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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