(57)【要約】【課題】  実動作周波数のダブルデータレートでＤＤＲ−ＳＤＲＡＭとのインタフェース部のテストが可能なテスト回路、およびテスト方法を提供する。【解決手段】  周波数ｆのクロックの立ち上り／立ち下り両エッジでｍビットのデータを入出力するＤＤＲ−ＳＤＲＡＭ１０００のインタフェース部８００に対して、テスト回路１は、クロック周波数２ｎｆに同期してパターン発生器２から出力されたｍ／２ｎ−１ビットのデータとこのデータを（２ｎ−１）段構成のシフトレジスタ３でシフトさせた各段の出力データをデータ連結部４で連結して２ｍビットのデータを出力し、また、入力された２ｍビットのデータをデータ分割部５で周波数２ｎ−１ｆのクロックの半周期ごとに出力されるｍ／２ｎ−１ビットのデータに分割し、パターン圧縮器６でこの分割されたデータに対するシグネチャを生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力された２ｍビットのデータを周波数ｆのクロックの半周期ごとにｍビットずつＤＤＲ−ＳＤＲＡＭ（ダブルデータレートシンクロナスＤＲＡＭ）へ出力するＤＤＲ−ＳＤＲＡＭとのインタフェース部に接続されるテスト回路であって、
クロック周波数２ｎｆ（ｎは１以上の任意の整数）で動作するＬＦＳＲ（リニアフィードバックシフトレジスタ）を有してｍ／２ｎ−１ビットの擬似ランダムパターンを発生するパターン発生器と、
前記パターン発生器の出力が入力されてクロック周波数２ｎｆで動作する（２ｎ−１）段のシフトレジスタと、
前記パターン発生器の出力と前記シフトレジスタの各段の出力を連結して２ｍビットのデータを出力するデータ連結手段と
を具備し、
前記連結手段の出力が前記インタフェース部へ入力されることを特徴とするテスト回路。
【請求項２】
ＤＤＲ−ＳＤＲＡＭから周波数ｆのクロックの半周期ごとにｍビットずつ入力されたデータを連結して２ｍビットのデータを出力するＤＤＲ−ＳＤＲＡＭとのインタフェース部に接続されるテスト回路であって、
入力された２ｍビットのデータをクロック周波数２ｎ−１ｆ（ｎは１以上の任意の整数）の半周期ごとにｍ／２ｎ−１ビットずつ分割して出力するデータ分割手段と、
クロック周波数２ｎｆで動作するＬＦＳＲを有して前記データ分割手段から入力された前記ｍ／２ｎ−１ビットのデータを圧縮してシグネチャを生成するパターン圧縮器と
を具備し、
前記インタフェース部からの出力が前記データ分割手段へ入力されることを特徴とするテスト回路。
【請求項３】
擬似ランダムパターンの発生とシグネチャの生成を１つのＬＦＳＲで行うパターン発生／圧縮器を具備していることを特徴とするテスト回路。
【請求項４】
ｍ（ｍ＝２ｋ）ビットの入力データに対するテストを（ｋ＋１）回繰り返し行うとき、
ｎ（ｎ≦ｋ＋１）回目のテストのときは、前記ｍビットのデータからｍ／２ｎ−１ビットのデータを選択するデータ選択手段と、
前記ｎ回目のテストのときはＬＳＦＲのフィードバック段数をｍ／２ｎ−１ビットに変化させて、前記データ選択手段から出力された前記ｍ／２ｎ−１ビットのデータに対するシグネチャを生成するパターン圧縮器と
を具備することを特徴とするテスト回路。
【請求項５】
ｍ（ｍ＝２ｋ）ビットの入力データに対する１回目のテストで不良が発見されたときに、
２回目のテストでは入力データを上位ｍ／２と下位ｍ／２ビットの２つのビット列に分けてテストを行って不良の発生するビット列を選別し、
３回目以降のｎ（３≦ｎ≦ｋ＋１）回目のテストでは直前のテストで選別された不良の発生するビット列をさらに上位ｍ／２ｎ−１と下位ｍ／２ｎ−１ビットの２つのビット列に分けてテストを行って不良の発生するビット列を順次絞り込み、
ｎ＝（ｋ＋１）回目のテストで不良ビットを確定することを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路およびテスト方法に関し、特に半導体集積回路のダブルデータレートシンクロナスＤＲＡＭとのインタフェース部のテストが可能なテスト回路およびテスト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の大規模化、高速化が進み、特にシステムＬＳＩなどではその傾向が顕著である。それに伴い、システムＬＳＩなどとともに用いられる半導体記憶装置に対する単位時間当たりの処理能力の向上への要求も強まっている。そこで、その要求に応えるため半導体記憶装置では様々なデータ転送方式が提唱されている。中でも、クロックの立ち上り、立ち下りの両エッジに同期してデータ転送を行うダブルデータレートシンクロナスＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す。）は、その単位時間当たりのデータ転送能力の高さで注目されている。
【０００３】
しかしながら、このＤＤＲ−ＳＤＲＡＭの能力を十分に引き出すには、高い周波数のクロックを用意する必要があり、また、クロックの立ち上りと立ち下りの両エッジをデータ転送タイミングに使用するためデータとクロックの位相関係に対する仕様を厳格に守る必要がある。そのため、システムＬＳＩなどの半導体集積回路におけるＤＤＲ−ＳＤＲＡＭとのインタフェース部の設計やテストが困難になることが多かった。また、このインタフェース部テストするためのテスト回路の規模も大きくなっていた。
【０００４】
そこで、ＤＤＲ−ＳＤＲＡＭとのインタフェース部のテストを容易にするために、低速のテスタを使ってシングルデータレートでＤＤＲ−ＳＤＲＡＭとのインタフェース部をテストする方式が提案されていた（例えば、特許文献１参照。）。
【０００５】
しかし、上述のような方式のテストでは実使用時の高速インタフェースが正しいタイミングで動作しているかどうかを判定できないという問題があった。
【特許文献１】特開２０００−４０３９８号公報（第６ページ、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、実動作周波数のダブルデータレートでＤＤＲ−ＳＤＲＡＭとのインタフェース部のテストが可能で、かつ回路規模の増大を防ぐことのできるテスト回路、およびテスト方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、入力された２ｍビットのデータを周波数ｆのクロックの半周期ごとにｍビットずつＤＤＲ−ＳＤＲＡＭ（ダブルデータレートシンクロナスＤＲＡＭ）へ出力するＤＤＲ−ＳＤＲＡＭとのインタフェース部に接続されるテスト回路であって、クロック周波数２ｎｆ（ｎは１以上の任意の整数）で動作するＬＦＳＲ（リニアフィードバックシフトレジスタ）を有してｍ／２ｎ−１ビットの擬似ランダムパターンを発生するパターン発生器と、前記パターン発生器の出力が入力されてクロック周波数２ｎｆで動作する（２ｎ−１）段のシフトレジスタと、前記パターン発生器の出力と前記シフトレジスタの各段の出力を連結して２ｍビットのデータを出力するデータ連結手段とを具備し、前記連結手段の出力が前記インタフェース部へ入力されることを特徴とするテスト回路が提供される。
【０００８】
また、本発明の別の一態様によれば、ＤＤＲ−ＳＤＲＡＭから周波数ｆのクロックの半周期ごとにｍビットずつ入力されたデータを連結して２ｍビットのデータを出力するＤＤＲ−ＳＤＲＡＭとのインタフェース部に接続されるテスト回路であって、入力された２ｍビットのデータをクロック周波数２ｎ−１ｆ（ｎは１以上の任意の整数）の半周期ごとにｍ／２ｎ−１ビットずつ分割して出力するデータ分割手段と、クロック周波数２ｎｆで動作するＬＦＳＲを有して前記データ分割手段から入力された前記ｍ／２ｎ−１ビットのデータを圧縮してシグネチャを生成するパターン圧縮器とを具備し、前記インタフェース部からの出力が前記データ分割手段へ入力されることを特徴とするテスト回路が提供される。
【０００９】
また、本発明の別の一態様によれば、擬似ランダムパターンの発生とシグネチャの生成を１つのＬＦＳＲで行うパターン発生／圧縮器を具備していることを特徴とするテスト回路が提供される。
【００１０】
また、本発明の別の一態様によれば、ｍ（ｍ＝２ｋ）ビットの入力データに対するテストを（ｋ＋１）回繰り返し行うとき、ｎ（ｎ≦ｋ＋１）回目のテストのときは、前記ｍビットのデータからｍ／２ｎ−１ビットのデータを選択するデータ選択手段と、前記ｎ回目のテストのときはＬＳＦＲのフィードバック段数をｍ／２ｎ−１ビットに変化させて、前記データ選択手段から出力された前記ｍ／２ｎ−１ビットのデータに対するシグネチャを生成するパターン圧縮器とを具備することを特徴とするテスト回路が提供される。
【００１１】
さらに、本発明の一態様によれば、ｍ（ｍ＝２ｋ）ビットの入力データに対する１回目のテストで不良が発見されたときに、２回目のテストでは入力データを上位ｍ／２と下位ｍ／２ビットの２つのビット列に分けてテストを行って不良の発生するビット列を選別し、３回目以降のｎ（３≦ｎ≦ｋ＋１）回目のテストでは直前のテストで選別された不良の発生するビット列をさらに上位ｍ／２ｎ−１と下位ｍ／２ｎ−１ビットの２つのビット列に分けてテストを行って不良の発生するビット列を順次絞り込み、ｎ＝（ｋ＋１）回目のテストで不良ビットを確定することを特徴とするテスト方法が提供される。
【発明の効果】
【００１２】
本発明によれば、テストパターン発生あるいはテスト出力のパターン圧縮に用いる回路を少ない素子数で構成できるので、ＤＤＲ−ＳＤＲＡＭとのインタフェース部に接続されるテスト回路の回路規模の増大を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の第１の実施例に係るテスト回路の構成の例を示すブロック図である。図１に示すＤＤＲ−ＳＤＲＡＭ１０００は周波数ｆのクロックの立ち上りエッジと立ち下りエッジでｍビットのデータが入出力されるものとする。本実施例のテスト回路１は、このＤＤＲ−ＳＤＲＡＭ１０００とのインタフェース部８００に対してビット幅が２ｍビットのテストパターンを出力し、インタフェース部８００から入力されるビット幅が２ｍビットのデータに対してシグネチャを生成して出力する回路である。
【００１５】
ここで、インタフェース部８００は、周波数ｆのクロックで動作する出力部８１０と、周波数ｆのクロックで動作する入力部８２０を有している。出力部８１０は、入力された２ｍビットのデータを周波数ｆのクロックの半周期ごとにｍビットずつ分割して出力し、出力バッファ９００を介してＤＤＲ−ＳＤＲＡＭへ出力する。一方、入力部８２０は、入力バッファ９５０を介してＤＤＲ−ＳＤＲＡＭから周波数ｆのクロックの半周期ごとにｍビットずつ入力されたデータを連結して周波数ｆのクロックに同期して出力される２ｍビットのデータとして出力する。
【００１６】
本実施例のテスト回路１は、周波数２ｎｆ（ｎ≧１の任意の整数）のクロックで動作するＬＦＳＲ２１を有してビット幅ｍ／２ｎ−１の擬似ランダムパターンを発生するパターン発生器２と、周波数２ｎｆのクロックで動作するＦ／Ｆ（フリップフロップ）を（２ｎ−１）個有してパターン発生器２の出力を（２ｎ−１）段分シフトさせるシフトレジスタ３と、パターン発生器２から入力されたビット幅ｍ／２ｎ−１のデータおよびシフトレジスタ３の各段から入力されたそれぞれビット幅ｍ／２ｎ−１のデータのビットを連結してビット幅２ｍのデータを出力するデータ連結部４を有する。
【００１７】
また、テスト回路１は、周波数ｆのクロックに同期されて入力されたビット幅２ｍのデータを周波数２ｎ−１ｆのクロックの半周期ごとにビット幅ｍ／２ｎ−１のデータに分割して出力するデータ分割部５と、周波数２ｎｆのクロックで動作するＬＦＳＲ６１を有してデータ分割部５から入力されたビット幅ｍ／２ｎ−１のデータの良否を判定するためのシグネチャを生成するパターン圧縮器６を有する。
【００１８】
なお、データ分割部５へは、周波数ｆから周波数が順次２倍になるクロックが、周波数２ｎ−１ｆまで入力されており、入力された２ｍビットのデータは先ず周波数ｆのクロックで２分割された後、周波数が順次２倍になるクロックで順次ビット幅が２分割されて行く。
【００１９】
次に、本実施例のテスト回路１の動作の例を図２および図３を用いて説明する。
【００２０】
図２は、ｎ＝２として、本実施例のテスト回路１を用いて２ｍビットのテストパターンを発生させたときの動作の例を示す波形図である。
【００２１】
ｎ＝２の場合、パターン発生器２のＬＳＦＲ２１およびシフトレジスタ３に入力されるクロックの周波数２ｎｆは、２ｎ＝２２＝４であるので４ｆとなる。また、パターン発生器２から出力される擬似ランダムパターンのビット幅ｍ／２ｎ−１は、２ｎ−１＝２２−１＝２であるのでｍ／２となる。また、シフトレジスタ３の段数（２ｎ−１）は、（２ｎ−１）＝（２２−１）＝３であるので３段となる。
【００２２】
したがって、図２に示すように、パターン発生器２からは周波数４ｆのクロックの１周期ごとにｍ／２ビットのデータが出力される。このｍ／２ビットのデータを発生順にＤ０、Ｄ１、Ｄ２、・・・とする。シフトレジスタ３の１段目〜３段目からは、このデータを周波数４ｆのクロックの１クロックずつシフトさせたデータが出力される。
【００２３】
データ連結部４は、パターン発生器２の出力と、シフトレジスタ３の１段目〜３段目の各出力を連結する。パターン発生器２の出力およびシフトレジスタ３の１段目〜３段目からはそれぞれｍ／２ビットのデータが出力されるので、これを連結したデータのビット幅は２ｍ（＝（ｍ／２）×４）となる。
【００２４】
この２ｍビットのデータをインタフェース部８００の出力部８１０が周波数ｆのクロックで読み込むと、出力部８１０へは周波数ｆのクロックの周期ごとに２ｍビットのデータが取り込まれる。
【００２５】
いま、シフトレジスタ３の３段目からデータＤ０が出力されたときに出力部８１０への取り込みを開始するとすると、出力部８１０の取り込みデータは、順次、Ｄ０−Ｄ１−Ｄ２−Ｄ３（‘−’はデータの連結を表す。）、Ｄ４−Ｄ５−Ｄ６−Ｄ７、・・・となる。
【００２６】
このようにして、パターン発生器２で発生されたｍ／２ビットの擬似ランダムパターンは４つずつ連結されて２ｍビットのテストパターンとしてインタフェース部８００へ出力され、インタフェース部８００の出力部８１０に取り込まれる。
【００２７】
図３は、ｎ＝２として、本実施例のテスト回路１のデータ分割部５を用いて２ｍビットの入力データをｍ／２ビットずつのデータに分割する動作の例を示す波形図である。
【００２８】
ｎ＝２の場合、データ分割部５へ与えるクロックの最高周波数２ｎ−１ｆは、２ｎ−１＝２２−１＝２であるので２ｆとなる。したがって、この場合、データ分割部５へ与えるクロックは周波数ｆのクロックと周波数２ｆのクロックの２つとなる。また、パターン圧縮器６のＬＳＦＲ６１へ入力するクロックの周波数２ｎｆは、２ｎ＝２２＝４であるので４ｆとなる。
【００２９】
図３では、インタフェース部８００の入力部８２０から出力される２ｍビットのデータを４つのｍ／２ビットのデータが連結されたデータとして表している。したがって、Ｄ０−Ｄ１−Ｄ２−Ｄ３、Ｄ４−Ｄ５−Ｄ６−Ｄ７は、それぞれｍ／２ビットのデータであるＤ０〜Ｄ７が４つずつ連結されて２ｍビットのデータを構成していることを意味する。
【００３０】
この２ｍビットのデータは、データ分割部５で周波数ｆのクロックを用いて先ずｍビットずつの２つのデータに分割される。例えば、データＤ０−Ｄ１−Ｄ２−Ｄ３は、周波数ｆのクロックの半周期の間出力されるＤ０−Ｄ１とＤ２−Ｄ３の２つのデータに分割される。
【００３１】
この分割されたｍビットのデータは、データ分割部５で周波数２ｆのクロックを用いてさらにｍ／２ビットずつの２つのデータに分割される。例えば、データＤ０−Ｄ１はＤ０とＤ１に分割され、データＤ２−Ｄ３はＤ２とＤ３に分割される。このようにして、データ分割部５からは、周波数２ｆのクロックの半周期ごとにｍ／２ビットのデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、・・・が順次出力される。
【００３２】
このデータ分割部５から出力されたデータは周波数４ｆで動作するパターン圧縮器６のＬＳＦＲ６１へ入力されて、ｍ／２ビットのデータごとのシグネチャが生成される。
【００３３】
このような本実施例のテスト回路によれば、ＤＤＲ−ＳＤＲＡＭの実動作周波数のダブルデータレートでのテストに必要なテストパターンの発生およびシグネチャの生成を行うことができる。
【００３４】
また、インタフェース部にＤＤＲ−ＳＤＲＡＭを接続しない状態で本実施例のテスト回路からインタフェース部にテストパターンを与え、それをそのまま出力バッファ、入力バッファを介して本実施例のテスト回路にフィードバックしてシグネチャを生成することにより、インタフェース部が正常に動作しているかどうかのテストを行うことができる。
【００３５】
さらに、一般に２ｍビットのパターン発生あるいはパターン圧縮を行うには２ｍビット幅のＬＦＳＲを必要とするが、本実施例のテスト回路ではｍ／２ｎ−１ビット幅のＬＦＳＲで済む。すなわち、ＬＦＳＲのビット幅を１／２ｎに圧縮することができる。その分、本実施例のテスト回路は回路規模の増大を防ぐことができる。
【実施例２】
【００３６】
図４は、本発明の第２の実施例に係るテスト回路の構成の例を示すブロック図である。本実施例のテスト回路１０の構成も基本的には図１に示した第１の実施例のテスト回路１と同じである。そこで、図４において図１と同じブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００３７】
本実施例のテスト回路１０が第１の実施例のテスト回路１と異なる点は、第１の実施例のテスト回路１がパターン発生器２とパターン圧縮器６を有していたのに対して、本実施例のテスト回路１０はこれを共通化したパターン発生／圧縮器２０を有している点である。
【００３８】
パターン発生／圧縮器２０は周波数２ｎｆのクロックで動作するＬＦＳＲ２０１を有しており、このＬＦＳＲ２０１の動作を切り替え信号で切り替えることにより、ｍ／２ｎ−１ビットの擬似ランダムパターンの発生およびｍ／２ｎ−１ビットの入力に対するシグネチャの生成を行う。
【００３９】
図５は、このＬＦＳＲ２０１の構成の例を示すブロック図である。
【００４０】
ＬＦＳＲ２０１は、ｍ／２ｎ−１個のフリップフロップのＤ入力の前にそれぞれセレクタ（ｃ１〜ｃｍ／２ｎ−１）を置き、このセレクタを切り替え信号により切り替えることにより、擬似ランダムパターン発生時には前段のフリップフロップの出力が後段のフリップフロップへ入力され、シグネチャ生成時には入力データがＥＸ−ＯＲ（排他的論理和）ｃ１〜ｃｍ／２ｎ−１を介してフリップフロップへ入力されるようにしたものである。
【００４１】
このＬＦＳＲ２０１を用いて継続的にテストパターンの生成およびシグネチャの生成を行う場合、初期パターンの生成時のみ前段のフリップフロップの出力を選択するようにセレクタｃ１〜ｃｍ／２ｎ−１を切り替えておき、以降入力データの取り込み側にセレクタｃ１〜ｃｍ／２ｎ−１を切り替えておくようにする。これにより取り込んだ入力データに対するシグネチャが順次生成されると同時に生成されたシグネチャをそのままテストパターンとして用いることができる。
【００４２】
このような本実施例のテスト回路によれば、テストパターンの発生およびシグネチャの生成に用いるＬＦＳＲを共通化することができるため、それぞれ独自にＬＦＳＲを設けるよりもテスト回路を構成する素子数を少なくすることができる。
【実施例３】
【００４３】
図６は、本発明の第３の実施例に係るテスト回路の構成の例を示すブロック図である。本実施例では入力データに対するシグネチャの判定を基に入力の不良発生ビットを絞り込むことのできるテスト回路の例を示す。したがって、図６では、シグネチャ生成に関するブロックのみを記載する。
【００４４】
テスト回路１１は、ｍビットの入力データの中からテスト回数ｎに応じてｍ／２ｎ−１ビットのデータを出力するデータ選択部７と、フィードバック段数可変ＬＦＳＲ６０１を備えてデータ選択部７からの出力データに対するシグネチャを生成するパターン圧縮器６０を有する。
【００４５】
データ選択部７は、同一入力データに対する繰り返しテストのｎ回目のテストであることを示すテスト回数信号、およびビット列の上位あるいは下位を選択する上位／下位切り替え信号により、ｍビット入力データの中からｍ／２ｎ−１ビットのデータを選択して出力する。このとき出力されるデータは次のように選択される。
【００４６】
ｎ＝１、すなわち１回目のテストでは、ｍ／２ｎ−１＝ｍ／２１−１＝ｍであるのでデータ選択部７からはｍビットのデータがそのまま出力される。
【００４７】
次に、ｎ＝２、すなわち２回目のテストでは、ｍ／２ｎ−１＝ｍ／２２−１＝ｍ／２であるのでｍビットの入力データのうちの半分がデータ選択部７から出力されるが、そのとき上位／下位切り替え信号の指示により入力データの上位側のｍ／２ビットのビット列か下位側のｍ／２ビットのビット列かのいずれかが選択されて出力される。
【００４８】
ｎ＝３、すなわち３回目のテストでは、２回目で選択されたｍ／２ビットのビット列をさらに半分に分け、そのうちの上位／下位切り替え信号で指定された上位または下位のｍ／４ビットのビット列が出力される。
【００４９】
このようにデータ選択部７からは、テストを繰り返すごとにｍビットの入力データが半分ずつに絞り込まれたビット列が出力される。
【００５０】
パターン圧縮器６０のフィードバック段数可変ＬＦＳＲ６０１は、データ選択部７からの入力データのビット幅に合わせてＬＦＳＲのフィードバックする段数を変化させる機能を有する。これにより、データ選択部７から入力されるデータのビット幅が変化しても、それに適応してシグネチャを生成することができる。
【００５１】
次に、本実施例のテスト回路１１を使用して入力データに含まれる不良ビットを特定するテスト方法について図７のフローチャートを用いて説明する。なお、このテスト方法は入力データに１ビットの不良ビットが含まれているときに有効である。
【００５２】
図７のフローチャートは、１回目のテストのシグネチャ判定で入力データに不良ありと判定されたときの２回目以降のテストにおける処理の流れを示す。
【００５３】
図７のフローでは、データ選択部７により２分割された入力データのビット列のうち、上位ビット列を選択するものとする（ステップＳ１）。次いで、この上位ビット列に対するシグネチャをパターン圧縮器６０で生成する（ステップＳ２）。
【００５４】
次に、このパターン圧縮器６０で生成されたシグネチャを期待シグネチャと比較する（ステップＳ３）。
【００５５】
このとき、パターン圧縮器６０で生成されたシグネチャが期待シグネチャと一致すれば、上位ビット列で不良が発生していない、すなわち下位ビット列で不良が発生していることがわかる。一方、パターン圧縮器６０で生成されたシグネチャが期待シグネチャと不一致であれば、上位ビット列で不良が発生していることがわかる。
【００５６】
したがって、この上位ビット列に対するシグネチャと期待シグネチャとの比較結果を見るだけで、上位ビット列と下位ビット列のいずれが不良発生ビット列であるかを確定できる（ステップＳ４）。
【００５７】
この確定されたビット列のビット数が１ビットであれば不良ビットが確定したことになるが、そうでないときはさらにテストを行わなければならない。そこで、不良ビットが確定したかどうかの判断を行い（ステップＳ５）、不良ビットが確定した場合（ＹＥＳ）、テストを終了し、不良ビットが確定していない場合（ＮＯ）、ステップＳ１に戻ってステップＳ４で確定したビット列に対するテストを引き続き行う。このときステップＳ１で選択する上位ビット列はステップＳ４で確定したビット列の上位側のビット列となる。
【００５８】
このようにして、不良発生ビット列を半分ずつに絞り込みながら不良ビットが確定するまでステップＳ１からステップＳ５までの処理を繰り返し実行する。
【００５９】
なお、図７のフローでは、ステップＳ１で上位ビット列を選択することにしているが、これを下位ビット列を選択するようにしてもよい。その場合、ステップＳ２では下位ビット列に対するシグネチャが生成され、ステップ３では下位ビット列に対する期待シグネチャとの比較が行われる。したがって、この場合、比較結果が一致していれば上位ビット列が不良であることがわかり、比較結果が不一致であれば下位ビット列が不良であることがわかる。
【００６０】
このような本実施例のテスト回路およびテスト方法によれば、簡単な回路構成でありながら、テスト対象のビット列を順次絞り込んでシグネチャを繰り返し生成することにより入力データに含まれる不良ビットを特定することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施例に係るテスト回路の構成の例を示すブロック図。
【図２】本発明の第１の実施例に係るテスト回路の動作の例を示す波形図。
【図３】本発明の第１の実施例に係るテスト回路の動作の例を示す波形図。
【図４】本発明の第２の実施例に係るテスト回路の構成の例を示すブロック図。
【図５】本発明の第２の実施例に係るテスト回路に含まれるＬＦＳＲの構成の例を示すブロック図。
【図６】本発明の第３の実施例に係るテスト回路の構成の例を示すブロック図。
【図７】本発明の第３の実施例に係るテスト回路を用いたテスト方法の例を示すフローチャート。
【符号の説明】
【００６２】
１、１０、１１  テスト回路
２  パターン発生器
３  シフトレジスタ
４  データ連結部
５  データ分割部
６、６０  パターン圧縮器
７  データ選択部
２０  パターン発生／圧縮器
２１、６１、２０１  ＬＦＳＲ
６０１  フィードバック段数可変ＬＦＳＲ
ａ１〜ａｍ／２ｎ−１  フリップフロップ
ｂ１〜ｂｍ／２ｎ−１、ｄ１  ＥＸ−ＯＲ
ｃ１〜ｃｍ／２ｎ−１  セレクタ
【図１】
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【図２】
2006078447.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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