(57)【要約】      （修正有）【課題】半導体チップ内部のアクティブ素子の損傷なしに内部に発生した熱を効果的に放出させることによって、チップの動作信頼性を向上させ得る半導体チップ及び半導体チップパッケージを提供すること。【解決手段】 複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロック１３３と、外部とのデータ送受信のために、複数の単位素子とそれぞれ接続した複数の第１金属配線と、第１金属配線によって伝達されたデータ信号を外部で接続する複数のノーマルバンプ１３９と、チャネルブロックの間の空間に配置され、基板又は複数のウェル領域に接続した複数の第２金属配線と、チャネルブロックの駆動時に発生する熱を第２金属配線を介して外部配線に伝達するための第２金属配線上に配置された複数の第１熱伝逹バンプ１３８とを備える。【選択図】図６Ｃ
2006319338.tif 000002
【特許請求の範囲】
【請求項１】
基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、
前記複数のチャネルをなす複数の単位素子と外部とのデータ送受信のために、前記複数の単位素子とそれぞれ接続した複数の第１金属配線と、
該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記チャネルブロックの間の空間に配置され、それぞれ前記基板又は複数のウェル領域に接続した複数の第２金属配線と、
前記チャネルブロックの駆動時に発生する熱を前記複数の第２金属配線を介して伝達されて、外部で接続する複数の第２外部配線に伝達するために、前記第２金属配線上に配置された複数の第１熱伝逹バンプと
を備えたことを特徴とする半導体チップ。
【請求項２】
前記複数の第１熱伝逹バンプが、
前記複数の第２金属配線の内、基板に接続した第２金属配線上に接続した第１−１バンプと、
前記複数の第２金属配線の内、ウェルに接続した第２金属配線上に接続した第１−２バンプと
を備えたことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記複数のチャネルブロックの駆動のため、外部から電源電圧又は接地電圧の電源入力端を介して印加されるための電源電圧入力部と、
前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第３金属配線と、
該第３金属配線と接続した複数の熱伝達ラインと、
該複数の熱伝逹ラインに対応し、１つの第１接続ラインが、前記電源入力端と対応する熱伝達ラインの一方終端と接続する複数の第１接続ラインと、
前記複数の熱伝達ラインに対応し、１つの第２接続ラインが、対応する熱伝達ラインの他方終端と接続する複数の第２接続ラインと、
前記複数の第３金属配線、前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板及びウェル領域から伝達された熱を外部に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第２熱伝逹バンプと
をさらに備えたことを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記第２熱伝逹バンプが、
前記半導体チップが形成された領域のエッジ領域に配置されることを特徴とする請求項３に記載の半導体チップ。
【請求項５】
前記第２熱伝逹バンプが、データ信号が入出力される入出力端が形成されたパッシベーション層の上部に配置されたことを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記熱伝達ラインが、前記チャネルブロックごとに電気的に分離されて独立して配置されるか、前記複数のチャネルブロックの全体にかけて電気的に接続した形態に配置されたことを特徴とする請求項５に記載の半導体チップ。
【請求項７】
前記熱伝達ラインが、
前記複数の第３金属配線の内、選択された第３金属配線を介して前記基板と接続する第１熱伝達ラインと、
前記第１熱伝逹ラインと電気的に分離され、前記第３金属配線の内、前記第１熱伝逹ラインと接続しない第３金属配線を介して前記ウェル領域と接続する第２熱伝達ラインと
を備えたことを特徴とする請求項６に記載の半導体チップ。
【請求項８】
前記第２熱伝逹バンプが、
前記第１熱伝逹ラインに接続した第２−１接続ラインに接続した第２−１熱伝逹バンプと、
前記第２熱伝逹ラインに接続して第２−２接続ラインに接続した第２−２熱伝逹バンプと
を備え、
前記第２−１熱伝逹バンプ及び第２−２熱伝逹バンプは互いに電気的に分離されたことを特徴とする請求項７に記載の半導体チップ。
【請求項９】
前記第３金属配線が、
前記基板と接続する第３−１金属配線と、
前記第３−１金属配線と電気的に分離されて、前記ウェル領域と接続した第３−２金属配線と
を備えたことを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
前記チャネルブロック領域の前記基板及びウェル領域と接続する複数の第４金属配線と、
前記チャネルブロックの駆動時に発生する熱を前記複数の第４金属配線を介して伝達され、外部で接続する複数の第３配線に伝達するために、前記複数の第４金属配線とそれぞれ接続し、チャネルブロック領域上に配置される複数の第３熱伝逹バンプと
をさらに備えたことを特徴とする請求項５に記載の半導体チップ。
【請求項１１】
前記チャネルが、
入力端に入力される前記データ信号をラッチする第１及び第２ラッチ部と、
該第２ラッチ部から出力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバーターと、
該Ｄ／Ａコンバーターから出力される前記アナログ信号を増幅して出力する出力回路部と
を備えたことを特徴とする請求項１に記載の半導体チップ。
【請求項１２】
前記第２金属配線が、
前記電源電圧入力部から伝達される駆動電圧の供給を受けて、前記基板又は複数のウェル領域に提供するための複数の駆動電圧供給用の第２−１金属配線と、
一方が前記基板又は複数のウェル領域にそれぞれ接続し、他方が複数の前記第１熱伝逹バンプにそれぞれ接続した複数の第２−２金属配線と
をさらに備えたことを特徴とする請求項３に記載の半導体チップ。
【請求項１３】
前記第２−１金属配線と第２−２金属配線が、同じ数の配線が配置されることを特徴とする請求項１２に記載の半導体チップ。
【請求項１４】
基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、
前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために前記複数の素子とそれぞれ接続した複数の第１金属配線と、
該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を電源入力端を介して印加されるための電源電圧入力端と、
前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第２金属配線と、
該第２金属配線と接続した複数の熱伝達ラインと、
該複数の熱伝逹ラインに対応し、対応する熱伝達ラインとの前記電源入力端とを接続させる複数の第１接続ラインと、
前記複数の熱伝達ラインに対応し、対応する熱伝達ラインと接続する複数の第２接続ラインと、
前記複数の第２金属配線と、
前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板又はウェル領域から伝達された熱を外部に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第１熱伝逹バンプと
を備えたことを特徴とする半導体チップ。
【請求項１５】
前記第１熱伝逹バンプが、
前記半導体チップが配置された領域のエッジに配置されることを特徴とする請求項１４に記載の半導体チップ。
【請求項１６】
前記第１熱伝逹バンプが、データ信号が入出力される入出力端に形成されたパッシベーション層の上部に配置されたことを特徴とする請求項１５に記載の半導体チップ。
【請求項１７】
前記熱伝達ラインが、前記チャネルブロックごとに電気的に分離されて独立して配置されるか、前記複数のチャネルブロックの全体にかけて電気的に接続した形態に配置されたことを特徴とする請求項１６に記載の半導体チップ。
【請求項１８】
前記第２金属配線が、
前記基板と接続する第２−１金属配線と、
該第２−１金属配線と電気的に分離されて、前記ウェル領域と接続した第２−２金属配線と
を備えたことを特徴とする請求項１７に記載の半導体チップ。
【請求項１９】
前記熱伝達ラインが、
前記２−１金属配線を介して前記基板と接続する第１熱伝達ラインと、
該第１熱伝逹ラインと電気的に分離され、前記第２−２金属配線を介して前記ウェル領域と接続する第２熱伝達ラインと
を備えたことを特徴とする請求項１８に記載の半導体チップ。
【請求項２０】
前記第１熱伝逹バンプが、
前記第１熱伝達ラインに接続した第２−１接続ラインに接続した第１−１熱伝逹バンプと、
前記第２熱伝達ラインに接続した第２−２接続ラインに接続した第１−２熱伝逹バンプと
を備え、
前記第２−１熱伝逹バンプ及び第２−２熱伝逹バンプが互いに電気的に分離されたことを特徴とする請求項１９に記載の半導体チップ。
【請求項２１】
前記チャネルブロック領域の前記基板及びウェル領域と接続する複数の第３金属配線と、
前記チャネルブロックの駆動時に発生する熱を前記複数の第３金属配線を介して伝達され、外部で接続する複数の第３配線に伝達するために、前記複数の第３金属配線とそれぞれ接続し、チャネルブロック領域上に配置される複数の第３熱伝逹バンプと
をさらに備えたことを特徴とする請求項２０に記載の半導体チップ。
【請求項２２】
前記チャネルが、
入力端に入力される前記データ信号をラッチする第１及び第２ラッチ部と、
該第２ラッチ部から出力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバーターと、
該Ｄ／Ａコンバーターから出力される前記アナログ信号を増幅して出力する出力回路部と
を備えたことを特徴とする請求項２１に記載の半導体チップ。
【請求項２３】
基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備えた複数のチャネルブロックと、
前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、
該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記チャネル領域に配置され、前記チャネルブロック領域の前記基板又はウェル領域に複数接続した複数の第２金属配線と、
前記チャネルブロック領域上に配置され、前記第２金属配線と接続して前記第２金属配線を介して前記基板又はウェル領域から伝達される熱を外部に接続する第２外部配線を介して伝達するための複数の熱伝逹ポンプと
を備えたことを特徴とする半導体チップ。
【請求項２４】
前記複数の第１熱伝逹バンプが、
前記複数の第２金属配線の内、基板に接続した第２金属配線と接続した第２−１バンプと、
前記複数の第２金属配線の内、ウェルに接続した第２金属配線と接続した第２−２バンプと
を備えたことを特徴とする請求項２３に記載の半導体チップ。
【請求項２５】
前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を電源入力端を介して印加されるための電源電圧入力端と、
前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第３金属配線と、
該第３金属配線と接続した複数の熱伝達ラインと、
該複数の熱伝逹ラインに対応し、対応する熱伝達ラインを前記電源入力端と接続させる複数の第１接続ラインと、
前記複数の熱伝達ラインに対応し、対応する熱伝達ラインと接続する複数の第２接続ラインと、 
前記複数の第３金属配線と、前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板又はウェル領域から伝達された熱を外部に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第２熱伝逹バンプをさらに備えたことを特徴とする請求項２４に記載の半導体チップ。
【請求項２６】
前記第２熱伝逹バンプが、
前記半導体チップが配置された領域のエッジ領域に配置されたことを特徴とする請求項２５に記載の半導体チップ。
【請求項２７】
前記第２熱伝逹バンプが、データ信号が入出力される入出力端に形成されたパッシベーション層の上部に配置されたことを特徴とする請求項２６に記載の半導体チップ。
【請求項２８】
前記熱伝達ラインが、前記チャネルブロックごとに電気的に分離されて独立して配置されるか、前記複数のチャネルブロックの全体にかけて電気的に接続した形態に配置されたことを特徴とする請求項２７に記載の半導体チップ。
【請求項２９】
前記第３金属配線が、
前記基板と接続する第３−１金属配線と、
該第３−１金属配線と電気的に分離され、前記ウェル領域と接続した第３−２金属配線と
を備えたことを特徴とする請求項２８に記載の半導体チップ。
【請求項３０】
前記熱伝達ラインが、
前記第３−１金属配線を介して前記基板と接続する第１熱伝達ラインと、 
該第１熱伝逹ラインと電気的に分離され、前記第３−２金属配線を介して前記ウェル領域と接続する第２熱伝達ラインと
を備えたことを特徴とする請求項２９に記載の半導体チップ。
【請求項３１】
前記第２熱伝逹バンプが、
前記第１熱伝達ラインに接続した第２−１接続ラインに接続した第２−１熱伝逹バンプと、
該第２熱伝達ラインに接続した第２−２接続ラインに接続し、前記第２−１熱伝逹バンプ及び第２−２熱伝逹バンプが互いに電気的に分離された第２−２熱伝逹バンプと
を備えたことを特徴とする請求項３０に記載の半導体チップ。
【請求項３２】
前記チャネルが、
入力端に入力される前記データ信号をラッチする第１及び第２ラッチ部と、
該第２ラッチ部から出力されるデジタル信号をアナログ信号に変換するＤ／Ａコンバーターと、
該Ｄ／Ａコンバーターから出力される前記アナログ信号を増幅して出力する出力回路部と
を備えたことを特徴とする請求項３１に記載の半導体チップ。
【請求項３３】
前記第２金属配線が、
前記チャネルブロックの間の空間に配置され、駆動電圧の供給を受けて前記基板又は複数のウェル領域に提供するための複数の駆動電圧供給用の第２−１金属配線と、
一方が、前記基板又は複数のウェル領域に接続し、他方が、前記第１熱伝逹バンプにそれぞれ接続した複数の第２−２金属配線と
をさらに備えたことを特徴とする請求項２３に記載の半導体チップ。
【請求項３４】
前記第２−１金属配線と第２−２金属配線が、同じ数の配線が配置されることを特徴とする請求項３３に記載の半導体チップ。
【請求項３５】
基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、
前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、
前記第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記チャネルブロックの間の空間に配置され、それぞれ前記基板又は複数のウェル領域に接続した複数の第２金属配線と、
前記チャネルブロックの駆動時に発生する熱を前記複数の第２金属配線を介して伝達されて複数の第２外部配線に伝達するために、前記第２金属配線上に配置された複数の第１熱伝逹バンプと、
前記第１外部配線と、前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板と
を備えたことを特徴とする半導体装置。
【請求項３６】
前記第１及び第２外部配線が、銅箔配線であることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
前記支持基板が、フィルム又はガラス基板であることを特徴とする請求項３５に記載の半導体装置。
【請求項３８】
前記支持基板が、ＣＯＦ技術、ＣＯＧ技術又はＴＣＰ技術で用いられる基板の内のいずれかであることを特徴とする請求項３５に記載の半導体装置。
【請求項３９】
基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、
前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、
該第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を電源入力端を介して印加されるための電源電圧入力端と、
前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第２金属配線と、
該第２金属配線と接続した複数の熱伝達ラインと、
該複数の熱伝逹ラインに対応し、対応する熱伝達ラインの前記電源入力端と接続させる複数の第１接続ラインと、
前記複数の熱伝達ラインに対応し、対応する熱伝達ラインと接続する複数の第２接続ラインと、
前記複数の第２金属配線、前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板又はウェル領域から伝達された熱を第２外部配線に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第１熱伝逹バンプと、
前記第１外部配線と前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板と
を備えたことを特徴とする半導体装置。
【請求項４０】
前記第１及び第２外部配線が、銅箔配線であることを特徴とする請求項３９に記載の半導体装置。
【請求項４１】
前記支持基板が、フィルム又はガラス基板であることを特徴とする請求項３９に記載の半導体装置。
【請求項４２】
前記支持基板が、ＣＯＦ技術、ＣＯＧ技術又はＴＣＰ技術で用いられる基板の内のいずれかであることを特徴とする請求項３９に記載の半導体装置。
【請求項４３】
基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、
前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、
該第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、
前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を印加されるための電源電圧入力端と、
前記チャネル領域に配置され、前記チャネルブロック領域の前記基板又はウェル領域に複数接続した複数の第２金属配線と、
前記チャネルブロック領域上に配置され、前記第２金属配線と接続して前記第２金属配線を介して前記基板及びウェル領域から伝達される熱を第２外部配線を介して伝達するための複数の熱伝逹ポンプと、
前記第１外部配線と前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板と
を備えたことを特徴とする半導体装置。
【請求項４４】
前記第１及び第２外部配線が、銅箔配線であることを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記支持基板が、フィルム又はガラス基板であることを特徴とする請求項４３に記載の半導体チップパッケージ。
【請求項４６】
前記支持基板が、ＣＯＦ技術、ＣＯＧ技術又はＴＣＰ技術で用いられる基板の内のいずれかであることを特徴とする請求項４３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体チップパッケージに関し、特にＬＣＤ（Liquid Crystal Display）などの表示装置を駆動させるために、ＦＰＤ（Flat Panel Display）モジュールに接続されるＤＤＩ（Display Driver Integrated circuit）チップ及びそのパッケージに関する。
【背景技術】
【０００２】
最近、情報通信産業、コンピュータ産業及び表示装置産業が急速に発展するにつれて、その産業で用いられる電子部品に対する高機能化、低価格化及び低電力化が持続的に進行されつつある。また、このような電子部品を用いる電子機器を軽薄短小化させる努力もまた持続的に行われている。このような努力は、半導体装置を核心部品として用いることによって実現されている。すなわち、半導体装置の集積回路が超微細化につれて集積度も増加し、高機能化しており、新しい実装方法を備えたパッケージ工程技術も開発されるにつれて電子部品及び電子機器産業の急速な発展を牽引している。
【０００３】
この内、パッケージ工程は、半導体チップを外部端子と電気的に接続させる一方、半導体チップの内部は、外部から保護するための工程である。従来の技術に係るパッケージ工程は、このような目的を充実に行うことができるように接続工程及び封止工程が開発されて適用されてきた。しかしながら、最近では、半導体装置を用いる電気機器の種類が増加し、そこに用いられる半導体チップの大きさ、形態及び性能が多様化されるにつれて、接続工程及び封止工程などを備えた半導体チップのパッケージ方法が変化している傾向である。
【０００４】
現在、半導体チップを高密度に実装するためのパッケージ形態では、ＤＩＰ（Dual Inline Package）、ＳＯＰ（Small Outline Package）、ＱＦＰ（Quad Flat Package）、ＢＧＡ（Ball Grid Array）から、新しいパッケージ形態であるＣＳＰ（Chip Scale Package）が広く適用されている。そして、これと共に、より軽薄短小化された電子機器を製造できるように、ウェーハレベルのＣＳＰ及びベアーチップ（bare chip）に対するＤＣＡ（Direct Chip Attach）実装技術も開発されている。
【０００５】
これと共に、フリップチップ（Flip Chip）技術も応用機器の多様化傾向に応じ、高密度実装を実現するために開発された技術である。フリップチップ技術とは、広い意味では半導体チップを裏返してチップのパッドが基板と対向するようにした状態で半導体チップと基板を電気的、機械的に接続する方法を総称するものをいう。また、フリップチップ技術は、狭い意味ではウェーハレベルのＣＳＰに対して相応する用語としてベアーチップパッケージ技術を意味することもある。以下にて説明されるフリップチップ技術は、この内から広い意味のフリップチップ技術を称する。
【０００６】
フリップチップ技術には、ＴＣＰ（Tape Carrier Package）、ＣＯＦ（Chip On Film）パッケージ技術及びＣＯＧ（Chip On Glass）パッケージ技術が該当される。ＣＯＦパッケージ技術は、小型及び薄型化を実現するために、半導体チップをフィルム形態の実装基板に実装するパッケージ技術であり、ＣＯＧパッケージ技術は、半導体チップをガラス基板形態のパネルに実装するパッケージ技術である。
【０００７】
図１Ａは、従来の技術に係るＣＯＦパッケージ技術を説明するためにＣＯＦパッケージを示した平面図であり、図１Ｂは、図１Ａに示したＣＯＦパッケージを側面から見た断面図である。
【０００８】
図１Ａ及び図１Ｂに示すように、従来の技術に係るＣＯＦパッケージ１０は、実装基板として、所定の回路を構成する複数の銅箔配線１３が形成されたフィルム基板１２を用いる。そして、バンプボンド（bump bonding）によって半導体チップ１１をフィルム基板１２に実装している。その実装過程は、半導体チップ１１に予めバンプ１４を形成し、そのバンプ１４を銅箔配線１３に対応されるように位置付けた後、所定の圧力を加えてバンプ１４と銅箔配線１３を接合させる過程とからなる。これで、パッケージが完成する。
【０００９】
一方、図２Ａは、従来の技術に係るＣＯＧパッケージ技術を説明するためにＣＯＧパッケージを示した平面図であり、図２Ｂは、図２Ａに示したＣＯＧパッケージを側面から見た断面図である。
【００１０】
図２Ａ及び図２Ｂに示すように、従来の技術に係るＣＯＧパッケージ２０は、ＣＯＦパッケージと類似な実装方法として実現される。単に、実装基板としてＣＯＦパッケージがフィルム基板１２を用いることに対し、ＣＯＧパッケージ２０は、パネルガラス基板２２と伝導性接着フィルム２６（Adhesive Conductive Film;ACF）を用いる。通常、ＣＯＧパッケージ２０は、ＬＣＤ装置において、ＤＤＩチップをガラス基板２２上に実装する技術に広く適用され、ＣＯＧパッケージ２０によると、ＤＤＩチップがＬＣＤパネル２５が形成されたガラス基板２２上に実装される。ここで、図２Ｂで示されたため、説明していない図面符号「２３」は銅箔配線であり、「２４」はバンプである。
【００１１】
このように従来の技術に係るＣＯＦパッケージ及びＣＯＧパッケージ技術は、銅箔配線を微細な幅に形成することが可能であって、このような銅箔配線を微細な間隔に形成することが可能で、銅箔配線の間の間隔が安定的に維持され、また、銅箔配線が小さく形成されるという長所を有する。さらに、バンプボンディングによってチップ実装と基板に形成された銅箔配線との電気的な接続が行われるため、ワイヤボンディング（wire bonding）技術がチップパッド（pad）とリードフレーム（lead frame）のリ―ドが個別に行われることに比べて一括ボンディングが可能であるという長所も有する。
【００１２】
一方、このような従来の技術に係るＣＯＦパッケージ及びＣＯＧパッケージ技術では、既存の半導体チップ内から発生する熱の量が十分に大きくないため、熱問題に関わる事項に対しては大きく考慮せず、単に、半導体チップが動作する時に消費する電流を各応用分野に最適に整合させる低消費電力に関する技術が主流であった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、最近ＬＣＤ装置などの表示装置では、表示パネルを駆動させるためのＤＤＩチップが多チャンネル化及び大型化するにつれて単位チップ内から発生する熱の量も無視出来ない水準に増加している傾向である。これに伴い、チップパッケージ工程時の低消費電力の実現に劣らず、単位チップ内から発生する熱をどのように処理するかに対する研究が切実に必要である。今までは、単に自然的の空冷式に依存してチップ内から発生する熱を処理することが唯一であった。これに伴い、チップ内から発生した熱が自然的の空冷式の処理範囲を外れた場合、チップ内の接合領域（junction）の温度がますます上がるようになってチップ動作に多くの信頼性の問題を引き起こすことになる。
【００１４】
従って、本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、半導体チップ内部のアクティブ素子の損傷なしに内部に発生した熱を效果的に放出させることによって、チップの動作信頼性を向上させ得る半導体チップ及び半導体チップパッケージを提供することにある。
【課題を解決するための手段】
【００１５】
上記した目的を達成するための一側面に係る本発明は、基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、前記複数のチャネルをなす複数の単位素子と外部とのデータ送受信のために、前記複数の単位素子とそれぞれ接続した複数の第１金属配線と、該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記チャネルブロックの間の空間に配置され、それぞれ前記基板又は複数のウェル領域に接続した複数の第２金属配線と、前記チャネルブロックの駆動時に発生する熱を前記複数の第２金属配線を介して伝達されて、外部で接続する複数の第２外部配線に伝達するために、前記第２金属配線上に配置された複数の第１熱伝逹バンプとを備えたことを特徴とする半導体チップを提供する。
【００１６】
また、上記した目的を達成するための他の側面に係る本発明は、基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために前記複数の素子とそれぞれ接続した複数の第１金属配線と、該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を電源入力端を介して印加されるための電源電圧入力端と、前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第２金属配線と、該第２金属配線と接続した複数の熱伝達ラインと、該複数の熱伝逹ラインに対応し、対応する熱伝達ラインとの前記電源入力端とを接続させる複数の第１接続ラインと、前記複数の熱伝達ラインに対応し、対応する熱伝達ラインと接続する複数の第２接続ラインと、前記複数の第２金属配線と、前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板又はウェル領域から伝達された熱を外部に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第１熱伝逹バンプとを備えたことを特徴とする半導体チップを提供する。
【００１７】
また、上記した目的を達成するためのもう１つの側面に係る本発明は、基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備えた複数のチャネルブロックと、前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、該第１金属配線によって伝達されたデータ信号を外部で接続する複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記チャネル領域に配置され、前記チャネルブロック領域の前記基板又はウェル領域に複数接続した複数の第２金属配線と、前記チャネルブロック領域上に配置され、前記第２金属配線と接続して前記第２金属配線を介して前記基板又はウェル領域から伝達される熱を外部に接続する第２外部配線を介して伝達するための複数の熱伝逹ポンプとを備えたことを特徴とする半導体チップを提供する。
【００１８】
また、上記した目的を達成するためのさらにもう１つの側面に係る本発明は、 基板と該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、前記第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記チャネルブロックの間の空間に配置され、それぞれ前記基板又は複数のウェル領域に接続した複数の第２金属配線と、前記チャネルブロックの駆動時に発生する熱を前記複数の第２金属配線を介して伝達されて複数の第２外部配線に伝達するために、前記第２金属配線上に配置された複数の第１熱伝逹バンプと、前記第１外部配線と、前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板とを備えたことを特徴とする半導体装置を提供する。
【００１９】
また、上記した目的を達成するためのさらにもう１つの側面に係る本発明は、 基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、該第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を電源入力端を介して印加されるための電源電圧入力端と、前記チャネルブロック領域の前記基板及びウェル領域に配置された複数の第２金属配線と、該第２金属配線と接続した複数の熱伝達ラインと、該複数の熱伝逹ラインに対応し、対応する熱伝達ラインの前記電源入力端と接続させる複数の第１接続ラインと、前記複数の熱伝達ラインに対応し、対応する熱伝達ラインと接続する複数の第２接続ラインと、前記複数の第２金属配線、前記複数の熱伝達ライン及び前記複数の第２接続ラインを介して前記基板又はウェル領域から伝達された熱を第２外部配線に伝達するために、前記複数の第２接続ラインとそれぞれ接続した複数の第１熱伝逹バンプと、前記第１外部配線と前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板とを備えたことを特徴とする半導体装置を提供する。
【００２０】
また、上記した目的を達成するためのさらにもう１つの側面に係る本発明は、基板と、該基板に配置された複数のウェル領域に分散されて配置された複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロックと、前記複数のチャネルをなす複数の素子と外部とのデータ送受信のために、前記複数の素子とそれぞれ接続した複数の第１金属配線と、該第１金属配線によって伝達されたデータ信号を複数の第１外部配線を介して伝達する複数のノーマルバンプと、前記複数のチャネルブロックの駆動のために、外部から電源電圧又は接地電圧を印加されるための電源電圧入力端と、前記チャネル領域に配置され、前記チャネルブロック領域の前記基板又はウェル領域に複数接続した複数の第２金属配線と、前記チャネルブロック領域上に配置され、前記第２金属配線と接続して前記第２金属配線を介して前記基板及びウェル領域から伝達される熱を第２外部配線を介して伝達するための複数の熱伝逹ポンプと、前記第１外部配線と前記第１熱伝逹バンプと接続した複数の第２外部配線とを備える支持基板とを備えたことを特徴とする半導体装置を提供する。
【発明の効果】
【００２１】
本発明によると、半導体チップの中央部に配置された電力供給部領域に基板及びウェル領域と接続したバンプを搭載させ、このバンプに対応される部位に伝導性配線が形成されたフィルム基板（又は、ガラス基板）上に半導体チップを実装することによって、半導体チップ内部のアクティブ素子の損傷なしにアクティブ素子から発生した熱を前記バンプを介して效果的に放出させて、チップの動作信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
まず、図面を参照して本発明の実施形態を説明するに先立って、半導体チップにおける熱の多く発生する部位に対して、ＬＣＤ装置で用いられるＤＤＩチップを一例として説明する。
【００２３】
図３は、ＬＣＤ装置の構成図であり、図４は、図３に示したソースドライバーＩＣチップの内部構造を示した平面図であり、図５は、図４に示したソースドライバーＩＣチップのチャネル構成を示したブロック図である。
【００２４】
図３に示すように、ＬＣＤ装置は、複数のソースラインＳＬ（又は、データライン）と複数のゲートラインＧＬが交差する部位に形成されたピクセルセルからなるＬＣＤパネル１１０と、ＬＣＤパネル１１０内に構成された複数のピクセルのサブピクセル（sub pixel）にそれぞれ接続されてゲート駆動信号によってサブピクセルを順次駆動させるためのソース駆動回路部１２０及びゲート駆動回路部１３０と、ソース駆動回路部１２０及びゲート駆動回路部１３０を制御するタイミングコントローラ１４０とを備える。
【００２５】
この内、ソース駆動回路部１２０は、複数のソースドライバーＩＣチップＳＤによって構成され、ソースドライバーＩＣチップＳＤは、図４に示すように、中央部にそれぞれ複数のチャネルブロック１２３Ａ〜１２３Ｆが配置され、チャネルブロック１２３Ａ〜１２３Ｆの間には、電源供給部１２４Ａ〜１２４Ｄが配置され、これらを取り囲むように、エッジにはそれぞれ入力端１２１と出力端１２２が配置される。入力端１２１と出力端１２２との間には、外部から電源を受けて電源供給部１２４Ａ〜１２４Ｄにそれぞれ供給する電源入力端１２５Ａ，１２５Ｂが配置される。一方、図４に示した「１２６」は抵抗部であり、「１２７」はデジタル／アナログ制御部である。
【００２６】
チャネルブロック１２３Ａ〜１２３Ｆは、それぞれ図５に示すように複数のチャネルＣＨ１〜ＣＨｎで構成される。各チャネルは、第１及び第２ラッチ部１２３１，１２３２と、第２ラッチ部１２３２のデジタル出力信号を抵抗部１２６の抵抗値に応じてアナログ信号に変換するＤ／Ａコンバーター１２３３と、Ｄ／Ａコンバーター１２３３から出力されるアナログ信号を同じ値にバッファリングして出力端１２２に出力する出力回路部１２３４とからなる。
【００２７】
このように、ソースドライバーＩＣチップは、中央部にアクティブ（active）素子からなるチャネルブロック１２３Ａ〜１２３Ｆが配置される。これに応じて、ソースドライバーＩＣチップの駆動時にソースドライバーＩＣチップから最も多くの熱が発生した部位は中央部となる。
【００２８】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図６Ａ〜図６Ｅは、本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。図６Ａは、ソースドライバーＩＣチップの平面図で、図６Ｂは、図６Ａに示したＡ１-Ａ１断面図であり、図６Ｃは図６Ａに示したソースドライバーＩＣチップをＣＯＦ技術によってフィルム基板に実装した平面図であり、図６Ｄは図６Ｃに示したＡ２-Ａ２断面図であり、図６Ｅは、図６Ａに示した電源入力端及びバンプと基板Ｐ-ＳＵＢ又はウェル領域Ｎ-Ｗｅｌｌの間の接続状態を示した断面図である。
【００３０】
図６Ａに示すように、本発明の第１の実施形態に係る半導体チップパッケージは、ソースドライバーＩＣチップの電源供給部１３４Ａ〜１３４Ｄが形成される領域（以下、「電源供給部領域」と記す）に複数のバンプ１３８が搭載される。バンプ１３８は、図６Ｄに示すように、フィルム基板１４０上に形成された第２伝導性配線１４１Ｂと接続される。バンプ１３８と接続される第２伝導性配線１４１Ｂは、入出力端１３１，１３２と接続されたバンプ１３９(図６Ｃ参照)と接続される第１伝統性配線１４１Ａとは、電気的に分離される。例えば、第１伝統性配線１４１Ａと第２伝導性配線１４１Ｂとは、銅箔配線からなる。このようなバンプ１３８は、Ａｕのような伝導性物質で形成して、以外に、熱を效率的に放出できるように、熱放出率の高い物質で形成することが好ましい。
【００３１】
このように、バンプ１３８を電源供給部１３４Ａ〜１３４Ｄの領域に搭載する理由は、電源供給部１３４Ａ〜１３４Ｄにはアクティブ素子が形成されないためである。しかしながら、必要によっては、ＩＣチップの信頼性に問題にならない場合、複数個のバンプ１３８をチャネルブロック１３４Ａ〜１３４Ｂのアクティブ素子の上に形成させることができる。このように、チャネルブロック１３４Ａ〜１３４Ｂ上に搭載した複数のバンプは、フィルム基板１４０に形成された銅箔配線と接続してアクティブ素子内に発生する熱を銅箔配線を介して外部に放出される。
【００３２】
電源供給部１３４Ａ〜１３４Ｄは、前述したように、電源入力端１３５Ａ，１３５Ｂから電源電圧Ｖｃｃと接地電圧Ｖｓｓの供給を受け、供給された電源電圧Ｖｃｃと接地電圧Ｖｓｓを基板Ｐ−ＳＵＢとウェル領域Ｎ−ＷＥＬＬに供給する機能を行う。これにより、電源供給部１３４Ａ〜１３４Ｄは、アクティブ素子の代りに電源電圧Ｖｃｃと接地電圧Ｖｓｓを伝達するための複数の金属層又は金属配線だけからなる。従って、図６Ｄに示すように、圧着によりドライバーＩＣチップをフィルム基板１４０上に実装させるＣＯＦ技術を適用する場合には、素子特性に全く影響を及ぼさない。
【００３３】
参考に、ＣＯＦ技術を用いたパッケージ工程は、ドライバーＩＣチップをフィルム基板の上部に安着させた後、ドライバーＩＣチップの上部とフィルム基板の下部にそれぞれ上下方向に圧力を加えて、ドライバーＩＣチップの下に搭載されたバンプとフィルム基板上に形成された伝導性配線を接続させる方式で工程がなされる。
【００３４】
これにより、バンプ１３８をチャネルブロック１３３Ａ〜１３３Ｆ領域上に搭載させる場合、ＣＯＦ技術を用いたパッケージ工程時に、与えられた圧力によってチャネルブロック１３３Ａ〜１３３Ｆのアクティブ素子が損傷されて、素子の動作特性が低下され可能性がある。このような問題を防止するために、本発明の第１の実施形態では、アクティブ素子が形成されない電源供給部１３４Ａ〜１３４Ｄが形成された領域にバンプ１３８を搭載する。
【００３５】
図６Ｂに示すように、バンプ１３８は、複数の金属層Ｍ１〜Ｍ３を介して基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬとそれぞれ接続される。これは、チャネルブロック１３３Ａ〜１３３Ｆのアクティブ素子が全部同じ基板Ｐ−ＳＵＢとウェル領域Ｎ−ＷＥＬＬ内に形成されるためである。言い換えれば、各チャネルを構成するアクティブ素子から発生した熱は、基板Ｐ−ＳＵＢやウェル領域Ｎ−ＷＥＬＬを介して互いに伝達される。このように基板Ｐ−ＳＵＢやウェル領域Ｎ−ＷＥＬＬに伝達された熱は、複数の金属層Ｍ１〜Ｍ３を介してバンプ１３８に伝達されて放出される。同図に示すように、バンプ１３８は、最終絶縁層であるパッシベーション層をエッチングした後、該当最終金属層Ｍ３と接続されるように形成する。ここで、未説明の「ＩＭＤ０〜ＩＭＤ３」は、金属間絶縁膜である。
【００３６】
図６Ｃに示すように、電源供給部領域にバンプ１３８が搭載されたドライバーＩＣチップを、ＣＯＦ技術を用いたパッケージ工程によりフィルム基板１４０の上部に実装させる。この時、フィルム基板１４０上には、入出力端１３１，１３２領域に搭載されたバンプ１３９（説明の便宜のために２つだけを示す）をはじめとして、通常、搭載される所定のバンプ以外に電源供給部領域に、搭載されたバンプ１３８とパッケージ工程時、接続される複数の伝導性配線１４１Ｂ（図６Ｄ参照）が形成される。図６Ｄに示すように、電源供給部１３４Ａ〜１３４Ｄ領域に搭載されたバンプ１３８は、それぞれ伝導性配線１４１Ｂと接続され、入出力端１３１，１３２領域に形成されたバンプ１３９を備えたそれ以外の通常のバンプ（図示せず）は、伝導性配線１４１Ａと接続される。これにより、バンプ１３８を介して伝達されたドライバーＩＣチップの内部熱は、伝導性配線１４１Ｂを介して外部に放出される。
【００３７】
一方、図６Ｂに示すように、バンプ１３８を複数の金属層Ｍ１〜Ｍ３を介して基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬと接続させる場合、電源供給部１３４Ａ〜１３４Ｄを介して基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬに供給される接地電圧Ｖｓｓと電源電圧Ｖｃｃが金属層Ｍ１〜Ｍ３を介してバンプ１３８に漏れて損失になる場合が発生する可能性もある。このような問題を防止するために、本発明の第１の実施形態では、図６Ｅに示すように、電源入力端１３５Ａ，１３５Ｂのバンプ又は別途の金属層を用いて、電源入力端１３５Ａ，１３５Ｂとバンプ１３８をそれぞれ接続させる。結局、電源入力端１３５Ａ，１３５Ｂと基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬの間に形成された経路とバンプ１３８と基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬの間に形成された経路は、回路上で並列接続された状態になる。
【００３８】
（第２の実施形態）
図７Ａ〜図７Ｈは、本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。図７Ａは、ソースドライバーＩＣチップの平面図であり、図７Ｂは、図７Ａに示した「Ａ」部位を拡大して示した平面図であり、図７Ｃは、図７Ｂに示したＡ１−Ａ１断面図であり、図７Ｄは、図７Ｂに示したＡ２−Ａ２断面であり、図７Ｅは、図７Ｂに示したＡ３−Ａ３断面図である。
【００３９】
図７Ａに示すように、本発明の第２の実施形態に係る半導体チップパッケージは、第１の実施形態に係る半導体チップパッケージとは異なり、バンプ１５８が電源供給部１５４Ａ〜１５４Ｄ領域（以下、「電源供給部領域」と記す）に搭載されるものではなく、ドライバーＩＣチップの各エッジ部位に１つずつ搭載される。そして、図７Ｂに示すように、チャネルブロック１５３Ａ〜１５３Ｆ領域には「[」及び「]」の形態に最終金属層又は金属層（又は、金属配線）１５９（以下、「熱伝達配線」と記す）がさらに形成される。このような熱伝達配線１５９は、バンプ１５８と接続される。一方、バンプ１５８は、ドライバーＩＣチップのエッチ部分にのみ形成されることではなく、入出力端１５１，１５２領域に適正な数で搭載されることができ、その数は限定されない。
【００４０】
図７Ｃ〜図７Ｅに示すように、熱伝達配線１５９は、金属層Ｍ１，Ｍ２を介して基板Ｐ−ＳＵＢとウェル領域Ｎ−ＷＥＬＬと接続された最終金属層Ｍ３を適切にエッチングして形成する。この他に、最終金属層Ｍ３の上部に金属間絶縁膜をさらに形成して、別の金属配線を形成することができる。もちろん、熱伝達配線１５９は、基板Ｐ−ＳＵＢ及びウェル領域Ｎ−ＷＥＬＬと接続された最終金属層Ｍ３で形成するか、これらと接続された金属配線で形成しなければならない。これは、前述したようにスムーズな熱伝達のためである。また、熱伝達配線１５９の一部は、電源入力端１５５Ａと接続される。第２の実施形態によれば、それぞれのチャネルブロック１５３Ａ〜１５３Ｆに電気的に分離された２つの熱伝逹配線１５９がある。この内の１つは、基板Ｐ−ＳＵＢと接続された最終金属層Ｍ３と接続され、接地電圧Ｖｓｓが供給される接地電圧入力端１５５１Ａと接続される。残りの１つは、ウェル領域Ｎ−ＷＥＬＬと接続された最終金属層Ｍ３と接続され、電源電圧Ｖｃｃが供給される電源電圧の入力端１５５２Ａと接続される。
【００４１】
図８Ａ〜８Ｃは、本発明の第２実施形態の変形例を示している。図８Ａは、ドライバーＩＣチップの平面図であり、図８Ｂは、図８Ａを拡大した平面図である。図８Ｃは、図８Ｂに示したＡ４−Ａ４断面図である。ここで、図７Ａ〜図7Εで使用した図面符号が同じ構成要素を示す時に使用される。ここで、図７Ａ〜図７Ｅを同じ構成要素には、図７Ａ〜図７Ｅと同じ図面符号を付く。
【００４２】
図８Ａに示すように、チャネルブロック１５３Ａ〜１５３Ｆごとに、それぞれ独立して分離された熱伝達配線１５９を形成することではなく、ドライバーＩＣチップ全体にかけて接続した熱伝達配線１６０を形成する。
【００４３】
図８Ｂに示すように、バンプ１５８がドライバーＩＣチップのエッジ部位に搭載されたドライバーＩＣチップをＣＯＦ技術を用いたパッケージ工程によりフィルム基板１６１の上部に実装させる。この時、フィルム基板１６１上には入出力端１５１，１５２領域に搭載されたバンプ（図示せず）をはじめとして、通常、搭載される所定のバンプ以外にエッジ部位に搭載されたバンプ１５８とパッケージ工程時に接続される複数の伝導性配線１６２（図７Ｈ参照）が形成される。
【００４４】
図８Ｃに示すように、バンプ１５８は、それぞれ伝導性配線１６２と接続され、入出力端領域に形成されたバンプを始めとする通常のバンプは、普通の伝導性配線（図示せず）と接続される。これにより、ドライバーＩＣチップの内部熱は、金属層Ｍ１〜Ｍ３を介してバンプ１５８に伝達された、バンプ１５８に伝達された熱は伝導性配線１６２を介して外部に放出される。
【００４５】
一方、本発明の第２の実施形態に係る半導体チップパッケージは、ＴＣＰ技術に適用してパッケージ工程を用いる場合にも適用できる。通常、ＴＣＰ技術は互いに分離された基板を用いて、分離された基板はモールド（molding）工程により密封される。これにより、本発明の第１の実施形態に係る半導体チップパッケージをＴＣＰ技術で行う場合、中央部、すなわち電源供給部領域（図６Ａ参照）領域に搭載されたバンプ１３８を支えるための支持手段がないため、適用するのに限界がある。しかしながら、本発明の第２の実施形態に係る半導体チップパッケージでは、バンプ１５８（図７Ａ参照）がドライバーＩＣチップのエッジ部位に搭載されるので、フィルム基板の中央部に別の支持手段がなくても適用することができる。
【００４６】
（第３の実施形態）
図９Ａは、本発明の第３の実施形態に係る半導体チップパッケージを説明するために示した平面図であり、図９Ｂは、図９Ａに示したＡ−Ａ断面図である。
【００４７】
図９Ａに示すように、本発明の第３の実施形態に係る半導体チップパッケージは、第１の実施形態及び第２の実施形態を結合した実施形態であり、電源供給部１７４Ａ〜 １７４Ｄ領域（以下、「電源供給部領域」と記す）に複数のバンプ１７８を搭載すると共に、ドライバーＩＣチップの各エッジ部位にバンプ１７９を搭載する。この内、バンプ１７９は第２の実施形態と同じ方法でチャネルブロック１７３Ａ〜１７３Ｆ領域（以下、「チャネルブロック領域」と記す）の全体にかけて形成された熱伝達配線１８０とそれぞれ接続される。そして、熱伝達配線１８０の一方は、それぞれ電源入力端１７５Ａ，１７５Ｂの接地電圧入力端１７５１Ａ，１７５１Ｂ及び電源電圧の入力端１７５２Ａ，１７５２Ｂとそれぞれ接続される。
【００４８】
図９Ｂに示すように、バンプ１７８，１７９が搭載されたドライバーＩＣチップをＣＯＦ技術を用いたパッケージ工程を介してフィルム基板１８１の上部に実装させる。この時、フィルム基板１８１上には、入出力端１７１，１７２領域に搭載されたバンプ（図示せず）をはじめとして、通常、搭載される所定のバンプ以外に、電圧供給部領域に搭載されたバンプ１７８及びエッジ部位に搭載されたバンプ１７９とそれぞれパッケージ工程時に接続される複数の伝導性配線１８２Ａ、１８２Ｂが形成される。例えば、前記伝導性配線１８２Ａ，１８２Ｂは、銅箔からなる。バンプ１７８，１７９は、それぞれ対応される伝導性配線１８２Ａ，１８２Ｂと接続され、入出力端１７１，１７２領域（以下、入出力端領域と称する。）に形成されたバンプを備えた通常のバンプは、普通の伝導性配線（図示せず）と接続される。これにより、ドライバーＩＣチップの内部熱は、金属層Ｍ１〜Ｍ３を介してバンプ１７８，１７９に伝達され、バンプ１７８，１７９に伝達された熱は、伝導性配線１８２Ａ、１８２Ｂを介して外部に放出される。すなわち、熱は、バンプ１７８だけでなく、バンプ１７９を介しても、放出され、それだけ放出効率を高めることができる。
【００４９】
一方、図１０は、本発明の第３の実施形態の変形例であって、熱伝達配線２００の形態を中央部を中心に対称的に形成し、複数のブランチ（branch）を有する形態に形成する。これは、熱伝達配線２００のブランチを増加させて熱伝達率を増加させるためである。
【００５０】
一方、未説明の１９１，１９２は入出力端であり、１９３ａ〜１９３ｆはチャネルブロックであり、１９４Ａ〜１９４Ｄは電力供給部であり、「１５６，１７６，１９６」は抵抗部であり、１５７，１７７，１９７はデジタル／アナログ制御部であり、１９８及び１９９はバンプである。
【００５１】
そして、上記では、ＣＯＦ技術を適用する場合に限って本発明の実施形態を説明したが、これは、説明の便宜のためのもので、ＣＯＧ技術を適用したパッケージ工程にも適用できる。また、本発明は、ＬＣＤ装置のソースドライバーＩＣチップだけでなく、中央部に電力供給部が配置される全ての半導体装置に用いられる半導体チップに全て適用できる。また、第２の実施形態及び第３の実施形態に開示された熱伝達配線の形態は、様々な形態に実現され、フィルム基板もポリアミドを含む当分野で適用される全てのフィルムは、全て用いることができる。また、バンプの個数も制限されない。
【００５２】
尚、本発明は、上記した実施の形態に限定されるものなく、本発明に係わる技術的思想の範囲内から逸脱しない範囲内で、様々な変更が可能であり、それらも本発明の技術的範囲に属する
【図面の簡単な説明】
【００５３】
【図１Ａ】従来の技術に係るＣＯＦ技術によりパッケージングされた半導体チップパッケージの平面図及び断面図である。
【図１Ｂ】従来の技術に係るＣＯＦ技術によりパッケージングされた半導体チップパッケージの平面図及び断面図である。
【図２Ａ】従来の技術に係るＣＯＧ技術によりパッケージングされた半導体チップパッケージの平面図及び断面図である。
【図２Ｂ】従来の技術に係るＣＯＧ技術によりパッケージングされた半導体チップパッケージの平面図及び断面図である。
【図３】通常のＬＣＤ（Liquid Crystal Display）装置の構成図である。
【図４】図３に示したソースドライバーＩＣチップの平面図である。
【図５】図４に示したチャネルブロックの構成図である。
【図６Ａ】本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図６Ｂ】本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図６Ｃ】本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図６Ｄ】本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図６Ｅ】本発明の第１の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図７Ａ】本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図７Ｂ】本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図７Ｃ】本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図７Ｄ】本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図７Ｅ】本発明の第２の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図８Ａ】本発明の第２の実施形態に係る半導体チップパッケージの変形例を説明するために示した図である。
【図８Ｂ】本発明の第２の実施形態に係る半導体チップパッケージの変形例を説明するために示した図である。
【図８Ｃ】本発明の第２の実施形態に係る半導体チップパッケージの変形例を説明するために示した図である。
【図９Ａ】本発明の第３の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図９Ｂ】本発明の第３の実施形態に係る半導体チップパッケージを説明するために示した図である。
【図１０】本発明の第３の実施形態に係る半導体チップパッケージの変形例を説明するために示した図である。
【符号の説明】
【００５４】
１０      ＣＯＦパッケージ
１１，２１      半導体チップ
１２，１４０，１６１，１８１      フィルム基板
１３，２３，１４１Ａ，１４１Ｂ，１６２，１８１Ａ，１８２Ｂ      伝導性配線
１４，２４，１３８，１３９，１５８，１７８，１７９，１９８，１９９  
バンプ
２０      ＣＯＧパッケージ
２２      ガラス基板
２５      画面表示領域
２６      伝導性接着フィルム
１１０      ＬＣＤパネル
１２０      ソース駆動回路部
１３０      ゲート駆動回路部
１４０      タイミングコントローラ
１２１，１３１，１５１，１７１，１９１      入力端
１２２，１３２，１５２，１７２，１９２      出力端
１２３Ａ〜１２３Ｆ、１３３Ａ〜１３３Ｆ，１５３Ａ〜１５３Ｆ、１７３Ａ〜１７３Ｆ、１９３Ａ〜１９３Ｆ      チャネルブロック
１２４Ａ〜１２４Ｄ，１３４Ａ〜１３４ｄ，１５４Ａ〜１５４ｄ，１７４Ａ〜１７４Ｄ，１９４Ａ〜１９４Ｄ      電源供給部
１２５Ａ，１２５Ｂ，１３５Ａ，１３５Ｂ，１５５Ａ，１５５Ｂ，１７５Ａ，１７５Ｂ，１９５Ａ，１９５Ｂ      電源入力端
１２６，１３６，１５６，１７６，１９６      抵抗部
１２７，１３７，１５７，１７７，１９７      デジタル／アナログ制御部
１２３１，１２３２      ラッチ部
１２３３      Ｄ／Ａコンバーター
１２３４      出力回路部
１３８      バンプ
１５９      熱伝達ライン
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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