(57)【要約】【課題】ゲインの可変幅を大きくしてダイナミックレンジを拡大する。【解決手段】AGC回路は、入力信号ＩＮを入力する入力端子１と、出力信号ＯＵＴを出力する出力端子３と、オペアンプ２と、反転回路１０と、制御回路１３，１４，１５とを備えている。オペアンプ２は、逆相入力端子とグランドとの間に接続され、制御信号Ｓ１に基づき抵抗値が変化するデプレッション型MOSトランジスタ（DMOS）４と、演算器出力端子と逆相入力端子との間に接続され、制御信号Ｓ２に基づき抵抗値が変化するDMOS７とを有している。反転回路１０は、制御信号Ｓ１を入力し、この入力した制御信号Ｓ１を反転して制御信号Ｓ２を生成してDMOS７に与える。制御回路１３，１４，１５は、出力信号ＯＵＴと基準信号ＶＴとの誤差を求め、この誤差に対応した制御信号Ｓ１を生成して反転回路１０に与える。【選択図】図１
2006319388.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力する入力端子と、
出力信号を出力する出力端子と、
前記入力端子に接続された正相入力端子と、逆相入力端子と、前記出力端子に接続された演算器出力端子と、前記逆相入力端子とグランドとの間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子とを有する演算増幅器と、
前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記第２可変抵抗素子に与える反転回路と、
前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える制御回路と、
を備えたことを特徴とする自動利得制御回路。
【請求項２】
入力信号を入力する入力端子と、
出力信号を出力する出力端子と、
グランド側に接続された正相入力端子と、逆相入力端子と、前記出力端子に接続された演算器出力端子と、前記入力端子と前記逆相入力端子との間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子とを有する演算増幅器と、
前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記第２可変抵抗素子に与える反転回路と、
前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える制御回路と、
を備えたことを特徴とする自動利得制御回路。
【請求項３】
入力信号を入力する入力端子と、
出力信号を出力する出力端子と、
前記入力端子と前記出力端子との間に縦続接続された複数段の演算増幅器であって、前記各段の演算増幅器は、正相入力端子と、逆相入力端子と、演算器出力端子と、前記逆相入力端子とグランドとの間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子と、をそれぞれ有し、前記初段の演算増幅器における前記正相入力端子が前記入力端子に接続され、前記前段の演算増幅器における前記増幅器出力端子が前記後段の演算増幅器における前記正相入力端子に接続され、前記最終段の演算増幅器における前記増幅器出力端子が前記出力端子に接続された前記複数段の演算増幅器と、
前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記各段の演算増幅器における前記第２可変抵抗素子にそれぞれ与える反転回路と、
前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える制御回路と、
を備えたことを特徴とする自動利得制御回路。
【請求項４】
入力信号を入力する入力端子と、
出力信号を出力する出力端子と、
前記入力端子と前記出力端子との間に縦続接続された複数段の演算増幅器であって、前記各段の演算増幅器は、グランド側に接続された正相入力端子と、逆相入力端子と、演算器出力端子と、第１電極及び第２電極のうちの前記第２電極が前記逆相入力端子に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子と、をそれぞれ有し、前記初段の演算増幅器における前記第１可変抵抗素子の前記第１電極が前記入力端子に接続され、前記前段の演算増幅器における前記増幅器出力端子が前記後段の演算増幅器における前記第１可変抵抗素子の前記第１電極に接続され、前記最終段の演算増幅器における前記増幅器出力端子が前記出力端子に接続された前記複数段の演算増幅器と、
前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記各段の演算増幅器における前記第２可変抵抗素子にそれぞれ与える反転回路と、
前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える制御回路と、
を備えたことを特徴とする自動利得制御回路。
【請求項５】
請求項３又は４記載の自動利得制御回路において、
前記反転回路は、前記各段の演算増幅器毎に複数段設けたことを特徴とする自動利得制御回路。
【請求項６】
請求項１〜５のいずれか１項に記載の自動利得制御回路において、
前記第１可変抵抗素子は、前記第１制御信号によりゲート制御される第１デプレッション型MOSトランジスタで構成し、
前記第２可変抵抗素子は、前記第２制御信号によりゲート制御される第２デプレッション型MOSトランジスタで構成し、
前記第１デプレッション型MOSトランジスタがオン状態のときのオン抵抗値の温度係数に対して逆の温度係数を持つ第１温度係数キャンセル用抵抗素子と、温度係数が零又は極めて小さな第１利得設定用抵抗素子と、を前記第１デプレッション型MOSトランジスタに対して直列に接続し、
前記第２デプレッション型MOSトランジスタがオン状態のときのオン抵抗値の温度係数に対して逆の温度係数を持つ第２温度係数キャンセル用抵抗素子と、温度係数が零又は極めて小さな第２利得設定用抵抗素子と、を前記第２デプレッション型MOSトランジスタに対して直列に接続したことを特徴とする自動利得制御回路。
【請求項７】
請求項１〜６のいずれか１項に記載の自動利得制御回路と、
前記自動利得制御回路の前記出力端子から出力される前記出力信号により振動して所定周波数の正弦波電流を出力する圧電振動子と、
前記圧電振動子から出力された前記正弦波電流を電圧に変換する電流／電圧変換回路と、
前記電流／電圧変換回路の出力電圧を増幅する増幅回路と、
前記増幅回路の出力端子と前記自動利得制御回路の前記入力端子との間に接続され、前記増幅回路の前記出力端子から出力された出力電圧から高周波成分を除去して前記自動利得制御回路の前記入力端子に入力する低域通過フィルタと、
を備えたことを特徴とする正弦波発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、角速度センサ装置等に設けられ、利得（ゲイン）の可変幅が広い自動利得制御回路（以下「AGC回路」という。）と、それを用いて安定な正弦波を出力できる正弦波発振回路に関するものである。
【背景技術】
【０００２】
従来、位置の変化量の検出や姿勢制御等を行うための角速度センサ装置が知られている。角速度センサ装置では、水晶振動子等の圧電振動子を励振（即ち、駆動）するために、例えば、正弦波発振回路が設けられている。正弦波発振回路は、所定振幅の正弦波を発生する回路であるが、電源電圧の変動や、周囲温度の影響等を受けると、出力信号が不安定になるため、これを防止するためにAGC回路を設けて出力信号の安定化を図っている。
【０００３】
従来のAGC回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００４】
【特許文献１】特開２００２−１７４５２０号公報（図３）
【特許文献２】特開２００４−２１５２４１号公報（図１）
【０００５】
特許文献１の図３には、角速度センサ装置に設けられたAGC回路が記載されている。このAGC回路は、入力電圧が入力される正相入力端子（非反転入力端子）、逆相入力端子（反転入力端子）、及び出力端子を有する演算増幅器（以下「オペアンプ」という。）を備えている。オペアンプの逆相入力端子は、入力抵抗、及びMOSトランジスタからなる可変抵抗素子を介して、グランドに接続されている。又、オペアンプの逆相入力端子と出力端子との間に、帰還抵抗が接続されている。この種のAGC回路では、制御電圧により可変抵抗素子のゲートを制御してオン状態のときのオン抵抗値を変えてオペアンプのゲインを可変し、このゲインにより入力電圧を増幅して出力端子から出力するようになっている。
【０００６】
特許文献２の図１には、角速度センサ装置に設けられるAGC回路が記載されている。このAGC回路は、正相入力端子、入力電圧が入力される逆相入力端子、及び出力端子を有するオペアンプを備えている。オペアンプの正相入力端子は、定電流源を介して電源電圧VDDノードに接続されている。オペアンプの逆相入力端子には、ゲートがグランドに接続されたMOSトランジスタからなる入力抵抗が接続され、この入力抵抗に入力された入力電圧がオペアンプの逆相入力端子に入力される。オペアンプの逆相入力端子と出力端子との間には、ゲートが定電圧源に接続されたMOSトランジスタからなる帰還抵抗が接続されている。この種のAGC回路では、電源電圧VDDが変動した場合でも、この電源電圧VDDの変動に比例してオペアンプのゲインが変化し、このゲインにより入力電圧が増幅され、電源電圧VDDの変動に応じた出力電圧をオペアンプの出力端子から出力するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のAGC回路では、回路構成上、ゲインの可変範囲が狭く、制御範囲（ダイナミックレンジ）を広くすることができなかった。又、温度変化や構成部品のばらつき等に対する補償特性が不十分なため、製品の品質に問題が残っている虞があり、未だ技術的に十分満足のゆくAGC回路を得ることができなかった。
【課題を解決するための手段】
【０００８】
本発明のうちの請求項１、６に係る発明のAGC回路では、入力信号を入力する入力端子と、出力信号を出力する出力端子と、オペアンプと、反転回路と、制御回路とを備えている。
【０００９】
前記オペアンプは、前記入力端子に接続された正相入力端子と、逆相入力端子と、前記出力端子に接続された演算器出力端子と、前記逆相入力端子とグランドとの間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子とを有している。前記反転回路は、前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記第２可変抵抗素子に与える回路である。前記制御回路は、前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える回路である。
【００１０】
請求項２、６に係る発明のAGC回路では、請求項１のオペアンプを次のように構成している。即ち、請求項２のオペアンプは、グランド側に接続された正相入力端子と、逆相入力端子と、前記出力端子に接続された演算器出力端子と、前記入力端子と前記逆相入力端子との間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子とを有している。
【００１１】
請求項３、５、６に係る発明のAGC回路では、入力信号を入力する入力端子と、出力信号を出力する出力端子と、前記入力端子と前記出力端子との間に縦続接続（直列接続）された複数段のオペアンプと、反転回路と、制御回路とを備えている。
【００１２】
前記複数段のオペアンプは、正相入力端子と、逆相入力端子と、演算器出力端子と、前記逆相入力端子とグランドとの間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子と、をそれぞれ有し、前記初段のオペアンプにおける前記正相入力端子が前記入力端子に接続され、前記前段のオペアンプにおける前記増幅器出力端子が前記後段のオペアンプにおける前記正相入力端子に接続され、前記最終段のオペアンプにおける前記増幅器出力端子が前記出力端子に接続されている。前記反転回路は、前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記各段のオペアンプにおける前記第２可変抵抗素子にそれぞれ与える回路である。前記制御回路は、前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える回路である。
【００１３】
請求項４、５、６に係る発明のAGC回路では、請求項３の複数段のオペアンプを次のように構成している。即ち、請求項４の複数段のオペアンプにおいて、前記各段のオペアンプは、グランド側に接続された正相入力端子と、逆相入力端子と、演算器出力端子と、第１電極及び第２電極のうちの前記第２電極が前記逆相入力端子に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子と、をそれぞれ有し、前記初段のオペアンプにおける前記第１可変抵抗素子の前記第１電極が前記入力端子に接続され、前記前段のオペアンプにおける前記増幅器出力端子が前記後段のオペアンプにおける前記第１可変抵抗素子の前記第１電極に接続され、前記最終段のオペアンプにおける前記増幅器出力端子が前記出力端子に接続されている。
【００１４】
請求項７に係る発明の正弦波発振回路では、請求項１〜６のいずれか１項のAGC回路と、前記AGC回路の前記出力端子から出力される前記出力信号により振動して所定周波数の正弦波電流を出力する圧電振動子と、前記圧電振動子から出力された前記正弦波電流を電圧に変換する電流／電圧変換回路（以下「I/V変換回路」という。）と、前記I/V変換回路の出力電圧を増幅する増幅回路と、前記増幅回路の出力端子と前記AGC回路の前記入力端子との間に接続され、前記増幅回路の前記出力端子から出力された出力電圧から高周波成分を除去して前記AGC回路の前記入力端子に入力する低域通過フィルタ（以下「LPF」という。）とを備えている。
【発明の効果】
【００１５】
請求項１、２に係る発明によれば、ゲインの可変幅を大きくすることができるので、ダイナミックレンジを広くすることができる。集積回路にした時に、チップ面積が小さなAGC回路を得ることができるので、経済的である。温度係数が零又は極めて小さな、外部制御可能、且つ、ダイナミックレンジが大きなAGC回路を構成できる。
【００１６】
請求項３、４に係る発明によれば、可変利得範囲が接続段数倍に増大するので、ダイナミックレンジを大幅に広くすることができる。制御回路、及び反転回路を共用できるので、集積化した時にチップサイズが小さく、且つ低電力化が可能になる。
【００１７】
請求項５に係る発明によれば、複数の制御情報により、回路系を一度に制御することができるため、回路構成の簡略化が可能となり、経済的である。
【００１８】
請求項６に係る発明によれば、デプレッション型MOSトランジスタ（以下「DMOS」という。）のオン抵抗値の温度係数が、温度係数キャンセル用抵抗素子によって補償されているため、ゲイン設定用抵抗素子の抵抗値を自由に選択でき、任意のゲインを持つ、温度特性が良好なAGC回路の構成が可能である。
【００１９】
請求項７に係る発明によれば、請求項１〜６のいずれか１項のAGC回路を用いることによって、ダイナミックレンジを広くすることができるので、温度依存性が大きかったり、ばらつきが大きい圧電振動子であっても、安定な正弦波発振回路を構成することができると共に、製品の無調整化を可能にすることができる。
【発明を実施するための最良の形態】
【００２０】
AGC回路は、入力信号を入力する入力端子と、出力信号を出力する出力端子と、オペアンプと、反転回路と、制御回路とを備えている。前記オペアンプは、前記入力端子に接続された正相入力端子と、逆相入力端子と、前記出力端子に接続された演算器出力端子と、前記逆相入力端子とグランドとの間に接続され、第１制御信号に基づき抵抗値が変化する第１可変抵抗素子と、前記演算器出力端子と前記逆相入力端子との間に接続され、第２制御信号に基づき抵抗値が変化する第２可変抵抗素子とを有している。前記反転回路は、前記第１制御信号を入力し、この入力した前記第１制御信号を反転して前記第２制御信号を生成して前記第２可変抵抗素子に与える。前記制御回路は、前記出力信号と基準信号との誤差を求め、この誤差に対応した前記第１制御信号を生成して前記反転回路に与える。
【００２１】
前記第１可変抵抗素子は、前記第１制御信号によりゲート制御される第１DMOSで構成され、前記第２可変抵抗素子は、前記第２制御信号によりゲート制御される第２DMOSで構成されている。前記第１DMOSのオン抵抗値の温度係数に対して逆の温度係数を持つ第１温度係数キャンセル用抵抗素子と、温度係数が零又は極めて小さな第１ゲイン設定用抵抗素子とが、前記第１DMOSに対して直列に接続されている。前記第２DMOSのオン抵抗値の温度係数に対して逆の温度係数を持つ第２温度係数キャンセル用抵抗素子と、温度係数が零又は極めて小さな第２ゲイン設定用抵抗素子とが、前記第２DMOSに対して直列に接続されている。
【実施例１】
【００２２】
（実施例１の構成）
図１は、本発明の実施例１を示すAGC回路の概略の構成図である。
【００２３】
このAGC回路は、非反転増幅器型オペアンプを用いた回路であり、交流（以下「AC」という。）のアナログ信号等の入力信号（例えば、AC入力電圧）INを入力する入力端子１を有している。入力端子１には、非反転増幅器型オペアンプ２の正相入力端子が接続され、この演算器出力端子が、出力信号（例えば、AC出力電圧）OUTを出力する出力端子３に接続されている。オペアンプ２の逆相入力端子は、第１制御信号Ｓ１に基づき抵抗値rs1が変化する第１可変抵抗素子（例えば、第１DMOS）４を介して、グランドに接続されている。オペアンプ２の出力端子は、第１制御信号Ｓ１に対して逆相の第２制御信号Ｓ２に基づき抵抗値rf1が変化する第２可変抵抗素子（例えば、第２DMOS）７を介して、逆相入力端子に接続されている。
【００２４】
第１DMOS４には、この第１DMOS４のオン抵抗の温度係数に対して逆の温度係数を持つ抵抗値rs2の第１温度係数キャンセル用の抵抗素子５と、任意のゲインを設定するために温度係数が零又は極めて小さな抵抗値rs3を持つ第１ゲイン設定用の抵抗素子６とを、直列に接続することが望ましい。これに対応して第２DMOS７にも、この第２DMOS７のオン抵抗の温度係数に対して逆の温度係数を持つ抵抗値rf2の第２温度係数キャンセル用の抵抗素子８と、任意のゲインを設定するために温度係数が零又は極めて小さな抵抗値rf3を持つ第２ゲイン設定用の抵抗素子９とを、直列に接続することが望ましい。
【００２５】
DMOS７のゲートには、これに第２制御信号Ｓ２を与えるための反転回路（例えば、反転増幅器）１０が接続されている。反転増幅器１０の正相入力端子は、グランド側に接続に接続され、逆相入力端子が帰還抵抗素子１２を介して増幅器出力端子に接続されている。反転増幅器１０は、第１制御信号Ｓ１が入力抵抗素子１１を介して逆相入力端子に入力されると、この第１制御信号Ｓ１を反転して第２制御信号Ｓ２を生成し、この第２制御信号Ｓ２をDMOS７のゲートへ与える回路である。入力抵抗素子１１には、これに第１制御信号Ｓ１を与えるための制御回路が接続されている。この制御回路は、出力電圧OUTと基準信号（例えば、基準電圧）VTとの誤差を求め、この誤差に対応した第１制御信号Ｓ１を生成する回路であり、例えば、振幅情報検出回路１３、基準電圧回路１４、及び比較回路１５により構成されている。
【００２６】
振幅情報検出回路１３は、出力端子３に接続され、この出力端子３から出力される出力電圧OUTに比例し、直流（以下「DC」という。）成分に変換した、ＡＣ振幅値に対応する電圧を検出（以下「振幅値検出」という。）する回路であり、この出力側に比較回路１５が接続されている。基準電圧回路１４は、基準電圧VTを出力する回路であり、この出力側に比較回路１５が接続されている。比較回路１５は、振幅情報検出回路１３で検出された出力電圧OUTの振幅値と、基準電圧回路１４から出力された基準電圧VTとを比較して誤差を求め、この誤差に対応した第１制御信号Ｓ１を出力する回路である。
【００２７】
図２は、図１の制御回路の構成例を示すAGC回路の回路図である。
制御回路を構成する振幅情報検出回路１３は、出力電圧OUTを整流してDC電圧を出力する整流回路２０と、そのDC電圧の中に含まれる高周波成分を除去するLPF３０とにより構成されている。整流回路２０は、例えば、オペアンプ２１と、この出力側に接続され、オペアンプ２１の出力電圧を整流してDC電圧を出力する整流ダイオード２２と、この出力側とグランドとの間に接続された負荷用の抵抗素子２３とにより構成されている。LPF３０は、抵抗素子２３の出力電圧を入力する２個の直列接続された抵抗素子３１，３２と、この抵抗素子３１，３２の接続点に分岐接続されたコンデンサ３３と、抵抗素子３２とグランドとの間に接続されたコンデンサ３４と、この抵抗３２及びコンデンサ３４の接続点に正相入力端子が接続されたオペアンプ３５とにより構成され、オペアンプ３５の逆相入力端子は、コンデンサ３３に接続されると共に、このオペアンプ出力端子に接続され、２次アクティブＬＰＦを構成している。
【００２８】
基準電圧回路１４は、例えば、バンドギャップ回路等の安定化出力ノードとグランドとの間に接続された分圧回路等により構成されている。
【００２９】
比較回路１５は、例えば、オペアンプ４１により構成され、このオペアンプ４１の正相入力端子側がグランドに接続されている。オペアンプ４１の逆相入力端子は、抵抗素子４２を介してオペアンプ３５の出力側に接続され、抵抗素子４３を介して基準電圧回路１４の出力側に接続され、更に、抵抗素子４４を介してこのオペアンプ出力端子に接続されている。
【００３０】
（実施例１の動作）
例えば、AC入力電圧INが入力端子１に入力されると、この入力電圧INがオペアンプ２の正相入力端子に与えられる。オペアンプ２のゲインＧは、入力抵抗値RS(=rs1+rs2+rs3)と帰還抵抗値RF(=rf1+rf2+rf3)で決定され、次式で表される。
G=1+(RF／RS)  ・・・  （１）
入力電圧INは、オペアンプ２によりゲインＧで増幅され、この増幅されたAC出力電圧OUTが出力端子３から出力される。
【００３１】
振幅情報検出回路１３では、出力電圧OUTを整流回路２０でDC電圧に整流した後、LPF３０により高周波成分を除去することにより、AC出力電圧OUTの振幅値を検出し、この検出結果を比較回路１５に与える。比較回路１５では、オペアンプ４１により、検出結果と、基準電圧回路１４から出力された基準電圧VTとを比較して誤差を求め、この誤差に対応した第１制御信号Ｓ１を生成する。この第１制御信号Ｓ１により、DMOS４のゲートが制御されてこのDMOS４のオン抵抗値rs1が変化する。同時に、第１制御信号Ｓ１が反転増幅器１０により反転されて第２制御信号Ｓ２が生成され、この第２制御信号Ｓ２によりDMOS７のゲートが制御されてこのDMOS７のオン抵抗値rf1が、抵抗値rs1とは逆方向に変化する。
【００３２】
そのため、（１）式の（RF／RS）値が大きく変化し、オペアンプ２のゲインＧも大きく変化する。このオペアンプ２のゲインＧにより、AC入力電圧INが増幅され、基準電圧VTとして設定された所定の振幅のAC出力電圧OUTが出力端子３から出力される。
【００３３】
（実施例１の効果）
本実施例１では、次の（ａ）〜（ｄ）のような効果がある。
【００３４】
（ａ）  オペアンプ２のゲインＧの可変幅を大きくすることができるので、ダイナミックレンジを広くすることができる。
【００３５】
図３は、図１、図２において可変抵抗素子として、例えば、エンハンスメント型MOSトランジスタ（以下「EMOS」という。）を使用するよりも、本実施例１のようにDMOS４，７を用いた方が回路設計上極めて有利であると共に、経済的な集積回路が得られることを説明するための、DMOSとEMOSのオン抵抗値特性領域の比較の一例を示す図である。
【００３６】
図３において、横軸はDMOS及びEMOSのゲート・ソース間電圧Vgs、縦軸はそのオン抵抗値Ron（KΩ）である。ゲート・ソース間電圧Vgsに対するオン抵抗値RonのDMOSの特性曲線Ｃ１と、EMOSの特性曲線Ｃ２とを対比すると、DMOSの特性曲線Ｃ１では、ゲート・ソース間電圧Vgsが＋２Ｖ〜−１Ｖの範囲において、Vgsが減少するに伴いオン抵抗値Ronが緩やかに上昇していく。これに対してEMOSの特性曲線Ｃ２では、ＤＭＯＳの特性曲線Ｃ１と同等の特性が期待できるのは、Ｖgsが少なくとも＋２Ｖ以上になってしまい、例えば３Ｖ系等の低電源電圧回路系には適さない。
【００３７】
即ち、DMOSを用いた、図１のオペアンプ２を単一電源で使用する場合、電源電圧VDDの約１／２の電圧をアナロググランド電圧とし、この電圧を基準にしてゲート・ソース間電圧Vgsを定義する。＋３Ｖ単一電源で回路設計を行った場合、アナロググランド電圧は、（３Ｖ−１０％）／２＝１．３５Ｖ程度に設定するので、信号のダイナミックレンジは±１Ｖ前後が妥当な設定値となり、DMOSの使用範囲Ａ１（Vgs＝−１．０Ｖ〜＋１．０Ｖ）が最適になる。つまり、このDMOSの使用範囲Ａ１を可変抵抗として使用すると、可変リニアリティ（直線性）が良い。ゲート・ソース間電圧Vgsの使用領域をＡ２のように狭く制限すると（例えば、−０．５Ｖ〜＋０．５Ｖ）、更にリニアリティを良くすることができる。  Ｖgs＝−１．０Ｖ〜＋１．０Ｖの範囲において、DMOSにおけるオン抵抗値Ronの可変量の電気的中心は、ほぼVgs＝−０．４ＶにあってRon＝４．１８８５KΩであり、このときの帰還抵抗値RF及び入力抵抗値RSの可変することができる量は、それぞれ±４５．５％（４．１８８５KΩ±１．９０５５KΩ）である。
【００３８】
これに対してEMOSを用いる場合、特性曲線Ｃ２の可変領域が不適当なので、レベルシフト回路等が必要になるが（例えば、レベルシフト電圧は２．５Ｖ程度必要）、供給電源電圧VDDが低い場合（例えば、３Ｖ）、電源電圧不足になり、可変抵抗が設計不能になる。このときには、チャージポンプ等を用いて昇圧すれば良いが、回路部品点数が増え、消費電力も増加するので、極めて不経済である。
【００３９】
更に、本実施例１では、入力抵抗値RSと帰還抵抗値RFの両方に可変抵抗素子であるDMOS４，７を採用し、同時に入力抵抗値RSと帰還抵抗値RFの可変方向を互いに逆向きに制御しているので、従来に比べて可変比（可変量）を増大できる。
【００４０】
例えば、オペアンプ２のゲインＧ＝１＋（RF／RS）を３に設定した場合を例にして、可変量の増加を算出してみる。
【００４１】
図１において、オペアンプ２のゲインＧを３にするためには、入力抵抗値RSと帰還抵抗値RFを、例えば次のように設定すれば良い。
RF=rf1+rf2+rf3=4.1885KΩ+4.1885KΩ+4.1885KΩ×2=16.7540KΩ
RS=rs1+rs2+rs3=4.1855KΩ+4.1855KΩ+0KΩ=8.3770KΩ （rs3は0KΩ)
【００４２】
先ず、本実施例１のように、入力抵抗値RSと帰還抵抗値RFを同時に制御する場合を考える。
【００４３】
DMOS４，７のゲート・ソース間電圧Vgsを＋１Ｖで動作させることにより、抵抗値rf1が＋４５．５％（＋１．９０５５KΩ）、rs1が−４５．５％（−１．９０５５KΩ）変化した場合、帰還抵抗値RF’と入力抵抗値RS’は、
RF’=(4.1885KΩ+1.9055KΩ)+4.1885KΩ+4.1885KΩ×2=18.6595KΩ
RS’=(4.1885KΩ−1.9055KΩ)+4.1885K+0K=6.4715KΩ
となる。故に、オペアンプ２のゲインＧ’は、
G’=1+(RF’/RS’)=1＋（18.6595/6.4715）=3.8833
となり、元のゲインＧ＝３に対してＧ’／Ｇ＝３．８８３３／３＝１．２９４４となり、約２９．４％の可変量の増加になる。
【００４４】
これに対し、従来の特許文献２のように、帰還抵抗値RFのみを可変する従来例のAGC回路Ｉの場合を考えてみる。
【００４５】
例えば、図１において、入力抵抗値rs1にはDMOSを用いずに可変しないで、帰還抵抗値rf1のみを＋４５．５％変化させた場合には、オペアンプ２のゲインＧ’は、
G’=1+18.6595/8.3770=3.2275
となる。ゲイン比Ｇ’／Ｇは、
G’/G=3.2275/3=1.0758
となり、従来例のAGC回路Ｉではわずか７．５８％の可変量となる。従って、本実施例１では、従来例の約３．９倍（２９．４％／７．５８％＝３．８７９≒３．９）もの可変量が実現できることが分かる。
【００４６】
又、入力抵抗値RSのみを制御する従来例のAGC回路IIの場合と本実施例１とを比較してみる。
【００４７】
例えば、DMOS４のゲート・ソース間電圧Vgsを＋１Ｖで動作させることにより、抵抗値rs1が−４５．５％（−１．９０５５KΩ）変化した場合、帰還抵抗値RF’と入力抵抗値RS’は、
RF’=4.1885KΩ+4.1885KΩ+4.1885KΩ×2=16.7540KΩ
RS’=(4.1885KΩ−1.9055KΩ)+4.1885K+0K=6.4715KΩ
となる。故に、ゲインＧ’は、
G’=1+(RF’/RS’)=1＋（16.7540/6.4715）=3.5889
となる。元のゲインＧ＝３に対してＧ’／Ｇ＝３．８８３３／３＝１．１９６３となり、従来例のAGC回路IIでは約１９．６％の可変量になる。そのため、本実施例１の可変量の方が、１．５倍（２９．４％／１９．６％＝１．５０００）大きいことが分かる。
【００４８】
（ｂ）  集積回路にしたときに、チップ面積が小さなAGC回路を得ることができるので、経済的である。
【００４９】
（ｃ）  温度係数が零又は極めて小さな、外部制御可能、且つ、ダイナミックレンジが大きなAGC回路を構成できる。
【００５０】
（ｄ）  DMOS４，７のオン抵抗値rs1，rf1の温度係数が、それぞれ抵抗値rs2，rf2によって補償されているため、抵抗値rs3，rf3を自由に選択できる。これにより、任意のゲインＧを持つ、温度特性が良好AGC回路の構成が可能である。これを図４を参照して具体的に説明する。
【００５１】
図４は、DMOSのオン抵抗温度係数ppm／℃のドレイン印加電圧Vds依存性の一例を示す特性図である。
【００５２】
DMOS４，７のオン抵抗値rs1，rf1と、これに直列に接続された抵抗値rs2，rs3，rf2，rf3との関係を考えてみる。
【００５３】
抵抗素子５の抵抗値rs2と抵抗素子８の抵抗値rf2は、DMOS４，７のオン抵抗値rs1，rf1の温度係数を打消して、温度依存性が無いAGC回路を構成するための抵抗であり、抵抗素子６の抵抗値rs3と抵抗素子９の抵抗値rf3は、任意のゲイン設定を行うための、温度係数が零又は極めて小さな抵抗で構成されている。DMOS４，７のオン抵抗値rs1，rf1は、一例として図４に示すように、ドレイン印加電圧Vdsに対して温度係数が大きく異なる。従って、DMOS４，７を可変抵抗素子として使用する場合に最も注意を必要とする電気的特性項目は、ドレイン印加電圧Vdsに対する温度依存性である。つまり、オン抵抗値rs1の温度依存性を抵抗値rs2で、又、オン抵抗値rf1の温度依存性を抵抗値rf2によって、回路設計上決定される所定の印加電圧に応じて正確に打消すことで、温度依存性が無いAGC回路を構成することができる。これが抵抗素子５，８の最も重要な役割である。
【実施例２】
【００５４】
（実施例２の構成）
図５は、本発明の実施例２を示すAGC回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５５】
本実施例２のAGC回路は、実施例１の非反転増幅器型オペアンプ２に代えて、反転増幅器型オペアンプ２Ａを用いた回路であり、これに対応して入力抵抗側の第１可変抵抗素子であるDMOS４、第１温度係数キャンセル用の抵抗素子５、及び第１ゲイン設定用の抵抗素子６の接続状態が変更されている。即ち、オペアンプ２Ａの正相入力端子側は、入力バイアス電流の影響を避けるための図示しない補償抵抗を介して、グランドに接続され、このオペアンプ２Ａの逆相入力端子と入力端子１との間に、抵抗素子６，５及びDMOS４が直列に接続されている。その他の回路構成は、実施例１と同様である。
【００５６】
（実施例２の動作）
例えば、AC入力電圧INが入力端子１に入力されると、この入力電圧INが入力側の抵抗素子６，５及びDMOS４を介してオペアンプ２Ａの逆相入力端子に与えられる。オペアンプ２Ａの入力インピーダンスを無限大とすると、抵抗素子６，５及びDMOS４を流れる電流は、全て帰還側のDMOS７及び抵抗素子８，９を流れて出力端子３から出力される。DMOS４のオン抵抗値をrs1、抵抗素子５，６の抵抗値をrs2，rs3、DMOS７のオン抵抗値をrf1、抵抗素子８，９の抵抗値をrf2，rf3とすると、オペアンプ２ＡのゲインＧは、入力抵抗値RS(=rs1+rs2+rs3)と帰還抵抗値RF(=rf1+rf2+rf3)で決定され、次式で表される。
G=RF／RS  ・・・  （２）
入力電圧INは、オペアンプ２ＡによりゲインＧで増幅され、この増幅されたAC出力電圧OUTが出力端子３から出力される。
【００５７】
実施例１と同様に、AC出力電圧OUTは、振幅情報検出回路１３により振幅値が検出され、これが比較回路１５で基準電圧VTと比較されて、振幅値と基準電圧VTとの誤差が求められ、この誤差に対応した第１制御信号Ｓ１が出力される。この第１制御信号Ｓ１により入力側のDMOS４のゲートが制御されてこのオン抵抗値rs1が変化する。同時に、第１制御信号Ｓ１は、反転増幅器１０で反転されて第２制御信号Ｓ２となり、この第２制御信号Ｓ２により帰還側のDMOS７のゲートが制御され、このオン抵抗値rf1が、抵抗値rs1とは逆方向に変化する。
【００５８】
そのため、（２）式の（RF／RS）値が大きく変化し、オペアンプ２ＡのゲインＧも大きく変化する。このオペアンプ２ＡのゲインＧにより、AC入力電圧INが増幅され、基準電圧VTとして設定された所定の振幅のAC出力電圧OUTが出力端子３から出力される。
【００５９】
（実施例２の効果）
本実施例２では、実施例１の効果（ａ）よりも可変幅を大きくすることができ、更に、実施例１の効果（ｂ）〜（ｄ）とほぼ同様の効果がある。以下、可変幅の増大効果について説明する。
【００６０】
例えば、オペアンプ２ＡのゲインＧ＝RF／RSを２に設定した場合を例にして、可変量の増加を算出してみる。
【００６１】
図５において、オペアンプ２ＡのゲインＧを２に設定するためには、入力抵抗値RSと帰還抵抗値RFを、例えば次のように設定すれば良い。
RF=rf1+rf2+rf3=4.1885KΩ+4.1885KΩ+4.1885KΩ×2=16.7540KΩ
RS=rs1+rs2+rs3=4.1855KΩ+4.1855KΩ+0KΩ=8.3770KΩ （rs3は0KΩ)
【００６２】
先ず、本実施例２のように、入力抵抗値RSと帰還抵抗値RFを同時に制御する場合を考える。
【００６３】
DMOS４，７のゲート・ソース間電圧Vgsを−１Ｖで動作させることにより、抵抗値rf1が＋４５．５％（＋１．９０５５KΩ）、rs1が−４５．５％（−１．９０５５KΩ）変化した場合、帰還抵抗値RF'と入力抵抗値RS’は、
RF’=(4.1885KΩ+1.9055KΩ)+4.1885KΩ+4.1885KΩ×2=18.6595KΩ
RS’=(4.1885KΩ−1.9055KΩ)+4.1885K+0K=6.4715KΩ
となる。故に、オペアンプ２ＡのゲインＧ’は、
G’=RF’/RS’=18.6595/6.4715）=2.8833
となり、元のゲインＧ＝２に対してＧ’／Ｇ＝２．８８３３／２＝１．４４１７となり、約４４．２％の可変量の増加になる。これは、実施例１よりも大きな可変量である。
【００６４】
これに対し、従来の特許文献２のAGC回路のように、帰還抵抗値RFのみを可変した場合を考えてみる。
【００６５】
例えば、図５において、入力抵抗値rs1にはDMOSを用いずに可変しないで、帰還抵抗値rf1のみを＋４５．５％変化させた場合には、オペアンプ２ＡのゲインＧは、
G=18.6595/8.3770=2.2275
で、
G’/G=2.2275/2=1.1137
となり、わずか約１１．４％の可変量となる。従って、本実施例２では、従来例の約３．９倍（４４．２％／１１．４％＝３．８７７２≒３．９）もの可変量が実現できることが分かる。
【００６６】
又、入力抵抗値RSのみを制御する場合と本実施例２とを比較してみる。
例えば、DMOS４のゲート・ソース間電圧Vgsを＋１Ｖで動作させることにより、抵抗値rs1が−４５．５％（−１．９０５５KΩ）変化した場合、帰還抵抗値RF'と入力抵抗値RS’は、
RF’=4.1885KΩ+4.1885KΩ+4.1885KΩ×2=16.7540KΩ
RS’=(4.1885KΩ−1.9055KΩ)+4.1885K+0K=6.4715KΩ
となる。故に、ゲインＧ’は、
G’=RF’/RS’=16.7540/6.4715）=2.5889
となり、元のゲインＧ＝２に対してＧ’／Ｇ＝２．５８８９／２＝１．２９４５となり、約２９．４％の可変量になる。そのため、本実施例２の可変量の方が、約１．５倍（４４．２％／２９．４％＝１．５０３４）大きいことが分かる。
【実施例３】
【００６７】
（実施例３の構成）
図６は、本発明の実施例３を示すAGC回路の回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。
【００６８】
本実施例３のAGC回路は、実施例１の１段の非反転増幅器型オペアンプ２に代えて、複数段（例えば、２段）縦続接続された非反転増幅器型オペアンプ２−１，２−２を設け、これらのゲインＧ１，Ｇ２を、共用した反転増幅器１０、及び制御回路により制御するようにしたものである。
【００６９】
制御回路は、図２と同様に、振幅情報検出回路１３、基準電圧回路１４、及び比較回路１５により構成されている。各段のオペアンプ２−１，２−２には、図２のオペアンプ２と同様に、入力側抵抗を構成するDMOS４−１，４−２、及び抵抗素子５−１，５−２，６−１，６−２と、帰還側抵抗を構成するDMOS７−１，７−２、及び抵抗素子８−１，８−２，９−１，９−２とが、それぞれ接続されている。比較回路１５から出力される第１制御信号Ｓ１により、各段の入力側のDMOS４−１，４−２のゲートが制御され、その第１制御信号Ｓ１が反転増幅器１０により反転されて生成された第２制御信号Ｓ２により、各段の帰還側のDMOS７−１，７−２のゲートが制御されるようになっている。その他の構成は、図２と同様である。
【００７０】
（実施例３の動作）
AC入力電圧INが入力端子１に入力されると、このAC入力電圧INが２段のオペアンプ２−１，２−２により順に増幅され、AC出力電圧OUTが出力端子３から出力される。AC出力電圧OUTは、振幅情報検出回路１３により振幅値が検出され、これが比較回路１５で基準電圧VTと比較されて、振幅値と基準電圧VTとの誤差が求められ、この誤差に対応した第１制御信号Ｓ１が出力される。この第１制御信号Ｓ１により各段の入力側のDMOS４−１，４−２のゲートが制御されてこの各オン抵抗値rs1が変化する。同時に、第１制御信号Ｓ１は、反転増幅器１０で反転されて第２制御信号Ｓ２となり、この第２制御信号Ｓ２により各段の帰還側のDMOS７−１、７−２のゲートが制御され、この各オン抵抗値rf1が、各抵抗値rs1とは逆方向に変化する。
【００７１】
そのため、（１）式の（RF／RS）値が大きく変化し、各オペアンプ２−１、２−２のゲインＧも大きく変化する。この各オペアンプ２−１、２−２のゲインＧにより、AC入力電圧INが増幅され、基準電圧VTとして設定された所定の振幅のAC出力電圧OUTが出力端子３から出力される。
【００７２】
（実施例３の効果）
本実施例３では、次の（Ａ）、（Ｂ）のような効果がある。
【００７３】
（Ａ）  ２段のオペアンプ２−１，２−２を縦続接続して反転増幅器１０及び制御回路により共通に制御するようにしたので、AC入力電圧INの大きなばらつきに対しても安定動作を行うことができ、可変利得範囲が接続段数倍に増大し、ダイナミックレンジが大幅に拡大する。これにより、外付け部品の製造ばらつき許容範囲の拡大（即ち、低価格化が可能）、及びこのAGC回路を使用した電子部品の無調整化による経済化が図れる。
【００７４】
例えば、各段のオペアンプ２−１，２−２のゲインＧを３に設定した場合の可変量を算出してみる。
【００７５】
２段のオペアンプ２−１，２−２を縦続接続したので、合計のゲインＧ”は、
G”=3.8833×3.8833=15.0800
となり、元のゲインＧ
G=3×3=9
に対して、ゲイン比Ｇ”／Ｇ
G”/G=15.0800/9=1.6756
となり、約６７．６％の可変量増加になる。
【００７６】
これに対し、従来の特許文献２のように、帰還抵抗値RFのみを可変する従来例のAGC回路IIIの場合を考えてみる。
【００７７】
例えば、図６において、各段の入力抵抗値rs1にはDMOSを用いずに可変しないで、各段の帰還抵抗値rf1のみを＋４５．５％変化させた場合、合計のゲインＧ”は、
G”=3.2275×3.2275=10.4168
で、ゲイン比Ｇ”／Ｇが、
G”/G=10.4168/9＝1.1574
となり、従来例のAGC回路IIIではわずか約１５．７％の可変量となる。従って、本実施例３では、従来例の約４．３倍（６７．６％／１５．７％＝４．３０５７≒４．３）もの可変量が実現できることが分かる。
【００７８】
又、各段の入力抵抗値RSのみを制御する従来例のAGC回路IVの場合と本実施例３とを比較してみる。
【００７９】
各段の入力抵抗値RSのみを制御する場合、合計のゲインＧ”は、
G”=G'×G'=G”=3.5889×3.5889=12.8802
となる。これは、元の合計のゲインＧ＝３×３＝９に対して、ゲイン比Ｇ”／Ｇが、
G”/G=12.8802/9=1.4311
となり、従来例のAGC回路IVでは約４３．１％の可変量になる。従って、本実施例３の方が約１．６倍（６７．６％／４３．１％＝１．５６８４）大きいことが分かる。
【００８０】
なお、本実施例３では、オペアンプ２−１，２−２の段数が２段であるが、これを３段以上設けることにより、可変量を更に拡大できる。
【００８１】
（Ｂ）  制御回路、及び反転増幅器１０を共用しているので、集積化した時にチップサイズの小型化、及び低電力化が可能になる。
【実施例４】
【００８２】
（実施例４の構成）
図７は、本発明の実施例４を示すAGC回路の概略の構成図であり、実施例３を示す図６中の要素と共通の要素には共通の符号が付されている。
【００８３】
本実施例４のAGC回路は、実施例３の２段の非反転増幅器型オペアンプ２−１，２−２に代えて、２段の反転増幅器型オペアンプ２Ａ−１，２Ａ−２を用いた回路であり、これに対応して各段の入力抵抗側の第１可変抵抗素子であるDMOS４−１、４−２、第１温度係数キャンセル用の抵抗素子５−１、５−２、及び第１ゲイン設定用の抵抗素子６−１、６−２の接続状態が、実施例２の図５と同様に変更されている。その他の回路構成は、実施例３と同様である。
【００８４】
（実施例４の動作）
AC入力電圧INが入力端子１に入力されると、実施例３とほぼ同様に、AC入力電圧INが２段のオペアンプ２Ａ−１，２Ａ−２により順に増幅され、AC出力電圧OUTが出力端子３から出力される。AC出力電圧OUTは、振幅情報検出回路１３により振幅値が検出され、これが比較回路１５で基準電圧VTと比較されて、振幅値と基準電圧VTとの誤差が求められ、この誤差に対応した第１制御信号Ｓ１が出力される。この第１制御信号Ｓ１により各段の入力側のDMOS４−１，４−２のゲートが制御されてこの各オン抵抗値rs1が変化する。同時に、反転増幅器１０で反転された第２制御信号Ｓ２により、各段の帰還側のDMOS７−１、７−２のゲートが制御され、この各オン抵抗値rf1が、各抵抗値rs1とは逆方向に変化する。
【００８５】
そのため、（２）式の（RF／RS）値が大きく変化し、各オペアンプ２Ａ−１、２Ａ−２のゲインＧも大きく変化する。この各オペアンプ２Ａ−１、２Ａ−２のゲインＧにより、AC入力電圧INが増幅され、基準電圧VTとして設定された所定の振幅のAC出力電圧OUTが出力端子３から出力される。
【００８６】
（実施例４の効果）
本実施例４では、実施例３の効果（Ａ）よりも可変幅を大きくすることができ、更に、実施例の効果（Ｂ）とほぼ同様の効果がある。以下、可変幅の増大効果について説明する。
【００８７】
例えば、各段のオペアンプ２Ａ−１，２Ａ−２のゲインＧを２に設定した場合の可変量を算出してみる。
【００８８】
２段のオペアンプ２Ａ−１，２Ａ−２を縦続接続したので、合計のゲインＧ”は、
G”=2.8833×2.8833=8.3134
となり、元のゲインＧが、
G=2×2=4
に対して、ゲイン比Ｇ”／Ｇは、
G”/G=/4=8.3134/4＝2.0784
となり、約１０７．８％の可変量増加になる。
【００８９】
これに対し、従来の特許文献２のAGC回路のように、帰還抵抗値RFのみを可変した場合を考えてみる。
【００９０】
例えば、図７において、各段の入力抵抗値rs1にはDMOSを用いずに可変しないで、各段の帰還抵抗値rf1のみを＋４５．５％変化させた場合、合計のゲインＧ”は、
G”=2.2275×2.2275=4.9618
で、ゲイン比Ｇ”／Ｇが、
G”/G=4.9618/4＝1.2404
となり、わずか約２４．０％の可変量となる。従って、本実施例４では、従来例の約４．５倍（１０７．８％／２４．０％＝４．４９１７）もの可変量が実現できることが分かる。
【００９１】
又、各段の入力抵抗値RSのみを制御する場合と本実施例４とを比較してみる。
【００９２】
各段の入力抵抗値RSのみを制御する場合、合計のゲインＧ”は、
G”=G'×G'=G”=2.5889×2.5889=6.7024
となる。これは、元の合計のゲインＧ＝２×２＝４に対して、ゲイン比Ｇ”／Ｇが、
G”/G=6.7024/4＝1.6756
となり、約６７．６％の可変量になる。従って、本実施例４の方が約１．６倍（１０７．８％／６７．６％＝１．５９４７）大きいことが分かる。
【００９３】
なお、本実施例４では、オペアンプ２Ａ−１，２Ａ−２の段数が２段であるが、これを３段以上設けることにより、可変量を更に拡大できる。
【実施例５】
【００９４】
（実施例５の構成）
図８は本発明の実施例５を示すAGC回路の概略の構成図、及び、図９は図８の構成例を示すAGC回路の回路図である。この図８及び図９において、実施例３を示す図６中の要素と共通の要素には共通の符号が付されている。
【００９５】
本実施例５のAGC回路では、実施例３と同様に、縦続接続された２段の反転増幅器型オペアンプ２−１，２−２を備えているが、実施例３のような共通の反転増幅器１０、比較回路１５、及び基準電圧回路１４に代えて、各段のオペアンプ２−１，２−２を個別に制御するために、各段毎に、反転増幅器１０−１，１０−２と、比較回路１５−１，１５−２と、基準電圧回路１４又は補正回路１６とがそれぞれ設けられている。
【００９６】
即ち、各段の反転増幅器１０−１，１０−２には、入力側の抵抗素子１１−１，１１−２、及び帰還側の抵抗素子１２−１，１２−２がそれぞれ接続されている。各段の反転増幅器１０−１，１０−２は、各段毎に与えられる制御信号Ｓ１１，Ｓ２１をそれぞれ反転して制御信号Ｓ１２，Ｓ２２をそれぞれ生成し、この各制御信号Ｓ１２，Ｓ２２により各段の帰還側のDMOS７−１，７−２をそれぞれゲート制御するようになっている。１段目のオペアンプ２−１のゲインＧを制御するための補正回路１６は、構成部品や回路定数等のばらつき補正、温度変化補正等を行うための補正信号ＴＨを１段目の比較回路１５−１へ与える回路である。１段目の比較回路１５−１は、振幅情報検出回路１３で検出された出力信号OUTの振幅値と補正信号ＴＨとを比較して誤差を求め、この誤差に対応した制御信号Ｓ１１を、１段目の入力側DMOS４−１のゲート、及び反転増幅器１０−１へ出力する回路であり、図６の比較回路１５と同様の演算増幅回路により構成されている。２段目のオペアンプ２−１のゲインＧを制御するための２段目の比較回路１５−２は、振幅情報検出回路１３で検出された出力信号OUTの振幅値と、基準電圧回路１４から出力された基準電圧VTとを比較して誤差を求め、この誤差に対応した制御信号Ｓ２１を、２段目の入力側DMOS４−２のゲート、及び反転増幅器１０−２へ出力する回路であり、図６の比較回路１５と同様の演算増幅回路により構成されている。その他の構成は、実施例３と同様である。
【００９７】
（実施例５の動作）
AC入力電圧INが入力端子１に入力されると、実施例３とほぼ同様に、AC入力電圧INが２段のオペアンプ２−１，２−２により順に増幅され、AC出力電圧OUTが出力端子３から出力される。AC出力電圧OUTは、振幅情報検出回路１３により振幅値が検出され、これが比較回路１５−１で補正信号ＴＨと比較され、誤差が求められてこの誤差に対応した制御信号Ｓ１１が出力されると共に、その振幅値が比較回路１５−２で基準電圧VTと比較され、誤差が求められてこの誤差に対応した制御信号Ｓ２１が出力される。制御信号Ｓ１１により、１段目の入力側DMOS４−１のゲートが制御され、制御信号Ｓ２１により、２段目の入力側DMOS４−２のゲートが制御され、その各オン抵抗値rs1が変化する。同時に、１段目の反転増幅器１０−１で反転された制御信号Ｓ１２により、１段目の帰還側DMOS７−１のゲートが制御され、２段目の反転増幅器１０−２で反転された制御信号Ｓ２２により、２段目の帰還側DMOS７−２のゲートが制御され、その各オン抵抗値rf1が、各抵抗値rs1とは逆方向に変化する。
【００９８】
そのため、（１）式の（RF／RS）値が大きく変化し、各オペアンプ２−１、２−２のゲインＧも大きく変化する。この各オペアンプ２−１、２−２のゲインＧにより、AC入力電圧INが増幅され、所定振幅のAC出力電圧OUTが出力端子３から出力される。
【００９９】
（実施例５の効果）
本実施例５では、実施例３とほぼ同様の効果がある。特に、本実施例５では、複数の制御情報（即ち、振幅情報検出回路１３で検出した出力振幅、構成部品や回路定数等のばらつき補正、温度変化補正等を行うための補正信号ＴＨ、及び基準電圧VT）を組み合わせて、回路系を一度に制御することができるため、回路構成の簡略化が可能となり、経済的である。
【０１００】
なお、本実施例５では、オペアンプ２−１，２−２の段数が２段であるが、これを３段以上設け、これに対応した数の基準電圧回路１４及び補正回路１６を設けることにより、可変量を拡大しつつ、各種の制御情報を組み合わせた高精度なAGC制御が可能になる。
【実施例６】
【０１０１】
図１０は、本発明の実施例６を示すAGC回路の概略の構成図であり、実施例５を示す図８及び図９中の要素と共通の要素には共通の符号が付されている。
【０１０２】
本実施例６のAGC回路では、実施例５の２段の非反転増幅器型オペアンプ２−１，２−１に代えて、２段の反転増幅器型オペアンプ２Ａ−１，２Ａ−２を設けている。このような構成にしても、実施例５等とほぼ同様の作用、効果を奏する。
【実施例７】
【０１０３】
（実施例７の構成）
図１１は、本発明の実施例７を示すAGC回路を用いた正弦波発振回路の構成図である。
【０１０４】
この正弦波発振回路は、実施例１〜６のいずれか１つのAGC回路を用いて構成される回路であり、水晶振動子、セラミック圧電振動子等の圧電振動子５０を有している。圧電振動子５０は、AC電圧の印加により振動して所定周波数の正弦波電流を出力する素子であり、この出力側にI/V変換回路５１が接続されている。I/V変換回路５１は、圧電振動子５０から出力される正弦波電流を電圧に変換する回路であり、この出力側に増幅回路５２が接続されている。増幅回路５２は、I/V変換回路５１の出力電圧を増幅する回路であり、この出力側にLPF５３が接続されている。LPF５３は、増幅回路５２の出力電圧から高周波成分を除去する回路であり、この出力側にAGC回路６０が接続されている。
【０１０５】
AGC回路６０は、例えば、図１の回路で構成され、可変利得回路６１を有している。可変利得回路６１は、図１のオペアンプ２、入力側のDMOS４、抵抗素子５，６、帰還側のDMOS７、抵抗素子８，９、反転増幅器１０、入力側抵抗素子１１、及び帰還側抵抗素子１２により構成されている。可変利得回路６１の出力側は、圧電振動子５０の入力側に接続されると共に、振幅情報検出回路１３の入力側に接続されている。振幅情報検出回路１３、及び基準電圧回路１４の出力側には、比較回路１５が接続され、この比較回路１５から出力される制御信号Ｓ１が可変利得回路６１へ帰還入力されるようになっている。
【０１０６】
（実施例７の動作）
電源の投入により、圧電振動子５０が振動を開始する。圧電振動子５０の出力電流は、I/V変換回路５１により電圧に変換され、この電圧が増幅回路５２で増幅され、LPF５３により高周波成分が除去される。LPF５３の出力電圧は、可変利得回路６１内のオペアンプ２により増幅され、このオペアンプ２のAC出力電圧が圧電振動子５０へ帰還入力され、圧電振動子５０の振動が継続される。
【０１０７】
オペアンプ２のAC出力電圧は、振幅情報検出回路１３により振幅値が検出され、これが比較回路１５により、基準電圧回路１４から出力された基準電圧VTと比較されて、振幅値と基準電圧VTとの誤差が求められ、この誤差に対応した制御信号Ｓ１が出力される。この制御信号Ｓ１により、可変利得回路６１内の入力側DMOS４のゲートが制御されてこのDMOS４のオン抵抗値rs1が変化する。同時に、制御信号Ｓ１は、可変利得回路６１内の反転増幅器１０で反転されて制御信号Ｓ２となり、この制御信号Ｓ２により帰還側DMOS７のゲートが制御され、このDMOS７のオン抵抗値rf1が、抵抗値rs1とは逆方向に変化する。そのため、オペアンプ２のゲインＧが変化し、このオペアンプ２のゲインＧにより、LPF５３の出力電圧が増幅され、基準電圧VTとして設定された所定の振幅のAC出力電圧が出力される。このAC出力電圧により、圧電振動子５０が一定の振幅で発振する。
【０１０８】
なお、AGC回路６０として、実施例１の回路を用いた場合について説明したが、用途等に応じて実施例１〜６中の任意の回路を使用すれば良い。
【０１０９】
（実施例７の効果）
本実施例７では、次の（１）、（２）のような効果がある。
【０１１０】
（１）  実施例１〜６中の任意のAGC回路を用いることによって、ダイナミックレンジを広くすることができるので、温度依存性が大きかったり、ばらつきが大きい圧電素子５０であっても、安定な正弦波発振回路を構成することができると共に、製品の無調整化を可能にすることができる。
【０１１１】
（２）  本実施例７の正弦波発振回路は、種々の回路や装置に使用できる。例えば、本実施例７の正弦波発振回路を角速度センサ装置に用いた場合の効果について説明する。
【０１１２】
本実施例７を角速度センサ装置に用いる場合は、圧電振動子５０を角速度センサ素子として使用する。角速度センサ素子として、例えば、（ｘ）音叉型水晶振動子と、（ｙ）セラミック圧電振動子を用いた場合の本実施例７を説明する。
【０１１３】
（ｘ）、（ｙ）の出力振幅の代表的温度係数を考えてみると、（ｘ）は約−８０００ppm／℃、（ｙ）は約−４０００ppm／℃のものが挙げられる。これらの角速度センサ素子を、常温から±５０℃変化させた場合の出力振幅偏差は、それぞれ（ｘ）±４０％  （０．８％／℃×５０℃＝４０％）、（ｙ）±２０％（０．４％／℃×５０℃＝２０％）になる。
【０１１４】
（ｘ）の場合には、実施例１で説明した従来例のAGC回路Ｉ（７．５８％）、実施例３で説明した従来例のAGC回路III（１５．７％）、実施例１で説明した従来例のAGC回路II（１９．６％）では対応不可能であり、実施例３で説明した従来例のAGC回路IV（４３．１％）ではマージンが少なく、実施例３のAGC回路（６７．６％）のみがマージンが十分で、安心して使用可能になる。
【０１１５】
（ｙ）の場合にも、従来例のAGC回路Ｉ（７．５８％）、従来例のAGC回路III（１５．７％）、従来例のAGC回路II（１９．６％）では対応不可能である。唯一、従来例のAGC回路IV（４３．１％）のみが使用可能となるが、オペアンプ２段接続であるため、回路規模が大きくなってしまう。これに対して実施例１のAGC回路（２９．４％）を用いれば、オペアンプ１段接続でよいので経済的である。
【０１１６】
従って、実施例１〜６のように、可変抵抗素子にDMOS４，７を用い、これらのオン抵抗値rs1，rf1を互いに同時に逆方向に変化することが可能なAGC回路を使用することによって、従来回路では不可能又は不経済であった、あらゆる要因による入力信号の大きなばらつきに対応できることになり、小規模の回路によって極めて経済的な製品を実現することができる。即ち、実施例１〜６のAGC回路に接続される外付けの角速度センサ部品等の製造ばらつき許容度が大きくとれるようになったり、出力温度係数が大きな安価な材料を用いた角速度センサを使用することができるので、角速度センサ自身の製造コストを大幅に引き下げることができると共に、この角速度センサを組み込んだ電子部品の価格を大幅に引き下げることが可能になる。更に、電子回路から見ると、ゲイン補償範囲が広いため無調整化が可能になり、製品の調整コストが削減できるため最も経済的な製品を得ることができる。
【０１１７】
なお、本発明は、上記実施例１〜７に限定されず、種々の変形が可能である。例えば、実施例１〜６において、振幅情報検出回路１３や比較回路１５は、図示以外の回路構成に変更したり、或いは、基準電圧回路１４に代えて、基準電流を出力する基準電流回路に適用できる構成に変更しても良い。又、実施例１〜６のAGC回路は、実施例７のような角速度センサ装置以外の種々の回路や装置に適用できる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施例１を示すAGC回路の構成図である。
【図２】図１の構成例を示すAGC回路の回路図である。
【図３】DMOSとEMOSのオン抵抗値特性領域の比較の一例を示す図である。
【図４】DMOSのオン抵抗温度係数ppm／℃のドレイン印加電圧Vds依存性の一例を示す特性図である。
【図５】本発明の実施例２を示すAGC回路の構成図である。
【図６】本発明の実施例３を示すAGC回路の構成図である。
【図７】本発明の実施例４を示すAGC回路の構成図である。
【図８】本発明の実施例５を示すAGC回路の構成図である。
【図９】図８の構成例を示すAGC回路の回路図である。
【図１０】本発明の実施例６を示すAGC回路の構成図である。
【図１１】本発明の実施例７を示す正弦波発振回路の構成図である。
【符号の説明】
【０１１９】
２，２Ａ，２−１，２−２，２Ａ−１，２Ａ−２  オペアンプ
４，７                                        DMOS
５，６，８，９                                抵抗素子
１０，１０−１，１０−２                      反転増幅器
１３                                          振幅情報検出回路
１４                                          基準電圧回路
１５，１５−１，１５−２                      比較回路
１６                                          補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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