(57)【要約】 【課題】  ２層配線構造を有するパッケージ基板の外部接続端子の数を少なくする。【解決手段】  半導体装置は、２層のパッケージ基板２に半導体デバイス３を搭載して成る。２層のパッケージ基板２の外部接続端子を外周縁部と中央部の２種類の端子５Ｅ、５Ｃに分類する。パッケージ基板２の第１の配線層Ｌ１には、内部回路用電源端子ＶＤＤＣと内部回路用グランド端子ＧＮＤＣの内でアレイ状配置の最内周に多く配置されている方の端子に接続する第１の電極プレーンを形成する。第２の配線層Ｌ２には、上記とは逆に、アレイ状配置の最外周に多く配置されている方の端子に接続する第２の電極プレーンを第１の電源プレーンに重なる位置に形成する。配線層が２層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図るとき、配線層間を渡るスルーホールなどを介する配線の引き回しを少なくすることができる。【選択図】        図１
2006319237.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に第１配線層を有し他方の面に第２配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備えた半導体装置であって、
前記半導体デバイスは外部と信号のインタフェースが可能にされた外部インタフェース回路と、前記外部インタフェース回路と信号のインタフェースが可能にされた内部回路とを有し、
前記外部接続端子は、パッケージ基板の中央部にアレイ状に配置された複数の第１の外部接続端子と、パッケージ基板の外周縁部に複数列で配置された複数の第２の外部接続端子とに分けられ、
前記第１の外部接続端子として、内部回路の動作用電源を供給するための内部回路用電源端子及び内部回路用グランド端子を有し、
前記第２の外部接続端子として、外部との信号インタフェースを行う外部信号端子、外部インタフェース回路の動作用電源を供給するための外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子を有し、
前記第１の配線層は、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最内周に多く配置されている方の端子に接続する第１の電極プレーンを有し、
前記第２の配線層は、前記第１の電源プレーンに重なる位置に中抜き状で形成された第２の電極プレーンを有し、
前記第２の電極プレーンは、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最外周に多く配置されている方の端子に接続する半導体装置。
【請求項２】
前記第２の電極プレーンの中抜き部分に前記第１の電極プレーンに接続する第３の電極プレーンを有する請求項１記載の半導体装置。
【請求項３】
前記第１の電極プレーンは前記内部回路用グランド端子に接続する内部回路用グランドプレーンであり、
前記第２の電極プレーンは内部回路用電源端子に接続する内部回路用電源プレーンである請求項１記載の半導体装置。
【請求項４】
前記第２配線層は前記外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドプレーンを前記内部回路用電源プレーンの外側に有する請求項３記載の半導体装置。
【請求項５】
前記第１の配線層は複数のボンディングパッドを有し、前記ボンディングパッドは半導体デバイスにワイヤボンディングされ、
前記外部インタフェース回路用グランド端子の数は前記外部インタフェース回路用グランドプレーンに接続するボンディングパッドの数よりも少なくされた請求項４記載の半導体装置。
【請求項６】
前記外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子は第２の外部接続端子の中で最も内周部に配置された請求項５記載の半導体装置。
【請求項７】
前記ボンディングパッドとして、内部回路用電源端子に接続する内部回路用電源パッド、内部回路用グランド端子に接続する内部回路用グランドパッド、外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源パッド、外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドパッド、外部信号端子に接続する信号パッドを有し、
前記外部インタフェース回路用電源パッド及び前記信号パッドは前記外部インタフェース回路用グランドパッドよりも前記半導体デバイスからの距離が短くない配置を有し、
前記外部インタフェース回路用グランドパッドは前記内部回路用グランドパッド及び前記内部回路用電源パッドよりも前記半導体デバイスからの距離が短くない配置を有する請求項５記載の半導体装置。
【請求項８】
前記第１の配線層は、前記内部回路用グランドプレーンの外側に、前記外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源プレーンを有する請求項７記載の半導体装置。
【請求項９】
前記内部回路用グランドプレーン、前記内部回路用電源プレーン、前記外部インタフェース回路用電源プレーンはメッシュ状に形成され、
前記外部インタフェース回路用グランドプレーンは、メッシュ状に形成された部分と、第１の配線層において外部インタフェース回路用電源プレーンの外側に形成された配線パターンに重なる当該配線パターンのレプリカパターン部分とを有する請求項８記載の半導体装置。
【請求項１０】
前記レプリカパターン部分は、対応する前記配線パターンに交差する方向に形成されたブリッジパターンを有する請求項９記載の半導体装置。
【請求項１１】
前記外部インタフェース回路用グランドプレーンは前記レプリカパターン部分に接続するスリット形成部分を更に有し、
前記スリット形成部分に前記外部インタフェース回路用グランド端子からの貫通導電部が結合する請求項９記載の半導体装置。
【請求項１２】
前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する請求項９記載の半導体装置。
【請求項１３】
一方の面に第１配線層を有し他方の面に第２配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備えた半導体装置であって、
前記パッケージ基板は、前記他方の面に、前記第２配線層に形成された配線に接続する複数個の外部接続端子を有し、
外部接続端子の一部として電源端子とグランド端子を有し、
前記電源端子に接続される電源プレーン又は前記グランド端子に接続されるグランドプレーンの少なくとも一方が前記第１の配線層に形成され、少なくとも他方が前記第２の配線層に形成され、
前記電源プレーン及びグランドプレーンはメッシュ状に形成されている半導体装置。
【請求項１４】
前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層配線構造を有するパッケージ基板の一面に半導体デバイスが搭載され、他面に外部接続端子がアレイ状に配置された半導体装置に関する。
【背景技術】
【０００２】
特許文献１には２層配線基板を用いたボールグリッドアレイパッケージが示される。特許文献２にはボールグリッドアレイパッケージの裏面においてその周縁部に多数の信号ピンが配置され、中央部にセンターピンを配置した構造が示される。センターピンには半導体デバイスのコア用電源ピンとそれと対をなすグランドピンを割り当てることが記載される。
【０００３】
【特許文献１】特開平８−１７２１４１号公報
【特許文献２】特開２００３−１２４３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者はボールグリッドアレイ（ＢＧＡ）構造によるパッケージコストを低減することについて検討した。ボールグリッドアレイ構造の半導体装置のパッケージングには一括モールドパッケージプロセスを適用するのが一般的である。そうするとそのパッケージングコストはパッケージのサイズで決まる。パッケージサイズはその外部接続端子の数に依存するから、パッケージの外部接続端子数を減らすことが必要になる。マザーボードとの関係でパッケージ基板の外周縁に外部接続端子を複数列で周回させるようにしか配置できない場合には、パッケージ基板の裏面全体に外部接続端子を配置できる場合に比べてパッケージサイズが大きくなる。本発明者は特にその場合について検討した。マザーボード上では搭載した半導体装置の外部接続端子に接続する多数の配線をその周囲から外側に引き出さなければならない。マザーボードの配線層１層当たりで外側に引き出せる配線本数には制限があるから、マザーボードの配線層数が少なければ半導体装置側においてパッケージ基板の外周縁に沿って周回できる外部接続端子の列数も少なくなる。例えば、マザーボードの配線層数が４乃至６層程度の場合、これに搭載できるＢＧＡタイプのパッケージの外部接続端子は経験上４乃至５列程度までである。
【０００５】
本発者はパッケージ基板の外部接続端子を外周縁部と中央部の２種類に分類することによってパッケージサイズを小さくすることを検討した。この点については例えば特許文献２にも示唆があり、半導体デバイスのコア用電源端子とそのグランド端子をパッケージの中央部に配置する。しかしながら、パッケージ基板の配線層が２層の場合に、コア用電源とそのグランド電位の夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図ろうとする場合には、そのための電源プレーンの配置や大きさに対して工夫する必要のあることが本発明者によって明らかにされた。
【０００６】
また、半導体デバイスのコア用電源端子とそのグランド端子をパッケージの中央部に配置するだけではパッケージサイズを然程小さくできない場合がある。そこで、本発明者は更にパッケージを小型化するための方策を考えた。外周縁部への配置に分類された外部接続端子に関しては、そのピッチや列数に対してはこれが搭載されるマザーボードとの関係で自由度が小さいことを考慮し、更に外周縁部に割り当てる端子数を減らすことについて検討した。その結果、半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことによって対処可能であることを見出した。
【０００７】
更に、２層程度のパッケージ基板における不所望な反りや曲がりを少なくするには、その表裏面における配線層のパターン密度（例えば残銅率）に大きな相違を生じないようにするだけでなく、パターン密度も場所によって大きく偏らないように工夫することの必要性が本発明者によって見出された。
【０００８】
本発明の目的は、２層配線構造を有するパッケージ基板の外部接続端子の数が少ない半導体装置を提供することにある。
【０００９】
本発明の別の目的は、２層配線構造を有するパッケージ基板において電源プレーンとグランドプレーンによる電源及びグランド電位の安定化を実現できる半導体装置を提供することにある。
【００１０】
本発明更に別の目的は、半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことが可能な半導体装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕本発明による代表的な一つの半導体装置（１）は、一方の面に第１配線層(Ｌ１)を有し他方の面に第２配線層(Ｌ２)を有するパッケージ基板（２）と、前記パッケージ基板の一方の面に搭載された半導体デバイス（３）と、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子(５Ｃ、５Ｅ)とを備える。前記半導体デバイスは外部と信号のインタフェースが可能にされた外部インタフェース回路(１１)と、前記外部インタフェース回路と信号のインタフェースが可能にされた内部回路(１２)とを有する。前記外部接続端子は、パッケージ基板の中央部にアレイ状に配置された複数の第１の外部接続端子(５Ｃ)と、パッケージ基板の外周縁部に複数列で配置された複数の第２の外部接続端子(５Ｅ)とに分けられる。前記第１の外部接続端子として、内部回路の動作用電源を供給するための内部回路用電源端子(ＶＤＤＣ)及び内部回路用グランド端子(ＧＮＤＣ)を有する。前記第２の外部接続端子として、外部との信号インタフェースを行う外部信号端子(ＳＩＧ)、外部インタフェース回路の動作用電源を供給するための外部インタフェース回路用電源端子(ＶＤＤＥ)及び外部インタフェース回路用グランド端子(ＧＮＤＥ)を有する。上記した手段によれば、パッケージ基板の外部接続端子を外周縁部と中央部の２種類に分類するから、全ての外部接続端子を外周縁部に配置した構成に比べてパッケージ基板サイズを小さくすることができる。中央部には内部回路用電源端子及び内部回路用グランド端子が割り当てられているから、夫々の端子は内部回路用電源と内部回路用グランドに大別してマザーボードの対応配線に接続されればよく、その接続は容易である。
【００１４】
そして、半導体装置は、２層のパッケージ基板において、前記第１の配線層には、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最内周に多く配置されている方の端子(ＶＤＤＣ)に接続する第１の電極プレーン(２０)を形成する。そして、前記第２の配線層には、前記第１の電源プレーンに重なる位置に中抜き状で形成された第２の電極プレーン(３０)を形成し、前記第２の電極プレーンは、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最外周に多く配置されている方の端子(ＧＮＤＣ)に接続される。これによれば、第１の電極プレーンと対応する外部接続端子（前記中央部のアレイ状配置の最内周に多く配置されている方の端子）との配線層間の接続に配線層内で大きな配線引き回しを必要としない。同様に、第２の電極プレーンと対応する外部接続端子（前記中央部のアレイ状配置の最外周に多く配置されている方の端子）との配線層間の接続に配線層内で大きな配線引き回しを必要としない。要するに、配線層が２層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図るとき、配線層間を渡るスルーホールなどを介する配線の引き回しを少なくすることができる。
【００１５】
本発明の具体的な一つの形態として、前記第２の電極プレーンの中抜き部分に前記第１の電極プレーンに接続する第３の電極プレーン(３１)を有する。第２の配線層における配線パターン密度の偏りを抑制し、また、第３の電極プレーンに接続する内部回路用電源又はグランドに安定化に資することができる。
【００１６】
本発明の具体的な別の一つの形態として、前記第１の電極プレーンは前記内部回路用グランド端子に接続する内部回路用グランドプレーン(２０)であり、前記第２の電極プレーンは内部回路用電源端子に接続する内部回路用電源プレーン(３０)である。半導体デバイスの基板側電位がグランドにされる場合に好適である。
【００１７】
本発明の具体的な別の一つの形態として、前記第２配線層は前記外部インタフェース回路用グランド端子(ＧＮＤＥ)に接続する外部インタフェース回路用グランドプレーン(３２)を前記内部回路用電源プレーンの外側に有する。外部インタフェース回路用グランド電位の安定化、第２の配線層における配線パターン密度の偏りを抑制するのに資することができる。更に、外部インタフェース回路用グランドプレーンにより外部インタフェース回路用グランド電位の安定化が図られる結果として、前記外部インタフェース回路用グランド端子の数を前記外部インタフェース回路用グランドプレーンに接続するボンディングパッドの数よりも少なくしても支障はない。このことが、パッケージ基板の周縁部に配置される外部接続端子数の更なる削減を可能にする。
【００１８】
本発明の具体的な別の一つの形態として、前記外部インタフェース回路用電源端子(ＶＤＤＥ)及び外部インタフェース回路用グランド端子(ＧＮＤＥ)は第２の外部接続端子の中で最も内周部に配置される。これにより、外部インタフェース回路用電源と外部インタフェース回路用グランドとのカップリングが容易になる。更に、マザーボード上において信号端子に接続する信号配線を半導体装置の周囲に引き出すのにそれら外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子が邪魔になり難くなる。
【００１９】
本発明の具体的な別の一つの形態として、前記ボンディングパッドとして、内部回路用電源端子に接続する内部回路用電源パッド(２２)、内部回路用グランド端子に接続する内部回路用グランドパッド(２１)、外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源パッド(２４)、外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドパッド(２３)、外部信号端子に接続する信号パッド(２８)を有する。このとき、外部インタフェース回路用電源パッド及び信号パッドは外部インタフェース回路用グランドパッドよりも前記半導体デバイスからの距離が短くない配置を有する。さらに、外部インタフェース回路用グランドパッドは内部回路用グランドパッド及び内部回路用電源パッドよりも半導体デバイスからの距離が短くない配置を有する。要するに、ボンディングパッドの配置に関してもパッケージ基板の中央部に設けた外部接続端子とパッケージ基板の周縁部に設けた外部接続端子との関係に反しない配置を保障する。これにより、対応する外部接続端子とボンディングパッドとを接続する経路が無用に長くなるのを抑制できる。
【００２０】
本発明の具体的な別の一つの形態として、前記第１の配線層は、前記内部回路用グランドプレーンの外側に、前記外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源プレーン(２５)を有する。外部インタフェース回路用電源電圧の安定化、第１の配線層における配線パターン密度の偏りを抑制するのに資することができる。
【００２１】
本発明の具体的な別の一つの形態として、前記内部回路用グランドプレーン、前記内部回路用電源プレーン、前記外部インタフェース回路用電源プレーンはメッシュ状に形成される。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りをさらに抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。前記外部インタフェース回路用グランドプレーンは、メッシュ状に形成された部分(３２Ａ)と、第１の配線層において外部インタフェース回路用電源プレーンの外側に形成された配線パターンに重なる当該配線パターンのレプリカパターン部分(３２Ｂ)とを有する。レプリカパターン部分は信号配線パターンからの帰還電流経路を確保する。
【００２２】
本発明の具体的な別の一つの形態として、前記レプリカパターン部分は、対応する前記配線パターンに交差する方向に形成されたブリッジパターン(３２Ｄ)を有する。前記レプリカパターン部分において部分的に電位差が発生するのを抑制することが可能になる。
【００２３】
本発明の具体的な別の一つの形態として、前記外部インタフェース回路用グランドプレーンは前記レプリカパターン部分に接続するスリット形成部分(３２Ｃ)を更に有する。前記外部インタフェース回路用グランド端子からの貫通導電部（８、９）を結合するには前記レプリカパターン部分よりも前記スリット形成部分の方が安定的になる。
【００２４】
前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤと外部インタフェース用グランドプレーンとのカップリング状態を平均化する。
【００２５】
〔２〕本発明による代表的な別の一つの半導体装置は、一方の面に第１配線層を有し他方の面に第２配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備える。前記パッケージ基板は、前記他方の面に、前記第２配線層に形成された配線に接続する複数個の外部接続端子を有し、外部接続端子の一部として電源端子とグランド端子を有する。前記電源端子に接続される電源プレーン又は前記グランド端子に接続されるグランドプレーンの少なくとも一方が前記第１の配線層に形成され、少なくとも他方が前記第２の配線層に形成される。前記電源プレーン及びグランドプレーンはメッシュ状に形成されている。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りをさらに抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。
【００２６】
前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤとグランドプレーン又は電源プレーンとのカップリング状態を平均化する。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２８】
すなわち、２層配線構造を有するパッケージ基板の外部接続端子の数を少なくすることができる。
【００２９】
２層配線構造を有するパッケージ基板において電源プレーンとグランドプレーンによる電源及びグランド電位の安定化に資することができる。
【００３０】
半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことが可能である。
【発明を実施するための最良の形態】
【００３１】
図１には本発明に係る半導体装置の縦断面構造の概略が示される。半導体装置１はボールグリッドアレイタイプのパッケージ構造を有する。パッケージ基板２の一面（表面）には、半導体デバイス３が搭載されている。半導体デバイス３はベアチップの形態とされる。パッケージ基板２の他面（裏面）には多数の外部接続端子としてのボール電極５Ｃ、５Ｅを備える。前記パッケージ基板２はガラス繊維を含有するエポキシ系樹脂などで構成されたコア層ＣＲＭの表面に第１配線層Ｌ１が形成され、裏面に第２配線層Ｌ２が形成される。コア層ＣＲＭは例えば０．８ｍｍ程度の厚みを有し、配線層Ｌ１，Ｌ２は例えば３０〜４０μｍ程度の厚みを有する。第１配線層Ｌ１には半導体デバイス３に導電性を有する複数のワイヤ（ボンディングワイヤ）７で接続されるボンディングパッド、ボンディングパッドに接続する配線パターンなどが形成される。ワイヤは、例えば金線からなる。また、半導体デバイス３と複数のワイヤ７は、例えばエポキシ系樹脂である樹脂封止体（封止体）４により封止されている。第２配線層Ｌ２にはボール電極（外部端子）５Ｃ，５Ｅが搭載されるランド（パッド）、及びランドに接続される配線パターンなどが形成される。配線パターンは、例えば銅合金（銅線）である。また、パッケージ基板２の表面側に形成された第１配線層Ｌ１と裏面側に形成された第２配線層Ｌ２とを電気的に接続するためのスルーホール（貫通孔、ビアホール）８がコア層ＣＲＭに形成されている。スルーホール８の内面には導電性メッキを施した導電部９が形成され、更にその内部（内側）を樹脂、あるいはソルダーレジストなどを埋め込み、その上下の配線層Ｌ１，Ｌ２若しくは金属パターンを導通させる。スルーホール８及びその導電部９により貫通導電部の一例を成す。
【００３２】
パッケージ基板２の表面、及び裏面は通常の配線基板と同様に表面処理としてランド及びボンディングパッドを除き数十μmの厚さのソルダーレジスト（図示せず）を塗布している。このソルダーレジストによって不所望な短絡や表面の配線パターンの酸化を防止する。また、配線パターンは銅合金であるため、樹脂封止体４との密着力が低い。この結果、外部から湿気が半導体デバイスの内部に侵入、あるいはリフロー処理により樹脂封止体４とパッケージ基板２が剥離してしまうリフロークラックが生じる可能性がある。しかしながら、ソルダーレジストと樹脂封止体４との密着力は、配線パターンとソルダーレジストとの密着力よりも高いため、上記吸湿やリフロークラックの問題を抑制することができる。
【００３３】
図２には半導体デバイスの基本構成をブロック図で示す。半導体デバイス３は、特に制限されないが、チップの外周縁に多数のボンディングパッド１０が配列され、その内側に、外部と信号のインタフェースが可能にされた外部インタフェース回路（Ｉ／Ｏ）１１を備え、更に内側には前記外部インタフェース回路１１と信号のインタフェースが可能にされた内部回路としてのコア回路（ＣＯＲ）１２を有する。ボンディングパッド１０には、アドレス、データ及び制御信号などの信号入出力端子、電源端子並びにグランド端子の機能が割り当てられる。
【００３４】
図３にはボール電極の平面的な配置を例示する。ボール電極はパッケージ基板２の中央部にアレイ状に配置された複数のボール電極（第１の外部接続端子）５Ｃと、パッケージ基板２の外周縁部に複数列で配置された複数のボール電極（第２の外部接続端子）５Ｅとに分けられる。ボール電極５Ｃは５行５列でマトリクス配置される。ボール電極５Ｅは４列で周回配置される。ボール電極５Ｅ，５Ｅ各々のピッチはマザーボードとの関係で所定値に規定され、例えば１．０ｍｍ程度とされる。
【００３５】
前記中央部のボール電極５Ｃには、コア回路の動作用電源を供給するためのコア回路用電源端子ＶＤＤＣ及びコア回路用グランド端子ＧＮＤＣを有する。コア回路用電源端子ＶＤＤＣは５行５列中の最外周に多く配置され、コア回路用グランド端子ＧＮＤＣは５行５列中の最内周に多く配置される。前記周縁部のボール電極５Ｅには、半導体装置１の外部との信号インタフェースを行う外部信号端子ＳＩＧ、外部インタフェース回路１１の動作用電源を供給するための外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥを有する。
【００３６】
これによれば、パッケージ基板２のボール電極５Ｅ，５Ｃを外周縁部と中央部の２種類に分類するから、全てのボール電極を外周縁部に配置した構成に比べてパッケージ基板２のサイズを小さくすることができる。
【００３７】
上記したように、信号インタフェースを行う外部信号端子ＳＩＧ、外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥは、マザーボードに２次実装した際、マザーボード側から信号及び動作用電源を供給するための外部インタフェースであり、これら端子の総数はコア回路用電源端子ＶＤＤ及びコア回路用グランド端子ＧＮＤＣの総数よりも多い。
【００３８】
上記複数の外部インタフェース用の端子をパッケージ基板２の中央部に配置した場合、マザーボード側の配線パターンをパッケージ基板２の中央部下まで引き回さなければならない。しかしながら、パッケージ基板２の周縁部には複数のボール電極が配置されている。更には、コア用の外部端子の総数よりも多いため、半導体装置の小型化に伴い、マザーボード側の配線パターンとボール電極が接触しないように各ボール電極間を引き回すのは困難である。
【００３９】
本実施の形態の場合、中央部にはコア回路用電源端子ＶＤＤＣ及びコア回路用グランド端子ＧＮＤＣが割り当てられているから、夫々の端子はコア回路用電源とコア回路用グランドに大別してマザーボード（図示せず）の対応電源プレーンに接続されればよく、その接続は容易である。また、周縁部に外部インタフェース用の端子を配置しているため、マザーボード側と対応する配線パターンとの引き回し、及び電気的な接続が容易となる。
【００４０】
図４には図３の周縁部のボール電極配置を拡大して示している。図３及び図４より明らかなように、前記外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥは周縁部の外部接続端子５Ｅの中で最も内周部に配置される。信号端子ＳＩＧは全体的に外周寄りに配置される。これにより、外部インタフェース回路用電源と外部インタフェース回路用グランドとのカップリングが容易になる。更に、マザーボード上において信号端子ＳＩＧに接続する信号配線を半導体装置１の周囲に引き出すのにそれら外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥが邪魔になり難くなる。
【００４１】
図５には配線層Ｌ１のパターンの一部が例示される。図６には配線層Ｌ２のパターンが例示される。図５及び図６の平面的な部位は大凡図４に示される部位に対応される。その対応を解り易くするために図６にはＶＤＤＣ、ＧＮＤＣ、ＶＤＤＥ、ＧＮＤＥの位置を示している。
【００４２】
前記配線層Ｌ１には、前記コア回路用電源端子ＶＤＤＣとコア回路用グランド端子ＧＮＤＣの内で前記５行５列のアレイ状配置の最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続する第１の電極プレーンとしてのコア回路用グランドプレーン（ＣＯＲＧＰ）２０を有する。コア回路用グランドプレーン２０はパッケージ基板２の中央部に配置され、半導体デバイス３に重なる位置を採る。そして、裏面の配線層Ｌ２には、コア回路用グランドプレーン２０に重なる位置に中抜き状で形成された第２の電極プレーンとしてのコア回路用電源プレーン（ＣＯＲＶＰ）３０を有する。このコア回路用電源プレーン３０は、前記コア回路用電源端子ＶＤＤＣとコア回路用グランド端子ＧＮＤＣの内で前記５行５列のアレイ状配置の最外周に多く配置されている方の端子であるコア用電源端子ＶＤＤＣが搭載される。この様子は図６より明らかである。コア回路用電源プレーン３０の中抜き部分には第３の電極プレーンとしてのコア回路用グランドプレーン（ＣＯＲＧＰｓ）３１が形成される。図６より明らかなようにコア回路用グランドプレーン３１にはコア用グランド端子ＧＮＤＣが搭載される。コア回路用グランドプレーン（ＣＯＲＧＰｓ）３１はスルーホール８Ａ及びその導電部を介して図５のコア回路用グランドプレーン（ＣＯＲＧＰ）２０に接続する。図５においてコア回路用グランドプレーン（ＣＯＲＧＰ）２０から引き出されたコア回路用グランドパッド２１が複数個形成されている。図６のコア回路用電源プレーン３０はスルーホール８Ｂ及びその導電部を介して配線層Ｌ１に形成されたコア回路用電源パッド２２に接続する。コア回路用グランドパッド２１及びコア回路用電源パッド２２は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。
【００４３】
このように、中央部にアレイ状に配置されたボール電極５Ｃの内で最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドプレーン（ＣＯＲＧＰ）２０を表面の配線層Ｌ１に形成する。そして、最外周に多く配置されている方の端子であるコア回路用電源端子ＶＤＤＣに接続するコア回路用電源プレーン（ＣＯＲＶＰ）３０を裏面の配線層Ｌ２に形成する。これにより、コア回路用グランドプレーン（ＣＯＲＧＰ）２０と対応するコア用グランド端子ＧＮＤＣとを配線層間で接続するのに配線層内で大きな配線引き回しを必要としない。同様に、コア回路用電源プレーン（ＣＯＲＶＰ）３０と対応するコア用電源端子ＶＤＤＣとを接続するのに配線層内で大きな配線引き回しを必要としない。要するに、配線層がＬ１，Ｌ２の２層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーン３０とグランドプレーン２０を形成して電源の安定性を図るとき、配線層間を渡る配線の引き回しを少なくすることができる。
【００４４】
図６に示されるように、前記配線層Ｌ２は、前記外部インタフェース回路用グランド端子ＧＮＤＥに接続する外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２を前記コア回路用電源プレーン（ＣＯＲＶＰ）３０の外側に有する。詳細は後述すが、基本的にグランドプレーン及び電源プレーンはメッシュ状（網目状、隙間）を有し、特に外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２は図６に示されるようにそのパターンがスリット、レプリカパターン及びメッシュ状の部分から成る。外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２はスルーホール８Ｃ及びその導電部を介して図５の配線層Ｌ１に形成された外部インタフェース回路用グランドパッド２３に接続される。外部インタフェース回路用グランドパッド２３は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。
【００４５】
外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２は外部インタフェース回路用グランド電位の安定化に資する。その結果として、前記外部インタフェース回路用グランド端子ＧＮＤＥの数を前記外部インタフェース回路用グランドプレーン３２に接続するボンディングパッド２３の数よりも少なくしても支障はない。このことが、パッケージ基板２の周縁部に配置される外部接続端子５Ｅの数に対する更なる削減を可能にする。
【００４６】
ここで、外部インタフェース回路用グランド端子ＧＮＤＥの数を減らしたとき、外部インタフェース回路からの外部出力に伴うノイズに対する影響について検討した。負荷を充電する出力動作においてノイズ発生の原因となるパッケージの実効インダクタンスは電源側のインダクタンスとなる。負荷を放電させる出力動作においてノイズ発生の原因となるパッケージの実効インダクタンスはグランド側のインダクタンスとなる。これを考慮して、２個の外部インタフェース回路用グランドパッド（ボンディングパッド）に１個の外部インタフェース回路用グランド端子（ボール電極）を割り当てたとき図７の実効インダクタンスをコンピュータ計算によって求めた。Ｓｉｇｎａｌは信号配線のインダクタンスを意味し、Ｖｃｃｑは電源配線、Ｖｓｓｑはグランド配線を意味し、縦軸の経路と横軸の経路による相互作用をＬ−Ｍａｔｒｉｘとして計算したインダクタンス値（ｎＨ）が示されている。外部インタフェース回路用電源側の実効インダクタンスＬｖｅｆｆは、電源側の自己インダクタンスＬｖｃｃｑと、電源と信号配線の相互インダクタンスＭｖｓとのカップリングによる実効インダクタンスとして求めることができ、Ｌｖｅｆｆ＝Ｌｖｃｃｑ−Ｍｖｓ＝６．２８２−４．５７３＝１．７ｎＨとされる。外部インタフェース回路用グランド側の実効インダクタンスＬｇｅｆｆは、グランド側の自己インダクタンスＬｖｓｓｑと、グランドと信号配線の相互インダクタンスＭｇｓとのカップリングによる実効インダクタンスとして求めることができ、Ｌｇｅｆｆ＝Ｌｖｓｓｑ−Ｍｇｓ＝５．８１５−４．２９８＝１．５ｎＨとされる。Ｌｖｅｆｆ＞Ｌｇｅｆであるからグランド側の実効インダクタンスの方が小さい。よって、外部インタフェース回路用グランド端子ＧＮＤＥの数を外部インタフェース回路用グランドパッドの１／２程度まで減らしても支障ないと判断できる。
【００４７】
図５に示されるように、配線層Ｌ１は、前記コア回路用グランドプレーン２０及びボンディングパッド２１〜２３の外側に、前記外部インタフェース回路用電源端子ＶＤＤＥに接続する外部インタフェース回路用電源プレーン（ＩＯＶＰ）２５を有する。外部インタフェース回路用電源プレーン（ＩＯＶＰ）２５からは外部インタフェース回路用電源パッド２４が引き出され、その先に延在する配線が図６に例示されるスルーホール８Ｄを介して前記外部インタフェース回路用電源端子ＶＤＤＥに接続される。外部インタフェース回路用電源パッド２４は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。
【００４８】
パッケージ基板２の表面と裏面には、複数のＣｕ配線パターンが形成されている。しかしながら、表面側のＣｕ配線パターンの総面積（総量）と、裏面側に形成されたＣｕ配線パターンの総量が異なると、線膨張係数差が生じ、パッケージ基板２が反ってしまう。そこで、レプリカパターン部分３２Ｂを形成することで、パッケージ基板２における表面に形成されたＣｕ配線パターンの総面積と裏面側に形成されたＣｕ配線パターンの総面積をほぼ均一に近づけることができ、パッケージ基板２の反り対策が可能となる。
【００４９】
また、図５及び図６より明らかなように前記コア回路用グランドプレーン２０、３１、前記コア回路用電源プレーン３０、前記外部インタフェース回路用電源プレーン２５はメッシュ状に形成される。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りを更に抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。また、前記メッシュ状はパッケージ基板２の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤと外部インタフェース用グランドプレーン３２とのカップリング状態を平均化するのに資する。
【００５０】
また、各配線パターンは電解めっき法によりＣｕめっき膜が形成される。電解めっき法を用いるには、外部から電位を供給するための給電線が必要である。本実施の形態のパッケージ基板２の平面形状は、四角形である。パッケージ基板２の周縁部に配置された各配線パターンは、各辺から容易に給電線を引き回すことが可能である。しかしながら、パッケージ基板２の中心部に配置された配線パターンは、信号線がパッケージ基板２の各辺に配置されているため、同様に各辺から給電線を引き回すのは困難である。そこでコア回路用の配線パターンに関する電解めっき用の給電線４０は、図５に示すように、パッケージ基板２の表面側におけるコーナー部から電解めっき用の給電線を引き回している。また、コア回路用電源プレーン３０はパッケージ基板２の裏面側に配置しているため、図５、及び図6に示すように、スルーホール８Ｅを介して給電線４０を引き回している。これにより、中心部の配線パターン用の給電線４０も引き回すことが可能である。
【００５１】
前記外部インタフェース回路用グランドプレーン３２は、図６に示されるように、メッシュ状に形成された部分３２Ａと、配線層Ｌ１において外部インタフェース回路用電源プレーン２５の外側に形成された配線パターン２６に重なる当該配線パターン２６のレプリカパターン部分３２Ｂと、前記レプリカパターン部分３２Ｂに接続するスリット形成部分３２Ｃとを有する。
【００５２】
レプリカパターン部分３２Ｂは対応する信号配線パターン２６からの帰還電流経路を確保するのに役立つ。図８には外部インタフェース回路用グランドプレーンによるグランド電位の伝達経路を拡大して示してあり、図９には外部インタフェース回路用電源プレーンを介する電源の伝達経路が拡大して示してある。両者の倍率は等しくされている。図１０は図８のパターンと図９のパターンを重ねた状態を示す。図１０より明らかのようにレプリカパターン部分３２Ｂは信号配線パターン２６と形状的に整合している。前記レプリカパターン部分３２Ｂは、対応する前記配線パターン２６に交差する方向に形成されたブリッジパターン３２Ｄを有する。前記レプリカパターン部分３２Ｂにおいて部分的に電位差が発生するのを抑制することが可能になる。前記外部インタフェース回路用グランド端子ＧＮＤＥからのスルーホールを結合するには前記レプリカパターン部分３２Ｂよりも前記スリット形成部分３２Ｃの方が安定的になる。
【００５３】
図１１には配線層Ｌ１に形成された主なボンディングパッドの代表的な配置が示される。図１１には、コア回路用電源端子ＶＤＤＣに接続するコア回路用電源パッド２２、コア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドパッド２１、外部インタフェース回路用電源端子ＶＤＤＥに接続する外部インタフェース回路用電源パッド２４、外部インタフェース回路用グランド端子ＧＮＤＥに接続する外部インタフェース回路用グランドパッド２３、外部信号端子ＳＩＧに接続する信号パッド２８が示されている。このとき、外部インタフェース回路用電源パッド２４及び信号パッド２８は外部インタフェース回路用グランドパッド２３よりも前記半導体デバイス３からの距離が短くない配置を有する。さらに、外部インタフェース回路用グランドパッド２３はコア回路用グランドパッド２１及びコア回路用電源パッド２２よりも半導体デバイス３からの距離が短くない配置を有する。図１１の構成ではボンディングパッド２１〜２３は半導体デバイス３の縁辺からの距離が略等しくなるように直線的に配置されている。そのような配置は要するに、ボンディングパッドの配置に関してもパッケージ基板２の中央部に設けた外部接続端子５Ｃとパッケージ基板２の周縁部に設けた外部接続端子５Ｅとの関係に反しない配置を保障することになる。これにより、対応する外部接続端子５とボンディングパッドとを接続する経路が無用に長くなるのを抑制することができる。
【００５４】
図１２には上記ボンディングパッドの配置関係が部分断面図によって示される。Ｐ１で示されるようにコア回路用電源プレーン３０とコア回路用グランドプレーン２０はほぼ同一面積で、コア回路用電源パッド２２及びコア回路用グランドパッド２１よりもパッケージ基板の内側に配置される。また、Ｐ２で示されるように、外部インタフェース回路用グランドプレーン３２は少なくとも信号用のボンディングパッド２８に重なる位置まで延在されて、帰還電流経路を形成し易いようにされている。
【００５５】
本実施の形態では、コア回路用電源プレーン３０はパッケージ基板２の裏面側に形成し、コア回路用グランドプレーン２０はパッケージ基板２の表面側に形成している。この理由として、図３で示したように、コア回路用電源端子ＶＤＤＣは５行５列中の最外周に多く配置され、コア回路用グランド端子ＧＮＤＣは５行５列中の最内周に多く配置されているためである。もし、コア回路用グランドプレーンをパッケージ基板２の裏面側に形成し場合、最内周に配置されたコア回路用グランド端子ＧＮＤＣと電気的に接続するためには、コア回路用グランド端子ＧＮＤＣの外側に多く配置されたコア回路用電源端子ＶＤＤＣの間を引き回さなければならない。しかしながら、図１２に示すように、コア回路用グランドプレーン２０をパッケージ基板２の表面側に形成した場合、スルーホール８を介すことで最内周に配置されたコア回路用グランド端子ＧＮＤＣとコア回路用グランドプレーン２０を効率良く電気的に接続することができる。
【００５６】
図１３には一括モールドパッケージプロセスによって半導体装置の組み立てを行う場合のプロセスフローが断面図で示される。パッケージ基板２上に例えば絶縁性フィルムを介して半導体デバイス３を固定する（Ｓ１）。半導体デバイス３のボンディングパッドをパッケージ基板上で対応するボンディングパッドにワイヤボンディングで接続する（Ｓ２）。ボンディングされた半導体デバイス３はパッケージ基板２と共にモールド金型に挟まれ、内部空間の開口部から樹脂が充填される。樹脂が凝固した後に金型を取り外す。これによって樹脂モールドが完成する（Ｓ３）。パッケージ基板２の底面にはボール電極をマウントするランドが露出され、その部分に半田めっき、スクリーン印刷、又はリフローによる半田付けで、ボール電極５Ｅ，５Ｃが形成される（Ｓ４）。次いで、ダイシングブレードにより切断され（Ｓ５）、半導体装置１の個片に分割される（Ｓ６）。
【００５７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５８】
例えば、ボンディングパッド１０の配列は１列周回に限定されず複数列周回であってもよい。搭載される半導体デバイスは１個に限定されない。スタックされていても良い。上記説明では、中央部にアレイ状に配置されたボール電極５Ｃの内で最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドプレーン（ＣＯＲＧＰ）２０を表面の配線層Ｌ１に形成した。そして、最外周に多く配置されている方の端子であるコア回路用電源端子ＶＤＤＣに接続するコア回路用電源プレーン（ＣＯＲＶＰ）３０を裏面の配線層Ｌ２に形成した。本発明はそれに限定されず、其れとは逆にしてもよい。即ち、中央部ボール電極５Ｃの内で最外周に多く配置されている方の端子をコア回路用グランド端子ＧＮＤＣとしてもよい。この場合には最内周に多く配置されている方の端子はコア回路用電源端子ＶＤＤＣとなる。また、周縁部に配置した外部接続電極の周回列数と中央部に配置した外部接続電極のマトリクス配列数は適宜変更可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体装置の縦断面構造の概略を示す断面図である。
【図２】半導体デバイスの基本構成を例示するブロック図である。
【図３】ボール電極の平面的な配置を例示する平面図である。
【図４】図３の周縁部のボール電極配置を拡大して示した平面図である。
【図５】配線層Ｌ１のパターンの一部を例示する平面図である。
【図６】配線層Ｌ２のパターン一部を例示する平面図である。
【図７】Ｌ−Ｍａｔｒｉｘの計算結果を示す説明図である。
【図８】外部インタフェース回路用グランドプレーンによるグランド電位の伝達経路を拡大して示した平面図である。
【図９】外部インタフェース回路用電源プレーンを介する電源の伝達経路を拡大して示した平面図である。
【図１０】図８のパターンと図９のパターンを重ねた状態を示す平面図である。
【図１１】配線層Ｌ１に形成された主なボンディングパッドの代表的な配置を例示する平面図である。
【図１２】ボンディングパッドの配置関係を縦断面で示す部分断面図である。
【図１３】一括モールドパッケージプロセスによって半導体装置の組み立てを行う場合のプロセスフローを示す断面図である。
【符号の説明】
【００６０】
１  半導体装置
２  パッケージ基板
Ｌ１  第１の配線層
Ｌ２  第２の配線層
ＣＲＭ  コア層
３  半導体デバイス
５Ｃ  中央部配置したボール電極
５Ｅ  周縁部に周回配置したボール電極
８  スルーホール
９  導電部
１０  ボンディングパッド
１１  外部インタフェース回路
１２  コア回路（内部回路）
ＶＤＤＣ  コア回路用電源端子
ＧＮＤＣ  コア回路用グランド端子
ＳＩＧ  外部信号端子
ＶＤＤＥ  外部インタフェース回路用電源端子
ＧＮＤＥ  外部インタフェース回路用グランド端子
ＳＩＧ  外部信号端子
２０  コア回路用グランドプレーン（ＣＯＲＧＰ）
２１  コア回路用グランドパッド
２２  コア回路用電源パッド
２４  外部インタフェース回路用電源パッド
２５  外部インタフェース回路用電源プレーン（ＩＯＶＰ）
２６  配線パターン
２８  信号パッド２８
３０  コア回路用電源プレーン（ＣＯＲＶＰ）
３１  コア回路用グランドプレーン（ＣＯＲＧＰｓ）
３２  外部インタフェース回路用グランドプレーン（ＩＯＧＰ）
３２Ａ  メッシュ状に形成された部分
３２Ｂ  レプリカパターン部分
３２Ｃ  スリット形成部分
３２Ｄ  ブリッジパターン
４０  給電線
【図１】
2006319237.tif 000003
【図２】
2006319237.tif 000004
【図３】
2006319237.tif 000005
【図４】
2006319237.tif 000006
【図５】
2006319237.tif 000007
【図６】
2006319237.tif 000008
【図７】
2006319237.tif 000009
【図８】
2006319237.tif 000010
【図９】
2006319237.tif 000011
【図１０】
2006319237.tif 000012
【図１１】
2006319237.tif 000013
【図１２】
2006319237.tif 000014
【図１３】
2006319237.tif 000015