(57)【要約】【課題】ラジカル酸化(Ｒａｄｉｃａｌ Ｏｘｉｄａｔｉｏｎ)によるデュアルゲート誘電体構造を有する半導体素子の製造方法を提供することを目的とする。【解決方法】半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に窒化膜を形成する工程と、所定領域の前記窒化膜を選択的にエッチングする工程と、前記エッチングされた窒化膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、前記酸化膜上にゲート導電膜を形成する工程と、該ゲート導電膜と、前記酸化膜と、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程とを含み、前記所定領域に前記絶縁膜及び前記酸化膜が積層されて第１ゲート誘電体構造を形成し、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造を形成する構成とした。【選択図】図５Ｆ
2006024879.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に窒化膜を形成する工程と、
所定領域の前記窒化膜を選択的にエッチングする工程と、
前記エッチングされた窒化膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、
前記酸化膜上にゲート導電膜を形成する工程と、
前記ゲート導電膜、前記酸化膜、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程と、を含み、
前記所定領域に前記絶縁膜及び前記酸化膜が積層されて第１ゲート誘電体構造が形成され、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造が形成されることを特徴とするデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項２】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に窒化膜を形成する工程と、
所定領域の前記窒化膜及び前記絶縁膜を選択的にエッチングする工程と、
前記エッチングされた窒化膜及び絶縁膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、
前記酸化膜上にゲート導電膜を形成する工程と、
前記ゲート導電膜、前記酸化膜、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程と、を含み、
前記所定領域に前記酸化膜で第１ゲート誘電体構造が形成され、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造が形成されることを特徴とするデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項３】
前記ラジカル酸化が、
ＡｒプラズマまたはＸｅプラズマ雰囲気でＯ2、Ｈ2Ｏ、Ｄ2Ｏ、ＮＯ、及びＮ2Ｏからなる群の中から選択されるいずれか１つのガスを供給して行われることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項４】
前記ラジカル酸化が、
８００℃〜１０００℃の温度及び１３．３Ｐａ〜１３３３Ｐａの圧力の下でＨ及びＯのガス、又はＤ及びＯのガスを各々注入して行われることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項５】
前記酸化膜が、
約２０Å〜１００Åの厚さに形成されることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項６】
前記絶縁膜が、
熱成長工程または堆積工程により形成される酸化物であることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項７】
前記酸化物が、
シリコン酸化膜(ＳｉＯ2)または前記シリコン酸化膜より高い誘電率を有する高誘電体であることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項８】
前記絶縁膜が、
ラジカル酸化により形成された酸化物であることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項９】
前記所定領域の前記窒化膜に対するエッチングが、
ウェット及び/またはドライエッチングにより行われることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【請求項１０】
前記ゲート導電膜が、
ポリシリコン、金属／ポリシリコン、及び金属シリサイド／ポリシリコンからなる群の中から選択されるいずれかの１つであることを特徴とする請求項１または請求項２に記載のデュアルゲート誘電体構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造工程に関し、特に、ＳＯＮＯＳ  ＮＶＤＲＡＭにおけるデュアルゲート誘電体(ｄｕａｌ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ)を形成する方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子においては、電源供給がされなければ格納された情報が消滅する。すなわち、従来のＤＲＡＭ素子は、トランジスタがスイッチ機能を、キャパシタがデータ格納機能を果たし、電源供給が中断されれば、内部のデータが自動的に消滅する揮発性メモリ(ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ)である。
【０００３】
従来のＤＲＡＭ素子のこのような欠点を解決すると同時に、ＤＲＡＭの高速読み出し書き込み能力とフラッシュメモリの不揮発性の機能を一つのＤＲＡＭで実現するために、不揮発性ＤＲＡＭ(Ｎｏｎ−ｖｏｌａｔｉｌｅ  ＤＲＡＭ；以下、ＮＶＤＲＡＭと称す)についての研究が行われている。ＮＶＤＲＡＭは、トランジスタがデータ格納機能を有するように開発され、電源を切ると、キャパシタに格納されたデータがトランジスタに移動されて格納され、よって、不揮発特性を有するフラッシュメモリと類似の特性を有する。反対に、オフの状態のＮＶＤＲＡＭに再び電源を入れると、トランジスタに格納されたデータがキャパシタに移動されて、ＮＶＤＲＡＭは、元のＤＲＡＭ動作を行う。
【０００４】
このようにＤＲＡＭとフラッシュメモリの特性の両方を兼ね備えたＮＶＤＲＡＭは、ＤＲＡＭの高速読出し書き込み能力に加え、フラッシュメモリの高速読み出し及び不揮発性の能力を有しているので、携帯電話や、ＰＤＡ、ＳｏＣ(システムオンチップ)等の様々な分野に活用することができる。
【０００５】
ＮＶＤＲＡＭのセルトランジスタは、ゲート誘電体として、電荷捕獲が可能な窒化膜を含む酸化膜／窒化膜／酸化膜構造のＯＮＯ構造に形成される。一方、周辺領域に形成されるトランジスタのゲート誘電体は、単一のシリコン酸化膜(ＳｉＯ2)を用いており、低電圧低電力で高速に動作する。ＮＶＤＲＡＭとしては、セルトランジスタ及び周辺トランジスタが互いに異なる構造及び特性のゲート誘電体を有しているため、該ゲート誘電体は、「デュアルゲート誘電体」と称されている。
【０００６】
図１Ａないし図１Ｄは、従来のＮＶＤＲＡＭの製造工程を示す断面図である。これら図面を参照して、ＳＯＮＯＳ(silicon/oxide/nitride/oxide/silicon) 構造を形成する従来の工程を説明する。
【０００７】
図１Ａに示されているように、半導体基板１００に、素子分離膜１０１を局部的に形成し、そして、ダイレクトトンネリング酸化膜１０２、シリコン窒化膜１０３、及びＣＶＤ酸化膜１０４を順に形成する。ＣＶＤ酸化膜１０４は、化学気相成長法(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、ＣＶＤと称す）により形成された酸化膜である。素子分離膜１０１は、ＬＯＣＯＳ(Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ)法、またはＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)法により形成される。
【０００８】
続いて、図１Ｂに示されているように、ＣＶＤ酸化膜１０４上にフォトレジストパターン１０５を形成して、セル領域Ｂをマスキングし、複数の周辺領域Ａ及びＣをオープンさせる。
【０００９】
フォトレジストパターン１０５は、セル領域ＢにＣＶＤ酸化膜１０４及びシリコン窒化膜１０３が残るようにパターンニングするためのエッチングバリア(ｅｔｃｈ ｂａｒｒｉｅｒ)である。
【００１０】
続いて、図１Ｃに示されているように、フォトレジストパターン１０５をエッチングマスクに、ＣＶＤ酸化膜１０４及びシリコン窒化膜１０３がセル領域Ｂに残るようにＣＶＤ酸化膜１０４及びシリコン窒化膜１０３を選択的にエッチングする。その後、フォトレジストパターン１０５を除去し、そして洗浄工程を実施する。
【００１１】
次に、図１Ｄに示されているように、上記の一連の工程によりＣＶＤ酸化膜１０４及びシリコン窒化膜１０３がパターンニングされた基板の全体構造上にゲート電極１０６を形成する。ゲート電極１０６は、主にポリシリコン膜を用いて形成される。
【００１２】
上記の過程を全部完了した後、洗浄及び再酸化(Ｒｅｏｘｉｄａｔｉｏｎ)工程を実施する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来のデュアルゲート誘電体構造を形成するにあたっては、ＣＶＤ酸化膜１０４を用いてトップゲート誘電膜を形成し、また複数の周辺領域Ａ、Ｃに形成されたシリコン窒化膜１０３及びＣＶＤ酸化膜１０４を除去するためには、エッチング工程を行っている。したがって、選択的エッチング過程では、周辺領域Ａ、Ｃのダイレクトトンネリング酸化膜１０２は、露出されてエッチング損傷を受けることになり、このため、周辺トランジスタのゲート誘電体構造は信頼性を失ってしまう。
【００１４】
また、このようなダイレクトトンネリング酸化膜１０２のエッチング損傷による劣化を防止するためには、エッチング後、もう一度熱酸化等を行ってダイレクトトンネリング酸化膜１０２のエッチング損傷を回復する必要がある。
【００１５】
このように、従来のデュアルゲート誘電体構造の製造方法は、ゲート誘電体構造の信頼性の低下をもたらし、かつ、形成工程が複雑であるという問題がある。
【００１６】
図２は、従来の熱酸化(ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ)法でシリコン窒化膜(ｎｉｔｒｉｄｅ)の表面を酸化した後、ポリシリコン膜を形成した状態のデュアルゲート誘電体構造を示す透過電子顕微鏡（以下、ＴＥＭと称す）の顕微鏡写真である。図示されているように、シリコン窒化膜上にシリコン酸化膜(ＳｉＯ2)がほとんど形成されていないことを確認することができる。
【００１７】
本発明は、上記のような従来の問題を解決するためになされたものであり、製造工程を単純化させると同時に、素子の信頼性を向上させることができる、デュアルゲート誘電体構造を有する半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記のような従来の問題を解決するために、本発明は、半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に窒化膜を形成する工程と、所定領域の窒化膜を選択的にエッチングする工程と、該エッチングされた窒化膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、前記酸化膜上にゲート導電膜を形成する工程と、該ゲート導電膜、前記酸化膜、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程とを含み、前記所定領域に前記絶縁膜及び前記酸化膜が積層されて第１ゲート誘電体構造が形成され、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造が形成されることを特徴とするデュアルゲート誘電体構造を有する半導体素子の製造方法を提供する。
【００１９】
また、本発明は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に窒化膜を形成する工程と、所定領域の前記窒化膜及び前記絶縁膜を選択的にエッチングする工程と、前記エッチングされた窒化膜及び絶縁膜を含む全体構造上に酸化膜が形成されるようにラジカル酸化を実施する工程と、前記酸化膜上にゲート導電膜を形成する工程と、前記ゲート導電膜、前記酸化膜、前記窒化膜、及び前記絶縁膜を選択的にエッチングする工程と、を含み、前記所定領域に前記酸化膜で第１ゲート誘電体構造が形成され、前記所定領域以外の領域に前記絶縁膜、前記窒化膜、及び前記酸化膜が積層されて第２ゲート誘電体構造が形成されることを特徴とするデュアルゲート誘電体構造を有する半導体素子の製造方法を提供する。
【００２０】
さらに、本発明は、デュアルゲート誘電体構造を形成する時、トップゲート誘電膜を、ＣＶＤ酸化膜の代わりに、ラジカル(ｒａｄｉｃａｌ)酸化による酸化膜として形成する。
【発明の効果】
【００２１】
本発明は、ＯＮＯ(酸化膜/窒化膜/酸化膜)ゲート誘電体構造を有するトランジスタと、酸化膜のみのゲート誘電体構造を有するトランジスタとを集積化する際、ＯＮＯゲート誘電体構造のトップ酸化膜を、下部の窒化膜がエッチングされた状態でラジカル酸化により形成することとしたので、ゲート誘電体構造形成工程の単純化及び素子の信頼性の向上が得られるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明が属する技術分野における通常の知識を有する者が本発明をさらに容易に実施できるように、本発明の好ましい実施の形態を、添付した図面を参照して詳細に説明する。
【００２３】
図３は、本発明のラジカル酸化時、酸化進行時間に対するシリコン窒化膜上に成長した酸化膜の厚さを示すグラフであって、酸化時間が長くなるにつれ、シリコン窒化膜上のシリコン酸化膜(ＳｉＯ2)の厚さが増加することが分かる。
【００２４】
図４は、本発明のラジカル酸化法でシリコン窒化膜の表面を酸化した後、ポリシリコン(ｐｏｌｙ−Ｓｉ)膜を蒸着により形成した状態のデュアルゲート誘電体構造を示すＴＥＭ写真である。図２に比べて、シリコン窒化膜(ｎｉｔｒｉｄｅ)上にシリコン酸化膜(ＳｉＯ2)が厚く成長していることを確認することができる。
【００２５】
図５Ａないし図５Ｆは、本発明の一実施の形態に係るラジカル酸化法を用いたデュアルゲート誘電体構造の製造方法を説明する断面図である。
【００２６】
図５Ａに示すように、素子分離膜５０１は、セル領域Ｂ、及び周辺領域Ａ、Ｃを画定するアクティブ領域に局部的に形成される。素子分離膜５０１は、ＬＯＣＯＳ法、またはＳＴＩ法で形成することができる。
【００２７】
続いて、半導体基板５００上に第１酸化膜５０２及びシリコン窒化膜５０３を順に蒸着により成膜する。この時、第１酸化膜５０２の厚さを、約２０〜１００Åに形成する。また、第１酸化膜５０２は、高温熱工程またはラジカル酸化のような方法でシリコン酸化膜(ＳｉＯ2)を成長させ、或いは蒸着堆積工程によるシリコン酸化膜を堆積させることにより形成することができる。さらに、第１酸化膜５０２は、シリコン酸化膜より誘電率が高い高誘電体(ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ)を用いて形成することもできる。シリコン窒化膜５０３は、プラズマ化学気相蒸着(Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、ＰＥＣＶＤと記す)法、低圧化学気相蒸着(Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、ＬＰＣＶＤと記す)法、または原子層蒸着(Ａｔｏｍｉｃ ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；以下、ＡＬＤと記す)法などの方法で形成することができる。この時、シリコン窒化膜５０３の厚さを、約１００〜２００Å以下に形成する。
【００２８】
続いて、図５Ｂに示すように、シリコン窒化膜５０３上に、セル領域Ｂを覆い、周辺領域Ａ、Ｃを開放するフォトレジストパターン５０４を形成する。
【００２９】
続いて、フォトレジストパターン５０４をエッチングバリアとしてシリコン窒化膜５０３及び第１酸化膜５０２を選択的にエッチングする。これにより、図５Ｃに示すように、最初にパターンニングされた、セル領域Ｂのみに残るシリコン窒化膜５０３Ａが得られる。目的によっては、第１酸化膜５０２まで選択的に除去することができる。この時、図５Ｂに示したシリコン窒化膜５０３を選択的にエッチングする方法は、ドライエッチング及び/またはウェットエッチング法を適用可能である。また、第１酸化膜５０２を選択的にエッチングするためには、ウェットエッチング法を適用することができる。フォトレジストパターン５０４を除去した後、洗浄工程を実施する。
【００３０】
続いて、図５Ｄに示すように、シリコン窒化膜５０３Ａがパターンニングされた半導体基板５００の全面に、ラジカル酸化工程を行って第２酸化膜５０５を成長させる。第２酸化膜５０５は、周辺領域Ａ、Ｃの第１酸化膜５０２の上部はもちろん、セル領域Ｂに最初にパターンニングされたシリコン窒化膜５０３Ａの表面にも一定の厚さで形成される。この時、ラジカル酸化のために、ＡｒまたはＸｅプラズマが形成された雰囲気下でＯ2、Ｈ2Ｏ、Ｄ2Ｏ、ＮＯ、またはＮ2Ｏから一種類のガスを選択して注入し、ラジカル状態のＯを生成する。ここでは、ラジカル状態のＨ、Ｄ、Ｎも同様に生成することができる。
【００３１】
さらに、約８００℃〜１０００℃の温度、約１３．３Ｐａ〜１３３３Ｐａの圧力の下で、ＨとＯのガスまたはＤとＯのガスをチャンバーに各々注入すると、Ｈ2ＯまたはＤ2Ｏと共に、Ｏラジカルをも生成することができる。このように生成されたＯラジカルは酸化力が非常に強いため、第２酸化膜５０５は、第１酸化膜５０２表面だけでなく、最初にパターンニングされたシリコン窒化膜５０３Ａの表面にも成長することができる。この時、第２酸化膜５０５の厚さを、約２０Å〜１００Åに形成する。また、注目すべきなのは、第２酸化膜５０５が、酸化シリコン（ＳｉＯ2）、又は誘電率が酸化シリコンよりも高い高誘電体から選択された材料により形成されることである。
【００３２】
続いて、図５Ｅに示すように、第２酸化膜５０５上にゲート導電膜５０６を蒸着により形成する。この時、ゲート導電膜５０６としては、ポリシリコン(ｐｏｌｙ−Ｓｉ)、金属/ポリシリコン(ｐｏｌｙ−Ｓｉ)、及び金属シリサイド(ｍｅｔａｌ Ｓｉｌｉｃｉｄｅ)/ポリシリコン(ｐｏｌｙ−Ｓｉ)からなるグループから選択されるいずれか１つを用いることができる。
【００３３】
次に、図５Ｆに示すように、ゲートマスク及びエッチング工程により、ゲート電極５０６Ａ、第１ゲート誘電体構造（５０２、５０５）、及び第２ゲート誘電構造体（５０２、５０３Ｂ、５０５Ａ）を形成する。ここでは、参照番号５０６Ａは、ゲート電極として機能する、パターンニングされたゲート導電膜５０６を表し、参照番号５０３Ｂ及び５０５Ａは、２回目のパターンニングがされたシリコン窒化膜５０３及びパターンニングされた第２酸化膜５０５を示している。この時、第１酸化膜５０２は、エッチングされていない状態である。第１及び第２ゲート誘電体構造のより詳細な構成については、周辺領域Ａ、Ｃでは、ゲート電極の下の第１酸化膜５０２及び第２酸化膜５０５が第１ゲート誘電体構造を構成し、セル領域Ｂでは、第１酸化膜５０２上に、２回目のパターンニングがされたシリコン窒化膜５０３Ｂ及びパターンニングされた第２酸化膜５０５Ａが積層されて第２ゲート誘電体構造を形成している。
【００３４】
このように、本発明に係る、第１及び第２ゲート誘電体構造を有するデュアルゲート誘電体構造において、トップゲート誘電膜、即ち、第２酸化膜５０５は、ＣＶＤ法の代わりにラジカル酸化により形成される。この時、ＯＮＯ構造を有する第２ゲート誘電体構造に対比して、第１ゲート誘電体構造は、酸化膜のみを有している。また、単一の酸化膜をゲート誘電体構造として有する周辺領域において、第２酸化膜５０５を形成するラジカル酸化工程は、シリコン窒化膜５０３がエッチングされて除去された状態で行われる。よって、周辺領域のトランジスタにおける第１ゲート誘電体構造のエッチングによる損傷を、ラジカル酸化によって回復することができる。
【００３５】
従って、本発明は、エッチングによる損傷を回復すること、及びトップゲート誘電膜を形成することを同時に行うことを可能にし、これにより、工程を単純化し、半導体素子の信頼性を向上させるという効果が得られる。
【００３６】
即ち、本発明では、ＯＮＯゲート誘電体構造のトランジスタを、複数の酸化膜のみを有するゲート誘電体構造のトランジスタと集積する場合、ＯＮＯゲート誘電体構造のトップ酸化膜を、下部のシリコン窒化膜がエッチングされて除去された状態で、ラジカル酸化により形成することとした。これにより、本発明は、ゲート誘電体構造形成工程を単純化し、半導体素子の信頼性を向上させることができる。
【００３７】
尚、本発明は、上記した実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来の技術に係るＮＶＤＲＡＭのデュアルゲート誘電体の形成方法を説明するための断面図である。
【図１Ｂ】従来の技術に係るＮＶＤＲＡＭのデュアルゲート誘電体の形成方法を説明するための断面図である。
【図１Ｃ】従来の技術に係るＮＶＤＲＡＭのデュアルゲート誘電体の形成方法を説明するための断面図である。
【図１Ｄ】従来の技術に係るＮＶＤＲＡＭのデュアルゲート誘電体の形成方法を説明するための断面図である。
【図２】従来の熱酸化法により酸化された窒化膜表面を示す透過電子顕微鏡（ＴＥＭ）写真である。
【図３】本発明に係るラジカル酸化時、酸化進行時間に対する窒化膜上に成長した酸化膜の厚さを示すグラフである。
【図４】本発明に係るラジカル酸化により酸化された窒化膜表面を示すＴＥＭ写真である。
【図５Ａ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【図５Ｂ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【図５Ｃ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【図５Ｄ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【図５Ｅ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【図５Ｆ】本発明の一実施の形態に係るＮＶＤＲＡＭのデュアルゲート誘電体構造の製造工程を示す断面図である。
【符号の説明】
【００３９】
５００      半導体基板
５０１      素子分離膜
５０２      第１酸化膜
５０３      シリコン窒化膜
５０３Ａ      初めのパターンニング後のシリコン窒化膜
５０３Ｂ      ２回目のパターンニング後のシリコン窒化膜
５０４      フォトレジスト
５０５      第２酸化膜
５０５Ａ      パターンニング後の第２酸化膜
５０６      ゲート導電膜
５０６Ａ      ゲート電極
【図１Ａ】
2006024879.tif 000003
【図１Ｂ】
2006024879.tif 000004
【図１Ｃ】
2006024879.tif 000005
【図１Ｄ】
2006024879.tif 000006
【図３】
2006024879.tif 000007
【図５Ａ】
2006024879.tif 000008
【図５Ｂ】
2006024879.tif 000009
【図５Ｃ】
2006024879.tif 000010
【図５Ｄ】
2006024879.tif 000011
【図５Ｅ】
2006024879.tif 000012
【図５Ｆ】
2006024879.tif 000013
【図２】
2006024879.tif 000014
【図４】
2006024879.tif 000015