(57)【要約】【課題】  酸素イオン注入工程とアニール工程を半導体装置の製造方法に応用し、半導体装置のコストパフォーマンスを著しく向上させた半導体装置とその製造方法の提供。【解決手段】  ゲート酸化膜厚の異なる複数のMOSFETおよび素子分離領域を酸素インプラを用いた新しい製造方法で構築し、パフォーマンスに優れた半導体集積回路装置を構成する。【選択図】    図４
2006173642.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源電圧を駆動する半導体集積回路装置を構成する複
数のゲート酸化膜を有するＭＯＳ型ＦＥＴにおいて、
厚いゲート酸化膜を介して設けられた多結晶シリコンゲートと、
前記多結晶シリコンゲートの両外側のＰ型半導体基板中に設けられた酸化膜と、
前記酸化膜上に設けられたＮ型不純物領域と、
薄いゲート酸化膜を介して設けられた多結晶シリコンゲートと、
前記多結晶シリコンゲートの両外側のＰ型半導体基板表面付近に設けられたＮ
型不純物領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記ＭＯＳＦＥＴにおいて、
前記Ｐ型半導体基板表面付近に前記Ｐ型半導体基板方向に凸に設けられた前記厚
いゲート酸化膜を有することを特徴とする請求項９記載の半導体装置。
【請求項３】
Ｐ型半導体基板表面付近に酸化膜を介して選択的に酸素イ
オン注入領域を形成する第１の工程と、
前記酸素イオン注入領域を高温アニールすることにより素子分離用酸化膜を形
成する第２の工程と、
を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項４】
半導体集積回路装置を構成する複数の導電型を有するＭＯ
Ｓ型ＦＥＴにおいて、
半導体基板表面付近にゲート酸化膜を介してＰｗｅｌｌ表面付近とＮｗｅｌｌ
表面付近それぞれに設けられたゲート電極と、
前記Ｐ型半導体基板中から前記Ｐ型半導体基板表面付近までの素子分離領域に
設けられた素子分離用酸化膜と、
前記Ｐｗｅｌｌ表面付近に前記ゲート電極と前記素子分離用酸化膜に対してセ
ルフアライメント的に設けられたＮ型不純物領域と、
前記Ｎｗｅｌｌ表面付近に前記ゲート電極と前記素子分離用酸化膜に対してセル
フアライメント的に設けられたＰ型不純物領域と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はMOS構造の電界効果型半導体装置とその製造方法に関し、特に携帯機器等の電源電圧管理用に用いられるボルテージレギュレータ、スィチングレギュ
レータ、ボルテージデテクター等の半導体集積回路を構成する半導体装置とその
製造方法に関する。また、複数の電圧が入出力される半導体集積回路装置とその
製造方法に関する。
【背景技術】
【０００２】
従来から、ひとつの半導体装置に複数の電源電圧を印可したり、複数の出力電
圧が出力させることが行われてきている。これは、異なるプロセスを有する別の
半導体装置を同一基板上に作成する必要となる。そのために半導体装置のテ゛ハ゛イス
構成、プロセスフローは複雑となり、管理要素数と工程数が増大し、生産ＴＡＴ
（Turn  Around  Time）の増大、生産コストの増大等の弊害が生じていた。
【０００３】
こうした、弊害を解消するために、Dual  Gate化、チャネルストッパーの高電
圧素子への応用化等の製造方法を用いることが良く知られている。
【０００４】
この製造方法を以下に図面にもとずいて説明する。
【０００５】
図９から図１１に従来の半導体装置の製造方法の製造工程順概略断面図を記し
た。
【０００６】
Ｐ型半導体基板１（以下Psub１と記す）表面付近にPwell２とNwell１６をフォト
工程、イオン注入工程、熱拡散工程を用いて形成した後、素子分離用厚い酸化膜
１９とＮ型チャネルストッパー１５とＰ型チャネルストッパー１４をＬＯＣＯＳ
法、イオン注入工程、フォト工程等を用いて形成し、酸化膜２０を熱酸化を用いて
形成し、将来高電圧駆動素子となる領域のチャネル領域上にフォトレジスト５を形
成し、ウエットエツチングでその他の領域の薄い酸化膜を除去する。こうして図
９の構造を得る。
続いて、フォトレジスト５を除去した後、高電圧用厚いゲート酸化膜２２と低電圧
用薄いゲート酸化膜２３を再度熱酸化を用いて形成する。こうして図１０の構造
を得る。
【０００７】
ここで、ゲート酸化膜の膜厚は、ゲート酸化膜に印可される電界が4MV／ｃｍ
を越えないように設定する。
【０００８】
次に、Poly-Siゲート３をＣＶＤ工程、フォト工程、エッチング工程、等を用いて
形成し、各要素にそれぞれ、Ｎ＋ソース１１、Ｎ＋ドレイン１０、Ｐ＋ソース１
８、Ｐ＋ドレイン１７をフォト工程、イオン注入工程、等を用いて形成する。こう
して、図１１の構造を得る。
【０００９】
その後は図示しないが、層間絶縁膜、コンタクトホール、メタル配線、外部接
続用ＰＡＤ、保護膜を通常の半導体製造工程を用いて形成する。こして従来の半
導体装置が完成する。
【００１０】
さらに、Dual  Gateフ゜ロセスを用いる半導体装置として、シングルポリ構造の不
揮発性メモリー素子がある。
【００１１】
この製造方法を以下に説明する。
【００１２】
図１８に従来の半導体装置の概略断面図を記した。
【００１３】
半導体基板２０１表面付近にPwell２０２をフォト工程、イオン注入工程、熱拡
散工程を用いて形成した後、素子分離用酸化膜２０５とチャネルストッパー２０
９をＬＯＣＯＳ法、イオン注入工程、フォト工程等を用いて形成し、トンネルドレ
イン領域２０４をフォト工程、イオン注入工程を用いて形成し、ゲート酸化膜２０
６を熱酸化を用いて形成し、将来トンネル酸化膜２０７となる領域以外のチャネ
ル領域上にフォトレジストを形成し、ウエットエツチングで将来トンネル酸化膜２
０７となる領域のゲート酸化膜を除去する。続いて、フォトレジストを除去した後
、トンネル酸化膜２０７を再度熱酸化を用いて形成する。次に、セレクトゲート
電極２１３とフローティングゲート電極２０８をＣＶＤ工程、フォト工程、エッチ
ング工程、等を用いて形成し、セレクトゲート電極２１３とフローティングゲー
ト電極２０８にそれぞれ、Ｎ＋領域２０３をセルフアライメント的にイオン注入
工程、等を用いて形成する。こうして、図１８の構造を得る。
【００１４】
その後は図示しないが、層間絶縁膜、コンタクトホール、メタル配線、外部接
続用ＰＡＤ、保護膜を通常の半導体製造工程を用いて形成する。こして従来の半
導体装置が完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の半導体装置では、小電圧用素子は、ＬＯＣＯＳ法とイオ
ン注入工程で形成したチャネルストッパーをソース、ドレインに用いているため
、以下のような構造上の課題を有していた。
【００１６】
高電圧用素子２３、２４は、図９から図１１に記したように、ＬＯＣＯＳ法と
イオン注入工程で形成されたソース、ト゛レインを用いているため、構造上素子サイ
ズが大きくなるという欠点を有していた。
【００１７】
ここで、ＬＯＣＯＳ法とイオン注入工程について説明する。一般的にＬＯＣＯ
Ｓ法とは、耐熱酸化マスク性の高い窒化膜を将来能動領域となる領域にフォト工程
とエッチング工程を用いて形成し、将来Ｎ型チャネルストッパー、Ｐ型チャネル
ストッパーとなる領域にＮ型、Ｐ型それぞれの不純物領域をフォト工程とイオン注
入工程を用いて形成した後、素子分離用厚い酸化膜とＮ型チャネルストッパー、
Ｐ型チャネルストッパーを熱酸化と熱拡散（例えば、１１００度、３時間程度の
熱酸化拡散工程）を用いて形成し、素子分離領域と能動領域とを膣化膜と能動領
域上の酸化膜を除去することにより形成する製造方法のことである。
【００１８】
先に述べたように、こうしたＬＯＣＯＳ法等で形成されたＮ型チャネルストッ
パー、Ｐ型チャネルストッパーを高電圧用素子のソース、ドレインにも用いると
その素子構造上小型化が困難となる。図１１に示したように、高電圧用厚いゲー
ト酸化膜２２の両側に素子分離領域を兼用した厚い酸化膜１９が必要となり、チ
ャネル領域とソース、ドレイン領域を含めた素子サイズが大型化することを抑制
することが困難であった。
【００１９】
また、従来の半導体装置および半導体装置の製造方法では、ゲート酸化膜が印
可電圧に応じて、２種類必要となり、以下のような製造上の課題を有していた。
【００２０】
高電圧用厚いゲート酸化膜２２は、図９から図１１に記したように、２回の熱
酸化工程で形成されるため、その膜厚バラツキが大きくなる。これは、２回目の
熱酸化工程の前洗浄工程でアンモニアを含む過酸化水素水が一般的には用いられ
、この洗浄液は、酸化膜表面を洗浄する際、酸化膜表面を一部エッチング除去してしまうため、このエッチング量が洗浄液の状態によってエッチング量が異なり
、２回目の熱酸化前の下地酸化膜厚がばらつき、結果として、高電圧用厚いゲー
ト酸化膜２２の膜厚バラツキが大きくなるということである。こうしたバラツキ
は、高電圧用素子のしきい値電圧、駆動電流値をばらつかせることとなり、半導
体集積回路装置の特性を低下させるものであり、半導体集積回路装置の特性の高
精度化を困難にさせるものであった。
【００２１】
また、不揮発性メモリー素子においても、トンネル酸化膜とゲート酸化膜の異
なる膜厚を有する構造のため、厚い膜厚のゲート酸化膜において、膜厚の制御性
が悪いという問題点を有していた。
【課題を解決するための手段】
【００２２】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
Ｐ型半導体基板表面付近にゲート絶縁膜を介して多結晶シリコンゲートを形成す
る第１の工程と、
前記多結晶シリコンゲートとＰ型半導体基板表面付近に酸素イオンをイオン注入
し酸素イオン注入領域を形成する第２の工程と、
前記酸素イオン注入領域を高温アニールすることにより酸化膜を形成する第３の
工程と、
前記ゲート電極に対してセルフアライメント的にＮ型不純物を導入しＮ型不純物
領域を形成する第４の工程と
前記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度Ｎ型不純物領域を形成
する第５の工程と
を用いて絶縁ゲート型半導体装置を形成した。
【００２３】
前記の絶縁ゲート型半導体装置の製造方法の第１の工程において、
多結晶シリコンゲート上にタングステンシリサイドと酸化膜を順に形成する工程
と、
前記多結晶シリコンゲートと前記タングステンシリサイドと前記酸化膜を同一マ
スクでパターンニングし前記ゲート電極を形成する工程と、
を用いて絶縁ゲート型半導体装置を形成した。
【００２４】
前記の絶縁ゲート型半導体装置の製造方法の第２の工程において、
前記酸素イオン注入領域を前記多結晶シリコンゲート中の前記ゲート酸化膜近傍
に形成する工程を用いて絶縁ゲート型半導体装置を形成した。
【００２５】
前記の絶縁ゲート型半導体装置の製造方法の第２の工程において、
前記Ｐ型半導体基板表面付近の前記酸素イオン注入領域深さが前記Ｎ型不純物領
域の接合位置の深さよりも同程度以下で形成する工程を
用いて絶縁ゲート型半導体装置を形成した。
【００２６】
また次に、Ｐ型半導体基板表面付近にゲート絶縁膜を介して多結晶シリコンゲ
ートを形成する第１の工程と、
多結晶シリコンゲート下方のＰ型半導体基板中と前記多結晶シリコンゲートの外
側のＰ型半導体基板中に酸素イオンをイオン注入し酸素イオン注入領域を形成す
る第２の工程と、
前記酸素イオン注入領域を高温アニールすることにより酸化膜を形成する第３の
工程と、
前記ゲート電極に対してセルフアライメント的にＮ型不純物を導入しＮ型不純物
領域を形成する第４の工程と前記ゲート電極と間隔を空けてＮ型不純物を導入し高濃度Ｎ型不純物領域を形成
する第５の工程と
を用いて絶縁ゲート型半導体装置を形成した。
【００２７】
前記の絶縁ゲート型半導体装置の製造方法の第１の工程において、
多結晶シリコンゲート上にタングステンシリサイドと酸化膜を順に形成する工程
と、
前記多結晶シリコンゲートと前記タングステンシリサイドと前記酸化膜を同一マ
スクでパターンニングし前記ゲート電極を形成する工程と、
を用いて絶縁ゲート型半導体装置を形成した。
【００２８】
前記の絶縁ゲート型半導体装置の製造方法の第２の工程において、
前記酸素イオン注入領域を前記Ｐ型半導体基板中の前記ゲート酸化膜近傍に形成
する工程を有すること
を用いて絶縁ゲート型半導体装置を形成した。
【００２９】
前記の絶縁ゲート型半導体装置の製造方法の第２の工程において、
前記Ｐ型半導体基板表面付近の前記酸素イオン注入領域深さが前記Ｎ型不純物領
域の接合位置の深さよりも同程度以下で形成する工程を
を用いて絶縁ゲート型半導体装置を形成した。
【００３０】
また、複数の電源電圧を駆動する半導体集積回路装置を構成する複数のゲート
酸化膜を有するＭＯＳ型ＦＥＴにおいて、厚いゲート酸化膜を介して設けられた
多結晶シリコンゲートと、多結晶シリコンゲートの両外側のＰ型半導体基板中に
設けられた酸化膜と、酸化膜上に設けられたＮ型不純物領域と、薄いゲート酸化
膜を介して設けられた多結晶シリコンゲートと、多結晶シリコンゲートの両外側
のＰ型半導体基板表面付近に設けられたＮ型不純物領域とを有する絶縁ゲート型
半導体装置を形成した。
【００３１】
ＭＯＳＦＥＴにおいて、Ｐ型半導体基板表面付近に前記Ｐ型半導体基板方向に
凸に設けられた前記厚いゲート酸化膜を有する絶縁ゲート型半導体装置を形成し
た。
【００３２】
また、Ｐ型半導体基板表面付近に酸化膜を介して選択的に酸素イオン注入領域
を形成する第１の工程と、酸素イオン注入領域を高温アニールすることにより素
子分離用酸化膜を形成する第２の工程とを用いて絶縁ゲート型半導体装置を形成
した。
【００３３】
半導体集積回路装置を構成する複数の導電型を有するＭＯＳ型ＦＥＴにおいて
、半導体基板表面付近にゲート酸化膜を介してＰｗｅｌｌ表面付近とＮｗｅｌｌ
表面付近それぞれに設けられたゲート電極と、Ｐ型半導体基板中からＰ型半導体
基板表面付近までの素子分離領域に設けられた素子分離用酸化膜と、Ｐｗｅｌｌ
表面付近にゲート電極と素子分離用酸化膜に対してセルフアライメント的に設け
られたＮ型不純物領域と、Ｎｗｅｌｌ表面付近にゲート電極と素子分離用酸化膜
に対してセルフアライメント的に設けられたＰ型不純物領域とを有する半導体装
置を形成した。
【発明の効果】
【００３４】
本発明によって、コストパフォーマンスに優れたＭＯＳＦＥＴを作製すること
が可能となった。特に本発明は、今後進展すると考えられる使用電圧電圧の多様
化、高電圧駆動化、素子分離領域の小型化、平坦化、不揮発性メモリー素子の高
精度化等に対して有効な方法である。
【００３５】
本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや
炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用さ
れうることは明白である。さらに、本発明では、ゲート電極の低抵抗化も重要な
役割を果たすが、本発明で主として記述したシリコンゲート以外にも、酸素イオ
ン注入とアニールによって酸化膜化できる物質等をゲート電極として用いてもよ
い。また、実施例ではＰ型半導体基板上のＮＭＯＳＦＥＴの作製工程について記
述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結
晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用さ
れうることも明らかであろう。
【発明を実施するための最良の形態】
【００３６】
ここまでに説明してきたように、本発明では、酸素イオン注入工程とアニール
工程を半導体装置の製造方法に応用したため、高電圧用素子の小型化、高精度化を促進させたものである。
【００３７】
以下に、この発明の実施例を図面に基づいて説明する。
【００３８】
この実施例では同一半導体基板上に形成した高電圧用Ｎ型ＭＯＳＦＥＴ装置と
低電圧用Ｎ型ＭＯＳＦＥＴ装置に本発明を用いた場合を示す。本実施例の製造方
法を図１に示す。まず、図１から図４に示すように、Ｐsub１上に、従来の集積
回路作製方法を使用して、Pwell２、素子分離用厚い酸化膜１９、多結晶シリコ
ンのゲート電極３が設けられている。
【００３９】
その詳細な作製方法は以下の通りである。Ｐsub１表面付近にボロンイオンを
注入し、１０００〜１１７５℃で３〜２０時間アニールして、ボロンイオンを拡
散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＰwell２を形成する。引き続
き、窒化膜等でパターンニングされた領域にＢ+イオンを打ち込み、ＬＯＣＯＳ
法によって、Ｐ型チャネルストッパー１４とフィールド絶縁膜２６を形成する。
【００４０】
その後、所望のチャネル領域へのしきい値電圧制御用のイオン注入と、熱酸化
法による厚さ１０〜３０ｎｍのゲート酸化膜４形成と、減圧ＣＶＤ法等による厚
さ１００〜５００ｎｍのポリシリコン膜形成と、イオン打ち込みに等よるポリシ
リコン膜形成をおこなう。ここで、ポリシリコン膜上へのスパッタ法等による厚
さ１００〜２００ｎｍ程度のタングステンシリサイド膜の形成と、タングステン
シリサイド膜上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程度の酸化
膜形成を行う場合もある。そして、ポリシリコン膜をパターニングしてPoly-Si
ゲート３の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ法等を用いて
ゲート電極３の上部、側壁部、半導体基板表面部等に酸化膜を１０〜５０ｎｍ程
度形成する場合もある。ここまでの工程で図１の構造が得られる。
【００４１】
この後、図２に記したように、酸素イオン注入を将来高電圧用素子となる領域
内のPoly-Siゲート３のゲート酸化膜４近傍の領域とPoly-Siゲート３の両側端部
の外側のPwell２中に、フォトレジスト５を用いて選択的に、酸素イオンをイオン注
入してＯイオン注入領域２１を形成する。ここでの酸素イオン注入の加速エネル
ギーは、Poly-Siゲート３のゲート酸化膜４近傍の領域に酸素イオン濃度ピーク
が生じるように設定する。さらに、Poly-Siゲート３の膜厚は、Pwell２中のＯイ
オン注入領域２１のPwell２表面付近からの深さが、将来形成するＮ−領域６のP
well２表面付近からの接合深さと同程度以下に形成されるように設定されること
が望ましい。
【００４２】
この後、高温でのアニール工程を行う。この時、Poly-Siゲート３中のＯイオ
ン注入領域２１とゲート酸化膜４とがアニール処理で同一の酸化膜となり厚い酸
化膜２０が形成され、Pwell２中のＯイオン注入領域２１が酸化膜となりPwell２
に埋め込まれた酸化膜７が形成される。
【００４３】
一方、酸素イオン注入されていない低電圧用素子領域には酸化膜は新たには形
成されない。
【００４４】
そして、Ｎ型不純物をPoly-Siゲート３に対してセルフアライメント的にイオ
ン注入することによりＮ−領域６を酸化膜７の深さよりも浅く形成する。また、
低電圧用素子領域にもＮ−領域６を同時に形成する。ただし、別マスクを用いて
Ｎ−領域６濃度を高電圧用素子と低電圧用素子とで別にすることも可能である。
こうして図３の構造が得られる。
【００４５】
次に、Ｎ＋領域８をＮ型不純物を高濃度にイオン注入することにより形成する
。Ｎ＋領域８は高電圧用素子と低電圧用素子との両方に同時に形成する。いずれ
の不純物領域も不純物濃度は１Ｅ２１ｃｍ-3程度とする。こうして、図４の構造
が得られる。
【００４６】
最後に、図示しないが、従来の集積回路の作製の場合と同様に層間絶縁物とし
て、リンガラス層を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法
を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィン
ＰＨ3を用い、４５０℃で反応させて得られる。
【００４７】
その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。こうし
て、同一半導体基板上に高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯＳＦ
ＥＴ装置が完成する。
【００４８】
こうして得られた半導体装置（図４）は、高電圧用素子のＮ−領域６の下側に
酸化膜７が埋め込まれているため、ドレインとして用いられるＮ−領域６はドレ
インに高電圧が印可されても下方に空乏層が広がらないためトランジスタの短チ
ャネル化や高電圧駆動化の妨げとなる短チャネル効果が抑制され、小型の高電圧
駆動素子が実現できる。
【００４９】
さらに、酸素イオン注入工程を高精度化するとDual  Gateを用いた場合でも膜
厚バラツキの少ない厚いゲート酸化膜が形成でき、半導体装置の高精度化が実現
できる。
【００５０】
また、図６から図８に酸素イオン注入位置をPwell２のゲート酸化膜４近傍に
設定した場合の半導体装置の製造工程順断面図を記した。
【００５１】
この場合は、図１から図４の説明で述べてきた工程と同様の工程を用いて本発
明の半導体装置が形成できる。ただし、酸素イオン注入エネルギーの設定に関し
ては、酸素イオン濃度ピークをPwell２中のゲート酸化膜４近傍に設定する必要
がある。
【００５２】
ここまでは、Ｎ型ＭＯＳＦＥＴ装置について記述したが、Ｐ型ＭＯＳＦＥＴ装
置についても導電型を反対にした同様な製造方法で形成できる。
【００５３】
さらに、相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ装置）についても、Ｎ型ＭＯＳＦ
ＥＴ装置の製造方法とＰ型ＭＯＳＦＥＴ装置の製造方法とを合わせることで形成
できる。
【００５４】
本発明では、酸素イオン注入工程とアニール工程を半導体装置の製造方法に応
用したものであり、ここまでは、高電圧用素子の小型化、高精度化について説明
してきた。この後は、素子分離に関して本発明を応用した実施例について説明す
る。
【００５５】
以下に、この発明の実施例を図面に基づいて説明する。
【００５６】
この実施例では同一半導体基板上に形成したＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯ
ＳＦＥＴ装置とそれぞれを分離する素子分離素子に本発明を用いた場合を示す。
本実施例の製造方法を図１２から１４に示す。まず、図１２に示すように、Ｐ型半導体基板１００上に、従来の集積回路作製方法を使用して、Pwell１０１、Ｎ
ｗｅｌｌ  １０２、が設けられている。
【００５７】
その詳細な作製方法は以下の通りである。Ｐ型半導体基板１００表面付近に選
択的にボロンイオンとリンイオンを注入し、１０００〜１１７５℃で３〜２０時
間アニールして、ボロンイオン、リンイオンを拡散、再分布させ、不純物濃度１
Ｅ１６ｃｍ-3程度のＰwell１０１とＮｗｅｌｌ１０２を形成する。さらに、半導
体基板１００表面付近にインフ゜ラ酸化膜１１３を形成する。
【００５８】
この後、酸素イオン注入を将来素子分離用酸化膜１１１となるPwell１０１中
とＮｗｅｌｌ１０２中の表面付近に、フォトレジスト１０９を用いて選択的に、酸
素イオンをイオン注入してＯイオン注入領域１１０を形成する。ここでの酸素イ
オン注入の加速エネルギーは、Pwell１０１、Nwｅｌｌ１０２表面近傍の領域に
酸素イオン濃度ピークが生じるように設定する。ここで、Ｏイオン注入領域１１
０は、Pwell１０１、Ｎｗｅｌｌ１０２中に大半（３シグマ程度）のＯイオンが
存在するように設定されることが望ましい。
【００５９】
この後、図１３に示したように、高温でのアニール工程を行う。この時、Ｐｗ
ｅｌｌ１０１、Ｎｗｅｌｌ１０２中のＯイオン注入領域１１０とインフ゜ラ酸化膜１
１３とがアニール処理で同一の酸化膜となり、Pwell１０１、Ｎｗｅｌｌ１０２
中のＯイオン注入領域１１０が酸化膜となりPwell１０１、Ｎｗｅｌｌ１０２表
面に埋め込まれた素子分離用酸化膜１１１が形成される。
一方、酸素イオン注入されていないフォトレジスト１０９で覆われていた領域に
は酸化膜は新たには形成されない。
【００６０】
その後、図１４に示したように、所望のチャネル領域へのしきい値電圧制御用
のイオン注入と、インプラ酸化膜１１３除去した後の熱酸化法による厚さ１０〜
３０ｎｍのゲート酸化膜１１２形成と、減圧ＣＶＤ法等による厚さ１００〜５０
０ｎｍのポリシリコン膜形成と、イオン打ち込み等よる高不純物濃度ポリシリコ
ン膜形成をおこなう。ここで、高不純物濃度ポリシリコン膜上へのスパッタ法等
による厚さ１００〜２００ｎｍ程度のタングステンシリサイド膜の形成と、タン
グステンシリサイド膜上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程
度の酸化膜形成を行う場合もある。そして、ポリシリコン膜をパターニングして
ゲート電極１０６の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ法等
を用いてゲート電極１０６の上部、側壁部、半導体基板表面部等に酸化膜を１０
〜５０ｎｍ程度形成する場合もある。この後、ゲート電極１０６と素子分離用酸
化膜１１１とフォトレジストに対して、セルフアライメント的にイオン注入をそ
れぞれ実施し、Ｐ＋ソース領域１０５、Ｐ＋ドレイン領域１０４、Ｐ＋チャネル
ストッパー１０７及びＮ＋ソース領域１０３，Ｎ＋ドレイン領域１１４、Ｎ＋チ
ャネルストッパー１０８、を選択的に形成する。ここまでの工程で図１４の構造
が得られる。
【００６１】
こうして、同一半導体基板上に形成されたＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳ
ＦＥＴ装置とそれぞれを分離する素子分離素子とで構成される半導体装置は、従
来から一般的に用いられているＬＯＣＯＳ法による素子分離を行わないため、素
子分離領域の小型化が容易に実現できる。
【００６２】
ＬＯＣＯＳ法は、下地酸化膜上に耐酸化性の優れたＳｉ３Ｎ４等の膜を選択的
に形成し、１０００℃〜１１００℃程度の高温で熱酸化した後、耐酸化膜を除去
して、素子分離用酸化膜領域と能動領域を形成する製造方法であるが、この場合、素子分離用酸化膜端部が酸素の回り込みによりバーズビークと呼ばれる滑らか
に膜厚が薄くなっている領域が形成されてしまい、素子分離領域の小型化への弊
害となっていた。
【００６３】
しかしながら、本発明は、イオン注入により将来素子分離用酸化膜となるため
の酸素を供給できるため、酸素の回り込みによる能動領域の酸化が生じない。こ
のため、能動領域と素子分離領域が急峻に分割されており、素子分離領域の小型
化が容易である。
【００６４】
さらに、急峻な段差は、その後に形成される配線層や層間膜の平坦化に、本来
不具合を生じさせるものであるが、本発明では、急峻な段差を半導体基板中に埋
め込んでいるため、その後の工程に弊害となる段差が上部に生じない。このため
、その後の工程で平坦化のための工程増をもたらさない。
【００６５】
図１４以降の工程は図示しないが、表面部分に層間膜を形成し、コンタクト領
域を形成し、メタル配線を形成した後、保護膜を形成し、電気的接続用の窓開け
を行い、本発明の半導体装置は完成する。
【００６６】
ここからの説明は、酸素イオン注入工程とアニール工程を不揮発性メモリー型
半導体装置の製造方法に応用したため、不揮発性メモリー素子の小型化、高精度
化を促進させたものである。
【００６７】
以下に、この発明の実施例を図面に基づいて説明する。
【００６８】
この実施例では同一半導体基板上に形成したアナログ、デジタル信号制御用Ｍ
ＯＳＦＥＴ装置と不揮発性メモリー用ＭＯＳＦＥＴ装置に本発明を用いた場合を
示す。本実施例の製造方法を図１５から図１７に示す。まず、図１５に示すよう
に、半導体基板２０１上に、従来の集積回路作製方法を使用して、Pwell２０２
、素子分離用酸化膜２０５、チャネルストッパー２０９、トンネル酸化膜２０７、セ
レクトゲート電極２１３、フローティングゲート電極２０８、トンネルドレイン
２０４、Ｏイオン注入用のフォトレジスト２１０、酸素イオン注入領域２１１が
設けられている。
【００６９】
その詳細な作製方法は以下の通りである。半導体基板２０１表面付近にボロン
イオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、ボロンイ
オンを拡散、再分布させ、不純物濃度１Ｅ１６ｃｍ-3程度のＰwell２０２を形成
する。引き続き、窒化膜等でパターンニングされた領域にＢ+イオンを打ち込み
、ＬＯＣＯＳ法によって、チャネルストッパー２０９と素子分離用酸化膜２０５
を形成する。
【００７０】
その後、所望の領域へのトンネルドレイン形成用のリンまたは砒素イオン注入
と、熱酸化法（希釈ウエット）による厚さ５〜１２ｎｍのトンネル酸化膜２０７
形成と、減圧ＣＶＤ法等による厚さ１００〜５００ｎｍのポリシリコン膜形成と
、イオン打ち込みに等よる導電性を有するポリシリコン膜形成をおこなう。ここ
で、ポリシリコン膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程度のタ
ングステンシリサイド膜の形成と、タングステンシリサイド膜上への、減圧ＣＶ
Ｄ法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う場合もある。そし
て、ポリシリコン膜をパターニングしてセレクトゲート電極２１３、フローティ
ングゲート電極２０８の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ
法等を用いてセレクトゲート電極２１３およびフローティングゲート電極２０８の上部、側壁部、半導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成する場
合もある。この後、酸素イオン注入を将来、トンネル酸化膜が不要となる領域（
トンネル電流を流さない領域）のセレクトゲート電極２１３、フローティングゲ
ート電極２０８中のトンネル酸化膜２０７近傍の領域と、セレクトゲート電極２
１３、フローティングゲート電極２０８の両側端部の外側のPwe ll２０２中に、
フォトレジスト２１０を用いて選択的に、酸素イオンをイオン注入してＯイオン注
入領域２１１を形成する。ここでの酸素イオン注入の加速エネルギーは、セレク
トゲート電極２１３、フローティングゲート電極２０８のトンネル酸化膜２０７
近傍の領域に酸素イオン濃度ピークが生じるように設定する。さらに、セレクト
ゲート電極２１３、フローティングゲート電極２０８の膜厚は、Pwell２０２中
のＯイオン注入領域２１１のPwell２０２表面付近からの深さが、将来形成する
Ｎ＋領域２０３のPwell２０２表面付近からの接合深さと同程度以下に形成され
るように設定されることが望ましい。ここまでの工程で図１の構造が得られる。
【００７１】
この後、図１６に記したように、高温でのアニール工程を行う。この時、セレ
クトゲート電極２１３、フローティングゲート電極２０８中のＯイオン注入領域
２１１とトンネル酸化膜２０７とがアニール処理で同一の酸化膜となり酸化膜２
１２が形成され、またPwell２０２中のＯイオン注入領域２１１が酸化膜となりP
well２０２に埋め込まれた酸化膜２１２が形成される。
【００７２】
一方、酸素イオン注入されていないトンネル酸化膜２０７領域には酸化膜は新
たには形成されない。そして、Ｎ型不純物をセレクトゲート電極２１３、フロー
ティングゲート電極２０８に対してセルフアライメント的にイオン注入すること
によりＮ＋領域２０３を酸化膜２１２の深さよりも浅く形成する。ここで、Ｎ＋
領域２０３はアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置（ここでは図示し
ていない）と不揮発性メモリー用ＭＯＳＦＥＴ装置用素子との両方に同時に形成
する。こうして図１６の構造が得られる。
【００７３】
次に、図１７に記したように、Ｎ＋領域２０３は高電圧用素子と低電圧用素子
との両方に同時に形成する。いずれの不純物領域も不純物濃度は１Ｅ２１ｃｍ-3
程度とする。こうして、図１７の構造が得られる。
【００７４】
最後に、図示しないが、従来の集積回路の作製の場合と同様に層間絶縁物とし
て、リンガラス層を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法
を用いればよい。材料ガスとしては、モノシランＳｉＨ4と酸素Ｏ2とホスフィン
ＰＨ3を用い、４５０℃で反応させて得られる。
【００７５】
その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。こうし
て、同一半導体基板上にアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と不揮
発性メモリー用ＭＯＳＦＥＴ装置が完成する。
【００７６】
こうして得られたメモリー素子（図１７）は、従来の不揮発性メモリセル（図
１８）に比べ、トンネル電流を流す領域２１４とフローティングゲート電極２０
８とトンネルドレイン２０４の間の領域（コントロールゲート用トンネル酸化膜
２１６）以外のセレクトゲート電極２１３、フローティングゲート電極２０８下
側に酸化膜２１２が埋め込まれているため、トンネルドレイン２０４に電圧が印
可されても酸化膜２１２が十分に厚くトンネル電流が生じないため小型の不揮発
性メモリー素子が実現できる。
【００７７】
さらに、酸素イオン注入工程を高精度化するとDual  Gateフ゜ロセスをメモリー素子に用いた場合でも膜厚バラツキの少ない厚いゲート酸化膜が形成でき、また、
酸素インプラされないトンネル酸化膜は高品質が維持されるため、半導体装置の
高精度化が実現できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図２】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図３】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図５】本発明の半導体装置の断面概略図である。
【図６】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図７】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図８】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図９】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１０】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１１】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１２】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１３】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１４】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１５】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１６】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１７】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１８】従来の半導体装置の概略断面図である。
【符号の説明】
【００７９】
１  Psub
２  Pwell
３  Poly-Siゲート
４  ゲート酸化膜
５  フォトレジスト
６  Ｎ-領域
７  酸化膜
８  Ｎ＋領域
９  空乏層
１０  Ｎ+ドレイン
１１  Ｎ+ソース
１２  Ｎ−ドレイン
１３  Ｎ−ソース
１４  Ｐ型チャネルストッパー
１５  Ｎ型チャネルストッパー
１６  Ｎｗｅｌｌ
１７  Ｐ＋ドレイン
１８  Ｐ＋ソース
１９  厚い酸化膜
２０  酸化膜
２１  Ｏイオン注入領域
２２  高電圧用厚いゲート酸化膜
２３  低電圧用薄いゲート酸化膜
２４  高電圧用素子
２５  低電圧用素子
２６  フィールド絶縁膜
２７  ゲート酸化膜（酸化珪素）
１００  Ｐ型半導体基板
１０１  Ｐｗｅｌｌ
１０２  Ｎｗｅｌｌ
１０３  Ｎ+ソース領域
１０４  Ｐ+ドレイン領域
１０５  Ｐ+ソース領域
１０６  ゲート電極
１０７  Ｐ+チャネルストッパー
１０８  Ｎ+チャネルストッパー
１０９  フォトレジスト
１１０  ０イオン注入領域
１１１  素子分離用酸化膜
１１２  ゲート酸化膜
１１３  インプラ酸化膜
１１４  Ｎ+ドレイン領域
２０１  半導体基板
２０２  Ｐｗｅｌｌ
２０３  Ｎ+領域
２０４  トンネルドレイン
２０５  素子分離用酸化膜
２０６  ゲート酸化膜
２０７  トンネル酸化膜
２０８  フローティングゲート
２０９  チャネルストッパー
２１０  フォトレジスト
２１１  酸素イオン注入領域
２１２  酸化膜
２１３  セレクトゲート
２１４  トンネル電流を流す領域
２１５  コントロールゲート用トンネル酸化膜
【図１】
2006173642.tif 000003
【図２】
2006173642.tif 000004
【図３】
2006173642.tif 000005
【図４】
2006173642.tif 000006
【図５】
2006173642.tif 000007
【図６】
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【図７】
2006173642.tif 000009
【図８】
2006173642.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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