(57)【要約】  【課題】  ランダム欠陥不良を考慮してビアの歩留まりを算出できるようにする。  【解決手段】  複数のビアのサイズ、複数のビアのランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの一のビアと該一のビアに隣接する他のビアとの間の距離に基づいて、一のビアのクリティカルエリアを算出する。【選択図】      図５
2006019690.tif 000002
【特許請求の範囲】
【請求項１】
複数のビアを有する電子デバイスのパターン解析方法であって、
前記複数のビアのサイズ、前記複数のビアのランダム欠陥不良の原因となる欠陥のサイズ、及び前記複数のビアのうちの一のビアと該一のビアに隣接する他のビアとの間の距離に基づいて、前記一のビアのクリティカルエリアを算出する工程を備えていることを特徴とするパターン解析方法。
【請求項２】
前記クリティカルエリアを算出する工程は、前記複数のビアの中から前記一のビアを選択した後、前記一のビアと前記隣接する他のビアとの間の距離を算出し、その後、前記一のビアから、前記算出された距離の２分の１の距離までの領域を前記一のビアが有するスペース領域として定義する工程を含むことを特徴とする請求項１に記載のパターン解析方法。
【請求項３】
前記クリティカルエリアを算出する工程は、前記複数のビアの中から前記一のビアを選択した後、前記一のビアを始点とする４本の半直線によって区画された４領域のそれぞれにおいて前記一のビアと前記隣接する他のビアとの間の距離を算出し、その後、前記４領域のそれぞれにおける前記一のビアから、前記算出された距離の２分の１の距離までの領域を、前記４領域と対応する前記一のビアの１／４個分ずつが有するスペース領域として定義する工程を含むことを特徴とする請求項１に記載のパターン解析方法。
【請求項４】
請求項１〜３のいずれか１項に記載のパターン解析方法を用いた歩留まり算出方法であって、
前記パターン解析方法により得られたクリティカルエリアと、予め求められた前記欠陥の密度及び分布とに基づいて、前記複数のビアの歩留まりを算出することを特徴とする歩留まり算出方法。
【請求項５】
複数のビアを有する電子デバイスにおける前記複数のビアのクリティカルエリアを算出する工程と、
前記複数のビアの歩留まりＹを、
Ｙ＝ｅｘｐ（−Ｃａｖ・Ｄ０）
（但しＣａｖは前記複数のビアのクリティカルエリアであり、Ｄ０は前記複数のビアの不良の原因となりうるサイズを持つ欠陥の単位面積当たりの総数である）に従って算出する工程とを備えていることを特徴とする歩留まり算出方法。
【請求項６】
前記クリティカルエリアを算出する工程は、前記複数のビアのサイズ、前記複数のビアのランダム欠陥不良の原因となる欠陥のサイズ、及び前記複数のビアのうちの一のビアと該一のビアに隣接する他のビアとの間の距離に基づいて、前記一のビアのクリティカルエリアを算出する工程を含むことを特徴とする請求項５に記載の歩留まり算出方法。
【請求項７】
前記クリティカルエリアを算出する工程は、前記複数のビアのクリティカルエリアとして、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出する工程を含むことを特徴とする請求項５に記載の歩留まり算出方法。
【請求項８】
クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、
前記記憶装置から読み出した前記マスクデータを用いて、請求項１〜３のいずれか１項に記載のパターン解析方法を実行する演算手段と、
前記演算手段によって得られた前記クリティカルエリアの情報を出力する出力手段とを備えていることを特徴とするパターン解析装置。
【請求項９】
クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、
前記記憶装置から読み出した前記マスクデータを用いて、請求項４〜７のいずれか１項に記載の歩留まり算出方法を実行する演算手段と、
前記演算手段によって得られた前記歩留まりの情報を出力する出力手段とを備えていることを特徴とする歩留まり算出装置。
【請求項１０】
下層配線と上層配線とそれらを接続するビアとから構成されるビアチェーンを有するテストチップを用いた評価の結果に基づいて前記ビアの歩留まりを算出する方法であって、
前記ビアチェーンについて算出された歩留まりを、前記下層配線及び前記上層配線のそれぞれの歩留まりによって除し、それによって前記ビアのみの歩留まりを算出する工程を備えていることを特徴とする歩留まり算出方法。
【請求項１１】
前記テストチップのレイアウトデータを用いて前記ビアのクリティカルエリアを算出する工程と、
前記歩留まりを算出する工程において算出された前記ビアの歩留まりと、前記クリティカルエリアを算出する工程において算出された前記ビアのクリティカルエリアとに基づいて、前記ビアのランダム欠陥不良の原因となる欠陥の密度を算出する工程とをさらに備えていることを特徴とする請求項１０に記載の歩留まり算出方法。
【請求項１２】
ビアを有する電子デバイスのパターン解析方法であって、
前記ビアのクリティカルエリアとして、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出する工程を備えていることを特徴とするパターン解析方法。
【請求項１３】
前記オープンクリティカルエリアを算出する工程は、前記ビアと中心が一致し且つ前記ビアに対して特定の相似比を有する図形領域をハードオープンクリティカルエリア算出用ビア領域に設定すると共に前記ビアにおける前記ハードオープンクリティカルエリア算出用ビア領域を除く領域をソフトオープンクリティカルエリア算出用ビア領域に設定する工程を含むことを特徴とする請求項１２に記載のパターン解析方法。
【請求項１４】
前記オープンクリティカルエリアを算出する工程は、ランダム欠陥不良の原因となり且つ前記ビアの寸法に所定値を乗じて得られる値以上の寸法を持つ欠陥が前記ハードオープンクリティカルエリア算出用ビア領域に存在する状態をハードオープン不良と判定すると共に当該欠陥が前記ソフトオープンクリティカルエリア算出用ビア領域に存在し且つハードオープンクリティカルエリア算出用ビア領域には存在しない状態をソフトオープン不良と判定する工程を含むことを特徴とする請求項１２に記載のパターン解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアを含む半導体装置等の電子デバイスにおいてビアの歩留まりを求めるための方法及び装置に関するものである。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置を製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体装置の低コスト化をもたらす。一方、歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥が配線のショート若しくはオープン又はビアの形成不良を生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。ＬＳＩの歩留まりを向上させるためには、歩留まり低下の要因となっている工程を迅速に抽出して適切な対策を早期に実施する必要がある。
【０００３】
このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。このため、従来、ＬＳＩ等の半導体装置の新品種の歩留まりを試算する場合、チップサイズを考慮してシーズモデル（下記（式１）参照）やポアソンモデル（下記（式２）参照）等のモデル式を用いることにより、歩留まりの算出を行なっていた。
【０００４】
Ｙ＝１／（１＋Ａ・Ｄ）  ・・・  （式１）
Ｙ＝ｅｘｐ（−Ａ・Ｄ）  ・・・  （式２）
ここで、Ｙは歩留まりであり、Ａはチップ面積（ｃｍ2 ）であり、Ｄは欠陥密度（個／ｃｍ2 ）である。また、チップサイズ（チップ面積）が同じであれば、上記（式１）及び（式２）のそれぞれによって計算される歩留まりの値は同じになる。
【０００５】
ところが、近年、回路の高集積化及び高性能化に伴い回路が複雑化した結果、チップサイズが同じであっても異なる品種については同等の歩留まりが得られない場合が生じてきた。この理由は次の通りである。すなわち、同じチップサイズであっても、例えば配線密度が大きい品種と配線密度が小さい品種との間では、配線形成工程で不良を発生する確率の差があり、それに起因して両品種間の歩留まりの差が無視できなくなってきているからである。
【０００６】
それに対して、配線のオープン又はショートを考慮した歩留まりに関しては、欠陥の分布曲線と、欠陥が実際に不良の要因となるクリティカルエリアとを歩留まり算出に使用する方法等が提案されている（非特許文献１参照）。ここで、クリティカルエリアとは、ＬＳＩ製造プロセスの各工程において、欠陥がショートを引き起こしたり又はオープンによる断線を引き起こしたりする度合いを定量的に示す指標であって、実際にチップ内において欠陥の存在によって不良になりうる面積の総和に等しい。
【０００７】
一方、ＬＳＩの配線間等を接続するコンタクト又はビアの歩留まりを算出するためのテストチップとしては、一般的にビアチェーンが広く用いられている。図１２（ａ）は、従来用いられているビアチェーンの平面構成を模式的に示している。図１２（ａ）に示すように、ビアチェーンは、下層配線１と、上層配線２と、それらを接続するビア３とから構成されている。従来、図１２（ａ）に示すようなビアチェーンの抵抗を測定し、その結果に基づいてビアの不良率を算出していた（特許文献１等参照）。また、このように算出されたビア又はコンタクトの不良率と、実際のレイアウトにおけるビア又はコンタクトの総数とを用いて、実品種におけるビアの歩留まりを下記（式３）のように算出することができる。
【０００８】
ＹＲＶ＝ｅｘｐ（−λv ・Ｎ）  ・・・  （式３）
ここで、λv はビア又はコンタクトの１個当たりの不良率であり、Ｎはビア又はコンタクトの個数（総数）である。尚、本願において、上下両配線間を接続するビアホール及び該ビアホールに埋め込まれた導電材料を合わせてビアと称する。また、拡散層等と配線との間を接続するコンタクトホール及び該コンタクトホールに埋め込まれた導電材料を合わせてコンタクトと称する。さらに、特に断らない限り、ビア及びコンタクトを合わせてビアと称する。
【特許文献１】特開昭６１−０１６５４１号公報
【非特許文献１】シー・エイチ・スタッパー（C. H. Stapper ）、モデリング・オブ・インテグレイテッド・サーキット・ディフェクト・センシティビティ（Modeling of Integrated Circuit defect Sensitivities ）、アイ・ビー・エム・ジャーナル・オブ・リサーチ・デベロプメント（IBM J. Res. Develop.）、アメリカ、1983年11月、Vol.27、p.549-557
【非特許文献２】エイチ・ナガイシ（H. Nagaishi ）他、ディフェクト・リダクション・イン・Ｃｕデュアルダマシン・プロセス・ユージング・ショート・ループ・テスト・ストラクチャ（Defect Reduction in Cu dual Damascene Process Using Short-Loop Test Structure ）、IEEE  トランザクションズ・オン・セミコンダクター・マニュファクチャリング（IEEE transactions on semiconductor manufacturing）、アメリカ、2003年８月、Vol.16、no.3
【非特許文献３】ジー・エイ・アレン（G. A. Allan ）他、クリティカル・エリア・エクストラクション・フォー・ソフト・フォルト・エスティメーション（Critical Area  Extraction for Soft fault estimation ）、IEEE  トランザクションズ・オン・セミコンダクター・マニュファクチャリング（IEEE transactions on semiconductor manufacturing）、アメリカ、1998年２月、Vol.11、no.1
【非特許文献４】シー・エイチ・スタッパー（C. H. Stapper ）、モデリング・オブ・ディフェクト・イン・インテグレイテッド・サーキット・フォトリソグラフィック・パターンズ（Modeling of defects in integrated circuit photolithographic patterns）、アイ・ビー・エム・ジャーナル・オブ・リサーチ・デベロプメント（IBM J. Res. Develop.）、アメリカ、1984年７月、Vol.28、No.4
【非特許文献５】ダブル・エイ・プレスカクズ（W. A. Pleskacz）他、ア・DRC-ベースド・アルゴリズム・フォー・エクストラクション・オブ・クリティカル・エリア・フォー・オープンズ・イン・ラージ・VLSI・サーキット（A DRC-Based Algorithm for Extraction of Critical Areas for Opens in Large VLSI Circuits ）、IEEE  トランザクションズ・オン・コンピュター・エイデッド・デザイン・オブ・インテグレイテッド・サーキット・アンド・システムズ（IEEE transactions on computer-aided design of integrated circuits and systems ）、アメリカ、1999年２月、vol.18、no.2
【非特許文献６】プラナブ・ケー・ナグ（Pranab K. Nag ）他、ヒエラキカル・エクストラクション・オブ・クリティカルエリア・フォー・ショート・イン・ベリー・ラージ・アイシー（Hierachical Extraction of Critical Area for Shorts in Very large ICs）、IEEE  インターナショナル・ワークショップ・オン・ディフェクト・アンド・フォルト・トレランス・イン・VLSI・システム（IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems ）、アメリカ、1995年、p.19-27
【非特許文献７】シー・エイチ・スタッパー（C. H. Stapper ）、インテグレイティッド・サーキット・イールド・マネイジメント・アンド・イールド・アナリシス：ディベロップメント・アンド・インプリメンテーション（Integrated Circuit Yield Management and Yield Analysis:Development and Implementation ）、IEEE  トランザクションズ・オン・セミコンダクター・マヌファクチャリング（IEEE Transactions on Semiconductor Manufacturing）、アメリカ、1995年５月、Vol.8、No.2 、p.95-102
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ビア不良の要因は、ビア形成工程に起因するシステマチックな要因と、ランダムに発生する欠陥要因とに分類される。ビア形成工程に起因するシステマチックな要因としては、例えば、多層配線間におけるコンタクト不良が挙げられる。具体的には、ビアホールの形成不良によってビアホールの下側に絶縁膜残りが発生した場合、下部配線と上部配線とが電気的に接続されなくなるので、コンタクト不良が発生することになる。前述の（式３）を用いた、従来のビアの歩留まり算出方法においては、前記のシステマチックなビア不良要因に関しては、ある程度正確に歩留まりを求めることができる。
【００１０】
しかしながら、従来のビアの歩留まり算出方法においては、ランダムに発生する欠陥に起因したビア不良（以下、ランダム欠陥不良と称する）の発生確率を正確に求めることができないという問題がある。
【００１１】
また、従来のようにビアチェーン形状を持つテストチップの評価結果に基づいてビア不良を算出する場合、真正のビア不良に加えて、下層配線及び上層配線のそれぞれの不良がビア不良として含まれてしまうという問題点がある。
【００１２】
さらに、ビアのオープン不良の要因としては、実質的な断線であるハードオープンとは別に、導通はしているもののビアの抵抗値が正常値と比べて高くなるソフトオープンという現象を考慮する必要がある。
【００１３】
前記に鑑み、本発明は、ランダム欠陥不良を考慮してビアの歩留まりを算出できるようにすることを第１の目的とし、ビアチェーン形状を持つテストチップを用いて、下層配線及び上層配線のそれぞれの不良を除外した真正のビアの歩留まりを算出できるようにすることを第２の目的とし、ビアのソフトオープン不良に関するクリティカルエリア及び歩留まりをビアのハードオープン不良に関するクリティカルエリア及び歩留まりと分離して算出できるようにすることを第３の目的とする。
【課題を解決するための手段】
【００１４】
前記の第１の目的を達成するために、つまり、ランダム欠陥不良を考慮してビアの歩留まりを算出するために、本願発明者は、ビアの総数だけではなく、ビア間の距離を考慮した「ビアのクリティカルエリア」という新規な概念を考慮してデバイスのパターン解析を行なう方法及び装置を着想するに至った。
【００１５】
具体的には、本願発明は、新たに導入した概念である「ビアのクリティカルエリア」を、ビアのサイズ、欠陥のサイズ、及び隣接するビア同士の距離に基づいて求めることを特徴とする。尚、「ビアのクリティカルエリア」さえ求まれば、ランダム欠陥不良に起因したビアの歩留まりを、例えばポアソンモデルを適用して次の（式４）のように表すことができる。
【００１６】
Ｙ＝ｅｘｐ（−Ｃａｖ・Ｄ０）  ・・・  （式４）
ここで、Ｃａｖは「ビアのクリティカルエリア」であり、Ｄ０は「ビア不良の原因となる可能性があるサイズを持つ欠陥の単位面積当たりの総数」つまり「欠陥密度」である。
【００１７】
また、前記の（式４）中のＣａｖ・Ｄ０は、欠陥のサイズｘの関数として、次の（式４’）のように具体的に表すことができる。
【００１８】
Ｃａｖ・Ｄ０＝∫Ｃａｖ（ｘ）・Ｄ０（ｘ）ｄｘ  ・・・  （式４’）
ここで、Ｄ０（ｘ）は、通常、例えばＤ０（ｘ）＝Ｄ０・ｋ・ｘ-Pで定義される、欠陥密度の欠陥粒径分布である。尚、上式において、ｋはＤ０（ｘ）を積分した値がＤ０となるようにするための定数であり、Ｐは欠陥粒径分布定数である。また、Ｄ０（ｘ）を、不良の原因となる欠陥の最小寸法から無限大までの範囲について積分した値がＤ０となる。
【００１９】
また、前記の第２の目的を達成するために、つまり、下層配線及び上層配線のそれぞれの不良を除外した真正のビアの歩留まりを算出するために、本願発明者は、ビアチェーンの歩留まりについて算出された歩留まりを、下層配線及び上層配線のそれぞれの歩留まりによって除することにより、真正のビアの歩留まりを算出する方法を着想するに至った。図１２（ａ）に示すようなビアチェーンを用いて歩留まりを算出する場合を例として、以下、具体的に説明する。
【００２０】
実際のオープン不良としては、図１２（ｂ）に示すように、ビアのオープン不良とは別に、下層配線のオープン不良又は上層配線のオープン不良が生じる可能性がある。従って、ビアチェーン全体としての歩留まりＹchain を例えばポアソン分布モデルにより表現すると、次の（式５−１）のように表すことができる。
【００２１】
Ｙchain ＝Ｙlower ×Ｙupper ×Ｙvia
＝ｅｘｐ（−（Ｄ０lower ×Ｅｃａlower ））
×ｅｘｐ（−（Ｄ０upper ×Ｅｃａupper ））
×ｅｘｐ（−（Ｄ０via ×Ｅｃａvia ））  ・・・  （式５−１）
ここで、Ｙchain は「ビアチェーンの歩留まり」であり、Ｙlower は「下層配線の歩留まり」であり、Ｙupper は「上層配線の歩留まり」であり、Ｙvia は「ビアの歩留まり」である。また、Ｄ０lower 、Ｄ０upper 及びＤ０via はそれぞれ「下層配線のランダム欠陥不良の原因となる欠陥の密度（以下、下層配線の欠陥密度という）」、「上層配線のランダム欠陥不良の原因となる欠陥の密度（以下、上層配線の欠陥密度という）」及び「ビアのランダム欠陥不良の原因となる欠陥の密度（以下、ビアの欠陥密度という）」であり、Ｅｃａlower 、Ｅｃａupper 及びＥｃａvia はそれぞれ「下層配線のクリティカルエリア」、「上層配線のクリティカルエリア」及び「ビアのクリティカルエリア」である。
【００２２】
尚、上層配線、下層配線及びビアのそれぞれのクリティカルエリアについては、ビアチェーンのレイアウトデータの図形処理等によって求めることができる。また、上層配線及び下層配線のそれぞれの欠陥密度については、上層配線専用又は下層配線専用の「serpent and comb」状のテストチップの歩留まり等に基づいて求めることができる（例えば非特許文献４の図１９及び図２０を参照）。
【００２３】
従って、Ｙchain を求めると共に、前述のように求められたＤ０lower 、Ｄ０upper 、Ｅｃａlower 及びＥｃａupper を用いてＹlower 及びＹupper を求めることによって、（式５−１）を変形した、次の（式５−２）に基づいてＹvia を求めることができる。
【００２４】
Ｙvia ＝Ｙchain ／（Ｙlower ×Ｙupper ）  ・・・  （式５−２）
また、（式５−２）のようにＹvia が算出されると、（式５−１）を変形した、次の（式５−３）に基づいてＤ０via を求めることができる。
【００２５】
Ｄ０via ＝−ｌｎ（Ｙvia ）／Ｅｃａvia ・・・  （式５−３）
前記の第３の目的を達成するために、つまり、ビアのソフトオープン不良に関するクリティカルエリア及び歩留まりをハードオープン不良と区別して算出するために、本願発明者は、ビアの不良をオープン不良とショート不良とに分離し、さらにオープン不良をソフトオープン不良とハードオープン不良とに分離する方法を着想するに至った。ここで、ハードオープン不良とは、ビアの抵抗が高くて検査工程で必ず不良になるような状態を意味する。また、ソフトオープン不良とは、ビアは導通しているが、ビア抵抗が通常（正常値）よりも高くなっており、その結果、回路動作上の問題に起因して場合によっては不良になる可能性があるか又はビア抵抗の上昇が信頼性上の問題の原因となる可能性があるような状態を意味する（例えば非特許文献３参照）。
【００２６】
すなわち、前記の第３の目的を達成するためには、テストチップの評価結果をショート、ソフトオープン及びハードオープンのそれぞれに分類して歩留まり算出を行なう必要がある。また、テストチップのレイアウトデータに基づいてクリティカルエリアを算出する場合にも、上層配線、下層配線及びビアのそれぞれについて別々にショートクリティカルエリア、ソフトオープンクリティカルエリア及びハードオープンクリティカルエリアを求める必要がある。尚、クリティカルエリアの算出については、従来から広く用いられているモンテカルロ法やジオメトリ法等の手法を用いることができる。その際には、実際に不良の原因になりうる欠陥のサイズについての条件を定義する必要があると共に、ハードオープン不良とソフトオープン不良とを区別する場合にはそれぞれの発生条件を定義する必要がある。
【００２７】
本発明は、以上の知見に基づいてなされたものであって、前記の第１の目的を達成するために、本発明に係る第１のパターン解析方法は、複数のビアを有する電子デバイスのパターン解析方法であって、複数のビアのサイズ、複数のビアのランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの一のビアと該一のビアに隣接する他のビアとの間の距離に基づいて、一のビアのクリティカルエリアを算出する工程を備えている。
【００２８】
第１のパターン解析方法によると、電子デバイスにおける複数のビアのサイズ、ランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの任意の隣接ビア間距離を用いて、複数のビアのうちの任意のビアにおけるクリティカルエリアを求める。このため、求めたクリティカルエリアを用いて、ランダム欠陥に対するビアの不良率を簡単且つ正確に算出できる。このように、ビアのクリティカルエリアを歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、高精度な歩留まり算出、つまり実製品の歩留まりに極めて近い歩留まりの算出を高速で行なうことができる。
【００２９】
第１のパターン解析方法において、クリティカルエリアを算出する工程は、複数のビアの中から一のビアを選択した後、一のビアとそれに隣接する他のビアとの間の距離を算出し、その後、一のビアから、算出された距離の２分の１の距離までの領域を一のビアが有するスペース領域として定義する工程を含むことが好ましい。
【００３０】
このようにすると、クリティカルエリアの算出を比較的容易に且つ高速で行なうことができる。
【００３１】
第１のパターン解析方法において、クリティカルエリアを算出する工程は、複数のビアの中から一のビアを選択した後、一のビアを始点とする４本の半直線によって区画された４領域のそれぞれにおいて一のビアとそれに隣接する他のビアとの間の距離を算出し、その後、４領域のそれぞれにおける一のビアから、算出された距離の２分の１の距離までの領域を、４領域と対応する一のビアの１／４個分ずつが有するスペース領域として定義する工程を含むことが好ましい。
【００３２】
このようにすると、実際のビアの配置パターンを単純化できるため、クリティカルエリアの算出を比較的容易に且つ高速で行なうことができる。
【００３３】
前記の第１の目的を達成するために、本発明に係る第１の歩留まり算出方法は、本発明に係る第１のパターン解析方法を用いた歩留まり算出方法であって、該パターン解析方法により得られたクリティカルエリアと、予め求められた欠陥の密度及び分布とに基づいてビアの歩留まりを算出する。
【００３４】
第１の歩留まり算出方法によると、本発明に係る第１のパターン解析方法を用いてクリティカルエリアを求め、つまり、電子デバイスにおける複数のビアのサイズ、ランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの任意の隣接ビア間距離を用いて、複数のビアのうちの任意のビアにおけるクリティカルエリアを求め、該クリティカルエリアと、予め求められた欠陥（ビアのランダム欠陥不良の原因となる欠陥）の密度及び分布とに基づいて、歩留まり、つまりランダム欠陥不良に関するビアの不良率を算出する。従って、実際のランダム欠陥を考慮したビアの不良率を簡単且つ正確に算出できるため、高集積化されたＬＳＩの複雑なパターンに対しても、高精度な歩留まり算出、つまり実製品の歩留まりに極めて近い歩留まりの算出を高速で行なうことができる。
【００３５】
前記の第１の目的を達成するために、本発明に係る第２の歩留まり算出方法は、複数のビアを有する電子デバイスにおける複数のビアのクリティカルエリアを算出する工程と、複数のビアの歩留まりＹを、
Ｙ＝ｅｘｐ（−Ｃａｖ・Ｄ０）
（但しＣａｖは複数のビアのクリティカルエリアであり、Ｄ０は複数のビアの不良の原因となりうるサイズを持つ欠陥の単位面積当たりの総数である）に従って算出する工程とを備えている。
【００３６】
第２の歩留まり算出方法によると、ビアのクリティカルエリアＣａｖを算出すると共に、該Ｃａｖと、ビア不良の原因となりうるサイズを持つ欠陥の総数Ｄ０とを用いて、
Ｙ＝ｅｘｐ（−Ｃａｖ・Ｄ０）
に従ってビアの歩留まりＹを算出する。すなわち、実際のランダム欠陥を考慮したビアの不良率を簡単且つ正確に算出するため、高集積化されたＬＳＩの複雑なパターンに対しても、高精度な歩留まり算出、つまり実製品の歩留まりに極めて近い歩留まりの算出を高速で行なうことができる。このとき、クリティカルエリアを算出する工程は、複数のビアのサイズ、複数のビアのランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの一のビアと該一のビアに隣接する他のビアとの間の距離に基づいて、一のビアのクリティカルエリアを算出する工程を含んでいてもよい。或いは、クリティカルエリアを算出する工程は、複数のビアのクリティカルエリアとして、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出する工程を含んでいてもよい。
【００３７】
前記の第１の目的を達成するために、本発明に係るパターン解析装置は、クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、該記憶装置から読み出したマスクデータを用いて、本発明に係るパターン解析方法を実行する演算手段と、該演算手段によって得られたクリティカルエリアの情報を出力する出力手段とを備えている。
【００３８】
すなわち、本発明のパターン解析装置は、本発明に係るパターン解析方法を実行するための装置であるので、該第１のパターン解析方法の効果を得ることができる。
【００３９】
前記の第１の目的を達成するために、本発明に係る歩留まり算出装置は、クリティカルエリアを求める対象であるパターンレイアウトデータとなるマスクデータをＣＡＤデータとして記憶する記憶装置と、該記憶装置から読み出したマスクデータを用いて、本発明に係る第１又は第２の歩留まり算出方法を実行する演算手段と、該演算手段によって得られた歩留まりの情報を出力する出力手段とを備えている。
【００４０】
すなわち、本発明の歩留まり算出装置は、本発明に係る第１又は第２の歩留まり算出方法を実行するための装置であるので、該歩留まり算出方法の効果を得ることができる。
【００４１】
前記の第２の目的を達成するために、本発明に係る第２の歩留まり算出方法は、下層配線と上層配線とそれらを接続するビアとから構成されるビアチェーンを有するテストチップを用いた評価の結果に基づいてビアの歩留まりを算出する方法であって、ビアチェーンについて算出された歩留まりを、下層配線及び上層配線のそれぞれの歩留まりによって除し、それによってビアのみの歩留まりを算出する工程を備えている。
【００４２】
第２の歩留まり算出方法によると、ビアの歩留まり算出に広く用いられているビアチェーンの歩留まりから、ビアのみに関する歩留まりを分離して求めることができるため、実際の製品の歩留まりに影響を及ぼす工程を正確に抽出することができるので、該抽出結果を活用して歩留まり改善策の選定等を迅速に行なうことができる。
【００４３】
第２の歩留まり算出方法において、テストチップのレイアウトデータを用いてビアのクリティカルエリアを算出する工程と、歩留まりを算出する工程において算出されたビアの歩留まりと、クリティカルエリアを算出する工程において算出されたビアのクリティカルエリアとに基づいて、ビアのランダム欠陥不良の原因となる欠陥の密度を算出する工程とをさらに備えていてもよい。
【００４４】
前記の第３の目的を達成するために、本発明に係る第２のパターン解析方法は、ビアを有する電子デバイスのパターン解析方法であって、ビアのクリティカルエリアとして、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出する工程を備えている。
【００４５】
第２のパターン解析方法によると、ビアのクリティカルエリアとして、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出する。このため、ビアのソフトオープン不良に関するクリティカルエリアつまりは歩留まりをビアのハードオープン不良と区別して求めることができる。
【００４６】
第２のパターン解析方法において、オープンクリティカルエリアを算出する工程は、ビアと中心が一致し且つビアに対して特定の相似比を有する図形領域をハードオープンクリティカルエリア算出用ビア領域に設定すると共にビアにおけるハードオープンクリティカルエリア算出用ビア領域を除く領域をソフトオープンクリティカルエリア算出用ビア領域に設定する工程を含んでいてもよい。特定の相似比の値については、ビア形成のプロセス条件に応じて適宜決定すればよい。具体的には、特定の相似比を５対１以上で且つ５対４以下の範囲、例えば２対１に設定してもよい。
【００４７】
また、第２のパターン解析方法において、オープンクリティカルエリアを算出する工程は、ランダム欠陥不良の原因となり且つビアの寸法に所定値を乗じて得られる値以上の寸法を持つ欠陥がハードオープンクリティカルエリア算出用ビア領域に存在する状態をハードオープン不良と判定すると共に当該欠陥がソフトオープンクリティカルエリア算出用ビア領域に存在し且つハードオープンクリティカルエリア算出用ビア領域には存在しない状態をソフトオープン不良と判定する工程を含んでいてもよい。パターン解析の対象となる欠陥の寸法については、例えば前記の相似比を２対１（１／２）に設定した場合にはビアの寸法を１／２倍した値以上に設定してもよいし、例えば前記の相似比を５対１（１／５）に設定した場合にはビアの寸法を１／５倍した値以上に設定してもよい。
【００４８】
尚、第２のパターン解析方法において、例えばハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを算出する場合、本発明に係る第１のパターン解析方法を用いることができる。具体的には、まず、第１のパターン解析方法における「ビア」を「ハードオープンクリティカルエリア算出用ビア領域」と置き換えてクリティカルエリアの算出を行ない、その結果を「ハードオープンクリティカルエリア」と定義する。次に、実際のビアのデータに基づいて第１のパターン解析方法により計算したクリティカルエリアから、前記の「ハードオープンクリティカルエリア」を除くことによって「ソフトオープンクリティカルエリア」を算出することができる。
【発明の効果】
【００４９】
本発明によると、ビアのクリティカルエリアを求めることにより、ランダム欠陥に対するビアの不良率を簡単且つ正確に算出できるため、該クリティカルエリアを、予め求められた欠陥の密度及び分布と共に用いて歩留まり算出を行なうことにより、高集積化されたＬＳＩの複雑なパターンに対しても、高精度な歩留まり算出、つまり実製品の歩留まりに極めて近い歩留まりの算出を高速で行なうことができる。
【００５０】
また、本発明によると、ビアの歩留まり算出に広く用いられているビアチェーンの歩留まりから、ビアのみに関する歩留まりを分離して求めることができるため、実際の製品の歩留まりに影響を及ぼす工程を正確に抽出することができるので、該抽出結果を活用して歩留まり改善策の選定等を迅速に行なうことができる。
【００５１】
さらに、本発明によると、ビアのソフトオープン不良に関するクリティカルエリアつまりは歩留まりをビアのハードオープン不良と区別して求めることができる。
【発明を実施するための最良の形態】
【００５２】
（第１の実施形態）
以下、本発明の第１の実施形態に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置について、複数のビアを有する半導体装置等の電子デバイスのパターン解析及び歩留まり算出を対象として、図面を参照しながら説明する。
【００５３】
まず、本発明の基本的な技術的思想である「ビアのクリティカルエリア」について図１（ａ）〜（ｃ）を参照しながら説明する。本実施形態においては、ビアのサイズ及び欠陥のサイズと、ビア接続不良との関係を以下のように定義する。
【００５４】
定義Ａ：ビアの形状を一辺の長さがａの正方形とする。
【００５５】
定義Ｂ：欠陥の形状を一辺の長さがｘの正方形とする。
【００５６】
定義Ｃ：図１（ａ）に示すように、欠陥１３ａの一辺の長さｘがビア１１の一辺の長さａの２分の１の長さ（＝ａ／２）未満である場合には、ビア１１と欠陥１３ａとの重なり具合に関係なく、コンタクト不良（ビア接続不良）は発生しないものとする。すなわち、欠陥１３ａがビア１１と完全に重なる場合、及び欠陥１３ａがビア１１と部分的に重なる場合のいずれの場合であっても、コンタクト不良（ビア接続不良）は発生しないものとする。尚、定義Ｃにおいて、コンタクト不良の原因となりうる欠陥の一辺の長さの最小値（本実施形態ではビアの一辺の長さの２分の１の長さ）はプロセス条件によって異なるものであり、当該プロセス条件に応じてビアの一辺の長さの５分の１以上で且つ５分の４以下の範囲の値に設定する。
【００５７】
定義Ｄ：図１（ｂ）に示すように、欠陥１３ｂの一辺の長さｘがビア１１の一辺の長さの２分の１の長さ（＝ａ／２）以上であって、欠陥１３ｂがビア１１と重ならずに存在する場合には、コンタクト不良（ビア接続不良）は発生しないものとする。尚、定義Ｄにおいても、コンタクト不良の原因となりうる欠陥の一辺の長さの最小値は、定義Ｃと同様に、ビアの一辺の長さの２分の１の長さに限られない。
【００５８】
定義Ｅ：図１（ｃ）に示すように、欠陥１３ｃの一辺の長さｘがビア１１の一辺の長さの２分の１の長さ（＝ａ／２）以上であれば、欠陥１３ｃがビア１１と部分的にであっても重なって存在する場合には、コンタクト不良（ビア接続不良）が発生するものとする。もちろん、欠陥１３ｃがビア１１と完全に重なる場合にも、コンタクト不良（ビア接続不良）が発生する。尚、定義Ｅにおいても、コンタクト不良の原因となりうる欠陥の一辺の長さの最小値は、定義Ｃと同様に、ビアの一辺の長さの２分の１の長さに限られない。
【００５９】
続いて、本実施形態で用いた、ビア同士の間のスペース領域についての定義を、図２を参照しながら説明する。
【００６０】
本実施形態においては、図２に示すように、複数のビア２１が基板上に等間隔Ｌ（間隔Ｌは、一のビアの端部から隣接する他のビアの端部までの距離）でアレイ状に配置されている場合を想定する。尚、図２においては、便宜上、４つのビア２１ａ、２１ｂ、２１ｃ及び２１ｄを示しているが、該４つのビアの周囲にも同様に他のビアが存在しているものとする。ここで、ビア２１ａの端部からＬ／２の距離までの領域を、ビア２１ａが有するスペース領域２２ａとし、ビア２１ｂ、２１ｃ及び２１ｄについても、同様に、それぞれのビアが有するスペース領域２２ｂ、２２ｃ及び２２ｄを定義する。
【００６１】
続いて、ビアのスペース領域及び欠陥のサイズと、欠陥のサイズｘの関数であるクリティカルエリアＣａ（ｘ）との関係について、図３（ａ）〜（ｄ）を参照しながら説明する。尚、図３（ａ）〜（ｄ）においては、一辺の長さがａの複数のビアが基板面上においてアレイ状に等間隔Ｌ（間隔Ｌは、一のビアの端部から他のビアの端部までの距離）で配置されている場合を想定しているが、以下の説明においては、便宜上、１つのビア３１のみを対象とする。図３（ａ）〜（ｄ）に示すように、ビア３１は、図２で定義したスペース領域３２を有している。すなわち、スペース領域３２の形状は、一辺の長さが（ａ＋Ｌ）の正方形であり、スペース領域３２の中心はビア３１の中心と一致している。
【００６２】
図３（ａ）に示すように、欠陥３３ａの一辺の長さｘがａ／２未満である場合には、欠陥３３ａの中心がスペース領域３２のどの場所に存在しても、ビア接続不良は発生しない。すなわち、ビア３１のクリティカルエリアＣａ（ｘ）＝０となる。
【００６３】
また、図３（ｂ）に示すように、欠陥３３ｂの一辺の長さｘがａ／２以上で且つＬ未満である場合において欠陥３３ｂがビア３１と重ならない場合にも、ビア接続不良は発生しない。一方、図３（ｃ）に示すように、欠陥３３ｂの一辺の長さｘがａ／２以上で且つＬ未満である場合において欠陥３３ｂがビア３１と少しでも重なる場合には、ビア接続不良が発生する。すなわち、図３（ｂ）及び（ｃ）に示すように、欠陥３３ｂの一辺の長さｘがａ／２以上で且つＬ未満である場合におけるクリティカルエリア３５ｂの形状は、一辺が（ａ＋ｘ）の正方形となるので、ビア３１のクリティカルエリアＣａ（ｘ）＝（ａ＋ｘ）2 となる。尚、図３（ｂ）は、欠陥３３ｂの中心３４ｂがクリティカルエリア３５ｂと重ならない場合であり、図３（ｃ）は、欠陥３３ｂの中心３４ｂがクリティカルエリア３５ｂと重なる場合である。
【００６４】
また、図３（ｄ）に示すように、欠陥３３ｃの一辺の長さｘがＬ以上の場合には、欠陥３３ｃの中心３４ｃがスペース領域３２のどの場所に存在したとしても、欠陥３３ｃがビア３１と重なることになるので、ビア接続不良が必ず発生する。すなわち、図３（ｄ）に示すように、欠陥３３ｃの一辺の長さｘがＬ以上の場合におけるクリティカルエリア３５ｃの形状は、一辺が（ａ＋Ｌ）の正方形となるので、ビア３１のクリティカルエリアＣａ（ｘ）＝（ａ＋Ｌ）2 となる。尚、図３（ｄ）においては、欠陥３３ｃの中心３４ｃがビア３１の中心と重なる場合を示している。また、欠陥３３ｃがスペース領域３２よりも大きくなったとしても、クリティカルエリアＣａ（ｘ）＝（ａ＋Ｌ）2 である。その理由は、欠陥３３ｃにおけるビア３１のスペース領域３２の外側の部分については、ビア３１に隣接する他のビアのクリティカルエリアとして考慮されるためである。
【００６５】
以上の説明においては、図２に示すように、複数のビアが基板面上においてアレイ状に等間隔Ｌで配置されている場合を想定してきたが、実際の半導体装置等においては、ビアは、図２に示すように配置されているとは限らない。すなわち、ビア間の間隔が複数種類存在すると共に各ビアが非アレイ状に配置されている場合がある。以下、このような実際の半導体装置等におけるビアのクリティカルエリアの算出方法及び算出装置並びに該クリティカルエリアに基づいてランダム欠陥不良を考慮したビアの歩留まり算出方法及び算出装置について詳しく説明する。
【００６６】
図４は、本実施形態に係るパターン解析装置の一構成例を示す図である。図４に示すように、本実施形態のパターン解析装置４０は、主制御部（ＣＰＵ：central processing unit ）４１と、ビアパターンを含むパターンレイアウトデータ４３及びクリティカルエリア情報４４を格納するための記憶装置４２とから構成されている。主制御部４１は演算手段として、記憶装置４２からパターンレイアウトデータ４３を読み出し、該読み出されたパターンレイアウトデータ４３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部４１は出力手段として、本実施形態のパターン解析方法を実行することにより得られた計算結果であるクリティカルエリア情報４４を記憶装置４２に出力する。
【００６７】
尚、以下に説明する本実施形態のパターン解析方法を行なうためのパターン解析装置の構成が、図４に示す構成に限られないことは言うまでもない。
【００６８】
また、本実施形態に係る歩留まり算出装置の一構成例が、図４に示すパターン解析装置と異なっている点は以下の通りである。すなわち、主制御部４１は演算手段として、前述のパターン解析方法を実行する機能に加えて、記憶装置４２からクリティカルエリア情報４４を読み出し、該読み出されたクリティカルエリア情報４４を用いて、後述する本実施形態の歩留まり算出方法を実行する。また、主制御部４１は出力手段として、本実施形態の歩留まり算出方法を実行することにより得られた計算結果である歩留まり情報を記憶装置４２に出力する。さらに、記憶装置４２は、パターンレイアウトデータ４３及びクリティカルエリア情報４４に加えて、前記の歩留まり情報を格納する。
【００６９】
図５は、図４に示すパターン解析装置を用いた、本実施形態に係るパターン解析方法のフローチャートである。また、図６（ａ）、（ｂ）及び図７は、図５に示すフローチャートの各ステップを説明するための図であり、図８は、本実施形態に係るパターン解析方法により得られたクリティカルエリアを用いて歩留まりを算出する方法を説明するための図である。
【００７０】
まず、第１ステップＳ１０１において、コンピュータの記憶領域である記憶装置４１からパターンレイアウトデータ４３、具体的には、クリティカルエリアを求める対象である特定のビアパターンのレイアウトデータとなるマスクデータをＣＡＤ（computer aided design ）データとして読み出す。
【００７１】
図６（ａ）は、本実施形態においてクリティカルエリアを求める対象であるビアパターンのレイアウトの一部分を示している。図６（ａ）に示すように、複数のビア６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ及び６１ｈが配置されている。ここで、ビア６１ａとビア６１ｂとの間隔は０．２μｍであり、ビア６１ａとビア６１ｃとの間隔は０．６μｍであり、ビア６１ａとビア６１ｄとの間隔は０．８μｍであり、ビア６１ａとビア６１ｅとの間隔は２．０μｍであり、ビア６１ａとビア６１ｆとの間隔は３．０μｍであり、ビア６１ｅとビア６１ｆとの間隔は１．０μｍであり、ビア６１ｅとビア６１ｇとの間隔は４．０μｍであり、ビア６１ｅとビア６１ｄとの間隔は１．０μｍであり、ビア６１ｅとビア６１ｈとの間隔は３．０μｍである。尚、本実施形態で対象とするビアパターンのレイアウトにおいては、図６（ａ）に示す範囲の外側にも他の複数のビアが存在するものとする。
【００７２】
次に、第２ステップＳ１０２において、クリティカルエリア算出の対象となる全てのビアについて、ビア同士の間の距離（ビア間距離）を所定の範囲毎に分類する。具体的な分類方法は次の通りである。例えば０．１μｍ以下のビア間距離を第１分類に、０．１μｍよりも大きく且つ０．２μｍ以下のビア間距離を第２分類に、０．２μｍよりも大きく且つ０．４μｍ以下のビア間距離を第３分類に、０．４μｍよりも大きく且つ０．６μｍ以下のビア間距離を第４分類に、０．６μｍよりも大きく且つ０．８μｍ以下のビア間距離を第５分類に、０．８μｍよりも大きく且つ１．０μｍ以下のビア間距離を第６分類に、１．０μｍよりも大きく且つ２．０μｍ以下のビア間距離を第７分類に、２．０μｍよりも大きく且つ５．０μｍ以下のビア間距離を第８分類に、５．０μｍよりも大きく且つ１０．０μｍ以下のビア間距離を第９分類に、１０．０μｍよりも大きいビア間距離を第１０分類にそれぞれ分類する。ここで、クリティカルエリア算出の対象となるビアに関して、以上の所定の範囲の中に複数のビア間距離が存在する場合、該複数のビア間距離のうちの最小のビア間距離を、そのビアが有するスペース領域の寸法として定義する。
【００７３】
具体的には、図６（ａ）に示すように、複数のビア６１の中から選択された特定のビア（対象ビア）を始点とする４本の半直線によって区画された４領域のそれぞれにおいて、該対象ビアとそれに隣接する他のビアとの間の距離のうちの最小の距離を、前記の４領域と対応する対象ビアの１／４個分ずつが有するスペース領域の寸法とする。言い換えると、４領域のそれぞれにおいて、対象ビアから、算出された距離の２分の１の距離までの領域を、４領域と対応する対象ビアの１／４個分ずつが有するスペース領域とする。ここで、４本の半直線としては、例えば図６（ａ）に示すように、対象ビア（本実施形態では正方形状）の対角線を延長した、互いに直交する４本の境界線を用い、該各境界線によって区画された領域を前記の４領域とする。
【００７４】
すなわち、ビア６１ａを対象ビアとした場合、図６（ａ）に示すように、境界線６２ａと境界線６２ｂとによって囲まれた領域を、ビア６１ａについての第Ｉ領域（６１ａ）とし、境界線６２ｂと境界線６２ｃとによって囲まれた領域を、ビア６１ａについての第II領域（６１ａ）とし、境界線６２ｃと境界線６２ｄとによって囲まれた領域を、ビア６１ａについての第III 領域（６１ａ）とし、境界線６２ｄと境界線６２ａとによって囲まれた領域を、ビア６１ａについての第IV領域（６１ａ）とする。そして、第Ｉ領域（６１ａ）において、ビア６１ａからの距離が最も小さいビアはビア６１ｄであり、ビア６１ａとビア６１ｄとの間の距離は０．８μｍである。また、第II領域（６１ａ）において、ビア６１ａからの距離が最も小さいビアはビア６１ｂであり、ビア６１ａとビア６１ｂとの間の距離は０．２μｍである。また、第III 領域（６１ａ）において、ビア６１ａからの距離が最も小さいビアはビア６１ｃであり、ビア６１ａとビア６１ｃとの間の距離は０．６μｍである。また、第IV領域（６１ａ）においては、ビア６１ａと隣接するビアとして、ビア６１ｅとビア６１ｆとが存在するが、ビア６１ａからの距離が最も小さいビアはビア６１ｅであり、ビア６１ａとビア６１ｅとの間の距離は２．０μｍである。
【００７５】
従って、第Ｉ領域（６１ａ）については、ビア６１ａとビア６１ｄとの間の距離０．８μｍは第５分類であることから、第Ｉ領域（６１ａ）と対応するビア６１ａの１／４個分が第５分類のスペース領域を有しているものとする。また、第II領域（６１ａ）については、ビア６１ａとビア６１ｂとの間の距離０．２μｍは第２分類であることから、第II領域（６１ａ）と対応するビア６１ａの１／４個分が第２分類のスペース領域を有しているものとする。第III 領域（６１ａ）については、ビア６１ａとビア６１ｃとの間の距離０．６μｍは第４分類であることから、第III 領域（６１ａ）と対応するビア６１ａの１／４個分が第４分類のスペース領域を有しているものとする。第IV領域（６１ａ）については、ビア６１ａとビア６１ｅとの間の距離２．０μｍは第７分類であることから、第IV領域（６１ａ）と対応するビア６１ａの１／４個分が第７分類のスペース領域を有しているものとする。
【００７６】
同様に、ビア６１ｅを対象ビアとした場合も、図６（ａ）に示すように、境界線６３ａ、６３ｂ、６３ｃ及び６３ｄによって区画された４領域、つまり第Ｉ領域（６１ｅ）、第II領域（６１ｅ）、第III 領域（６１ｅ）及び第IV領域（６１ｅ）のそれぞれについて、ビア６１ａの場合と同様の処理を行なう。図６（ｂ）は、以上のようにして求められたビア６１ａ及びビア６１ｅについてのスペース領域の分類、並びにビア６１ａ及びビア６１ｅのそれぞれに隣接するビアをまとめて示している。
【００７７】
次に、ビア６１ａ及びビア６１ｅを合わせて考えてみた場合、第２分類のスペース領域を持つビアは、第II領域（６１ａ）と対応するビア６１ａの１／４個分のみであるので、第２分類のスペース領域を持つビアの合計数は１／４個となる。また、第４分類のスペース領域を持つビアは、第III 領域（６１ａ）と対応するビア６１ａの１／４個分のみであるので、第４分類のスペース領域を持つビアの合計数も１／４個となる。また、第５分類のスペース領域を持つビアは、第Ｉ領域（６１ａ）と対応するビア６１ａの１／４個分のみであるので、第５分類のスペース領域を持つビアの合計数も１／４個となる。また、第６分類のスペース領域を持つビアは、第II領域（６１ｅ）と対応するビア６１ｅの１／４個分と、第III 領域（６１ｅ）と対応するビア６１ｅの１／４個分とであるので、第６分類のスペース領域を持つビアの合計数は１／２個となる。また、第７分類のスペース領域を持つビアは、第IV領域（６１ａ）と対応するビア６１ａの１／４個分のみであるので、第７分類のスペース領域を持つビアの合計数も１／４個となる。また、第８分類のスペース領域を持つビアは、第Ｉ領域（６１ｅ）と対応するビア６１ｅの１／４個分と、第IV領域（６１ｅ）と対応するビア６１ｅの１／４個分とであるので、第８分類のスペース領域を持つビアの合計数は１／２個となる。
【００７８】
ここでは、簡単のため、ビア６１ａ及びビア６１ｅを対象として、各分類のスペース領域を持つビアの合計数の算出例を説明したが、以上の処理を、クリティカルエリアを求める対象であるビアパターンの全てのビアについて行なうことによって、第ｎ（ｎは１から１０までの整数）分類のスペース領域を有するビアの個数が求まる。
【００７９】
次に、第３ステップＳ１０３において、ビアパターンのレイアウトの再定義を行なう。具体的には、第ｎ分類のスペース領域を有するビアが、第２ステップＳ１０２で算出された個数だけ基板面上に等間隔Ｌn （ｎは第ｎ分類のｎ）でアレイ状に配置されているものと考える。尚、本実施形態では、間隔Ｌ1 を０．１μｍとし、間隔Ｌ2 を（０．１μｍ＋０．２μｍ）／２とし、間隔Ｌ3 を（０．２μｍ＋０．４μｍ）／２とし、間隔Ｌ4 を（０．４μｍ＋０．６μｍ）／２とし、間隔Ｌ5 を（０．６μｍ＋０．８μｍ）／２とし、間隔Ｌ6 を（０．８μｍ＋１．０μｍ）／２とし、間隔Ｌ7 を（１．０μｍ＋２．０μｍ）／２とし、間隔Ｌ8 を（２．０μｍ＋５．０μｍ）／２とし、間隔Ｌ9 を（５．０μｍ＋１０．０μｍ）／２とし、間隔Ｌ10を１０．０μｍとする。
【００８０】
図７は、再定義により得られたビアパターンの一例を示している。図７に示すように、例えば、第１分類のスペース領域７２を有する複数のビア７１が、基板面内においてアレイ状に等間隔Ｌ1 で配置されているものとする。すなわち、ビア７１同士の間隔はＬ1 である。また、スペース領域７２の形状は一辺がａ＋Ｌ1 の正方形であり、ビア７１の形状は一辺がａの正方形であり、スペース領域７２の中心とビア７１の中心とは一致している。第２分類から第１０分類までのスペース領域を有するビアについても同様にレイアウトの再定義を行なう。
【００８１】
次に、第４ステップＳ１０４において、図３を用いて説明したクリティカルエリアの算出を、第１分類から第１０分類までのスペース領域を有するビアのそれぞれに対して行なう。
【００８２】
すなわち、第１分類のスペース領域を有するビアの１個当たりのクリティカルエリアＣａ11（ｘ）は次の（式６−１）、（式６−２）及び（式６−３）のように表される。尚、ａはビアの一辺の長さであり、ｘは欠陥のサイズである。
【００８３】
Ｃａ11（ｘ）＝０                （０≦ｘ＜ａ／２）  ・・・（式６−１）
Ｃａ11（ｘ）＝（ａ＋ｘ）2       （ａ／２≦ｘ＜Ｌ1 ）・・・（式６−２）
Ｃａ11（ｘ）＝（ａ＋Ｌ1 ）2     （Ｌ1 ≦ｘ）        ・・・（式６−３）
同様に、第ｎ分類のスペース領域を有するビアの１個当たりのクリティカルエリアＣａn1（ｘ）は次の（式７−１）、（式７−２）及び（式７−３）のように表される。
【００８４】
Ｃａn1（ｘ）＝０                （０≦ｘ＜ａ／２）  ・・・（式７−１）
Ｃａn1（ｘ）＝（ａ＋ｘ）2       （ａ／２≦ｘ＜Ｌn ）・・・（式７−２）
Ｃａn1（ｘ）＝（ａ＋Ｌn ）2     （Ｌn ≦ｘ）        ・・・（式７−３）
また、第１分類のスペース領域を有するビアの個数がＮ1 個であるとすると、該Ｎ1 個のビアのトータルのクリティカルエリアＣａ1 （ｘ）は次の（式８−１）のように表される。
【００８５】
Ｃａ1 （ｘ）＝Ｎ1 ・Ｃａ11（ｘ）  ・・・（式８−１）
同様に、第ｎ分類のスペース領域を有するビアの個数がＮn 個であるとすると、該Ｎn 個のビアのトータルのクリティカルエリアＣａn （ｘ）は次の（式８−２）のように表される。
【００８６】
Ｃａn （ｘ）＝Ｎn ・Ｃａn1（ｘ）  ・・・（式８−２）
次に、第５ステップＳ１０５において、第４ステップＳ１０４で算出されたクリティカルエリアの情報（図４に示すクリティカルエリア情報４４）を記憶装置４２上のファイルに出力し、それによって本実施形態のパターン解析処理を終了する。
【００８７】
次に、本実施形態の歩留まり算出方法においては、第４ステップＳ１０４で算出されたクリティカルエリア情報４４、つまり記憶装置４２に格納されているクリティカルエリア情報４４と、予め求められた欠陥（ランダム欠陥不良の原因となる欠陥）の密度及び分布とに基づいて、（式４）（「課題を解決するための手段」参照）を用いて、ランダム欠陥不良を考慮したビアの歩留まりを算出することができる。以下、具体的に説明する。
【００８８】
図８（ａ）は、第１分類のスペース領域を有するビアのクリティカルエリアＣａ1 （ｘ）を、欠陥サイズｘを横軸にとって実線で模式的に示した図である（（式６−１〜３）参照）。同様に、図８（ｂ）は、第ｎ分類のスペース領域を有するビアのクリティカルエリアＣａn （ｘ）を、欠陥サイズｘを横軸にとって実線で模式的に示した図である（（式６−１〜３）参照）。尚、図８（ａ）及び（ｂ）においては、別途求めた欠陥密度の欠陥粒径分布Ｄ０（ｘ）を、欠陥サイズｘを横軸にとって破線で模式的に示している。
【００８９】
ここで、（式４）及び（式４’）（「課題を解決するための手段」参照）を用いて、前述のビアのクリティカルエリアＣａ1 （ｘ）又はＣａn （ｘ）と欠陥密度の欠陥粒径分布Ｄ０（ｘ）とを用いて、第１分類のスペース領域を有するビアについての歩留まりＹ1 、及び第ｎ分類のスペース領域を有するビアについての歩留まりＹn を次の（式９−１）及び（式９−２）で表すことができる。
【００９０】
Ｙ1 ＝ｅｘｐ（−∫Ｃａ1 （ｘ）・Ｄ０（ｘ）ｄｘ）  ・・・（式９−１）
Ｙn ＝ｅｘｐ（−∫Ｃａn （ｘ）・Ｄ０（ｘ）ｄｘ）  ・・・（式９−２）
従って、ランダム欠陥不良を考慮した、全てのビアについての歩留まりＹを、次の（式１０）を用いて、言い換えると、第１分類から第ｎ分類までのスペース領域を有するビアの歩留まり同士の積の形で求めることができる。
【００９１】
Ｙ＝Ｙ1 ×Ｙ2 ×  ・・・  ×Ｙn-1 ×Ｙn   ・・・（式１０）
以上のように、本実施形態によると、電子デバイスにおける複数のビアのサイズ、ランダム欠陥不良の原因となる欠陥のサイズ、及び複数のビアのうちの任意の隣接ビア間距離を用いて、複数のビアのうちの任意のビアにおけるクリティカルエリアを求める。このため、求めたクリティカルエリアを用いて、ランダム欠陥に対するビアの不良率を簡単且つ正確に算出できる。すなわち、求めたクリティカルエリアと、予め求められた欠陥（ビアのランダム欠陥不良の原因となる欠陥）の密度及び分布とに基づいて、ランダム欠陥不良に関するビアの不良率、つまり歩留まりを簡単且つ正確に算出できる。従って、高集積化されたＬＳＩの複雑なパターンに対しても、高精度な歩留まり算出、つまり実製品の歩留まりに極めて近い歩留まりの算出を高速で行なうことができる。
【００９２】
尚、本実施形態において、第３ステップＳ１０３で第１〜第１０分類のスペース領域を有するビアについてレイアウトの再定義を行なった後、第４ステップＳ１０４で第１〜第１０分類のスペース領域を有するビアについてクリティカルエリアの算出を行なった。しかし、これに代えて、各分類のスペース領域を有するビア毎に、レイアウト再定義及びクリティカルエリア算出を順次行なってもよい。
【００９３】
また、本実施形態において、ビア及び欠陥のサイズとビア接続不良との関係を定義Ａ〜Ｅのように定義したが、該関係の定義は特に限定されるものではなく、例えばプロセスや製造装置等の状況に応じて適宜最適化すればよい。例えば、定義Ａではビア形状が正方形であると定義したが、これに代えて、他の多角形や円形等であると定義してもよい。また、定義Ｂでは欠陥形状が正方形であると定義したが、これに代えて、他の多角形や円形等であると定義してもよい。さらに、ビア又は欠陥の形状において、多角形の角が滑らかな形状を有しているとしてもよい。また、定義Ｃ〜Ｅに代えて、他の定義、例えば欠陥のサイズがビアのサイズよりも大きい場合にのみビア接続不良が発生するという定義を用いてもよい。また、定義Ｅに代えて、他の定義、例えばビアの面積の２分の１以上が欠陥で覆われた場合にビア接続不良が発生するという定義を用いてもよい。尚、以上のように不良発生条件の定義方法を変更した場合には、それに応じて、スペース領域の形状の定義（例えば図２）やクリティカルエリアの計算式（例えば（式６−１〜３）、（式７−１〜３））を変更する必要がある。
【００９４】
また、第２ステップＳ１０２におけるビア間距離の分類方法は、本実施形態の分類方法に限られるものではなく、また、ビア間距離の分類数も１０に限られるものではない。
【００９５】
また、本実施形態において、第２ステップＳ１０２で、対象ビアを始点とする４本の半直線によって区画された４領域のそれぞれにおいて、該対象ビアとそれに隣接する他のビアとの間の距離のうちの最小の距離を対象ビアの１／４個分ずつが有するスペース領域の寸法とした。しかし、これに限らず、対象ビアを始点とするｎ（ｎは２以上の整数）本の半直線によって区画されたｎ領域のそれぞれにおいて、該対象ビアとそれに隣接する他のビアとの間の距離のうちの最小の距離を対象ビアの１／ｎ個分ずつが有するスペース領域の寸法としてもよい。このとき、各領域の大きさは均等又はほぼ均等であることが好ましい。或いは、対象ビアとそれに隣接する他のビアとの間の距離を算出して、対象ビアから、算出された距離の２分の１の距離までの領域を対象ビアが有するスペース領域として定義してもよい。
【００９６】
また、本実施形態において、例えば第１ステップＳ１０１と第２ステップＳ１０２との間に、ビアパターンのレイアウトデータにおけるダミーパターン（製品の実使用時に機能しないパターン：例えばリソグラフィ精度向上のためのダミー配線パターン等）が配置されている領域を、クリティカルエリアを算出する対象領域から除外する工程をさらに備えていることが好ましい。このようにすると、実製品の歩留まりには関係しないダミーパターンを除外してクリティカルエリアの算出を精度良く行なうことができるので、該クリティカルエリアを用いて、実製品の歩留まりに近い、より高精度な歩留まりを算出することができる。
【００９７】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置について、複数のビアを有する半導体装置等の電子デバイスのパターン解析及び歩留まり算出を対象として、図面を参照しながら説明する。
【００９８】
本変形例においても、第１の実施形態と同様に、ビアの不良（ビア接続不良）をオープン不良とショート不良とに分けて、そのうちのオープン不良に起因するビアの歩留まりを算出する。但し、本変形例においては、第１の実施形態と異なり、ビアのオープン不良をさらにソフトオープン不良とハードオープン不良とに区別する。ここで、テストチップの評価結果をショート、ソフトオープン及びハードオープンのそれぞれに分類して歩留まり算出を行なう必要がある。また、テストチップのレイアウトデータに基づいてクリティカルエリアを算出する場合にも、上層配線、下層配線及びビアのそれぞれについて別々にショートクリティカルエリア、ソフトオープンクリティカルエリア及びハードオープンクリティカルエリアを求める必要がある。
【００９９】
具体的には、ソフトオープンクリティカルエリア及びハードオープンクリティカルエリアの算出にあたっては、所定の寸法よりも大きい欠陥の存在によってビアがハードオープンする領域（ハードオープン領域）と、当該欠陥の存在によってビアがソフトオープンする領域（ソフトオープン領域）とを分ける。
【０１００】
図９（ａ）は、ビアのレイアウトデータがハードオープン領域とソフトオープン領域とに分けられた様子の一例を示している。
【０１０１】
図９（ａ）に示すように、ビア１１０は、ビア１１０と中心が一致し且つビア１１０との相似比が２対１となるハードオープンクリティカルエリア算出用ビア領域１１０Ａと、ビア１１０におけるハードオープンクリティカルエリア算出用ビア領域１１０Ａを除く領域であるソフトオープンクリティカルエリア算出用ビア領域１１０Ｂとに分けられている。すなわち、ビア１１０の径がＡであるとすると、ハードオープンクリティカルエリア算出用ビア領域１１０Ａの径はＡ／２であり、ソフトオープンクリティカルエリア算出用ビア領域１１０Ｂの幅はＡ／４である。
【０１０２】
ここで、不良の原因となる欠陥の大きさがビア径Ａの２分の１以上の大きさであると仮定して、図９（ｂ）に示すように、ビア径Ａの２分の１以上の大きさを持つ欠陥１１１がハードオープンクリティカルエリア算出用ビア領域１１０Ａに僅かでも重なった状態をハードオープン不良と判断する。また、図９（ｃ）に示すように、ビア径Ａの２分の１以上の大きさを持つ欠陥１１１がソフトオープンクリティカルエリア算出用ビア領域１１０Ｂのみと重なった状態をソフトオープン不良と判断する。
【０１０３】
以上のことを前提として、第１の実施形態の方法によりクリティカルエリアの算出を行なう。具体的には、まず、第１の実施形態における「ビア（例えば図３（ｃ）のビア３１）」を「ハードオープンクリティカルエリア算出用ビア領域（例えば図９（ａ）のハードオープンクリティカルエリア算出用ビア領域１１０Ａ）」と置き換えてクリティカルエリアの算出を行ない、その結果を「ハードオープンクリティカルエリア」と定義する。続いて、実際のビアのデータに基づいて第１の実施形態により計算したクリティカルエリアから、前記の「ハードオープンクリティカルエリア」を除くことによって「ソフトオープンクリティカルエリア」を算出することができる。
【０１０４】
本変形例によると、ビアのクリティカルエリアとして、ハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを算出するため、ビアのソフトオープン不良に関するクリティカルエリアつまりは歩留まりをビアのハードオープン不良と区別して求めることができる。
【０１０５】
尚、本変形例に係るパターン解析方法により得られた各クリティカルエリアに基づいて、ランダム欠陥不良を考慮したビアの歩留まりを算出する方法は第１の実施形態と同様である。また、本変形例に係るパターン解析方法及び歩留まり算出方法の実施も、第１の実施形態と同様のパターン解析装置（図４参照）及び歩留まり算出装置により可能である。
【０１０６】
また、本変形例において、ビアのオープン不良を、１条件のソフトオープン不良と１条件のハードオープン不良とに、つまり合計２条件のオープン不良に分類した。しかし、これに代えて、例えばソフトオープン不良を、動作不良の原因となるソフトオープン不良と信頼性不良になるソフトオープン不良、つまり２種類の条件の不良に分類してもよいし、又は３種類以上の条件の不良に分類してもよい。すなわち、本変形例において、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出してもよい。
【０１０７】
また、本変形例において、ビアに対するハードオープンクリティカルエリア算出用ビア領域の相似比は特に限定されるものではなく、ビア形成のプロセス条件に応じて適宜決定すればよい。具体的には、当該相似比を５対１以上で且つ５対４以下の範囲（本変形例では２対１）に設定してもよい。また、不良の原因となる欠陥の大きさも特に限定されるものではなく、例えば前記の相似比を２対１（１／２）に設定した場合には欠陥の寸法をビアの寸法を１／２倍した値以上に設定してもよいし、例えば前記の相似比を５対１（１／５）に設定した場合には欠陥の寸法をビアの寸法を１／５倍した値以上に設定してもよい。
【０１０８】
（第２の実施形態）
以下、本発明の第２の実施形態に係るパターン解析方法及びパターン解析装置について、複数のビアを有する半導体装置等の電子デバイスのパターン解析を対象として、図面を参照しながら説明する。
【０１０９】
本実施形態の特徴は、第１の実施形態と異なり、従来より広く一般的に使用されているジオメトリ法（例えば非特許文献６参照）やモンテカルロ法（例えば非特許文献７参照）等の手法を用いて、第１の実施形態の変形例で説明した、ハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを算出することである。
【０１１０】
図１０（ａ）〜（ｃ）は、モンテカルロ法を用いた場合を例として、本実施形態のクリティカルエリア算出方法を説明する図である。
【０１１１】
まず、第１の実施形態の変形例と同様に、図１０（ａ）に示すように、各ビア１２０を、ビア１２０と中心が一致し且つビア１２０との相似比が２対１となるハードオープンクリティカルエリア算出用ビア領域１２０Ａと、ビア１２０におけるハードオープンクリティカルエリア算出用ビア領域１２０Ａを除く領域であるソフトオープンクリティカルエリア算出用ビア領域１２０Ｂとに分ける。
【０１１２】
次に、モンテカルロ法を用いて、不良の要因となるサイズ以上のサイズを持つ欠陥を、複数のビアを有する半導体装置等の電子デバイス上に散布した場合に実際に不良になる欠陥の数の、散布した欠陥の総数に対する割合に基づいてクリティカルエリアを算出する。実際の計算では１ｍｍ2 あたり例えば１００００個程度の欠陥を散布する。また、散布する欠陥のサイズとして、不良の要因となりうるサイズ以上である数十種類のサイズを用いる。
【０１１３】
図１０（ｂ）は、ビア１２０の寸法の３／５程度の寸法を持つ欠陥１２１を散布した場合の様子を示しており、２／１０の割合でハードオープン不良が生じていると共に３／１０の割合でソフトオープン不良が生じている。
【０１１４】
図１０（ｃ）は、ビア１２０と同程度の寸法を持つ欠陥１２２を散布した場合の様子を示しており、３／１０の割合でハードオープン不良が生じていると共に４／１０の割合でソフトオープン不良が生じている。
【０１１５】
尚、図１０（ｂ）及び（ｃ）において、ハードオープン不良及びソフトオープン不良の判断基準は第１の実施形態の変形例と同様であるとする。
【０１１６】
以上に説明したように、第２の実施形態によると、ビアのクリティカルエリアとして、ハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを算出するため、ビアのソフトオープン不良に関するクリティカルエリアつまりは歩留まりをビアのハードオープン不良と区別して求めることができる。
【０１１７】
尚、本実施形態に係るパターン解析方法の実施は、第１の実施形態と同様のパターン解析装置（図４参照）により可能である。すなわち、本実施形態に係るパターン解析方法を実施するための装置は、例えば、該方法の実施に必要な各種データを格納する記憶装置と、該方法を実行し且つそれにより得られた結果を主力するＣＰＵとを備えている。
【０１１８】
また、本実施形態において、ビアのオープン不良を、１条件のソフトオープン不良と１条件のハードオープン不良とに、つまり合計２条件のオープン不良に分類した。しかし、これに代えて、例えばソフトオープン不良を、動作不良の原因となるソフトオープン不良と信頼性不良になるソフトオープン不良、つまり２種類の条件の不良に分類してもよいし、又は３種類以上の条件の不良に分類してもよい。すなわち、本変形例において、少なくともハードオープンクリティカルエリア及びソフトオープンクリティカルエリアを含む２種類以上のオープンクリティカルエリアを算出してもよい。
【０１１９】
また、本実施形態において、ビアに対するハードオープンクリティカルエリア算出用ビア領域の相似比は特に限定されるものではなく、ビア形成のプロセス条件に応じて適宜決定すればよい。具体的には、当該相似比を５対１以上で且つ５対４以下の範囲（本実施形態では２対１）に設定してもよい。また、不良の原因となる欠陥の大きさも特に限定されるものではなく、例えば前記の相似比を２対１（１／２）に設定した場合には欠陥の寸法をビアの寸法を１／２倍した値以上に設定してもよいし、例えば前記の相似比を５対１（１／５）に設定した場合には欠陥の寸法をビアの寸法を１／５倍した値以上に設定してもよい。
【０１２０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る歩留まり算出方法及び歩留まり算出装置について、複数のビアを有する半導体装置等の電子デバイスの歩留まり算出を対象として、図面を参照しながら説明する。
【０１２１】
図１１（ａ）は、本実施形態で使用されるテストチップの平面構成を示している。図１１（ａ）に示すように、テストチップ上には、下層配線１０１と上層配線１０２とそれらを接続するビア１０３とから構成されるビアチェーンが設けられている。
【０１２２】
以下、図１１（ａ）に示すテストチップを実際に利用してビアの歩留まりを求めると共に求めた歩留まりに基づいてビアの欠陥密度を求める方法について詳述する。
【０１２３】
まず、ビアチェーンのレイアウトを用いて、上層配線、下層配線及びビアのそれぞれのクリティカルエリアＥｃａlower 、Ｅｃａupper 及びＥｃａvia を求める。ここで、モンテカルロ法や配線幅拡張法等の従来からある方法（ビアのクリティカルエリア算出については例えば非特許文献５参照）による図形処理等を用いてもよい。
【０１２４】
次に、上層配線オープンショート評価用のテストチップ等、例えば図１１（ｂ）に示すようなsnake and comb状等のテストチップ等を用いて、上層配線の欠陥密度Ｄ０upper を求める。これにより、上層配線の欠陥密度Ｄ０upper と上層配線のクリティカルエリアＥｃａupper とから、上層配線の歩留まりＹupper を、前記（式５−１）から得られるＹupper ＝ｅｘｐ（−（Ｄ０upper ×Ｅｃａupper ））の関係式に従って算出することができる。
【０１２５】
次に、下層配線オープンショート評価用のテストチップ等、例えば図１１（ｃ）に示すようなsnake and comb状等のテストチップ等を用いて、下層配線の欠陥密度Ｄ０lower を求める。これにより、下層配線の欠陥密度Ｄ０lower と下層配線のクリティカルエリアＥｃａlower とから、下層配線の歩留まりＹlower を、前記（式５−１）から得られるＹlower ＝ｅｘｐ（−（Ｄ０lower ×Ｅｃａlower ））の関係式に従って算出することができる。
【０１２６】
次に、図１１（ａ）に示すテストチップ上のビアチェーンの歩留まりＹchain を測定評価により求める。
【０１２７】
次に、これまでに算出されたＹchain 、Ｙupper 及びＹlower を用いて、ビアの歩留まりＹvia を、前記（式５−２）つまりＹvia ＝Ｙchain ／（Ｙlower ×Ｙupper ）に従って算出する。このように、ビアチェーンについて算出された歩留まりを、下層配線及び上層配線のそれぞれの歩留まりによって除し、それによってビアのみの歩留まりを算出することができる。
【０１２８】
次に、これまでに算出されたＹvia 及びＥｃａvia を用いて、ビアの欠陥密度Ｄ０via を、前記（式５−３）つまりＤ０via ＝−ｌｎ（Ｙvia ）／Ｅｃａvia に従って算出する。
【０１２９】
以上に説明したように、第３の実施形態によると、ビアの歩留まり算出に広く用いられているビアチェーンの歩留まりから、ビアのみに関する歩留まりを分離して求めることができるため、実際の製品の歩留まりに影響を及ぼす工程を正確に抽出することができるので、該抽出結果を活用して歩留まり改善策の選定等を迅速に行なうことができる。
【０１３０】
尚、本実施形態に係る歩留まり算出方法の実施は、第１の実施形態と同様の歩留まり算出装置により可能である。すなわち、本実施形態に係る歩留まり算出方法を実施するための装置は、例えば、該方法の実施に必要な各種データを格納する記憶装置と、該方法を実行し且つそれにより得られた結果を主力するＣＰＵとを備えている。
【産業上の利用可能性】
【０１３１】
本発明は、半導体装置等の電子デバイスにおけるビアの歩留まりを求めるための方法及び装置に関し、ランダム欠陥不良を考慮してビアの歩留まりを算出できるという効果、ビアの歩留まりを他の構成要素の歩留まりから分離して求めることができるという効果、及びビアのソフトオープン不良に関するクリティカルエリアや歩留まりをハードオープン不良と区別して求めることができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１３２】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置における、ビアのサイズ及び欠陥のサイズと、ビア接続不良との関係を説明するための図である。
【図２】本発明の第１の実施形態に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置における、ビア同士の間のスペース領域を説明するための図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置における、クリティカルエリアを説明するための図である。
【図４】本発明の第１の実施形態に係るパターン解析装置の構成例を示す図である。
【図５】本発明の第１の実施形態に係るパターン解析方法のフローチャートである。
【図６】（ａ）は、本発明の第１の実施形態に係るパターン解析方法においてクリティカルエリアを求める対象となるビアパターンのレイアウトの一部分を示す図であり、（ｂ）は、本発明の第１の実施形態に係るパターン解析方法において求められたビアのスペース領域の分類を示す図である。
【図７】本発明の第１の実施形態に係るパターン解析方法におけるビアパターンのレイアウトの再定義により得られたビアパターンの一例を示す図である。
【図８】（ａ）は、本発明の第１の実施形態に係るパターン解析方法により得られた、第１分類のスペース領域を有するビアのクリティカルエリアＣａ1 （ｘ）を、欠陥サイズｘを横軸にとって欠陥密度の欠陥粒径分布Ｄ０（ｘ）と共に示した図であり、（ｂ）は、本発明の第１の実施形態に係るパターン解析方法により得られた、第ｎ分類のスペース領域を有するビアのクリティカルエリアＣａn （ｘ）を、欠陥サイズｘを横軸にとって欠陥密度の欠陥粒径分布Ｄ０（ｘ）と共に示した図である。
【図９】（ａ）は、本発明の第１の実施形態の変形例に係るパターン解析方法においてビアのレイアウトデータがハードオープン領域とソフトオープン領域とに分けられた様子の一例を示す図であり、（ｂ）は、本発明の第１の実施形態の変形例に係るパターン解析方法におけるハードオープン不良の判断基準を示す図であり、（ｃ）は、本発明の第１の実施形態の変形例に係るパターン解析方法におけるソフトオープン不良の判断基準を示す図である。
【図１０】（ａ）〜（ｃ）は、本発明の第２の実施形態に係るパターン解析方法を説明する図である。
【図１１】（ａ）は、本発明の第３の実施形態に係る歩留まり算出方法で使用される、ビアチェーンを有するテストチップの平面構成を示す図であり、（ｂ）は、本発明の第３の実施形態に係る歩留まり算出方法で使用される、上層配線オープンショート評価用のテストチップの平面構成を示す図であり、（ｃ）は、本発明の第３の実施形態に係る歩留まり算出方法で使用される、下層配線オープンショート評価用のテストチップの平面構成を示す図である。
【図１２】（ａ）はビアチェーンの平面構成の一例を示す図であり、（ｂ）はビアチェーンにおける下層配線不良、上層配線不良及びビア不良を示す図である。
【符号の説明】
【０１３３】
１１    ビア
１３ａ、１３ｂ、１３ｃ    欠陥
２１ａ、２１ｂ、２１ｃ、２１ｄ    ビア
２２ａ、２２ｂ、２２ｃ、２２ｄ    スペース領域
３１    ビア
３２    スペース領域
３３ａ、３３ｂ、３３ｃ    欠陥
３４ｂ、３４ｃ    欠陥の中心
３５ｂ、３５ｃ    クリティカルエリア
４０    パターン解析装置
４１    主制御部
４２    記憶装置
４３    パターンレイアウトデータ
４４    クリティカルエリア情報
６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ、６１ｈ    ビア
７１    ビア
７２    スペース領域
１０１    下層配線
１０２    上層配線
１０３    ビア
１１０    ビア
１１０Ａ  ハードオープンクリティカルエリア算出用ビア領域
１１０Ｂ  ソフトオープンクリティカルエリア算出用ビア領域
１１１    欠陥
１２０    ビア
１２０Ａ  ハードオープンクリティカルエリア算出用ビア領域
１２０Ｂ  ソフトオープンクリティカルエリア算出用ビア領域
１２１    欠陥
１２２    欠陥
【図１】
2006019690.tif 000003
【図２】
2006019690.tif 000004
【図３】
2006019690.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006019690.tif 000009
【図８】
2006019690.tif 000010
【図９】
2006019690.tif 000011
【図１０】
2006019690.tif 000012
【図１１】
2006019690.tif 000013
【図１２】
2006019690.tif 000014