(57)【要約】      （修正有）【課題】  チャージポンプ式昇圧回路を用いるＣＭＯＳイメージセンサにおいてチャージポンプ動作に起因する雑音を低減する。【解決手段】  ＣＭＯＳイメージセンサは、画素回路の配列と、配列の一画素行を相関二重サンプリングする手段と、配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段と、チャージポンプ式昇圧手段のポンピング動作による雑音が相関二重サンプリングに影響することを防止する防止手段とを備える。防止手段は、チャージポンプ式昇圧手段のポンピング動作を禁止する手段でもよい。チャージポンプ式昇圧手段は、与えられるクロックに応じた昇圧出力を与える昇圧回路と、昇圧出力が所定の昇圧電圧に一致するようにクロックを生成するクロック発生回路を備え、かつ前記のポンピング動作を禁止する手段が、クロック発生回路の出力を昇圧回路に与えないようにする手段からなる。【選択図】図１
2006019971.tif 000002
【特許請求の範囲】
【請求項１】
画素回路の配列と、
前記配列の一画素行を相関二重サンプリングする手段と、
前記配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段と、
前記チャージポンプ式昇圧手段のポンピング動作による雑音が前記相関二重サンプリングに影響することを防止する防止手段とを備えた
ことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記防止手段は、前記チャージポンプ式昇圧手段のポンピング動作を禁止する手段からなる
ことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記チャージポンプ式昇圧手段は、
与えられるクロックに応じた昇圧出力を与える昇圧回路と、
前記昇圧出力が前記所定の昇圧電圧に一致するように前記クロックを生成するクロック発生回路を備え、かつ
前記のポンピング動作を禁止する手段が、前記クロック発生回路の出力を前記昇圧回路に与えないようにする手段からなる
ことを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
【請求項４】
前記の防止する期間に論理０となる制御信号を生成する手段をさらに備え、
前記の与えないようにする手段が、前記クロック発生回路からの前記クロックと前記制御信号との論理積を前記昇圧回路に与える手段からなる
ことを特徴とする請求項３記載のＣＭＯＳイメージセンサ。
【請求項５】
前記の防止する期間は、前記相関二重サンプリングのＮ読み出しの終了時からＳ読み出しの終了時の期間を少なくとも含む期間である
ことを特徴とする請求項１乃至４の何れか一項に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記の防止する期間は、水平ブランキング期間である
ことを特徴とする請求項１乃至４の何れか一項に記載のＣＭＯＳイメージセンサ。
【請求項７】
画素回路の配列と、この配列の一画素行を相関二重サンプリングする手段と、前記配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段とを備えたＣＭＯＳイメージセンサにおいて、
前記チャージポンプ式昇圧手段のポンピング動作による雑音が前記相関二重サンプリングに影響することを防止する防止ステップを含む
ことを特徴とするポンピング動作による雑音を低減する方法。
【請求項８】
前記防止ステップは、前記チャージポンプ式昇圧手段のポンピング動作を禁止するステップからなる
ことを特徴とする請求項７記載のポンピング動作による雑音を低減する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプによる昇圧回路を用いるＣＭＯＳイメージセンサに関し、さらに詳細には、このようなＣＭＯＳ（complementary metal oxide semiconductor）イメージセンサにおいてチャージポンプ動作に起因する雑音を低減する技術に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサにおいてある程度の画質を確保するためには、センサの電源電圧を超える高電圧が一般に必要となる。この高電圧を得るのに比較的小型化が容易でＩＣ化しやすいチャージポンプが用いられることが多い。しかし、この場合、ポンピング動作による雑音が問題となる。本発明は、チャージポンプにより昇圧を行うＣＭＯＳイメージセンサにおいてポンピング動作に起因する雑音を軽減する技術に関する。
【０００３】
チャージポンプ式昇圧回路を用いて発生させた高電圧を利用するＣＣＤ撮像素子において昇圧クロックが撮像信号に飛び込むことによるノイズを回避する技術は、開示されている（特許文献１）。本文献においては、ＣＣＤイメージセンサから撮像信号の出力が停止されている期間（即ち、水平ブランキング期間など）を利用して、タイミング発生回路から制御部に昇圧クロックを印加する（即ち、ポンピング動作を行う）ように、タイミング発生部のタイミング設定を行う。
【特許文献１】特開２００１−２１８１１９号公報（第７頁、図３）
【０００４】
しかし、特許文献１の技術をＣＭＯＳイメージセンサに適用すると、画素読み出しで最も重要なＣＤＳ（相関二重サンプリング）動作の期間であるブランキング期間にチャージポンプ動作を行うことになるので、不都合である。
【０００５】
なお、チャージポンプによる昇圧回路を用いるＣＭＯＳイメージセンサにおいてポンピング動作による雑音を軽減する技術は、提案されていないようである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、チャージポンプ式昇圧回路を用いながらもチャージポンプ動作に起因する雑音を低減できるＣＭＯＳイメージセンサを提供することを目的とする。
本発明は、チャージポンプ式昇圧回路を用いるＣＭＯＳイメージセンサにおいてチャージポンプ動作に起因する雑音を低減する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、一面において、画素回路の配列と、配列の一画素行を相関二重サンプリングする手段と、配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段と、チャージポンプ式昇圧手段のポンピング動作による雑音が相関二重サンプリングに影響することを防止する防止手段とを備えたＣＭＯＳイメージセンサを提供する。
【０００８】
防止手段は、チャージポンプ式昇圧手段のポンピング動作を禁止する手段でもよい。
チャージポンプ式昇圧手段は、与えられるクロックに応じた昇圧出力を与える昇圧回路と、昇圧出力が所定の昇圧電圧に一致するようにクロックを生成するクロック発生回路を備え、かつ前記のポンピング動作を禁止する手段が、クロック発生回路の出力を昇圧回路に与えないようにする手段からなる。
【０００９】
前記の防止する期間に論理０となる制御信号を生成する手段をさらに備え、前記の与えないようにする手段が、クロック発生回路からのクロックと制御信号との論理積を昇圧回路に与える手段でもよい。
【００１０】
前記の防止する期間は、相関二重サンプリングのＮ読み出しの終了時からＳ読み出しの終了時の期間を少なくとも含む期間であることが好ましい。
前記の防止する期間は、水平ブランキング期間でもよい。
【００１１】
本発明は、別の面では、画素回路の配列と、この配列の一画素行を相関二重サンプリングする手段と、配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段とを備えたＣＭＯＳイメージセンサにおいて、チャージポンプ式昇圧手段のポンピング動作による雑音が相関二重サンプリングに影響することを防止する防止ステップを含む、ポンピング動作による雑音を低減する方法を与える。
【発明の効果】
【００１２】
本発明によれば、チャージポンプ式昇圧回路を用いるＣＭＯＳイメージセンサにおいてチャージポンプ動作に起因する雑音を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態と添付図面とにより本発明を詳細に説明する。なお、複数の図面に同じ要素を示す場合には同一の参照符号を付ける。
図１は、本発明の一実施形態によりポンピング動作に起因する雑音を低減した、チャージポンプ式昇圧回路を用いるＣＭＯＳイメージセンサの構成を概念的に示すブロック図である。図１において、ＣＭＯＳイメージセンサ１は、概して、画素回路の配列（ＡＰＳ(active pixel sensor)アレイ）１、ＡＰＳアレイ１０を構成するＡＰＳを制御・駆動するピクセル制御回路２０、列アドレスを格納する垂直シフトレジスタ３０，ＡＰＳアレイ１０の各行を１行ずつＣＤＳ（相関二重サンプリング）回路５０にロードする行ロード回路４０、および行アドレスを格納する水平シフトレジスタ６０から構成される。ＡＰＳアレイ１０は、Ｍ行ｘＮ列のＡＰＳ（画素回路）１００の配列からなる。図１には、ＡＰＳ１００の代表としてｉ列（ｉ＝１，２，．．．，Ｍ）、ｊ行（ｊ＝１，２，．．．，Ｎ）の画素回路のみを図示した。また、ピクセル制御回路２０を構成する行ごとの行制御回路２００の代表として第ｊ行の行制御回路のみを示した。
【００１４】
図２Ａは、１つのＡＰＳ１００の構成とこのＡＰＳ１００を駆動する行制御回路２００の説明に必要な部分の構成のみを示す回路図である。図２Ａにおいて、ＡＰＳ１００は、光を検出して電気に変換するフォトダイオードなどの光電変換素子１０１、および４つのＣＭＯＳＦＥＴ（ＣＭＯＳ field effect transistor）からなる。光電変換素子１０１のアノードは接地され、カソードはトランジスタ１０２の一方のチャンネル電極に接続され、トランジスタ１０２の他方のチャンネル電極はリセットトランジスタ１０３の一方のチャンネル電極と増幅トランジスタ１０４のゲート電極に接続される。リセットトランジスタ１０３の他方のチャンネル電極は後述のように行制御回路２００で昇圧された高電圧ＶＤ用の導体に接続される。増幅トランジスタ１０４は、一方のチャンネル電極が高電圧ＶＤを与える導体に接続され、他方のチャンネル電極がトランジスタ１０５の一方のチャンネル電極に接続され、ゲート電極が行制御回路２００から供給される行選択信号ＳＬＣＴで制御される。トランジスタ１０５の他方のチャンネル電極は行ロード回路４０の読出し線ＶＳに接続される。トランジスタ１０２のゲートは行制御回路２００のＴＧ（transfer gate）制御信号によって制御される。リセットトランジスタ１０３のゲート電極は、行制御回路２００からのリセット制御信号ＲＳＴによって制御される。このように、ＡＰＳアレイ１０を構成する各ＡＰＳ１００は、極めて典型的な画素回路であるが、これに限らず、昇圧された電圧ＶＤで駆動される画素回路であればよい。換言すれば、本発明は、昇圧された電圧ＶＤで駆動される画素回路１００からなるＡＰＳアレイ１０を有するＣＭＯＳセンサであれば、適用することができる。
【００１５】
一方、行制御回路２００は、詳細に後述するＴＧ制御信号、行選択制御ＳＬＣＴ、およびリセット信号ＲＳＴを生成する機能を有する。チャージポンプ式昇圧回路２５０は、供給されるポンプクロック信号に応じた出力電圧ＶＤを与える昇圧回路２０１、この昇圧回路２０１の出力レベルが目標とする昇圧電圧と一致するように、昇圧回路２０１に供給するためのポンピングクロックを生成する目標電圧検出器２０２、昇圧回路２０１の出力電圧ＶＤを平滑化するコンデンサ２０３、本発明により昇圧回路２０１のポンピング動作を制御するための水平タイミング制御（ＨＴＣ）信号を発生するＨＴＣ信号発生回路２１０、目標電圧検出器２０２からのポンピングクロックをＨＴＣ信号発生回路２１０からのＨＴＣ信号でゲートするための論理積回路２２０からなる。なお、昇圧回路２０１と目標電圧検出器２０２で構成されるチャージポンプ式昇圧回路は、適切なものであれば如何なる回路でもよい。
【００１６】
図２Ｂは、図２Ａの昇圧回路２５０においてＨＴＣ信号発生回路２１０の出力が論理１の場合の出力電圧ＶＤの波形を示す図である。図２Ｂから分かるように昇圧電圧ＶＤは、目標電圧検出器２０２からのポンピングクロックに同期したのこぎり波形となる。
【００１７】
図３Ａは、図１のＣＭＯＳイメージセンサ１における１水平走査線（１Ｈ）の期間の動作を説明するための図である。図３Ａは、画素アレイ１０とＣＤＳ回路５０との間の１Ｈごとのロードと水平転送出力（水平スキャン）とを示す図である。画素アレイ１０の各画素行は、行選択信号ＳＬＣＴにより選択さると、水平ブランキング（図３Ａにおいてハッチングで示した期間）中に行ロード回路４０を介してＣＤＳ回路５０にロードされると同時に、ＣＤＳ処理が行われ、続く、水平スキャン期間に、順次水平方向に転送され出力される。
【００１８】
図３Ｂは、水平走査期間（点の網掛けで示した期間）と水平ブランキング期間（ハッチングで示した期間）に行われる画素回路１００と行制御回路２００との動作を説明するためのタイミングチャートである。図３Ｂにおいては、横方向（時間方向）大小の比は必ずしも現実を反映していない点に注意を要する。例えば、実際には、水平方向スキャンの期間は、水平ブランキング期間より遙かに長いが、水平ブランキング期間の動作を説明する都合上、両者の長さをほぼ同じに描いた。
【００１９】
まず、図３Ｂの中段のポンプ停止制御なし（従来技術）の動作を説明する。これは、図２Ａの行制御回路２００において、ＨＴＣ信号発生回路２１０の出力を常に論理１に固定した場合の動作に相当する。図３Ｂにおいて、まず、水平方向スキャンの場合、周知の適切なタイミングで、制御信号ＲＳＴを論理１にし、さらにＲＳＴ信号が論理１の期間中、制御信号ＴＧを論理１にする。これにより、光電変換素子１０１を所定の電圧まで充電する。
【００２０】
水平ブランキング期間では、現在の画素行（ｊ）のＳＬＣＴ信号を論理１に維持することにより現在の画素行（ｊ）を選択した状態で、まずＲＳＴ信号を所定の期間だけ論理１にすることにより、トランジスタ１０５の読出し線ＶＳにＮレベルが現れ、所定の期間だけ制御信号ＴＧを論理１にすることにより、トランジスタ１０５の読出し線ＶＳにＮ＋Ｓレベルが現れるので、これらのＮレベルとＮ＋Ｓレベルを適切なタイミングで、即ち、ＣＤＳ_ＳＨ（サンプルアンドホールド）信号のＮおよびＮ＋Ｓと記したタイミングでＣＤＳ_ＳＨを論理１にすることにより、標本化する。このようにして、ＮおよびＮ＋Ｓのタイミングで標本化された読出し線ＶＳの２つの信号レベルの差を取ることにより、信号成分Ｓを求めることができる（相関二重サンプリング）。
【００２１】
しかし、仮に、図３Ｂに示すように、タイミングＮの終了時からタイミングＮ＋Ｓの終了時までの間に昇圧回路２０１にポンピングクロックが入ると、出力電圧ＶＤにノコギリ波が現れ、これがノイズとして読出し線ＶＳに現れる（即ち、Ｎ＋Ｓのレベルがノイズにより誤差を生じる）ので、ＣＤＳの結果は露光量を反映する値にならなくなる。
【００２２】
そこで、本発明により、少なくともＣＤＳ処理の光電変換素子１０１のカソードの電位を獲得する期間、即ち、サンプルタイミングＮ（Ｎ読み出し）の終了時からサンプルタイミング（Ｎ＋Ｓ）（「Ｓ読み出し」と称する）の終了時までの期間は、昇圧回路２０１のポンピング動作を禁止することとする。このようにすることにより、少なくともＮ読み出しの修了時からＳ読み出しの修了時までの期間は、ポンピングによるノイズの影響は受けずに済むので、ポンピングによるノイズの影響を軽減することができる。
【００２３】
図４は、好ましい水平タイミング制御（ＨＴＣ）信号の例である。図４に示すように、水平ブランキング期間にわたってＨＴＣ信号を論理０とし、ポンピング動作を禁止するほうがＣＤＳ処理に全く影響を与えずに済み、さらに、ＨＴＣ信号発生回路２１０の構成も簡単になるので、好ましい。
【００２４】
以上述べたように、本発明によれば、ポンピング動作によるノイズの影響を軽減することができる。
以上は、本発明の説明のために実施例を掲げたに過ぎない。したがって、本発明の技術思想または原理に沿って上述の実施例に種々の変更、修正または追加を行うことは、当業者には容易である。
【００２５】
例えば、ＨＴＣ信号の論理０の期間は、Ｎ読み出しの修了時からＳ読み出しの終了時までの期間を含み、かつＡＰＳ１００の動作に支障のない期間であれば、図４の例に限らず、自由に決定することができる。
【００２６】
また、ＡＰＳ１００の回路構成も、図２Ａの回路に限らず、チャージポンプ式昇圧回路で昇圧した電圧を用いる画素回路であれば何でもよい。
また、昇圧電圧を前記ＲＳＴ、ＳＬＣＴ、ＴＧなどの信号に使用してもよいことは言うまでもない。
【００２７】
（付記１）画素回路の配列と、
前記配列の一画素行を相関二重サンプリングする手段と、
前記配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段と、
前記チャージポンプ式昇圧手段のポンピング動作による雑音が前記相関二重サンプリングに影響することを防止する防止手段とを備えた
ことを特徴とするＣＭＯＳイメージセンサ。
【００２８】
（付記２）前記防止手段は、前記チャージポンプ式昇圧手段のポンピング動作を禁止する手段からなる
ことを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００２９】
（付記３）前記チャージポンプ式昇圧手段は、
与えられるクロックに応じた昇圧出力を与える昇圧回路と、
前記昇圧出力が前記所定の昇圧電圧に一致するように前記クロックを生成するクロック発生回路を備え、かつ
前記のポンピング動作を禁止する手段が、前記クロック発生回路の出力を前記昇圧回路に与えないようにする手段からなる
ことを特徴とする付記２記載のＣＭＯＳイメージセンサ。
【００３０】
（付記４）前記の防止する期間に論理０となる制御信号を生成する手段をさらに備え、
前記の与えないようにする手段が、前記クロック発生回路からの前記クロックと前記制御信号との論理積を前記昇圧回路に与える手段からなる
ことを特徴とする付記３記載のＣＭＯＳイメージセンサ。
【００３１】
（付記５）前記の防止する期間は、前記相関二重サンプリングのＮ読み出しの終了時からＳ読み出しの終了時の期間を少なくとも含む期間である
ことを特徴とする付記１乃至４の何れか一項に記載のＣＭＯＳイメージセンサ。
【００３２】
（付記６）前記の防止する期間は、水平ブランキング期間である
ことを特徴とする付記１乃至４の何れか一項に記載のＣＭＯＳイメージセンサ。
（付記７）画素回路の配列と、この配列の一画素行を相関二重サンプリングする手段と、前記配列を構成する画素回路に昇圧した所定の昇圧電圧を供給するチャージポンプ式昇圧手段とを備えたＣＭＯＳイメージセンサにおいて、
前記チャージポンプ式昇圧手段のポンピング動作による雑音が前記相関二重サンプリングに影響することを防止する防止ステップを含む
ことを特徴とするポンピング動作による雑音を低減する方法。
【００３３】
（付記８）前記防止ステップは、前記チャージポンプ式昇圧手段のポンピング動作を禁止するステップからなる
ことを特徴とする付記７記載のポンピング動作による雑音を低減する方法。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態によるＣＭＯＳイメージセンサの構成を概念的に示すブロック図である。
【図２Ａ】図１の画素回路１００の構成を示す回路図である。
【図２Ｂ】昇圧電圧ＶＤを発生するチャージポンプ式昇圧回路の構成を示す回路図である。
【図２Ｃ】図２Ａの昇圧回路２５０においてＨＴＣ信号発生回路２１０の出力が論理１の場合の出力電圧ＶＤの波形を示す図である。
【図３Ａ】１Ｈごとの画素行ロードと水平スキャンのようすを示す図である。
【図３Ｂ】画素回路１００と行制御回路２００との動作を説明するためのタイミングチャートである。
【図４】好ましい水平タイミング制御（ＨＴＣ）信号の例である。
【符号の説明】
【００３５】
１  ＣＭＯＳイメージセンサ
１０  ＡＰＳアレイ
２０  ピクセル制御回路
３０  垂直シフトレジスタ
４０  画素行ロード回路
５０  ＣＤＳ回路
６０水平シフトレジスタ
１００  画素回路（ＡＰＳ）
１０１  フォトダイオードＰＤ
２００  行制御回路２００
１０２〜１０５  ＣＭＯＳトランジスタ
２０１  昇圧回路
２０２  目標電圧検出器
２０３  平滑コンデンサ
２１０  水平タイミング制御（ＨＴＣ）信号発生器
２２０  論理積回路
２５０  昇圧回路
【図１】
2006019971.tif 000003
【図２Ａ】
2006019971.tif 000004
【図２Ｂ】
2006019971.tif 000005
【図２Ｃ】
2006019971.tif 000006
【図３Ａ】
2006019971.tif 000007
【図３Ｂ】
2006019971.tif 000008
【図４】
2006019971.tif 000009