(57)【要約】【課題】ビット線からの電気的影響による記憶データの破壊を起こし難くすることができるメモリセルと、これを用いた半導体記憶装置を提供する。【解決手段】読み出し時および書き込み時の何れにおいても、ノードＮ１，Ｎ２とビット線ＢＬ，ＸＢＬとが従来の６トランジスタ型ＳＲＡＭセルのようにトランジスタスイッチで直接電気的に接続されることがなく、ＭＯＳトランジスタＱ１，Ｑ３，Ｑ５，Ｑ７のゲート−ドレイン間、もしくはゲート−ソースの間の高いインピーダンスによって電気的に分離されているため、これらのビット線からの電気的影響による記憶データの破壊を起こし難くすることができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１のノードの信号レベルを保持する記憶回路と、
第１のビット線と基準電位との間に接続され、上記第１のノードの信号レベルに応じてオンまたはオフする第１のトランジスタと、
上記第１のビット線もしくは上記基準電位と上記第１のトランジスタとを接続する配線上に挿入され、入力される読み出し制御信号に応じてオンまたはオフする第２のトランジスタと、
を有するメモリセル。
【請求項２】
上記記憶回路は、第２のノードの信号レベルを、上記第１のノードの信号レベルに対して相補的なレベルに保持し、
第２のビット線と上記基準電位との間に接続され、上記第２のノードの信号レベルに応じて上記第１のトランジスタと相補的にオンまたはオフする第３のトランジスタと、
上記第２のビット線もしくは上記基準電位と上記第３のトランジスタとを接続する配線上に挿入され、上記読み出し制御信号に応じて上記第２のトランジスタと共通にオンまたはオフする第４のトランジスタと、を有する、
請求項１に記載のメモリセル。
【請求項３】
上記第１のノードと上記基準電位との間に接続され、上記第１のビット線から入力される書き込み信号に応じてオンまたはオフする第５のトランジスタと、
上記第１のノードもしくは上記基準電位と上記第５のトランジスタとを接続する配線上に挿入され、入力される書き込み制御信号に応じてオンまたはオフする第６のトランジスタと、
上記第２のノードと上記基準電位との間に接続され、上記第２のビット線から入力される書き込み信号に応じて上記第５のトランジスタと相補的にオンまたはオフする第７のトランジスタと、
上記第２のノードもしくは上記基準電位と上記第７のトランジスタとを接続する配線上に挿入され、上記書き込み制御信号に応じて上記第６のトランジスタと共通にオンまたはオフする第８のトランジスタと、を有する、
請求項２に記載のメモリセル。
【請求項４】
行列状に配列された複数のメモリセルと、
同一行のメモリセルにそれぞれ接続される複数の第１のワード線と、
同一列のメモリセルにそれぞれ接続される複数の第１のビット線と、
を有する半導体記憶装置であって、
上記メモリセルは、
第１のノードの信号レベルを保持する記憶回路と、
上記第１のビット線と基準電位との間に接続され、上記第１のノードの信号レベルに応じてオンまたはオフする第１のトランジスタと、
上記第１のビット線もしくは上記基準電位と上記第１のトランジスタとを接続する配線上に挿入され、上記第１のワード線から入力される読み出し制御信号に応じてオンまたはオフする第２のトランジスタと、
を含む、
半導体記憶装置。
【請求項５】
同一列のメモリセルにそれぞれ接続される複数の第２のビット線を有し、
上記記憶回路は、第２のノードの信号レベルを、上記第１のノードの信号レベルに対して相補的なレベルに保持し、
上記メモリセルは、
上記第２のビット線と上記基準電位との間に接続され、上記第２のノードの信号レベルに応じて上記第１のトランジスタと相補的にオンまたはオフする第３のトランジスタと、
上記第２のビット線もしくは上記基準電位と上記第３のトランジスタとを接続する配線上に挿入され、上記読み出し制御信号に応じて上記第２のトランジスタと共通にオンまたはオフする第４のトランジスタと、を含む、
請求項４に記載の半導体記憶装置。
【請求項６】
同一行のメモリセルにそれぞれ接続される複数の第２のワード線を有し、
上記メモリセルは、
上記第１のノードと上記基準電位との間に接続され、上記第１のビット線から入力される書き込み信号に応じてオンまたはオフする第５のトランジスタと、
上記第１のノードもしくは上記基準電位と上記第５のトランジスタとを接続する配線上に挿入され、上記第２のワード線から入力される書き込み制御信号に応じてオンまたはオフする第６のトランジスタと、
上記第２のノードと上記基準電位との間に接続され、上記第２のビット線から入力される書き込み信号に応じて上記第５のトランジスタと相補的にオンまたはオフする第７のトランジスタと、
上記第２のノードもしくは上記基準電位と上記第７のトランジスタとを接続する配線上に挿入され、上記書き込み制御信号に応じて上記第６のトランジスタと共通にオンまたはオフする第８のトランジスタと、を含む、
請求項５に記載の半導体記憶装置。
【請求項７】
上記メモリセルに対するアクセスが行われない場合に上記第１のビット線および上記第２のビット線の電位を上記基準電位に設定するビット線制御回路を有する、
請求項６に記載の半導体記憶装置。
【請求項８】
上記第５のトランジスタは、上記第１のビット線の電位が上記基準電位の場合にオフになり、
上記第７のトランジスタは、上記第２のビット線の電位が上記基準電位の場合にオフになる、
請求項７に記載の半導体記憶装置。
【請求項９】
上記第５のトランジスタおよび上記第７のトランジスタは、共通の第１のビット線および第２のビット線に接続される複数のメモリセルにおいて共有される、
請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（static random access memory）などの半導体のメモリセルと、これを用いて構成される半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＲＡＭは、高速な読み書き動作が可能であるとともに、ＤＲＡＭ（Dynamic RAM）のような記憶データのリフレッシュ動作が不要で周辺回路を簡易化できる利点から、キャッシュメモリや携帯端末のメモリなどの、高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
【０００３】
ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルと呼ぶ）の基本的な構成として、６つのトランジスタを用いた６トランジスタ型ＳＲＡＭセルが一般的に知られている。
【０００４】
図７は、６トランジスタ型のＳＲＡＭセルを示す回路図である。図７に示すＳＲＡＭセルは、ｎチャンネルＭＯＳ型のトランジスタＱ１０２，Ｑ１０４，Ｑ１０５，Ｑ１０６と、ｐチャンネルＭＯＳ型のトランジスタＱ１０１，Ｑ１０３と有する。
【０００５】
トランジスタＱ１０１およびＱ１０２は、ドレインがノードＮａに、ゲートがノードＮｂにそれぞれ接続されている。トランジスタＱ１０１のソースは電源電圧ＶＤＤに、トランジスタＱ１０２のソースは基準電位Ｇにそれぞれ接続されている。このトランジスタＱ１０１およびＱ１０２によって、ノードＮｂを入力、ノードＮａを出力とする１つのＣＭＯＳインバータが構成されている。
【０００６】
トランジスタＱ１０３およびＱ１０４は、ドレインがノードＮｂに、ゲートがノードＮａにそれぞれ接続されている。トランジスタＱ１０３のソースは電源電圧ＶＤＤに、トランジスタＱ１０４のソースは基準電位Ｇにそれぞれ接続されている。このトランジスタＱ１０３およびＱ１０４によって、ノードＮａを入力、ノードＮｂを出力とする１つのＣＭＯＳインバータが構成されている。
【０００７】
上述した２つのＣＭＯＳインバータは、互いの入力と出力がリング状に接続されており、１つの記憶回路を構成している。
【０００８】
トランジスタＱ１０５はビット線ＢＬとノードＮａとの間に接続され、トランジスタＱ１０６はビット線ＸＢＬとノードＮｂとの間に接続される。トランジスタＱ１０５およびＱ１０６は、ゲートがそれぞれワード線ＷＬに接続されており、ワード線ＷＬのレベルに応じて共通にオンまたはオフする。
【０００９】
上述した構成を有する６トランジスタ型ＳＲＡＭセルの動作を説明する。
リング状に接続されたＣＭＯＳインバータによる記憶回路においては、ノードＮａおよびＮｂの信号レベルが互いに相補的なレベルに保持される。すなわち、ノードＮａがハイレベルのときノードＮｂはローレベルになり、ノードＮａがローレベルのときノードＮｂはハイレベルになる。従って、この記憶回路には、ノードＮａおよびＮｂの信号レベルに応じた１ビットのデータが記憶される。
【００１０】
記憶回路にデータを保持させる期間において、ワード線ＷＬはローレベルに設定される。これにより、トランジスタＱ１０５およびＱ１０６がオフの状態となり、記憶回路のノードＮａおよびＮｂとビット線ＢＬおよびＸＢＬとが分離された状態になる。
【００１１】
記憶回路からデータを読み出す場合は、まず、図示しないプルアップ回路によってビット線ＢＬおよびＸＢＬが予め電源電圧ＶＤＤにプルアップされ、ビット線ＢＬおよびＸＢＬの寄生容量が電源電圧ＶＤＤまで充電される。次いで、電源電圧ＶＤＤへのプルアップを解除した後、ワード線ＷＬにハイレベルの信号が入力されて、記憶回路のノードＮａおよびＮｂとビット線ＢＬおよびＸＢＬとが接続される。これにより、ノードＮａおよびＮｂの信号レベルに応じてビット線ＢＬまたはＸＢＬの電圧が変化する。
【００１２】
例えばノードＮａがハイレベルでノードＮｂがローレベルの場合、ビット線ＢＬとノードＮａはほぼ等しい電圧であるため、トランジスタＱ１０５に電流は流れずビット線ＢＬの電位は電源電圧ＶＤＤのまま変化しないが、ビット線ＸＢＬはノードＮｂに比べて電圧が高いため、ビット線ＸＢＬからノードＮｂへ電流が流れてビット線ＸＢＬの電位は低下する。このビット線ＢＬとＸＢＬとの電位差（または電流差）が図示しないセンスアンプによって増幅され、記憶回路のデータとして読み出される。
【００１３】
一方、記憶回路にデータを書き込む場合は、書き込むデータの値に応じてビット線ＢＬおよびＸＢＬの何れか一方が基準電位Ｇにプルダウンされ、他方が電源電圧ＶＤＤにプルアップされた状態で、ワード線ＷＬにハイレベルの信号が入力される。これにより、ノードＮａおよびノードＮｂの電位はそれぞれビット線ＢＬおよびＸＢＬの電位と等しくなり、記憶回路のデータが書き換えられる。
【００１４】
【特許文献１】特開平０７−３０２８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで近年では、半導体回路の加工寸法の微細化が進んでおり、電源電圧が低下する傾向にある。電源電圧が低下すると、トランジスタのしきい電圧も低下するため、上述した６トランジスタ型のＳＲＡＭにおいては、意図しない記憶データの破壊が起こり易くなっている。
【００１６】
例えばビット線ＢＬおよびＸＢＬを電源電圧ＶＤＤにプルアップして読み出しを行う場合、ローレベルの信号が保持されているノードにビット線から電流が流れ込むため、ノードの電圧がローレベルから僅に上昇する。トランジスタのしきい電圧が低いと、この僅な電圧上昇によってノードの信号レベルがローレベルからハイレベルへ反転し易くなる。
【００１７】
また、トランジスタのしきい電圧の低下に伴って、オフ状態のトランジスタに流れるリーク電流が無視できない大きさになってきており、これによる消費電力の増大が問題となっている。
【００１８】
例えば、メモリアクセスを行わないスタンバイ状態において、ワード線ＷＬをローレベル、ビット線ＢＬおよびＸＢＬをハイレベルに設定するものとする。このスタンバイ状態において、ノードＮａにハイレベル、ノードＮｂにローレベルの信号が保持されていると、図７に示すように、３つのトランジスタＱ１０２，Ｑ１０３，Ｑ１０６にはそれぞれリーク電流ＩＬａ，ＩＬｂ，ＩＬｃが定常的に流れる。各メモリセルにおいてこのようなリーク電流が流れると、ＳＲＡＭの全体では非常に大きな電力損失になる。
【００１９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ビット線からの電気的影響による記憶データの破壊を起こし難くすることができるメモリセルと、これを用いた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、第１の発明のメモリセルは、第１のノードの信号レベルを保持する記憶回路と、第１のビット線と基準電位との間に接続され、上記第１のノードの信号レベルに応じてオンまたはオフする第１のトランジスタと、上記第１のビット線もしくは上記基準電位と上記第１のトランジスタとを接続する配線上に挿入され、入力される読み出し制御信号に応じてオンまたはオフする第２のトランジスタとを有する。
【００２１】
上記第１の発明によると、上記記憶回路の記憶データを読み出す場合、上記読み出し制御信号に応じて上記第２のトランジスタがオンに設定されて、上記第１のビット線と上記基準電位とが上記第１のトランジスタを介して接続された状態になる。上記第１のトランジスタは、上記記憶回路に保持される上記第１のノードの信号レベルに応じてオンまたはオフするため、上記第１のビット線は、上記記憶回路の記憶データに応じて、上記基準電位と接続されるか、もしくは上記基準電位と切り離された状態になる。
このとき、例えば上記第１のビット線を所定電圧にプリチャージする、あるいは上記第１のビット線を定電流駆動するなど、上記第１のビット線に電気信号を入力すると、上記第１のビット線からは、上記第１のビット線と上記基準電位との接続状態の情報（すなわち上記記憶回路の記憶データ）が電気信号として得られる。
この読み出し時において、上記第１のノードには、上記第１のビット線の電気信号が直接入力されないため、上記第１のビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２２】
なお、上記記憶回路は、第２のノードの信号レベルを、上記第１のノードの信号レベルに対して相補的なレベルに保持しても良い。また、上記第１の発明は、第２のビット線と上記基準電位との間に接続され、上記第２のノードの信号レベルに応じて上記第１のトランジスタと相補的にオンまたはオフする第３のトランジスタと、上記第２のビット線もしくは上記基準電位と上記第３のトランジスタとを接続する配線上に挿入され、上記読み出し制御信号に応じて上記第２のトランジスタと共通にオンまたはオフする第４のトランジスタとを更に有しても良い。
【００２３】
上記の構成において上記記憶回路の記憶データを読み出す場合、上記読み出し制御信号に応じて、上記第２のトランジスタとともに上記第４のトランジスタもオンに設定される。これにより、上記第２のビット線と上記基準電位とが上記第３のトランジスタを介して接続された状態になる。上記第３のトランジスタは、上記第１のノードの信号レベルに対して相補的な上記第２のノードの信号レベルに応じてオンまたはオフするため、上記第１および第２のビット線は、上記記憶回路の記憶データに応じて、相補的に上記基準電位と接続される。すなわち、一方のビット線が上記基準電位に接続された状態になり、他方のビット線が上記基準電圧と切り離された状態になる。
このとき、例えば上記第１および第２のビット線を所定電圧にプリチャージする、あるいは上記第１および第２のビット線を定電流駆動するなど、上記第１および第２のビット線に電気信号を入力すると、上記第１および第２のビット線からは、上記第１および第２のビット線と上記基準電位との接続状態の情報（すなわち上記記憶回路の記憶データ）が電気信号として得られる。
この読み出し時において、上記第１および第２のノードと上記第１および第２のビット線とがスイッチ等によって直接電気的に接続されることがないため、これらのビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２４】
また、上記第１の発明は、上記第１のノードと上記基準電位との間に接続され、上記第１のビット線から入力される書き込み信号に応じてオンまたはオフする第５のトランジスタと、上記第１のノードもしくは上記基準電位と上記第５のトランジスタとを接続する配線上に挿入され、入力される書き込み制御信号に応じてオンまたはオフする第６のトランジスタと、上記第２のノードと上記基準電位との間に接続され、上記第２のビット線から入力される書き込み信号に応じて上記第５のトランジスタと相補的にオンまたはオフする第７のトランジスタと、上記第２のノードもしくは上記基準電位と上記第７のトランジスタとを接続する配線上に挿入され、上記書き込み制御信号に応じて上記第６のトランジスタと共通にオンまたはオフする第８のトランジスタとを更に有しても良い。
【００２５】
上記の構成において上記記憶回路にデータを書き込む場合、上記書き込み制御信号に応じて、上記第６および第８のトランジスタが共にオンに設定される。これにより、上記第１のノードと上記基準電位とが上記第５のトランジスタを介して接続された状態になるとともに、上記第２のノードと上記基準電位とが上記第７のトランジスタを介して接続された状態になる。上記第５および第７のトランジスタは、上記第１および第２のビット線から入力される書き込み信号に応じて相補的にオンまたはオフするため、上記第１および第２のノードは、上記書き込み信号に応じて相補的に上記基準電位と接続される。すなわち、一方のノードが上記基準電位に接続された状態になり、他方のノードが上記基準電圧と切り離された状態になる。その結果、上記第１および第２のノードの信号レベルは、上記第１および第２のビット線より入力される書き込み信号に応じた信号レベルに設定される。
上記の構成によると、読み出し時および書き込み時の何れにおいても、上記第１および第２のノードと上記第１および第２のビット線とがスイッチ等により直接電気的に接続されることがないため、これらのビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２６】
第２の発明の半導体記憶装置は、行列状に配列された複数のメモリセルと、同一行のメモリセルにそれぞれ接続される複数の第１のワード線と、同一列のメモリセルにそれぞれ接続される複数の第１のビット線とを有する半導体記憶装置であって、上記メモリセルは、上記第１の発明と同様の構成を有する。ただし、上記第１のワード線から上記メモリセルへ上記読み出し制御信号が入力される。
この第２の発明によると、上記記憶回路からのデータの読み出し時において、上記第１のノードには、上記第１のビット線の電気信号が直接入力されないため、上記第１のビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２７】
なお、上記第２の発明は、同一列のメモリセルにそれぞれ接続される複数の第２のビット線を有しても良い。また、上記記憶回路は、第２のノードの信号レベルを、上記第１のノードの信号レベルに対して相補的なレベルに保持しても良い。上記メモリセルは、上記第１の発明と同様に、上記第３のトランジスタと上記第４のトランジスタとを更に含んでも良い。
上記構成によると、上記記憶回路からのデータの読み出し時において、上記第１および第２のノードと上記第１および第２のビット線とがスイッチ等によって直接電気的に接続されることがないため、これらのビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２８】
また、上記第２の発明は、同一行のメモリセルにそれぞれ接続される複数の第２のワード線を有しても良い。上記メモリセルは、上記第１の発明と同様に、上記第５のトランジスタと、上記第６のトランジスタと、上記第７のトランジスタと、上記第８のトランジスタとを含んでも良い。
上記の構成によると、読み出し時および書き込み時の何れにおいても、上記第１および第２のノードと上記第１および第２のビット線とがスイッチ等により直接電気的に接続されることがないため、これらのビット線からの電気的影響による記憶データの破壊が起こり難くなる。
【００２９】
また、上記第２の発明は、上記メモリセルに対するアクセスが行われない場合に上記第１のビット線および上記第２のビット線の電位を上記基準電位に設定するビット線制御回路を有しても良い。
上記第１のビット線および上記第２のビット線の電位を上記基準電位に設定すると、上記第１および第２のトランジスタの両端の電位ならびに上記第３および第４のトランジスタの両端の電位が何れも上記基準電位と等しくなるため、これらのトランジスタにはほとんどリーク電流が流れなくなる。
【００３０】
更に、上記第５のトランジスタは、上記第１のビット線の電位が上記基準電位の場合にオフになり、上記第７のトランジスタは、上記第２のビット線の電位が上記基準電位の場合にオフになっても良い。
これにより、上記第１および第２のビット線が上記ビット線制御回路によって上記基準電位に設定されると、このビット線に接続されるメモリセルにおいて上記第５および第７のトランジスタが何れもオフになる。その結果、上記第１のノードと上記基準電位との間に接続される上記第５および第６のトランジスタは共にオフになり、これらのトランジスタに流れるリーク電流は非常に小さくなる。また、このメモリセルにおいては、上記第２のノードと上記基準電位との間に接続される上記第７および第８のトランジスタも共にオフになるため、これらのトランジスタに流れるリーク電流は非常に小さくなる。
【発明の効果】
【００３１】
本発明によれば、ビット線からの電気的影響による記憶データの破壊を起こし難くすることができる。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【００３３】
図１に示す半導体記憶装置は、制御回路１と、行デコード回路２と、データ入出力回路３と、ビット線制御回路４と、メモリセルアレイＭＡとを有する。
ビット線制御回路４は、本発明のビット線制御回路の一実施形態である。
【００３４】
メモリセルアレイＭＡは、行列状に配列された複数のメモリセルＭＣを含む。
同一行のメモリセルは、共通の読み出し用ワード線ＲＷＬと共通の書き込み用ワード線ＷＷＬにそれぞれ接続される。
同一列のメモリセルは、共通のビット線対（ＢＬ，ＸＢＬ）にそれぞれ接続される。
なお、メモリセルＭＣは、本発明のメモリセルの一実施形態である。
読み出し用ワード線ＲＷＬは、本発明の第１のワード線の一実施形態である。
書き込み用ワード線ＷＷＬは、本発明の第２のワード線の一実施形態である。
ビット線ＢＬは、本発明の第１のビット線の一実施形態である。
ビット線ＸＢＬは、本発明の第２のビット線の一実施形態である。
【００３５】
制御回路１は、メモリセルアレイＭＡに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路２、データ入出力回路３、ビット線制御回路４に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。
【００３６】
行デコード回路２は、データ読み出し時において、制御回路１からの制御信号に従ってアドレスデータＡＤＤ１をデコードし、このデコード結果に応じて、複数のメモリセルＭＣに接続される複数の読み出し用ワード線ＲＷＬの中から１本を選択し活性化する。データ書き込み時においては、制御回路１からの制御信号に従ってアドレスデータＡＤＤ１をデコードし、このデコード結果に応じて、複数のメモリセルＭＣに接続される複数の書き込み用ワード線ＷＷＬの中から１本を選択し活性化する。
【００３７】
データ入出力回路３は、データの読み出し時または書き込み時において、制御回路１からの制御信号に従ってアドレスデータＡＤＤ２をデコードし、このデコード結果に応じて、複数のメモリセルＭＣに接続される複数のビット線対（ＢＬ，ＸＢＬ）の中から、所定データ長（例えば１バイト）のデータに対応する１群のビット線対を選択する。
そして、データの読み出しを行う場合、選択したビット線対のビット線間に生じる電圧差もしくは電流差を内蔵するセンスアンプが増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込みバッファ回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの各ビットの値に応じて、選択したそれぞれのビット線対の一方をハイレベル、他方をローレベルに駆動する。
【００３８】
ビット線制御回路４は、制御回路１からの制御信号に従って、ビット線対（ＢＬ，ＸＢＬ）に供給する電圧や電流を制御する。
例えば、データの読み出し時において、読み出し用ワード線ＲＷＬを活性化する前にビット線対（ＢＬ，ＸＢＬ）を電源電圧ＶＤＤにプルアップして、ビット線対（ＢＬ，ＸＢＬ）の寄生容量を電源電圧ＶＤＤまで充電させる。その後、プルアップを解除し、読み出し用ワード線ＲＷＬを活性化することにより、ビット線ＢＬおよびＸＢＬの間にはメモリセルＭＣの記憶データに応じた電位差が生じる。データ入出力回路３のセンスアンプは、このビット線間に生じる電位差を増幅する。
【００３９】
あるいは、ビット線制御回路４は、データの読み出し時において、読み出し用ワード線ＲＷＬの活性化期間にビット線対の各ビット線を定電流駆動しても良い。この場合、ビット線対のビット線間には、メモリセルＭＣの記憶データに応じた電流差が生じる。データ入出力回路３のセンスアンプは、このビット線間に生じる電流差を増幅する。
【００４０】
更に、ビット線制御回路４は、メモリアクセスに対するアクセスが行われない場合において、各列のビット線対（ＢＬ，ＸＢＬ）を基準電位Ｇにする。これにより、後ほど詳しく述べるように、ビット線対（ＢＬ，ＸＢＬ）からメモリセルＭＣへ流れるリーク電流が小さくなり、電力損失が抑制される。
【００４１】
次に、メモリセルＭＣの詳細な構成について説明する。
図２は、本発明の実施形態に係るメモリセルＭＣの構成の一例を示す図である。
【００４２】
図２に示すメモリセルＭＣは、ｎチャンネルＭＯＳ型のトランジスタＱ１，…，Ｑ８，Ｑ１０，Ｑ１２と、ｐチャンネルＭＯＳ型のトランジスタＱ９およびＱ１１とを有する。
トランジスタＱ１は、本発明の第１のトランジスタの一実施形態である。
トランジスタＱ２は、本発明の第２のトランジスタの一実施形態である。
トランジスタＱ３は、本発明の第３のトランジスタの一実施形態である。
トランジスタＱ４は、本発明の第４のトランジスタの一実施形態である。
トランジスタＱ５は、本発明の第５のトランジスタの一実施形態である。
トランジスタＱ６は、本発明の第６のトランジスタの一実施形態である。
トランジスタＱ７は、本発明の第７のトランジスタの一実施形態である。
トランジスタＱ８は、本発明の第８のトランジスタの一実施形態である。
トランジスタＱ９〜Ｑ１２で構成される回路は、本発明の記憶回路の一実施形態である。
【００４３】
トランジスタＱ９およびＱ１０は、ドレインがノードＮ１に、ゲートがノードＮ２にそれぞれ接続されている。トランジスタＱ９のソースは電源電圧ＶＤＤに、トランジスタＱ１０のソースは基準電位Ｇにそれぞれ接続されている。このトランジスタＱ９およびＱ１０によって、ノードＮ２を入力、ノードＮ１を出力とする１つのＣＭＯＳインバータが構成されている。
トランジスタＱ１１およびＱ１２は、ドレインがノードＮ２に、ゲートがノードＮ１にそれぞれ接続されている。トランジスタＱ１１のソースは電源電圧ＶＤＤに、トランジスタＱ１２のソースは基準電位Ｇにそれぞれ接続されている。このトランジスタＱ１１およびＱ１２によって、ノードＮ１を入力、ノードＮ２を出力とする１つのＣＭＯＳインバータが構成されている。
【００４４】
上述した２つのＣＭＯＳインバータは、互いの入力と出力がリング状に接続されており、１つの記憶回路を構成している。
この記憶回路は、ノードＮ１およびＮ２の信号レベルを相補的なレベルに保持する。すなわち、２つのノードの一方をハイレベルに保持し、他方をローレベルに保持する。
【００４５】
トランジスタＱ１は、ビット線ＢＬと基準電位Ｇとの間に接続されており、ノードＮ１の信号レベルに応じてオンまたはオフする。すなわち、ノードＮ１がハイレベルのときにオンし、ローレベルのときにオフする。
【００４６】
トランジスタＱ２は、ビット線ＢＬとトランジスタＱ１とを接続する配線上に挿入されており、読み出し用ワード線ＲＷＬから入力される読み出し制御信号に応じてオンまたはオフする。すなわち、読み出し用ワード線ＲＷＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００４７】
図２の例において、トランジスタＱ２のドレインはビット線ＢＬに接続され、そのソースはトランジスタＱ１のドレインに接続され、そのゲートは読み出し用ワード線ＲＷＬに接続される。トランジスタＱ１のソースは基準電位Ｇに接続され、そのゲートはノードＮ１に接続される。
【００４８】
トランジスタＱ３は、ビット線ＸＢＬと基準電位Ｇとの間に接続されており、ノードＮ２の信号レベルに応じてオンまたはオフする。すなわち、ノードＮ２がハイレベルのときにオンし、ローレベルのときにオフする。
【００４９】
上述したトランジスタＱ９〜Ｑ１２の記憶回路によってノードＮ１およびＮ２に相補的なレベルの信号が保持されることから、このノードＮ１およびＮ２の信号を受けて動作するトランジスタＱ１およびＱ３は相補的にオンまたはオフする。すなわち、トランジスタＱ１がオンのときにトランジスタＱ３がオフし、トランジスタＱ１がオフのときにトランジスタＱ３がオンする。
【００５０】
トランジスタＱ４は、ビット線ＸＢＬとトランジスタＱ３とを接続する配線上に挿入されており、読み出し用ワード線ＲＷＬから入力される読み出し制御信号に応じてオンまたはオフする。すなわち、読み出し用ワード線ＲＷＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００５１】
図２の例において、トランジスタＱ４のドレインはビット線ＸＢＬに接続され、そのソースはトランジスタＱ３のドレインに接続され、そのゲートは読み出し用ワード線ＲＷＬに接続される。トランジスタＱ３のソースは基準電位Ｇに接続され、そのゲートはノードＮ２に接続される。
【００５２】
トランジスタＱ５は、ノードＮ１と基準電位Ｇとの間に接続されており、ビット線ＢＬから入力される書き込み信号に応じてオンまたはオフする。すなわち、ビット線ＢＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００５３】
トランジスタＱ６は、ノードＮ１とトランジスタＱ５とを接続する配線上に挿入されており、書き込み用ワード線ＷＷＬから入力される書き込み制御信号に応じてオンまたはオフする。すなわち、書き込み用ワード線ＷＷＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００５４】
図２の例において、トランジスタＱ６のドレインはノードＮ１に接続され、そのソースはトランジスタＱ５のドレインに接続され、そのゲートは書き込み用ワード線ＷＷＬに接続される。トランジスタＱ５のソースは基準電位Ｇに接続され、そのゲートはビット線ＢＬに接続される。
【００５５】
トランジスタＱ７は、ノードＮ２と基準電位Ｇとの間に接続されており、ビット線ＸＢＬから入力される書き込み信号に応じてオンまたはオフする。すなわち、ビット線ＸＢＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００５６】
ただし、データの書き込み時において、ビット線ＢＬおよびＸＢＬの信号レベルは、データ入出力回路３により相補的なレベルに設定される。そのため、データの書き込み時において、トランジスタＱ５およびＱ７は相補的にオンまたはオフする。すなわち、トランジスタＱ５がオンでトランジスタＱ７がオフに設定されるか、トランジスタＱ５がオフでトランジスタＱ７がオンに設定される。
【００５７】
トランジスタＱ８は、ノードＮ２とトランジスタＱ７とを接続する配線上に挿入されており、書き込み用ワード線ＷＷＬから入力される書き込み制御信号に応じてオンまたはオフする。すなわち、書き込み用ワード線ＷＷＬがハイレベルの場合にオンし、ローレベルの場合にオフする。
【００５８】
図２の例において、トランジスタＱ８のドレインはノードＮ２に接続され、そのソースはトランジスタＱ７のドレインに接続され、そのゲートは書き込み用ワード線ＷＷＬに接続される。トランジスタＱ７のソースは基準電位Ｇに接続され、そのゲートはビット線ＸＢＬに接続される。
【００５９】
ここで、上述した構成を有する図１に示す半導体記憶装置の動作について説明する。
【００６０】
まず、ビット線制御回路４によって読み出し時にビット線がプリチャージされる場合の動作について、図３に示す信号波形の例を参照しながら説明する。
【００６１】
（書き込み時）
選択信号Ｒ／Ｗによってデータの書き込み動作が選択され、イネーブル信号ＥＮがアクティブ状態に設定されると、行デコーダ回路２によって、メモリセルアレイＭＡの複数の行からアドレスデータＡＤＤ１に応じて１行が選択され、当該選択された行の書き込み用ワード線ＷＷＬがハイレベルに設定される（図３（Ａ））。
【００６２】
このとき、データ入出力回路３においては、複数のビット線（ＢＬ，ＸＢＬ）のうちアドレスデータＡＤＤ２に応じて一群のビット線対が選択されて、書き込みバッファ回路により駆動される。すなわち、選択されたビット線対（ＢＬ，ＸＢＬ）は、入力データＤｉｎの各ビットの値に応じて、一方のビット線がハイレベル、他方のビット線がローレベルに設定される（図３（Ｃ），（Ｄ））。
【００６３】
これにより、行デコーダ回路２で選択される行のメモリセルＭＣにおいては、トランジスタＱ６およびＱ８がオンになる。また、この１行のメモリセルＭＣのうちデータ入出力回路３で選択される列のメモリセルＭＣにおいては、入力データＤｉｎの各ビットの値に応じて、トランジスタＱ５およびＱ７の一方がオン、他方がオフになる。
その結果、行デコーダ回路２とデータ入出力回路３とによって書き込み対象として選択される一群のメモリセルＭＣでは、入力データＤｉｎの各ビットの値に応じて、ノードＮ１およびＮ２のうち一方が基準電位Ｇに接続されて強制的にローレベルに設定される。他方のノードは、トランジスタＱ９〜Ｑ１２の記憶回路によってハイレベルに設定される（図３（Ｅ），（Ｆ））。
【００６４】
このようにして、アドレスＡＤＤ１およびＡＤＤ２で指定される一群のメモリセルＭＣのノードＮ１、Ｎ２は、書き込みデータＤｉｎの値に応じた信号レベルに設定される。
【００６５】
（読み出し時）
選択信号Ｒ／Ｗによってデータの読み出し動作が選択され、イネーブル信号ＥＮがアクティブ状態に設定されると、まず、ビット線制御回路４によって各列のビット線対（ＢＬ，ＸＢＬ）が電源電圧ＶＤＤにプリチャージされる（図３（Ｃ），（Ｄ））。
【００６６】
プリチャージの後、ビット線制御回路４によってビット線対（ＢＬ，ＸＢＬ）は電源電圧ＶＤＤから切り離される。そして、次に、行デコーダ回路２によって、メモリセルアレイＭＡの複数の行からアドレスデータＡＤＤ１に応じて１行が選択され、当該選択された行の読み出し用ワード線ＲＷＬがハイレベルに設定される（図３（Ｂ））。これにより、この読み出し用ワード線ＲＷＬに接続される各メモリセルＭＣにおいてトランジスタＱ２およびＱ４がオンになる。
【００６７】
各メモリセルＭＣのトランジスタＱ１およびＱ３は、ノードＮ１およびＮ２の信号レベルに応じて何れか一方がオンになっているため、トランジスタＱ２およびＱ４がオンになると、ビット線ＢＬおよびＸＢＬのうちノードＮ１およびＮ２の信号レベルに応じた何れか一方のビット線が基準電位Ｇに接続される。その結果、基準電位Ｇに接続されるビット線の電圧は電源電圧ＶＤＤから徐々に低下し、基準電位Ｇに接続されないビット線は電源電圧ＶＤＤのまま保持される（図３（Ｃ），（Ｄ））。
【００６８】
読み出し用ワード線ＲＷＬがハイレベルに設定されてから一定時間が経過した後、データ入出回路３において、アドレスデータＡＤＤ２に対応する一群のビット線対が選択されて、そのビット線間の電位差がセンスアンプにより増幅される。
【００６９】
このようにして、アドレスＡＤＤ１およびＡＤＤ２により指定される一群のメモリセルＭＣから、そのノードＮ１およびＮ２の信号レベルに応じたデータＤｏｕｔが読み出される。
【００７０】
（非アクセス時）
読み出しや書き込みが行われない非アクセス時において、ビット線ＢＬおよびＸＢＬは共にローレベル、すなわち基準電位Ｇに設定される。
これにより、各メモリセルＭＣにおいて直列接続されているトランジスタＱ１およびＱ２の両端ならびにトランジスタＱ３およびＱ４の両端がともに基準電位Ｇになるため、これらのトランジスタにはほとんどリーク電流が流れなくなる。
【００７１】
また、この場合、トランジスタＱ５およびＱ７のゲートに基準電位Ｇが印加されるため、これらのトランジスタもオフになる。その結果、ノードＮ１と基準電位Ｇとの間に接続されるトランジスタＱ５およびＱ６は共にオフになり、また、ノードＮ２と基準電位Ｇとの間に接続されるトランジスタＱ７およびＱ８も共にオフになる。一般に、オフ状態のトランジスタが多段に重ねられているほど、そのリーク電流は小さくなるため、トランジスタＱ５およびＱ６に流れるリーク電流ならびにトランジスタＱ７およびＱ８に流れるリーク電流は何れも非常に小さくなる。
【００７２】
次に、ビット線制御回路４によって読み出し時にビット線が定電流駆動される場合の動作について、図４の信号波形の例を参照しながら説明する。なお、書き込み時と非アクセス時の動作については上述と同様であるため、ここでは読み出し時の動作のみを説明する。
【００７３】
（読み出し時）
選択信号Ｒ／Ｗによってデータの読み出し動作が選択され、イネーブル信号ＥＮがアクティブ状態に設定されると、行デコーダ回路２によって、メモリセルアレイＭＡの複数の行からアドレスデータＡＤＤ１に応じて１行が選択され、当該選択された行の読み出し用ワード線ＲＷＬがハイレベルに設定される（図４（Ｂ））。これにより、この読み出し用ワード線ＲＷＬに接続される各メモリセルＭＣにおいてトランジスタＱ２およびＱ４がオンになる。各メモリセルＭＣのトランジスタＱ１およびＱ３は、ノードＮ１およびＮ２の信号レベルに応じて何れか一方がオンになっているため、トランジスタＱ２およびＱ４がオンになると、ビット線ＢＬまたはＸＢＬの何れか一方が基準電位Ｇに接続された状態になる。
すなわち、各列のビット線対（ＢＬ，ＸＢＬ）は、行デコーダ回路２によって選択された行のメモリセルＭＣにおけるノードＮ１およびＮ２の信号レベルの状態（すなわち記憶データ）に応じて、２つのビット線の何れか一方が基準電位Ｇに接続された状態になる。
【００７４】
この状態において、各列のビット線対（ＢＬ，ＸＢＬ）は、ビット線制御回路４によってそれぞれ定電流駆動される（図４（Ｃ），（Ｄ））。すると、基準電位Ｇに接続される一方のビット線にはビット線制御回路４からの定電流が流れ込み、基準電位Ｇに接続されない他方のビット線にはこの定電流が流れないため、ビット線間に電流差が生じる。また、定電流の流れるビット線は定電流の流れないビット線に比べて電位が低くなるため、ビット線間に電位差が生じる。
【００７５】
読み出し用ワード線ＲＷＬがハイレベルに設定され、かつ各列のビット線対（ＢＬ，ＸＢＬ）が定電流駆動されてから一定時間が経過した後、データ入出回路３において、アドレスデータＡＤＤ２に対応する一群のビット線対が選択されて、上述したビット線間の電流差もしくは電位差がセンスアンプにより増幅される。
このようにして、アドレスＡＤＤ１およびＡＤＤ２で指定される一群のメモリセルＭＣから、そのノードＮ１およびＮ２の信号レベルに応じたデータＤｏｕｔが読み出される。
【００７６】
以上説明したように、本実施形態によれば、読み出し時および書き込み時の何れにおいても、ノードＮ１，Ｎ２とビット線ＢＬ，ＸＢＬとが図７に示す従来例のようにトランジスタスイッチ等によって直接電気的に接続されることがなく、ＭＯＳトランジスタのゲート−ドレイン間の高いインピーダンスによって電気的に分離されているため、これらのビット線からの電気的影響による記憶データの破壊を起こし難くすることができる。
【００７７】
また、メモリセルＭＣに対するアクセスが行われない場合において、ビット線制御回路４によってビット線ＢＬおよびＸＢＬの電位を基準電位Ｇに設定することにより、トランジスタＱ１およびＱ２の両端の電位ならびにトランジスタＱ３およびＱ４の両端の電位が何れも基準電位Ｇと等しくなるため、これらのトランジスタにほとんどリーク電流が流れないようにすることができる。
また、ビット線ＢＬの電位を基準電位Ｇに設定してトランジスタＱ５をオフさせることにより、ノードＮ１と基準電位Ｇとの間に接続される２段のトランジスタＱ５およびＱ６を共にオフさせることができるため、これらのトランジスタに流れるリーク電流を非常に小さくすることができる。ノードＮ２と基準電位Ｇとの間に接続される２段のトランジスタＱ７およびＱ８についても、ビット線ＸＢＬを基準電位Ｇにすることで両方オフさせることができるため、これらのトランジスタに流れるリーク電流も非常に小さくすることができる。
従って、メモリセルに対するアクセスが行われない場合において、ビット線と記憶回路とのアクセスに関わるトランジスタのリーク電流を何れも非常に小さくすることができる。例えばノードＮ１がハイレベル、ノードＮ２がローレベルの場合、記憶回路のトランジスタＱ１０にリーク電流ＩＬ１、トランジスタＱ１１にリーク電流ＩＬ２が流れるものの、他のトランジスタにはほとんどリーク電流が流れなくなる。
従って、図２に示すメモリセルＭＣによれば、３つのトランジスタに定常的にリーク電流が流れてしまう図７に示す従来のメモリセルに比べて、リーク電流による電力損失を削減することができる。
【００７８】
また、図７に示す従来のメモリセルにおいて、記憶回路を構成するｎチャンネルＭＯＳ型のトランジスタＱ１０２およびＱ１０４は読み出し時にビット線から電流を引き込む役割を有しており、リーク電流を削減するためにこのトランジスタの駆動能力をあまり低くしてしまうと、読み出し速度が低下してしまう問題がある。これに対し、図２に示すメモリセルＭＣにおいて、読み出し速度は主にトランジスタＱ１〜Ｑ４の駆動能力によって決まり、記憶回路を構成するトランジスタＱ９〜Ｑ１２の駆動能力にはあまり影響されない。
そのため、図２に示すメモリセルＭＣによれば、要求される読み出し速度を維持しつつ、記憶回路を構成するトランジスタＱ９〜Ｑ１２にサイズの小さい低リーク電流のトランジスタを用いることが可能になるため、リーク電流による電力損失をより一層削減することができる。
【００７９】
なお、図７に示す従来のメモリセルと比較して図２に示すメモリセルＭＣにはトランジスタが６つ追加されているが、図２の例に示すように、これらを比較的小さいサイズで形成可能なｎチャンネルＭＯＳ型のトランジスタにすることによって、回路面積の増加を小さく抑えることが可能である。
【００８０】
以上、本発明の実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含む。
【００８１】
図２に示すメモリセルでは、トランジスタＱ１およびＱ２ならびにトランジスタＱ３およびＱ４において２つのビット線を相補的に駆動することにより記憶データの読み出しを行っているが、これを例えば図５に示すように、１つのビット線のみ駆動してデータを読み出すようにしても良い。
【００８２】
図５に示すメモリセルでは、図２に示すメモリセルにおけるトランジスタＱ３およびＱ４が省略されている。
このような構成でも、ビット線ＢＬの電流や電圧に応じてメモリセルに記憶されるデータを読み出すことが可能である。
【００８３】
また、図２に示すメモリセルにおいては、ノードＮ１およびＮ２の何れか一方を２段のトランジスタ（Ｑ５およびＱ６、Ｑ７およびＱ８）によって基準電位Ｇに接続することによりデータの書き込みを行っているが、例えば図６に示すように、ノードＮ１およびＮ２をビット線ＢＬおよびＸＢＬに接続することによってデータの書き込みを行うようにしても良い。
【００８４】
図６に示すメモリセルでは、図２に示すメモリセルにおけるトランジスタＱ５〜Ｑ８が省略されており、その代わりに、ｎチャンネルＭＯＳ型のトランジスタＱ１３およびＱ１４が設けられている。
トランジスタＱ１３は、ノードＮ１とビット線ＢＬとの間に接続されており、トランジスタＱ１４は、ノードＮ２とビット線ＸＢＬとの間に接続される。また、トランジスタＱ１３およびＱ１４は、共にゲートが書き込み用ワード線ＷＷＬに接続されている。
メモリセルがこのような構成を有する場合でも、データの読み出し時においてノードＮ１，Ｎ２とビット線ＢＬ，ＸＢＬとが高いインピーダンスで電気的に分離されるため、データの読み出しに伴う記憶データの破壊を起こし難くする利点がある。
【００８５】
ただし、この構成のメモリセルを用いる場合、書き込み用ワード線ＷＷＬがハイレベルに設定される行の全てのメモリセルにおいてトランジスタＱ１３，Ｑ１４がオンになり、ノードＮ１，Ｎ２とビット線ＢＬ，ＸＢＬとが接続されるため、データ入出回路３においては、この選択された行の全てのメモリセルに対してデータの書き込みを行うことが望ましい。
【００８６】
また、図２に示すメモリセルでは、Ｑ９〜Ｑ１２の記憶回路によって２つのノードＮ１およびＮ２に相補的なレベルの信号が保持されるが、例えばＤＲＡＭセルのように１つのノードの信号レベルを保持する記憶回路にも本発明は適用可能である。
【００８７】
図２に示すメモリセルにおいては、ビット線ＢＬおよびＸＢＬから記憶回路へのアクセスを行うための回路として、ｎチャンネルＭＯＳ型トランジスタの直列回路（Ｑ１およびＱ２、Ｑ３およびＱ４、Ｑ５およびＱ６、Ｑ７およびＱ８）が用いられているが、この直列回路におけるトランジスタ同士の接続関係は任意で良い。例えば、トランジスタＱ１のドレインをビット線ＢＬ、そのソースをトランジスタＱ２のドレインに接続し、トランジスタＱ２のソースを基準電位Ｇに接続するようにしても良い。
【００８８】
上述の実施形態では、ＭＯＳトランジスタを用いて構成されるメモリセルを例に挙げているが、本発明はこれに限定されず、他の種々の種類のトランジスタ（例えばバイポーラトランジスタなど）を用いて構成されるメモリセルについても適用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【図２】本発明の実施形態に係るメモリセルの構成の一例を示す図である。
【図３】データを読み出す前にビット線のプリチャージを行う場合における各部の信号波形の例を示す図である。
【図４】ビット線を定電流で駆動して読み出しを行う場合における各部の信号波形の一例を示す図である。
【図５】本発明の実施形態に係るメモリセルの第１の変形例を示す図である。
【図６】本発明の実施形態に係るメモリセルの第２の変形例を示す図である。
【図７】一般的な６トランジスタ型のＳＲＡＭセルの構成例を示す図である。
【符号の説明】
【００９０】
１…制御回路、２…行デコード回路、３…データ入出力回路、４…ビット線制御回路、ＭＡ…メモリセルアレイ、ＭＣ…メモリセル、Ｑ１〜Ｑ８，Ｑ１０，Ｑ１２〜Ｑ１４…ｎチャンネルＭＯＳ型トランジスタ、Ｑ９，Ｑ１１…ｐチャンネルＭＯＳ型トランジスタ、ＲＷＬ…読み出し用ワード線、ＷＷＬ…書き込み用ワード線、ＢＬ，ＸＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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