(57)【要約】【課題】  遅延量が元信号の間隔以上に設定した場合、擬似出力信号を生成し、また水平垂直方向に遅延があっても相対的に遅延同期信号を発生させる。【解決手段】  第１の同期信号を基準とした第２の同期信号のタイミングを検出するタイミング検出手段（３５，３６，３７，３８）と、前記タイミング検出手段からの出力信号と前記第１の同期信号の走査方向に遅延させる第１の遅延データが供給され、前記第２の同期信号を前記第１の同期信号の走査方向に遅延させる第１の遅延手段と、前記第２の同期信号の走査方向に遅延させる第２の遅延データと前記第１の遅延手段の出力結果に応じて前記第２の同期信号を遅延させる第２の遅延手段（４０，４１）とを有し、水平同期と垂直同期の相対関係を維持したまま、遅延同期信号を出力するようにした。【選択図】図３
2006203302.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に同期して計数動作を開始するカウンター回路と、
前記カウンター回路の計数データと遅延データを比較し、比較結果に応じて第１の制御信号を出力する比較回路と、
前記比較回路から出力される第１の制御信号と前記入力信号の状態に応じて第２の制御信号を出力する保持回路と、
前記保持回路から供給される前記第２の制御信号と前記入力信号と前記カウンター回路からの計数データが供給され、前記第２の制御信号に応じて前記入力信号を遅延した信号が出力制御される安全回路と
を有する信号遅延回路。
【請求項２】
前記保持回路は、前記入力信号が入力されるとセット信号を出力し、前記第１の制御信号が入力されるとリセット信号を出力する
請求項１記載の信号遅延回路。
【請求項３】
前記安全回路は、前記保持回路から出力されるリセット信号が供給されると前記遅延入力信号は出力停止し、前記保持回路から出力されるセット信号が供給され、前記カウンター回路の計数データと前記入力信号が供給されると、前記遅延した信号を出力する
請求項２記載の信号遅延回路。
【請求項４】
前記入力信号は垂直同期信号であり、前記遅延データは垂直同期信号の遅延時間である
請求項１記載の信号遅延回路。
【請求項５】
第１の同期信号を基準とした第２の同期信号のタイミングを検出するタイミング検出手段と、
前記タイミング検出手段からの出力信号と前記第１の同期信号の走査方向に遅延させる第１の遅延データが供給され、前記第２の同期信号を前記第１の同期信号の走査方向に遅延させる第１の遅延手段と、
前記第２の同期信号の走査方向に遅延させる第２の遅延データと前記第１の遅延手段の出力結果に応じて前記第２の同期信号を遅延させる第２の遅延手段と
を有する信号遅延回路。
【請求項６】
前記第１の同期信号は水平同期信号とし、前記第２の同期信号は垂直同期信号とする
請求項５記載の信号遅延回路。
【請求項７】
第１の入力信号に同期して計数動作を開始するカ第１のカウンター回路と、
前記第１のカウンター回路からの計数データと、第２の入力信号が供給され、前記第２の入力信号のタイミングで前記第１のカウンター回路の計数値を保持する保持回路と、
前記第１のカウンター回路から出力される計数データと、前記保持回路で保持されたデータが演算処理され、演算結果に応じた第１の制御信号を出力する第１の比較回路と、
前記第１の比較回路から出力された前記第１の制御信号によりカウンター動作が制御される第２のカウンター回路と、
前記第２のカウンター回路から出力される計数データと第１の遅延データが演算処理されて、該計数データと前記第１の遅延データの比較結果に応じた第２の制御信号を出力する第２の比較回路と、
前記第２の入力信号と前記比較回路から出力される第２の制御信号が供給され、該第２の制御信号に基づき前記第２の入力信号を任意に遅延させる第３のカウンター回路と、
前記第３のカウンター回路から出力される第３の計数データと第２の遅延データに応じて、前記第２の遅延データを遅延した信号を出力するための第３の制御信号を生成する第３の比較回路と
を有する信号遅延回路。
【請求項８】
前記第１の入力信号は水平同期信号とし、前記第２の入力信号は垂直同期信号である
請求項７記載の信号遅延回路。
【請求項９】
前記第１の遅延データは水平方向遅延量とし、前記第２の遅延データは垂直方向遅延量である
請求項７記載の信号遅延回路。
【請求項１０】
信号処理回路で水平同期信号と垂直同期信号に基づき信号処理し、前記水平同期信号と前記垂直同期信号に同期してデータを出力し、前記水平同期信号を遅延回路で遅延した水平同期信号を出力し、信号遅延回路で前記水平同期信号と前記垂直同期信号が供給され遅延した垂直同期信号を出力し、前記遅延した水平同期信号と前記垂直同期信号に基づき信号処理するデータ処理回路を有し、
前記信号遅延回路は、
第１の同期信号と第２の同期信号が入力され、該第１の同期信号を基準とした前記第２の同期信号のタイミングを検出するタイミング検出手段と、
前記タイミング検出手段からの出力信号と前記第１の同期信号の走査方向に遅延させる第１の遅延データに応じて、前記第２の同期信号を前記第１の同期信号の走査方向に遅延させる第１の遅延手段と、
第２の同期信号の走査方向に遅延させる第２の遅延データと前記第１の遅延手段からの出力結果に応じて前記第２の同期信号を遅延させる第２の遅延手段と
を有するデータ処理装置。
【請求項１１】
前記第１の同期信号は水平同期信号とし、前記第２の同期信号は垂直同期信号とする
請求項１０記載のデータ処理装置。
【請求項１２】
前記信号遅延回路は、水平同期と垂直同期の相対関係を保持した状態で垂直同期を水平および垂直方向に遅延させる
請求項１０記載のデータ処理装置。
【請求項１３】
前記信号遅延回路は、入力信号のタイミングの変化に対して、遅延量を固定した状態で追従させる
請求項１０記載のデータ処理装置。
【請求項１４】
前記信号遅延回路は水平、及び垂直方向に同期信号を遅延させると共に遅延量を可変する
請求項１０記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期信号に基づき画像信号などを遅延させる信号遅延回路とデータ処理装置に関し、さらに詳述すれば、映像信号と同期信号を表示装置やデータ処理装置に出力する際に、タイミング調整のため、水平同期信号や垂直同期信号を遅延させる信号遅延回路とデータ処理装置を提供する。
【背景技術】
【０００２】
従来例としての信号遅延回路１００の回路構成例を図１１に示す。図１１に示した信号遅延回路１００は、水平同期信号と垂直同期信号に同期してカウント値を初期化し、入力信号の期間をカウントするカウンター回路１０３と、このカウンター回路１０３の出力と外部から遅延量（１０２）を決定する設定値が供給され、この設定値を参照値としてカウンター回路１０３の出力値が比較演算され、遅延量の設定値と等しくなったところで遅延済み信号１０５を出力する比較回路１０４とで構成されている。
【０００３】
カウンター回路１０３は、たとえばリセット付きカウンター回路で構成され、入力信号１０１が入力される毎にカウント値を初期化（リセット）し、たとえば水平同期信号や垂直同期信号などの入力信号１０１の間隔をカウントしている。
比較回路１０４において、外部からディジタル値を用いて設定される遅延量１０２が参照値として入力され、この参照値とカウンター回路１０３から出力されるカウンター値が比較回路１０４で比較され、その結果、入力信号１０１が外部から設定される遅延量１０２に等しくまたは大きくなったところで、遅延済み信号１０５が出力される。
【０００４】
つぎに、図１２（Ａ），（Ｂ）に、従来の方式の信号遅延回路１００の動作を説明するためのタイミングチャートを示す。
図１２（Ａ）において、たとえば水平同期信号に対して垂直同期信号を４Ｈ（Ｈ；水平同期期間）のｔ４期間(図中x印)遅延させる場合、いま仮に垂直同期期間を５Ｈとすると、垂直同期信号（ｔ５）に対して外部から設定する遅延量１０２は小さい時刻ｔ４に対応するデータを比較回路１０４に入力する。カウンター回路１０３のカウント値がｔ４に対応した値になると、この時刻ｔ４で垂直同期信号が遅延済み信号１０５として出力される。
この場合、外部から設定された遅延量１０２は垂直同期信号期間（時刻ｔ０〜ｔ５）より小さいので、カウンター回路１０３と比較回路１０４は正常に動作する。
図１２（Ｂ）において、たとえば垂直同期期間を時刻ｔ０〜ｔ３とすると、外部から設定する垂直同期信号の遅延量が時刻（ｔ０〜）ｔ４の場合、１垂直同期期間よりも時刻ｔ３〜ｔ４の期間だけ長くなっている。そのため、垂直同期回路を入力信号１０１とするカウンター回路１０３は時刻ｔ３でリセットされてしまい、時刻ｔ４で遅延された垂直同期信号は出力されず、消滅したことになる。
【０００５】
以上に示した信号遅延回路１００では、図１２（Ｂ）に示したように、誤って遅延量１０２を、入力信号１０１の信号間隔よりも大きい値に指定した場合に、比較回路１０４が真とならず、その結果比較回路１０４から遅延済み信号１０５が出力されず、消えてしまうという問題があった。
この比較回路１０４から遅延済み信号１０５が出力されないことにより、後段の回路が正常に動作することができずに不具合が生じていた。
【０００６】
また、上述した遅延済み信号が消滅する問題を解決する為に、シフトレジスターを用いた回路方式があるが、この方式では、遅延量を増加させると、それに比例して回路規模が増大するという問題があった。
【０００７】
さらに、図１３（Ａ），（Ｂ）に示すように、水平同期信号Ａ（図１３（Ａ）；時刻ｔ１）が伸びて、Ａ'（図１３（Ｂ））となった場合、遅延量を、例えばＸ＝Ａ＝１０００のように指定していた。この場合、水平同期信号の期間に変化があった場合、例えば、Ａ＝１０００→Ａ＝１００１に変化した場合、同じく1遅延させるためには、Ｘ＝１００１に修正する必要があった。すなわちＸに値を代入するためには、Ａの間隔をあらかじめ把握している必要があり、その値を常に指定し続ける必要があった。また、遅延量を増加させる場合、カウンター回路の規模が増大する問題があり、また、遅延量の計算が、困難であった。
【０００８】
つぎに、図１３（Ｃ），（Ｄ）に示すように、上記と同様に、水平同期信号に対して垂直同期信号を1遅延させる場合、両同期信号のエッジが揃っているという前提で、水平同期信号の数を数える方法で遅延を行なっていた。この場合、水平同期信号と垂直同期信号のエッジが揃っていない信号が入力された場合、正確に1遅延させる事が不可能であった。そのため、映像信号の伝送方式の一種である、インターレス信号方式の同期信号が入力された場合、水平同期と垂直同期のエッジが揃う場合と揃わない場合が交互に繰り返されるが、このような信号には対応できなかった。また、水平方向への、垂直同期信号の遅延も不可能だった。すなわち、従来の方式では、問題点を、同時に解決することが不可能だった。
【０００９】
【特許文献１】特開平１０−２８５４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したように、たとえば表示装置などに使用される信号遅延回路１００では、誤って遅延量を、入力信号の信号間隔よりも大きい値に指定した場合に、比較回路が真とならず、その結果比較回路から遅延済み信号が出力されず、消えてしまうという問題があった。この比較回路から遅延済み信号が出力されないことにより、後段の回路が正常に動作することができずに不具合が生じていた。
【００１１】
また、上述した遅延済み信号が消滅する問題を解決する為に、シフトレジスターを用いた回路方式があるが、この方式では、遅延量を増加させると、それに比例して回路規模が増大するという問題があった。
【００１２】
水平同期信号の期間に変化があった場合、同じ遅延量だけ遅延させるためには、遅延データを修正する必要があった。またその変化した期間の間隔をあらかじめ把握している必要があり、その値を常に指定し続ける必要があった。また、遅延量を増加させる場合、カウンター回路の規模が増大する問題があり、また、遅延量の計算が、困難であった。
さらに、水平同期と垂直同期のエッジが揃う場合と揃わない場合が交互に繰り返されるが、このような信号には対応できなかった。また、水平方向への、垂直同期信号の遅延も不可能だった。
【課題を解決するための手段】
【００１３】
本発明の信号遅延回路は、入力信号に同期して計数動作を開始するカウンター回路と、前記カウンター回路の計数データと遅延データを比較し、比較結果に応じて第１の制御信号を出力する比較回路と、前記比較回路から出力される第１の制御信号と前記入力信号の状態に応じて第２の制御信号を出力する保持回路と、前記保持回路から供給される前記第２の制御信号と前記入力信号と前記カウンター回路からの計数データが供給され、前記第２の制御信号に応じて前記入力信号を遅延した信号が出力制御される安全回路とを有する。
【００１４】
本発明の信号遅延回路は、第１の同期信号を基準とした第２の同期信号のタイミングを検出するタイミング検出手段と、前記タイミング検出手段からの出力信号と前記第１の同期信号の走査方向に遅延させる第１の遅延データが供給され、前記第２の同期信号を前記第１の同期信号の走査方向に遅延させる第１の遅延手段と、前記第２の同期信号の走査方向に遅延させる第２の遅延データと前記第１の遅延手段の出力結果に応じて前記第２の同期信号を遅延させる第２の遅延手段とを有する。
【００１５】
本発明の信号遅延回路は、第１の入力信号に同期して計数動作を開始するカ第１のカウンター回路と、前記第１のカウンター回路からの計数データと、第２の入力信号が供給され、前記第２の入力信号のタイミングで前記第１のカウンター回路の計数値を保持する保持回路と、前記第１のカウンター回路から出力される計数データと、前記保持回路で保持されたデータが演算処理され、演算結果に応じた第１の制御信号を出力する第１の比較回路と、前記第１の比較回路から出力された前記第１の制御信号によりカウンター動作が制御される第２のカウンター回路と、前記第２のカウンター回路から出力される計数データと第１の遅延データが演算処理されて、該計数データと前記第１の遅延データの比較結果に応じた第２の制御信号を出力する第２の比較回路と、前記第２の入力信号と前記比較回路から出力される第２の制御信号が供給され、該第２の制御信号に基づき前記第２の入力信号を任意に遅延させる第３のカウンター回路と、前記第３のカウンター回路から出力される第３の計数データと第２の遅延データに応じて、前記第２の遅延データを遅延した信号を出力するための第３の制御信号を生成する第３の比較回路とを有する。
【００１６】
本発明のデータ処理装置は、信号処理回路で水平同期信号と垂直同期信号に基づき信号処理し、前記水平同期信号と前記垂直同期信号に同期してデータを出力し、前記水平同期信号を遅延回路で遅延した水平同期信号を出力し、信号遅延回路で前記水平同期信号と前記垂直同期信号が供給され遅延した垂直同期信号を出力し、前記遅延した水平同期信号と前記垂直同期信号に基づき信号処理するデータ処理回路を有し、前記信号遅延回路は、第１の同期信号と第２の同期信号が入力され、該第１の同期信号を基準とした前記第２の同期信号のタイミングを検出するタイミング検出手段と、前記タイミング検出手段からの出力信号と前記第１の同期信号の走査方向に遅延させる第１の遅延データに応じて、前記第２の同期信号を前記第１の同期信号の走査方向に遅延させる第１の遅延手段と、第２の同期信号の走査方向に遅延させる第２の遅延データと前記第１の遅延手段からの出力結果に応じて前記第２の同期信号を遅延させる第２の遅延手段とを有する。
【発明の効果】
【００１７】
本発明の信号遅延回路は、誤って遅延量を、元信号の間隔以上に指定した場合でも、出力信号が消えることがなくなる。
また、不意な動作で、元信号の間隔が想定よりも短くなるようなことがあっても、出力信号が消えてしまう事が無い。
また、ビデオ映像信号において、画像データと同期信号の関係を、自由自在に変更できる。その結果、画面などで見た場合、水平・垂直の好きな位置に画像表示が可能になる。
入力された同期信号が、インターレス信号方式の場合でも、フィールド毎の遅延パラメータの設定の必要が無い。
入力同期信号に対して、動的に追従するため、一度遅延量の設定を行なえば、入力信号が変化しても、パラメータの再設定が不要になる。
遅延量の指定方法が、水平数と垂直数とで単位が分かれていて、遅延量が直感的に分かりやすいため、遅延量の指定方法が容易である。
機能が豊富であるにもかかわらず、回路規模が小さいため、いろいろな回路に使用できる。ビデオ映像信号の水平・垂直同期信号を用いているが、ビデオ映像信号以外にも二次元の同期タイミングを利用するものに使用可能である。
【発明を実施するための最良の形態】
【００１８】
以下、図を用いて信号遅延回路とこれを用いたデータ処理装置の実施形態例について説明する。
図１に信号遅延回路１０の回路構成を示した実施形態例を示す。
カウンター回路の構成例など詳細な回路やイニシャル値、レイテンシーなどの差異は、この信号遅延回路１０では本質的な部分ではない。
図１に示した回路は、従来の回路図１１と比較して、保持回路６と安全回路７が追加されている。従来の回路で問題であった、信号が消滅してしまう問題に対して、誤って元信号の間隔以上に遅延量を指定した場合でも、信号を出力することを可能にしている。
【００１９】
図１に示した信号遅延回路１０は水平同期信号と垂直同期信号に同期してカウント値を初期化し、入力信号１の期間をカウントするカウンター回路３と、このカウンター回路３の出力と外部から遅延量２の設定値が供給され、遅延量（データ）２の設定値を参照値としてカウンター回路３の出力値が比較演算され、遅延量２の設定値と一致またはそれ以上となったときの結果を出力する比較回路４と、比較回路４の結果と入力信号１が入力され、これらの入力データに応じて制御信号を出力する保持回路６と、保持回路６から出力される制御信号と比較回路４からの結果と、入力信号１とが供給され、これらのデータに応じて遅延済み信号５を出力する安全回路７とで構成されている。
【００２０】
カウンター回路３は、たとえばリセット付きカウンター回路で構成され、入力信号１が入力される毎にカウント値を初期化（リセット）し、たとえば水平同期信号や垂直同期信号などの入力信号１の間隔をカウントしている。
比較回路４において、外部からディジタル値を用いて設定される遅延量２が参照値として入力され、カウンター回路３から出力されるカウンター値とが比較回路４で比較され、その結果、入力信号１が外部から設定される遅延量１０２に等しくまたはそれ以上になったところで、制御信号が出力される。
しかし、設定される遅延量２がカウンター回路３のカウント値より大きいと一致データは出力されない。
【００２１】
保持回路６は、比較回路４の結果と、入力信号１の元信号が入力されている。この保持回路６の動作は、入力信号1の信号の入力があるとセット状態となり、比較回路４の結果が入力されるとリセット状態となる。
【００２２】
安全回路７は、比較回路４と入力信号１に加えて、保持回路６からの出力信号が入力される。保持回路６の出力がセット状態で、かつ入力信号１もしくは比較回路４の一致結果（４）が入力された場合に、遅延済み信号５を出力する。保持回路６の出力がリセット状態の場合は、入力信号１と比較回路４の出力結果に関わらず、安全回路７から遅延済み信号５は出力されない。
【００２３】
図１に示した信号遅延回路１０の動作を図２（Ａ），（Ｂ）に示すタイミングチャートを参照しながら説明する。
図２（Ａ）に示すように、垂直同期信号の期間を（時刻ｔ０〜）ｔ５とする。いま外部から設定する遅延量２を（時刻）ｔ４とすると、垂直同期信号の時刻ｔ５と比較して時刻ｔ４は小さい。
入力信号１がカウンター回路３に供給され、カウンター回路３がリセットされてカウントを開始する。このカウントされた値を比較回路４に出力する。一方、外部から設定される遅延量２(時刻ｔ４)が比較回路４に入力され、カウンター回路３の出力値が比較演算される。
上述したように、遅延量２（時刻ｔ４）が垂直同期期間ｔ０〜ｔ５より小さいので、カウンター回路３でカウント値が設定された遅延量２と一致する。すると比較回路４から一致結果が出力される。保持回路６において、まず入力信号１が入力された時点で、セット状態へ遷移し、しばらくして比較回路４から出力された結果が入力されると、リセット状態へ遷移する。
そして、安全回路７には、比較回路４から出力された一致結果４と入力信号１に加えて、保持回路６からの出力信号（６）が入力される。保持回路６の出力信号がセット状態で、かつ入力信号１もしくは比較回路４の一致結果が入力された場合に、遅延済み信号５（図２のｔ４）を出力する。
保持回路６の出力がリセット状態の場合は、入力信号１と比較回路４の一致結果の出力に関わらず、遅延済み信号５は出力しない。
【００２４】
すなわち、通常の遅延状態では、入力信号１が入力された時点で、保持回路６の回路はセット状態へと変化する。暫くして比較回路４の回路から一致結果が出力されると、安全回路７の回路を通して、遅延済み信号（図２のｔ４）５が出力される。
【００２５】
一方、図２（Ｂ）に示すように、外部から設定する遅延量（図２（Ｂ）のｔ４）２が垂直同期信号（図２のｔ３）の信号期間よりも大きい状態では、以下の動作となる。
入力信号１がカウンター回路３と保持回路６に入力されると、保持回路６はセット状態へと遷移する。設定された遅延量（ｔ４）２が垂直同期期間（ｔ０〜ｔ３）より大きい為、この垂直同期期間ｔ０〜ｔ４以内でカウンター回路３のカウント値と設定された遅延量２とが一致しない。そのため比較回路４からは一致結果は出力されない。
そして、暫くして、入力信号１の信号が再度入力される。この時、保持回路６は前回の入力信号１の入力で、セット状態となっており、その結果、安全回路７の安全機能が動作して、遅延済み信号(図２（Ｂ）のｔ３)５が出力される。
すなわち、設定された遅延量（ｔ４）が垂直同期信号の周期ｔ０〜ｔ３より大きいと、従来消滅していたが、保持回路６と安全回路７を設けたことにより、安全機能が働き、垂直同期信号と同期して同じ時刻（ｔ３）に遅延済みの信号（遅延垂直同期信号）５が出力される。
【００２６】
以上の動作より、指定した遅延量が入力信号の間隔を越えていた場合でも、出力信号が消滅せず、出力が可能である。
【００２７】
図３に信号遅延回路３０の他の実施形態例について示す。なお、カウンター回路の構成例など詳細な回路やイニシャル値、レイテンシーなどの差異は、この信号遅延回路３０の本質的な部分ではない。
カウンター回路３５は、たとえばリセット機能付きの１２ｂｉｔカウンター回路で構成され、水平同期信号３１に同期してリセットされ、１２ｂｉｔのカウントを開始する。カウント値は次段の保持回路３６と比較回路３７に出力される。またセット値になるとそれ以上カウントせずその動作を停止する。
保持回路３６は、垂直同期信号３２のタイミングでカウンター回路３５で生成されたカウント値を保持する。
比較回路３７は、カウンター回路３５からのカウント値と保持回路３６からの保持された値が供給され、両者を比較し、一致またはそれ以上になると制御信号を出力する。
カウンター回路３８は、比較回路３７の結果が供給されてリセットされ、このリセット信号に同期してカウント動作を行っている。
【００２８】
カウンター回路３５、保持回路３６、比較回路３７とカウンター回路３８の回路を用いて、水平同期信号と垂直同期信号の位相関係を保持したまま、垂直同期信号の水平方向へのタイミングを生成している。
【００２９】
比較回路３９には水平方向遅延量３３が供給されると共にカウンター回路３８のカウント値が入力され、水平方向遅延量を参照値として、カウンター回路３８のカウント値が比較される。
カウンター回路４０は垂直同期信号３２と比較回路３９の比較結果が供給され、垂直同期信号３２でリセットされ、比較回路３９で比較して得られた結果を用いてカウントする。すなわち、垂直同期信号を水平方向に遅延を行っていると同時に、垂直方向へのタイミングを生成している。
【００３０】
比較回路４１は、外部から設定する垂直方向遅延量３４とカウンター回路４０からのカウント結果が供給され、両者が比較されその結果、遅延済み垂直同期信号が水平方向と垂直方向に遅延された、新しい垂直同期信号（４２）を生成する。
【００３１】
次に図３の信号遅延回路３０の動作を説明する。
水平同期信号３１がカウンター回路３５に入力され、水平同期信号３１によってリセットされる。リセットされた後カウンター動作を開始し、このカウンター回路３５で生成されたカウント値は、垂直同期信号３２のタイミングによって、保持回路３６で保持される。保持回路３６で保持された値が参照値となり、比較回路３７でカウンター回路３５のカウント値と比較される。カウンター回路３８は、比較回路３７で比較した結果でリセットされる。この一連の動作で、水平同期信号３１と垂直同期信号３２の位相関係を保持したまま、水平方向に対する垂直同期信号のタイミングを生成している。
【００３２】
比較回路３９で、水平方向遅延量３３が参照値となり、カウンター回路３８のカウント値と比較される。カウンター回路４０は、垂直同期信号３２のタイミングでリセットされ、比較回路３９で比較し結果を用いてカウントする。この一連の動作で、垂直同期信号３２を、水平方向に遅延を行っている。これと同時に、垂直方向へのタイミングを生成している。
【００３３】
比較回路４１で、垂直方向遅延量３４が参照値となり、カウンター回路４０のカウント値と比較される。比較回路４１の結果すなわち遅延済み垂直同期信号４２が、水平方向と垂直方向に遅延された新しい垂直同期信号となる。
以上の動作により、水平同期と垂直同期の相対関係を保持したまま、遅延量の変更を行わずに追従することが可能となる。また、遅延量は固定値ではなく、自由に設定することが可能である。
【００３４】
つぎに、図４〜図６に信号遅延回路（６０Ａ，６０Ｂ，６０Ｃ）の具体ブロック構成図を示す。
図４の信号遅延回路６０Ａにおいて、ＶＳＹＮＣ（垂直同期信号）をインバータＩＮＶ１，フリップフロップＦＦ１とＡＮＤ１回路で垂直同期信号のエッジ信号ｎｅｄｇｅ＿ＶＳを検出してフリップフロップＦＦ２に出力している。フリップフロップＦＦ２で遅延させてｄｌ１＿ｎｅｄｇｅ＿ＶＳの遅延エッジ信号を発生させ、さらにこのｄｌ１＿ｎｅｄｇｅ＿ＶＳ信号をフリップフロップＦＦ３に供給して遅延エッジ信号ｄｌ２＿ｎｅｄｇｅ＿ＶＳを発生させている。
また同様に、ＨＳＹＮＣ（水平同期信号）も同じ回路構成で、インバータＩＮＶ２，フリップフロップＦＦ４，ＡＮＤ(回路)２で水平同期信号のエッジ信号ｎｅｄｇｅ＿ｈｓを発生させている。
【００３５】
カウンター回路６５において、プリセットＰＲ１の出力がセレクタＳＥＬ（セレクタ）−１の制御端子に接続され、カウンター回路６５の出力がＳＥＬ−１のＬ端子、加算器ＡＤＤ１の入力端子とプリセットＰＲ１の入力端子にそれぞれ接続され、加算器ＡＤＤ１の出力端子はＳＥＬ−１のＨ端子に接続されている。ＳＥＬ−１の出力端子はＳＥＬ（セレクタ）−２のＬ端子に接続され、ＳＥＬ−２のＨ端子は“０”値が保持されているレジスタＲＧ１に接続され、ＳＥＬ−２のＨ，Ｌ各端子は水平同期信号のエッジ信号ｎｅｄｇｅ＿ｈｓで切り換えられる。
ＳＥＬ−２の出力端子はＳＥＬ（セレクタ）−３のＬ端子に接続され、プリセットＰＲ２はＨ端子に接続されていて、ｒｓｔ（リセット）信号が切換え端子に接続され、Ｈ，Ｌ端子を切り換えるようにしている。
ＳＥＬ−３の出力端子はフリップフロップＦＦ６の入力に接続され、出力端子からたとえば１２ｂｉｔのディジタル信号（データ）が出力される。
【００３６】
最初にｒｓｔ（リセット）信号でＳＥＬ−３をＨに切換え、プリセットＰＲ２のデータをフリップフロップＦＦ６にプリセットする。その後、水平同期信号のエッジ信号ｎｅｄｇｅ＿ｈｓに同期してＳＥＬ−２のＨ端子に切換えられて、レジスタＲＧ１で“０”に設定し、カウント動作を開始する。ＳＥＬ−１のＨ，Ｌ端子を切り換える制御信号は、プリセットＰＲ１の入力信号（カウンター回路６５の出力データ）がプリセット値の最大値未満のときＨ端子に切換え、カウンター回路６５の出力が加算器ＡＤＤ１に供給され、１加算してＳＥＬ−２に出力される。
ｎｅｄｇｅ＿ｈｓが“Ｌ”レベルになると、ＳＥＬ−２はＬ端子に切り換えられ、ＳＥＬ−１のデータが供給され、ＳＥＬ−３へ転送される。ＳＥＬ−３もｒｓｔ信号が“Ｌ”レベルとなっているからＬ端子に切り換えられ、ＳＥＬ−２から転送されたデータがフリップフロップＦＦ６に供給される。フリップフロップＦＦ６の出力データはＳＥＬ−１のＬ端子と加算器ＡＤＤ１とプリセットＰＲ１に供給される。
以後同様に、カウンター回路６５の出力値が加算器ＡＤＤ１に供給されて１増加しプリセット値の最大値に達するまで繰り返される。加算器ＡＤＤ１の出力値（Ａ）がプリセット値以上になると、プリセットＰＲ１からの制御信号でＳＥＬ−１のＨ端子はＬ端子に切り換えられ、加算器ＡＤＤ１は増加しなくなり加算器ＡＤＤ１のカウント動作は停止する。
【００３７】
保持回路６６は、Ｈ端子がＳＥＬ−３の出力端子に接続され、保持回路６６の出力端子がＬ端子に接続されて、垂直同期信号のエッジ信号ｎｅｄｇｅ＿ＶＳが制御端子に接続されて、Ｌ端子とＨ端子が切り換えられる。ＳＥＬ−１０の出力端子がＳＥＬ−１１のＬ端子に接続され、Ｈ端子が“０”を記録しているレジスタＲＧ１０に接続され、ｒｓｔ（リセット）が制御端子に接続され、このｒｓｔ制御信号に応じてＬ端子またはＨ端子に切り換えられる。
【００３８】
保持回路６６は、ｒｓｔ信号でＳＥＬ−１１のＨ端子に切り換えられ、ＲＧ１０の“０”が供給され、フリップフロップＦＦ１０に出力され、リセットされる。つぎに、ＳＥＬ−１０の制御端子に垂直同期信号のエッジ信号ｎｅｄｇｅ＿ＶＳが供給されると、ＳＥＬ−１０のＨ端子に切り換えられ、このエッジ信号ｎｅｄｇｅ＿ＶＳに応じてカウンター回路６５のＳＥＬ−３の出力端子からのデータが供給される。その後、ＳＥＬ−１０はＬ端子に切り換えられ、入力されたデータが保持される。この保持されたデータは出力端子Ｔ２を介して出力される。
【００３９】
図５の比較回路６７において、カウンター回路６５のフリップフロップＦＦ６の出力端子Ｔ１が比較回路６７の一方の端子に接続され、保持回路６６の出力端子Ｔ２が他方の入力端子に接続され、両者が比較されその比較結果がカウンター回路６８に出力される。
出力端子Ｔ２から保持回路６６で保持された値が供給され、比較回路６７の参照値として用いられる。この参照値はフリップフロップＦＦ６の出力端子Ｔ１から供給されたカウンター回路６５からの出力データと比較される。その結果、参照値とカウンター回路６５の出力データがたとえば一致したとき“１”のデータを出力し、不一致の時は“０”を出力する。
【００４０】
カウンター回路６８の回路構成は、上述したカウンター回路６５と同じである。しかし、制御信号が異なっている。プリセットＰＲ１Ａの出力端子がセレクタＳＥＬ−１Ａの制御端子に接続され、カウンター回路６８の出力端子がＳＥＬ（セレクタ）−１ＡのＬ端子、加算器ＡＤＤ１Ａの入力とプリセットＰＲ１Ａの入力端子にそれぞれ接続され、加算器ＡＤＤ１Ａの出力端子はＳＥＬ−１ＡのＨ端子に接続されている。ＳＥＬ−１Ａの出力端子はＳＥＬ−２ＡのＬ端子に接続され、ＳＥＬ（セレクタ）−２ＡのＨ端子は“０”値が保持されているレジスタＲＧ１Ａに接続され、ＳＥＬ−２ＡのＨ，Ｌ各端子は比較回路６７の出力で切り換えられる。
ＳＥＬ−２Ａの出力端子はＳＥＬ−３ＡのＬ端子に接続され、プリセットＰＲ２ＡはＨ端子に接続されていて、ｒｓｔ（リセット）信号が切換え端子に接続され、このＨ，Ｌ端子を切り換えるようにしている。
ＳＥＬ−３Ａの出力はフリップフロップＦＦ６Ａの入力端子に接続され、出力端子からたとえば１２ｂｉｔのディジタル信号（データ）が出力される。
【００４１】
まず、ｒｓｔ信号が供給されると、ＳＥＬ（セレクタ）−３ＡがＨ端子に切り換えられ、ＰＲ２Ａのデータが供給され、フリップフロップＦＦ６Ａに出力され、プリセットされる。つぎに、比較回路６７で一致信号がＳＥＬ−２Ａの制御端子に供給されると、Ｈ端子に切り換えられ、リセットされ、このデータがＳＥＬ−３Ａを介してフリップフロップ６Ａに供給され、カウント動作を開始する。このカウンター回路６８のカウント基本動作はカウンター回路６５と同じである。
また、カウンター回路６８は、比較回路６７の結果に応じてカウント動作を開始するため、水平同期信号（水平同期エッジ信号）に対する垂直同期信号開始（スタート）の遅れ（位相）を保持した状態でカウント動作をしていて、水平方向のタイミングを生成している。
【００４２】
外部端子から供給される遅延量データを垂直方向にピクセル単位で遅延データを設定して、この出力データとカウンター回路６８の出力データとを比較回路６９で比較し、一致またはそれ以上のときその比較結果を出力端子Ｔ８を介して図５に示すカウンター回路７０に供給し、カウント動作を制御する。
【００４３】
図５に示す（ライン）カウンター回路７０の回路構成は、カウンター回路６５，６８と同じであるが、ＳＥＬ−１ＢとＳＥＬ−２ＢのＨ，Ｌ端子を切り換える制御信号が異なる。
参照値に対して入力データが一致またはそれ以上を検出しそれに基づいてその結果を出力する比較回路６９の制御信号が出力端子Ｔ８を介してＡＮＤ回路１１とＡＮＤ回路１２に接続される。出力端子Ｔ８からの制御信号とプリセットＰＲ１Ｂの出力がＡＮＤ回路１１に供給され、ＡＮＤ回路１１の出力はセレクタＳＥＬ−１Ｂの制御端子に接続され、ラインカウンター回路７０の出力がＳＥＬ−１ＢのＬ端子、加算器ＡＤＤ１Ｂの入力端子とプリセットＰＲ１Ｂの入力端子にそれぞれ接続される。
加算器ＡＤＤ１Ｂの出力端子はＳＥＬ（セレクタ）−１ＢのＨ端子に接続されている。ＳＥＬ−１Ｂの出力端子はＳＥＬ−２ＢのＬ端子に接続され、ＳＥＬ（セレクタ）−２ＢのＨ端子は“０”値が保持されているレジスタＲＧ１Ｂに接続されている。ＳＥＬ−２ＢのＨ，Ｌ各端子は、出力端子Ｔ８からの出力信号とリセット回路ＲＳＴ−Ｂからのリセット信号がＡＮＤ回路１２を介して供給されたその結果に応じて切換えられる。
ＳＥＬ−２Ｂの出力端子はＳＥＬ（セレクタ）−３ＢのＬ端子に接続され、プリセットＰＲ２ＢはＨ端子に接続されていて、ｒｓｔ（リセット）信号が切換え端子に接続され、Ｈ，Ｌ端子に切り換えられる様になっている。
ＳＥＬ−３Ｂの出力端子はフリップフロップＦＦ６Ｂの入力に接続され、出力端子からたとえば１１ｂｉｔのディジタル信号（データ）が出力される。
このラインカウンター回路７０は、ｒｓｔ信号が供給されると、ＳＥＬ−３ＢがＨ端子に切り換えられ、ＰＲ２Ｂのデータが供給され、フリップフロップＦＦ６Ｂに出力され、プリセットされる。つぎに、比較回路６９から出力される制御信号とリセット回路ＲＳＴ−Ｂからの制御（リセット）信号をＡＮＤ回路１２で論理積をとり、ＡＮＤ回路１２の出力信号がＳＥＬ−２Ｂの制御端子に供給されると、Ｈ入力端子に切り換えられ、“０”が入力される。このデータがＳＥＬ−３Ｂを介してフリップフロップ６Ｂに供給され、リセットされてカウント動作を開始する。ラインカウンター回路７０のカウント基本動作はカウンター回路６５，６８と同じである。
また、ラインカウンター回路７０は、比較回路６９の結果に応じてカウント動作が制御され、垂直同期信号のタイミングでリセットされる。
したがって、垂直同期信号を水平方向に遅延すると共に、垂直方向へのタイミングを生成している。
【００４４】
図６において、外部端子から供給される遅延量データを垂直方向にライン単位で遅延データを設定して、この出力データとラインカウンター回路７０の出力データとを比較回路７１で比較し、この比較結果を垂直同期信号のエッジ信号に同期して出力端子Ｔ１２から垂直同期信号を導出する。
【００４５】
図４，５，６に示した信号遅延回路（６０Ａ，６０Ｂ，６０Ｃ）の動作を図７に示したタイミングチャートを用いて説明する。
説明を分かり易くするため、表示装置の水平方向のピクセル（画素）数を１０個、垂直ラインは５本とし、インターレース、ｏｄｄフィールドでかつ０．５Ｈ（この場合５ピクセル）遅延している場合について述べる。
【００４６】
図７（Ｄ）に示すように、図７（Ｂ）の水平同期信号ＨＳＹＮＣに同期した水平同期信号のエッジ信号ｎｅｄｇｅ＿ｈｓがＳＥＬ−２の制御端子に供給され、リセットされてカウンター回路６５がカウント動作を開始し０〜９までの水平ピクセル数（１０個）を計数し、次のｎｅｄｇｅ＿ｈｓでリセットして同様な計数動作を繰り返す（図７（Ｅ））。
保持回路６６は、ＳＥＬ−１０の制御端子にｎｅｄｇｅ＿ＶＳが供給され、このタイミングでカウンター回路６５の出力データ（またはＳＥＬ−３の出力データ）をホールドする(図７（Ｇ）)。
【００４７】
比較回路６７は、カウンター回路６５の出力データと保持回路６６の出力データが供給され、保持回路６６の出力データを参照値として、カウンター回路６５の出力データが比較される。比較した結果、両者が一致するとカウンター回路６８のＳＥＬ−２Ａのリセット用制御信号を発生する（図７（Ｈ））。
カウンター回路６８は、上述したリセット信号の立上り波形に同期してリセットされた後、カウント動作を開始する（図７（Ｉ））。
このように、水平同期信号と垂直同期信号の位相関係を保持したまま、垂直同期信号の水平方向へのタイミングを生成している。
【００４８】
比較回路６９の入力には、垂直方向のピクセル遅延量（データＢ）と、カウンター回路６８の出力データ（データＡ）が供給され、垂直方向のピクセル遅延量を参照値としてカウンター回路６８の出力データが比較される。
その結果、比較回路６９の出力端子Ｔ８から出力された制御信号により、ラインカウンター回路７０をセットし、カウンター回路６８のセット開始時刻から５ピクセル遅延して比較結果が出力される（図７（Ｊ））。
【００４９】
比較回路６９の比較結果とリセット回路ＲＳＴ−Ｂからのリセット信号をＡＮＤ回路１２で論理積をとり、リセット信号を生成しその結果を用いてラインカウンター回路７０のＳＥＬ−２Ｂをリセットする（図７（Ｋ））。リセットした後カウント動作を開始する（図７（Ｌ））。
【００５０】
垂直方向にライン単位で設定された遅延データ（データＢ）と、ラインカウンター回路７０の出力データ（図７(Ｍ)）が比較回路７１に入力され、両者が比較されてその比較結果が出力される（図７（Ｎ））。
比較回路７１から出力された比較結果（図７（Ｎ））と出力端子Ｔ８から供給された信号を遅延させて生成した制御信号（図７（Ｍ））をＡＮＤ回路１３で論理演算して、出力端子Ｔ１２から水平垂直方向に遅延した垂直同期信号が導出される（図７（Ｏ））。
このように、外部から水平方向や垂直方向または両方向に任意の遅延量を設定して、水平方向と垂直方向に遅延された新しい垂直同期信号を得ることができる。
【００５１】
上述した結果から、水平同期信号の期間に変化があった場合、垂直同期信号を同じ遅延量だけ遅延させることができる。また、遅延データを修正する必要があったが、またその変化した期間の間隔をあらかじめ把握できるようにしたため、その値を常に指定し続けることができる。また、遅延量を増加させる場合でも、カウンター回路の規模が増大することが無くなり、遅延量の計算も自動的にできるようになった。
さらに、水平同期と垂直同期のエッジが揃う場合と揃わない場合が交互に繰り返される場合にも、対応できるようにし、水平方向への、垂直同期信号の遅延もできるようにした。
【００５２】
図８に信号遅延回路１０，３０を用いた実施形態例であるデータ処理装置８０の主要部のブロック構成に付いて示す。
信号遅延回路を有するデータ処理装置８０は、前段回路８１、遅延回路８５、信号遅延回路８６、後段回路８９で構成されている。
前段回路８１は回路もしくはシステムである。たとえば外部入力やメモリー、映像処理回路などである。この回路から、映像信号（データ）８４と、それに同期したもしくは同期のずれた水平同期信号８２と、垂直同期信号８３を出力する。
信号遅延回路８６は図１、図３と図４〜図６に示したブロック構成と同一であり、垂直同期信号を、水平・垂直方向に任意時間遅延させる。
遅延回路８５は、通常の遅延回路であり、水平同期信号を任意時間遅延させる。
【００５３】
遅延回路８５と信号遅延回路８６より、遅延済み水平同期信号８７と、遅延済み垂直同期信号８８を得る。
後段回路８９は、回路ブロックもしくはシステムである。出力端子であったり、またメモリー、ディスプレイ表示装置、ビデオエンコーダーや各種映像処理回路などである。
【００５４】
図９（Ａ）に元絵（たとえば文字や画像）を示し遅延回路８５で遅延済み水平同期信号８７と遅延済み垂直同期信号８８を後段回路８９に出力して、元絵（画像など）を水平方向や垂直方向に任意量だけ移動することができ、この例を図９（Ｂ）に示す。
【００５５】
図１０（Ｂ）に、図８に示すデータ処理装置８０の１例である表示装置に構成される信号遅延回路８６おいて、垂直同期信号を０．５Ｈ（水平同期期間）ずらし、第１フィールドと第２フィールドを逆転し、１ラインごとの上下が逆転した画面の概要図を示す。
【００５６】
このように、入力された同期信号が、インターレス信号方式の場合でも、フィールド毎の遅延パラメータの設定の必要が無い。
入力同期信号に対して、動的に追従するため、一度遅延量の設定を行なえば、入力信号が変化しても、パラメータの再設定が不要になる。
遅延量の指定方法が、水平数と垂直数とで単位が分かれていて、遅延量が直感的に分かりやすいため、遅延量の指定方法が容易である。
また、機能が豊富であるにもかかわらず、回路規模が小さいため、いろいろな回路に使用できる。
上述した例では、ビデオ映像信号の水平・垂直同期信号を用いているが、これに限定することなく、たとえばビデオ映像信号以外にも二次元の同期タイミングを利用するものに使用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の信号遅延回路のブロックを示すブロック構成図である。
【図２】図１に示した信号遅延回路の動作を説明するためのタイミングチャートである。
【図３】本発明の信号遅延回路のブロック構成を示すブロック図である。
【図４】図３に示した信号遅延回路の具体的実施形態例を示すブロック構成図である。
【図５】図３に示した信号遅延回路の具体的実施形態例を示すブロック構成図である。
【図６】図３に示した信号遅延回路の具体的実施形態例を示すブロック構成図である。
【図７】図４から図６に示した信号遅延回路の動作を説明するためのタイミングチャートである。
【図８】信号遅延回路を用いたデータ処理装置のブロック構成を示したブロック図である。
【図９】図８に示したデータ処理装置の動作結果の表示例を示した図である。
【図１０】図８に示したデータ処理装置の他の動作結果の表示例を示した図である。
【図１１】従来の信号遅延回路のブロック構成を示すブロック構成図である。
【図１２】図１１に示した従来の信号遅延回路の動作を説明するためのタイミングチャートである。
【図１３】図１１に示した従来の信号遅延回路の他の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５８】
３，３５，６５，６８，７０，１０３…カウンター回路、４，３７，３９，４１，６７，６９，７１，１０４…比較回路、６，３６，６６…保持回路、１０，３０，８６，１００…信号遅延回路、８０…データ処理装置、ＩＮＶ１，ＩＮＶ２…インバータ、ＡＮＤ１，ＡＮＤ２，ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３，…ＡＮＤ（アンド；論理積）回路、ＦＦ１〜ＦＦ６，ＦＦ１Ａ〜ＦＦ６Ａ，ＦＦ１Ｂ〜ＦＦ６Ｂ，ＦＦ１０…フリップフロップ、ＳＥＬ−１〜ＳＥＬ３，ＳＥＬ１Ａ〜ＳＥＬ３Ａ，ＳＥＬ−１Ｂ〜ＳＥＬ３Ｂ，ＳＥＬ−１０，ＳＥＬ―１１…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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