(57)【要約】【課題】  ＡＳＩＣの端子数を削減する。【解決手段】  高圧電源の出力に比例した検出電圧を出力する検出電圧出力手段と、出力停止機能を持つマルチプレクサ、三角波を発生する三角波発生手段、前記検出電圧出力手段と前記三角波発生手段の出力を比較してパルスに変換するアナログ−ディジタル変換手段を持ち、前記アナログ−デジタル変換手段の発生するパルス幅に応じて高圧電源の出力を制御する高圧電源制御手段を持つ画像形成装置において、前記三角波をカウントし、所定のタイミングで前記マルチプレクサの出力を停止する制御部を持つ。【選択図】        図３
2006259076.tif 000002
【特許請求の範囲】
【請求項１】
高圧電源の出力に比例した検出電圧を出力する検出電圧出力手段と、
出力停止機能を持つマルチプレクサと、
三角波を発生する三角波発生手段と、
前記検出電圧出力手段と前記三角波発生手段の出力を比較してパルスに変換するアナログ−ディジタル変換手段を持ち、
前記アナログ−デジタル変換手段の発生するパルス幅に応じて高圧電源の出力を制御する高圧電源制御手段を持つ画像形成装置において、
前記三角波をカウントし、所定のタイミングで前記マルチプレクサの出力を停止する制御部を持つことを特徴とする画像形成装置。
【請求項２】
請求項１に記載の画像形成装置において、前記三角波の１波ごとに前記マルチプレクサの出力を順次選択することを特徴とする画像形成装置。
【請求項３】
請求項１に記載の画像形成装置において、前記マルチプレクサの入力数ごとに所定の期間前記マルチプレクサの出力を停止する、というサイクルを繰り返すことを特徴とする画像形成装置。
【請求項４】
請求項１に記載の画像形成装置において、前記高圧電源制御手段は前記マルチプレクサの出力停止状態を検知し、前記サイクル動作の開始点を検知することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置及び画像処理装置に関し、電子写真方式あるいは静電記録方式等により形成された潜像担持体上のトナー像を記録媒体に転写電界を与えて画像を得る画像形成装置及び画像形成処理装置に関するものである。
【背景技術】
【０００２】
電子写真技術を用いた画像形成装置には通常、複数の高圧電源装置が使用される。例えば像担持体に帯電させる一時帯電装置、像担持体表面に形成された静電潜像を現像するためトナーに帯電させる現像バイアス装置、像担持体上に現像されたトナー象を紙などの記録媒体上に転写する転写高圧装置等である。
【０００３】
高圧電源装置を制御するため、通常、高圧電源の出力電圧に比例した検出電圧をＡＤ変換し、画像形成装置を制御するＡＳＩＣ等に入力、その検出結果により高圧電源装置をＰＷＭ制御する、という構成が必要となる。高圧電源装置が複数となれば、その分検出入力と制御出力の数もより多く必要となる。当然ながらＡＳＩＣにはより多くの端子が必要となり、ＡＳＩＣ規模の増大を招き、コストアップの要因となる恐れがある。
【０００４】
この問題を回避するため、従来では１系統のＡＤ変換部にマルチプレクサを接続し、ＡＳＩＣでこのマルチプレクサを制御、時分割で入力を切り替える等の方法で端子数の抑制をはかってきた（例えば、特許文献１参照）。また、ＡＤ変換部を三角波と検出電圧の比較によりパルス幅に変換する方式では、通常のＡＤ変換方式で必要な分解能に応じた端子数（例えば分解能１６なら４本、６４なら６本）が必要となるところを、１本で置き換えることができ、さらに端子数の削減を図ることができる。
【０００５】
図１は従来例の負帰還制御系を有するスイッチング電源のブロック図である。
【０００６】
このブロック図におけるＴ１はトランスで、１次側巻線Ｎ１と２次側巻線Ｎ２とが設けられている。１次側巻線Ｎ１の一端には、電圧Ｖｉｎを供給する直流電源のプラス端子が接続され、直流電源のマイナス端子は、基準電位に接続されている。この電圧Ｖｉｎとしては、例えば商用電源を全波整流し、かつコンデンサＣ０で平滑することによって得られる電圧が考えられる。１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。
【０００７】
２次側巻線Ｎ２の一端には、ダイオードＤ１のアノードが接続され、その他端は基準電位に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖｏｕｔが誘起される。ダイオードＤ１のカソードには、平滑用コンデンサＣ２のプラス端子が接続され、コンデンサＣ２のマイナス端子は、基準電位に接続されている。ダイオードＤ１のカソードには、コンデンサＣ２と並列に配置されている分圧回路１が接続されている。分圧回路１は、電圧Ｖｏｕｔを分圧し、その分圧した電圧値はマルチプレクサ６により選択されコンパレータ３のマイナス端子に出力する。
【０００８】
コンパレータ２のプラス端子には三角波発生回路３の三角波が入力される。コンパレータ２の出力パルス信号Ｓ１は、セレクタ７を通してパルス幅カウンタ４で、そのパルス幅が、所定周期のクロックでカウントされ、そのカウント値Ｓ２が算出される。マルチプレクサ６はＡＳＩＣ内の選択部８により制御される。もし入力数が８ならば３本の信号線が必要となる。またＡＳＩＣ内のセレクタも即ち２，３，４の構成で、２次側分圧出力のＡ／Ｄ変換を行っている。
【０００９】
図２に示すように、分圧回路出力Ｖ１の値が高ければ、Ｓ１の幅は狭まり、カウント値Ｓ２は小さくなる。逆に、Ｖ１の値が低ければＳ１の幅は広がり、カウント値Ｓ２は大きくなる。カウント値Ｓ２は、パルスＳ１が出力されていない期間はリセットされており、パルスＳ１の立下りで、駆動パルス生成部５でラッチされ、駆動パルス生成部５では、ラッチされたカウント値Ｓ２とリファレンス値が比較され、Ｓ２がリファレンス値より小さいときは、Ｖｏｕｔが所望値より高いと判断され、駆動パルスＳ３は、デューティーが減少する方向に制御される。逆にＳ２がリファレンス値より大きいときは、Ｖｏｕｔが所望値より低いと判断され、駆動パルスＳ３は、デューティーが増大する方向に制御される。このような駆動パルスＳ３がＦＥＴＱ１のゲートに入力されることにより、２次側出力Ｖｏｕｔの負帰還制御がなされる。
【特許文献１】特開平０６−１５３３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、画像形成装置のデジタル化が進むに従い、ＡＳＩＣが行う制御の対象も増え、ＡＳＩＣの規模も拡大の一途をたどっている。
【００１１】
本発明は上記問題に鑑みてなされたもので、その目的とするところはコストアップにつながるＡＳＩＣ規模の拡大を抑制するため、ＡＳＩＣの端子数をさらに減少する画像形成装置を提供するところにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明は、高圧電源の出力に比例した検出電圧を出力する検出電圧出力手段と、三角波を発生する三角波発生手段と、前記三角波発生手段を制御する三角波制御手段と、前記検出電圧出力手段と前記三角波発生手段の出力を比較してパルスに変換するアナログ−ディジタル変換手段を持ち、前記アナログ−デジタル変換手段の発生するパルス幅に応じて高圧電源の出力を制御する高圧電源制御手段を持つ画像形成装置において、前記三角波制御手段は、所定回数に一度、三角波を発生しない期間を設けることを特徴とする。
【００１３】
第２の発明は、前記請求項１に記載の画像形成装置において、アナログ−ディジタル変換手段の入力にマルチプレクサを持ち、複数の前記検出電圧手段の検出電圧から選択してアナログ−ディジタル変換手段に入力可能で、その選択は三角波制御手段によって行われることを特徴とする。
【００１４】
第３の発明は、前記請求項１に記載の画像形成装置において、前記三角波制御手段は三角波を発生しない期間ではマルチプレクサを無選択状態に、三角波を発生する期間では三角波の発生に合わせてマルチプレクサの入力を順次切り替えるといった動作を１サイクルとし、前記１サイクルの動作を繰り返し行うことを特徴とする。
【００１５】
第４の発明は、前記請求項１に記載の画像形成装置において、前記三角波を発生する期間での三角波の発生回数は、マルチプレクサの入力数であることを特徴とする。
【００１６】
第５の発明は、前記請求項１に記載の画像形成装置において、前記高圧電源制御手段は前記三角波を発生しない期間を検知し、前記サイクル動作の開始点を検知することを特徴とする。
【発明の効果】
【００１７】
本発明によれば負帰還制御のスイッチング電源のアナログ・デジタル変換部に入力する複数のアナログ信号をマルチプレクサにて選択入力する構成を持つスイッチング電源において、アナログ・デジタル変換に関わる三角波の１波ごとにマルチプレクサの入力を切り替え、マルチプレクサの入力数毎に所定期間マルチプレクサの出力を停止する、というサイクルを繰り返し、Ａｓｉｃに内蔵されるスイッチング電源の制御部はマルチプレクサの出力停止状態をリセット期間として認識し、リセット後のパルスから順次入力されるパルスをマルチプレクサの各チャネルとして認識し、スイッチング電源の制御を行うことで、Ａｓｉｃがマルチプレクサの制御を行うための端子が不要となり、Ａｓｉｃの端子数削減が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について図面を参照して詳細に説明する。
【実施例】
【００１９】
図３は、本発明の構成を示すブロック図で、従来例の構成に対して、パルスカウント＆マルチプレクサ選択部９が付加され、またＡＳＩＣ内の選択部８の機能が変更されている。また、マルチプレクサ６には出力を有効・無効にする出力イネーブル端子を持つものとする。
【００２０】
図４がこの動作のタイミングチャートである。パルスカウント＆マルチプレクサ選択部（以降ＰＭ部と称する）は三角波発生回路３が発生する三角波をカウントし、パルスごとにマルチプレクサ６の入力を切り替える。このマルチプレクサ６は８入力を持ち、分圧回路１から出力されるＶ１、並びに不図示の７つの分圧回路から出力されるＶ１〜Ｖ１ｇが入力される。図のように、三角波ごとにチャネルを切り替え、各チャネルの信号が順次選択出力される。
【００２１】
また、マルチプレクサ６の８入力チャネル数ごとに、所定期間マルチプレクサ６の出力をマスクする。図のＭａｓｋ期間がそのタイミングである。そして所定のＭａｓｋ期間が終了すると、再び１チャネルのＶ１から順次選択出力する。比較器２には１〜８チャネルの選択出力とＭａｓｋの信号状態が繰り返し入力される。すると、図４のＳ１のように、各チャネルに対応した幅のパルスと所定のＭａｓｋ期間のＬｏｗ信号がＡｓｉｃへと入力される。
【００２２】
Ａｓｉｃ内の選択部８はこの信号Ｓ１の所定のＬｏｗ期間ごとにリセットし、リセット直後のパルスを８チャネル中先頭のＶ１パルスとして、セレクタ７を制御して高圧制御部１へ信号Ｓ１を出力する。その後２〜８チャネルの信号であるＶ１ａ〜Ｖ１ｇに対応したＳ１信号のパルスも同様に順次高圧制御部２〜８に選択出力される。
【００２３】
このような構成にすることで、従来Ａｓｉｃから外部マルチプレクサを制御するために存在していた選択信号のための端子が不要となり、Ａｓｉｃの端子数を削減することができる。
【図面の簡単な説明】
【００２４】
【図１】従来例である電源装置の構成図
【図２】三角波と分圧回路の分圧出力の比較動作によるパルス生成の様子を示す図
【図３】本発明における電源装置の構成図
【図４】本発明における三角波と分圧回路の分圧出力の比較動作によるパルス生成の様子を示す図
【符号の説明】
【００２５】
１    分圧回路
２    コンパレータ
３    三角波発生回路
４    パルス幅カウンタ
５    駆動パルス生成部
６    マルチプレクサ
７    セレクタ
８    選択部
９    パルスカウント＆マルチプレクサ選択部
Ｃ０，Ｃ１，Ｃ２  コンデンサ
Ｄ１  ダイオード
Ｑ１  ＦＥＴ
Ｔ１  トランス
【図１】
2006259076.tif 000003
【図２】
2006259076.tif 000004
【図３】
2006259076.tif 000005
【図４】
2006259076.tif 000006