(57)【要約】【課題】  ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の円滑かつ効率的な検査を可能とする。【解決手段】  システムＬＳＩ１０２の内部に、通常動作用のＤＲＡＭ制御回路１０８とは別に、テスト用ＤＲＡＭ制御回路１１２を設ける。そして、システムＬＳＩ１０２の個別検査時において、ＤＲＡＭ１０４が悪影響を与えないように、ＤＲＡＭ１０４のデータバスをハイインピーダンス状態とする、あるいは、ＤＲＡＭ１０４をディープパワーダウンモード等に移行させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置であって、
前記ＤＲＡＭに対するアクセス制御を行う第１の制御手段と、
前記システムＬＳＩのテストモード時に、前記ＤＲＡＭのデータバスをハイインピーダンスに設定する第２の制御手段と、
を備える半導体集積回路装置。
【請求項２】
ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置であって、
前記ＤＲＡＭに対するアクセス制御を行う第１の制御手段と、
前記システムＬＳＩのテストモード時に、前記ＤＲＡＭをパワーダウンモードに設定する第２の制御手段と、
を備える半導体集積回路装置。
【請求項３】
前記第２の制御手段は、テストモード信号のアクティブを検出して前記テストモード時の設定を実行する請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第２の制御手段は、前記テストモード信号のノンアクティブを検出して前記テストモード時の設定を解除する請求項３記載の半導体集積回路装置。
【請求項５】
ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の制御方法であって、
前記ＤＲＡＭに対するアクセス制御を行う第１の制御ステップと、
前記システムＬＳＩのテストモード時に、前記ＤＲＡＭのデータバスをハイインピーダンスに設定する第２の制御ステップと、
を有する半導体集積回路制御方法。
【請求項６】
ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の制御方法であって、
前記ＤＲＡＭに対するアクセス制御を行う第１の制御ステップと、
前記システムＬＳＩのテストモード時に、前記ＤＲＡＭをパワーダウンモードに設定する第２の制御ステップと、
を有する半導体集積回路制御方法。
【請求項７】
前記第２の制御ステップは、テストモード信号のアクティブを検出して前記テストモード時の設定を実行する請求項５または６記載の半導体集積回路制御方法。
【請求項８】
前記第２の制御ステップは、前記テストモード信号のノンアクティブを検出して前記テストモード時の設定を解除する請求項７記載の半導体集積回路制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置およびその制御方法に関する。
【背景技術】
【０００２】
ＳＩＰ品種の半導体装置とマルチチップモジュール半導体装置とは、複数のチップを内蔵するという点では共通するが、ＳＩＰ品種の半導体装置では、「異なる種類のチップ（例えば、ロジック系ＬＳＩチップとメモリチップ）」が搭載される点で、複数の「同種のチップ」が搭載されるマルチチップモジュール半導体装置とは異なる。
【０００３】
マルチチップモジュールの検査（電気的な特性測定）を行う場合、特許文献１に記載されるように、複数の同種のチップに同時並行的に電源電圧を供給し、いかに効率的に各チップの検査を実施するかを追求すればよいが、ＳＩＰ品種の半導体装置の場合、異なる種類の各チップを個別に検査する必要がある。
【０００４】
【特許文献１】特開２０００−１１１６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＩＰ品種の半導体装置（システムＬＳＩとＤＲＡＭ内蔵）の検査に関して検討した結果、以下の問題が明らかとなった。
【０００６】
（１）システムＬＳＩの個別テストにおいてＤＲＡＭが影響を及ぼす点
システムＬＳＩは、通常動作時においてＤＲＡＭを利用できるように、ＤＲＡＭ制御回路を内蔵している。したがって、システムＬＳＩを単独で検査するとき、ＤＲＡＭ制御回路が動作すると、その結果として、ＤＲＡＭに対するリードアクセス／ライトアクセスが生じて、データの転送が行われる。しかし、システムＬＳＩ単独の検査時には、そのＤＲＡＭ制御回路が正常に動作するかさえわかれば十分であり、データの転送が正常になされるか否かの検査は必要ない（これは、ＤＲＡＭ自体の検査に属する）。システムＬＳＩの検査時において、不要なデータ転送が行われると、その転送データを処理することが必要となり、システムＬＳＩ自体の検査が複雑化し、円滑な検査の妨げとなる。また、検査時における、ＳＩＰ品種の半導体装置の消費電力も増大する。
【０００７】
（２）一つのＳＩＰ品種の半導体装置におけるＤＲＡＭ部分の消費電力が大きいと、一台のテスタにて同時測定できる半導体装置の数が少なくなる点
テスタは電源ユニットを内蔵しており、検査時においては、そのテスタの電源ユニットから、検査対象の半導体装置に電源電圧を供給する。したがって、一つの半導体装置における電力消費が少なければ、その分、多くの半導体装置の電気的特性の同時測定が可能となる。しかし、ＤＲＡＭは、データ保持のために間欠的にリフレッシュ動作を行う必要があり、また、ＤＲＡＭが検査対象でないときも、ＤＲＡＭには電源電圧が供給されて、常に、電力の消費が発生する。特に、システムＬＳＩは複合的な大規模ＬＳＩであって、検査時の電力消費も通常のＬＳＩに比べて大きいため、ＤＲＡＭにおける不要な電力消費は、一台のテスタにて同時測定可能な半導体装置の数を減らすことにつながる。
【０００８】
本発明は、このような考察に基づいてなされたものであり、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の円滑かつ効率的な検査を可能とすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体集積回路装置は、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置であって、前記ＤＲＡＭに対するアクセス制御を行う第１の制御手段と、前記システムＬＳＩのテストモード時に、前記ＤＲＡＭのデータバスをハイインピーダンスに設定する第２の制御手段と、を備える。
【００１０】
上記構成によれば、ＤＲＡＭのデータバスをハイインピーダンスに設定することによりデータ転送が遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。
【００１１】
また、本発明の半導体集積回路装置は、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置であって、前記ＤＲＡＭに対するアクセス制御を行う第１の制御手段と、前記システムＬＳＩのテストモード時に、前記ＤＲＡＭをパワーダウンモードに設定する第２の制御手段と、を備える。
【００１２】
上記構成によれば、テストモード時にＤＲＡＭをパワーダウンモードに設定することによりシステムＬＳＩとＤＲＡＭとが遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。また、パワーダウンモードの設定によりＤＲＡＭの消費電力を低減させることができるため、システムＬＳＩの同時検査個数を増やすことができる。
【００１３】
また、本発明の半導体集積回路装置は、前記第２の制御手段が、テストモード信号のアクティブを検出して前記テストモード時の設定を実行するものである。
【００１４】
上記構成によれば、第２の制御手段が、テストモード信号のアクティブを検出して前記テストモード時の設定を実行することにより、テストモード信号の利用により特別なコマンド等を使用することなくテストモード時の設定が可能となる。
【００１５】
また、本発明の半導体集積回路装置は、前記第２の制御手段が、前記テストモード信号のノンアクティブを検出して前記テストモード時の設定を解除するものである。
【００１６】
上記構成によれば、第２の制御手段が、前記テストモード信号のノンアクティブを検出して前記テストモード時の設定を解除することにより、個別検査だけでなく、全体検査が円滑に行える。
【００１７】
また、本発明の半導体集積回路制御方法は、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の制御方法であって、前記ＤＲＡＭに対するアクセス制御を行う第１の制御ステップと、前記システムＬＳＩのテストモード時に、前記ＤＲＡＭのデータバスをハイインピーダンスに設定する第２の制御ステップと、を有する。
【００１８】
また、本発明の半導体集積回路制御方法は、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置の制御方法であって、前記ＤＲＡＭに対するアクセス制御を行う第１の制御ステップと、前記システムＬＳＩのテストモード時に、前記ＤＲＡＭをパワーダウンモードに設定する第２の制御ステップと、を有する。
【００１９】
また、本発明の半導体集積回路制御方法は、前記第２の制御ステップが、テストモード信号のアクティブを検出して前記テストモード時の設定を実行するものである。
【００２０】
さらに、本発明の半導体集積回路制御方法は、前記第２の制御ステップが、前記テストモード信号のノンアクティブを検出して前記テストモード時の設定を解除するものである。
【発明の効果】
【００２１】
本発明によれば、ＤＲＡＭのデータバスをハイインピーダンスに設定することによりデータ転送が遮断される、あるいは、ＤＲＡＭをパワーダウンモードに設定することによりシステムＬＳＩとＤＲＡＭとが遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本実施形態では、本発明のＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）品種の半導体装置の特徴的な内部構成と動作、ならびに、検査システムの全体構成と検査動作の概要を説明する。
【００２３】
図１は、本発明の一実施形態を説明するための、ＳＩＰ品種の半導体装置の内部構成と、その電気的特性の検査を実施する検査システムの全体構成を示すブロック図である。  図１において、ＬＳＩテスタ５０は、ＳＩＰ品種の半導体装置１００に搭載されるシステムＬＳＩ１０２の検査を実施する。
【００２４】
また、ＳＩＰ品種の半導体装置１００に搭載されるＤＲＡＭ１０４の検査は、専用のメモリＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）が実施する。ただし、検査システムの態様はこれに限定されるものではなく、一台のテスタでＳＩＰ品種に搭載される全種類のチップの検査を行う等は自由である。
【００２５】
検査対象のＳＩＰ品種の半導体装置１００は、システムＬＳＩ１０２およびＤＲＡＭ１０４を備える。システムＬＳＩ１０２には、ＤＲＡＭに対するアクセス制御を行う通常動作用ＤＲＡＭ制御回路（以下、単に、ＤＲＡＭ制御回路と記載する。図面中の表記も同様である）１０８と、システムＬＳＩのテストモード時に、ＤＲＡＭのデータバスをハイインピーダンスに設定したり、システムＬＳＩのテストモード時に、ＤＲＡＭをパワーダウンモードに設定するテスト用ＤＲＡＭ制御回路１１２とを有する。
【００２６】
なお、参照符号１は電源端子であり、電源端子１を経由して、ＬＳＩテスタ５０が内蔵する電源ユニット５１から電源電圧が供給される。また、参照符号２は、ＬＳＩテスタ５０からのテストモード信号（ＴＣ）が入力されるテストモード端子であり、参照符号３は、ＬＳＩテスタ５０からの動作クロックＣＬＤが入力されるクロック端子である。また、Ｐ１〜Ｐｎは、検査時にデータや制御信号等の入出力に使用される端子である。
【００２７】
システムＬＳＩ１００に内蔵されたテスト用ＤＲＡＭ制御回路（テストモード時にのみ動作する専用のＤＲＡＭ制御回路）１１２は、システムＬＳＩの単独検査時にテストモード信号のアクティブを検出してテストモード時の設定を実行する。すなわち、テスト用ＤＲＡＭ制御回路１１２は、ＤＲＡＭ制御回路１０８の動作状態に関係なく、ＤＲＡＭ１０４を優先的に制御する。具体的には、テスト用ＤＲＡＭ制御回路１１２は、テストモード信号のアクティブを検出して、ＤＲＡＭ１０４のデータバスをハイインピーダンスに設定する、あるいは、ＤＲＡＭ１０４を、ＤＲＡＭが本来的に有する低消費電力モード（パワーダウンモード、ディープパワーダウンモード）に設定する。ＤＲＡＭ１０４のデータバスをハイインピーダンスに設定することにより、データ転送を遮断できるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。また、テストモード時にＤＲＡＭをパワーダウンモードに設定することにより、システムＬＳＩとＤＲＡＭとが遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。さらに、パワーダウンモードの設定によりＤＲＡＭの消費電力を低減させることができるため、システムＬＳＩの同時検査個数を増やすことができる。
【００２８】
また、ＬＳＩテスタ５０からのテストモード信号ＴＣによって、システムＬＳＩ１０２の単独検査モードが選択されたとき、テストモード信号ＴＣに基づいてＳＩＰ品種の半導体装置１００内で生成されるテストモードを選択する信号等のアクティブを検出して、テスト用ＤＲＡＭ制御回路１１２は、テストモード時の設定を実行する。また、テスト用ＤＲＡＭ制御回路１１２は、その信号のノンアクティブを検出してテストモード時の設定を解除して、通常動作用ＤＲＡＭ制御回路１０８による制御が可能な状態に自動復帰する。  このように、テストモード信号の利用により何ら特別な制御信号を使用することなくテストモード時の設定が可能となり、ＳＩＰ品種の半導体装置１００の円滑な検査を実施することが可能となる。また、システムＬＳＩ１０２の単独検査だけでなく、ＳＩＰ品種の半導体装置１００の全体検査が円滑に行える。
【００２９】
テスト用ＤＲＡＭ制御回路１０８による優先的なＤＲＡＭ１０４の制御が、テストモード信号に応じて自動的にオン／オフされることにより、異なる検査モードを連続して実施する場合においても、ＬＳＩテスタ５０（ならびにメモリＢＯＳＴ６０）は、検査モードの違いを意識する必要がなく、異なる複数のテスト項目について、連続して一度に検査することも可能となる。
【００３０】
（第２の実施形態）
本実施形態では、本発明のＳＩＰ品種の半導体装置の具体的な内部構成の例について説明する。
【００３１】
図２は、本発明のＳＩＰ品種の半導体装置の具体的な内部構成の一例を示すブロック図である。図２の半導体装置において、図１の半導体装置と同じ部分には同じ参照符号を付してある。図示されるように、ＳＩＰ品種の半導体装置１００に搭載されるシステムＬＳＩ１０２は、ＣＰＵ（中央処理装置）ならびにＤＳＰ（デジタルシグナルプロセッサ）１０６と、通常動作時おいてＤＲＡＭ１０４を制御するＤＲＡＭ制御回路（通常動作用ＤＲＡＭ制御回路）１０８と、テストモード制御回路１１０と、テスト用ＤＲＡＭ制御回路１１２と、セレクタ１１６とを有する。図中、ＰＤはデータ出力端子であり、また、ＤＢ（１）はシステムＬＳＩ１０２内のデータバスである。
【００３２】
テストモード制御回路１１０は、ＬＳＩテスタ５０（図１）からのテストモード信号（ＴＣ）ならびに動作クロック（ＣＬＤ）を受け、テストモード選択信号（ＴＭ１，ＴＭ２：ＴＭ２はＣＰＵ／ＤＳＰ１０６に送られる））と、内部動作クロック（ＣＫ）を生成、出力する。
【００３３】
テスト用ＤＲＡＭ制御回路１１２は、アンドゲート回路１１３と、モード切換回路１１５と、を有する。ここで、アンドゲート回路１１３は、テストモード制御回路１１０からの、テストモード選択信号（ＴＭ１）および内部動作クロック（ＣＫ）を受け、テストモード選択信号（ＴＭ１）がハイレベルとなってシステムＬＳＩ１０２の単独検査モードが選択されているときのみ、テストモード時の内部クロック（ＣＫ）を出力する。また、モード切換回路１１５は、テストモード選択信号（ＴＭ１）ならびにテストモード時の内部クロック（ＣＫ）を受け、ＤＲＡＭ１０４をパワーダウンモードやディープパワーダウンモードに移行させるために必要な制御信号と、ＤＲＡＭ１０４のデータバス（ＤＢ２）をハイインピーダンス状態（Ｚ状態）にするための制御信号を生成する。
【００３４】
セレクタ１１６は、通常動作用ＤＲＡＭ制御回路１０８からのＤＲＡＭ制御信号と、テスト用ＤＲＡＭ制御回路１１２からのＤＲＡＭ制御信号と、を切り換える。セレクタ１１６には、テストモード選択信号（ＴＭ１）が入力されており、このテストモード選択信号（ＴＭ１）によってシステムＬＳＩ１０２の単独検査モードが選択されているときは、自動的に、テスト用ＤＲＡＭ制御回路１１２からのＤＲＡＭ制御信号が選択されるようになっている。つまり、テストモード時には、通常動作用ＤＲＡＭ制御回路１０８の動作状態に関係なく、テスト用ＤＲＡＭ制御回路１１２の制御が優先される。また、そのテストモードが解除されると、テスト用ＤＲＡＭ制御回路１１２による優先制御状態も解除され、通常動作用ＤＲＡＭ制御回路１０８によるＤＲＡＭ制御が可能な状態に、自動的に復帰する。
【００３５】
図２の右側に示されるＤＲＡＭ１０４は、電源制御回路１２０と、アドレスバッファ１２２と、メモリセル部１２４と、リード／ライト１２６と、入出力バッファ（ここでは、Ｚ状態を実現できるトライステートバッファであるとする）１２８と、制御信号発生回路１３０と、を有する。
【００３６】
電源制御回路１２０は、制御信号発生回路１３０からの電力制御信号Ｓ１に基づき、電源電圧を、例えば高低の２段階に切り換えることができ、また、メモリセル部１２４を除く周辺回路（１２２，１２６，１２８等）の電源電圧をオフ（切断）することができる。  つまり、電源電圧を、メモリセル部１２４におけるデータの保持に必要な最小限の低電圧に切り換えることによってパワーダウンモードが実現され、また、メモリセル部１２４を除く周辺回路（１２２，１２６，１２８等）の電源電圧をオフ（切断）することによって、ディープパワーダウンモードが実現される。
【００３７】
なお、ＤＢ（２）は、ＤＲＡＭ１０４内のデータバスであり、Ｓ１は電力制御信号（パワーダウンモードやディープパワーダウンモードを実現するための制御信号）であり、Ｓ２は、入出力バッファ１２８をＺ状態として、データバスＤＢ（２）をハイインピーダンス状態にするための制御信号である。
【００３８】
制御信号発生回路１３０は、ＤＲＡＭ１０４の動作を制御するための各種の内部制御信号を発生する回路である。制御信号発生回路１３０には、クロック（ＣＬＫ）、クロックイネーブル（ＣＫＥ）、チップセレクト（ｎＣＳ）、ローアドレスストローブ（ｎＲＡＳ）、カラムアドレスストローブ（ｎＣＡＳ）、ライトイネーブル（ｎＷＥ）、ハイインピーダンス指示信号（ＨｉＺｃ）が入力される（これらの各信号は、システムＬＳＩ１０２内のＤＲＡＭ制御回路１０８またはテスト用ＤＲＡＭ制御回路１１２から、セレクタ１１６を経由して送られてくるものである）。
【００３９】
ＤＲＡＭ１０４内の制御信号発生回路１３０は、ハイインピーダンス指示信号（ＨｉＺｃ）がアクティブとなると、制御信号Ｓ２をオンさせ、入出力バッファ１２８をＺ状態として、データバスＤＢ（２）をハイインピーダンス状態とする。これにより、不要なデータ転送が禁止される。
【００４０】
また、パワーダウンモードならびにディープパワーダウンモードへの進入／退出は、特別な制御信号ではなく、上記のクロック（ＣＬＫ）、クロックイネーブル（ＣＫＥ）、チップセレクト（ｎＣＳ）、ローアドレスストローブ（ｎＲＡＳ）、カラムアドレスストローブ（ｎＣＡＳ）、ライトイネーブル（ｎＷＥ）の各信号のレベルの組合せによって実現されるようになっている。
【００４１】
図３は、ディープパワーダウン（ＤＰＤ）モードへの進入するための信号波形の一例を示す図である。図４は、ディープパワーダウン（ＤＰＤ）モードから退出するための信号波形の一例を示す図である。
【００４２】
図３に示されるように、ＤＰＤモードへの進入時点は、クロックイネーブル信号（ＣＫＥ）、チップ選択信号（ｎＣＳ）、書込みイネーブル信号（ｎＷＥ）が共にローレベルであり、かつ、ローからハイに変わるＣＬＫ信号によりトリガされる、ｎＲＡＳとｎＣＡＳがハイレベルにとどまる時点となる。つまり、図３中の時刻ｔ１が、ＤＰＤモードへのエントリーポイントとなる。
【００４３】
また、図４に示されるように、ＤＰＤモードからの退出時点は、チップセレクト信号（ｎＣＳ）がハイレベルであり、かつ、ローレベルからハイレベルに変化するＣＬＫ信号によりトリガされる、クロックイネーブル信号（ＣＫＥ）がハイレベルになるタイミングとなる。他の信号はＤＰＤ退出に影響を与えない。すなわち、図４において、時刻ｔ２がＤＰＤイグジットポイントとなる。
【００４４】
なお、図３および図４に示されたプロトコルは、ディープパワーダウン（ＤＰＤ）モードへの進入と退出を決定するためのプロトコルの一例であって、適宜、変形することができる。例えば、（ｎＷＥ）や（ｎＣＡＳ）のような制御信号の全部または一部がここで示した信号レベルと反対の信号レベルであってもよいし、クロックイネーブル信号（ＣＫＥ）に相応する他の信号を、ＤＰＤ進入や退出を引き起こすために使用することもできる。
【００４５】
このように、テストモード時において、テスト用ＤＲＡＭ制御回路１１２によりＤＲＡＭ１０４を制御する場合も、特別な制御信号が不要であり、通常動作時に使用されている制御信号と同じ制御信号を用いて、電力制御が可能である。よって、テスト時の制御信号が複雑化せず、円滑なテストが実現される。
【００４６】
このように、図２のＳＩＰ品種の半導体装置１００では、システムＬＳＩ１０２の単独検査モードが選択されると、自動的にテスト用ＤＲＡＭ制御回路１１２がアクティブとなってＤＲＡＭのデータバス（ＤＢ（２））や電力制御回路（１２０）を介した電力制御が実施され、また、そのテストモードの解除と共に、テスト用ＤＲＡＭ制御回路による制御も自動的に解除されて通常動作用ＤＲＡＭ制御回路による制御が可能な状態に自動復帰するため、何ら特別な制御信号を使用することなく、ＳＩＰ品種の半導体装置の円滑な検査を実現することができる。
【００４７】
テスト用ＤＲＡＭ制御回路１１２による優先的なＤＲＡＭ制御は、テストモード選択信号（ＴＭ１）に応じて自動的にオン／オフされることから、異なる検査モードを連続して実施する場合においても、テスタは、検査モードの違いを意識する必要がなく、したがって、異なる複数のテスト項目について、連続して一度に検査することも可能となる。
【００４８】
また、本発明のＳＩＰ品種の半導体装置におけるシステムＬＳＩ０２の検査を行う際には、ＤＲＡＭ１０４の影響を受けないような状態となっており、この状態を継続しつつ、システムＬＳＩ１０２の単独の検査を実施するため、効率的な検査が可能となる。
【００４９】
以上説明したように、本実施形態によれば、ＤＲＡＭのデータバスをハイインピーダンスに設定することによりデータ転送が遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。あるいは、テストモード時にＤＲＡＭをパワーダウンモードに設定することによりシステムＬＳＩとＤＲＡＭとが遮断されるため、テストモード時にシステムＬＳＩに与える影響を回避することができる。また、パワーダウンモードの設定によりＤＲＡＭの消費電力を低減させることができるため、システムＬＳＩの同時検査個数を増やすことができる。
【００５０】
本発明は、メモリ回路と、そのメモリ回路を制御する機能をもつ上位回路とを備える半導体装置の検査に、広く応用できる。
【産業上の利用可能性】
【００５１】
本発明は、テストモード時にシステムＬＳＩに与える影響を回避することができる効果を有し、ＤＲＡＭおよびシステムＬＳＩを備える半導体集積回路装置およびその制御方法等に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態を説明するための、ＳＩＰ品種の半導体装置の内部構成と、その電気的特性の検査を実施する検査システムの全体構成を示すブロック図
【図２】本実施形態のＳＩＰ品種の半導体装置の具体的な内部構成の一例を示すブロック図
【図３】ディープパワーダウン（ＤＰＤ）モードへ進入するための信号波形の一例を示す図
【図４】ディープパワーダウン（ＤＰＤ）モードから退出するための信号波形の一例を示す図
【符号の説明】
【００５３】
５０    ＬＳＩテスタ
６０    メモリＢＯＳＴ
１００  ＳＩＰ（システムインパッケージ）品種の半導体装置
１０２  システムＬＳＩ
１０４  ＤＲＡＭ
１０６  ＣＰＵ／ＤＳＰ
１０８  （通常動作用）ＤＲＡＭ制御回路
１１０  テストモード制御回路
１１２  テスト用ＤＲＡＭ制御回路
１１６  セレクタ
１２０  電源制御回路
１２２  アドレスバッファ
１２４  メモリセル部
１２６  リード／ライト回路
１２８  入出力バッファ回路
１３０  制御信号発生回路
ＤＢ（１），ＤＢ（２）  データバス
【図１】
2006155729.tif 000003
【図２】
2006155729.tif 000004
【図３】
2006155729.tif 000005
【図４】
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