(57)【要約】【課題】ＰＮ接合リークに伴う漏れ電流の抑制を図った構造の半導体装置及びその製造方法を得る。【解決手段】  面方位が（１００）面のシリコン基板１００の上層部に表面の面方位が（１１１）面のソース・ドレイン領域１０３が選択的に形成される。ソース・ドレイン領域１０３は中心部にかけて窪んでいる断面Ｖ字構造の凹部１０２ｈを有しおり、この凹部１０２ｈ上に面方位が（１１１）面のシリサイド層１０６が形成される。【選択図】図１
2006024809.tif 000002
【特許請求の範囲】
【請求項１】
面方位が（１００）面の半導体基板と、
前記半導体基板上に選択的に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が（１１１）面のソース・ドレイン領域と、
前記ソース・ドレイン領域の表面に形成される、面方位が（１１１）面のシリサイド層とをさらに備え、
前記ソース・ドレイン領域は断面形状がＶ字状の凹部を有し、前記シリサイド層は前記凹部上に形成される、
半導体装置。
【請求項２】
面方位が（１００）面の半導体基板と、
前記半導体基板上に選択的に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が（１１１）面のソース・ドレイン領域と、
前記ソース・ドレイン領域の表面に形成される、面方位が（１１１）面のシリサイド層とをさらに備え、
前記ソース・ドレイン領域は、前記ゲート電極から遠ざかるにつれ高くなる傾斜部を有し、前記シリサイド層は前記傾斜部上に形成される、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記半導体基板はシリコン基板を含み、
前記シリサイド層は主にＮiＳi2からなる、
半導体装置。
【請求項４】
(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
(b) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、
(c) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして異方性エッチングを行い前記基板表面に（１１１）面を露出面とした断面形状がＶ字状の凹部を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記凹部の前記露出面から導入してソース・ドレイン領域を得るステップと、
(e) 前記ソース・ドレイン領域の前記凹部から（１１１）面に沿ったエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える、
半導体装置の製造方法。
【請求項５】
(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、
(b) 前記ゲート電極をマスクとして前記半導体基板の表面から不純物を注入して拡散領域を形成するステップと、
(c) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行い前記拡散領域の表面に（１１１）面を露出面とした断面形状がＶ字状の凹部を形成するステップとをさらに備え、前記凹部形成後の拡散領域がソース・ドレイン領域として規定され、
(d) 前記ソース・ドレイン領域の前記凹部から（１１１）面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項６】
(a) 半導体基板上にゲート絶縁膜及び前記ゲート絶縁膜上に配置されるゲート電極をそれぞれ選択的に形成するステップと、
(b) ソース・ドレイン領域形成領域となる前記半導体基板の表面から（１００）面に沿ってエピタキシャル成長させエピタキシャル層を形成するステップと、
(c) 前記ゲート電極及びその周辺領域に開口部を有すシリサイドプロテクション膜を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行すことにより、（１１１）面を露出面とし、かつ、前記ゲート電極から遠ざかるに従い高くなる傾斜部を形成するステップと、
(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記傾斜部の前記露出面から導入してソース・ドレイン領域を得るステップと、
(e) 前記ソース・ドレイン領域の前記傾斜部から（１１１）面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＭＯＳトランジスタ構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタ等の電界効果型トランジスタにおいては、特許文献１に開示されたように、シリコン基板のソース・ドレイン領域の表面に(１１１)面を露出させ、高融点金属を堆積して熱処理によりシリサイド層を形成した構造が開示されている。
【０００３】
そして、上記特許文献１によって製造される構造は、基板表面に凹凸が生じないように設けられたシリサイド層を有する構造となっている。
【０００４】
【特許文献１】特開平８−３４０１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１で示す構造は、シリサイド層の形成時におけるソース・ドレイン領域端部に局所的に発生する応力等を全く考慮していないため、ソース・ドレイン領域とチャネル領域間のＰＮ接合面においてＰＮ接合リークに伴う漏れ電流を十分に抑制することはできないという問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、ＰＮ接合リークに伴う漏れ電流の抑制を図った構造の半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記置は、面方位が（１００）面の半導体基板と、前記半導体基板上に選択的に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が（１１１）面のソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成される、面方位が（１１１）面のシリサイド層とをさらに備え、前記ソース・ドレイン領域は断面形状がＶ字状の凹部を有し、前記シリサイド層は前記凹部上に形成される。
【０００８】
この発明に係る請求項２記載の半導体装置は、面方位が（１００）面の半導体基板と、前記半導体基板上に選択的に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、前記チャネル領域を挟んで、前記半導体基板の上層部に選択的に形成され、表面の面方位が（１１１）面のソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成される、面方位が（１１１）面のシリサイド層とをさらに備え、前記ソース・ドレイン領域は、前記ゲート電極から遠ざかるにつれ高くなる傾斜部を有し、前記シリサイド層は前記傾斜部上に形成される。
【０００９】
この発明に係る請求項４記載の半導体装置の製造方法は、(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、(b) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、(c) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして異方性エッチングを行い前記基板表面に（１１１）面を露出面とした断面形状がＶ字状の凹部を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記凹部の前記露出面から導入してソース・ドレイン領域を得るステップと、(e) 前記ソース・ドレイン領域の前記凹部から（１１１）面に沿ったエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える。
【００１０】
この発明に係る請求項５記載の半導体装置の製造方法は、(a) 半導体基板上に選択的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成するステップを備え、前記ゲート電極と対向する前記半導体基板の表面がチャネル領域として規定され、(b) 前記ゲート電極をマスクとして前記半導体基板の表面から不純物を注入して拡散領域を形成するステップと、(c) 前記ゲート電極の側面にシリサイドプロテクション膜を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行い前記拡散領域の表面に（１１１）面を露出面とした断面形状がＶ字状の凹部を形成するステップとをさらに備え、前記凹部形成後の拡散領域がソース・ドレイン領域として規定され、(d) 前記ソース・ドレイン領域の前記凹部から（１１１）面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップをさらに備える。
【００１１】
この発明に係る請求項６記載の半導体装置の製造方法は、(a) 半導体基板上にゲート絶縁膜及び前記ゲート絶縁膜上に配置されるゲート電極をそれぞれ選択的に形成するステップと、(b) ソース・ドレイン領域形成領域となる前記半導体基板の表面から（１００）面に沿ってエピタキシャル成長させエピタキシャル層を形成するステップと、(c) 前記ゲート電極及びその周辺領域に開口部を有すシリサイドプロテクション膜を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、異方性エッチングを行すことにより、（１１１）面を露出面とし、かつ、前記ゲート電極から遠ざかるに従い高くなる傾斜部を形成するステップと、(d) 前記ゲート電極及び前記シリサイドプロテクション膜をマスクとして、所定の導電型の不純物を前記傾斜部の前記露出面から導入してソース・ドレイン領域を得るステップと、(e) 前記ソース・ドレイン領域の前記傾斜部から（１１１）面に沿ったにエピタキシャル成長によりシリサイド層を形成するステップとをさらに備える。
【発明の効果】
【００１２】
この発明における請求項１記載の半導体装置は、表面の面方位が（１１１）面のソース・ドレイン領域の表面に、（１１１）面方位に沿って形成されるシリサイド層を有するため、シリサイド層の形成時に局所的な応力が発生しにくい。
【００１３】
加えて、上記シリサイド層は、ソース・ドレイン領域における断面形状がＶ字状の凹部上に形成される。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
【００１４】
その結果、請求項１記載の半導体装置は、シリサイド層の形成時に発生する種々の応力を効果的に抑制することができるため、ＰＮ接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
【００１５】
この発明における請求項２記載の半導体装置は、表面の面方位が（１１１）面のソース・ドレイン領域の表面に、（１１１）面方位に沿って形成されるシリサイド層を有するため、シリサイド層の形成時に局所的な応力が発生しにくい。
【００１６】
加えて、上記シリサイド層は、ソース・ドレイン領域の傾斜部上に形成されている。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
【００１７】
その結果、請求項２記載の半導体装置は、請求項１記載の半導体装置と同様、ＰＮ接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
【００１８】
この発明における請求項４及び請求項５記載の半導体装置の製造方法によって製造されるシリサイド層は、表面の面方位が（１１１）面のソース・ドレイン領域の表面に、（１１１）面方位に沿ったエピタキシャル成長により形成されるため、シリサイド層の形成時に局所的な応力が発生しにくい。
【００１９】
加えて、上記シリサイド層を、ソース・ドレイン領域における断面形状がＶ字状の凹部からエピタキシャル成長によって形成している。したがって、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
【００２０】
その結果、請求項４及び請求項５記載の半導体装置の製造方法は、シリサイド層の形成時に発生する応力を効果的に抑制することにより、ＰＮ接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
【００２１】
この発明における請求項６記載の半導体装置の製造方法によって製造されるシリサイド層は、表面の面方位が（１１１）面のソース・ドレイン領域の表面に、（１１１）面方位に沿ったエピタキシャル成長により形成されるため、シリサイド層の形成時に局所的な応力が発生しにくい。
【００２２】
加えて、上記シリサイド層はソース・ドレイン領域の傾斜部上に形成することにより、接触抵抗としての抵抗値を発揮させながら比較的薄い膜厚でシリサイド層を形成できるため、シリサイド層の膜厚に起因するシリサイド層形成時の応力を軽減することができる。
【００２３】
その結果、請求項６記載の半導体装置の製造方法は、請求項４及び請求項５記載の半導体装置の製造方法と同様、ＰＮ接合リーク伴う漏れ電流がない構造の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２４】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＭＯＳトランジスタの構造を示す断面図である。同図に示すように、面方位が（１００）面のシリコン基板１００の上層部に素子間分離絶縁膜１０１が選択的に形成され、素子間分離絶縁膜１０１，１０１間のシリコン基板１００の上層部である半導体層１０２にＭＯＳトランジスタＱ１が形成される。
【００２５】
半導体層１０２の上層部に表面の面方位が（１１１）面のソース・ドレイン領域１０３が選択的に形成される。ソース・ドレイン領域１０３は中心部にかけて窪んでいる断面Ｖ字構造の凹部１０２ｈを有している。ソース・ドレイン領域１０３の凹部１０２ｈ上に面方位が（１１１）面のシリサイド層１０６が形成される。
【００２６】
ソース・ドレイン領域１０３，１０３間の半導体層１０２の表面上にゲート絶縁膜１０４を介してゲート電極１０５が形成される。ゲート電極１０５と対向する半導体層１０２の表面がチャネル領域１０２ｃとなる。
【００２７】
ゲート電極１０５の側面にはサイドウォール１０８が、ゲート電極１０５の上面にはシリサイド層１０７がそれぞれ形成される。これら半導体層１０２（チャネル領域１０２ｃ），ソース・ドレイン領域１０３，ゲート絶縁膜１０４，ゲート電極１０５，シリサイド層１０６，１０７によってＭＯＳトランジスタＱ１が構成される。
【００２８】
図２〜図１０は実施の形態１であるＭＯＳトランジスタＱ１の製造方法を示す断面図である。以下、これらの図を参照してＭＯＳトランジスタＱ１の製造処理手順を説明する。
【００２９】
図２に示すように、ＳＴＩ(Shallow Trench Isolation)プロセスを用いて、シリコン基板１００の上層部に選択的に素子間分離絶縁膜１０１を形成し、素子間分離絶縁膜１０１，１０１間のシリコン基板１００の上層部である半導体層１０２の表面上にゲート絶縁膜１０４を選択的に形成する。その後、全面にポリシリコン層４０１を形成し、所定の導電型になるようにドーパントを既存の注入法等を用いてドープした後、リソグラフィ技術及びエッチング技術を用いてポリシリコン層４０１をパターニングすることにより、ゲート絶縁膜１０４上にゲート電極１０５を形成する。なお、図２及び以降の図に開示されている、素子間分離絶縁膜１０１上に形成されるゲート電極１０５はゲート配線部分に相当する。
【００３０】
次に、図３に示すように、ＣＶＤ法を用いて全面にサイドウォール用絶縁膜４０２を形成した後、エッチング技術、必要に応じてリソグラフィ技術も用いて、サイドウォール用絶縁膜４０２をパターニングして、図４に示すように、ゲート電極１０５の側面にサイドウォール１０８を形成する。
【００３１】
その後、図５に示すように、ＣＶＤ法を用いて全面にシリサイドプロテクション用絶縁膜４０３を形成した後、エッチング技術及びリソグラフィ技術を用いてシリサイドプロテクション用絶縁膜４０３をパターニングすることにより、図６に示すように、シリサイドプロテクション膜４０４を形成する。
【００３２】
そして、図７に示すように、ゲート電極１０５、サイドウォール１０８及びシリサイドプロテクション膜４０４をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングを半導体層１０２に対して行うことにより、半導体層１０２の表面から面方位が（１１１）面となるを露出面４０５を有し、断面形状がＶ字型の凹部１０２ｈを得る。凹部１０２ｈは異方性エッチング液及びエッチング時間等を調整することにより得ることができる。また、この凹部１０２ｈの底部の形成位置はチャネル領域１０２ｃに比べて低く位置となる。
【００３３】
続いて、図８に示すように、ゲート電極１０５、サイドウォール１０８及びシリサイドプロテクション膜４０４をマスクとして、凹部１０２ｈの露出面４０５から既存の不純物注入法によりＰ型あるいはＮ型の不純物を注入・拡散し（導入し）、Ｐ+不純物拡散層あるいはＮ+不純物拡散層からなるソース・ドレイン領域１０３を形成する。
【００３４】
その後、図９に示すように、ニッケルＮi形成後に酸化性雰囲気に暴露することなく、ニッケルＮiとキャップ膜であるチタンＴiあるいは窒化チタンＴiＮとその積層構造を少なくとも凹部１０２ｈの露出面４０５上に成膜し、２００〜６００℃でアニールしてシリコン基板１００（半導体層１０２）のシリコンＳiとニッケルＮiとを反応させて、凹部１０２ｈからＮiＳi2をエピタキシャル成長させ、その後、未反応のニッケルＮi及びキャップ膜からなる上記積層構造を除去し、３００〜７００℃でアニールすることにより、ソース・ドレイン領域１０３の凹部１０２ｈ上にシリサイド層１０６を形成するとともに、ゲート電極１０５上にシリサイド層１０７を形成する。
【００３５】
最後に、図１０に示すように、シリサイドプロテクション膜４０４を除去することにより、（１１１）面に沿ってエピタキシャル成長したシリサイド層１０６を有するＭＯＳ構造のＭＯＳトランジスタＱ１を得ることができる。
【００３６】
その後、図１１に示すように、全面に層間絶縁膜１０９を形成し、層間絶縁膜１０９を貫通してシリサイド層１０６に電気的に接続するコンタクトプラグ１１０を形成し、層間絶縁膜１０９上にコンタクトプラグ１１０と電気的に接続する上部配線層１１１を形成する等の処理を行うことにより、実施の形態１のＭＯＳトランジスタＱ１を用いた回路を構成することができる。
【００３７】
このように、実施の形態１のＭＯＳトランジスタは、ソース・ドレイン領域１０３の表面に（１１１）面方位に沿ってエピタキシャル成長したシリサイド層１０６を得ている。その結果、ＮiＳiが混在することなく主にＮiＳi2によりシリサイド層１０６を均一な膜厚で形成することができるため、局所的な応力が発生しにくいという効果を奏する。
【００３８】
加えて、シリコン基板１００に含有するＳｉと、シリサイド層１０６の主成分となるＮiＳi2との格子定数にミスマッチは小さいため、上記ミスマッチに起因するシリサイド層１０６の形成時の応力もほとんど発生しない。
【００３９】
さらに、実施の形態１では断面形状がＶ字状の凹部１０２ｈの内面にＶ字状になるように薄くシリサイド層１０６を形成しているたため、図１１に示すようなコンタクトプラグ１１０との接触面積を、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ広くとることができるため、接触部分の低抵抗化を図ることができる。
【００４０】
したがって、目標抵抗値（接触抵抗としての抵抗値を十分発揮できるレベルの抵抗値）が同一の場合、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ、シリサイド層１０６の膜厚を薄く形成できるため、シリサイド層１０６の膜厚に起因する、シリサイド層１０６の形成時に伴う応力の発生を効果的に抑えることができる。
【００４１】
このように、ＭＯＳトランジスタＱ１はシリサイド層１０６の形成時に発生する種々の応力を効果的に抑制して得ることができるため、ＰＮ接合リーク伴う漏れ電流がない構造を得ることができる。
【００４２】
また、実施の形態１の製造方法では、（１１１）面が露出した状態でソース・ドレイン領域１０３を形成したため、露出面４０５からの不純物注入深さが制御しやすく、浅い接合が形成しやすい利点を有する。
【００４３】
＜実施の形態２＞
図１２〜図１９は実施の形態２であるＭＯＳトランジスタＱ１の製造方法を示す断面図である。以下、これらの図を参照してＭＯＳトランジスタＱ１の製造処理手順を説明する。
【００４４】
図１２に示すように、ＳＴＩプロセスを用いて、シリコン基板１００の上層部に選択的に素子間分離絶縁膜１０１を形成し、半導体層１０２の表面上にゲート絶縁膜１０４を形成し、全面にポリシリコン層４０１を形成し、ドーパントを注入法等を用いてドープした後、リソグラフィ技術及びエッチング技術を用いてポリシリコン層４０１をパターニングすることにより、ゲート絶縁膜１０４上にゲート電極１０５を形成する。
【００４５】
次に、図１３に示すように、全面にサイドウォール用絶縁膜４０２を形成する。その後、エッチング技術、必要に応じてリソグラフィ技術も用いてサイドウォール用絶縁膜４０２をパターニングすることにより、図１４に示すように、ゲート電極１０５の側面にサイドウォール１０８を形成した後、ゲート電極１０５及びサイドウォール１０８をマスクとして、半導体層１０２の表面から既存の不純物注入法によりＰ型あるいはＮ型の不純物を注入・拡散し（導入し）、Ｐ+不純物拡散層あるいはＮ+不純物拡散層からなる拡散領域５０１を形成する。
【００４６】
その後、図１５に示すように、全面にシリサイドプロテクション用絶縁膜４０３を形成した後、エッチング技術及びリソグラフィ技術を用いて、図１６に示すように、シリサイドプロテクション膜４０４を形成する。
【００４７】
そして、図１７に示すように、ゲート電極１０５、サイドウォール１０８及びシリサイドプロテクション膜４０４をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングを拡散領域５０１に対して行い、拡散領域５０１の表面から（１１１）面の露出面５０２を有する断面形状がＶ字型の凹部１０３ｈを得る。凹部１０３ｈは異方性エッチング液及びエッチング時間等を調整することにより得ることができる。その結果、凹部１０３ｈが形成された拡散領域５０１がソース・ドレイン領域１０３となる。
【００４８】
続いて、図１８に示すように、ニッケルＮi形成後に酸化性雰囲気に暴露することなく、ニッケルＮiとキャップ膜であるチタンＴiあるいは窒化チタンＴiＮとからなる積層構造を少なくとも凹部１０３ｈ上に成膜し、３５０〜６００℃でアニールしてシリコン基板１００（ソース・ドレイン領域１０３）のシリコンＳiとニッケルＮiとを反応させて、凹部１０３ｈからＮiＳi2をエピタキシャル成長させ、未反応のニッケルＮi及びキャップ膜からなる積層構造を除去した後、４００〜７００℃でアニールすることにより、ソース・ドレイン領域１０３の凹部１０３ｈ上にシリサイド層１０６を形成するとともに、ゲート電極１０５上にシリサイド層１０７を形成する。
【００４９】
最後に、図１９に示すように、シリサイドプロテクション膜４０４を除去することにより。図１で示した実施の形態１のＭＯＳトランジスタＱ１と同等なＭＯＳトランジスタを得ることができる。
【００５０】
実施の形態２の製造方法は、通常のＭＯＳトランジスタの製造工程と同様に、サイドウォール１０８形成直後に、ソース・ドレイン領域用の各領域を形成するため、通常構造のＭＯＳトランジスタと同時に製造する場合、製造工程数を減らすことができる効果を奏する。
【００５１】
＜実施の形態３＞
図２０はこの発明の実施の形態３であるＭＯＳトランジスタの構造を示す断面図である。同図に示すように、面方位が（１００）面のシリコン基板１００の上層部に素子間分離絶縁膜１０１が選択的に形成され、素子間分離絶縁膜１０１，１０１間のシリコン基板１００の上層部である半導体層１０２にＭＯＳトランジスタＱ２が形成される。
【００５２】
半導体層１０２の上層部及び半導体層１０２上に表面の面方位が（１１１）面のソース・ドレイン領域２０３が選択的に形成される。ソース・ドレイン領域２０３の表面の傾斜部１０２ｇ上にはシリサイド層２０６が形成される。
【００５３】
ソース・ドレイン領域２０３，２０３間の半導体層１０２の表面上にゲート絶縁膜１０４を介してゲート電極１０５が形成される。ゲート電極１０５と対向する半導体層１０２の表面がチャネル領域１０２ｃとなる。
【００５４】
ゲート電極１０５の側面にはサイドウォール１０８が、ゲート電極１０５の上面にはシリサイド層１０７がそれぞれ形成される。
【００５５】
ソース・ドレイン領域２０３は、ゲート電極１０５近傍領域においては半導体層１０２内に形成されているが、ゲート電極１０５から遠ざかるに従い形成高さが高くなる傾斜部を有し、上記傾斜部における素子間分離絶縁膜１０１の近傍領域では、チャネル領域１０２ｃよりも高い位置に形成される。
【００５６】
これら半導体層１０２（チャネル領域１０２ｃ），ソース・ドレイン領域２０３，ゲート絶縁膜１０４，ゲート電極１０５，シリサイド層２０６，１０７によってＭＯＳトランジスタＱ２が構成される。
【００５７】
図２１〜図３０は実施の形態３によるＭＯＳトランジスタＱ２の製造方法を示す断面図である。以下、これらの図を参照してＭＯＳトランジスタＱ２の製造処理手順を説明する。
【００５８】
図２１に示すように、ＳＴＩプロセスを用いて、シリコン基板１００の上層部に選択的に素子間分離絶縁膜１０１を形成し、半導体層１０２の表面上にゲート絶縁膜１０４を形成し、全面にポリシリコン層４０１を形成し、リソグラフィ技術及びエッチング技術を用いてゲート電極１０５をゲート絶縁膜１０４上に形成する。
【００５９】
次に、図２２に示すように、全面にサイドウォール用絶縁膜４０２を形成した後、エッチング技術、必要に応じてリソグラフィ技術も用いて、図２３に示すように、ゲート電極１０５の側面にサイドウォール１０８を形成する。
【００６０】
そして、図２４に示すように、半導体層１０２の表面からエピタキシャル成長させることにより、エピタキシャル層６０１を形成する。
【００６１】
続いて、図２５に示すように、全面にシリサイドプロテクション用絶縁膜６０２を形成した後、図２６に示すように、エッチング技術及びリソグラフィ技術を用いて、シリサイドプロテクション用絶縁膜６０２をパターニングすることにより、ゲート電極１０５及びその周辺領域に開口部６０５を有するシリサイドプロテクション膜６０３を形成する。
【００６２】
その後、図２７に示すように、ゲート電極１０５、サイドウォール１０８及びシリサイドプロテクション膜６０３をエッチングマスクとして、水酸化カリウム等の異方性エッチング液を用いて異方性エッチングをエピタキシャル層６０１に対して行うことにより、エピタキシャル層６０１の表面から（１１１）面が露出面６０４となり、ゲート電極１０５近傍領域から素子間分離絶縁膜１０１近傍領域にかけて上方に傾いた傾斜部１０２ｇを得る。この傾斜部１０２ｇは素子間分離絶縁膜１０１近傍領域においてチャネル領域１０２ｃよりも形成高さが高くなるように形成される。
【００６３】
次に、図２８に示すように、ゲート電極１０５、サイドウォール１０８及びシリサイドプロテクション膜６０３をマスクとして、露出面６０４の表面から既存の不純物注入法によりＰ型あるいはＮ型の不純物を注入・拡散し（導入し）、Ｐ+不純物拡散層あるいはＮ+不純物拡散層からなるソース・ドレイン領域２０３を形成する。
【００６４】
そして、図２９に示すように、ニッケルＮi形成後、酸化性雰囲気に暴露することなく、上記ニッケルＮiとキャップ膜であるチタンＴiあるいは窒化チタンＴiＮとの積層構造を少なくとも傾斜部１０２ｇ上に成膜し、２００〜６００℃でアニールしてエピタキシャル層６０１（ソース・ドレイン領域２０３）のシリコンＳiとニッケルＮiとを反応させて、傾斜部１０２ｇからＮiＳi2をエピタキシャル成長させ、未反応のニッケルＮi及びキャップ膜よりなる上記積層構造を除去した後、３００〜７００℃でアニールすることにより、ソース・ドレイン領域２０３の傾斜部１０２ｇ上にシリサイド層２０６を形成するとともに、ゲート電極１０５上にシリサイド層１０７を形成する。
【００６５】
このとき、チャネル領域１０２ｃよりも形成高さが高い領域が大部分の傾斜部１０２ｇ上にシリサイド層１０６が形成される関係で、シリサイド層２０６はゲート電極１０５の直下まで形成されることはなく、十分なゲート長を確保できる分、ゲート電極１０５，ソース・ドレイン領域１０３間、ソース・ドレイン領域１０３，１０３間のリーク電流を抑制することができる。
【００６６】
最後に、図３０に示すように、シリサイドプロテクション膜４０４を除去することにより。図２０で示したＭＯＳトランジスタＱ２を得ることができる。
【００６７】
このように、実施の形態３のＭＯＳトランジスタは、ソース・ドレイン領域２０３の表面に（１１１）面方位に対してエピタキシャル成長したシリサイド層２０６を得ることができる。
【００６８】
実施の形態３のＭＯＳトランジスタＱ２は、ソース・ドレイン領域２０３の表面に（１１１）面方位に沿ってエピタキシャル成長したシリサイド層２０６を得ている。その結果、ＮiＳiが混在することなく主にＮiＳi2によりシリサイド層２０６を均一な膜厚で形成することができるため、局所的な応力が発生しにくいという効果を奏する。
【００６９】
加えて、シリコン基板１００に含有するＳｉと、シリサイド層２０６の主成分となるＮiＳi2との格子定数にミスマッチは小さいため、上記ミスマッチに起因するシリサイド層２０６の形成時の応力もほとんど発生しない。
【００７０】
さらに、実施の形態３では傾斜部１０２ｇ上に薄くシリサイド層２０６を形成しているたため、実施の形態１のシリサイド層１０６と同様、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べると、接触部分の低抵抗化を図ることができる。
【００７１】
したがって、目標抵抗値が同一の場合、シリサイド層を平坦なソース・ドレイン領域上に形成する場合に比べ、シリサイド層２０６の膜厚を薄く形成できるため、シリサイド層２０６の膜厚に起因する、シリサイド層２０６の形成時に伴う応力の発生を効果的に抑えることができる。
【００７２】
このように、ＭＯＳトランジスタＱ２はシリサイド層２０６の形成時に発生する種々の応力を効果的に抑制して得ることができるため、ＰＮ接合リーク伴う漏れ電流がない構造を得ることができる。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態１であるＭＯＳトランジスタの構造を示す断面図である。
【図２】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図３】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図４】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図５】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図６】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図７】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図８】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図９】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図１０】実施の形態１のＭＯＳトランジスタの製造方法を示す断面図である。
【図１１】実施の形態１のＭＯＳトランジスタを含む周辺構造を示す断面図である。
【図１２】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１３】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１４】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１５】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１６】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１７】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１８】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図１９】実施の形態２のＭＯＳトランジスタの製造方法を示す断面図である。
【図２０】この発明の実施の形態３であるＭＯＳトランジスタの構造を示す断面図である。
【図２１】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２２】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２３】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２４】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２５】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２６】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２７】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２８】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図２９】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【図３０】実施の形態３のＭＯＳトランジスタの製造方法を示す断面図である。
【符号の説明】
【００７４】
１００  シリコン基板、１０１  素子間分離絶縁膜、１０２  半導体層、１０２ｃ  チャネル領域、１０３，２０３  ソース・ドレイン領域、１０４  ゲート絶縁膜、１０５  ゲート電極、１０６，１０７，２０６  シリサイド層、１０８  サイドウォール、Ｑ１，Ｑ２  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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