(57)【要約】【課題】基準パルス列のパルス毎のエッジを所望位置に変更したパルス列を生成する。【解決手段】パターン生成回路１０は、エッジを変更するための基準電圧を生成する基準電圧データと、基準パルス列を生成するパターン・データを記憶し、同期して端子Ｂ及びＡから夫々出力する。ＤＡＣ１４は、基準電圧データをデジタル・アナログ変換し、基準電圧を生成する。ＬＰＦ１２は、パターン・データから生成された基準パルス列のエッジをなまらせ傾斜させる。比較器１６は、基準電圧とＬＰＦ１２の出力を比較し、基準パルス列に比較してエッジ位置が変更されたパルス列を生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基準電圧データ及びパターン・データを記憶し、上記パターン・データから基準パル列を生成し、上記基準電圧データと同期して出力するパターン生成手段と、
上記基準電圧データをデジタル・アナログ変換し、基準電圧を生成するデジタル・アナログ変換手段と、
上記基準パルス列のエッジを傾斜させるエッジ傾斜手段と、
上記基準電圧と上記エッジ傾斜手段の出力を比較し、上記基準パルス列に比較してエッジ位置が変更されたパルス列を生成する比較手段とを具えるパルス列生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準パルス列の各エッジを所望量だけリアルタイムにシフトさせて出力できるパルス列生成回路に関する。
【背景技術】
【０００２】
デジタル回路の設計過程では回路を試作することも多いが、ある回路を試作してもその回路の前段の回路がまだできていないといったことがある。こうした場合のために、前段の回路が出力するであろう信号を、信号発生器にシミュレートさせて生成するといったことが行われている。
【０００３】
デジタル回路の処理は、パルス列のパターン（パターン・データ）の処理となることが多いが、回路は常に理想状態にある訳ではないので、その立ち上がり又は立ち下がりエッジが本来あるべき位置（タイミング）からずれてしまうことがあり、これは立ち上がり又は立ち下がりエッジのジッタとして現れる。こうしたジッタが現れたからといって、すぐに回路が誤動作してしまうのでは、安定した動作が確保できないので、一般にある程度までのジッタであれば、誤動作しないようにジッタ耐性を持たせている。
【０００４】
開発中の回路などが、本当に期待通りのジッタ耐性を有しているか確認するためには、実際にジッタを含むパルス列をその被測定回路に供給して動作を確かめるのが良い。そこで、理想的なパルス列（基準パルス列）に比較して、その立ち上がり又は立ち下がりエッジの位置を、ユーザの設定に応じて所望量だけシフトした信号を出力できるパルス列生成装置が開発されている。
【０００５】
米国特許第５３８９８２８号（特許文献１）は、入力されるパルス列の立ち上がり又は立ち下がりエッジの位置をシフトするパルス幅可変回路を開示している。図１を参照すると、入力パルス列と、デジタル・アナログ変換回路（ＤＡＣ）２の出力電圧を比較器４で比較することにより、入力パルスの立ち上がりエッジ又は立ち下がりエッジの一方の位置がシフトされる。更に、入力パルスは、遅延回路６で遅延され、論理和回路８で立ち上がりエッジ又は立ち下がりエッジの他方の位置がシフトされる。即ち、遅延回路６の遅延時間の変更でパルス幅が変更される。
【特許文献１】米国特許第５３８９８２８号
【特許文献２】米国特許公開２００４／０１３５６０６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示すパルス幅可変回路では、遅延回路６の遅延時間を変更することでパルス幅を変更している。このとき、遅延回路の形式には、いくつかあるが、現時点では、これら遅延回路の遅延時間設定変更に必要な時間は、ＧＨｚオーダーのパルス列のパルス１つ１つのパルス幅をリアルタイムに変更するには長すぎる。
【０００７】
遅延回路の遅延時間設定変更時間が長すぎる欠点を補うため、２つの遅延ブロックを設け、一方に入力パルス列を通過させて遅延する間に、他方で遅延時間の設定を変更するものが、米国特許公開２００４／０１３５６０６号（特許文献２）に開示されている。しかし、特許文献２が開示する回路は、この回路のシステム・クロックと非同期に入力されるパルス列にジッタを付加するため、入力パルスのエッジ位置を変更するには、任意のエッジ位置を検出し、この検出に続いて使用する遅延ブロックを一方から他方へ切り換える動作が必要となる。こうした動作のため、パルス１つ１つのエッジ位置をリアルタイムで変更するような高速な処理はできなかった。
【課題を解決するための手段】
【０００８】
本発明は、基準パルス列の立ち上がりエッジ又は立ち下がりエッジの位置を所望の位置に変更したパルス列を生成できるパルス生成回路に関する。このとき、パターン生成手段が、基準電圧データ及びパターン・データを記憶し、パターン・データから基準パル列を生成し、基準電圧データと同期して出力する。デジタル・アナログ変換手段は、基準電圧データをデジタル・アナログ変換し、基準電圧を生成する。エッジ傾斜手段は、パターン・データから生成された基準パルス列のエッジを傾斜させる。比較手段は、基準電圧とエッジ傾斜手段の出力を比較し、基準パルス列に比較して立ち上がりエッジ又は立ち下がりエッジ位置が変更されたパルス列を生成する。
【０００９】
本発明によれば、基準パルス列に対して、パルスの１つ１つの立ち上がりエッジ又は立ち下がりエッジ位置を所望の位置に変更したパルス列を生成できる。また、記憶手段中の基準電圧データを変更しながらパルス列を出力すれば、リアルタイムで立ち上がりエッジ又は立ち下がりエッジ位置を変更しながらパルス列を生成することもできる。
【発明を実施するための最良の形態】
【００１０】
図２は、本発明の実施に適したパルス列生成回路の機能ブロック図である。図示しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、キーボード等から構成される制御手段と接続されている。また、制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。
【００１１】
図２は、本発明によるパルス列生成回路の一例のブロック図である。パターン生成回路１０は、出力端子ＢからＫビット（Ｋは任意の自然数）の基準電圧データをデジタル・アナログ変換回路（ＤＡＣ）１２にクロックＣＬＫに同期して供給する。また、出力端子Ａから１ビットのパターン・データをローパス・フィルタ（ＬＰＦ）１２にクロックＣＬＫに同期して供給する。これらのデータは、ユーザの設定に従って、パターン生成回路１０内部のメモリ９に予め用意される。ただし、出力端子ＡとＢの間で位相関係を調整可能となっており、典型的には、出力端子Ｂからの基準電圧データに対して、出力端子Ａからのパターン・データを一定時間だけ遅らせる。基準電圧データは、ＤＡＣ１４で基準電圧に変換される。１ビットのパターン・データは、ＬＰＦ１２で高周波成分が除去されるため、立ち上がりエッジ及び立ち下がりエッジのなまった（傾斜された）信号に変換される。これら基準電圧データと、パターン・データは、１組の並列データとしてメモリ９の同じアドレスに記憶するようにすると処理が簡便で良い。例えば、１０ビットの並列データ中の９ビットを基準電圧データとし、１ビットをパターン・データとしても良い。しかし、これらデータを別々のアドレスに記憶しても良い。
【００１２】
図３は、本発明によるパルス生成回路の動作を説明する信号波形図である。図３ａは、出力端子Ａから出力される基準パルス列の波形図である。図３ｂは、ＤＡＣ１４及びＬＰＦ１２の出力信号の波形図である。図３ｃは、比較器１６の出力信号の波形図である。比較器１６の出力パルス列を、出力端子Ａの基準パルス列と比較すると、その立ち上がり又は立ち下がりエッジに、Δｔnで示される遅延が生じることがわかる。この例で言えば、立ち上がりエッジについては基準電圧が高ければ遅延量が大きく、立ち下がりエッジについては基準電圧が高ければ遅延量が小さくなる。比較器１６から出力されたパルス列は、ピン・ドライバ１８で所望の電圧に変換される。
【００１３】
ここで重要なことは、本発明では、基準電圧データとパターン・データが同期しているため、パターン・データのパルスの１つ１つについて、そのデータの切り替わりを示す立ち上がり及び立ち下がりエッジの遅延量を独立に制御できることである。よって、パルス毎にエッジの位置を変更できる。よって、この発明はジッタを発生する目的でも使用でき、この場合では複数のパルスを観測すると、あたかもパルスに所望特性のジッタが生じたようにすることもできる。例えば、ユーザが設定する所望の関数に従って、パルス毎に立ち上がりエッジの遅延量を徐々に変化させることもできる。
【００１４】
図４は、本発明の他の実施例のブロック図である。図２の例と異なる点は、ＬＰＦ１２として、カット周波数の異なる複数のＬＰＦを選択的に使用できるカット周波数可変フィルタ１１を用いていることである。これによって、１ビットのパターン・データがカット周波数可変フィルタ１１を通過したときに生じる各エッジがなまって生じる傾斜が変化するので、エッジの遅延量を、基準電圧の変更だけでなく、ＬＰＦの設定変更によっても変更できる。よって、図２の例よりも変更可能な遅延量の幅を大きくできる。複数のＬＰＦを選択するスイッチ１３には、例えば、ＭＥＭＳリレーを使用すれば、高速且つスイッチ・オフ時のインピーダンス特性の良いものになる。
【００１５】
図５は、本発明の更に他の実施例のブロック図である。図２の例と比較すると、各エッジの遅延量を最大で２倍にすることができる。図２と異なる点を説明すると、遅延回路２０が、ＤＡＣ１４が出力する基準電圧（反転出力）を第１比較器１６の遅延量に応じて遅延する。比較１６で各エッジが遅延されたパルス列の反転出力は、ＬＰＦ１５で各エッジがなまった（傾斜された）信号になる。第２比較器２２は、基準電圧（反転）と遅延パルス列（反転）を比較することによって、各エッジを遅延する。結果として、基準パルス列に比較して、各エッジに更に遅延を付加することができる。同様の構成を更に付加することで、更に遅延量を大きくしても良い。
【産業上の利用可能性】
【００１６】
本発明によれば、複数のパルス単位ではなく、１個のパルス単位で立ち上がりエッジ又は立ち下がりエッジの遅延量をそれぞれ独立に制御できる。よって、電子回路のジッタ耐性試験に適したテスト用のジッタを含むパルス列の生成に最適である。また、パルス列のデータを記憶する記憶手段の容量を十分に大きくとることで、遅延量を変更するための基準電圧データを書き換えながらパルス列を出力できるので、ユーザにとっては、実質的にリアルタイムにエッジ位置を変更しながらパルス列を出力できることになる。よって、ジッタ特性をユーザが所望する関数に従って変更する場合でも、その自由度を大きくすることができる。
【図面の簡単な説明】
【００１７】
【図１】従来のパルス幅可変回路の一例のブロック図である。
【図２】本発明によるパルス列生成回路の機能ブロック図である。
【図３】図２に示す回路の波形図である。
【図４】本発明の他の実施例のブロック図である。
【図５】本発明の更に他の実施例のブロック図である。
【符号の説明】
【００１８】
９      メモリ
１０      パターン生成回路
１１      カット周波数可変フィルタ
１２      ローパス・フィルタ
１４      デジタル・アナログ変換回路
１５      第２ローパス・フィルタ
１６      比較器
１８      ピン・ドライバ
２０      遅延回路
２２      第２比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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