(57)【要約】【課題】一つのチップ上に構成される共通のハードウエアによって、複数の機能のディジタル信号処理を可能とする。【解決手段】ＬＳＩ１は、入力端子ｔ１，ｔ２、出力端子ｔ３，ｔ４および制御信号入力端子ｔ５を有し、ハードウエアとして、演算回路群１１ａ、１１ｂ、メモリ１２ａ、１２ｂ、積和演算回路群１３ａ、１３ｂ、アダー１４ａ，１４ｂ、乗算器１５ａ、１５ｂ、レジスタ群１６ａ、１６ｂが設けられる。そして、これら回路群と関連して、切換器２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ２４が設けられ、これら切換器に対する制御信号Ｓ１〜Ｓ６によって、信号の流れと回路群の機能を選択的に制御する。それによって、ＬＳＩ１の機能を切り換えることができ、複数の信号処理を一つのＬＳＩ１により実現する。【選択図】図１
2006048721.tif 000002
【特許請求の範囲】
【請求項１】
単一の集積回路内に複数の回路群および少なくとも二つの状態を切り換え可能な選択手段が設けられてなり、外部からの信号によって上記選択手段が選択制御される、クラス分類適応処理を可能とするディジタル信号処理用集積回路であって、
上記選択手段が第１の選択状態をとる時に上記複数の回路群の少なくとも一部が第１の接続状態となされ、上記第１の接続状態で第１の信号処理機能を遂行しうるようになされ、上記選択手段が第２の選択状態をとる時に、上記複数の回路群の少なくとも一部が上記第１の接続状態とは異なる第２の接続状態となされ、この接続状態で上記第１の信号処理機能とは異なる第２の信号処理機能を遂行するようになされたことを特徴とするディジタル信号処理用集積回路。
【請求項２】
単一の集積回路内に複数の回路群および少なくとも二つの状態を切り換え可能な選択手段が設けられてなり、外部からの信号によって上記選択手段が選択制御される、クラス分類適応処理を可能とするディジタル信号処理用集積回路であって、
上記選択手段が第１の選択状態をとる時に上記複数の回路群の少なくとも一部が第１の接続状態となされ、上記第１の接続状態で第１の信号処理機能を遂行しうるようになされ、上記選択手段が第２の選択状態をとる時に、上記複数の回路群の少なくとも一部が上記第１の接続状態とは異なる第２の接続状態となされ、この接続状態で上記第１の信号処理機能とは異なる第２の信号処理機能を遂行するようになされ、
これと共に、上記複数の回路群の少なくとも一部は、上記選択手段の選択状態に応じて異なる回路機能を持つようになされ、それによって集積回路全体の信号処理機能が切り換えられるようになされたことを特徴とするディジタル信号処理用集積回路。
【請求項３】
請求項１または請求項２に記載のディジタル信号処理用集積回路において、
第１の信号処理機能が解像度補償のための信号処理であり、第２の信号処理機能がノイズ除去のための信号処理であることを特徴とするディジタル信号処理用集積回路。
【請求項４】
請求項２に記載のディジタル信号処理用集積回路において、
選択手段の選択状態に応じて異なる回路機能は、１次元ディジタルフィルタ、２次元ディジタルフィルタおよび３次元ディジタルフィルタのうちの二つであることを特徴とするディジタル信号処理用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばディジタル画像信号の処理のための集積回路に関する。
【背景技術】
【０００２】
例えばディジタル画像信号の処理のハードウエアをＬＳＩとする場合、その一つの方法は、その処理と対応した専用のＬＳＩを開発設計するものであり、他の方法は、汎用性を有するＤＳＰ(Digital Signal Processor)を利用することである。ＤＳＰは、積和演算器、ＲＡＭ／ＲＯＭ等からなり、ＦＦＴ、ディジタル・フィルタ等のディジタル信号処理を行なうことが可能なものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
専用のＬＳＩを開発設計する方法の場合では、ディジタル信号処理の種類の数のＬＳＩの開発設計が必要である。また、ＤＳＰは、汎用性に優れているが、効率が悪い問題があった。
【０００４】
従って、この発明の目的は、基本的なハードウエア構成を共通化し、複数の機能を１チップにより実現することができるディジタル信号処理用集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、この発明は、単一の集積回路内に複数の回路群および少なくとも二つの状態を切り換え可能な選択手段が設けられてなり、外部からの信号によって選択手段が選択制御される、クラス分類適応処理を可能とするディジタル信号処理用集積回路であって、
選択手段が第１の選択状態をとる時に複数の回路群の少なくとも一部が第１の接続状態となされ、第１の接続状態で第１の信号処理機能を遂行しうるようになされ、選択手段が第２の選択状態をとる時に、複数の回路群の少なくとも一部が第１の接続状態とは異なる第２の接続状態となされ、この接続状態で第１の信号処理機能とは異なる第２の信号処理機能を遂行するようになされたことを特徴とするディジタル信号処理用集積回路である。
この発明は、集積回路の外部から与える制御信号によって、選択手段を制御し、それによって、複数の回路群の接続状態が切り換えられる。集積回路内のハードウエアの構成を共通とし、制御信号により選択的に指定できる複数の機能を１チップの集積回路で実現することができる。
【発明の効果】
【０００６】
この発明は、専用ＬＳＩのように、特定の機能に限定されず、また、上述の実施例におけるクラス分類適応処理のように、実現する機能の範囲をある程度制限するので、ＤＳＰのような充分な汎用性はないが、効率の良い処理を可能とできる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の一実施例について図面を参照して説明する。図１は、この発明の概略的構成を示すものである。すなわち、図１において、破線で囲んだ構成が１チップの集積回路（ＬＳＩ）１の構成とされている。ＬＳＩ１には、入力端子ｔ１およびｔ２、出力端子ｔ３およびｔ４、制御信号入力端子ｔ５が設けられている。図示しないが、実際には、通常のように、入力／出力端子以外に、電源端子、テスト端子等がＬＳＩ１に設けられている。
【０００８】
ＬＳＩ１には、複数の回路群が形成されている。それらは、演算回路群１１ａ、１１ｂと、メモリ１２ａ、１２ｂと、積和演算回路群１３ａ、１３ｂと、アダー１４ａ、１４ｂと、乗算器１５ａ、１５ｂと、レジスタ群１６ａ、１６ｂとである。そして、これらの回路群あるいは回路に対して、入力／出力あるいは相互間（回路群あるいは回路間の相互接続、および回路群の内部における回路間の相互接続の両者を意味する）の接続状態を切り換えるための切換器がＬＳＩ１内に設けられている。換言すると、ＬＳＩ１内のディジタル信号の流れと、各回路群の機能とが制御信号により制御可能とされる。
【０００９】
すなわち、演算回路群１１ａ、１１ｂと関連して切換器２１ａ、２１ｂが設けられ、メモリ１２ａ、１２ｂと関連して切換え器２２ａ、２２ｂが設けられ、積和演算回路群１３ａ、１３ｂと関連して切換器２３ａ、２３ｂが設けられている。さらに、アダー１４ａ、１４ｂ、乗算器１５ａ、１５ｂ、レジスタ群１６ａ、１６ｂと関連して切換器２４が設けられている。これらの切換器２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂおよび２４に対しては、各数ビットの制御信号Ｓ１〜Ｓ７がそれぞれ供給される。制御信号Ｓ１〜Ｓ７は、制御信号入力端子ｔ５を通じて外部の制御信号発生器（例えばリップスイッチで所定の制御信号を発生する構成）から供給可能とされている。
【００１０】
上述のこの発明の構成は、制御信号を変えることによって、複数のディジタル信号処理が可能である。その具体例について説明する。最初に、ディジタルテレビジョン信号のアップコンバージョンの処理に対して適用した例について説明する。ここでは、標準解像度のディジタルテレビジョン信号（ＳＤ信号と称する）が入力され、最初に水平方向で画素数を２倍とし、その後に垂直方向に画素数を２倍とする分離処理によって、画素数が４倍の高解像度のディジタルテレビジョン信号（ＨＤ信号と称する）を形成するアップコンバージョンの例について述べる。
【００１１】
図２は、制御信号Ｓ１〜Ｓ７によって、かかるアップコンバージョンの処理を行なうように構成されたＬＳＩ１を示す。ＳＤ信号が供給される入力端子ｔ１に対して、クラス分類回路３１ａ、１次元フィルタ３２ａ、３３ａが接続される。クラス分類回路３１ａからのクラス情報（コード信号）が係数メモリ３４ａにアドレスとして供給される。係数メモリ３４ａには、予め学習により得られた係数が格納されている。係数メモリ３４ａから読出された係数が１次元フィルタ３２ａ、３３ａに供給される。
【００１２】
１次元フィルタ３２ａ、３２ｂは、ＳＤ信号の複数の画素データと係数メモリ３４ａからの複数の係数とをそれぞれ乗算し、乗算結果を加算する。１次元フィルタ３２ａおよび３３ａの出力が混合回路３５ａに供給され、混合回路３５ａの出力が出力端子ｔ３に取り出される。入力端子ｔ１および出力端子ｔ３の間の構成によって、水平方向において画素数が２倍とされる。この出力信号が走査線変換回路３６ａに供給される。走査線変換回路３６ａは、メモリを含み、水平走査（テレビジョンラスターの走査順序）から垂直走査への変換を行う。すなわち、縦方向に整列する画素が上から下へ順番に出力される。
【００１３】
この走査線変換回路３６ａの出力信号が再びＬＳＩ１の入力端子ｔ２に供給される。入力端子ｔ２に対しては、上述の入力端子ｔ１と同様の構成が接続される。すなわち、クラス分類回路３１ｂ、１次元フィルタ３２ｂ、３３ｂ、係数メモリ３４ｂ、混合回路３５ｂからなり、垂直方向に画素数を２倍に増やすための回路構成が設けられている。従って、出力端子ｔ４には、水平および垂直方向に画素数がそれぞれ２倍とされ、４倍の画素数の信号が取り出される。そして、ＬＳＩ１の外部の走査線変換回路３６ｂによって、垂直走査から水平走査へ画素の順序が変換される。この走査線変換回路３６ｂからＨＤ信号が得られる。
【００１４】
図２のアップコンバージョンの構成と図１の構成との対応関係について説明すると、クラス分類回路３１ａ、３１ｂは、演算回路群１１ａ、１１ｂによって構成される。係数メモリ３４ａ、３４ｂは、メモリ１２ａ、１２ｂで構成される。１次元フィルタ３２ａ、３２ｂ、３３ａ、３３ｂは、積和演算回路群１３ａ、１３ｂにより構成される。混合回路３５ａ、３５ｂは、アダー１４ａ、１４ｂ、レジスタ群１６ａ、１６ｂにより構成される。
【００１５】
アップコンバージョンの処理についてより詳細に説明する。図３は、入力ＳＤ信号の同一ライン上の複数の画素データと、これから形成される水平倍速信号（これは、水平方向に画素数が２倍へ増やされたものである）との関係を示す。一例として、水平方向に連続する７個の画素ｘ1 〜ｘ7 と係数メモリ３４ａから読出された二組の係数ａ1 〜ａ7 およびｂ1 〜ｂ7 との線形１次結合によって、注目画素の値ｙa ´およびｙb ´が生成される。すなわち、
ｙa ´＝ａ1 ｘ1 ＋ａ2 ｘ2 ＋・・・・・＋ａ7 ｘ7
ｙb ´＝ｂ1 ｘ1 ＋ｂ2 ｘ2 ＋・・・・・＋ｂ7 ｘ7
【００１６】
一方の予測画素値ｙa ´は、１次元フィルタ３２ａから得られ、他方の予測画素値ｙb
´は、１次元フィルタ３２ｂから得られる。混合回路３５ａによって、これらの画素が交互に選択的に出力され、例えば入力ＳＤ信号が１３．５ＭHzの場合では、２７ＭHzのサンプリングレートの水平倍速信号の２７ＭHzが出力端子ｔ３に得られる。この水平倍速信号が走査線変換回路３６ａによって、２７ＭHzの垂直信号とされる。そして、ＬＳＩ１の入力端子ｔ２に供給され、上述と同様にして２倍の画素数へ変換され、出力端子ｔ４から５４ＭHzのサンプリングレートの垂直倍速信号が発生する。これが外部の走査線変換回路３６ｂに供給され、５４ＭHzのＨＤ信号が得られる。
【００１７】
係数メモリ３４ａ、３４ｂに蓄えられている係数は、予め学習により獲得されたものである。そして、この係数は、注目画素のクラス毎に決定されている。例えば図３中で、ｙa ´、ｙb ´が注目画素のデータである。この二つの注目画素のクラス分類が共通であるので、係数メモリに記憶される二組の係数は、同一アドレスの上位側のデータおよび下位側のデータとして記憶される。クラス分類の方法の一つは、注目画素の周辺の入力信号のレベル分布のパターンを利用するものがある。例えば図３において、注目画素の周辺のＳＤ信号の３個の画素データｘ3 、ｘ4 、ｘ5 のレベル分布のパターンに基づいてクラス分類がなされる。
【００１８】
一般的に、画素データは、８ビットの量子化データであるので、３画素の場合、（８×３＝２４ビット）となり、２４ビットの全ての組合せが２24となる。このクラス数は膨大であり、係数を記憶するメモリ等のハードウエアが複雑となる。そこで、クラス分類回路３１ａ、３１ｂは、クラス分類に使用する各画素のビット数を圧縮することによって、クラス数を適正な値としている。
【００１９】
クラス分類のために参照する各画素のビット数を圧縮するための一つの方法は、各画素をレベル方向に正規化することである。一例として、参照される３画素の平均値を求め、平均値に対する大小関係によって、周囲の画素を８ビットから１ビットへ圧縮する。すなわち、平均値より大きい値の場合は、｀1'を割り当て、平均値より小さい値の場合は、｀0'を割り当てる。その結果、３ビットのコード信号によりクラス情報が示される。
【００２０】
また、正規化の他の方法としては、ＡＤＲＣを使用できる。ＡＤＲＣは、複数の画素のダイナミックレンジＤＲおよび最小値ＭＩＮを検出し、各画素の値から最小値ＭＩＮを減算し、最小値が減算された値をダイナミックレンジＤＲで除算し、商を整数化する処理である。
【００２１】
例えば１ビットＡＤＲＣの場合について説明すると、３画素の中の最大値ＭＡＸおよび最小値ＭＩＮが検出され、ダイナミックレンジＤＲ（＝ＭＡＸ−ＭＩＮ）が計算される。各画素の値から最小値ＭＩＮが減算され、最小値除去後の値がダイナミックレンジＤＲで割算される。この割算の商が０．５と比較され、０．５以上の場合は、｀1'とされ、商が０．５より少ない場合は、｀0'とされる。１ビットＡＤＲＣは、上述の平均値と各画素の値とを比較するものと実質的に同一の結果が得られる。２ビットＡＤＲＣの場合であれば、ＤＲ／２2 で計算される量子化ステップ幅によって、最小値除去後の値が割算される。
【００２２】
次に、係数メモリ３４ａ、３４ｂに蓄えられる係数を得るための学習について説明する。図４は、係数メモリ３４ａに蓄えられる係数を決定するための学習時の構成を示す。なお、係数メモリ３４ｂに蓄えられる係数の決定も同様であるので、その説明は省略する。図４において、４１で示す入力端子に、ＨＤ信号が供給され、間引きフィルタ４２によって、水平方向に画素数が半分に間引かれる。間引きフィルタ４２の出力信号が係数決定回路４３およびクラス分類回路４４に供給される。クラス分類回路４４は、クラス分類回路３１ａと同様に、周囲の画素を使用して注目画素のクラスを決定する。クラス分類回路４４からのクラスコードが係数決定回路４３およびメモリ４５にそれぞれ供給される。
【００２３】
係数決定回路４３は、線形１次結合で生成される予測値とその真値との誤差の二乗和を最小とするような係数を決定する。入力端子４１に供給されるＨＤ信号が係数決定回路４３に対して、注目画素の真値として供給される。係数決定回路４３は、最小二乗法によって最良の予測係数を決定する。決定された係数がメモリ４５に格納される。格納アドレスは、クラス分類回路４４からのクラスコードで指示される。
【００２４】
係数決定をソフトウェア処理で行う動作について、図５を参照して説明する。まず、ステップ５１から処理の制御が開始され、ステップ５２の学習データ形成では、既知の画像に対応した学習データが形成される。ステップ５３のデータ終了では、入力された全データ例えば１フレームのデータの処理が終了していれば、ステップ５６の予測係数決定へ、終了していなければ、ステップ５４のクラス決定へ制御が移る。
【００２５】
ステップ５４のクラス決定は、上述した注目画素についてのクラス決定処理を行い、クラスを指示するクラスコードを形成するテップである。次のステップ５５の正規方程式生成では、後述する正規方程式が作成される。ステップ５３のデータ終了から全データの処理が終了後、制御がステップ５６に移り、ステップ５６の予測係数決定では、後述する式（８）を行列解法を用いて解いて、係数を決める。ステップ５７の予測係数ストアで、予測係数をメモリ４５にストアし、ステップ５８で学習処理の制御が終了する。
【００２６】
図５中のステップ５５（正規方程式生成）およびステップ５６（予測係数決定）の処理をより詳細に説明する。学習時には、注目画素の真値ｙが既知である。注目画素の補正値をｙ´、その周囲の画素の値をｘ1 〜ｘn としたとき、クラス毎に係数ｗ1 〜ｗn （上述したａ1 〜ａ7 あるいはｂ1 〜ｂ7 に対応する）によるｎタップの線形１次結合
ｙ´＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗn ｘn         （１）
を設定する。学習前はｗi が未定係数である。
【００２７】
上述のように、学習はクラス毎になされ、データ数がｍの場合、式（１）に従って、
ｙj ´＝ｗ1 ｘj1＋ｗ2 ｘj2＋・・・＋ｗn ｘjn        （２）
（但し、ｊ＝１，２，・・・ｍ）
【００２８】
ｍ＞ｎの場合、ｗ1 〜ｗn は一意には決まらないので、誤差ベクトルＥの要素を
ｅj ＝ｙj −（ｗ1 ｘj1＋ｗ2 ｘj2＋・・・＋ｗn ｘjn）  （３）
（但し、ｊ＝１，２，・・・ｍ）
と定義して、次の式（４）を最小にする係数を求める。
【００２９】
【数１】
2006048721.tif 000003
【００３０】
いわゆる最小自乗法による解法である。ここで式（４）のｗi による偏微分係数を求める。
【００３１】
【数２】
2006048721.tif 000004
【００３２】
式（５）を０にするように各ｗi を決めればよいから、
【００３３】
【数３】
2006048721.tif 000005
【００３４】
として、行列を用いると
【００３５】
【数４】
2006048721.tif 000006
【００３６】
となる。この方程式は一般に正規方程式と呼ばれている。この方程式を掃き出し法等の一般的な行列解法を用いて、ｗi について解けば、予測係数ｗi が求まり、クラスコードをアドレスとして、この予測係数ｗi をメモリ４５に格納しておく。
【００３７】
なお、クラス分類適応処理に基づくアップコンバージョンは、上述の一例に限らず、種々の構成が可能である。例えば学習により予め予測値そのものを獲得しておき、これをメモリに蓄えておくこともできる。また、１次元処理ではなく、２次元あるいは３次元処理によって、ＨＤ画素の値を得るようにしても良い。
【００３８】
次に、図１に示すＬＳＩ１により構成される信号処理回路の他の例について説明する。他の例は、制御信号の設定により図６に示すように構成されたディジタルノイズリデューサである。図６において、６１で示す入力端子にノイズを含むディジタルビデオ信号が供給される。入力ビデオ信号は、ＬＳＩ１の入力端子ｔ１およびフレームメモリ６２に供給される。フレームメモリ６２からの前フレームのビデオ信号がＬＳＩ１の入力端子ｔ２に供給される。
【００３９】
入力端子ｔ１からの現フレームのビデオ信号がクラス分類回路６３ａ、２次元フィルタ６６ａ、ラインメモリ６４、クラス分類回路６３ｂ、３次元フィルタ６６ｂにそれぞれ供給される。入力端子ｔ２からの前フレームのビデオ信号がクラス分類回路６３ｂおよび３次元フィルタ６６ｂに供給される。ラインメモリ６４は、ラスター走査の順序のデータの隣接する複数のラインのデータを同時化するために設けられている。ラインメモリ６４の出力データがクラス分類回路６３ａ、２次元フィルタ６６ａ、クラス分類回路６３ｂ、３次元フィルタ６６ｂに供給される。
【００４０】
クラス分類回路６３ａで得られたクラス情報（コード信号）が係数メモリ６５ａに対してアドレスとして供給され、クラス分類回路６３ｂで得られたクラス情報が係数メモリ６５ｂに対してアドレスとして供給される。係数メモリ６５ａ、６５ｂには、予め学習により得られた係数が蓄えられており、クラス情報と対応して読出された係数が２次元フィルタ６５ａおよび３次元フィルタ６５ｂにそれぞれ供給される。２次元フィルタ６６ａは、現フレーム内で隣接する複数の画素からなる２次元ブロック単位でノイズ除去された画素データを生成する。３次元フィルタ６６ｂは、現フレームおよび前フレームの複数の画素からなる３次元ブロック単位でノイズ除去された画素データを生成する。
【００４１】
２次元フィルタ６６ａからのノイズ除去されたビデオ信号が出力端子ｔ３に得られる。また、２次元フィルタ６６ａおよび３次元フィルタ６６ｂの出力信号がアダー６７に供給される。アダー６７からの合成ビデオ信号、すなわち、ノイズ除去されたディジタルビデオ信号が出力端子ｔ４に取り出される。アダー６７は、２次元フィルタ６６ａの出力信号と３次元フィルタ６６ｂの出力信号とを動き係数Ｋにより重み付け加算する。動き係数Ｋは、クラス分類回路６３ｂで生成される。
【００４２】
図６のノイズリデューサの構成と図１の構成との対応関係について説明すると、クラス分類回路６３ａ、６３ｂは、演算回路群１１ａ、１１ｂによって構成される。係数メモリ６５ａ、６５ｂおよびラインメモリ６４は、メモリ１２ａ、１２ｂで構成される。２次元フィルタ６６ａおよび３次元フィルタ６６ｂは、積和演算回路群１３ａ、１３ｂにより構成される。アダー６７は、アダー１４ａ、１４ｂ、乗算器１５ａ、１５ｂ、レジスタ群１６ａ、１６ｂにより構成される。
【００４３】
クラス分類回路６３ａは、２次元のクラス分類を行なう。すなわち、注目画素を中心とするブロックのレベル分布のパターンに基づいて、この注目画素のクラスを決定する。一方、クラス分類回路６３ｂは、３次元のクラス分類を行なう。３次元のクラス分類は、３次元ブロックのレベル分布のパターンに基づいて行なっても良いが、動き係数Ｋを発生するために、動き検出の結果に基づいたクラス分類が好ましい。
【００４４】
公知の動き検出の方法の一つとして、グラジェント法と称されるものを採用できる。これは、動き領域中の全画素についてのフレーム差と傾き情報（水平方向では、サンプリング差、垂直方向ではライン差）を用いて動き量を求めるものである。まず、ビデオ信号の傾斜部が動いた時に、フレーム差ΔＦ（現フレームの画素値から前フレームの対応画素値を減算したもの）と、サンプリング差ΔＥ（現画素の値から前画素の値を減算したもの）Ｅを求める。そして、フレーム差ΔＦの絶対値｜ΔＦ｜の動き領域中の積算値Σ｜ΔＦ｜と、サンプリング差ΔＥの絶対値｜ΔＥ｜の動き領域中の積算値Σ｜ΔＥ｜とから、水平方向の動き量ｖ１の大きさが求まる。すなわち、
｜ｖ１｜＝Σ｜ΔＦ｜／Σ｜ΔＥ｜
ここで、フレーム差ΔＦの極性とサンプリング差ΔＥの極性との関係から動きの方向が求められる。垂直方向の動きについても同様に検出できる。
【００４５】
クラス分類回路６３ｂは、例えば上述のグラジェント法によって、動き量を求め、その動き量に応じた動き係数Ｋを発生する。また、フレーム差ΔＦ（あるいは｜ΔＦ｜）と、サンプリング差ΔＥ（あるいは｜ΔＥ｜）とに基づいて、クラス分類がなされる。この場合、これらのフレーム差およびサンプリング差の値を正規化した値を使用して適正な数のクラスを形成するようになされる。
【００４６】
上述のノイズリデューサについて、２次元処理を例に説明する。係数メモリ６５ａには、予め学習により求めた係数が格納されている。図７は、学習時の構成を示し、７１で示す入力端子にノイズを含むディジタルビデオ信号が供給される。この入力信号がノイズリデューサ７２およびブロック化回路７３に供給される。ノイズリデューサ７２は、入力信号中のノイズを除去するもので、その一例は、Ｎフレームのメモリを使用し、Ｎ＋１フレームの画像の平均値を形成するものを使用できる。すなわち、ノイズは、一般的にランダムであるので、平均化により、ノイズが除去される。
【００４７】
ノイズリデューサ７２の出力信号（ノイズ低減信号）がブロック化回路７４に供給される。ブロック化回路７３および７４は、時系列変換回路であって、ラスター走査の順序をブロックの順序のデータへ変換する。ブロック化回路７３の出力信号がクラス分類回路７５に供給される。クラス分類回路７５は、注目画素を中心とするブロック内のレベル分布に基づいて注目画素のクラスを決定する。このクラス分類回路７５からのクラス情報が係数決定回路７６およびメモリ７７に供給される。
【００４８】
係数決定回路７６には、ブロック化回路７３および７４から入力信号およびノイズ低減信号が供給される。係数決定回路７６は、上述のアップコンバージョンの場合の係数決定と同様に、最小二乗法によって、最良の係数を決定する。すなわち、注目画素の周辺のブロック内の複数画素（入力信号の画素）と複数の係数との線形１次結合によって、注目画素の予測値を生成した時に、この予測値とノイズ低減信号の対応画素の値との誤差を最小とする係数が決定される。係数決定回路７６からの決定された係数がクラス情報で指定されるメモリ７７のアドレスに書込まれる。
【００４９】
ブロック化回路７３は、図８Ａに示すように、例えば画素ｘ1 を中心として、（３×３）の大きさのブロックＢＬ１を形成する。一方、ブロック化回路７４は、図８Ｂに示すように、画素ｙ1 を中心として（３×３）の大きさのブロックＢＬ１１を形成する。ここで、画素ｘ1 とｙ1 とは、画像中で対応する位置の画素であり、画素ｘ1 がノイズを含み、ｙ1 がノイズが低減されたものである。次のブロックＢＬ２およびＢＬ１２は、図８Ｃおよび図８Ｄにそれぞれ示すように、ブロックの境界が１画素シフトしたものであり、画素ｘ2 およびｙ2 をそれぞれ中心とするものである。
【００５０】
このように、ブロックの境界をシフトすることで、多数の学習用データを集め、図５のフローチャートおよび上述した処理によって、係数を決定する。その結果、例えば図８Ａに示す入力信号のブロックＢＬ１が与えられた時に、ブロックＢＬ１内の８個の画素の値（注目画素ｘ1 以外の画素の値）と８個の係数との線形１次結合により形成された予測値がノイズを含まない画素の値ｙ1 と殆ど同じ値となる。このようにして、注目画素ｘ1 のノイズが除去される。
【００５１】
３次元フィルタ６６ｂは、クラス分類以外では、上述の２次元フィルタ６６ａと同様にしてノイズ除去の処理を行なう。動き係数Ｋが動き量と対応するので、２次元フィルタ６６ａの出力信号に対して、係数Ｋが乗じられ、３次元フィルタ６６ｂの出力信号に対して、係数（１−Ｋ）が乗じられ、これらの係数が乗じられた信号が加算される。すなわち、動き量が多い時には、時間方向の画像の相関が少なくなるので、２次元フィルタ６６ａの出力の重みが大とされる。
【００５２】
アップコンバージョンとノイズリデューサの具体例について説明したが、これら以外のディジタル信号処理の機能を発揮するように、制御信号により制御することができる。クラス分類適応処理を用いるディジタル画像信号処理の例では、サブサンプリングにより間引かれた画素を補間する補間回路、ディジタルクロマキー装置におけるキー信号の生成回路等を構成することができる。
【図面の簡単な説明】
【００５３】
【図１】この発明による集積回路の一実施例の概略的構成を示すブロック図である。
【図２】この発明の一実施例により実現される機能の一つであるアップコンバージョン回路のブロック図である。
【図３】アップコンバージョン処理を説明するための略線図である。
【図４】アップコンバージョン処理用の係数を得るための構成の一例のブロック図である。
【図５】予測係数を求めるための学習をソフトウェア処理で行う時のフローチャートである。
【図６】この発明の一実施例により実現される機能の他の一つであるノイズリデューサのブロック図である。
【図７】ノイズ除去処理用係数を得るための構成の一例のブロック図である。
【図８】ノイズ除去処理を説明するための略線図である。
【符号の説明】
【００５４】
１  ＬＳＩ
ｔ１，ｔ２  入力端子
ｔ３，ｔ４  出力端子
ｔ５  制御信号入力端子
２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４  切換回路
【図１】
2006048721.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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