(57)【要約】【課題】  使用中の電荷の不要な移動に伴う閾値電圧の変動を抑制することができる半導体装置の製造方法を提供する。【解決手段】  Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。次に、層間絶縁膜１９中に、夫々、不揮発性メモリセルのコントロールゲート１１、ｎＭＯＳトランジスタのソース又はドレイン１７、ｐＭＯＳトランジスタのソース又はドレイン１８に接続される複数個のコンタクトプラグ２０を形成する。そして、複数個のコンタクトプラグ２０を介して、コントロールゲート１１とｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレイン１７、１８とを接続する単層の配線２１を形成する。【選択図】  図３２
2006024598.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程と、
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、夫々、前記不揮発性メモリセルのコントロールゲート、前記ｎＭＯＳトランジスタのソース又はドレイン、前記ｐＭＯＳトランジスタのソース又はドレインに接続される複数個のコンタクトプラグを形成する工程と、
前記複数個のコンタクトプラグを介して、前記コントロールゲートと前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレインとを接続する配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線として、単層の配線を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不揮発性メモリセルを複数個形成して、不揮発性メモリセルアレイを形成し、
前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを、前記不揮発性メモリセルアレイの動作を制御する制御回路内のデコーダを構成する素子として形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
エンベッデッド型の構造とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記配線を形成する工程の後に、前記コントロールゲートに接続される複数の上層配線を形成する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程は、前記不揮発性メモリセル用のウェルと前記ｎＭＯＳトランジスタ用のウェルとを同時に形成する工程を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程は、前記コントロールゲートと前記ｎＭＯＳトランジスタのゲートと前記ｐＭＯＳトランジスタのゲートとを同一の材料から形成する工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記コントロールゲート、前記ｎＭＯＳトランジスタのゲート及び前記ｐＭＯＳトランジスタのゲートを、不純物がドープされていない多結晶Ｓｉ膜から形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不揮発性メモリのフローティングゲートを、リンがドープされたアモルファスＳｉ膜を形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
面積に関し、前記不揮発性メモリセルアレイの占有率を２％乃至５％とすることを特徴とする請求項３乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電界効果トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリを製造するに際して、そのウェーハプロセス終了後において、閾値電圧（Ｖｔｈ）にバラツキが生じ易いという問題がある。これは、ウェーハプロセスにおいて、フローティングゲートに不要な電荷が注入されることを主な要因として発生するものと推定される。
【０００３】
従来では、この問題に対処するため、フラッシュメモリを製造するに当たり、特許文献１，２のように、コントロールゲートを複数の配線を介していわゆる保護ダイオードに接続する技術が提案されている。
【０００４】
【特許文献１】特開２００２−４３４４６号公報
【特許文献２】特開平７−１８３５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、これらの従来の製造方法によっても、製造時に生じるフローティングゲートへの電荷の注入による閾値電圧の変動を十分に抑制することができない。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、フローティングゲートへの電荷の注入による閾値電圧の変動をより一層抑制することを可能とし、信頼性の高い高性能の半導体装置を実現する製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明に係る半導体装置の製造方法では、半導体基板の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜を形成する。次に、前記層間絶縁膜中に、夫々、前記不揮発性メモリセルのコントロールゲート、前記ｎＭＯＳトランジスタのソース又はドレイン、前記ｐＭＯＳトランジスタのソース又はドレインに接続される複数個のコンタクトプラグを形成する。そして、前記複数個のコンタクトプラグを介して、前記コントロールゲートと前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレインとを接続する配線を形成する。
【発明の効果】
【０００９】
本発明によれば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを保護ダイオードとして用いているため、不揮発性メモリの配線に蓄積してコントロールゲートまで移動する可能性がある電荷を高い効率で排除することができる。また、このような電荷の排除により、製造時の閾値電圧の変動を抑制することができると共に、使用中の閾値電圧の変動を抑制することもできる。これにより、信頼性の高い高性能の半導体装置が実現する。
【発明を実施するための最良の形態】
【００１０】
（本発明の骨子）
先ず、本発明の骨子について説明する。
従来のフラッシュメモリ等の不揮発性メモリの製造方法の問題点は、具体的には以下のようになると考えられる。この製造方法では、多層配線を形成する際に行われるプラズマ処理によって、コントロールゲートに接続された配線に電子又は正孔が蓄積され、これらの電荷がコントロールゲートまで移動し、フローティングゲートに不要な電荷が注入されることがある。例えば、図１に示すように、配線３０１に正孔が蓄積されると、この正孔は、コンタクトプラグ３０２を介してコントロールゲート３０３まで移動してしまう。同様に、図２に示すように、配線３０１で電子が蓄積された場合にも、この電子は、コンタクトプラグ３０２を介してコントロールゲート３０３まで移動してしまう。一方で、Ｓｉ基板（図示せず）の電位は、概ね接地電位とされている。このため、コントロールゲート３０３とＳｉ基板との間に電位差が生じ、これらの間に存在するフローティングゲート３０５とＳｉ基板との間にも電位差が生じる。この結果、フローティングゲート３０５とＳｉ基板との間に存在するトンネル絶縁膜３０６に電圧が印加され、この値が一定値を超えるとトンネル電流が流れる。そして、図１に示すように、コントロールゲート３０３が正に帯電している場合には、フローティングゲート３０５にＳｉ基板から電子が注入され、図２に示すように、コントロールゲート３０３が負に帯電している場合には、フローティングゲート３０５からＳｉ基板に電子が抜ける。また、配線３０１からコントロールゲート３０３まで移動してくる電荷の量は、図３及び図４に示すように、配線３０１の数が増えるほど多くなる。
【００１１】
そして、その後に熱処理が行われると、熱励起によってトンネル絶縁膜３０６の電荷がフローティングゲート３０５及びＯＮＯ膜３０４に移動し、そこでトラップされてしまうと推察される。
【００１２】
図５（ａ）に示すように、正孔がＯＮＯ膜３０４、フローティングゲート３０５及びトンネル酸化膜３０６にトラップされると、図５（ｂ）に示すように、閾値電圧は、電荷がトラップされていないときと比べて低くなる。一方、図６（ａ）に示すように、電子がＯＮＯ膜３０４、フローティングゲート３０５及びトンネル酸化膜３０６にトラップされると、図６（ｂ）に示すように、閾値電圧は、電荷がトラップされていないときと比べて高くなる。このように閾値電圧が変動してしまう。
【００１３】
そこで、ＯＮＯ膜３０４、フローティングゲート３０５及びトンネル酸化膜３０６にトラップされた電荷を消去するために、図７（ａ）及び（ｂ）に示すように、複数の層間絶縁膜３０７を介して、これらに紫外線を照射することが考えられる。
【００１４】
本発明では、配線抵抗の低減化を図るため、不揮発性メモリセル（例えばフラッシュメモリ）と、そのコントロールゲートに接続された複数の上層配線であるＣｕ配線とを備えた半導体装置、及び配線容量の低減化を図るため、不揮発性メモリセルと、そのコントロールゲートに接続される複数の上層配線と、これら上層配線を覆う層間絶縁膜である低誘電率膜とを備えた半導体装置を提示する。
【００１５】
本願発明者は、上述した従来の製造方法では、フローティングゲートへの電荷の注入による閾値電圧の変動を十分に抑制できない原因について調査を行った結果、紫外線照射を行っても、フローティングゲート等にトラップされている電荷を除去できていないことを見出した。図７（ａ）及び（ｂ）に示すように、複数の層間絶縁膜３０７を介して、これらに紫外線を照射しても、近時、図８（ａ）及び（ｂ）に示すように、微細化等を目的としたプロセスのためにＣｕの拡散防止用のＳｉ窒化膜３０８が使用されるようになると、Ｓｉ窒化膜３０８により紫外線の透過が遮断されてしまうことが判った。また、このようなプロセスでは、層間絶縁膜３０９として低誘電率膜を使用する場合、低誘電率膜に紫外線を照射すると分解又は変質が生じることがあるため、紫外線を照射すること自体が好ましくないという事情もある。
【００１６】
本願発明者は、上述のような閾値電圧の変動について調査を行ったところ、更に、従来の方法により製造された半導体装置では、その使用中に閾値電圧が変動してくることも見出した。
【００１７】
例えば、電子がＯＮＯ膜３０４及びトンネル絶縁膜３０６にトラップされた状態で、製造後の不揮発性メモリが使用されると、熱の影響等で電子がフローティングゲート３０５に戻ってきたり、コントロールゲート３０３に抜けたりする。ＯＮＯ膜３０４中の電子がフローティングゲート３０５に戻ってくると、例えば、図９（ａ）に示すように、プログラミングによってフローティングゲート３０５に正孔が注入されている場合には、図９（ｂ）に示すように、閾値電圧が上昇してしまう。即ち、使用時間が長くなるに連れて閾値電圧が徐々に上昇することが判った。また、トンネル絶縁膜３０６中の電子がフローティングゲート３０５に移動した場合には、使用時間が長くなるに連れて閾値電圧が徐々に上昇してしまうことも判明した。
【００１８】
同様に、正孔がＯＮＯ膜３０４及びトンネル絶縁膜３０６にトラップされた状態で、製造後の不揮発性メモリが使用されると、熱の影響等で正孔がフローティングゲート３０５に戻ってきたり、コントロールゲート３０３に抜けたりする。ＯＮＯ膜３０４中の電子がフローティングゲート３０５に戻ってくると、例えば、図１０（ａ）に示すように、プログラミングによってフローティングゲート３０５に電子が注入されている場合には、図１０（ｂ）に示すように、閾値電圧が低下してしまう。即ち、使用時間が長くなるに連れて閾値電圧が徐々に低下することが判った。
【００１９】
製造後に、ＯＮＯ膜３０４等に電荷が蓄積して閾値電圧が変動している場合には、プログラミング時にフローティングゲート３０５の電荷を調節することにより、閾値電圧を所望の値にすることは可能である。しかしながら、上述のような使用中に閾値電圧が変動すると、これを調整することはできず、記憶情報が変化する虞がある。
【００２０】
そこで、本願発明者がこれらの問題点を解決すべく鋭意検討を重ねた結果、保護ダイオードとして例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを用いることにより、紫外線の照射を行わなくても、製造後の閾値電圧の変動を抑制し、且つ、使用中の熱の影響による閾値電圧の変動をも抑制することができることに想到した。
【００２１】
本発明では、半導体基板の表面に形成されてなる不揮発性メモリセル（例えばフラッシュメモリ）及び保護ダイオードと、不揮発性メモリセルのコントロールゲートと保護ダイオードの拡散層とを接続する単層の金属配線とを有する半導体装置を提示する。
【００２２】
即ち、汎用的なフラッシュメモリでは、単位面積当たりの記憶容量を向上させるために、狭いセルピッチが採用されている。即ち、メモリセルアレイには、複数のメモリセルのコントロールゲートとして複数本のワード線が形成されており、このワード線同士の間隔が狭く設計されている。このため、このようなフラッシュメモリに対して１本のワード線にｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを接続しようとすると、セルピッチが狭いほど、複数層の配線を用いて引き回しを行う必然性が高くなる。また、狭いセルピッチのフラッシュメモリを製造する際にはセルフアラインプロセスが採用されるが、工程数が多くなり、コストが高くなる。
【００２３】
これに対して、例えばフラッシュメモリと論理回路とが混載されたエンベッデッド型構造の半導体装置では、単位面積当たりの記憶容量はフラッシュメモリ単体で構成された半導体装置ほど重要視されていないため、広めのセルピッチを採用することが可能である。即ち、エンベッデッド型構造の半導体装置では、一般に、論理回路が存在する領域の面積がフラッシュメモリが存在する領域の面積よりも大きいため、フラッシュメモリが存在する領域の面積が多少増加したとしても、全体の面積への影響は小さいのである。従って、ワード線同士の間隔を比較的広めに設計することも許容され、１本のワード線にｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを接続するに当たって、単層の配線、例えば１層の金属配線を用いて引き回しを行うことが可能となる。エンベッデッド型構造では、少ない工程数で、且つ低コストで製造することが重要視されるため、単層で引き回しを行うことが可能ということは極めて好ましいと言える。
【００２４】
この場合、紫外線の照射を行わなくても、製造後における閾値電圧の変動及び使用中の閾値電圧の変動を抑制することが可能であるため、Ｃｕ配線及びその拡散防止膜としてのＳｉ窒化膜が必要とされる製造方法や、層間絶縁膜として低誘電率膜を形成する製造方法に本発明を適用することが好ましい。
【００２５】
（本発明の実施形態）
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１１は、本発明の実施形態に方法によって製造する半導体装置の全体像を示すレイアウト図である。また、図１２は、図１１中の一部を拡大して示すレイアウト図である。
【００２６】
この半導体装置においては、図１１に示すように、ダイ（半導体チップ）２０１の内部に論理回路領域２０３及びフラッシュメモリ領域２０２を設ける。また、この半導体装置はエンベッデッド型とし、フラッシュメモリ領域２０２の大きさを論理回路領域２０３の大きさよりも小さなものとし、フラッシュメモリ領域２０２の占有面積は、例えば２％〜５％程度とする。
【００２７】
また、図１２に示すように、フラッシュメモリ領域２０２内では、ｎ型の不純物拡散層をソース及びドレインとする複数個のフラッシュメモリセルをｐウェル１０３上にアレイ状に形成する。また、ｐウェル１０３の周辺にはｎウェル１０５を形成する。
【００２８】
一方、論理回路領域２０３内には、フラッシュメモリ領域２０２の近傍に、デコーダの一部を構成し、且つフラッシュメモリセルの保護ダイオードとして機能する複数個のｐＭＯＳトランジスタ１０１ｐ及びｎＭＯＳトランジスタ１０１ｎを形成する。ｐＭＯＳトランジスタ１０１ｐについては、素子分離絶縁膜１０２によって区画された素子活性領域内にｐウェル１０３を形成し、その内部にソース１０４ｓ及びドレイン１０４ｄを形成する。ｎＭＯＳトランジスタ１０１ｎについては、素子分離絶縁膜１０２によって区画された素子活性領域内にｎウェル１０５を形成し、その内部にソース１０６ｓ及びドレイン１０６ｄを形成する。また、素子分離絶縁膜１０２、ソース１０４ｓ及び１０６ｓ並びにドレイン１０４ｄ及び１０６ｄ上には層間絶縁膜（図示せず）を形成し、その上に最下層の金属配線Ｍ１を形成する。この金属配線Ｍ１はフラッシュメモリ領域２０２内のコントロールゲートＣＧとコンタクトホールを介して接続する。
【００２９】
また、各トランジスタと配線との位置関係に関し、コントロールゲートＣＧが延びる方向と並行に、２組のｐＭＯＳトランジスタ１０１ｐ及びｎＭＯＳトランジスタ１０１ｎ（４個のトランジスタ）を配置する。そして、金属配線Ｍ１の配置に関し、これら４個のトランジスタのゲートを基準として互いに同じ側に位置するソース・ドレインに金属配線Ｍ１が接続されるようにする。また、コントロールゲートＣＧが延びる方向に対して直交する方向で隣り合う２個のトランジスタについては、互いに線対称となるようにする。
【００３０】
次に、本実施形態に係る半導体装置の製造方法について詳述する。図１３乃至図３２は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。各図中の（ａ）はｎＭＯＳトランジスタ１０１ｎを形成する領域（ｎＭＯＳ領域）を示し、（ｂ）はｐＭＯＳトランジスタ１０１ｐを形成する領域（ｐＭＯＳ領域）を示し、（ｃ）はフラッシュメモリセルを形成する領域（セル領域）を示している。また、図２１乃至図３２中の（ｄ）は（ｃ）中のＩ−Ｉ線に沿った断面を示している。
【００３１】
本実施形態では、先ず、図１３（ａ）乃至（ｃ）に示すように、ｐ型のＳｉ基板１の表面に、深さが２５０ｎｍ乃至４００ｎｍ程度の素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）により形成する。素子分離絶縁膜２の形成に当たっては、例えば、Ｓｉ基板１の表面に溝を形成し、この溝内にＳｉ酸化膜としてＴＥＯＳ（Tetraethylorthosilicate）膜又はＨＤＰ（High Density Plasma）膜を埋め込み、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）による平坦化を行う。
【００３２】
次に、図１４（ａ）乃至（ｃ）に示すように、ｎＭＯＳ領域及びセル領域内に、深いｎウェル３及びｐウェル４を順次形成する。ｎウェル３の形成に当たっては、例えばリンイオンを１．５ＭｅＶ〜２．５ＭｅＶのエネルギで、ドーズ量を１×１０13〜３×１０13としてイオン注入する。ｐウェル４の形成に当たっては、例えばボロンイオンを４００ｋｅＶ〜５００ｋｅＶのエネルギで、ドーズ量を１×１０13〜３×１０13としてイオン注入する。なお、本実施形態では、このようにトリプルウェル構造を採用しているが、これは、フラッシュメモリセルにおけるデータの消去に基板へのＦＮ（Fowler-Nordheim）トンネリングを使用するためである。従って、消去を他の方法で行う場合には、トリプルウェル構造を採用する必要はない。
【００３３】
次いで、図１５（ａ）乃至（ｃ）に示すように、ｐＭＯＳ領域及びセル領域内に、ｎウェル５を形成する。ｎウェル５の形成に当たっては、例えばリンイオンを５００ｋｅＶ〜７００ｋｅＶのエネルギで、ドーズ量を１×１０13〜３×１０13としてイオン注入する。
【００３４】
その後、図１６（ａ）乃至（ｃ）に示すように、ｎＭＯＳ領域、ｐＭＯＳ領域及びセル領域内に、１０００℃〜１１００℃のドライ酸化によって、厚さが９．５ｎｍ〜１１ｎｍ程度のトンネル酸化膜６を形成する。続いて、リンをドープしたアモルファスシリコン（α−Ｓｉ）膜７を、ＣＶＤ（Chemical Vapor Deposition）法により全面に８０ｎｍ〜１００ｎｍ程度の厚さで形成する。α−Ｓｉ膜７中のリンのドープ量は、例えば４×１０19ｃｍ-3〜６×１０19ｃｍ-3程度とする。なお、トンネル酸化膜６は、例えば７５０℃〜９００℃程度のウェット酸化によって形成してもよい。
【００３５】
次に、図１７（ａ）乃至（ｃ）に示すように、フォトリソグラフィ技術及びエッチング技術により、α−Ｓｉ膜７をパターニングし、α−Ｓｉ膜７をセル領域内にのみ残存させる。即ち、論理回路領域２０３内のα−Ｓｉ膜７を除去する。
【００３６】
次いで、図１８（ａ）乃至（ｃ）に示すように、ＯＮＯ膜８を全面に形成する。ＯＮＯ膜８の形成に当たっては、例えば、厚さが４ｎｍ〜７ｎｍ程度のＳｉ酸化膜をＣＶＤ法により形成し、厚さが７ｎｍ〜９ｎｍ程度のＳｉ窒化膜をＣＶＤ法により形成した後、厚さが４ｎｍ〜６ｎｍ程度のＳｉ酸化膜を９００℃〜１１００℃程度の熱酸化により形成する。
【００３７】
その後、図１９（ａ）乃至（ｃ）に示すように、フォトリソグラフィ技術及びエッチング技術により、ＯＮＯ膜８をパターニングし、ＯＮＯ膜８をセル領域内にのみ残存させる。即ち、論理回路領域２０３内のＯＮＯ膜８を除去する。
【００３８】
続いて、図２０（ａ）乃至（ｃ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域内に、７５０℃〜９００℃のウェット酸化によって、厚さが１４ｎｍ〜１６ｎｍ程度のゲート酸化膜９を形成する。本実施形態では、ｎＭＯＳトランジスタ１０１ｎ及びｐＭＯＳトランジスタ１０１ｐとして、いずれも高電圧で動作するものを形成する。低電圧で動作するトランジスタ及び／又は中電圧で動作するトランジスタを混載する場合には、例えば、厚いゲート酸化膜の除去及び熱酸化を適当な回数だけ行えばよい。
【００３９】
次に、図２１（ａ）乃至（ｄ）に示すように、不純物をドープしていないポリＳｉ膜１１を、ＣＶＤ法により全面に１５０ｎｍ〜２００ｎｍ程度の厚さで形成する。
【００４０】
次いで、図２２（ａ）乃至（ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術により、セル領域内のポリＳｉ膜１１、ＯＮＯ膜８及びα−Ｓｉ膜７をゲートの平面形状にパターニングする。
【００４１】
その後、図２３（ａ）乃至（ｄ）に示すように、セル領域内に、ソース及びドレインとして、ｎ+拡散層１２を形成する。ｎ+拡散層１２の形成に当たっては、例えば砒素イオンを３０ｋｅＶ〜６０ｋｅＶのエネルギで、ドーズ量を６×１０14〜１．５×１０15とし、ポリＳｉ膜１１をマスクとしてイオン注入する。
【００４２】
続いて、図２４（ａ）乃至（ｄ）に示すように、セル領域内に形成したゲートの側方にスペーサ１３を形成する。スペーサ１３の形成に当たっては、例えば厚さが１００ｎｍ〜１２０ｎｍ程度のＳｉ窒化膜を形成した後、これを異方性エッチングすればよい。
【００４３】
次に、図２５（ａ）乃至（ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術により、ｎＭＯＳ領域及びｐＭＯＳ領域内のポリＳｉ膜１１をゲートの平面形状にパターニングする。
【００４４】
次いで、図２６（ａ）乃至（ｄ）に示すように、ｎＭＯＳ領域内にｎ-拡散層１４を形成する。ｎ-拡散層１４の形成に当たっては、例えば砒素イオンを１００ｋｅＶ〜１２０ｋｅＶのエネルギで、ドーズ量を２×１０13〜３×１０13とし、ポリＳｉ膜１１をマスクとしてイオン注入する。なお、低電圧で動作するトランジスタ及び／又は中電圧で動作するトランジスタを形成する場合には、イオン種、エネルギ及びドーズ量を適宜調整すればよい。
【００４５】
その後、図２７（ａ）乃至（ｄ）に示すように、ｐＭＯＳ領域内にｐ-拡散層１５を形成する。ｐ-拡散層１５の形成に当たっては、例えばＢＦ2イオンを１００ｋｅＶ〜１２０ｋｅＶのエネルギで、ドーズ量を２×１０13〜３×１０13とし、ポリＳｉ膜１１をマスクとしてイオン注入する。なお、低電圧で動作するトランジスタ及び／又は中電圧で動作するトランジスタを形成する場合には、イオン種、エネルギ及びドーズ量を適宜調整すればよい。
【００４６】
続いて、図２８（ａ）乃至（ｄ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域内に形成したゲートの側方にスペーサ１６を形成する。スペーサ１６の形成に当たっては、例えば厚さが１００ｎｍ〜１２０ｎｍ程度のＳｉ酸化膜を形成した後、これを異方性エッチングすればよい。また、スペーサ１６の形成に伴って、スペーサ１３の側方にもＳｉ酸化膜が形成され、実質的にスペーサ１３が厚くなる。
【００４７】
次に、図２９（ａ）乃至（ｄ）に示すように、ｎＭＯＳ領域内にｎ+拡散層１７を形成する。ｎ+拡散層１７の形成に当たっては、例えばリンイオンを１０ｋｅＶ〜２０ｋｅＶのエネルギで、ドーズ量を５×１０15〜８×１０15とし、ポリＳｉ膜１１及びスペーサ１６をマスクとしてイオン注入する。ｎ-拡散層１４及びｎ+拡散層１７からＬＤＤ構造のソース１０４ｓ及びドレイン１０４ｄが構成される。
【００４８】
次いで、図３０（ａ）乃至（ｄ）に示すように、ｐＭＯＳ領域内にｐ+拡散層１８を形成する。ｐ+拡散層１８の形成に当たっては、例えばボロンイオンを３ｋｅＶ〜５ｋｅＶのエネルギで、ドーズ量を３×１０15〜５×１０15とし、ポリＳｉ膜１１及びスペーサ１６をマスクとしてイオン注入する。ｐ-拡散層１５及びｐ+拡散層１８からＬＤＤ構造のソース１０６ｓ及びドレイン１０６ｄが構成される。その後、ソース、ドレイン及びゲートの表面にシリサイド膜（図示せず）を形成する。シリサイド膜の形成に当たっては、例えば、Ｃｏ膜を形成した後、窒化アニールを行う。
【００４９】
続いて、図３１（ａ）乃至（ｄ）に示すように、全面に層間絶縁膜１９を形成し、その平坦化をＣＭＰにより行う。層間絶縁膜１９としては、例えばＨＤＰ膜等を形成する。
【００５０】
次に、図３２（ａ）乃至（ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術により、夫々、セル領域内のポリＳｉ膜７（図１２中のコントロールゲートＣＧ）及びｎ+拡散層１２、ｎＭＯＳ領域内のドレイン又はソース用のｎ+拡散層１７、並びにｐＭＯＳ領域内のドレイン又はソース用のｐ+拡散層１８まで到達する複数のコンタクトホールを形成し、この内部にＷ等を埋め込むことにより、コンタクトプラグ２０を形成する。次いで、第１層目の配線２１（図１２中の金属配線Ｍ１）を形成する。このとき、本実施形態では、配線２１により、セル領域内のポリＳｉ膜７（コントロールゲートＣＧ）とドレイン又はソース用のｎ+拡散層１７及びｐ+拡散層１８とを互いに電気的に接続する。
【００５１】
その後、更に上層の層間絶縁膜及び配線等の形成を行うことにより、論理回路及びフラッシュメモリが混載された半導体装置を完成させる。例えば、上層配線としては、複数のＣｕ配線を形成し、多層配線を形成するに当たっては、層間絶縁膜として低誘電率膜を形成すると共に、プラズマ処理を行うことが好ましい。更に、Ｃｕの拡散防止膜としてＳｉ窒化膜を形成することも好ましい。
【００５２】
このような方法によれば、フラッシュメモリ領域２０２内の配線のピッチを大きめに設定しても、フラッシュメモリ領域２０２の占有面積を予め比較的小さくしているため、ダイ２０１全体の面積の増加は極めて小さい。このため、ダイ２０１全体の面積の増加を抑制しながら、配線ピッチを大きめに設定することにより、各メモリのコントロールゲートＣＧ（ポリＳｉ膜７）とｎ+拡散層１７及びｐ+拡散層１８とを電気的に接続するための配線層としては、１層の配線２１のみを用いればよい。また、これらの拡散層を備えた各ＭＯＳトランジスタは、保護ダイオードとしてのみではなくデコーダの一部として用いられる。従って、その設計及び製造のプロセスが簡素なものとなる。
【００５３】
更に、夫々ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレインを構成するｎ+拡散層１７及びｐ+拡散層１８にコントロールゲートＣＧを接続しているため、閾値電圧の変動も小さい。実際に、本願発明者が種々の保護ダイオードについて、製造後の初期閾値電圧Ｖｔｈの測定を行ったところ、図３３に示すような結果が得られた。図３３中の「ｎ+／ｐｗ＆ｐ+／ｎｗ（ｇａｔｅｄ）」が本発明の実施形態により製造された半導体装置についての結果を示している。
【００５４】
また、「ｐ+／ｎｗ（ｇａｔｅｄ）」は図４０に示す従来の保護ダイオード（ｐＭＯＳトランジスタのｎウェル３２２上のｐ+拡散層３２１に、配線３２０を介してコントロールゲートを接続するもの）についての結果を示し、「ｎ+／ｐｗ（ｇａｔｅｄ）」は図３９に示す従来の保護ダイオード（ｎＭＯＳトランジスタのｐウェル３１２上のｎ+拡散層３１１に、配線３１０を介してコントロールゲートを接続するもの）についての結果を示し、「ｐ+／ｎｗ」は図４２に示す保護ダイオード（ダイオードのｎウェル３４２上のｐ+拡散層３４１に、配線３４０を介してコントロールゲートを接続するもの）についての結果を示し、「ｎ+／ｐｗ」は図４１に示す従来の保護ダイオード（ダイオードのｐウェル３３２上のｎ+拡散層３３１に、配線３３０を介してコントロールゲートを接続するもの）についての結果を示し、「ｐ+／ｎｗ＆ｎ+／ｐＷ」は図４３に示す従来の保護ダイオード（２個のダイオードのｎ+拡散層及びｐ+拡散層にコントロールゲートを接続するもの）についての結果を示し、「保護ダイオードなし」はコントロールゲートに保護ダイオードを接続しなかった場合の結果を示している。
【００５５】
図３３に示すように、本発明の実施形態により製造された半導体装置において、初期Ｖｔｈの変動が最も小さくなった。このことから、本実施形態によれば、フラッシュメモリの製造中にコントロールゲートに電荷が発生したとしても、保護ダイオードから極めて効果的にこの電荷を排除することができるといえる。このため、紫外線照射を行わなくとも、使用中の発熱によっても、不要な電荷の移動が生じにくく、閾値電圧が変動しにくい。
【００５６】
なお、保護ダイオードとして用いられるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのレイアウトは特に限定されず、例えば図３４又は図３５に示すものを採用してもよい。
【００５７】
コントロールゲートＣＧが延びる方向に対して直交する方向で隣り合う２個のトランジスタについて、図１２に示す例では、互いに線対称となるようにしているが、図３４に示す例では、互いに繰り返しとなるようにする。また、図３５に示す例では、金属配線Ｍ１の配置に関し、これら４個のトランジスタのゲートを基準として、コントロールゲートＣＧが延びる方向で隣り合う２組の間で互いに異なる側に位置するソース・ドレインに金属配線Ｍ１が接続されるようにする。また、コントロールゲートＣＧが延びる方向に対して直交する方向で隣り合う２個のトランジスタについては、互いに繰り返しとなるようにする。
【００５８】
図３４又は図３５に示すレイアウトと図１２に示すレイアウトとを比較すると、ｎＭＯＳトランジスタ１０１ｎ又はｐＭＯＳトランジスタ１０１ｐを形成する素子活性領域同士の間隔が、図３４又は図３５に示すレイアウトにおいて広くなる。このため、より高い歩留りで製造することができる。更に、図３５に示すレイアウトを採用した場合には、図３６（ａ）に示すように、互いに分離して配置された２個のセルアレイ２１１に、１対のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタからなる保護ダイオード２１２を、最下層の単層の配線２１３を介して接続することも可能となる。また、図３６（ｂ）に示すように、１個のセルアレイ２１１に、複数の保護ダイオード２１２を接続することも可能となる。
【００５９】
従来、チップ全体にメモリセルが配置されたフラッシュメモリ等の不揮発性メモリに保護ダイオードを接続することも検討されているが、このような不揮発性メモリでは、製造のための工程数よりも集積度が重視されているため、配線間のピッチが極めて狭い。このため、図３７及び図３８に示すように、上述の実施形態のように、コントロールゲートＣＧをｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレインに、単層の金属配線Ｍ１を介して接続することは不可能である。
【００６０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）
半導体基板の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程と、
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、夫々、前記不揮発性メモリセルのコントロールゲート、前記ｎＭＯＳトランジスタのソース又はドレイン、前記ｐＭＯＳトランジスタのソース又はドレインに接続される複数個のコンタクトプラグを形成する工程と、
前記複数個のコンタクトプラグを介して、前記コントロールゲートと前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレインとを接続する配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６２】
（付記２）
前記配線として、単層の配線を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００６３】
（付記３）
前記不揮発性メモリセルを複数個形成して、不揮発性メモリセルアレイを形成し、
前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを、前記不揮発性メモリセルアレイの動作を制御する制御回路内のデコーダを構成する素子として形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６４】
（付記４）
エンベッデッド型の構造とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記５）
前記配線を形成する工程の後に、前記コントロールゲートに接続される複数の上層配線を形成する工程を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記６）
前記複数の上層配線を形成する工程の間に、低誘電率膜を層間絶縁膜として形成する工程を有することを特徴とする付記５に記載の半導体装置の製造方法。
【００６７】
（付記７）
前記上層配線として、Ｃｕ配線を形成し、
前記複数の上層配線を形成する工程の間に、Ｓｉ窒化膜を形成する工程を有することを特徴とする付記５又は６に記載の半導体装置の製造方法。
【００６８】
（付記８）
前記複数の上層配線を形成する工程の間に、プラズマ処理を行う工程を有することを特徴とする付記５乃至７のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記９）
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程は、前記不揮発性メモリセル用のウェルと前記ｎＭＯＳトランジスタ用のウェルとを同時に形成する工程を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００７０】
（付記１０）
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成する工程は、前記コントロールゲートと前記ｎＭＯＳトランジスタのゲートと前記ｐＭＯＳトランジスタのゲートとを同一の材料から形成する工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００７１】
（付記１１）
前記コントロールゲート、前記ｎＭＯＳトランジスタのゲート及び前記ｐＭＯＳトランジスタのゲートを、不純物がドープされていない多結晶Ｓｉ膜から形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【００７２】
（付記１２）
前記不揮発性メモリのフローティングゲートを、リンがドープされたアモルファスＳｉ膜を形成することを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記１３）
前記コントロールゲートの平面形状を、直線状に延びる形状とすることを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１４）
面積に関し、前記不揮発性メモリセルアレイの占有率を２％乃至５％とすることを特徴とする付記３乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（付記１５）半導体基板の表面に形成されてなる、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜中に、夫々、前記不揮発性メモリセルのコントロールゲート、前記ｎＭＯＳトランジスタのソース又はドレイン、前記ｐＭＯＳトランジスタのソース又はドレインに接続されてなる複数個のコンタクトプラグと、
前記複数個のコンタクトプラグを介して、前記コントロールゲートと前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレインとを接続する配線と、
を有することを特徴とする半導体装置。
【００７６】
（付記１６）前記配線は単層の配線であることを特徴とする付記１５に記載の半導体装置。
【００７７】
（付記１７）
複数個の前記不揮発性メモリセルから不揮発性メモリセルアレイが構成されており、
前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、前記不揮発性メモリセルアレイの動作を制御する制御回路内のデコーダを構成する素子であることを特徴とする付記１５又は１６に記載の半導体装置。
【００７８】
（付記１８）
エンベッデッド型の構造であることを特徴とする付記１５乃至１７のいずれか１項に記載の半導体装置。
【００７９】
（付記１９）
前記コントロールゲートに接続される複数の上層配線を有することを特徴とする付記１５乃至１８のいずれか１項に記載の半導体装置。
【００８０】
（付記２０）
前記複数の上層配線の層間絶縁膜として、低誘電率膜が形成されていることを特徴とする付記１９に記載の半導体装置。
【００８１】
（付記２１）
前記上層配線として、Ｃｕ配線を有し、
前記複数の上層配線の層間絶縁膜として、Ｓｉ窒化膜が形成されていることを特徴とする付記１９又は２０に記載の半導体装置。
【００８２】
（付記２２）
前記不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、前記コントロールゲートと前記ｎＭＯＳトランジスタのゲートと前記ｐＭＯＳトランジスタのゲートとを同一の材料から形成されてなることを特徴とする付記１５乃至２１のいずれか１項に記載の半導体装置。
【００８３】
（付記２３）
前記コントロールゲート、前記ｎＭＯＳトランジスタのゲート及び前記ｐＭＯＳトランジスタのゲートを、不純物がドープされていない多結晶Ｓｉ膜から形成することを特徴とする付記２２に記載の半導体装置。
【００８４】
（付記２４）
前記不揮発性メモリのフローティングゲートは、リンがドープされたアモルファスＳｉ膜であることを特徴とする付記１５乃至２３のいずれか１項に記載の半導体装置。
【００８５】
（付記２５）
前記コントロールゲートは、その平面形状が直線状に延びる形状であることを特徴とする付記１５乃至２４のいずれか１項に記載の半導体装置。
【００８６】
（付記２６）
面積に関し、前記不揮発性メモリセルアレイの占有率が２％乃至５％であることを特徴とする付記１７乃至２５のいずれか１項に記載の半導体装置。
【００８７】
（付記２７）半導体基板の表面に不揮発性メモリセルを形成する工程と、
前記不揮発性メモリセルのコントロールゲートに接続される複数の上層配線としてＣｕ配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８８】
（付記２８）前記Ｃｕ配線の拡散防止膜としてＳｉ窒化膜を形成する工程を有することを特徴とする付記２７に記載の半導体装置の製造方法。
【００８９】
（付記２９）半導体基板の表面に不揮発性メモリセルを形成する工程と、
低誘電率膜を層間絶縁膜として形成するとともに、前記不揮発性メモリセルのコントロールゲートに接続される複数の上層配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９０】
（付記３０）半導体基板の表面に、前記不揮発性メモリセルとともに保護ダイオードを形成することを特徴とする付記２７乃至２９のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記３１）前記保護ダイオードは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであることを特徴とする付記３０に記載の半導体装置の製造方法。
【００９２】
（付記３２）前記保護ダイオードは、前記ｎＭＯＳトランジスタのｎ+拡散層を有するソース又はドレインがｐウェル内に形成されており、前記ｐＭＯＳトランジスタのｐ+拡散層を有するソース又はドレインがｎウェル内に形成されてなることを特徴とする付記３１に記載の半導体装置の製造方法。
【００９３】
（付記３３）半導体基板の表面に、不揮発性メモリセル及び保護ダイオードを形成する工程と、
前記不揮発性メモリセルのコントロールゲートと前記保護ダイオードの拡散層とを接続する単層の金属配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９４】
（付記３４）前記保護ダイオードは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであることを特徴とする付記３３に記載の半導体装置の製造方法。
【００９５】
（付記３５）前記保護ダイオードは、前記ｎＭＯＳトランジスタのｎ+拡散層を有するソース又はドレインがｐウェル内に形成されており、前記ｐＭＯＳトランジスタのｐ+拡散層を有するソース又はドレインがｎウェル内に形成されてなることを特徴とする付記３４に記載の半導体装置の製造方法。
【００９６】
（付記３６）半導体基板の表面に形成された不揮発性メモリセルと、
前記不揮発性メモリセルのコントロールゲートに接続された複数の上層配線であるＣｕ配線と、
を有することを特徴とする半導体装置。
【００９７】
（付記３７）前記Ｃｕ配線の拡散防止膜としてＳｉ窒化膜を有することを特徴とする付記３６に記載の半導体装置。
【００９８】
（付記３８）半導体基板の表面に形成された不揮発性メモリセルと、
前記不揮発性メモリセルのコントロールゲートに接続される複数の上層配線と、
前記上層配線を覆う層間絶縁膜である低誘電率膜と、
を有することを特徴とする半導体装置。
【００９９】
（付記３９）半導体基板の表面に、前記不揮発性メモリセルとともに保護ダイオードを有することを特徴とする付記３６乃至３８のいずれか１項に記載の半導体装置。
【０１００】
（付記４０）前記保護ダイオードは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであることを特徴とする付記３９に記載の半導体装置。
【０１０１】
（付記４１）前記保護ダイオードは、前記ｎＭＯＳトランジスタのｎ+拡散層を有するソース又はドレインがｐウェル内に形成されており、前記ｐＭＯＳトランジスタのｐ+拡散層を有するソース又はドレインがｎウェル内に形成されてなることを特徴とする付記４０に記載の半導体装置。
【０１０２】
（付記４２）半導体基板の表面に形成されてなる不揮発性メモリセル及び保護ダイオードと、
前記不揮発性メモリセルのコントロールゲートと前記保護ダイオードの拡散層とを接続する単層の金属配線と、
を有することを特徴とする半導体装置。
【０１０３】
（付記４３）前記保護ダイオードは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタであることを特徴とする付記４２に記載の半導体装置。
【０１０４】
（付記４４）前記保護ダイオードは、前記ｎＭＯＳトランジスタのｎ+拡散層を有するソース又はドレインがｐウェル内に形成されており、前記ｐＭＯＳトランジスタのｐ+拡散層を有するソース又はドレインがｎウェル内に形成されてなることを特徴とする付記４３に記載の半導体装置。
【図面の簡単な説明】
【０１０５】
【図１】正孔の移動を示す模式図である。
【図２】電子の移動を示す模式図である。
【図３】正孔の増加を示す模式図である。
【図４】電子の増加を示す模式図である。
【図５】正孔のトラップに伴う閾値電圧の変動を示す図である。
【図６】電子のトラップに伴う閾値電圧の変動を示す図である。
【図７】紫外線照射による電荷の消去を示す図である。
【図８】紫外線照射によっても電荷が消去されない機構を示す図である。
【図９】発熱による正孔の移動に伴う閾値電圧の変動を示す図である。
【図１０】発熱による電子の移動に伴う閾値電圧の変動を示す図である。
【図１１】本発明の実施形態に方法によって製造する半導体装置の全体像を示すレイアウト図である。
【図１２】図１１中の一部を拡大して示すレイアウト図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】図１３に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】図１４に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】図１５に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】図１６に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】図１７に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】図１８に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】図１９に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】図２０に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】図２１に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】図２２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】図２３に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】図２４に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】図２５に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】図２６に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】図２７に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】図２８に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】図２９に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】図３０に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】図３１に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】初期閾値電圧Ｖｔｈのばらつきを示すグラフである。
【図３４】保護ダイオードの一例を示すレイアウト図である。
【図３５】保護ダイオードの他の一例を示すレイアウト図である。
【図３６】セルアレイと保護ダイオードとの関係を示す模式図である。
【図３７】実現不可能なレイアウトの一例を示すレイアウト図である。
【図３８】実現不可能なレイアウトの他の一例を示すレイアウト図である。
【図３９】従来の保護ダイオードの一例を示す断面図である。
【図４０】従来の保護ダイオードの他の一例を示す断面図である。
【図４１】従来の保護ダイオードの他の一例を示す断面図である。
【図４２】従来の保護ダイオードの他の一例を示す断面図である。
【図４３】従来の保護ダイオードの他の一例を示す断面図である。
【符号の説明】
【０１０６】
１：Ｓｉ基板
２：素子分離絶縁膜
３：ｎウェル
４：ｐウェル
５：ｎウェル
６：トンネル酸化膜
７：α−Ｓｉ膜
８：ＯＮＯ膜
９：ゲート酸化膜
１１；ポリＳｉ膜
１２：ｎ+拡散層
１３：スペーサ
１４：ｎ-拡散層
１５：ｐ-拡散層
１６：スペーサ
１７：ｎ+拡散層
１８：ｐ+拡散層
１９：層間絶縁膜
２０：コンタクトプラグ
２１：配線
１０１ｐ：ｐＭＯＳトランジスタ
１０１ｎ：ｎＭＯＳトランジスタ
１０２：素子分離絶縁膜
１０３：ｐウェル
１０４ｄ：ドレイン
１０４ｓ：ソース
１０５：ｎウェル
１０６ｄ：ドレイン
１０６ｓ：ソース
２０１：ダイ
２０２：フラッシュメモリ領域
２０３：論理回路領域
【図１】
2006024598.tif 000003
【図２】
2006024598.tif 000004
【図３】
2006024598.tif 000005
【図４】
2006024598.tif 000006
【図５】
2006024598.tif 000007
【図６】
2006024598.tif 000008
【図７】
2006024598.tif 000009
【図８】
2006024598.tif 000010
【図９】
2006024598.tif 000011
【図１０】
2006024598.tif 000012
【図１１】
2006024598.tif 000013
【図１２】
2006024598.tif 000014
【図１３】
2006024598.tif 000015
【図１４】
2006024598.tif 000016
【図１５】
2006024598.tif 000017
【図１６】
2006024598.tif 000018
【図１７】
2006024598.tif 000019
【図１８】
2006024598.tif 000020
【図１９】
2006024598.tif 000021
【図２０】
2006024598.tif 000022
【図２１】
2006024598.tif 000023
【図２２】
2006024598.tif 000024
【図２３】
2006024598.tif 000025
【図２４】
2006024598.tif 000026
【図２５】
2006024598.tif 000027
【図２６】
2006024598.tif 000028
【図２７】
2006024598.tif 000029
【図２８】
2006024598.tif 000030
【図２９】
2006024598.tif 000031
【図３０】
2006024598.tif 000032
【図３１】
2006024598.tif 000033
【図３２】
2006024598.tif 000034
【図３３】
2006024598.tif 000035
【図３４】
2006024598.tif 000036
【図３５】
2006024598.tif 000037
【図３６】
2006024598.tif 000038
【図３７】
2006024598.tif 000039
【図３８】
2006024598.tif 000040
【図３９】
2006024598.tif 000041
【図４０】
2006024598.tif 000042
【図４１】
2006024598.tif 000043
【図４２】
2006024598.tif 000044
【図４３】
2006024598.tif 000045