(57)【要約】【課題】  保護回路等を付加することなしに、バリキャップダイオードの静電破壊強度を向上させる。【解決手段】  第１導電型の半導体基体に、第１導電型の低不純物濃度半導体層を形成した半導体基板に、第１導電型の半導体層と半導体基板の主面に露出する第２導電型の半導体層との接合面を形成した半導体装置において、前記半導体基板の半導体基体と低不純物濃度半導体層との間に、第１導電型の中間半導体層を形成し、前記中間半導体層の不純物濃度が、前記低不純物濃度半導体層の不純物濃度よりも高く、前記半導体基体の不純物濃度よりも低い。本構成によれば、中間半導体層によって、空乏層の急峻な拡がりを抑え、電界の集中を段階的に緩和することができるので、バリキャップダイオードの静電破壊強度を向上させることができる【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基体に、第１導電型の低不純物濃度半導体層を形成した半導体基板に、第１導電型の半導体層と半導体基板の主面に露出する第２導電型の半導体層との接合面を形成した半導体装置において、
前記半導体基板の半導体基体と低不純物濃度半導体層との間に、第１導電型の中間半導体層を形成し、前記中間半導体層の不純物濃度が、前記低不純物濃度半導体層の不純物濃度よりも高く、前記半導体基体の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１導電型の中間半導体層が複数層であり、前記複数層の中間半導体層の不純物濃度は、前記低不純物濃度半導体層側の中間半導体層の不純物濃度が前記半導体基体側の中間半導体層の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型半導体層がｎ型半導体層であり、前記第２導電型半導体層がｐ型半導体層であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記半導体装置がバリキャップダイオードであることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記第２導電型の半導体層の表面にはアノードが形成され、前記第１導電型の半導体基体における低不純物濃度半導体層とは反対側の裏面にはカソードが形成されることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【請求項６】
第１導電型の半導体基体に、第１導電型の低不純物濃度半導体層を形成した半導体基板に、第１導電型の半導体層と半導体基板の主面に露出する第２導電型との接合面を形成した半導体装置の製造方法において、
第１導電型の半導体基体に、エピタキシャル成長により中間半導体層及び低不純物濃度の半導体層を順に形成する工程と、
前記低不純物濃度半導体層の主面側から前記第１導電型の不純物注入により第１導電型の半導体層を形成する工程と、前記第１導電型の半導体層に前記第２導電型の不純物注入により第２導電型の半導体層を形成する工程とを有し、
前記中間半導体層の不純物濃度が、前記低不純物濃度半導体層の不純物濃度よりも高く、前記半導体基体の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。
【請求項７】
前記第２導電型の半導体層は、前記第１導電型の半導体層よりも前期半導体基板の主面側に浅く不純物注入することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記中間半導体層を形成する工程において、前記中間半導体層は複数層形成し、さらに前記複数層の中間半導体層の不純物濃度は、前記低不純物濃度半導体層側の中間半導体層の不純物濃度が前記半導体基体側の中間半導体層の不純物濃度よりも低くなるように形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２導電型の半導体層を形成した後、さらに前記第２導電型の半導体層の表面にアノードを形成する工程と、前記第１導電型の半導体基体における低不純物濃度半導体層とは反対側の裏面にカソードを形成する工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ｐｎ接合を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年の携帯電話に代表される移動体通信機器の普及に伴い、主に通信機器の局部発振回路のＶＣＯ[Voltage Controlled Oscillator(電圧制御型発振器)]ユニットでは、共振回路の共振周波数を変えて受信周波数を選択するために、印加する電圧によって容量が変化する電圧可変容量ダイオードが用いられており、特に、この電圧可変容量ダイオードはバリキャップダイオード（Variable Capacitance Diode）と呼ばれ、ｎ型単結晶シリコン等の半導体基体にｎ型エピタキシャル層を形成した半導体基板主面に、ｎ型半導体層とｐ型半導体層とのｐｎ接合を形成し、ｐ型半導体層と半導体基板裏面の半導体基体との夫々に電極を接続した構成となっている。
【０００３】
このバリキャップダイオードを用いたＶＣＯユニットでは、使用コントロール電圧エリアでの周波数感度の安定化を強く求められている。つまり印加電圧に対して周波数が直線的に変化することが必要であり、このためには、バリキャップダイオードの容量が、印加電圧に対して直線的に変化することを求められる。この直線性が損なわれると、電圧対周波数特性が劣化するばかりではなく、信号歪が増大する。
【０００４】
例えば、バリキャップダイオードについては、下記特許文献１に記載されており、この特許文献１にはＰ形層及びＮ形層の外周部を曲面形状とすることにより、電界の集中を緩和して静電破壊強度を向上させる技術が開示されている。
【０００５】
【特許文献１】特開平８−８４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
携帯電話、無線ＬＡＮ、ＥＴＣ（Electronic Toll Collection system）等を含むＩＴＳ(Intelligent Transport Systems)等の移動体通信の分野では、使用する電波の高周波化が進められており、今後は５ＧＨｚ帯の使用が増加するものと考えられる。
【０００７】
このため、ＶＣＯユニットでは使用される周波数が高周波化されるに連れてバリキャップダイオードの絶対容量を小さくしていく必要があるが、単純にｐｎ接合の接合面積を縮小した場合には、バリキャップダイオードの静電破壊強度(ＥＳＤ)が低下してしまう。
【０００８】
静電破壊強度の低下を補うために保護回路を設ける、或いはガードリング構造を追加するといった方法が考えられるが、保護回路或いはガードリングのために工程数が増加してしまう。特にダイオードのように簡単な構造の半導体装置では、工程数の増加が、製品コストに大きな影響を与えてしまう。このため、工程数の増加を回避して特性の改善を図ることが望ましい。
【０００９】
静電破壊強度の低下によって、回路に組み込まれた状態以外についても問題が生じる。例えば、半導体装置の実装の際或いは半導体装置の梱包の際にも、帯電を防止するための対策等が必要となり、その対策によってコストが上昇してしまう。
【００１０】
本発明の課題は、これらの問題点を解決し、保護回路等を付加することなしに、バリキャップダイオードの静電破壊強度を向上させることが可能な技術を提供することにある。
【００１１】
本発明の他の課題は、バリキャップダイオードの信頼性を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
第１導電型の半導体基体に、第１導電型の低不純物濃度半導体層を形成した半導体基板に、第１導電型の半導体層と半導体基板の主面に露出する第２導電型の半導体層との接合面を形成した半導体装置において、前記半導体基板の半導体基体と低不純物濃度半導体層との間に、第１導電型の中間半導体層を形成し、前記中間半導体層の不純物濃度が、前記低不純物濃度半導体層の不純物濃度よりも高く、前記半導体基体の不純物濃度よりも低い。
【００１３】
また、その製造方法において、第１導電型の半導体基体に、エピタキシャル成長により中間半導体層及び低不純物濃度の半導体層を順に形成する工程と、前記低不純物濃度半導体層の主面側から前記第１導電型の不純物注入により第１導電型の半導体層を形成する工程と、前記第１導電型の半導体層に前記第２導電型不純物注入により第２導電型の半導体層を形成する工程とを有し、前記前記中間半導体層の不純物濃度が、前記低不純物濃度半導体層の不純物濃度よりも高く、前記半導体基体の不純物濃度よりも低くする。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、中間半導体層によって半導体基体から低不純物濃度のエピタキシャル層への不純物濃度が段階的に変化しているため、空乏層の急峻な拡がりを抑え、電界の集中を段階的に緩和することができるという効果がある。
（２）本発明によれば、上記効果（１）により、バリキャップダイオードの静電破壊強度を向上させることができるという効果がある。
（３）本発明によれば、上記効果（２）により、バリキャップダイオードの接合面積を縮小することが容易になるという効果がある。
（４）本発明によれば、上記効果（３）により、使用周波数の高周波化に対応してバリキャップダイオードを低容量化することができるという効果がある。
（５）本発明によれば、上記効果（２）により、半導体装置の実装の際或いは半導体装置の梱包の際にも、帯電を防止するための対策が不要になるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
図１は、本発明の一実施の形態である半導体装置のバリキャップダイオードを示す縦断面図であり、図中の右側に深さによる不純物濃度のプロファイルを示してある。本実施の形態では、前記第１導電型がｎ型であり、前記第２導電型がｐ型となっている。
【００１７】
このバリキャップダイオード１は、ｎ＋型単結晶シリコン等の半導体基体２に低不純物濃度半導体層となるｎ−型エピタキシャル層３を形成した半導体基板主面に、ｎ型半導体層４とこのｎ型半導体層４に下面が接し、上面が半導体基板主面の表面に露出するｐ型半導体層５を形成し、ｎ型半導体層４とｐ型半導体層５とによるｐｎ接合を構成し、半導体基板主面を保護絶縁膜６によって被覆してある。
【００１８】
保護絶縁膜６を部分的に除去して半導体基板主面に露出させたｐ型半導体層５の接続領域には、例えばアルミニュウムを主成分としたアノード電極７を接続し、半導体基板裏面の半導体基体２に例えば金を主成分としたカソード電極８を接続した構成となっている。
【００１９】
本実施の形態のバリキャップダイオード１では、半導体基板の半導体基体２と低不純物濃度のエピタキシャル層３との間に、第１導電型の中間半導体層３ａ，３ｂを形成し、中間半導体層３ａ，３ｂの不純物濃度が、エピタキシャル層３の不純物濃度よりも高く、半導体基体２の不純物濃度よりも低くなっている。中間半導体層３ａ，３ｂの不純物濃度は、エピタキシャル層３側の中間半導体層３ｂの不純物濃度が半導体基体２側の中間半導体層３ａの不純物濃度よりも低くなっている。
【００２０】
具体的に例示すると、半導体基体２の不純物濃度が１０１９／ｃｍ２〜１０２０／ｃｍ２、低不純物濃度のエピタキシャル層３の不純物濃度が１０１５／ｃｍ２〜１０１６／ｃｍ２、中間半導体層３ａの不純物濃度が１０１８／ｃｍ２、中間半導体層３ｂの不純物濃度が１０１７／ｃｍ２程度となっている。
【００２１】
図２に実装状態の縦断面図を示すように、このバリキャップダイオード１は、以降の工程によって、バリキャップダイオード１のカソード電極８側が一方のリード９に接着導通され、またアノード電極７と他方のリード１０とが金等のボンディングワイヤ１１により接続導通されており、バリキャップダイオード１、ボンディングワイヤ１１及びリード９，１０の上面がレジン等の封止体１２によって樹脂封止され、封止体１２の側面及び底面から夫々リード９，１０の側面及び下面が露出した半導体装置となる。この半導体装置を実装基板等に実装する際には、リード９，１０の下面を実装基板の配線に接続する。製品外形としては、例えば、通常１００６と呼称される１ｍｍ×０．６ｍｍのサイズとなっている。
【００２２】
本実施の形態のバリキャップダイオードでは、中間半導体層３ａ，３ｂによって、高不純物濃度の半導体基体２から低不純物濃度のエピタキシャル層３まで段階的に不純物濃度を変化させている。これに対して、図３に示す不純物プロファイルでは、エピタキシャル層３と半導体基体２との不純物濃度差が大きいので、逆方向に電圧が印加されて図３に示すように空乏層が広がった場合に、この空乏層が半導体基体２と急峻にぶつかることになり、静電破壊が発生する。
【００２３】
本実施の形態の半導体装置では、中間半導体層３ａ，３ｂによって半導体基体２からエピタキシャル層３への不純物濃度が段階的に変化しているため、空乏層の急峻な拡がりを抑え、電界の集中を段階的に緩和することができるので、静電破壊強度を向上させることができる。
【００２４】
通常、バリキャップダイオードのチップサイズは、小さいもので０．２５ｍｍ×０．２５ｍｍ、大きなもので０．５ｍｍ×０．５ｍｍ程度となっており、ｐ型半導体層５のサイズは、前者であれば０．２ｍｍ×０．２ｍｍ程度、前者であれば０．４ｍｍ×０．４ｍｍ程度に形成されている。
【００２５】
本発明者等は、図３に示すような不純物プロファイルのバリキャップダイオードと本実施の形態のバリキャップダイオードとの静電破壊強度の試験を行なった。接合サイズは０．２ｍｍ×０．２ｍｍであり、印加電圧Ｖに対して故障の発生の変化を測定した。その結果は、図４に示すように、図３に示すような不純物プロファイルのバリキャップダイオードは印加電圧が１５００Ｖを超えると故障が発生し、１６００Ｖでは、８０％が故障し、１７００Ｖでは１００％故障した。これに対して、本実施の形態のバリキャップダイオードでは、２８００Ｖまで故障が発生せず、２９００Ｖでは、４０％が故障し、３０００Ｖでは１００％故障した。図３に示す不純物プロファイルのものと比較して、１３００Ｖ程度静電破壊耐圧が向上している。
【００２６】
なお、前述の説明では中間半導体層を２層として説明したが、これは中間半導体層からエピタキシャル層３への不純物の拡散を考慮したためであり、半導体基板の不純物濃度プロファイルによっては、中間半導体層が１層であっても本発明は実施が可能であり、３層以上であっても実施が可能である。但し、ｐｎ接合を構成しているｎ型半導体層４まで多数の中間半導体層を形成すると、空乏層の拡がりが抑制され、またｎ型半導体層４とエピタキシャル層３との濃度差が小さくなるため、バリキャップダイオード１としての特性が劣化してしまう。これにより、中間半導体層はｎ型半導体層４に接触せず、かつ、エピタキシャル層３と半導体基体２の濃度差が大きくならないように層を形成することが好ましい。
【００２７】
続いて、この半導体装置の製造方法について、図５乃至図１５を用いて工程毎に説明する。
【００２８】
先ず、ｎ＋型半導体基体２に、図５に示すようにエピタキシャル成長によってｎ＋型半導体基体２よりも低い不純物濃度である中間半導体層３ａを積層し、続いて図６に示すようにエピタキシャル成長によって中間半導体層３ａに、更に中間半導体層３ａよりも低い不純物濃度である中間半導体層３ｂを積層し、続いてエピタキシャル成長によって中間半導体層３ｂにｎ−型エピタキシャル層３を形成して、半導体基体２からエピタキシャル層３へ不純物濃度が段階的に変化する半導体基板を形成する。この状態を図７に示す。
【００２９】
中間半導体層３ａ，３ｂは、拡散によるドーピングで形成することも可能であるが、不純物の濃度分布の制御性を考慮してエピタキシャルによって形成した。エピタキシャル成長によって中間半導体層３ａ，３ｂを平坦に形成することで、ダイオードの特性を安定化させることができる。
【００３０】
次に、ｎ＋型半導体基体２にｎ−型エピタキシャル層３を形成した半導体基板の主面に、例えば、約１０００℃で１５０〜１８０分程度の熱酸化等により酸化シリコン膜１３を全面に形成し、この酸化シリコン膜１３上に、ｎ型半導体層４の形成領域を開口したレジストマスク１４をホトリソグラフィにより形成する。続いて、このレジストマスク１４を用いたドライエッチングによって酸化シリコン膜１３を選択的に除去し、ｎ型半導体層４の形成領域の半導体基板主面を露出させる。この状態を図８に示す。
【００３１】
次に、レジストマスク１４及び酸化シリコン膜１３をマスクとしてリン（Ｐ）等のｎ型不純物を注入した後にレジストマスク１４及び酸化シリコン膜１３を除去し、例えば、窒素（Ｎ２）雰囲気中で約９５０℃の加熱温度によるアニールを行なってｎ型半導体層４を形成する。この状態を図９に示す。
【００３２】
次に、半導体基板主面に、ｐ型半導体層５の形成領域を開口したレジストマスク１５をホトリソグラフィにより形成する。この状態を図１０に示す。本実施の形態のｎ型半導体層４及びｐ型半導体層５の形成では、夫々に用いられるマスクサイズを、ｐ型半導体層５の平面サイズに対してｎ型半導体層４の平面サイズを縮小してある。即ち、ｐ型半導体層５の平面サイズに対してｎ型半導体層４の平面サイズを縮小し、ｎ型半導体層４を、ｐ型半導体層５よりも内方に位置するように深く拡散させてある。
【００３３】
次に、このレジストマスク１５を用いて、ボロン（Ｂ）等のｐ型不純物を注入した後にレジストマスク１５を除去し、例えば、窒素（Ｎ２）雰囲気中で約９５０℃の加熱温度によるアニールを行なってｐ型半導体層５を形成する。この状態を図１１に示す。これにより可変容量ダイオードを実現するＰＮ接合を形成できる。
【００３４】
次に、半導体基板主面の全面にＣＶＤ等により保護絶縁膜となる酸化シリコン膜６´を形成し、酸化シリコン膜６´上に、アノード電極７の接続領域を開口させたレジストマスク１６をホトリソグラフィにより形成する。この状態を図１２に示す。
【００３５】
次に、このレジストマスク１６を用いたドライエッチングによって酸化シリコン膜６´を選択的に除去して保護絶縁膜６をパターニングし、前記接続領域となる半導体基板主面を露出させた後にレジストマスクを除去する。この状態を図１３に示す。
【００３６】
次に、半導体基板主面の全面にスパッタ等により、例えば、アルミニュウム（Ａｌ）を主とした金属膜７´を堆積させ、アノード電極７の形成領域を覆うレジストマスク１７をホトリソグラフィにより形成する。この状態を図１４に示す。
【００３７】
次に、このレジストマスク１７を用いたドライエッチングによって金属膜７´を選択的に除去し、アノード電極７を形成し、レジストマスク１７を除去する。この状態を図１５に示す。
【００３８】
この後、半導体基板主面とは反対側の裏面を研磨して、半導体基体２に蒸着等によりオーミックコンタクトを得るために、例えば、金（Ａｕ）を主とした金属膜を堆積させ、カソード電極８を形成すると図１に示す状態となる。
【００３９】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４０】
例えば、前述の説明ではバリキャップダイオードを例として説明したが、半導体基板主面に沿って接合面が形成されるショットキーバリアダイオード、ツェナーダイオード等にも本発明は適用が可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態であるバリキャップダイオードを示す縦断面図である。
【図２】図１に示すバリキャップダイオードの封止状態を示す縦断面図である。
【図３】従来のバリキャップダイオードの不純物プロファイルを示す図である。
【図４】本発明の一実施の形態であるバリキャップダイオードと従来のバリキャップダイオードとの破壊強度を比較するグラフである。
【図５】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図６】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図７】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図８】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図９】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態であるバリキャップダイオードを工程毎に示す縦断面図である。
【符号の説明】
【００４２】
１…バリキャップダイオード、２…半導体基体、３…エピタキシャル層、３ａ，３ｂ…中間半導体層、４…ｎ型半導体層、５…ｐ型半導体層、６…保護絶縁膜、６´…酸化シリコン膜、７…アノード電極、７´…金属膜、８…カソード電極、９，１０…リード、１１…ボンディングワイヤ、１２…封止体、１３…酸化シリコン膜、１４，１５，１６，１７…レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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