(57)【要約】  【課題】データ保持特性を維持または改善しながら低電圧化を図る。  【解決手段】本デバイスは、チャネルが形成される半導体層１０と、チャネルを制御する電極３０ｍとの間に、半導体層１０側から順に、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を有する。第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の各組成に含まれている元素の種類が同じであり、かつ、第１絶縁膜２１および第３絶縁膜２３が、第２絶縁膜２２に比べ電荷トラップ密度が低い。  【選択図】図３
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【特許請求の範囲】
【請求項１】
チャネルが形成される半導体層と、チャネルを制御する電極との間に、前記半導体層側から順に、第１絶縁膜、第２絶縁膜および第３絶縁膜を有する不揮発性半導体メモリデバイスであって、
前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜の各組成に含まれている元素の種類が同じであり、かつ、前記第１絶縁膜および前記第３絶縁膜が、前記第２絶縁膜に比べ電荷トラップ密度が低い
不揮発性半導体メモリデバイス。
【請求項２】
前記第１〜第３絶縁膜の組成に含まれている元素がシリコンと窒素である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項３】
前記第１〜第３絶縁膜の組成に含まれている元素がシリコン、酸素および窒素である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項４】
前記第１〜第３絶縁膜の組成に含まれている元素がシリコン、弗素および窒素である、
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項５】
前記第１〜第３絶縁膜の組成に含まれている元素がハフニウムと酸素である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項６】
前記第１〜第３絶縁膜の組成に含まれている元素がタンタルと酸素である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項７】
前記第１絶縁膜と前記チャネルが形成される半導体層との間に、組成に含まれる元素の種類が前記第１絶縁膜と異なり、かつ、前記第１絶縁膜より電荷トラップ密度が低い第４絶縁膜が形成され、
前記第３絶縁膜と前記電極との間に、組成に含まれる元素の種類が前記第３絶縁膜と異なり、かつ、前記第３絶縁膜より電荷トラップ密度が低い第５絶縁膜が形成されている
請求項１に記載の不揮発性半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルが形成される半導体層と、チャネルを制御する電極との間に、前記半導体層側から順に、第１絶縁膜、第２絶縁膜および第３絶縁膜を有する不揮発性半導体メモリデバイスに関する。
【背景技術】
【０００２】
不揮発性メモリデバイスは、絶縁膜中に形成されている電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により記憶素子の閾値電圧をシフトさせ、そのシフト後の閾値電圧値を書き込みおよび読み出し用信号に対応させている。
【０００３】
たとえば、不揮発性メモリデバイスの電荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯＳである場合には、閾値電圧は正の向きにシフトしている。読み出し時には、該当するメモリセルに電圧を印加するが、この電荷蓄積手段に蓄えられている電子によって、閾値電圧は、この印加電圧より大きくなっているため、ビット線には電流は流れない又は流れ難い。逆に、電荷蓄積手段に電子が蓄えられていないとき又は正孔が蓄えられている場合には、閾値電圧は負の向きにシフトしているため、読み出し時のゲート電圧でビット線には電流が流れるまたは流れ易くなる。この電流が“流れる”または“流れ易い”、“流れない”または“流れ難い”を、言い換えれば電流の大、小（０も含めた）を記憶データの論理“０”,“１”に対応させているのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
この記憶素子の１つに、電荷蓄積膜が酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型トランジスタがある。
【０００５】
ＭＯＮＯＳ型トランジスタにおいて、電荷蓄積膜への電荷の入力では、ゲート電極に電圧を印加し、酸化シリコンなどからなる最下層のボトム絶縁膜に高い電界を生じさせる。一般に、この電界の強さおよびボトム絶縁膜に応じて決まる電気伝導機構、すなわちダイレクトトンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネリング現象によりボトム絶縁膜内を電荷が伝導し、電荷蓄積膜に注入される。このトンネリング現象を用いた電荷注入（トンネル注入）は、チャネル全面から行う場合と、ソースまたはドレインの一方または双方から行う場合がある。
【０００６】
他の代表的な電荷注入方法としては、半導体活性領域でボトム絶縁膜の障壁高さを越えるまで電荷をエネルギー的に励起する方法がある。
最も一般的な「チャネルホットキャリア（ホットエレクトロンまたはホットホール）注入」と呼ばれる方法では、ゲート電極両サイドの半導体活性領域内に設けた２つのソース・ドレイン領域間に電圧を印加し、かつゲート電極に電圧を印加して２つのソース・ドレイン領域間に反転層（チャネル）を形成し、ソース側から供給されチャネル内を走行するキャリアを加速させる。このキャリアはチャネル方向に印加されている電界からエネルギーを受けてドレイン端側でホットキャリアとなり、その一部が、ボトム絶縁膜とシリコンとのエネルギー障壁高さを越えて上記した電荷蓄積膜に注入される。なお、チャネルを形成せずに一方のソース・ドレイン領域とゲート電極との間に高い電圧を印加し、ソース・ドレイン領域の表面部を強制的に反転させてバンド−バンド間トンネリングを発生させ、これにより発生した高エネルギー電荷を電荷蓄積膜に注入する方法も知られている。
【０００７】
電荷蓄積膜からの電荷の出力（データ消去）は、上記したトンネル注入時とは逆方向の電界を印加し、電荷蓄積膜からチャネル側に電荷を強制的に引き抜くことで実現できる。また、蓄積された電荷と逆極性の電荷を電荷蓄積膜に注入することでも、電荷を引く抜く場合と同様な効果が得られる。
【０００８】
このような電荷蓄積膜内の電荷の有無または蓄積電荷量を検出するデータ読み出しに際しては、ソースとドレイン間の電圧およびゲート電圧を所定の値にする。このときのバイアス条件を最適化すると、電荷の有無または蓄積電荷量に応じてチャネルの導電率が顕著に変化する。したがって、電荷蓄積膜内の電荷の有無または蓄積電荷量がチャネル電流量またはドレイン電圧変化に効果的に変換され、これにより記憶情報の検出が可能となる。
【０００９】
ＭＯＮＯＳ型トランジスタの性能、すなわちデータ書き込み時間、データ保持時間等はボトム絶縁膜、電荷蓄積膜としての窒化膜、トップ絶縁膜によって形成するＯＮＯ(oxide-nitride-oxide)型の積層絶縁膜の膜厚や膜質に依存する。
【００１０】
図１２（Ａ）に、書き込み時のゲート電圧（プログラム電圧Ｖprogram）と閾値電圧との関係を示すグラフにおける、ボトム絶縁膜厚依存性を示す。プログラム電圧の印加時間は１[ms]、電荷蓄積膜は２０[nm]、トップ絶縁膜は５.５[nm]で一定とし、ボトム絶縁膜厚を２.０[nm]と２.５[nm]で変化させている。このグラフからボトム絶縁膜厚が薄いほうが、よりデータ書き込み時間が短いことが分かる。
【００１１】
図１２（Ｂ）に、データ保持特性のグラフを示す。
このデータ保持特性の測定においては、絶対温度５７３[K]でシリコンウェハを熱酸化して形成したボトム絶縁膜の膜厚を２.０〜２.５４[nm]の範囲で変化させ、また、ボトム絶縁膜厚が２.３[nm]の場合に窒化膜（電荷蓄積膜）の膜厚を１７.０[nm]と８.８[nm]で変化させている。
このグラフからボトム絶縁膜が厚いほど、また、同じボトム絶縁膜厚の場合は窒化膜が厚いほどデータ保持特性が良好であることが分かる。
【００１２】
ところが、ボトム絶縁膜や窒化膜を含むＯＮＯ型の積層絶縁膜の酸化膜厚換算値が大きいと、データ書き込み時や消去時の印加電圧を低減することができない。したがって、ボトム絶縁膜や窒化膜の膜厚はある程度までしか大きくできない。
【００１３】
蓄積電荷の分布中心を出来るだけチャネルが形成される半導体層から離すことを目的として、電荷蓄積膜を２層構造としたＭＯＮＯＳ型トランジスタが知られている（たとえば、特許文献１）。
【特許文献１】特開２００２−２６１１７５号公報（図１６およびその説明箇所）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＭＯＮＯＳ型トランジスタのスケーリングにともなってＯＮＯ型の積層絶縁膜の酸化膜厚換算値を低減する必要がある。その場合、上記特許文献１に記載されたＭＯＮＯＳ型トランジスタでは、トップ絶縁膜を介してゲート電極に電荷が抜ける、あるいは逆極性の電荷がゲート電極からトップ絶縁膜を通って注入される現象が顕著になる。このためトップ絶縁膜を薄くすることができず、このことがＯＮＯ膜のスケーリングおよび低電圧化を阻害している。
【００１５】
本発明が解決しようとする課題は、データ保持特性を維持または改善しながら低電圧化が可能な不揮発性半導体メモリデバイスを提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る不揮発性半導体メモリデバイスは、チャネルが形成される半導体層と、チャネルを制御する電極との間に、前記半導体層側から順に、第１絶縁膜、第２絶縁膜および第３絶縁膜を有する不揮発性半導体メモリデバイスであって、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜の各組成に含まれている元素の種類が同じであり、かつ、前記第１絶縁膜および前記第３絶縁膜が、前記第２絶縁膜に比べ電荷トラップ密度が低い。
本発明では好適に、前記第１絶縁膜と前記チャネルが形成される半導体層との間に、組成に含まれる元素の種類が前記第１絶縁膜と異なり、かつ、前記第１絶縁膜より電荷トラップ密度が低い第４絶縁膜が形成され、前記第３絶縁膜と前記電極との間に、組成に含まれる元素の種類が前記第３絶縁膜と異なり、かつ、前記第３絶縁膜より電荷トラップ密度が低い第５絶縁膜が形成されている。
【００１７】
上記構成によれば、第１絶縁膜の電荷トラップ密度が第２絶縁膜の電荷トラップ密度より低い。このため、データ保持時にチャネル側に電荷が抜ける場合でも、その電荷量が制限される。
一方、第２絶縁膜より電荷トラップ密度が低い第３絶縁膜が、当該第２絶縁膜と、チャネルを制御する電極との間に形成されている。このため、データ保持時に電極側に電荷が抜ける場合でも、その電荷量が制限される。
【発明の効果】
【００１８】
本発明によれば、データ保持特性を維持または改善しながら低電圧化が可能な不揮発性半導体メモリデバイスを提供することができる。
【発明を実施するための最良の形態】
【００１９】
ＭＯＮＯＳメモリトランジスタは、通常、チャネルが形成される半導体層の上にボトム絶縁膜を形成し、その上に窒化シリコン等の電荷蓄積膜を形成する。電荷を注入する際に、電荷蓄積膜は、そのボトム絶縁膜との界面から近いトラップから埋められてゆく。
図１（Ａ）および図１（Ｂ）に、この電荷注入をある程度行った後の電荷分布を示す。
【００２０】
ＭＯＮＯＳ型トランジスタのデータ保持時における閾値電圧の変動は、電荷蓄積膜中に蓄積された電荷の自己電界によるトンネル現象を一因として引き起こされる。このため、データ書き込み後の閾値電圧は時間とともに変化する。
このとき、蓄積された電荷の分布状況の変化は、電荷蓄積膜のトンネル酸化膜との界面からの距離が近い電荷トラップに捕獲されている電荷から順に抜けていく。
また、この蓄積された電荷の散逸原因には、熱的な励起を含む。
【００２１】
図２に、これらの電荷の散逸要因を考慮し、実験データから算出した、データ書き込み後および長期間放置後のＭＯＮＯＳ型トランジスタ内部に蓄積された電荷の分布を示す。
ここでの長期間放置のデータは、通常の不揮発性メモリが要求される、１５０℃の環境に１０年間放置した場合を示す。また、図２の計算では、ＳｉＯ２からなるボトム絶縁膜の厚さが２.５[nm]、ＳｉＮからなる電荷蓄積膜の厚さが２０[nm]、ＳｉＯ２からなるトップ絶縁膜の厚さが５.５[nm]とし、トップ側からの電荷が抜けないという前提をとっている。
【００２２】
図２に示す結果から、シリコン酸化膜（ボトム絶縁膜）とシリコン窒化膜（電荷蓄積膜）との界面から電荷蓄積膜内部に４[nm]までの間に蓄積された電荷は、１０年間に全て散逸し、１０年後のデータ保持に寄与していないことが分かる。
一方、すでに蓄積された電荷はデータ書き込み時に電荷の侵入を抑制するバリアとして機能する。このため、長期放置後のデータに寄与しない電荷の蓄積（存在）は不必要のみならず、データ書き込み電圧の上昇を引き起こし、動作電圧の低減化に対し不利となる。
【００２３】
一方、図２で前提としたＭＯＮＯＳ型トランジスタを厚さ方向に微細化していった場合、トップ側からの電荷が抜ける現象が顕著になり、このため１０年後のデータ保持に必要な閾値電圧差が得られなくなることも分かっている。
【００２４】
本発明は、このような知見に基づいて成されたものである。
以下、効率的な電荷注入が可能で、かつ、ある動作電圧に対し、ＯＮＯ膜等のゲート電極とチャネル間の積層絶縁膜を実質的に、すなわち酸化膜換算値で低減可能なＭＯＮＯＳ型トランジスタの実施形態を説明する。
【００２５】
［第１実施形態］
図３の記憶素子形成領域に、本実施形態におけるＭＯＮＯＳ型メモリトランジスタの構造を示す。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（Ｐウェル）１１ｍ上に、たとえば酸化シリコンからなるボトム絶縁膜１２が第４絶縁膜として形成されている。
ボトム絶縁膜１２上に、ボトム絶縁膜１２とは組成に含む元素の種類が異なる材質、たとえば窒化シリコンからなり電荷蓄積機能を有する３層構造の電荷蓄積膜ＳＩが形成されている。電荷蓄積膜ＳＩは、下層から順に、第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３を有する。
第３絶縁膜２３上に、第３絶縁膜２３とは組成に含む元素の種類が異なる材質、たとえば酸化シリコンからなるトップ絶縁膜１３が第５絶縁膜として形成されている。
【００２６】
トップ絶縁膜１３上に、たとえばポリシリコンからなるメモリゲート電極３０ｍが形成されている。また、メモリゲート電極３０ｍの両側部の半導体基板１０中には、ソース・ドレイン領域１５ｍが形成されている。ソース・ドレイン領域１５ｍに、チャネル側に相対的に浅いエクステンション部を形成してもよい。
このメモリトランジスタは、メモリゲート電極３０ｍと半導体基板１０中のチャネル形成領域の間に、電荷蓄積膜ＳＩを含む５層構造の積層絶縁膜を有するＮチャネル型の電界効果トランジスタである。
【００２７】
ゲート電極３０ｍを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン領域１５ｍに達するコンタクトホールが開口されて、ソース・ドレイン電極３１ｍが形成されている。
【００２８】
一方、図３の周辺回路形成領域においては周辺回路トランジスタが形成されている。
素子分離絶縁層２０により分離された半導体基板１０のＰ型ウェル（Ｐウェル）１１ｐ上に、たとえば酸化シリコンからなるゲート絶縁膜１４が形成され、その上に、たとえばポリシリコンからなるゲート電極３０ｐが形成されている。また、ゲート電極３０ｐの両側部の半導体基板１０中には、Ｎ型不純物を含有するソース・ドレイン領域１５ｐが形成されている。さらに、ゲート電極３０ｐを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン領域１５ｐに達するコンタクトホールが開口されて、ソース・ドレイン電極３１ｐが形成されている。
【００２９】
上記構造のＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積膜ＳＩは、第１〜第３絶縁膜２１〜２３のバルク中の電荷トラップ（バルクトラップ）や、各絶縁膜の界面付近に形成された深い電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
ただし、第１絶縁膜２１および第３絶縁膜２３は、第２絶縁膜２２に比べて電荷トラップ密度が低く設定されている。電荷トラップ密度が低いシリコン窒化膜（第１絶縁膜２１および第３絶縁膜２３）の形成は、低温プラズマエンハンストＣＶＤやＪＶＤ法などを用いて行うことが出来る。これに対し電荷トラップ密度が高いシリコン窒化膜（第２絶縁膜２２）の形成は、通常のＣＶＤ等により形成できる。
あるいは、３層の絶縁膜ともＣＶＤにより形成し、このとき各ＣＶＤでガス系を変えることにより絶縁膜間で電荷トラップ密度を変化させることが可能である。たとえば、四塩化珪素（テトラクロルシラン：ＴＣＳ）ＳｉＣｌ４ を用いて作製したシリコン窒化膜（ＴＣＳ−ＳｉＮ膜）で第１絶縁膜２１および第３絶縁膜２３を形成し、ジクロルシラン（ＤＣＳ）ＳｉＨ２Ｃｌ２を用いて作製したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）で第２絶縁膜２２を形成する。この場合、３層の絶縁膜に含まれる元素は珪素、窒素、水素および塩素と種類としては同じであるが、シリコンダングリングボンドとしてＳｉ−ＨボンドまたはＳｉ−Ｃｌボンドの密度比が異なり、その結果として電荷トラップ密度に差が生じる。
【００３０】
このような構造のＭＯＮＯＳ型トランジスタは、そのゲート電極３０ｍ、半導体基板１０中のソース・ドレイン領域１５ｍ、および半導体基板１０（またはＰウェル１１ｍ）に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、ボトム絶縁膜１２を通して半導体基板１０側から電荷蓄積膜ＳＩ中に電子が注入され、上記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、ボトム絶縁膜１２を通して電荷蓄積膜ＳＩ中から半導体基板１０へ電子が放出される。
【００３１】
他の電荷注入方法としてチャネルホットキャリア注入法を採用した場合、たとえばチャネルホットエレクトロン注入により生じた高エネルギー電子（ホットエレクトロン）がドレイン側から電荷蓄積膜ＳＩに注入され、トラップに捕獲される。
また、バンド−バンド間トンネル電流を用いて逆極性の電荷（ホール）を注入して、電子放出と同様な効果を得ることができる。
【００３２】
図４に、上記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン領域はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、２つのソース・ドレイン領域はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続されたメモリトランジスタがＮＯＲ型動作可能にマトリクス状に接続され、メモリアレイを構成する。
【００３３】
上記ＭＯＮＯＳ型メモリトランジスタを有した不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。
図５（Ａ）に示すように、シリコンウェハ等からなる半導体基板１０に対して、たとえばＬＯＣＯＳ法またはＳＴＩ(Shallow Trench Isolation)法により酸化シリコン等からなる素子分離絶縁層２０を形成する。ここで、素子分離絶縁層２０により分離された図面上左側の活性領域が記憶素子形成領域であり、図面上右側の活性領域が周辺回路形成領域である。
【００３４】
周辺回路形成領域をレジスト膜などで保護し、記憶素子形成領域に閾値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図５（Ｂ）に示すように、たとえばＰウェル１１ｍが記憶素子形成領域にのみ形成される。
【００３５】
図５（Ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコン膜を形成し、ボトム絶縁膜１２を形成する。ボトム絶縁膜１２の膜厚は限定されないが、たとえば０.５〜８.０[nm]である。
【００３６】
図６（Ａ）に示すように、たとえば低温プラズマエンハンストＣＶＤまたはＪＶＤ法により、活性領域上のボトム絶縁膜１２を被覆して低電荷トラップ密度の窒化シリコンを堆積させ、第１絶縁膜２１を形成する。第１絶縁膜２１の膜厚は限定されないが、たとえば１〜１０[nm]である。
【００３７】
図６（Ｂ）に示すように、たとえばＣＶＤ法により、第１絶縁膜２１の表面を被覆して高トラップ密度の窒化シリコンを堆積させ、第２絶縁膜２２を形成する。第２絶縁膜２２の膜厚は限定されないが、たとえば２〜１６[nm]である。
【００３８】
図６（Ｃ）に示すように、たとえば低温プラズマエンハンストＣＶＤまたはＪＶＤ法により、第２絶縁膜２２の表面を被覆して低電荷トラップ密度の窒化シリコンを堆積させ、第３絶縁膜２３を形成する。第３絶縁膜２３の膜厚は限定されないが、たとえば２〜１６[nm]である。
【００３９】
図７（Ａ）に示すように、たとえばＣＶＤ法または熱酸化法により、第３絶縁膜２３の表面を被覆して酸化シリコンを堆積させ、トップ絶縁膜１３を形成する。
【００４０】
つぎの図７（Ｂ）では、まず、記憶素子形成領域をレジスト等で保護し、周辺回路形成領域の積層絶縁膜、すなわちトップ絶縁膜１３、第３絶縁膜２３、第２絶縁膜２２、第１絶縁膜２１およびボトム絶縁膜１２を順次、エッチングにより除去する。つぎに、イオン注入によりＮ型の不純物を周辺回路形成領域に選択的に導入する。必要に応じて閾値電圧調整も行い、レジストを除去後にアニールを行って、Ｐウェル１１ｐを形成する。なお、イオン注入時にはボトム絶縁膜１２を残しておいて、これをイオン注入後に除去してもよい。
そして、図７（Ｂ）に示すように周辺回路形成領域に露出したＰウェル１１ｐの表面を熱酸化してゲート絶縁膜１４を形成する。このとき記憶素子形成領域のトップ絶縁膜１３も若干厚くなるが、この増加分を見越して図７（Ａ）の段階でトップ絶縁膜１３の膜厚を規定するとよい。
【００４１】
その後はとくに図示しないが、たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりレジスト膜をパターンニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、メモリゲート電極３０ｍおよびゲート電極３０ｐを同時に形成する。
つぎに、メモリゲート電極３０ｍおよびゲート電極３０ｐをマスクとしてイオン注入し、Ｎ型不純物を低濃度に（または浅く）含有するエクステンション部を形成し、さらにサードウォール絶縁層をゲート側面に形成した後、Ｎ型不純物を高濃度に深くイオン注入することによって、ソース・ドレイン領域１５ｍおよび１５ｐを同時に形成する。
つぎに、たとえばＣＶＤ法により、これらのトランジスタを被覆して酸化シリコンを堆積させて層間絶縁膜２５を形成する。必要に応じて層間絶縁膜２５の表面を平坦化した後、層間絶縁膜２５にソース・ドレイン領域１５ｍ、１５ｐに達するコンタクトホールを開口する。
そして、スパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１ｍ、３１ｐを形成する。これにより、図３に示す不揮発性半導体メモリデバイスの基本構造が完成する。
【００４２】
なお、第１実施形態では、メモリ部分とそれ以外の部分の、トランジスタのゲート電極を同時に形成する方法について記したが、メモリ部の積層絶縁膜と周辺回路部のゲート絶縁膜を形成した後、ゲート電極を別々に形成することも可能である。
【００４３】
図８に、本発明の適用前後でのＭＯＮＯＳ型トランジスタのデータ保持特性を示す。
図８において黒丸が本発明の適用前（電荷蓄積膜ＳＩが窒化シリコンの１層構造の場合）、白丸が本発明の適用後（図３に示す構造の場合）を示す。図８では、初期閾値電圧(Initial Ｖth)からの１０年後に残る閾値電圧の大きさを、本発明適用前の場合は「Ｖwc」、本発明適用後の場合は「Ｖwp」で示している。
この図から、本発明の適用によって、１０年後に残る閾値電圧の大きさが１[Ｖ]程度改善されていることが分かる。
これは、チャネル側に抜ける電荷量が第１絶縁膜２１の存在によって少なくなり、同時に、ゲート電極側に抜ける電荷量が第３絶縁膜２３の存在によって抑制されていることによって達成されている。
【００４４】
［第２実施形態］
第１実施形態では電荷蓄積膜ＳＩにシリコン窒化膜を用いたが、第２の実施形態では、電荷蓄積膜ＳＩにシリコン酸窒化膜を用いる。したがって、基本的構造は図３と同じである。
電荷蓄積膜ＳＩを構成する第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３としてシリコン酸窒化膜を形成する場合、原料ガス等を第１実施形態から変更するとよく、作成方法自体に変更はない。また、他の作成工程を変更する必要はない。また、動作方法においても第１実施形態と同様である。
【００４５】
［第３実施形態］
第１実施形態では電荷蓄積膜ＳＩにシリコン窒化膜を用いたが、第３の実施形態では、電荷蓄積膜ＳＩにシリコン弗化窒化膜を用いる。したがって、基本的構造は図３と同じである。
電荷蓄積膜ＳＩを構成する第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３としてシリコン弗化窒化膜を形成する場合、原料ガス等を第１実施形態から変更するとよく、作成方法自体に変更はない。また、他の作成工程を変更する必要はない。また、動作方法においても第１実施形態と同様である。
【００４６】
［第４実施形態］
第１実施形態では電荷蓄積膜ＳＩにシリコン窒化膜を用いたが、第４の実施形態では、電荷蓄積膜ＳＩにタンタル酸化膜を用いる。したがって、基本的構造は図３と同じである。
電荷蓄積膜ＳＩを構成する第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３としてタンタル酸化膜を形成する場合、原料ガス等を第１実施形態から変更するとよく、作成方法自体に変更はない。また、他の作成工程を変更する必要はない。また、動作方法においても第１実施形態と同様である。
【００４７】
［第５実施形態］
第１実施形態では電荷蓄積膜ＳＩにシリコン窒化膜を用いたが、第５の実施形態では、電荷蓄積膜ＳＩにハフニウム酸化膜を用いる。したがって、基本的構造は図３と同じである。
電荷蓄積膜ＳＩを構成する第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３としてハフニウム酸化膜を形成する場合、原料ガス等を第１実施形態から変更するとよく、作成方法自体に変更はない。また、他の作成工程を変更する必要はない。また、動作方法においても第１実施形態と同様である。
【００４８】
以上の第１〜第５実施形態において、ボトム絶縁膜１２、トップ絶縁膜１３の一方を省略することができる。また、ボトム絶縁膜１２とトップ絶縁膜１３の材質を、隣接する電荷蓄積膜ＳＩと組成に含まれる元素の種類が異なることを条件に、たとえばシリコン酸窒化膜等の低トラップ密度の膜に変更可能である。
【００４９】
［第６実施形態］
第６実施形態は、第１〜第５実施形態において、ボトム絶縁膜１２とトップ絶縁膜１３の双方を省略する場合に相当する。電荷蓄積膜ＳＩの材質は、第１〜第５実施形態の何れかと同じであればよいが、ここでは電荷蓄積膜ＳＩがタンタル酸化膜からなる場合を例示する。なお、以下、構造の相違点と作成方法の相違点を説明し、共通する点は同一符号を付して第１実施形態の説明を適用可能とする。
【００５０】
図９は、その記憶素子形成領域に、本実施形態におけるＭＯＮＯＳ型メモリトランジスタを形成したデバイス構造を示す。
Ｐウェル１１ｍとメモリゲート電極３０ｍとの間の絶縁膜が３層構造の電荷蓄積膜ＳＩ、すなわち下層から順に第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３からなる。
第１絶縁膜２１が、ＪＶＤ法などから形成される低トラップ密度のタンタル酸化膜、第２絶縁膜２２が通常のＣＶＤ法から形成される高トラップ密度のタンタル酸化膜、第３絶縁膜２３がＪＶＤ法などから形成される低トラップ密度のタンタル酸化膜である。
【００５１】
このデバイス作製では、第１実施形態と同様に素子分離絶縁層２０を形成し（図１０（Ａ））、Ｐウェル１１ｍを形成した後（図１０（Ｂ））、図１０（Ｃ）では、ＪＶＤ法などを用いて、低トラップ密度のタンタル酸化膜（第１絶縁膜２１）を形成する。第１絶縁膜２１の膜厚は限定されないが、たとえば１〜１０[nm]である。
【００５２】
つぎに、図１１（Ａ）に示すように、通常のＣＶＤ法などを用いて、高トラップ密度のタンタル酸化膜（第２絶縁膜２２）を形成する。第２絶縁膜２２の膜厚は限定されないが、たとえば２〜１６[nm]である。
続いて、図１１（Ｂ）に示すように、ＪＶＤ法などを用いて、低トラップ密度のタンタル酸化膜（第３絶縁膜２３）を形成する。第３絶縁膜２３の膜厚は限定されないが、たとえば２〜１６[nm]である。
【００５３】
第１実施形態と同様な方法によって、周辺回路形成領域の電荷蓄積膜ＳＩを除去し（図１１（Ｃ））、露出した半導体基板１０の表意面部にＰウェル１１ｐを形成し、その表面を熱酸化してゲート絶縁膜１４を形成する（図１１（Ｄ））。
その後は、第１実施形態と同様な方法を用いて当該デバイスを完成させる。
【００５４】
以上の第１〜第６実施形態では、電荷蓄積膜ＳＩを構成する３層の絶縁膜を、組成に含む元素の種類が同じとしたが、中間の第２絶縁膜２２をシリコン窒化膜やシリコン酸窒化膜とし、第１絶縁膜２１および第３絶縁膜２３をタンタル酸化膜またはハフニウム酸化膜で形成することも可能である。また、第１絶縁膜２１と第３絶縁膜２３の一方をタンタル酸化膜、他方をハフニウム酸化膜とすることもできる。
【００５５】
本発明の半導体不揮発性記憶装置およびその製造方法は、上記の実施の形態に限定されない。
メモリゲート電極３０ｍおよびゲート電極３０ｐは単層構成でも多層構成でもよいし、２つのゲート電極で材料が異なっても良い。
上記説明ではＮＯＲ型メモリアレイについて記述したがソースコンタクト、ビットコンタクト、トレンチ素子分離及び配線の配置いかんによっては、ＡＮＤ型、ＳＳＬ型、ＮＡＮＤ型のいずれにも適用可能である、また、電荷の電荷蓄積膜ＳＩへの注入は、データの書き込み、消去のどちらに相当する場合でも構わない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５６】
以上より、本発明を不揮発性半導体メモリデバイスに適用することで、データ保持特性の劣化を抑制しつつ、データ書き込み電圧の上昇を抑制した不揮発性メモリデバイスを実現することができる。
【図面の簡単な説明】
【００５７】
【図１】（Ａ）および（Ｂ）は、本発明適用前のデバイス構造において電荷注入をある程度行った後の電荷分布を示す模式図およびグラフである。
【図２】実験データから算出した、データ書き込み後および長期間放置後の電荷の分布を示すグラフである。
【図３】第１実施形態のＭＯＮＯＳ型メモリトランジスタおよび周辺回路のトランジスタを示す断面図である。
【図４】ＮＯＲ型メモリセルアレイの等価回路図である。
【図５】（Ａ）〜（Ｃ）は、第１実施形態のデバイス製造途中の断面図である。
【図６】（Ａ）〜（Ｃ）は、図５（Ｃ）に続く同断面図である。
【図７】（Ａ）および（Ｂ）は、図６（Ｃ）に続く同断面図である。
【図８】本発明の適用前後でのＭＯＮＯＳ型トランジスタのデータ保持特性を示すグラフである。
【図９】第６実施形態のＭＯＮＯＳ型メモリトランジスタおよび周辺回路のトランジスタを示す断面図である。
【図１０】（Ａ）〜（Ｃ）は、第６実施形態のデバイス製造途中の断面図である。
【図１１】（Ａ）〜（Ｄ）は、図１０（Ｃ）に続く同断面図である。
【図１２】（Ａ）は、プログラム電圧と閾値電圧との関係を示すグラフにおける、ボトム絶縁膜厚依存性を示すグラフである。（Ｂ）は、データ保持特性のグラフである。
【符号の説明】
【００５８】
１０…半導体基板、１１ｍ,１１ｐ…Ｐウェル、１２…ボトム絶縁膜、１３…トップ絶縁膜、１５ｍ,１５ｐ…ソース・ドレイン領域、２１…第１絶縁膜、２２…第２絶縁膜、２３…第３絶縁膜、３０ｍ…メモリゲート電極、３０ｐ…ゲート電極、ＳＩ…電荷蓄積膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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