(57)【要約】【課題】容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供すること。【解決手段】マルチゲートメモリセルが、半導体本体と、この半導体本体に並列配置された複数ゲートとを備える。半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲート近傍の半導体本体にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。【選択図】図４
2006024922.tif 000002
【特許請求の範囲】
【請求項１】
集積回路メモリ装置であって、この装置が：
半導体本体と；
半導体本体に直列配置された複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内の第１ゲートと列内の最終ゲートとを含むマルチゲートと；
半導体本体の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の１つを越えるものの下部に電荷トラップ場所を含む電荷保存構造と；
列内にある第１ゲートおよび最終ゲート近傍の半導体本体に対してソース・ドレーンバイアス電圧を導通する回路と；
複数ゲートに対してゲートバイアス電圧を導通する回路と
を備えるものであって；
半導体本体が、列内の複数ゲートの下部に連続マルチゲートチャネル領域を含み、このマルチゲートチャネル領域がｎ型およびｐ型導電率の内の１つを持つことを特徴とする装置。
【請求項２】
請求項１に記載の装置であって、列内の全ゲート下部に電荷トラップ場所を含む装置。
【請求項３】
請求項１に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、ビットラインとして配置される導電体を備え、ゲートバイアス電圧を導通する回路が、ワードラインとして導電体を備えることを特徴とする装置。
【請求項４】
請求項１に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、ビットラインとして配置される導電体を備え、半導体本体の第１終端場所が列内の第１ゲートに隣接し、半導体本体の第２終端場所が列内の最終ゲートに隣接するとともに、第１・第２終端場所がｎ型およびｐ型導電率とは別の導電率をもち、装置が、第１・第２終端場所の少なくとも１つをビットラインに対して選択的に接続することを特徴とする装置。
【請求項５】
請求項１に記載の装置であって、ソース・ドレーンバイアス電圧を半導体本体に導通する回路が、列内の第１ゲートに隣接する半導体本体の第１終端場所と、列内の最終ゲートに隣接する半導体本体の第２終端場所とを持つとともに、第１・第２終端場所がｎ型およびｐ型導電率とは別の導電率を持つことを特徴とする装置。
【請求項６】
請求項１に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、列内およびマルチゲートチャネル領域上の第１ゲートに隣接する追加ゲートを含むビットラインを備え、この追加ゲートが復号回路に結合され、被選択時にマルチゲートチャネル領域をビットラインに結合することを特徴とする装置。
【請求項７】
請求項１に記載の装置であって、ソース・ドレーンバイアス電圧を導通する回路が、列内およびマルチゲートチャネル領域の第１ゲートに隣接する第１追加ゲートを含む第１・第２ビットラインと、列内およびマルチゲートチャネル領域の最終ゲートに隣接する第２追加ゲートとを備え、この第１・第２追加ゲートが復号回路に結合され、被選択時にマルチゲートチャネル領域を第１・第２ビットラインに結合することを特徴とする装置。
【請求項８】
請求項１に記載の装置であって、電荷保存構造が、底部誘電体層、電荷トラップ誘電体層、上部誘電体層を含む誘電体スタックを備えることを特徴とする装置。
【請求項９】
請求項１に記載の装置であって、電荷保存構造が、底部誘電体層、電荷トラップ誘電体層、上部誘電体層を含む誘電体スタックを備えるとともに、電荷トラップ誘電体層が窒化珪素を備えることを特徴とする装置。
【請求項１０】
請求項１に記載の装置であって、列内の選択ゲート下部の電荷トラップ場所まで通る電子注入を含むバイアス配置を確立するため、ソース・ドレーンバイアス電圧を導通する回路と、ゲートバイアス電圧を導通する回路とを制御する制御装置を含む装置。
【請求項１１】
請求項１に記載の装置であって、ゲート列が、２つを越えるゲートを含み、電荷保存構造が、ゲート列内の２つを越えるゲートの下部に電荷トラップ場所を含むことを特徴とする装置。
【請求項１２】
集積回路メモリ装置であって、この装置が：
半導体本体と；
半導体本体を超えて延伸する複数のワードラインと；
半導体本体を超えて複数ワードラインに対してほぼ直交に配置された複数のビットラインと；
複数ワードラインと複数ビットラインとに結合された半導体本体の復号回路と；
複数ワードラインと複数ビットラインとに結合されたマルチゲート保存要素アレイであって、このマルチゲート保存要素がそれぞれ
並列に配置され、複数ワードラインの各ワードラインに結合される複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内に第１ゲートと列内に最終ゲートとを含むマルチゲートと；
半導体本体の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の１つ以上の下部に電荷トラップ場所を含む電荷保存構造と；
列内の複数ゲートの下部の連続マルチゲートチャネル領域であって、このマルチゲートチャネル領域がｎ型およびｐ型導電率の内の１つを持つ連続マルチゲートチャネル領域と
を含むマルチゲート保存要素アレイと；
列内の第１および最終ゲート近傍のソース・ドレーン端子であって、ソース・ドレーン端子の少なくとも１つが複数ビットラインの１つのビットラインに結合されるソース・ドレーン端子と
を備える集積回路メモリ装置。
【請求項１３】
集積回路メモリ装置を動作させるための方法であって、この装置が、半導体本体と、半導体本体に直列配置された複数ゲートであって、列内の隣接ゲートから列内のゲートを絶縁する絶縁部材とともに、この複数ゲートが列内の第１ゲートと列内の最終ゲートとを含むマルチゲートと、半導体本体上の電荷保存構造であって、この電荷保存構造が、列内の複数ゲートの内の１つを越えるものの下部に電荷トラップ場所を含み、半導体本体が、列内の複数ゲートの下部に連続マルチゲートチャネル領域を含み、このマルチゲートチャネル領域がｎ型およびｐ型導電率の内の１つを持つことを特徴とする電荷保存構造とを備え、この方法が、選択されたゲートでデータをプログラムするためのバイアス配置を適用するステップを含み、プログラムのためのバイアス配置が：
マルチゲートチャネル領域内の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、高しきい値状況を確立するため、選択されたゲートの下部の電荷トラップ場所に電子注入電流を誘起する上で十分な選択ゲートにおける基板バイアス条件に対するプログラム電圧と、他ゲート下部の電荷保存場所に十分な電流注入を行うことなく他ゲート下部のマルチゲートチャネル領域内に反転を誘起するうえで十分な列内の他ゲートにおける反転電圧と
を含むことを特徴とするステップとを含むことを特徴とする方法。
【請求項１４】
請求項１３に記載の方法であって、さらに、読み込みのためのバイアス配置を適用するステップを含み、この方法が：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、列中の被選択ゲートの基板バイアス条件に対して読み込まれた電圧を含み、この読み込まれた電圧が低しきい値状況に対するしきい値電圧および他ゲートの下部のマルチゲートチャネル領域に反転を誘起する上で十分な列中の他ゲートにおける反転電圧よりも高く、この反転電圧が高しきい値状況よりも高いことを特徴とするステップと
を含む方法。
【請求項１５】
請求項１４に記載の方法であって、さらに、消去のためのバイアス配置を適用するステップを含み、この方法が：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートにゲートバイアス条件を適用するステップであって、低しきい値状況を確立するため、列中のゲート下部の電荷トラップ場所からの電子注入、もしくは電荷トラップ場所への正孔注入を誘起する上で十分な電圧をこのゲートバイアス条件が含むことを特徴とするステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路不揮発性メモリ装置、特に斬新なメモリセルと、この装置の作動方法に関する。
【背景技術】
【０００２】
電荷保存をベースにしたＥＥＰＲＯＭおよびフラッシュメモリとして知られる、電気的にプログラム可能で消去可能な不揮発性メモリ技術は、最近、広範に応用され用いられている。ＥＥＰＲＯＭおよびフラッシュメモリに対して多数のメモリセル構造が用いられている。集積回路の大きさが縮小するほど、製造工程における拡張性および単純化のため、電荷トラップ誘電体層をベースとするメモリセル構造に大きな関心が払われるようになった。電荷トラップ誘電体層をベースとするメモリセル構造には、例えばＮＲＯＭ、ＳＯＮＯＳ、ＭＯＮＯＳ、ＰＨＩＮＥＳといった産業界での名称で知られる構造がある。これらのメモリセル構造は、窒化珪素といった電荷トラップ誘電体層に電荷をトラップすることでデータを保存する。負電荷がトラップされるほど、メモリセルのしきい値電圧が上昇する。電荷トラップ層から負電荷を取り除くことで、メモリセルのしきい値電圧を低下させる。
【０００３】
図１は、従来技術のＳＯＮＯＳ型電荷トラップメモリセルの単純化した図である。基板は、ソース・ドレーン端末１５および１６として作動するｎ+ドープ領域と、端子１５および１６の間にｐドープチャネル領域１７とを含む。メモリセルの残りは、基板上の底部誘電体１４を含む電荷トラップ構造と、底部誘電体１４上に電荷トラップ材料１３と、電荷トラップ材料１３上に上部誘電体１２と、上部誘電体１２上にゲート１１を含む。代表的な上部誘電体には、約５から１０ナノメータの厚さを持つ二酸化珪素と珪素窒素酸化物、または例えばＡｌ2Ｏ3を含む他の同様の高誘電率材料がある。代表的な底部誘電体には、約３から１０ナノメータの厚さを持つ二酸化珪素と珪素窒素酸化物、または他の同様の高誘電率材料がある。このタイプの電荷トラップ構造に対する代表的な電荷トラップ材料には、約３から９ナノメータの厚さを持つ窒化珪素、またはＡｌ2Ｏ3、ＨｆＯ2等の珪素窒素酸化物、金属酸化物を含む他の同様の高誘電率材料がある。電荷トラップ材料は、電化トラップ材料のポケットまたは粒子の不連続組、もしくは図に示すような連続層である。
【０００４】
メモリセル用端子１５，１６は、メモリセルの読み込み、プログラム、消去のために用いられるバイアス配置においてソース・ドレーンとして作動する。端子１５，１６を構成するドープ領域は、典型的には、チャネル領域１７における導電率と逆の導電率タイプの導電端子を確立するため、半導体基板に注入される不純物を持つ。半導体基板への注入不純物の拡散を行う不純物注入手順により、リソグラフィ収縮を用いて達成可能な最小寸法であっても、端子１５および１６の間のチャネル長を収縮させる能力を制限しうる。
【０００５】
図２（Ａ）（Ｂ）は、メモリセルを高しきい値状態までプログラムするため、基板から電荷トラップ構造までのファウラー・ノルトドハイムトンネルを誘起する従来技術における１つのバイアス配置を示す。図２（Ａ）は、この従来技術配置による、図２（Ｂ）で示すような電子トンネルを生じる、ゲートＶｇ、ソースＶｓ、ドレーンＶｄ、基板Ｖｂにおけるバイアス電圧を示す表である。
【０００６】
図３は、選択されたセルのプログラムのため示されたバイアス配置を持つＮＡＮＤタイプアレイ構造に対して直列配置された従来技術のＳＯＮＯＳタイプのセルを示す。図３における一連のセルは、ｎ+ドープ領域２０〜２６、選択ゲートＳＬＧ１およびＳＬＧ２、ワードラインＷＬ1〜ＷＬ4を備える。電荷保存構造２７〜３０は、ワードラインＷＬ1〜ＷＬ4下部において、ドープ領域２１および２２、ドープ領域２２および２３、ドープ領域２３および２４、ドープ領域２４および２５それぞれの間のチャネル領域３１〜３４上に設けられる。ドープ領域２０および２６は、ビットラインＢＬ1およびＢＬ2に対するビットラインもしくは接点として機能する。選択ゲートＳＬＧ１およびＳＬＧ２で形成される選択トランジスタと、ドープ領域２０および２１と、ドープ領域２５および２６とはそれぞれ、一連のメモリセルをビットラインＢＬ1およびＢＬ2に接続する、もしくはビットラインＢＬ1およびＢＬ2から一連のメモリセルを隔離するよう機能する。ＷＬ1におけるメモリセルといった列中の選択メモリセルのプログラムを行うため、図に示されるとおりバイアス配置が適用されるが、ここでＢＬ1は、アース（ＦＮ注入により選択セルをプログラムするため）もしくは供給電位差Ｖｃｃ（選択セルのプログラムを禁止するため）のいずれかに結合されている。選択ゲートＳＬＧ１は、ビットラインＢＬ1をドープ領域２１に結合するため、供給電位差Ｖｃｃを受け入れる。選択ゲートＳＬＧ２は、ビットラインＢＬ2をドープ領域２５から隔離するため、ゼロボルトもしくはアースを受け入れる。この例において、選択セルＷＬ1のワードラインは約１８Ｖの高電圧を受信するが、基板はアースされる。未選択セルのワードラインは、約１０Ｖの電圧を受信するが、この電圧は、その各チャンネル領域で反転を誘起するには十分であるが、大きな電荷注入を生じるには不十分である。図３で示すとおり、ドープ領域は各チャネル領域間で形成される。
【０００７】
このように、従来のメモリセルの大きさに対する制限の１つは、ソースおよびドレーン端子に対して半導体基板で拡散ラインを用いることからくる。拡散ラインを形成するために用いられる不純物の拡散は、注入が行われる場所を越えて広がり、ドープ領域を広げ、突抜け現象を防ぐための最小チャネル長さを含むセルの大きさに対して他の制限をもたらす。
【０００８】
拡散ラインを用いる際の問題を克服するための１つのアプローチが、メモリセルの電荷保存構造に隣接する制御電極を用いて基板の導電反転領域の誘起をベースにして開発されてきたため、動的に確立された反転領域がソースおよびドレーン端子として機能する。注入がないため、反転領域の寸法は、製造工程の最小特性サイズに応じて、さらに精緻に制御できる。ササゴらの『真の２Ｆ2／ビットのセルサイズおよび１０ＭＢ／秒のプログラムスループットを持つ９０ｎｍノードマルチレベルＡＧ−ＡＮＤタイプフラッシュメモリ』，ＩＥＤＭ，２００３年，８２３〜８２６ページ、およびイシイらの米国特許公開Ｎｏ．ＵＳ２００４／００８４７１４を参照のこと。ササゴらの補助ゲート技術は、フローティングゲートメモリ装置に対してさまざまな形態で適用される、いわゆる『分割ゲート』技術を拡張したものとみなすことができる。分割ゲート装置に関連する背景技術については、チャンによる米国特許Ｎｏ．５，４０８，１１５を参照のこと。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供することが望まれている。
【発明を解決するための手段】
【００１０】
マルチゲートメモリセルをベースとした集積回路メモリ装置が説明される。この装置の実施例では、半導体本体と、この半導体本体に直列配置された複数ゲートを備える。半導体本体の電荷保存構造が、複数ゲートの１つを越えるゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲートそれぞれの近傍の半導体本体の第１および第２端子場所にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、第１および第２端子場所間で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。実施例において、あるマルチゲートメモリセルに対して列内の全ゲート下部に電荷トラップ場所が含まれ、データ保存のため、制御ゲートとして全ゲートが用いられることがある。他の実施例において、列内の全ゲートがデータ保存のための制御ゲートとして用いられるわけではない。１つの例において、１つおきのゲートがデータ保存のための制御ゲートとして用いられ、列内の他のゲートが、メモリセル内の保存場所間の隔離性を向上させるために用いられる。
【００１１】
マルチゲートメモリセルに対する実施例において、列内の複数ゲートの１つを越えるゲート、もしくは全てのゲート下部の２つの場所にデータが保存され、これによりデータ保存のための制御ゲート毎に２つの保存場所が用いられる。
【００１２】
実施例において、ソース・ドレーンバイアス電圧を導通する回路が、ビットラインとして配置される導電体を備え、ゲートバイアス電圧を導通する回路が、ワードラインとして配置される導電体を備える。例えば、列内の第１ゲート近傍の、さらに列内の最終ゲート近傍の端子場所を提供するため、第１および第２ドープ領域が半導体本体に含まれる。ドープ領域は、半導体本体の導電率タイプと逆の導電率タイプをもち、ソースおよびドレーン端子として機能する。他の実施例において、マルチゲートメモリセル内の保存場所へのアクセス中に基板中に誘起される反転領域により、第１および第２端子場所が得られる。第１および第２端子場所の少なくとも１つとして機能するドープ領域もしくは反転領域をビットラインに選択的に接続するため、選択トランジスタといった装置が実施例に含まれることがある。
【００１３】
マルチゲートメモリセルを含む集積回路装置は、メモリセルの動作のためのバイアス配置を確立するため、ソースおよびドレーンバイアス電圧を導通するための回路と、ゲートバイアス電圧を導通するための回路とを制御する制御装置とともに使用することが可能である。１つの実施例において、制御装置で得られるバイアス配置には、高しきい値状態を確立するため、セルの列内の選択ゲート下部の電荷トラップ場所への電子注入トンネル効果を誘起するためのプログラムバイアス配置が含まれる。プログラム中、電子トンネル効果をサポートするため、チャネル領域に反転を誘起する上で十分な列内の他の１つの制御ゲート、もしくは他の全ての制御ゲートに対して選択ゲートバイアス電圧が印加される。電子注入によるプログラムを含む例において、制御装置でもたらされるバイアス配置には、低しきい値状態を確立するため、消去される電荷保存場所に電子注入、もしくは正孔注入を誘起するための消去バイアス配置が含まれる。
【００１４】
マルチゲートメモリセルを含む集積回路の実施例において、制御ゲート毎に２つの保存場所を用いる実施例を含め、制御装置が、列内の複数ゲートの１つを越えるものの下部の電荷トラップ場所にデータ保存用バイアス配置を確立するため、ソース・ドレーンバイアス電圧を導通する回路と、ゲートバイアス電圧を導通する回路とを制御する。１つの例において、制御装置でもたらされるバイアス配置には、低しきい値状態を確立するため、セルの列内の選択ゲート下部の２つの電荷保存場所の内の選択された１つの電荷トラップ場所への熱正孔注入トンネル効果を誘起するためのプログラムバイアス配置が含まれる。選択された制御ゲート下部の選択電荷保存場所のプログラム中、正孔トンネル効果をサポートするため、チャネル領域に反転を誘起する上で十分な列内の他の１つのゲート、もしくは他の全てのゲートに対してバイアス電圧が印加される。正孔注入によるプログラムを含む例において、制御装置でもたらされるバイアス配置には、高しきい値状態を確立するため、消去される電荷保存場所に電子注入を誘起するための消去バイアス配置が含まれる。マルチゲートメモリセルを含む集積回路の実施例において、制御ゲート毎に２つの保存場所を用いる実施例を含め、制御装置が、実施例の中の熱正孔を含めマルチゲートメモリセルの列内の選択ゲート下部の保存場所を消去するステップを含む消去手順に従い、消去のためのバイアス配置を適用する一方、列内の他のゲート下部の保存場所は消去しない。
【００１５】
制御装置によって得られるバイアス配置において、選択された制御ゲートが読み込み電圧を受信する読み込みバイアス配置が含まれる例もあり、選択されたメモリ場所の読み込みをサポートするため、マルチゲートチャネル領域に他の保存場所上の制御ゲートが反転を誘起する電圧を受信する。
【００１６】
集積回路メモリ装置を作動させるための方法についても説明を行うが、ここで本装置は、上述のマルチゲートメモリセルを備え、本方法は、典型的には、チップ上制御装置で制御される。この方法は、選択ゲート下部の場所でデータを読み込むためのバイアス配置と、選択ゲート下部の場所でデータをプログラムするためのバイアス配置と、装置内データの消去を行うためのバイアス配置とを適用するステップを含む。本方法の実施例において、プログラムのためのバイアス配置は：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、高しきい値状況を確立するため、選択されたゲート下部の電荷トラップ場所に電子注入電流を誘起する上で十分な列中の選択ゲートにおける基板バイアス条件に対するプログラム電圧と、他ゲート下部の電荷保存場所に十分な電流注入を行うことなく他ゲート下部の複数ゲートチャネル領域内に反転を誘起するうえで十分な列内の他ゲートにおける反転電圧とを含むことを特徴とするステップとを含む。
【００１７】
本方法の実施例において、消去のためのバイアス配置は：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートにゲートバイアス条件を適用するステップであって、低しきい値状況を確立するため、列中のゲート下部の電荷トラップ場所からの電子注入、もしくは正孔注入を誘起する上で十分な電圧をこのゲートバイアス条件が含むステップとを含む。
【００１８】
他の例において、消去のためのバイアス配置が：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲート下部の１つ以上の選択場所を消去するためのゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、選択されたゲートにおいて低しきい値状況を確立するため、列中の選択ゲート下部の電荷トラップ場所に正孔注入を誘起する上で十分な電圧と、他のゲート下部のマルチゲートチャネル領域に反転を誘起する上で十分な列内の他ゲートにおける反転電圧とを含むことを特徴とするステップとを含む。
【００１９】
本方法の実施例による消去手順は
消去される列中の複数ゲートのゲート組を識別し、このゲート組が１つを超える部材を持つステップと；
第１の選択ゲート下部の電荷保存場所にソース側およびドレーン側の１つ、もしくはそれらの両方に帯域対帯域トンネル誘起熱正孔注入を誘起するようゲート組中の第１選択ゲートに対する消去のためにこのゲートバイアス条件を適用するステップと；
次の選択ゲート下部の電荷保存場所にソース側およびドレーン側の１つ、もしくはそれらの両方に帯域対帯域トンネル誘起熱正孔注入を誘起するようゲート組中の次の選択ゲートに対する消去のためにこのゲートバイアス条件を適用し、組中の全ゲートに対して消去を行うため、このゲートバイアス条件を適用するまで繰り返すステップを含む。
【００２０】
本方法の実施例において、低・高しきい値状態で示されるデータを判定するよう読み込むためのバイアス配置は：
マルチゲートチャネル領域の半導体本体に対して基板バイアス条件を適用するステップと；
列内の第１および最終ゲートの内の１つの近傍の半導体本体に対してソースバイアス条件を適用するステップと；
列内の第１および最終ゲートの内の他の１つの近傍の半導体本体に対してドレーンバイアス条件を適用するステップと；
列中の複数ゲートに対してゲートバイアス条件を適用するステップであって、このゲートバイアス条件が、列中の被選択ゲートの基板バイアス条件に対して読み込まれた電圧を含み、この読み込まれた電圧が低しきい値状況に対するしきい値電圧および他ゲートの下部の複数ゲートチャネル領域に反転を誘起する上で十分な列中の他ゲートにおける反転電圧よりも高く、この反転電圧が高しきい値状況よりも高いことを特徴とするステップとを含む方法。
【００２１】
ここで説明されるマルチゲートメモリセルは、少なくとも１行内のマルチゲートメモリセルの複数ゲートに結合された複数ワードラインと；複数ワードラインに対して直交配置され、複数列の１つ以上の列のマルチゲートメモリセルに接続するよう配置された複数ビットラインと；選択ゲート制御信号に応じて、少なくとも１行の各マルチゲートメモリセルを複数ビットラインの対応ビットラインに接続するよう配置された複数選択ゲートと；選択ゲート制御信号を提供するため、少なくとも１行の中の複数選択ゲートに結合された選択ラインを含むアレイに配置される。さらに、制御装置が、ソース・ドレーンバイアス電圧をアレイ中のマルチゲートメモリセルに導通し、ゲートバイアス電圧を少なくとも１行のマルチゲートメモリセルの複数ゲートに導通し、選択ゲート制御信号を供給するため、複数のビットライン、複数のワードライン、選択ラインを制御する。
【００２２】
ここで説明するマルチゲートメモリセルおよびマルチゲートメモリセルアレイは、複数の実施例において、
第１の導電率タイプを持つ半導体本体を準備するステップと；
半導体本体に電荷保存構造を形成するステップと；
電荷保存構造上に第１のゲート導電体層を析出させるステップと；
電荷保存構造上に第１の複数ゲートを規定するため、第１ゲート導電体層のパターニングを行うステップであって、第１の複数ゲートが、半導体本体の第１端子場所と第２端子場所との間の連続マルチゲートチャネル領域上の空間をもって直列配置されるステップと；
第１の複数ゲートの少なくとも側壁に材料の隔離層を形成するステップと；
半導体本体上に第２の複数ゲートを規定するため、第１の複数ゲート間の空間に含み、かつ隔離層によって第１複数ゲートから隔離された隔離層上に第２ゲート導体層を析出させるステップであって、マルチゲートメモリセルを形成するため、第１複数ゲートと第２複数ゲートとが、半導体本体の第１端子場所と第２端子場所との間の連続マルチゲートチャネル領域上に直列配置されるステップとを含む方法に従って製造される。
【００２３】
ここで説明されるマルチゲートメモリセルの実施例において、列中のゲートは、制御ゲートの側壁の隔離層の厚さによって、前段落で説明したとおりに製造された例に対して設定された短い距離でそれぞれが隔離される。これらの距離は、１００ナノメータ未満の距離を含む、各ゲートに対する連続マルチゲートチャネルのゲート長さよりも実質的に短い。
【００２４】
本発明の他の観点および利点については、以下に続ける図面、詳細な説明、請求項のレビューを行うことで明らかとなる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施例の詳細な説明は、図４〜５１を参照しながら行う。
【００２６】
ここで一般に用いられるとおり、プログラムは、選択されたメモリ場所のしきい値電圧をビット毎に設定することであり、消去は、全アレイもしくはアレイのセクタのフラッシュ消去を含む、選択されたメモリ場所のブロック、あるいは選択されたメモリ場所のしきい値電圧を『消去条件』に設定することである。まず、典型的には、高しきい値もしくは低しきい値状態の１つである消去しきい値にブロックのメモリ場所を設定するため、指定されたブロックに対する消去プロセスと、その後の、典型的には、高しきい値もしくは低しきい値状態の他の１つであるプログラム状態に選択メモリ場所を設定するためブロックのメモリ場所に対するプログラム工程を含む一方、ブロックの非選択メモリ場所を消去状態にしておく手順によって本発明の実施例でデータが書き込まれる。ここで説明される技術の実施例には、プログラムがメモリ場所のしきい値電圧を上昇させることであり、消去がメモリ場所のしきい値電圧を低下させる、製品および方法の両方と、プログラムがメモリ場所のしきい値電圧を低下させることであり、消去がメモリ場所のしきい値電圧を上昇させる、製品および方法とが含まれる。
【００２７】
図４は、選択された場所をプログラムするよう示されたバイアス配置を持つ、本発明による二重ゲートメモリセルを示す。二重ゲートメモリセルは、左右それぞれの端子場所にｎ+ドープ領域で形成された端子５５，５６と、右・左ゲート５０，５１と、基板５７中のチャネル領域５８を備える。ドープ領域は、二重ゲートメモリセルをビットラインに、あるいは他の回路を供給バイアス電圧に接続するための端子５５，５６として機能する。チャネル領域５８は、特に、右・左ゲート５０，５１下部のチャネル領域のセグメントを分離するドープ領域のない、端子５５および５６間の基板の連続ｐ型領域である。代表的な厚さ約９ｎｍの二酸化珪素といった上部誘電体５２を含む電荷保存構造と、電荷トラップ層５３と、代表的な厚さ約６ｎｍの二酸化珪素といった底部誘電体５４とが、ゲート５０，５１と、ｐ型基板のチャネル領域５８との間に形成される。電荷トラップ層５３は、約６ｎｍの厚さを持つ窒化珪素といった材料層、あるいは選択されたセルのトラップされた電荷を、列中の他の場所のしきい値電圧に対して実質的に影響を与える領域に導通しない他の構造を備える。実施例において、ゲート５０，５１はｎ型もしくはｐ型多結晶シリコンを持つ。他の代表的ゲート材料としては、ＴｉＮ、Ｐｔおよびその他の高仕事関数金属および材料がある。各保存場所ではデータの１ビットもしくは複数ビットを保存できる。複数ビットは、例えば、その場所に対する複数プログラムしきい値レベルを確立することで、各場所で保存できる。
【００２８】
図５は、図４を参照しながら説明された概略記号と同様の二重ゲートメモリセルの概略記号であり、ここで、ソースおよびドレーンはドープ領域５５および５６にそれぞれ対応し、制御ゲート１はゲート５０に対応し、制御ゲート２はゲート５１に対応する。
【００２９】
図６は、図４を参照しながら説明されたバイアス配置と同様の、二重ゲートメモリセルの選択メモリ場所をプログラムするためのバイアス配置を示すバイアス配置により、基板５７を接地し、約１８ボルトのＶｇ1をゲート５０に印加し、約１０ボルトをゲート５１に印加することで、ゲート５０下部の電荷保存構造の電子記号６０で示される場所でＦＮトンネル効果が誘起される一方、ドープ領域端子５５および５６の１つが接地され、他方が接地もしくは浮かせたままにされる。
【００３０】
図７（Ａ）〜（Ｄ）は、図４を参照しながら説明されたバイアス配置と同様の、二重ゲートメモリセルのデータを読み込むためのバイアス配置を示す図７（Ａ）（Ｂ）において、ゲート電圧Ｖｇ1を受け入れるゲート５０下部の電荷保存場所７０に保存された二重ゲートメモリセルの『ビット１』に対応するデータが、２ボルトを受け入れるソース側もしくはドレーン側のいずれかを用いて読み込まれる。図７（Ｃ）（Ｄ）において、ゲート電圧Ｖｇ2を受け入れるゲート５１下部の電荷保存場所７１に保存された二重ゲートメモリセルの『ビット２』に対応するデータが、２ボルトを受け入れるソース側もしくはドレーン側のいずれかを用いて読み込まれる。
【００３１】
図７（Ａ）は、２ボルトの正の印加電圧を持つドレーンとして機能する端子５６と、接地印加されたソースとして機能する端子５５とを用いて保存場所７０の『ビット１』を読み込むためのバイアス配置を示す。ゲート５１に印加されるゲート電圧Ｖｇ2は、端子５５および５６間のチャネル領域に反転７３を生じさせるほど十分高い。ゲート電圧Ｖｇ2で誘起される反転７３は、ドレーンもしくはソースの電圧の、保存場所７０近傍のチャネル中領域への結合を助ける。ゲート５０に印加されるゲート電圧Ｖｇ1は、メモリセルに対する低しきい値より上で、高しきい値よりも下になるよう設定される。１つの例の実施において、約２ボルトのゲート電圧Ｖｇ1を印加する。図７（Ｂ）は、端子５６と端子５５に対するバイアスを反転させて、保存場所７０中の同一の『ビット１』を読み込むステップを示す。
【００３２】
図７（Ｃ）は、２ボルトの正の印加電圧を持つドレーンとして機能する端子５６と、接地印加されたソースとして機能する端子５５とを用いて保存場所７１の『ビット２』を読み込むためのバイアス配置を示す。ゲート５０に印加されるゲート電圧Ｖｇ1は、端子５５および５６間のチャネル領域に反転７４を生じさせるほど十分高い。ゲート電圧Ｖｇ1で誘起される反転７４は、ドレーンもしくはソースの電圧の、保存場所７１近傍のチャネル中領域への結合を助ける。ゲート５１に印加されるゲート電圧Ｖｇ2は、メモリセルに対する低しきい値より上で、高しきい値よりも下になるよう設定される。１つの例の実施において、約２ボルトのゲート電圧Ｖｇ2を印加する。図７（Ｄ）は、端子５６と端子５５に対するバイアスを反転させ、保存場所７１中の同一の『ビット２』を読み込むステップを示す。
【００３３】
図８および９は、図４のバイアス配置と同様のメモリセル内データを消去するための代替バイアス配置であって、マルチゲートセルの制御ゲート当り１ビットで作動し、図６のバイアス配置をプログラムするステップと組み合わせて用いる際に適したものである。図８で示されているとおり、制御ゲート５０下部の保存場所の『ビット１』を消去するための消去バイアス配置には、約−５ボルトのゲート電圧Ｖｇ1をゲート５０に、約１０ボルトのゲート電圧Ｖｇ2をゲート５１に印加するとともに、端子５５を接地し、約５ボルトを端子５６に印加するステップが含まれる。これにより、ゲート５１下部に反転領域７５が生じ、ゲート５０下部の基板に熱正孔７６を誘起する。熱正孔は『ビット１』の保存場所に注入され、電子を置き換え、ゲート５０下部の保存場所に対するしきい値電圧を低下させる。
【００３４】
図９で示されているとおり、制御ゲート５０下部の保存場所の『ビット１』を消去するための代替消去バイアス配置には、約−５ボルトのゲート電圧Ｖｇ1をゲート５０に、約１０ボルトのゲート電圧Ｖｇ2をゲート５１に印加するとともに、端子５６を接地し、約５ボルトを端子５５に印加するステップが含まれる。これにより、ゲート５１下部に反転領域７７が生じ、ゲート５０下部の基板に熱正孔７８を誘起する。熱正孔は『ビット１』の保存場所に注入され、電子を置き換え、ゲート５０下部の保存場所に対するしきい値電圧を低下させる。実施例において、図８のバイアス配置をまず適用し、その後、保存場所の電荷分布をバランスさせる傾向を持つ図９のバイアス配置を適用することで、『ビット１』が消去できる。
【００３５】
図１０は、マルチゲートメモリセルに２を越えるゲートのある実施例であり、図４で示された実施例を、基板１００の単連続チャネル領域上のＮ個のゲートに拡張したものである。図１０のマルチゲートセルは、基板１００の埋め込み拡散で実施される第１端子１０１および第２端子１０２を含む。複数の制御ゲート１０３−１から１０３−Ｎは、上部誘電体１０５と、電荷トラップ層１０６と、底部誘電体１０７とを備える電荷保存構造上にある。電荷トラップ層１０６内の電荷保存場所１０４−１から１０４−Ｎは、端子１０１および１０２間の連続チャネル領域の基板上にある。図で示すとおり、バイアス配置により、制御ゲート１０３−１から１０３−Ｎにゲート電圧Ｖｇ1からＶｇNを、端子１０１にソース電圧Ｖｓを、端子１０２にドレーン電圧Ｖｄを印加する。当然ながら、ソースおよびドレーン電圧は、それぞれ端子１０２および１０１に対して反対様式で印加される。
【００３６】
図１０に示す単体マルチゲートメモリセルのＮ個の制御ゲートは、特定の実行における必要性に見合うよう選択できる。例えば、１つの実施例においてＮは８に等しい。他の実施例において、Ｎは８よりも大きくても小さくてもよい。
【００３７】
図１１は、図１０を参照しながら説明された概略記号と同様のマルチゲート構造の概略記号であり、ここで、ソースおよびドレーンは端子１０１および１０２にそれぞれ対応し、制御ゲート１はゲート１０３−１に対応し、制御ゲートＮはゲート１０３−Ｎに対応する。
【００３８】
図１２は、図１０を参照しながら説明されたバイアス配置と同様の、マルチゲートメモリセルの選択メモリ場所をプログラムするためのバイアス配置を示すバイアス配置により、基板１００を接地し、１８ボルトのＶｇ2をゲート１０３−２に印加し、約１０ボルトをゲート１０３−１および１０３−３から１０３−Ｎに印加することで、ゲート１０３−２下部の電荷保存構造の電子記号１１０で示される場所でＦＮトンネル効果が誘起される一方、端子１０１および１０２の１つが接地され、他方が接地もしくは浮かせたままにされる。
【００３９】
図１３は、２ボルトの正の印加電圧を持つドレーンとして機能する端子１０２と、接地印加されたソースとして機能する端子１０１とを用いて保存場所１０４−５の『ビット５』を読み込むための１例のバイアス配置を示す。ゲート電圧Ｖｇ1からＶｇ4およびＶｇ6からＶｇNは、端子１０１および１０２間のチャネル領域に反転１２０および１２１を生じさせるほど十分高い。ゲート電圧Ｖｇ1からＶｇ4およびＶｇ6からＶｇNで誘起される反転１２０および１２１は、ドレーンもしくはソースの電圧の、保存場所１０４−５近傍のチャネル中領域への結合を助ける。ゲート１０３−５に印加されるゲート電圧Ｖｇ5は、メモリセルに対する低しきい値状態より上で、高しきい値状態よりも下になるよう設定される。図示された例では、約２ボルトのゲート電圧Ｖｇ5が印加される。
【００４０】
図１４および１５は、図１０のバイアス配置と同様のメモリセル内データを消去するための代替バイアス配置であって、マルチゲートセルの制御ゲートあたり１ビットで作動し、図１２のバイアス配置をプログラムするステップと組み合わせて用いる際に適したものである。図１４で示されているとおり、制御ゲート１０３−３下部の保存場所の『ビット３』を消去するための消去バイアス配置には、約−５ボルトのゲート電圧Ｖｇ3をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ1〜Ｖｇ2およびＶｇ4〜ＶｇNをゲート１０３−３に印加するとともに、端子１０１を接地し、約５ボルトを端子１０２に印加するステップが含まれる。これにより、ゲート１０３−１および１０３−２下部に反転領域１２５と、ゲート１０３−４から１０３−Ｎ下部に反転領域１２６とを生成し、ゲート１０３−３下部の基板に熱正孔１３０を誘起させる。熱正孔は『ビット３』の保存場所に注入され、電子を置き換え、ゲート１０３−３下部の保存場所に対するしきい値電圧を低下させる。
【００４１】
図１５で示されているとおり、制御ゲート１０３−３下部の保存場所の『ビット３』を消去するための代替消去バイアス配置には、約−５ボルトのゲート電圧Ｖｇ3をゲート１０３−３に、約１０ボルトのゲート電圧Ｖｇ1〜Ｖｇ2およびＶｇ4〜ＶｇNをゲート１０３−３に印加するとともに、端子１０２を接地し、約５ボルトを端子１０１に印加するステップが含まれる。これにより、ゲート１０３−１および１０３−２下部に反転領域１２７と、ゲート１０３−４から１０３−Ｎ下部に反転領域１２８とを生成し、ゲート１０３−３下部の基板に熱正孔１３１を誘起させる。熱正孔は『ビット３』の保存場所に注入され、電子を置き換え、ゲート１０３−３下部の保存場所に対するしきい値電圧を低下させる。
【００４２】
実施例において、図１４のバイアス配置をまず適用し、その後、保存場所の電荷分布をバランスさせる傾向を持つ図１５のバイアス配置を適用することで、『ビット３』もしくは他の選択ビットが消去できる。
【００４３】
図１６は、図１４および１５のバイアス配置での利用に適した消去手順を示したものであり、ここで、この手順は、ビット場所近傍に熱正孔を誘起するため、各ビット場所に別個にバイアスをかけるよう要求される。この手順は、図１０に示されるメモリセル等のメモリセル中の全データを消去するための命令（ブロック２５０）で開始される。この手順の中のステップには、指数ｉ＝１の設定を行うステップ（ブロック２５１）が含まれるが、ここで指数ｉはメモリセル内の１〜Ｎのゲートに対応する。バイアス配置は現在のビット（ブロック２５２）に適用される。適用されるバイアス配置は、図１４の配置、図１５の配置、もしくは他のバイアス配置が可能である。次に、この手順では、セル中の全ビット場所が消去されたかどうかを、指数ｉ＝Ｎ（ブロック２５３）を試験することで判定する。指数ｉがＮでない場合、このプロセスはブロック２５４に進み、指数ｉを増分し、ブロック２５１でセル中の次のビット場所にバイアス配置を適用する。指数ｉがＮの場合、この例では消去確認手順が実行される（ブロック２５５）。次に、このプロセスでは消去確認手順がメモリセルをパスしたかどうかを調べる（ブロック２５６）。パスしない場合、この手順は、ブロック２５１における実施例から開始される。セルが消去確認をパスすると、この手順は終了する（ブロック２５７）。他の実施例では、ビットラインの同一組を共有するセル組といった、複数セルを並列消去するための手順を含む。この手順の実施例では、消去確認を適用し、指数ｉを増分する前にブロック２５２の後で確認することで、各ビット場所に対するプロセスを再試行し、確認が失敗した場合はブロック２５２を再試行する。
【００４４】
図１７は、図１０のマルチゲートメモリセルと同様の実施例であり、ボックス１５０，１５１で示される回路がソース・ドレーンバイアス電圧を、セルの一連ゲートの第１ゲート１０３−１および最終ゲート１０３−Ｎ近傍の半導体本体の端子場所まで同通させる。回路１５０，１５１はさまざまな方法で実行可能である。例には、図１０の端子１０１，１０２と同様のドープ領域端子の利用が含まれ、これに対する接触は、端子１０１，１０２に電圧を供給する導体に対して行う。端子１０１，１０２は、端子との接触を確立するため、集積回路の金属層もしくは他層において、図で示されていない相互接続構造が設けられる局部接触点として実施される。
その他の場合、端子１０１，１０２は、マルチゲートメモリセルの列で共有される導体ラインとして実行され、列中の任意の場所に電圧を供給するための回路に結合できる。
【００４５】
図１８は、ソース・ドレーンバイアス電圧を半導体本体に導通する回路の他の実施例を示す。この実施例において、ゲート２０１、端子場所２０２におけるドープ領域、端子場所２０３におけるドープ場所を備える第１の選択ゲートトランジスタと、ゲート２０９、端子場所２０５におけるドープ領域、端子場所２０６におけるドープ領域を備える第２の選択ゲートトランジスタとが含まれる。端子場所２０２および２０６におけるドープ領域は、各端子にバイアス電圧を供給するグローバルビットラインもしくは他のビットラインに結合される。バイアス電圧は、ゲート２０１，２０２に印加される制御電圧ＳＬＧ１およびＳＬＧ２に応じて、端子場所２０３および２０５でドープ領域に結合される。二酸化珪素の単層といったゲート誘電体２０７は、端子２０２および２０３間のチャネル領域上にある。同様に、ゲート誘電体２０８は、端子２０５および２０６間のチャネル領域上にある。
【００４６】
図１９は、ソース・ドレーンバイアス電圧を半導体本体に導通する回路の他の実施例を示す。この実施例において、第１の選択ゲート２１０および第２の選択ゲート２１１は、半導体本体およびゲート誘電体２１４，２１５それぞれの上で実施される。第１および第２の選択ゲート２１０，２１１は、一連のゲートの反対側端部の端子場所２１２および２１３それぞれと、マルチゲートメモリセルの電荷保存場所下部の連続チャネル領域との間におかれる。図１９は、端子場所２０３および２０５のドープ領域をなくした点で、図１８の実施例と異なっている。バイアス電圧は、端子場所２１２および２１３経由で、端子２１２および２１３からの電圧をマルチゲートメモリセルの電荷保存場所下部の連続チャネル領域に導通させる第１選択ゲート２１０および第２選択ゲート２１１下部の反転領域を誘起することで印加される。
【００４７】
図２０は、ソース・ドレーンバイアス電圧を半導体本体に導通する回路のさらに他の実施例を示す。図２０の実施例は図１９の実施例と異なっているが、その理由は、上部誘電体１０５、電荷トラップ層１０６、底部誘電体層１０７を含む電荷保存構造が、第１選択ゲート２２０および第２選択ゲート２２１下部に延伸するためである。
【００４８】
図２１は、ソース・ドレーンバイアス電圧を、半導体本体の端子場所に導通する回路のさらに他の実施例を示す。図２１の実施例は図１０の実施例と異なっているが、その理由は、上部誘電体１０５、電荷トラップ層１０６、底部誘電体層１０７を含む電荷保存構造が、ドープ領域端子１０１および１０２上に延伸するためである。
【００４９】
図２２および２３は、１つおきのゲートだけが保存場所上にあり、データの読み込みおよび書き込みのための制御ゲートとして機能するマルチゲートメモリセルの実施例を示す。示された実施例において、選択ゲートは、各制御ゲート間で実施される。図２２および２３で示されるものと同様の実施例で、マルチゲートセルに対する一連ゲートの奇数個のゲートを含むのが好ましい。したがって、列内の最終ゲートはゲート番号『Ｎ＋１』とみなされる。図２２の実施例において、偶数番号のゲートは、データ保存用制御ゲートとして機能する。電荷保存構造は、全ゲート間で連続とみなすことができる。もしくは図で示されるとおり区分されることから、データ保存用制御ゲートの上のみにあることになる。これにより、ゲート１７３−２，１７３−４，１７３−６，．．．１７３−Ｎは電荷保存場所１８４−２，１８４−４，１８４−６，１８４−Ｎの上にあり、ゲート１７４−１，１７４−３，１７４−５，．．．１７４−Ｎ＋１は、マルチゲートメモリセルのプログラムおよび読み込みの制御のために反転領域を誘起するよう選択ゲートとして用いられる。
【００５０】
図２３の実施例において、奇数番号のゲートは、データ保存用制御ゲートとして機能する。電荷保存構造は、全ゲート間で連続とみなすことができる。もしくは図で示されるとおり区分されることから、データ保存用制御ゲートの上のみにあることになる。これにより、ゲート１７３−１，１７３−３，１７３−５，．．．１７３−Ｎ＋１は電荷保存場所１８４−１，１８４−３，１８４−５，１８４−Ｎ＋１の上にあり、ゲート１７４−２，１７４−４，１７４−６，．．．１７４−Ｎは、マルチゲートメモリセルのプログラムおよび読み込みの制御のために反転領域を誘起するよう選択ゲートとして用いられる。
【００５１】
図２４Ａ〜２４Ｆは、図１０のマルチゲートメモリセルと同様のマルチゲートメモリセルを製造するための方法の１つを示す。このプロセスは図２４Ａで示すとおり開始され、ｐ型珪素基板もしくは他の半導体基板といった半導体基板３００を提供する。本発明の実施例において、基板３００は、いわゆる第３井戸技術を用いて隔離され、ここで半導体基板３００は、ｎ型領域内に埋め込まれたｐ型領域を備え、つぎにこのｎ型領域がｐ型領域に埋め込まれる。マルチゲートメモリセルが実施される基板の範囲において、底部酸化物層３０１と、電荷トラップ層３０２と、上部酸化物層３０３とが形成される。これらの層は、当該領域で知られたさまざまな技術を用いて形成されるが、それには、熱酸化物成長法、化学蒸着法、プラズマ促進化学蒸着法、高密度プラズマ化学蒸着法、原子層蒸着法やその他の既知の開発中技術がある。
【００５２】
図２４Ｂで示すとおり、底部酸化物層３０１と、電荷トラップ層３０２と、上部酸化物層３０３との形成後に、多結晶珪素層３０４もしくは他の誘電体ゲート材料が、マルチゲートメモリセルが実施される基板の範囲上に蒸着される。多結晶珪素は、さまざまな既知の技術を用いて蒸着させることができる。
【００５３】
図２４Ｃで示されているとおり、多結晶珪素層３０４は、ゲート電極３０４ｘを形成するような様式でエッチングされる。実施例において、ゲート電極はワードライン構造で実施されるが、このワードライン構造は、セルが実施される範囲にわたって並行ラインで図面ページまで延伸する。
【００５４】
図２４Ｄで示すとおり、複数のゲート電極３０４ｘは、側壁を含め、次のステップでは、二酸化珪素、窒化珪素、その他の絶縁材といった誘電体の隔離層３０５で覆われる。誘電体層３０５は、ギャップを覆う隣接ゲートから隔離するため、ゲート電極３０４ｘの側壁を覆う。ゲート電極の側壁にある隔離層３０５の厚さは、１つの実施例において１００ｎｍ未満である。最小特性サイズＦを持つ実施例において、この厚さは、好ましくは０．１Ｆ未満である。一般的に、隔離層の厚さはできるだけ小さく、実質的にはゲート電極３０４ｘの長さ未満である。
【００５５】
図２４Ｅで示されているとおり、ゲート電極３０４ｘ間にゲート電極３０６ｘを形成するよう第２の多結晶珪素析出が行われる。第２の多結晶珪素析出は、ギャップを効果的に埋めるような、化学蒸着法、もしくは他の技術を用いて実施できる。図で示すとおり、ゲート電極３０６ｘは、ゲート電極３０４ｘと同じ高さを持つ。１つの実施例において、電極は同一の高さでない。実施例において、他の平坦化技術のための化学機械研磨技術を用いることができる。
【００５６】
ゲート電極３０４ｘおよび３０６ｘは、当該技術で知られているとおり、導電率を向上させるため、シリサイドもしくは金属の上部層を含む。
【００５７】
最後に、図２４Ｆで示すとおり、底部酸化物層３０１、電荷トラップ層３０２、上部酸化物層３０３、多結晶層を含む電荷保存構造のパターニングを行い、基板３００の注入領域を露出させるためエッチングを行い、ソース端子３０７およびドレーン端子３０８を形成するため、端子場所にｎ型不純物が注入される。図２４Ａ〜２４Ｆのプロセスステップの結果、図１０で示すようなマルチゲートメモリセルが実施される。本質的に、このメモリセルアレイを実行するために同一のステップシーケンスが適用できる。同様に、当該技術分野で既知の技術を用いて、構造に対する変形が即座に実施できる。
【００５８】
図２５は、メモリセルのソース端子３１７およびドレーン端子３１８に対する注入領域において、底部酸化物層３０１、電荷トラップ層３０２、上部酸化物層３０３が除去されないプロセスの実施例のステップを示す。これにより、図２４Ｆのステップの代替法として注入手順が改造されるため、電荷トラップ構造を実施するために用いられる材料層を通して注入が行われる。
【００５９】
図２６Ａ〜２６Ｄは、図２２のマルチゲートメモリセルと同様のマルチゲートメモリセルを製造するための方法の１つを示す。前と同じようにこのプロセスは図２４Ａ〜２４Ｂで示されるよう開始され、半導体基板３００を準備する。マルチゲートメモリセルが実施される基板の範囲において、底部酸化物層３０１と、電荷トラップ層３０２と、上部酸化物層３０３とが形成される。図２６Ａは、図２２に示されるような、メモリセルの偶数番号のゲート下部の保存場所を持つメモリセルを実施するためのプロセスの次のステップを示す。図２６Ａ〜２６Ｄのプロセスにおいて、図２４Ｃで行ったような上部酸化物３０３を停止することなく図２４Ｂの構造がパターニングされ、エッチングされる。むしろ、このエッチングは、電荷保存場所を形成するために用いられる材料（３０１，３０２，３０３）層を通して基板３００まで進み、多結晶制御ゲート下部の電荷保存場所を含め、多層スタック３５１〜３５６を残しておく。図２６Ｂで示されるステップにおいて、二酸化珪素といった絶縁体３４０層が形成され、多層スタック３５１〜３５６を隔離し、スペース３４１〜３４７にゲート誘電体をもたらす。図２６Ｃに示されるステップは、スペース３４１〜３４７を多結晶珪素で充填するステップを含む。図２６Ｄで示されるステップにおいて、メモリセルを完了するため、ソースおよびドレーン注入３４９，３５０が端子場所で行われる。
【００６０】
図２７は、本発明の１つの実施例による集積回路の単純化したブロック図である。集積回路４５０は、半導体基板上で、マルチゲート局在電荷トラップメモリセルを用いて実施されるメモリアレイ４００を含む。行デコーダ４０１は複数のワードライン４０２と、マルチゲートメモリセルに対する選択ゲートラインに結合され、メモリアレイ４００の行に沿って配置される。列デコーダ４０３は、ソース・ドレーン電圧を供給し、アレイ４００のマルチゲートメモリセルからデータを読み込むため、メモリアレイ４００の列に沿って配置される複数ビットライン４０４に結合される。アドレスは、バス４０５上において、列デコーダ４０３および行デコーダ４０１に供給される。ブロック４０６の感度増幅器およびデータ入力構造は、データバス４０７を経由して列デコーダ４０３に結合される。データは、集積回路４５０の入出力ポートから、あるいは集積回路４５０に対する他の内部もしくは外部のデータ源から、ブロック４０６のデータ入力構造まで、データ入力ライン４１１を経由して供給される。データは、ブロック４０６の感度増幅器から集積回路４５０の入出力ポートまで、あるいは集積回路４５０に対する他の内部もしくは外部のデータ目的場所まで、データ出力ライン４１２を経由して供給される。
【００６１】
バイアス配置状態機械４０９を用いるこの例で実施される制御装置は、読み込み、プログラム、消去、消去確認、プログラム確認電圧といったバイアス配置供給電圧４０８の利用を制御する。この制御装置は、当該技術分野で既知の特殊目的論理回路を用いて実施できる。代替実施例において、この制御装置は、汎用プロセッサを備えるが、このプロセッサは、同一の集積回路上で実施され、装置の作動を制御するためのコンピュータプログラムを実行する。さらに他の実施例において、制御装置に実施するため、特殊目的論理回路と汎用プロセッサを組み合わせたものを用いる。
【００６２】
図２８は、２つの制御ゲート５０１，５０２を持つセルに対する、各制御ゲート下部に２つのデータ保存場所を持つ実施例を示す。示されたセルは、メモリセル用のソース・ドレーンとして機能するｎ型端子５０３およびｎ型端子５０４を持つ半導体基板５００を備える。４ビット用電荷保存場所が示されているが、ここでビット１−１およびビット１−２は制御ゲート５０１下部にあり、ビット２−１および２−２は制御ゲート５０２下部にある。バイアス電圧Ｖｇ1およびＶｇ2はそれぞれ、ゲート５０１および５０２に印加される。実施例において、１を超えるビットは、メモリセルの各ゲート下部の２つの保存場所のそれぞれに保存できる。どちらの端子がメモリセルに対してソースの機能を果たすか、どちらの端子がドレーンの機能を果たすかに応じて、バイアス電圧Ｖｓは端子５０３，５０４の１つに印加され、バイアス電圧Ｖｄは端子５０４，５０３の他方に印加される。バイアス電圧Ｖｂは基板５００に印加される。バイアス配置は、電荷保存場所におけるデータのプログラム、消去、読み込みのために適用される。
【００６３】
図２９および３０は、特定ゲート下部の保存場所を消去するための代替バイアス配置を示す。図２９のバイアス配置において、この例では約８ボルトの正のゲート電圧Ｖｇ1をゲート５０１に印加し、約０ボルトをゲート５０２に印加し、約−１０ボルトをソース端子５０３、ドレーン端子５０４、基板５００のそれぞれに印加することで、（記号５０５で示される）ファウラー・ノルトドハイムＦＮトンネル効果が基板５００と、ゲート５０１下部の電荷保存場所との間に誘起される。ＦＮトンネル効果により、セルのしきい値電圧が上昇し、高しきい値消去状況が確立される。図３０のバイアス配置において、この例では約−８ボルトの負のゲート電圧Ｖｇ1をゲート５０１に印加し、約０ボルトをゲート５０２に印加し、約１０ボルトを基板５００に印加する一方、ソース端子５０３およびドレーン端子５０４のそれぞれを浮かせることで、（記号５０６で示される）ＦＮトンネル効果がゲート５０１と、ゲート５０１下部の電荷保存場所との間に誘起される。ＦＮトンネル効果により、セルのしきい値電圧が上昇し、高しきい値消去状況が確立される。
【００６４】
図２９および３０の消去バイアス配置と同様の消去バイアス配置と組み合わせて用いるのに適した、メモリセルの各ゲート下部の２つの電荷保存場所をプログラムするためのバイアス配置が、熱正孔注入をベースにした図３１〜３４で示されている。図３１で示されているとおり、図で示されているバイアス配置と同様のバイアス配置を用いて熱正孔注入を行うことでビット１−１がプログラムできるが、ここで、ゲート５０１はＶｇ1＝−５ボルトを受け入れ、ゲート５０２はＶｇ2＝＋１０ボルトを受け入れ、端子５０３はＶｓ＝＋５ボルトを受け入れ、端子５０４はＶｄ＝０ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０２における比較的高い電圧のためゲート５０２下部に反転５１０が誘起される。さらに、端子５０３として機能するｎ+注入領域に隣接するチャネル領域に誘起される熱正孔は、記号５１１で示されるとおり、電荷保存構造に注入され、電子を置き換え、ビット１−１に対する電荷保存場所のメモリセルのしきい値を低下させる。
【００６５】
図３２で示されているとおり、図で示されているバイアス配置と同様のバイアス配置を用いて熱正孔注入を行うことでビット1−２がプログラムできるが、ここで、ゲート５０１はＶｇ1＝−５ボルトを受け入れ、ゲート５０２はＶｇ2＝＋１０ボルトを受け入れ、端子５０３はＶｓ＝０ボルトを受け入れ、端子５０４はＶｄ＝＋５ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０２における比較的高い電圧のためゲート５０２下部に反転５１２が誘起される。さらに、反転領域５１２に隣接するチャネル領域に誘起される熱正孔は、記号５１３で示されるとおり、電荷保存構造に注入され、電子を置き換え、ビット1−２に対する電荷保存場所のメモリセルのしきい値を低下させる。
【００６６】
図３３で示されているとおり、図で示されているバイアス配置と同様のバイアス配置を用いて熱正孔注入を行うことでビット２−１がプログラムできるが、ここで、ゲート５０１はＶｇ1＝＋１０ボルトを受け入れ、ゲート５０２はＶｇ2＝−５ボルトを受け入れ、端子５０３はＶｓ＝＋５ボルトを受け入れ、端子５０４はＶｄ＝０ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０１における比較的高い電圧のためゲート５０１下部に反転５１４が誘起される。さらに、反転領域５１４に隣接するチャネル領域に誘起される熱正孔は、記号５１５で示されるとおり、電荷保存構造に注入され、電子を置き換え、ビット２−１に対する電荷保存場所のメモリセルのしきい値を低下させる。
【００６７】
図３４で示されているとおり、図で示されているバイアス配置と同様のバイアス配置を用いて熱正孔注入を行うことでビット２−２がプログラムできるが、ここで、ゲート５０１はＶｇ1＝＋１０ボルトを受け入れ、ゲート５０２はＶｇ2＝−５ボルトを受け入れ、端子５０３はＶｓ＝０ボルトを受け入れ、端子５０４はＶｄ＝＋５ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０１での比較的高い電圧のためゲート５０１下部に反転５１６が誘起される。さらに、端子５０４として機能するｎ+注入領域に隣接するチャネル領域に誘起される熱正孔は、記号５１７で示されるとおり、電荷保存構造に注入され、電子を置き換え、ビット２−２に対する電荷保存場所のメモリセルのしきい値を低下させる。
【００６８】
図２９および３０の消去バイアス配置と同様の消去バイアス配置と組み合わせて用いるのに適した、メモリセルの各ゲート下部の２つの電荷保存場所を読み込むためのバイアス配置と、図３１〜３４のプログラムバイアス配置と同様のプログラムバイアス配置とが、図３５〜３８で示されている。図３５で示されているとおり、図で示されている反転読み込みバイアス配置と同様の反転読み込みバイアス配置を用いてビット1−１の読み込みができるが、ここで、ゲート５０１はＶｇ1＝２ボルトを受け入れ、ゲート５０２はＶｇ2＝＋１０ボルトを受け入れ、端子５０３はＶｓ＝０ボルトを受け入れ、端子５０４はＶｄ＝＋２ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０２における比較的高い電圧のためゲート５０２下部に反転５１０が誘起される。この反転読み込みバイアス配置に対するメモリセルのしきい値は、ビット１−１の場所に保存された電荷で決まる。ビット１−１における電荷保存場所が高しきい値状態を確立して消去されると、読み込みバイアス配置下部で電流は流れない。それに代わり、ビット１−１における電荷保存場所が低しきい値状態を確立してプログラムされると、読み込みバイアス配置下部でメモリセルのチャネルを通して電流が流れる。
【００６９】
図３６で示されているとおり、図示されている反転読み込みバイアス配置と同様の反転読み込みバイアス配置を用いてビット1−２の読み込みができるが、ここで、ゲート５０１はＶｇ1＝＋２ボルトを受け入れ、ゲート５０２はＶｇ2＝＋１０ボルトを受け入れ、端子５０３はＶｓ＝＋２ボルトを受け入れ、端子５０４はＶｄ＝０ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０２における比較的高い電圧のためゲート５０２下部に反転５１２が誘起される。ビット１−２における電荷保存場所が高しきい値状態を確立して消去されると、読み込みバイアス配置下部で電流は流れない。それに代わり、ビット１−２における電荷保存場所が低しきい値状態を確立してプログラムされると、読み込みバイアス配置下部でメモリセルのチャネルを通して電流が流れる。
【００７０】
図３７で示されているとおり、図示されている反転読み込みバイアス配置と同様の反転読み込みバイアス配置を用いてビット２−１の読み込みができるが、ここで、ゲート５０１はＶｇ1＝＋１０ボルトを受け入れ、ゲート５０２はＶｇ2＝＋２ボルトを受け入れ、端子５０３はＶｓ＝０ボルトを受け入れ、端子５０４はＶｄ＝＋２ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０１における比較的高い電圧のためゲート５０１下部に反転５１４が誘起される。ビット２−１における電荷保存場所が高しきい値状態を確立して消去されると、読み込みバイアス配置下部で電流は流れない。それに代わり、ビット２−１における電荷保存場所が低しきい値状態を確立してプログラムされると、読み込みバイアス配置下部でメモリセルのチャネルを通して電流が流れる。
【００７１】
図３８で示されているとおり、図示されている反転読み込みバイアス配置と同様の反転読み込みバイアス配置を用いてビット２−２の読み込みができるが、ここで、ゲート５０１はＶｇ1＝＋１０ボルトを受け入れ、ゲート５０２はＶｇ2＝＋２ボルトを受け入れ、端子５０３はＶｓ＝＋２ボルトを受け入れ、端子５０４はＶｄ＝０ボルトを受け入れ、基板はＶｂ＝０ボルトを受け入れる。バイアス配置により、ゲート５０１における比較的高い電圧のためゲート５０１下部に反転５１６が誘起される。ビット２−２における電荷保存場所が高しきい値状態を確立して消去されると、読み込みバイアス配置下部で電流は流れない。それに代わり、ビット２−２における電荷保存場所が低しきい値状態を確立してプログラムされると、読み込みバイアス配置下部でメモリセルのチャネルを通して電流が流れる。
【００７２】
２つのゲートと、各ゲートに関連付けられた２つの保存場所とを持つ図２８のセル構造は、図３９に示す実施例に拡張されるが、これはＮ個のゲートを持つものであり、Ｎは２よりも大きい。図３９のマルチゲートメモリセルは、ｐ型不純物を持つ半導体本体６００内に形成される。Ｎ型端子６０１，６０２は、マルチゲートメモリセルに対するソースおよびドレーンとして機能する。上部誘電体６０５、電荷トラップ誘電体６０６、底部誘電体６０７を備える電荷保存構造は、端子６０１，６０２間の連続チャネル領域上にある。６０３−１から６０３−Ｎの制御ゲートは、電荷保存構造とチャネル領域との上にある。示された実施例によれば、６０３−１から６０３−Ｎの制御ゲートのそれぞれに関連付けられた２つの電荷保存場所がある。これにより、図示したとおり、電荷保存場所６０４−１−１および６０４−１−２はゲート６０３−１に関連付けられている。電荷保存場所６０４−２−１および６０４−２−２はゲート６０３−２に関連付けられている。電荷保存場所６０４−３−１および６０４−３−２はゲート６０３−３に関連付けられている。電荷保存場所６０４−４−１および６０４−４−２はゲート６０３−４に関連付けられている。電荷保存場所６０４−５−１および６０４−５−２はゲート６０３−５に関連付けられている。電荷保存場所６０４−６−１および６０４−６−２はゲート６０３−６に関連付けられている。電荷保存場所６０４−（Ｎ−１）−１および６０４−（Ｎ−１）−２はゲート６０３−Ｎ−１に関連付けられている。電荷保存場所６０４−Ｎ−１および６０４−Ｎ−２はゲート６０３−Ｎに関連付けられている。メモリセルに関連付けられた回路は、電荷保存場所に保存されたデータのプログラム、消去、読み込みのためのバイアス電圧を印加する。バイアス電圧は、制御ゲート６０３−１から６０３−Ｎにおいて、Ｖｇ1からＶｇNをそれぞれ含む。バイアス電圧は、端子６０１に印加されるＶｓと、端子６０２に印加されるＶｄとを含む。最後に、バイアス電圧は、半導体本体６００に印加されるＶｂを含む。半導体本体６００は、上述の実施例において大型半導体基板の隔離領域を備える。
【００７３】
図３９のメモリセルの消去、プログラム、読み込みのための代表的なバイアス配置は、図４０〜４５を参照しながら説明される。
【００７４】
代替消去バイアス配置は図４０および４１に示される。図４０において、マルチゲートメモリセルの選択されたデータ下部の電荷保存場所を消去するため、正のゲート電圧ＦＮトンネル効果バイアス配置が用いられる。これにより、図４０に示されたバイアス配置により、選択されたゲート６０３−１，６０３−３，６０３−４，６０３−６，６０３−Ｎ−１，６０３−Ｎは、約＋８ボルトのＶｇ1，Ｖｇ3，Ｖｇ4，Ｖｇ6，Ｖｇ(N-1)，ＶｇN、約０ボルトのＶｇ2およびＶｇ5、約−１０ボルトのＶｓ，Ｖｄ，Ｖｂを印加することで消去される。このバイアス配置は、選択ゲート６０３−１，６０３−３，６０３−４，６０３−６，６０３−Ｎ−１，６０３−Ｎ下部の記号６１０−１，６１０−３，６１０−４，６１０−６，６１０−Ｎ−１，６１０−Ｎで示されるとおり、基板から電荷保存構造まで電子トンネル効果を誘起する。電子トンネル効果により、各選択ゲートに関連付けられた両保存場所に対する目標消去しきい値状態にしきい値電圧の上昇をもたらす。未選択ゲート６０３−２および６０３−５は約０ボルトのゲート電圧を受け入れるが、これは、未選択メモリセルのあらかじめ確立されたしきい値状態を大きく妨害するほどの電子トンネル効果を誘起するには不十分なものである。
【００７５】
図４１は、図４０のバイアス配置の代替としてのマイナスのゲート電圧ＦＮトンネル効果を示す。図４０に示されたバイアス配置により、選択されたゲート６０３−１，６０３−３，６０３−４，６０３−６，６０３−Ｎ−１，６０３−Ｎは、約−８ボルトのＶｇ1，Ｖｇ3，Ｖｇ4，Ｖｇ6，Ｖｇ(N-1)，ＶｇN、約０ボルトのＶｇ2およびＶｇ5、約＋１０ボルトのＶｓ，Ｖｄ，Ｖｂを印加することで消去される。このバイアス配置は、記号６１１−１，６１１−３，６１１−４，６１１−６，６１１−Ｎ−１，６１１−Ｎで示されるとおり、選択ゲート６０３−１，６０３−３，６０３−４，６０３−６，６０３−Ｎ−１，６０３−Ｎから電荷保存構造まで電子トンネル効果を誘起する。電子トンネル効果により、各選択ゲートに関連付けられた両保存場所に対する目標消去しきい値状態にしきい値電圧の上昇がもたらされる。未選択ゲート６０３−２および６０３−５は約０ボルトのゲート電圧を受け入れるが、これは、未選択メモリセルのあらかじめ確立されたしきい値状態を大きく妨害するほどの電子トンネル効果を誘起するには不十分なものである。
【００７６】
図４２および４３は、図３９のメモリセルに対する帯域対帯域トンネル効果誘起熱正孔注入による右側・左側プログラムを示す。左側の保存場所、例えばゲート６０３−５下部の保存場所６０４−５−１をプログラムするためには、図４２に示されたバイアス配置が用いられる。図４２のバイアス配置によれば、未選択ゲート６０３−１から６０３−４および６０３−６から６０３−Ｎは約＋１０ボルトといった高電圧を受け入れるが、選択ゲート６０３−５は約−５ボルトのＶｇ5を受け入れる。端子６０１は約＋５ボルトに等しいＶｓを受け入れ、端子６０２は約０ボルトに等しいＶｄを受け入れる。同様に、基板は約０ボルトのＶｂを受け入れる。未選択ゲートにおける比較的高い電圧により、反転領域６１５および６１６が誘起され、これが端子６０１および６０２を、ゲート６０３−５下部のチャネル領域に結合する。記号６１７で示された帯域対帯域トンネル効果誘起熱正孔は、制御ゲート６０３−５下部の反転領域６１５の縁部で誘起され、電荷保存場所６０４−５−１に注入されるが、これは、目標プログラム状態に選択ゲート６０３−５と関連付けられた左側保存場所のしきい値電圧を低下させるには十分なものである。
【００７７】
図４３は、選択ゲートに関連付けられた右側保存場所をプログラムするためのバイアス配置を示す。右側の保存場所、例えばゲート６０３−３下部の保存場所６０４−３−２をプログラムするためには、図４３に示されたバイアス配置が用いられる。図４３のバイアス配置によれば、未選択ゲート６０３−１から６０３−２および６０３−４から６０３−Ｎは約＋１０ボルトといった高電圧を受け入れるが、選択ゲート６０３−３は約−５ボルトのＶｇ3を受け入れる。端子６０１は約０ボルトに等しいＶｓを受け入れ、端子６０２は約＋５ボルトに等しいＶｄを受け入れる。同様に、基板は約０ボルトのＶｂを受け入れる。未選択ゲートにおける比較的高い電圧により、反転領域６２５および６２６が誘起され、これが端子６０１および６０２を、ゲート６０３−３下部のチャネル領域に結合する。記号６２７で示された帯域対帯域トンネル効果誘起熱正孔は、制御ゲート６０３−３下部の反転領域６２６の縁部で誘起され、電荷保存場所６０４−３−２に注入されるが、これは、目標プログラム状態に選択ゲート６０３−３と関連付けられた右側保存場所のしきい値電圧を低下させるには十分なものである。
【００７８】
図４４および４５は、図３９のメモリセルに対する左側・右側反転読み込みバイアス配置を示す。左側の保存場所、例えばゲート６０３−５下部の保存場所６０４−５−１を読み込むためには、図４４に示されたバイアス配置が用いられる。図４４のバイアス配置によれば、未選択ゲート６０３−１から６０３−４および６０３−６から６０３−Ｎは約＋１０ボルトといった高電圧を受け入れるが、選択ゲート６０３−５は約＋２ボルトのＶｇ5を受け入れる。端子６０１は約０ボルトに等しいＶｓを受け入れ、端子６０２は約＋２ボルトに等しいＶｄを受け入れる。同様に、基板は約０ボルトのＶｂを受け入れる。未選択ゲートにおける比較的高い電圧により、反転領域６３５および６３６が誘起され、これが端子６０１および６０２を、ゲート６０３−５下部のチャネル領域に結合する。電荷保存場所６０４−５−１が（消去された）高しきい値状態を持つ場合、端子６０１および６０２の間で電流がブロックされる。それに代わり、電荷保存場所６０４−５−１が（プログラムされた）低しきい値状態を持つ場合、端子６０１および６０２の間で電流が流れる。電荷保存場所６０４−５−１に保存されたデータを示すため、電流を検知することが可能である。
【００７９】
左側の保存場所、例えばゲート６０３−３下部の保存場所６０４−３−２を読み込むためには、図４５に示されたバイアス配置が用いられる。図４５のバイアス配置によれば、未選択ゲート６０３−１、６０３−２および６０３−４から６０３−Ｎは約＋１０ボルトといった高電圧を受け入れるが、選択ゲート６０３−３は約＋２ボルトのＶｇ5を受け入れる。端子６０１は約＋２ボルトに等しいＶｓを受け入れ、端子６０２は約０ボルトに等しいＶｄを受け入れる。同様に、基板は約０ボルトのＶｂを受け入れる。未選択ゲートにおける比較的高い電圧により、反転領域６４５および６４６が誘起され、これが端子６０１および６０２を、ゲート６０３−３下部のチャネル領域に結合する。電荷保存場所６０４−３−２が（消去された）高しきい値状態を持つ場合、端子６０１および６０２の間で電流がブロックされる。それに代わり、電荷保存場所６０４−３−２が（プログラムされた）低しきい値状態を持つ場合、端子６０１および６０２の間で電流が流れる。電荷保存場所６０４−３−２に保存されたデータを示すため、電流を検知することが可能である。
【００８０】
図４６〜５２は、図１１で示されるマルチゲートセルに対する記号を用いてここで説明するマルチゲートメモリセルのアレイレイアウトの代表的実施例を図示したものである。示されたアレイレイアウトは、セル毎の単ビットで、セル実施例毎に複ビットで用いることができるが、上で詳細に論じたとおり、各制御ゲートと関連付けられた各保存場所に１を超えるビットが保存される実施例を含む。
【００８１】
図４６は、第１のレイアウト実施例を示すが、ここで、図１８に示される構造を持つマルチゲートメモリセル７００〜７０６はビットラインＢＬN-3からＢＬN+3で配置される。ワードラインは、マルチゲートメモリセルの対応ゲートに対してバイアス電圧Ｖｇ1からＶｇNを並列で供給するよう配置される。ＢＮN-3からＢＬN+3のビットラインは、選択ゲート７１０〜７１６をそれぞれ通してマルチゲートメモリセル７００〜７０６の底部端子にバイアス電圧ＶｓおよびＶｄの内の１つを供給するよう配置される。選択ゲート７１０〜７１６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ２を保持するゲートを持つ。さらに、ＢＮN-3からＢＬN+3のビットラインは、選択ゲート７２０〜７２６をそれぞれ通してマルチゲートメモリセル７００〜７０６の上部端子にバイアス電圧ＶｓおよびＶｄの内の他の１つを供給するよう配置される。選択ゲート７２０〜７２６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ１を保持するゲートを持つ。ＢＬN-3からＢＬN+3のビットラインは、典型的には、集積回路上の金属層を用いて実施され、接触バイア７１８および７２８といった接触バイアを用いて選択ゲート７１０〜７１６もしくは７２０〜７２６のソースもしくはドレーン端子に結合される。示されたアレイレイアウトにおいて、マルチゲートメモリセル７０６は、選択ゲート７１６および７２６を通してビットラインＢＬN+3およびＢＬN+2にそれぞれ結合される。マルチゲートメモリセル７０５は、選択ゲート７１５および７２５を通してビットラインＢＬN+1およびＢＬN+2にそれぞれ結合される。マルチゲートメモリセル７０４は、選択ゲート７１４および７２４を通してビットラインＢＬN+1およびＢＬNにそれぞれ結合される。マルチゲートメモリセル７０３は、選択ゲート７１３および７２３を通してビットラインＢＬN-1およびＢＬNにそれぞれ結合される。マルチゲートメモリセル７０２は、選択ゲート７１２および７２２を通してビットラインＢＬN-1およびＢＬN-2にそれぞれ結合される。マルチゲートメモリセル７０１は、選択ゲート７１１および７２１を通してビットラインＢＬN-3およびＢＬN-2にそれぞれ結合される。マルチゲートメモリセル７００は、選択ゲート７１０および７２０を通してビットラインＢＬN-3およびＢＬN-4（図示されていない）にそれぞれ結合される。図４６の実施例において、マルチゲートメモリセルは並列配置され、単体マルチゲートメモリセルのアレイ内のビットラインへの接続は２つの選択ゲートで制御される。２つの隣接並列セルのソースはともに結合されるとともに、単ビットラインに結合される。同様に、２つの隣接並列セルのドレーンはともに結合されるとともに、単ビットラインに結合される。
【００８２】
図４７は、他のレイアウト実施例を示すが、ここで、図１８で示される構造を持つマルチゲートメモリセル７００〜７０６はビットラインＢＬN-3からＢＬN+3で配置される。ワードラインは、マルチゲートメモリセルの対応ゲートに対してバイアス電圧Ｖｇ1からＶｇNを並列で供給するよう配置される。ＢＮN-3からＢＬN+3のビットラインは、選択ゲート７２０〜７２６を通してマルチゲートメモリセル７００〜７０６の上部端子にバイアス電圧Ｖｄを供給するよう配置される。さらに、埋め込まれたドープ領域もしくは金属層で実施される水平ソースライン７１９は、選択ゲート７１０〜７１６を通してマルチゲートメモリセル７００〜７０６の底部端子にバイアス電圧Ｖｓを供給するよう配置される。選択ゲート７１０〜７１６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ２を保持するゲートを持つ。ＢＬN-3からＢＬN+3のビットラインは、典型的には、集積回路上の金属層を用いて実施され、接触バイア７２８といった接触バイアを用いて選択ゲート７２０〜７２６のドレーン端子に結合される。示されたアレイレイアウトにおいて、マルチゲートメモリセル７０６は、選択ゲート７１６および７２６を通してビットラインＢＬN+3およびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７０５は、選択ゲート７２５を通してビットラインＢＬN+2およびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７０４は、選択ゲート７２４を通してビットラインＢＬN+1およびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７０３は、選択ゲート７２３を通してビットラインＢＬNおよびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７０２は、選択ゲート７２２を通してビットラインＢＬN-1およびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７０１は、選択ゲート７２１を通してビットラインＢＬN-2およびソースライン７１９にそれぞれ結合される。マルチゲートメモリセル７００は、選択ゲート７２０を通してビットラインＢＬN-3およびソースライン７１９にそれぞれ結合される。図４７の実施例において、セクタ内の全並列セルのソースはともに結合されるとともに、ビットライン方向に対して直交する水平ソースラインに結合される。各マルチゲートメモリセルのドレーンは単ビットラインに結合されるが、このビットラインは隣接するビットラインと共有されない。
【００８３】
図４８は、図４６のレイアウトと同様の、他のレイアウト実施例を示す。図４８の実施例において、選択ゲート７２０〜７２６および７１０〜７１６は、１つのマルチゲートメモリセルだけが同時に１つのビットラインに接続できる復号機能を供給するよう配置される。特に、選択ゲート７２１，７２３，７２５は、制御信号ＳＬＧ１に結合されたゲート端子をもち、選択ゲート７２０，７２２，７２４，７２６は、制御信号ＳＬＧ２に結合されたゲートを持つ。同様に、選択ゲート７１１,７１３,７１５は、制御信号ＳＬＧ４に結合されたゲート端子をもち、選択ゲート７１０,７１２,７１４,７１６は、制御信号ＳＬＧ３に結合されたゲートを持つ。その他の場合、この配置は、図４６で説明された配置と同様のものである。図４８の実施例において、ビットラインの単マルチゲートメモリセルへの接続は２つの選択ゲートで制御される。２つの隣接並列セルのソースはともに結合されるとともに、単ビットラインに結合される。同様に、２つの隣接並列セルのドレーンはともに結合されるとともに、単ビットラインに結合される。選択ゲートは、隣接並列セルが共有ビットラインに対して同時接続されないよう制御される。
【００８４】
図４９は、第１のレイアウト実施例を示すが、ここで、図２０で示される構造を持つマルチゲートメモリセル７４０〜７４６はビットラインＢＬN-3からＢＬN+3で配置される。ワードラインは、マルチゲートメモリセルの対応ゲートに対してバイアス電圧Ｖｇ1からＶｇNを並列で供給するよう配置される。ＢＮN-3からＢＬN+3のビットラインは、マルチゲートメモリセル７４０〜７４６の上部端子にバイアス電圧ＶｓおよびＶｄの内の１つを供給するよう配置される。マルチゲートメモリセルの上部制御ゲート７５０〜７５６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ１を保持する。さらに、ＢＮN-3からＢＬN+3のビットラインは、マルチゲートメモリセル７４０〜７４６の底部端子にバイアス電圧ＶｓおよびＶｄの他の１つを供給するよう配置される。底部制御ゲート７６０〜７６６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ２を保持する。ＢＬN-3からＢＬN+3のビットラインは、典型的には、集積回路上の金属層を用いて実施され、接触バイア７４８および７４９といった接触バイアを用いて選択ゲート７１０〜７１６もしくは７２０〜７２６のソースもしくはドレーン端子に結合される。示されたアレイレイアウトにおいて、マルチゲートメモリセル７４６は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+3およびＢＬN+2にそれぞれ結合される。マルチゲートメモリセル７４５は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+1およびＢＬN+2にそれぞれ結合される。マルチゲートメモリセル７４４は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+1およびＢＬNにそれぞれ結合される。マルチゲートメモリセル７４３は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-1およびＢＬNにそれぞれ結合される。マルチゲートメモリセル７４２は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-1およびＢＬN-2にそれぞれ結合される。マルチゲートメモリセル７４１は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-3およびＢＬN-2にそれぞれ結合される。マルチゲートメモリセル７４０は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-3およびＢＬN-4（図示されていない）にそれぞれ結合される。各セルの上部および底部制御ゲートは、それに関連付けられた保存場所を低しきい値状態に維持するため作動され、これにより図４６のアレイの実施例における選択ゲート７１０〜７１６および７２０〜７２６と同様の選択ゲートの代わりに用いることができるようになる。図４９の実施例において、マルチゲートメモリセルは並列配置され、単体マルチゲートメモリセルのアレイ内のビットラインへの接続は２つの選択ゲートで制御される。２つの隣接並列セルのソースはともに結合されるとともに、単ビットラインに結合される。同様に、２つの隣接並列セルのドレーンはともに結合されるとともに、単ビットラインに結合される。
【００８５】
図５０は、第１のレイアウト実施例を示すが、ここで、図２０で示される構造を持つマルチゲートメモリセル７４０〜７４６はビットラインＢＬN-3からＢＬN+3で配置される。ワードラインは、マルチゲートメモリセルの対応ゲートに対してバイアス電圧Ｖｇ1からＶｇNを並列で供給するよう配置される。ＢＮN-3からＢＬN+3のビットラインは、マルチゲートメモリセル７４０〜７４６の上部端子にバイアス電圧Ｖｄを供給するようそれぞれ配置される。マルチゲートメモリセルの上部制御ゲート７５０〜７５６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ１を保持する。さらに、埋め込まれたドープ領域もしくは金属層で実施される水平ソースライン７６９は、マルチゲートメモリセル７４０〜７４６の底部端子にバイアス電圧Ｖｓを供給するよう配置される。底部制御ゲート７６０〜７６６は、ワードラインと並列配置されたバイアスラインに結合され制御信号ＳＬＧ２を保持する。ＢＬN-3からＢＬN+3のビットラインは、典型的には、集積回路上の金属層を用いて実施され、接触バイア７５８といった接触バイアを用いてマルチゲートメモリセルのドレーン端子に結合される。示されたアレイレイアウトにおいて、マルチゲートメモリセル７４６は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+3およびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４５は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+2およびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４４は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN+1およびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４３は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬNおよびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４２は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-1およびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４１は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-2およびソースライン７６９にそれぞれ結合される。マルチゲートメモリセル７４０は、上部および底部制御ゲートの信号ＳＧＬ１およびＳＬＧ２に応じて、ビットラインＢＬN-3およびソースライン７６９にそれぞれ結合される。各セルの上部および底部制御ゲートは、それに関連付けられた保存場所を低しきい値状態に維持するため作動され、これにより図４７のアレイの実施例における選択ゲート７１０〜７１６および７２０〜７２６と同様の選択ゲートの代わりに用いることができるようになる。図５０の実施例において、セクタ内の全並列セルのソースはともに結合されるとともに、ビットライン方向に対して直交する水平ソースラインに結合される。各マルチゲートメモリセルのドレーンは単ビットラインに結合されるが、このビットラインは隣接するビットラインと共有されない。
【００８６】
図５１は、図４６で示されるセクタと同様に、マルチゲートメモリセルの複数セクタを備えるメモリブロックのレイアウトを示す。このレイアウトは、図４７〜５０に示されたセクタ構造に対しても同様に用いることができる。図５１において、第１のセクタ８００および第２のセクタ８０１が示されている。第１セクタ８００および第２セクタ８０１は、それらの間にある接点８０２，８０３，８０４，８０５を共有する。第１セクタ８００は、同一のレイアウトを持つ、その上にあるセクタと接点８０６，８０７，８０８を共有する。同様に、第２セクタは、同一のレイアウトを持つ、その上にあるセクタと接点８０９，８１０，８１１を共有する。セクタは、メモリブロックを形成するよう繰り返され、ブロックは集積回路上に大型アレイを形成するよう繰り返される。他の実施例において、第１セクタ８００および第２セクタ８０１は、共有接点周りにおいて鏡像様式で配置できる。図５１に示す複数のメモリブロックを含むアレイは、図２７で示される高密度メモリ装置で用いられる。
【００８７】
図４６〜４８および５１で示される実施例において、各選択ゲート対の間には１つのマルチゲートメモリセルしかないが、他の実施例では選択ゲート間で１を超えるマルチゲートメモリセルを含む。同様に、図４８および４９は、ビットライン、もしくは水平ソースライン内のビットラインへの接点間に単体ゲートメモリセルを並列で持つアレイを示す。他の実施例において、列内の上部マルチゲートメモリセルの上部ゲートが上部選択ゲートとして機能し、列内の底部マルチゲートメモリセルの底部ゲートが底部選択ゲートとして機能する、複数の並列マルチゲートメモリセルも可能である。
【００８８】
ここで説明した技術により、単純な工程を用いて製造可能な、セル毎に複数ビットを保存することの可能な高密度メモリが提供される。さらに、比較的低い電力でプログラムおよび消去操作が達成可能である。
【００８９】
本発明は、上で詳細を示した好ましい実施例および例を参照しながら開示されたが、これらの例は限定的な意味ではなく図解的な意味であることを意図しているものと理解すべきである。当業者がこれらの改造や組合せを即座に行うことも想定されており、この改造や組合せも本発明の考え方や請求項の適用範囲内にある。
【図面の簡単な説明】
【００９０】
【図１】従来技術の電荷トラップメモリセルの図である。
【図２】（Ａ）（Ｂ）はＦＮトンネル効果を誘起することで従来技術の電荷トラップメモリセルをプログラムするためのバイアス配置を図示したものである。
【図３】列中の選択されたセルのプログラムのためのバイアス配置を持つ並列ＮＡＮＤ構成における一連の電荷トラップメモリセルの従来技術配置を示す。
【図４】２つの制御ゲートを持つマルチゲートメモリセルを示す。
【図５】図４の概略記号と同様のマルチゲートメモリセルの概略記号である。
【図６】列中の選択セル下部の保存場所をプログラムするためのバイアス配置の、２つの制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図７】（Ａ）から（Ｄ）は列中の選択セル下部の保存場所を読み込むための各バイアス配置の、２つの制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図８】列中の選択セル下部の保存場所を消去するためのバイアス配置の、２つの制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図９】列中の選択セル下部の保存場所を消去するための代替バイアス配置の、２つの制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１０】Ｎ個の制御ゲートを持つマルチゲートメモリセルを示す。
【図１１】図４の概略記号と同様のマルチゲートメモリセルの概略記号である。
【図１２】列中の選択セル下部の保存場所をプログラムするためのバイアス配置の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１３】列中の選択セル下部の保存場所を読み込むためのバイアス配置の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１４】列中の選択セル下部の保存場所を消去するためのバイアス配置の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１５】列中の選択セル下部の保存場所を消去するための代替バイアス配置の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１６】図１４または図１５のバイアス配置を適用した、消去手順の単純化フローチャートである。
【図１７】ソース・ドレーン電圧を列中の第１および最終ゲート近傍の半導体本体に導通するための回路の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１８】ソース・ドレーン電圧を列中の第１および最終ゲート近傍の半導体本体に導通するためのゲートトランジスタの、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図１９】ソース・ドレーン電圧を列中の第１および最終ゲート近傍の半導体本体に導通するための選択ゲートに対する代替実施方法の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図２０】ソース・ドレーン電圧を列中の第１および最終ゲート近傍の半導体本体に導通するための選択ゲートに対する他の代替実施方法の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図２１】ソース・ドレーン電圧を列中の第１および最終ゲート近傍の半導体本体に導通するための代替実行回路の、Ｎ個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図２２】データ保存のための制御ゲートとして機能する列中の偶数個のゲートの、奇数Ｎ＋１個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図２３】データ保存のための制御ゲートとして機能する列中の奇数個のゲートの、奇数Ｎ＋１個の制御ゲートを並列に持つマルチゲートメモリセルを示す。
【図２４Ａ】マルチゲートメモリセルを製造するための工程を示す。
【図２４Ｂ】マルチゲートメモリセルを製造するための工程を示す。
【図２４Ｃ】マルチゲートメモリセルを製造するための工程を示す。
【図２４Ｄ】マルチゲートメモリセルを製造するための工程を示す。
【図２４Ｅ】マルチゲートメモリセルを製造するための工程を示す。
【図２４Ｆ】マルチゲートメモリセルを製造するための工程を示す。
【図２５】図２４Ａ〜２４Ｆの工程と同様の、マルチゲートメモリセルを製造するための工程のステップを示すものであり、ここでソース・ドレーン注入は電荷保存構造を通して行われる。
【図２６】（Ａ）〜（Ｄ）は図２２または図２３のマルチゲートメモリセルと同様の、マルチゲートメモリセルを製造するための工程のステップを示す。
【図２７】マルチゲートメモリセルのアレイを含む集積回路のブロック図である。
【図２８】２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図２９】選択された制御ゲートの下でデータを消去するためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３０】選択された制御ゲートの下でデータを消去するための代替バイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３１】第１の制御ゲート下部の左側ビット１−１をプログラムするためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３２】第１の制御ゲート下部の右側ビット１−２をプログラムするためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３３】第２の制御ゲート下部の左側ビット２−１をプログラムするためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３４】第２の制御ゲート下部の右側ビット２−２をプログラムするためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３５】第１の制御ゲート下部の左側ビット１−１を読み込むためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３６】第１の制御ゲート下部の右側ビット１−２を読み込むためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３７】第２の制御ゲート下部の左側ビット２−１を読み込むためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３８】第２の制御ゲート下部の右側ビット２−２を読み込むためのバイアス配置の、２つの制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図３９】Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４０】選択された制御ゲートの下でデータを消去するためのバイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４１】選択された制御ゲートの下でデータを消去するための代替バイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４２】選択された制御ゲート下部の左側ビットをプログラムするためのバイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４３】選択された制御ゲート下部の右側ビットをプログラムするためのバイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４４】選択された制御ゲート下部の左側ビットを読み込むためのバイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４５】選択された制御ゲート下部の右側ビットを読み込むためのバイアス配置の、Ｎ個の制御ゲートと、各制御ゲートに関連付けられた２つの保存場所とを持つマルチゲートメモリセルを示す。
【図４６】マルチゲートメモリセルのセクタに対するレイアウトの構成図である。
【図４７】マルチゲートメモリセルのセクタに対する第１の代替レイアウトの構成図である。
【図４８】マルチゲートメモリセルのセクタに対する第２の代替レイアウトの構成図である。
【図４９】マルチゲートメモリセルのセクタに対する第３の代替レイアウトの構成図である。
【図５０】マルチゲートメモリセルのセクタに対する第４の代替レイアウトの構成図である。
【図５１】複数セクタを含む、マルチゲートメモリセルのブロックに対するレイアウトを示す。
【符号の説明】
【００９１】
１１  ゲート
１２  上部誘電体
１３  電荷トラップ材料
１４  底部誘電体
１５，１６  メモリセル用端子
１７  ドープチャネル領域
２０〜２５  ドープ領域
２７〜３０  電荷保存構造
３１〜３４  チャネル領域
５０、５１  ゲート
５２     上部誘電体
５３     電荷トラップ層
５４     底部誘電体
５５     ドープ領域端子
５７     基板
５８     チャネル領域
７０、７１  電荷保存場所
７３、７４  反転
７５     反転領域
７６     熱正孔
７７     反転領域
７８     熱正孔
１００   基板
１０１，１０２    端子
１０３   制御ゲート
１０４   電荷保存場所
１０５   上部誘電体
１０６   電荷トラップ層
１０７   底部誘電体層
１１０   電子記号
１２０   反転
１２５〜１２８    反転領域
１３０   熱正孔
１３１   熱正孔
１５０，１５１    回路
１７３   ゲート
１７４   ゲート
１８４   電荷保存場所
２０１、２０２    ゲート
２０２、２０３、２０５、２０６      端子場所
２０７、２０８    ゲート誘電体
２０９   ゲート
２１０，２１１    選択ゲート
２１２   端子場所
２１４，２１５    ゲート誘電体
２２０   選択ゲート
２２１   選択ゲート
２５０   ブロック
２５１〜２５７    ブロック
３００   半導体基板
３０１   底部酸化物層
３０２   電荷トラップ層
３０３   上部酸化物層
３０４   多結晶珪素層
３０４ｘ ゲート電極
３０５   誘電体層
３０６ｘ ゲート電極
３０７   ソース端子
３０８   ドレーン端子
３１７   ソース端子
３１８   ドレーン端子
３４０   絶縁体
３４１〜３４７    スペース
３４９，３５０    ドレーン注入
３５１〜３５６    多層スタック
４００   メモリアレイ
４０１   行デコーダ
４０２   ワードライン
４０３   列デコーダ
４０４   複数ビットライン
４０５   バス
４０６   ブロック
４０７   データバス
４０８   バイアス配置供給電圧
４０９   バイアス配置状態機械
４１１   データ入力ライン
４１２   データ出力ライン
４５０   集積回路
５００   半導体基板
５０１，５０２    制御ゲート
５０３，５０４    端子
５１２   反転領域
５１４   反転領域
６００   半導体本体
６０１，６０２    Ｎ型端子
６０３   ゲート
６０４   電荷保存場所
６０５   上部誘電体
６０６   電荷トラップ誘電体
６０７   底部誘電体
６１５   反転領域
６２５、６２６、６３５、６４５      反転領域
７００〜７０６    マルチゲートメモリセル
７１０〜７１６    選択ゲート
７１８   接触バイア
７１９   水平ソースライン
７２０〜７２６    選択ゲート
７２８   接触バイア
７４０〜７４６    マルチゲートメモリセル
７４８、７５８    接触バイア
７５０〜７５６    上部制御ゲート
７６０〜７６６    底部制御ゲート
７６９   水平ソースライン
８００、８０１    セクタ
８０２〜８１１    接点
【図１】
2006024922.tif 000003
【図２】
2006024922.tif 000004
【図３】
2006024922.tif 000005
【図４】
2006024922.tif 000006
【図５】
2006024922.tif 000007
【図６】
2006024922.tif 000008
【図７】
2006024922.tif 000009
【図８】
2006024922.tif 000010
【図９】
2006024922.tif 000011
【図１０】
2006024922.tif 000012
【図１１】
2006024922.tif 000013
【図１２】
2006024922.tif 000014
【図１３】
2006024922.tif 000015
【図１４】
2006024922.tif 000016
【図１５】
2006024922.tif 000017
【図１６】
2006024922.tif 000018
【図１７】
2006024922.tif 000019
【図１８】
2006024922.tif 000020
【図１９】
2006024922.tif 000021
【図２０】
2006024922.tif 000022
【図２１】
2006024922.tif 000023
【図２２】
2006024922.tif 000024
【図２３】
2006024922.tif 000025
【図２４Ａ】
2006024922.tif 000026
【図２４Ｂ】
2006024922.tif 000027
【図２４Ｃ】
2006024922.tif 000028
【図２４Ｄ】
2006024922.tif 000029
【図２４Ｅ】
2006024922.tif 000030
【図２４Ｆ】
2006024922.tif 000031
【図２５】
2006024922.tif 000032
【図２６】
2006024922.tif 000033
【図２７】
2006024922.tif 000034
【図２８】
2006024922.tif 000035
【図２９】
2006024922.tif 000036
【図３０】
2006024922.tif 000037
【図３１】
2006024922.tif 000038
【図３２】
2006024922.tif 000039
【図３３】
2006024922.tif 000040
【図３４】
2006024922.tif 000041
【図３５】
2006024922.tif 000042
【図３６】
2006024922.tif 000043
【図３７】
2006024922.tif 000044
【図３８】
2006024922.tif 000045
【図３９】
2006024922.tif 000046
【図４０】
2006024922.tif 000047
【図４１】
2006024922.tif 000048
【図４２】
2006024922.tif 000049
【図４３】
2006024922.tif 000050
【図４４】
2006024922.tif 000051
【図４５】
2006024922.tif 000052
【図４６】
2006024922.tif 000053
【図４７】
2006024922.tif 000054
【図４８】
2006024922.tif 000055
【図４９】
2006024922.tif 000056
【図５０】
2006024922.tif 000057
【図５１】
2006024922.tif 000058