(57)【要約】【課題】  カラー酸化膜を有する垂直トレンチの上端部に突出部がなく、該垂直トレンチへの埋込み性能を向上させた半導体記憶装置を提供する。【解決手段】  半導体記憶装置の製造方法は、半導体基板１０にトレンチ４０を形成するステップと、トレンチ４０の側壁にシリコン層５０およびバリア層６０を順次堆積するステップと、トレンチ４０の下部にマスク材料７０を充填するステップと、マスク材料７０をマスクとしてトレンチ４０の上部に堆積されたバリア層６０を除去するステップと、マスク材料７０を除去するステップと、バリア層６０をマスクとしてトレンチ４０の上部に堆積されたシリコン層５０を酸化し、カラー酸化膜８０を形成するステップと、カラー酸化膜８０をトレンチ４０の上方から異方的にエッチングするステップと、バリア層６０を除去するステップと、トレンチ４０内に導電材料９０を堆積し、トレンチキャパシタを形成するステップとを備えている。【選択図】  図１０
2006019387.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成するステップと、
前記トレンチの側壁にシリコン層およびバリア層を順次堆積するステップと、
前記トレンチの下部の前記バリア層を残存させつつ、前記トレンチの上部の前記バリア層を除去するステップと、
前記バリア層をマスクとして前記トレンチの上部に堆積された前記シリコン層を酸化し、カラー酸化膜を形成するステップと、
前記カラー酸化膜を前記トレンチの上方から異方的にエッチングするステップと、
前記バリア層を除去するステップと、
前記トレンチ内に導電材料を堆積し、トレンチキャパシタを形成するステップとを備えた半導体記憶装置の製造方法。
【請求項２】
前記シリコン層を酸化して前記カラー酸化膜を形成することによって、前記トレンチの上端部の径は該トレンチの下方の径よりも狭くなり、
前記カラー酸化膜をエッチングすることによって、前記トレンチの上端部の径は該トレンチの下方の径と等しいかまたはそれよりも広くなることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
【請求項３】
前記トレンチの側壁は、前記半導体基板の表面に対して垂直に延びていることを特徴とする請求項1または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板に形成されたトレンチと、
前記トレンチの上部側壁に形成されたカラー酸化膜であって、前記トレンチの断面において前記トレンチの上部から下部へ向かうバーズビーク形状を有するカラー酸化膜と、
前記トレンチの内部に堆積された導電材料と、を含むトレンチキャパシタを備え、
前記カラー酸化膜の形成箇所において前記導電材料を除いた場合に、前記トレンチの上端部近傍の径は、この上端部直下の径と等しいか、または、それよりも広いことを特徴とする半導体記憶装置。
【請求項５】
前記トレンチの側壁は、前記半導体基板の表面に対して垂直に延びていることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置においてはトレンチキャパシタがデータを記憶するためにメモリの一部として頻繁に採用される。従来から、トレンチ内への電極材料の埋込み性能を向上させるために、トレンチキャパシタのトレンチの側壁にテーパーを設けていた。一方、トレンチキャパシタの容量を上げるためにトレンチのアスペクト比は年々上昇している。よって、ディープトレンチを形成するために、トレンチのテーパーの角度は半導体基板の表面に対してほぼ垂直に近づいている。以下、側壁が半導体基板の表面に対してほぼ垂直なトレンチを、“垂直トレンチ”という。
【０００３】
しかし、垂直トレンチでは、トレンチ内部への電極材料の埋込み性能が低下し、トレンチの上部から下部へボイドが発生する。これにより、トレンチ内部のボイドが外部と連通し、電極形成後の酸化工程において電極材料が酸化されるという問題が生じる。
【０００４】
この問題に対処するために、トレンチの上部にＬＯＣＯＳ(Local Oxidation of Silicon)プロセスを用いてカラー（Collar）酸化膜を形成する手法がある（特許文献１参照）。これにより、垂直トレンチの内部のボイドが外部と連通することを防止することが可能となってきた。
【０００５】
しかし、カラー酸化膜の形成時にトレンチの上端部に凸状のオーバーハング部（（図１１の突出部参照）ができてしまうので、トレンチ内部への電極材料の埋込み性能が低下する。よって、トレンチ上部での埋込み性能は未だ不十分であった。
【特許文献１】特開２００２−１１０９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、カラー酸化膜を有する垂直トレンチの上端部に突出部がなく、該垂直トレンチへの埋込み性能をさらに向上させた半導体記憶装置およびその製造方法が望まれている。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板にトレンチを形成するステップと、前記トレンチの側壁にシリコン層およびバリア層を順次堆積するステップと、前記トレンチの下部の前記バリア層を残存させつつ、前記トレンチの上部の前記バリア層を除去するステップと、前記バリア層をマスクとして前記トレンチの上部に堆積された前記シリコン層を酸化し、カラー酸化膜を形成するステップと、前記カラー酸化膜を前記トレンチの上方から異方的にエッチングするステップと、前記バリア層を除去するステップと、前記トレンチ内に導電材料を堆積し、トレンチキャパシタを形成するステップとを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板に形成されたトレンチと、前記トレンチの上部側壁に形成されたカラー酸化膜であって、前記トレンチの断面において前記トレンチの上部から下部へ向かうバーズビーク形状を有するカラー酸化膜と、前記トレンチの内部に堆積された導電材料と、を含むトレンチキャパシタを備え、
前記カラー酸化膜の形成箇所において前記導電材料を除いた場合に、前記トレンチの上端部近傍の径は、この上端部直下の径と等しいか、または、それよりも広いことを特徴とする。
【発明の効果】
【０００９】
本発明に従った半導体記憶装置は、カラー酸化膜を有する垂直トレンチの上端部にオーバーハング部がなく、該垂直トレンチへの埋込み性能が良い。
【００１０】
本発明に従った半導体記憶装置の製造方法は、このような半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。本発明は本実施形態に限定されない。
【００１２】
図１から図１０は、本発明に係る実施形態に従った半導体記憶装置の製造方法の流れを断面で示したフロー図である。まず、図１を参照して、シリコン窒化膜２０およびボロンドープト酸化膜（以下、ＢＳＧ膜という）３０が半導体基板１０上に堆積される。フォトリソグラフィ技術およびエッチング技術により、ＢＳＧ膜３０およびシリコン窒化膜２０をパターニングする。さらに、ＢＳＧ膜３０をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法により半導体基板１０にトレンチ４０を形成する。トレンチ４０は、垂直トレンチである。
【００１３】
半導体基板１０は、例えば、シリコン基板である。トレンチ４０は、いわゆる、ディープトレンチ（ＤＴ）であり、その深さは、例えば、６〜９μｍであり、その開口径は、例えば、１４０〜１７０ｎｍである。即ち、このトレンチ４０のアスペクト比（深さ／径）は、約３０〜７０である。また、トレンチ４０は、半導体基板１０の表面に対してほぼ垂直方向にエッチングされる。よって、トレンチ４０の側壁は、半導体基板１０の表面に対してほぼ垂直に伸びている。
【００１４】
図２に示すように、ＢＳＧ膜３０が除去された後、トレンチ４０の内壁にシリコン層５０を堆積する。シリコン層５０は、アモルファス・シリコンであり、犠牲シリコン層とも呼ばれる。 シリコン層５０の厚みは、例えば、２０〜３０ｎｍである。
【００１５】
図３に示すように、次に、シリコン酸化膜５１を堆積した後、バリア層としてシリコン窒化膜６０をシリコン層５０上に堆積する。さらに、トレンチ４０内にマスク材料としてフォトレジスト７０を充填する。シリコン酸化膜５１は、シリコン窒化膜６０をエッチングする際のストッパとして作用する。よって、シリコン酸化膜５１は、例えば、数ｎｍでよい。シリコン窒化膜６０は、例えば、１０ｎｍである。
【００１６】
図４に示すように、次に、トレンチ４０の上部に堆積されたフォトレジスト７０およびシリコン窒化膜６０を、例えば、ＣＤＥ（Chemical Dry Etching）でエッチングする。これにより、トレンチ４０上部のフォトレジスト７０およびシリコン窒化膜６０はエッチングされ、トレンチ４０下部のフォトレジスト７０およびシリコン窒化膜６０は残存する。トレンチ４０の上端部ＵＥからフォトレジスト７０およびシリコン窒化膜６０の上面までの深さＤ０は、例えば、１〜２μmである。さらにその後、フォトレジスト７０を除去する。
【００１７】
図５に示すように、次に、ＬＯＣＯＳ酸化を施し、シリコン窒化膜６０をバリア層として用いて、トレンチ４０の上部に堆積されたシリコン層５０を選択的に酸化する。これにより、シリコン層５０は、トレンチ４０の上部においてカラー酸化膜８０となる。このカラー酸化膜８０の厚みは、例えば、５０〜６０ｎｍである。
【００１８】
このとき、トレンチ４０上部のカラー酸化膜８０とトレンチ下部のシリコン層５０との間にバーズビークＢＢが形成される。このバーズビークＢＢは、カラー酸化膜８０の下端部においてトレンチ４０の上部から下部へ向かっている。
【００１９】
図６は、図５の枠Ｃで囲んだ部分の拡大図である。トレンチ４０の上端部ＵＥの近傍においてカラー酸化膜８０がトレンチ４０の内側へ向かって突出している。一般に、熱酸化工程において、酸化種はエッジ部に多く拡散するので、酸化は平面部よりもエッジ部において進行しやすい。従って、カラー酸化膜８０は、上端部ＵＥの近傍において比較的厚く形成される。これにより、トレンチ４０の上端部ＵＥ近傍の径ｄ０は、トレンチ４０の下方の径ｄ１よりも小さくなる。
【００２０】
図７に示すように、次に、カラーエッチングを施し、これにより上端部ＵＥ近傍におけるカラー酸化膜８０の突出部を異方的にエッチングする。カラーエッチングは、例えば、ＲＩＥでよい。図８は、図７の枠Ｃで囲んだ部分の拡大図である。トレンチ４０の上方から異方的にエッチングすることによって、上端部ＵＥ近傍におけるカラー酸化膜８０の突出部がエッチングされる。これにより、トレンチ４０の上端部ＵＥ近傍の径ｄ０は、トレンチ４０の下方の径ｄ１と等しいか、または、大きくなる。その結果、図８に示すように、カラー酸化膜８０は、トレンチ４０の上端部ＵＥから下方に向かって緩やかなテーパー状に形成される。
【００２１】
図９に示すように、次に、ＣＤＥを施して、トレンチ４０下部の半導体基板１０を等方的にエッチングする。さらに、不純物、例えば、燐を堆積して、トレンチ４０下部の半導体基板１０をドーピングする。
【００２２】
図１０に示すように、絶縁膜８５を堆積した後、導電材料としてドープトポリシリコン９０をトレンチ４０内に堆積する。絶縁膜８５は、例えば、酸化アルミニウムである。
【００２３】
ここで、もし、カラーエッチングを施さずにポリシリコン９０を堆積した場合には、トレンチ４０の埋込み性能が悪化し、図１１に示すようにトレンチ４０の上端部ＵＥ近傍までボイドＢ０が生じる。これにより、その後の酸化工程で、ボイドＢ０内部のポリシリコン９０まで酸化されるおそれがある。ボイドＢ０内部のポリシリコン９０が酸化されると、トレンチ４０の側壁におけるポリシリコン９０の厚みが薄くなるので、トレンチキャパシタの容量が低下する。また、ポリシリコン９０の抵抗値が上昇するので、データの読出し、書込み、あるいは、消去の速度が遅くなる。
【００２４】
一方、本実施形態では、カラーエッチングを施した後にポリシリコン９０を堆積するので、トレンチ４０の埋込み性能が良好であり、図１２および１４に示すように、ボイドＢ１は、トレンチ４０の下部に生じるに過ぎない。トレンチ４０の上端部ＵＥ近傍は、充分に塞がっているので、その後の酸化工程で、ボイドＢ１内部のポリシリコン９０は酸化されない。その結果、トレンチキャパシタの容量は低下することなく、また、ポリシリコン９０の抵抗値が上昇することもない。よって、本実施形態によるトレンチキャパシタを備えた半導体記憶装置は、データ保持の信頼性が従来よりも高く、かつ、データの読出し、書込み、あるいは、消去の速度が維持される。
【００２５】
図１３は、図１１に示す構造の平面図であり、図１４は、図１２に示す構造の平面図である。図１３および図１４は、実際の試作品をＳＥＭで撮影した画像である。図１３に示すように、カラーエッチング行程が無いと、ボイドＢＯが一部のトレンチ４０の上端まで達している。これに対して、図１４に示すように、カラーエッチング行程を導入すると、総てのトレンチ４０の上端がポリシリコン９０で塞がれ、ボイドはトレンチ４０の上端まで達していない。
【００２６】
本実施形態によるトレンチキャパシタは、ＤＲＡＭなどの半導体記憶装置に用いられる。このトレンチキャパシタは、図１０に示すように、半導体基板１０と、トレンチ４０と、カラー酸化膜８０と、ドープトシリコン９０とを備えている。トレンチ４０は、半導体基板１０に形成されている。カラー酸化膜８０は、トレンチ４０の側壁上部に形成されている。カラー酸化膜８０は、その下端部においてトレンチ４０の上部から下部へ向かうバーズビーク状の形状を有する。ドープトシリコン９０は、導電材料としてトレンチ４０の内部に堆積されている。
【００２７】
本実施形態カラー酸化膜８０が形成された状態で、トレンチ４０の上端部ＵＥの径ｄ０は、トレンチ４０の下方の径ｄ１と等しいか、または、それよりも広い。また、トレンチ４０の側壁は、半導体基板１０の表面に対して垂直に延びている。
【００２８】
これにより、上述のように、データ保持の信頼性が従来よりも高く、かつ、データの読出し、書込み、あるいは、消去の速度が維持される。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る実施形態に従った半導体記憶装置の製造方法を示した断面図。
【図２】図１に続く、半導体記憶装置の製造方法を示した断面図。
【図３】図２に続く、半導体記憶装置の製造方法を示した断面図。
【図４】図３に続く、半導体記憶装置の製造方法を示した断面図。
【図５】図４に続く、半導体記憶装置の製造方法を示した断面図。
【図６】図５の枠Ｃで囲んだ部分の拡大図。
【図７】図５に続く、半導体記憶装置の製造方法を示した断面図。
【図８】図７の枠Ｃで囲んだ部分の拡大図。
【図９】図７に続く、半導体記憶装置の製造方法を示した断面図。
【図１０】図９に続く、半導体記憶装置の製造方法を示した断面図。
【図１１】カラーエッチングを施していない場合のトレンチ４０の埋込み性能を示す図。
【図１２】カラーエッチングを施した場合のトレンチ４０の埋込み性能を示す図。
【図１３】図１１に示す構造の平面図。
【図１４】図１２に示す構造の平面図。
【符号の説明】
【００３０】
１０  半導体基板
４０  トレンチ
５０  シリコン層
６０  バリア層
７０  マスク材料
８０  カラー酸化膜
９０  導電材料
【図１】
2006019387.tif 000003
【図２】
2006019387.tif 000004
【図３】
2006019387.tif 000005
【図４】
2006019387.tif 000006
【図５】
2006019387.tif 000007
【図６】
2006019387.tif 000008
【図７】
2006019387.tif 000009
【図８】
2006019387.tif 000010
【図９】
2006019387.tif 000011
【図１０】
2006019387.tif 000012
【図１１】
2006019387.tif 000013
【図１２】
2006019387.tif 000014
【図１３】
2006019387.tif 000015
【図１４】
2006019387.tif 000016