(57)【要約】【課題】  相変化膜の相変化に必要な電流量を低めることができ、相変化記憶素子の駆動スピード能力を向上することができる相変化記憶素子及びその製造方法を提供する。【解決手段】  その上面に所定の下部構造を含む半導体基板上に形成されて半導体基板の所定部分を露出させる第１コンタクトホールを有した第１絶縁膜と、第１コンタクトホールを充填する下部電極コンタクトと、下部電極コンタクトを含んだ第１絶縁膜上に形成される下部電極コンタクトと連結された第１下部電極、及び第１下部電極と所定距離離隔された第２下部電極と、第１、第２下部電極を含んだ第１絶縁膜上に形成され第１下部電極と第２下部電極との間の第１絶縁膜部分を露出させる第２コンタクトホールを有した第２絶縁膜と、第２コンタクトホールを充填する相変化膜パターンと、相変化膜パターン上に形成された上部電極とを有する。【選択図】図９
2006019684.tif 000002
【特許請求の範囲】
【請求項１】
その上面に所定の下部構造を含む半導体基板上に形成されて前記半導体基板の所定部分を露出させる第１コンタクトホールを有した第１絶縁膜と、
前記第１コンタクトホールを充填する下部電極コンタクトと、
前記下部電極コンタクトを含んだ前記第１絶縁膜上に形成される前記下部電極コンタクトと連結された第１下部電極、及び前記第１下部電極と所定距離離隔された第２下部電極と、
前記第１、第２下部電極を含んだ前記第１絶縁膜上に形成され前記第１下部電極と第２下部電極との間の前記第１絶縁膜部分を露出させる第２コンタクトホールを有した第２絶縁膜と、
前記第２コンタクトホールを充填する相変化膜パターンと、
前記相変化膜パターン上に形成された上部電極とを有することを特徴とする相変化記憶素子。
【請求項２】
前記上部電極を含んだ前記第２絶縁膜上に形成されて前記上部電極の一部分を露出させる第３コンタクトホールを有した第３絶縁膜と、
前記第３コンタクトホールを充填する上部電極コンタクトと、
前記上部電極コンタクトと連結される金属パターンとをさらに有することを特徴とする請求項１に記載の相変化記憶素子。
【請求項３】
前記第１、第２下部電極は、共に下部電極用導電膜及びハードマスク膜が順次積層されて形成されることを特徴とする請求項１に記載の相変化記憶素子。
【請求項４】
前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つで形成されることを特徴とする請求項１に記載の相変化記憶素子。
【請求項５】
前記相変化膜パターンは、その断面形状が前記第２コンタクトホールと隣接する第２絶縁膜上に延長して形成される「Ｔ」字形状であることを特徴とする請求項１に記載の相変化記憶素子。
【請求項６】
その上面に所定の下部構造を含む半導体基板上に前記半導体基板の所定部分を露出させる第１コンタクトホールを有した第１絶縁膜を形成する段階と、
前記第１コンタクトホールを導電膜で充填して下部電極コンタクトを形成する段階と、
前記下部電極コンタクトを含んだ前記第１絶縁膜上に前記下部電極コンタクトと連結される下部電極用パターンを形成する段階と、
前記下部電極用パターンを含んだ基板結果物上に第２絶縁膜を形成する段階と、
前記第１絶縁膜の一部分を露出させるように前記第２絶縁膜及び前記下部電極用パターンを選択的にエッチングして前記下部電極コンタクトと連結される第１下部電極と、第２下部電極と、前記第１、第２下部電極間を分離させる第２コンタクトホールを形成する段階と、
前記第２コンタクトホールに相変化膜を充填すると共に第２コンタクトホールを含んだ第２絶縁膜上に相変化膜及び上部電極用導電膜を順次形成する段階と、
前記上部電極用導電膜及び相変化膜をパターニングして相変化膜パターン及び上部電極をそれぞれ形成する段階とを有することを特徴とする相変化記憶素子の製造方法。
【請求項７】
前記下部電極用パターンは、下部電極用導電膜及びハードマスク膜を順次積層させて形成することを特徴とする請求項６に記載の相変化記憶素子の製造方法。
【請求項８】
前記相変化膜パターンを形成する段階は、前記相変化膜をその断面形状が前記第２コンタクトホールと隣接する第２絶縁膜上に延長して形成される「Ｔ」字形状でパターニングすることを特徴とする請求項６に記載の相変化記憶素子の製造方法。
【請求項９】
前記上部電極を含んだ前記第２絶縁膜上に第３絶縁膜を形成する段階と、
前記上部電極の一部分を露出させるように前記第３絶縁膜を選択的にエッチングして第３コンタクトホールを形成する段階と、
前記第３コンタクトホールを充填する上部電極コンタクト及び前記上部電極コンタクトと連結される金属パターンをそれぞれ形成する段階とをさらに有することを特徴とする請求項６に記載の相変化記憶素子の製造方法。
【請求項１０】
前記第３コンタクトホールを充填する上部電極コンタクト及び前記上部電極コンタクトと連結される金属パターンをそれぞれ形成する段階は、前記第３コンタクトホールを含んだ前記第３絶縁膜上に前記第３コンタクトホールを充填するように金属膜を形成する段階と、前記金属膜をパターニングする段階とを有することを特徴とする請求項９に記載の相変化記憶素子の製造方法。
【請求項１１】
下部電極と、
前記下部電極の一側壁に接触し、その断面形状が「Ｔ」字形状の相変化膜パターンと、
前記相変化膜パターン上に形成された上部電極とを有することを特徴とする相変化記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子に関し、特に、下部電極（ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）と相変化膜間の接触面積を減少させることで、相変化膜の相変化（ｐｈａｓｅ  ｃｈａｎｇｅ）に必要な電流量を低めて相変化記憶素子の駆動スピード能力を向上できる相変化記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶素子は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のように時間が経つにつれてデータをなくしてしまう揮発性でありながらデータの入・出力が速いＲＡＭ製品と、一度データを入力するとその状態を維持することができるが、データの入・出力が遅いＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）製品とに大きく区分することができる。このような典型的な記憶素子は保存された電荷の有無によって論理‘０’または論理‘１’を示す。
【０００３】
ここで、揮発性記憶素子であるＤＲＡＭは周期的なリフレッシュ（ｒｅｆｒｅｓｈ）動作が必要であるから高い電荷保存能力が要求されて、これによりキャパシタ（ｃａｐａｃｉｔｏｒ）電極の表面積を増加させるために多くの努力が試みられている。しかし、キャパシタ電極の表面積増加はＤＲＡＭ素子の集積度の増加を難しくしている。
【０００４】
一方、不揮発性メモリー装置は非常に大きい電荷保存能力を有するが、特に、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）のように電気的に入・出力が可能なフラッシュ記憶（ｆｌａｓｈ  ｍｅｍｏｒｙ）素子に対する需要が増えている。
【０００５】
このようなフラッシュ記憶セルは一般的にシリコン基板上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）を具備する垂直積層型ゲート構造を有する。多層ゲート構造は典型的に一つ以上のトンネル酸化膜または誘電膜と、フローティングゲートの上部または周辺に形成されたコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を含んで、フラッシュ記憶セルにデータを書き込みまたは消去する原理はトンネル酸化膜を通じて電荷をトンネリング（ｔｕｎｎｅｌｉｎｇ）させる方法を使用する。この時、電源電圧に比べて高い動作電圧が要求される。これによって、フラッシュ記憶素子は書込及び消去動作に必要な電圧を形成するために昇圧回路が要求される。
【０００６】
したがって、不揮発性特性を有し、ランダムアクセスが可能であり、素子の集積度も増加させながら構造が簡単な新しい記憶素子を開発するための多くの努力があり、そのような新しい記憶素子として現われた代表的なものが相変化記憶素子（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＰＲＡＭ）である（例えば、特許文献１参照）。
【０００７】
相変化記憶素子は相変化膜としてカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）膜を広く使用する。この時、カルコゲナイド膜はゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む化合物膜（以下、‘ＧＳＴ膜’と記す）であって、ＧＳＴ膜は提供される電流によって発生する、ジュール熱（ｊｏｕｌｅ  ｈｅａｔ）にしたがって非晶質（ａｍｏｒｐｈｏｕｓｅ）状態と結晶質（ｃｒｙｓｔａｌｌｉｎｅ）状態との間で相変化することで電気的にスイッチ（ｓｗｉｔｃｈ）される。
【０００８】
図１は、相変化記憶素子をプログラム及び消去させる方法を説明するためのグラフであり、横軸は時間を示して、縦軸は相変化膜に加えられる温度を示す。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で短い時間（第１動作区間：ｔ１）の間加熱した後、速い速度で冷却させると（ｑｕｅｎｃｈｉｎｇ）相変化膜は非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）に変わる（曲線‘Ａ’参照）。一方、相変化膜を溶融温度（Ｔｍ）より低く結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作区間（ｔ１）より長い時間（第２動作区間：ｔ２）の間加熱した後に冷却させると、相変化膜は結晶状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）に変わる（曲線‘Ｂ’参照）。
【０００９】
ここで、非晶質状態を有する相変化膜の比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）は結晶質状態を有する相変化膜の比抵抗より高い。よって、読み取りモードで相変化膜を通じて流れる電流を感知することで、相変化記憶セルに保存された情報が論理‘１’であるか、または論理‘０’であるかを判別することができる。
【００１０】
上述したように相変化膜の相変化のためにはジュール熱が必要である。通常的な相変化記憶素子において、相変化膜と接触する面積を通じて高い密度の電流を流すと相変化膜接触面の結晶状態が変わるため、接触面が小さければ小さいほど相変化物質の状態を変化させるのに必要な電流密度は小さくてすむ。
【００１１】
図２は、従来の相変化記憶素子を説明するための断面図である。
図２に示すように、従来の相変化記憶素子は下部電極１１が形成された半導体基板１０と、下部電極１１上に形成されて下部電極１１の所定部分を露出させる第１コンタクトホール１３を有した第１絶縁膜１２と、第１コンタクトホール１３を充填する下部電極コンタクト１４と、下部電極コンタクト１４を含んだ第１絶縁膜１２上に形成されて下部電極コンタクト１４を露出させる第２コンタクトホール１６を有した第２絶縁膜１５と、第２コンタクトホール１６を充填する相変化膜１７と、該相変化膜１７を含んだ第２絶縁膜１５上に形成された上部電極１８を有する。
【００１２】
このような従来の相変化記憶素子で、下部電極１１及び上部電極１８の間に電流が流れると、下部電極コンタクト１４と相変化膜１７との接触面１９を通じる電流強さ（すなわち、それによって発生する熱）によって接触面１９の相変化膜の結晶状態が変わる。この時、相変化膜１７の状態を変化させるために必要な熱は相変化膜１７と下部電極コンタクト１４の接触面１９に直接的な影響を受ける。したがって、相変化膜１７と下部電極コンタクト１４との間の接触面積はできる限り小さくなければならない。
【００１３】
しかし、このような従来の相変化記憶素子では、下部電極コンタクト１４を通じて下部電極１１と相変化膜１７とが連結されているので、相変化膜１７と下部電極コンタクト１４との間の接触面積が全面的にコンタクトホールに対するフォトリソグラフィ工程の制限に直接的に支配され、接触面積を減少させるのに難しさがあった。これにより、相変化に必要な電流量が大きくなるに従って、相変化記憶素子の駆動スピード能力が低下するという問題点が発生していた。
【００１４】
【特許文献１】特表平１１−５１０３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明は上記従来の相変化記憶素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、下部電極と相変化膜間の接触面積を減少させることで、相変化膜の相変化に必要な電流量を低めることができ、相変化記憶素子の駆動スピード能力を向上することができる相変化記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するためになされた本発明による相変化記憶素子は、その上面に所定の下部構造を含む半導体基板上に形成されて前記半導体基板の所定部分を露出させる第１コンタクトホールを有した第１絶縁膜と、前記第１コンタクトホールを充填する下部電極コンタクトと、前記下部電極コンタクトを含んだ前記第１絶縁膜上に形成される前記下部電極コンタクトと連結された第１下部電極、及び前記第１下部電極と所定距離離隔された第２下部電極と、前記第１、第２下部電極を含んだ前記第１絶縁膜上に形成され前記第１下部電極と第２下部電極との間の前記第１絶縁膜部分を露出させる第２コンタクトホールを有した第２絶縁膜と、前記第２コンタクトホールを充填する相変化膜パターンと、前記相変化膜パターン上に形成された上部電極とを有することを特徴とする。
【００１７】
前記上部電極を含んだ前記第２絶縁膜上に形成されて前記上部電極の一部分を露出させる第３コンタクトホールを有した第３絶縁膜と、前記第３コンタクトホールを充填する上部電極コンタクトと、前記上部電極コンタクトと連結される金属パターンとをさらに有することを特徴とする。
前記第１、第２下部電極は、共に下部電極用導電膜及びハードマスク膜が順次積層されて形成されることを特徴とする。
前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つで形成されることを特徴とする。
前記相変化膜パターンは、その断面形状が前記第２コンタクトホールと隣接する第２絶縁膜上に延長して形成される「Ｔ」字形状であることを特徴とする。
【００１８】
上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、その上面に所定の下部構造を含む半導体基板上に前記半導体基板の所定部分を露出させる第１コンタクトホールを有した第１絶縁膜を形成する段階と、前記第１コンタクトホールを導電膜で充填して下部電極コンタクトを形成する段階と、前記下部電極コンタクトを含んだ前記第１絶縁膜上に前記下部電極コンタクトと連結される下部電極用パターンを形成する段階と、前記下部電極用パターンを含んだ基板結果物上に第２絶縁膜を形成する段階と、前記第１絶縁膜の一部分を露出させるように前記第２絶縁膜及び前記下部電極用パターンを選択的にエッチングして前記下部電極コンタクトと連結される第１下部電極と、第２下部電極と、前記第１、第２下部電極間を分離させる第２コンタクトホールを形成する段階と、前記第２コンタクトホールに相変化膜を充填すると共に第２コンタクトホールを含んだ第２絶縁膜上に相変化膜及び上部電極用導電膜を順次形成する段階と、前記上部電極用導電膜及び相変化膜をパターニングして相変化膜パターン及び上部電極をそれぞれ形成する段階とを有することを特徴とする。
【００１９】
前記下部電極用パターンは、下部電極用導電膜及びハードマスク膜を順次積層させて形成することを特徴とする。
前記相変化膜パターンを形成する段階は、前記相変化膜をその断面形状が前記第２コンタクトホールと隣接する第２絶縁膜上に延長して形成される「Ｔ」字形状でパターニングすることを特徴とする。
前記上部電極を含んだ前記第２絶縁膜上に第３絶縁膜を形成する段階と、前記上部電極の一部分を露出させるように前記第３絶縁膜を選択的にエッチングして第３コンタクトホールを形成する段階と、前記第３コンタクトホールを充填する上部電極コンタクト及び前記上部電極コンタクトと連結される金属パターンをそれぞれ形成する段階とをさらに有することを特徴とする。
前記第３コンタクトホールを充填する上部電極コンタクト及び前記上部電極コンタクトと連結される金属パターンをそれぞれ形成する段階は、前記第３コンタクトホールを含んだ前記第３絶縁膜上に前記第３コンタクトホールを充填するように金属膜を形成する段階と、前記金属膜をパターニングする段階とを有することを特徴とする。
【００２０】
また、上記目的を達成するためになされた本発明による相変化記憶素子は、下部電極と、前記下部電極の一側壁に接触し、その断面形状が「Ｔ」字形状の相変化膜パターンと、前記相変化膜パターン上に形成された上部電極とを有することを特徴とする
【発明の効果】
【００２１】
本発明に係る相変化記憶素子によれば、下部電極コンタクトと連結される第１下部電極と、該第１下部電極と所定間隔離隔されてフローティング（ｆｌｏａｔｉｎｇ）された第２下部電極の間に相変化膜パターンを形成して、第１下部電極をなす下部電極用導電膜の厚さによって第１下部電極と相変化膜パターンとの間の接触面積が決定される。
【００２２】
結果的に、第１下部電極と相変化膜パターンとの間の接触面積、すなわち、下部電極用導電膜の厚さは蒸着工程によって所望する寸法に形成可能であるので、フォトリソグラフィ工程の限界よりさらに小さい寸法で形成することができる。よって、本発明に係る相変化記憶素子は相変化膜の相変化に必要な電流量を従来に比べて減少させることができるという効果があり、相変化記憶素子の駆動スピードの能力を向上することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００２４】
図３は、本発明の実施例による相変化記憶素子を説明するための断面図である。
本発明の実施例による相変化記憶素子は、図３に示すように、その上面に所定の下部構造（図示せず）を含む半導体基板４０上に形成されて半導体基板４０の所定部分を露出させる第１コンタクトホール４２を有した第１絶縁膜４１と、第１コンタクトホール４２を充填する下部電極コンタクト４３と、下部電極コンタクト４３を含んだ第１絶縁膜４１上に形成される下部電極コンタクト４３と連結された第１下部電極４６ａ、及び第１下部電極４６ａと所定距離離隔された第２下部電極４６ｂと、第１、第２下部電極４６ａ、４６ｂを含んだ第１絶縁膜４１上に形成され第１下部電極４６ａと第２下部電極４６ｂとの間の第１絶縁膜４１部分を露出させる第２コンタクトホール４８を有した第２絶縁膜４７と、第２コンタクトホール４８を充填し、その断面形状が第２コンタクトホール４８と隣接する第２絶縁膜上４７に延長して形成される「Ｔ」字形状である相変化膜パターン４９と、相変化膜パターン４９上に形成された上部電極５０とを有する。
【００２５】
ここで、上部電極５０を含んだ第２絶縁膜４７上に形成され上部電極５０の一部分を露出させる第３コンタクトホール５３を有した第３絶縁膜５２と、第３コンタクトホール５３を充填する上部電極コンタクト５４と、上部電極コンタクト５４を含んだ第３絶縁膜５２上に形成され上部電極コンタクト５４と連結される金属パターン５５とをさらに有している。
【００２６】
また、第１、第２下部電極４６ａ、４６ｂは共に下部電極用導電膜４４ａ、４４ｂ及びハードマスク膜４５ａ、４５ｂが順次積層されて形成されており、この時、下部電極用導電膜４４ａ、４４ｂは、ポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成するのが好ましい。
【００２７】
そして、第２絶縁膜４７はＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ−ｏｎ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）及びＨＬＤ（Ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｐｒｅｓｓｕｒｅ  Ｌｏｗ  Ｄｉｅｌｅｃｔｒｉｃ）酸化膜で構成された群から選択されるいずれか一つで形成するのが好ましい。
【００２８】
上部電極５０は、ポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成するのが好ましく、また、相変化膜パターン４９はＧＳＴ膜で形成し、この時、ＧＳＴ膜は、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いるのが好ましい。
【００２９】
ここで、第１下部電極４６ａを形成している下部電極用導電膜４４ａの一側壁に相変化膜パターン４９との接触面５１が形成されて、第１下部電極４６ａと上部電極５０との間に電流が流れるようになると接触面５１で相変化膜パターン４９の相変化が起きる。この時、接触面５１の面積は第１下部電極４６ａを形成している下部電極用導電膜４４ａの厚さによって決定されるので、下部電極用導電膜４４ａの厚さをできる限り、薄くすることで接触面５１の面積を小さくすることができる。
【００３０】
このような接触面積を決定する下部電極用導電膜４４ａの厚さはフォトリソグラフィ工程の限界によって左右されずに、蒸着工程によって所望する寸法で形成することができるので、フォトリソグラフィ工程の限界よりさらに小さい寸法で形成することができる。よって、相変化膜パターン４９の相変化に必要な電流量を従来に比べて減少させることができ、相変化記憶素子の駆動スピード能力を向上することができる。
【００３１】
一方、第２下部電極４６ｂは、フローティング（ｆｌｏａｔｉｎｇ）しているので、第２下部電極４６ｂをなす下部電極用導電膜４４ｂと相変化膜パターン４９が接触する部分は相変化とは無関係である。
【００３２】
次に、図３に示す相変化記憶素子の製造方法を以下に説明する。
図４乃至図９は、本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
本発明の実施例による相変化記憶素子の製造方法は、まず、図４に示すように、その上面に所定の下部構造（図示せず）を含む半導体基板４０上に基板４０の所定部分を露出させる第１コンタクトホール４２を有した第１絶縁膜４１を形成する。また、第１コンタクトホール４２を導電膜で埋め立てて下部電極コンタクト４３を形成する。
【００３３】
次に、図５に示すように、下部電極コンタクト４３を含んだ第１絶縁膜４１上に下部電極コンタクト４３と連結される下部電極用パターン４６を形成する。ここで、下部電極用パターン４６は下部電極用導電膜４４及びハードマスク（ｈａｒｄ  ｍａｓｋ）膜４５が順次積層された構造で形成され、この時、下部電極用導電膜４４はポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成する。
【００３４】
次に、図６に示すように、上記結果物の構造上面に下部電極用パターン４６を覆うように第２絶縁膜４７を形成する。ここで、第２絶縁膜４７はＨＤＰ、ＵＳＧ、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、ＴＥＯＳ及びＨＬＤ酸化膜で構成された群から選択されるいずれか一つで形成する。その後、第１絶縁膜４１の一部分が露出するように第２絶縁膜４７及び下部電極用パターン４６を選択的にエッチングして下部電極コンタクト４３と連結される第１下部電極４６ａと、電気的にフローティング（ｆｌｏａｔｉｎｇ）した第２下部電極４６ｂと、第１、第２下部電極４６ａ、４６ｂの間を分離させる第２コンタクトホール４８をそれぞれ形成する。
【００３５】
この時、第２コンタクトホール４８は後続で形成される相変化膜によって充填される空間である。これに、後続で第２コンタクトホール４８が相変化膜で充填されると、第１、第２下部電極４６ａ、４６ｂをなすそれぞれの下部電極用導電膜４４ａ、４４ｂの一側壁と相変化膜との接触面が形成される。
ところが、第１下部電極４６ａは下部電極コンタクト４３と電気的に連結されている一方、第２下部電極４６ｂはフローティングしているので、第２下部電極４６ｂをなす下部電極用導電膜４４ｂと後続で形成される相変化膜の接触する部分は相変化とは無関係となり、第１下部電極４６ａをなす下部電極用導電膜４４ａと相変化膜パターンとの間の接触面で相変化が起きるようになる。
ここで、図６で未説明の図面符号４５ａ及び４５ｂはすべてハードマスク膜を示すものである。
【００３６】
次に、図７に示すように、上記結果物である第２絶縁膜４７上に第２コンタクトホール４８を充填するように相変化膜（図示せず）を形成した後、相変化膜上に上部電極用導電膜（図示せず）を形成する。ここで、相変化膜はＧＳＴ膜で形成され、この時、ＧＳＴ膜としては、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いる。また、上部電極用導電膜は、ポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質で形成する。それから、上部電極用導電膜及び相変化膜をパターニングしてその断面形状が第２コンタクトホール４８と隣接する第２絶縁膜４７上に延長して形成される「Ｔ」字形状の相変化膜パターン４９及び上部電極５０をそれぞれ形成する。
【００３７】
ここで、第１下部電極４６ａを形成している下部電極用導電膜４４ａの一側壁と相変化膜パターン４９との間に接触面５１が形成されて、第１下部電極４６ａと上部電極５０との間に電流が流れるようになると、接触面５１で相変化膜パターン４９の相変化が起きる。この時、接触面５１の面積は第１下部電極４６ａをなしている下部電極用導電膜４４ａの厚さによって決定されるので、下部電極用導電膜４４ａの厚さをできる限り薄くすることで、接触面５１の面積を小さくすることができる。
【００３８】
このような接触面積を決定する下部電極用導電膜４４ａの厚さはフォトリソグラフィ工程の限界によって左右されずに、蒸着工程によって所望の寸法で形成することができるので、フォトリソグラフィ工程の限界よりさらに小さい寸法で形成することができる。よって、相変化膜パターン４９の相変化に必要な電流量を従来に比べて減少させることができ、相変化記憶素子の駆動スピード能力を向上することができる。
一方、第２下部電極４６ｂはフローティングしているので、第２下部電極４６ｂをなす下部電極用導電膜４４ｂと相変化膜パターン４９とが接触する部分は相変化と無関係である。
【００３９】
次に、図８に示すように、上部電極５０を含んだ第２絶縁膜４７上に第３絶縁膜５２を形成する。続いて、上部電極５０の一部分が露出するように第３絶縁膜５２を選択的にエッチングして第３コンタクトホール５３を形成する。
【００４０】
以後、図９に示すように、第３コンタクトホール５３を含んだ第３絶縁膜５２上に第３コンタクトホール５３を充填するように金属膜（図示せず）を形成する。その後、金属膜をパターニングして第３コンタクトホール５３を充填する上部電極コンタクト５４及び上部電極コンタクト５４と連結される金属パターン５５をそれぞれ形成する。
【００４１】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００４２】
【図１】相変化記憶素子をプログラム及び消去させる方法を説明するためのグラフである。
【図２】従来の相変化記憶素子を説明するための断面図である。
【図３】本発明の実施例による相変化記憶素子を説明するための断面図である。
【図４】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【図５】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【図６】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【図７】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【図８】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【図９】本発明の実施例による相変化記憶素子の製造方法を説明するための断面図である。
【符号の説明】
【００４３】
４０        半導体基板
４１        第１絶縁膜
４２        第１コンタクトホール
４３        下部電極コンタクト
４４、４４ａ、４４ｂ  下部電極用導電膜
４５、４５ａ、４５ｂ  ハードマスク膜
４６        下部電極用パターン
４６ａ、４６ｂ  第１、第２下部電極
４７        第２絶縁膜
４８        第２コンタクトホール
４９        相変化膜パターン
５０        上部電極
５１        接触面
５２        第３絶縁膜
５３        第３コンタクトホール
５４        上部電極コンタクト
５５        金属パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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