(57)【要約】  【課題】ヒステリシス面積が一定以下に維持される条件のもとでハードマスクを形成することにより、ポリボイドの発生を防止できる半導体メモリ装置のゲート構造を提供すること。  【解決手段】半導体基板（３０）上に形成されたゲート絶縁膜（３１）と、ゲート絶縁膜（３１）上に形成されたゲート電極（３５）と、ゲート電極（３５）上に形成されたハードマスク（３４）とを備え、ゲート電極（３５）が、ポリシリコン膜（３２）と金属膜（３３）との積層構造を有し、ハードマスク（３４）とゲート電極（３５）との間に生じるストレスのヒステリシス面積が約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以下であることを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極上に形成されたハードマスクとを備え、
前記ゲート電極が、ポリシリコン膜と金属膜との積層構造を有し、
前記ハードマスクと前記ゲート電極との間に生じるストレスのヒステリシス面積が約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以下であること
を特徴とする半導体メモリ装置のゲート構造。
【請求項２】
前記ゲート電極用金属膜が、Ｗ、Ｗ／ＷＮ、ＴｉＮ、及びＴａＮからなる群の中から選択される膜を含むことを特徴とする請求項１に記載の半導体メモリ装置のゲート構造。
【請求項３】
前記ハードマスクが、ＰＥ−ＳｉＮ、ＰＥ−ＴＥＯＳ、及びＰＥ−ＳｉＮ／ＰＥ−ＴＥＯＳからなる群の中から選択される膜を含むことを特徴とする請求項１に記載の半導体メモリ装置のゲート構造。
【請求項４】
前記ヒステリシス面積が、約２００ｍｍ（約８インチ）のベアウェーハにおいて、室温から約９００℃までの温度範囲で測定して得られることを特徴とする請求項１に記載の半導体メモリ装置のゲート構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のゲート構造に関し、特に、ゲートハードマスクを備えたゲート構造における機械的ストレスによるポリボイド（ｐｏｌｙ  ｖｏｉｄ）の発生を防止できる、タングステン、窒化タングステン及びポリシリコンの積層（以下、Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層と記す）を備えたゲート構造に関する。
【背景技術】
【０００２】
Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート構造は、次世代ワードライン（ＷＬ）用ゲート構造として多くの研究が行われている。半導体メモリ装置であるＤＲＡＭを製造する際、ワードラインを形成した後に、後続のコンタクト工程でオーバレイマージンを最大限に確保するために、セルフアラインコンタクト（ＳＡＣ：ｓｅｌｆ−ａｌｉｇｎ  ｃｏｎｔａｃｔ）工程が導入される。
【０００３】
セルフアラインコンタクト工程で工程マージンを確保するためには、所定の厚さ以上のゲートハードマスクをゲート電極形成工程後にも残留させなければならない。また、コンタクト構造がホール型である場合には、ワードラインとビットラインとを分離させ、エッチングする時のワードラインの損傷を防止するために、ワードライン上には所定の厚さ以上の絶縁膜が存在しなければならない。
【０００４】
一方、Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート構造において、金属膜であるタングステン膜は、酸化性雰囲気（酸素ガス）中で容易に酸化する性質を有するため、ゲートハードマスクを蒸着するための蒸着温度及び蒸着ガスの条件が制限される。
【０００５】
即ち、従来の半導体メモリ装置において、ゲート電極形成の際には、ゲートハードマスクはタングステンの酸化容易性を考慮し、低温プラズマ蒸着法により窒化膜として形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ゲートハードマスクとして用いられる、ＰＥ−ＳｉＮ等の低温プラズマ窒化膜は、後続の熱工程で引き起こされる熱的ストレスにきわめて脆弱であるため、ゲート酸化膜の信頼性（ＧＯＩ：ｇａｔｅ  ｏｘｉｄｅ  ｉｎｔｅｇｒｉｔｙ）特性が劣化する問題がある。
【０００７】
図１は、ゲート電極がそれぞれＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層とＷＳｉｘ／Ｐｏｌｙ−Ｓｉ（タングステンシリサイド（ＷＳｉｘ）／ポリシリコン）積層とを有し、ゲートハードマスク物質として低温ＰＥ−ＳｉＮを用いた場合の、ＧＯＩ特性を測定したグラフである。特に、ＧＯＩ特性を評価する指標の一つであるストレス誘起リーク電流（ＳＩＬＣ：ｓｔｒｅｓｓ  ｉｎｄｕｃｅｄ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）をＭＯＳキャパシタの面積に対してプロットしたものである。ゲートハードマスクの機械的ストレスが増大すると、ＳＩＬＣの測定値も増大する。
【０００８】
図１に示すように、ＷＳｉｘ／Ｐｏｌｙ−Ｓｉ積層ゲート電極の場合は、ＭＯＳキャパシタの面積に関係なくＳＩＬＣがほぼ一定の値であり、非常に安定していることが分かる。一方、Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート電極の場合は、ＷＳｉｘ／Ｐｏｌｙ−Ｓｉ積層に比べてＳＩＬＣの値が相対的に高いだけでなく、ＭＯＳキャパシタの面積が増大するほどＳＩＬＣの値も増大することが分かる。これにより、Ｗ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート電極を備えたゲート構造は、ゲートハードマスクの機械的ストレスにきわめて脆弱であることが分かる。
【０００９】
図２は、ＧＯＩ特性が劣悪なＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート電極における、ゲート酸化膜の周辺に対する高分解能透過型電子顕微鏡（ＴＥＭ：ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ）写真である。
【００１０】
図２に示すように、ＧＯＩ特性が劣悪なＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層ゲート電極の断面を高分解能ＴＥＭで観察すると、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜とゲート酸化膜との間に数ｎｍの大きさを有するポリボイドが見られる。このようなポリボイドがゲート酸化膜の上部に位置することによって、電界が集中し、ＧＯＩ特性を悪化させるという問題がある。
【００１１】
本発明は、上述した従来技術の問題点を解決するためになされたものであって、その目的は、ヒステリシス面積が一定以下に維持される条件のもとでハードマスクを形成することにより、ポリボイドの発生を防止できる半導体メモリ装置のゲート構造を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によると、上記目的を達成するための半導体メモリ装置のゲート構造は、半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極上に形成されたハードマスクとを備え、前記ゲート電極が、ポリシリコン膜と金属膜との積層構造を有し、前記ハードマスクと前記ゲート電極との間に生じるストレスのヒステリシス面積が約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以下であることを特徴としている。
【００１３】
また、前記ゲート電極用金属膜が、Ｗ（タングステン）、Ｗ／ＷＮ（タングステン／窒化タングステン）、ＴｉＮ（窒化チタン）、及びＴａＮ（窒化タンタル）からなる群の中から選択される膜を含むことを特徴とし、前記ハードマスクが、ＰＥ−ＳｉＮ（プラズマ増速ＣＶＤ−窒化シリコン）、ＰＥ−ＴＥＯＳ（プラズマ増速ＣＶＤ−テトラエトキシシラン）、及びＰＥ−ＳｉＮ／ＰＥ−ＴＥＯＳからなる群の中から選択される膜を含むことを特徴としている。
【００１４】
また、前記ヒステリシス面積が、約２００ｍｍ（約８インチ）のベアウェーハにおいて、室温から約９００℃までの温度範囲で測定して得られることを特徴としている。
【発明の効果】
【００１５】
本発明によれば、ハードマスク及びＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層を備えたゲート構造において、ハードマスクとゲート電極との間に生じるストレスのヒステリシス面積を約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以下に調節することにより、ポリボイドの発生を防止することができ、信頼性の高いゲート酸化膜を得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１７】
図３は、本発明の実施の形態に係る半導体メモリ装置のゲート構造を示す断面図である。
【００１８】
図３に示すように、半導体メモリ装置に、シリコン基板３０上に酸化膜からなるゲート絶縁膜３１とゲート電極３５とを形成する。ゲート電極３５は、ポリシリコン膜３２と金属膜３３とが積層した構造を有する。金属膜３３は、Ｗ、Ｗ／ＷＮ、ＴｉＮ、及びＴａＮからなる群の中から選択される膜を含む。次いで、ゲート電極３５上にゲートハードマスク３４を形成する。ゲートハードマスク３４は、ＰＥ−ＳｉＮ、ＰＥ−ＴＥＯＳ、及びＰＥ−ＳｉＮ／ＰＥ−ＴＥＯＳからなる群の中から選択される膜を含む。詳細は後述するが、本実施の形態において、ゲートハードマスク３４とゲート電極３５との間に生じるストレスのヒステリシス面積は、約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以下である。
【００１９】
図４は、図３に示すゲートハードマスク３４を備えたゲート電極３５において、それらの間に生じるストレスを、室温から約９００℃までの温度範囲で測定した結果を示すグラフである。
【００２０】
ストレスの測定には、図４に示すように、約２００ｍｍ（約８インチ）のベアウェーハ上に図３に示すゲート構造を形成する。そして、窒素雰囲気（窒素ガス）中で室温から約９００℃まで１分当り約１．８３℃の割合で温度を上昇させ、次いで、１分当り約２℃の割合で再び室温まで温度を下降させる。その後、ウェーハの曲がり具合をスキャニングビーム（ｓｃａｎｎｉｎｇ  ｂｅａｍ）法によりストレスを測定する。
【００２１】
ヒステリシス面積は、図４における測定値を結ぶ閉曲線内の面積、即ち、上述のスキャニングビーム法によるストレス測定において、室温から約９００℃まで昇温し、また室温に下降する際に出現する二つの曲線を含む閉曲線に囲まれる面積を積分法で求めたものである。
【００２２】
図４に示すように、ゲートハードマスクの種類、例えばＰＥ−ＳｉＮ、ＰＥ−ＳｉＮ／ＰＥ−ＴＥＯＳ及びＰＥ−ＴＥＯＳの種類によって、ヒステリシス面積に差が生じる。
【００２３】
図５は、図４を用いて上記で説明した方法で、各ハードマスク物質に対しストレスを測定する際の、最大測定温度に対するヒステリシス面積を示すグラフである。また、図５には、各ハードマスク物質を用いた場合の、高分解能ＴＥＭ分析により観察されたポリボイドの発生の有無を示す。
【００２４】
図５に示すように、ヒステリシス面積とＴＥＭ測定結果とを見ると、ハードマスク及びＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層を備えたゲート構造において、各ゲートハードマスク物質に対してヒステリシス面積が約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以上であればポリボイドが発生し、それ以下であればポリボイドが発生しないことが分かる。
【００２５】
図６は、ヒステリシス面積と、ポリボイドの発生及びＳＩＬＣとの相関関係を示す図である。図６に示すように、ヒステリシス面積が、ポリボイドが観察される約２×１０１１℃・Ｎ／ｍ２（約２×１０１２℃・ｄｙｎｅ／ｃｍ２）以上であれば、ＳＩＬＣの値が増大することからＧＯＩ特性も悪化し、ヒステリシス面積がそれ以下の値であれば、ＳＩＬＣの値が減少することからＧＯＩ特性が良くなることが分かる。
【００２６】
以上、ハードマスク及びＷ／ＷＮ／Ｐｏｌｙ−Ｓｉ積層を備えたゲート構造に関して説明したが、これに限定されず、本発明は、ポリシリコン膜上にＷ、Ｗ／ＷＮ、ＴｉＮ及びＴａＮ等の金属物質が蒸着され、さらにその上にハードマスクが形成される構造全てに適用可能である。
【図面の簡単な説明】
【００２７】
【図１】従来の半導体メモリ装置のゲート電極におけるＭＯＳキャパシタの面積に対するストレス誘起リーク電流（ＳＩＬＣ）の特性を示すグラフである。
【図２】従来の半導体メモリ装置のゲート電極におけるポリボイドの発生を示す高分解能透過型電子顕微鏡（ＴＥＭ）写真である。
【図３】本発明の実施の形態に係る半導体メモリ装置のゲート構造を示す断面図である。
【図４】本発明の実施の形態に係る半導体メモリ装置のゲート構造において生じるストレスを、室温から約９００℃の温度範囲で各ハードマスク物質毎に測定した結果を示すグラフである。
【図５】本発明の実施の形態に係る半導体メモリ装置のゲート構造における、ヒステリシス面積とポリボイドの発生との関係を示す図である。
【図６】本発明の実施の形態に係る半導体メモリ装置のゲート構造における、ヒステリシス面積と、ポリボイドの発生及びＳＩＬＣとの相関関係を示す図である。
【符号の説明】
【００２８】
３０      シリコン基板
３１      ゲート絶縁膜
３２      ポリシリコン膜
３３      金属膜
３４      ゲートハードマスク
３５      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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