(57)【要約】【課題】レイアウト面積の増大を伴うことなく、トランジスタのウェル電位（基板電位）を設定するための構成を設けることができる半導体集積回路を提供する。【解決手段】第１導電型の半導体基板（１１）に形成された第２導電型の第１、第２半導体領域（１２）と、第１半導体領域と第２半導体領域との間の半導体基板に形成された第１導電型の第３半導体領域（１３）と、第１、第２、第３半導体領域の下方に形成され、第１半導体領域と第２半導体領域とに電気的に接続された第２導電型の第４半導体領域（１４）と、第４半導体領域に電気的に接続され、第４半導体領域を介して第１、第２半導体領域に供給される第１電位が与えられる第１電位端子（１６）と、半導体基板に電気的に接続され、半導体基板を介して第３半導体領域に供給される第２電位が与えられる第２電位端子（１９）とを備える。【選択図】図３
2006019647.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１、第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された第１導電型の第３半導体領域と、
前記第１、第２、第３半導体領域の下方に形成され、前記第１半導体領域と前記第２半導体領域とに電気的に接続された第２導電型の第４半導体領域と、
前記第４半導体領域に電気的に接続され、前記第４半導体領域を介して前記第１、第２半導体領域に供給される第１電位が与えられる第１電位端子と、
前記半導体基板に電気的に接続され、前記半導体基板を介して前記第３半導体領域に供給される第２電位が与えられる第２電位端子と、
を具備することを特徴とする半導体集積回路。
【請求項２】
第１導電型の半導体基板に形成された第２導電型の第１、第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された第１導電型の第３半導体領域と、
前記半導体基板と前記第１、第２、第３半導体領域との間に配置され、さらに前記第１、第２、第３半導体領域を囲み、前記第１半導体領域と前記第２半導体領域とに電気的に接続された第２導電型の第４半導体領域と、
前記第１半導体領域に電気的に接続され、前記第１半導体領域に供給される第１電位が与えられる第１電位端子と、
前記第３半導体領域に電気的に接続され、前記第３半導体領域に供給される第２電位が与えられる第２電位端子とを具備し、
前記第１、第２、第３半導体領域には、クロック信号を伝達するクロックバッファ回路を構成するトランジスタが形成されていることを特徴とする半導体集積回路。
【請求項３】
第１導電型の半導体基板に形成された第２導電型の第１、第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された第１導電型の第３半導体領域と、
前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域の上方に形成された第２導電型の第４半導体領域と、
前記第４半導体領域に電気的に接続され、前記第４半導体領域を介して前記第１、第２半導体領域に供給される第１電位が与えられる第１電位端子と、
前記半導体基板に電気的に接続され、前記半導体基板を介して前記第３半導体領域に供給される第２電位が与えられる第２電位端子と、
を具備することを特徴とする半導体集積回路。
【請求項４】
第１導電型の半導体基板に形成された第２導電型の第１、第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された第１導電型の第３半導体領域と、
前記第１半導体領域に形成され、前記第１半導体領域より不純物濃度が高い第２導電型の第４半導体領域と、
前記第２半導体領域に形成され、前記第２半導体領域より不純物濃度が高い第２導電型の第５半導体領域と、
前記第３半導体領域に形成され、前記第３半導体領域より不純物濃度が高い第１導電型の第６半導体領域と、
前記第４半導体領域を含む前記第１半導体領域上及び前記第５半導体領域を含む前記第２半導体領域上に配置され、前記第４半導体領域上に形成された第１コンタクトプラグにより前記第４半導体領域を介して前記第１半導体領域に電気的に接続されると共に、前記第５半導体領域上に形成された第２コンタクトプラグにより前記第５半導体領域を介して前記第２半導体領域に電気的に接続された第１金属配線と、
前記第６半導体領域を含む前記第３半導体領域上に配置され、前記第６半導体領域上に形成された第３コンタクトプラグにより前記第６半導体領域を介して前記第３半導体領域に電気的に接続された第２金属配線と、
を具備することを特徴とする半導体集積回路。
【請求項５】
第１導電型の半導体基板に形成された矩形状の第２導電型の第１、第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された矩形状の第１導電型の第３半導体領域と、
前記第１半導体領域の長手方向に沿って配置され、前記第１半導体領域に第１バイアス電圧を印加する第１金属配線と、
前記第２半導体領域の長手方向に沿って配置され、前記第２半導体領域に前記第１バイアス電圧を印加する第２金属配線と、
前記第３半導体領域の長手方向に沿って配置され、前記第３半導体領域に第２バイアス電圧を印加する第３金属配線と、
前記第１半導体領域に形成された第１導電型の第４半導体領域と、
前記第３半導体領域に形成された第２導電型の第５半導体領域と、
前記第１半導体領域の長手方向に沿って配置され、前記第４半導体領域に電源電位を供給する電源配線と、
前記第３半導体領域の長手方向に沿って配置され、前記第５半導体領域に接地電位を供給する接地配線と、
を具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関するものであり、例えば半導体集積回路における半導体基板（ウェル領域）の電位を固定する半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路（ＬＳＩ）においては、トランジスタが形成される半導体基板あるいはウェル領域とトランジスタのソース領域とを短絡しておき、半導体基板あるいはウェル領域、及びソース領域に電源電位ＶDDあるいは接地電位ＧＮＤを供給して使用する場合が多い。しかし、半導体基板あるいはウェル領域、及びソース領域に電源電位ＶDDあるいは接地電位ＧＮＤを供給した場合、トランジスタの漏れ電流が多くなるという不利な点があった。
【０００３】
そこで、トランジスタの漏れ電流の削減、さらには半導体集積回路全体の漏れ電流を削減するために、トランジスタが形成される半導体基板あるいはウェル領域の電位（以下、ウェル電位と記す）をソース領域の電位（以下、ソース電位と記す）とは別に変化させる方法が知られている。例えば近年、トランジスタのウェル電位が以下のように設定された半導体集積回路が提案されている。通常動作モード(Active mode)にある時には、ＮチャネルＭＯＳトランジスタのウェル電位がソース電位と同じ接地電位０Ｖに設定され、ＰチャネルＭＯＳトランジスタのウェル電位がソース電位と同じ電源電圧１．８Ｖに設定される。一方、待機モード(Standby mode)にある時には、ＮチャネルＭＯＳトランジスタのウェル電位がソース電位と異なる−１．５Ｖに設定され、ＰチャネルＭＯＳトランジスタのウェル電位がソース電位と異なる３．３Ｖに設定される。さらに、ウェル領域ごとに電位を供給するための配線が形成されている（例えば、非特許文献１参照）。
【０００４】
前記非特許文献１に記載されたように、ＮチャネルＭＯＳトランジスタではウェル電位をソース電位よりも低く設定し、ＰチャネルＭＯＳトランジスタではウェル電位をソース電位よりも高く設定すると、トランジスタの漏れ電流を削減することができる一方、駆動電流が減少し動作速度は低下する。このため、ウェル電位を変化させる方法は、待機モードやテストモードにある時、漏れ電流を減らす目的で使用されるのが一般的である。なお、通常動作モードは半導体集積回路が本来目的とする機能を実現するために動作している状態であり、待機モードは電源が加わっているが通常動作モードになく、命令により直ちに通常動作モードに移行できる省電力モードの状態である。テストモードは良品、不良品を選別するための動作テストの状態を指す。
【非特許文献１】koichiro Ishibashi et al., Central Research Laboratory, Hitachi Ltd., “Substrate-Bias Techniques for SH4”, 2001 VLSI Circuit Short Course, p.13-28
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述した非特許文献１では、ウェル電位を変化させるために、電源電位ＶDD、接地電位ＧＮＤとは別にウェル電位を固定するための電位を用意し、これら電位を供給するための配線をウェル領域ごとに形成している。このため、配線形成に伴いレイアウト面積が増大するという問題が生じている。
【０００６】
そこでこの発明は、前記課題を解決するためになされたものであり、レイアウト面積の増大を伴うことなく、トランジスタのウェル電位（基板電位）を設定するための構成を設けることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施態様によれば、第１導電型の半導体基板に形成された第２導電型の第１、第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成された第１導電型の第３半導体領域と、前記第１、第２、第３半導体領域の下方に形成され、前記第１半導体領域と前記第２半導体領域とに電気的に接続された第２導電型の第４半導体領域と、前記第４半導体領域に電気的に接続され、前記第４半導体領域を介して前記第１、第２半導体領域に供給される第１電位が与えられる第１電位端子と、前記半導体基板に電気的に接続され、前記半導体基板を介して前記第３半導体領域に供給される第２電位が与えられる第２電位端子とを具備する半導体集積回路が提供される。
【発明の効果】
【０００８】
この発明によれば、レイアウト面積の増大を伴うことなく、トランジスタのウェル電位（基板電位）を設定するための構成を設けることができる半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００９】
この発明の実施形態を説明する前に、半導体集積回路におけるトランジスタの漏れ電流を削減するために、トランジスタのウェル電位を変化せる方法について説明する。前述したように、ウェル電位を変化させる方法を用いると、トランジスタの漏れ電流を削減できる一方、駆動電流が減少し動作速度が低下する。このため、通常動作モードではウェル電位をソース電位と同一にし、待機モードやテストモードでは漏れ電流を削減する目的でウェル電位をソース電位と別の電位に変化させている。
【００１０】
ウェル電位を変化させるために、半導体集積回路の外部または内部には、ウェル電位制御回路が設けられている。図１に、半導体集積回路におけるウェル電位制御のための構成を示す。ウェル電位制御回路１は、通常動作モード２、待機モード３、またはテストモード４のそれぞれに適するウェル電位を供給する。すなわち、通常動作モードの時には、ＮチャネルＭＯＳトランジスタではウェル電位として接地電位（ソース電位）あるいは接地電位より高い電位を与え、ＰチャネルＭＯＳトランジスタではウェル電位として電源電位（ソース電位）あるいは電源電位よりも低い電位を与えることにより、駆動電流を減少させずにトランジスタを動作させる。一方、待機モード及びテストモードの時には、ＮチャネルＭＯＳトランジスタではウェル電位として接地電位よりも低い電位を与え、ＰチャネルＭＯＳトランジスタではウェル電位として電源電位よりも高い電位を与えることにより、トランジスタの漏れ電流を削減する。
【００１１】
以下、前述したウェル電位を変化させる方法を用いることが可能なウェル電位を設定するための構成を備えた、本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体集積回路について説明する。
【００１３】
図２は、第１の実施形態に係る半導体集積回路の構成を示すレイアウトの概略図である。この半導体集積回路は、スタンダードセルＳＣ、クロックバッファ回路ＣＢ、電位供給配線５、６、電源配線２３、及び接地配線２４を有している。スタンダードセルＳＣ及びクロックバッファ回路ＣＢは、図２に示すように、半導体基板上に複数配列されている。電位供給配線５、６は、スタンダードセルＳＣが形成される半導体基板のウェル領域（半導体領域）に所定のウェル電位を供給する。ウェル電位を供給するための構成は後で詳述する。電源配線７は、スタンダードセルＳＣが形成される半導体基板のウェル領域、及びクロックバッファ回路ＣＢが形成される半導体基板のウェル領域に電源電位ＶDDを供給する。さらに、接地配線８は、スタンダードセルＳＣが形成される半導体基板のウェル領域、及びクロックバッファ回路ＣＢが形成される半導体基板のウェル領域に接地電位ＧＮＤを供給する。
【００１４】
スタンダードセルＳＣは、組み合わせ回路や順序回路を含む。組み合わせ回路は、同時に入ったいくつかの入力だけで出力が決定されるスイッチング回路であり、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路などの基本論理ゲート回路の組み合わせで構成されている。順序回路は、出力が現在の入力の状態だけでなく、過去の入力条件にも依存するスイッチング回路であり、フリップフロップ回路などがこれに相当する。複数のスタンダードセルＳＣにより、論理回路が構成されている。また、クロックバッファ回路ＣＢは、クロック信号を増幅し伝達する回路であり、スタンダードセルＳＣに、動作の同期をとるためのクロック信号ＣＬＫを供給する。
【００１５】
図３は、図２に示した半導体集積回路における破線Ａ内を拡大したレイアウトである。スタンダードセルＳＣを構成するトランジスタにおいて、トランジスタが形成されるウェル領域への電位供給は、Ｎ型ウェル領域(ＷＮ)１２、Ｐ型ウェル領域(ＷＰ)１３、深いＮ型ウェル領域(ＷＢ)１４、及びＰ型半導体基板１１により行われる。詳述すると、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）のウェル電位はＰ型ウェル領域１３及びＰ型半導体基板１１により供給され、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）のウェル電位はＮ型ウェル領域１２及び深いＮ型ウェル領域１４により供給される。なお、深いＮ型ウェル領域(ＷＢ)１４は、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３よりも半導体基板表面から深い位置に形成された半導体領域である。なお、図３では電源配線、及び接地配線の図示を省略している。
【００１６】
まず、スタンダードセルＳＣの構成を述べる。
【００１７】
図３に示すように、Ｐ型半導体基板１１の表面領域には、細長い矩形状上のＮ型ウェル領域(ＷＮ)１２とＰ型ウェル領域(ＷＰ)１３とが交互に配列されている。Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３上には、スタンダードセルＳＣが形成されている。Ｎ型ウェル領域１２及びＰ型ウェル領域１３の下方には、深いＮ型ウェル領域(ＷＢ)１４がＮ型ウェル領域１２に接触するように形成されている。深いＮ型ウェル領域(ＷＢ)１４は、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の長手方向に対してほぼ直行する方向に配置されている。
【００１８】
深いＮ型ウェル領域(ＷＢ)１４の一部の領域上には、深いＮ型ウェル領域(ＷＢ)１４に接触するようにＮ型ウェル領域１５が形成されている。このＮ型ウェル領域１５上には配線（第１電位端子）１６が配置されており、この配線１６はコンタクトプラグ１７及びＮ型ウェル領域１５を介して深いＮ型ウェル領域(ＷＢ)１４に電気的に接続されている。ここで、配線１６に電位Ｖbpが供給されると、図３中に破線１４Ａにて示したように、電位Ｖbpはコンタクトプラグ１７及びＮ型ウェル領域１５を介して深いＮ型ウェル領域(ＷＢ)１４に供給される。さらに、電位Ｖbpは深いＮ型ウェル領域(ＷＢ)１４から、配列された複数のＮ型ウェル領域(ＷＮ)１２に供給される。このように、配線１６、深いＮ型ウェル領域(ＷＢ)１４により電位供給配線５が構成されている。
【００１９】
また、Ｐ型半導体基板１１の表面領域にはＰ型ウェル領域１８が形成されている。このＰ型ウェル領域１８上には配線（第２電位端子）１９が配置されており、この配線１９はコンタクトプラグ２０及びＰ型ウェル領域１８を介してＰ型半導体基板１１に電気的に接続されている。ここで、配線１９に電位Ｖbnが供給されると、図３中に破線１１Ａにて示したように、電位Ｖbnはコンタクトプラグ２０及びＰ型ウェル領域１８を介してＰ型半導体基板１１に供給される。さらに、Ｐ型半導体基板１１に供給された電位Ｖbpは、配列された複数のＰ型ウェル領域(ＷＰ)１３に供給される。このように、配線１９、Ｐ型半導体基板１１により電位供給配線６が構成されている。
【００２０】
次に、クロックバッファ回路ＣＢの構成を述べる。
【００２１】
図３に示すように、Ｐ型半導体基板１１の表面領域には、またＮ型ウェル領域(ＷＮ)１２ＲとＰ型ウェル領域(ＷＰ)１３Ｒが交互に配列されている。Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒ上には、クロックバッファ回路ＣＢが形成されている。クロックバッファ回路ＣＢが形成されたＮ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒの周囲は、深いＮ型ウェル領域(ＷＢ)２１で囲まれている。言い換えると、Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒの底面及び側面には、深いＮ型ウェル領域(ＷＢ)２１が形成されている。さらに、深いＮ型ウェル領域(ＷＢ)２１の周囲は、Ｐ型ウェル領域２２で囲まれている。
【００２２】
このように配置された深いＮ型ウェル領域(ＷＢ)２１及びＰ型ウェル領域２２により、Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒは、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３と電気的に絶縁されている。これにより、Ｎ型ウェル領域(ＷＮ)１２ＲとＮ型ウェル領域(ＷＮ)１２との間、及びＰ型ウェル領域(ＷＰ)１３ＲとＰ型ウェル領域(ＷＰ)１３との間に異なる電位が供給された場合でも、これら領域間が導通してウェル電位が変動することはない。
【００２３】
次に、図３に示したスタンダードセルＳＣとクロックバッファ回路ＣＢが形成されるウェル領域のレイアウトの概略を説明する。
【００２４】
図４は、スタンダードセルＳＣが形成されるウェル領域のレイアウトの概略図である。スタンダードセルＳＣが形成される半導体領域には、図４に示すように、Ｎ型ウェル領域(ＷＮ)１２とＰ型ウェル領域(ＷＰ)１３が交互に配列されている。Ｎ型ウェル領域１２及びＰ型ウェル領域１３の下方には、深いＮ型ウェル領域(ＷＢ)１４がＮ型ウェル領域１３に接触するように配置されている。この深いＮ型ウェル領域(ＷＢ)１４は、複数のＮ型ウェル領域(ＷＮ)１２を電気的に接続する配線層として働く。
【００２５】
図５は、クロックバッファ回路ＣＢが形成されるウェル領域のレイアウトの概略図である。クロックバッファ回路ＣＢが形成される半導体領域には、図５に示すように、Ｎ型ウェル領域(ＷＮ)１２ＲとＰ型ウェル領域(ＷＰ)１３Ｒが交互に配列されている。Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒは、深いＮ型ウェル領域(ＷＢ)２１で囲まれている。深いＮ型ウェル領域(ＷＢ)２１は、複数のＮ型ウェル領域(ＷＮ)１２Ｒに接触しており、複数のＮ型ウェル領域(ＷＮ)１２Ｒを電気的に接続する。このように、Ｎ型ウェル領域(ＷＮ)１２ＲとＰ型ウェル領域(ＷＰ)１３Ｒを囲む深いＮ型ウェル領域(ＷＢ)２１を形成することにより、Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒに形成されたクロックバッファ回路から発生するノイズが、深いＮ型ウェル領域(ＷＢ)２１の外部にもれるのを低減する。
【００２６】
次に、図３に示したスタンダードセルＳＣの回路パターンの一例について述べる。
【００２７】
図６は、スタンダードセルＳＣの回路パターンを示すレイアウトである。図６に示すように、半導体基板上には、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３が形成されている。Ｎ型ウェル領域(ＷＮ)１２内には、Ｐ型半導体領域（ソースまたはドレイン領域）１２Ａ、１２Ｂが形成されている。ソース及びドレインを構成するＰ型半導体領域１２Ａ、１２Ｂ間のＮ型ウェル領域(ＷＰ)１２上には、ゲート電極３５Ａが形成されている。また、Ｎ型ウェル領域(ＷＮ)１２上には電源電位ＶDDが供給された電源配線（電源端子）２３が配置されており、この電源配線２３からは配線２３Ａが引き出されている。配線２３Ａは、コンタクトプラグ２３ＢによりＰ型半導体領域１２Ａ（または１２Ｂ）に接続されている。さらに、Ｎ型ウェル領域(ＷＮ)１２には、図３に示したように、深いＮ型ウェル領域(ＷＢ)１４を介して電位Ｖbpが供給されており、Ｎ型ウェル領域(ＷＮ)１２は電位Ｖbpに固定されている。
【００２８】
Ｐ型ウェル領域(ＷＰ)１３内には、Ｎ型半導体領域（ソースまたはドレイン領域）１３Ａ、１３Ｂが形成されている。ソース及びドレインを構成するＮ型半導体領域１３Ａ、１３Ｂ間のＰ型ウェル領域(ＷＰ)１３上には、ゲート電極３５Ｂが形成されている。また、Ｐ型ウェル領域(ＷＰ)１３上には接地電位ＧＮＤが供給された接地配線（接地端子）２４が配置されており、この接地配線２４からは配線２４Ａが引き出されている。配線２４Ａは、コンタクトプラグ２４ＢによりＮ型半導体領域１３Ａ（または１３Ｂ）に接続されている。さらに、Ｐ型ウェル領域(ＷＰ)１３には、図３に示したように、Ｐ型半導体基板１１を介して電位Ｖbnが供給されており、Ｐ型ウェル領域(ＷＰ)１３は、電位Ｖbnに固定されている。
【００２９】
さらに、Ｐ型半導体領域１２Ａ（または１２Ｂ）及びＮ型半導体領域１３Ａ（または１３Ｂ）を接続する配線３６や、ゲート電極間を接続する配線３７が形成されている。なお、図６に示す破線ＳＣ内の回路パターンは、スタンダードセルＳＣを構成している。ゲート電極の配線方向に沿ったスタンダードセルＳＣの寸法は３．０μｍ程度であり、スタンダードセルＳＣ内のＰチャネルＭＯＳトランジスタのチャネル幅は１．０μｍ程度、ＮチャネルＭＯＳトランジスタのチャネル幅は０．５μｍ程度である。
【００３０】
図７に、図６に示したスタンダードセルＳＣの回路パターンにおけるＸ−Ｘ´線に沿った断面図を示す。
【００３１】
Ｐ型半導体基板(Ｐ−sub)１１上には深いＮ型ウェル領域(ＷＢ)１４が形成され、この深いＮ型ウェル領域(ＷＢ)１４上にはＮ型ウェル領域１２とＰ型ウェル領域１３が形成されている。Ｎ型ウェル領域１２の表面領域には、ソースまたはドレインであるＰ型半導体領域１２Ａ、１２Ｂが形成されている。Ｐ型半導体領域１２Ａ、１２Ｂ間のＮ型ウェル領域１２上には、ゲート絶縁膜１２Ｄが形成され、このゲート絶縁膜１２Ｄ上にはゲート電極１２Ｅが形成されている。
【００３２】
Ｐ型ウェル領域１３の表面領域には、ソースまたはドレインであるＮ型半導体領域１３Ａ、１３Ｂが形成されている。Ｎ型半導体領域１３Ａ、１３Ｂ間のＰ型ウェル領域１３上には、ゲート絶縁膜１３Ｄが形成され、このゲート絶縁膜１３Ｄ上にはゲート電極１３Ｅが形成されている。また、各トランジスタ間には、ＳＴＩ(Shallow Trench Isolation)などからなる素子分離絶縁膜３０が形成されている
図７に示した断面構造において、Ｎ型ウェル領域１２、Ｐ型半導体領域１２Ａ、１２Ｂ、ゲート絶縁膜１２Ｄ、ゲート電極１２ＥによりＰチャネルＭＯＳトランジスタ(ＰＭＯＳ)が構成されている。同様に、Ｐ型ウェル領域１３、Ｎ型半導体領域１３Ａ、１３Ｂ、ゲート絶縁膜１３Ｄ、ゲート電極１３ＥによりＮチャネルＭＯＳトランジスタ(ＮＭＯＳ)が構成されている。ＰチャネルＭＯＳトランジスタのウェル電位は、Ｎ型ウェル領域(ＷＮ)１２及び深いＮ型ウェル領域(ＷＢ)１４により与えられる。ＮチャネルＭＯＳトランジスタのウェル電位は、Ｐ型ウェル領域(ＷＰ)１３及びＰ型半導体基板(Ｐ−sub)１１により与えられる。また、Ｎ型ウェル領域１２同士を接続するために、Ｐ型ウェル領域(ＷＰ)１３下の深いＮ型ウェル領域(ＷＢ)１４を使用している。例えば、図７において、ＮチャネルＭＯＳトランジスタのＰ型ウェル領域(ＷＰ)１３は一見、深いＮ型ウェル領域(ＷＢ)１４によって電位が分離されているように見える。しかし、図４に示したように、Ｐ型ウェル領域(ＷＰ)１３のうち、深いＮ型ウェル領域(ＷＢ)１４が下方に存在していない領域が深いＮ型ウェル領域(ＷＢ)１４の両側に配置されているため、そこから電位が与えられてＮチャネルＭＯＳトランジスタのウェル電位は電位Ｖbnに固定されている。
【００３３】
次に、図３に示したクロックバッファ回路ＣＢの回路パターンの一例について述べる。
【００３４】
図８は、クロックバッファ回路ＣＢの回路パターンを示すレイアウトである。図８に示すように、半導体基板上には、Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒが形成されている。さらに、深いＮ型ウェル領域２１がＮ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒを囲うように形成されている。
【００３５】
Ｎ型ウェル領域(ＷＮ)１２Ｒ内には、Ｐ型半導体領域（ソースまたはドレイン領域）１２Ａ、１２Ｂ、及びＮ型半導体領域１２Ｃが形成されている。Ｎ型半導体領域１２Ｃ上には電源電位ＶDDが供給された電源配線（電源端子）２３が配置されており、この電源配線２３はコンタクトプラグ２５によりＮ型半導体領域１２Ｃに接続されている。これにより、Ｎ型ウェル領域(ＷＮ)１２Ｒは、電源電位ＶDDに固定される。
【００３６】
また、Ｐ型ウェル領域(ＷＰ)１３Ｒ内には、Ｎ型半導体領域（ソースまたはドレイン領域）１３Ａ、１３Ｂ、及びＰ型半導体領域１３Ｃが形成されている。Ｐ型半導体領域１３Ｃ上には接地電位ＧＮＤが供給された接地配線（接地端子）２４が配置されており、この接地配線２４はコンタクトプラグ２６によりＰ型半導体領域１３Ｃに接続されている。これにより、Ｐ型ウェル領域(ＷＰ)１３Ｒは、接地電位ＧＮＤに固定される。
【００３７】
ソース及びドレインを構成するＰ型半導体領域１２Ａ、１２Ｂ間のＮ型ウェル領域(ＷＰ)１２Ｒ上には、ゲート電極２７Ａが形成されている。ソース及びドレインを構成するＮ型半導体領域１３Ａ、１３Ｂ間のＰ型ウェル領域(ＷＰ)１３Ｒ上には、ゲート電極２７Ｂが形成されている。
【００３８】
また、電源配線２３からは配線２３Ａが引き出され、コンタクトプラグ２３ＢによりＰ型半導体領域１２Ａ（または１２Ｂ）に接続されている。接地配線２４からは配線２４Ａが引き出され、コンタクトプラグ２４ＢによりＮ型半導体領域１３Ａ（または１３Ｂ）に接続されている。さらに、Ｐ型半導体領域１２Ａ（または１２Ｂ）及びＮ型半導体領域１３Ａ（または１３Ｂ）を接続する配線２８や、ゲート電極間を接続する配線２９が形成されている。なお、クロックバッファ回路ＣＢを構成するＰチャネルＭＯＳトランジスタのチャネル幅は１．０μｍ程度、ＮチャネルＭＯＳトランジスタのチャネル幅は０．５μｍ程度である。クロックバッファ回路では、これらＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが多数並列に接続されてサイズの大きなトランジスタが構成されている。
【００３９】
図９に、図８に示したクロックバッファ回路の回路パターンにおけるＹ−Ｙ´線に沿った断面図を示す。
【００４０】
Ｐ型半導体基板１１上には深いＮ型ウェル領域(ＷＢ)２１が形成され、この深いＮ型ウェル領域(ＷＢ)２１上にはＮ型ウェル領域１２ＲとＰ型ウェル領域１３Ｒが形成されている。深いＮ型ウェル領域(ＷＢ)２１は、Ｎ型ウェル領域１２ＲとＰ型ウェル領域１３Ｒを囲むように、Ｎ型ウェル領域１２Ｒ及びＰ型ウェル領域１３Ｒの底面及び側面に配置されている。
【００４１】
Ｎ型ウェル領域１２Ｒの表面領域には、ソースまたはドレインであるＰ型半導体領域１２Ａ、１２Ｂと、Ｎ型ウェル領域１２Ｒに電源電位ＶDDを供給するためのＮ型半導体領域１２Ｃが形成されている。Ｐ型半導体領域１２Ａ、１２Ｂ間のＮ型ウェル領域１２Ｒ上には、ゲート絶縁膜１２Ｄが形成され、このゲート絶縁膜１２Ｄ上にはゲート電極１２Ｅが形成されている。
【００４２】
Ｐ型ウェル領域１３の表面領域には、ソースまたはドレインであるＮ型半導体領域１３Ａ、１３Ｂと、Ｐ型ウェル領域１３Ｒに接地電位ＧＮＤを供給するためのＰ型半導体領域１３Ｃが形成されている。Ｎ型半導体領域１３Ａ、１３Ｂ間のＰ型ウェル領域１３Ｒ上には、ゲート絶縁膜１３Ｄが形成され、このゲート絶縁膜１３Ｄ上にはゲート電極１３Ｅが形成されている。また、各トランジスタ間には、ＳＴＩ(Shallow Trench Isolation)などからなる素子分離絶縁膜３０が形成されている
図９に示した断面構造において、Ｎ型ウェル領域１２Ｒ、Ｐ型半導体領域１２Ａ、１２Ｂ、ゲート絶縁膜１２Ｄ、ゲート電極１２ＥによりＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）が構成されている。同様に、Ｐ型ウェル領域１３Ｒ、Ｎ型半導体領域１３Ａ、１３Ｂ、ゲート絶縁膜１３Ｄ、ゲート電極１３ＥによりＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）が構成されている。ＰチャネルＭＯＳトランジスタのウェル電位は電源配線２３により供給され、ＮチャネルＭＯＳトランジスタのウェル電位は接地配線２４により供給される。
【００４３】
図８及び図９に示したクロックバッファ回路ＣＢでは、Ｎ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒを深いＮ型ウェル領域２１で囲うことにより、クロックバッファ回路ＣＢから外部に漏れるノイズを低減することができる。
【００４４】
前記第１の実施形態に係る構成を有する半導体集積回路によれば、半導体集積回路（ＬＳＩ）上のトランジスタのウェル電位を電源電圧とは独立に２端子（電位Ｖbn用端子と電位Ｖbp用端子）で固定することができ、通常動作モード、待機モード、またはテストモードにおいて適するウェル電位に設定することができる。
【００４５】
ここで例えば、スタンダードセルＳＣにおける電源電位ＶDDが１．０Ｖ、接地電位ＧＮＤが０Ｖである場合、ＰチャネルＭＯＳトランジスタのウェル電位をＶbpとし、ＮチャネルＭＯＳトランジスタのウェル電位をＶbnとすると、通常動作モードではウェル電位Ｖbpが１．０Ｖ、ウェル電位Ｖbnが０Ｖに設定され、待機モード及びテストモードではウェル電位Ｖbpが２．０Ｖ、ウェル電位Ｖbnが−１．０Ｖに設定される。
【００４６】
このように、スタンダードセルではトランジスタのウェル電位を適する電位に設定することにより、待機モード及びテストモードにおいては漏れ電流を削減でき、通常動作モードにおいてはトランジスタの駆動電流を減少させずに動作速度の低下を防止できる。さらに、クロックバッファ回路を深いＮウェル領域で囲うことにより、通常動作モードで発生するウェル電位の変動によるノイズを低減できる。これにより、漏れ電流及びノイズによる性能劣化を防止することができる。
【００４７】
また、複数のＮ型ウェル領域(ＷＮ)には深いＮ型ウェル領域(ＷＢ)１４を用いて第１バイアス電圧を共通に加えることができ、複数のＰ型ウェル領域(ＷＰ)にはＰ型半導体基板を用いて第２バイアス電圧を共通に加えることができるので、ウェル領域にバイアス電圧を加えるための配線を形成する必要がなく、配線形成に伴うレイアウト面積の増大を防止することができる。
【００４８】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。図３に示した第１の実施形態では、スタンダードセルＳＣが形成されるＮ型ウェル領域(ＷＮ)１２に、深いＮ型ウェル領域(ＷＢ)１４を用いて電位Ｖbpを供給する例を示したが、この第２の実施形態では、Ｎ型ウェル領域(ＷＮ)１２に電位Ｖbpを供給するための他の構成例を説明する。
【００４９】
図１０は、第２の実施形態に係る半導体集積回路の構成を示すレイアウトである。
【００５０】
Ｐ型半導体基板(Ｐ−sub)１１の表面領域には、細長い矩形状のＮ型ウェル領域(ＷＮ)１２とＰ型ウェル領域(ＷＰ)１３とが交互に配列されている。Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３上には、スタンダードセルＳＣが形成されている。Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の一端には、Ｎ型ウェル領域４５がＰ型半導体基板１１の表面領域にＮ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の長手方向に対してほぼ直行する方向に形成されている。または、Ｎ型ウェル領域４５が、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の上方にこれらの長手方向に対してほぼ直行する方向に形成されている。このＮ型ウェル領域４５は、Ｎ型ウェル領域(ＷＮ)１２に接触しており、複数のＮ型ウェル領域(ＷＮ)１２を電気的に接続する。
【００５１】
Ｎ型ウェル領域４５の一部の領域上には配線１６が配置されている。この配線１６は、コンタクトプラグ１７によりＮ型ウェル領域４５に電気的に接続されている。ここで、配線１６に電位Ｖbpが供給されると、電位Ｖbpはコンタクトプラグ１７を介してＮ型ウェル領域４５に供給される。さらに、電位ＶbpはＮ型ウェル領域４５から、配列された複数のＮ型ウェル領域(ＷＮ)１２に供給される。その他の構成は、図３に示した前記第１の実施形態と同様である。
【００５２】
図１１は、図１０に示したスタンダードセルＳＣが形成されるウェル領域のレイアウトの概略図である。
【００５３】
スタンダードセルＳＣが形成される半導体領域には、図１１に示すように、Ｎ型ウェル領域(ＷＮ)１２とＰ型ウェル領域(ＷＰ)１３が交互に配列されている。Ｎ型ウェル領域１２及びＰ型ウェル領域１３の一端及び他端には、Ｐ型半導体基板１１の表面領域に形成されたＮ型ウェル領域４５がＮ型ウェル領域１２及びＰ型ウェル領域１３に接触するように形成されている。Ｎ型ウェル領域４５は、複数のＮ型ウェル領域(ＷＮ)１２を電気的に接続する配線層として働き、配線１６が有する電位Ｖbpを複数のＮ型ウェル領域(ＷＮ)１２に供給する。
【００５４】
前記第２の実施形態に係る構成を有する半導体集積回路によれば、Ｐ型半導体基板１１の表面領域に形成されたＮ型ウェル領域４５により、スタンダードセルＳＣが形成されたＮ型ウェル領域１２を適する電位に設定でき、またＰ型半導体基板１１によりスタンダードセルＳＣが形成されたＰ型ウェル領域１３も適する電位に設定できる。これを用いて、通常動作モード、待機モード、またはテストモードにおいて、Ｎ型ウェル領域１２及びＰ型ウェル領域１３を適するウェル電位に設定すれば、スタンダードセルを構成するトランジスタに生じる漏れ電流を削減できる。さらに、前記第１の実施形態と同様に、クロックバッファ回路ＣＢが形成されたＮ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒを深いＮ型ウェル領域２１で囲んでいるため、クロックバッファ回路を構成するトランジスタからのノイズを低減することができる。
【００５５】
また、複数のＮ型ウェル領域(ＷＮ)にはＮ型ウェル領域４５を用いて第１バイアス電圧を共通に加えることができ、複数のＰ型ウェル領域(ＷＰ)にはＰ型半導体基板を用いて第２バイアス電圧を共通に加えることができるので、ウェル領域にバイアス電圧を加えるための配線を形成する必要がなく、配線形成に伴うレイアウト面積の増大を防止することができる。
【００５６】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第３の実施形態では、前述した第１、第２の実施形態と異なる、Ｎ型ウェル領域(ＷＮ)１２へ電位Ｖbpを供給するための他の構成例を説明する。
【００５７】
図１２は、第３の実施形態に係る半導体集積回路の構成を示すレイアウトである。図３、図１０に示した前記第１、第２の実施形態では、スタンダードセルＳＣが形成されるＮ型ウェル領域(ＷＮ)１２をＮ型ウェル領域にて接続し、スタンダードセルＳＣが形成されるＰ型ウェル領域(ＷＰ)１３をＰ型半導体基板１１にて接続する例を示したが、この第３の実施形態ではＮ型ウェル領域(ＷＮ)１２を金属配線３１にて接続し、Ｐ型ウェル領域(ＷＰ)１３を金属配線３２にて接続している。金属配線３１、３２は、銅やアルミニウムなどから形成されている。
【００５８】
Ｐ型半導体基板１１の表面領域には、細長い矩形状のＮ型ウェル領域(ＷＮ)１２とＰ型ウェル領域(ＷＰ)１３とが交互に配列されている。Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３上には、スタンダードセルＳＣが形成されている。
【００５９】
Ｎ型ウェル領域(ＷＮ)１２の一部の領域上には、このＮ型ウェル領域(ＷＮ)１２より不純物濃度が高いＮ型ウェル領域３３が形成されている。Ｎ型ウェル領域３３上には金属配線３１が配置されており、この金属配線３１はコンタクトプラグ３４によりＮ型ウェル領域３３を介してＮ型ウェル領域(ＷＮ)１２に電気的に接続されている。ここで、金属配線３１に第１バイアス電圧としての電位Ｖbpが供給されると、電位Ｖbpはコンタクトプラグ３４及びＮ型ウェル領域３３を介してＮ型ウェル領域(ＷＮ)１２に供給される。
【００６０】
また、Ｐ型ウェル領域(ＷＰ)１３の一部の領域上には、このＰ型ウェル領域(ＷＰ)１３より不純物濃度が高いＰ型ウェル領域３８が形成されている。Ｐ型ウェル領域３８上には金属配線３２が配置されており、この金属配線３２はコンタクトプラグ３９によりＰ型ウェル領域３８を介してＰ型ウェル領域(ＷＰ)１３に電気的に接続されている。ここで、金属配線３２に第２バイアス電圧としての電位Ｖbnが供給されると、電位Ｖbnはコンタクトプラグ３９及びＰ型ウェル領域３８を介してＰ型ウェル領域(ＷＰ)１３に供給される。
【００６１】
前記第３の実施形態に係る構成を有する半導体集積回路によれば、Ｐ型ウェル領域(ＷＰ)１２及びＮ型ウェル領域(ＷＮ)１３への電位供給を、深いＮ型ウェル領域１４やＮ型ウェル領域４５より電気抵抗が低い金属配線３１、３２にて行っているため、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の電位固定を強くし、さらに変動し難くすることができる。これを用いて、通常動作モード、待機モード、またはテストモードにおいて、Ｎ型ウェル領域１２及びＰ型ウェル領域１３を適するウェル電位に設定すれば、スタンダードセルを構成するトランジスタに生じる漏れ電流を削減できる。さらに、前記第１の実施形態と同様に、クロックバッファ回路ＣＢが形成されたＮ型ウェル領域(ＷＮ)１２Ｒ及びＰ型ウェル領域(ＷＰ)１３Ｒを深いＮ型ウェル領域２１で囲んでいるため、クロックバッファ回路を構成するトランジスタからのノイズを低減することができる。
【００６２】
また、図１３に第３の実施形態の変形例に係る半導体集積回路のレイアウトを示す。図１２に示した第３の実施形態では、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の一部の領域にて金属配線３１または３２と接続したが、この変形例ではＮ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３のそれぞれの長手方向に沿って金属配線４０、４１を配置し、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の全域に亘って等間隔にＮ型ウェル領域(ＷＮ)１２と金属配線４０、及びＰ型ウェル領域(ＷＰ)１３と金属配線４１を接続している。なお、金属配線４０は、コンタクトプラグにより金属配線３１に接続されており、金属配線４１はコンタクトプラグにより金属配線３２に接続されている。金属配線４０、４１は、銅やアルミニウムなどから形成されている。また、電源配線７には、コンタクトプラグを介して電源配線２３が接続されており、接地配線８にはコンタクトプラグを介して接地配線２４が接続されている。
【００６３】
図１４は、図１３に示した半導体集積回路におけるスタンダードセルＳＣを拡大したレイアウトである。図１４に示すように、スタンダードセルＳＣが形成されるＮ型ウェル領域(ＷＮ)１２内には、Ｎ型半導体領域１２Ｃが形成されている。Ｎ型半導体領域１２Ｃ上には電位Ｖbpが供給された金属配線４０がＮ型ウェル領域(ＷＮ)１２の長手方向に沿って配置されている。この金属配線４０は、コンタクトプラグ４２によりＮ型半導体領域１２Ｃの長手方向に沿ってＮ型半導体領域１２Ｃに等間隔で接続されている。これにより、金属配線４０に供給された電位Ｖbpは、コンタクトプラグ４２及びＮ型半導体領域１２Ｃを介してＮ型ウェル領域(ＷＮ)１２に供給される。
【００６４】
また、スタンダードセルＳＣが形成されるＰ型ウェル領域(ＷＰ)１３内には、Ｐ型半導体領域１３Ｃが形成されている。Ｐ型半導体領域１３Ｃ上には電位Ｖbnが供給された金属配線４１がＰ型ウェル領域(ＷＰ)１３の長手方向に沿って配置されている。この金属配線４１は、コンタクトプラグ４３によりＰ型半導体領域１３Ｃの長手方向に沿ってＰ型半導体領域１３Ｃに等間隔で接続されている。これにより、金属配線４１に供給された電位Ｖbnは、コンタクトプラグ４３及びＰ型半導体領域１３Ｃを介してＰ型ウェル領域(ＷＰ)１３に供給される。
【００６５】
図１４に示した第３の実施形態の変形例に係る半導体集積回路では、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３への電位供給を、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の全域に亘って電気抵抗が低い金属配線４０、４１にて行うことができるため、Ｎ型ウェル領域(ＷＮ)１２及びＰ型ウェル領域(ＷＰ)１３の電位固定をさらに強くし、さらに変動し難くすることができる。その他の効果は前記第３の実施形態と同様である。
【００６６】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００６７】
半導体集積回路において、クロック信号を分配するクロックバッファ回路を全て、図３、図１０、及び図１２に示したように深いＮウェル領域で囲うことは、ノイズ対策としては有効であるが、それに伴うレイアウト面積の増大分が大きくなってしまう。これは、深いウェル領域を形成するために必要なレイアウト寸法の最小値が、銅やアルミニウムなどからなる金属配線に比べて非常に大きいためである。
【００６８】
そこで、この第４の実施形態では、クロック信号の伝達経路に配置された複数のクロックバッファ回路において、上位階層のクロックバッファ回路は深いＮ型ウェル領域で囲い、下位階層のクロックバッファ回路は深いＮ型ウェル領域で囲わない構成としている。スタンダードセルＳＣの構成については、図３、図１０、及び図１２に示した前記第１、第２、第３の実施形態で述べたいずれの構成を備えていてもよい。
【００６９】
図１５は第４の実施形態の半導体集積回路におけるクロックバッファ回路の構成を示すブロック図であり、図１６は半導体集積回路におけるクロックバッファ回路のレイアウトである。
【００７０】
図１５に示すように、(phase-locked loop)４４から出力されたクロック信号は、クロックバッファ回路Ｃ０１、Ｃ０２、Ｃ０３を介してクロックバッファ回路Ｃ１に入力される。クロックバッファ回路Ｃ１から出力されたクロック信号はクロックバッファ回路Ｃ１１、Ｃ１２及びその他の回路に入力される。クロックバッファ回路Ｃ１１から出力されたクロック信号はクロックバッファ回路Ｃ１１１、Ｃ１１２及びその他の回路に入力され、クロックバッファ回路Ｃ１１１から出力されたクロック信号はクロックバッファ回路Ｃ１１１１、Ｃ１１１２及びその他の回路に入力される。さらに、クロックバッファ回路Ｃ１１１１から出力されたクロック信号はクロックバッファ回路Ｃ１１１１−１、Ｃ１１１１−２及びその他の回路に入力される。そして、クロックバッファ回路Ｃ１１１１−１から出力されたクロック信号はスタンダードセルに含まれるフリップフロップ回路（ＦＦ）Ｆ１１、Ｆ１２に供給される。フリップフロップＦ１１、Ｆ１２は、クロックバッファ回路Ｃ１１１１−１から供給されたクロック信号に基づいて動作する。なお、図１６に示すように、Ｃ１２、Ｃ１１２、Ｃ１１１２の後段にも順次、クロックバッファ回路が形成されている。
【００７１】
ＰＬＬ４４の後段に配置された、クロックバッファ回路Ｃ０１、Ｃ０２、Ｃ０３、Ｃ１、Ｃ１１、Ｃ１２、Ｃ１１１、Ｃ１１２、Ｃ１２１、及びＣ１２２は、上位階層のクロックバッファ回路を構成しており、深いＮ型ウェル領域２１で囲まれている。一方、上位階層のクロックバッファ回路の後段に配置された、クロックバッファ回路Ｃ１１１１、Ｃ１１１１−１、Ｃ１１１１−２、Ｃ１１１２、Ｃ１１１２−１、及びＣ１１１２−２は、下位階層のクロックバッファ回路を構成しており、深いＮ型ウェル領域で囲まれていない。
【００７２】
図１５及び図１６に示した第４の実施形態に係る半導体集積回路では、クロック信号を半導体集積回路の全体に分配するクロックバッファ回路のうち、下位階層のクロックバッファ回路についてはノイズ対策を行わず、クロック信号発振回路（ＰＬＬ）と下位階層のクロックバッファ回路との間に配置された上位階層のクロックバッファ回路についてのみノイズ対策を実行する。すなわち、上位階層のクロックバッファ回路が形成されたＮ型ウェル領域及びＰ型ウェル領域の周囲には深いＮ型ウェル領域(ＷＢ)を形成し、一方、下位階層のクロックバッファ回路が形成されたＮ型ウェル領域及びＰ型ウェル領域の周囲には深いＮ型ウェル領域を形成しない。このような構成により、半導体集積回路におけるレイアウト面積の増大を抑制する。
【００７３】
上位階層のクロックバッファ回路は、図１６に示したように、例えばクロックバッファ回路Ｃ０１からフリップフロップ回路Ｆ１１までの長距離配線が有する大きな負荷を駆動することが必要である。したがって、上位階層のクロックバッファ回路を構成するトランジスタは、サイズ（チャネル幅）が大きく、流れる電流が多いため、ノイズの発生量も大きい。このため、上位階層のクロックバッファ回路のみを深いＮ型ウェル領域(ＷＢ)で囲むだけでも、ノイズの発生量を大きく低減することができる。
【００７４】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７５】
【図１】半導体集積回路における各種モードに対して行うウェル電位制御を示すブロック図である。
【図２】この発明の第１の実施形態に係る半導体集積回路の構成を示すレイアウトの概略図である。
【図３】図２に示した半導体集積回路における破線Ａ内を拡大したレイアウトである。
【図４】前記第１の実施形態におけるスタンダードセルＳＣが形成されるウェル領域のレイアウトの概略図である。
【図５】前記第１の実施形態におけるクロックバッファ回路ＣＢが形成されるウェル領域のレイアウトの概略図である
【図６】前記第１の実施形態におけるスタンダードセルＳＣの回路パターンを示すレイアウトである。
【図７】図６に示したスタンダードセルＳＣの回路パターンにおけるＸ−Ｘ´線に沿った断面図である。
【図８】前記第１の実施形態におけるクロックバッファ回路ＣＢの回路パターンを示すレイアウトである。
【図９】図８に示したクロックバッファ回路ＣＢの回路パターンにおけるＹ−Ｙ´線に沿った断面図である。
【図１０】この発明の第２の実施形態に係る半導体集積回路の構成を示すレイアウトである。
【図１１】前記第２の実施形態におけるスタンダードセルＳＣが形成されるウェル領域のレイアウトの概略図である。
【図１２】この発明の第３の実施形態に係る半導体集積回路の構成を示すレイアウトである。
【図１３】前記第３の実施形態の変形例に係る半導体集積回路の構成を示すレイアウトである。
【図１４】前記第３の実施形態の変形例におけるスタンダードセルＳＣの回路パターンを示すレイアウトである。
【図１５】この発明の第４の実施形態に係る半導体集積回路におけるクロックバッファ回路の構成を示すブロック図である。
【図１６】前記第４の実施形態に係る半導体集積回路におけるクロックバッファ回路のレイアウトである。
【符号の説明】
【００７６】
１１…ｐ型半導体基板(Ｐ−sub)、１２、１２Ｒ…Ｎ型ウェル領域(ＷＮ)、１３、１３Ｒ…Ｐ型ウェル領域(ＷＰ)、１４、２１…深いＮ型ウェル領域(ＷＢ)、１６…配線、１９…配線、２３…電源配線（電源端子）、２４…接地配線（接地端子）、Ｃ０１、Ｃ０２、Ｃ０３、Ｃ１、Ｃ１１、Ｃ１２、Ｃ１１１、Ｃ１１２、Ｃ１２１、Ｃ１２２…上位階層のクロックバッファ回路、Ｃ１１１１、Ｃ１１１２、Ｃ１１１１−１、Ｃ１１１１−２、Ｃ１１１２−１、Ｃ１１１２−２…下位階層のクロックバッファ回路、ＳＣ…スタンダードセル、ＣＢ…クロックバッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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