(57)【要約】【課題】  回路規模の増大を抑えつつ複数チャンネルの入力信号を高速にＡ／Ｄ変換でき、しかも直線性に優れたＡ／Ｄ変換装置を提供する。【解決手段】  各チャンネルの電圧時間変換回路４は、ランプ波形電圧ＶＬの発生時点、ランプ波形電圧ＶＬと入力電圧Ｖin1とが一致する時点、およびランプ波形電圧ＶＬと電源電圧ＶDDとが一致する時点でパルス信号ＰＢ１を発生させ、パルス位相差符号化回路６は、イネーブル信号ＰＡの立ち上がりから上記各時点までの時間を符号化する。各チャンネルの演算回路５は、符号化データに基づいて正規化演算を行いＡ／Ｄ変換コードＡＤを求める。リングディレイライン８とカウンタ９は、全てのチャンネルに共通に１つ設ければよい。【選択図】  図１
2006173888.tif 000002
【特許請求の範囲】
【請求項１】
複数チャンネルの入力電圧を同時にＡ／Ｄ変換するＡ／Ｄ変換装置において、
複数の基準電圧を生成する基準電圧生成回路と、
パルス信号が周回するように複数のゲートがリング状に連結されたパルス周回回路と、
前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタとを全チャンネルについて共通に備え、これらを連続的に動作させ、さらに、
一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
前記ランプ波形電圧と前記各基準電圧とが一致する時点および前記ランプ波形電圧と変換対象である入力電圧とが一致する時点でそれぞれパルス信号を出力する電圧−時間変換回路と、
前記パルス信号が出力された時の前記カウンタのカウント値を保持する保持回路と、
前記パルス信号が出力された時の前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを出力する周回位置検出回路と、
前記保持回路から出力されるカウント値と前記周回位置検出回路から出力される周回位置データとを合成して符号データを出力するデータ合成回路と、
前記各基準電圧に対して得られた符号データと前記各基準電圧に対して予め決められたＡ／Ｄ変換値と前記入力電圧に対して得られた符号データとに基づいて前記入力電圧のＡ／Ｄ変換値を演算する演算回路とを各チャンネルごとに個別に備えていることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記各チャンネルのランプ波形発生回路は、それぞれ前記ランプ波形電圧の傾きを変更可能に構成されていることを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
前記各チャンネルのランプ波形発生回路は、それぞれ一定の周期を有する変換制御信号に同期して第１の基準電圧から一定の傾きで増加または減少するランプ波形電圧を生成するように構成され、
前記各チャンネルの電圧−時間変換回路は、それぞれ前記変換制御信号に同期して第１のパルス信号を出力し、前記ランプ波形電圧と入力電圧とが一致する時点で第２のパルス信号を出力し、前記ランプ波形電圧と第２の基準電圧とが一致する時点で第３のパルス信号を出力するように構成されていることを特徴とする請求項１または２記載のＡ／Ｄ変換装置。
【請求項４】
前記データ合成回路から出力される符号データをフィルタリングするデジタルフィルタを各チャンネルごとに備えたことを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換装置。
【請求項５】
前記各チャンネルの電圧−時間変換回路の前に、それぞれ当該電圧−時間変換回路への入力電圧の電圧範囲が外部から与えられる入力電圧の電圧範囲に対し狭まるように電圧変換を行う入力処理回路を設けたことを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換装置。
【請求項６】
前記各チャンネルの入力変換回路は、それぞれサンプル・ホールド回路を備えていることを特徴とする請求項５記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧とランプ波形電圧とを比較することによりＡ／Ｄ変換を実行するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
パルス位相差符号化回路を用いたＡ／Ｄ変換回路が提案されている（特許文献１参照）。このＡ／Ｄ変換回路は、アナログ信号をデジタル信号に変換する要部がデジタル回路のみから構成されているので、高温でも安定して動作し、半導体製造プロセスの微細化により小型化が図れるという優れた特徴を有している。パルス位相差符号化回路は、Ａ／Ｄ変換回路の他にもフィルタ機能を有する信号レベル検出装置などに用いられている（特許文献２参照）。さらに、本願出願人は、パルス位相差符号化回路とデジタルフィルタとを組み合わせ、パルス位相差符号化回路を連続的に動作させて高速、高分解能にＡ／Ｄ変換を行うＡ／Ｄ変換回路を出願した（特願２００４−０３４９０９）。
【０００３】
これらのＡ／Ｄ変換回路は、Ａ／Ｄ変換の対象電圧（以下、入力電圧と称す）をパルス周回回路の電源電圧として用いる構成に特徴を有している。そして、その電源電圧（入力電圧）に応じてパルス周回回路を構成するゲートの遅延時間が変化する特性を利用してＡ／Ｄ変換値を得るようになっている。しかし、ゲートの遅延時間は、電源電圧に対して固有の２次関数特性を有しているため、より直線性の高いＡ／Ｄ変換特性を得るためには補正回路が必要となる。
【０００４】
そこで、本願出願人は、ランプ波形電圧を第１、第２の基準電圧および入力電圧と比較して電圧−時間変換を行い、得られた時間をパルス位相差符号化回路を用いて符号データに変換し、その符号データを用いてＡ／Ｄ変換を行うＡ／Ｄ変換回路を出願した（特願２００４−０５３８０３）。この構成における非直線性誤差はランプ波形電圧の直線性で定まるため、直線性に優れたＡ／Ｄ変換回路を容易に得ることができる。
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００２−２１７７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この直線性に優れたＡ／Ｄ変換回路を用いて複数チャンネルをＡ／Ｄ変換するには、マルチプレクサ等のセレクタを設けて各チャンネルを高速に切り換え、各チャンネルの入力電圧を順次Ａ／Ｄ変換する構成が考えられる。しかし、この構成では、チャンネル数が増加すると各チャンネルごとの変換レートが低下するため高速化が図れないという問題がある。一方、Ａ／Ｄ変換回路をチャンネル数分だけ独立に設けると、回路規模が増大するとともに、消費電流やノイズ（Ａ／Ｄ変換回路が車両に搭載される場合にはラジオノイズ）が増大してしまう。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、回路規模の増大を抑えつつ複数チャンネルの入力信号を高速にＡ／Ｄ変換でき、さらに直線性に優れたＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した手段によれば、各チャンネルごとにランプ波形発生回路と電圧−時間変換回路が設けられており、電圧−時間変換回路は、各チャンネルに適した一定の傾きで増加または減少するランプ波形電圧と共通に設定された各基準電圧とが一致する時点および各チャンネルのランプ波形電圧と入力電圧とが一致する時点でそれぞれパルス信号を出力する。
【０００８】
これに対し、パルス信号が周回するように複数のゲートがリング状に連結されたパルス周回回路と、このパルス周回回路におけるパルス信号の周回回数をカウントするカウンタは、全チャンネルについて共通に（通常は１つ）設けられている。このパルス周回回路とカウンタは、少なくとも１つのチャンネルがＡ／Ｄ変換している限り動作し続ける。
【０００９】
さらに、各チャンネルごとに保持回路、周回位置検出回路、データ合成回路および演算回路を備えている。保持回路は、当該チャンネルの電圧−時間変換回路からパルス信号が出力された時の上記カウンタのカウント値を保持し、周回位置検出回路は、当該チャンネルの電圧−時間変換回路からパルス信号が出力された時の上記パルス周回回路内におけるパルス信号の周回位置に応じたデータを出力する。これらのカウント値と周回位置データは、データ合成回路で合成されて符号データとされる。演算回路は、各基準電圧に対して得られた符号データと各基準電圧に対して予め決められたＡ／Ｄ変換値と入力電圧に対して得られた符号データとに基づいて入力電圧の正規化演算を行いＡ／Ｄ変換値を得る。
【００１０】
本手段によれば、複数チャンネルの入力電圧を同時にＡ／Ｄ変換することができるので、マルチプレクサにより入力電圧を順次切り換える構成と比べて高速にＡ／Ｄ変換することができる。そして、基準電圧生成回路、パルス周回回路およびカウンタを全てのチャンネルで共通化したので、単純にチャンネル数分だけの回路構成を備えるものに比べて回路規模を縮小でき、ＩＣ化する際のチップ面積を低減することができる。特にパルス周回回路は、一種の発振回路であるため他の回路に比べて消費電流およびノイズの発生量が多く、本手段を採用することにより消費電流およびノイズの大幅な低減効果が得られる。さらに、本手段によれば、ランプ波形電圧の直線性と同等の優れた直線性を持つ高精度のＡ／Ｄ変換値を得ることができる。
【００１１】
請求項２に記載した手段によれば、各チャンネルごとにランプ波形電圧の傾きを変えることができるので、各チャンネルに適したサンプリング時間すなわち分解能を設定することができる。
【００１２】
請求項３に記載した手段によれば、ランプ波形電圧は、一定の周期で第１の基準電圧から一定の傾きで増加または減少を開始する。電圧−時間変換回路は、ランプ波形電圧が増加または減少を開始する時すなわち第１の基準電圧において第１のパルス信号を出力し、その後入力電圧と一致する時点、第２の基準電圧と一致する時点でそれぞれ第２、第３のパルス信号を出力する。この構成によれば、ランプ波形電圧と第１の基準電圧との一致を検出する比較回路を省略することができる。
【００１３】
請求項４に記載した手段によれば、データ合成回路から出力される符号データを、時間積分的な演算処理が行われるデジタルフィルタによりフィルタリングするので、高い分解能でＡ／Ｄ変換された変換値と等価な変換値を生成することができる。従って、サンプリング時間を短く設定してＡ／Ｄ変換をより高速化したとしても、高い分解能を持つＡ／Ｄ変換値を得ることができる。
【００１４】
請求項５に記載した手段によれば、Ａ／Ｄ変換装置の外部からの入力電圧は、入力処理回路によりその電圧範囲が狭められて電圧−時間変換回路に与えられる。一般に、外部からの入力電圧の電圧範囲と、電圧−時間変換回路が変換可能な電圧範囲とは同じであることが多い（例えば０Ｖから５Ｖの電圧範囲）。入力処理回路を設けると、電圧−時間変換回路において基準電圧を変換可能とするために外部からの入力電圧の電圧範囲を制限する必要がなく、外部から入力される全電圧範囲についてＡ／Ｄ変換値を得ることができる。
【００１５】
請求項６に記載した手段によれば、入力処理回路はサンプル・ホールド回路を備えているので、入力電圧の変動が比較的大きい場合であっても、高精度のＡ／Ｄ変換値が得られる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図１は、複数チャンネルＡ／Ｄ変換器の全体構成を示すブロック図である。このＡ／Ｄ変換器１（Ａ／Ｄ変換装置に相当）は、例えば自動車に搭載される電子制御ユニット（ＥＣＵ：Electronic Control Unit）で用いられる制御用ＩＣに内蔵されており、筒内圧センサをはじめとする各種センサ等からのＮ個の入力電圧Ｖin(0)〜Ｖin(N)を同時にＡ／Ｄ変換するようになっている。制御用ＩＣはＣＭＯＳプロセスにより製造されており、当該制御用ＩＣにはＣＰＵやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載されている。なお、図１には第１チャンネルと第Ｎチャンネルの構成のみを示し、第２チャンネルから第Ｎ−１チャンネルの構成は省略している。
【００１７】
Ａ／Ｄ変換器１は、各チャンネルごとに同一の構成を持つ入力処理回路２、ランプ波形発生回路３、電圧−時間変換回路４および演算回路５を備えている。また、全体で１つのパルス位相差符号化回路６と制御回路７を備えている。このうちパルス位相差符号化回路６は、全てのチャンネルに共通にリングディレイライン８（パルス周回回路に相当）とカウンタ９を備えており、各チャンネルごとに同一の構成を持つＤフリップフロップ１０（保持回路に相当）、パルスセレクタ１１（周回位置検出回路に相当）およびエンコーダ１２（周回位置検出回路に相当）を備えている。後述するように、Ｄフリップフロップ１０から出力されるカウント値とエンコーダ１２から出力されるデジタルデータとは、それぞれ上位ビット、下位ビットとして配線上で合成されるので、図１においてデータ合成回路は明示されていない。これらの回路は、電源線１３、１４（図２〜図５参照）から電源電圧ＶDD（本実施形態では５Ｖ）の供給を受けて動作するようになっている。
【００１８】
なお、以下の説明において、第ｎチャンネル（ｎ＝１、２、…、Ｎ）に係る回路を明示的に示す必要がある場合には、符号の後に(n)を付して示す。また、構成や作用が各チャンネルについて共通する場合には、第ｎチャンネルに係る回路を示す符号の後の(n)を省略する。
【００１９】
以下、各回路の構成について詳細に説明する。
図２は、入力処理回路２の回路構成を示している。入力処理回路２は、制御回路７から出力される信号startに従って入力電圧Ｖinをサンプル・ホールドするサンプル・ホールド回路１５と、ホールドされた入力電圧Ｖin（０Ｖ〜５Ｖ）をより狭い電圧範囲（１．２５Ｖ〜３．７５Ｖ）に変換する電圧変換回路１６とから構成されている。信号startは、各Ａ／Ｄ変換の開始を指令する変換制御信号で、その周期は、適切な分解能が得られるように各チャンネルごとに制御回路７により設定される。
【００２０】
サンプル・ホールド回路１５は、ホールド用のコンデンサＣ１、オペアンプ１７およびアナログスイッチ１８〜２０を主体に構成されている。入力電圧Ｖinは、アナログスイッチ１８とコンデンサＣ１とを介してオペアンプ１７の反転入力端子に入力されており、コンデンサＣ１の両端子とオペアンプ１７の出力端子との間にはそれぞれアナログスイッチ１９、２０が接続されている。電源線１３と１４との間には抵抗Ｒ１とＲ２が直列に接続されており、その分圧点（電圧Ｖｆ）はオペアンプ１７の非反転入力端子に接続されている。アナログスイッチ１８〜２０の制御端子には、図に示すようにバッファ２１およびインバータ２２を介して信号startが与えられている。
【００２１】
電圧変換回路１６において、電源線１３と１４との間には抵抗Ｒ３とＲ４とが直列に接続されており、抵抗Ｒ３とＲ４との共通接続点と上記オペアンプ１７の出力端子との間には抵抗Ｒ５が接続されている。上記共通接続点の電圧は、電圧−時間変換回路４の入力電圧Ｖin1となる。抵抗Ｒ３〜Ｒ５の抵抗値（符号と同じくＲ３〜Ｒ５で表す）は、例えば次の（１）式の関係を有している。
Ｒ３＝Ｒ４＝２・Ｒ５        …（１）
【００２２】
図３は、ランプ波形発生回路３の回路構成を示している。ランプ波形発生回路３は、制御回路７から与えられる選択信号SEL0〜SELMにより選択された一定の傾きで増加するランプ波形電圧ＶＬを生成するものである。すなわち、電源線１３と１４との間には、トランジスタＱ１と抵抗Ｒ６とトランジスタＱ２の直列回路、トランジスタＱ３[0]とコンデンサＣ２[0]の直列回路、…、トランジスタＱ３[M]とコンデンサＣ２[M]の直列回路がそれぞれ接続されている。
【００２３】
トランジスタＱ１とトランジスタＱ３[0]〜Ｑ３[M]は、それぞれカレントミラー回路を構成しており、トランジスタＱ２のゲートには制御回路７からイネーブル信号ＰＡが与えられるようになっている。コンデンサＣ２[0]〜Ｃ２[M]には、それぞれ電荷放電用のトランジスタＱ３[0]〜Ｑ３[M]が並列に接続されている。なお、ここで用いる[m]の表記は、ランプ波形発生回路３においてランプ波形電圧ＶＬ[0]〜ＶＬ[M]の生成回路を区別するために用いるもので、上述したチャンネルを示す(n)とは異なる。
【００２４】
コンデンサＣ２[0]〜Ｃ２[M]は、それぞれランプ波形電圧ＶＬ[0]〜ＶＬ[M]の傾きに応じた静電容量を有しており、その端子間にはそれぞれランプ波形電圧ＶＬ[0]〜ＶＬ[M]が生成されるようになっている。選択回路２３は、コンデンサＣ２[0]〜Ｃ２[M]の各高電位側端子と出力ノードnode1との間にそれぞれ接続されたアナログスイッチ２３[0]〜２３[M]から構成されており、ランプ波形電圧ＶＬ[0]〜ＶＬ[M]のうちから１つを選択して、それを出力ノードnode1からランプ波形電圧ＶＬとして出力するようになっている。
【００２５】
上記ランプ波形電圧ＶＬの選択は、各チャンネルごとに制御回路７から与えられる選択信号SEL0〜SELMにより行われ、コンデンサＣ２[0]〜Ｃ２[M]の電荷の放電は、各チャンネルごとに制御回路７から与えられる信号startにより一斉に行われるようになっている。ランプ波形電圧ＶＬ[0]を例に説明すると、選択信号SEL0とインバータ２４を介した信号startとがＮＡＮＤゲート２５[0]の入力端子に入力され、そのＮＡＮＤゲート２５[0]の出力端子はトランジスタＱ４[0]のゲートに接続されている。また、選択信号SEL0は、インバータ２６[0]、２７[0]を介してアナログスイッチ２３[0]の制御端子に与えられている。他のランプ波形電圧ＶＬ(2)〜ＶＬ[M]に係る回路も同様の構成を備えている。
【００２６】
図４は、電圧−時間変換回路４の回路構成を示している。この電圧−時間変換回路４は、入力処理回路２から入力した入力電圧Ｖin1、ランプ波形発生回路３から入力したランプ波形電圧ＶＬおよび制御回路７から入力した信号startと信号ＰＡに基づいて、信号ＰＢ１（パルス信号に相当）と信号ＰＢ２を生成し出力するようになっている。
【００２７】
この電圧−時間変換回路４は、３つのＤフリップフロップ２８〜３０を備えている。これらＤフリップフロップ２８〜３０のデータ入力端子Ｄは全て電源線１３に接続されており、各リセット入力端子／ＲにはそれぞれＡＮＤゲート３１〜３３からリセット信号が与えられるようになっている。Ｄフリップフロップ２８のクロック入力端子ＣＫにはインバータ３４を介して信号startが入力されており、ＡＮＤゲート３１〜３３の入力端子には信号ＰＡが入力されている。
【００２８】
Ｄフリップフロップ２８は、信号startのダウンエッジすなわちランプ波形電圧ＶＬの発生時に幅狭のパルス信号Ｐ１を出力するもので、このパルス信号Ｐ１はそのままパルス信号ＰＢ２として出力される。Ｄフリップフロップ２９は、入力電圧Ｖin1とランプ波形電圧ＶＬとが一致した時に幅狭のパルス信号Ｐ２を出力するもので、Ｄフリップフロップ３０は、電源電圧ＶDDとランプ波形電圧ＶＬとが一致した時に幅狭のパルス信号Ｐ３を出力するものである。パルス信号Ｐ１、Ｐ２、Ｐ３はＯＲゲート３５に入力されて信号ＰＢ１が生成される。
【００２９】
上述した幅狭のパルス信号Ｐ１を生成するため、Ｄフリップフロップ２８の出力端子Ｑは、奇数個のインバータが直列接続されてなる遅延回路３６を介してＡＮＤゲート３１の入力端子に接続されている。同様に、幅狭のパルス信号Ｐ２、Ｐ３を生成するＤフリップフロップ２９、３０もそれぞれ遅延回路３７、３８を備えている。コンパレータ３９は、入力電圧Ｖin1とランプ波形電圧ＶＬとを比較するもので、その出力端子はＤフリップフロップ２９のクロック入力端子ＣＫに接続されている。また、コンパレータ４０は、電源電圧ＶDDとランプ波形電圧ＶＬとを比較するもので、その出力端子はＤフリップフロップ３０のクロック入力端子ＣＫに接続されている。
【００３０】
図５は、パルス位相差符号化回路６の回路構成を示している。共通に１つ設けられたリングディレイライン８は、偶数（例えば１６）段のゲート８ａ（その内１つはＡＮＤゲート８ｂ）をリング状に接続して構成され、制御回路７からイネーブル信号ＰＡが出力されている期間、発振動作（パルス信号の周回動作）を行うようになっている。ゲート８ａ、８ｂには、電源線１３、１４から一定の電源電圧ＶDD（５Ｖ）が与えられている。
【００３１】
共通に１つ設けられたカウンタ９は、リングディレイライン８内でリング状に伝送されるパルス信号の周回数をカウントする１０ビットカウンタである。各チャンネルごとに設けられたＤフリップフロップ１０は、信号ＰＢ１のアップエッジに同期してカウンタ９のカウント値を保持するようになっている。パルスセレクタ１１は、信号ＰＢ１にアップエッジが生じた時のリングディレイライン８内の周回パルス信号の位置を示す信号を出力するようになっている。また、エンコーダ１２は、このパルスセレクタ１１からの出力信号に対応した４ビットのデジタルデータを発生するようになっている。これらＤフリップフロップ１０からのデジタルデータ（カウント値）とエンコーダ１２からのデジタルデータはデータ合成されて、デジタルデータＤＯ０の上位１０ビット、下位４ビットとなる。
【００３２】
図１に示す演算回路５は、ランプ波形電圧ＶＬが０Ｖ（第１の基準電圧に相当）から増加を開始した時に生じる信号ＰＢ１に対するデジタルデータＤＯａ、ランプ波形電圧ＶＬが入力電圧Ｖin1に一致した時に生じる信号ＰＢ１に対するデジタルデータＤＯｂ、およびランプ波形電圧ＶＬが電源電圧ＶDD（第２の基準電圧に相当）に一致した時に生じる信号ＰＢ１に対するデジタルデータＤＯｃに基づいて、次の（２）式に従って正規化したＡ／Ｄ変換コードＡＤを得る回路である。
ＡＤ＝（２m−１）・（ＤＯｂ−ＤＯａ）／（ＤＯｃ−ＤＯａ）    …（２）
【００３３】
演算回路５は、この（２）式の演算をハードウェアで行う。Ｄフリップフロップ４１、４２、４３は、パルス位相差符号化回路６から出力されるデジタルデータＴＤＯを順にシフトして保持するように構成されている。これらＤフリップフロップ４１、４２、４３のクロック端子にはインバータ４４を介して信号ＰＢ１が与えられており、信号ＰＢ１のダウンエッジに同期してデータを保持するようになっている。
【００３４】
減算回路４５は、Ｄフリップフロップ４２に保持されたデータからＤフリップフロップ４３に保持されたデータを減算し、減算回路４６は、Ｄフリップフロップ４１に保持されたデータからＤフリップフロップ４３に保持されたデータを減算するようになっている。これら減算回路４５、４６の減算結果データは、それぞれ信号ＰＢ１のアップエッジに同期してＤフリップフロップ４７、４８に保持される。正規化回路４９は、Ｄフリップフロップ４７、４８に保持されたデータの除算演算（（２）式参照）を行い、Ａ／Ｄ変換コードＡＤを求めるようになっている。Ｄフリップフロップ５０は、信号startに同期してＡ／Ｄ変換コードＡＤを保持し出力するようになっている。
なお、電源回路５１は、電源線１３、１４に対し電源電圧ＶDD（５Ｖ）を供給するもので、本発明でいう基準電圧生成回路としても機能する。
【００３５】
次に、本実施形態の作用について図６も参照しながら説明する。
図６は、入力電圧Ｖinおよび各信号の波形並びに各データの値を示している。何れのチャンネルも同様の動作となるため、信号名に続くチャンネルを示す表記(n)は省略している。図６は、上から順に（ａ）入力電圧Ｖin、（ｂ）イネーブル信号ＰＡ、（ｃ）ランプ波形電圧ＶＬ、（ｄ）信号start、（ｅ）信号ＰＢ１、（ｆ）パルス信号Ｐ１、（ｇ）パルス信号Ｐ２（＝信号ＰＢ２）、（ｈ）パルス信号Ｐ３、（ｉ）信号ＰＢ２、（ｊ）Ｄフリップフロップ１０とエンコーダ１２の合成した出力データＤＯ０、（ｋ）Ｄフリップフロップ４１の出力データ、（ｌ）Ｄフリップフロップ４２の出力データ、（ｍ）Ｄフリップフロップ４３の出力データ、（ｎ）減算回路４５の出力データ、（ｏ）減算回路４６の出力データ、（ｐ）Ｄフリップフロップ４７の出力データ、（ｑ）Ｄフリップフロップ４８の出力データ、（ｒ）正規化回路４９の出力データ、（ｓ）Ａ／Ｄ変換コードＡＤを示している。
【００３６】
制御回路７は、イネーブル信号ＰＡをＨレベルとしてＡ／Ｄ変換を開始する（時刻ｔ１）。何れかのチャンネルでＡ／Ｄ変換を実行している期間、制御回路７は信号ＰＡをＨレベルに維持する。信号ＰＡがＨレベルになると、リングディレイライン８が発振動作を開始する。
【００３７】
信号startがＨレベルにある時（時刻ｔ２〜ｔ３）、サンプル・ホールド回路１５のアナログスイッチ１８、２０はオン、アナログスイッチ１９はオフとなり、コンデンサＣ１は入力電圧Ｖinにより充電される（サンプリング状態）。その後、信号startがＨレベルからＬレベルになると（時刻ｔ３）、サンプル・ホールド回路１５のアナログスイッチ１８、２０がオフ、アナログスイッチ１９がオンとなり、入力電圧Ｖinがホールドされる（ホールド状態）。ホールドされた入力電圧Ｖin1は、電圧変換回路１６を通して電圧−時間変換回路４に与えられる。
【００３８】
ランプ波形発生回路３では、イネーブル信号ＰＡがＨレベルになると（時刻ｔ１）、トランジスタＱ２がオンとなり、電源線１３の電圧ＶDD、トランジスタＱ１のゲート・ソース間電圧ＶGS(Q1)および抵抗Ｒ６の抵抗値により定まる定電流がトランジスタＱ１およびＱ３[0]〜Ｑ３[N]にそれぞれ流れる。信号startがＬレベルからＨレベルになると（時刻ｔ２）、トランジスタＱ４[0]〜Ｑ４[N]が全てオンとなり、コンデンサＣ２[0]〜Ｃ２[N]の充電電荷が放電される。
【００３９】
その後、信号startがＨレベルからＬレベルになると（時刻ｔ３）、選択信号SEL0〜SELMにより選択されたトランジスタＱ４[m]のみがオフとなり、そのトランジスタＱ４[m]に並列接続されたコンデンサＣ２[m]は上記定電流で充電され、ランプ波形電圧ＶＬ[m]は一定の傾きで基準電圧０Ｖからリニアに増加する。選択回路２３は、選択信号SEL0〜SELMにより選択されたランプ波形電圧ＶＬ[m]のみを通過させ、それをランプ波形電圧ＶＬとして電圧−時間変換回路４に出力する。なお、ランプ波形電圧ＶＬの傾きは、パルス位相差符号化回路６のカウンタ９のビット数により制限を受ける。
【００４０】
また、信号startがＨレベルからＬレベルになると、信号Ｐ１、信号ＰＢ１、信号ＰＢ２が一時的にＨレベルになる。このパルス信号ＰＢ１のアップエッジを受けて、パルス位相差符号化回路６はデジタルデータＴＤＯ（＝Ｄ０）を出力する。このデジタルデータＤ０は、信号ＰＡの立ち上がりから最初に出力されるパルス信号ＰＢ１の立ち上がりまでの時間を符号化したデータである。また、シフトレジスタを構成するＤフリップフロップ４１、４２、４３は、信号ＰＢ１のダウンエッジ（時刻ｔ４）に同期して、それぞれ前段のデータを取り込む。
【００４１】
その後、ランプ波形電圧ＶＬが入力電圧Ｖin1に等しくなると（時刻ｔ５）、コンパレータ３９の出力信号がＬレベルからＨレベルに変化し、信号Ｐ２と信号ＰＢ１が一時的にＨレベルになる。この信号ＰＢ１のアップエッジに同期して、パルス位相差符号化回路６はデジタルデータＴＤＯ（＝Ｄ１）を出力する。このデジタルデータＤ１は、信号ＰＡの立ち上がりから２番目に出力されるパルス信号ＰＢ１の立ち上がりまでの時間を符号化したデータである。そして、信号ＰＢ１のダウンエッジ（時刻ｔ６）に同期して、Ｄフリップフロップ４１、４２はそれぞれデジタルデータＤ１、Ｄ０を取り込む。これに応じて、減算回路４５、４６は、それぞれＤ０−初期データ（例えば０）、Ｄ１−初期データ（例えば０）を演算して出力する。
【００４２】
その後さらに、ランプ波形電圧ＶＬが電源電圧ＶDDに等しくなると（時刻ｔ７）、コンパレータ４０の出力信号がＬレベルからＨレベルに変化し、信号Ｐ３と信号ＰＢ１が一時的にＨレベルになる。この信号ＰＢ１のアップエッジに同期して、パルス位相差符号化回路６はデジタルデータＴＤＯ（＝Ｄ２）を出力する。このデジタルデータＤ２は、信号ＰＡの立ち上がりから３番目に出力されるパルス信号ＰＢ１の立ち上がりまでの時間を符号化したデータである。ランプ波形電圧ＶＬは、電源電圧ＶDDが上限電圧となる。
【００４３】
なお、ランプ波形発生回路３とコンパレータ４０は電源電圧ＶDDの下で動作するため、基準電圧として電源電圧ＶDDをそのまま用いると動作上必要な電圧（例えばトランジスタＱ３やコンパレータ４０の内部トランジスタのドレイン・ソース間電圧）を確保できない場合が生じ得る。その場合には、電源電圧ＶDDよりも若干低い電圧を基準電圧として用いればよい。本実施形態では電圧変換回路１６を備えているので、基準電圧を下げても入力電圧Ｖinの範囲が制限される不具合は生じない。
【００４４】
信号ＰＢ１のダウンエッジ（時刻ｔ８）に同期して、Ｄフリップフロップ４１、４２、４３はそれぞれデジタルデータＤ２、Ｄ１、Ｄ０を取り込む。これに応じて、減算回路４５、４６は、それぞれＤ１−Ｄ０、Ｄ２−Ｄ０を演算して出力する。制御回路７は、この信号ＰＢ１のダウンエッジと同時または遅れて信号startをＨレベルにし（時刻ｔ８）、次のＡ／Ｄ変換に備えて入力信号Ｖinをサンプリングするとともにランプ波形発生回路３を初期化する。
【００４５】
信号startがＨレベルからＬレベルになると（時刻ｔ９）、信号Ｐ１、信号ＰＢ１、信号ＰＢ２が一時的にＨレベルになる。このパルス信号ＰＢ２のアップエッジを受けて、Ｄフリップフロップ４７、４８は、それぞれ減算回路４５、４６の出力データＤ１−Ｄ０、Ｄ２−Ｄ０を取り込む。正規化回路４９は、上述した（２）式に従って次の（３）式の演算を行いＡ／Ｄ変換コードを出力する。
Ａ／Ｄ変換コード＝（２m−１）・（Ｄ１−Ｄ０）／（Ｄ２−Ｄ０）    …（３）
【００４６】
この正規化回路４９により演算されたＡ／Ｄ変換コードは、次に出力される信号startのアップエッジ（時刻ｔ１４）によりＤフリップフロップ５０に取り込まれ、最終的なＡ／Ｄ変換コードＡＤとして出力される。以降も同様となり、信号ＰＡがアクティブであって且つ制御回路７から信号startが出力される限り、Ａ／Ｄ変換器１は、当該チャンネルの信号startのアップエッジごとにＡ／Ｄ変換コードＡＤを順次出力し続ける。
【００４７】
ここまで１つのチャンネルについて説明したが、各チャンネルの信号startの周期は、選択信号SEL0〜SELMに基づくランプ波形電圧ＶＬの傾きに合わせて、分解能やＡ／Ｄ変換速度の点からそのチャンネルの入力信号Ｖinに対し適切となるように設定されており、一般には、図６に示したタイミングは各チャンネルごとに独立に進行する。なお、全チャンネルのＡ／Ｄ変換動作を停止させたい場合にはイネーブル信号ＰＡをＬレベルにすればよく、特定のチャンネルのＡ／Ｄ変換動作を停止させたい場合には当該チャンネルの信号startを一定レベルとすればよい。
【００４８】
以上説明したように、本実施形態のＡ／Ｄ変換器１は、複数のチャンネルを同時にＡ／Ｄ変換するので、マルチプレクサによりチャンネルを順次切り換える構成と比べて高速にＡ／Ｄ変換することができる。ここで用いたＡ／Ｄ変換方式は、ランプ波形電圧ＶＬの発生時点、ランプ波形電圧ＶＬと入力電圧Ｖin1とが一致する時点、およびランプ波形電圧ＶＬと電源電圧ＶDDとが一致する時点でパルス信号ＰＢ１を発生させ、信号ＰＡの立ち上がりから上記各時点までの時間を符号化した後、正規化してＡ／Ｄ変換コードＡＤを求める方式である。この際に用いられるパルス位相差符号化回路６は、一定の電源電圧ＶDDの下で動作するので、符号化回路固有の非直線性誤差を生ずることはない。従って、ランプ波形電圧ＶＬの直線性と同等の優れた直線性を持つ高精度のＡ／Ｄ変換コードＡＤを得ることができる。
【００４９】
本実施形態では、グランド電圧０Ｖと電源電圧ＶDDとを基準電圧とし、ランプ波形電圧ＶＬと基準電圧０Ｖとの一致を、コンパレータを用いることなく、ランプ波形電圧ＶＬの立ち上がり開始時点として検出しているので、電圧−時間変換回路４においてコンパレータの数を減らすことができる。
【００５０】
多チャンネル同時Ａ／Ｄ変換が可能なＡ／Ｄ変換器１は、入力処理回路２、ランプ波形発生回路３、電圧−時間変換回路４、演算回路５、Ｄフリップフロップ１０、パルスセレクタ１１およびエンコーダ１２については各チャンネルごとに必要であるが、リングディレイライン８とカウンタ９については全てのチャンネルに共通に１つだけ備えていればよい。そのため、単純にチャンネル数分だけの回路構成を備えるものに比べて回路規模を縮小でき、ＩＣ化する際のチップ面積を低減することができる。特にリングディレイライン８は、発振回路であるため他の回路に比べて消費電流およびノイズの発生量が多い。従って、本実施形態によれば消費電流およびノイズ（ラジオノイズを含む）の大幅な低減効果が得られる。
【００５１】
ランプ波形発生回路３は、ランプ波形電圧ＶＬの傾きを選択信号SEL0〜SELMに応じてプログラマブルに変えることができるので、各チャンネルに適した分解能およびＡ／Ｄ変換速度を設定することができる。
【００５２】
外部からの入力電圧Ｖinは、電圧変換回路１６によりその電圧範囲が狭められて電圧−時間変換回路４に与えられるので、０Ｖ付近の入力電圧Ｖinまたは５Ｖ（ＶDD）付近の入力電圧Ｖinについても高精度なＡ／Ｄ変換コードＡＤを得ることができる。また、サンプル・ホールド回路１５を備えているので、入力電圧Ｖinの変動が大きい場合でも高精度のＡ／Ｄ変換コードＡＤが得られる。
【００５３】
（第２の実施形態）
第２の実施形態のＡ／Ｄ変換器は、第１の実施形態で説明したＡ／Ｄ変換器１の各チャンネルの出力端に、それぞれ図７に示すデジタルフィルタ５２を付加した構成を備えている。デジタルフィルタ５２には、クロック信号として信号startが与えられている。
【００５４】
デジタルフィルタ５２は、Ａ／Ｄ変換器で取り扱う信号の帯域を通過帯域とするローパスフィルタの特性を示ものであれば特に形式は問わない。従って、図７（ａ）に示すｎ次の移動平均フィルタ５２ａや、図７（ｂ）に示すｎ次のＦＩＲ（Finite Impulse Response）フィルタ５２ｂ，図７（ｃ）に示す４次のＩＩＲ（infinite Impulse Response）フィルタ（２次のＩＩＲフィルタを従属接続したもの）５２ｃ等何れでもよいが、本実施形態では、後述する理由によりＩＩＲフィルタ５２ｃを採用している。
【００５５】
信号ＰＡがアクティブである限り、信号startに同期してＤフリップフロップ５０からＡ／Ｄ変換コードＡＤが順次出力される。例えば、信号startの周期（サンプリング時間）が１μｓであるとすると、連続した１０回の１μｓサンプリングのデータ（Ａ／Ｄ変換結果）を加算した値は、１０μｓサンプリングデータに等しくなり、連続した２回の１０μｓサンプリングデータを加算した値は、２０μｓサンプリングデータに等しくなる。このように、出力されるＡ／Ｄ変換コードＡＤは連続性を持つことになる。
【００５６】
本実施形態のＡ／Ｄ変換器では、データの連続性により、１μｓサンプリングデータを１０回加算すると１０μｓサンプリングデータに等しくなる。すなわち、１μｓサンプリングデータは、１６ビットの分解能でＡ／Ｄ変換されたデータの一部を構成していることになる。換言すれば、１６ビットの分解能でＡ／Ｄ変換されたデータの情報を含んでいる。従って、１μｓサンプリングデータＡＤを、信号startに同期してデジタルフィルタ５２において連続的にフィルタ演算を行えば、そのフィルタ演算における信号の積算効果によって高分解能のＡ／Ｄ変換コードを生成することが可能となる。
【００５７】
ここで、１μｓのサンプリング時間で１６ビット以上の分解能のデータを得るためには、少なくとも１０μｓ以上の積算効果を与える必要がある。従って、図７（ａ）に示す移動平均フィルタ５２ａや、図７（ｂ）に示すＦＩＲフィルタ５２ｂを用いる場合には、フィルタの次数を１０次以上とする。また、図７（ｃ）に示すＩＩＲフィルタ５２ｃを用いる場合は、過去に入力されて処理したデータの影響が残り続けるため、例えば２次のような低い次数でも十分な積算効果を得ることが可能となる。
【００５８】
以上説明したように、Ａ／Ｄ変換中は一定周期で繰り返しＡ／Ｄ変換を行い、そのＡ／Ｄ変換コードＡＤを時間積分的な演算処理が行われるデジタルフィルタ５２に通して最終的なＡ／Ｄ変換コードを得ているので、高い分解能でＡ／Ｄ変換されたデータと等価なデータを生成することができる。つまり、高いサンプリングレートに設定してＡ／Ｄ変換を高速化したとしても、Ａ／Ｄ変換器１から出力されるＡ／Ｄ変換コードＡＤよりも高い分解能を持つＡ／Ｄ変換コードが得られる。従って、車両のノック制御やトルク制御において、筒内圧センサなどから出力される１ｍＶ以下の微小な電圧信号を高分解能で且つ高速にＡ／Ｄ変換することができる。
【００５９】
デジタルフィルタ５２には、ＩＩＲフィルタ５２ｃを用いた。このＩＩＲフィルタ５２ｃは出力データを入力側にフィードバックさせる構成なので過去のデータの影響がより長く残り続ける性質を備えており、データの積算効果がより高い。従って、比較的低次の構成であっても十分な積算効果を得ることができ、Ａ／Ｄ変換器１の回路規模を小さくすることができる。
【００６０】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ランプ波形電圧ＶＬは、電源電圧ＶDDなどの基準電圧から一定の傾きで減少する電圧であってもよい。
サンプル・ホールド回路１５および電圧変換回路１６は、必要に応じて設ければよい。
各部のビット構成やサンプリング時間などは、個別の設計に応じて適宜変更して実施すればよい。
【００６１】
基準電圧は０ＶとＶDDの組み合わせに限られない。本実施形態では、入力処理回路２を備えているので、例えば１．２５Ｖと３．７５Ｖの基準電圧を用いることも好ましい実施態様となる。
演算回路５はハードウェアにより構成したが、マイコンにおいてソフトウェア処理により正規化演算してもよい。
【００６２】
リングディレイライン８は、偶数段のゲート８ａをリング状に接続して構成したが、奇数段（例えば３１個）の反転ゲートをリング状に接続して構成してもよい。この場合にはデータ合成回路を設け、Ｄフリップフロップ１０からのデジタルデータ（カウント値）が上位ビット、エンコーダ１２からのデジタルデータが下位ビットとなるように両デジタルデータを合成する。ただし、リングディレイラインが有する反転ゲートの数は３２個ではなく３１個であるため、両デジタルデータを連結したデータは、カウント値が１進むごとにリングディレイラインの分解能（反転ゲートの遅延時間）ｔｄだけの誤差が生じることになる。そこで、両デジタルデータを連結したデータに対し、Ｄフリップフロップ１０の出力データをＬＳＢ詰めで桁合わせして減算を行うようにする。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換器の全体構成を示すブロック図
【図２】入力処理回路の回路構成を示す図
【図３】ランプ波形発生回路の回路構成を示す図
【図４】電圧−時間変換回路の回路構成を示す図
【図５】パルス位相差符号化回路の回路構成を示す図
【図６】入力電圧Ｖinおよび各信号の波形並びに各データの値を示す図
【図７】本発明の第２の実施形態で用いるデジタルフィルタの具体構成例を示す図
【符号の説明】
【００６４】
１はＡ／Ｄ変換器（Ａ／Ｄ変換装置）、２は入力処理回路、３はランプ波形発生回路、４は電圧−時間変換回路、５は演算回路、８はリングディレイライン（パルス周回回路）、８ａ、８ｂはゲート、９はカウンタ、１０はＤフリップフロップ（保持回路）、１１はパルスセレクタ（周回位置検出回路）、１２はエンコーダ（周回位置検出回路）、１５はサンプル・ホールド回路、５１は電源回路（基準電圧生成回路）、５２はデジタルフィルタである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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