(57)【要約】【課題】  メモリが接続されるバスにペリフェラルデバイスを接続しても、両者から読み出されたデータが衝突しないようにする技術を提供する。【解決手段】  メモリと、そのメモリに割り当てられるアドレス空間の一部と重複するアドレスが割り当てられたペリフェラルデバイスと、その両者の何れかにアクセスする際にそのアクセス先のアドレスに応じた信号を送出するＣＰＵと、ＣＰＵとペリフェラルデバイスとを接続するバスと、を有するコンピュータシステムにおいて、ＣＰＵとメモリとをそのバスを介して接続或いは切り離すスイッチを設け、さらに、ペリフェラルデバイスには、ＣＰＵからバスに送出された信号を受け取り、その信号の表すアドレスを特定するインタフェイス部と、 そのインタフェイス部により特定されたアドレスが自デバイスのアドレスである場合に、上記スイッチをオフにするデコ−ド部とを設けておく。【選択図】      図１
2006155387.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、
メモリと、
前記メモリに割り当てられるアドレス空間の一部と重複するアドレスが割り当てられたペリフェラルデバイスと、
前記ＣＰＵと前記ペリフェラルデバイスとを接続するバスと、
を有し、
前記バスには、
前記ＣＰＵと前記メモリとを前記バスを介して接続し、或いは切り離すスイッチが設けられており、
前記ＣＰＵは、
前記メモリまたは前記ペリフェラルデバイスの何れかにアクセスする際には、そのアクセス先のアドレスに応じた信号を前記バスに送出し、
前記ペリフェラルデバイスは、
前記ＣＰＵから前記バスに送出された信号を受け取り、その信号の表すアドレスを特定するインタフェイス部と、
前記インタフェイス部により特定されたアドレスが自デバイスに割り当てられているアドレスである場合に、前記スイッチをオフにして前記ＣＰＵと前記メモリとを切り離すデコ−ド部と、を備えている
ことを特徴とするコンピュータシステム。
【請求項２】
前記バスは、
データ転送を仲介するためのデータバスとアクセス内容を表すコマンドの転送を仲介するためのコマンドバスとを含んでおり、
前記スイッチは、前記データバス上に設けられている
ことを特徴とする請求項１に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
バスを介してＣＰＵに接続されるメモリやペリフェラルデバイスとそのＣＰＵとの間のデータ転送を制御する技術に関する。
【背景技術】
【０００２】
例えば、ＣＰＵ（Central Processing Unit）やメモリなどを含むコンピュータシステムの処理能力向上のために、上記メモリを構成する半導体メモリ装置、特にＤＲＡＭ（Dynamic Random Access Memory）の高集積化および高速化が進んでいる。その一例としては、クロックジェネレータからＣＰＵに供給されるクロック（以下、システムクロック）に同期して動作するＳＤＲＡＭ（Synchronous DRAM）でメモリを構成することが挙げられる。また、ＳＤＲＡＭの構造やその利用方法の改善についても種々の技術が提案されており、その一例としては、特許文献１に開示された技術が挙げられる。この特許文献１には、相異なる構造を有するメモリモジュールを混用可能にするＳＤＲＡＭおよびこれを備えたメモリシステムが開示されている。
【特許文献１】特開２００２−１３２５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したＳＤＲＡＭでメモリを構成することによって、ＣＰＵとメモリとの間のデータ転送速度を向上させることができる。しかしながら、現実のコンピュータシステムにおいては、メモリの他に、特定の処理（例えば、画像処理や音声処理など）に特化したロジック回路を有する周辺機器（以下、「ペリフェラルデバイス」ともいう）がＣＰＵに接続されている場合がある。このようなペリフェラルデバイスは、メモリが接続されるメモリバスよりも低速な外部バスを介してＣＰＵに接続されることが一般的である。このため、ペリフェラルデバイスとＣＰＵとの間のデータ転送速度がボトルネックになってしまい、コンピュータシステム全体の処理能力を向上させることができなくなってしまう場合がある。
【０００４】
このような不具合は、ペリフェラルデバイスを外部バスよりも高速なメモリバスに接続することで回避されるかに見える。具体的には、メモリバス上にデコーダを設け、このデコーダを介してメモリとペリフェラルデバイスを接続するとともに、ＣＰＵから送られてくるアドレスに応じて、そのアドレスとともにＣＰＵから送られてくるコマンド（例えば、そのアドレスに応じたデータの読み出しを指示する旨のコマンドなど）の転送先を上記デコーダによって切り替えるようにすることで回避されるかに見える。なお、このようなコマンドの転送制御を行う理由は、そのコマンドがメモリとペリフェラルデバイスとの両者に引き渡されてしまうと、メモリとペリフェラルデバイスとの両者からデータが読み出され、それらのデータがメモリバス上で衝突してしまうからである。
ところで、ＣＰＵから送り出されたコマンドは、１クロック以内にメモリやペリフェラルデバイスへ引き渡されなければならない。つまり、上記デコーダは、１クロック（例えば、動作クロックが１３３ＭＨｚであるＳＤＲＡＭでメモリを構成した場合には、７．５ナノ秒）以内に上記アドレスをデコードし、そのアドレスとコマンドとをメモリやペリフェラルデバイスへ引き渡さなければならない。しかしながら、このような高速で動作するデバイスは現時点では存在せず、上記の如きデコーダをメモリバス上に設けることはできない。
【０００５】
本発明は、上記課題を鑑みて為されたものであり、メモリが接続されるバスにペリフェラルデバイスを接続しても、ペリフェラルデバイスから読み出されたデータとメモリから読み出されたデータとが衝突しないようにする技術を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、ＣＰＵと、メモリと、前記メモリに割り当てられるアドレス空間の一部と重複するアドレスが割り当てられたペリフェラルデバイスと、前記ＣＰＵと前記ペリフェラルデバイスとを接続するバスと、を有し、前記バスには、前記ＣＰＵと前記メモリとを前記バスを介して接続し、或いは切り離すスイッチが設けられており、前記ＣＰＵは、前記メモリまたは前記ペリフェラルデバイスの何れかにアクセスする際には、そのアクセス先のアドレスに応じた信号を前記バスに送出し、前記ペリフェラルデバイスは、前記ＣＰＵから前記バスに送出された信号を受け取り、その信号の表すアドレスを特定するインタフェイス部と、 前記インタフェイス部により特定されたアドレスが自デバイスに割り当てられているアドレスである場合に、前記スイッチをオフにして前記ＣＰＵと前記メモリとを切り離すデコ−ド部と、を備えていることを特徴とするコンピュータシステムを提供する。
このようなコンピュータシステムによれば、上記ペリフェラルデバイスは、自デバイスへアクセスする旨の信号を上記ＣＰＵから受け取ると上記スイッチをオフにする。これにより、上記メモリが上記ＣＰＵから切り離され、上記ＣＰＵと上記メモリとの間のデータ転送が遮断される。なお、上記バスが、コマンドバスとデータバスとを含んでいる場合には、上記スイッチをデータバス上にのみ設けるとしても良い。このようにしても、上記スイッチのオン／オフを制御することで、上記ＣＰＵと上記メモリとの間のデータ転送を遮断することができる。
【発明の効果】
【０００７】
本発明によれば、メモリが接続されるバスにペリフェラルデバイスを接続しても、ペリフェラルデバイスから読み出されたデータとメモリから読み出されたデータとがそのバス上で衝突することが回避されるといった効果を奏する。これにより、ペリフェラルデバイスを外部バスに比較して高速なメモリバスに接続することが可能になり、ＣＰＵとペリフェラルデバイスとの間のデータ転送速度を向上させることが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態について図面を参照しつつ説明する。
［構成］
図１は、本発明の１実施形態に係るコンピュータシステム１０の構成例を説明するための図である。図１に示すように、このコンピュータシステム１０は、メモリ１００と、ＣＰＵ２００と、ペリフェラルデバイス３００と、これら構成要素間のデータやコマンドの授受を仲介するバス４００と、を備えている。
【０００９】
バス４００は、例えばシステムクロックに同期して動作するメモリバスであり、図１に示すように、コマンドバス４００ａとデータバス４００ｂとを含んでいる。ここで、コマンドバス４００ａは、メモリ１００やペリフェラルデバイス３００とＣＰＵ２００との間で、アクセス対象を表すアドレスやそのアクセス内容を表すコマンドの授受を仲介するためのバスである。一方、データバス４００ｂは、メモリ１００やペリフェラルデバイス３００とＣＰＵ２００との間で上記コマンドの処理結果または上記コマンドの処理対象であるデータの授受を仲介するためのバスである。
図１に示すように、本実施形態に係るコンピュータシステム１０においては、コマンドバス４００ａとデータバス４００ｂとは、ともに、ＣＰＵ２００からメモリ１００へ至る第１の経路とＣＰＵ２００からペリフェラルデバイス３００へ至る第２の経路との２つの経路を有している。そして、データバス４００ｂには、上記第１の経路と第２の経路との分岐からメモリ１００へ至る間に、スイッチ４１０が設けられている。詳細については後述するが、本実施形態に係るコンピュータシステム１０においては、スイッチ４１０をオフにすることによって、データバス４００ｂを介してメモリ１００とＣＰＵ２００との間で行われるデータ転送を遮断することができる。
【００１０】
メモリ１００は、例えば動作クロックが１３３ＭＨｚでＣＡＳレーテンシ（データの読み出しを指示する旨のコマンドを受け取ってから、該当するデータを送出し始めるまでのクロック数）が２であるＳＤＲＡＭであり、夫々固有のアドレス（以下、メモリアドレスともいう）が割り当てられた複数の記憶領域を有している。本実施形態では、“０ｘＡ０００＿００００”から“０ｘＡ１ＦＦ＿ＦＦＦＦ”までの何れかが上記メモリアドレスとして各記憶領域に割り当てられている（なお、接頭辞"０ｘ"は、後続する値が１６進数であることを表している）。以下では、メモリ１００の各記憶領域に割り当てられているメモリアドレスの集合を「アドレス空間」とも呼ぶ。なお、本実施形態では、動作クロックが１３３ＭＨｚでＣＡＳレーテンシが２であるＳＤＲＡＭでメモリ１００が構成されている場合について説明するが、これと異なる性能を有するＳＤＲＡＭ（例えば、動作クロックが１００ＭＨｚであるＳＤＲＡＭや、ＣＡＳレーテンシが３であるＳＤＲＡＭ）でメモリ１００を構成するとしても勿論良い。
【００１１】
ＣＰＵ２００は、図１に示すように、コントローラ部２１０を含んでおり、このコントローラ部２１０はバス４００に接続されている。このコントローラ部２１０はバス４００を介してメモリ１００にデータを書き込んだり、メモリ１００からデータを読み出したりするためのものであり、アクセス対象のデータのアドレスやそのアクセス内容に応じたコマンドを表す信号をコマンドバス４００ａへ送出する。ＣＰＵ２００は、このコントローラ部２１０を適宜作動させることによって、メモリ１００の各記憶領域にアクセスすることができる。また、詳細については後述するが、ＣＰＵ２００は、コントローラ部２１０を適宜作動させることによってペリフェラルデバイス３００へアクセスすることもできる。
例えば、メモリ１００に記憶されているデータを読み出す場合には、ＣＰＵ２００は、図２に示すタイミングで、以下に述べる信号を送出する。すなわち、ＣＰＵ２００は、まず、アクティブコマンド（図では、“Ａｃｔ”と表記）やロウアドレス（図２では、“ＲＯＷ”と表記）を表す信号をコマンドバス４００ａへ送出する。次いで、ＣＰＵ２００は、コントローラ部２１０の仕様に応じたクロック間隔（例えば、２クロック）を空けて、リードコマンド（図２では、“Ｒｅａｄ”と表記）やカラムアドレス（図２では、“ＣＯＬ”と表記）を表す信号をコマンドバス４００ａへ送出する。なお、図２において、ＣＬＫはクロックジェネレータから供給されるシステムクロックを表している。
【００１２】
図２のロウアドレスとカラムアドレスとは、メモリ１００を構成する記憶素子（１個のトランジスタと１個のキャパシタで構成される記憶素子）レベルでメモリ１００内の記憶領域を特定するアドレスである。より詳細に説明すると、メモリ１００には、複数のワード線と、複数のデジット線と、これらワード線とデジット線との交差に対応する位置に配置された複数の上記記憶素子とが含まれており、ロウアドレスを指定することによってワード線が特定され、カラムアドレスを指定することによってデジット線が特定される。つまり、ロウアドレスとカラムアドレスとを指定することによって、両者の交差に配置された記憶素子が特定される。本実施形態に係るコンピュータシステム１０においては、ロウアドレスおよびカラムアドレスと、メモリアドレスとの間には、図３に示す関係がある。すなわち、メモリアドレスの２４ビット目から１３ビット目までの１２ビットには、ロウアドレスの１１ビット目から０ビット目までが対応しており、メモリアドレスの１２ビット目から７ビット目までの６ビットには、カラムアドレスの８ビット目から３ビット目までが対応している。なお、本実施形態では、ロウアドレスおよびカラムアドレスと、メモリアドレスとが、図３に示す対応関係を有している場合について説明するが、ロウアドレスおよびカラムアドレスとメモリアドレスとの対応関係は、ＳＤＲＡＭのメモリ容量やＣＰＵ２００内のコントローラ部２１０の仕様に応じて定まるものであり、図３に示す対応関係に限定されるものではないことは言うまでもない。
【００１３】
図２のアクティブコマンドは、そのアクティブコマンドとともに引き渡されたロウアドレスで指定されるワード線を選択することを指示する旨のコマンドであり、図２のリードコマンドは、このリードコマンドととも引き渡したカラムアドレスで指定されるデジット線を選択し、先に選択されたワード線とそのデジット線との交差に対応する記憶素子に保持されているデータを読み出すことを指示する旨のコマンドである。図２に示すように、メモリ１００は、アクティブコマンドとリードコマンドとを順次受け取ると、アクティブコマンドとともに受け取ったロウアドレスとリードコマンドとともに受け取ったカラムアドレスとで特定される記憶素子に保持されているデータを、そのメモリ１００のＣＡＳレーテンシに応じたタイミングでデータバス４００ｂへ送り出す。このようにして、メモリ１００からデータバス４００ｂへ送り出されたデータを受け取ることによって、ＣＰＵ２００はメモリ１００に記憶されているデータを読み出すことができる。
【００１４】
図１のペリフェラルデバイス３００は、例えばＦＰＧＡ（Field Programmable Gate Array）であり、インタフェイス部３１０と、ロジック回路３２０と、デコード部３３０と、を有している。本実施形態においては、ペリフェラルデバイス３００には、図４に示すように、メモリ１００内の記憶領域に割り当てられているアドレス空間の一部と重複しているアドレスが割り当てられている。具体的には、図４に示すように、"０ｘＡ１ＦＦ＿Ｅ０００"から"０ｘＡ１ＦＦ＿ＦＦＦＦ"までの範囲のアドレスがペリフェラルデバイス３００に割り当てられている。本実施形態では、上記重複して割り当てられたアドレスについては、ペリフェラルデバイス３００を表すものとして利用され、メモリ１００の記憶領域を表すアドレスとしては利用されない。つまり、メモリ１００に設けられている記憶領域のうち、ペリフェラルデバイス３００に割り当てられているアドレスと重複するメモリアドレスが割り当てられている記憶領域については利用することができなくなっている。しかしながら、このような記憶領域は、メモリ１００の全ての記憶領域の数パーセントに過ぎず、特段の問題は生じない。
【００１５】
インタフェイス部３１０は、例えば、ＳＤＲＡＭインタフェイスであり、バス４００に接続されている。このインタフェイス部３１０は、バス４００を介してＣＰＵ２００から送られてくる信号を受け取り、その信号の表すアドレス（すなわち、ロウアドレスやカラムアドレス）やコマンドをロジック回路３２０やデコード部３３０へ引き渡すことができる。ロジック回路３２０は、予めプログラムされた処理（例えば、画像処理や音声処理など）を行う電子回路であり、インタフェイス部３１０から引き渡されたアドレスやコマンドに応じた処理を行う。そして、デコード部３３０は、図１に示すように信号線を介してスイッチ４１０に接続されており、インタフェイス部３１０から引き渡されたロウアドレスの値に応じてスイッチ４１０のオン／オフを制御するものである。以下、デコード部３３０が行うスイッチ制御動作について詳細に説明する。
【００１６】
［動作］
図５は、デコード部３３０が行うスイッチ制御動作の流れを示すフローチャートである。図５に示すように、デコード部３３０は、インタフェイス部３１０からアクティブコマンドとロウアドレスとを受け取ると（ステップＳＡ１）、そのロウアドレスの値に基づいて、ＣＰＵ２００のアクセス先が自デバイス（すなわち、ペリフェラルデバイス３００）であるか否かを判定する（ステップＳＡ２）。より詳細に説明すると、本実施形態では、ペリフェラルデバイス３００には、"０ｘＡ１ＦＦ＿Ｅ０００"から"０ｘＡ１ＦＦ＿ＦＦＦＦ"までのアドレスが割り当てられている（図４参照）。そして、ペリフェラルデバイス３００に割り当てられているアドレスやメモリアドレスと、ロウアドレスとの間には、図３に示す関係がある。このため、ペリフェラルデバイス３００に割り当てられているアドレスに対応するロウアドレスは、その１１ビット目から０ビット目が全て１になっている。つまり、ＣＰＵ２００から送られてきたロウアドレスの１１ビット目から０ビット目が全て１（すなわち、１１１１＿１１１１＿１１１１）であるならば、ＣＰＵ２００のアクセス先はペリフェラルデバイス３００であり、ロウアドレスの１１ビット目から０ビット目までが上記ビットパターンと異なっていれば、ＣＰＵ２００のアクセス先はメモリ１００内の記憶領域である。本実施形態では、このことを利用して、ＣＰＵ２００のアクセス先をデコード部３３０に判定させている。すなわち、デコード部３３０は、インタフェイス部３１０から引き渡されたロウアドレスの１１ビット目から０ビット目までが全て１である場合には、ＣＰＵ２００のアクセス先は自デバイスであると判定し、その他の場合には、ＣＰＵ２００のアクセス先はメモリ１００であると判定する。
【００１７】
そして、デコード部３３０は、ステップＳＡ２の判定結果が“Ｙｅｓ”である場合（すなわち、自デバイスへのアクセスであると判定した場合）には、スイッチ４１０をオフにする制御信号を出力する（ステップＳＡ３）。その結果、スイッチ４１０がオフにされ、メモリ１００とＣＰＵ２００との間のデータ転送が遮断されることになる。
ここで注目すべき点は、本実施形態においては、デコード部３３０は、ロウアドレスの値に応じてコマンドの転送先を切り替えるのではなく、ロウアドレスの値に応じてスイッチ４１０のオン／オフを制御し、メモリ１００とＣＰＵ２００との間のデータ転送を遮断する点である。
つまり、本実施形態に係るコンピュータシステム１０においては、ＣＰＵ２００から送出されたアクティブコマンドとロウアドレス、リードコマンドとカラムアドレスは、メモリ１００とペリフェラルデバイス３００との両者に引き渡され、この両者は、夫々、該当するデータを送出しようとする。しかしながら、ペリフェラルデバイス３００に対するアクセスの場合には、メモリ１００からのデータの送出が開始されるまでに、スイッチ４１０がオフにされ、メモリ１００とＣＰＵ２００との間のデータ転送が遮断される。このため、前述の如きデータの衝突が回避される。
前述した如くロウアドレスの値に応じてコマンドの転送先を切り替えることは不可能であるが、本実施形態に係るコンピュータシステム１０のように、ロウアドレスの値に応じてスイッチ４１０のオン／オフ制御を行い、メモリ１００とＣＰＵ２００との間のデータ転送を遮断する態様であれば、メモリ１００がロウアドレスを受け取ってから該当するデータを送出し始めるまでの時間（本実施形態では４クロック）の間にスイッチ４１０をオフにすれば良く、充分に間に合わせることが可能である。なお、本実施形態では、ＣＰＵ２００がペリフェラルデバイス３００からデータを読み出す場合について説明したが、ペリフェラルデバイス３００にデータの書き込みを行う場合（すなわち、ＣＰＵ２００がリードコマンドに替えてライトコマンドを送出する場合）についても、そのライトコマンドに先だって送られてくるロウアドレスの値に応じてスイッチ４１０のオン／オフ制御をデコード部３３０に行わせるようにしても良い。
【００１８】
以上に説明したように、本実施形態に係るコンピュータシステム１０においては、ペリフェラルデバイス３００をバス４００に接続しても、メモリ１００からＣＰＵ２００へ送られるデータとペリフェラルデバイス３００からＣＰＵ２００へ送られるデータとが衝突することは回避される。その結果、外部バスに比較して高速なメモリバスにペリフェラルデバイス３００を接続することが可能になり、ＣＰＵ２００とペリフェラルデバイス３００との間のデータ転送速度を向上させることが可能になる。
【００１９】
［変形］
以上、本発明の１実施形態について説明したが、係る実施形態に以下に述べるような変形を加えても良いことは勿論である。
（１）上述した実施形態では、ロウアドレスの値に応じてスイッチ４１０のオン／オフをデコード部３３０に制御させる場合について説明した。このようにロウアドレスの値のみを用いて、スイッチ４１０のオン／オフを制御している理由は、ＣＡＳレーテンシが２であるＳＤＲＡＭでメモリ１００を構成した場合、カラムアドレスの値も加味してスイッチ４１０のオン／オフを制御すると、スイッチ４１０をオフにするよりも先にメモリ１００からのデータ転送が開始され、データの衝突が発生してしまうからである。
しかしながら、例えばＣＡＳレーテンシの値がより大きいＳＤＲＡＭ（すなわち、リードコマンドとカラムアドレスとを受け取ってから該当するデータを送出し始めるまでの時間が長いＳＤＲＡＭ）でメモリ１００を構成する場合には、カラムアドレスやアクセス内容（すなわち、カラムアドレスとともにＣＰＵ２００から送られてくるコマンド）を加味してスイッチ４１０のオン／オフを制御するようにしても良い。例えば、ペリフェラルデバイス３００に対するアクセス内容がデータの読み出しである場合（すなわち、リードコマンドが送られてきた場合）には、スイッチ４１０をオフにし、そのアクセス内容がデータの書き込みである場合（すなわち、ライトコマンドが送られてきた場合）にはスイッチ４１０をオンにしたままにするとしても良い。その理由は、以下の通りである。すなわち、ライトコマンドが送られてきた場合にはスイッチ４１０をオフにせず、メモリ１００をＣＰＵ２００から切り離さないようにすると、ＣＰＵ２００から送られてきたデータはメモリ１００とペリフェラルデバイス３００の両者に書き込まれることになる。このようにメモリ１００とペリフェラルデバイス３００との両者にデータを書き込むようにしても、バス４００上で前述したようなデータの衝突は発生せず、特段の問題が生じないからである。
【００２０】
（２）上述した実施形態では、データバス４００ｂの第１の経路上にスイッチ４１０を設け、ペリフェラルデバイス３００に対するアクセスの場合には、そのスイッチ４１０をオフにすることによって、そのデータバス４００ｂを介したメモリ１００とＣＰＵ２００との間のデータ転送を遮断し、前述したデータの衝突を回避する場合について説明した。しかしながら、コマンドバス４００ａとデータバス４００ｂとの両者にスイッチ４１０を設け、ＣＰＵ２００とメモリ１００とを完全に切り離すようにしても良い。ただし、この場合には、例えば、スイッチ４１０をオフにしてから所定の時間が経過した時点で再度スイッチ４１０をオンにしたり、メモリ１００のアクティブ状態（ロウアドレスに応じたデータ線が選択されている状態）を解除するなどの処理を行うことが必要になる。このような処理を行う理由は、ペリフェラルデバイス３００に対するアクセスの後に、メモリ１００へのアクセスが行われるような場合に対処するためである。
【００２１】
（３）上述した実施形態では、メモリ１００がＳＤＲＡＭで構成されている場合について説明したが、図２に示すように、アクティブ状態になってから該当するデータを送出し始めるまでに所定の時間を要するメモリであれば、どのようなメモリであっても良い。
【００２２】
（４）上述した実施形態では、ＣＰＵ２００とメモリ１００とのデータ授受を仲介するバス４００に分岐を１つ設け、１つのペリフェラルデバイスを接続しておく場合について説明した。しかしながら、バス４００を分岐して接続されるペリフェラルデバイスの数は１に限定されるものではなく、複数のペリフェラルデバイスを接続するとしても勿論良い。ただし、この場合、各ペリフェラルデバイス毎に固有のロウアドレスに対応するアドレスを割り当てておく必要があることは言うまでもない。
【図面の簡単な説明】
【００２３】
【図１】本発明の１実施形態に係るコンピュータシステム１０の構成例を示すブロック図である。
【図２】同コンピュータシステム１０の構成要素であるメモリ１００からデータを読み出す際のシーケンスを表す図である。
【図３】同メモリ１００の各記憶領域に割り当てられているメモリアドレスとロウアドレスおよびカラムアドレスとの対応関係の一例を示す図である。
【図４】同メモリ１００に割り当てられるアドレス空間とペリフェラルデバイス３００に割り当てられるアドレスとの関係を説明するための図である。
【図５】同ペリフェラルデバイス３００のデコード部３３０が行うスイッチ制御動作の流れを表すフローチャートである。
【符号の説明】
【００２４】
１０…コンピュータシステム、１００…メモリ、２００…ＣＰＵ、２１０…コントロ−ラ部、３００…ペリフェラルデバイス、３１０…インタフェイス部、３２０…ロジック回路、３３０…デコ−ド部、４００…バス、４００ａ…コマンドバス、４００ｂ…データバス、４１０…スイッチ。
【図１】
2006155387.tif 000003
【図２】
2006155387.tif 000004
【図３】
2006155387.tif 000005
【図４】
2006155387.tif 000006
【図５】
2006155387.tif 000007