(57)【要約】【課題】  実装不良の発生を抑制することができる表面実装型電子部品を提供する。【解決手段】  積層型インダクタ１は、直方体の形状をなす素体７を備えており、素体７の寸法は、長手方向の長さ（Ｌ）、高さ方向の長さ（Ｈ）、幅方向の長さ（Ｗ）が、それぞれＬ≦０．６ｍｍ、Ｈ≦０．３ｍｍ、Ｗ≦０．３ｍｍである。端子電極１５ａ，１５ｂは、素子７の頂点１１を覆い、両端側の端面９ｂから側面１３に回り込むように配設されている。この端子電極１５ａ，１５ｂの頂点の曲率半径Ｒは、Ｈ又はＷの１０％以上かつ２０％以下とされている。【選択図】  図１
2006024712.tif 000002
【特許請求の範囲】
【請求項１】
長手方向の長さ（Ｌ）、高さ方向の長さ（Ｈ）、幅方向の長さ（Ｗ）が、それぞれＬ≦０．６ｍｍ、Ｈ≦０．３ｍｍ、Ｗ≦０．３ｍｍである直方体の形状をなす素体と、
前記素体の頂点を覆い、前記長手方向の両端側の端面から前記素体の周囲面に回り込むように配設された端子電極と、を備えており、
前記素体の前記頂点を覆う前記端子電極の頂点の曲率半径が、前記高さ方向の長さ（Ｈ）又は前記幅方向の長さ（Ｗ）の１０％以上かつ２０％以下であることを特徴とする表面実装型電子部品。
【請求項２】
長手方向の長さ（Ｌ）、高さ方向の長さ（Ｈ）、幅方向の長さ（Ｗ）が、それぞれＬ≦０．６ｍｍ、Ｈ≦０．３ｍｍ、Ｗ≦０．３ｍｍである直方体の形状をなす素体と、
前記素体の頂点を覆い、前記長手方向の両端側の端面から前記素体の周囲面に回り込むように配設された端子電極と、を備えており、
前記素体の前記頂点の曲率半径が、前記高さ方向の長さ（Ｈ）又は前記幅方向の長さ（Ｗ）の５％以上かつ１５％以下であることを特徴とする表面実装型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装型電子部品に関する。
【背景技術】
【０００２】
近年、電子装置の小型化を図るため、電子装置に搭載される電子部品の小型化の要求が高く、特に、実装基板上に表面実装されて用いられる表面実装型電子部品は小型化が進んでいる。このような表面実装型電子部品としては、寸法０．６ｍｍ×０．３ｍｍ×０．３ｍｍの直方体形状のセラミック素体と、そのセラミック素体の長手方向の両端部に配設された端子電極とを備えた積層型セラミックコンデンサが知られている（例えば特許文献１参照）。この積層型セラミックコンデンサは、いわゆる０６０３タイプと呼ばれる電子部品であり、外形寸法が小さく、質量が非常に小さい。
【特許文献１】特許第３３４０６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、この種の表面実装型電子部品１０１は、例えば、リフロー半田付け工程を経て、両端部の端子電極１０２がそれぞれ実装基板のパッド上に半田付けされて表面実装される。これらの表面実装型電子部品１０１は、質量が小さいため、リフロー半田付け工程において、溶融した半田上で動きやすい。このため、図３（ａ）に示すように、表面実装型電子部品１０１が実装基板１０３に水平な方向に回転してしまう場合や、図３（ｂ）に示すように、表面実装型電子部品１０１が実装基板１０３上に立ち上がってしまう場合があった。特に、図３（ｂ）の状態のまま半田１０５が硬化してしまうと、表面実装型電子部品１０１とパッド１０７との電気的な接続が切れてしまうので、表面実装型電子部品１０１の実装基板１０３上での機能が失われることとなる。このように、外形寸法が小さい電子部品は、質量が小さいことに起因する実装不良が発生する虞があった。
【０００４】
そこで、本発明は上記問題点に鑑みてなされたものであって、実装不良の発生を抑制することができる表面実装型電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の表面実装型電子部品は、長手方向の長さ（Ｌ）、高さ方向の長さ（Ｈ）、幅方向の長さ（Ｗ）が、それぞれＬ≦０．６ｍｍ、Ｈ≦０．３ｍｍ、Ｗ≦０．３ｍｍである直方体の形状をなす素体と、素体の頂点を覆い、長手方向の両端側の端面から素体の周囲面に回り込むように配設された端子電極と、を備えており、素体の頂点を覆う端子電極の頂点の曲率半径が、高さ方向の長さ（Ｈ）又は幅方向の長さ（Ｗ）の１０％以上かつ２０％以下であることを特徴とする。
【０００６】
この表面実装型電子部品は、素体の頂点を覆う端子電極の頂点の曲率半径が１０％以上かつ２０％以下であるので、基板上の実装位置における移動や回転が起こり難く、実装不良の発生を抑制することができる。
【０００７】
また、本発明の表面実装型電子部品は、長手方向の長さ（Ｌ）、高さ方向の長さ（Ｈ）、幅方向の長さ（Ｗ）が、それぞれＬ≦０．６ｍｍ、Ｈ≦０．３ｍｍ、Ｗ≦０．３ｍｍである直方体の形状をなす素体と、素体の頂点を覆い、長手方向の両端側の端面から素体の周囲面に回り込むように配設された端子電極と、を備えており、素体の頂点の曲率半径が、高さ方向の長さ（Ｈ）又は幅方向の長さ（Ｗ）の５％以上かつ１５％以下であることを特徴とする。
【０００８】
この表面実装型電子部品は、素体の頂点の曲率半径が５％以上かつ１５％以下であるので、その素体の頂点を覆った端子電極の頂点の曲率半径もそれに応じた大きさとなる。このため、この表面実装型電子部品は、基板上の実装位置における移動や回転が起こり難く、実装不良の発生を抑制することができる。
【発明の効果】
【０００９】
本発明によれば、実装不良の発生を抑制することができる表面実装型電子部品を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。本実施形態は、本発明を積層型インダクタに適用したものである。
【００１１】
図１及び図２に示すように、積層型インダクタ１は、素子７と、素子７の長手方向の両端面９ａ，９ｂに位置する端子電極１５ａ，１５ｂとを備えている。積層型インダクタ１は、長手方向及び幅方向を実装基板１７の表面に平行にして実装基板１７上に実装されて用いられる。この積層型インダクタ１の質量は約０．２ｍｇである。
【００１２】
素子７は、内部電極３が設けられたセラミック層５が複数積層されて成る積層体である。端子電極１５ａ，１５ｂは、素子７の長手方向の両端面９ａ，９ｂから側面（周囲面）１３に回り込むように形成されており、素子７の頂点（以下、「素子頂点」と称する）１１を覆っている。素子７は、長手方向の長さ（Ｌ）０．６ｍｍ、高さ方向の長さ（Ｈ）０．３ｍ、幅方向の長さ（Ｗ）０．３ｍｍの寸法を有する直方体形状を呈している。積層型インダクタ１は、いわゆる０６０３タイプの表面実装型電子部品である。以下、長手方向の長さを「長さ」、高さ方向の長さを「高さ」、幅方向の長さを「幅」とも称する。
【００１３】
積層型インダクタ１の各内部電極３は、素子７の内部において、相互に電気的に接続されることでコイルを構成している。コイルの一端側に位置する内部電極３は、端部を素子７の端面９ａに露出している。コイルの他端側に位置する内部電極３は、端部を素子７の端面９ｂに露出している。端子電極１５ａは、コイルの一端側に位置する内部電極３に接触することで当該内部電極３と電気的に接続されている。端子電極１５ｂは、コイルの他端側に位置する内部電極３に接触することで当該内部電極３と電気的に接続されている。端子電極１５ａ，１５ｂは、銀からなる下地電極にＣｕ，Ｎｉ，Ｓｎがめっきされて形成されている。
【００１４】
積層型インダクタ１は、端子電極１５ａがパッド１９ａに、端子電極１５ｂがパッド１９ｂにそれぞれ位置合わせされ、それぞれ半田付けされることにより実装基板１７上に表面実装される。このように、実装後の積層型インダクタ１においては、各内部電極３で構成されたコイルが、端子電極１５ａ，１５ｂを介してパッド１９ａ，１９ｂに電気的に接続されることとなる。このことにより、積層型インダクタ１は、実装基板１７上においてインダクタとしての機能を発揮する。
【００１５】
積層型インダクタ１の実装基板１７上への実装は、リフロー半田付け工程によりなされる。すなわち、端子電極１５ａ，１５ｂが、半田（クリーム半田）を挟んでパッド１９ａ、１９ｂ上に位置合わせして配置され、その半田が溶融、硬化されることにより積層型インダクタ１が実装基板１７上に半田付けされる。積層型インダクタ１は、質量が小さいため、溶融した半田上で動きやすく、半田が溶融している間に実装基板１７上で移動してしまう場合がある。すなわち、積層型インダクタ１は、実装基板１７上での回転位置ずれ（図３（ａ）参照。以下、「シフティング」と称する。）や、実装基板１７から積層型インダクタ１の一端が実装基板１７から離れるような回転位置ずれ（図３（ｂ）参照。以下、「チップ立ち」と称する。）を起こす場合があり、このように積層型インダクタ１の位置がずれた状態で半田が硬化すれば実装不良となってしまう。
【００１６】
特に、０６０３タイプ以下の寸法を有する電子部品にあっては、例えば１００５タイプ（素子の寸法１．０ｍｍ×０．５ｍ×０．５ｍｍ、質量約１．２ｍｇ）の表面実装型電子部品等に比して質量が小さく、より動きやすいので、このような現象が発生しやすい。特に、半田の溶融中にチップ立ちが発生し、その状態で半田が硬化すれば、積層型インダクタ１と実装基板１７との電気的な接続が図られなくなる。この場合、積層型インダクタ１は、実装基板１７上におけるインダクタとしての機能を失ってしまうので、チップ立ちの現象を抑制することは、特に重要である。
【００１７】
このため、素子７の素子頂点１１を覆う端子電極１５ａ，１５ｂの頂点（以下、「電極頂点」と称する。）２３の曲率半径（以下、「Ｒ」で表す。）の寸法が、素子７の寸法を基準とした所定の範囲に規定されている。すなわち、端子電極１５ａ，１５ｂは、電極頂点２３の曲率半径Ｒが、素子７の高さ（Ｈ）又は幅（Ｗ）の１０％以上かつ２０％以下となるように形成されている。積層型インダクタ１においては、Ｈ＝Ｗ＝０．３ｍｍであるので、曲率半径Ｒは、０．０３ｍｍ≦Ｒ≦０．０６ｍｍとされている。
【００１８】
このように、電極頂点２３の曲率半径Ｒが、素子７の高さ（Ｈ）又は幅（Ｗ）の２０％以下と規定されることで、積層型インダクタ１が、バッド１９ａ，１９ｂ上に安定して配置され、溶融した半田上で容易に移動しないようになっている。このように、積層型インダクタ１が半田の溶融の際に容易に移動しないので、上記のような実装不良の発生が抑制される。
【００１９】
また、電極頂点２３の曲率半径Ｒの下限として、素子７の高さ（Ｈ）又は幅（Ｗ）の１０％以上と規定されているのは、以下の理由による。電極頂点２３の曲率半径Ｒを小さく形成するためには、端子電極１５ａ，１５ｂの厚みを薄く形成する必要がある。端子電極１５ａ，１５ｂの厚みが８μｍ以下になると、端子電極１５ａ，１５ｂの十分な耐熱性が得られなくなるので、リフロー半田付け工程において端子電極１５ａ，１５ｂの半田喰われが発生する虞がある。また、端子電極１５ａ，１５ｂの下地電極に薄い箇所（２μｍ程度）が存在すると、下地電極上にＣｕ，Ｎｉ，Ｓｎのめっきがなされない箇所が発生するので、端子電極１５ａ，１５ｂの半田付性が悪化する虞がある。このように、曲率半径Ｒが小さすぎると、端子電極１５ａ，１５ｂの厚みが薄いことによる不具合が発生するため、電極頂点２３の曲率半径Ｒの下限が規定されている。積層型インダクタ１では、電極頂点２３の曲率半径Ｒが素子７の高さ（Ｈ）又は幅（Ｗ）の１０％以上と規定されているので、端子電極１５ａ，１５ｂの半田喰われや半田付性の不良が抑制される。
【００２０】
続いて、積層型インダクタ１の製造方法について説明する。
【００２１】
まず、焼成後の寸法が０．６ｍｍ×０．３ｍ×０．３ｍｍとなるようなグリーン状態の素子７を公知の方法（例えば、シート積層工法）により作製する。得られたグリーン状態の素子７を、純水と共にバレル機へ導入し、バレル研磨を所定のバレル時間行う。バレル研磨後の素子７は、側面１３同士が交差する角部２５と、側面１３と端面９ａ，９ｂとが交差する角部２７とが研磨により丸められてＲ形状を成す。このときの角部２５と角部２７との曲率半径は、共に、焼成前の素子の高さＨ０（この場合、幅Ｗ０に等しい）の５％以上かつ１０％以下となる。また、このとき、角部２５と角部２７とが交差する素子頂点１１も、同じく、高さＨ０又は幅Ｗ０の５％以上かつ１０％以下の曲率半径（以下「ｒ０」で表す。）を有することとなる。この曲率半径ｒ０は、上記のバレル研磨におけるバレル時間を適宜設定することにより調整され、バレル時間が長いほど曲率半径ｒ０が大きくなる。
【００２２】
その後、バレル研磨後の素子７を焼成する。得られた焼成後の素子７の角部２５及び角部２７の曲率半径は、共に素子の高さ（Ｈ）又は幅（Ｗ）の５％以上かつ１５％以下となる。なお、焼成前の角部２５及び角部２７の曲率半径が大きいほど、焼成後の角部２５及び角部２７の曲率半径も大きくなる。また、焼成後において、角部２５と角部２７とが交差する点である素子頂点１１も、角部２５、角部２７と同じ曲率半径を有することとなる。すなわち、焼成後の素子７において、素子頂点１１の曲率半径（以下「ｒ」で表す。）は、高さ（Ｈ）又は幅（Ｗ）の５％以上かつ１５％以下となる。また、ここでは、素子頂点１１の曲率半径ｒが、高さ（Ｈ）又は幅（Ｗ）の５％以上かつ１０％以下となれば特に好ましい。
【００２３】
その後、粘度を調整した銀ペーストを内部電極３に接するように素子７の両端に配設し、この銀ペーストを７００℃で焼成する。銀ペーストは、焼成されて端子電極１５ａ，１５ｂの下地電極となる。その後、この下地電極の表面にＣｕ、Ｎｉ、Ｓｎを電気めっきして端子電極１５ａ，１５ｂを完成させ、積層型インダクタ１を完成させる。完成後の積層型インダクタ１の電極頂点２３の曲率半径Ｒは、素子の高さ（Ｈ）又は幅（Ｗ）の１０％以上かつ２０％以下とされる。
【００２４】
上記の製造方法では、電極頂点２３の曲率半径Ｒと、素子頂点１１の曲率半径ｒとの間には相関関係があり、素子頂点１１の曲率半径ｒが大きいほど電極頂点２３の曲率半径Ｒが大きくなる。また、電極頂点２３の曲率半径Ｒは、下地電極を形成する際の銀ペーストの粘度とも相関関係があり、銀ペーストの粘度が高いほど曲率半径Ｒが大きくなる。上記の製造方法においては、素子頂点１１の曲率半径ｒを、高さ（Ｈ）又は幅（Ｗ）の５％以上かつ１５％以下（特に好ましくは、５％以上かつ１０％以下）とすることにより、銀ペーストの粘度を極端に上げたり極端に下げたりすることなく、電極頂点２３の曲率半径Ｒを、高さ（Ｈ）又は幅（Ｗ）の１０％以上かつ２０％以下に容易に調整することができる。
【００２５】
上記した実施形態では、本発明を０６０３タイプの積層型インダクタ１に適用したが、更に小型の０４０２タイプ（素子の寸法０．４ｍｍ×０．２ｍ×０．２ｍｍ、質量約０．０８ｍｇ）の表面実装型電子部品に適用してもよい。また、本発明は、素体及び素体の両端に位置する端子電極を有する表面実装型電子部品であれば、積層型インダクタに限らず、コンデンサ、サーミスタ、バリスタ、フィルタ（複合部品）にも適用が可能である。
【００２６】
また、上記実施形態では、バレル研磨のバレル時間を調整して素子頂点１１の曲率半径ｒを調整し、この曲率半径ｒの調整により、電極頂点の曲率半径Ｒを調整することとしているが、電極頂点に物理的な加工（例えば研磨等）を施すことによって電極頂点の曲率半径Ｒを高さ（Ｈ）又は幅（Ｗ）の１０％以上かつ２０％以下に調整してもよい。
【００２７】
また、上記実施形態では、高さ（Ｈ）と幅（Ｗ）とが等しいが、高さ（Ｈ）と幅（Ｗ）とが異なる場合には、電極頂点の曲率半径Ｒの寸法は、高さ（Ｈ）又は幅（Ｗ）のいずれを基準として定めてもよい。
【００２８】
（実施例）
０６０３タイプ及び０４０２タイプの積層型インダクタについて、電極頂点の曲率半径Ｒを適宜調整して各曲率半径Ｒを有するサンプルを作製し、実装基板上にリフロー半田付けによって実装する試験を行った。
【００２９】
各曲率半径Ｒを有する積層型インダクタのサンプルを作製し、それぞれの曲率半径Ｒに対応するサンプルを１２０００個ずつ準備した。１基板当たり１２００個の積層型インダクタを実装可能な実装基板を準備し、各曲率半径Ｒのサンプルを、１基板あたり１２００個で合計１０基板へ実装した。このとき用いたサンプルの素子頂点の曲率半径ｒは、すべて、素子の幅Ｗの７％（０６０３タイプでは２０〜２２μｍ、０４０２タイプでは１３〜１５μｍ。）で一定とし、各サンプルの曲率半径Ｒは、端子電極の材料となる銀ペーストの粘度を調整することにより調整した。
【００３０】
リフロー半田付けは、ピーク温度２５０℃／１０秒のリフロー条件に設定したＮ２リフロー炉にて行った。用いた半田は、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリー半田である。リフロー半田付け工程を行った後、全数の外観検査を行い、シフティング及びチップ立ちによる実装不良が発生したサンプルの個数をカウントした。また、半田喰われ及び半田付性不良については、それらの不良が発生したサンプルの有無を外観検査によって確認した。
【００３１】
以上の試験を、０６０３タイプ、０４０２タイプの２種類の積層型インダクタについて行い、試験結果を下表に示した。表１には０６０３タイプについての試験結果、表２には０４０２タイプについての試験結果をそれぞれ示している。なお、表１及び表２においては、曲率半径Ｒを実際の寸法（μｍ単位）で表すと共に、素子の幅（Ｗ）寸法を基準とした寸法の百分率で表している。半田喰われ、半田付性の不良については、発生の有無のみを○又は×（○：発生なし、×：発生あり）で示した。
【表１】
2006024712.tif 000003
【表２】
2006024712.tif 000004
【００３２】
（結果及び評価）
表１及び表２より、０６０３タイプ、０４０２タイプ共に、曲率半径Ｒが素子の幅（Ｗ）に対して２０％を上回り、２５％、３０％となった場合にはチップ立ち不良が発生することが判る。
【００３３】
また、０６０３タイプ、０４０２タイプ共に、曲率半径Ｒが素子の幅（Ｗ）に対して１０％を下回り、８％になると、半田喰われ又は半田付性の不良が発生することが判る。なお、半田喰われが発生したサンプルは１２０００個中１８個であったが、その１８個の不良サンプルを解析した結果、これらのサンプルの端子電極の厚みは１２μｍ未満（８μｍ程度）であった。半田付性不良が発生したサンプルは１２０００個中２９個であり、それらの不良サンプルを解析した結果、そのうちの２０個のサンプルについて端子電極の下地電極が薄すぎる（厚み２μｍ程度）箇所が見られた。
【００３４】
また、０６０３タイプ、０４０２タイプ共に、曲率半径Ｒが素子の幅（Ｗ）の１７％以上となった場合にシフティング不良が発生することが判るが、本試験においては、シフティング不良のサンプルの中には実装基板との電気的な接続が切れたものは見られなかった。このため、これらのシフティング不良は、重大な実装不良ではない。
【００３５】
以上の結果より、表面実装型電子部品の実装不良を抑制する観点から、曲率半径Ｒは、素子の幅（Ｗ）の１０％以上かつ２０％以下に設定することが好ましく、更には、シフティング不良の発生をも防止できるように、素子の幅（Ｗ）の１０％以上かつ１５％以下に設定することが特に好ましいことが示された。また、本試験で用いた積層型インダクタは、幅（Ｗ）と高さ（Ｈ）がほぼ等しいものであるので、曲率半径Ｒの寸法は、素子の高さ（Ｈ）を基準として、高さ（Ｈ）の１０％以上かつ２０％以下（特に好ましくは、１０％以上かつ１５％以下）に設定しても良いことが本試験により示された。
【図面の簡単な説明】
【００３６】
【図１】表面実装型電子部品及び実装基板を示す斜視図である。
【図２】図１のII-II線に沿った断面図である。
【図３】（ａ）はシフティングが発生した表面実装型電子部品を示す平面図である。（ｂ）は、チップ立ちが発生した表面実装型電子部品を示す側面図である。
【符号の説明】
【００３７】
１…積層型インダクタ（表面実装型電子部品）、７…素子（素体）、１１…素子頂点（素体の頂点）、１３…側面（周囲面）、１５ａ，１５ｂ…端子電極、１７…実装基板、２３…電極頂点（端子電極の頂点）。
【図１】
2006024712.tif 000005
【図２】
2006024712.tif 000006
【図３】
2006024712.tif 000007