(57)【要約】【課題】  ＣＰＵ等を内蔵したＬＳＩの実機試験を内蔵ＣＰＵを利用して行い、試験の効率化、実機デバッグ作業の効率化並びに、実機評価治具の低コスト化を図ること。【解決手段】  ＣＰＵ内蔵ＬＳＩ、もしくは、該ＬＳＩ群を搭載したユニットにおいて、内蔵ＣＰＵコア２ｃ，３ｃから入力インタフェース部２ａ，３ａ、出力インタフェース部２ｂ，３ｂ、内部メモリにアクセスする手段とＣＰＵ相互で通信するための通信手段を設ける。そして、上記ＬＳＩもしくは上記ＬＳＩ群のＣＰＵコア２ｃ，３ｃに試験プログラムおよび試験パターン生成プログラムをダウンロードし、上記試験パターン生成プログラムにより、試験パターンを発生させ、内部の機能ブロック等の診断を行う。また、上記機能ブロックが正常に動作しないとき、上記内部メモリに格納された中間変数を読出して、トレースすることにより、デバッグを行なう。【選択図】          図１
2006052970.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩ、もしくは、該ＬＳＩを含み該ＬＳＩと接続された他のＬＳＩから構成されるＬＳＩ群を搭載したユニットであって、
上記ＬＳＩもしくはＬＳＩ群は、機能ブロックとＣＰＵを内蔵し、
試験対象となるＬＳＩの内蔵ＣＰＵから、当該ＬＳＩの入力部、出力部、及び、ＬＳＩ内部の機能ブロックの中間処理結果および各種設定データを格納する内部メモリにアクセスする手段と、
上記ＬＳＩ群に内蔵されるＣＰＵ相互で通信するための通信手段を備え、
上記ＬＳＩ、もしくは、上記ＬＳＩ群のＣＰＵは、試験プログラムおよび試験パターン生成プログラムがダウンロードされたとき、上記試験パターン生成プログラムにより、試験パターンを発生させ、上記ＬＳＩ、もしくは、ＬＳＩ群内部の機能ブロックの診断を行う
ことを特徴とするＣＰＵ内蔵ＬＳＩもしくはＣＰＵ内蔵ＬＳＩ群搭載ユニット。
【請求項２】
上記ＬＳＩもしくはＬＳＩ群は、試験モード設定用レジスタと、内部クロックを切り替えるクロック切り替え手段を備え、
上記ＣＰＵにより上記試験モード設定用レジスタに試験モード状態が設定されたとき、上記クロック切り替え手段により内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させる
ことを特徴とする請求項１記載のＣＰＵ内蔵ＬＳＩもしくはＣＰＵ内蔵ＬＳＩ群搭載ユニット。
【請求項３】
上記ＬＳＩもしくはＬＳＩ群は、各機能ブロックをイネーブルに設定するためのレジスタを備え、
上記ＣＰＵにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行う
ことを特徴とする請求項１または請求項２記載のＣＰＵ内蔵ＬＳＩもしくはＣＰＵ内蔵ＬＳＩ群搭載ユニット。
【請求項４】
ＬＳＩ、もしくは、該ＬＳＩを含み該ＬＳＩと接続された他のＬＳＩから構成されるＬＳＩ群を搭載したユニットの実機試験方法であって、
上記ＬＳＩもしくはＬＳＩ群は、機能ブロックとＣＰＵを内蔵し、
試験対象となるＬＳＩの内蔵ＣＰＵから、当該ＬＳＩの入力部、出力部にアクセスする手段と、上記ＬＳＩ群に内蔵されるＣＰＵ相互で通信するための通信手段を備え、
上記ＬＳＩ、もしくは、上記ＬＳＩ群を実機試験する際、上記ＬＳＩ、もしくは、当該ＬＳＩと該ＬＳＩと共に試験対象となる他のＬＳＩに、試験プログラムおよび試験パターン生成プログラムをダウンロードし、
上記試験パターン生成プログラムにより試験パターンを発生させ、上記入力部から該試験パターンを入力し、上記出力部から出力された処理結果を期待値と照合することにより、上記ＬＳＩ、もしくは、ＬＳＩ群内部の機能ブロックの診断を行う
ことを特徴とするＣＰＵ内蔵ＬＳＩの実機試験方法。
【請求項５】
上記内蔵ＣＰＵは、ＬＳＩ内部の機能ブロックの中間処理結果および各種設定データを格納する内部メモリにアクセスする手段を備え、上記機能ブロックが正常に動作しないとき、上記内部メモリに格納された中間変数を読出して、トレースすることにより、デバッグを行なう
ことを特徴とする請求項４記載のＣＰＵ内蔵ＬＳＩの実機試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＰＵ内蔵ＬＳＩおよびＣＰＵ内蔵ＬＳＩの実機試験方法に関し、特にＬＳＩに内蔵されたＣＰＵを利用して、該ＬＳＩの実機試験を行なうことができるＣＰＵ内蔵ＬＳＩおよびＣＰＵ内蔵ＬＳＩの実機試験方法に関するものである。
【背景技術】
【０００２】
ＬＳＩテクノロジーの進歩により、ゲート数、外部ピン数共に増加傾向にあり、論理設計／検証の複雑化は勿論の事、実機評価、試験、デバッグ等に用いるテストパターン数も膨大となり、システムＬＳＩ開発を長期化させる一因となっている。
従来の実機試験環境を図４に示す。同図（ａ）は被試験ユニットを示し、被試験ユニット１は、例えば、同図に示すように前処理用のＣＰＵ内蔵ＬＳＩ２と、主処理用のＣＰＵ内蔵ＬＳＩ３から構成される。
同図（ｂ）は、上記非試験ユニットを試験する際の構成を示し、上記被試験ユニット１に、入力インタフェース１ａ、出力インタフェース１ｂを介してパターン発生器４と出力信号モニタおよび期待値照合を行なう出力部５が接続される。
パターン発生器４は、被試験対象の入力に信号を与える回路であり、通常ハードロジックやＣＰＵ、メモリ（ＲＡＭ／ＲＯＭ）、タイマー等により構成される。また、テスト用プログラムや、上位ＣＰＵからの設定データ等については、パソコン（ＰＣ）６からＲＳ−２３２Ｃ等のシリアル通信ポートを介して通信を行うのが一般的である。
通常、被試験ユニット１のＬＳＩ２、３をリセットし、ＰＣ６より内部の設定レジスタ等の設定を行う。その後、パターン発生器４より、データを入力し、被試験ユニット１にて処理後、処理結果を出力部５で解析する。出力部５では、出力波形をモニタしたり、出力信号をパターン発生器４から与えられた出力期待値と比較する事により、機能の正常性を検証する。
【０００３】
また、近年ＣＰＵやＦＰＧＡ等を内蔵したＬＳＩ開発がさかんに行われる様になっている。従来ハードロジックのみで処理していた機能をプログラム処理する事により、機能エンハンス、機能追加等がある程度プログラムダウンロードで対処可能となり、柔軟なシステム開発が可能となる。
通信の主信号処理系ＬＳＩにおいては、非常に高い処理速度、リアルタイム性が要求される場合が多く、ソフト処理のみでは要求性能を満足する事が非常に困難なため、ハード処理部（機能コア部分）とソフト処理部（ＣＰＵコア部分）により、構成されるのが一般的である。
図５にＣＰＵ内蔵ＬＳＩの一般的なブロック構成図を示す。同図に示すように、ＬＳＩ１０の内部にＣＰＵコア１１と内蔵メモリ１３を有し、ＣＰＵコア１１は、バスを介して上記内蔵メモリ１３、外部メモリ２０に接続されるとともに、ソフト→ハードＩ／Ｆ用メモリ１７ａ、ハード→ソフトＩ／Ｆ用メモリ１７ｂを介して機能コア（ＣＰＵ依存部）１２ａ、入力インタフェース部１４と接続される。上記外部メモリ２０には各種設定データなどが格納されており、動作時、上記外部メモリ２０から設定データなどが内蔵メモリ１３にダウンロードされる。
また、上記機能コア（ＣＰＵ依存部）１２ａとともに機能コア（ＣＰＵ非依存部）１２ｂが設けられており、上記機能コア１２ａ，１２ｂは、それぞれ中間変数を格納するための中間変数格納メモリ１６ａ，１６ｂ、入力インタフェース部１４、出力インタフェース部１５、および上位ソフトインタフェース部１８と接続されている。
【０００４】
一方、従来から内蔵ＣＰＵを用いて当該ＬＳＩに内蔵されているＲＡＭの不良の検出をおこなったり、マクロ間の接続テストを行なう技術が提案されている。
例えば、特許文献１には、ＣＰＵ内蔵混載ＬＳＩの混載ＲＡＭのテストにおいて、テスタを用いて切り換えスイッチをＲＯＭに切り替え、ＲＯＭから内蔵ＣＰＵに接続されている主メモリにセルフテストプログラムをロードし、ＣＰＵと混載ＲＡＭとのアクセスによるＣＰＵの通常動作によりセルフテストを実行させることにより、上記ＣＰＵと混載ＲＡＭ間の接続、該ＲＡＭのビット不良などを検出するテスト方法および装置が記載されている。
また、特許文献２には、ＣＰＵ、ＤＳＰ等の複数のデータ処理プロセッサを含む複数のマクロを搭載した半導体装置において、内蔵読み出し専用メモリに、予め各マクロ間接続テスト用のプログラムを記録保持し、外部端子からＤＳＰなどのデータ処理プロセッサにデータインストラクションを与えることなく、各マクロ間相互接続確認テストを行なうことを可能としたテスト方法および半導体装置が記載されている。
【特許文献１】特開２００２−２６７７２１号公報
【特許文献２】特開平１１−１４２４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の実機試験方法においては、微細化、高集積化に伴う、テストプログラムの複雑化、長大化、ＣＰＵから設定するメモリ空間の巨大化等により、試験時間が非常に長くなる傾向にある。加えて、処理速度も高速化し、近年では１Ｃｈｉｐで１０Ｇｂｐｓの処理速度を持つＣｈｉｐも出現しており、テスタ等の試験治具が非常に高価なものになっている。
また、ＬＳＩの外部出力結果に異常があった場合、外部ピンの情報のみから不具合原因を特定するのは非常に難しく、実機デバッグに長大な時間を要する問題点がある。このため、前記図４に示した実機試験環境では、十分な対応ができなくなってきている。
一方、前記特許文献１、２の記載されるように、内蔵ＣＰＵにより、内蔵ＲＡＭの不良の検出等を行う技術も提案されているが、これらのものはＬＳＩにおける特定部分の不良検出、接続テスト等を行なうものであって、ＬＳＩあるいはＬＳＩを搭載したユニットとしての機能、機能ブロックの正常性を検証するものではなかった。
本発明は、上記事情に鑑みなされたものであって、ＣＰＵ等を内蔵したＬＳＩもしくはこれらのＬＳＩを搭載したユニットの実機試験を、内蔵ＣＰＵを利用して行なうことにより、機能の正常性の検証等の試験の効率化、実機デバッグ作業の効率化並びに、実機評価治具の低コスト化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を本発明においては、次のように解決する。
（１）ＣＰＵ内蔵ＬＳＩ、もしくは、該ＬＳＩ群を搭載したユニットにおいて、内蔵ＣＰＵから、当該ＬＳＩの入力部、出力部、及び、ＬＳＩ内部の機能ブロックの中間処理結果および各種設定データを格納する内部メモリにアクセスする手段と、上記ＬＳＩ群に内蔵されるＣＰＵ相互で通信するための通信手段を設ける。
そして、上記ＬＳＩもしくは上記ＬＳＩ群の上記ＣＰＵに試験プログラムおよび試験パターン生成プログラムをダウンロードし、上記試験パターン生成プログラムにより、試験パターンを発生させ、上記ＬＳＩ、もしくは、ＬＳＩ群内部の機能ブロックの診断を行う。
また、上記機能ブロックが正常に動作しないとき、上記内部メモリに格納された中間変数を読出して、トレースすることにより、デバッグを行なう。
（２）上記（１）において、上記ＬＳＩもしくはＬＳＩ群に、試験モード設定用レジスタと、内部クロックを切り替えるクロック切り替え手段を設け、上記内蔵ＣＰＵにより上記試験モード設定用レジスタに試験モード状態を設定したとき、上記クロック切り替え手段により内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させる。
（３）上記（１）（２）において、上記ＬＳＩもしくはＬＳＩ群に、各機能ブロックをイネーブルに設定するためのレジスタを設け、上記ＣＰＵにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行う。
【発明の効果】
【０００７】
本発明においては、以下の効果を得ることができる。
（１）試験時に、内蔵ＣＰＵに試験プログラムをダウンロードし、パターン発生器として使用するとともに、内蔵ＣＰＵで期待値と照合をするようにしたので、パターン発生器や期待値照合部などを設けることなく、機能検証を行うことができ、ハード資源の節約並びに、試験治具コスト削減が期待できる。
（２）内蔵ＣＰＵから全内部メモリにアクセス可能としたので、中間処理結果の参照や上位ソフト設定レジスタへの設定時間短縮が可能となり、実機デバッグの効率化が可能となる。
（３）内部クロックを切り替えるクロック切り替え手段を設け、試験モード状態に設定したとき内部クロックを切り替え、通常動作周波数よりも遅いクロックで動作させるようにすることにより、インプリメント工程へ与える影響を小さくする事ができる。
（４）各機能ブロックをイネーブルに設定するためのレジスタを設け、上記ＣＰＵにより、上記レジスタに機能ブロック毎にイネーブル状態を設定し、イネーブルに設定された特定機能ブロックの検証を行うように構成することにより、特定ブロックの機能試験を行う事が可能となり、実機デバッグ作業の効率化を図る事ができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明のＣＰＵ内蔵ＬＳＩ実機試験装置の一実施例を示す図である。同図は、基板上に複数のＣＰＵ内蔵ＬＳＩが搭載されたユニットをテストする場合を示しており、以下の実施例では、本発明を上記のように複数のＬＳＩから構成されるユニットに適用した場合について説明するが、本発明は単一のＣＰＵ内蔵ＬＳＩにも同様に適用することができる。
図１において、２は前処理処理用のＣＰＵ内蔵ＬＳＩ、３は主処理用のＣＰＵ内蔵ＬＳＩである。
各ＬＳＩは前述したように入力インタフェース部２ａ，３ａ、出力インタフェース部２ｂ，３ｂ、ＣＰＵコア２ｃ，３ｃ、機能コア２ｄ，３ｄを有し、外部より入力された信号は入力インタフェース部２ａ，３ａに入力される。そして、ＣＰＵコア（ソフト処理）２ｃ，３ｃ、機能コア（ハード処理）２ｄ，３ｄにより処理が行われ、出力インタフェース部２ｂ，３ｂより外部ピンに出力される。通常入力インタフェース部２ａ，３ａには、位相差吸収のためのバッファや、速度変換の為のＥＳ（Ｅｌａｓｔｉｃ  Ｓｔｏｒｅ：位相差吸収やｃｌｏｃｋ乗り換えのためのバッファメモリ）、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）等が実装される。
【０００９】
本実施例においては、前記図４に示したようなパターン発生器、出力部などを設けずに、各ＬＳＩの内蔵ＣＰＵに、パターン生成用プログラムをダウンロードし、ＣＰＵからデータを入力インタフェース部に直接格納する様に構成する。
また、主処理用ＬＳＩ３に内蔵されているＣＰＵ３ｃをマスタＣＰＵとし、各々の前処理用ＬＳＩ２に内蔵されているＣＰＵ２ｃと通信する手段を設ける。
マスタＣＰＵ３ｃから、前処理用ＬＳＩ内蔵ＣＰＵ２ｃに対して、データ送出要求を行う事により、前処理用ＬＳＩ２の入力インタフェース部２ａにデータが与えられ、処理結果が機能コア２ｄに入力される。そして、機能コア２ｄの出力インタフェース部２ｂよりデータをＣＰＵコア２ｃに取り込み、期待値照合を行う。さらに、前処理用ＬＳＩ２の出力インタフェース部２ｂからの出力が主処理用ＬＳＩの入力インタフェース部３ａに与えられ、主処理用ＬＳＩ３で上記同様に期待値照合を行う。
上記の様に構成することにより、機能試験結果判定を容易に行う事が出来る。
【００１０】
図２は、本実施例のＣＰＵ内蔵ＬＳＩの内部構成を示す図である。ＬＳＩ１０の内部にＣＰＵコア１１と内蔵メモリ１３を有し、ＣＰＵコア１１は、バスを介して上記内蔵メモリ１３、外部メモリ２０に接続される。外部メモリ２０から内蔵メモリ１３にパターン発生機能を有する試験プログラム、期待値照合を行い機能検証を行うプログラムがダウンロードされる。また、ＣＰＵコア１１はＣＰＵ１１ａと、他のＬＳＩに内蔵されたＣＰＵコアと通信するための通信手段１１ｂを有する。
ＣＰＵコア１１は、インタフェース用メモリ１７を介して、機能コア１２、入力インタフェース部１４、出力インタフェース部１５と接続される。なお、図２では、図５に示したソフト→ハードＩ／Ｆ用メモリ１７ａ、ハード→ソフトＩ／Ｆ用メモリ１７ｂをまとめてインタフェース用メモリ１７として示している。また、図２に示した機能コア（ＣＰＵ依存部）１２ａ、機能コア（ＣＰＵ非依存部）１２ｂをまとめて機能コア１２として示している。
ＣＰＵ１１は上記内蔵メモリ１３にダウンロードされたプログラムを実行することにより、ＬＳＩ１０の各種機能の試験を行う。すなわち、インタフェース用メモリ１７を介して入力インタフェース部１４にパターンデータ等を与え、出力インタフェース部１５からＬＳＩ内部での処理結果を取り込み期待値照合を行って各種機能の検証を行う。
また、ＣＰＵコア１１は、本来であればＣＰＵからアクセスする必要のない中間変数格納メモリ１６の参照および設定が可能であり、これにより信号のトレースや初期設定を行うことができる。
【００１１】
また、本実施例のＬＳＩには、図２に示すように、機能コア１２に含まれる複数の機能ブロック１２１をイネーブル設定するためのイネーブル設定レジスタ１９ａが設けられており、ＣＰＵコア１１はこのレジスタにアクセスして、各機能ブロック１２１のイネーブル設定を行うことができる。これにより、機能ブロック毎の機能検証を行うことが可能となる。
また擬似的障害発生レジスタ１９ｂが設けられており、ＣＰＵコア１１は、このレジスタにアクセスし、ＬＳＩ間、ユニット間のパリティチェック回路、マスタクロック断監視回路、フレーム断監視回路等のシステム障害監視回路１２２に対して、擬似的な障害を発生させる。これにより任意のシステム障害試験を実施する事ができる。                  さらに、試験時に通常よりも遅い周波数で動作可能とするため、試験モード設定レジスタ１９ｃが設けられており、ＣＰＵコア１１はこのレジスタにアクセスして、クロック切換え部１２４により、クロック発生部１２３が発生するクロック周波数を切換えることができる。
【００１２】
図３（ａ）は、本実施例のクロック切換え部１２４の構成例を示す図である。本実施例のクロック切換え部１２４はセレクタ３１、３２を備え、セレクタ３２が出力するクロック信号が、ＬＳＩ内の各機能ブロック１２１、内部メモリ１６などに供給される。
セレクタ３１には、通常動作クロックと、それより遅い周波数のデバック時動作クロックが与えられ、前記試験モード設定レジスタ１９ｃがデバックモードに設定されると、デバックモード信号によりセレクタ３１が切換えられ、セレクタ３１はデバック時動作クロックを出力する。また、セレクタ３２には、上記セレクタ３１の出力と、通常動作クロックより遅い周波数のスキャン動作クロックが与えられ、前記試験モード設定レジスタ１９ｃが試験モードに設定されると、クロック切換え信号により、セレクタ３２が切換えられ、スキャン動作クロックが、上記機能ブロック、内部メモリなどに供給される。
図３（ｂ）は、従来のＬＳＩのクロック系の構成例である。従来のクロック系は、同図に示すように、通常動作クロックと、スキャン動作クロックをセレクタ３１により切り換える構成であったが、本実施例においては、上記のように試験モード設定レジスタ１９ｃの設定により、機能ブロックなどに供給するクロックを、通常動作クロック、デバック時動作クロック、スキャン動作クロックに切り換えることができ、試験時には、通常よりも遅い周波数で動作させることができるので、インプリメント工程へ与える影響を小さくする事ができる。
【００１３】
次に本実施例における実機試験評価手順について説明する。
１．基本動作の確認
電源ＯＮ／ＯＦＦなどによる復旧動作確認する。すなわち、被試験対象のユニットの電源を投入して、外部出力に異常がないか、また、リセットしたときリセット前のアラーム状態が消えて、復旧動作が正常に行われ、初期状態に戻るかなどのＬＳＩとしての基本機能を検証する。
２．主信号系導通確認
(a) 通常状態における主信号の導通確認  
次に、前記したように、各ＬＳＩの内蔵ＣＰＵに、パターン生成用プログラムをダウンロードし、マスタＣＰＵ３ｃから、前処理用ＬＳＩ内蔵ＣＰＵ２ｃに対して、データ送出要求を行い、前処理用ＬＳＩ２の入力インタフェース部２ａにパターンデータを与え、処理結果を出力インタフェース部２ｂよりＣＰＵコア２ｃに取り込み期待値照合を行って動作を確認する。また、前処理用ＬＳＩ２の出力インタフェース部２ｂからの出力を主処理用ＬＳＩの入力インタフェース部３ａに与え、主処理用ＬＳＩ３で期待値照合を行って動作を確認する。
(b) アラーム検出／解除等の基本動作確認
上記通常状態での試験を実施し、ある時点で擬似障害モードにすることにより、アラームの発生を検証する。さらに、上記擬似障害モードをＯＦＦにして、アラームが解除されることを検証する。
(c）内部レジスタ設定確認
各ＬＳＩの内部レジスタに設定されたデータを各ＬＳＩ内臓ＣＰＵ２ｃ，３ｃに取り込み出力して、内部レジスタの設定状態等を確認する。
【００１４】
３．異常系確認
(a) ＣＬＫ断、Ｆｒａｍｅ  Ｐｕｌｓｅの擾乱などに対する耐性確認
ＣＬＫを断にしたり、Ｆｒａｍｅ  Ｐｕｌｓｅを擾乱させ、これらに対するＬＳＩの耐性を確認する。
４．上記１−３の評価において、何かしらの出力異常が検出された場合には、Ｄｅｂｕｇ作業、不具合機能ブロックの切り分け作業を実施する。
すなわち、上記評価において、異常が検出された場合、各ＬＳＩの中間変数格納メモリ、内部レジスタ等の値を読み出して出力して解析することにより、不具合の生じている機能ブロックの切り分け、内部動作状況の検証などを行う。
【００１５】
従来の実機試験環境では、例えば前処理用の機能コアに異常が認められた場合、前処理用ＬＳＩの改版が完了するまで、実機評価を行えない可能性があるが、本実施例においては、上記のように内蔵ＣＰＵから出力インタフェース部にアクセスする手段を設けているので、前処理用ＬＳＩの機能コアに異常があった場合でも、主処理用の入力インタフェース部にパターンデータを与えることができ、主処理用ＬＳＩの実機試験を継続して実施する事ができる。
さらに、本実施例では、本来であればＣＰＵからアクセスする必要のないメモリ（図１、図２に示した中間変数格納メモリ）も、ＣＰＵコアのメモリマップ上にマッピングし、参照可能としておくことができる。このため、出力が期待値通りでない場合に、信号のトレースが可能となり、実機デバッグを効率的に実施する事が可能となる。
また、全てのメモリに対して、参照／更新が可能となるように構成する事により、設定レジスタへの設定時間の短縮や、メモリマップの正常性検証を容易に実施する事が出来る。さらに、ＬＳＩ初期立ち上げ時に、全てのメモリに対してデータを設定し、読み出す事により、内蔵メモリの動作正常性の診断を容易に行う事ができる。
【００１６】
しかし、内部メモリの個数が多くなると、ＣＰＵ周りの配線、タイミングケア等インプリメント工程にインパクトを与えてしまう。そこで、試験時には、前記したように、通常よりも遅い周波数で動作可能とする。
また、前記したように機能ブロック毎にＣＰＵからイネーブル設定手段を設けておく事により、特定ブロックの機能試験を行う事が可能となり、実機デバッグ作業の効率化を図る事ができる。
さらに、内蔵ＣＰＵからＬＳＩ間、ユニット間のパリティチェック回路、マスタクロック断監視回路、フレーム断監視回路等のシステム障害監視回路に対して、擬似的な障害を発生する為の設定手段を設けたので、ＬＳＩの外部設定ピン等を増やすことなく、任意のシステム障害試験を効率的に実施する事が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明のＣＰＵ内蔵ＬＳＩ実機試験装置の一実施例を示す図である。
【図２】本実施例のＣＰＵ内蔵ＬＳＩの内部構成を示す図である。
【図３】本実施例および従来のクロック切換え部の構成例を示す図である。
【図４】従来のＬＳＩ試験系を示す図である。
【図５】ＣＰＵ内蔵ＬＳＩの一般的なブロック構成を示す図である。
【符号の説明】
【００１８】
１          被試験ユニット
２          前処理処理用のＣＰＵ内蔵ＬＳＩ
３          主処理用のＣＰＵ内蔵ＬＳＩ
２ａ，３ａ  入力インタフェース部
２ｂ，３ｂ  出力インタフェース部
２ｃ，３ｃ  ＣＰＵコア２ｃ，３ｃ
２ｄ，３ｄ  機能コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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