(57)【要約】【課題】  バイポーラＣＭＯＳデバイスにおける深溝の絶縁分離構造として使用できるエアギャップを形成する方法を提供する。【解決手段】  エアギャップの形成方法は、基板内の穴をパターン処理し、上記穴を例えばポリシリコンなどの犠牲材料で充填し、穴の未充填部の側壁に例えばＴＥＯＳスペーサを形成して開口を狭め、犠牲材料の残部を例えば等方性エッチングにより上記狭められた開口を通して除去し、最後に、スペーサの上方に準拠層（ＴＥＯＳ）を形成することにより、エアギャップの開口を封止する工程を有する。【選択図】        図１Ｈ
2006173551.tif 000002
【特許請求の範囲】
【請求項１】
基板内にエアギャップを形成する方法であって、
基板内に側壁を有する穴をパターン化する工程と、
前記穴に犠牲材料が部分的に充填された充填部を形成し、前記側壁の一部が露出されると共に、側壁の一部が前記犠牲材料で覆われるようにする工程と、
前記側壁の露出部上にスペーサを設けることで、前記穴の開口を狭める工程と、
前記狭められた開口を通して前記犠牲材料を除去する工程と、
前記スペーサの上方に層を設けることにより前記開口を封止することで、エアギャップを形成する工程とを備えることを特徴とする方法。
【請求項２】
前記穴の充填部を形成する工程は、
該穴を犠牲材料で完全に充填する工程と、
前記犠牲材料の一部をエッチングバックすることで、前記側壁の一部は露出し、側壁の一部は前記犠牲材料で被覆される工程とを備えることを特徴とする請求項１記載の方法。
【請求項３】
前記設けられた層の一部を除去することにより、前記設けられた層を平坦化する工程を更に備える請求項１記載の方法。
【請求項４】
前記犠牲材料はポリシリコンを含む請求項１記載の方法。
【請求項５】
前記スペーサはテトラエチルオルトシリケートを含む請求項１記載の方法。
【請求項６】
前記狭められた開口を通して前記犠牲材料を除去する工程は、等方性のエッチング処理により前記狭められた開口を通して前記犠牲材料を除去することを含む請求項１記載の方法。
【請求項７】
前記スペーサの上方に層を設けることにより前記開口を封止する工程は、化学気相成長法により準拠層を形成することを含む請求項１記載の方法。
【請求項８】
前記適合した層はテトラエチルオルトシリケートを含む請求項７記載の方法。
【請求項９】
前記平坦化工程は化学的機械的平坦化を含む請求項３記載の方法。
【請求項１０】
壁部と底部を有する溝を内部に形成した基板であって、該基板の溝内に頂部と底部と側部を有するエアギャップを封入した基板と、
第１のフィールド領域と第２のフィールド領域とを備え、
前記エアギャップが該第１のフィールド領域と第２のフィールド領域との間に位置していることを特徴とするバイポーラ相補型金属酸化物半導体装置。
【請求項１１】
前記エアギャップの頂部は、前記溝の開口を封止するスペーサの部分と準拠層の部分とにより封入されている請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１２】
前記溝の壁部と底部との頂部に酸化物分離層を更に備える請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１３】
前記酸化物分離層の頂部に追加酸化物ライナーを更に備える請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１４】
前記溝は、その幅が基板内への深さの増加に従って減少するようなテーパー形状である請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１５】
前記基板はシリコンを含む請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１６】
前記準拠層はテトラエチルオルトシリケートを含む請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１７】
前記酸化物分離層と前記追加酸化物層のうち少なくとも一方はテトラエチルオルトシリケートを含む請求項１３記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１８】
前記スペーサはテトラエチルオルトシリケートを含む請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項１９】
前記第１のフィールド領域は平坦化された第１のフィールド領域を含み、前記第２のフィールド領域は平坦化された第２のフィールド領域を含む請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【請求項２０】
前記第１のフィールド領域と第２のフィールド領域は各々酸化物を含む請求項１０記載のバイポーラ相補型金属酸化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００４年１２月１７日出願の米国仮出願番号60/637,288の特典を主張するものであり、ここにその全体を参照することにより導入する。
【０００２】
本発明は、半導体装置において、エアギャップとも呼ばれる、気体（空気）で充填されたトレンチ（溝）又はバイア（穴）の形成の分野に関する。
【背景技術】
【０００３】
半導体産業は装置の大きさを絶えず低減し続けている。バックエンドオブライン（ＢＥＯＬ）工程では、異なる導電体構造を互いに分離することと共に導電層の容積を低減することに関心が持たれている。従って、これらの構造の絶縁分離は非常に重要であり、従来の誘電体絶縁材料を取り替えるために低Ｋ価（low-k）の材料が使用されている。その傾向は、空気の導入、即ち、導電体構造の絶縁分離材料として所謂「空気領域」または「エアギャップ」と呼ばれている空気の導入に移行しつつある。
【０００４】
ＢＥＯＬ構造に組み込まれたエアギャップの例は、犠牲材料を多孔性のキャッピング層を通して除去することに基づいて成されるものを含む。犠牲材料は多孔性のキャッピング層を通して蒸着され、その後、追加層をデポジットすることにより密封される。これらの方法の例は米国特許6,165,890号公報と米国特許6,287,979号公報に記載されている。
【０００５】
フラントエンドオブライン（ＦＥＯＬ）工程では、アクチブ素子領域の分離は、容積を低減するときの重大な課題の１つである。素子分離方法は、密度または素子機能を強化することを目的に数回変更または修正されている。これらの方法の多くは必然的な工程上の制限があり、あまり評価されなかった。「トレンチ分離技術」の導入は、改良型の素子と回路設計の初期の分離技術として、産業界により急速に受容されるようになった（例えば、米国特許4,104,086号公報参照）。
【０００６】
バイポーラまたはバイポーラＣＭＯＳ技術のためには、基板に埋設されたコレクタのノードはアクチブ信号を搬送するので、素子分離は特に重要である。コレクタはコレクタ・基板ｐｎ接合により基板から分離されている。この接合部は、トランジスタにより決まる底面と、トランジスタ周囲とｎ型領域の深さの両方により決まる側面とを有する箱形状である。寄生接合容量の値は、側部接合に関する周囲の限界値と底部接合に関する領域の限界値との合計により規定される。
【０００７】
深溝分離構造は従来のシステムで採用されており、全素子面積とコレクタを基板の寄生容量まで低減するために、改良型バイポーラ技術において一般に使用されている。バイポーラトランジスタに隣接した絶縁体で充填された深溝の導入は、側部接合をシリコン絶縁体・シリコンキャパシタに取り替え、容量の周辺成分の値を低減するために使用される。周辺要素の重量パーセントが増加するので、トランジスタの大きさがスケールダウンされると、容量の合計値もまた効果的に低減される。
【０００８】
コレクタ基板のキャパシタンスを低減することは、バイポーラトランジスタの高速または低電力動作の更なる最適化を可能にする。低電力バイポーラ技術で設計された汎用エミッタ段階では、コレクタ基板のキャパシタンスは全体としての切替遅れに対して重大な誘因となる。低いコレクタ基板のキャパシタンス値は、最先端技術の電力遅延製品を製造するのに役立つ。深溝分離から得られる他の応用は、例えば、高い破壊電圧を実現する高圧応用を含む。深溝分離はまた、高いラッチアップ耐力または低い基板ノイズが所望される分野において、低電圧領域から高電圧領域を分離するために使用される。
【０００９】
【特許文献１】米国特許６，１６５，８９０号公報
【特許文献２】米国特許６，２８７，９７９号公報
【特許文献３】米国特許４，１０４，０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
完全なバイポーラＣＭＯＳ技術では、深溝はエッチング処理され、再充填され、ＣＭＯＳ両立式処理モジュールで平坦化されねばならない。このことは、完全な処理フローにおいて、処理工程の選択とモジュールの配置に制約を負わせることになる。深溝分離技術は４つの鍵となる処理要素、即ち、深溝の形成、深溝のライニング、及び深溝の平坦化に基づくものである。特に、充填材料の選択は、コレクタ基板の周辺要素の実際のキャパシタンス値を決定するので、非常に重要である。低いＫ価の材料が望ましく、二酸化シリコンが最も直接的な候補である。完全な酸化物の充填は良好な分離特性と低誘電率のために好ましいが、この方式は幾つかの理由から実現するのが容易ではない。即ち、深溝を隙間を残すことなく完全に充填することは難しく、また、完全に酸化物で充填された深溝は処理中および処理後において集中した応力と欠陥を発生することがあるからである。
【００１１】
これらの理由のために、最先端技術の深溝モジュールは複合酸化物・ポリシリコンの充填材より成ることがよくある。ポリシリコン材は深溝を適当に充填することを容易にし、ポリシリコンとシリコン基板の熱膨張係数は非常に良く一致しているので、熱ひずみは低減される。しかし、分離特性は低い（即ち、ポリシリコンのＫ価は酸化物のそれよりも約３高い値である）。そのため、酸化物／ポリシリコンの比率をできるだけ大きくすることは、最終的なコレクタを基板周辺のキャパシタンスに低減するので有利である。これを、浅い溝の分離方式を用いて最新のＣＭＯＳ技術において達成する方法の１つは、浅い溝の分離の前に深溝分離を導入することにより成される。このように、深溝内の酸化物ライナーの厚さは、起こり得るひずみの発生に関して良く均整がなされ、ＣＭＯＳの浅い溝の分離モジュール自体に影響を及ぼすことなく、周辺の低キャパシタンスが得られる。
【００１２】
または、鷲野等による「電子工学デバイスのＩＥＥＥ会報、第４８巻、２００１年刊」（IEEE Transactions on Electronic devices, Vol. 48, 2001）に記載されているように、２個の深溝が、増加されたデバイス面積の費用で使用可能である。
【００１３】
本発明は、上記課題を解決するためになされたもので、半導体基板内に深溝またはバイア・エアギャップを形成する方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に開示の方法は、基板内の穴をパターン処理し、上記穴を（例えばポリシリコンなどの）犠牲材料で充填し、穴の未充填部の側壁に例えばテトラエチルオルトシリケート（ＴＥＯＳ酸化物）などのスペーサを形成して開口を狭め、犠牲材料の残部を（例えば等方性エッチングにより）上記狭められた開口を通して除去し、最後に、スペーサの上方に等写層（ＴＥＯＳ酸化物）を形成することにより、エアギャップの開口を封止する工程を有する。パターン処理された穴を完全に充填する場合は、該材料は部分的にエッチバックされて部分的に充填された穴を形成する。
【００１５】
従って、第１の態様では、基板内にエアギャップを形成する方法であって、基板内に側壁を有する穴をパターン化する工程と、前記穴に犠牲材料が部分的に充填された充填部を形成し、前記側壁の一部が露出されると共に、側壁の一部が前記犠牲材料で覆われるようにする工程と、前記側壁の露出部上にスペーサを設けることで、前記穴の開口を狭める工程と、前記狭小化された開口を通して前記犠牲材料を除去する工程と、前記スペーサの上方部に準拠層を形成することにより前記開口を封止することで、エアギャップを形成する工程とを有する。
【００１６】
第１の態様の実施形態において、前記穴の一部に充填部を形成する工程は、該穴を犠牲材料で完全に充填する工程と、前記犠牲材料の一部をエッチングバックすることで、前記側壁の一部を露出するとともに、側壁の一部を犠牲材料で被覆する工程を有してもよい。
【００１７】
第１の態様の実施形態において、前記方法は、準拠層の一部を除去することにより準拠層を平坦化する工程を更に有する。平坦化する工程は化学機械的平坦化を含むこともできる。
【００１８】
第１の態様の実施形態において、前記犠牲材料はポリシリコンを含んでもよい。
【００１９】
第１の態様の実施形態において、前記スペーサはテトラエチルオルトシリケートを含んでもよい。
【００２０】
第１の態様の実施形態において、前記狭められた開口を通して前記犠牲材料を除去する工程は、等方性のエッチング処理により前記狭められた開口を通して前記犠牲材料を除去することを含んでもよい。
【００２１】
第１の態様の実施形態において、前記スペーサの上部に準拠層を形成することにより前記開口を封止する工程は、化学気相成長法により準拠層を形成することを含んでもよい。
【００２２】
第２の態様によれば、バイポーラ相補型金属酸化物半導体装置は、壁部と底部を有する溝を内部に有する基板であって該基板の溝内に頂部と底部と側部を有するエアギャップを封入した基板と、第１のフィールド領域と第２のフィールド領域とを備え、前記エアギャップが該第１のフィールド領域と第２のフィールド領域との間に位置していることを特徴とする。
【００２３】
前記第２の態様の実施形態において、前記エアギャップの頂部は、前記溝の開口を封止するスペーサの部分と準拠層の部分とにより封入されてもよい。
【００２４】
前記第２の態様の実施形態において、前記溝の壁部と底部との頂部に酸化物分離層を更に有し、第２の態様の他の実施形態では、前記酸化物分離層の頂部に追加酸化物ライナーを更に有する。酸化物分離層と追加酸化物層の少なくとも一方はテトラエチルオルトシリケートを含んでもよい。
【００２５】
前記第２の態様の実施形態において、前記溝は、その幅が基板内への深さが増すに従って減少するようなテーパー形状であってもよい。
【００２６】
前記第２の態様の実施形態において、基板はシリコンを含んでもよい。
【００２７】
前記第２の態様の実施形態において、前記準拠層はテトラエチルオルトシリケートを含んでもよい。
【００２８】
前記第２の態様の実施形態において、前記スペーサはテトラエチルオルトシリケートを含んでもよい。
【００２９】
前記第２の態様の実施形態において、前記第１のフィールド領域は平坦化された第１のフィールド領域を含み、前記第２のフィールド領域は平坦化された第２のフィールド領域を含んでもよい。
【００３０】
前記第２の態様の実施形態において、前記第１のフィールド領域と第２のフィールド領域は各々酸化物を含んでもよい。
【発明の効果】
【００３１】
本発明によるエアギャップ深溝の形成方法はバイポーラＣＭＯＳの適用分野に応用される。このような適用では、好ましい実施形態の利点は、溝内にエアギャップを導入することにより、寄生コレクタ基板の周辺容量を更に低減することが達成されることである。このように、エアギャップの溝は深溝の幅を縮小することを可能にし、コレクタ基板の容量を変えることなく維持したままで、デバイス全体の容積を低減することができる。
【発明を実施するための最良の形態】
【００３２】
全ての図面はいくつかの態様と実施の形態を図示するように意図したものである。デバイスは明瞭化する理由のため簡潔となるように図示されている。代替や選択可能なものすべてが図示されているのではなく、従って、好ましい実施形態は添付の図面の内容に限定されるものではない。なお、各図において共通する要素には同一の符号を付している。
【００３３】
以下の説明と例は、本発明の好ましい実施形態を詳細に示すものである。当業者は、この発明の多くの変形が、その範囲内に含まれて存在することを認めるであろう。従って、好ましい実施形態の記載は本発明の範囲を限定するためのものではない。
【００３４】
ここで使用の用語「犠牲」(sacrificial)は広い意味の用語であり、限定するものではないが、一時的にデポジットされ、少なくとも全体としては、最終のデバイス内に残存するようには意図されていない材料または層、または、デバイスの作成工程中に、少なくとも部分的には、最終的に除去される材料または層、を含む元々の意味で使用されている。
【００３５】
ここで使用の用語「スペーサ」(spacer)は広い意味の用語であり、限定するものではないが、深溝（トレンチ）、穴、バイア（穴）の側壁上にデポジットされる材料または層、または、構造の開口を狭めるために、犠牲材料で部分的に充填される他の構造を含む、元々の意味で使用されている。スペーサを形成する工程は、２つのサブ工程、即ち、好ましくは等写のデポジット処理により開口を閉じるかまたは実質的に狭めるスペーサ材料の層を形成する工程と、その後、スペーサ材料の層をエッチングバックすることでスペーサを形成する工程と、を含むことができる。エッチングバック工程は、任意の適当なエッチング処理、好ましくは非等方性のドライエッチング処理により行われる。
【００３６】
＜深溝エアギャップの形成方法＞
以下に、エアギャップの一般的な形成方法について述べる。該方法は図１Ａ乃至１Ｈに概略図示されている。図示の例では、基板１はシリコン（Ｓｉ）ウェハである。基板は、露出したシリコンウェハ、または、（例えば、バイポーラＣＭＯＳ応用における）エピタキシャル成長層などのような、その頂部に追加層が形成されたシリコンウェハであってもよい。基板１が保護される場合は、基板保護層２が形成される。次に、この保護層２と基板がパターン化される。深溝の分離のために深溝がパターン化される。深溝は、基板内の深さが増すにしたがって、その幅が小さくなるようにエッチング処理される。このようなテーパ形状の深溝は、空隙の少ないまたは空隙のない、より良い充填を提供する。任意の適当な深溝の深さが、所望のエアギャップの大きさにより決定される。
【００３７】
図１Ａ乃至１Ｈに示す例では、非等方性パターニングがドライエッチング（例えば、反応性プラズマによるエッチング）によって行われる。図１Ｂと１Ｃに示すように、分離層が深溝内に形成される。この層は、犠牲材料４を基板１の方向に選択的に除去することが難しいときに、用いることができる。同図に示す例では、最初に、分離層としての２０ｎｍの酸化物層が、熱またはウェット酸化処理により（図１Ｂに示す）シリコンの深溝表面上に成長される。更に、図１Ｃに示すように、追加酸化物ライナー２２が、（厚さが略３００ｎｍを含むまで）可変厚さとなるように形成される。この形成されたライナーは、パターニング中またはウェット除去処理中に、追加の保護層として作用することもできる。図示の例では、形成された酸化物ライナーはＴＥＯＳ酸化物である。しかし、任意の他の好適な誘電体材料を使用してもよい。
【００３８】
次に、犠牲材料４が形成されて深溝を充填する（図１Ｄ参照）。任意の好適な犠牲材料が使用される。一般的にはポリシリコンが好ましいが、例えば、非晶質シリコンまたは（ウェットエッチングにより除去された）酸化物などの他の材料も可能である。図示の例では、１２００ｎｍのポリシリコンが図示されている。化学的機械的研磨（ＣＭＰ）が用いられ、停止層として機能する積層ライナー２２を用いて、この材料を平坦化処理する。しかし、ドライエッチングまたはウェットエッチングなどの他の技法もまた同様に好適に採用される。保護層２の上部より下方の高さが、部分的に充填された深溝が形成されるように（図１Ｅ参照）達成されるまで、（例えば、エッチングバックの手段により）深溝内の犠牲材料４が除去される。
【００３９】
図１Ｆでは、スペーサ５が形成されて深溝の開口を狭める。スペーサは（等写デポジット処理などの）積層処理により形成され、その後には（非等方性のエッチングバック処理などの）エッチングバック処理が続く。図示の例では、酸化物スペーサが形成され、特に、ＴＥＯＳ酸化物スペーサが形成される。ドライエッチングの終点トリガーを簡単にするために、１０ｎｍの窒化物ライナーが最初に形成されてもよい。窒化物層は終点検知を容易にすることができる。図示の例では、スペーサ形成後のスペーサ間の距離は約５０〜２００ｎｍである。図３は、一部充填された穴の開口を狭めるスペーサの形成を図示する走査型電子顕微鏡写真（ＳＥＭ）図を示す。スペーサ５が、酸化物ライナー２２と同様に示されている。
【００４０】
スペーサのエッチング処理後、犠牲材料がスペーサ間に形成された開口（図１Ｇ参照）を通して除去される。図示の例では、犠牲材料はポリシリコンであり、例えば、ＳＦ６基底の等方性ドライエッチングプラズマにより除去される。他の反応性気体もまた使用可能である。同様に、下流方向に向かうエッチングなどの技法も好適に使用可能である。犠牲材料は気体に変換され、スペーサ間の開口を通して排出することができる。保護層として酸化物が使用される場合は、エッチングは酸化物の方向に選択される。
【００４１】
図４は、等方性エッチングにより狭められた開口を通して犠牲材料（ポリシリコン）を除去した後の、深いエアギャップ溝７の形成を示すＳＥＭ図である。スペーサ５が酸化物ライナーと共に示されている。最後に、スペーサ間の開口がデポジット処理により密閉される。図示の例では、等写の酸化物デポジット処理が行われて密閉層６が形成される（例えば、化学的真空蒸着により形成されるＴＥＯＳ層）。図１Ｈは開口を密閉後に形成されたエアギャップ７を示す。副次的作用として、少量のＴＥＯＳが深溝内部にデポジットされる。デポジットされた密閉層６は、（例えば、化学的機械的平坦化処理により）更に平坦化され、保護層２で停止している。上述の工程はエアギャップを封止するためには一般的に好ましいが、他のデポジット処理もまた好適に使用可能である。同様に、非等写のデポジット処理も使用可能である。図５と６は、エアギャップを封止するための等写層６（例えば、化学的真空蒸着法により形成されたＴＥＯＳ層）の等方性エッチング及びデポジット処理により、犠牲材料（ポリシリコン）を除去した後の、エアギャップ溝７を示すＳＥＭ写真図である。
【００４２】
別の方法では、基板１上に少なくとも１つの保護層を形成することで処理が始まる。特に、２つ、３つまたはそれ以上の保護層の組合せが、基板１上に形成される。例えば、保護層は、基板の上面に第３の酸化物層（例えば厚さ１０ｎｍ）、その上面に第２の窒化物層（例えば厚さ１１５ｎｍ）、その上面に第１の酸化物層（例えば厚さ３００ｎｍ）を形成することにより構成される。好ましい実施形態では、第１の酸化物保護層は、もし存在する場合は、厚さが約５ミクロン以下であり、より好ましくは、約１００〜５００ミクロンの厚さである。第２の窒化物層は、もし存在する場合は、好ましくは、約１５０〜３００ミクロンの厚さである。第３の酸化物層は、もし存在する場合は、好ましくは、厚さが約２５ミクロン以下である。続いて、保護層と基板がパターン処理される。
【００４３】
また別の方法では、犠牲材料４は、部分的に充填された深溝が形成され、更なるエッチングバックは行われないような方法で形成される。
【００４４】
＜エアギャップを有するバイポーラＣＭＯＳデバイス＞
エアギャップを形成する好ましい実施形態の方法は、アクチブ領域、即ち、バイポーラＣＭＯＳにおけるフィールド分離モジュールのための深溝エアギャップの形成にもうまく適用される。バイポーラＣＭＯＳの深溝は、典型的には、約５００ｎｍ〜約１５ミクロンの範囲、好ましくは約６ミクロンの深さであり、限界の大きさ（ＣＤ）は、約２００ｎｍ〜約２ミクロンの範囲、好ましくは、約１ミクロンである。このような範囲はまた、高電圧印加で使用される深溝に好適であり得る。ウェハーダイシングのためには、約５０ミクロンまでの深さと、約１０ミクロンまでの限界容積が通常好ましい。バイア穴用には、約１０ミクロン〜１００ミクロンの深さと、約５００ｎｍ〜約５ミクロンの限界容積が通常好ましい。
【００４５】
バイポーラＣＭＯＳ適用のエアギャップ深溝の集積のための異なる処理工程を図２Ａ〜２Ｋに示す。最初に、保護層の組合せがシリコン基板１の上面に形成される。例えば、最初に酸化物層１１（例えば、約２５ｎｍまでの厚さ、好ましくは約１０ｎｍの厚さ）が形成され、引き続いて、厚さが約１１５ｎｍの窒化物層１２が形成される（図２Ａ参照）。酸化物層１１は、窒化物層１２から基板内へのひずみ作用を最小化する。窒化物層１２は、ＣＭＰ工程中のアクチブ保護層または停止層（例えば、アクチブ保護窒化物またはＡＰＮ）として機能する。もしＣＭＰ以外の古い技法が使用される場合は、例えば、厚さが約１５０ｎｍ〜約３００ｎｍの窒化物層などの厚肉の窒化物層を使用することが望ましい。
【００４６】
ＡＰＮの上面には、（厚さが約３００ｎｍまでの）酸化物層１３が形成される。この酸化物層１３は、次の深溝エッチング用のハードマスクとして機能する。好ましくは、約４ミクロンの厚さのハードマスクが使用される。このような厚さは、約１００ミクロン以下の深さの深溝をエッチング処理するのに好適である。または、酸化物層１３の代わりに、レジストハードマスク層を使用してもよい。次に、保護層と基板がパターン処理される。図２Ｂと２Ｃに示すように、分離層３が次にパターン構造内に形成される。この層は、犠牲材料４を基板方向に選択的に除去することが難しいときに使用される。図示の例では、分離層として、最初に、２０ｎｍの酸化物３が、熱またはウェット酸化処理により、シリコン深溝表面（図１Ｂ）上に成長形成される。
【００４７】
更に、可変的厚さ（約３００ｎｍ以内の厚さ）で追加酸化物ライナー２２を形成してもよい。厚さは、エアギャップが形成される（溝、バイア、ホールなど）の構造体の幅などの適用例に基づいて選択される。より大きな深溝または特別な適用では、より多くのスペースが厚肉ライナー用に残される。一般的には、約３００ｎｍまでの厚さは通常好ましい。この特別な場合は、酸化物ライナーはＴＥＯＳ酸化物である。次に、深溝を充填する犠牲材料４がデポジットされる。図示の例では、１２００ｎｍのポリシリコンがデポジットされる。停止層としての保護層を用いてこの材料を平坦化するために、化学的機械的研磨（ＣＭＰ）が用いられている。しかしながら、ドライエッチまたはウェットエッチなどの他の技法もまた好適に使用可能である。
【００４８】
溝内の犠牲材料４は、部分的に充填された溝が形成される（図２Ｄ参照）ように、保護層の上部から下方の高さで、（エッチバック等により）除去される。図２Ｅでは、スペーサ５が、溝の開口を狭めるために形成される。スペーサは、非等方性のドライエッチングが続くデポジション処理により形成される。図示の例では、酸化物スペーサ、即ち、ＴＥＯＳ酸化物スペーサが形成される。ドライエッチ終点トリガ用には、略１０ｎｍの窒化物ライナーが最初に形成される。スペーサ形成後の、スペーサ間の距離は約５０〜２００ｎｍである。スペーサのエッチング後には、犠牲材料はスペーサ間に形成された開口（図２Ｆ参照）を通して除去される。図示の例では、犠牲材料はポリシリコンであり、（例えば、ＳＦ６基底の等方性ドライエッチプラズマなどの）ドライエッチングにより除去される。下流方向のエッチングやウェットエッチングなど、他の反応性気体の技法もまた利用できる。犠牲材料はスペーサ５間の開口を通って排出される気体に変換される。
【００４９】
エッチングは、好ましくは、ライナーと使用されるスペーサ材料の方向に選択的に成される。最後に、スペーサ間の開口がデポジット処理により密閉される。図示の例では、等写の酸化物デポジット６（例えば、化学的真空蒸着によるＴＥＯＳ）が使用されている。処理は、ＡＰＮ１２（図２Ｈ参照）上に停止するＣＭＰにより、密閉層６の平坦化を続ける。次に、フィールド領域がパターン処理される。フィールド領域は、領域を覆う（略２４８〜１９３ｎｍの幅の）フォトリトグラフ（写真平版）を設けることによりパターン処理され、その後、層１１と１２と基板１のドライエッチングが続く（図２Ｉ参照）。任意の好適なパターン方法及び／又はパターン材料が、デバイスの他の要素と両立できるように使用可能である。典型的には、基板内のエッチングの深さは約３００〜４００ｎｍである。
【００５０】
層１１と１２は、フッ化物を基材とする化学作用（例えば、ＣＦ４，Ｃ２Ｆ６，ＣＨＦ３，ＣＨ２Ｆ２，ＳＦ６など）を用いてドライエッチ処理される。図示の例では、基板のドライエッチはＣｌ２／ＨＢｒ／Ｏ２／Ｈｅ／Ｎ２の化学作用に基づくものであり、酸化物の方向によい選択性がある。よい充填を行うために、基板内のエッチングは傾斜をもたせている。フィールド領域をフィールド酸化物１０で充填してこの酸化物を平坦化することが、次の工程で行われる（図２Ｊ参照）。最後に、ＡＰＮ１２と酸化物層１１がアクチブ領域から除去される。
【００５１】
図７は、バイポーラＣＭＯＳデバイスにおいて、基板１８内にＴＥＯＳ酸化物２０とポリシリコン１９の組合せで充填された従来の深溝分離構成を備えた従来のバイポーラＣＭＯＳデバイスを示すＳＥＭ写真図を提供している。
【００５２】
図８は、図７に示すものと同じバイポーラＣＭＯＳデバイスにおいて、集積された実施形態の分離用エアギャップ深溝７を示すＳＥＭ写真図を提供している。
【００５３】
＜高電圧技術と混成信号／高周波技術への拡張＞
深溝エアギャップは高電圧技術において使用可能であり、エアギャップ深溝はＮＰＮ、ＰＮＰ、垂直ＤＭＯＳを含む高電圧デバイスを基板から絶縁分離するために使用可能である。エアギャップ深溝は、基板方向により高い絶縁破壊電圧とより低いキャパシタンスを有する。また、溝幅は同じ絶縁破壊とキャパシタンスに対して小さくでき、これによりチップ面積を抑制できる。
【００５４】
深溝エアギャップは高電圧技術において使用可能であり、エアギャップは集積型超接合デバイスなどのデバイス終端部用に使用される。これらのデバイスは、適正に終端されないときに、周辺で絶縁破壊しがちである。この場合、深溝はｎ型の埋積層に到達する必要がある。エアギャップの深溝の利点は、同様に、より高い絶縁破壊電圧を有すること、、または、同一の絶縁破壊電圧に対してより小さい深溝を有することである。
【００５５】
＜高電圧技術と混成信号／高周波技術への拡張＞
深溝エアギャップは、基板のクロストークを抑制する混成信号／高周波技術において使用可能である。これらチップ上のデジタル回路構成の切替ノイズは、高感度のアナログ及び高周波ブロックのスペクトル純度を低下させる。エアギャップ深溝の絶縁分離は、基板方向に低キャパシタンスで絶縁分離する方法であるので、これらの領域をよりよく絶縁分離するのに使用される。オンチップのインダクタ、変圧器および伝送線路においてエアギャップ深溝分離の回路網を配置することは、基板内の渦電流の低減と、基板に向かうこれら要素の容量結合を低減させることにより、これら素子の高周波性能を改善する。
【００５６】
＜深いエアギャップ溝／バイア（穴）への他の応用＞
深いエアギャップ溝を作成する好ましい実施形態の方法は、半導体処理工程内の幾つかの他の適用例に適用可能である。
【００５７】
深溝の他に、好ましい実施形態の方法は、また、エアギャップバイアまたは他の型の構造を形成するのにも利用される。
【００５８】
好ましい実施形態の深溝エアギャップは、熱費用を考慮して、幾つかの材料をより低い温度のデポジット材料と取り替えることを提案する半導体回路内の任意の高さで形成可能である。エアギャップを密閉後、通常のＦＥＯＬ及び／又はＢＥＯＬ処理が、適用に基づいて行われる。ここで引用されたすべての参照文献はその全体の参照によりここに導入されている。明細書の開示と矛盾する参照導入された公報および特許または特許出願の範囲に対しては、明細書は任意のこのような不一致の材料を取り替えるかまたは優先させるように意図されている。
【００５９】
ここで使用した用語「有する」"comprising"は、「含む」"including"、「含む」"containing"および「特徴とする」"characterized by" と同じ意味であり、包括的または開かれた用語であり、追加の、開陳されていない要素または方法の工程を除外するものではない。
【００６０】
明細書と請求の範囲で使用された成分、反応状態等の量を表す数値表現はすべて用語「約」"about" により全ての例における変形であると理解すべきである。従って、違った指示がない限り、明細書と請求の範囲で記載された数値パラメータは、本発明により得られるべき所望の特徴により可変である近似値を示す。少なくとも、請求の範囲と等価の教説の適用を制限することを意図するのではなく、各数値パラメータは、有効数字の数と普通の四捨五入による近似概数の意味で解釈されるべきである。
【００６１】
以上の説明は、本発明のいくつかの方法と材料を開示するものである。この発明は、作成方法と装置における代替が可能であるのと同様に、方法と材料の変形が可能である。このような変形は、この開示またはここに開示の発明の実行を考慮することにより、当業者に明らかとなるであろう。従って、この発明はここに開示の特別な実施形態に限定するものではなく、添付の請求項に記載のような、発明の正しい範囲と精神の範囲内の全ての変形および代替を包括するものである。
【図面の簡単な説明】
【００６２】
【図１Ａ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｂ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｃ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｄ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｅ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｆ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｇ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図１Ｈ】本発明の好ましい実施の形態の方法を用いてエアギャップを形成する処理工程を示す図である。
【図２Ａ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｂ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｃ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｄ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｅ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｆ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｇ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｈ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｉ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｊ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図２Ｋ】ＢｉＣＭＯＳ適用の深掘りエアギャップトレンチの集積化のための処理工程を示す図である。
【図３】部分的に充填された穴の開口を狭めるスペーサの形成を示す走査型電子顕微鏡写真（ＳＥＭ）図である。
【図４】スペーサの形成と等方性エッチングにより犠牲材料（ポリシリコン）の除去後に深いエアギャップトレンチの形成を示すＳＥＭ図である。
【図５】等方性エッチングにより犠牲材料（ポリシリコン）の除去と等写層６の形成（即ち、化学気相成長法によるＴＥＯＳ酸化物の形成）してエアギャップを密閉後に、深いエアギャップトレンチ１６の形成を示すＳＥＭ図である。
【図６】（化学気相成長法により）形成された等写ＴＥＯＳ層６を示すＳＥＭ図である。
【図７】ＢｉＣＭＯＳデバイス内にＴＥＯＳ酸化物２０とポリシリコン１９との複合体で充填された基板１８内の従来技術の深掘り分離トレンチを示すＳＥＭ図であり、バイポーラトランジスタ２１も示されている。
【図８】ＢｉＣＭＯＳデバイス内に集積された好ましい実施形態の深掘り分離トレンチを示すＳＥＭ図である。
【符号の説明】
【００６３】
１  基板、    ２  保護層、    ３  分離層、    ４  犠牲材料、    ５  スペーサ、    ６  密閉層、    ７  深溝、    １１，１３  酸化物層、    １２  窒化物層、    ２２  酸化物ライナー
【図１Ａ】
2006173551.tif 000003
【図１Ｂ】
2006173551.tif 000004
【図１Ｃ】
2006173551.tif 000005
【図１Ｄ】
2006173551.tif 000006
【図１Ｅ】
2006173551.tif 000007
【図１Ｆ】
2006173551.tif 000008
【図１Ｇ】
2006173551.tif 000009
【図１Ｈ】
2006173551.tif 000010
【図２Ａ】
2006173551.tif 000011
【図２Ｂ】
2006173551.tif 000012
【図２Ｃ】
2006173551.tif 000013
【図２Ｄ】
2006173551.tif 000014
【図２Ｅ】
2006173551.tif 000015
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2006173551.tif 000018
【図２Ｉ】
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【図２Ｊ】
2006173551.tif 000020
【図２Ｋ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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