(57)【要約】【課題】駆動走査信号ＤＳ２とオートゼロ信号ＡＺとのオーバーラップ期間が長いと、当該オーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因して黒浮きが生ずる。【解決手段】駆動走査信号ＤＳ２を生成する基準となるクロックパルスＣＫに対してオートゼロ信号ＡＺを生成する基準となるクロックパルスＡＺＣＫに位相差を持たせることにより、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間を従来よりも短くし、当該オーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因する黒浮きを抑制する。【選択図】図３
2006078921.tif 000002
【特許請求の範囲】
【請求項１】
画素情報に応じて電気光学素子を駆動する駆動トランジスタと、前記電気光学素子の発光／非発光を制御する第１トランジスタと、前記駆動トランジスタのゲート−ドレイン間を選択的に短絡する第２トランジスタとを少なくとも含む画素回路がマトリクス状に配置された画素アレイ部と、
第１クロックパルスに基づいて前記第１トランジスタを駆動する駆動走査信号を生成する駆動走査回路と、
前記第１クロックパルスと同じ周期でかつ当該第１クロックパルスに対して所定の位相差を持つ第２クロックパルスに基づいて前記第２トランジスタを駆動するオートゼロ信号を生成するオートゼロ回路と
を備えたことを特徴とする表示装置。
【請求項２】
前記第１クロックパルスに対する前記第２クロックパルスの位相差を設定する位相差設定回路を有し、前記位相差設定回路による前記位相差の設定によって前記駆動走査信号と前記オートゼロ信号の各アクティブ状態でのオーバーラップ期間を、前記第１クロックパルスのパルス幅よりも短くする
ことを特徴とする請求項１記載の表示装置。
【請求項３】
画素情報に応じて電気光学素子を駆動する駆動トランジスタと、前記電気光学素子の発光／非発光を制御する第１トランジスタと、前記駆動トランジスタのゲート−ドレイン間を選択的に短絡する第２トランジスタとを少なくとも含む画素回路がマトリクス状に配置されてなる表示装置の駆動方法であって、
前記第１トランジスタを駆動する駆動走査信号を生成する基準となる第１クロックパルスに対して、前記第２トランジスタを駆動するオートゼロ信号を生成する基準となる前記第１クロックパルスと同じ周期の第２クロックパルスの位相を異ならせる
ことを特徴とする表示装置の駆動方法。
【請求項４】
前記第１クロックパルスに対する前記第２クロックパルスの位相差の設定により、前記駆動走査信号と前記オートゼロ信号の各アクティブ状態でのオーバーラップ期間を、前記第１クロックパルスのパルス幅よりも短くする
ことを特徴とする請求項３表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、特に流れる電流によって輝度が変化する電気光学素子を表示素子として有する画素回路（画素）がマトリクス状に配置されてなり、画素回路毎に能動素子を有して当該能動素子によって画素単位で表示駆動が行われるアクティブマトリクス型表示装置および当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置においては、液晶セルを含む画素を多数マトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた有機ＥＬ表示装置でも同様である。
【０００３】
ただし、有機ＥＬ表示装置の場合は、画素の表示素子として、自発光素子である有機ＥＬ素子を用いたいわゆる自発光型の表示装置であるため、光源（バックライト）からの光強度を制御する液晶表示装置に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を持っている。また、有機ＥＬ素子の発光輝度がそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶表示装置とは大きく異なっている。
【０００４】
有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００５】
図１１は、アクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。このアクティブマトリクス型有機ＥＬ表示装置は、有機ＥＬ素子を含むＲ（赤），Ｇ（緑），Ｂ（青）の各画素回路（画素）５１Ｒ，５１Ｇ，５１Ｂが順にマトリクス状に配列されてなる画素アレイ部５２を有している。これら画素回路５１Ｒ，５１Ｇ，５１Ｂとして、従来、有機ＥＬ素子を駆動する駆動トランジスタの閾値電圧Ｖｔｈのバラツキを補正するためのＶｔｈ補正機能を有する画素回路が知られている（例えば、特許文献１参照）。
【０００６】
【特許文献１】特表２００２−５１４３２０号公報
【０００７】
画素アレイ部５２において、画素回路５１Ｒ，５１Ｇ，５１Ｂの各々に対して、各行毎に書き込み走査線５３、第１駆動走査線５４、各色に対応した第２駆動走査線５５Ｒ，５５Ｇ，５５Ｂおよびオートゼロ線５６が配線され、また各列毎にデータ線５７が配線されている。この画素アレイ部５２の周囲には、書き込み走査線５３を駆動する書き込み走査回路５８と、第１駆動走査線５４を駆動する第１駆動走査回路５９と、第２駆動走査線５５Ｒ，５５Ｇ，５５Ｂを駆動する第２駆動走査回路６０と、オートゼロ線５６を駆動するオートゼロ回路６１と、輝度情報に応じたデータ信号をデータ線５７に供給するデータ線駆動回路６２とが配置されている。
【０００８】
書き込み走査回路５８、第１駆動走査回路５９、第２駆動走査回路６０およびオートゼロ回路６１は共にシフトレジスタ等によって構成されるとともに、パルス幅が１Ｈ（Ｈは水平走査期間）の共通のクロックパルスＣＫおよび逆相のクロックパルスＣＫＸに同期して動作するようになっている。
【０００９】
書き込み走査回路５８は、書き込み走査スタートパルスＷＳＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して書き込み走査信号ＷＳを順に出力する。第１駆動走査回路５９は、駆動走査スタートパルスＤＳ１ＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して第１駆動走査信号ＤＳ１を順に出力する。第２駆動走査回路６０は、駆動走査スタートパルスＤＳ２ＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して第２駆動走査信号ＤＳ２を順に出力する。オートゼロ回路６１は、オートゼロスタートパルスＡＺＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期してオートゼロ信号ＡＺを順に出力する。
【００１０】
図１２は、画素回路５１Ｒ，５１Ｇ，５１Ｂとして用いられるＶｔｈ補正機能を有する画素回路５１の一例を示す回路図であり、図中、図１１と同等部分には同一符号を付して示している。ここでは、画素回路５１Ｒを例に挙げて説明するものとする。ただし、画素回路５１Ｇ，５１Ｂも、画素回路５１Ｒと全く同じ回路構成となっている。
【００１１】
図１２から明らかなように、画素回路５１（５１Ｒ／５１Ｇ／５１Ｂ）は、有機ＥＬ素子７０と当該有機ＥＬ素子７０を駆動する駆動トランジスタ７１の他に、例えば５個のスイッチングトランジスタ７２〜７６および２つのキャパシタ７７，７８を有する構成となっている。ここでは、駆動トランジスタ７１およびスイッチングトランジスタ７２〜７６として、Ｎチャネルの電界効果トランジスタ、例えばＴＦＴ（薄膜トランジスタ）を用いる場合を例に挙げて説明する。以下、駆動トランジスタ７１およびスイッチングトランジスタ７２〜７６を、ＴＦＴ７１およびＴＦＴ７２〜７６と記す。
【００１２】
有機ＥＬ素子７０は、例えばカソード（陰極）が負電源電位、例えば接地電位ＧＮＤに接続されている。ＴＦＴ７１は、有機ＥＬ素子７０に対して直列に、即ちソースが有機ＥＬ素子７０のアノード（陽極）に接続されている。ＴＦＴ７２は、ソースがデータ線５７に、ゲートが書き込み走査線５３にそれぞれ接続されている。ＴＦＴ７３は、ドレインが有機ＥＬ素子７０のアノードに、ソースが負電源電位、例えば接地電位ＧＮＤに、ゲートが第１駆動走査線５４にそれぞれ接続されている。
【００１３】
ＴＦＴ７４は、ドレインが正電源電位Ｖｃｃに、ソースがＴＦＴ７１のドレインに、ゲートが第２駆動走査線５５（５５Ｒ／５５Ｇ／５５Ｂ）にそれぞれ接続されている。ＴＦＴ７５は、ＴＦＴ７１のゲートと当該ＴＦＴ７１のドレインとの間に接続されるとともに、ゲートがオートゼロ線５６に接続されている。ＴＦＴ７６は、ＴＦＴ７２のドレインと固定電位、例えば接地電位ＧＮＤとの間に接続されるとともに、ゲートがオートゼロ線５６に接続されている。キャパシタ７７は、ＴＦＴ７１のゲートとＴＦＴ７２のドレインとの間に接続されている。キャパシタ７８は、ＴＦＴ７１のゲートと当該ＴＦＴ７１のソース（有機ＥＬ素子７０のアノード）との間に接続されている。
【００１４】
ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図１２およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性が要求されるものではない。
【００１５】
続いて、上記構成の画素回路５１を画素回路５１Ｒ／５１Ｇ／５１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図１３のタイミングチャートを用いて説明する。
【００１６】
図１３には、ある行の画素回路５１を駆動する際に、書き込み走査回路５８から書き込み走査線５３を介して画素回路５１に与えられる書き込み走査信号ＷＳ、第１駆動走査回路５９から第１駆動走査線５４を介して画素回路５１に与えられる第１駆動走査信号ＤＳ１、第２駆動走査回路６０から第２駆動走査線５５（５５Ｒ／５５Ｇ／５５Ｂ）を介して画素回路５１に与えられる第２駆動走査信号ＤＳ２およびオートゼロ回路６１からオートゼロ線５６を介して画素回路５１に与えられるオートゼロ信号ＡＺのタイミング関係を示している。
【００１７】
先ず、通常の発光状態では、書き込み走査回路５８から出力される書き込み走査信号ＷＳ、第１駆動走査回路５９から出力される第１駆動走査信号ＤＳ１およびオートゼロ回路６１から出力されるオートゼロ信号ＡＺが略ＧＮＤレベル（以下、「“Ｌ”レベル」と記す）にあり、第２駆動走査回路６０から出力される第２駆動走査信号ＤＳ２が略Ｖｃｃレベル（以下、「“Ｈ”レベル」と記す）にあるため、ＴＦＴ７２，７３，７５，７６がオフした状態にあり、ＴＦＴ７４がオンした状態にある。
【００１８】
このとき、駆動トランジスタであるＴＦＴ７１は、飽和領域で動作するように設計されているため定電流源として動作する。その結果、有機ＥＬ素子７０にはＴＦＴ７４およびＴＦＴ７１を通して、次式（１）で与えられる一定電流Ｉｄｓが供給される。
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）2   …（１）
ここで、ＶｔｈはＴＦＴ７１のしきい値、μはキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。
【００１９】
次に、ＴＦＴ７４がオンした状態でオートゼロ回路６１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルになることで、ＴＦＴ７５，７６がオン状態になる。これにより、ＴＦＴ７１のゲートとドレインとがＴＦＴ７５を介して短絡され、ＴＦＴ７１に貫通電流が流れるため、当該ＴＦＴ７１のゲート・ソース間電位Ｖｇｓが閾値電圧Ｖｔｈよりも一旦大きくなる。
【００２０】
一定期間後、第１駆動走査回路５９から出力される駆動走査信号ＤＳ１が“Ｈ”レベルになることで、ＴＦＴ７３がオン状態となる。これにより、有機ＥＬ素子７０のアノード電位が接地電位ＧＮＤになるため、有機ＥＬ素子７０は非発光状態となり、非発光期間に入る。このとき、ゲート・ソース間電圧Ｖｇｄに応じた一定電流Ｉｄｓは、ＴＦＴ７３の経路を通って接地電位ＧＮＤに流れる。
【００２１】
駆動走査信号ＤＳ１が“Ｈ”レベルになると同時に、第２駆動走査回路６０から出力される駆動走査信号ＤＳ２が“Ｌ”レベルになることでＴＦＴ７４がオフ状態となり、ＴＦＴ７１の閾値電圧Ｖｔｈをキャンセル（補正）する閾値キャンセル期間に入る。このとき、ＴＦＴ７１は、ゲートとドレインがＴＦＴ７５を介して短絡された状態にあるため飽和領域で動作する。また、ＴＦＴ７１のゲートには、キャパシタ７７，７８が並列に接続されているため、ＴＦＴ７１のゲート・ドレイン間の電圧Ｖｇｄは、時間の経過とともに緩やかに減少してゆく。
【００２２】
そして、一定期間が経過した後、ＴＦＴ７１のゲート・ソース間電圧Ｖｇｓは当該ＴＦＴ７１の閾値電圧Ｖｔｈとなる。このとき、キャパシタ７７には−Ｖｔｈの電圧が、キャパシタ７８にはＶｔｈの電圧がそれぞれ充電される。その後、ＴＦＴ７２，７４がオフし、ＴＦＴ７３がオンした状態でオートゼロ回路６１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＴＦＴ７５，７６がオフ状態となり、閾値キャンセル期間の終了となる。このとき、キャパシタ７７には−Ｖｔｈの電圧が、キャパシタ７８にはＶｔｈの電圧がそれぞれ保持される。
【００２３】
次に、ＴＦＴ７２，７５，７６がオフし、ＴＦＴ７３，７４がオンした状態で書き込み走査回路５８から出力される書き込み走査信号ＷＳが“Ｌ”レベルから“Ｈ”レベルに遷移することによって書き込み期間に入る。この書き込み期間では、ＴＦＴ７２がオン状態となり、データ線５７を通して与えられる入力信号電圧Ｖｉｎの書き込みが行われる。この入力信号電圧Ｖｉｎの書き込みにより、キャパシタ７７の入力端の電圧がΔＶだけ変化する。この電圧変化量ΔＶは、キャパシタ７７によるカップリングによってＴＦＴ７１のゲートに伝達される。
【００２４】
このとき、ＴＦＴ７１のゲート電圧Ｖｇは閾値電圧Ｖｔｈという値であり、カップリング量ΔＶはキャパシタ７７の容量値Ｃ１、キャパシタ７８の容量値Ｃ２およびＴＦＴ７１の寄生容量値Ｃ３によって下記の式（２）のように決定される。
ΔＶ＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・Ｖｉｎ    ……（２）
したがって、キャパシタ７７，７８の容量値Ｃ１，Ｃ２をＴＦＴ７１の寄生容量値Ｃ３に比べて十分大きく設定すれば、ＴＦＴ７１のゲートへのカップリング量ΔＶは、ＴＦＴ７１の閾値電圧Ｖｔｈの影響を受けずに、キャパシタ７７，７８の容量値Ｃ１，Ｃ２のみによって決定される。
【００２５】
書き込み走査回路５８から出力される書き込み走査信号ＷＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＴＦＴ７２がオフすることで、入力信号電圧Ｖｉｎの書き込み期間が終了する。この書き込み期間の終了後、ＴＦＴ７２，７５，７６がオフした状態で第１駆動走査回路５９から出力される駆動走査信号ＤＳ１が“Ｌ”レベルになることで、ＴＦＴ７３がオフ状態となり、その後、第２駆動走査回路６０から出力される駆動走査信号ＤＳ２が“Ｈ”レベルになることでＴＦＴ７４がオン状態となる。
【００２６】
ＴＦＴ７４がオンすることで、ＴＦＴ７１のドレイン電位が電源電位Ｖｃｃまで上昇する。ＴＦＴ７１のゲート・ソース間電圧Ｖｇｓが一定であるため、ＴＦＴ７１は一定電流Ｉｄｓを有機ＥＬ素子７０に供給する。このとき、有機ＥＬ素子７０のアノード電位が、当該有機ＥＬ素子７０に一定電流Ｉｄｓが流れる電圧Ｖｘまで上昇し、その結果、有機ＥＬ素子７０は発光する。
【００２７】
上述した一連の動作を行う画素回路５１において、有機ＥＬ素子７０の発光時間が長くなると、当該有機ＥＬ素子７０のＩ−Ｖ特性が変化する。そのため、有機ＥＬ素子７０のアノード電位も変化する。しかしながら、ＴＦＴ７１のゲート・ソース間電位Ｖｇｓが一定値に保たれているため、有機ＥＬ素子７０に流れる電流は変化しない。したがって、有機ＥＬ素子７０のＩ−Ｖ特性が劣化しても、有機ＥＬ素子７０には常に一定電流Ｉｄｓが流れ続けるため、有機ＥＬ素子７０の発光輝度が変化することはない。
【００２８】
また、閾値キャンセル期間におけるＴＦＴ７５の作用により、ＴＦＴ７１の閾値電圧Ｖｔｈをキャンセル（補正）することができる。したがって、ＴＦＴ７１の閾値電圧Ｖｔｈのバラツキの影響を受けることなく、有機ＥＬ素子７０に常に一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。
【００２９】
ところで、上述したＶｔｈ補正機能を有する画素回路５１においては、黒表示時でのＶｔｈ補正を確実に行うために、図１３のタイミングチャートから明らかなように、駆動走査信号ＤＳ２のアクティブ状態（本例では、“Ｈ”レベルの状態）とオートゼロ信号ＡＺのアクティブ状態（本例では、“Ｈ”レベルの状態）とを一定期間だけオーバーラップさせている。このオーバーラップ期間を設けることで、先述したように、ＴＦＴ７１のゲートとドレインとがＴＦＴ７５を介して短絡され、ＴＦＴ７１に貫通電流が流れるため、ＴＦＴ７１のゲート・ソース間電位Ｖｇｓが閾値電圧Ｖｔｈよりも一旦大きくなる。
【００３０】
このように、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態をオーバーラップさせ、ＴＦＴ７１のゲート・ソース間電位Ｖｇｓを閾値電圧Ｖｔｈよりも一旦大きくした後、駆動走査信号ＤＳ２を“Ｈ”レベルから“Ｌ”レベルに遷移させ、同時に駆動走査信号ＤＳ１を“Ｌ”レベルから“Ｈ”レベルに遷移させることにより、ＴＦＴ７１の閾値電圧Ｖｔｈをキャンセル（補正）する動作が確実に行われることになる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、このオーバーラップ期間では、ＴＦＴ７１のソース電位は有機ＥＬ素子７０がオンする動作点になり、有機ＥＬ素子７０が発光してしまう。オーバーラップ期間は例えば数１０μsec程度であり、６０Ｈｚのフィールド期間（１６．７ｍsec）に比べれば僅かな期間であり、当該オーバーラップ期間での発光も微少なものである。したがって、白表示ではこの微少発光は問題にならない。
【００３２】
一方、黒表示時においては、このオーバーラップ期間での微少発光が黒浮きの原因となってしまう。ここに、黒浮きとは、黒を完全な黒として表示できない現象を言う。図１４に、黒表示時の動作電圧を示す。黒表示時には、駆動走査信号ＤＳ２が“Ｈ”レベルにある発光期間においても、ＴＦＴ７１のゲート・ソース間電位Ｖｇｓは閾値電圧Ｖｔｈに保たれており、ＴＦＴ７１に電流が流れずブートストラップしない。そのため、ＴＦＴ７１のソース電位も接地電位ＧＮＤに保たれ、発光期間には有機ＥＬ素子７０は発光しない。
【００３３】
しかしながら、上記オーバーラップ期間では、図１４に示すように、ＴＦＴ７１に貫通電流が流れるために、ＴＦＴ７１のソース電位は上昇する。これにより、有機ＥＬ素子７０は発光してしまう。有機ＥＬ素子７０の輝度は1フィールド内の発光量の平均値によって決まる。そのため、このオーバーラップ期間での発光によって、黒であるべき輝度が上がってしまい、黒浮きとなってしまう。その結果、コントラストが低下する。
【００３４】
ところで、図１１に示すアクティブマトリクス型有機ＥＬ表示装置において、駆動走査信号ＤＳ２を生成する第２駆動走査回路６０と、オートゼロ信号ＡＺを生成するオートゼロ回路６１とは、先述したように、共通のクロックパルスＣＫ（逆相のクロックパルスＣＫＸ）に同期してシフト動作を行うシフトレジスタ等によって構成されている。
【００３５】
このように、共通のクロックパルスＣＫ，ＣＫＸに基づいて駆動走査信号ＤＳ２とオートゼロ信号ＡＺとを生成することで、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間は、図１５のタイミングチャートから明らかなように、クロックパルスＣＫ，ＣＫＸのパルス幅（１Ｈ）の整数倍、最短でも１Ｈとなる。表示装置の駆動周波数にもよるが、１Ｈ期間は２０［μsec］以上、例えば３０［μsec］程度である。
【００３６】
一方、画素回路を構成するトランジスタの移動度等の特性によって異なるが、オーバーラップ期間と黒浮き輝度との関係は、一般的に、図１６の特性図に示すように表される。具体的には、オーバーラップ期間が５［μsec］で黒浮き輝度が０．０８［Ｎｉｔ］、１０［μsec］で０．１６［Ｎｉｔ］、２０［μsec］で０．３２［Ｎｉｔ］、３０［μsec］で０．４８［Ｎｉｔ］となる。
【００３７】
ここで、全白２００［Ｎｉｔ］で、１０００：１のコントラスト［＝（白輝度）÷（黒輝度）］を実現するためには、最低でも黒浮き輝度としては０．２０［Ｎｉｔ］以下が必要となる。しかしながら、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間は、上述したように最短でも１Ｈであり、したがって黒浮き輝度が０．４８［Ｎｉｔ］となり、全白２００［Ｎｉｔ］で、コントラスト１０００：１を実現できないことになる。
【００３８】
なお、ここでは、Ｖｔｈ補正機能を有する画素回路として、図１２に示す回路構成の画素回路５１を例に挙げて説明したが、他の回路構成のＶｔｈ補正機能を有する画素回路においても、上記オーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因してクロック表示時に黒浮きが発生することが問題となっている。
【００３９】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、駆動走査信号ＤＳとオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因する黒浮きを防止し、高コントラスト化を可能とした表示装置および表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００４０】
上記目的を達成するために、本発明では、画素情報に応じて電気光学素子を駆動する駆動トランジスタと、前記電気光学素子の発光／非発光を制御する第１トランジスタと、前記駆動トランジスタのゲート−ドレイン間を選択的に短絡する第２トランジスタとを少なくとも含む画素回路がマトリクス状に配置されてなる表示装置において、前記第１トランジスタを駆動する駆動走査信号を生成する基準となる第１クロックパルスに対して、前記第２トランジスタを駆動するオートゼロ信号を生成する基準となる前記第１クロックパルスと同じ周期の第２クロックパルスの位相を異ならせる構成を採っている。
【００４１】
第１クロックパルスに対して第２クロックパルスが位相差を有することで、駆動走査信号とオートゼロ信号の各アクティブ状態でのオーバーラップ期間が、第１クロックパルスのパルス幅よりも短くなる。すなわち、当該オーバーラップ期間を、１Ｈの整数倍にしか設定できなかった従来よりも短く設定できる。これにより、駆動走査信号とオートゼロ信号の各アクティブ状態でのオーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因する黒浮きを抑制できる。
【発明の効果】
【００４２】
本発明によれば、駆動走査信号とオートゼロ信号の各アクティブ状態でのオーバーラップ期間において駆動トランジスタに流れる貫通電流による異常発光に起因する黒浮きを抑制できることで、白輝度を保ったまま、黒輝度を下げることができるため、高コントラスト化を図ることができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成を示すブロック図である。ここでは、本実施形態に係るアクティブマトリクス型表示装置として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ素子を表示素子として含むＲ，Ｇ，Ｂの各画素回路（画素）１１Ｒ，１１Ｇ，１１Ｂが順にマトリクス状に２次元配置されてなる画素アレイ部１２を有する有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００４５】
画素アレイ部１２において、画素回路１１Ｒ，１１Ｇ，１１Ｂの各々に対して、各行毎に書き込み走査線１３、第１駆動走査線１４、各色に対応した第２駆動走査線１５Ｒ，１５Ｇ，１５Ｂおよびオートゼロ線１６が配線され、また各列毎にデータ線１７が配線されている。この画素アレイ部１２の周囲には、書き込み走査線１３を駆動する書き込み走査回路１８と、第１駆動走査線１４を駆動する第１駆動走査回路１９と、第２駆動走査線１５Ｒ，１５Ｇ，１５Ｂを駆動する第２駆動走査回路２０と、オートゼロ線１６を駆動するオートゼロ回路２１と、輝度情報に応じたデータ信号をデータ線１７に供給するデータ線駆動回路２２とが配置されている。
【００４６】
書き込み走査回路１８、第１駆動走査回路１９、第２駆動走査回路２０およびオートゼロ回路２１は共にシフトレジスタ等によって構成されている。書き込み走査回路１８、第１駆動走査回路１９および第２駆動走査回路２０は、パルス幅が１Ｈの共通のクロックパルスＣＫおよび逆相のクロックパルスＣＫＸに同期して動作するようになっている。オートゼロ回路２１は、クロックパルスＣＫ，ＣＫＸと同じ周期で、かつ当該クロックパルスＣＫ，ＣＫＸに対して所定の位相差を持つクロックパルスＡＺＣＫ，ＡＺＣＫＸに同期して動作するようになっている。クロックパルスＣＫ，ＣＫＸとクロックパルスＡＺＣＫ，ＡＺＣＫＸとの位相差については後述する。
【００４７】
書き込み走査回路１８は、書き込み走査スタートパルスＷＳＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して書き込み走査信号ＷＳを順に出力する。第１駆動走査回路１９は、駆動走査スタートパルスＤＳ１ＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して第１駆動走査信号ＤＳ１を順に出力する。第２駆動走査回路２０は、駆動走査スタートパルスＤＳ２ＳＴに応答して走査動作を開始し、クロックパルスＣＫ，ＣＫＸに同期して第２駆動走査信号ＤＳ２を順に出力する。オートゼロ回路２１は、オートゼロスタートパルスＡＺＳＴに応答して走査動作を開始し、クロックパルスＡＺＣＫ，ＡＺＣＫＸに同期してオートゼロ信号ＡＺを順に出力する。
【００４８】
かかる構成のアクティブマトリクス型有機ＥＬ表示装置において、書き込み走査回路１８、駆動走査回路１９，２０およびオートゼロ回路２１については、画素アレイ部１２が形成される表示パネル（基板）上に、当該画素アレイ部１２と共に配置するようにしても良いし、また表示パネルの外部に配置するようにしても良い。
【００４９】
（画素回路１）
図２は、画素回路１１Ｒ，１１Ｇ，１１Ｂとして用いられるＶｔｈ補正機能を有する画素回路１（以下、「画素回路１１Ａ」と記す）の構成を示す回路図である。この画素回路１１Ａは、従来技術で説明した画素回路５１そのものである。
【００５０】
図２から明らかなように、本例に係る画素回路１１Ａは、有機ＥＬ素子３０と当該有機ＥＬ素子３０を駆動する駆動トランジスタ３１の他に、例えば５個のスイッチングトランジスタ３２〜３６および２つのキャパシタ３７，３８を有する構成となっている。ここでは、駆動トランジスタ３１およびスイッチングトランジスタ３２〜３６として、Ｎチャネルの電界効果トランジスタ、例えばＴＦＴを用いる場合を例に挙げて説明する。以下、駆動トランジスタ３１およびスイッチングトランジスタ３２〜３６を、ＴＦＴ３１およびＴＦＴ３２〜３６と記す。
【００５１】
有機ＥＬ素子３０は、例えばカソードが負電源電位、例えば接地電位ＧＮＤに接続されている。ＴＦＴ３１は、有機ＥＬ素子３０に対して直列に、即ちソースが有機ＥＬ素子７０のアノードに接続されている。ＴＦＴ３２は、データ書き込みトランジスタであり、ソースがデータ線１７に、ゲートが書き込み走査線１３にそれぞれ接続されている。ＴＦＴ３３は、ドレインが有機ＥＬ素子３０のアノードに、ソースが負電源電位、例えば接地電位ＧＮＤに、ゲートが第１駆動走査線１４にそれぞれ接続されている。
【００５２】
ＴＦＴ３４は、有機ＥＬ素子３０の発光／非発光（デューティ）を制御するトランジスタであり、ドレインが正電源電位Ｖｃｃに、ソースがＴＦＴ３１のドレインに、ゲートが第２駆動走査線１５（１５Ｒ／１５Ｇ／１５Ｂ）にそれぞれ接続されている。ＴＦＴ３５は、ＴＦＴ３１のゲートと当該ＴＦＴ３１のドレインとの間に接続されるとともに、ゲートがオートゼロ線１６に接続されている。ＴＦＴ３６は、ＴＦＴ３２のドレインと固定電位、例えば接地電位ＧＮＤとの間に接続されるとともに、ゲートがオートゼロ線１６に接続されている。キャパシタ３７は、ＴＦＴ３１のゲートとＴＦＴ３２のドレインとの間に接続されている。キャパシタ３８は、ＴＦＴ３１のゲートと当該ＴＦＴ３１のソース（有機ＥＬ素子３０のアノード）との間に接続されている。
【００５３】
次に、上記構成の画素回路１１Ａを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作について、図３のタイミングチャートを用いて説明する。
【００５４】
図３には、ある行の画素回路１１を駆動する際に、書き込み走査回路１８から書き込み走査線１３を介して画素回路１１に与えられる書き込み走査信号ＷＳ、第１駆動走査回路１９から第１駆動走査線１４を介して画素回路１１に与えられる駆動走査信号ＤＳ１、第２駆動走査回路２０から第２駆動走査線１５（１５Ｒ／１５Ｇ／１５Ｂ）を介して画素回路１１に与えられる駆動走査信号ＤＳ２およびオートゼロ回路２１からオートゼロ線１６を介して画素回路１１に与えられるオートゼロ信号ＡＺのタイミング関係、並びにＴＦＴ３１のゲート電位およびソース電位の各波形を示している。
【００５５】
ここで、駆動走査信号ＤＳ２は、有機ＥＬ素子３０の発光／非発光、即ちデューティを制御するのに用いられるパルス信号であり、オートゼロ信号ＡＺは、ＴＦＴ３１の閾値電圧Ｖｔｈを補正するのに用いられるパルス信号である。
【００５６】
先ず、通常の発光状態では、書き込み走査回路１８から出力される書き込み走査信号ＷＳ、第１駆動走査回路１９から出力される駆動走査信号ＤＳ１およびオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｌ”レベルにあり、第２駆動走査回路２０から出力される駆動走査信号ＤＳ２が“Ｈ”レベルにあるため、ＴＦＴ３２，３３，３５，３６がオフした状態にあり、ＴＦＴ３４がオンした状態にある。このとき、駆動トランジスタであるＴＦＴ３１は、飽和領域で動作するように設計されているため定電流源として動作する。その結果、有機ＥＬ素子３０にはＴＦＴ３４およびＴＦＴ３１を通して、先述した式（１）で与えられる一定電流Ｉｄｓが供給される。
【００５７】
次に、ＴＦＴ３４がオンした状態でオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルになることで、ＴＦＴ３５，３６がオン状態になる。これにより、ＴＦＴ３１のゲートとドレインとがＴＦＴ３５を介して短絡され、ＴＦＴ３１に貫通電流が流れるため、当該ＴＦＴ３１のゲート・ソース間電位Ｖｇｓが閾値電圧Ｖｔｈよりも一旦大きくなる。
【００５８】
一定期間後、第１駆動走査回路１９から出力される駆動走査信号ＤＳ１が“Ｈ”レベルになることで、ＴＦＴ３３がオン状態となる。これにより、有機ＥＬ素子３０のアノード電位が接地電位ＧＮＤになるため、有機ＥＬ素子３０は非発光状態となり、非発光期間に入る。このとき、ゲート・ソース間電圧Ｖｇｄに応じた一定電流Ｉｄｓは、ＴＦＴ３３の経路を通って接地電位ＧＮＤに流れる。
【００５９】
駆動走査信号ＤＳ１が“Ｈ”レベルになると同時に、第２駆動走査回路２０から出力される駆動走査信号ＤＳ２が“Ｌ”レベルになることでＴＦＴ３４がオフ状態となり、ＴＦＴ３１の閾値電圧Ｖｔｈをキャンセル（補正）する閾値キャンセル期間に入る。このとき、ＴＦＴ７１は、ゲートとドレインがＴＦＴ３５を介して短絡された状態にあるため飽和領域で動作する。また、ＴＦＴ３１のゲートには、キャパシタ３７，３８が並列に接続されているため、ＴＦＴ３１のゲート・ドレイン間の電圧Ｖｇｄは、時間の経過とともに緩やかに減少してゆく。
【００６０】
そして、一定期間が経過した後、ＴＦＴ３１のゲート・ソース間電圧Ｖｇｓは当該ＴＦＴ３１の閾値電圧Ｖｔｈとなる。このとき、キャパシタ３７には−Ｖｔｈの電圧が、キャパシタ３８にはＶｔｈの電圧がそれぞれ充電される。その後、ＴＦＴ３２，３４がオフし、ＴＦＴ３３がオンした状態でオートゼロ回路２１から出力されるオートゼロ信号ＡＺが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＴＦＴ３５，３６がオフ状態となり、閾値キャンセル期間の終了となる。このとき、キャパシタ３７には−Ｖｔｈの電圧が、キャパシタ３８にはＶｔｈの電圧がそれぞれ保持される。
【００６１】
次に、ＴＦＴ３２，３５，３６がオフし、ＴＦＴ３３，３４がオンした状態で書き込み走査回路１８から出力される書き込み走査信号ＷＳが“Ｌ”レベルから“Ｈ”レベルに遷移することによって書き込み期間に入る。この書き込み期間では、ＴＦＴ３２がオン状態となり、データ線１７を通して与えられる入力信号電圧Ｖｉｎの書き込みが行われる。この入力信号電圧Ｖｉｎの書き込みにより、キャパシタ３７の入力端の電圧がΔＶだけ変化する。この電圧変化量ΔＶは、キャパシタ３７によるカップリングによってＴＦＴ３１のゲートに伝達される。
【００６２】
このとき、ＴＦＴ３１のゲート電圧Ｖｇは閾値電圧Ｖｔｈという値であり、カップリング量ΔＶはキャパシタ３７の容量値Ｃ１、キャパシタ３８の容量値Ｃ２およびＴＦＴ３１の寄生容量値Ｃ３によって先述した式（２）のように決定される。したがって、キャパシタ３７，３８の容量値Ｃ１，Ｃ２をＴＦＴ３１の寄生容量値Ｃ３に比べて十分大きく設定すれば、ＴＦＴ３１のゲートへのカップリング量ΔＶは、ＴＦＴ３１の閾値電圧Ｖｔｈの影響を受けずに、キャパシタ３７，３８の容量値Ｃ１，Ｃ２のみによって決定される。
【００６３】
書き込み走査回路１８から出力される書き込み走査信号ＷＳが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＴＦＴ３２がオフすることで、入力信号電圧Ｖｉｎの書き込み期間が終了する。この書き込み期間の終了後、ＴＦＴ３２，３５，３６がオフした状態で第１駆動走査回路１９から出力される駆動走査信号ＤＳ１が“Ｌ”レベルになることで、ＴＦＴ３３がオフ状態となり、その後、第２駆動走査回路２０から出力される駆動走査信号ＤＳ２が“Ｈ”レベルになることでＴＦＴ３４がオン状態となる。
【００６４】
ＴＦＴ３４がオンすることで、ＴＦＴ３１のドレイン電位が電源電位Ｖｃｃまで上昇する。ＴＦＴ３１のゲート・ソース間電圧Ｖｇｓが一定であるため、ＴＦＴ３１は一定電流Ｉｄｓを有機ＥＬ素子３０に供給する。このとき、有機ＥＬ素子３０のアノード電位が、当該有機ＥＬ素子３０に一定電流Ｉｄｓが流れる電圧Ｖｘまで上昇し、その結果、有機ＥＬ素子３０は発光する。
【００６５】
上述した一連の動作を行う画素回路１１Ａを画素回路１１Ｒ／１１Ｇ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置においては、有機ＥＬ素子３０の発光時間が長くなると、当該有機ＥＬ素子３０のＩ−Ｖ特性が変化する。そのため、有機ＥＬ素子３０のアノード電位も変化する。しかしながら、ＴＦＴ３１のゲート・ソース間電位Ｖｇｓが一定値に保たれているため、有機ＥＬ素子３０に流れる電流は変化しない。したがって、有機ＥＬ素子３０のＩ−Ｖ特性が劣化しても、有機ＥＬ素子３０には常に一定電流Ｉｄｓが流れ続けるため、有機ＥＬ素子３０の発光輝度が変化することはない。
【００６６】
また、閾値キャンセル期間において、ＴＦＴ３５によってＴＦＴ３１のドレインとゲートとが短絡されることにより、当該ＴＦＴ３１の閾値電圧Ｖｔｈをキャンセル（補正）することができる。したがって、ＴＦＴ３１の閾値電圧Ｖｔｈのバラツキの影響を受けることなく、有機ＥＬ素子３０に常に一定電流Ｉｄｓを流すことができるため、高画質の画像を得ることができる。
【００６７】
続いて、クロックパルスＣＫ，ＣＫＸとクロックパルスＡＺＣＫ，ＡＺＣＫＸとの位相差について説明する。クロックパルスＣＫ，ＣＫＸとクロックパルスＡＺＣＫ，ＡＺＣＫＸとの位相差は、位相差設定回路２３において設定される。具体的には、図４のタイミングチャートにおいて、クロックパルスＣＫに対するクロックパルスＡＺＣＫの位相差αとして、クロックパルスＣＫ，ＡＺＣＫのパルス幅（１Ｈ）を例えば３０［μsec］程度とした場合、１０〜２９［μsec］程度、好ましくは１７．５〜２９［μsec］程度が設定される。
【００６８】
このように、クロックパルスＣＫ，ＣＫＸに対してクロックパルスＡＺＣＫ，ＡＺＣＫＸの位相を異ならせることにより、第２駆動走査回路２０においてクロックパルスＣＫ，ＣＫＸを基準にして生成される駆動走査信号ＤＳ２（ＤＳ２−１，ＤＳ２−２，…）と、オートゼロ回路２１においてクロックパルスＡＺＣＫ，ＡＺＣＫＸを基準にして生成されるオートゼロ信号ＡＺ（ＡＺ−１，ＡＺ−２，…）の各アクティブ状態でのオーバーラップ期間を、従来の最短のオーバーラップ期間１Ｈ（例えば、３０［μsec］）よりも短く設定することができる。
【００６９】
具体的には、クロックパルスＣＫに対するクロックパルスＡＺＣＫの位相差αを、１０〜２９［μsec］程度に設定した場合には、駆動走査信号ＤＳ２のアクティブ状態（本例では、“Ｈ”レベルの状態）とオートゼロ信号ＡＺのアクティブ状態（本例では、“Ｈ”レベルの状態）のオーバーラップ期間が２０〜１［μsec］程度となる。ここで、最低限１［μsec］程度のオーバーラップ期間が必要な理由は、ＴＦＴ３１のＶｔｈ補正（キャンセル）動作を確実に行うようにするためである。すなわち、Ｖｔｈ補正動作を確実に行うために、ＴＦＴ３１のゲート・ソース間電位Ｖｇｓを閾値電圧Ｖｔｈよりも一旦大きくした後、駆動走査信号ＤＳ２を“Ｈ”レベルから“Ｌ”レベルに遷移させ、同時に駆動走査信号ＤＳ１を“Ｌ”レベルから“Ｈ”レベルに遷移させるのに、最低限１［μsec］程度の時間（オーバーラップ期間）を要することになる。
【００７０】
また、上記位相差αを１７．５〜２９［μsec］程度に設定した場合には、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間が１２．５〜１［μsec］程度となる。当該オーバーラップ期間を１２．５［μsec］以下に設定することで、図１６の特性図から明らかなように、駆動走査信号ＤＳ２とオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間においてＴＦＴ３１に流れる貫通電流による異常発光に起因する黒浮き輝度を０．２０［Ｎｉｔ］以下に抑えることができる。これにより、白輝度を保ったまま、黒輝度を下げることができるため、表示装置（表示パネル）の高コントラスト化、具体的には全白２００［Ｎｉｔ］でコントラスト１０００：１を実現できる。
【００７１】
なお、ここでは、オーバーラップ期間を１２．５［μsec］以下に設定するとしたが、これは好ましい数値であり、オーバーラップ期間を１Ｈ期間よりも短ければ、オーバーラップ期間を１Ｈの整数倍にしか設定できなかった従来技術よりも黒浮きを抑え、高コントラスト化を図ることができる。オーバーラップ期間は短ければ短い程その効果が大であることは図１６の特性図から明らかである。ただし、先述した理由から、Ｖｔｈ補正を確実に行うには、１［μsec］程度のオーバーラップ期間は最低限必要である。
【００７２】
（画素回路２）
図５は、画素回路１１Ｒ，１１Ｇ，１１Ｂとして用いられるＶｔｈ補正機能を有する画素回路２（以下、「画素回路１１Ｂ」と記す）の構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００７３】
先の画素回路１１Ａでは、ＴＦＴ３１〜３６の全てについてＮチャネルのトランジスタを用いたが、本例に係る画素回路１１Ｂでは、第２駆動走査信号ＤＳ２で動作するＴＦＴ３４についてのみＰチャネルのトランジスタを用いた構成を採っている。これにより、第２駆動走査回路２０からは、図６のタイミングチャートに示すように、第２駆動走査信号ＤＳ２として発光期間で“Ｌ”レベル（アクティブ）、非発光期間で“Ｈ”レベル（非アクティブ）となるパルス信号が出力されることになる。
【００７４】
このように、ＴＦＴ３４としてＮチャネルトランジスタに代えてＰチャネルトランジスタを用いた画素回路１１Ｂにおいても、基本的な回路動作は、基本的に、画素回路１１Ａの回路動作と全く同じである。
【００７５】
上記構成の画素回路１１Ｂを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置においても、駆動走査信号ＤＳ２のアクティブ状態（本例では、“Ｌ”レベルの状態）とオートゼロ信号ＡＺのアクティブ状態（本例では、“Ｈ”レベルの状態）のオーバーラップ期間を１Ｈよりも短く、具体的には１Ｈを例えば３０［μsec］程度とした場合、２０［μsec］以下、好ましくは１２．５〜１［μsec］程度に設定することにより、駆動走査信号ＤＳとオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間においてＴＦＴ３１に流れる貫通電流による異常発光に起因する黒浮きを抑制することができる。これにより、白輝度を保ったまま、黒輝度を下げることができるため、高コントラストの表示パネルを得ることができる。
【００７６】
（画素回路３）
図７は、画素回路１１Ｒ，１１Ｇ，１１Ｂとして用いられるＶｔｈ補正機能を有する画素回路３（以下、「画素回路１１Ｃ」と記す）の構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００７７】
本例に係る画素回路１１Ｃは、駆動トランジスタであるＴＦＴ３１以外に、４つのスイッチング用のＴＦＴ３２，３４〜３６を有する構成となっている。そして、ＴＦＴ３１のみがＰチャネルトランジスタからなり、ＴＦＴ３２，３４〜３６がＮチャネルトランジスタからなっている。
【００７８】
図７において、ＴＦＴ３１はソースが正電源電位Ｖｃｃに接続されている。ＴＦＴ３４は、ＴＦＴ３１のドレインと有機ＥＬ素子３０のアノードとの間に接続されている。ＴＦＴ３５は、ＴＦＴ３１のゲートと当該ＴＦＴ３１のドレインとの間に接続されている。ＴＦＴ３６は、ＴＦＴ３２のドレインと接地電位ＧＮＤとの間に接続されている。キャパシタ３７は、ＴＦＴ３１のゲートとＴＦＴ３２のドレインとの間に接続されている。キャパシタ３８は、正電源電位ＶｃｃとＴＦＴ３２のドレインとの間に接続されている。
【００７９】
上記構成の画素回路１１Ｃを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置では、図２のＴＦＴ３３に相当するスイッチングトランジスタが存在しないことから、第１駆動走査信号ＤＳ１が不要となり、１系統の駆動走査信号ＤＳを用いることになる。したがって、当該アクティブマトリクス型有機ＥＬ表示装置では、第１駆動走査信号ＤＳ１を生成する第１駆動走査回路１９も不要となる。
【００８０】
また、上記構成の画素回路１１Ｃにおいても、Ｖｔｈ補正のための基本的な回路動作については、基本的に、画素回路１１Ａの回路動作と同じである。図８に、書き込み走査信号ＷＳ、駆動走査信号ＤＳおよびオートゼロ信号ＡＺのタイミング関係、並びにＴＦＴ３１のゲート電位および有機ＥＬ素子３０のアノード電位の各波形を示す。
【００８１】
上記構成の画素回路１１Ｃを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置においても、駆動走査信号ＤＳのアクティブ状態（本例では、“Ｈ”レベルの状態）とオートゼロ信号ＡＺのアクティブ状態（本例では、“Ｈ”レベルの状態）のオーバーラップ期間を１Ｈよりも短く、具体的には１Ｈを例えば３０［μsec］程度とした場合、２０［μsec］以下、好ましくは１２．５〜１［μsec］程度に設定することにより、駆動走査信号ＤＳとオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間においてＴＦＴ３１に流れる貫通電流による異常発光に起因する黒浮きを抑制することができる。これにより、白輝度を保ったまま、黒輝度を下げることができるため、高コントラストの表示パネルを得ることができる。
【００８２】
（画素回路４）
図９は、画素回路１１Ｒ，１１Ｇ，１１Ｂとして用いられるＶｔｈ補正機能を有する画素回路４（以下、「画素回路１１Ｄ」と記す）の構成を示す回路図であり、図中、図７と同等部分には同一符号を付して示している。
【００８３】
画素回路１１ＢではＴＦＴ３４のみについて、画素回路１１ＣではＴＦＴ３１のみについてＰチャネルのトランジスタを用いるとしたが、本例に係る画素回路１１Ｄでは、ＴＦＴ３１，３４の双方に加えて、オートゼロ信号ＡＺで動作するＴＦＴ３５，３６についても、Ｎチャネルのトランジスタに代えてＰチャネルのトランジスタを用いる構成を採っている。
【００８４】
図９において、ＴＦＴ３１およびＴＦＴ３４は、有機ＥＬ素子３０のアノードと正電源電位Ｖｃｃとの間に直列に接続されている。ＴＦＴ３５は、ＴＦＴ３２のドレインとＴＦＴ３１のソース（ＴＦＴ３４のドレイン）との間に接続されている。ＴＦＴ３６は、ＴＦＴ３１のゲートと所定の固定電位Ｖｉｎｉとの間に接続されている。キャパシタ３７は、ＴＦＴ３１のゲートとＴＦＴ３２のドレインとの間に接続されている。キャパシタ３８は、正電源電位ＶｃｃとＴＦＴ３２のドレインとの間に接続されている。
【００８５】
上記構成の画素回路１１Ｄを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置においても、図２のＴＦＴ３３に相当するスイッチングトランジスタが存在しないことから、第１駆動走査信号ＤＳ１および当該駆動走査信号ＤＳ１を生成する第１駆動走査回路１９が不要となる。
【００８６】
また、上記構成の画素回路１１Ｄにおいても、Ｖｔｈ補正のための基本的な回路動作については、基本的に、画素回路１１Ａの回路動作と同じである。図１０に、書き込み走査信号ＷＳ、駆動走査信号ＤＳおよびオートゼロ信号ＡＺのタイミング関係、並びにＴＦＴ３１のゲート電位およびソース電位の各波形を示す。
【００８７】
上記構成の画素回路１１Ｄを画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いたアクティブマトリクス型有機ＥＬ表示装置においても、駆動走査信号ＤＳのアクティブ状態（本例では、“Ｌ”レベルの状態）とオートゼロ信号ＡＺのアクティブ状態（本例では、“Ｌ”レベルの状態）のオーバーラップ期間を１Ｈよりも短く、具体的には１Ｈを例えば３０［μsec］程度とした場合、２０［μsec］以下、好ましくは１２．５〜１［μsec］程度に設定することにより、駆動走査信号ＤＳとオートゼロ信号ＡＺの各アクティブ状態でのオーバーラップ期間においてＴＦＴ３１に流れる貫通電流による異常発光に起因する黒浮きを抑制することができる。これにより、白輝度を保ったまま、黒輝度を下げることができるため、高コントラストの表示パネルを得ることができる。
【００８８】
以上適用例として挙げた画素回路１１Ａ〜１１Ｂは一例に過ぎず、これらに限られるものではなく、駆動走査信号ＤＳ（ＤＳ２）に基づいて有機ＥＬ素子３０の発光／非発光の制御を行うとともに、オートゼロ信号ＡＺに基づいて駆動トランジスタであるＴＦＴ３１のＶｔｈ補正を行うＶｔｈ補正機能を備えた画素回路全般について、アクティブマトリクス型有機ＥＬ表示装置の画素回路１１Ｒ／１１Ｂ／１１Ｂとして用いることができる。
【００８９】
なお、上記実施形態では、画素の表示素子（電気光学素子）として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の構成を示すブロック図である。
【図２】画素回路１の構成を示す回路図である。
【図３】画素回路１を用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明に供するタイミングチャートである。
【図４】クロックパルスＣＫとクロックパルスＡＺＣＫの位相関係および駆動走査信号ＤＳ２とオートゼロ信号ＡＺのオーバーラップ関係を示すタイミングチャートである。
【図５】画素回路２の構成を示す回路図である。
【図６】画素回路２を用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明に供するタイミングチャートである。
【図７】画素回路３の構成を示す回路図である。
【図８】画素回路３を用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明に供するタイミングチャートである。
【図９】画素回路４の構成を示す回路図である。
【図１０】画素回路４を用いたアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明に供するタイミングチャートである。
【図１１】従来例に係るアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すブロック図である。
【図１２】従来例に係る画素回路の構成の一例を示す回路図である。
【図１３】書き込み走査信号ＷＳ、第１駆動走査信号ＤＳ１、第２駆動走査信号ＤＳ２およびオートゼロ信号ＡＺのタイミング関係を示すタイミングチャートである。
【図１４】黒表示時の動作電圧を示すタイミングチャートである。
【図１５】クロックパルスＣＫに対する駆動走査信号ＤＳ２とオートゼロ信号ＡＺとオーバーラップ関係を示すタイミングチャートである。
【図１６】オーバーラップ期間と黒浮き輝度との関係を示す特性図である。
【符号の説明】
【００９１】
１１Ａ〜１１Ｄ…画素回路（画素）、１２…画素アレイ部、１３…書き込み走査線、１４…第１駆動走査線、１５（１５Ｒ，１１５Ｇ，１５Ｂ）…第２駆動走査線、１６…オートゼロ線、１７…データ線、１８…書き込み走査回路、１９…第１駆動走査回路、２０…第２駆動走査回路、２１…オートゼロ回路、２２…データ線駆動回路、２３…位相差設定回路、３０…有機ＥＬ素子、３１…駆動トランジスタ（ＴＦＴ）、３２〜３６…スイッチングトランジスタ、３７，３８…キャパシタ、ＷＳ…書き込み走査信号、ＤＳ，ＤＳ１，ＤＳ２…駆動走査信号、ＡＺ…オートゼロ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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