(57)【要約】 【課題】  非選択の不揮発性メモリセルに不所望な電流が流れるのを防止することにある。【解決手段】  複数の不揮発性メモリセル（ＭＣ）のそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルは負電圧領域とされ、高い閾値電圧レベルは正電圧領域とされる。不揮発性メモリは、前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされる。第１動作を書込み動作、第２動作を消去動作とすると、消去動作では予め電圧もしくは電圧印加時間の観点で軽い書込み動作を行なってから閾値電圧を下げる動作を行なう。低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。【選択図】        図１
2006024309.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルと、複数のワード線とを有し、
前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続され、
前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルは負電圧領域とされ、高い閾値電圧レベルは正電圧領域とされ、
前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされ、
前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、
前記第２動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第１電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第２電圧をワード線に印加する不揮発性メモリ。
【請求項２】
前記第２動作においてワード線に前記第１電圧を印加する時間は、前記第１動作においてワード線に第１電圧を印加する時間よりも短い時間である請求項１記載の不揮発性メモリ。
【請求項３】
前記第２動作においてワード線に印加する前記第１電圧は、前記第１動作においてワード線に印加する第１電圧よりも低い電圧である請求項１記載の不揮発性メモリ。
【請求項４】
前記不揮発性メモリセルは、ソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間のチャネル形成領域、前記チャネル形成領域の上に形成される電荷蓄積性絶縁層、及び前記電荷蓄積性絶縁層の上に配置されたゲート電極とを有する電界効果型トランジスタである請求項１記載の不揮発性メモリ。
【請求項５】
共通のワード線に接続された不揮発性メモリセルはｎ個単位で異なるウェル領域に配置され、
前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第１ウェル電圧を印加し、
前記第１ウェル電圧が印加されたウェル領域に配置された不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセルのソース・ドレインには第１ソース・ドレイン電圧を印加し、閾値電圧レベルの変化を抑止すべき不揮発性メモリセルのソース・ドレインには第２ソース・ドレイン電圧を印加し、前記第２ソース・ドレイン電圧は前記第１ウェル電圧とゲート電圧に対してチャンネルを形成する電圧である請求項４記載の不揮発性メモリ。
【請求項６】
前記第２動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第２ウェル電圧を印加し、
前記第２ウェル電圧が印加されたウェル領域に配置された全ての不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセル以外の不揮発性メモリセルが接続されたワード線には前記第２ウェル電圧に等しい電圧を印加する請求項５記載の不揮発性メモリ。
【請求項７】
前記ｎは８である請求項６記載の不揮発性メモリ。
【請求項８】
窒化膜を電荷蓄積層として有し、書き込み又は消去の何れか一方の状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有する不揮発性メモリにおいて、
前記不揮発性メモリセルの閾値電圧が正電圧である書き込み又は消去の何れか他方の状態から、前記書き込み又は消去の何れか一方の状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう不揮発性メモリ。
【請求項９】
閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧は、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときに印加する電圧よりも低い電圧である請求項８記載の不揮発性メモリ。
【請求項１０】
閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧の印加時間は、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときの電圧印加時間よりも短い時間である請求項８記載の不揮発性メモリ。
【請求項１１】
請求項１又は８記載の不揮発性メモリと、命令を実行する中央処理装置とを単一の半導体基板に有するデータプロセッサ。
【請求項１２】
前記不揮発性メモリは中央処理装置によるランダムアクセスによって前記第１動作、前記第２動作、及び記憶データの読み出し動作が可能にされる請求項１１記載のデータプロセッサ。
【請求項１３】
不揮発性メモリと、中央処理装置とを単一の半導体基板に有し、
前記不揮発性メモリは、第１の情報記憶状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有し、前記不揮発性メモリセルの閾値電圧が正電圧である第２の情報記憶状態から、前記第１の情報記憶状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なうＩＣカード用マイクロコンピュータ。
【請求項１４】
前記中央処理装置が実行するプログラムを格納する不揮発性のプログラムメモリを更に有する請求項１３記載のＩＣカード用マイクロコンピュータ。
【請求項１５】
複数の不揮発性メモリセルと、複数のワード線とを有し、
前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続され、
前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、
低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされ、
前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、
前記第２動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第１電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第２電圧をワード線に印加する不揮発性メモリ。
【請求項１６】
前記低い閾値電圧レベルは負電圧領域とされ、前記高い閾値電圧レベルは正電圧領域とされる請求項１５記載の不揮発性メモリ。
【請求項１７】
前記第１動作及び第２動作において変化された閾値電圧を検証するベリファイ動作の実行が不可能にされている請求項１６記載の不揮発性メモリ。
【請求項１８】
前記不揮発性メモリセルの記憶情報を読み出すとき前記不揮発性メモリセルの選択レベルは回路の接地レベルである請求項１７記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個のトランジスタで１個のメモリセルが構成され閾値電圧の高低によって情報保持を行う不揮発性メモリ、前記不揮発性メモリと共に中央処理装置がオンチップされたデータプロセッサに関し、例えばＩＣカード用マイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には電荷蓄積層に窒化膜を用いたＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）構造のメモリトランジスタとＭＯＳ（メタル・オキサイド・セミコンダクタ）スイッチトランジスタとの２素子／１セル型不揮発性メモリについて記載される。不揮発性メモリを低い閾値電圧にするときは、低い閾値電圧にするための電圧を印加する。その逆に、高い閾値電圧にするときは高い閾値電圧にするための電圧を印加する。低い閾値電圧にされた不揮発性メモリセルはデプレッション型とされるが、メモリセルの非選択時にはスイッチトランジスタをオフ状態にして電流を遮断するので、前記メモリトランジスタの閾値電圧が低くなり過ぎても非選択状態でビット線に不所望な電流を流すことはない。
【０００３】
特許文献２には１個のトランジスタで１個のメモリセルを構成する（１素子/１セル型）不揮発性メモリの閾値電圧設定方法が記載される。すなわち、不揮発性メモリセルを低い閾値電圧にするとき、低い閾値電圧にするための電圧印加の前に、高い閾値電圧にするための電圧印加を行う。逆に、高い閾値電圧にするときは、高い閾値電圧にするための電圧印加の前に、低い閾値電圧にするための電圧印加を行なう。
【０００４】
特許文献３には１素子/１セル型の不揮発性メモリにおいて、消去されたビットがデプレッション型にされる場合、非選択読み出しワード線電位にその閾値電圧より低い電圧(負電圧)を印可して、過電流が流れないようにすることについて記載がある。
【０００５】
【特許文献１】国際公開第０３／０１２８７８号パンフレット
【特許文献２】特開平１−１１３９９７号公報
【特許文献３】特開昭６０−０９５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者はＭＯＮＯＳ構造の１個のメモリトランジスタによる１素子／１セル型不揮発性メモリについて検討した。上記特許文献１記載の２素子／１セル構造の不揮発性メモリと同様に、低い閾値電圧にされたときメモリセルがデプレッション型では非選択時にも電流が流れるので、選択読み出しが不可能になる。この点については、浮遊ゲートを持つ不揮発性メモリセルにおいて高低双方の閾値電圧をどちらもエンハンス型に限定する前記特許文献２では生じ得ないことである。
【０００７】
本発明者は、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの非選択時にメモリトランジスタをオフ状態にするために、ワード線非選択レベルに負電圧を採用した。特に、消去及び書き込み時間を短縮するためにベリファイ動作を行なわないこととした。そうすると、バイトなどの単位で複数の不揮発性メモリセルに閾値電圧を低くする電圧を印加すると、低い閾値電圧状態と高い閾値電圧状態が混在する複数個の不揮発性メモリセルのうち、当該低い閾値電圧状態の不揮発性メモリセルには低い閾値電圧にするための電圧が重ねて印加される。このように、重ねて印加されると、閾値電圧が徐々に下がって行き、上記ベリファイも行なわないから最後には非選択読み出しワード電位より下がる可能性がある。特許文献３にはこれを回避する方法に言及していない。更にこのとき、デプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が徐々に下がって最終的に漸次到達しようとする最低レベルよりもワード線非選択レベルを下げて対処することも可能であるが、そうすると、ワード線を非選択から選択レベルに駆動するのに比較的長い時間を要し、アクセス速度の低下を免れないことが見出された。
【０００８】
本発明の目的は、非選択の不揮発性メモリセルに不所望な電流が流れるのを防止することにある。
【０００９】
本発明の別の目的は、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することにある。
【００１０】
本発明の更に別の目的は、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルからの読み出し動作の安定化と高速化、並びに前記メモリセルに対する閾値変更処理の高速化に資することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕不揮発性メモリは、複数の不揮発性メモリセルと、複数のワード線とを有し、前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続される。前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルは負電圧領域とされ、高い閾値電圧レベルは正電圧領域とされる。不揮発性メモリは、前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされ、前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、前記第２動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第１電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第２電圧をワード線に印加する。要するに、第１動作を書込み動作、第２動作を消去動作とすると、消去動作では予め電圧もしくは電圧印加時間の観点で軽い書込み動作を行なってから閾値電圧を下げる動作を行なう。低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。したがって、非選択の不揮発性メモリセルに不所望な電流は流れない。読み出し動作における不揮発性メモリセルの非選択レベルを限界まで低くすることを要しない。したがって、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルに対して消去・書き込み時のベリファイを行なわなくても、メモリセルからの読み出し動作の安定化と高速化、前記メモリセルに対する閾値変更処理の高速化に資することができる。
【００１４】
上記軽い書き込みを行なうには、例えば、前記第２動作においてワード線に前記第１電圧を印加する時間を、前記第１動作においてワード線に第１電圧を印加する時間よりも短い時間とすればよい。或いは、前記第２動作においてワード線に印加する前記第１電圧を、前記第１動作においてワード線に印加する第１電圧よりも低い電圧とすればよい。軽い書き込みを行なった場合、消去状態にある不揮発性メモリセルの閾値電圧は比較的高くなるが、書き込み状態にある不揮発性メモリセルの閾値電圧はほとんど変化しない。そのような意味で軽い書き込みである。
【００１５】
本発明の具体的な形態では、前記不揮発性メモリセルは、ソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間のチャネル形成領域、前記チャネル形成領域の上に形成される電荷蓄積性絶縁層、及び前記電荷蓄積性絶縁層の上に配置されたゲート電極とを有する電界効果型トランジスタである。
【００１６】
本発明の更に具体的な形態では、共通のワード線に接続された不揮発性メモリセルはｎ個単位で異なるウェル領域に配置され、前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第１ウェル電圧を印加し、前記第１ウェル電圧が印加されたウェル領域に配置された不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセルのソース・ドレインには第１ソース・ドレイン電圧を印加し、閾値電圧レベルの変化を抑止すべき不揮発性メモリセルのソース・ドレインには第２ソース・ドレイン電圧を印加し、前記第２ソース・ドレイン電圧は前記第１ウェル電圧とゲート電圧に対してチャンネルを形成する電圧である。上記より、ワード線とウェル領域を共有するｎ個の不揮発性メモリセルに対してメモリセル単位で書込みと書き込み阻止をコントロールすることができる。
【００１７】
このとき、前記第２動作では、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第２ウェル電圧を印加し、前記第２ウェル電圧が印加されたウェル領域に配置された全ての不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセル以外の不揮発性メモリセルが接続されたワード線には前記第２ウェル電圧に等しい電圧を印加する。これにより、ワード線とウェル領域を共有するｎ個の不揮発性メモリセル単位で一括消去をコントロールすることができる。典型的な例としては前記ｎは８である。
【００１８】
〔２〕本発明の別の観点による不揮発性メモリは、窒化膜を電荷蓄積層として有し、書き込み又は消去の何れか一方の状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有する。前記不揮発性メモリセルの閾値電圧が正電圧である書き込み又は消去の何れか他方の状態から、前記書き込み又は消去の何れか一方の状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう。要するに、第１動作を書込み動作、第２動作を消去動作とすると、消去動作では予め電圧もしくは電圧印加時間の観点で軽い書込み動作を行なってから閾値電圧を下げる動作を行なう。低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。したがって、非選択の不揮発性メモリセルに不所望な電流は流れない。読み出し動作における不揮発性メモリセルの非選択レベルを限界まで低くすることを要しない。したがって、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルに対して消去・書き込み時のベリファイを行なわなくても、メモリセルからの読み出し動作の安定化と高速化、前記メモリセルに対する閾値変更処理の高速化に資することができる。
【００１９】
上記軽い書き込みを行なうには、例えば、前記閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときに印加する電圧よりも低い電圧とする。或いは、閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧の印加時間を、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときの電圧印加時間よりも短い時間とする。
【００２０】
〔３〕本発明の更に別の観点によるデータプロセッサは、上記不揮発性メモリと、命令を実行する中央処理装置とを単一の半導体基板に有する。前記不揮発性メモリは、例えば前記中央処理装置によってアクセスされるデータの格納に用いられる。また、前記不揮発性メモリは中央処理装置によるランダムアクセスに行って前記第１動作、前記第２動作、及び記憶データの読み出し動作が可能にされる。
【００２１】
〔４〕本発明の更に別の観点によるＩＣカード用マイクロコンピュータは、不揮発性メモリと、中央処理装置とを単一の半導体基板に有し、前記不揮発性メモリは、第１の情報記憶状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有し、前記不揮発性メモリセルの閾値電圧が正電圧である第２の情報記憶状態から、前記第１の情報記憶状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう。
【００２２】
上記ＩＣカード用マイクロコンピュータは更に前記中央処理装置が実行するプログラムを格納する不揮発性のプログラムメモリを有する。
【００２３】
〔５〕本発明の更に別の観点による不揮発性メモリは、複数の不揮発性メモリセルと、複数のワード線とを有し、前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続される。前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされる。前記第１動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、前記第２動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第１電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第２電圧をワード線に印加する。
【００２４】
本発明の具体的な形態では、前記低い閾値電圧レベルは負電圧領域とされ、前記高い閾値電圧レベルは正電圧領域とされる。このとき、前記第１動作及び第２動作において変化された閾値電圧を検証するベリファイ動作の実行が不可能にされている。また、前記不揮発性メモリセルの記憶情報を読み出すとき前記不揮発性メモリセルの選択レベルは回路の接地レベルである。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２６】
すなわち、非選択の不揮発性メモリセルに不所望な電流が流れるのを防止することができる。
【００２７】
また、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。
【００２８】
また、低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルからの読み出し動作の安定化と高速化、並びに前記メモリセルに対する閾値変更処理の高速化に資することができる。
【発明を実施するための最良の形態】
【００２９】
《マイクロコンピュータ》
図１にはデータプロセッサの一例としてマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、所謂ＩＣカードマイコンと称されるＩＣカード用マイクロコンピュータである。同図に示されるマイクロコンピュータ１は、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００３０】
マイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、ランダム・アクセス・メモリ（ＲＡＭ）４、タイマ５、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）６、コプロセッサ７、クロック生成回路９、マスクＲＯＭ１０、システムコントロールロジック１１、入出力ポート（Ｉ／Ｏポート）１２、データバス１３、及びアドレスバス１４を有する。
【００３１】
前記ＥＥＰＲＯＭ６はＣＰＵ２に等による演算処理で利用されるデータの格納に用いられる。前記マスクＲＯＭは前記ＣＰＵ２が実行するプログラム（動作プログラム）の格納に利用される。前記ＲＡＭ４はＣＰＵ２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ２は、マスクＲＯＭ１０から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサ７はＲＳＡや楕円曲線暗号演算における剰余乗算処理などをＣＰＵ２に代わって行うプロセッサユニットとされる。Ｉ／Ｏポート１２は２ビットの入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２を有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート１２はデータバス１３に結合され、データバス１３には前記ＣＰＵ２、ＲＡＭ４、タイマ５、ＥＥＰＲＯＭ６、マスクＲＯＭ１０、及びコプロセッサ７が接続される。マイクロコンピュータ１においてＣＰＵ２がバスマスタモジュールとされ、前記ＲＡＭ４、タイマ５、ＥＥＰＲＯＭ６、マスクＲＯＭ１０、及びコプロセッサ７に接続されるアドレスバス１４にアドレス信号を出力可能にされる。システムコントロールロジック１１はマイクロコンピュータ１の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。ＲＥＳ／はマイクロコンピュータ１に対するリセット信号である。マイクロコンピュータ１はリセット信号ＲＥＳ／によってリセット動作が指示されると、内部が初期化され、ＣＰＵ２はマスクＲＯＭ１０が保有するプログラムの先頭番地から命令実行を開始する。クロック生成回路９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ１は内部クロック信号ＣＫに同期動作される。
【００３２】
特に制限されないが、前記ＣＰＵ２は所謂３２ビットＣＰＵであり、３２ビット単位で演算処理が可能にされ、図示はしないが、３２ビットの汎用レジスタ、３２ビットの算術論理演算器などを有し、前記データバス１３は３２ビットとされる。したがって、ＣＰＵ２の命令セットに含まれるデータ転送命令や、演算命令は、ほとんどが３２ビット単位でデータを処理することができる。尚、ＣＰＵ２によるデータアクセス単位は８ビットである。ここでデータアクセス単位とはＣＰＵ２が管理するアドレス空間におけるアドレスの最小単位を構成するデータ領域のビット数を意味し、データアクセス単位は８ビットとされる。
【００３３】
前記ＥＥＰＲＯＭ６は電気的に消去動作及び書込み動作が可能にされる不揮発性メモリである。ここで消去動作とは不揮発性メモリセルが保持する記憶情報を消去する一つの手法であり、例えば不揮発性メモリセルの閾値電圧を低くする処理を意味する。この動作によって実現されるメモリセルの閾値電圧が低い状態を消去状態と称する。書き込み動作とは不揮発性メモリセルに情報を保持させるための一つの手法であり、例えば不揮発性メモリセルの閾値電圧を高くする動作を意味する。この動作によって実現されるメモリセルの閾値電圧が高い状態を書き込み状態と称する。ＥＥＰＲＯＭ６は、例えば８ビット単位で消去処理が可能にされ、書込み処理と読み出しは３２ビット単位で可能にされる。ＥＥＰＲＯＭ６は入出力データの暗号化に利用する暗号鍵、個人を特定するために用いられるＩＤ情報などの、所定の演算処理単位のデータ等を格納する領域として用いられる。ＣＰＵ２の演算処理で利用する暗号鍵等の書き込み処理においては必要な演算処理単位のデータ長（例えば８ビット）に合わせて記憶情報の消去を行なうことができる。マスクＲＯＭ１０はＣＰＵ２が処理するプログラム等を保有する。例えば、仮想マシン言語プログラム、暗号化プログラム、復号プログラムなどを保持する。
【００３４】
図２にはマイクロコンピュータ１の別の例が示される。同図に示されるマイクロコンピュータ１は、第１図のマイクロコンピュータと外部インタフェース手段が相違される。すなわち図２のマイクロコンピュータは図示を省略するアンテナに接続可能なアンテナ端子ＴＭＬ１，ＴＭＬ２を有する高周波部１５を備える。高周波部１５は前記アンテナが所定の電波（例えばマイクロ波）を横切ることによって生ずる誘導電流を動作電源として電源電圧Ｖｃｃを出力し、リセット信号ＲＥＳ及びクロック信号ＣＫを生成し、アンテナから非接触で情報の入出力を行なう。Ｉ／Ｏポート１２は外部と入出力すべき情報をＲＦ部１５とやり取りする。
【００３５】
《不揮発性メモリ》
図３には前記ＥＥＰＲＯＭ６に採用されている不揮発性メモリセルの構造が縦断面によって例示される。図３に例示される不揮発性メモリセル（単にメモリセルとも記す）ＭＣは、シリコン基板上に設けたｐ型ウェル領域２７に形成されたＭＯＮＯＳ構造を有する。即ち、ソース線に接続するソース線接続電極（ソース電極Ｓｏｃ）としてのｎ型拡散層（ｎ型不純物領域）２０、ビット線に接続するビット線接続電極（ドレイン電極Ｄｒｎ）としてのｎ型拡散層（ｎ型不純物領域）２１、ソース電極とドレイン電極の間のチャネル形成領域２２、電荷蓄積性絶縁膜（例えばシリコン窒化膜）２３、電荷蓄積性絶縁膜２３の上下に配置され例えば酸化シリコン膜で形成された絶縁膜２４，２５、及びｎ型ポリシリコン層などによって形成され書込み動作・消去動作時に高電圧の印加に利用されるメモリゲート電極（ＭＧ）２６を有する。例えば前記絶縁膜２４は膜厚１．５ｎｍ、電荷蓄積性絶縁膜２３は膜厚１０ｎｍ（酸化シリコン膜換算）、前記絶縁膜２５は膜厚３ｎｍとされる。前記電荷蓄積性絶縁膜２３とその表裏に配置された絶縁膜２４及び絶縁膜２５は併せてＯＮＯ（酸化膜・窒化膜・酸化膜）構造のメモリゲート絶縁膜となる。
【００３６】
図４には前記ＥＥＰＲＯＭ６のブロック図が例示される。メモリアレイ（ＭＡＲＹ）３０は行方向に８個のウェル領域ＷＥＬ０〜ＷＥＬｎに分割され、マトリクス配置された複数個の不揮発性メモリセルＭＣを有する。図４では代表的に１行分の不揮発性メモリセルＭＣが示されているが実際には複数行配置されている。ウェル領域ＷＥＬ０〜ＷＥＬｎは各々１本の共通ワード線に対して８個の不揮発性メモリセルＭＣが配置されている。同一列に配置された不揮発性メモリセルＭＣのドレイン電極２１は対応するビット線Ｄ０〜Ｄ７に、同一列に配置された不揮発性メモリセルＭＣのソース電極２０は対応するソース線Ｓ０〜Ｓ７に接続される。
【００３７】
ワード線ＷＬはＸアドレスデコーダ（ＸＤＥＣ）３１のデコード出力に従ってメモリゲートドライバ回路（ＭＧＤ）３２が駆動する。ウェル領域ＷＥＬ０〜ＷＥＬｎの電圧はウェルデコーダ（ＷＤＥＣ）３３によって制御される。各ビット線Ｄ０〜Ｄ７及びソース線Ｓ０〜Ｓ７の電圧はセンスラッチ回路（ＳＬＡＴ）３４によって制御される。センスラッチ回路３４には入出力スイッチ（ＩＯＳＷ）回路３５が接続される。入出力スイッチ回路３５はＹアドレスデコーダ（ＹＤＥＣ）３６のデコード出力に従って３２ビットの共通データ線３７とセンスラッチ回路３４との間で書き込みデータ又は読み出しデータを３２ビット単位で入出力可能にする。昇圧回路（ＶＰＧ）３８は書き込み動作及び消去動作のための高電圧を生成して前記ウェルデコーダ３３、メモリゲートドライバ３２及びセンスラッチ回路３４に供給する。
【００３８】
制御回路（ＴＣＯＮＴ）４０には外部端子として夫々複数個のアドレス入力端子ＡＤＲ、アクセス制御端子ＣＮＴ及びデータ入出力端子ＤＡＴに接続される。アドレス入力端子ＡＤＲから入力されたアドレス信号の内、ワード線ＷＬの選択に用いられるＸアドレス信号はＸアドレスデコーダ３１に供給され、ビット線Ｄ０〜Ｄ７及びソース線Ｓ０〜Ｓ７の選択に用いられるＹアドレス信号はウェルデコーダ３３及Ｙアドレスデコーダ３６に供給される。データ入出力端子ＤＡＴから入力された書き込みデータは共通データ線３７に与えられ、メモリセルからの読み出しデータは共通データ線３７を介してデータ入出力端子ＤＡＴから出力される。ＥＥＰＲＯＭ６の消去動作、書き込み動作及び読み出し動作はアクセス制御端子ＣＮＴに供給されるアクセス制御信号によって指示される。Ｖｄｄは外部から供給される電源電圧、Ｖｓｓは回路の接地電圧である。
【００３９】
制御回路４０によるメモリ動作の制御態様は消去動作、書き込み動作及び読み出し動作に大別される。消去動作はプレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加及び消去阻止電圧の印加によって行なわれる。書き込み動作は書き込み（Write）電圧の印加と書き込み阻止電圧の印加とによって行なわれる。読み出し動作は読み出し電圧の印加と読み出し非選択電圧の印加によって行なわれる。
【００４０】
図５には不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態が示される。“０”programとはメモリセルの閾値電圧を高くして論理値“０”の情報を保持すること（ “０”情報保持）を意味する。“１”programとはメモリセルの閾値電圧を低くして論理値“１”の情報を保持すること（ “１”情報保持）を意味する。不揮発性メモリセルに対する論理値“０”情報の記憶は、プレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加、及び書き込み（write）電圧の印加によって行なう。不揮発性メモリセルに対する論理値“１”情報の記憶は、プレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加、及び書き込み（write）阻止電圧の印加によって行なう。
【００４１】
図６には消去動作において印加される消去電圧及び消去阻止電圧が例示される。消去対象ウェル領域には消去電圧として１．５Ｖのウェル電圧、消去非対象ウェル領域には消去阻止電圧として−８．５Ｖのウェル電圧、消去対象ワード線には消去電圧として−８．５Ｖのメモリゲート電圧、消去非対象ワード線には消去阻止電圧として１．５Ｖのメモリゲート電圧が供給され、全てのビット線及びソース線は１．５Ｖにされる。これにより、代表的に示されたメモリセルＭＣ１、ＭＣ２が消去対象とさ、ウェル領域からメモリゲート電極へ向かう電界が形成され、メモリセルＭＣ１、ＭＣ２の電荷蓄積性絶縁膜２３に捕獲されている電子が酸化膜を通して電子がＦＮトンネルにてウェル領域に放出される。メモリセルＭＣ１、ＭＣ２の閾値電圧は負電圧にされ、メモリセルＭＣ１、ＭＣ２はデプレション型になる。代表的に示されたメモリセルＭＣ３、ＭＣ４は消去非対象とさ、電子の放出に必要な電界の形成が阻止されている。図より明らかなように消去はウェル単位の８ビットを最小単位として行なわれる。図６の例ではメモリセルＭＣ１は“０”情報を保持したメモリセル（“０”にしたいビット）とされ、メモリセルＭＣ２は“１”情報を保持したいメモリセル（“１”にしたいビット）とされる。
【００４２】
図７には書き込み動作において印加される書き込み電圧及び書き込み阻止電圧が例示される。全てのウェル領域には書き込み電圧として−１０．７Ｖのウェル電圧、書き込み対象ワード線には書き込み電圧として１．５Ｖのメモリゲート電圧、書き込み非対象ワード線には書き込み阻止電圧として−１０．７Ｖのメモリゲート電圧が供給される。そして、“０”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み電圧として−１０．７Ｖ、“１”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み阻止電圧として１．５Ｖを印加する。同図に従えば、メモリセルＭ１が書込み選択、メモリセルＭ２〜Ｍ４が書込み非選択とされる。書き込み選択とされるメモリセルＭ１にはメモリゲート電極からウェル領域へ向かう電界が形成され、メモリセルＭＣ１のウェル領域からＦＮトンネルにて電荷蓄積性絶縁膜２３に電子が捕獲され、その閾値電圧が正電圧とされる。代表的に示されたメモリセルＭＣ３、ＭＣ４にはそのような電界が形成されず電子の捕獲はない。代表的に示されたメモリセルＭＣ２には前記電界が形成されるが、そのチャネル領域が反転するので、これによってウェル領域から電荷蓄積性絶縁膜２３に電子は捕獲されない。これにより、 “０”情報を保持したいメモリセル（“０”にしたいビット）ＭＣ１の閾値電圧は高くなり、“１”情報を保持したいメモリセル（“１”にしたいビット）ＭＣ２の閾値電圧は負電圧のままにされる。
【００４３】
ここで図６と図７のメモリセルＭＣ２に着目する。メモリセルＭＣ２は“１”情報を保持したいメモリセル（“１”にしたいビット）であり、書き込み最小単位の８ビットにおいて書き込み電圧の印加が阻止されるメモリセルである。このメモリセルＭＣ２に対しても図６に示されるように消去動作にて消去電圧が印加されている。したがって、書き込み最小単位の８ビットに含まれる特定のメモリセルが繰返し書き込み電圧印加の非対象にされると、当該メモリセルには連続的に消去電圧が印加され、その閾値電圧が過剰に低くなることが考えられる。特に、書き込み動作及び消去動作においてベリファイを行なわないから、閾値電圧が過剰に低くなってもそれを直接検出することはできない。消去状態の閾値電圧が過剰に低くならない様にするのに、ＥＥＰＲＯＭ６において消去動作では消去電圧の印加に先立ってプレ書き込み電圧を印加する。
【００４４】
プレ書き込み電圧は、例えば図７のメモリセルＭＣ１の如く閾値電圧を高くしたいメモリセルに印加する書き込み電圧と同レベルとされる。要するに、図７のメモリセルＭＣ１、ＭＣ２に印加されるウェル領域印加電圧（−１０．７Ｖ）、メモリゲート電圧（１．５Ｖ）、ビット線及びソース線電圧（−１０．７Ｖ）である。プレ書き込み電圧の印加時間は書込み電圧の印加時間よりも短い時間とされる。即ち、プレ書き込み電圧の印加による動作は軽い書込み動作として位置付けられる。軽い書き込みを行なった場合、消去状態にある不揮発性メモリセルの閾値電圧は比較的高くなるが、書き込み状態にある不揮発性メモリセルの閾値電圧はほとんど変化しない。したがって、プレ書き込み電圧を印加した後には各々のメモリセルの閾値電圧は多少のばらつきは有るが正の閾値電圧に揃えられる。この後に消去電圧を印加することにより、元々消去状態に有ったメモリセルも元々書き込み状態にあったメモリセルと大凡同様のレベルだけ閾値電圧が負側に低下されるだけで済み、消去状態の不揮発性メモリセルの閾値電圧が累積的に低下する事態の発生を未然に防止することができる。
【００４５】
図８には前記昇圧回路３８の一例が示される。発振回路４３から出力されるクロック信号ＣＬＫｉはナンドゲート４４を介してチャージポンプ回路４５に供給される。チャージポンプ回路４５は信号ＣＬＫＳＴＰのハイレベル期間にクロック信号ＣＬＫｉに同期して昇圧動作を行ない、信号ＣＬＫＳＴＰのローレベル期間に昇圧動作を停止する。チャージポンプ回路４５から出力される昇圧電圧Ｖｐｐは抵抗分圧回路４６で分圧され、比較回路４７によって基準電圧Ｖｒｅｆと比較され、その比較結果が信号ＣＬＫＳＴＰとしてナンドゲート４４に帰還される。昇圧電圧Ｖｐｐが規定よりも低ければ信号ＣＬＫＳＴＰはハイレベル、高ければ信号ＣＬＫＳＴＰはローレベルにされ、負帰還制御にて所定の昇圧電圧を形成する。昇圧電圧Ｖｐｐのレベルは書込みと消去で相違され、そのレベルは制御信号Ｅ／Ｗにて抵抗分圧回路４６に指示される。昇圧制御回路（ＷＳＭ）４８は制御回路４０からに指示に従って基準電圧Ｖｒｅｆ、発振制御信号及び制御信号Ｅ／Ｗを生成する。
【００４６】
図９には不揮発性メモリセルに情報記憶を行なう場合の昇圧電圧波形が示される。例えばプレ書き込み電圧印加期間は０．１ミリ秒（ｍｓ）、消去電圧印加期間は１ｍｓ、書き込み電圧印加期間は１ｍｓである。夫々の時間は制御回路４０からの制御信号によって一義的に、或いはレジスタ設定値によってプログラマブルに制御される。
【００４７】
図１０には図９に示されるようなプレ書き込み電圧の印加を行なって不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態が例示される。初期状態の記憶情報に対する記憶処理形態の組み合わせは４通りとされる。記憶情報“０”を保持する書き込み状態の初期閾値電圧を＋１．５Ｖ、記憶情報“１”を保持する消去状態の初期閾値電圧を−１．０Ｖとする。プレ書き込み電圧を印加すると、（Ａ）及び（Ｃ）の書き込み状態のメモリセルはその閾値電圧に変化はなく、（Ｂ）及び（Ｄ）の消去状態のメモリセルはその閾値電圧が正の電圧＋１．１Ｖにシフトされる。プレ書き込み電圧印加時間は０．１ｍｓのように比較的短い時間だからである。その後、消去電圧が印加されると、（Ａ）〜（Ｄ）の夫々のメモリセルの閾値電圧は１．１Ｖに揃えられる。消去電圧印加時間は１ｍｓのように比較的長い時間だからである。“０”情報保持（“０”program）を行なう（Ａ）、（Ｂ）の形態のメモリセルには書き込み電圧が印加され、その閾値電圧は＋１．５Ｖにされる。“１”情報保持（“１”program）を行なう（Ｃ）、（Ｄ）の形態のメモリセルには書き込み阻止電圧が印加され、その閾値電圧は−１．１Ｖのままにされる。
【００４８】
比較例として図１１には不揮発性メモリセルに情報記憶を行なう場合にプレ書き込み電圧の印加を行なわない場合の電圧印加形態が示される。不揮発性メモリセルに対する論理値“０”情報保持は消去（Erase）電圧の印加、及び書き込み（write）電圧の印加によって行なう。不揮発性メモリセルに対する論理値“１”情報保持は消去（Erase）電圧の印加及び書き込み（write）阻止電圧の印加によって行なう。このようにして不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態が図１２に例示される。初期状態の記憶情報“１”を保持する消去状態の初期閾値電圧が−１．１Ｖのとき、プレ書き込み電圧の印加を行なわずにそのまま消去電圧の印加を行なうと、閾値電圧が初期閾値電圧よりも低い−１．４Ｖになる。この後、（ｄ）のように書き込み阻止電圧が印加されるメモリセルでは低くなり過ぎた−１．４Ｖに閾値電圧がそのまま残ってしまう。
【００４９】
図１３には図１２の（ｄ）における“１”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向と、図１０の（Ｄ）における“１”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向が対比して示される。同図より明らかなように前者の閾値電圧が漸次低下していく。
【００５０】
図１４には読み出し動作における読み出し電圧の印加状態が例示される。全てのウェル領域は−２．０Ｖ、非選択ワード線は−２．０Ｖ、選択ワード線は０Ｖにされる。図１４の例ではメモリセルＭＣ３は消去状態でありデプレッション型にされているから、０Ｖによるワード線選択動作でオン状態にされる。メモリセルＭＣ４は書き込み状態のエンハンスメント型であるからオフ状態にされる。一方、非選択ワード線に接続されるメモリセルＭＣ１、ＭＣ２は書き込み状態と消去状態の区別無く何れであってもオフ状態にされるべきである。しかしながら、図１３に示されるように連続消去回数の多いメモリセルはその閾値電圧が−２．０Ｖ以下に成る可能性が有り、そうなると、非選択ワード線にメモリゲートが接続するメモリセルからリークする電流と選択ワード線にメモリゲートが接続するメモリセルの読み出しデータに応じて流れる電流とがビット線上で衝突したりして、読み出しデータに誤りを生ずることになる。図１３からも明らかなように消去電圧印加前にプレ書き込み電圧の印加を行なえば、そのような読み出しデータの誤りを生ずることもない。
【００５１】
読み出しデータの誤り排除という観点よりすれば、ワード線非選択レベルを更に低くしても対処することができる。例えば、図１５には不揮発性メモリセルＭＣにおける閾値電圧の高電圧印加時間依存性が示される。消去電圧印加時間を長くしても閾値電圧は−２．５Ｖで飽和し、それ以下にはならない。この結果に従えば、非選択ワード線電位を−２．５以下の例えば単体や電位バラツキを考慮して−３Ｖ程度に設定すれば、非選択ワード線に接続されるメモリセルには一切不所望な過電流は流れない。しかしならが、ワード電位を非選択レベルの−３Ｖから選択レベルに反転駆動するのに時間がかかり、動作スピードが遅くなり、また、消費電力も大きくなるという欠点が顕在化する。
【００５２】
図９の説明では消去電圧の印加前にプレ書き込み電圧を印加して過消去状態の発生を抑制している。比較例として消去電圧印加後に弱い書き込み（ポスト書き込み）を行なって過消去を回避する方法も考えられるが、閾値電圧を−１．１Ｖのように僅かに上昇させるような弱い書き込みは非常に短い時間の書き込みパルスの印加になり、ポスト書き込みの場合には特に安定して短いパルスを印加しなければならず、非常に難しい。プレ書き込みの場合も書き込みパルスの印加時間は短いが、その後に比較的長い時間による反対方向の消去電圧の印加が行なわれるから、プレ書き込みによる閾値電圧のばらつきが多少大きくなっても、不揮発性メモリセルに最終的に得られる閾値電圧には大きな影響が及ばない。
【００５３】
上記ＥＥＰＲＯＭ６による書き込み及び消去動作ではベリファイを行なわない。高電圧を印加しながらベリファイを行なっていけば閾値電圧を所要のエリアに分布させることができ、累積的な消去電圧印加によって過消去状態になることはない。ベリファイを採用すれば逆に消去及び書込み動作が著しく遅くなる。ＣＰＵ２によるランダムアクセスでデータの書換えが行なわれる用途では、メモリカードなどのストレージ用途とは異なり、ランダムアクセスの高速化が要求されるからである。特にＩＣカード用マイクロコンピュータ１にオンチップされるＥＥＰＲＯＭ６は、セキュリティーを要するデータの書き換えをなるべく短時間に完了したいという要求を満足させるのに優れている。
【００５４】
以上説明したマイクロコンピュータ１にオンチップのＥＥＰＯＲＯＭ６によれば、不揮発性メモリセルは１トランジスタ／１セルで構成され、低い閾値電圧状態（消去状態）では閾値電圧が０V以下のデプレッション型とされ、低いしきい電圧にする電圧印加の前に高いしきい電圧にしたい場合（Write)の電圧印加の１０分の１程度の時間でプレ書き込み電圧の印加を消去電圧印加の前に挿入する。そうすることにより、消去状態のメモリセルに累積的に消去電圧を印加したときその閾値電圧が過剰に低下してワード線非選択レベルでオン状態になる不都合を解消することができる。消去電圧印加に先立ちプレ書き込み電圧を印加する場合には、消去電圧印加を繰返しても閾値電圧は安定を維持する。ワード線非選択レベルを可能な限り低くしたり、ベリファイを行なったりすることに起因するランダムアクセス速度の低下を生じない。プレ書き込み電圧の印加時間は、書込み動作にて高い閾値電圧を得るための書き込み電圧印加時間の大凡１０分の１程度で充分であり、消去（Erase）時間の増大は例えば１割程度で済む。
【００５５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５６】
以上の説明ではメモリセルへの情報記憶方式は消去電圧印加の後に書き込み電圧を印加するという順であった。この逆の順で、書き込み電圧の印加の後に、消去電圧を印加する場合には、“０”情報保持側の高い閾値電圧が上昇し過ぎるという問題が顕在化する。例えば、図１６に示す様に、書き込み電圧の印加を繰り返していくと、閾値電圧が上昇し過ぎた不揮発性メモリセルは、消去電圧を印加しても“１”情報保持側の低い閾値電圧が目標値まで下がらないという問題が考えられる。図１６において書き込み電圧の印加繰り返し回数が多いほど閾値電圧が上昇する。図１６において左端の特性線は初期特性、その右隣りの特性線はライト電圧印加による重複書き込みを１０回行なった後に消去電圧印加による消去を１回行なったときの特性線、その右隣りの特性線はライト電圧印加による重複書き込みを１００回行なった後に消去電圧印加による消去を１回行なったときの特性線、その右隣りの特性線はライト電圧印加による重複書き込みを１０００回行なった後に消去電圧印加による消去を１回行なったときの特性線である。これを解決するには、書き込み電圧の印加前に、弱い消去（プレ消去電圧印加）を入れる事が有効と考えられる。弱い消去とは電圧印加時間が通常の消去電圧印加時間より短い、或いは印加電圧が通常の消去電圧よりも低いことを意味する。
【００５７】
メモリアレイはＮＯＲ型に限定されない。ＮＡＮＤ型メモリアレイ等のＥＥＰＲＯＭにも適用することが可能である。例えば図１７に例示されるＮＡＮＤ型メモリアレイでは、記憶情報の読み出しを行なうときは非選択ワード線を選択レベルのハイレベル（例えば０．５Ｖ）にし、選択ワード線を非選択レベルの０Ｖにして、直流経路に電流が流れる又は流れない、に応じて記憶情報の論理値“１”又は“０”を判定する。したがって、書き込み後の閾値電圧は０Ｖと０．５Ｖの間になければならない。閾値電圧が０Ｖ以下だと論理値の誤判定を生じ、閾値電圧が０．５Ｖ以上だと非選択ワード線に電流が流れず誤動作となる。消去電圧印加及び書き込み電圧印加の順で情報を行なう場合は、消去電圧印加が連続して繰り返されると、メモリセルの閾値電圧が下がり過ぎ、書き込み電圧を印加しても０Ｖ以上にならない問題が発生する事が考えられる。この場合は、弱い書き込み処理を消去電圧印加の前に入れるプレ書き込み電圧の印加が有効である。また、書き込み電圧印加及び消去電圧印加の順で情報記憶を行なう場合は、書き込み電圧の印加が連続して繰り返されると、メモリセルの閾値電圧が上がり過ぎ、閾値電圧が非選択ワード電位より上昇して読み出しの不具合を生ずる事が考えられる。この場合は、弱い消去を書き込み電圧印加の前に入れるプレ消去電圧印加方式の採用が有効である。
【００５８】
書き込み・消去の定義は相対的であり、閾値電圧を高くする動作を消去動作、低くする動作を書込み動作というように、いままでとは逆に定義することも可能である。
【００５９】
電荷蓄積性絶縁膜はシリコン窒化膜に限定されず、誘電体にカーボン粒子、或いはシリコンなどが分散された膜等であってもよい。
【図面の簡単な説明】
【００６０】
【図１】データプロセッサの一例としてマイクロコンピュータを示すブロック図である。
【図２】非接触インタフェースを有するマイクロコンピュータの別の例を示すブロック図である。
【図３】ＥＥＰＲＯＭに採用されている不揮発性メモリセルの構造を例示する縦断面図である。
【図４】ＥＥＰＲＯＭのブロック図である。
【図５】不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態を示す説明図である。
【図６】消去動作において印加される消去電圧及び消去阻止電圧を例示する説明図である。
【図７】書き込み動作において印加される書き込み電圧及び書き込み阻止電圧を例示する説明図である。
【図８】昇圧回路の一例を示すブロック図である。
【図９】不揮発性メモリセルに情報記憶を行なう場合の昇圧電圧波形を示す波形図である。
【図１０】図９に示されるようなプレ書き込み電圧の印加を行なって不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態を例示する説明図である。
【図１１】不揮発性メモリセルに情報記憶を行なう場合にプレ書き込み電圧の印加を行なわない場合の電圧印加形態を比較例として示す説明図である。
【図１２】図１１により不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態を示す説明図である。
【図１３】図１２の（ｄ）における“１”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向と、図１０の（Ｄ）における“１”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向を対比して示す説明図である。
【図１４】読み出し動作における読み出し電圧の印加状態を例示する説明図である。
【図１５】不揮発性メモリセルにおける閾値電圧の高電圧印加時間依存性を示す特性図である。
【図１６】書き込み電圧印加の繰り返し回数が多いほど閾値電圧が上昇することを示す説明図である。
【図１７】ＥＥＰＲＯＭのＮＡＮＤ型メモリアレイを概略的に示す回路図である。
【符号の説明】
【００６１】
１  マイクロコンピュータ
２  ＣＰＵ
４  ＲＡＭ
６  ＥＥＰＲＯＭ（不揮発性メモリ）
１０  マスクＲＯＭ（プログラムメモリ）
ＭＣ、ＭＣ１〜ＭＣ４  メモリセル
２０  ソース電極
２１  ドレイン電極
２２  チャネル形成領域
２３  電荷蓄積性絶縁膜
２４，２５  絶縁膜
２６  メモリゲート電極
３０  メモリアレイ
ＷＥＬ０〜ＷＥＬｎ  ウェル領域
Ｄ０〜Ｄ７  ビット線
Ｓ０〜Ｓ７  ソース線
３１  Ｘアドレスデコーダ
３２  メモリゲートドライバ回路
３３  ウェルデコーダ
３４  センスラッチ回路
３６  Ｙアドレスデコーダ
３８  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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