(57)【要約】【課題】  素子面積を増大させずにオン抵抗の低減を実現した横型MOSFETにおいて、更にオン抵抗を低減させる。【解決手段】  トレンチ構造を用いることで素子面積を増大させずにチャネル幅を増大させ、オン抵抗の低減を実現した横型トレンチMOSFETにおいて、トレンチ008の両端付近に多方向イオン注入によりソース層004およびドレイン層005を形成する。このような構成にすることでソース層004およびドレイン層005がトレンチ008より深く形成され、電子がチャネル全域に広がって流れ、実効的なL長も短くなることで更なるオン抵抗の低減化が実現できる。【選択図】  図１
2006019518.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成された第1導電型半導体層と、
前記第1導電型半導体層の表面からその途中の深さまで平行に形成されたトレンチと、
前記トレンチの両端部付近を除く表面部と前記第1導電型半導体層の表面部に形成されたゲート酸化膜を介して設けられたゲート電極と、
前記ゲート電極をマスクとし前記第1導電型半導体層の表面および前記トレンチ内側に第２導電型不純物をイオン注入することで、トレンチ底面より深い位置に形成された第２導電型半導体層を有することを特徴とする半導体装置。
【請求項２】
更に、オフセット構造を有する請求項１に記載の半導体装置。
【請求項３】
更に、DDD構造を有する請求項1に記載の半導体装置。
【請求項４】
更に、LDMOS構造を有する請求項1に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オン抵抗の低減化が要求される半導体装置に係わり、特に横型MOSFETを備えた半導体装置に関する。
【背景技術】
【０００２】
低耐圧におけるスイッチング用の半導体装置として横型MOSFETが知られている。この横型MOSFETを大電流のスイッチングに用いた際に高駆動能力が求められる。駆動能力を向上させるためにはオン抵抗を低減させることが重要である。横型MOSFETのオン抵抗の大部分はチャネル部の抵抗であるため、オン抵抗を低減するにはチャネル幅を増大すれば良い。
【０００３】
しかし、チャネル幅を増大すると横型MOSFETの平面的面積（以下、素子面積と称する。）を増大させてしまうという問題がある。図２のような従来の横型トレンチMOSFETは、ソース層004とドレイン層005の間の基板表面部にゲートL長方向に平行に複数の溝（トレンチ）008を形成し、そのトレンチ008内にゲート絶縁膜（酸化膜）006を介してゲート電極003を形成することにより同じ素子面積でチャネル幅を増大させるものである（例えば、特許文献1参照）。図２（a）は前記横型トレンチMOSFETの平面図、図２（b）は、図２（a）における2A−2A'の断面図、図２（c）は、図２（a）における2B−2B'の断面図である。
【特許文献１】特許３４０５６８１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術では、トレンチを形成し横型トレンチMOSFETのチャネル幅を増大することができた。しかし、従来の横型トレンチMOSFETでは、ソース層とドレイン層の深さがトレンチの深さに対して浅いため、図２（b）に示すようにトレンチ008底面部のチャネルではソース層004とドレイン層005の間の距離が長いため電流が流れにくく、電流はトレンチ008の表面部とトレンチ側面の一部に集中するため、トレンチ008底部付近に形成されたチャネルは、チャネル幅の増加に反映されない。即ち、MOSFETのチャネルとソース層及びドレイン層との接続面積が小さく、オン抵抗が十分に低減されない。また、電流が一箇所に集中することで発熱し更に電流が劣化すると考えられる。チャネル全域を有効に使うためには埋め込み層などを形成して電子の流れを広げる方法が考えられるが、工程数が増えてしまうという問題がある。
【０００５】
本発明は、上記の問題を解決することを目的とする半導体装置である。
【課題を解決するための手段】
【０００６】
（1）半導体基板表面に形成された第1導電型半導体層と、前記第1導電型半導体層の表面からその途中の深さまで平行に形成されたトレンチと、前記トレンチの両端部付近を除く表面部と前記第1導電型半導体層の表面部に形成されたゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極をマスクとし前記第1導電型半導体層の表面および前記トレンチ内側に第2導電型不純物をイオン注入することで、トレンチ底面より深い位置に形成された第２導電型半導体層を有する半導体装置にした。
（2）オフセット構造を有する（1）に記載の半導体装置にした。
（3）DDD構造を有する（1）に記載の半導体装置にした。
（4）LDMOS構造を有する（1）に記載の半導体装置にした。
（5）（1）から（4）に記載のいずれかの半導体装置の製造方法とした。
【発明の効果】
【０００７】
本発明によれば、素子面積を増大させることや工程数を増やすことなく、トレンチに形成されるチャネルとソース層およびドレイン層の接続面積が大きく、オン抵抗の小さい横型MOSFETを含む半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００８】
発明を実施するための最良の形態を以下の実施例を用いて説明する。
【実施例１】
【０００９】
図1は本発明の第1実施例である。図1（a）は平面図、図1（b）は（a）の線分1A-1A'の断面図、図1（c）は（a）の線分1B-1B'の断面図、図1（d）は（a）の線分1C-1C'の断面図である。この横型トレンチMOSFETは高抵抗半導体基板001の上に第1導電型半導体層例えばP型ウェル層007が形成されている。ここで、半導体基板001をウェル層と同等の不純物濃度にして、ウェル層007を省略することができる。
【００１０】
Ｐ型ウェル層007にその途中の深さまで達するトレンチ008を平行に複数本形成されている。トレンチ008の両端付近を除く表面部に酸化膜006を介してゲート電極003が形成されている。ゲート電極003をマスクとしてウェハ垂直方向に対して角度を保ち、スピンさせながらイオン注入を行うことでＰ型ウェル層007の表面およびトレンチ008内側の側面と底面に第2導電型例えばＮ型不純物が打ち込まれ、図1（b）に示すように第2導電型半導体層であるソース層004およびドレイン層005が形成されている。ソース層004およびドレイン層005がトレンチ008より深く形成されていることにより、図1（c）に示すように電子がチャネル全域に広がって流れ、チャネルを有効に使うことができ、オン抵抗の更なる低減化を実現できる。また、実効的なL長も均一に短くすることができることもオン抵抗の低減化につながる。
【実施例２】
【００１１】
図３は第２実施例である。図３（a）は平面図、図３（b）は（a）の線分3A-3A'の断面図、図３（c）は（a）の線分3B-3B'の断面図である。本実施形態は第1の実施形態の変形構成であり、図３（b）（c）に示すようにいわゆるサイドウォール010を利用し第２導電型のオフセット層009が形成されている。このようにオフセット構造にすることで、第1実施例の効果に加え高耐圧化を図ることができる。
【実施例３】
【００１２】
図４は第３実施例である。図４（a）は平面図、図４（b）は（a）の線分4A-4A'の断面図、図４（c）は（a）の線分4B-4B'の断面図である。本実施形態は第1の実施形態の変形構成であり、いわゆるDDD（Double Diffused Drain）構造である。図４（b）（c）に示すようにドレイン層005側からのみイオン注入を行い熱拡散して、ドレイン層005側に第２導電型高抵抗層002を形成する。その後、ソースおよびドレイン両側004、005にイオン注入を行うことで、ソース層004とドレイン層005を形成する。このような構成にすることで、第1実施例の効果に加え高耐圧化を図ることができる。
【実施例４】
【００１３】
図５は第４実施例である。図５（a）は平面図、図５（b）は（a）の線分5A-5A'の断面図、図５（c）は（a）の線分5B-5B'の断面図である。本実施形態は第1の実施形態の変形構成であり、いわゆるLDMOS(Lateral Double diffused MOS)構造である。図５（b）（c）に示すように、実施例１のＰ型ウェル層007の代わりにＮ型ウェル層012を半導体基板に形成し、トレンチ008形成後に、ソース層004とドレイン層005を形成する前に、トランジスタのチャネルを形成する第１導電型高抵抗層011をソース側からのみイオン注入を行い熱拡散して、ソース側に形成する。このような構成にすることで、第１実施例の効果に加え高耐圧化を図ることができる。
【００１４】
なお、本実施例４において、第２導電型半導体基板を用いる時は、Ｎ型ウェル層012を必ずしも必要としないことは、言うまでもない。
【図面の簡単な説明】
【００１５】
【図１】図１（a）は、本発明の基本構造を示す平面図で、図１（b）は、図1（a）の線分１A−1A'による断面図で、図１（c）は、図1（a）の線分１B−1B'による断面図で、図１（d）は、図1（a）の線分１C−1C'による断面図である。
【図２】図２（a）従来発明の基本構造を示す平面図で、図２（b）は、図２（a）の線分2A−2A'による断面図で、図２（c）は、図２（a）の線分2B−2B'による断面図である。
【図３】図３（a）は、オフセット構造を有する本発明の平面図で、図３（b）は、図３（a）の線分3A−3A'による断面図で、図３（c）は、図３（a）の線分3B−3B'による断面図である。
【図４】図４（a）は、DDD構造を有する本発明の平面図で、図４（b）は、図4（a）の線分4A−4A'による断面図で、図４（c）は、図4（a）の線分4B−4B'による断面図である。
【図５】図５（a）は、LDMOS構造を有する本発明の平面図で、図５（b）は、図５（a）の線分5A−5A'による断面図で、図５（c）は、図５（a）の線分5B−5B'による断である。。
【符号の説明】
【００１６】
001・・・高抵抗半導体基板
002・・・第2導電型高抵抗層
003・・・ゲート電極
004・・・ソース層
005・・・ドレイン層
006・・・ゲート絶縁膜
007・・・Ｐ型ウェル層
008・・・トレンチ
009・・・オフセット層
010・・・サイドウォール
011・・・第1導電型高抵抗層
012・・・Ｎ型ウェル層
【図１】
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【図２】
2006019518.tif 000004
【図３】
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【図４】
2006019518.tif 000006
【図５】
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