(57)【要約】【課題】  ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。【解決手段】  半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。【選択図】  図１
2006173370.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、ホウ素及びリンを含むシリコン層を最下層に有するゲート電極とを備える半導体装置において、
前記シリコン層中のホウ素の最大濃度と最小濃度との比が１００以下であることを特徴とする半導体装置。
【請求項２】
前記シリコン層がｎ型に形成され、且つ前記シリコン層では、単位膜厚あたりのリンのドーズ量と、単位膜厚あたりのホウ素のドーズ量との差が、１×１０20／cm３以上である、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置が、CMOSデバイスとして構成される、請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、シリコン層を最下層に有するゲート電極とを備える半導体装置の製造方法において、
前記半導体基板上に、ゲート絶縁膜及びシリコン層を順次に形成する工程と、
前記シリコン層にホウ素を注入する工程と、
前記シリコン層に注入されたホウ素を熱によって拡散するホウ素拡散・熱処理工程と、
前記シリコン層にリンを注入する工程と、
前記シリコン層に注入されたリンを熱によって拡散するリン拡散・熱処理工程と、
ドライエッチングにより、前記シリコン層をパターニングするパターニング工程と
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、シリコン層を最下層に有するゲート電極とを備える半導体装置の製造方法において、
前記半導体基板上に、ゲート絶縁膜及びシリコン層を順次に形成する工程と、
前記シリコン層にリンを注入する工程と、
前記シリコン層に注入されたリンを熱によって拡散するリン拡散・熱処理工程と、
前記シリコン層にホウ素を注入する工程と、
前記シリコン層に注入されたホウ素を熱によって拡散するホウ素拡散・熱処理工程と、
ドライエッチングにより、前記シリコン層をパターニングするパターニング工程と
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項６】
前記ホウ素拡散・熱処理工程を９００℃以上の温度で行う、請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記リン拡散・熱処理工程を９００℃以上の温度で行う、請求項４〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
前記パターニング工程に先立って、前記シリコン層上に高融点金属を含む層を堆積する工程と、
前記高融点金属を含む層上に、パターニングされた窒化シリコン層を形成する工程とを更に有し、
前記パターニング工程では、前記窒化シリコン層をマスクとして、前記高融点金属を含む層及びシリコン層をパターニングする、請求項４〜７の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、ホウ素及びリンを含むシリコン層を最下層に有するゲート電極を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図１に、ホウ素及びリンを含むシリコン層を最下層に有するゲート電極を備える半導体装置の一例を示す。半導体装置４０は、CMOSデバイスとして構成されるもので、PMOSトランジスタ（以下、PMOSと呼ぶ）のゲートシリコンがｐ型に、NMOSトランジスタ（以下、NMOSと呼ぶ）のゲートシリコンがｎ型にドープされたデュアル・ポリメタル構造のゲート電極を備える。
【０００３】
半導体装置４０はシリコン基板１１を備え、シリコン基板１１の表面には、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する、酸化シリコン（ＳｉＯ２）から成る素子分離領域１２が形成されている。PMOS領域１０Ａ及びNMOS領域１０Ｂにおけるシリコン基板１１の表面近傍には、リンがドープされたｎ型ウェル領域１３、及びホウ素がドープされたｐ型ウェル領域１４がそれぞれ形成されている。また、PMOS領域１０Ａ及びNMOS領域１０Ｂにおけるシリコン基板１１上には、薄い酸窒化シリコンから成るゲート絶縁膜１５が成膜されている。ゲート絶縁膜１５を酸窒化シリコンで構成するのは、ｐ型のゲートシリコンにドープされたホウ素が、拡散によってゲート絶縁膜１５を突き抜けるのを防止するためである。
【０００４】
PMOS領域１０Ａにおいて、ゲート絶縁膜１５上には、順次に積層された、厚さが120ｎｍのｐ型ポリシリコン層１８ａ、窒化タングステン（ＷＮ）層１９、及びタングステン（Ｗ）層２０から成るPMOSのゲート電極１６が形成されている。ｐ型ポリシリコン層１８ａには、ドーズ量が3×1015cm-2のホウ素がドープされている。
【０００５】
NMOS領域１０Ｂにおいて、ゲート絶縁膜１５上には、順次に積層された、厚さが120ｎｍのｎ型ポリシリコン層１８ｂ、窒化タングステン層１９、及びタングステン層２０から成るNMOSのゲート電極１７が形成されている。ｎ型ポリシリコン層１８ｂには、ドーズ量が3×1015cm-2のホウ素、及びドーズ量が4×1015cm-2のリンがそれぞれドープされている。
【０００６】
ゲート電極１６，１７上には窒化シリコン（Ｓｉ３Ｎ４）層２１が形成され、ゲート電極１６，１７及び窒化シリコン層２１の側面に窒化シリコンから成るサイドウォール２２が形成されている。PMOSのゲート電極１６を挟んでｎ型ウェル領域１３の上部には、ｐ型低濃度ソース・ドレイン領域２３が形成され、ｐ型低濃度ソース・ドレイン領域２３を囲んでｐ型高濃度ソース・ドレイン領域２５が形成されている。NMOSのゲート電極１７を挟んでｐ型ウェル領域１４の上部には、ｎ型低濃度ソース・ドレイン領域２４が形成され、ｎ型低濃度ソース・ドレイン領域２４を囲んでｎ型高濃度ソース・ドレイン領域２６が形成されている。
【０００７】
図２（ａ）、（ｂ）、及び、図３（ｃ）、（ｄ）に、上記従来の半導体装置４０を製造する製造方法について、各製造段階を順次に示す。先ず、シリコン基板１１の表面の一部に酸化シリコンから成る素子分離領域１２を形成し、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する。次に、PMOS領域１０Ａ及びNMOS領域１０Ｂにリン及びホウ素をそれぞれ選択的に注入する。引き続き、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させることによって、PMOS領域１０Ａ及びNMOS領域１０Ｂにｎ型ウェル領域１３及びｐ型ウェル領域１４をそれぞれ形成する。更に、素子分離領域１２を覆ってシリコン基板１１上に、薄い酸窒化シリコン膜１５ａを成膜した後、ＣＶＤ法により厚さが120ｎｍのアモルファスシリコン層３１を形成する。
【０００８】
次いで、図２（ａ）に示すように、アモルファスシリコン層３１の表面近傍にドーズ量が3×1015cm-2のホウ素を注入する。次いで、リソグラフィにより、PMOS領域１０Ａを覆い、NMOS領域１０Ｂを露出するレジスト３２を形成する。引き続き、図２（ｂ）に示すように、露出したアモルファスシリコン層３１のNMOS領域１０Ｂの表面近傍にドーズ量が4×1015cm-2のリンを注入する。NMOS領域１０Ｂのアモルファスシリコン層３１に注入されるリン及びホウ素のドーズ量は、一般的に、単位膜厚あたりのリンのドーズ量と、単位膜厚あたりのホウ素のドーズ量との差が1×1020／cm3以上になるようにそれぞれ設定される。
【０００９】
PMOS領域１０Ａでは、ホウ素がドープされることによって、アモルファスシリコン層３１はｐ型に形成され、NMOS領域１０Ｂでは、注入されたホウ素より多量のリンがドープされることによって、アモルファスシリコン層３１はｎ型に形成される。この製造方法では、１回のレジスト３２の形成で、ｐ型及びｎ型のアモルファスシリコン層３１を形成することによって、製造工程を簡素化している。
【００１０】
次いで、基板温度が950℃で約20秒間のアニールを行う。アニールによって、注入したリン及びホウ素を酸窒化シリコン膜１５ａの近傍へ拡散させると共に、これらドーパントを活性化させる。また、アニールによって、アモルファスシリコン層３１を多結晶化させ、PMOS領域１０Ａにｐ型ポリシリコン層１８ａを、NMOS領域１０Ｂにｎ型ポリシリコン層１８ｂをそれぞれ形成する。レジスト３２を除去した後、ＣＶＤ法により、窒化タングステン層１９を形成する。引き続き、スパッタ法によりタングステン層２０を形成した後、ＣＶＤ法により窒化シリコン層２１を形成する（図３（ｃ））。
【００１１】
窒化シリコン層２１をリソグラフィ及びエッチングによりパターニングした後、パターニングされた窒化シリコン層２１をマスクとして、ドライエッチングにより、タングステン層２０、窒化タングステン層１９、ｐ型ポリシリコン層１８ａ、及びｎ型ポリシリコン層１８ｂを更にパターニングする。これによって、PMOS領域１０Ａに、酸窒化シリコン膜１５ａ上に順次に積層されたｐ型ポリシリコン層１８ａ、窒化タングステン層１９、及びタングステン層２０から成るPMOSのゲート電極１６を、NMOS領域１０Ｂに、酸窒化シリコン膜１５ａ上に順次に積層されたｎ型ポリシリコン層１８ｂ、窒化タングステン層１９、及びタングステン層２０から成るNMOSのゲート電極１７をそれぞれ形成する（図３（ｄ））。
【００１２】
次いで、PMOS領域１０Ａの窒化シリコン膜２１をマスクとし、酸窒化シリコン膜１５ａを介して、PMOS領域１０Ａのｎ型ウェル領域１３の上部に選択的にホウ素を注入する。これによって、ゲート電極１６を挟んでｎ型ウェル領域１３の上部にｐ型低濃度ソース・ドレイン領域２３を形成する。引き続き、NMOS領域１０Ｂの窒化シリコン膜２１をマスクとし、酸窒化シリコン膜１５ａを介して、NMOS領域１０Ｂのｎ型ウェル領域１３の上部に選択的にリンを注入する。これによって、ゲート電極１７を挟んでｐ型ウェル領域１４の上部にｎ型低濃度ソース・ドレイン領域２４を形成する。
【００１３】
次いで、ＣＶＤ法により窒化シリコン膜を成膜し、これをエッチバックすることにより、窒化シリコン膜２１及びゲート電極１６，１７の側面に窒化シリコンから成るサイドウォール２２を形成する。更に、露出した酸窒化シリコン膜１５ａを除去することにより、ゲート絶縁膜１５を形成する。
【００１４】
引き続き、PMOS領域１０Ａの窒化シリコン膜２１及びサイドウォール２２をマスクとし、PMOS領域１０Ａのｎ型ウェル領域１３の上部に選択的にホウ素を注入する。これによって、ｐ型低濃度ソース・ドレイン領域２３を囲む、ｐ型高濃度ソース・ドレイン領域２５を形成する。更に、NMOS領域１０Ｂの窒化シリコン膜２１及びサイドウォール２２をマスクとし、NMOS領域１０Ｂのｎ型ウェル領域１３の上部に選択的にリンを注入する。これによって、ｎ型低濃度ソース・ドレイン領域２４を囲む、ｎ型高濃度ソース・ドレイン領域２６を形成する（図１）。その後、公知の方法を用いてコンタクトや配線などを形成することによって、DRAMとして半導体装置４０を完成することが出来る。
【００１５】
デュアル・ポリメタル構造のゲート電極を備える半導体装置については、例えば特許文献１に記載されている。
【特許文献１】特開２００３−３１６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上記半導体装置４０では、PMOSの電流駆動能力が徐々に低下するNBTI（Negative Bias Temperature Instability）劣化が生じる問題がある。NBTI劣化は、PMOSのシリコン基板表面に誘起された正孔がゲート絶縁膜に含まれる窒素にトラップされ、PMOSのしきい値電圧が変動することによって引き起こされる。
【００１７】
NBTI劣化は、ゲート電流を減少させれば抑制できることが知られている。図４に、NBTI劣化の指標となるPMOSにおけるしきい値電圧Ｖｔの変化量とゲート電流との関係を示す。同図において、基板電圧Ｖsub、ソース電圧Ｖｓ、及びドレイン電圧Ｖｇを０Ｖに、ゲート電圧Ｖｇを−４Ｖに設定した状態で、PMOSを1000秒間駆動させた後のしきい値電圧Ｖｔの変化量を示している。
【００１８】
ゲート電極をパターニングする際には、ゲート電流を減少させるために、ドライエッチングの条件を制御することによって、ゲート電極の端部を尖らないように丸く形成している。図５に、ゲート電流におけるゲート電極の端部付近の成分（端部成分）及びゲートの中央付近の成分（中央部成分）と、ゲート電圧との関係を示す。同図中、グラフ（ｉ）が端部成分を、グラフ（ii）が中央部成分をそれぞれ示している。一般的に用いられる０〜−7.5Ｖ程度のゲート電圧において、端部成分が中央部成分よりも遥かに大きな比率を占めていることが判る。従って、上記ゲート電極の端部を丸く形成することによって、ゲート電極の端部への電界集中を緩和し、ゲート電流を効果的に減少させることが出来る。
【００１９】
しかし、半導体装置４０では、ドライエッチングの条件の制御を行っても、NMOSにおいてゲート電極の端部の尖りを十分に抑制できない問題があった。図６に、従来の半導体装置の製造方法と同様に試作した半導体装置の試料について、NMOSのゲート電極近傍の断面を撮影した電子顕微鏡写真を示す。この試料では、ゲート電極を形成した後、窒化シリコン膜を成膜する工程まで製造した。同図中の３つのゲート電極は何れもNMOSのゲート電極を示している。同図より、ゲート電極の端部４１において比較的大きな尖りが形成されていることが判る。NMOSのゲート電極の端部４１が尖ると、NMOSにおいてゲート電流が増加し易くなることによって、CMOSデバイス全体のゲート電流が増加し、PMOSのNBTI劣化が加速する。
【００２０】
本発明は、上記に鑑み、ホウ素及びリンを含むシリコン層を最下層に有するゲート電極を備える半導体装置であって、ゲート電極の端部の尖りを抑制することによってゲート電流の増加を抑制し、これによって、CMOSデバイスのNBTI劣化を抑制できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、本発明に係る半導体装置は、半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、ホウ素及びリンを含むシリコン層を最下層に有するゲート電極とを備える半導体装置において、
前記シリコン層中のホウ素の最大濃度と最小濃度との比が１００以下であることを特徴とする。
【００２２】
また、本発明の第１の視点に係る半導体装置の製造方法は、半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、シリコン層を最下層に有するゲート電極とを備える半導体装置の製造方法において、
前記半導体基板上に、ゲート絶縁膜及びシリコン層を順次に形成する工程と、
前記シリコン層にホウ素を注入する工程と、
前記シリコン層に注入されたホウ素を熱によって拡散するホウ素拡散・熱処理工程と、
前記シリコン層にリンを注入する工程と、
前記シリコン層に注入されたリンを熱によって拡散するリン拡散・熱処理工程と、
ドライエッチングにより、前記シリコン層をパターニングするパターニング工程と
をこの順に有することを特徴とする。
【００２３】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され、シリコン層を最下層に有するゲート電極とを備える半導体装置の製造方法において、
前記半導体基板上に、ゲート絶縁膜及びシリコン層を順次に形成する工程と、
前記シリコン層にリンを注入する工程と、
前記シリコン層に注入されたリンを熱によって拡散するリン拡散・熱処理工程と、
前記シリコン層にホウ素を注入する工程と、
前記シリコン層に注入されたホウ素を熱によって拡散するホウ素拡散・熱処理工程と、
ドライエッチングにより、前記シリコン層をパターニングするパターニング工程と
をこの順に有することを特徴とする。
【発明の効果】
【００２４】
本発明の半導体装置によれば、ホウ素及びリンを含むシリコン層中のホウ素の最大濃度と最小濃度との比が１００以下であることによって、シリコン層中のホウ素の厚み方向に沿った濃度の差を小さくすることが出来る。これによって、ゲート電流の大きな増加を抑制することが出来る程度に、シリコン層の端部の尖りを抑制できる。
【００２５】
前記シリコン層がｎ型に形成され、且つ前記シリコン層で、単位膜厚あたりのリンのドーズ量と、単位膜厚あたりのホウ素のドーズ量との差が、１×１０20／cm３以上である半導体装置では、リンの濃度が特に高いため、シリコン層中のホウ素の厚み方向に沿った濃度の差が大きくなることによって、シリコン層の端部が特に尖り易い。従って、本発明をそのような半導体装置に適用することによって、シリコン層の端部の尖りを効果的に抑制することが出来る。
【００２６】
本発明の好適な実施態様では、前記半導体装置が、CMOSデバイスとして構成されることによって、CMOSデバイスにおけるNBTI劣化を十分に抑制できる。
【００２７】
本発明の第１の視点に係る半導体装置の製造方法によれば、シリコン層中にリンが存在しない状態でホウ素拡散・熱処理を行うので、シリコン層中でホウ素を十分に拡散させることが出来る。本発明の第２の視点に係る半導体装置の製造方法によれば、リン拡散・熱処理によって、シリコン層中で注入されたリンが拡散し、リンの濃度が低下した時点でホウ素拡散・熱処理を行うので、シリコン層中でホウ素を十分に拡散させることが出来る。
【００２８】
本発明に係る半導体装置の製造方法では、前記ホウ素拡散・熱処理工程を９００℃以上の温度で行うことによって、注入したホウ素をシリコン層中で十分に拡散させ、シリコン層中のホウ素の最大濃度と最小濃度との比を１００以下に形成することが出来る。
【００２９】
本発明に係る半導体装置の製造方法では、前記リン拡散・熱処理工程を９００℃以上の温度で行うことによって、注入したリンをシリコン層中で十分に拡散させることが出来る。
【００３０】
本発明の半導体装置の製造方法では、前記パターニング工程に先立って、前記シリコン層上に高融点金属を含む層を堆積する工程と、前記高融点金属を含む層上に、パターニングされた窒化シリコン層を形成する工程とを更に有し、前記パターニング工程では、前記窒化シリコン層をマスクとして、前記高融点金属を含む層及びシリコン層をパターニングするものとすることが出来る。高融点金属を含む層は、例えば高融点金属層や高融点金属シリサイド層である。
【発明を実施するための最良の形態】
【００３１】
本発明者は、本発明に先立って、CMOSデバイスのゲート電流を増加させるNMOSのゲート電極の端部の尖りの原因について研究を行った。その結果、不活性のホウ素及びリンがシリコン中で混在した状態で熱を加えると、リンがホウ素の拡散を抑制することが判った。この場合、従来の半導体装置の製造方法では、リン及びホウ素が混在するｎ型ポリシリコン層１８ｂにおいて、ホウ素がｎ型ポリシリコン層１８ｂの下部まで十分に拡散できずに、ｎ型ポリシリコン層１８ｂの厚み方向でホウ素濃度の差が大きくなる。
【００３２】
図７のグラフ（ｉ）に、図６に示した試料について、ｎ型ポリシリコン層１８ｂの厚み方向に沿って測定した、ホウ素の濃度プロファイルを示す。同グラフにおいて、ホウ素濃度は、ｎ型ポリシリコン層１８ｂの上面から下面に向かって低下している。ｎ型ポリシリコン層１８ｂの上面から深さが100ｎｍ付近の位置で最小となり、酸窒化シリコン膜１５ａの近傍で上昇している。ｎ型ポリシリコン層１８ｂにおいて、ホウ素濃度の最大値と最小値との比は約３００である。酸窒化シリコン膜１５ａの近傍でホウ素濃度が上昇するのはホウ素に特有の現象であって、ホウ素が再分布によって酸窒化シリコン膜１５ａの表面に析出し易いためである。
【００３３】
ところで、不純物がドープされたポリシリコンをドライエッチングする際には、不純物の濃度に応じてエッチレートが変化することが知られている。図８に、Cl2/HBr/O2混合ガスを用いてポリシリコンをドライエッチングする際の、エッチレートとホウ素濃度との関係を示す。ホウ素濃度が高くなるに従い、エッチレートが低くなる。なお、同図のデータは、F. H. Bellによって学会に報告されたものである（JVST B15, 88, 1997）。
【００３４】
ここで、ｎ型ポリシリコン層１８ｂをドライエッチングした際の、ｎ型ポリシリコン層１８ｂの側面形状について考えると、ホウ素濃度が高い部分では、側面エッチングが少ないので太くなり、ホウ素濃度が低い部分では、側面エッチングが多いので細くなる。図７に示したホウ素の濃度プロファイルに即して考察すると、ホウ素濃度の高いｎ型ポリシリコン層１８ｂの上面から、ホウ素濃度が最小となるｎ型ポリシリコン層１８ｂの上面から深さが100ｎｍ付近の位置に向かって、ｎ型ポリシリコン層１８ｂの幅が少しずつ狭くなる。また、酸窒化シリコン膜１５ａとの界面に向かってホウ素濃度が高くなるので、酸窒化シリコン膜１５ａとの界面に向かってｎ型ポリシリコン層１８ｂの幅が太くなる。従って、ｎ型ポリシリコン層１８ｂの側面形状は、図９に模式的に示すように、ゲート電極１７の内側に向かって裾を引いたような形状になり、ゲート電極の端部４１が外側に向かって尖る。
【００３５】
本発明者は、上記の考察に基づき、ｎ型ポリシリコン層の厚み方向に沿ったホウ素濃度の差を減らすことによって、ゲート電極の端部の尖りを抑制し、これによってCMOSデバイスのゲート電流の増加を抑制できるものと考えた。
【００３６】
また、ｎ型ポリシリコン層の厚み方向に沿ったホウ素濃度の差を減らすために、従来の半導体装置の製造方法において、リンの注入に先立つ別のアニールを行うこととした。この場合、リンが存在しない状態でアニールを行うので、ホウ素を十分に拡散させることが出来る。或いはこれに代えて、従来の半導体装置の製造方法とは逆に、リンの注入後にホウ素の注入を行い、且つリン及びホウ素の注入後にそれぞれアニールを行うこととした。この場合、ポリシリコン中で注入されたリンが拡散し、リンの濃度が十分に低下した時点でアニールを行うので、ホウ素を十分に拡散させることが出来る。これらの構成によって、CMOSデバイスのゲート電流の増加を抑制し、NBTI劣化を抑制することとした。
【００３７】
本発明者は、更に研究を進め、従来の半導体装置の製造方法において、ｎ型ポリシリコン層１８ｂに注入されるリンのドーズ量を0〜4×1015（/cm2）の範囲で様々な値に設定し、ｎ型ポリシリコン層１８ｂの厚み方向で測定したホウ素濃度の最大値、最小値、及び、NMOSのゲート電極１７の端部（ｎ型ポリシリコン層１８ｂの端部）の形状を調べる実験を行った。図１０に結果を示す。同図において、グラフ（ｉ）、（ii）はホウ素濃度の最大値及び最小値をそれぞれ示している。
【００３８】
実験の結果、ホウ素濃度の最大値と最小値との比が１００以下では、尖りが十分に抑制された丸いゲート電極１７の端部が観察された。これに対して、上記比が１００を上回ると、ゲート電流の増加を引き起こす恐れがある大きな尖りを有するゲート電極１７の端部が観察された。従って、ｎ型ポリシリコン層１８ｂにおけるホウ素濃度の最大値と最小値との比が１００以下になるように形成することによって、尖りが十分に抑制された丸いゲート電極１７の端部が形成され、CMOSデバイスのゲート電流の増加を抑制できることが判った。
【００３９】
以下に、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。本発明の一実施形態に係る半導体装置１０は、ｎ型ポリシリコン層１８ｂにおけるホウ素の濃度分布、及びNMOSのゲート電極の端部４１の形状が異なることを除いては、図１に示した従来の半導体装置４０と略同様の構成を有している。
【００４０】
半導体装置１０は、CMOSデバイスとして構成され、且つデュアル・ポリメタル構造のゲート電極を備える半導体装置であって、シリコン基板１１を備え、シリコン基板１１の表面には、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する、酸化シリコンから成る素子分離領域１２が形成されている。PMOS領域１０Ａ及びNMOS領域１０Ｂにおけるシリコン基板１１の表面近傍には、リンがドープされたｎ型ウェル領域１３、及びホウ素がドープされたｐ型ウェル領域１４がそれぞれ形成されている。また、PMOS領域１０Ａ及びNMOS領域１０Ｂにおけるシリコン基板１１上には、薄い酸窒化シリコンから成るゲート絶縁膜１５が成膜されている。
【００４１】
PMOS領域１０Ａにおいて、ゲート絶縁膜１５上には、順次に積層された、厚さが120ｎｍのｐ型ポリシリコン層１８ａ、窒化タングステン層１９、及びタングステン層２０から成るPMOSのゲート電極１６が形成されている。ｐ型ポリシリコン層１８ａには、ドーズ量が3×1015cm-2のホウ素がドープされている。
【００４２】
NMOS領域１０Ｂにおいて、ゲート絶縁膜１５上には、順次に積層された、厚さが120ｎｍのｎ型ポリシリコン層１８ｂ、窒化タングステン層１９、及びタングステン層２０から成るNMOSのゲート電極１７が形成されている。ｎ型ポリシリコン層１８ｂには、ドーズ量が3×1015cm-2のホウ素、及びドーズ量が4×1015cm-2のリンがそれぞれドープされている。ｎ型ポリシリコン層１８ｂでは、ホウ素濃度の最大値と最小値との比が約８０である。また、ゲート電極の端部４１は、尖りが十分に抑制された丸い形状に形成されている。
【００４３】
ゲート電極１６，１７上には窒化シリコン層２１が形成され、ゲート電極１６，１７及び窒化シリコン層２１の側面に窒化シリコンから成るサイドウォール２２が形成されている。PMOSのゲート電極１６を挟んでｎ型ウェル領域１３の上部には、ｐ型低濃度ソース・ドレイン領域２３が形成され、ｐ型低濃度ソース・ドレイン領域２３を囲んでｐ型高濃度ソース・ドレイン領域２５が形成されている。NMOSのゲート電極１７を挟んでｐ型ウェル領域１４の上部には、ｎ型低濃度ソース・ドレイン領域２４が形成され、ｎ型低濃度ソース・ドレイン領域２４を囲んでｎ型高濃度ソース・ドレイン領域２６が形成されている。
【００４４】
本実施形態の半導体装置によれば、ゲート電極１７の端部４１が、尖りが抑制された丸い形状に形成されていることによって、CMOSデバイスのゲート電流を抑制して、NBTI劣化が抑制された半導体装置を得ることが出来る。
【００４５】
半導体装置１０の製造に際しては、リンを注入する工程に先立って、ホウ素を拡散する第１のアニールを行うことを除いては、図２（ａ）、（ｂ）、及び、図３（ｃ）、（ｄ）を参照して説明した、従来の半導体装置の製造方法と略同様である。
【００４６】
先ず、シリコン基板１１の表面の一部に酸化シリコンから成る素子分離領域１２を形成し、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する。次に、PMOS領域１０Ａ及びNMOS領域１０Ｂにそれぞれ選択的にリン及びホウ素を注入する。引き続き、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させることによって、PMOS領域１０Ａ及びNMOS領域１０Ｂにｎ型ウェル領域１３及びｐ型ウェル領域１４をそれぞれ形成する。更に、素子分離領域１２を覆ってシリコン基板１１上に、薄い酸窒化シリコン膜１５ａを成膜した後、ＣＶＤ法により厚さが120ｎｍのアモルファスシリコン層３１を形成する。
【００４７】
引き続き、図２（ａ）に示すように、アモルファスシリコン層３１の表面近傍にドーズ量が3×1015cm-2のホウ素を注入する。引き続き、基板温度が950℃で約10秒間の第１のアニールを行うことによって、注入したホウ素を酸窒化シリコン膜１５ａの近傍へ拡散させると共に、活性化させる。また、第１のアニールによって、アモルファスシリコン層３１を多結晶化させ、ポリシリコン層１８を形成する。
【００４８】
次いで、リソグラフィにより、PMOS領域１０Ａを覆い、NMOS領域１０Ｂを露出するレジスト３２を形成する。引き続き、図２（ｂ）に示すように、露出したポリシリコン層１８のNMOS領域１０Ｂの表面近傍にドーズ量が4×1015cm-2のリンを注入する。PMOS領域１０Ａでは、ホウ素が注入されることによって、ポリシリコン層１８がｐ型に形成され、NMOS領域１０Ｂでは、注入されたホウ素より多量のリンが注入されることによって、ポリシリコン層１８がｎ型に形成される。
【００４９】
次いで、基板温度が950℃で約20秒間の第２のアニールを行う。第２のアニールによって、注入されたリンを酸窒化シリコン膜１５ａの近傍へ拡散させると共に、活性化させる。既に拡散させたホウ素は、第２のアニールによって更に拡散する。これによって、PMOS領域１０Ａにｐ型ポリシリコン層１８ａを、NMOS領域１０Ｂにｎ型ポリシリコン層１８ｂをそれぞれ形成する。レジスト３２を除去した後、ＣＶＤ法により、窒化タングステン層１９を形成する。引き続き、スパッタ法によりタングステン層２０を形成した後、ＣＶＤ法により窒化シリコン層２１を形成する（図３（ｃ））。
【００５０】
窒化シリコン層２１をリソグラフィ及びエッチングによりパターニングした後、パターニングされた窒化シリコン層２１をマスクとして、ドライエッチングにより、タングステン層２０、窒化タングステン層１９、ｐ型ポリシリコン層１８ａ、及びｎ型ポリシリコン層１８ｂを更にパターニングする。これによって、PMOS領域１０Ａに、酸窒化シリコン膜１５ａ上に順次に積層されたｐ型ポリシリコン層１８ａ、窒化タングステン層１９、及びタングステン層２０から成るPMOSのゲート電極１６を、NMOS領域１０Ｂに、酸窒化シリコン膜１５ａ上に順次に積層されたｎ型ポリシリコン層１８ｂ、窒化タングステン層１９、及びタングステン層２０から成るNMOSのゲート電極１７をそれぞれ形成する（図３（ｄ））。
【００５１】
次いで、PMOS領域１０Ａのゲート電極１６をマスクとし、酸窒化シリコン膜１５ａを介して、PMOS領域１０Ａのｎ型ウェル領域１３の上部に選択的にホウ素を注入する。これによって、ゲート電極１６両脇のｎ型ウェル領域１３の上部にｐ型低濃度ソース・ドレイン領域２３を形成する。引き続き、NMOS領域１０Ｂのゲート電極１７をマスクとし、酸窒化シリコン膜１５ａを介して、NMOS領域１０Ｂのｎ型ウェル領域１３の上部に選択的にリンを注入する。これによって、ゲート電極１７両脇のｐ型ウェル領域１４の上部にｎ型低濃度ソース・ドレイン領域２４を形成する。
【００５２】
次いで、ＣＶＤ法により窒化シリコン膜を成膜し、これをエッチバックすることにより、窒化シリコン膜２１及びゲート電極１６，１７の側面に窒化シリコンから成るサイドウォール２２を形成する。更に、露出した酸窒化シリコン膜１５ａを除去することにより、ゲート絶縁膜１５を形成する。
【００５３】
引き続き、PMOS領域１０Ａの窒化シリコン膜２１及びサイドウォール２２をマスクとし、PMOS領域１０Ａのｎ型ウェル領域１３の上部に選択的にホウ素を注入する。これによって、ｐ型低濃度ソース・ドレイン領域２３を囲む、ｐ型高濃度ソース・ドレイン領域２５を形成する。更に、NMOS領域１０Ｂの窒化シリコン膜２１及びサイドウォール２２をマスクとし、NMOS領域１０Ｂのｎ型ウェル領域１３の上部に選択的にリンを注入する。これによって、ｎ型低濃度ソース・ドレイン領域２４を囲む、ｎ型高濃度ソース・ドレイン領域２６を形成する（図１）。その後、公知の方法を用いてコンタクトや配線などを形成することによって、DRAMとして半導体装置１０を完成することが出来る。
【００５４】
本実施形態の半導体装置の製造方法によれば、リンの注入に先立つ第１のアニールを行うことによって、NMOS領域１０Ｂのアモルファスシリコン３１の表面近傍に注入されたホウ素を、アモルファスシリコン３１の厚み方向に十分に拡散させることが出来る。従って、ｎ型ポリシリコン層１８ｂの厚み方向のホウ素濃度の差を小さくすることが出来るので、NMOSのゲート電極の端部４１の尖りを、CMOSデバイスのゲート電流が増加しない程度に十分に抑制し、NBTI劣化を抑制することが出来る。
【００５５】
本実施形態の半導体装置の製造方法に従って半導体装置を製造し、ｎ型ポリシリコン層１８ｂにおけるホウ素濃度を測定した。結果を図７のグラフ（ii）に示す。同グラフにおいて、グラフ（ｉ）に示した試料におけるｎ型ポリシリコン層１８ｂのホウ素濃度と比較して、ホウ素濃度が最大となるｎ型ポリシリコン層１８ｂの上面においてその最大値が小さくなると共に、ホウ素濃度が最小となるｎ型ポリシリコン層１８ｂの上面から深さが100ｎｍの付近においてその最小値が大幅に大きくなっている。ｎ型ポリシリコン層１８ｂにおける、ホウ素濃度の最大値と最小値との比は約８０であって、図１０に示したリンがドープされていないｎ型ポリシリコン層１８ｂにおける上記比と略同じ値である。
【００５６】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）、（ｂ）は、図１の半導体装置の製造方法について、製造段階を順次に示す断面図である。
【図３】図３（ｃ）、（ｄ）は、図１の半導体装置の製造方法について、図２に後続する製造段階を順次に示す断面図である。
【図４】しきい値電圧Ｖｔの変化量とゲート電流との関係を示すグラフである。
【図５】ゲート電流における端部成分及び中央部成分と、ゲート電圧との関係を示すグラフである。
【図６】ゲート電極近傍を鉛直方向に破断した断面を撮影した電子顕微鏡写真である。
【図７】ｎ型ポリシリコン層の厚み方向に沿った、ホウ素の濃度プロファイルを示すグラフである。
【図８】ポリシリコンのエッチレートとホウ素濃度との関係を示すグラフである。
【図９】従来の半導体装置におけるゲート電極近傍の断面を模式的に示す断面図である。
【図１０】ホウ素濃度とリンのドーズ量との関係を示すグラフである。
【符号の説明】
【００５８】
１０：半導体装置
１０Ａ：PMOS領域
１０Ｂ：NMOS領域
１１：シリコン基板
１２：素子分離領域
１３：ｎ型ウェル領域
１４：ｐ型ウェル領域
１５：ゲート絶縁膜
１５ａ：酸窒化シリコン膜
１６：（PMOSの）ゲート電極
１７：（NMOSの）ゲート電極
１８：ポリシリコン層
１８ａ：ｐ型ポリシリコン層
１８ｂ：ｎ型ポリシリコン層
１９：窒化タングステン層
２０：タングステン層
２１：窒化シリコン層
２２：サイドウォール
２３：ｐ型低濃度ソース・ドレイン領域
２４：ｎ型低濃度ソース・ドレイン領域
２５：ｐ型高濃度ソース・ドレイン領域
２６：ｎ型高濃度ソース・ドレイン領域
３１：アモルファスシリコン層
３２：レジスト
４１：ゲート電極端部
【図１】
2006173370.tif 000003
【図２】
2006173370.tif 000004
【図３】
2006173370.tif 000005
【図４】
2006173370.tif 000006
【図５】
2006173370.tif 000007
【図６】
2006173370.tif 000008
【図７】
2006173370.tif 000009
【図８】
2006173370.tif 000010
【図９】
2006173370.tif 000011
【図１０】
2006173370.tif 000012