(57)【要約】【課題】半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置およびその製造方法を実現する。【解決手段】半導体基板１内のウェルを上下に分割し、さらに、ｐ形ウェル２ａとｎ形ウェル４ａとの境界を、素子分離領域３ｂの下部にではなく、素子分離領域３ｂの側方にずらして、ｐ形ウェル２ｂの下方に位置せしめる。よって、ｐ形ウェル２ａおよびｐ形活性領域６間の距離Ｄ２が確保されているので両者間を流れるパンチスルー電流が発生しにくく、かつ、ｎ形ウェル４ａおよびｎ形活性領域５間の距離Ｄ１も確保されているので両者間を流れるパンチスルー電流が発生しにくい。【選択図】        図１
2006319092.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する半導体基板と、
前記半導体基板の前記表面に形成された、底部を有する素子分離領域と、
前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、前記半導体基板内に形成された第１導電形の第１ウェルと、
前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記半導体基板内に形成された前記第１導電形の第２ウェルと、
前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、前記半導体基板内に形成された、前記第１導電形とは異なる第２導電形の第３ウェルと、
前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記半導体基板内に形成された前記第２導電形の第４ウェルと
を備え、
前記第１ウェルと前記第３ウェルとは隣接し、
前記第２ウェルと前記第４ウェルとの間には前記素子分離領域が介在し、
前記第１ウェルと前記第２ウェルとは積層し、
前記第３ウェルと前記第４ウェルとは積層し、
前記第１ウェルと前記第３ウェルとの境界は、前記第２ウェルまたは第４ウェルの下方に位置する
半導体装置。
【請求項２】
（ａ）表面を有する半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記表面に、底部を有する素子分離領域を形成する工程と、
（ｃ）フォトリソグラフィ技術および不純物注入技術により、前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、第１導電形の第１ウェルを、前記半導体基板内に形成する工程と、
（ｄ）フォトリソグラフィ技術および不純物注入技術により、前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記第１導電形の第２ウェルを、前記第２ウェルが前記第１ウェルに積層し、かつ、前記素子分離領域に接するように前記半導体基板内に形成する工程と、
（ｅ）フォトリソグラフィ技術および不純物注入技術により、前記素子分離領域の前記底部と略同じ深さから、前記半導体基板のより内奥部にまで、前記第１導電形とは異なる第２導電形の第３ウェルを、前記第３ウェルの側端部が前記第１ウェルの側端部に接するように、前記半導体基板内に形成する工程と、
（ｆ）フォトリソグラフィ技術および不純物注入技術により、前記半導体基板の前記表面から、前記素子分離領域の前記底部と略同じ深さにまで、前記第２導電形の第４ウェルを、前記第４ウェルが前記第３ウェルに積層し、かつ、前記素子分離領域に接するように前記半導体基板内に形成する工程と
を備え、
前記工程（ｃ）および（ｅ）は、互いに接する前記第１および第３ウェルの側端部が前記第２ウェルまたは第４ウェルの下方に位置するように、実行される
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ｃ）において、第１フォトレジストを前記半導体基板の前記表面に形成し、前記第１フォトレジストにパターニングを施した後に、前記第１フォトレジストをマスクとして不純物注入を行うことにより前記第１ウェルを形成して、前記第１フォトレジストを除去し、
前記工程（ｄ）において、第２フォトレジストを前記半導体基板の前記表面に形成し、前記第２フォトレジストにパターニングを施した後に、前記第２フォトレジストをマスクとして不純物注入を行うことにより前記第２ウェルを形成して、前記第２フォトレジストを除去し、
前記工程（ｅ）において、第３フォトレジストを前記半導体基板の前記表面に形成し、前記第３フォトレジストにパターニングを施した後に、前記第３フォトレジストをマスクとして不純物注入を行うことにより前記第３ウェルを形成して、前記第３フォトレジストを除去し、
前記工程（ｆ）において、第４フォトレジストを前記半導体基板の前記表面に形成し、前記第４フォトレジストにパターニングを施した後に、前記第４フォトレジストをマスクとして不純物注入を行うことにより前記第４ウェルを形成して、前記第４フォトレジストを除去する
半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ｃ）において、第１フォトレジストを前記半導体基板の前記表面に形成し、前記第１フォトレジストにパターニングを施した後に、前記第１フォトレジストをマスクとして不純物注入を行うことにより前記第１ウェルを形成し、
前記工程（ｄ）において、前記第１フォトレジストに等方性エッチングを施した後に、前記第１フォトレジストをマスクとして不純物注入を行うことにより前記第２ウェルを形成して、前記第１フォトレジストを除去し、
前記工程（ｆ）において、第２フォトレジストを前記半導体基板の前記表面に形成し、前記第２フォトレジストにパターニングを施した後に、前記第２フォトレジストをマスクとして不純物注入を行うことにより前記第４ウェルを形成し、
前記工程（ｅ）において、前記第２フォトレジストに等方性エッチングを施した後に、前記第２フォトレジストをマスクとして不純物注入を行うことにより前記第３ウェルを形成して、前記第２フォトレジストを除去する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、導電形の異なるウェルを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
下記特許文献１の図５（ｅ）においては、ｎ形ウェル６とｐ形ウェル７とが半導体基板１内に形成されている。そして、両ウェルの境界が素子分離領域５の下部に示されている。
【０００３】
なお、特許文献１以外に、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００４】
【特許文献１】特開平１１−１１１６３９号公報
【特許文献２】特開２００２−１５８２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば上記特許文献１の図６に示されているように、半導体基板１の表面に形成されたソース／ドレイン領域などのｎ形活性領域１２と、ｎ形ウェル６との間において、パンチスルー電流Ｃ１が発生しやすいという問題がある。なお、この活性領域・ウェル間パンチスルー電流の問題は、もちろん導電形をｎからｐに入れ替えても同様に生ずる。
【０００６】
上記特許文献１に記載の技術では、パンチスルー電流発生の抑制を、半導体基板の深さ方向においてウェル内不純物濃度の値を変えることにより図っていた。
【０００７】
しかし、微細化の進む今日においては、素子分離領域の分離幅が狭小化しており、ｎ形ウェルとｐ形ウェルとの境界を、素子分離領域の下部に正確に位置せしめることが困難となっている。すなわち、両ウェルの境界の位置が素子分離領域の下部にではなく、素子分離領域の側方にずれてしまうことがある。
【０００８】
両ウェルの境界の位置が素子分離領域の側方にずれてしまうと、一方の導電形のウェルについては、半導体基板の表面に形成された同じ導電形の活性領域との間の距離が縮小することとなり、再びパンチスルー電流が発生しやすい状況が生じてしまう。
【０００９】
この発明は上記の事情に鑑みてなされたもので、半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、表面を有する半導体基板と、前記半導体基板の前記表面に形成された、底部を有する素子分離領域と、前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、前記半導体基板内に形成された第１導電形の第１ウェルと、前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記半導体基板内に形成された前記第１導電形の第２ウェルと、前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、前記半導体基板内に形成された、前記第１導電形とは異なる第２導電形の第３ウェルと、前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記半導体基板内に形成された前記第２導電形の第４ウェルとを備え、前記第１ウェルと前記第３ウェルとは隣接し、前記第２ウェルと前記第４ウェルとの間には前記素子分離領域が介在し、前記第１ウェルと前記第２ウェルとは積層し、前記第３ウェルと前記第４ウェルとは積層し、前記第１ウェルと前記第３ウェルとの境界は、前記第２ウェルまたは第４ウェルの下方に位置する半導体装置である。
【００１１】
請求項２に記載の発明は、（ａ）表面を有する半導体基板を準備する工程と、（ｂ）前記半導体基板の前記表面に、底部を有する素子分離領域を形成する工程と、（ｃ）フォトリソグラフィ技術および不純物注入技術により、前記素子分離領域の前記底部と略同じ深さから前記半導体基板のより内奥部にまで、第１導電形の第１ウェルを、前記半導体基板内に形成する工程と、（ｄ）フォトリソグラフィ技術および不純物注入技術により、前記半導体基板の前記表面から前記素子分離領域の前記底部と略同じ深さにまで、前記第１導電形の第２ウェルを、前記第２ウェルが前記第１ウェルに積層し、かつ、前記素子分離領域に接するように前記半導体基板内に形成する工程と、（ｅ）フォトリソグラフィ技術および不純物注入技術により、前記素子分離領域の前記底部と略同じ深さから、前記半導体基板のより内奥部にまで、前記第１導電形とは異なる第２導電形の第３ウェルを、前記第３ウェルの側端部が前記第１ウェルの側端部に接するように、前記半導体基板内に形成する工程と、（ｆ）フォトリソグラフィ技術および不純物注入技術により、前記半導体基板の前記表面から、前記素子分離領域の前記底部と略同じ深さにまで、前記第２導電形の第４ウェルを、前記第４ウェルが前記第３ウェルに積層し、かつ、前記素子分離領域に接するように前記半導体基板内に形成する工程とを備え、前記工程（ｃ）および（ｅ）は、互いに接する前記第１および第３ウェルの側端部が前記第２ウェルまたは第４ウェルの下方に位置するように、実行される半導体装置の製造方法である。
【発明の効果】
【００１２】
請求項１に記載の発明によれば、第１ウェルと第３ウェルとの境界は、第２ウェルまたは第４ウェルの下方に位置する。よって、第２ウェルの表面に第２導電形の第１活性領域を形成し、第４ウェルの表面に第１導電形の第２活性領域を形成して、例えば第１ウェルおよび第２活性領域に接地電位を与え、第３ウェルおよび第１活性領域に電源電位を与えた場合であっても、第１ウェルおよび第２活性領域間の距離が確保されているので両者間を流れるパンチスルー電流が発生しにくく、かつ、第３ウェルおよび第１活性領域間の距離が確保されているので両者間を流れるパンチスルー電流が発生しにくい。よって、半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置を実現できる。
【００１３】
請求項２に記載の発明によれば、第１ウェルを半導体基板内に形成し、第３ウェルを、第３ウェルの側端部が第１ウェルの側端部に接するように、半導体基板内に形成する。そして、第１および第３ウェル形成工程は、互いに接する第１および第３ウェルの側端部が第２ウェルまたは第４ウェルの下方に位置するように、実行される。よって、請求項１に記載の半導体装置を製造することができる。これにより、半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
本実施の形態は、半導体基板内のウェルを上下に分割し、さらに、下部のｐ形ウェルとｎ形ウェルとの境界を上部ウェルの下方に位置せしめた半導体装置である。
【００１５】
図１は、本実施の形態に係る半導体装置を示す図である。図１に示すように、この半導体装置は、シリコン基板等の半導体基板１を有している。半導体基板１の表面には、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法やトレンチ分離法により、シリコン酸化膜等で構成される素子分離領域３ａ〜３ｃが形成されている。
【００１６】
半導体基板１内には、素子分離領域３ｂの底部ＢＴと略同じ深さから半導体基板１のより内奥部にまで、ｐ形ウェル２ａが形成されている。また、半導体基板１の表面から素子分離領域３ｂの底部ＢＴと略同じ深さにまで、ｐ形ウェル２ｂが形成されている。
【００１７】
また、半導体基板１内には、素子分離領域３ｂの底部ＢＴと略同じ深さから半導体基板１のより内奥部にまで、ｎ形ウェル４ａも形成されている。そして、半導体基板１の表面から素子分離領域３ｂの底部ＢＴと略同じ深さにまで、ｎ形ウェル４ｂも形成されている。
【００１８】
ｐ形ウェル２ａとｎ形ウェル４ａとは隣接し、また、ｐ形ウェル２ｂとｎ形ウェル４ｂとの間には素子分離領域３ｂが介在している。そして、ｐ形ウェル２ａとｐ形ウェル２ｂとは積層し、ｎ形ウェル４ａとｎ形ウェル４ｂとは積層している。すなわち、本実施の形態においては、ｐ形ウェルが上下に分割されてｐ形ウェル２ａおよびｐ形ウェル２ｂとなっており、ｎ形ウェルが上下に分割されてｎ形ウェル４ａおよびｎ形ウェル４ｂとなっている、と見ることができる。
【００１９】
ｐ形ウェル２ａとｎ形ウェル４ａとの境界は、ｐ形ウェル２ｂの下方に位置する。より具体的には、ｐ形ウェル２ａとｎ形ウェル４ａとの境界は、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄａだけｐ形ウェル２ｂの側にずれている。
【００２０】
なお、ｎ形ウェル４ｂと素子分離領域３ｂとの接触面の下方には、ｐ形ウェル２ｂの形成時に生じた、余剰のｐ形領域２ｃが存在する。ｐ形領域２ｃは、ラインＬ１から見てｎ形ウェル４ｂ側の距離Ｄｂのところまで形成されている。このｐ形領域２ｃとｐ形ウェル２ｂとは、素子分離領域３ｂにより絶縁されている。
【００２１】
ｐ形ウェル２ｂの表面には、図示せぬＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソース／ドレイン領域として機能するｎ形活性領域５が形成されている。また、ｎ形ウェル４ｂの表面には、図示せぬ他のＭＯＳＦＥＴのソース／ドレイン領域として機能するｐ形活性領域６が形成されている。
【００２２】
ｎ形活性領域５およびｎ形ウェル４ａにはともに電源電位ＶＤＤが与えられ、ｐ形活性領域６およびｐ形ウェル２ａにはともに接地電位ＧＮＤが与えられている。
【００２３】
本実施の形態に係る半導体装置の効果について、以下に説明する。図１の半導体装置では、ｐ形ウェル２ａとｎ形ウェル４ａとの境界をｐ形ウェル２ｂの下方に位置せしめている。これにより、ｐ形活性領域６とｐ形ウェル２ａとの間の距離Ｄ２が大きなものとなる。このように、距離Ｄ２が大きければ、ｐ形活性領域６とｐ形ウェル２ａとの間でパンチスルー電流が発生しにくい。
【００２４】
また、ｎ形活性領域５とｎ形ウェル４ａとの間の距離Ｄ１についても、大きく縮小化されてしまうことがない。このことについて、ウェルを上下に分割しない、図２に示す従来の半導体装置の構造と比較して説明する。
【００２５】
図２の半導体装置においては、ｐ形ウェル２およびｎ型ウェル４が、半導体基板１の表面からその内奥部にまで分割されることなく、ひとつながりに形成されている。そして、ｐ形ウェル２とｎ型ウェル４との境界は、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄａだけｐ形ウェル２の側にずれている。
【００２６】
図２の半導体装置の場合も、ｐ形活性領域６とｐ形ウェル２との間の距離Ｄ２は大きい。一方、ｎ形活性領域５とｎ形ウェル４との間の距離Ｄ３は、ｎ型ウェル４が、素子分離領域３ｂを超えてｐ形ウェル２の側に入り込んでしまっているために、小さなものとなっている。
【００２７】
図１の半導体装置におけるｎ形活性領域５とｎ形ウェル４ａとの間の距離Ｄ１は、図２の半導体装置におけるｎ形活性領域５とｎ形ウェル４との間の距離Ｄ３に比べて、縮小化の度合いが少ない。よって、ｎ形ウェル４ａおよびｎ形活性領域５間の距離が確保され、ｎ形活性領域５とｎ形ウェル４ａとの間でパンチスルー電流が発生しにくい。
【００２８】
すなわち、本実施の形態に係る半導体装置によれば、ｐ形ウェル２ａとｎ形ウェル４ａとの境界を、素子分離領域３ｂの下部にではなく、あえて、素子分離領域３ｂの側方にずらして、ｐ形ウェル２ｂの下方に位置せしめている。よって、ｐ形ウェル２ｂの表面にｎ形活性領域５を形成し、ｎ形ウェル４ｂの表面にｐ形活性領域６を形成して、ｐ形ウェル２ａおよびｐ形活性領域６に接地電位ＧＮＤを与え、ｎ形ウェル４ａおよびｎ形活性領域５に電源電位ＶＤＤを与えた場合であっても、ｐ形ウェル２ａおよびｐ形活性領域６間の距離Ｄ２が確保されているので両者間を流れるパンチスルー電流が発生しにくく、かつ、ｎ形ウェル４ａおよびｎ形活性領域５間の距離Ｄ１も確保されているので両者間を流れるパンチスルー電流が発生しにくい。よって、半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置を実現できる。
【００２９】
なお、図３は、本実施の形態に係る半導体装置の他の例である。図３においては、素子分離領域３ｂの底部ＢＴと略同じ深さから半導体基板１のより内奥部にまで、ｐ形ウェル２１ａが形成されている。また、半導体基板１の表面から素子分離領域３ｂの底部ＢＴと略同じ深さにまで、ｐ形ウェル２１ｂが形成されている。
【００３０】
また、半導体基板１内には、素子分離領域３ｂの底部ＢＴと略同じ深さから半導体基板１のより内奥部にまで、ｎ形ウェル４１ａも形成されている。そして、半導体基板１の表面から素子分離領域３ｂの底部ＢＴと略同じ深さにまで、ｎ形ウェル４１ｂも形成されている。
【００３１】
ｐ形ウェル２１ａとｎ形ウェル４１ａとは隣接し、また、ｐ形ウェル２１ｂとｎ形ウェル４１ｂとの間には素子分離領域３ｂが介在している。そして、ｐ形ウェル２１ａとｐ形ウェル２１ｂとは積層し、ｎ形ウェル４１ａとｎ形ウェル４１ｂとは積層している。
【００３２】
ｐ形ウェル２１ａとｎ形ウェル４１ａとの境界は、ｐ形ウェル２１ｂの下方にではなく、ｎ形ウェル４１ｂの下方に位置している。より具体的には、ｐ形ウェル２１ａとｎ形ウェル４１ａとの境界は、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄｄだけｎ形ウェル４１ｂの側にずれている。
【００３３】
なお、ｐ形ウェル２１ｂと素子分離領域３ｂとの接触面の下方には、ｎ形ウェル４１ｂの形成時に生じた、余剰のｎ形領域４１ｃが存在する。ｎ形領域４１ｃは、ラインＬ１から見てｐ形ウェル２１ｂ側の距離Ｄｃのところまで形成されている。このｎ形領域４１ｃとｎ形ウェル４１ｂとは、素子分離領域３ｂにより絶縁されている。
【００３４】
この図３の半導体装置の構成においても、図１の場合と同様に、ｐ形ウェル２１ａおよびｐ形活性領域６間の距離が確保されているので両者間を流れるパンチスルー電流が発生しにくく、かつ、ｎ形ウェル４１ａおよびｎ形活性領域５間の距離も確保されているので両者間を流れるパンチスルー電流が発生しにくい、との効果がある。
【００３５】
＜実施の形態２＞
本実施の形態は、フォトリソグラフィ技術および不純物注入技術を用いた、実施の形態１に係る半導体装置の製造方法である。図４〜図１７は、図１の半導体装置の製造方法の各工程を示す図である。
【００３６】
まず、図４に示すように、シリコン基板等の半導体基板１を準備し、その表面に素子分離領域３ａ〜３ｃを形成する。素子分離領域３ａ〜３ｃの形成にあたっては、例えばトレンチ分離法を採用すればよい。すなわち、フォトリソグラフィ技術およびエッチング技術により、半導体基板１の表面にトレンチを形成し、そのトレンチ内を埋め込むように半導体基板１の表面にシリコン酸化膜等を形成して、シリコン酸化膜等にＣＭＰ（Chemical Mechanical Polishing）処理を施せばよい。
【００３７】
なお、素子分離領域３ａ〜３ｃの分離深さＤＰ１は例えば３００ｎｍとし、素子分離領域３ｂの分離幅ＷＤ１は例えば１５０ｎｍ、素子分離領域３ｂの底部の幅ＷＤ２は例えば８０ｎｍとすればよい。
【００３８】
次に、図５に示すように、半導体基板１の表面にフォトレジストＰＲ１を形成し、フォトレジストＰＲ１にｐ形ウェル２ａ形成用のパターニングを施す。このパターニングにおいては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄａ（例えば４０ｎｍ）だけ、ｐ形ウェル２ａ形成予定領域の側に開口部端面がずれるようにする。
【００３９】
次に、図６に示すように、フォトレジストＰＲ１をマスクとしてホウ素イオン等の不純物の注入ＩＰ１を行い、素子分離領域３ｂの底部と略同じ深さから半導体基板１のより内奥部にまで、ｐ形ウェル２ａを、その側端部が、次に形成するｐ形ウェル２ｂの下方に位置するように、半導体基板１内に形成する。そして、図７に示すように、フォトレジストＰＲ１を除去する。
【００４０】
次に、図８に示すように、半導体基板１の表面にフォトレジストＰＲ２を形成し、フォトレジストＰＲ２にｐ形ウェル２ｂ形成用のパターニングを施す。このパターニングにおいては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄｂ（例えば４０ｎｍ）だけ、ｎ形ウェル４ａ形成予定領域の側に開口部端面がずれるようにする。
【００４１】
次に、図９に示すように、フォトレジストＰＲ２をマスクとしてホウ素イオン等の不純物の注入ＩＰ２を行い、半導体基板１の表面から素子分離領域３ｂの底部と略同じ深さにまで、ｐ形ウェル２ｂを、ｐ形ウェル２ｂがｐ形ウェル２ａに積層し、かつ、素子分離領域３ｂに接するように半導体基板１内に形成する。なお、このとき、余剰のｐ形領域２ｃが、ｎ形ウェル４ａ形成予定領域の側に形成される。そして、図１０に示すように、フォトレジストＰＲ２を除去する。
【００４２】
次に、図１１に示すように、半導体基板１の表面にフォトレジストＰＲ３を形成し、フォトレジストＰＲ３にｎ形ウェル４ａ形成用のパターニングを施す。このパターニングにおいては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄａ（例えば４０ｎｍ）だけ、ｐ形ウェル２ａ形成領域の側に開口部端面がずれるようにする。
【００４３】
次に、図１２に示すように、フォトレジストＰＲ３をマスクとしてリンイオン等の不純物の注入ＩＰ３を行い、素子分離領域３ｂの底部と略同じ深さから半導体基板１のより内奥部にまで、ｎ形ウェル４ａを、その側端部がｐ形ウェル２ａの側端部に接するように、半導体基板１内に形成する。そして、図１３に示すように、フォトレジストＰＲ３を除去する。
【００４４】
次に、図１４に示すように、半導体基板１の表面にフォトレジストＰＲ４を形成し、フォトレジストＰＲ４にｎ形ウェル４ｂ形成用のパターニングを施す。このパターニングにおいては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄｂ（例えば４０ｎｍ）だけ、ｎ形ウェル４ａ形成領域の側に開口部端面がずれるようにする。
【００４５】
次に、図１５に示すように、フォトレジストＰＲ４をマスクとしてリンイオン等の不純物の注入ＩＰ４を行い、半導体基板１の表面から素子分離領域３ｂの底部と略同じ深さにまで、ｎ形ウェル４ｂを、ｎ形ウェル４ｂがｎ形ウェル４ａに積層し、かつ、素子分離領域３ｂに接するように半導体基板１内に形成する。そして、図１６に示すように、フォトレジストＰＲ４を除去する。
【００４６】
続いて、図１７に示すように、フォトリソグラフィ技術および不純物注入技術を用いて、ｎ形活性領域５およびｐ形活性領域６をそれぞれ形成する。ｎ形活性領域５の形成にはリンイオン等の不純物の注入を行えばよく、ｐ形活性領域６の形成にはホウ素イオン等の不純物の注入を行えばよい。
【００４７】
なお、図３の半導体装置の製造を行うには、上記フォトレジストＰＲ１〜ＰＲ４の開口部端面の位置を適宜変更すればよい。これにより、図３におけるｐ形ウェル２１ａとｎ形ウェル４１ａとの境界を、ｐ形ウェル２１ｂの下方にではなく、ｎ形ウェル４１ｂの下方に位置せしめることができる。
【００４８】
本実施の形態によれば、ｐ形ウェル２ａまたは２１ａを半導体基板１内に形成し、ｎ形ウェル４ａまたは４１ａを、ｎ形ウェル４ａまたは４１ａの側端部がｐ形ウェル２ａまたは２１ａの側端部に接するように、半導体基板１内に形成する。そして、ｐ形ウェル２ａまたは２１ａの形成工程、および、ｎ形ウェル４ａまたは４１ａの形成工程は、互いに隣接するｐ形ウェル２ａおよびｎ形ウェル４ａの各側端部、または、互いに隣接するｐ形ウェル２１ａおよびｎ形ウェル４１ａの各側端部がｐ形ウェル２ｂまたはｎ形ウェル４１ｂの下方に位置するように、実行される。
【００４９】
よって、実施の形態１に係る半導体装置を製造することができる。これにより、半導体基板の表面に形成された活性領域と半導体基板内のウェルとの間のパンチスルー電流の発生を抑制可能な半導体装置を実現できる。
【００５０】
また、本実施の形態によれば、ｐ形ウェル２ａ，２ｂ，２１ａ，２１ｂおよびｎ形ウェル４ａ，４ｂ，４１ａ，４１ｂの各々の形成において、フォトレジストＰＲ１〜ＰＲ４を形成する。よって、各ウェルの形成領域を自在に設定することができる。
【００５１】
＜実施の形態３＞
本実施の形態は、実施の形態２に係る半導体装置の製造方法の変形例であって、製造工程の簡素化を図るものである。
【００５２】
まず、実施の形態２の場合と同様、図４〜図６の工程を行って、ｐ形ウェル２ａを形成する。
【００５３】
次に、フォトレジストＰＲ１を除去せずに残したまま、ドライエッチング等の等方性エッチングを短時間、フォトレジストＰＲ１に施す。これにより、図１８にフォトレジストＰＲ１ａとして示すように、フォトレジストＰＲ１が収縮する。この収縮においては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄｂ（例えば４０ｎｍ）だけ、ｎ形ウェル４ａ形成予定領域の側に開口部端面がずれるようにする。
【００５４】
次に、図１９に示すように、フォトレジストＰＲ１ａをマスクとしてホウ素イオン等の不純物の注入ＩＰ２を行い、半導体基板１の表面から素子分離領域３ｂの底部と略同じ深さにまで、ｐ形ウェル２ｂを、ｐ形ウェル２ｂがｐ形ウェル２ａに積層し、かつ、素子分離領域３ｂに接するように半導体基板１内に形成する。なお、このとき、余剰のｐ形領域２ｃが、ｎ形ウェル４ａ形成予定領域の側に形成される。そして、図２０に示すように、フォトレジストＰＲ１ａを除去する。
【００５５】
次に、図２１に示すように、半導体基板１の表面にフォトレジストＰＲ４を形成し、フォトレジストＰＲ４にｎ形ウェル４ｂ形成用のパターニングを施す。このパターニングにおいては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄｂ（例えば４０ｎｍ）だけ、ｎ形ウェル４ａ形成予定領域の側に開口部端面がずれるようにする。
【００５６】
次に、図２２に示すように、フォトレジストＰＲ４をマスクとしてリンイオン等の不純物の注入ＩＰ４を行い、半導体基板１の表面から素子分離領域３ｂの底部と略同じ深さにまで、ｎ形ウェル４ｂを、ｎ形ウェル４ｂが後に形成するｎ形ウェル４ａに積層し、かつ、素子分離領域３ｂに接するように半導体基板１内に形成する。
【００５７】
次に、フォトレジストＰＲ４を除去せずに残したまま、ドライエッチング等の等方性エッチングを短時間、フォトレジストＰＲ４に施す。これにより、図２３にフォトレジストＰＲ４ａとして示すように、フォトレジストＰＲ４が収縮する。この収縮においては、素子分離領域３ｂの分離幅を等分するラインＬ１から見て距離Ｄａ（例えば４０ｎｍ）だけ、ｐ形ウェル２ａ形成領域の側に開口部端面がずれるようにする。
【００５８】
次に、図２４に示すように、フォトレジストＰＲ４ａをマスクとしてリンイオン等の不純物の注入ＩＰ３を行い、素子分離領域３ｂの底部と略同じ深さから半導体基板１のより内奥部にまで、ｎ形ウェル４ａを、その側端部がｐ形ウェル２ａの側端部に接するように、半導体基板１内に形成する。そして、フォトレジストＰＲ４ａを除去し、この後、図１７の場合と同様に、フォトリソグラフィ技術および不純物注入技術を用いて、ｎ形活性領域５およびｐ形活性領域６をそれぞれ形成する。
【００５９】
なお、上記は図１の半導体装置の製造を行う場合の説明であるが、図３の半導体装置の製造を行うには、上記図４〜図６、図１８〜図２４中の、ｐ形ウェル２ａをｎ形ウェル４１ａと、ｐ形ウェル２ｂをｎ形ウェル４１ｂと、ｎ形ウェル４ａをｐ形ウェル２１ａと、ｎ形ウェル４ｂをｐ形ウェル２１ｂと、それぞれ読み替え、リンイオンとホウ素イオンとを入れ替えて、各工程を行えばよい。これにより、図３におけるｐ形ウェル２１ａとｎ形ウェル４１ａとの境界を、ｐ形ウェル２１ｂの下方にではなく、ｎ形ウェル４１ｂの下方に位置せしめることができる。
【００６０】
本実施の形態によれば、ｐ形ウェル２ａまたはｎ形ウェル４１ａの形成に用いたフォトレジストＰＲ１に等方性エッチングを施して、エッチング後のフォトレジストＰＲ１ａをマスクとして不純物注入ＩＰ２を行うことによりｐ形ウェル２ｂまたはｎ形ウェル４１ｂを形成する。また、ｎ形ウェル４ｂまたはｐ形ウェル２１ｂの形成に用いたフォトレジストＰＲ４に等方性エッチングを施して、エッチング後のフォトレジストＰＲ４ａをマスクとして不純物注入ＩＰ３を行うことによりｎ形ウェル４ａまたはｐ形ウェル２１ａを形成する。よって、ｐ形ウェル２ａ，２ｂ，２１ａ，２１ｂおよびｎ形ウェル４ａ，４ｂ，４１ａ，４１ｂのそれぞれに応じてフォトレジストを形成する必要が無く、製造工程の簡素化が図れる。
【図面の簡単な説明】
【００６１】
【図１】実施の形態１に係る半導体装置を示す図である。
【図２】ウェルを上下に分割しない従来の半導体装置を示す図である。
【図３】実施の形態１に係る半導体装置の他の例を示す図である。
【図４】実施の形態２に係る半導体装置の製造方法を示す図である。
【図５】実施の形態２に係る半導体装置の製造方法を示す図である。
【図６】実施の形態２に係る半導体装置の製造方法を示す図である。
【図７】実施の形態２に係る半導体装置の製造方法を示す図である。
【図８】実施の形態２に係る半導体装置の製造方法を示す図である。
【図９】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１０】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１２】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１３】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１４】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１５】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す図である。
【図１８】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１９】実施の形態３に係る半導体装置の製造方法を示す図である。
【図２０】実施の形態３に係る半導体装置の製造方法を示す図である。
【図２１】実施の形態３に係る半導体装置の製造方法を示す図である。
【図２２】実施の形態３に係る半導体装置の製造方法を示す図である。
【図２３】実施の形態３に係る半導体装置の製造方法を示す図である。
【図２４】実施の形態３に係る半導体装置の製造方法を示す図である。
【符号の説明】
【００６２】
１  半導体基板、２ａ，２ｂ，２１ａ，２１ｂ  ｐ形ウェル、３ａ〜３ｃ  素子分離領域、４ａ，４ｂ，４１ａ，４１ｂ  ｎ形ウェル、５  ｎ形活性領域、６  ｐ形活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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