(57)【要約】【課題】  シリサイド膜の底面とｐｎ接合界面との間の距離を広く保つことが可能であり、しかも制御性よく半導体装置を製造することが可能な製造方法を提供する。【解決手段】  第１導電型の半導体領域８１上に形成された第２導電型の半導体領域８７上に第１のシリサイド膜８９を形成する工程と、第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜９０を塗布によって形成する工程と、熱処理により第１のシリサイド膜に含まれる金属とシリコン化合物膜に含まれるシリコンとを反応させて第２のシリサイド膜９１を形成する工程とを備える。【選択図】      図１２
2006319365.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域上に形成された第２導電型の半導体領域上に第１のシリサイド膜を形成する工程と、
前記第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を塗布によって形成する工程と、
熱処理により前記第１のシリサイド膜に含まれる金属と前記シリコン化合物膜に含まれるシリコンとを反応させて第２のシリサイド膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＩＳトランジスタのソース・ドレイン領域の露出面を含む素子形成面上に金属膜を形成する工程と、
熱処理により前記金属膜に含まれる金属と前記ソース・ドレイン領域に含まれるシリコンとを反応させて、前記ソース・ドレイン領域の露出面に対して自己整合的に第１のシリサイド膜を形成する工程と、
前記第１のシリサイド膜を含む素子形成面上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を塗布によって形成する工程と、
熱処理により前記第１のシリサイド膜に含まれる金属と前記シリコン化合物膜に含まれるシリコンとを反応させて、前記ソース・ドレイン領域の露出面に対して自己整合的に第２のシリサイド膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２のシリサイド膜は、前記第１のシリサイド膜を上方に移動させたものである
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリサイド膜を形成する工程は、前記第１のシリサイド膜をシリコンの比率が第１のシリサイド膜よりも高い第２のシリサイド膜に変換する工程である
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記金属は、IVａ族、 Vａ族、VIａ族及び VIII族のなかから選択された金属である
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にシリサイド膜の形成方法に関する。
【背景技術】
【０００２】
近年の半導体素子、特にロジック系のシリコン半導体素子において、寄生抵抗を低減するための技術として、サリサイド（SALICIDE : Self-aligned Silicide）プロセスが広く用いられている。このサリサイドプロセスは、ゲート電極及びソース・ドレイン領域に自己整合的にシリサイドを形成するものである。
【０００３】
しかし、近年の半導体素子の微細化に伴い、ソース・ドレイン拡散層の深さがしだいに浅くなってきた結果、以下に述べるような問題が顕在化するようになってきている。
【０００４】
サリサイドプロセス等の寄生抵抗低減プロセスに求められるスペックの一つとして、ゲート電極のシート抵抗値があるが、この抵抗値は微細化が進んでもほぼ同じ値に保つことが要求されている。ゲート電極上に貼りつけるシリサイド膜のシート抵抗値を一定に保つためには、シリサイドの膜厚を一定に保つ必要がある。一方で、ソース・ドレイン拡散層の深さは、微細化の進行に伴ってしだいに浅くなっていくため、同じ膜厚のシリサイド膜を貼りつけた場合には、シリサイド膜の底面とソース・ドレイン拡散層の底面（ｐｎ接合面）との間の距離はしだいに狭くなっていく。すなわち、従来の一般的なサリサイドプロセスでは、ソース・ドレイン拡散層のシリコンと金属とを反応させてシリサイドを形成することから、もともとのソース・ドレイン拡散層の上面（シリコン基板の上面）よりも下方にもシリサイドが形成されるため、ソース・ドレイン拡散層の深さが浅くなるにしたがって、シリサイド膜の底面とソース・ドレイン拡散層の底面との間の距離が狭くなっていく。
【０００５】
このように、シリサイド膜の底面とソース・ドレイン拡散層のｐｎ接合面との間の距離が狭くなってくると、ソース・ドレイン拡散層における接合リーク電流が増大してしまうという問題が発生し、半導体装置の特性や信頼性を著しく悪化させることになる。
【０００６】
このような問題を解決するため、シリコンの選択成長技術を用いたエレベーテド・ソース・ドレイン構造も提案されている。このエレベーテド・ソース・ドレイン構造では、シリコンの露出面上（ポリシリコンゲート電極上及びソース・ドレイン拡散層上）にシリコン膜を選択成長させ、選択成長したシリコン膜と金属とを反応させてシリサイドが形成される。そのため、通常のサリサイドプロセスの場合に比べて、シリサイド膜の底面とソース・ドレイン拡散層の底面との距離を大きく取ることが可能である。
【０００７】
しかしながら、このようなシリコンの選択成長を用いる技術は、成長させるシリコン膜の膜厚を制御することが困難であるという問題や、完全な選択成長ができずに、素子分離絶縁膜等の絶縁膜上にもシリコンが成長してしまい、短絡不良が発生してしまうという問題がある。また、選択成長がなされるシリコン表面にわずかでも自然酸化膜等のシリコン酸化膜が存在する場合には、シリコンの成長ができなくなってしまうため、ＣＶＤ装置中での高温（８５０℃以上）の水素アニール等によってシリコン酸化膜の除去を行う必要がある。そのため、微細トランジスタのソース・ドレイン・エクステンション拡散層を広げてしまい、素子特性を劣化させてしまうという問題も発生する。
【０００８】
このように、寄生抵抗を低減するための技術として、ゲート電極上及びソース・ドレイン拡散層上に自己整合的にシリサイドを形成するサリサイドプロセスがあるが、通常のサリサイドプロセスでは、ソース・ドレイン拡散層の深さが浅くなるにしたがって、シリサイド膜の底面とソース・ドレイン拡散層の底面（ｐｎ接合面）との距離が狭くなり、その結果、ソース・ドレイン拡散層の接合リーク電流が増大し、半導体装置の特性や信頼性が悪化するという問題があった。
【０００９】
このような問題を解決するため、シリコンの選択成長を用いたエレベーテド・ソース・ドレイン構造も提案されているが、選択成長させるシリコン膜の膜厚制御や、シリコン領域上にのみシリコン膜を選択成長させるための制御が困難であり、やはり特性や信頼性に優れた半導体装置を得ることが困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来の課題に対してなされたものであり、シリサイド膜の底面とソース・ドレイン拡散層等におけるｐｎ接合界面との間の距離を広く保つことが可能であり、しかも制御性よく特性や信頼性に優れた半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に形成された第２導電型の半導体領域上に金属膜を形成する工程と、前記金属膜上に非晶質シリコン膜を形成する工程と、熱処理により前記金属膜に含まれる金属と前記非晶質シリコン膜に含まれるシリコンとを反応させてシリサイド膜を形成する工程と、を備えたことを特徴とする。
【００１２】
本発明では、半導体領域（単結晶シリコン領域）上に金属膜を、該金属膜上に非晶質シリコン膜を形成し、その後、熱処理によってシリサイド膜を形成している。非晶質シリコンは、単結晶シリコンに比べて、シリコン原子の結合力が弱く反応性が高い等の理由から、熱処理によるシリサイド化反応は、非晶質シリコン膜と金属膜との間で優先的に起こる。したがって、シリサイド化反応において、第２導電型の半導体領域がほとんど浸食されることなく、シリサイド膜を形成することができ、第１導電型の半導体領域と第２導電型の半導体領域とのｐｎ接合界面とシリサイド膜底面との距離を広く保つことが可能となる。
【００１３】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に形成された第２導電型の半導体領域上に第１のシリサイド膜を形成する工程と、前記第１のシリサイド膜上に非晶質シリコン膜を形成する工程と、熱処理により前記第１のシリサイド膜に含まれる金属と前記非晶質シリコン膜に含まれるシリコンとを反応させて第２のシリサイド膜を形成する工程と、を備えたことを特徴とする。
【００１４】
本発明では、半導体領域（単結晶シリコン領域）上に第１のシリサイド膜を、該第１のシリサイド膜上に非晶質シリコン膜を形成し、その後、熱処理によって第２のシリサイド膜を形成している。したがって、上述したのと同様の理由により、熱処理によるシリサイド化反応は、非晶質シリコン膜と第１のシリサイド膜との間で優先的に起こる。したがって、上述したのと同様の理由により、第１導電型の半導体領域と第２導電型の半導体領域とのｐｎ接合界面とシリサイド膜底面との距離を広く保つことが可能となる。
【００１５】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に形成された第２導電型の半導体領域上に金属膜を形成する工程と、前記金属膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を形成する工程と、熱処理により前記金属膜に含まれる金属と前記シリコン化合物膜に含まれるシリコンとを反応させてシリサイド膜を形成する工程と、を備えたことを特徴とする
本発明では、半導体領域（単結晶シリコン領域）上に金属膜を、該金属膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を形成し、その後、熱処理によってシリサイド膜を形成している。前記シリコン化合物膜は、単結晶シリコンに比べて、シリコン原子の結合力が弱く反応性が高く、さらに密度も低いため、熱処理によるシリサイド化反応は、シリコン化合物膜と金属膜との間で優先的に起こる。したがって、シリサイド化反応において、第２導電型の半導体領域がほとんど浸食されることなく、シリサイド膜を形成することができ、第１導電型の半導体領域と第２導電型の半導体領域とのｐｎ接合界面とシリサイド膜底面との距離を広く保つことが可能となる。
【００１６】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に形成された第２導電型の半導体領域上に第１のシリサイド膜を形成する工程と、前記第１のシリサイド膜上に（Ｓｉ−Ｈ）基を含むシリコン化合物膜を形成する工程と、熱処理により前記第１のシリサイド膜に含まれる金属と前記シリコン化合物膜に含まれるシリコンとを反応させて第２のシリサイド膜を形成する工程と、を備えたことを特徴とする。
【００１７】
本発明では、半導体領域（単結晶シリコン領域）上に第１のシリサイド膜を、該第１のシリサイド膜上にシリコン化合物膜を形成し、その後、熱処理によって第２のシリサイド膜を形成している。したがって、上述したのと同様の理由により、熱処理によるシリサイド化反応は、シリコン化合物膜と第１のシリサイド膜との間で優先的に起こる。したがって、上述したのと同様の理由により、第１導電型の半導体領域と第２導電型の半導体領域とのｐｎ接合界面とシリサイド膜底面との距離を広く保つことが可能となる。
【００１８】
以上のように、上述した本発明の半導体装置の各製造方法によれば、第１導電型の半導体領域と第２導電型の半導体領域とのｐｎ接合界面とシリサイド膜底面との距離を広く保つことができるため、接合リーク電流の増大を招くことなく素子の微細化を達成することができる。また、従来のエレベーテド・ソース・ドレイン構造のように、シリコンの選択成長といった不安定な制御を伴う工程を行わなくてもよい。よって、特性や信頼性に優れた半導体装置を制御性よく製造することが可能となる。
【００１９】
なお、前記各製造方法において、前記金属は、IVａ族、 Vａ族、VIａ族及び VIII族のなかから選択された金属であることが好ましい。具体的には、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等の貴金属であることが好ましい。また、前記金属膜は、前記金属元素のいずれか１種類からなる単一膜でもよいし、複数の前記金属元素の合金膜でもよく、さらに前記単一膜或いは合金膜の積層膜でもよい。
【発明の効果】
【００２０】
本発明によれば、シリコンの選択成長といった不安定な工程なしに、半導体領域のｐｎ接合界面とシリサイド膜底面との距離を広く保つことができるため、接合リーク電流の増大を抑制することができ、特性や信頼性に優れた半導体装置を制御性よく製造することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面を参照して説明する。
【００２２】
（実施形態１）
図１は、本発明の第１の実施形態における第１の基本概念を説明するための図である。
【００２３】
まず、図１（ａ）に示すように、ｐ型単結晶シリコン領域１１上に形成されたｎ型単結晶シリコン領域１２上に、コバルト等の貴金属からなる金属膜１３を形成する。続いて、図１（ｂ）に示すように、スパッタリング法或いは低温（５５０℃以下）でのＣＶＤ法等により、金属膜１３上に非晶質シリコン膜（ａ−Ｓｉ膜）１４を堆積する。
【００２４】
その後、図１（ｃ）に示すように、非晶質シリコン膜１４が結晶化（多結晶化）しない程度の温度（５５０℃以下）での熱処理を行うことにより、シリサイド膜１５が形成される。この熱処理により、金属膜１３とｎ型単結晶シリコン領域１２との間、及び金属膜１３と非晶質シリコン膜１４との間で、金属原子及びシリコン原子の相互拡散が生じ得るが、非晶質シリコン膜１４は、シリコン原子の結合力が弱い等の理由から、金属膜１３と非晶質シリコン膜１４との間の相互拡散が支配的となり、シリサイド化反応は非晶質シリコン膜１４と金属膜１３との間で優先的に起こる。したがって、ｎ型単結晶シリコン領域１２の厚さ（高さ）が実質的に変わることなく、ｎ型単結晶シリコン領域１２上にシリサイド膜１５が形成される。
【００２５】
図２は、本発明の第１の実施形態における第２の基本概念を説明するための図である。
【００２６】
まず、図２（ａ）に示すように、ｐ型単結晶シリコン領域２１上に形成されたｎ型単結晶シリコン領域２２上に、コバルト等の貴金属からなる金属膜２３を形成する。続いて、図２（ｂ）に示すように、熱処理によって、金属膜２３に含まれる金属とｎ型単結晶シリコン領域２２に含まれるシリコンとを反応させ、シリサイド膜２４を形成する。さらに、図２（ｃ）に示すように、シリサイド膜２４上に非晶質シリコン膜２５を堆積する。
【００２７】
その後、図２（ｄ）に示すように、非晶質シリコン膜２５が結晶化（多結晶化）しない程度の温度での熱処理を行う。この熱処理により、シリサイド膜２４とｎ型単結晶シリコン領域２２との間、及びシリサイド膜２４と非晶質シリコン膜２５との間で、金属原子及びシリコン原子の相互拡散が生じ得るが、図１の例と同様の理由により、シリサイド膜２４と非晶質シリコン膜２５との間の相互拡散が支配的となる。したがって、シリサイド膜２４に含まれる金属原子と非晶質シリコン膜２５に含まれるシリコン原子とが優先的に反応し、結果としてシリサイド膜２４の位置は上方に移動する。
【００２８】
さらに熱処理を継続すると、図２（ｅ）に示すように、最終的にはシリサイド膜２４は最表面にまで達する。また、シリサイド膜２４が移動した後の領域には、単結晶のシリコン領域が残る。
【００２９】
図３は、本発明の第１の実施形態における第３の基本概念を説明するための図である。
【００３０】
まず、図３（ａ）に示すように、ｐ型単結晶シリコン領域３１上に形成されたｎ型単結晶シリコン領域３２上に、コバルト等の貴金属からなる金属膜３３を形成する。続いて、図３（ｂ）に示すように、熱処理によって、金属膜３３に含まれる金属とｎ型単結晶シリコン領域３２に含まれるシリコンとを反応させ、シリサイド膜３４ａとして、例えばコバルトモノシリサイド（ＣｏＳｉ）を形成する。さらに、図３（ｃ）に示すように、シリサイド膜３４ａ上に非晶質シリコン膜３５を堆積する。
【００３１】
その後、図２（ｄ）に示すように、非晶質シリコン膜３５が結晶化（多結晶化）しない程度の温度での熱処理を行う。この熱処理により、シリサイド膜３４ａに含まれる金属原子（例えばコバルト）と、非晶質シリコン膜３５に含まれるシリコン原子が反応して、シリサイド膜３４ａ（例えばコバルトモノシリサイド）がシリサイド膜３４ｂ（例えばコバルトダイシリサイド）に変換される。シリサイド膜３４ｂのシリコンの比率はシリサイド膜３４ａよりも高く、シリサイド膜３４ｂはシリサイド膜３４ａよりも厚くなる。また、このシリサイド化反応は非晶質シリコン膜３５側で優先的に起こるため、ｎ型単結晶シリコン領域３２の厚さ（高さ）は実質的に変わらない。
【００３２】
以下、上述した基本概念に基づく半導体装置の製造方法を、ＭＩＳトランジスタ（ＭＯＳトランジスタ）の製造方法を例に説明する。
【００３３】
図４（ａ）〜図５（ｉ）は、本発明の第１の実施形態に係る第１の製造工程例を示した工程断面図である。
【００３４】
まず、図４（ａ）に示すように、ｎ型単結晶シリコン基板５１上に、素子分離絶縁領域形成用の溝を形成し、この溝中にシリコン酸化膜等の絶縁膜を埋め込むことにより、素子分離絶縁領域５２を形成する。続いて、ホウ素等のｐ型不純物をシリコン基板５１にイオン注入し、さらに熱処理を行うことで、ｐ型ウエル領域５３を形成する。
【００３５】
次に、図４（ｂ）に示すように、熱酸化等を用いてシリコン基板５１表面にゲート絶縁膜５４を形成する。続いて、多結晶シリコン膜を堆積し、この多結晶シリコン膜をパターニングすることで、ゲート電極５５を形成する。その後、ゲート電極５５をマスクにして、砒素等のｎ型不純物をシリコン基板５１にイオン注入する。さらに、９００℃、１０秒程度の熱処理を行うことにより、浅いｎ型拡散層（ソース・ドレイン・エクステンション領域５６）を形成する。
【００３６】
次に、図４（ｃ）に示すように、全面にシリコン窒化膜等の絶縁膜を堆積し、この絶縁膜に対してＲＩＥ等の異方性エッチングを行うことで、側壁絶縁膜５７を形成する。この側壁絶縁膜５７をマスクにして、砒素等のｎ型不純物をシリコン基板５１にイオン注入し、さらに１０００℃、１０秒程度の熱処理を行うことにより、深いｎ型拡散層（ソース・ドレイン領域５８）を形成する。なお、不純物イオン注入工程及び熱処理工程によって、ゲート電極５５にもｎ型の不純物が導入され活性化される。
【００３７】
次に、図４（ｄ）に示すように、ゲート電極５５表面及びソース・ドレイン領域５８表面に存在する自然酸化膜を希フッ酸溶液等でエッチング除去し、その後、スパッタ法などにより全面に金属膜としてコバルト膜５９を堆積する。
【００３８】
その後、図４（ｅ）に示すように、５００℃、３０秒程度の熱処理を行うことで、コバルト膜５９をゲート電極５５のシリコン及びソース・ドレイン領域５８のシリコンと反応させて、コバルトモノシリサイド（ＣｏＳｉ）膜６０ａをゲート電極５５上及びソース・ドレイン領域５８上に選択的に形成する。
【００３９】
さらに、図４（ｆ）に示すように、塩酸又は硫酸と過酸化水素水との混合溶液を用いて、コバルトモノシリサイドに変化しなかったコバルト膜５９をエッチング除去する。その後、７５０℃、３０秒程度の熱処理を行うことにより、コバルトモノシリサイド膜１０ａをより低抵抗なコバルトダイシリサイド（ＣｏＳｉ2 ）膜１０ｂ（膜厚３５ｎｍ程度）に変化させる。このようにして、ゲート電極５５上及びソース・ドレイン領域５８上にコバルトダイシリサイド膜１０ｂが選択的に形成される。
【００４０】
次に、図５（ｇ）に示すように、温度５００℃の減圧ＣＶＤ法によって、全面に非晶質シリコン膜６１を２０ｎｍ程度堆積する。
【００４１】
さらに、図５（ｈ）に示すように、５００℃、１時間程度の熱処理を行うことにより、コバルトダイシリサイド（ＣｏＳｉ2 ）膜６０ｂを非晶質シリコン膜６１の方向へ移動させる。
【００４２】
その後、図５（ｉ）に示すように、コバルトダイシリサイド膜６０ｂによって浸食されなかった非晶質シリコン膜６１を、ＣＦ4+ 酸素プラズマによるプラズマエッチングのような等方性エッチングを用いて選択的に除去する。
【００４３】
このように、本製造工程例によれば、コバルトシリサイド膜上に非晶質シリコン膜を形成し、熱処理によってコバルトシリサイド膜を上方に移動させるため、シリサイド膜厚を薄くしなくても、シリサイド膜底面とソース・ドレイン拡散層底面との距離を大きく取ることが可能となる。したがって、接合リーク電流の増大なしに素子の微細化を進めることが可能になる。
【００４４】
なお、図５（ｈ）に示した工程において、さらに熱処理時間を延長して非晶質シリコン膜６１の膜厚分以上にコバルトシリサイド膜６１ｂを移動させたり（図６（ａ）参照）、非晶質シリコン膜６１の膜厚をさらに厚くして熱処理時間を延長したりする（図６（ｂ）参照）ことで、シリサイド膜底面とソース・ドレイン拡散層底面との距離をさらに広げることが可能となる。したがって、製造するトランジスタのソース・ドレイン拡散層深さやゲート電極高さなどの構造パラメータに応じて、シリサイドの移動量をある程度任意に選ぶことが可能である。
【００４５】
図７（ａ）〜図７（ｄ）は、本発明の第１の実施形態に係る第２の製造工程例を示した工程断面図である。
【００４６】
本製造工程例は、コバルトモノシリサイド（ＣｏＳｉ）相からコバルトダイシリサイド（ＣｏＳｉ2 ）相への相変化過程も、シリサイド膜底面とソース・ドレイン拡散層底面との距離を大きくすることに利用した例である。なお、途中の工程（図４（ａ）〜図４（ｅ）の工程）までは第１の製造工程例と同様であるため、それ以後の工程について説明する。
【００４７】
図４（ｅ）の工程の後、コバルトモノシリサイドに変化しなかったコバルト膜をエッチング除去し、さらに、図７（ａ）に示すように、温度５００℃の減圧ＣＶＤ法によって全面に非晶質シリコン膜６１を２０ｎｍ程度堆積する。
【００４８】
続いて、図７（ｂ）に示すように、５００℃で熱処理を行うことで、コバルトモノシリサイド（ＣｏＳｉ）膜６０ａをコバルトダイシリサイド（ＣｏＳｉ2 ）膜６０ｂに変換する。熱処理により、コバルトモノシリサイド膜６０ａと単結晶シリコン基板５１との界面、及びコバルトモノシリサイド膜６０ａと非晶質シリコン膜６１との界面で、コバルト原子とシリコン原子との相互拡散が生じ得るが、単結晶シリコン基板５１界面での相互拡散よりも、シリコン原子どうしの結合が弱い非晶質シリコン膜６１界面での相互拡散の方が、エネルギー的に容易である。そのため、コバルトモノシリサイドからコバルトダイシリサイドへの相変化の際に生じる体積膨張（約２倍）は、主に非晶質シリコン膜６１側へと進行することになる。
【００４９】
その後、図７（ｃ）に示すように、さらに熱処理を行うことにより、第１の製造工程例と同様に、コバルトダイシリサイド膜６０ｂを非晶質シリコン膜６１の方向へ移動させることができる。
【００５０】
その後、図７（ｄ）に示すように、コバルトダイシリサイド膜６０ｂによって浸食されなかった非晶質シリコン膜６１を、ＣＦ4+ 酸素プラズマによるプラズマエッチングのような等方性エッチングを用いて選択的に除去する。
【００５１】
このように、本製造工程例によれば、コバルトモノシリサイド膜上に非晶質シリコン膜を形成し、熱処理によってコバルトモノシリサイド膜をコバルトダイシリサイド膜に変換してシリサイド膜厚を増加させるため、シリサイド膜厚を厚くし且つ、シリサイド膜底面とソース・ドレイン拡散層底面との距離を大きく取ることが可能となる。したがって、接合リーク電流の増大なしに素子の微細化を進めることが可能になる。
【００５２】
図８（ａ）〜図８（ｅ）は、本発明の第１の実施形態に係る第３の製造工程例を示した工程断面図である。
【００５３】
本製造工程例は、シリサイド膜に用いる金属として、コバルトの代わりにパラジウム（Ｐｄ）を用いた例である。なお、途中の工程（図４（ａ）〜図４（ｃ）の工程）までは、第１の製造工程例と同様であるため、それ以後の工程について説明する。
【００５４】
図４（ｃ）の工程の後、図８（ａ）に示すように、ゲート電極５５表面及びソース・ドレイン領域５８表面に存在する自然酸化膜を希フッ酸溶液等でエッチング除去し、その後、スパッタ法などにより全面にパラジウム膜６３を２０ｎｍ程度堆積する。
【００５５】
続いて、図８（ｂ）に示すように、４００℃、３０秒程度の熱処理を行うことで、パラジウム膜６３をゲート電極５５のシリコン及びソース・ドレイン拡散層５８のシリコンと反応させて、パラジウムシリサイド（Ｐｄ2 Ｓｉ）膜６４をゲート電極５５上及びソース・ドレイン領域５８上に選択的に形成する。このシリサイド化反応において、パラジウムシリサイド膜６４表面は、シリサイド化反応を行う前のゲート電極５５表面やソース・ドレイン拡散層５８表面よりも上方にせり上がるため、コバルトをシリサイド材料として用いる場合よりもシリサイド膜底面とソース・ドレイン拡散層底面との距離が大きくなるという利点がある。その後、塩酸と硝酸の混合液を主成分としたエッチング液を用いて、未反応のパラジウム膜６３のみを選択的にエッチング除去する。
【００５６】
次に、図８（ｃ）に示すように、温度５００℃の減圧ＣＶＤ法によって全面に非晶質シリコン膜６１を２０ｎｍ程度堆積する。
【００５７】
続いて、図８（ｄ）に示すように、４００℃、１時間程度の熱処理を行うことにより、パラジウムシリサイド（Ｐｄ2 Ｓｉ）膜６４を非晶質シリコン膜６１の方向へ移動させる。
【００５８】
その後、図８（ｅ）に示すように、パラジウムシリサイド膜６４によって浸食されなかった非晶質シリコン膜６１を、ＣＦ4+ 酸素プラズマによるプラズマエッチングのような等方性エッチングを用いて選択的に除去する。
【００５９】
本製造工程例では、パラジウムをシリサイド材料として用いることで、シリサイデーション直後のシリサイド膜が、基板主面に対して上方にせり上がるという特徴ある。また、シリサイド膜を非晶質シリコン膜側へ移動させるために行う熱処理温度を低くすることができ、この熱処理中に非晶質シリコン膜の多結晶化が進行することなしに、シリサイド膜の移動を行えるという利点もある。
【００６０】
なお、上述した各製造工程例では、ｎ型ＭＩＳトランジスタを例に説明したが、ｐ型ＭＩＳトランジスタについても、本発明は同様に適用可能である。
【００６１】
（実施形態２）
上述した第１の実施形態は、金属膜上或いはシリサイド膜上に非晶質シリコン膜を形成し、金属膜或いはシリサイド膜に含まれる金属原子と非晶質シリコン膜に含まれるシリコン原子とを反応させることで、シリサイド膜の底面とソース・ドレイン拡散層の底面（ｐｎ接合面）との距離を広くするものであったが、本実施形態は、（Ｓｉ−Ｈ）n 基を含むシリコン化合物膜を金属膜上或いはシリサイド膜上に形成することで、第１の実施形態と同様に、シリサイド膜の底面とソース・ドレイン拡散層の底面（ｐｎ接合面）との距離を広くするものである。したがって、基本的な概念は第１の実施形態と同様であり、第１の実施形態の図１〜図３で示した基本的な方法を同様に適用することが可能である。
【００６２】
図９（ａ）〜図９（ｄ）は、本発明の第２の実施形態に係る第１の製造工程例を示した工程断面図である。
【００６３】
まず、図９（ａ）に示すように、抵抗率１５Ω・ｃｍのｐ型単結晶シリコン基板７１上に、素子分離絶縁領域（フィールド酸化膜）７２を形成する。さらに、シリコン基板７１にｎ型の不純物をイオン注入して、ｎ型シリコン領域７３を形成する。続いて、金属膜７４としてチタン膜を全面にスパッタリング法によって３０ｎｍ程度堆積する。続いて、図９（ｂ）に示すように、ｎ型シリコン領域７３上以外の金属膜７４をエッチング除去する。
【００６４】
次に、図９（ｃ）に示すように、（Ｓｉ−Ｈ）n 基を含む原料液をＮ2 雰囲気下で全面に回転塗布し、（Ｓｉ−Ｈ）n 基を含むシリコン化合物膜７５を形成する。続いて、図９（ｄ）に示すように、Ｎ2 雰囲気等の非酸素雰囲気下で７５０℃、１０秒のランプアニールを行ない、シリコン化合物膜７５に含まれるシリコン原子と金属膜７４に含まれる金属原子とを反応させてシリサイド膜７６を形成する。金属膜７４とシリコン基板７１（ｎ型シリコン領域７３）との反応は進みにくく、シリサイド化は金属膜７４とシリコン化合物膜７５の界面から優先的に起こる。また、素子分離絶縁領域（フィールド酸化膜）７２上のシリコン化合物膜７５は、フィールド酸化膜から酸素を供給されてシリコン酸化膜となる。なお、得られたシリサイド膜７６の表面抵抗は約３０Ω／□であった。
【００６５】
比較例として、図１０（ａ）〜図１０（ｃ）に示すように、シリコン化合物膜を形成せずに、同様のアニール処理を行った。その結果、シリサイド膜７６ａの表面抵抗は約６０Ω／□であった。これは、シリサイド膜７６ａとして高抵抗のＣ４９相が形成されたことによる。また、ＳＥＭで断面構造を観察した結果、シリサイド膜７６ａの底面での凹凸が大きく、シリサイド膜７６ａの底面は図９に示した本実施形態の場合よりも深い位置であった。
【００６６】
本実施形態のシリコン化合物膜は、単結晶シリコンと金属とのシリサイド反応に比べて、低温アニールでも容易にシリサイドが得られる。これは、塗布形成されたシリコン化合物膜は、スパッタ膜やＣＶＤ膜に比較して２０〜３０％密度が低く、反応しやすいＳｉラジカル基を多く含むため、金属表面でのシリサイド化反応が容易に進むためである。したがって、シリコン化合物膜と金属膜との間でシリサイド化が優先的に起き、ｐｎ接合界面とシリサイド膜底面との距離を広く保つことが可能である。また、アモルファス状態であるシリコン化合物膜から形成されたシリサイド膜と下地のシリコン基板との界面は、シリコン結晶面の影響を受けないため平滑に保たれ、この点においてもｐｎ接合界面とシリサイド膜底面との距離を広く保つことに寄与する。
【００６７】
図１１（ａ）〜図１１（ｉ）は、本発明の第２の実施形態に係る第２の製造工程例を示した工程断面図である。
【００６８】
まず、図１１（ａ）に示すように、ｐ型単結晶シリコン基板８１上に、素子分離絶縁領域（フィールド酸化膜）８２を形成する。さらに、シリコン基板８１にゲート絶縁膜（ゲート酸化膜）８３及びノンドープ多結晶シリコンからなるゲート電極８４を形成する。
【００６９】
次に、図１１（ｂ）に示すように、ゲート電極８４をマスクとして、シリコン基板８１にｎ型不純物をイオン注入し、さらに不純物活性化のための熱処理を施すことで、低不純物濃度のソース・ドレイン領域８５を形成する。
【００７０】
次に、図１１（ｃ）に示すように、気相成長法によりシリコン酸化膜８６を全面に形成する。続いて、図１１（ｄ）に示すように、異方性エッチングによってシリコン酸化膜をエッチング除去し、ゲート電極８４の両側の側壁にのみシリコン酸化膜８６からなる側壁絶縁膜を形成する。続いて、側壁絶縁膜８６をマスクとしてｎ型不純物をイオン注入し、さらに不純物活性化のための熱処理を行うことで、高不純物濃度のソース・ドレイン領域８７を形成する。このとき同時に、ゲート電極８４においてもｎ型不純物の導入及び活性化が行われる。
【００７１】
次に、図１１（ｅ）に示すように、Ｔｉ／Ｃｏの積層膜からなる金属膜８８をスパッタリング法によって全面に堆積する。続いて、図１２（ｆ）に示すように、ランプアニールにより、窒素雰囲気中で６５０℃、１０秒の熱処理を行うことで、シリコン基板８１（ソース・ドレイン領域８７）及びゲート電極８４に含まれるシリコン原子と金属膜８８に含まれるコバルト原子とを反応させ、選択的にコバルトモノシリサイド膜（ＣｏＳｉ膜、シリサイド低温相）８９を形成する。さらに、未反応部分の金属膜８８をウエットエッチングで除去する。
【００７２】
次に、図１２（ｇ）に示すように、（Ｓｉ−Ｈ）n 基を含む原料液をＮ2 雰囲気下で全面に回転塗布し、（Ｓｉ−Ｈ）n 基を含むシリコン化合物膜９０を形成する。続いて、図１２（ｈ）に示すように、Ｎ2 雰囲気等の非酸素雰囲気下で７５０℃、１０秒の熱処理を行ない、シリコン化合物膜９０に含まれるシリコン原子とコバルトモノシリサイド膜８９に含まれるコバルト原子とを反応させて、コバルトモノシリサイド膜８９をコバルトダイシリサイド膜（ＣｏＳｉ2 膜、シリサイド高温相）９１に変換する。このとき、コバルトモノシリサイド膜８９とシリコン基板８１（ソース・ドレイン領域８７）との反応は進みにくく、シリサイド反応はコバルトモノシリサイド膜８９とシリコン化合物膜９０との間で優先的に起こる。
【００７３】
続いて、図１２（ｉ）に示すように、未反応のシリコン化合物膜９０を除去する。その後、通常のＭＩＳトランジスタ（ＭＯＳトランジスタ）の製造過程に従って、層間絶縁膜、コンタクトホール及び配線等を形成し、さらに保護膜を形成した後、保護膜にボンディングパッド用の開孔を設け、ＭＩＳトランジスタが形成される。
【００７４】
このように、本製造工程例によれば、コバルトモノシリサイド膜上にシリコン化合物膜を形成し、熱処理によってコバルトモノシリサイド膜をコバルトダイシリサイド膜に変換してシリサイド膜厚を増加させるため、シリサイド膜底面とソース・ドレイン拡散層底面との距離を大きく取ることが可能となる。したがって、接合リーク電流の増大なしに素子の微細化を進めることが可能になる。
【００７５】
なお、上述した製造工程例では、ｎ型ＭＯＳトランジスタを例に説明したが、ｐ型ＭＯＳトランジスタについても、本発明は同様に適用可能である。さらにＣＭＯＳ集積回路、バイポーラトランジスタ集積回路、Ｂｉ−ＣＭＯＳ集積回路等の製造などにも、本発明は同様に適用可能である。
【００７６】
本実施形態におけるシリコン化合物の原料は、（Ｓｉ−Ｈ）n 基からなる水素化珪素であり、その代表的な分子式はＳｉn Ｈ2n又はＳｉn Ｈ2n+2で表される。具体的には、Ｓｉn Ｈ2nで表されるものとしては、シクロテトラシラン（Ｓｉ4 Ｈ8 ）、シクロペンタシラン（Ｓｉ5 Ｈ10）、シクロヘキサシラン（Ｓｉ6 Ｈ12）、シクロヘプタシラン（Ｓｉ7 Ｈ14）などがあげられる。また、Ｓｉn Ｈ2n+2で表されるものとしては、トリシラン（Ｓｉ3 Ｈ8 ）、テトラシラン（Ｓｉ4 Ｈ10）、ペンタシラン（Ｓｉ5 Ｈ12）、ヘキサシラン（Ｓｉ6 Ｈ14）、ヘプタシラン（Ｓｉ7 Ｈ16）、オクタシラン（Ｓｉ8 Ｈ18）、ノナシラン（Ｓｉ9 Ｈ20）などがあげられる。また、これらの原料を塗布する際には、これらの原料を溶媒に溶解して用いる。
【００７７】
塗布手段としては、原料溶液の回転塗布、ノズル塗布、原料溶液ミストの吹き付け塗布、原料溶液への浸漬、バブリングなどを用いることが可能であるが、塗布段階で塗布層が酸化することを防止するために、非酸化性雰囲気で塗布することが必要である。
【００７８】
なお、シリサイドを形成するための金属として、コバルト（Ｃｏ）以外にも、パラジウム（Ｐｄ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等の貴金属、或いはそれらの合金膜又は積層膜を用いても、同様の効果を得ることが可能である。図１３は、その一例として、パラジウム膜表面にシリコン化合物膜を形成した後、熱処理によってパラジウムシリサイド膜（Ｐｄ2 Ｓｉ膜）を形成したときのＸ線回折結果を示したものである。
【００７９】
また、金属膜の形成は、スパッタリング法の他、塗布法やＣＶＤ法を用いることも可能である。また、金属膜の少なくとも一部に、上述した金属の窒化物や窒素を含んだ膜を用いた場合には、窒素雰囲気以外の不活性ガス中での熱処理を行うことも可能である。また、熱処理に先立ち或いは熱処理と同時に、ＵＶ等の光照射を行うことにより、密着性を向上させることが可能である。
【００８０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態における基本概念の一例を説明するための図。
【図２】本発明の実施形態における基本概念の他の例を説明するための図。
【図３】本発明の実施形態における基本概念の他の例を説明するための図。
【図４】本発明の第１の実施形態に係る第１の製造工程例を示した工程断面図。
【図５】本発明の第１の実施形態に係る第１の製造工程例を示した工程断面図。
【図６】本発明の第１の実施形態に係る第１の製造工程例について、その変形例を示した断面図。
【図７】本発明の第１の実施形態に係る第２の製造工程例を示した工程断面図。
【図８】本発明の第１の実施形態に係る第３の製造工程例を示した工程断面図。
【図９】本発明の第２の実施形態に係る第１の製造工程例を示した工程断面図。
【図１０】本発明の第２の実施形態に係る第１の製造工程例について、その比較例を示した工程断面図。
【図１１】本発明の第２の実施形態に係る第２の製造工程例を示した工程断面図。
【図１２】本発明の第２の実施形態に係る第２の製造工程例を示した工程断面図。
【図１３】本発明の実施形態に係り、Ｐｄ2 Ｓｉ膜のＸ線回折結果を示した図。
【符号の説明】
【００８２】
１１、２１、３１…ｐ型単結晶シリコン領域
１２、２２、３２…ｎ型単結晶シリコン領域
１３、２３、３３…金属膜
１４、２５、３５…非晶質シリコン膜
１５、２４、３４ａ、３４ｂ…シリサイド膜
５１、７１、８１…シリコン基板
５２、７２、８２…素子分離絶縁領域
５３…ウエル領域
５４、８３…ゲート絶縁膜
５５、８４…ゲート電極
５６、５８、８５、８７…ソース・ドレイン領域
５７、８６…側壁絶縁膜
５９、７４、８８…金属膜
６０ａ、６０ｂ、７６、８９、９１…シリサイド膜
６１…非晶質シリコン膜
６３…パラジウム膜
６４…パラジウムシリサイド膜
７３…ｎ型シリコン領域
７５、９０…シリコン化合物膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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