(57)【要約】【課題】  ゲート酸化膜を作り分ける際に半導体装置に施されるエッチング回数を削減することで、エッチング処理による半導体装置や半導体基板自体に与える悪影響を低減できる半導体装置の製造方法を提供する。【解決手段】  フラッシュメモリ部、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部を形成する領域Ａ，Ｂ，ＣにＳｉ基板１を区分けし、領域Ａに酸化膜４及びこれを被覆するフローティングゲート５を形成し、領域Ａ，Ｂ，Ｃを被覆するようにＯＮＯ膜６を形成し、領域Ａ，Ｂにフォトレジスト７を施して領域Ｃを被覆するＯＮＯ膜６をエッチングし、この領域Ｃにゲート酸化膜８を形成し、領域Ａ，Ｃにフォトレジスト７ａを施して領域Ｂを被覆するＯＮＯ膜をエッチングし、この領域Ｂにゲート酸化膜９を形成する。【選択図】        図１
2006019515.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置、第１の半導体装置及び第２の半導体装置を共通の半導体基板上に形成してなる半導体装置の製造方法において、
上記半導体基板を、上記メモリ装置、上記第１の半導体装置及び上記第２の半導体装置を形成する領域ごとに区分けし、上記メモリ装置を形成する領域にトンネル絶縁膜及びこれを被覆する電極膜を形成し、この領域に加え、上記第１の半導体装置を形成する領域及び上記第２の半導体装置を形成する領域を被覆するように絶縁膜を形成するステップと、
上記メモリ装置を形成する領域及び上記第１の半導体装置を形成する領域にエッチングマスクを施して上記第２の半導体装置を形成する領域を被覆する上記絶縁膜をエッチング除去するステップと、
上記絶縁膜を除去した上記第２の半導体装置を形成する領域に上記第２の半導体装置の仕様に応じたゲート酸化膜を形成するステップと、
上記メモリ装置を形成する領域及び上記第２の半導体装置を形成する領域にエッチングマスクを施して上記第１の半導体装置を形成する領域を被覆する上記絶縁膜をエッチング除去するステップと、
上記絶縁膜を除去した上記第１の半導体装置を形成する領域に上記第１の半導体装置の仕様に応じたゲート酸化膜を形成するステップと
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ、ＳＲＡＭ混成デバイスのような半導体装置では、高耐圧性能トランジスタ（Input/Output transistor)と低電圧高駆動性能トランジスタ（Core transistor)が共通の半導体基板上に作成される。これらトランジスタは、その用途が異なるために的確に作り分ける必要がある。例えば、高耐圧性能トランジスタは、高電圧に耐えるために低電圧高駆動性能トランジスタより厚いゲート酸化膜を形成しなければならない。
【０００３】
このゲート酸化膜の作り分けの観点から従来の混成デバイスの製造方法を説明する。
先ず、半導体（Ｓｉ）基板に素子分離、ウェルを形成する。このとき、素子分離によってフラッシュメモリ部となる領域、低電圧高駆動性能トランジスタ部となる領域及び高耐圧性能トランジスタ部となる領域にＳｉ基板が区分けされる。
【０００４】
次に、Ｓｉ基板のフラッシュメモリ部となる領域にゲート酸化によりトンネルゲート酸化膜、ポリシリコン材によりフローティングゲートを形成する。続いて、フラッシュメモリ部のフローティングゲート、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部を被覆するようにＯＮＯ（Oxide Nitride Oxide)膜を形成する。
【０００５】
このあと、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部上のＯＮＯ膜を除去するため、フォトレジストをフラッシュメモリ部に塗布し、これらのＯＮＯ膜をエッチングする。
【０００６】
ＯＮＯ膜除去後のＳｉ基板の全面を酸化して、高耐圧性能トランジスタ部にゲート酸化膜を形成する。このとき、ＯＮＯ膜を残したフラッシュメモリ部には上記ゲート酸化膜が形成されないが、低電圧高駆動性能トランジスタ部ではＯＮＯ膜を除去しているので、高耐圧性能トランジスタ用のゲート酸化膜が形成される。
【０００７】
上述したように、低電圧高駆動性能トランジスタ部には、高耐圧性能トランジスタとは異なる性質のゲート酸化膜を形成する必要があるので、高耐圧性能トランジスタ部のための上記ゲート酸化膜を除去する必要がある。
【０００８】
このため、従来では、フラッシュメモリ部及び高耐圧性能トランジスタ部にフォトレジストを塗布してエッチングマスクとし、低電圧高駆動性能トランジスタ部上に形成された高耐圧性能トランジスタ部のための上記ゲート酸化膜をエッチングにより除去する。
【０００９】
続いて、フラッシュメモリ部及び高耐圧性能トランジスタ部にレジストを残した状態でＳｉ基板を酸化し、低電圧高駆動性能トランジスタ部に低電圧高駆動性能トランジスタ用のゲート酸化膜を形成する。このあと、フラッシュメモリ部及び高耐圧性能トランジスタ部上のレジストを除去することで、両トランジスタ部に所望のゲート酸化膜が形成されたＳｉ基板を得ることができる。
【００１０】
上述した製造方法は、例えば特許文献１及び特許文献２に開示されており、混成デバイスのような半導体装置を製造する一般的な方法として利用されている。
【００１１】
【特許文献１】特開２００３−２３１１４号公報
【特許文献２】特開２００３−４６０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の半導体装置の製造方法では、高耐圧性能トランジスタ部にゲート酸化膜を形成する際、低電圧高駆動性能トランジスタ部にも高耐圧性能トランジスタ用のゲート酸化膜が形成されるため、低電圧高駆動性能トランジスタ部から当該ゲート酸化膜を除去するエッチング工程が必要となる。つまり、低電圧高駆動性能トランジスタ部には、ＯＮＯ膜の除去及び高耐圧性能トランジスタ用のゲート酸化膜の除去の２度のエッチングを施さなければならない。
【００１３】
このため、半導体基板上のエッチング処理に敏感な部位に悪影響を与えるという課題があった。例えば、従来のように低電圧高駆動性能トランジスタ部に２度のエッチングが施されると、素子分離の端部が落ち込んでしまい、リーク電流が増加するなどの特性面にも悪影響を与える。また、ウェットエッチングを施す回数が多ければ多いほど、半導体基板全体にもダメージが与えられる。
【００１４】
この発明は、上記のような課題を解決するためになされたもので、メモリ装置と、用途の違いから異なる仕様のゲート酸化膜を形成する必要がある複数の半導体装置を共通の半導体基板上に形成するにあたり、ゲート酸化膜を作り分ける際に半導体装置に施されるエッチング回数を削減することで、エッチング処理による半導体装置や半導体基板自体に与える悪影響を低減できる半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る半導体装置の製造方法は、メモリ装置、第１の半導体装置及び第２の半導体装置を共通の半導体基板上に形成してなる半導体装置の製造方法において、半導体基板を、メモリ装置、第１の半導体装置及び第２の半導体装置を形成する領域ごとに区分けし、メモリ装置を形成する領域にトンネル絶縁膜及びこれを被覆する電極膜を形成し、この領域に加え、第１の半導体装置を形成する領域及び第２の半導体装置を形成する領域を被覆するように絶縁膜を形成するステップと、メモリ装置を形成する領域及び第１の半導体装置を形成する領域にエッチングマスクを施して第２の半導体装置を形成する領域を被覆する絶縁膜をエッチング除去するステップと、絶縁膜を除去した第２の半導体装置を形成する領域に第２の半導体装置の仕様に応じたゲート酸化膜を形成するステップと、メモリ装置を形成する領域及び第２の半導体装置を形成する領域にエッチングマスクを施して第１の半導体装置を形成する領域を被覆する絶縁膜をエッチング除去するステップと、絶縁膜を除去した第１の半導体装置を形成する領域に第１の半導体装置の仕様に応じたゲート酸化膜を形成するステップとを備えるものである。
【発明の効果】
【００１６】
この発明によれば、半導体基板を、メモリ装置、第１の半導体装置及び第２の半導体装置を形成する領域ごとに区分けし、メモリ装置を形成する領域にトンネル絶縁膜及びこれを被覆する電極膜を形成し、この領域に加え、第１の半導体装置を形成する領域及び第２の半導体装置を形成する領域を被覆するように絶縁膜を形成するステップと、メモリ装置を形成する領域及び第１の半導体装置を形成する領域にエッチングマスクを施して第２の半導体装置を形成する領域を被覆する絶縁膜をエッチング除去するステップと、絶縁膜を除去した第２の半導体装置を形成する領域に第２の半導体装置の仕様に応じたゲート酸化膜を形成するステップと、メモリ装置を形成する領域及び第２の半導体装置を形成する領域にエッチングマスクを施して第１の半導体装置を形成する領域を被覆する絶縁膜をエッチング除去するステップと、絶縁膜を除去した第１の半導体装置を形成する領域に第１の半導体装置の仕様に応じたゲート酸化膜を形成するステップとを備えるので、ゲート酸化膜を作り分ける際に半導体装置に施されるエッチング回数を削減することで、エッチング処理による半導体装置や半導体基板自体に与える悪影響を低減できるという効果がある。
【発明を実施するための最良の形態】
【００１７】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の製造方法の各工程における半導体装置を示す断面図である。この図に沿って実施の形態１の製造方法を詳細に説明する。
先ず、Ｓｉ基板（半導体基板）１に素子分離３、ウェル２を形成する。このとき、素子分離３によってフラッシュメモリ部となる領域（メモリ装置を形成する領域）Ａ、低電圧高駆動性能トランジスタ（Core transistor）部となる領域（第１の半導体装置を形成する領域）Ｂ及び高耐圧性能トランジスタ（Input/Output transistor）部となる領域（第２の半導体装置を形成する領域）ＣにＳｉ基板１が区分けされる。
【００１８】
次に、Ｓｉ基板１のフラッシュメモリ部となる領域Ａにゲート酸化によりトンネルゲート酸化膜（トンネル絶縁膜）４、ポリシリコン材によりフローティングゲート（電極膜）５を形成する。続いて、フラッシュメモリ部となる領域Ａのフローティングゲート５、低電圧高駆動性能トランジスタ部となる領域Ｂ及び高耐圧性能トランジスタ部となる領域Ｃを被覆するようにＯＮＯ（Oxide Nitride Oxide)膜（絶縁膜）６を形成する。これにより、図１（ａ）に示すような構成が形成される。
【００１９】
このあと、本発明では、従来と異なり高耐圧性能トランジスタ部となる領域ＣのみからＯＮＯ膜６を除去する。つまり、図１（ｂ）に示すように、フォトレジスト７をフラッシュメモリ部となる領域Ａ及び低電圧高駆動性能トランジスタ部となる領域Ｂに塗布してエッチングマスクを形成してから、ＯＮＯ膜６をエッチングする。
【００２０】
これにより、図１（ｃ）に示すように、高耐圧性能トランジスタ部となる領域ＣのみからＯＮＯ膜６が除去される。このとき、低電圧高駆動性能トランジスタ部となる領域Ｂでは、フォトレジスト７がエッチングマスクとして機能し、エッチング処理による影響を受けない。従って、従来のように、低電圧高駆動性能トランジスタ部となる領域Ｂで、素子分離３の端部が過度のエッチングにより落ち込んだり、Ｓｉ基板１自体がダメージを受けたりすることがない。また、素子分離３の端部の落ち込みに起因するリーク電流も低減させることができる。
【００２１】
続いて、高耐圧性能トランジスタ部となる領域ＣのみからＯＮＯ膜６を除去したＳｉ基板１からフォトレジスト７を除去し、高耐圧性能トランジスタ部のゲート酸化膜の仕様に応じてＳｉ基板１全面を酸化する。これにより、図１（ｄ）に示すように、高耐圧性能トランジスタ部となる領域Ｃにゲート酸化膜８が形成される。このとき、ＯＮＯ膜６が残っているフラッシュメモリ部となる領域Ａ及び低電圧高駆動性能トランジスタ部となる領域Ｂにはゲート酸化膜８が形成されない。
【００２２】
次に、フォトレジスト７ａをフラッシュメモリ部となる領域Ａ及び高耐圧性能トランジスタ部となる領域Ｃに塗布してエッチングマスクを形成してから、ＯＮＯ膜６をエッチングする。これにより、図１（ｅ）に示すように、低電圧高駆動性能トランジスタ部となる領域ＢのＯＮＯ膜６が除去されるが、低電圧高駆動性能トランジスタ部が被るエッチングは一回である。
【００２３】
続いて、フラッシュメモリ部となる領域Ａ及び高耐圧性能トランジスタ部となる領域Ｃにレジスト７ａを残した状態でＳｉ基板１を酸化し、低電圧高駆動性能トランジスタ部となる領域Ｂにゲート酸化膜９を形成する。このあと、フラッシュメモリ部となる領域Ａ及び高耐圧性能トランジスタ部となる領域Ｃのレジスト７ａを除去することで、図１（ｆ）に示すような両トランジスタ部に所望のゲート酸化膜９，８が形成されたＳｉ基板１を得ることができる。
【００２４】
以上のように、この実施の形態１によれば、Ｓｉ基板１を、フラッシュメモリ部、低電圧高駆動性能トランジスタ部及び高耐圧性能トランジスタ部を形成する領域Ａ，Ｂ，Ｃに区分けし、領域Ａにトンネルゲート酸化膜４及びこれを被覆するフローティングゲート５を形成し、領域Ａ，Ｂ，Ｃを被覆するようにＯＮＯ膜６を形成するステップと、領域Ａ，Ｂにフォトレジスト７を施して領域Ｃを被覆するＯＮＯ膜６をエッチング除去するステップと、ＯＮＯ膜を除去した領域Ｃに高耐圧性能トランジスタ部の仕様に応じたゲート酸化膜８を形成するステップと、領域Ａ，Ｃにフォトレジスト７ａを施して領域Ｂを被覆するＯＮＯ膜をエッチング除去するステップと、ＯＮＯ膜を除去した領域Ｂに低電圧高駆動性能トランジスタ部の仕様に応じたゲート酸化膜９を形成するステップとを備えるので、ＯＮＯ膜６のエッチングにおいて、フラッシュメモリ部となる領域Ａに加え、低電圧高駆動性能トランジスタ部となる領域ＢにもＯＮＯ膜6が残り、低電圧高駆動性能トランジスタ部に対して施されるエッチング回数を２回から１回に低減することができる。従って、２回のエッチングによって低電圧高駆動性能トランジスタ部の素子分離３の端部が落ち込んでしまうことがなく、これによるリーク電流を低減することができる。また、ＯＮＯ膜６を除去するウェットエッチングの回数も減るので、Ｓｉ基板１自体へのダメージも低減させることができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の実施の形態１による半導体装置の製造方法の各工程における半導体装置を示す断面図である。
【符号の説明】
【００２６】
１  Ｓｉ基板（半導体基板）、２  ウェル、３  素子分離、４  トンネルゲート酸化膜（トンネル絶縁膜）、５  フローティングゲート（電極膜）、６  ＯＮＯ膜（絶縁膜）、７，７ａ  フォトレジスト（エッチングマスク）、８，９  ゲート酸化膜（ゲート酸化膜）、Ａ，Ｂ，Ｃ  領域（メモリ装置を形成する領域、第１の半導体装置を形成する領域、第２の半導体装置を形成する領域）。
【図１】
2006019515.tif 000003