(57)【要約】【課題】  実装有効面積率を向上させ、しかも熱膨張係数の違いにより発生する歪を抑制させた半導体装置及に関する。【解決手段】  本発明は、実装基板としてＳｉから成る半導体基板１１０を用意することにより、半導体チップ６０と熱膨張係数αを等しくする。よって半導体チップ６０と重なるように放射状の配線を設けても、半導体基板１１０と半導体チップ６０は、同じように膨張・収縮を繰り返し、両者間に発生する歪が発生しにくい構造を実現できる。ップ６０と熱膨張係数αを等しくする。よって半導体チップ６０と重なるように放射状の配線を設けても、半導体基板１１０と半導体チップ６０は、同じように膨張・収縮を繰り返し、両者間に発生する歪が発生しにくい構造を実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板の表面に形成された絶縁層と、前記絶縁層の上に設けられた複数の配線と、前記複数の配線と電気的に接続され前記シリコンから成る半導体基板に設けられた半導体チップとを有する半導体装置に於いて、
前記複数の配線は、少なくとも前記半導体基板と前記半導体チップとの間に設けられ、放射状に形成されたことを特徴とした半導体装置。
【請求項２】
配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられた複数の放射状の配線と、前記放射状の配線のコンタクト孔領域を除き設けられた第２の絶縁層と、前記コンタクト孔を介して前記放射状の配線と電気的に接続された前記シリコンから成る半導体基板に設けられた半導体ＩＣチップとを有することを特徴とした半導体装置。
【請求項３】
前記半導体ＩＣチップは、バイポーラ型ＩＣまたはＭＯＳＬＳＩである請求項２に記載の半導体装置。
【請求項４】
前記半導体ＩＣチップは、前記半導体基板に対してフェイスダウンで設けられる請求項２または請求項３に記載の半導体装置。
【請求項５】
配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられた複数の放射状の配線と、前記放射状の配線のコンタクト孔領域を除き設けられた第２の絶縁層と、前記コンタクト孔を介して前記放射状の配線と電気的に接続された前記シリコンから成る半導体基板に設けられた半導体ＩＣチップとから成る半導体装置と、
前記半導体装置を実装する、セラミック基板、ガラスエポキシ基板、フェノール基板または絶縁処理が施された金属基板から成る実装基板とから成ることを特徴とした半導体モジュール。
【請求項６】
前記半導体ＩＣチップは、バイポーラ型ＩＣまたはＭＯＳＬＳＩである請求項５に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものである。
【背景技術】
【０００２】
シリコン基板上にバイポーラＩＣ、ＭＯＳＬＳＩ等の素子が形成された一般的な半導体装置は、図２９に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、４は封止用の樹脂モールドである。
【０００３】
上記のように、バイポーラＩＣが形成されたシリコン基板１は、図２９に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３とバイポーラＩＣ等の各電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、樹脂モールド型の半導体装置が提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
【０００５】
実装基板３０上に半導体装置２０が実装される実装面積は、図３０に示すように、各リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きいが、その実装面積の殆どはモールド樹脂、リード端子によるものである。半導体チップの面積の占める割合は非常に少ない。
【０００６】
半導体チップの形成された面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続して使用する場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００７】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、半導体チップが図３１に示すようなパッケージで、３．４ｍｍ×２．４ｍｍが最小であるとする。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、６．０ｍｍ×５．０ｍｍ程度となる。
この半導体装置のチップ面積は８．１６ｍｍ2で、半導体装置を実装する実装面積は、３０．０ｍｍ2であるため、この半導体装置の有効面積率は、リードを無視して考えても約２７．２％となり（実際はリードを考慮すると更にこの値は小さくなる。）、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００８】
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【０００９】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
【００１０】
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図３２を参照しつつ簡単に説明する。この先行技術では、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成している。
【００１１】
この構成によれば、リード端子４１、４２、４３の先端部分が外に出ない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
【００１２】
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にすることが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
【００１３】
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程を必要とし、かつ製造工程が煩雑となり、製造コストを低減できないという課題がある。
【００１４】
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率を最大とすることができる。
【００１５】
このように、半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７にフェイスダウンボンディングする技術が知られている（図３３参照）。かかる、フェイスダウンボンディングによって接合される半導体装置は、バンプ電極に熱応力等によるストレスが加わった場合に、バンプ電極が半導体チップから剥離する等の問題が顕著に現れる。
【００１６】
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図３４参照）。
【００１７】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられる。また、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００度〜３００度の加熱雰囲気中でボンディングを行うことが好ましい。
【００１８】
しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じてしまう。また、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田を溶融させるために、加熱温度を約１００度〜１５０度程度にしてワイヤボンディング接続を実現しているが、ボンディング接合部のピール強度が低下する問題がある。
【００１９】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護される。しかし前述の通り低温でワイヤボンドすると接着強度は低下するため、エポキシ樹脂の熱硬化時の収縮等によってボンディング部の接合部が剥離する問題がある。
【課題を解決するための手段】
【００２０】
本発明は、前述の課題に鑑みてなされ、
第１に、配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板の表面に形成された絶縁層と、前記絶縁層の上に設けられた複数の配線と、前記複数の配線と電気的に接続され前記シリコンから成る半導体基板に設けられた半導体チップとを有する半導体装置に於いて、
前記複数の配線を、少なくとも前記半導体基板と前記半導体チップとの間に設け、放射状に形成することで解決するものである。
半導体基板と半導体チップは、同じシリコンを用いるため、熱膨張係数αが等しいから、熱が発生したり、熱が加わっても、歪が発生しにくい。
【００２１】
第２に配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられた複数の放射状の配線と、前記放射状の配線のコンタクト孔領域を除き設けられた第２の絶縁層と、前記コンタクト孔を介して前記放射状の配線と電気的に接続された前記シリコンから成る半導体基板に設けられた半導体ＩＣチップとを有することで解決するもので有る。  第３に前記半導体ＩＣチップは、バイポーラ型ＩＣまたはＭＯＳＬＳＩで解決するものである。
第４に前記半導体ＩＣチップは、前記半導体基板に対してフェイスダウンで設けられることで解決するものである。
第５に、配線基板となるシリコンから成る半導体基板と、前記シリコンから成る半導体基板に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられた複数の放射状の配線と、前記放射状の配線のコンタクト孔領域を除き設けられた第２の絶縁層と、前記コンタクト孔を介して前記放射状の配線と電気的に接続された前記シリコンから成る半導体基板に設けられた半導体ＩＣチップとから成る半導体装置と、
前記半導体装置を実装する、セラミック基板、ガラスエポキシ基板、フェノール基板または絶縁処理が施された金属基板から成る実装基板とから成ることで解決するものである。
第６に、前記半導体ＩＣチップは、バイポーラ型ＩＣまたはＭＯＳＬＳＩで解決するものである。
【発明の効果】
【００２２】
本発明は、半導体基板と半導体チップは、同じシリコンであるため、熱膨張係数αが等しくなり、放射状の配線が設けられた半導体基板の上に半導体チップを設けても、歪が発生しにくい構造を実現できる。
【発明を実施するための最良の形態】
【００２３】
（１）第１の実施形態
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について図１乃至図２２に基づいて説明する。
【００２４】
この半導体装置は、図１に示すように、半導体チップ６０と、ブロック状の複数の外部接続用電極７０と、配線基板となる第２の半導体基板１１０と、接続手段の一例である第１，第２のバンプ電極９０、１００とから構成される。
【００２５】
図１に示すように、外部接続用電極７０は、半導体チップ６０の接続電極と接続され、半導体チップ６０の少なくとも１周辺に隣接し所定間隔離間して配置され、半導体チップ６０とは別の半導体基板から形成されたものである。
【００２６】
また、配線基板となる第２の半導体基板１１０は、その上面に、半導体チップ６０の各電極と外部接続用電極７０とを電気的に接続する配線パターン８１が形成され、かつ上記半導体チップ６０及び外部接続用電極７０に対向して配置されている。
【００２７】
さらに、接続手段９０，１００は、半導体チップ６０の電極及び外部接続用電極７０とを接続し所定の空間を形成するためのものである。
【００２８】
本実施形態に係る半導体装置によれば、図１に示すように、配線基板となる第２の半導体基板１１０と、その上面に設けられた配線パターン８１とを有するので、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることが可能になる。その詳細については、以下に示す製造方法で説明する。
【００２９】
先ず、図２及び図３に示すように、例えば、Ｎ+ 型の単結晶シリコン基板からなるウェハ状の第１の半導体基板７０ａ上にエピタキシャル成長技術によりＮ- 型のエピタキシャル層７０ｂを形成する。エピタキシャル層７０ｂを形成した第１の半導体基板７０ａ上の外部接続用電極となる領域７０ｘ（斜線領域）に第１のバンプ電極９０を形成する。ここでは、図１の半導体チップ６０のウェハとしてエピタキシャル層を採用していること、また高濃度拡散領域７１（通常上下分離領域として活用される）を採用しているので、７０ｂしてエピタキシャル層を使用したが特に限定されない。７０ａの基板に不純物を全面デポで拡散し、全面を裏面まで高濃度で拡散しても良い。
【００３０】
ここでＮ基板にＮエピタキシャル層を形成し、Ｎ＋型の上下分離領域のような拡散領域７１を形成しているが、逆導電型でも良い。つまりＰ＋型の基板にＰ型のエピタキシャル層を形成し、Ｐ＋型の高濃度拡散領域を形成しても良い。
【００３１】
外部接続用電極となる領域７０ｘは、第１の半導体基板７０ａ上に規則的に、環状あるいは相対向するような所定のパターン形状が規則的に配列するように形成されている。さらに、述べると、外部接続用電極領域７０ｘは半導体装置サイズ領域７０ｙ（一点鎖線領域）の外周部分に所定間隔だけ離間して配置され、その外部接続用電極領域７０ｘ上に第１のバンプ電極９０を形成する。
【００３２】
ここで、第１のバンプ電極９０の形成方法について、図３，図４に基づいて簡単に説明する。なお、図４は、図３における第１のバンプ電極９０の部分拡大図である。
【００３３】
第１のバンプ電極９０が形成される外部接続電極領域７０ｘ内のエピタキシャル層７０ｂにはリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の高濃度不純物を注入・拡散して高濃度拡散領域７１が形成されている。この高濃度拡散層７１は外部接続電極領域７０ｘ内の内部抵抗を抑制するために形成されるものである。高濃度拡散領域７１を形成した後、エピタキシャル層７０ｂ上にシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜を形成し、選択的に外部接続用電極領域７０ｘにコンタクト孔を有した絶縁膜７１Ａを形成する。
【００３４】
コンタクト孔によって露出された外部接続用電極７０ｘ域上に、選択的にアルミニウム等の金属材料を蒸着し接続用電極７２を形成する。その接続用電極７２上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、選択的に外部接続用電極領域７０ｘに接続用電極７２を露出させるパッシベーション膜７３を形成する。パッシベーション膜７３を形成した後、露出された外部接続用電極領域７０ｘ上にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜７４を形成し接続用電極７２の腐食による不具合を防止する。第１のバリアメタル膜７４を形成した後、第１の接続手段となる第１のバンプ電極９０を形成する。
【００３５】
第１のバンプ電極９０は、各外部接続電極領域上に形成した第１のバリアメタル膜７４に約３０〜５０μｍの高さを有して形成される。この第１のバンプ電極９０は金メッキ処理により形成され、そのバンプ電極表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜９１を形成する。
【００３６】
さらに、図４に示すように、第２のバリアメタル９１上には後述する他の基板と電気的に接合を行うために、接合用の金属を蒸着し接合層９２を形成する。この接合層９２に用いられる金属材料は、金（Ａｕ）からなるバンプ電極の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。
【００３７】
具体的には、金（Ａｕ）の融点は通常約１０６４度であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０度〜１９０度であるとすると、接合層９２に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、金（Ａｕ）とすず（Ｓｎ）との交互にメッキ積層して形成される融点が約３７０度の金すず（ＡｕＳｎ）を用いる。
【００３８】
上述した接合層は第２のバリアメタル９１の中心部から外側に広がるように形成されているが、図５及び図６Ａ、Ｂに示すように、第２のバリアメタル９１上にそれぞれ分離形成してもよい。
【００３９】
また、上述の第１のバンプ電極９０は各外部接続用電極７０領域上に１個しか形成されないが、第１のバンプ電極９０はこれに限らず、例えば、図７に示すように、外部接続用電極領域７０ｘ上に複数個形成しても良い。
【００４０】
次に、図８及び図９に示すように、例えば、Ｎ+型の単結晶シリコン基板からなるウェハ状の第２の半導体基板１１０を準備し、その第２の半導体基板１１０上に、前記半導体装置サイズ領域７０ｙと対応する領域内に、その一端が第１の半導体基板７０ａの外部接続用電極領域７０ｘ、他端が半導体装置サイズ領域７０ｙの内部に延在する複数の配線パターン８１を形成する。
【００４１】
配線パターン８１は、例えば、第２の半導体基板１１０表面にＳｉＯ2或いはＳｉＮ×等の絶縁層１１１を形成し、その絶縁層１１１上にアルミニウム等の金属を所定形状に選択的に蒸着することで形成することができる。配線パターン８１は、後述するが、外部接続用電極領域７０ｘと半導体チップ６０とを接続する配線であり、外部接続用電極７０の配列等によってそのパターンを任意に形成することができ、本実施形態では、図８に示すように、放射線状に形成されている。
【００４２】
第２の半導体基板１１０上に配線パターン８１を形成した後、第２の半導体基板１１０上にシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜を形成し、選択的に各配線パターン８１の両端部、あるいは必要に応じて中央部分にコンタクト孔を形成する。
【００４３】
コンタクト孔によって露出された配線パターン８１上に、選択的にアルミニウム等の金属材料を蒸着し接続用電極１１２を形成する。その接続用電極１１２上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、選択的に配線パターン８１の両端部に接続用電極１１２を露出させる。パッシベーション膜１１３を形成した後、露出された接続用電極１１２領域上にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜１１４を形成し、接続用電極１１２の腐食による不具合を防止する。第１のバリアメタル膜１１４を形成した後、第２の接続手段となる第２のバンプ電極１００を形成する。
【００４４】
第２のバンプ電極１００も第１のバンプ電極９０と同様に形成する。即ち、第２のバンプ電極１００は、各配線パターン８１上に形成された第１のバリアメタル膜１１４に約３０〜５０μｍの高さで形成する。この第２のバンプ電極１００も金メッキ処理により形成され、そのバンプ電極表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜１０１を形成する。
【００４５】
さらに、この第２のバリアメタル１０１上には、上述した外部接続用電極領域７０ｘ上に形成した第１のバンプ電極９０と電気的に接合を行うために、接合用の金属を蒸着し接合層１０２を形成する。この接合層１０２に用いられる金属材料は、第１のバンプ電極９０上に形成された接合層９２と同様に、金（Ａｕ）より形成される第２のバンプ電極１０２の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６４度であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０度〜１９０度であるとすると、接合層１０２に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、金（Ａｕ）とすず（Ｓｎ）との交互にメッキ積層して形成される融点が約３７０度の金すず（ＡｕＳｎ）を用いる。
【００４６】
上述した接合層１０２は第２のバリアメタル１０１の中心部から外側に広がるように形成されているが、図５及び図６に示すように、第２のバリアメタル１０１上にそれぞれ分離して形成してもよい。また図６Ｂに類似して、十字形状でも良い。
【００４７】
後述するが、図１８のように外部接続用電極を支えるバンプが複数の点で支持され、その強度が増す。また半田の溶融時の回転を防止できるメリットを有している。
【００４８】
次に、図１０に示すように、第１及び第２の基板７０ａ、１１０上に形成した各バンプ電極９０，１００を接合し、両基板７０ａ、１１０間に樹脂層１２０を形成する。両基板７０、１１０上に形成した複数の各バンプ電極９０、１００を当接させ、図１１に示すように、バンプ電極９０、１００上に形成した接合層９２、１０２を溶融させて金バンプからなるバンプ電極９０、１００を接合材料として用いることなく、両接合層９２、１０２で接合を行う。具体的には、第１の半導体基板７０ａの外部接続用電極領域７０ｘに形成された第１のバンプ電極９０と第２の半導体基板１１０上に放射線状に形成された配線パターン８１の外側の端部に形成された第２のバンプ電極１００とを接合し、両基板間に樹脂を充填し樹脂層１２０を形成する。
【００４９】
例えば、両基板７０ａ、１１０に形成した各バンプ電極９０、１００を一致させ加熱雰囲気中内に配置し、バンプ電極９０、１００上に形成した接合層９２、１０２のみを溶融させて電気的接合を行う。各接合層９２、１０２と各バンプ電極９０、１００との間には、上記したように、第２のバリアメタル膜９１、１０１が介在されているために溶融した接合層９２、１０２の金属材料とバンプ電極９０、１００の金（Ａｕ）とが共晶されない。ここで重要なことは、各バンプ電極９０、１００は、メッキ直後の組成状態のままで、両バリアメタル９１、１０１上に形成された接合層９２、１０２によって、第１の基板７０の外部接続電極領域７０ａと第２の基板１１０の配線パターン８１との電気的接合が行われるという点である。
【００５０】
ところで、各バンプ電極９０、１００上に形成される接合層９２、１０２を図５に示すような形状とした場合は、図１２に示すように、接合層９２、１０２の柱が２本（複数本）形成されることになる。
【００５１】
各バンプ電極９０、１００上に形成した接合層９２、１０２を溶融し電気的接合を行い、第１の基板７０ａと第２の基板１１０とを接合（貼り合わせ）した後、両基板７０ａ、１１０に所定の圧力を加えながら、両基板７０ａ、１１０のすき間に液状のエポキシ系の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い、かかる、含浸材を硬化させて、上述した樹脂層１２０を形成し両基板７０、１１０を仮固定する。
【００５２】
この時、両基板７０ａ、１１０上に形成する各バンプ電極９０、１００の高さが低すぎると両基板７０ａ、１１０の離間距離、即ち樹脂層１２０の膜厚が薄くなり、後述するスリット孔を形成したときに、スリット孔の先端部分が第２の基板１１０の表面まで達し、配線パターン８１を切断する可能性があり、両基板７０ａ、１１０の離間距離を十分に保つ必要がある。このため各バンプ電極９０、１００の高さを調整する必要がある。
【００５３】
次に、図１３及び図１４に示すように、第１の基板７０ａの反主面（裏）側から第１の基板７０ａの外部接続用電極領域７０ｘを個々に電気的に分離するように、第１の基板７０ａを切断し、複数のスリット孔１３０を格子状に形成する。このスリット孔１３０はダイシング装置によるダイシングブレードを用いて形成する。
【００５４】
ダイシング装置を用いてスリット孔１３０を形成する理由は、ダイシングの幅及び深さを精度良く制御することができること、既存の設備であり新たに購入する必要がないことなどである。ダイシング幅はダイシングブレードの幅によって設定され、ダイシングの深さはダイシング装置メーカーによって異なるが、現状の技術では約２μｍ〜５μｍ程度の精度誤差であり、第２の基板１１０上の配線パターン８１を切断することなく、確実に第１の基板７０ａのみを切断し、外部接続電極領域７０ｘを確実、且つ、精度良く電気的に分離することができる。
【００５５】
以下に、スリット孔１３０を形成する工程を説明する。
【００５６】
図１５に示すように、ダイシング装置のテーブル１５１上に第１の基板７０ａが上となるように配置し保持する。その後、図１６に示すように、赤外線ランプ装置１５４から発せられ第１の基板７０ａ内部にまで透過する赤外線を第１の基板７０ａ表面に照射し、反射光を赤外線用モニタ等の検出装置１５３で検出し、スリット孔形成領域の位置をアライメントし、図１７に示すように、ダイシングブレード１５５で、図１４に示すように、格子状のスリット孔１３０を形成する。赤外線検出機能付のダイシング装置を用いれば、正確に第１の基板７０ａの裏面側からでも第１の基板７０ａのみを切断するスリット孔１３０を形成することができる。赤外線検出機能がないダイシング装置では、アライメントが正確に行えないためにスリット孔１３０を正確に形成することが困難である。この工程で形成するスリット孔１３０のダイシング幅は、分離後の隣接する各外部接続用電極７０の絶縁性を十分に保つ必要性から、例えば、約０．１ｍｍ幅で行う。
【００５７】
ダイシング（スリット孔１３０）の深さは、上記したように、各外部接続電極領域７０ｘを電気的に分離するために、第１の基板７０ａを確実に切断する必要があるので、樹脂層１２０内に約２μｍ〜５μｍ程度入るように行う。
【００５８】
このように、第１の基板７０ａ上に形成された複数の外部接続電極領域７０ｘは、第１の基板７０ａの裏面側から形成された格子状のスリット孔１３０によって、それぞれ電気的に分離され、個々の半導体装置の外部接続用電極７０となる。
【００５９】
本実施形態では、スリット孔１３０を形成する前に、スリット孔１３０となる領域上に、上記のダイシング装置を用いて台形状のダイシングブレードで第１の基板７０ａを所定の深さでダイシング処理（第１の基板７０ａの表面を削る）を行う。このダイシング処理工程で各外部接続用電極７０のエッヂ部分にテーパー部を形成する。テーパー部の角度はダイシングブレードの形状によって決定されるが、半田接合部分の大きさ、半田量によって任意に設定される。
【００６０】
第１の基板７０ａの一部分を削除し各外部接続用電極７０のエッヂ部分にテーパー部を形成した後、第１の基板７０ａの表面に半田等の金属のメッキ層を形成する。メッキ層は、例えば、電気メッキ、無電解メッキ等のメッキ処理を用い第１の基板７０ａ全面に形成する。メッキ層を形成した後、上述の図１３に示すようにスリット孔１３０を形成する。
【００６１】
第１の半導体基板７０ａの外部接続用電極領域７０ｘには、上記したように、高濃度拡散層を形成しており、配線抵抗によるロスを緩和している。
【００６２】
次に、図１８及び図１９に示すように、少なくとも外部接続用電極７０で囲まれた領域の第１の半導体基板７０ａを除去し、半導体チップ６０を収納する収納空間１４０を形成する。上述したように、第１の半導体基板７０ａから形成された外部接続用電極７０は、第１及び第２のバンプ電極９０、１００を介して第２の半導体基板１１０上の配線パターン８１と電気接合がなされている。一方、外部接続用電極７０以外の第１の半導体基板７０ａは樹脂層１２０によって第２の半導体基板１１０と仮固着されているだけであるために、樹脂層１２０をエッチング除去することにより、図１８及び図１９に示すように、各バンプ電極９０、１００上の接合層９２、１０２で固着された外部接続用電極７０のみを残して他の第１の基板７０ａが除去される。その結果、外部接続用電極７０で囲まれた領域内に所定サイズの半導体チップ６０を収納るための収納空間１４０を形成することができる。
【００６３】
次に、図２０に示すように、収納空間１４０に半導体チップ６０を収納し、半導体チップ６０と第２の半導体基板１１０上の配線パターン８１上に形成された他の第２のバンプ電極１００との電気的接合を行う。
【００６４】
半導体チップ６０は、例えば、図２０に示すように、Ｐ型半導体基板６１に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域６２が形成され、基板６１上にエピタキシャル成長技術によりN-型のエピタキシャル層６３が形成される。
【００６５】
ここでは半導体チップとしてパイポーラ素子を取り上げたために、エピタキシャル層が採用されているが、ＭＯＳでは、エピタキシャル層を採用しているもの、採用していないものがある。従ってエピタキシャル層を採用することは本発明の必須事項でない。
【００６６】
エピタキシャル層６３のアイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域６４が形成される。このアイソレーション拡散領域６４によりトランジスタの活性領域となるＮ型領域はＰ型のアイソレーション拡散領域で囲まれる。エピタキシャル層６３の所定領域にボロン（Ｂ）等のＰ型の不純物を選択的に拡散して所定の深さを有した島状のベース領域６５が形成される。
【００６７】
かかる、ベース領域６５内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域６６及びコレクタコンタクト拡散領域６７が形成されている。
【００６８】
半導体チップ６０の表面には、エミッタコンタクト孔及びコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜６８が形成される。
【００６９】
ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出された領域には、選択的にアルミニウム等の金属材料で蒸着されたベース電極６５ａ、エミッタ電極６６ａ、コレクタ電極６７ａが形成される。
【００７０】
ベース電極６５ａ、エミッタ電極６６ａ、及びコレクタ電極６７ａにアルミニウムを用いた場合には、基板６１上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜６９が形成され、ベース電極６５ａ、エミッタ電極６６ａ、コレクタ電極６７ａ上或いは／及び必要に応じてその他の各電極の所定位置上のパッシベーション膜６９を選択的に除去し、各電極６５ａ、６６ａ、６７ａの表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜を形成し各電極等の腐食による不具合を防止している。
【００７１】
半導体チップ６０の各電極上には、上述した図４及び図５に示したように、バンプ電極１５０が形成される。ここでは、バンプ電極１５０の説明は既に説明したので省略する。半導体チップ６０の裏面側を電極として用いる場合には、かかる、半田フィレットを形成するために半導体チップ６０の裏面側の４辺はテーパ状に形成される。
【００７２】
半導体チップ６０を外部接続用電極７０に囲まれた各収納空間１４０内に収納した後、約３７０度の加熱雰囲気中に配置し、第２の半導体基板１１０上に形成された第２のバンプ電極１００の接合層１０２と半導体チップ６０上に形成したバンプ電極１５０の接合層（図示しない）とを接合させ電気的接合がなされる。
ここで、説明する必要は特にないが、収納された半導体チップ６０の裏面は外部接続用電極７０の表面と同一若しくは若干低く形成するように設計する。
【００７３】
ところで、各外部接続用電極７０は上述したように、既に個々に分離独立形成されているので、この加熱処理工程で各外部接続用電極７０の第１のバンプ電極９０と第２の半導体基板の第２のバンプ電極１００とを接合している接合層９２、１０２が再溶融し、図２０の実線矢印に示すように回転して外部接続用電極７０が位置ずれを起こす不具合が生じる場合がある。しかし、各バンプ電極９０、１００上に形成された接合層９２、１０２を、例えば、図５、図６に示すような形状にすることで、半導体チップ６０の固着時における外部接続用電極７０の滑りを防止することができ位置ずれ等を起こす不具合を防止することができる。
【００７４】
しかも、図４の構造では、頭の大きい不安定な赤子であり、図１８の様な構造にするとすぐに首の所にクラックが発生してしまうが、図６、７の構造にすることでその強度を増強させることができる。
【００７５】
次に、図２１に示すように、第１の半導体基板７０ａから形成された各外部接続用電極７０及び半導体チップ６０と第２の半導体基板１１０との間に形成される空間及びスリット孔１３０内に再度、エポキシ系樹脂からなる含浸樹脂を充填し樹脂層１６０を形成し、各外部接続用電極７０と半導体チップ６０との固定を行う。そして、上記した半導体装置サイズ領域、即ち、環状に配置形成された外部接続用電極７０を囲むスリット孔１３０のほぼ中央部分でダイシングを行い、図１に示すような個々の半導体装置に分割する。かかる、分割工程は、第２の基板１１０が下側となるようにダイシング装置のテーブル上に配置し、半導体装置サイズ領域７０ｙを囲むスリット孔１３０をアライメントしてダイシングを行うことにより、個々に分割する。
【００７６】
分割した半導体装置の側面には、樹脂層１６０の一部を残存させることができ、外部接続用電極７０からのリーク電流を抑制することができる。個々に分割された半導体装置は、所定の測定、ラベル印刷後、個別にテーピングされリール状に取り巻かれる。
【００７７】
上述した製造方法によって製造された半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば配線基板のパッド上に半導体装置を固着実装することができる。
【００７８】
この際、上記したように、各外部接続用電極７０のエッヂ部分にテーパー部を形成していることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。また、この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
【００７９】
さらに、半導体装置を実装基板上に実装した時、各外部接続用電極７０はスリット孔１３０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極７０が短絡することはない。
【００８０】
本発明の製造方法によって製造される半導体装置は、例えば、図２２に示すようなサイズで形成することができる。本実施形態の半導体装置で、従来例で説明した半導体装置とほぼ同じ機能をもつ半導体チップ６０を３．４ｍｍ×２．４ｍｍサイズとし、各外部接続用電極７０を０．３ｍｍ×０．３ｍｍサイズとし、スリット孔１３０の幅及び半導体チップ６０と各外部接続用電極７０とのクリアランスを０．３ｍｍとする半導体装置では有効面積率は次のようになる。即ち、素子面積が８．１６ｍｍ2であり、実装面積となる半導体装置の面積が１６．５６ｍｍ2となることから、有効面積率は約４９．３％となる。
【００８１】
従来例で説明した３．４ｍｍ×２．４ｍｍのチップサイズを有する半導体装置の有効面積率は上記したように２７．２％であることから、本発明の半導体装置では有効面積率で約１．８１倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００８２】
本実施形態では、収納空間１４０内にバイポーラＩＣからなる半導体チップ６０を収納したが、本発明はこれに限定されるものではなく、ＭＯＳＬＳＩ、縦型パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等の単一の半導体デバイス或いはそれらを複合した半導体デバイスに応用することができることは説明するまでもない。
【００８３】
（２）第２の実施形態
以下で、本発明の第２の実施形態について図面を参照しながら説明する。なお、第１の実施形態と共通する事項については、重複を避けるため説明を省略する。
【００８４】
最初に、本実施形態の半導体装置について図２３を参照しながら説明する。
【００８５】
図１に示す第１の実施形態に係る半導体装置では、外部接続用電極７０として、高濃度不純物が拡散されて低抵抗化された半導体基板を用いていたが、本実施形態では外部接続用電極２７０として金属プレート、例えば銅板を用いている点のみが異なり、構造及び機能については第１の実施形態とほとんど重複するので、詳細な説明を省略する。
【００８６】
本実施形態に係る半導体装置によれば、外部接続用電極２７０として銅板を用いているので、不純物が拡散されて低抵抗化された半導体基板よりもはるかに低抵抗である。
【００８７】
以下で、本実施形態の半導体装置の製造方法について図２４乃至図２８を参照しながら説明する。
【００８８】
まず、図２４に示すように、銅板２００の上面に、第１の実施形態で説明したのと同様の工程で、第１のバンプ電極２９０を形成する。
【００８９】
すなわち、銅板２００上にシリコン酸化膜、或いはシリコン窒化膜、または絶縁樹脂等の絶縁膜を形成し、外部接続用電極にあたる領域にコンタクトホールを形成し、これによって露出された外部接続用電極を形成する領域上に、選択的にアルミニウム等の金属材料や金属合金等を蒸着し、またはその他の方法で形成し、接続用電極２７２を形成する。その接続用電極２７２上にパッシベーション膜を形成し、コンタクトホールを形成して接続用電極２７２を露出させる。
【００９０】
次いで、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着させて第１のバリアメタル膜２７４を接続用電極２７２上に形成し接続用電極２７２が腐食することを防止する。その後、第１のバリアメタル膜２７４上に第１の接続手段となる第１のバンプ電極２９０を形成する。
【００９１】
その後、第１のバンプ電極２９０上に不図示のバリアメタル膜を形成し、バリアメタル膜上に不図示の接合層を形成する。なお、以上の工程で形成する材料や膜厚、成膜条件等は第１の実施形態と同様なので説明を省略する。
【００９２】
次に、第１の実施形態において説明した工程で形成された、図９に示すような配線基板となる第２の半導体基板１１０を用意し、これを、第１のバンプ電極２９０と第２のバンプ電極１００とが当接するように位置合せして、これらを接続する。接続した後に第２の半導体基板１１０と銅板２００との間に形成された空間内に、図２５に示すように樹脂１６０を封入する。以上の工程の詳細については、第１の実施形態で説明した工程と同様なので説明を省略する。
【００９３】
次いで、図２６に示すように、ダイシングで外部接続用電極を形成する領域以外の銅板２００を各々切り出して除去し、半導体チップを収納するための収納空間１４０を形成するとともに、銅板から形成される外部接続用電極２７０を形成する。この工程についても、その詳細は第１の実施形態と同様なので説明を省略する。
【００９４】
次に、図２７に示すように、第１の実施形態で説明した半導体チップ６０を、位置合せした後に収納空間１４０内に収納する。この工程に付いても詳細は第１の実施形態と同様にする。
【００９５】
次いで、図２８に示すように、半導体チップ６０の接続電極であるバンプ電極１５０と第２の半導体基板１１０に設けられた第２のバンプ電極１００とを電気的に接続し、かつ固着したのちに、半導体チップ６０と第２の半導体基板１１０との間に形成される空間内に樹脂１６０を封入する。
【００９６】
その後、半導体装置サイズ領域ごとにダイシング等で各々切り出すことにより、図２３に示すような本実施形態に係る半導体装置が完成することになる。
【００９７】
以上のように、外部接続用電極を低抵抗化するために金属材料、例えば銅板を用いる際には、上記の製造方法の他にも、外部接続用電極のサイズに合せた微細な銅板を最初に切り出しておき、その微細な銅板を後に半導体装置ごとに接続させる方法が考えられるが、この方法では微細な銅板を該当する領域の半導体基板と位置合せして接続する必要がある。
【００９８】
例えば１つの半導体装置あたり１０個の外部接続用電極が必要であるとすると、この微細な銅板を１０回位置合せして接続させる必要があり、位置合せ、接続に多大な手間がかかるので作業効率が低下し、歩留まりの低下につながる。
【００９９】
しかしながら、本実施形態の製造方法では、のちに外部接続用電極の材料となる銅板２００を、配線基板となる第２の半導体基板１１０と位置合せし、第１のバンプ電極２９０と第２のバンプ電極１００とを接続して固着したのちに、不要な領域の銅板２００を切り出して除去するとともに、除去された空間を半導体チップの収納空間１４０としているので、一つの半導体装置について外部接続用電極が何個あったとしても、電極の位置合せ工程については１回で済む。
【０１００】
したがって、微細な銅板をいちいち位置合せして貼付しなくとも良いので、位置合せに要する負担が上述の方法に比して大幅に低減でき、歩留まりの向上に寄与する。
【０１０１】
また銅板２００を採用する場合、次のような方法でも形成できる。
【０１０２】
先ず図３５に示すように、銅板２００を用意し、全面にニッケル３００とＡｕ３０１を積層する。これは２層で形成されているが、何層でも良く、最上層が図３６に示すバンプ電極１００に用いられる接合層９２（図４を参照）と接合が可能な材料で、最下層は、銅との接着性がよい材料が選択され、間の層は膜剥がれ等を防止するために順次種種の材料が選択されて形成される。
【０１０３】
続いて、半田バンプ１００が形成された第２の半導体基板１１０を前実施例図１０の説明と同様な形で形成する。符号１２０は、樹脂層で、この後銅板をダイシングするときの仮固定を目的として使用される。またバンプ電極１００、１００Ａのサイズが同じであると、１００Ａのバンプも同時に固着され、この後の銅板の刳り貫きができなくなるため、１００Ａのサイズは小さく形成されてある。
【０１０４】
ただし１００、１００Ａを同じサイズで形成したい場合は、図３７で示す切り抜き部分をプレスして凹み部を形成し、バンプ１００Ａの高さを１００よりも下げて形成すればよい。
【０１０５】
続いて図３７に示すように、銅板の裏面よりダイシングして半導体チップ６０が接地できる収納空間１４０を形成し、矢印のように半導体チップを収納し、１００Ａと１５０を接続させる。ここでは、半田バンプ１００Ａが小さく形成されているが、半導体チップにはバンプ１５０が形成されてあるために、逆に基板の裏面が飛び出すが、この飛び出し分だけ銅板を厚くしておけばよい。
【０１０６】
前記凹み部を形成する場合も同様で、半導体チップと銅板の厚みの調整で銅板と半導体チップの裏面を面いちにする。
【０１０７】
前述したが、本発明は、半導体基板の裏面、且つ外部接続電極の裏面を電極として面実装できる点がポイントであるからである。
【０１０８】
この後は、図２１意向の説明と同様なので説明は省略する。
【０１０９】
本発明は、当初外部接続用電極を半導体基板で考えていたが、不純物を拡散しても抵抗値が問題になる場合があるため、Ｃｕ基板を採用した。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明のバンプ電極を示す断面図。
【図５】本発明のバンプ電極を示す断面図。
【図６】本発明のバンプ電極を示す平面図。
【図７】本発明のバンプ電極を示す断面および平面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】バンプ電極の接合部分を示す断面図。
【図１２】バンプ電極の接合部分を示す断面図。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１６】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１８】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図１９】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図。
【図２０】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図２１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図２２】本発明の半導体装置の裏面を示す図。
【図２３】本発明の第２の実施形態に係る半導体装置の構造を示す断面図。
【図２４】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図２５】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図２６】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図２７】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図２８】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図２９】従来の半導体装置を示す断面図。
【図３０】従来の半導体装置を配線基板上に実装した状態を示す断面図。
【図３１】従来の半導体装置を示す平面図。
【図３２】従来の半導体装置を示す平面図。
【図３３】従来の半導体装置について説明する断面図。
【図３４】従来の半導体装置について説明する断面図。
【図３５】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図。
【図３６】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図。
【図３７】本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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