(57)【要約】【課題】第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置の製造方法を提供する。【解決手段】半導体基体１００上に、該半導体基体１００を構成する半導体材料とバンドギャップが異なり、該半導体基体１００とヘテロ接合を形成する半導体材料からなるヘテロ半導体層２００を積層する工程と、該ヘテロ半導体層２００上に所定のパターンを有するマスク層を形成する工程と、前記マスク層を用いてヘテロ半導体層２００に不純物を導入し、ヘテロ半導体層２００中に第一のへテロ半導体領域３を形成する工程と、前記マスク層を用いてへテロ半導体層２００を選択的にエッチングする工程と、第一のヘテロ半導体領域３及び半導体基体１００とに接するようにゲート絶縁膜６を形成する工程とを有する半導体装置の製造方法であって、前記マスク層を用いて不純物を導入し、第一のへテロ半導体領域３を形成する工程を、イオン注入によって行う。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基体上に、該半導体基体を構成する半導体材料とバンドギャップが異なり、該半導体基体とヘテロ接合を形成する半導体材料からなるヘテロ半導体層を積層する第一の工程と、
前記ヘテロ半導体層上に所定のパターンを有するマスク層を形成する第二の工程と、
前記マスク層をマスクに用いて前記ヘテロ半導体層に不純物を導入し、前記ヘテロ半導体層中に第一のへテロ半導体領域を形成する第三の工程と、
前記マスク層をマスクに用いて前記へテロ半導体層を選択的にエッチングする第四の工程と、
前記第一のヘテロ半導体領域及び前記半導体基体とに接するようにゲート絶縁膜を形成する第五の工程と
を有する半導体装置の製造方法であって、
前記マスク層を用いて不純物を導入し、前記第一のへテロ半導体領域を形成する第三の工程を、イオン注入によって行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層の厚さが、前記第三の工程においてイオン注入を行う不純物の投影飛程より小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第三の工程においてイオン注入を行う不純物の、前記マスク層の直下における投影飛程が、前記へテロ半導体層の厚さより小さいことを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項４】
前記不純物が砒素またはアンチモンであることを特徴とする請求項１乃至３のいずれか記載の半導体装置の製造方法。
【請求項５】
前記半導体基体を構成する半導体材料が炭化珪素であることを特徴とする請求項１乃至４のいずれか記載の半導体装置の製造方法。
【請求項６】
前記ヘテロ半導体材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つであることを特徴とする請求項１乃至５のいずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基体上にヘテロ半導体層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。  
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。  
上記のような構成の従来技術の半導体装置は、ソース電極とドレイン電極間に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極をソース電極と同電位とした状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極にソース電極に対し所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、従来技術のチャネル長に相当する長さがヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をＰ＋型とし、Ｐ型、Ｎ型を打ち分けて２つのヘテロ半導体領域を形成することが有効である（本出願人が出願した特願２００４−０６５９５８号参照）。すなわち、断面形状的に非常に狭いＮ型領域（第一のヘテロ半導体領域）を形成し、その他の領域（第二のヘテロ半導体領域）をＰ＋型とすることが望ましい。しかしながら、このような断面形状をとることで、非常に狭い該Ｎ型領域とソース電極間のコンタクト面積が小さくなり、コンタクト抵抗が増大してしまうという問題点があった。  
本発明は、このような従来技術の問題を解決するためになされたものであり、第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、半導体基体上に、該半導体基体を構成する半導体材料とバンドギャップが異なるヘテロ半導体層を積層する工程と、前記ヘテロ半導体層上に所定のパターンを有するマスク層を形成する工程と、前記マスク層をマスクに用いて前記ヘテロ半導体層に不純物を導入し、前記ヘテロ半導体層中に第一のへテロ半導体領域を形成する工程と、前記マスク層をマスクに用いて前記へテロ半導体層を選択的にエッチングする工程と、前記第一のヘテロ半導体領域及び前記半導体基体とに接するようにゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、前記マスク層を用いて不純物を導入し、前記第一のへテロ半導体領域を形成する工程を、イオン注入によって行うという構成になっている。
【発明の効果】
【０００６】
本発明によれば、第一のヘテロ半導体領域とソース電極との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
本発明の実施の形態について図を用いて説明する。  
〈構成〉
図１は本発明の実施の形態による半導体装置（ヘテロ接合電界効果トランジスタ）の断面図、図２は図１のＡ−Ｂ切断線における断面図である（図１は、図２のＡ−Ｂ切断線における断面図）。  
なお、以下の実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
図１に示すように、第一導電型である例えばＮ＋型の炭化珪素基板１上に、ドレイン領域を構成するＮ型の炭化珪素エピタキシャル層２が形成されて炭化珪素半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体層２００が形成されている。このヘテロ半導体層２００は、例えば第一導電型であるＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体領域４とから構成されている。つまり、エピタキシャル層２と第一のヘテロ半導体領域３及び第二のヘテロ半導体領域４との接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。  
ヘテロ半導体層２００の所定領域には、該ヘテロ半導体層２００を貫通し、エピタキシャル層２に到達するように溝（トレンチ）９が形成されている。溝９近傍の第一のヘテロ半導体領域３とエピタキシャル層２との接合面に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上にはゲート電極５が形成されている。また、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域４のエピタキシャル２との接合面に対向する対面にはソース電極７が形成されている。また、基板１にはドレイン電極８が接続するように形成されている。ゲート電極５とソース電極７とは、キャップ酸化膜３０によって電気的に絶縁されている。なお、図１には示されていないが、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４とソース電極７とは、図２に示すように、紙面奥行き方向で接触している。
【０００８】
〈製造方法〉
次に、図１、図２に示した電界効果トランジスタの製造方法について図３（ａ）〜図６（ｌ）に従って説明する。  
まず、図３（ａ）に示すように、Ｎ型炭化珪素基板１上に、Ｎ型炭化珪素エピタキシャル層２を成長させた炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０１６ｃｍ−３である。  
次に、図３（ｂ）に示すように、Ｎ型炭化珪素エピタキシャル層２上に多結晶シリコンを厚さ例えば５０００Å堆積した後、ボロン（硼素）イオン６０のイオン注入を行い、Ｐ型の多結晶シリコンからなる第二のヘテロ半導体領域４を形成する。ボロンイオン６０のイオン注入条件は、例えば加速エネルギー３０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２である。むろん、多結晶シリコンへのドーピングには、ＢＢｒ３などを用いた固層拡散法でも構わないし、気相拡散法でも良い。  
次に、図３（ｃ）に示すように、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４上にＣＶＤ法にて酸化膜４０と窒化膜５０とを、酸化膜４０、窒化膜５０の順に堆積した後、フォトリソグラフィとエッチングにより、酸化膜４０及び窒化膜５０の所定領域をエッチングする。このときの酸化膜４０及び窒化膜５０の膜厚は、例えば、それぞれ１０００Åである。
【０００９】
次に、図４（ｄ）に示すように、酸化膜４０及び窒化膜５０をマスク材として、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４に、砒素イオン７０をイオン注入する。この際、砒素イオン７０のイオン注入の加速エネルギーは、酸化膜４０及び窒化膜５０のマスク越しに注入した砒素の投影飛程が、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４に到達するように、かつ、ヘテロ半導体層２００と炭化珪素エピタキシャル層２との界面には到達しないように設定する。本実施の形態の場合、例えば加速エネルギー２００ｋｅＶ、ドーズ量１．０×１０１６ｃｍ−２である。このような条件でイオン注入することで、図３（ｄ）に示すような深さの異なるＮ型多結晶シリコンからなる第一のヘテロ半導体領域３を一度のイオン注入で形成することができる。なお、イオン注入する不純物として砒素の他、アンチモンを用いてもよい。  
次に、図４（ｅ）に示すように、酸化膜４０及び窒化膜５０のマスクをそのまま用いて、反応性イオンエッチングにより多結晶シリコンからなるヘテロ半導体層２００、及び炭化珪素エピタキシャル層２をエッチングし、溝９を形成する。なお、砒素イオン７０（図４（ｄ））の注入時に、マスク（酸化膜４０及び窒化膜５０）の端部における該マスク直下のＰ型多結晶シリコンからなる第二のヘテロ半導体領域４にも砒素がドーピングされているので、溝９の形成後においても、溝９内部のエッチング面にはＮ型多結晶シリコンからなる第一のヘテロ半導体領域３が残る。このマスク端部におけるマスク直下のＮ型多結晶シリコンからなる第一のヘテロ半導体領域３の幅は、砒素イオン７０の注入時における砒素原子の衝突カスケードの幅であるので、非常に狭いＮ型多結晶シリコンからなる第一のヘテロ半導体領域３を形成することができる。  
次に、図４（ｆ）に示すように、Ｎ型多結晶シリコンからなる第一のヘテロ半導体領域３と溝９の内壁を少なくとも覆うようにＴＥＯＳ膜からなるゲート絶縁膜６を堆積する。
【００１０】
次に、図５（ｇ）に示すように、少なくとも溝９の内部を埋めるように多結晶シリコンを厚さ例えば５０００Å堆積した後、ＰＯＣｌ３を用いた固層拡散を行い、ゲート電極となる多結晶シリコン層８０を形成する。むろん、多結晶シリコン層８０への不純物ドーピングには、イオン注入法を用いても一向に構わない。  
次に、図５（ｈ）に示すように、ドライエッチングによりゲート電極となる多結晶シリコン層８０と窒化膜５０上のゲート絶縁膜６をエッチバックし、ゲート電極５を形成する。  
次に、図５（ｉ）に示すように、酸化雰囲気中にてゲート電極５の一部を熱酸化し、ゲート電極５の絶縁を確保するキャップ酸化膜３０を形成する。  
次に、図６（ｊ）に示すように、燐酸溶液を用いて窒化膜５０を除去する。  
次に、図６（ｋ）に示すように、炭化珪素基板１の裏面にチタン、ニッケルを、チタン、ニッケルの順に堆積してドレイン電極８を形成する。  
次に、図６（ｌ）に示すように、キャップ酸化膜３０と酸化膜４０をエッチバックし、Ｎ型多結晶シリコンからなる第一のヘテロ半導体領域３上にコンタクトホールを開孔する。  
最後に、図１に示すように、アルミニウムを堆積してソース電極７を形成し、セルフアライン構造を有するＳｉ／ＳｉＣヘテロ接合界面変調型デバイスが完成する。
【００１１】
上記のように本実施の形態の半導体装置の製造方法は、半導体基体１００上に、該半導体基体１００を構成する半導体材料とバンドギャップが異なり、該半導体基体１００とヘテロ接合を形成する半導体材料からなるヘテロ半導体層２００（第二のヘテロ半導体領域４）を積層する第一の工程（図３（ｂ））と、該ヘテロ半導体層上に所定のパターンを有するマスク層（酸化膜４０及び窒化膜５０）を形成する第二の工程（図３（ｃ））と、前記マスク層をマスクに用いて前記ヘテロ半導体層に不純物を導入し、前記ヘテロ半導体層中に第一のへテロ半導体領域３を形成する第三の工程（図４（ｄ））と、前記マスク層をマスクに用いてへテロ半導体層２００を選択的にエッチングする第四の工程（図４（ｅ））と、前記第一のヘテロ半導体領域３及び半導体基体１００とに接するようにゲート絶縁膜６を形成する第五の工程（図４（ｆ））とを有する半導体装置の製造方法であって、前記マスク層を用いて不純物を導入し、第一のへテロ半導体領域３を形成する第三の工程（図４（ｄ））を、イオン注入によって行うという構成になっている。  
従来の方法では、図１に示すような形状の第一のヘテロ半導体領域３（障壁が低い）と第二のヘテロ半導体領域４（障壁が高い）を形成する場合、つまり、ソース領域となる第二のヘテロ半導体領域４の内部に任意の導電型の第一のヘテロ半導体領域３を形成する場合、まず、第一のマスクを用いて第二のヘテロ半導体領域４中に、第一のヘテロ半導体領域３を全厚さにわたって形成する。次に、第二のマスクを用いて第二のヘテロ半導体領域４の表面領域（上層）に第一のヘテロ半導体領域３を形成する。最後に、第三のマスクを用いてヘテロ半導体層２００をエッチングするという工程を経る。従って、マスク合わせが３回必要であった。このため、異なる導電型の領域の寸法は、イオン注入及びエッチングのマスク合わせ精度に依存するため、微細化することが困難であった。  
図７（ａ）〜（ｄ）は、本実施の形態の半導体装置の製造方法の要部を説明する工程断面図である。（ａ）はプレーナ型のヘテロ接合電界効果トランジスタの断面図である。まず、（ｂ）に示すように、半導体基体１００上にヘテロ半導体層２００を形成し、その上に所定のパターン形状のマスク層４０、５０を形成する。次に、（ｃ）に示すように、マスク層４０、５０を用いて不純物イオン７０をイオン注入法によって不純物を導入する。すなわち、ヘテロ半導体層２００に不純物を導入する際に、一部の不純物をマスク越しにイオン注入を行うことで導入する。また、イオン注入の横方向への広がりを利用して不純物を導入する。表面領域に浅く不純物を導入したい領域は、マスクによって注入イオンの投影飛程を浅くすることができる。最後に、（ｄ）に示すように、イオン注入に用いた同じマスク層４０、５０を利用してヘテロ半導体層２２をエッチングしてパーニングする。このため、加工寸法は、マスク合わせ精度に依存しない。従って、半導体装置を精度良く形成することが可能であり、微細化が容易になる。  
このような製造方法を用いることで、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、第一のヘテロ半導体領域３とソース電極７間のコンタクト抵抗を低減することができる。
【００１２】
また、前記マスク層の厚さを、第三の工程（図４（ｄ））においてイオン注入を行う不純物の投影飛程より小さくする。これにより、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。  
また、第三の工程（図４（ｄ））においてイオン注入を行う不純物の、前記マスク層の直下における投影飛程を、へテロ半導体層２００の厚さより小さくする。これにより、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。  
また、前記不純物として砒素またはアンチモンを用いる。これにより、Ｐ型ヘテロ半導体層３とＮ型ヘテロ半導体層４とを組み合わせた構造を容易に形成することができ、高い逆方向耐圧と低オン抵抗の両立を図ることができる。  
また、半導体基体を構成する半導体材料が炭化珪素である。他のワイドギャップ半導体材料を用いても良いが、炭化珪素の場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きく、かつ、高耐圧な半導体装置を実現できる。  
さらに、前記ヘテロ半導体材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つである。他の半導体材料を用いても良いが、単結晶シリコンの場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きい。
【００１３】
図８は、本実施の形態の半導体装置の別の構成を示す断面図である。本構造のヘテロ接合電界効果トランスタにおいては、第二のヘテロ半導体領域４の下部にＰ型半導体層からなる電界緩和層１０が形成されている。このような構造では、ゲート絶縁膜６及びゲート電極５が充填されている溝９部や、素子がオン時に電流通路となる第一のヘテロ半導体領域３よりも深い位置に、Ｐ型の電界緩和領域１０とＮ型のドレイン領域２からなるＰＮ接合が存在する。これにより本構造による特有の効果として、素子オフ時にはドレイン電極８側からの電界の作用が、ゲート絶縁膜６とゲート電極５が充填されている溝９部や、素子がオン時に電流通路となる第一のヘテロ半導体領域３に影響しなくなり、素子オフ時における遮断特性が向上する。
【００１４】
図９は、本実施の形態の半導体装置の別の構成を示す断面図である。本構造のヘテロ接合電界効果トランスタは、溝型ではなく、プレーナ型の場合である。図１、図８に示した構造においては、ドレイン領域２の表層部に溝９を形成して、その溝９の中にゲート絶縁膜６を介してゲート電極５が形成されている、いわゆるトレンチ型の構成であるが、本構造のようにドレイン領域２には溝９を形成しない、いわゆるプレーナ型の構成でも構わない。  
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。例えば、上記実施の形態において、炭化珪素を半導体基体１００の材料とした半導体装置を一例として説明したが、基体材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。また、炭化珪素のポリタイプは４Ｈ、６Ｈ、３Ｃ等のポリタイプを使用可能である。また、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであっても構わない。また、ヘテロ半導体層３、あるいは４に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でも構わない。また、炭化珪素半導体基板１、炭化珪素エピタキシャル層２からなる炭化珪素半導体基体１００がＮ型の場合で説明したが、Ｐ型の場合でも構わないことは言うまでもない。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態による半導体装置の断面図である。
【図２】図１のＡ−Ｂ切断線における紙面に垂直な方向の断面図である。
【図３】図１の半導体装置の製造方法を示す工程断面図である。
【図４】図１の半導体装置の製造方法を示す工程断面図である。
【図５】図１の半導体装置の製造方法を示す工程断面図である。
【図６】図１の半導体装置の製造方法を示す工程断面図である。
【図７】本実施の形態の半導体装置の製造方法の要部を説明する工程断面図である。
【図８】本発明の実施の形態による半導体装置の別の構成の断面図である。
【図９】本発明の実施の形態による半導体装置のさらに別の構成の断面図である。
【符号の説明】
【００１６】
１…炭化珪素半導体基板            ２…炭化珪素エピタキシャル層
３…第一のヘテロ半導体領域        ４…第二のヘテロ半導体領域
５…ゲート電極                    ６…ゲート絶縁膜
７…ソース電極                    ８…ドレイン電極
９…溝                          １０…電界緩和領域
３０…キャップ酸化膜              ４０…酸化膜
５０…窒化膜                      ６０…ボロン
７０…砒素イオン                １００…炭化珪素基体
２００…へテロ半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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