(57)【要約】【課題】  結晶性が優良な多結晶シリコンを結晶化すると同時に結晶化時高温の結晶化温度による基板の曲がりを防止する。【解決手段】  基板上に非晶質シリコンを含むシリコンフィルムをＰＥＣＶＤ法又はＬＰＣＶＤ法によって蒸着する段階，シリコンフィルムをＨ２Ｏ雰囲気，一定温度下で熱処理して多結晶シリコン膜を形成する段階，多結晶シリコン膜上部にゲート絶縁膜を形成する段階，多結晶シリコン膜に不純物領域を形成してソース／ドレイン領域を定義する段階，及び不純物領域を活性化する段階を含む。【選択図】図１Ｅ
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【特許請求の範囲】
【請求項１】
基板上に非晶質シリコンを含むシリコンフィルムをＰＥＣＶＤ法又はＬＰＣＶＤ法によって蒸着する段階と；
前記シリコンフィルムをＨ２Ｏ雰囲気，一定温度下で熱処理して多結晶シリコン膜を形成する段階と；
前記多結晶シリコン膜上部にゲート絶縁膜を形成する段階と；
前記多結晶シリコン膜に不純物領域を形成してソース／ドレイン領域を定義する段階；及び
前記不純物領域を活性化する段階，を含む，
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記一定温度は，５５０〜７５０℃の温度範囲にある，ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記一定温度は，６００〜７１０℃の温度範囲にある，ことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記Ｈ２Ｏの圧力は，１０，０００Ｐａ〜２ＭＰａの圧力範囲にある，ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記シリコンフィルムの厚さは，２，０００オングストローム以下である，ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記シリコンフィルムの厚さは，３００〜１，０００オングストロームの範囲にある，ことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記不純物領域を活性化する段階は，レーザ熱を照射して前記多結晶シリコン膜のうち結晶化されない非晶質シリコンを結晶化すると同時に前記不純物領域が活性化する段階である，
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ＰＥＣＶＤは，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行され，かつ
前記ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行される，
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
基板上に非晶質シリコンを含むシリコンフィルムをＬＰＣＶＤ法又はＰＥＣＶＤ法で蒸着する段階と；
前記シリコンフィルムを不純物でドーピングしてソース／ドレイン領域を定義する段階と；
前記非晶質シリコンをパターニングして半導体層を形成する段階と；
前記半導体層に上部に基板全面にかけてゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上部に前記半導体層のチャネル領域に対応するゲート電極を形成する段階；及び
Ｈ２Ｏ雰囲気，一定温度下で熱処理して前記非晶質シリコンを結晶化すると同時に不純物を活性化する段階；を含む，
ことを特徴とする半導体素子の製造方法。
【請求項１０】
前記一定温度は，５５０〜７５０℃の温度範囲にある，ことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記一定温度は，６００〜７１０℃の温度範囲にある，ことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記Ｈ２Ｏの圧力は，１０，０００Ｐａ〜２ＭＰａの圧力範囲にある，ことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記シリコンフィルムの厚さは，２，０００オングストローム以下である，ことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記シリコンフィルムの厚さは，３００〜１，０００オングストロームの範囲にある，ことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記ＰＥＣＶＤは，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行され，かつ，
前記ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行される，
ことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１６】
基板上にゲート電極を形成する段階と；
前記ゲート電極上部に基板全面にかけてゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上部に非晶質シリコンを含むシリコンフィルムをＬＰＣＶＤ法又はＰＥＣＶＤ法で蒸着する段階と；
フォトレジストを用いて不純物を前記シリコンフィルムに浸透させてソース／ドレイン領域を定義する段階と；
フォトレジストを除去した後Ｈ２Ｏ雰囲気，一定温度下で熱処理して前記非晶質シリコンを結晶化すると同時に不純物を活性化する段階；及び
ソース／ドレイン領域にソース／ドレイン電極をパターニングして形成する段階；を含む，
ことを特徴とする半導体素子の製造方法。
【請求項１７】
前記一定温度は，５５０〜７５０℃の温度範囲にある，ことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記一定温度は，６００〜７１０℃の温度範囲にある，ことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記Ｈ２Ｏの圧力は，１０，０００Ｐａ〜２ＭＰａの圧力範囲にある，ことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記シリコンフィルムの厚さは，２，０００オングストローム以下である，ことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２１】
前記シリコンフィルムの厚さは，３００〜１，０００オングストロームの範囲にある，ことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記ＰＥＣＶＤは，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行され，かつ
前記ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行される，
ことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２３】
前記請求項１の方法によって製造される半導体素子は，薄膜トランジスタである，
ことを特徴とする半導体素子。
【請求項２４】
前記薄膜トランジスタの半導体層を構成する多結晶シリコン薄膜のＦＷＨＭは，４．５〜７．５ｃｍ−１である，ことを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記薄膜トランジスタは，有機電界発光素子又は液晶表示素子に用いられるものである，ことを特徴とする請求項２３に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体素子の製造方法に関し，さらに詳細には，基板の曲がりを防止することが可能な半導体素子の製造方法及び半導体素子に関する。
【背景技術】
【０００２】
有機電界発光素子を用いる能動形素子には，通常，画素領域と周辺駆動領域に電流を供給するために使用される薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）には多結晶シリコンが用いられる。
【０００３】
多結晶シリコンは，一般的に，非晶質シリコンを結晶化させることによって形成する。通常の結晶化方法では，結晶化温度を基準にして分類されて５００℃前後に大別して低温結晶化法と高温結晶化法に分けられる。
【０００４】
低温結晶化法としては，エキシマレーザを用いるＥＬＡ（Ｅｘｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）法が主に使用される。かかるエキシマレーザニーリング法は，結晶化温度が４５０℃程度で工程が進められてガラス基板を用いることができるが，製造費用が高くて基板の最適大きさが制限されるので全体ディスプレー製造費用が上昇する，という問題がある。
【０００５】
高温結晶化法としては，固相熱処理法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ），急速熱処理法（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ  Ｐｒｏｃｅｓｓ）などがあり，低費用熱処理方法が広く使用される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら，固相熱処理法は，６００℃以上で２０時間以上加熱して結晶化しなければならないので結晶化された多結晶シリコンに結晶欠陥（ｄｅｆｅｃｔ）が多く含まれて充分な電界移動度を得ることができず，さらに，熱処理工程中に基板が変形しやすくて結晶化温度を低くめる場合には生産性が低下する，という問題がある。また，高温の結晶化温度を用いるためガラス基板を用いることができない，という問題がある。
【０００７】
一方，急速熱処理法（ＲＴＡ）は，比較的短い時間で工程が行なうことが可能であるが，甚だしい熱衝撃によって基板が変形してしまい，結晶化された多結晶シリコンについて良好な電気的特性を得ることができない，という問題がある。
【０００８】
このため，能動形素子の製造費用を節減するためには結晶化時費用が低廉な高温熱処理法を用いる必要性があるが低費用のガラス基板を用いながらも基板の曲がりのような問題点が発生せずに結晶性も優良な高温熱処理法を開発する必要性がある。
【０００９】
したがって，本発明は，上記問題点を解決するために案出したものであって，本発明の目的は，結晶性が優良な多結晶シリコンを結晶化すると同時に結晶化時高温の結晶化温度による基板の曲がりを防止することが可能な新規かつ改良された半導体素子の製造方法及びこれを用いて製造される半導体素子を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため，本発明の第１の観点においては，基板上に非晶質シリコンを含むシリコンフィルムをＰＥＣＶＤ法又はＬＰＣＶＤ法によって蒸着する段階と；前記シリコンフィルムをＨ２Ｏ雰囲気，一定温度下で熱処理して多結晶シリコン膜を形成する段階と；前記多結晶シリコン膜上部にゲート絶縁膜を形成する段階と；前記多結晶シリコン膜に不純物領域を形成する段階；及び前記不純物領域を活性化する段階を含むことを特徴とする半導体素子の製造方法が提供される。
【００１１】
上記課題を解決するため，本発明の第２の観点においては，基板上に非晶質シリコンを含むシリコンフィルムをＬＰＣＶＤ法又はＰＥＣＶＤ法で蒸着する段階と；前記シリコンフィルムを不純物でドーピングしてソース／ドレイン領域を定義する段階と；前記非晶質シリコンをパターニングして半導体層を形成する段階と；前記半導体層に上部に基板全面にかけてゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上部に前記半導体層のチャネル領域に対応するゲート電極を形成する段階；及びＨ２Ｏ雰囲気，一定温度下で熱処理して前記非晶質シリコンを結晶化すると同時に不純物を活性化する段階を含むことを特徴とする半導体素子の製造方法が提供される。
【００１２】
上記課題を解決するため，本発明の第３の観点においては，基板上にゲート電極を形成する段階と；前記ゲート電極上部に基板全面にかけてゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上部に非晶質シリコンを含むシリコンフィルムをＬＰＣＶＤ法又はＰＥＣＶＤ法で蒸着する段階と；フォトレジストを用いて不純物を前記シリコンフィルムに浸透させてソース／ドレイン領域を定義する段階；及びフォトレジストを除去した後Ｈ２Ｏ雰囲気，一定温度下で熱処理して前記非晶質シリコンを結晶化すると同時に不純物を活性化する段階を含むことを特徴とする半導体素子の製造方法が提供される。
【００１３】
上記課題を解決するため，本発明の第４の観点においては，上記請求項１に記載の方法によって製造される半導体素子が薄膜トランジスタであることを特徴とする。
【発明の効果】
【００１４】
本発明では，非晶質シリコンをＬＰＣＶＤ法又はＰＥＣＶＤ法で蒸着した後固相結晶化法を用いて非晶質シリコンの結晶化時熱処理雰囲気でＨ２Ｏを用いることによって熱処理時間及び熱処理温度を減らすことができ，基板の曲がりなどのような工程上の不良を防止して多結晶シリコンの結晶性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１６】
（第１の実施の形態）
まず，図１に基づいて，第１の実施の形態にかかる半導体素子の製造方法について説明する。なお，図１Ａ〜図１Ｅは，第１の実施の形態にかかる半導体素子の製造方法を順序的に示した断面図である。
【００１７】
まず，図１Ａに示すように，基板１０上に非晶質シリコン又は非晶質シリコンを多量で含むシリコンフィルム１２を蒸着する。このとき，基板１０としては，通常使用される絶縁性透明ガラス基板を用いる。
【００１８】
シリコンフィルムの蒸着方法としては，ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又はＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの通常の蒸着方法を用いることができる。ＰＥＣＶＤ法は，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行する。また，ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行される。
【００１９】
このとき，非晶質シリコンフィルムを蒸着する前に基板上に基板から発生する汚染物などがシリコンフィルムに拡散されることを防止し，シリコンフィルムと基板間の界面特性を改善するためにＳｉＮｘ又はＳｉＯ２などのバッファー層をさらに形成することができる。
【００２０】
その後，図１Ｂに示すように，非晶質シリコン又は非晶質シリコンを多量含むシリコンフィルム１２を熱処理する。このとき，シリコンフィルムに熱が加えられる場合，非晶質シリコンが溶けると同時に冷却されながら多結晶シリコンが結晶化した後，パターニングして半導体層１２ａを形成する。
【００２１】
本実施形態においては，熱処理工程としてはＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）又は炉（ｆｕｒｎａｃｅ）のような通常の高温熱処理工程で使用される方法を用いる。熱処理雰囲気は，従来には非活性であるＮ２又はＯ２雰囲気で熱処理を進行しているが，本実施形態においてはＨ２Ｏ雰囲気で熱処理を進行する。
【００２２】
Ｈ２Ｏ雰囲気で熱処理をする場合には，Ｎ２又はＯ２雰囲気で熱処理する場合よりも，同一温度とすれば熱処理時間が短縮され，同一時間とすれば熱処理温度が減少される。
【００２３】
特に，従来の場合には透明絶縁基板であるガラスなどのような場合，高温で基板が曲がる問題が発生するが，本実施形態のように熱処理温度を減少させることができる場合には基板の曲がりを防止することができる。
【００２４】
本実施形態にかかる熱処理温度は，５５０〜７５０℃の温度範囲にあることが好ましく，６００〜７１０℃の温度範囲であることがより一層望ましい。５５０℃以下の温度である場合には，結晶化が実行されないので好ましくない。また，７５０℃以上の温度である場合には基板が曲がる可能性があるので好ましくない。また，６００〜７１０℃の温度範囲では，好適な熱処理時間で優良な多結晶シリコンを得ることができるのでより一層好ましい。
【００２５】
さらに，Ｈ２Ｏの圧力は，１０，０００〜２ＭＰａであるのが好ましい。結晶化速度が圧力に比例するので，圧力が低過ぎる場合には，結晶化速度が遅くて熱処理時間が長くなるため，基板に悪影響を与えるので好ましくない。また，あまりに高圧である場合には爆発の危険があるので好ましくない。このことから，１０，０００〜２ＭＰａの圧力で熱処理するのが好ましい。
【００２６】
一方，蒸着されるシリコンフィルムの２，０００オングストローム以下に蒸着するのが好ましく，厚さが薄いほど結晶化が容易である。しかしながら，あまり薄い場合には，多結晶シリコンが薄膜トランジスタを形成する場合に素子の特性に影響を与えるので，３００〜１，０００オングストロームの厚さで蒸着するのが好ましい。
【００２７】
さらに，図１Ｃに示すように，半導体層１２ａに，ＳｉＯ２又はＳｉＮｘでゲート絶縁膜１４を形成して，図１Ｄに示すように，ゲート電極１６を半導体層１２ａのアクティブチャネル領域１００ｃに対応するように形成する。
【００２８】
ゲート電極１６をマスクにしてイオンをドーピングしてソース／ドレイン領域１００ａ，１００ｂを形成して，図１Ｅに示すように，エキシマレーザニーリング法（ＥＬＡ），ＲＴＡ又は炉で熱処理工程，望ましくはＲＴＡ又は炉で熱処理工程でイオンがドーピングされた半導体層１２ａを活性化させる。
【００２９】
続いて，ゲート電極１６上部に基板全面にかけてＳｉＯ２又はＳｉＮｘのような層間絶縁膜を形成した後ソース／ドレイン領域１００ａ，１００ｂが露出されるように層間絶縁膜をパターニングして，ソース／ドレイン電極を形成して半導体素子を完成する。
【００３０】
（第２の実施の形態）
次に，図２Ａ〜図２Ｅに基づいて，第２の実施の形態にかかる半導体素子の製造方法について説明する。なお，図２Ａ〜図２Ｅは，第２実施形態にかかる半導体素子の製造方法を順序的に示した断面図である。
【００３１】
まず，図２Ａに示すように，基板２０上に非晶質シリコン又は非晶質シリコンを多量で含むシリコンフィルム２２を蒸着する。このとき，基板２０としては，通常使用される絶縁性透明ガラス基板を用いる。
【００３２】
シリコンフィルムの蒸着方法としては，ＰＥＣＶＤ又はＬＰＣＶＤなどの通常の蒸着方法を用いる。ＰＥＣＶＤ法は，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行する。また，ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行する。
【００３３】
このとき，非晶質シリコンフィルムを蒸着する前に基板上に基板から発生する汚染物などがシリコンフィルムに拡散されることを防止し，シリコンフィルムと基板間の界面特性を改善するためにＳｉＮｘ又はＳｉＯ２などのバッファー層をさらに形成することができる。
【００３４】
さらに，シリコンフィルム２２のうち今後工程でソース／ドレイン領域２００ａ，２００ｂに該当する領域を除いてチャネル領域２００ｃにフォトレジストを塗布した後不純物でイオン注入を実行する。
【００３５】
図２Ｂに示すように，フォトレジストをリソグラフィなどの方法で除去した後，不純物がドーピングされているシリコンフィルム２２をパターニングする。
【００３６】
さらに，図２Ｃに示すように，パターニングされたシリコンフィルム２２上部にＳｉＯ２又はＳｉＮｘのような無機絶縁膜でゲート絶縁膜を形成する。
【００３７】
その後，図２Ｄに示すように，チャネル領域２００ｃに該当する領域にゲート２６を形成して，熱処理を実行する。
【００３８】
このとき，熱処理工程時ソース／ドレイン領域２００ａ，２００ｂにドーピングされている不純物が活性化されると同時に非晶質シリコンを含むシリコンフィルム２２が結晶化されて多結晶シリコン膜２２ａになる。
【００３９】
本実施形態においては，熱処理工程としては，ＲＴＡのような通常の高温熱処理工程で使用される方法を用いる。熱処理雰囲気を従来には非活性であるＮ２又はＯ２雰囲気で熱処理を進行しているが，本実施形態においては，Ｈ２Ｏ雰囲気で熱処理を実行する。
【００４０】
Ｈ２Ｏ雰囲気で熱処理をする場合には，Ｎ２又はＯ２雰囲気で熱処理する場合よりも，同一温度とすれば熱処理時間が短縮され，同一時間とすれば熱処理温度を低下させることができる。特に，従来においては，透明絶縁基板であるガラスのような場合には，高温で基板が曲がる問題が発生するが，本実施形態のように熱処理温度を低下させることにより基板の曲がりを防止することができる。
【００４１】
本実施形態にかかる熱処理温度は，５５０〜７５０℃の温度範囲であることが好ましく，６００〜７１０℃の温度範囲であるのが好ましい。５５０℃以下の温度である場合には結晶化が実行されないので，好ましくはない。７５０℃以上の温度である場合には，基板が曲がる可能性があるので好ましくはない。また，６００〜７１０℃の温度範囲では，好適な熱処理時間であって優良な多結晶シリコンを得ることができるのでより一層好ましい。
【００４２】
さらに，Ｈ２Ｏの圧力は，１０，０００〜２ＭＰａの圧力範囲であるのが好ましい。結晶化速度が圧力に比例するので，あまり圧力が低い場合には結晶化速度が遅く熱処理時間が長くなるため基板に影響を与えるので好ましくない。あまり高圧である場合には爆発の危険があるので好ましくはない。このため，１０，０００〜２ＭＰａの圧力範囲で熱処理することが好ましい。
【００４３】
一方，蒸着されるシリコンフィルム２２が２，０００オングストローム以下に蒸着されるのが好ましく，厚さが薄いほど結晶化が容易である。しかしながら，あまり薄い場合には，多結晶シリコンが薄膜トランジスタを形成する場合に，素子の特性に悪影響を与えるので，００〜１，０００オングストロームの厚さで蒸着するのが好ましい。
【００４４】
上記工程により，多結晶シリコンを形成することができるが，本実施形態において，形成された多結晶シリコンの欠陥を減少させるために，１回さらに熱処理工程を進行することができる。
【００４５】
かかる熱処理工程は，エキシマレーザニーリング（Ｅｘｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）法又は炉で熱を加えて進行することができる。
【００４６】
次いで，図２Ｅに示すように，ゲート２６上部に基板全面にかけて層間絶縁膜２８を形成してソース／ドレイン領域２００ａ，２００ｂが開口されるように層間絶縁膜２８及びゲート絶縁膜２６をエッチングしてコンタクトホールを形成して，コンタクトホールに金属を充填させてソース／ドレイン電極２９ａ，２９ｂを形成して薄膜トランジスタを完成する。
【００４７】
（第３の実施の形態）
次に，図３Ａ〜図３Ｄに基づいて，第３の実施の形態にかかる半導体素子の製造方法について説明する。なお，図３Ａ〜図３Ｄは，第３実施形態にかかる半導体素子の製造方法を順序的に示した断面図である。
【００４８】
まず，図３Ａに示すように，基板３０上にゲート電極３６をパターニングして形成する。このとき，基板３０としては，通常使用される絶縁性透明ガラス基板を用いる。
【００４９】
このとき，基板３０下部には，基板３０上に基板から発生する汚染物などが拡散されることを防止したり，界面特性を改善するためにＳｉＮｘ又はＳｉＯ２などのバッファー層をさらに形成することができる。
【００５０】
次いで，ＳｉＯ２又はＳｉＮｘのような無機絶縁膜でゲート絶縁膜３４をゲート電極３６上部に基板３０全面にかけて形成する。
【００５１】
さらに，図３Ｂに示すように，ゲート絶縁膜３４上部に非晶質シリコン又は非晶質シリコンを多量で含むシリコンフィルム３２を蒸着する。
【００５２】
シリコンフィルムの蒸着方法としては，ＰＥＣＶＤ又はＬＰＣＶＤなどの通常の蒸着方法を用いる。ＰＥＣＶＤ法は，３３０℃〜４３０℃の温度範囲で，１〜１．５Ｔｏｒｒの圧力範囲で，ＳｉＨ４＋Ａｒ及び／又はＨ２を用いて実行する。また，ＬＰＣＶＤは，４００〜５００℃の温度範囲で，０．２〜０．４Ｔｏｒｒの圧力範囲で，Ｓｉ２Ｈ６＋Ａｒを用いて実行する。
【００５３】
その後，図３Ｃに示すように，シリコンフィルム３２のうち今後工程でソース／ドレイン領域３００ａ，３００ｂに該当する領域を除いてチャネル領域３００ｃにフォトレジストを塗布した後，不純物でイオン注入を実行する。
【００５４】
続いて，熱処理を実行する。このとき，熱処理工程時ソース／ドレイン領域３００ａ，３００ｂにドーピングされている不純物が活性化されると同時に，非晶質シリコンを含むシリコンフィルム３２が結晶化されて多結晶シリコン膜３２ａになる。
【００５５】
本実施形態においては，熱処理工程としてはＲＴＡのような通常の高温熱処理工程で使用される方法を用いる。熱処理雰囲気を，従来には非活性であるＮ２又はＯ２雰囲気で熱処理を実行しているが，本実施形態においては，Ｈ２Ｏ雰囲気で熱処理を実行する。Ｈ２Ｏ雰囲気で熱処理をする場合には，Ｎ２又はＯ２雰囲気で熱処理する場合よりも同一温度とすれば熱処理時間が短縮され，同一時間とすれば熱処理温度が低下される。
【００５６】
特に，従来の場合には，透明絶縁基板であるガラスのような場合，高温で基板が曲がる問題が発生するが，本実施形態のように熱処理温度を低下させることにより基板の曲がりを防止することができる。
【００５７】
本実施形態にかかる熱処理温度は，５５０〜７５０℃の温度範囲であるのが好ましく，６００〜７１０℃の温度範囲であるのがより一層好ましい。５５０℃以下の温度である場合には，結晶化が実行されないので好ましくない。また，７５０℃以上の温度である場合には基板が曲がる可能性があるので好ましくない。また，６００〜７１０℃の温度範囲は，好適な熱処理時間であって優良な多結晶シリコンを得ることができるのでより一層好ましい。
【００５８】
さらに，Ｈ２Ｏの圧力は，１０，０００〜２ＭＰａの圧力範囲であるのが好ましい。結晶化速度が圧力に比例するために，あまり圧力が低い場合には結晶化速度が遅く熱処理時間が長くなるため基板に悪影響を与えるので好ましくない。また，あまり高圧である場合には爆発の危険があるので，１０，０００〜２ＭＰａの圧力範囲で熱処理するのが好ましい。
【００５９】
一方，蒸着されるシリコンフィルム３２が２，０００オングストローム以下に蒸着されるのが好ましく，厚さが薄いほど結晶化が容易である。しかし，あまり薄い場合には，多結晶シリコンが薄膜トランジスタを形成する場合に，素子の特性に悪影響を与えるので，３００〜１，０００オングストロームの厚さで蒸着するのが好ましい。
【００６０】
上記工程を実行することによって，多結晶シリコンを形成することができるが，本実施形態においては，形成された多結晶シリコンの欠陥を減少させるために１回さらに熱処理工程を実行することができる。
【００６１】
かかる熱処理工程は，エキシマレーザニーリング法又は炉で熱を加えて進行することができる。
【００６２】
次いで，図３Ｄに示すように，多結晶シリコン膜３２ａ上部に基板全面にかけて金属を積層してパターニングしてソース／ドレイン電極３９ａ，３９ｂを形成して半導体素子を製造する。
【００６３】
本実施形態においては，半導体素子としては薄膜トランジスタが好ましく，薄膜トランジスタの構造としては，ゲート電極３６が多結晶シリコン膜３２ａ層上部に形成されるトップゲート（ｔｏｐ  ｇａｔｅ）型構造の薄膜トランジスタ又はゲート電極３６が多結晶シリコン膜３２ａ層下部に形成されるボトムゲート（ｂｏｔｔｏｍ  ｇａｔｅ）型構造の薄膜トランジスタなど全てを具現することができる。
【実施例】
【００６４】
上記実施形態に基づいて，半導体素子の製造方法を実施したので，以下に説明する。
【００６５】
基板上に５００オングストローム厚さに非晶質シリコンフィルムを蒸着した。蒸着方法としては，実施例１（実施形態１）は，ＬＰＣＶＤを用いた。実施例２（実施形態２）は，２％以下の水素を含むＰＥＣＶＤを用いた。実施例３（実施形態３）は，１０％以上の水素を含むＰＥＣＶＤを用いた。
【００６６】
さらに，非晶質シリコンフィルムをＲＴＡで約７１０℃で１０分以下に熱処理して決定化させた。熱処理時雰囲気は，Ｏ２又はＮ２キャリアガスとＨ２Ｏ雰囲気で熱処理した。形成された多結晶シリコンのラマンスペクトラムを図４に示す。
【００６７】
本実施例１〜３（実施形態１〜３）によって非晶質シリコンを熱処理して得た多結晶シリコンは，図４に示すように，ラマンピークのＦＷＨＭ（Ｆｕｌｌ  Ｗｉｄｔｈａｔ  Ｈａｌｆ  Ｍａｘｉｍｕｍ）が４．５〜７．５ｃｍ−１で優良な結晶性を有していることが理解される。通常の方法で製造される多結晶シリコンは，ラマンピークが８．０ｃｍ−１以上であるので，これと比較すると，本実施例によって非晶質シリコンを低圧気相蒸着法（ＬＰＣＶＤ）又はプラズマ強化気相蒸着法（ＰＥＣＶＤ）で蒸着した後Ｈ２Ｏ雰囲気でＲＴＡで結晶化させる場合に，結晶性が優良になることが理解される。
【００６８】
このように製造される多結晶シリコン薄膜は，薄膜トランジスタに適用することができ，このような薄膜トランジスタは，有機電界発光素子又は液晶表示素子のような平板表示素子に使用することができる。
【産業上の利用可能性】
【００６９】
本発明は，半導体素子の製造方法に適用可能である。
【図面の簡単な説明】
【００７０】
【図１Ａ】第１の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図１Ｂ】第１の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図１Ｃ】第１の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図１Ｄ】第１の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図１Ｅ】第１の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図２Ａ】第２の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図２Ｂ】第２の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図２Ｃ】第２の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図２Ｄ】第２の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図２Ｅ】第２の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図３Ａ】第３の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図３Ｂ】第３の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図３Ｃ】第３の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図３Ｄ】第３の実施の形態にかかる半導体素子の製造方法を順序的に示す断面図である。
【図４】本実施例にかかる多結晶シリコン薄膜のＦＷＨＭを示すグラフ図である。
【符号の説明】
【００７１】
１０  基板
１２  シリコンフィルム
１２ａ  半導体層
１４  ゲート絶縁膜
１６  ゲート電極
１００ａ  ソース／ドレイン領域
１００ｂソース／ドレイン領域
１００ｃ  アクティブチャネル領域
【図１Ａ】
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【図１Ｂ】
2006019698.tif 000004
【図１Ｃ】
2006019698.tif 000005
【図１Ｄ】
2006019698.tif 000006
【図１Ｅ】
2006019698.tif 000007
【図２Ａ】
2006019698.tif 000008
【図２Ｂ】
2006019698.tif 000009
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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