(57)【要約】【課題】セル領域のアイソレーション用トレンチエッチングの際にフォトレジストの変形および損失を防止することが可能な半導体素子の製造方法を提供する。【解決手段】本発明の半導体素子の製造方法は、セル領域を含む半導体基板上にバッファ膜と研磨停止膜とハードマスク膜を積層形成する段階と、前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして半導体基板をエッチングして多数のトレンチを形成する段階と、前記トレンチ内に素子分離膜を形成する段階とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）セル領域を含む半導体基板上にバッファ膜と研磨停止膜とハードマスク膜を積層形成する段階と、
（ｂ）前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、
（ｃ）前記パターニングされたハードマスク膜をマスクとして前記研磨停止膜と前記バッファ膜をエッチングする段階と、
（ｄ）前記パターニングされたハードマスク膜をマスクとして半導体基板をエッチングして複数のトレンチを形成する段階と、
（ｅ）前記トレンチ内に素子分離膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ｂ）段階は、
全面に第１フォトレジストを塗布する段階と、
前記セル領域の素子分離領域が定義されるように前記第１フォトレジストをパターニングする段階と、
前記パターニングされた第１フォトレジストをマスクとして前記ハードマスク膜をパターニングする段階とからなることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第１フォトレジストは、ＡｒＦ光源を露光光源として用いるＡｒＦ用フォトレジストであることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
前記（ｂ）段階でハードマスク膜のパターニングの際にプラズマエッチング工程を使用することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記プラズマエッチングの際に、エッチングガスとしてＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８を使用することを特徴とする請求項４記載の半導体素子の製造方法。
【請求項６】
前記ハードマスク膜は、酸化膜、酸化窒化膜、窒化膜、ポリシリコン膜のいずれか一つを用いて形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記（ｃ）段階後、（ｄ）段階を行う前に、
（ｆ）前記セル領域と前記セル領域以外の周辺領域とを含んだ全面に第２フォトレジストを形成する段階と、
（ｇ）前記周辺領域の素子分離領域が定義されるように前記第２フォトレジストをパターニングする段階と、
（ｈ）前記パターニングされた第２フォトレジストをマスクとして前記ハードマスク膜と前記研磨停止膜と前記バッファ膜をエッチングする段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項８】
前記第２フォトレジストは、ＫｒＦ光源を露光光源として使用するＫｒＦ用フォトレジストであることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項９】
前記（ｈ）段階のエッチング工程で前記バッファ膜の下部の半導体基板を一定の深ささらにエッチングすることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１０】
前記（ｄ）段階で半導体基板のエッチングの際にプラズマエッチング工程を使用することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１１】
前記プラズマエッチングの際に、エッチングガスとしてＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８を使用することを特徴とする請求項１０記載の半導体素子の製造方法。
【請求項１２】
前記プラズマエッチング工程として、ＩＣＰ（Inductively Coupled Plasma）タイププラズマエッチング工程を使用することを特徴とする請求項１０記載の半導体素子の製造方法。
【請求項１３】
前記ＩＣＰタイププラズマエッチング工程の際に、ソースパワーは０Ｗ以上且つ５００Ｗ以下、バイアスパワーは０Ｗ以上且つ２０００Ｗ以下にそれぞれ設定し、エッチングガスとしてはＣＦ４、ＣＨＦ３、Ａｒ、ＨＢｒ、Ｏ２を使用することを特徴とする請求項１２記載の半導体素子の製造方法。
【請求項１４】
前記（ｄ）段階後、前記（ｅ）段階を行う前に、
前記研磨停止膜と前記バッファ膜を除去する段階と、
前記（ｅ）段階後、半導体基板の所定の領域上にゲート酸化膜を介在してゲート電極を形成する段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１５】
前記（ｅ）段階後、前記研磨停止膜と前記バッファ膜を除去する段階と、
前記バッファ膜と前記研磨停止膜の除去により露出される半導体基板の表面上にゲート酸化膜を形成する段階と、
全面に電極膜を蒸着し、前記素子分離膜が露出されるように前記電極膜を平坦化してゲート電極を形成する段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１６】
（i）セル領域を含む半導体基板上にバッファ膜と研磨停止膜とゲート酸化膜とゲート電極膜とハードマスク膜を積層形成する段階と、
（ii）前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、
（iii）前記パターニングされたハードマスク膜をマスクとして前記ゲート電極膜と前記ゲート酸化膜と前記研磨停止膜と前記バッファ膜をエッチングする段階と、
（iv）前記パターニングされたハードマスク膜をマスクとして前記半導体基板をエッチングして複数のトレンチを形成する段階と、
（v）前記トレンチ内に素子分離膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項１７】
前記（ii）段階は、
全面に第１フォトレジストを塗布する段階と、
前記セル領域の素子分離領域が定義されるように前記第１フォトレジストをパターニングする段階と、
前記パターニングされた第１フォトレジストをマスクとして前記ハードマスク膜をパターニングする段階とからなることを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項１８】
前記第１フォトレジストは、ＡｒＦ光源を露光光源として用いるＡｒＦ用フォトレジストであることを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項１９】
前記（ii）段階でハードマスク膜のパターニングの際にプラズマエッチング工程を使用することを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項２０】
前記プラズマエッチングの際に、エッチングガスとしてＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８を使用することを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２１】
前記ハードマスク膜は、酸化膜、酸化窒化膜、窒化膜、ポリシリコン膜のいずれか一つを用いて形成することを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項２２】
前記（iii）段階後、（iv）段階を行う前に、
（vi）前記セル領域と前記セル領域以外の周辺領域を含んだ全面に第２フォトレジストを形成する段階と、
（vii）前記周辺領域の素子分離領域が定義されるように前記第２フォトレジストをパターニングする段階と、
（viii）前記パターニングされた第２フォトレジストをマスクとして前記ハードマスク膜と前記研磨停止膜と前記バッファ膜と前記ゲート電極膜と前記ゲート酸化膜をエッチングする段階と、
（ix）前記第２フォトレジストを除去する段階とをさらに含むことを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項２３】
前記第２フォトレジストは、ＫｒＦ光源を露光光源として用いるＫｒＦ用フォトレジストであることを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２４】
前記（viii）段階のエッチング工程で前記ゲート酸化膜の下部の半導体基板を一定の深ささらにエッチングすることを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２５】
前記（iv）段階で半導体基板のエッチングの際にプラズマエッチング工程を使用することを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項２６】
前記プラズマエッチングの際に、エッチングガスとしてＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８を使用することを特徴とする請求項２５記載の半導体素子の製造方法。
【請求項２７】
前記プラズマエッチング工程として、ＩＣＰタイププラズマエッチング工程を使用することを特徴とする請求項２５記載の半導体素子の製造方法。
【請求項２８】
前記ＩＣＰタイププラズマエッチング工程の際に、ソースパワーは０Ｗ以上且つ５００Ｗ以下、バイアスパワーは０Ｗ以上且つ２０００Ｗ以下にそれぞれ設定し、エッチングガスとしてはＣＦ４、ＣＨＦ３、Ａｒ、ＨＢｒ、Ｏ２を使用することを特徴とする請求項２５記載の半導体素子の製造方法。
【請求項２９】
前記（ｖ）段階は、
前記トレンチが埋め込まれるように全面に絶縁膜を形成する段階と、
前記研磨停止膜が露出されるように前記絶縁膜を平坦化する段階とからなることを特徴とする請求項１６記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、セル領域にアイソレーション用トレンチを形成するときのエッチングマスクの変形および損失により下部層がアタック(attack)される不良を防止するための半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、個々の回路パターンを電気的に分離するための素子分離領域を含む。特に、半導体素子の高集積化および微細化に伴って各個別素子の大きさを縮小させることだけでなく、素子分離領域の縮小についての研究が行われている。その理由は、素子分離領域の形成が全ての半導体素子の製造初期段階であって、活性領域の大きさおよび後工程段階の工程マージンを左右するためである。
【０００３】
最近まで半導体素子に広く用いられているＬＯＣＯＳ（Local Oxidation of Silicon）素子分離方法は、比較的広い面積の素子分離領域を形成するので、半導体素子の高集積化によってその限界点に至った。これにより、高集積化された半導体素子の素子分離に適した技術として、基板の一部に対するエッチングでトレンチを形成して素子を分離するトレンチ素子分離方法が提案された。
【０００４】
この頃、半導体素子の中でも、外部電源が遮断されても保存された情報が消去されないフラッシュメモリ素子が、メモリカードなどに広く使われるなど脚光を浴びている。フラッシュメモリ素子は、書き込み(program)および消去(erase)動作に高電圧を必要とする。したがって、フラッシュメモリ素子の半導体基板は、データが保存されるセル領域と高電圧回路の形成されるべき周辺領域とを含まなければならず、周辺領域がセル領域に比べて広くなければならないという特性と共に、周辺領域の素子分離膜がセル領域の素子分離膜より幅と深さの面で大きくなければならない特性をもっている。このようなフラッシュメモリが持つべき特性を満足させるために、周辺領域の素子分離膜をセル領域の素子分離膜より深く形成するデュアルトレンチアイソレーション(dualtrench isolation)構造が提案されたことがある。
【０００５】
このようにセル領域と周辺領域に深さの異なる素子分離膜を形成するためには、セル領域と周辺領域それぞれに対してフォトマスク工程およびエッチング工程を行わなければならない。周辺領域はパターンサイズが大きいため、ＫｒＦ用フォトレジストを使用しているが、セル領域はパターンサイズが小さいため、微細パターニングが可能なＡｒＦ用フォトレジストを使用しなければならない。
【０００６】
ＫｒＦ用（２４８ｎｍ）を露光光として用いるＫｒＦ用フォトレジストは、プラズマに脆弱でなく厚い厚さに形成可能なので、トレンチエッチングの際に問題とならないが、ＡｒＦ光（１９３ｎｍ）を露光光として用いるＡｒＦ用フォトレジストは、厚さが相当薄くプラズマに脆弱なので、トレンチエッチングの際に耐えられずに消失してしまうか、或いはトレンチエッチング工程に用いられるプラズマによって変形(deformation)して下部層および半導体基板にアタック(attack)を発生させる。
【０００７】
特に、ナノ技術において、フローティングゲートと素子分離膜間のオーバーレイマージンが減少するにつれて導入されたＳＡＦＧ(Self Aligned Floating Gate)スキームの場合、後続のポリシリコン膜のＣＭＰ(ChemicalMechanical Polishing)の際に研磨停止膜の役割を行うパッド窒化膜の損失が多いので、パッド窒化膜の厚さを１０００Å〜２０００Å程度に大きく増加させている。したがって、ＡｒＦ用フォトレジストを用いたトレンチエッチングが不可能な実情である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、セル領域のアイソレーション用トレンチエッチングの際にフォトレジストの変形および損失を防止することが可能な半導体素子の製造方法を提供することにある。
【０００９】
本発明の他の目的は、セル領域のアイソレーション用トレンチエッチングの際に下部層のアタックを防止することが可能な半導体素子の製造方法を提供することにある。
【００１０】
本発明の別の目的は、セル領域のアイソレーション用トレンチエッチングの際にパターン不良発生を防止して収率を向上させることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一特徴に係る半導体素子の製造方法は、セル領域を含む半導体基板上にバッファ膜と研磨停止膜とハードマスク膜を積層形成する段階と、前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして半導体基板をエッチングして複数（多数）のトレンチを形成する段階と、前記トレンチ内に素子分離膜を形成する段階とを含むことを特徴とする。
【００１２】
また、本発明の他の特徴に係る半導体素子の製造方法は、セル領域を含む半導体基板上にバッファ膜と研磨停止膜とゲート酸化膜とゲート電極膜とハードマスク膜を積層形成する段階と、前記セル領域の素子分離領域が定義されるように前記ハードマスク膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして前記ゲート電極膜とゲート酸化膜と研磨停止膜とバッファ膜をエッチングする段階と、前記パターニングされたハードマスク膜をマスクとして前記半導体基板をエッチングして複数（多数）のトレンチを形成する段階と、前記トレンチ内に素子分離膜を形成する段階とを含む。
【発明の効果】
【００１３】
本発明は、次のような効果がある。第一に、セル領域に素子分離用トレンチを形成するためのマスクとしてハードマスクを用いてトレンチエッチングの際に下部層がアタックされる現象を防止することができる。
【００１４】
第二に、トレンチエッチングの際に下部層のアタックを防止することができるので、素子の信頼性および収率を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１６】
図１及び図２は、本発明の第１実施例に係る半導体素子の製造工程を示す断面図である。
【００１７】
本発明の第１実施例に係る半導体素子の形成方法は、まず、図１（ａ）に示すように、セル領域と高電圧回路の形成されるべき周辺領域とを含む半導体基板１０上に後続の化学的機械的研磨(Chemical Mechanical Polishing)工程の際に研磨停止膜の役割を果たすことが可能な研磨停止膜１２を形成する。前記研磨停止膜１２としては、シリコン窒化膜を用いることが研磨停止の役割を行うのに好ましい。前記半導体基板１０と研磨停止膜１２との間に、前記研磨停止膜１２と半導体基板１０との間に発生しうる応力差を緩和させることが可能なバッファ膜１１をさらに形成することが良い。
【００１８】
その後、前記研磨停止膜１２上にハードマスク膜１３を形成し、前記ハードマスク膜１３上の全面に第１フォトレジストＰＲ１を塗布する。前記ハードマスク膜１３としては、酸化膜、酸化窒化膜、窒化膜、ポリシリコン膜のいずれか一つを用いて形成することが良い。
【００１９】
前記第１フォトレジストＰＲ１は、セル領域に素子分離領域を定義するためのもので、微細パターンの形成が可能なＡｒＦ光源を露光光源として使用するＡｒＦ用フォトレジストを使用する。
【００２０】
次に、露光および現像工程で前記第１フォトレジストＰＲ１をパターニングしてセル領域の素子分離領域を定義し、パターニングされた第１フォトレジストＰＲ１をマスクとして用いるプラズマエッチング工程で前記ハードマスク膜１３を選択的にエッチングしてパターニングする。
【００２１】
前記プラズマエッチング工程としては、ＲＩＥ(Reactive Ion Etching)、ＭＥＲＩＥ(Magnetron Enhanced Reactive IonEtching)、ＩＣＰ(Inductively Coupled Plasam)、ヘリコン(hericon)のいずれか一つのタイプを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などのガスを使用する。
【００２２】
その後、図１（ｂ）に示すように、前記第１フォトレジストＰＲ１を除去し、前記選択的にエッチングしてパターニングされたハードマスク膜１３をマスクとして前記研磨停止膜１２とバッファ膜１１をエッチングしてセル領域の半導体基板１０を露出させる。
【００２３】
次いで、図１（ｃ）に示すように、セル領域と該セル領域以外の周辺領域とを含んだ全面に第２フォトレジストＰＲ２を塗布する。前記第２フォトレジストＰＲ２は、周辺領域に素子分離領域を定義するためのもので、ＫｒＦ光源を露光光源として使用するＫｒＦ用フォトレジストを用いる。
【００２４】
周知の如く、ＡｒＦ用フォトレジストは、微細パターニングが可能であるが、薄い厚さに形成される反面、ＫｒＦ用フォトレジストは、微細パターニングは不可能であるが、厚い厚さに形成されることが可能である。
【００２５】
したがって、前記第２フォトレジストＰＲ２は、前記第１フォトレジストＰＲ１に比べてより厚い厚さに形成される。
【００２６】
次に、周辺領域の素子分離領域が定義されるように露光および現像工程で前記第２フォトレジストＰＲ２をパターニングし、パターニングされた第２フォトレジストＰＲ２をマスクとして前記ハードマスク膜１３と研磨停止膜１２とバッファ膜１１をエッチングする。
【００２７】
この際、前記第２フォトレジストＰＲ２は、第１フォトレジストＰＲ１とは異なり、十分に厚く形成することができ、プラズマに脆弱でないため、前記エッチング工程の際にフォトレジストの損失または変形が発生しない。
【００２８】
セル領域のトレンチの深さと周辺領域のトレンチの深さを異にしようとする場合、すなわちデュアルトレンチ構造を形成したい場合には、図示したように、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に前記バッファ膜１１の下部の半導体基板１０を一定の深ささらにエッチングする。前記一定の深さは、セル領域のトレンチと周辺領域のトレンチとの深さ差に該当する。
【００２９】
その後、前記第２フォトレジストＰＲ２を除去し、図２（ａ）に示すように、前記セル領域および周辺領域のハードマスク膜１３をマスクとするプラズマエッチング工程によって前記半導体基板１０をエッチングしてセル領域および周辺領域に複数のトレンチ１４ａ、１４ｂを形成する。
【００３０】
前記プラズマエッチング工程としては、ＲＩＥ、ＭＥＲＩＥ、ＩＣＰ、ヘリコンのいずれか一つのタイプを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などを使用する。
【００３１】
一方、前記トレンチ１４ａ、１４ｂのトップラウンド(top round)特性を得るためには、前記プラズマエッチング工程のうちＩＣＰタイプのプラズマエッチング工程を使用することが良い。ＩＣＰタイプのプラズマエッチング工程の際に、ＩＣＰタイプエッチング装備のソースパワーは０Ｗ以上且つ５００Ｗ以下、バイアスパワーは０Ｗ以上且つ２０００Ｗ以下にそれぞれ設定し、エッチングガスとしてはＣＦ４、ＣＨＦ４、Ａｒ、ＨＢｒ、Ｏ２などを使用する。
【００３２】
前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に半導体基板１０をエッチングしていない場合には、セル領域のトレンチ１４ａの深さと周辺領域のトレンチ１４ｂの深さが同一なシングルトレンチ(single trench)構造を持つ。これに対し、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に半導体基板１０を一定の深さだけエッチングした場合には、周辺領域のトレンチ１４ｂの深さがセル領域のトレンチ１４ａの深さより深いデュアルトレンチ(dual trench)構造を持つ。
【００３３】
前記ハードマスク膜１３は、前記トレンチ１４ａ、１４ｂのエッチングの際に除去されるので、別途の工程によって除去しなくてもよい。
【００３４】
次に、図２（ｂ）に示すように、ウェットエッチング工程で前記研磨停止膜１２およびバッファ膜１１を除去した後、トレンチ１４ａ、１４ｂが完全に埋め込まれるように全面に絶縁膜を蒸着し、半導体基板１０が露出するように前記絶縁膜を化学的機械的研磨工程で平坦化させて前記トレンチ１４ａ、１４ｂ内に素子分離膜1５ａ、１５ｂを形成する。
【００３５】
その後、図面には示していないが、半導体基板上にトンネリング酸化膜とフローティングゲート用ポリシリコン膜を形成し、フォトおよびエッチング工程で前記フローティングゲート用ポリシリコン膜を選択的にパターニングしてフローティングゲートを形成し、本発明の第１実施例に係る半導体素子の製造を完了する。
【００３６】
即ち、素子分離膜1５ａ、１５ｂを形成した後、バッファ膜１１と研磨停止膜１２の除去により露出される半導体基板１０の表面上の所定の領域上にゲート酸化膜を形成し、全面に電極膜を蒸着した後、素子分離膜1５ａ、１５ｂが露出されるように前記電極膜を平坦化し、ゲート電極を形成する。
【００３７】
前記第１実施例は、素子分離膜を形成した後、トンネリング酸化膜とフローティングゲートを形成する伝統的なＳＴＩ(conventional Shallow Trench Isolation)工程に本発明を適用した場合、本発明は、伝統的なＳＴＩ工程以外にもセルフアラインＳＴＩ(SelfAligned Shallow Trench Isolation)工程、セルフアラインフローティングゲート(Self Aligned FloatingGate：ＳＡＦＧ)工程などにも適用可能である。次に、これを図３及び図４を参照して提示される実施例によってより具体的に説明する。
【００３８】
図３及び図４は本発明の第２実施例に係る半導体素子の製造工程を示す断面図であって、本発明をセルフアラインＳＴＩ工程に適用した場合である。
【００３９】
本発明の第２実施例に係る半導体素子の製造は、まず、図３（ａ）に示すように、半導体基板１０上にゲート酸化膜となるトンネリング酸化膜２０とゲート電極膜となるフローティングゲート２１を順次形成する。前記トンネリング酸化膜２０は、シリコンなどからなる半導体基板１０を酸化させて形成し、前記フローティングゲート２１は、伝導性物質、例えばポリシリコンを用いて形成する。
【００４０】
次いで、前記フローティングゲート２１上に、後続の化学的機械的研磨工程の際に研磨停止膜の役割をすることが可能な研磨停止膜１２を形成する。そして、前記フローティングゲート２１と前記研磨停止膜１２との間に、前記研磨停止膜１２と前記フローティングゲート２１との間に発生しうる応力差を緩和させることが可能なバッファ膜１１をさらに形成することが良い。
【００４１】
その後、前記研磨停止膜１２上に、セル領域へのトレンチ形成の際にエッチングマスクとして使用するハードマスク膜１３を形成し、前記ハードマスク膜１３上に第１フォトレジストＰＲ１を塗布する。
【００４２】
前記ハードマスク膜１３としては、酸化膜、酸化窒化膜、窒化膜、ポリシリコン膜のいずれか一つを用いて形成する。
【００４３】
前記第１フォトレジストＰＲ１は、セル領域に素子分離領域を定義するためのもので、微細パターンの形成が可能なＡｒＦ用フォトレジストを使用する。
【００４４】
その後、露光および現像工程で前記第１フォトレジストＰＲ１をパターニングしてセル領域の素子分離領域を定義し、前記パターニングされた第１フォトレジストＰＲ１をマスクとするプラズマエッチング工程で前記ハードマスク膜１３をパターニングする。
【００４５】
前記プラズマエッチング工程としては、ＲＩＥ、ＭＥＲＩＥ、ＩＣＰ、ヘリコンのいずれか一つを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などのガスを使用する。
【００４６】
次に、図３（ｂ）に示すように、前記第１フォトレジストＰＲ１を除去し、前記パターニングされたハードマスク膜１３をマスクとしてセル領域の研磨停止膜１２とバッファ膜１１とフローティングゲート２１とトンネリング酸化膜２０をエッチングする。
【００４７】
その後、図３（ｃ）に示すように、全面に第２フォトレジストＰＲ２を塗布し、周辺領域の素子分離領域が定義されるように露光および現像工程で前記第２フォトレジストＰＲ２をパターニングする。
【００４８】
前記第２フォトレジストＰＲ２は、周辺領域に素子分離領域を定義するためのもので、ＫｒＦ用フォトレジストを使用する。したがって、前記第２フォトレジストＰＲ２は、前記第１フォトレジストＰＲ１に比べてより厚い厚さに形成可能である。
【００４９】
次いで、前記パターニングされた第２フォトレジストＰＲ２をマスクとして前記ハードマスク膜１３と研磨停止膜１２とバッファ膜１１とフローティングゲート２１とトンネリング酸化膜２０をエッチングする。
【００５０】
この際、前記第２フォトレジストＰＲ２は、第１フォトレジストＰＲ１とは異なり十分厚く形成することができ、プラズマに脆弱でないので、前記エッチング工程の際にフォトレジストの損失または変形が発生しない。
【００５１】
セル領域のトレンチの深さと周辺領域のトレンチの深さを異にしようとする場合、すなわちデュアルトレンチ構造を形成したい場合には、図示したように、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に前記バッファ膜１１の下部の半導体基板１０を一定の深ささらにエッチングする。前記一定の深さは、セル領域のトレンチと周辺領域のトレンチとの深さ差に該当する。
【００５２】
その後、図４（ａ）に示すように、前記第２フォトレジストＰＲ２を除去し、前記セル領域および周辺領域のハードマスク膜１３をマスクとするプラズマエッチング工程でセル領域および周辺領域の半導体基板１０をエッチングしてトレンチ１４ａ、１４ｂを形成する。
【００５３】
前記プラズマエッチング工程としては、ＲＩＥ、ＭＥＲＩＥ、ＩＣＰ、ヘリコンのいずれか一つを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などを使用する。
【００５４】
前記トレンチ１４ａ、１４ｂのトップラウンド特性を得るためには、前記プラズマエッチング工程のうちＩＣＰタイプのプラズマエッチング工程を使用することがよい。ＩＣＰタイプのプラズマエッチング工程の際に、ＩＣＰタイプエッチング装備のソースパワーは０Ｗ以上且つ５００Ｗ以下、バイアスパワーは０Ｗ以上且つ２０００Ｗ以下にそれぞれ設定し、エッチングガスとしてはＣＦ４、ＣＨＦ４、Ａｒ、ＨＢｒ、Ｏ２などを使用する。
【００５５】
前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に周辺領域の半導体基板１０を一定の深さだけエッチングした場合には、周辺領域のトレンチ１４ｂの深さがセル領域のトレンチ１４ａの深さより深いデュアルトレンチ構造を持つ。反面、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に周辺領域の半導体基板１０をエッチングしていない場合には、セル領域に形成されるトレンチ１４ａの深さと周辺領域に形成されるトレンチ１４ｂの深さが同一なシングルトレンチ構造を持つ。
【００５６】
一方、前記ハードマスク膜１３は、前記トレンチ１４ａ、１４ｂのエッチングの際に除去されるので、別途の工程を用いて除去しなくてもよい。
【００５７】
その後、図４（ｂ）に示すように、前記トレンチが完全に埋め込まれるように全面に絶縁膜を蒸着し、前記研磨停止膜１２が露出されるように前記絶縁膜を化学的機械的研磨工程で平坦化して前記トレンチ１４ａ、１４ｂ内に素子分離膜１５ａ、１５ｂを形成する。その後、前記研磨停止膜１２およびバッファ膜１１をウェットエッチング工程で除去する。
【００５８】
これにより、本発明の第２実施例に係る半導体素子の製造を完了する。
【００５９】
次に、図５及び図６を参照して本発明の第３実施例に係る半導体素子の製造方法を説明する。
【００６０】
図５及び図６は、本発明の第３実施例に係る半導体素子の製造工程を示す断面図であって、本発明をセルフアラインフローティングゲート（ＳＡＦＧ）工程に適用した場合である。
【００６１】
本発明の第３実施例に係る半導体素子の製造は、まず、図５（ａ）に示すように、半導体基板１０上に、後続の化学的機械的研磨工程の際に研磨停止膜の役割をすることが可能な研磨停止膜１２を形成する。一方、前記フローティングゲート２１と前記研磨停止膜１２との間に、研磨停止膜１２とフローティングゲート２１との間に発生しうる応力差を緩和させることが可能なバッファ膜１１をさらに形成することが好ましい。
【００６２】
その後、前記研磨停止膜１２上に、セル領域へのトレンチ形成の際にエッチングマスクとして用いるハードマスク膜１３を形成し、前記ハードマスク膜１３上に第１フォトレジストＰＲ１を塗布する。
【００６３】
前記ハードマスク膜１３としては、酸化膜、酸化窒化膜、窒化膜、ポリシリコン膜のいずれか一つを用いて形成する。前記第１フォトレジストＰＲ１は、セル領域に素子分離領域を定義するためのもので、微細パターンの形成が可能なＡｒＦ用フォトレジストを使用する。
【００６４】
次に、露光および現像工程で前記第１フォトレジストＰＲ１をパターニングしてセル領域の素子分離領域を定義し、パターニングされた第１フォトレジストＰＲ１をマスクとして用いるプラズマエッチング工程で前記ハードマスク膜１３をパターニングする。
【００６５】
前記プラズマエッチング工程としては、ＲＩＥ、ＭＥＲＩＥ、ＩＣＰ、ヘリコンのいずれか一つを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などのガスを使用する。
【００６６】
次に、図５（ｂ）に示すように、前記第１フォトレジストＰＲ１を除去し、前記パターニングされたハードマスク膜１３をマスクとしてセル領域の研磨停止膜１２とバッファ膜１１をエッチングする。
【００６７】
その後、図５（ｃ）に示すように、全面に第２フォトレジストＰＲ２を塗布し、周辺領域の素子分離領域が定義されるように露光および現像工程で前記第２フォトレジストＰＲ２をパターニングする。
【００６８】
前記第２フォトレジストＰＲ２は、周辺領域に素子分離領域を定義するためのもので、ＫｒＦ用フォトレジストを使用する。したがって、前記第２フォトレジストＰＲ２は、前記第１フォトレジストＰＲ１に比べてより厚い厚さに形成可能である。
【００６９】
次に、前記パターニングされた第２フォトレジストＰＲ２をマスクとして前記ハードマスク膜１３と研磨停止膜１２とバッファ膜１１をエッチングする。
【００７０】
この際、前記第２フォトレジストＰＲ２は、第１フォトレジストＰＲ１とは異なり十分に厚く形成することができ、プラズマに脆弱でないので、前記エッチング工程の際にフォトレジストの損失または変形が発生しない。
【００７１】
セル領域のトレンチの深さと周辺領域のトレンチの深さを異にしようとする場合、すなわちデュアルトレンチ構造を形成した場合には、図示したように、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に前記バッファ膜１１の下部の半導体基板１０を一定の深ささらにエッチングする。前記一定の深さは、セル領域のトレンチと周辺領域のトレンチとの深さ差に該当する。
【００７２】
その後、図６（ａ）に示すように、前記第２フォトレジストＰＲ２を除去し、前記ハードマスク膜１３をマスクとするプラズマエッチング工程でセル領域および周辺領域の半導体基板１０をエッチングしてトレンチ１４ａ、１４ｂを形成する。
【００７３】
前記プラズマエッチング工程としては、ＲＩＥ、ＭＥＲＩＥ、ＩＣＰ、ヘリコンのいずれか一つを使用し、エッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、Ｎ２、ＢＣｌ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８などを使用する。
【００７４】
前記トレンチ１４ａ、１４ｂのトップラウンド(top round)特性を得るためには、前記プラズマエッチング工程のうちＩＣＰタイプのプラズマエッチング工程を使用することが良い。ＩＣＰタイプのプラズマエッチング工程の際、ＩＣＰタイプエッチング装備のソースパワーは０Ｗ以上且つ５００Ｗ以下、バイアスパワーは０Ｗ以上且つ２０００Ｗ以下にそれぞれ設定し、エッチングガスとしてはＣＦ４、ＣＨＦ４、Ａｒ、ＨＢｒ、Ｏ２などを使用する。
【００７５】
前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に周辺領域の半導体基板１０を一定の深さエッチングした場合には、周辺領域のトレンチ１４ｂの深さがセル領域のトレンチ１４ａの深さより深いデュアルトレンチ構造を持つ。ところが、前記第２フォトレジストＰＲ２をマスクとするエッチング工程の際に周辺領域の半導体基板１０をエッチングしていない場合には、セル領域に形成されるトレンチ１４ａの深さと周辺領域に形成されるトレンチ１４ｂの深さが同一なシングルトレンチ構造を持つ。
【００７６】
一方、前記ハードマスク膜１３は、前記トレンチ１４ａ、１４ｂのエッチングの際に除去されるので、別途の工程を用いて除去しなくてもよい。
【００７７】
次に、図６（ｂ）に示すように、トレンチが完全に埋め込まれるように全面に絶縁膜を蒸着し、前記研磨停止膜１２が露出されるように前記絶縁膜を化学的機械的研磨工程で平坦化させて前記トレンチ内に素子分離膜１５ａ、１５ｂを形成する。
【００７８】
その後、ウェットエッチング工程で前記研磨停止膜１２およびバッファ膜１１を除去してアクティブ領域の半導体基板１０を露出させる。この際、半導体基板１０の表面上の素子分離膜１４の側面も一定の厚さリセス(recess)させ、フローティングゲートが形成されるべき空間を確保する。
【００７９】
次いで、前記露出したアクティブ領域の半導体基板１０の表面上にトンネリング酸化膜２０を形成し、全面にポリシリコン膜を蒸着した後、前記素子分離膜１４が露出されるように前記ポリシリコン膜を平坦化してフローティングゲート２１を形成する。
【００８０】
これにより、本発明の第３実施例に係る半導体素子の製造を完了する。
【００８１】
以上の実施例では、本発明をフラッシュメモリ素子に適用した場合についてのみ言及したが、本願発明は、ＳＴＩ構造の素子分離膜を有する全ての半導体素子の製造に適用可能である。
【００８２】
前記の実施例では、シングルトレンチ構造およびデュアルトレンチ構造についてのみ言及したが、デュアルトレンチまたは深さの異なる３つ以上のトレンチからなるマルチトレンチ構造にも適用可能である。
【産業上の利用可能性】
【００８３】
本発明の活用例として、半導体素子の製造方法に適用出来、特に、セル領域にアイソレーション用トレンチを形成するときのエッチングマスクの変形および損失により下部層がアタック(attack)される不良を防止するための半導体素子の製造方法に適用することが出来る。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施例に係る半導体素子の製造工程を示す断面図である。
【図２】本発明の第１実施例に係る半導体素子の製造工程を示す断面図である。
【図３】本発明の第２実施例に係る半導体素子の製造工程を示す断面図である。
【図４】本発明の第２実施例に係る半導体素子の製造工程を示す断面図である。
【図５】本発明の第３実施例に係る半導体素子の製造工程を示す断面図である。
【図６】本発明の第３実施例に係る半導体素子の製造工程を示す断面図である。
【符号の説明】
【００８５】
１０    半導体基板
１１    バッファ膜
１２    研磨停止膜
１３    ハードマスク膜
２０    トンネリング酸化膜
２１    フローティングゲート 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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