(57)【要約】  【課題】  必要な発振限界値を確保できかつ電力効率が高いスイッチングアンプを提供する。  【解決手段】  アナログ信号或いはマルチビット信号である入力信号ＳINをデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路１と、スイッチング素子を有し前記量子化信号に応じて前記スイッチング素子をスイッチングして前記量子化信号をパルス増幅するパルス増幅器６と、入力信号ＳINの振幅レベルを検出する振幅レベル検出回路９と、振幅レベル検出回路９の検出結果に応じてデルタシグマ変調回路１が具備する量子化器６のサンプリング周波数を変化させるサンプリング周波数可変部（分周回路１０及びマルチプレクサ１１）とを備えるスイッチングアンプ。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号をデルタシグマ変調して量子化信号を出力する回路であって、縦続接続される複数の積分器を具備し前記入力信号が初段の積分器に入力される積分器群及び前記積分器群の出力信号に基づく信号を量子化して量子化信号を出力する量子化器を有し、前記量子化信号に基づく信号が前記初段の積分器に帰還されるデルタシグマ変調回路と、
スイッチング素子を有し前記量子化信号に応じて前記スイッチング素子をスイッチングして前記量子化信号をパルス増幅するパルス増幅器と、
前記入力信号の振幅レベルを検出する振幅レベル検出部と、
前記振幅レベル検出部の検出結果に応じて前記量子化器のサンプリング周波数を変化させるサンプリング周波数可変部とを備えることを特徴とするスイッチングアンプ。
【請求項２】
前記パルス増幅器の出力信号をアナログ信号に変換する変換部を備える請求項１に記載のスイッチングアンプ。
【請求項３】
前記パルス増幅器の出力信号を減衰して前記初段の積分器に帰還する減衰器を備える請求項１または請求項２に記載のスイッチングアンプ。
【請求項４】
前記積分器群が具備する複数の積分器がそれぞれＣＲ積分器である請求項１〜３のいずれかに記載のスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチングアンプに関するものである。
【背景技術】
【０００２】
従来のスイッチングアンプの一構成例を図１０に示す。図１０に示す従来のスイッチングアンプは、デルタシグマ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチングアンプであって、デルタシグマ変調回路１と、パルス増幅器６と、ローパスフィルタ７と、減衰器８とによって構成される。そして、デルタシグマ変調回路１は、加算器２と、積分器群３と、加算器４と、量子化器５とによって構成される。
【０００３】
デルタシグマ変調回路１は、アナログ信号或いはマルチビット信号である入力信号ＳINを１ビット信号に変換し、前記１ビット信号をパルス増幅器６に送出する。パルス増幅器６は、ＦＥＴ等のスイッチング素子（不図示）を有しており、前記１ビット信号に応じて前記スイッチング素子をスイッチングすることによって前記１ビット信号を電力増幅し、その電力増幅した１ビット信号をローパスフィルタ７及び減衰器８に送出する。パルス増幅器６の出力信号は、ローパスフィルタ７によって高周波成分が除去されてアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが、スイッチングアンプの出力信号となる。また、パルス増幅器６の出力信号は、減衰器８によって減衰された後、デルタシグマ変調回路１に負帰還される。
【特許文献１】特開２００４−８０１５２号公報
【特許文献２】特開２００３−６０５０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デルタシグマ変調回路は、サンプリング周波数を高くすると、発振限界値を高くし、かつＳＮ比を良好にすることができる。しかしながら、図１０に示す従来のスイッチングアンプにおいて、デルタシグマ変調回路１でのサンプリング周波数を高くすると、パルス増幅器６でのスイッチング素子のスイッチング回数が増大し、スイッチング損失が増え、電力効率が悪くなるというデメリットが生じてしまう。従って、むやみにデルタシグマ変調回路１でのサンプリング周波数を上げることは、スイッチングアンプの消費電力の増大につながり、省エネルギー化の観点から好ましくない。
【０００５】
なお、特許文献１は、サンプリング周波数を切り替えて使用することができるデルタシグマ変調器を開示しているが、どのような基準でサンプリング周波数を切り替えるかについては何ら開示していない。また、特許文献２は、サンプリング周波数を切り替えて使用することができるデルタシグマ変調器を開示し、処理する信号の種類（オーディオ又は音声）に応じてサンプリング周波数を切り替えることを開示しているが、発振限界値については何ら考慮されていない。
【０００６】
本発明は、上記の問題点に鑑み、必要な発振限界値を確保できかつ電力効率が高いスイッチングアンプを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明に係るスイッチングアンプは、入力信号をデルタシグマ変調して量子化信号を出力する回路であって、縦続接続される複数の積分器を具備し前記入力信号が初段の積分器に入力される積分器群及び前記積分器群の出力信号に基づく信号を量子化して量子化信号を出力する量子化器を有し、前記量子化信号に基づく信号が前記初段の積分器に帰還されるデルタシグマ変調回路と、スイッチング素子を有し前記量子化信号に応じて前記スイッチング素子をスイッチングして前記量子化信号をパルス増幅するパルス増幅器と、前記入力信号の振幅レベルを検出する振幅レベル検出部と、前記振幅レベル検出部の検出結果に応じて前記量子化器のサンプリング周波数を変化させるサンプリング周波数可変部とを備える構成である。
【０００８】
このような構成によると、前記入力信号の振幅レベルに応じて前記デルタシグマ変調回路でのサンプリング周波数が可変するので、前記入力信号の振幅レベルが高くて高い発振限界値が必要なときのみ、前記デルタシグマ変調回路でのサンプリング周波数を高くすることができ、前記入力信号の振幅レベルが高くない定常状態のときに前記パルス増幅器でのスイッチング回数を極力抑えることが可能となり、必要な発振限界値を確保できかつ電力効率を高くすることできる。
【０００９】
また、上記構成のスイッチングアンプにおいて、前記パルス増幅器の出力信号をアナログ信号に変換する変換部を備えるようにしてもよい。これにより、アナログ出力が可能となる。
【００１０】
また、上記各構成のスイッチングアンプにおいて、前記パルス増幅器の出力信号を減衰して前記初段の積分器に帰還する減衰器を備えるようにしてもよい。これにより、パルス増幅器自身の歪率やＳＮ比の改善を図ることができる。
【００１１】
また、上記各構成のスイッチングアンプにおいて、前記積分器群が具備する複数の積分器をそれぞれＣＲ積分器にしてもよい。これにより、前記デルタシグマ変調回路でのサンプリング周波数を切り替えても、前記デルタシグマ変調回路の零点周波数が固定され、量子化ノイズ分布を一定に保つことができる。
【発明の効果】
【００１２】
本発明に係るスイッチングアンプによると、入力信号の振幅レベルに応じてデルタシグマ変調回路でのサンプリング周波数が可変するので、前記入力信号の振幅レベルが高くて高い発振限界値が必要なときのみ、デルタシグマ変調回路でのサンプリング周波数を高くすることができ、前記入力信号の振幅レベルが高くない定常状態のときにパルス増幅器でのスイッチング回数を極力抑えることが可能となり、必要な発振限界値を確保できかつ電力効率を高くすることできる。
【発明を実施するための最良の形態】
【００１３】
本発明の一実施形態について図面を参照して以下に説明する。本発明に係るスイッチングアンプの一構成例を図１に示す。なお、図１において図１０と同一の部分には同一の符号を付す。
【００１４】
図１に示す本発明に係るスイッチングアンプは、デルタシグマ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチングアンプであって、デルタシグマ変調回路１と、パルス増幅器６と、ローパスフィルタ７と、減衰器８と、レベル検出回路９と、分周器１０と、マルチプレクサ１１とによって構成される。そして、デルタシグマ変調回路１は、加算器２と、積分器群３と、加算器４と、量子化器５とによって構成される。
【００１５】
デルタシグマ変調回路１は、アナログ信号或いはマルチビット信号である入力信号ＳINを１ビット信号に変換し、前記１ビット信号をパルス増幅器６に送出する。パルス増幅器６は、ＦＥＴ等のスイッチング素子（不図示）を有しており、前記１ビット信号に応じて前記スイッチング素子をスイッチングすることによって前記１ビット信号を電力増幅し、その電力増幅した１ビット信号をローパスフィルタ７及び減衰器８に送出する。パルス増幅器６の出力信号は、ローパスフィルタ７によって高周波成分が除去されてアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが、スイッチングアンプの出力信号となる。
【００１６】
また、パルス増幅器６の出力信号は、減衰器８によって減衰された後、デルタシグマ変調回路１に負帰還される。これにより、パルス増幅器６自身の歪率やＳＮ比の改善を図ることができる。
【００１７】
レベル検出回路９は、入力信号ＳINの振幅レベルを検出し、その検出結果を示す信号ＳX及びＳYをそれぞれマルチプレクサ１１のＸ入力端子及びＹ入力端子に送出する。例えば、入力信号ＳINの振幅レベルを４段階に分け、低いレベルから順にレベルI、レベルII、レベルIII、レベルIVとし、レベルIのとき信号ＳX、ＳYはともに「Ｈ（＝Ｈｉｇｈレベル）」となり、レベルIIのとき信号ＳXは「Ｌ（＝Ｌｏｗレベル）」となり信号ＳYは「Ｈ」となり、レベルIIIのとき信号ＳXは「Ｈ」となり信号ＳYは「Ｌ」となり、レベルIVのとき信号ＳX、ＳYはともに「Ｌ」となるようにする（図２参照）。
【００１８】
また、所定周波数（例えば１１．２ＭＨｚ）のクロック信号ＣＫが分周器１０及びマルチプレクサ１１のＡ入力端子に供給される。分周器１０は、クロック信号ＣＫを１／２分周した１／２分周信号（例えば周波数５．６ＭＨｚ）をマルチプレクサ１１のＢ入力端子に送出し、クロック信号ＣＫを１／４分周した１／４分周信号（例えば周波数２．８ＭＨｚ）をマルチプレクサ１１のＣ入力端子に送出し、クロック信号ＣＫを１／８分周した１／８分周信号（例えば周波数１．４ＭＨｚ）をマルチプレクサ１１のＤ入力端子に送出する。マルチプレクサ１１は、Ｘ入力端子及びＹ入力端子にそれぞれ入力された信号ＳX及びＳYに応じて、Ａ入力端子に入力された信号〜Ｄ入力端子に入力された信号のいずれか一つを選択して、その選択した信号を量子化器５に出力する。例えば、マルチプレクサ１１は、信号ＳX、ＳYがともに「Ｈ」のときＤ入力端子に入力された１／８分周信号を選択して出力し、信号ＳXが「Ｌ」で信号ＳYが「Ｈ」のときＣ入力端子に入力された１／４分周信号を選択して出力し、信号ＳXが「Ｈ」で信号ＳYが「Ｌ」のときＢ入力端子に入力された１／２分周信号を選択して出力し、信号ＳX、ＳYがともに「Ｌ」のときＡ入力端子に入力されたクロック信号ＣＫを選択して出力するようにする（図２参照）。
【００１９】
量子化器５はマルチプレクサ１１の出力信号に基づいてサンプリングを行うので、量子化器５のサンプリング周波数はマルチプレクサ１１の出力信号の周波数と一致する。したがって、入力信号ＳINの振幅レベルに応じてデルタシグマ変調回路１でのサンプリング周波数が可変するので、入力信号ＳINの振幅レベルが高くて高い発振限界値が必要なときのみ、デルタシグマ変調回路１でのサンプリング周波数を高くすることができ、入力信号ＳINの振幅レベルが高くない定常状態のときにパルス増幅器６でのスイッチング回数を極力抑えることが可能となり、必要な発振限界値を確保できかつ電力効率を高くすることできる。
【００２０】
ここで、デルタシグマ変調回路１の具体的な構成例を図３に示す。図３に示す７次デルタシグマ変調回路は、加算器Ａ１〜Ａ８と、遅延器Ｄ１〜Ｄ８と、乗算器Ｍ１〜Ｍ９と、量子化器Ｑ１とによって構成される。
【００２１】
加算器Ａ１及び遅延器Ｄ１から成る第１の積分器と、乗算器Ｍ１、加算器Ａ２、及び遅延器Ｄ２から成る第２の積分器と、乗算器Ｍ２、加算器Ａ３、及び遅延器Ｄ３から成る第３の積分器と、乗算器Ｍ３、加算器Ａ４、及び遅延器Ｄ４から成る第４の積分器と、乗算器Ｍ４、加算器Ａ５、及び遅延器Ｄ５から成る第５の積分器と、乗算器Ｍ５、加算器Ａ６、及び遅延器Ｄ６から成る第６の積分器と、乗算器Ｍ６、加算器Ａ７、及び遅延器Ｄ７から成る第７の積分器とが縦続接続される。なお、乗算器Ｍ１〜Ｍ６は所定の乗算値ａ1〜ａ6で乗算を行うので、第２〜第７の積分器のインプットゲイン係数はそれぞれａ1〜ａ6となる。また、加算器Ａ１は、量子化信号ＳQに基づくフィードバック信号ＳFBを遅延器Ｄ８により遅延した信号を入力信号ＳINに負帰還する役割も果たしている。
【００２２】
また、乗算器Ｍ７により遅延器Ｄ３の出力に所定の乗算値ｂ1が乗算されたものが第２の積分器の入力信号に負帰還される。同様に、乗算器Ｍ８により遅延器Ｄ５の出力に所定の乗算値ｂ2が乗算されたものが第４の積分器の入力信号に負帰還され、乗算器Ｍ９により遅延器Ｄ７の出力に所定の乗算値ｂ3が乗算されたものが第６の積分器の入力信号に負帰還される。したがって、第２、第４、及び第６の積分器のフィードバックゲイン係数はそれぞれｂ1〜ｂ3となる。
【００２３】
そして、第１〜第７の積分器の各出力は、加算器Ａ８によって加算された後、量子化器Ｑ１によって量子化され、量子化信号ＳQになる。
【００２４】
また、デルタシグマ変調回路が具備する積分器をＣＲ積分器にすることで、デルタシグマ変調回路でのサンプリング周波数を切り替えても、デルタシグマ変調回路の零点周波数が固定され、量子化ノイズ分布を一定に保つことができるので、デルタシグマ変調回路が具備する積分器をＣＲ積分器にすることが望ましい。
【００２５】
図３に示す７次デルタシグマ変調回路を例として、デルタシグマ変調回路のサンプリング周波数と零点周波数との関係について説明する。図３に示す７次デルタシグマ変調回路の零点周波数ｆiは以下の（１）式で表される。ただし、Ｆｓは、サンプリング周波数であり、ａ2、ａ4、ａ6はそれぞれ第３、第５、及び第７の積分器のインプットゲイン係数であり、ｂ1〜ｂ3はそれぞれ第２、第４、及び第６の積分器のフィードバックゲイン係数である。
【数１】
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【００２６】
（１）式より、図３に示す７次デルタシグマ変調回路の零点周波数ｆiは、サンプリング周波数Ｆｓと、第３、第５、及び第７の積分器のインプットゲイン係数ａ2、ａ4、ａ6と、第２、第４、及び第６の積分器のフィードバックゲイン係数ｂ1〜ｂ3とによって決まることがわかる。
【００２７】
デルタシグマ変調回路に用いられる積分器は、通常、スイッチトキャパシタ積分器かＣＲ積分器のいずれかである。
【００２８】
一般的なスイッチトキャパシタ積分器の構成を図４に示す。図４に示すスイッチトキャパシタ積分器は、コンデンサＣ２及びＣ３と、演算増幅器ＯＰ２と、スイッチＳＷ１とによって構成される。図４に示すスイッチトキャパシタ積分器の伝達関数ＨSW（ω）は以下の（２）式で表される。ただし、Ｆｓはサンプリング周波数であり、Ｃ2はコンデンサＣ２の静電容量値であり、Ｃ3はコンデンサＣ３の静電容量値である。
【数２】
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【００２９】
（２）式より、図４に示すスイッチトキャパシタ積分器のゲイン係数は、−Ｃ2／Ｃ3となるので、サンプリング周波数Ｆｓに依存することなく一定である。従って、図３に示す７次デルタシグマ変調回路に図４に示すスイッチトキャパシタ積分器を用いた場合、サンプリング周波数Ｆｓを２倍にすると、スイッチトキャパシタ積分器のインプットゲイン係数及びフィードバックゲイン係数は共に一定であるため、（１）式より、図３に示す７次デルタシグマ変調回路の零点周波数ｆiは２倍となる。このようにデルタシグマ変調回路にスイッチトキャパシタ積分器を用いた場合は、サンプリング周波数を変化させると零点周波数が変化してしまい、量子化ノイズ分布が設計した特性とは異なるものとなってしまう。
【００３０】
ここで、図３に示す７次デルタシグマ変調回路に図４に示すスイッチトキャパシタ積分器を用い、サンプリング周波数を２．８ＭＨｚとした場合の量子化ノイズ分布図を図６に示し、図３に示す７次デルタシグマ変調回路に図４に示すスイッチトキャパシタ積分器を用い、サンプリング周波数を５．６ＭＨｚとした場合の量子化ノイズ分布図を図７に示す。なお、図６及び図７に示すグラフの横軸は量子化信号ＳQの周波数であり、図６及び図７に示すグラフの縦軸は量子化信号ＳQのレベルである。図６及び図７から明らかなように、図３に示す７次デルタシグマ変調回路に図４に示すスイッチトキャパシタ積分器を用いた場合、サンプリング周波数を変化させることにより、零点周波数が移動することがわかる。この場合では、サンプリング周波数を２倍にすると、３つの零点周波数がそれぞれ２倍の周波数にシフトしている。
【００３１】
次に、一般的なＣＲ積分器の構成を図５に示す。図５に示すＣＲ積分器は、コンデンサＣ１と、抵抗Ｒ１と、演算増幅器ＯＰ１とによって構成される。図５に示すＣＲ積分器の伝達関数ＨCR（ω）は以下の（３）式で表される。ただし、Ｆｓはサンプリング周波数であり、Ｃ1はコンデンサＣ１の静電容量値であり、Ｒ1は抵抗Ｒ１の抵抗値である。
【数３】
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【００３２】
（３）式より、図５に示すＣＲ積分器のゲイン係数は、−１／（Ｃ1・Ｒ1・Ｆｓ）となるので、サンプリング周波数Ｆｓに依存する。従って、図３に示す７次デルタシグマ変調回路に図５に示すＣＲ積分器を用いた場合、サンプリング周波数Ｆｓを２倍にすると、第３の積分器のインプットゲイン係数ａ2、第５の積分器のインプットゲイン係数ａ4、第７の積分器のインプットゲイン係数ａ6、第２の積分器のフィードバックゲイン係数ｂ1、第４の積分器のフィードバックゲイン係数ｂ2、及び第６の積分器のフィードバックゲイン係数ｂ3がそれぞれ１／２になるため、（１）式より、図３に示す７次デルタシグマ変調回路の零点周波数ｆiは変化しない。このようにデルタシグマ変調回路にＣＲ積分器を用いた場合は、サンプリング周波数を変化させても零点周波数が変化せず、量子化ノイズ分布を設計した特性のままに保つことができる。
【００３３】
ここで、図３に示す７次デルタシグマ変調回路に図５に示すＣＲ積分器を用い、サンプリング周波数を２．８ＭＨｚとした場合の量子化ノイズ分布図を図８に示し、図３に示す７次デルタシグマ変調回路に図５に示すＣＲ積分器を用い、サンプリング周波数を５．６ＭＨｚとした場合の量子化ノイズ分布図を図９に示す。なお、図８及び図９に示すグラフの横軸は量子化信号ＳQの周波数であり、図８及び図９に示すグラフの縦軸は量子化信号ＳQのレベルである。図８及び図９から明らかなように、図３に示す７次デルタシグマ変調回路に図５に示すＣＲ積分器を用いた場合、サンプリング周波数を変化させても、零点周波数が移動しないことがわかる。この場合では、サンプリング周波数を２倍にしても、３つの零点周波数がシフトすることなく同じ周波数になっている。
【図面の簡単な説明】
【００３４】
【図１】は、本発明に係るスイッチングアンプの一構成例を示す図である。
【図２】は、図１に示すスイッチングアンプが具備するマルチプレクサの選択特性を示す図である。
【図３】は、図１に示すスイッチングアンプが具備するデルタシグマ変調回路の一構成例を示す図である。
【図４】は、一般的なスイッチトキャパシタ積分器の構成を示す図である。
【図５】は、一般的なＣＲ積分器の構成を示す図である。
【図６】は、図３に示すデルタシグマ変調回路においてスイッチトキャパシタ積分器を用いサンプリング周波数を２．８ＭＨｚにした場合の量子化ノイズ分布図である。
【図７】は、図３に示すデルタシグマ変調回路においてスイッチトキャパシタ積分器を用いサンプリング周波数を５．６ＭＨｚにした場合の量子化ノイズ分布図である。
【図８】は、図３に示すデルタシグマ変調回路においてＣＲ積分器を用いサンプリング周波数を２．８ＭＨｚにした場合の量子化ノイズ分布図である。
【図９】は、図３に示すデルタシグマ変調回路においてＣＲ積分器を用いサンプリング周波数を５．６ＭＨｚにした場合の量子化ノイズ分布図である。
【図１０】は、従来のスイッチングアンプの一構成例を示す図である。
【符号の説明】
【００３５】
１  デルタシグマ変調回路
２  加算器
３  積分器群
４  加算器
５  量子化器
６  パルス増幅器
７  ローパスフィルタ
８  減衰器
９  レベル検出回路
１０  分周器
１１  マルチプレクサ
Ａ１〜Ａ８  加算器
Ｃ１〜Ｃ３  コンデンサ
Ｄ１〜Ｄ８  遅延器
Ｍ１〜Ｍ９  乗算器
ＯＰ１、ＯＰ２  演算増幅器
Ｑ１  量子化器
Ｒ１  抵抗
ＳＷ１  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006173819.tif 000010
【図６】
2006173819.tif 000011
【図７】
2006173819.tif 000012
【図８】
2006173819.tif 000013
【図９】
2006173819.tif 000014
【図１０】
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