(57)【要約】【課題】  パターンの寸法精度が高い半導体装置を提供する。【解決手段】  半導体装置は、半導体基板５０と、半導体基板５０の主表面上のｐウエル７０に形成されたトレンチと、トレンチ内に形成され、埋込み不良箇所４１を有する分離領域４０と、その一部が分離領域４０上に形成され、埋込み不良箇所４１上に終端部を有するアシストゲート電極１２とを備える。そして、アシストゲート電極１２は、埋込み不良箇所４１に埋込まれることによって他の部分よりも厚く形成された厚肉部Ｔを有している。【選択図】        図４
2006319089.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された溝部と、
前記溝部内に形成され、ボイドを有する埋込みパターンと、
少なくとも一部が前記埋込みパターン上に形成され、前記ボイド上に終端部を有する他のパターンとを備え、
前記他のパターンは、前記ボイドに埋込まれることによって他の部分よりも厚く形成された厚肉部を有する、半導体装置。
【請求項２】
前記埋込みパターンは、設計パターン幅よりもパターン幅が狭くなる幅狭部分を有し、
前記ボイドは、前記幅狭部分に形成される、請求項１に記載の半導体装置。
【請求項３】
前記埋込みパターンは絶縁膜であり、
前記他のパターンは導電膜である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の主表面は、前記溝部が形成される第１部分と、前記第１部分に隣接する第２部分とを有し、
前記導電膜は前記第１部分から前記第２部分に設けられたゲート電極である、請求項３に記載の半導体装置。
【請求項５】
半導体基板の主表面上に溝部を形成する工程と、
前記溝部内に、ボイドを有する埋込みパターンを形成する工程と、
前記ボイド内から前記埋込みパターン上に上層膜を堆積する工程と、
前記上層膜をパターニングして、前記ボイド上に終端部を有する他のパターンを形成する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記溝部を形成する工程は、
前記半導体基板の主表面上に前記溝部に対応する開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとしてエッチングを施すことにより前記溝部を形成する工程とを有し、
前記埋込みパターンを形成する工程は、
前記溝部内から前記マスク膜上に埋込み膜を堆積する工程と、
前記埋込み膜の厚みを減じることで前記溝部内に前記埋込み膜を埋込む工程と、
前記マスク膜を除去する工程とを有する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記埋込みパターンを形成する工程は、
前記溝部内の一部にダミーパターンを形成する工程と、
前記ダミーパターンと前記埋込みパターンの縁端との間にボイドを形成するように前記溝部内に埋込み膜を堆積する工程と、
前記埋込み膜の厚みを減じることで前記溝部内に前記埋込み膜を埋込む工程とを有する、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、溝部に埋め込まれた埋込みパターンを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの分野において、トレンチ内に設けられた埋込みパターンが従来から知られている。たとえば、トレンチ内に絶縁膜を埋込むことにより形成された分離領域や、導電膜を埋込むことにより形成された埋込み配線などが知られている。
【０００３】
特開２００５−８５９０３号公報においては、溝部に埋め込まれた「埋込みパターン」としての絶縁膜上に達するように形成された「他のパターン」としてのゲート電極を有する半導体装置が開示されている。
【０００４】
ところで、フォトマスクの残しパターン（遮光パターン）の幅をその終端部において大きくすることが従来から行なわれている。このような技術は、たとえば、特開平９−１２７６７６号公報、特開平９−２９２７０１号公報および特開平１１−２５８７７０号公報などに記載されている。
【特許文献１】特開２００５−８５９０３号公報
【特許文献２】特開平９−１２７６７６号公報
【特許文献３】特開平９−２９２７０１号公報
【特許文献４】特開平１１−２５８７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特開２００５−８５９０３号公報に示すように、溝部内に埋め込まれた埋込みパターン上に他のパターン（上層パターン）が形成され、エッチングによって該上層パターンを形成する場合において、エッチングにより、上層パターンの長さが縮む場合がある。この際、１つの半導体装置上で、上記縮み量（パターン後退量）にばらつきが生じる。したがって、半導体装置の特性にばらつきが生じる。また、パターン後退に対するマージンを設定する必要があり、結果として、半導体装置の小型化が阻害される。
【０００６】
なお、特開平９−１２７６７６号公報、特開平９−２９２７０１号公報および特開平１１−２５８７７０号公報は、フォトマスクにおける遮光パターンの幅を調整するものであり、埋込みパターンにおける埋込み不良部に上層パターンを埋込むことにより、エッチング時の上層パターンの長さ方向の縮みを抑制するものではない。
【０００７】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、パターンの寸法精度が高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、主表面を有する半導体基板と、その主表面上に形成された溝部と、溝部内に形成され、ボイドを有する埋込みパターンと、少なくとも一部が埋込みパターン上に形成され、ボイド上に終端部を有する他のパターンとを備え、他のパターンは、ボイドに埋込まれることによって他の部分よりも厚く形成された厚肉部を有する。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上に溝部を形成する工程と、溝部内に、ボイドを有する埋込みパターンを形成する工程と、ボイド内から埋込みパターン上に上層膜を堆積する工程と、上層膜をパターニングして、ボイド上に終端部を有する他のパターンを形成する工程とを備える。
【発明の効果】
【００１０】
本発明によれば、エッチングによるパターンの後退を抑制することができる。結果として、半導体装置の特性のばらつきを抑制することができる。また、半導体装置のパターンの寸法精度を向上させ、半導体装置を小型化することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１２】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。
【００１３】
本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部１０を有するメモリセル領域と周辺回路部とを備える。メモリセルアレイ部１０には、ワード線としてのコントロールゲート電極１１と、アシストゲート電極１２とが互いにほぼ直交するように形成されている。ここで、アシストゲート電極１２の延在方向に並ぶコントロールゲート電極１１のうち、最外部に位置するものは、ダミーゲート電極（ダミーワード線）１１００である。
【００１４】
アシストゲート電極１２に電圧が印加されると、半導体基板上におけるアシストゲート電極１２の直下に反転層（図示せず）が形成される。メモリセルアレイ部１０の周辺には、共通ドレイン２０および選択ＭＯＳ部３０が設けられており、選択ＭＯＳ部３０がＯＮ状態になることにより、共通ドレイン２０とアシストゲート電極１２下部の反転層とが電気的に接続される。アシストゲート電極１２と、共通ドレイン２０と、選択ＭＯＳ部３０におけるゲート電極３１とは、それぞれコンタクト部１２Ａ，２０Ａ，３１Ａを介して上層配線と接続されている。選択ＭＯＳ部３０においては、該トランジスタのソース／ドレインとなる不純物領域と分離領域４０とがゲート電極３１が延びる方向に交互に並んで形成されている。分離領域４０は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）と称される溝型の分離領域である。
【００１５】
図２は、図１中のII−II断面を示す。図２を参照して、半導体基板５０上にｎ型埋込み領域６０およびｐウエル７０が形成される。アシストゲート電極１２およびゲート電極３１は、たとえば酸化シリコンなどからなるゲート絶縁膜８０を介してｐウエル７０上に形成されている。ｐウエル７０におけるゲート電極３１の両側には、ｎ−不純物領域７１と、共通ドレイン２０としてのｎ＋不純物領域７２およびｎ−不純物領域７３とが設けられる。アシストゲート電極１２およびゲート電極３１上には、シリコン窒化膜９０と、絶縁膜１００とが堆積されている。メモリセルアレイ部においては、シリコン窒化膜９０上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜構造を有する絶縁膜１１０が形成されている。絶縁膜１１０上に、導電膜１１Ａおよびシリサイド膜１１Ｂを含むコントロールゲート電極１１が形成され、コントロールゲート電極１１上に、絶縁膜１２０が形成されている。ゲート電極３１、シリコン窒化膜９０および絶縁膜１００の側壁上と、コントロールゲート電極１１および絶縁膜１２０の側壁上とに絶縁膜１３０が形成されている。絶縁膜１００，１２０，１３０を覆うように層間絶縁膜１４０が形成されており、層間絶縁膜１４０上に上層配線１２Ｄ，２０Ｄ，３１Ｄが形成されている。上層配線１２Ｄ，２０Ｄ，３１Ｄは、それぞれコンタクト部１２Ａ，２０Ａ，３１Ａを介して、それぞれ、アシストゲート電極１２，共通ドレイン２０におけるｎ＋不純物領域７２およびゲート電極３１と電気的に接続される。なお、コンタクト部１２Ａ，２０Ａ，３１Ａは、それぞれコンタクトホール１２Ｂ，２０Ｂ，３１Ｂと該コンタクトホール内に設けられたプラグ１２Ｃ，２０Ｃ，３１Ｃとを含む。
【００１６】
図３は、図２中のIII−III断面を示す。図３を参照して、アシストゲート電極１２の側壁上には絶縁膜１５０が形成されている。また、各々のアシストゲート電極１２間においては、ｐウエル７０上にゲート絶縁膜８０を介して孤立パターンであるフローティングゲート電極１３が設けられている。フローティングゲート電極１３と、コントロールゲート電極１１における導電膜１１Ａとは絶縁膜１１０によって電気的に絶縁されている。
【００１７】
図４は、図１中のIＶ−IＶ断面を示す。なお、図４では、図１におけるＡ部周辺のみを図示している。図４を参照して、埋込みパターンである分離領域４０の端部は、埋込み不良箇所４１（凹部）を有する。アシストゲート電極１２を構成する導電膜は、上記凹部内に達するように形成されている。換言すると、アシストゲート電極１２は、その終端部において、埋込み不良箇所４１に埋込まれることによって他の部分よりも厚く形成された厚肉部Ｔを有する。また、分離領域４０上には、導電膜１３００が形成されている。導電膜１３００は、典型的には、フローティングゲート電極１３を構成する導電膜と同時に形成される。導電膜１３００上には、層間絶縁膜１４０が形成されている。
【００１８】
次に、図３に示される構造の形成プロセスについて、図５〜図１０を用いて説明する。
図５を参照して、よく用いられるイオン注入法などを用いて半導体基板５０上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域６０が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル７０が形成される。さらに、所定のレジストパターンをマスクとして、たとえばヒ素が注入されることにより、メモリセルアレイ部と、選択ＭＯＳ部３０とを連結するｎ−不純物領域７１（図２参照）が形成される。ｐウエル７０上と、ｎ−不純物領域７１（図２参照）上とに、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜８０が形成される。ゲート絶縁膜８０は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜８０上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜１２００がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜１２００は、選択ＭＯＳ部３０におけるゲート電極３１およびアシストゲート電極１２となる。そして、導電膜１２００上に、７０ｎｍ程度の厚みを有する窒化シリコン膜９０が形成される。窒化シリコン膜９０は、ＣＶＤ法などにより形成される。
【００１９】
図６を参照して、シリコン窒化膜９０上にＴＥＯＳ酸化膜などからなる絶縁膜１００が堆積される。絶縁膜１００上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜１６０が形成される。そして、上記ハードマスク膜をマスクとして、図７に示すように、シリコン窒化膜９０と、絶縁膜１００とがパターニングされる。次に、図８に示すように、アシストゲート電極１２およびゲート絶縁膜８０がパターニングされる。さらに、図９に示すように、アシストゲート電極１２から絶縁膜１００の側壁上に絶縁膜１５０が形成され、絶縁膜１５０に囲まれた領域にフローティングゲート電極１３が形成される。そして、図１０に示すように、絶縁膜１００と、シリコン窒化膜９０の一部が除去される。さらに、シリコン窒化膜９０からフローティングゲート電極１３を覆うように、絶縁膜１１０（図２参照）が形成される。絶縁膜１１０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。
【００２０】
再び図２を参照して、絶縁膜１１０上に導電膜１１Ａ、シリサイド膜１１Ｂおよび絶縁膜１２０が形成され、これらがパターニングされることにより、コントロールゲート電極１１が形成される。また、フローティングゲート電極１３についてもパターニングされ、該ゲート電極１３が孤立パターンとなる。その後、絶縁膜１３０および層間絶縁膜１４０が形成され、層間絶縁膜１４０上から、それぞれ、アシストゲート電極１２と、ｎ＋不純物領域７２と、ゲート電極３１とに達するコンタクト部１２Ａ，２０Ａ，３１Ａが設けられ、上層配線１２Ｄ，２０Ｄ，３１Ｄとアシストゲート電極１２、ｎ＋不純物領域７２およびゲート電極３１とが電気的に接続される。以上の工程により、図３に示される構造が得られる。
【００２１】
次に、図４に示される構造の形成プロセスについて、図１１〜図２０を用いて説明する。
【００２２】
図１１を参照して、ｐウエル７０上に、ゲート絶縁膜８０が形成される。そして、ゲート絶縁膜８０上に、多結晶シリコンなどからなる、バッファ層としての導電膜１２００Ａが形成される。そして、導電膜１２００Ａ上に、ハードマスク層としての窒化シリコン膜９０Ａが形成される。なお、導電膜１２００Ａ（バッファ層）は、形成されなくともよい。
【００２３】
次に、図１２に示されるフォトマスクを用いて写真製版を行なう。図１２を参照して、フォトマスク４００は、遮光パターン４１０と、透光パターン４２０とを有する。ここで、透光パターン４２０は、分離領域４０に対応した形状を有する。そして、フォトマスク４００においては、透光パターン４２０の終端部において、補助パターンを設けたり、透光パターン４２０の幅を広げたりするパターン補正（ＯＰＣ：Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）は行なわれていない。すなわち、透光パターン４２０は、その終端部においても、他の部分と同様の形状を有している。
【００２４】
フォトマスク４００を用いた写真製版により、分離領域４０の形成領域がパターニングされる。その後、ハードマスク（窒化シリコン膜９０Ａ）のエッチング、レジスト除去およびｐウエル７０のエッチングを行なうことにより、図１３に示すように、ｐウエル７０上にトレンチ（溝部）７００が形成される。トレンチ７００は、矢印ＤＲ１方向に延びるように形成される。
【００２５】
図１４を参照して、図１３に示される状態から、トレンチ７００内からシリコン窒化膜９０Ａ上にＳｉＯ2膜４０００が形成される。ここで、ＳｉＯ2膜４０００の形成は、ＡｒプロセスのＨＤＰ−ＣＶＤを用いて行なわれる。そして、ＳｉＯ2膜４０００に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などによる平坦化処理が施される。これにより、図１５に示すように、溝部７００内にＳｉＯ2膜４０００が埋込まれ、分離領域４０が形成される。さらに、シリコン窒化膜９０Ａおよび導電膜１２００Ａがウエットエッチングにより除去される。
【００２６】
ところで、図１２に示されるフォトマスク４００を用いて溝部７００を形成した結果、該溝部７００に埋込まれる分離領域４０は、図１６に示すように、その先端部（終端部）が細い先細り形状を有する。当該先細り部分においては、他の部分に対してＳｉＯ2膜４０００の埋込み性が劣るため、エッチングレートが比較的早い酸化膜が形成される。
【００２７】
シリコン窒化膜９０Ａおよび導電膜１２００Ａにウエットエッチングが施される。図１６，図１７を参照して、このウエットエッチング時に、分離領域４０（ＳｉＯ2膜４０００）の終端部に埋込み不良箇所４１が形成される。
【００２８】
上記について換言すると、分離領域４０は、設計パターン幅（Ｂ）よりもパターン幅が狭くなる幅狭部分４２を有し、埋込み不良箇所４１は、幅狭部分４２に形成されている。
【００２９】
図１８を参照して、図１７に示される状態から、分離領域４０上およびゲート絶縁膜８０上に、多結晶シリコンなどからなる導電膜１２００が形成される。導電膜１２００は、分離領域４０における埋込み不良箇所４１内にも形成される。これにより、当該部分において、導電膜１２００に厚肉部Ｔが形成される。そして、導電膜１２００上に、窒化シリコン膜９０が形成される。さらに、シリコン窒化膜９０上にＴＥＯＳ酸化膜などからなる絶縁膜１００が堆積される。絶縁膜１００上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜１６０が形成される。
【００３０】
なお、図１８に示される導電膜１２００、シリコン窒化膜９０、絶縁膜１００およびレジスト膜１６０は、典型的には、それぞれ、図６に示される導電膜１２００、シリコン窒化膜９０、絶縁膜１００およびレジスト膜１６０と同時に形成される。
【００３１】
図１９を参照して、図１８に示される状態から、絶縁膜１００、シリコン窒化膜９０および導電膜１２００にエッチングが施される。これにより、分離領域４０上に終端部を有するアシストゲート電極１２が形成される。ここで、アシストゲート電極１２の終端部は、分離領域４０における埋込み不良箇所４１上に形成される。換言すると、アシストゲート電極１２は、その終端部に厚肉部Ｔを有するようにパターニングされる。さらに、アシストゲート電極１２から絶縁膜１００の側壁上に絶縁膜１５０が形成される。
【００３２】
ところで、エッチングによりパターンを形成する際に、アンダーカットなどの作用により、意図したパターン長さに対して、実際に形成されるパターン長さが（矢印ＤＲ１方向に）縮む場合がある。なお、本願明細書においては、上記パターンの縮みを「パターンの後退」と称する場合がある。
【００３３】
半導体装置の製造プロセスにおいては、上述したパターン後退量に対するマージンを設けたレイアウト設計が行なわれる。しかしながら、このマージン量を大きくすることは、チップ面積の増大に繋がる。一方で、パターン後退量のばらつきが大きいと、上記マージン量を大きく設定せざるを得ないことになる。
【００３４】
これに対し、本実施の形態に係る半導体装置においては、アシストゲート電極１２の終端部が厚肉部Ｔを有する。厚肉部Ｔが設けられることにより、エッチング時のパターン後退が抑制される。また、パターン後退量のばらつき（寸法のばらつき）についても抑制される。したがって、アシストゲート電極１２をパターニングする際の該パターンの後退および後退量のばらつきを抑制することができる。
【００３５】
なお、導電膜１２００をパターニングするエッチング処理は、典型的には、絶縁膜１００上に形成されたハードマスク膜（図示せず）をマスクとして用いるハードマスクエッチングであるが、このハードマスクエッチングに代えて、レジスト膜１６０をマスクとしてエッチングを行なうことも可能である。この場合は、ハードマスク膜の形成は不要である。
【００３６】
図２０を参照して、図１９に示される状態から、分離領域４０上から絶縁膜１５０上に導電膜１３００が形成される。そして、シリコン窒化膜９０から導電膜１３００を覆うように、絶縁膜１１０が形成される。絶縁膜１１０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。さらに、絶縁膜１１０上に導電膜１１Ａおよびシリサイド膜１１Ｂが形成される。
【００３７】
なお、図２０に示される絶縁膜１１０、導電膜１１Ａおよびシリサイド膜１１Ｂは、典型的には、それぞれ、図２に示される絶縁膜１１０、導電膜１１Ａおよびシリサイド膜１１Ｂと同時に形成される。また、図２０に示される絶縁膜１５０、導電膜１３００は、典型的には、それぞれ、図３に示される絶縁膜１５０、フローティングゲート電極１３を構成する導電膜と同時に形成される。
【００３８】
再び図４を参照して、導電膜１１Ａ、シリサイド膜１１Ｂ上に絶縁膜１２０が形成される。そして、導電膜１１Ａ、シリサイド膜１１Ｂおよび絶縁膜１２０がパターニングされることにより、コントロールゲート電極１１が形成される。その後、絶縁膜１３０および層間絶縁膜１４０が形成される。以上の工程により、図４に示される構造が得られる。
【００３９】
なお、図４に示される絶縁膜１２０，１３０および層間絶縁膜１４０は、典型的には、それぞれ、図２に示される絶縁膜１２０，１３０および層間絶縁膜１４０と同時に形成される。
【００４０】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について、図２，図３を参照しながら説明する。
【００４１】
データ書込み時には、所定のアシストゲート電極１２に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００４２】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極１１に、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極１１に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極１２に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極１２（典型的には、たとえば、ソース形成用のアシストゲート電極１２に隣接するアシストゲート電極１２）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極１２に対向する半導体基板５０の主表面上（ｐウエル７０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極１２には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極１２に対向する半導体基板５０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜８０を介してフローティングゲート電極１３に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極１３への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００４３】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極１１に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極１１に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極１２に、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極１２に、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極１３の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００４４】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板５０（ｐウエル７０）に正の電圧が印加される。なお、アシストゲート電極１２には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極１３から半導体基板５０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００４５】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１は、主表面を有する半導体基板５０と、半導体基板５０の主表面上のｐウエル７０に形成された「溝部」としてのトレンチ７００と、トレンチ７００内に形成され、「ボイド」としての埋込み不良箇所４１を有する「埋込みパターン」としての分離領域４０（絶縁膜）と、その一部が分離領域４０上に形成され、埋込み不良箇所４１上に終端部を有する「他のパターン」としてのアシストゲート電極１２（導電膜）とを備える。そして、アシストゲート電極１２は、埋込み不良箇所４１に埋込まれることによって他の部分よりも厚く形成された厚肉部Ｔを有している。
【００４６】
上記構成によれば、アシストゲート電極１２の終端部の厚みが相対的に厚く形成されているため、エッチング時のパターン後退およびその後退量のばらつきが低減される。結果として、半導体装置の特性のばらつきが抑制される。また、パターン後退に対するマージンを比較的小さく設定する（たとえば、分離領域４０上に突き出すアシストゲート電極１２の長さを比較的短く設定する、または、図１中の「Ｌ」を小さく設定する）ことが可能になり、チップ面積が縮小される。
【００４７】
半導体基板５０の主表面において、トレンチ７００が形成される部分は「第１部分」を構成し、該「第１部分」に隣接する部分は「第２部分」を構成する。本実施の形態において、アシストゲート電極１２は、「第１部分」から「第２部分」に達するように設けられている。なお、１つの変形例として、「他のパターン」の全体が「埋込みパターン」上に形成されていてもよい。
【００４８】
本実施の形態に係る半導体装置の製造方法は、半導体基板５０の主表面上にトレンチ７００を形成する工程（図１３）と、トレンチ７００内に、埋込み不良箇所４１を有する分離領域４０を形成する工程（図１４〜図１７）と、埋込み不良箇所４１内から分離領域４０上に「上層膜」としての導電膜１２００を堆積する工程（図１８）と、導電膜１２００をパターニングして、埋込み不良箇所４１上に終端部を有するアシストゲート電極１２を形成する工程（図１９）とを備える。
【００４９】
そして、トレンチ７００を形成する工程は、図１２に示されるフォトマスク４００を用いて、トレンチ７００に対応する開口部を有するマスク膜（シリコン窒化膜９０Ａ）を形成する工程と、該マスク膜をマスクとしてエッチングを施すことによりトレンチ７００を形成する工程とを有し、分離領域４０を形成する工程は、トレンチ７００内からシリコン窒化膜９０Ａ上に「埋込み膜」としての絶縁膜４０００を堆積する工程（図１４）と、ＣＭＰなどによって絶縁膜４０００の厚みを減じることでトレンチ７００内に絶縁膜４００を埋込む工程（図１５）と、埋込み不良箇所４１を形成しながらシリコン窒化膜９０Ａなどを除去する工程（図１６，図１７）とを有する。
【００５０】
なお、本実施の形態においては、分離領域４０の終端部に幅狭部分４２を設けることによって埋込み不良箇所４１を形成したが、分離領域４０における終端部以外（たとえば、長手方向の中央部）に幅狭部分４２を設けることによって埋込み不良箇所４１を形成してもよい。
【００５１】
本実施の形態によれば、上述した構成により、エッチング時のアシストゲート電極１２の後退を抑制することができる。結果として、半導体装置のパターンの寸法精度を向上させ、半導体装置の特性のばらつきを抑制することができる。また、半導体装置を小型化することができる。
【００５２】
（実施の形態２）
図２１，図２２は、それぞれ、実施の形態２に係る半導体装置の製造工程における第１と第２ステップを示す図である。また、図２３は、本実施の形態に係る半導体装置を示した上面図である。
【００５３】
図２１を参照して、半導体基板の主表面上において、「埋込みパターン」としての分離領域４０が形成される「溝部」の一部に、予め活性領域７４が形成されている。これにより、分離領域４０を構成する酸化膜をＨＤＰ−ＣＶＤを用いて形成する際に、複数（２つ）の活性領域７４と分離領域４０の縁端とに囲まれた領域において、３方向（図２１における矢印方向）から酸化膜が成長する。この結果、当該領域において、「ボイド」としての埋込み不良箇所４１が生じる。
【００５４】
図２２を参照して、分離領域４０に隣接する位置から、分離領域４０内の埋込み不良箇所４１に達するように、「他のパターン」としてのゲート電極１４が形成される。なお、ゲート電極１４は、分離領域４０が形成された半導体基板の主表面上に導電膜を形成し、エッチングによって該導電膜をパターニングすることで形成される。そして、ゲート電極１４は、埋込み不良箇所４１上に終端部を有し、該終端部の厚みは、上記導電膜が埋込み不良箇所４１内に埋込まれることによって、他の部分に比べて厚く形成されている。
【００５５】
図２３を参照して、ゲート電極１４は、分離領域４０に隣接する活性領域７４上に達する。活性領域７４には、コンタクト部７４Ａが設けられる。
【００５６】
本実施の形態に係る半導体装置においても、ゲート電極１４の終端部の厚みが相対的に厚く形成されているため、実施の形態１と同様に、エッチング時のパターン後退およびその後退量のばらつきが低減される。結果として、半導体装置の特性のばらつきが抑制される。また、パターン後退に対するマージンを比較的小さく設定することが可能になり、チップ面積が縮小される。
【００５７】
また、本実施の形態においては、分離領域４０内に意図的に活性領域７４（ダミー活性領域）を形成して、その周辺に積極的に埋込み不良箇所４１を発生させている。すなわち、本実施の形態において、「埋込みパターン」としての分離領域４０を形成する工程は、半導体基板の主表面上に形成された溝部（凹部）内の一部に「ダミーパターン」としての活性領域７４を形成する工程と、活性領域７４と分離領域４０の縁端との間に「ボイド」としての埋込み不良箇所４１を形成するように溝部内に「埋込み膜」としての絶縁膜を堆積する工程と、絶縁膜の厚みを減じることで溝部内に絶縁膜を埋込む工程とを有する。このようにすることで、埋込み不良箇所４１を設ける位置を、比較的自由に設定することが可能になる。結果として、半導体装置におけるレイアウトの自由度が向上する。
【００５８】
（参考例）
図２４は、参考例に係る素子分離構造を示した上面図である。また、図２５は、図２４におけるＸＸＶ−ＸＸＶ断面図である。図２４，図２５を参照して、本参考例に係る素子分離構造においては、活性領域７４上に、絶縁膜である分離領域４０が略平行に並ぶように形成されている。
【００５９】
図２６は、図２４に示される素子分離構造上にゲート電極をレイアウトした図である。なお、図２６は、設計値のレイアウトを示す。これに対し、図２７は、実際に形成されたゲート電極１４を示した図である。
【００６０】
図２６，図２７を参照して、ゲート電極１４は、分離領域４０上にその終端部を有する。そして、ゲート電極１４の終端部には、設計パターン幅よりもパターン幅が狭くなる幅狭部分が形成される（図２７中のＢ部）。
【００６１】
図２８は、図２７に示されるゲート電極の終端部周辺を拡大して示した図である。また、図２９，図３０は、それぞれ、図２８におけるＸＸIＸ−ＸＸIＸ断面図，ＸＸＸ−ＸＸＸ断面図である。図２８〜図３０を参照して、ゲート電極１４は、導電膜１４Ａと、シリサイド膜１４Ｂとからなる。そして、ゲート電極１４の終端部におけるゲート長Ｌgは、それ以外の部分におけるゲート長Ｌg´と比較して相対的に小さい。
【００６２】
図３１は、ゲート電圧Ｖgとドレイン電流Ｉdとの関係を示したグラフである。図３１に示すように、ゲート長が小さい（Ｌg）場合、ゲート長が大きい（Ｌg´）場合と比較して、閾値電圧が低下し、また、短チャネル効果によりオフリーク電流（Ｉoff）が増大する。この結果、本来設計されたトランジスタの特性が得られない場合がある。
【００６３】
また、ゲート電極１４の終端部が、図２８中の二点鎖線に示される部分にまで後退した場合は、ソース−ドレインのショートが発生する。
【００６４】
これに対し、上述した各実施の形態によれば、本参考例における問題点を解決することが可能である。
【００６５】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図２】図１におけるII−II断面図である。
【図３】図２におけるIII−III断面図である。
【図４】図１におけるIＶ−IＶ断面図である。
【図５】図３に示される構造の形成過程における第１ステップを示す図である。
【図６】図３に示される構造の形成過程における第２ステップを示す図である。
【図７】図３に示される構造の形成過程における第３ステップを示す図である。
【図８】図３に示される構造の形成過程における第４ステップを示す図である。
【図９】図３に示される構造の形成過程における第５ステップを示す図である。
【図１０】図３に示される構造の形成過程における第６ステップを示す図である。
【図１１】図４に示される構造の形成過程における第１ステップを示す図である。
【図１２】図４に示される構造の形成過程において用いられるフォトマスクを示した図である。
【図１３】図４に示される構造の形成過程における第２ステップを示す図である。
【図１４】図４に示される構造の形成過程における第３ステップを示す図である。
【図１５】図４に示される構造の形成過程における第４ステップを示す図である。
【図１６】図４に示される構造の形成過程における第５ステップを示す図である。
【図１７】図１６におけるＸＶII−ＸＶII断面図である。
【図１８】図４に示される構造の形成過程における第６ステップを示す図である。
【図１９】図４に示される構造の形成過程における第７ステップを示す図である。
【図２０】図４に示される構造の形成過程における第８ステップを示す図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造工程における第１ステップを示す図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造工程における第２ステップを示す図である。
【図２３】本発明の実施の形態２に係る半導体装置を示した上面図である。
【図２４】参考例に係る素子分離構造を示した上面図である。
【図２５】図２４におけるＸＸＶ−ＸＸＶ断面図である。
【図２６】図２４に示される素子分離構造上にゲート電極（設計値）をレイアウトした図である。
【図２７】図２６に対し、実際に形成されたゲート電極を示した図である。
【図２８】図２７に示されるゲート電極の終端部周辺を拡大して示した図である。
【図２９】図２８におけるＸＸIＸ−ＸＸIＸ断面図である。
【図３０】図２８におけるＸＸＸ−ＸＸＸ断面図である。
【図３１】ゲート電圧Ｖgとドレイン電流Ｉdとの関係を示したグラフである。
【符号の説明】
【００６７】
１  半導体装置、１０  メモリセルアレイ部、１１  コントロールゲート電極、１１Ａ，１４Ａ，１１００Ａ  導電膜、１１Ｂ，１４Ｂ，１１００Ｂ  シリサイド膜、１２  アシストゲート電極、１２Ａ，２０Ａ，３１Ａ  コンタクト部、１２Ｂ，２０Ｂ，３１Ｂ  コンタクトホール、１２Ｃ，２０Ｃ，３１Ｃ  プラグ、１２Ｄ，２０Ｄ，３１Ｄ  上層配線、１３  フローティングゲート電極、１４  ゲート電極、２０  共通ドレイン、３０  選択ＭＯＳ部、３１  ゲート電極（選択ＭＯＳ部）、４０  分離領域、４１  埋込み不良箇所、４２  幅狭部分、５０  半導体基板、６０  ｎ型埋込み領域、７０  ｐウエル、７１，７３  ｎ−不純物領域、７２  ｎ＋不純物領域、７４  活性領域、８０  ゲート絶縁膜、９０，９０Ａ  シリコン窒化膜、１００，１１０，１２０，１３０，１５０  絶縁膜、１４０  層間絶縁膜、１６０  レジスト膜、４００  フォトマスク、４１０  遮光パターン、４２０  透光パターン、７００  トレンチ、１１００  ダミーゲート電極（ダミーゲート線）、１２００，１２００Ａ，１３００  導電膜、４０００  ＳｉＯ2膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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