(57)【要約】【課題】低電圧においても安定した高速動作が可能なフリップフロップ回路を提供する。【解決手段】  クロックバッファ回路２は、ＭＯＳトランジスタの閾値電圧をオフセット電圧として持つオフセット付差動クロック信号をラッチ回路１ａ、１ｂに出力する。ラッチ回路１ａ、１ｂは、閾値電圧を有するＭＯＳトランジスタがオフセット付差動クロック信号によって動作することで入力信号に対しデータスルー動作とデータ保持動作とを切り替えて出力する。ラッチ回路１ａは、入力差動信号を入力し、オフセット付差動クロック信号によってデータスルー動作／データ保持動作を行い、出力となる差動信号をラッチ回路１ｂに供給する。ラッチ回路１ｂは、ラッチ回路１ａに供給されるオフセット付差動クロック信号とは逆相のオフセット付差動クロック信号によってデータ保持動作／データスルー動作を行い、出力差動信号として出力する。【選択図】図１
2006203762.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタの閾値電圧をオフセット電圧として持つオフセット付クロック信号を出力するクロックバッファ回路と、
前記閾値電圧を有するトランジスタが前記オフセット付クロック信号によって動作することで入力信号に対しデータスルー動作とデータ保持動作とを切り替えて出力するように構成されるラッチ回路と、
を備えることを特徴とするフリップフロップ回路。
【請求項２】
前記オフセット付クロック信号は、互いに逆位相となる一組のオフセット付差動クロック信号からなり、
前記ラッチ回路は、
前記入力信号を差動データとして入力し、前記データスルー動作を行って一対の差動データ出力端子に出力する第１の差動対と、
前記第１の差動対が出力する差動データに対して前記データ保持動作を行って前記差動データ出力端子に出力する第２の差動対と、
前記オフセット付差動クロック信号の一方のクロック信号をゲート端子に入力し、該クロック信号がアクティブレベルに達した際に前記第１の差動対を駆動する第１のトランジスタと、
前記オフセット付差動クロック信号の他方のクロック信号をゲート端子に入力し、該クロック信号がアクティブレベルに達した際に前記第２の差動対を駆動する第２のトランジスタと、
を備え、
前記第１のトランジスタと前記第２のトランジスタとの駆動電流の和が一定となるように前記オフセット電圧を定めることを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
前記第２の差動対は、第３のトランジスタと第４のトランジスタとから構成され、
前記第１のトランジスタのソース端子は、接地され、前記第１のトランジスタのドレイン端子は、前記第１の差動対の共通ソース側に接続され、前記第１の差動対のドレイン側にはそれぞれ第１および第２の負荷とそれぞれ前記差動データ出力端子とが接続され、
前記第２のトランジスタのソース端子は、接地され、前記第２のトランジスタのドレイン端子は、前記第２の差動対の共通ソース側に接続され、
前記第３のトランジスタのゲートと前記第４のトランジスタのドレイン端子とは、共通とされて前記差動データ出力端子の一方の端子に接続され、前記第４のトランジスタのドレイン端子と前記第３ののトランジスタのゲート端子とは、共通とされて前記差動データ出力端子の他方の端子に接続されることを特徴とする請求項２記載のフリップフロップ回路。
【請求項４】
前記クロックバッファ回路は、
差動クロック信号を入力する第３の差動対と、
前記第３の差動対を駆動する電流源と、
前記第３の差動対のそれぞれの出力に一端がそれぞれ接続される第３および第４の負荷と、
前記第３の差動対のそれぞれの出力に接続される、前記オフセット付クロック信号を差動クロック信号として出力する一対のクロック信号出力端子と、
前記第３および第４の負荷の他端が共通とされて接続される、前記オフセット電圧を生成するオフセット電圧発生回路と、
を備えることを特徴とする請求項１記載のフリップフロップ回路。
【請求項５】
前記オフセット電圧発生回路は、ゲート端子とドレイン端子とが共通とされて前記第３および第４の負荷に接続され、ソース端子が接地される第５のトランジスタから構成されることを特徴とする請求項４記載のフリップフロップ回路。
【請求項６】
前記オフセット電圧発生回路は、
ゲート端子とドレイン端子とが共通とされて電流源に接続され、ソース端子が接地される第６のトランジスタと、
前記第６のトランジスタのドレインの電位を入力し、出力が前記第３および第４の負荷に接続されるボルテジフォロア回路と、
を備えることを特徴とする請求項４記載のフリップフロップ回路。
【請求項７】
前記クロックバッファ回路は、
前記第３および第４の負荷をそれぞれ第７および第８のトランジスタで構成し、
請求項３記載のフリップフロップ回路における前記第１および第２のトランジスタのそれぞれに同等の第９および第１０のトランジスタと、
前記第９および第１０のトランジスタのそれぞれのドレインに接続される、請求項３記載のフリップフロップ回路における前記第１および第２の負荷のそれぞれに同等の負荷と、
前記第９および第１０のトランジスタのドレインを共通として一の入力端子に接続し、他の入力端子に第１の参照電圧を供給し、入力端子間の差分電圧を増幅する第２のアンプと、
前記第２のアンプの出力に接続され、前記第２のアンプの出力電流を電圧に変換するための第２のキャパシタと、
をさらに備え、
前記第９および第１０のトランジスタのそれぞれのゲートにはそれぞれ前記一対のクロック信号出力端子が接続され、
前記第２のアンプの出力は、前記第７および第８のトランジスタのゲートとに接続されることを特徴とする請求項４記載のフリップフロップ回路。
【請求項８】
前記ラッチ回路の出力信号の振幅を一定に制御するために第２の参照電圧を生成し、前記第２の参照電圧に基づいて制御信号を前記ラッチ回路に出力する制御回路をさらに備え、
前記ラッチ回路は、前記制御信号に基づいて制御されることを特徴とする請求項１記載のフリップフロップ回路。
【請求項９】
前記ラッチ回路は、
請求項３記載のフリップフロップ回路における前記第１および第２の負荷をそれぞれ第１１および第１２のトランジスタで構成し、前記第１１および第１２のトランジスタの抵抗値を制御するように双方のゲート端子に前記制御信号が供給される回路であって、
前記制御回路は、
該ラッチ回路における前記第１および第２の差動対の全てのゲート端子を電源に接続すると共に、全てのドレイン端子を共通として該ラッチ回路を構成する回路と、
前記全てのドレイン端子を一の入力端子に接続し、他の入力端子に前記第２の参照電圧を供給し、入力端子間の差分電圧を増幅する第３のアンプと、
前記第３のアンプの出力に接続され、前記第３のアンプの出力電流を電圧に変換する第３のキャパシタと、
をさらに備え、
前記第３のアンプの出力を前記第１および第２の差動対の負荷トランジスタのゲート端子に接続すると共に、前記第３のアンプの出力信号を前記制御信号とすることを特徴とする請求項８記載のフリップフロップ回路。
【請求項１０】
請求項１〜９のいずれか一に記載のフリップフロップ回路を同一チップ内に備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路および半導体装置に関し、特にＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）タイプのフリップフロップ回路およびそのフリップフロップ回路を搭載する半導体装置に関する。
【背景技術】
【０００２】
高速の通信用ＬＳＩにおいて、高速動作が可能なＣＭＬタイプのフリップフロップ回路が使われている。さらに近年のプロセスの微細化に伴い、より低電圧で動作するＣＭＬタイプのフリップフロップ回路が知られている。そのような低電圧動作のフリップフロップ回路として特許文献１に開示されているデータラッチ回路がある。特許文献１に開示されている回路は、図１３に示すようなバイポーラ回路で構成されるＥＣＬ（Emitter Coupled Logic）のデータラッチ回路である。
【０００３】
図１３において、データラッチ回路は、入力端子Ｄ＋、Ｄ−からデータ入力を行うデータ入力用差動回路（トランジスタ１０１、１０２）のエミッタにトランジスタ１０５を接続する。また、トグル動作を行うトグル用差動回路（トランジスタ１０３、１０４）のエミッタにトランジスタ１０６を接続する。また、トランジスタ１０１とトランジスタ１０３とのコレクタは共通とされ、付加抵抗１０７、出力端子Ｑ−が接続される。さらに、トランジスタ１０２とトランジスタ１０４とのコレクタは共通とされ、付加抵抗１０８、出力端子Ｑ＋が接続される。
【０００４】
クロック信号Ｃｌｋは、エミッタフォロアをなすトランジスタ１０９と、トランジスタ１０９のソースに接続される抵抗１１１とを介して、トランジスタ１０５とカレントミラーを構成するトランジスタ１１３に供給される。また、クロック信号Ｃｌｋの反転信号は、エミッタフォロアをなすトランジスタ１１０と、トランジスタ１１０のソースに接続される抵抗１１２とを介して、トランジスタ１０６とカレントミラーを構成するトランジスタ１１４に供給される。
【０００５】
クロック信号Ｃｌｋがハイレベルの場合、トランジスタ１０５がオンとなって、データ入力用差動回路（トランジスタ１０１、１０２）が動作する。この時、クロック信号Ｃｌｋの反転信号は、ローレベルであり、トランジスタ１０６がオフとなって、トグル用差動回路（トランジスタ１０３、１０４）はオフする。このため、入力端子Ｄ＋、Ｄ−からのデータ入力は、データ入力用差動回路（トランジスタ１０１、１０２）で増幅され、スルー状態で、出力端子Ｑ＋、Ｑ−から出力される。
【０００６】
一方、クロック信号Ｃｌｋの反転信号がハイレベルの場合、トランジスタ１０６がオンとなって、トグル用差動回路（トランジスタ１０３、１０４）が動作する。この時、クロック信号Ｃｌｋは、ローレベルであり、トランジスタ１０５がオフとなって、データ入力用差動回路（トランジスタ１０１、１０２）はオフする。このため、入力端子Ｄ＋、Ｄ−からのデータ入力とは無関係に、トグル用差動回路（トランジスタ１０３、１０４）がラッチ動作を行い、ラッチ内容が出力端子Ｑ＋、Ｑ−から出力される。
【０００７】
以上のようにデータラッチ回路は、縦積み２段のトランジスタで構成されて動作するので、低電圧動作が可能である。同様な構成のフリップフロップ回路は、特許文献２にも開示されている。
【０００８】
【特許文献１】特開平７−３０４０５号公報（図１）
【特許文献２】特開平９−１０７２７５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図１３に示す回路において、クロック信号Ｃｌｋおよびクロック信号Ｃｌｋの反転信号は、ハイ（ロー）レベルからロー（ハイ）レベルへ瞬時に切り替わるわけではなく所定の時間を持って切り替わる。そこで、クロック信号Ｃｌｋが高速になるとトランジスタ１０５、１０６の動作時間が問題となってくる。すなわち、クロック信号Ｃｌｋおよびクロック信号Ｃｌｋの反転信号のレベル遷移時にトランジスタ１０５、１０６の双方が極短時間、同時にオンあるいはオフとなる期間が生じ、ラッチ回路が信号を保持できなくなくなる等、動作が不安定になる虞がある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明の一つのアスペクトに係るフリップフロップ回路は、トランジスタの閾値電圧をオフセット電圧として持つオフセット付クロック信号を出力するクロックバッファ回路と、この閾値電圧を有するトランジスタがオフセット付クロック信号によって動作することで入力信号に対しデータスルー動作とデータ保持動作とを切り替えて出力するように構成されるラッチ回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、トランジスタの閾値付近のオフセット電圧を持つクロック信号によって、トランジスタを縦積み２段で構成したラッチ回路を駆動するので、低電圧においても安定した高速動作が可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係るフリップフロップ回路は、ＭＯＳトランジスタの閾値電圧をオフセット電圧として持つオフセット付差動クロック信号（図１のＩｃｌｋ＋、Ｉｃｌｋ−）を出力するオフセット調整クロックバッファ回路（図１の２）を備える。また、この閾値電圧を有するＭＯＳトランジスタがオフセット付差動クロック信号によって動作することで、入力信号に対しデータスルー動作とデータ保持動作とを切り替えて出力する２つのラッチ回路（図１の１ａ、１ｂ）を備える。ラッチ回路（図１の１ａ）は、入力信号（図１のＤａｔａ＋、Ｄａｔａ−）を入力し、オフセット付差動クロック信号によってデータスルー動作／データ保持動作を行い、出力となる差動信号をラッチ回路（図１の１ｂ）に供給する。ラッチ回路（図１の１ｂ）は、ラッチ回路（図１の１ａ）から出力される差動信号に対し、ラッチ回路（図１の１ａ）に供給されるオフセット付差動クロック信号とは逆相のオフセット付差動クロック信号によってデータ保持動作／データスルー動作を行い、出力差動信号（図１のＤｏｕｔ＋、Ｄｏｕｔ−）として出力する。
【００１３】
ラッチ回路（図１の１ａ、１ｂ）は、以上のようにＭＯＳトランジスタの閾値付近のオフセットを持つオフセット付差動クロック信号によって動作するので、低電圧においても安定した高速動作が可能となる。以下、実施例に即して図面を参照し、詳しく説明する。
【実施例１】
【００１４】
図１は、本発明の第１の実施例に係るフリップフロップ回路の回路図である。図１において、フリップフロップ回路は、ラッチ回路１ａ、１ｂ、オフセット調整クロックバッファ２から構成される。ラッチ回路１ａ、１ｂは、同一構成の回路であり、データ入力端子Ｄ＋、Ｄ−に入力される差動データ信号に対し、クロック入力端子Ｃ＋、Ｃ−に入力される差動クロック信号によってデータラッチ動作とデータスルー動作とを切り替え、出力端子Ｑ＋、Ｑ−に出力する。ラッチ回路１ａ、１ｂは、一方のクロック入力端子Ｃ＋にクロック信号のハイレベル（アクティブレベル）が加えられたときデータラッチ動作を行い、もう一方のクロック入力端子Ｃ−にクロック信号のハイレベル（アクティブレベル）が加えられたときにデータスルー動作を行う。ラッチ回路１ａのクロック入力端子Ｃ＋とラッチ回路１ｂのクロック入力端子Ｃ−とには、クロック信号Ｉｃｌｋ＋が供給される。また、ラッチ回路１ａのクロック入力端子Ｃ−とラッチ回路１ｂのクロック入力端子Ｃ＋とには、クロック信号Ｉｃｌｋ−が供給される。クロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−は、互いに逆相となる信号であって、ラッチ回路１ａ、１ｂの一方がデータラッチ動作を行っている時には、他方がデータスルー動作を行うことで、フリップフロップ回路が形成されることとなる。
【００１５】
オフセット調整クロックバッファ２は、図２に示すように、入力端子Ｃｉｎ＋、Ｃｉｎ−に入力された差動クロック信号Ｃｌｋ＋、Ｃｌｋ−に対し、ＭＯＳトランジスタの閾値電圧Ｖｔｈ付近のオフセット電圧を持つクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−を出力端子Ｃｏｕｔ＋、Ｃｏｕｔ−から出力する。この場合、出力信号Ｉｃｌｋ＋、Ｉｃｌｋ−は、最低電圧が閾値電圧Ｖｔｈ付近になるようなオフセット電圧を持つ。図１では、２つのラッチ回路１ａ、１ｂとオフセット調整クロックバッファ２とを用い、オフセット調整クロックバッファ２のクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−をそれぞれラッチ回路１ａ、１ｂのクロック入力端子Ｃ＋、Ｃ−に入力する。その場合、ラッチ回路１ａ、１ｂのそれぞれに入力するクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−の極性をそれぞれ逆にする。ラッチ回路１ａに入力した差動入力データＤａｔａ＋、Ｄａｔａ−の出力Ｑ＋、Ｑ−をラッチ回路１ｂに入力する。ラッチ回路１ｂの出力信号は、図３に示すように、クロック信号Ｃｌｋ＋の立ち上がりに応じて入力信号Ｄａｔａ＋、Ｄａｔａ−を識別した出力差動信号Ｄｏｕｔ＋、Ｄｏｕｔ−となる。
【００１６】
図４は、ラッチ回路１ａ、１ｂの構成例を示す回路図である。図４において、ラッチ回路１ａ、１ｂは、ＮＭＯＳトランジスタ１０、１１、１２ａ、１２ｂ、１３ａ、１３ｂ、負荷１４ａ、１４ｂを備える。ＮＭＯＳトランジスタ１２ａ、１２ｂは、それぞれのソースが共通とされ、トランジスタ差動回路（差動対）１２を構成する。また、ＮＭＯＳトランジスタ１３ａ、１３ｂは、それぞれのソースが共通とされ、トランジスタ差動回路（差動対）１３を構成する。ＮＭＯＳトランジスタ１０、１１は、トランジスタ差動回路１２、１３をそれぞれ駆動するためのカレントソースをそれぞれ構成する。すなわち、ＮＭＯＳトランジスタ１０のドレインは、ＮＭＯＳトランジスタ１２ａおよびＮＭＯＳトランジスタ１２ｂのソースに接続され、ＮＭＯＳトランジスタ１１のドレインは、ＮＭＯＳトランジスタ１３ａおよびＮＭＯＳトランジスタ１３ｂのソースに接続される。ＮＭＯＳトランジスタ１０のゲートには一方のクロック信号入力端子Ｃ−が接続され、ＮＭＯＳトランジスタ１１のゲートには他方のクロック信号入力端子Ｃ＋が接続される。
【００１７】
また、トランジスタ差動回路１２のゲート、すなわちＮＭＯＳトランジスタ１２ａおよびＮＭＯＳトランジスタ１２ｂのそれぞれのゲートには、データ入力端子Ｄ＋、Ｄ−がそれぞれ接続され、それぞれのドレインには負荷１４ａ、１４ｂがそれぞれ接続される。ここで負荷１４ａ、１４ｂは、ＭＯＳトランジスタあるいは抵抗素子等で構成される。さらに、トランジスタ差動回路１３のゲート及びドレインがたすきがけに接続され、それぞれのドレインには、それぞれ出力端子Ｑ＋、Ｑ−が接続される。すなわち、ＮＭＯＳトランジスタ１３ａのドレインとＮＭＯＳトランジスタ１３ｂのゲートとが接続され、出力端子Ｑ＋に接続され、さらにＮＭＯＳトランジスタ１２ｂのドレインに接続される。また、ＮＭＯＳトランジスタ１３ｂのドレインとＮＭＯＳトランジスタ１３ａのゲートとが接続され、出力端子Ｑ−に接続され、さらにＮＭＯＳトランジスタ１２ａのドレインに接続される。
【００１８】
以上のように構成されるラッチ回路１ａ、１ｂにおいて、ＮＭＯＳトランジスタ１０のゲートに接続されるクロック入力端子Ｃ＋にクロック信号のアクティブレベルが供給されたときは、入力端子Ｄ＋、Ｄ−に入力された入力データがトランジスタ差動回路１２を通して出力端子Ｑ＋、Ｑ−に出力されるスルー動作を行う。一方、ＮＭＯＳトランジスタ１１のゲートに接続されるクロック入力端子Ｃ−にクロック信号のアクティブレベルが供給されたときは、クロックが入力されたときの出力の状態を保持し、入力端子Ｄ＋、Ｄ−の変化によらないラッチ動作を行う。このようにラッチ回路１ａ、１ｂは、トランジスタの縦積み段数が２段のみで構成され、電源電圧が１Ｖのような低電圧であっても十分に動作する。
【００１９】
次に、閾値電圧Ｖｔｈ付近のオフセット電圧を持つクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−について説明する。図５は、オフセット調整クロックバッファ２の構成を示す回路図である。図５において、ＭＯＳトランジスタ等で構成される電流源（カレントソース）２０は、トランジスタ差動回路２１を構成するＰＭＯＳトランジスタ２１ａ、２１ｂのそれぞれのソースに接続される。ＰＭＯＳトランジスタ２１ａ、２１ｂのそれぞれのゲートには、クロック信号入力端子Ｃｉｎ＋、Ｃｉｎ−がそれぞれ接続され、それぞれのドレイン側には負荷２２ａ、２２ｂ及びクロック信号出力端子Ｃｏｕｔ−、Ｃｏｕｔ＋がそれぞれ接続される。ここで負荷２２ａ、２２ｂは、ＭＯＳトランジスタあるいは抵抗素子等から構成される。負荷２２ａ、２２ｂとＧｎｄとの間にはオフセット電圧を発生するためのオフセット発生回路２３が接続される。オフセット発生回路２３の負荷接続側に閾値電圧Ｖｔｈを発生させることによって、閾値電圧Ｖｔｈのオフセット電圧を持ったクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−がそれぞれ出力端子Ｃｏｕｔ＋、Ｃｏｕｔ−から出力される。
【００２０】
次に、オフセット電圧の働きについて、図６を参照して説明する。図６（ａ）は、クロック信号のクロスポイントより閾値電圧Ｖｔｈの電圧の方が高い場合を示している。この場合、クロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−の両方の電圧が同時に閾値電圧Ｖｔｈより下がる区間があるため、図４に示すＮＭＯＳトランジスタ１０、１１のどちらにも電流が流れない時間が生じる。この結果、ラッチ回路が信号を保持できなくなり、フリップフロップ回路が正しい信号を出力しなくなる。また、図６（ｂ）のようにクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−のクロスポイントと最低電圧との間に閾値電圧Ｖｔｈが存在する場合も、ＮＭＯＳトランジスタ１０、１１に流れる電流の総和が減少する区間が存在する。この場合、ラッチ回路１ａ、１ｂは、信号を保持することは出来るものの、電流が減少しているため保持しておく力は弱くなる。特に高速動作を行う場合は出力にエラーを生じる場合が多くなる。
【００２１】
一方、図６（ｃ）のように、クロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−の最低電圧を閾値電圧Ｖｔｈ付近に設定すると、ＮＭＯＳトランジスタ１０、１１に流れる電流の総和を一定にすることができ、高速動作かつ安定動作が可能となる。実際のＭＯＳトランジスタでは、ゲート電圧に対するドレイン電流の非線形性の影響で、クロック信号Ｃ＋、Ｃ−の最低電圧をＶｔｈからさらにオフセット分（＋α）を加算した方がより高速の識別動作が可能となる。
【００２２】
次に、オフセット発生回路２３の構成について説明する。図７は、オフセット発生回路の一例を示す回路図である。図７において、オフセット発生回路２３は、ＮＭＯＳトランジスタ２４から構成され、ＮＭＯＳトランジスタ２４のドレインとゲートが共通に接続されている。電流源２０で発生させる電流に対してＮＭＯＳトランジスタ２４のサイズを十分大きくすることによって、ＮＭＯＳトランジスタ２４のゲート、ソース間電圧を閾値電圧Ｖｔｈに近づけることができる。このため、オフセット調整クロックバッファ２の出力クロック信号が閾値電圧Ｖｔｈ付近のオフセット電圧を持つようになる。
【００２３】
また、図８は、オフセット発生回路の他の例を示す回路図である。図８において、オフセット発生回路２３は、ＮＭＯＳトランジスタ３０、アンプ３１、キャパシタ３２、電流源３３、ＮＭＯＳトランジスタ３４、抵抗３５から構成される。まず、ゲートとドレインとを接続したＮＭＯＳトランジスタ３４に電流源３３からの電流を供給することによってＮＭＯＳトランジスタ３４のドレインにリファレンス電圧Ｖｒｅｆを発生させる。電流源３３の電流を小さくすることで、閾値電圧Ｖｔｈに近いリファレンス電圧が発生する。このリファレンス電圧ＶｒｅｆとＮＭＯＳトランジスタ３０のドレイン側の出力電圧Ｖｏｕｔとをアンプ３１で比較する。リファレンス電圧Ｖｒｅｆより出力電圧Ｖｏｕｔが高ければアンプ３１の出力から電流が流出し、キャパシタ３２に電荷が充電され、ＮＭＯＳトランジスタ３０のゲート電位が上昇する。このため、ＮＭＯＳトランジスタ３０のドレイン−ソース間抵抗が低くなり、出力電圧Ｖｏｕｔの電圧が減少する。リファレンス電圧Ｖｒｅｆと出力電圧Ｖｏｕｔが等しくなるまでこの動作が続く。逆にリファレンス電圧Ｖｒｅｆより出力電圧Ｖｏｕｔの電圧が低ければ、アンプ３１の出力から電流が流入され、キャパシタ３２から電荷が放電され、ＮＭＯＳトランジスタ３０のゲート電位が下降する。このため、ＮＭＯＳトランジスタ３０のドレイン−ソース間抵抗が高くなり、出力電圧Ｖｏｕｔの電圧が上昇する。リファレンス電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとが等しくなるまでこの動作が続く。以上のようにオフセット発生回路が動作して、オフセット調整クロックバッファ２の出力クロック信号が閾値電圧Ｖｔｈ付近のオフセット電圧を持つようになる。なお、抵抗３５は、ＮＭＯＳトランジスタ３０のドレイン−ソース間に並列に接続され、この部分の抵抗値を下げてゲインを下げる働きを持つ。これは、アンプ３１におけるフィードバックとしての安定動作につながる。
【００２４】
図８のオフセット発生回路は、図７の回路に対し、出力ノードに接続されるＭＯＳトランジスタのサイズを小さく出来る利点、及び出力オフセット電圧を正確に制御できる利点がある。
【００２５】
次に、オフセット調整クロックバッファ２の他の構成例について説明する。図９は、オフセット調整クロックバッファ２の他の例を示した回路図である。図５のオフセット調整クロックバッファでは、出力クロックＣｏｕｔ＋、Ｃｏｕｔ−のオフセット電圧を調整していたが、図９のオフセット調整クロックバッファでは、それに加えて出力クロックＣｏｕｔ＋、Ｃｏｕｔ−の振幅も制御するように構成される。振幅を制御することで、トランジスタのばらつき及び動作環境の変化によるラッチ回路１ａ、１ｂの出力振幅の変動を抑え、フリップフロップ回路をより安定に動作させることができる。
【００２６】
図９において、オフセット調整クロックバッファ２は、クロック信号Ｃｉｎ＋、Ｃｉｎ−が入力される差動対２１、差動対２１を駆動するための電流源２０、オフセット電圧発生回路２３、差動対２１の負荷となるＮＭＯＳトランジスタ４０ａ、４０ｂ、出力クロック信号Ｃｏｕｔ＋、Ｃｏｕｔ−がそれぞれゲート端子に接続されるＮＭＯＳトランジスタ４１ａ、４１ｂ、ＮＭＯＳトランジスタ４１ａ、４１ｂに流れる電流を電圧に変換する負荷４２ａ、４２ｂ、リファレンス電圧を発生させるための電流源４５及び負荷４３、負荷４２ａ、４２ｂに発生する電圧とリファレンス電圧とを比較するためのアンプ４４、及びキャパシタ４６から構成される。なお、図９において、図５と同じ符号は、同一物を表す。
【００２７】
以上のような構成において、ラッチ回路１ａ、１ｂに流れる電流が検出できるように、ＮＭＯＳトランジスタ４１ａ、４１ｂ及び負荷４２ａ、４２ｂのサイズを決めておく。これによって、負荷４２ａ、４２ｂにはラッチ回路１ａ、１ｂの信号振幅の平均値が現れる。この平均値となる電圧とリファレンス電圧との差をアンプ４４で増幅し、アンプ４４の出力信号の高周波分を除去するキャパシタ４６を介してＮＭＯＳトランジスタ４０ａ、４０ｂのゲートに供給し、ゲート電圧を制御する。この制御によって、負荷４２ａ、４２ｂに発生する電圧がリファレンス電圧と等しくなるように、出力クロックＣｏｕｔ＋、Ｃｏｕｔ−の振幅が制御される。図９のオフセット調整クロックバッファ２を用いることで、ＭＯＳトランジスタのばらつき、及び動作環境にかかわらずラッチ回路１ａ、１ｂの動作振幅が一定になり、フリップフロップ回路の安定動作につながる。
【００２８】
また、以上のような構成のフリップフロップ回路は、同一のチップ（半導体装置）内に搭載されることが望ましい。同一のチップ内に搭載されることで、ＭＯＳトランジスタ間のばらつきが減少し、ＭＯＳトランジスタの動作環境が均質になり、フリップフロップ回路がより安定に動作するようになる。
【００２９】
以上のような構成によれば、具体的には、０．１μｍプロセスに適用することにより、１Ｖ動作で約６Ｇｂ／ｓまで動作できるフリップフロップ回路を搭載する半導体装置を実現することができる。
【実施例２】
【００３０】
図１０は、本発明の第２の実施例に係るフリップフロップ回路の回路図である。図１０において、フリップフロップ回路は、オフセット調整クロックバッファ２、ラッチ回路３ａ、３ｂ、制御回路４を備える。オフセット調整クロックバッファ２は、図５あるいは図９で示す回路で構成され、ラッチ回路３ａ、３ｂ、制御回路４に対し、オフセット電圧を付与したクロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−を供給する。また、ラッチ回路３ａ、３ｂは、同一の回路であって、内部の負荷抵抗値を制御することができる制御端子Ｖｃを備えるラッチ回路である。制御回路４は、クロック信号Ｉｃｌｋ＋、Ｉｃｌｋ−から制御電圧を制御端子Ｖｃに発生してラッチ回路３ａ、３ｂに供給する。
【００３１】
図１１は、ラッチ回路３ａ、３ｂの構成を表す回路図である。図１１において、図４と同じ記号は同一物を表す。図１１に示すラッチ回路は、図４における負荷１４ａ、１４ｂをそれぞれＰＭＯＳトランジスタ５０ａ、５０ｂに置き換えられている点が図４のラッチ回路と異なり、それ以外は図４と同じである。ＰＭＯＳトランジスタ５０ａ、５０ｂは、それぞれのソースが電源ＶＤＤに接続され、ゲートが共通とされ制御端子Ｖｃに接続される。また、ＰＭＯＳトランジスタ５０ａ、５０ｂのそれぞれのドレインには、出力端子Ｑ−、Ｑ＋がそれぞれ接続される。
【００３２】
図１２は、制御回路４の構成を表す回路図である。図１２に示す制御回路４は、ＮＭＯＳトランジスタ５１ａ、５１ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ、ＰＭＯＳトランジスタ５４ａ、５４ｂ、電流源５５、負荷５６、アンプ５７、キャパシタ５８を備える。ＮＭＯＳトランジスタ５１ａ、５１ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ、ＰＭＯＳトランジスタ５４ａ、５４ｂは、それぞれ図１１のＮＭＯＳトランジスタ１０、１１、１２ａ、１２ｂ、１３ａ、１３ｂ、ＰＭＯＳトランジスタ５０ａ、５０ｂに対応する同等のトランジスタであって、図１２の制御回路４は、図１１のラッチ回路のレプリカ（複製）となっている。ただし、図１２に含まれる回路では、図１１のラッチ回路における出力端子Ｑ−、Ｑ＋に相当する部分は、短絡されている。また、ラッチ回路３ａ、３ｂが出力する信号の平均振幅を検出するため、ＮＭＯＳトランジスタ５２ａ、５２ｂ、５３ａ、５３ｂのゲートを電源ＶＤＤに接続してＭＯＳトランジスタ５２ａ、５２ｂ、５３ａ、５３ｂを導通状態にしている。
【００３３】
アンプ５７は、一方の入力端子が電流源５５と負荷５６とに接続され、電流源５５によって負荷５６に発生するリファレンス電圧を入力する。また、他方の入力端子がＮＭＯＳトランジスタ５２ａ、５２ｂ、５３ａ、５３ｂ、ＰＭＯＳトランジスタ５４ａ、５４ｂのドレインに接続され、図１１のラッチ回路に相当するレプリカ回路の出力電圧を入力する。アンプ５７は、レプリカ回路の出力電圧とリファレンス電圧を比較し、出力信号を信号の高周波分を除去するキャパシタ５８を介してＰＭＯＳトランジスタ５４ａ、５４ｂのゲートに出力する。
【００３４】
制御回路４は、以上のように構成され、ラッチ回路のレプリカの出力電圧がリファレンス電圧と等しくなるように負荷となるＰＭＯＳトランジスタ５４ａ、５４ｂのゲート電圧を制御する。この制御電圧を端子Ｖｃから出力して、ラッチ回路３ａ、３ｂの制御端子Ｖｃに供給することで、ラッチ回路３ａ、３ｂの出力振幅が一定となる。したがって、フリップフロップ回路をより安定に動作させることができる。
【００３５】
実施例２のフリップフロップ回路は、実施例１と同様に同一のチップ内に搭載されることが望ましい。特にレプリカ回路は、元（レプリカされる）の回路と同一のチップ内に存在することで、ＭＯＳトランジスタ間のばらつきが減少し、ＭＯＳトランジスタの動作環境が均質になり、フリップフロップ回路がより安定に動作するようになる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施例に係るフリップフロップ回路の回路図である。
【図２】本発明の第１の実施例に係るオフセット調整クロックバッファのクロック信号波形を示す図である。
【図３】本発明の第１の実施例に係るフリップフロップ回路の動作波形を示す図である。
【図４】本発明の第１の実施例に係るラッチ回路の回路図である。
【図５】本発明の第１の実施例に係るオフセット調整クロックバッファの回路図である。
【図６】クロック信号とオフセット電圧の関係を示す図である。
【図７】本発明の第１の実施例に係るオフセット発生回路の回路図である。
【図８】本発明の第１の実施例に係る他のオフセット発生回路の回路図である。
【図９】本発明の第１の実施例に係る他のオフセット調整クロックバッファの回路図である。
【図１０】本発明の第２の実施例に係るフリップフロップ回路の回路図である。
【図１１】本発明の第２の実施例に係るラッチ回路の回路図である。
【図１２】本発明の第２の実施例に係る制御回路の回路図である。
【図１３】従来例のＣＭＬタイプのフリップフロップ回路の回路図である。
【符号の説明】
【００３７】
１ａ、１ｂ、３ａ、３ｂ  ラッチ回路
２  オフセット調整クロックバッファ
４  制御回路
１０、１１、１２ａ、１２ｂ、１３ａ、１３ｂ、２４、３０、３４、４０ａ、４０ｂ、４１ａ、４１ｂ、５１ａ、５１ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ  ＮＭＯＳトランジスタ
１２、１３  トランジスタ差動回路
１４ａ、１４ｂ、５６  負荷
２０、３３、４５、５５  電流源
２１  トランジスタ差動回路
２１ａ、２１ｂ、５０ａ、５０ｂ、５４ａ、５４ｂ  ＰＭＯＳトランジスタ
２２ａ、２２ｂ、４２ａ、４２ｂ、４３  負荷
２３  オフセット発生回路
３１、４４、５７  アンプ
３２、４６、５８  キャパシタ
３５  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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