(57)【要約】【課題】比抵抗が特に低い、ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる基板ウェハを有する、エピタキシャル層を備えた半導体ウェハ【解決手段】ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる、前面及び裏面を備えた基板ウェハと、前記基板ウェハの前面上のエピタキシャル析出層と、並びにエピタキシャル層の下で基板ウェハの前面から基板ウェハ中にまで達しかつ所定の厚さを有する、基板ウェハよりも低い比抵抗を有するｎ＋＋又はｐ＋＋ドープされた層とを有する半導体ウェハ【選択図】なし【特許請求の範囲】
【請求項１】
ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる、前面及び裏面を備えた基板ウェハと、前記基板ウェハの前面上のエピタキシャル析出層と、エピタキシャル層の下で基板ウェハの前面から基板ウェハ中にまで達しかつ所定の厚さを有する、基板ウェハよりも低い比抵抗を有するｎ＋＋又はｐ＋＋ドープされた層とを有する、半導体ウェハ。
【請求項２】
ｎ＋＋又はｐ＋＋ドープされた層は本質的に無転位であることを特徴とする、請求項１記載の半導体ウェハ。
【請求項３】
基板ウェハの厚さが１２０μｍより薄いことを特徴とする、請求項１又は２記載の半導体ウェハ。
【請求項４】
エピタキシャル析出層中に電子工学デバイスが集積されていることを特徴とする、請求項１から３までのいずれか１項記載の半導体ウェハ。
【請求項５】
半導体ウェハの厚さは電子工学デバイスの製造プロセスの後に１２０μｍより薄いことを特徴とする、請求項１から４までのいずれか１項記載の半導体ウェハ。
【請求項６】
請求項１から５までのいずれか１項記載の半導体ウェハから製造された、パワーＭＯＳＦＥＴ、パワーＩＣ又はＩＧＢＴのような電子工学デバイス。
【請求項７】
ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる、前面及び裏面を備えた基板ウェハと、前記基板ウェハの前面上の層とを有する半導体ウェハの製造方法において、ｎ型又はｐ型のドーパント原子を、基板ウェハの前面を通して基板ウェハ中へ導入し、基板ウェハの前面から基板ウェハ中に達するこの層中のドーパント濃度を、ｎ＋又はｐ＋のグレードからｎ＋＋又はｐ＋＋のグレードに向上させ、かつエピタキシャル層を前記基板ウェハの前面上に析出させることを特徴とする、半導体ウェハの製造方法。
【請求項８】
ドーパントを拡散により基板ウェハ中へ導入することを特徴とする、請求項７記載の方法。
【請求項９】
ドーパントを注入により基板ウェハ中へ導入することを特徴とする、請求項７記載の方法。
【請求項１０】
基板ウェハの裏面を研削することを特徴とする、請求項７から９までのいずれか１項記載の方法。
【請求項１１】
基板ウェハの厚さを、電子工学デバイスの製造プロセスの後に減少させることを特徴とする、請求項７から１０までのいずれか１項記載の方法。
【請求項１２】
基板ウェハの裏面を研削することを特徴とする、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ型又はｐ型のドーパント原子でドープされたシリコンからなる、前面と裏面とを備えた基板ウェハと、前記基板ウェハの前面上のエピタキシャル析出層とを有する半導体ウェハに関する。
【背景技術】
【０００２】
この種の半導体ウェハは、特に電子工学的な電力半導体デバイスの製造のための基本材料として適しており、その際、このデバイスはエピタキシャル析出層（エピ層）中に集積されていて、かつ電流はこのデバイスにより、通常ではエピ層及びその下にある基板を通して案内される。電力半導体デバイスの電気抵抗は、従って、スイッチオン状態では基板ウェハの比抵抗にほぼ依存し、この電気抵抗はドーパント原子の濃度にほぼ反比例する。このドーパント原子の濃度は、通常では単結晶の製造の際にドーパントの添加によって調節され、前記単結晶は後で基板ウェハに分割される。工業的に最もよく使用されるシリコンからなる単結晶の製造方法は、チョクラルスキー法（ＣＺ法）及び浮遊帯域融解法（ＦＺ法）である。しかしながら、ドーパント原子の濃度を任意に高めることは不可能である。融液中の高すぎるドーパント濃度の場合に、ＣＺ法による単結晶の引き上げ時に、結晶の単結晶構造を破壊する転位が形成される。単結晶の製造時にドーパントの添加によって達成可能な最も低い基板抵抗は、ドーパント型及び単結晶のサイズにも依存する。リンの場合には、このように製造された最低抵抗は０．７１ｍＯｈｍｃｍの範囲内にある。最新世代の電力半導体デバイスの工業的製造に使用されるような１５０ｍｍ又は２００ｍｍの直径を有する結晶の場合には、実際に達成可能な最低抵抗はしかしながらこの値を上回ってしまう（約０．９ｍＯｈｍｃｍ）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の課題は、比抵抗が特に低い、ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる基板ウェハを有する、エピタキシャル層を備えた半導体ウェハを提供することである。
【課題を解決するための手段】
【０００４】
従って、本発明の対象は、ｎ型又はｐ型のドーパント原子でドープされた単結晶シリコンからなる、前面及び裏面を備えた基板ウェハと、前記基板ウェハの前面上のエピタキシャル析出層と、並びにエピタキシャル層の下で基板ウェハの前面から基板ウェハ中にまで達しかつ所定の厚さを有する、基板ウェハよりも低い比抵抗を有するｎ＋＋又はｐ＋＋ドープされた層とを有する半導体ウェハである。
【０００５】
本発明の対象は、ｎ型又はｐ型のドーパント原子を基板ウェハの前面を通して基板ウェハ内に導入し、その際、基板ウェハの前面から基板ウェハ中に達する層中のドーパント濃度をｎ＋又はｐ＋のグレードからｎ＋＋又はｐ＋＋のグレードにまで向上させ、かつ基板ウェハの前面上にエピタキシャル層を析出させることを特徴とする、半導体ウェハの製造方法でもある。
【０００６】
本発明による半導体ウェハは基板ウェハの特に低い比抵抗を特徴とし、従って、電子工学的な電力半導体デバイスの製造のための基本材料として最も適している。この方法の特に有利な実施態様の場合に、基板ウェハの当初の厚さを基板ウェハの裏面での材料除去により薄くする、有利にその厚さを薄くした基板ウェハが主に又はもっぱらｎ＋＋又はｐ＋＋ドープされている程度に薄くして、基板ウェハの比抵抗を更に低減させる。この裏面の材料除去は、通常では裏面研削により行われるが、原則として他の技術、例えばラッピング、ポリシング、ＣＭＰ又はエッチングにより行うこともできる。材料除去の種類及び方法は発明にとって重要ではないため、以後の記載において例示的に裏面の研削と述べるが、これは本発明の普遍性を限定しない。
【０００７】
この基板ウェハは、裏面の研削の後で有利に１２０μｍより薄い厚さ、特に有利に８０μｍより薄い厚さを有する。基板ウェハの裏面は、主に前面に実施される半導体デバイスの製造プロセスの前又は後で研削することができる。エピタキシャル析出層中に集積されるデバイスとして、特にパワートランジスタ、パワーＭＯＳＦＥＴ、パワーＩＣ又はＩＧＢＴが挙げられる。
【０００８】
ｎ型のドーパント原子には、リン、ヒ素及びアンチモンが属し、ｐ型のドーパントにはホウ素が属する。ドーパントの濃度の向上は、単結晶の製造時に融液に該当するドーパントを更に添加することにより転位形成なしではもはや不可能であるか又は前記製造が低ドープ結晶と比較して極端に高い工業的コストを必要とする場合に、ｎ＋又はｐ＋のグレードのドーパント濃度が生じる。これには、結晶中の任意の位置の比抵抗が、ドーパント型及び結晶直径に依存する所定の限界値を下回る場合が該当する。通常の製造プロセスの際に転位が生じかねない限界値は、１５０ｍｍ又は２００ｍｍの直径を有する結晶について、リンの場合には約１ｍＯｈｍｃｍ、ヒ素の場合には２ｍＯｈｍｃｍ、アンチモンの場合には１０ｍＯｈｍｃｍ及びホウ素の場合には１ｍＯｈｍｃｍである。ＣＺ法による単結晶の製造の際に、ドーパントの濃度は偏析に基づき結晶軸に沿って上昇する。低い比抵抗を有する高ドープ単結晶の経済的製造は、従って、前記結晶がその全長に関して無転位である場合にのみ可能である。転位に関する問題は、従って、比較的高い抵抗目標値を有する単結晶の製造時でも生じる。ｎ＋又はｐ＋のグレードのドーパント濃度は、従って、リンについては約１．５ｍＯｈｍｃｍ以下の比抵抗の場合に、ヒ素については２．５ｍＯｈｍｃｍ以下の場合に、アンチモンについては１５ｍＯｈｍｃｍ以下の場合に、ホウ素については２．５ｍＯｈｍｃｍ以下の場合に生じる。
【０００９】
ｎ＋又はｐ＋のグレードのドーパント濃度を上回る場合に、ｎ＋＋又はｐ＋＋のグレードのドーパント濃度が生じる。これには、特に比抵抗が、リンについては１ｍＯｈｍｃｍよりも低く、ヒ素については２ｍＯｈｍｃｍよりも低く、アンチモンについては１０ｍＯｈｍｃｍよりも低く、ホウ素については１ｍＯｈｍｃｍよりも低い場合が該当する。
【００１０】
理論的に最大に達成可能なドーパント濃度は、それぞれのドーパントの溶解限界によって与えられ、ホウ素については約８ｅ２０／ｃｍ３、リンについては１．３ｅ２１／ｃｍ３、ヒ素については１．８ｅ２１／ｃｍ３及びアンチモンについては７ｅ１９／ｃｍ３である（約１０００〜１４１０℃の温度範囲）。比較的高い濃度は所定の条件下で準安定状態として存在することができるが、しかしながら平衡において相分離が析出又は沈殿の形で生じる。
【００１１】
本発明の場合に、基板ウェハのドーパント濃度を、ｎ＋又はｐ＋ドープされた基板ウェハの前面を通して同じタイプのドーパントをさらに拡散又は注入によって基板ウェハ中に導入することによって向上させる。有利な製造方法の場合には、付加的なドーパントは、前面を通して全面で基板ウェハ中に導入される。しかしながら、前面の個々の範囲をマスクしかつ付加的なドーパント原子を結晶格子中へパターニングして導入することも可能である。
【００１２】
この拡散又は注入の結果、ｎ＋＋又はｐ＋＋ドープされた層を有し、前記の層は基板ウェハの前面から所定の深さまで基板ウェハ中に達している、単結晶シリコンからなる基板ウェハが生じる。この層の厚さは、付加的なドーパントの拡散又は注入が実施される条件、例えば時間、温度、ドーパント濃度及びドーズ量に依存する。ｎ＋＋層とｎ＋層との間の、もしくはｐ＋＋層とｐ＋層との間の接合は、使用された方法に応じて比較的急激であるか又は連続的であることができる。この接合の種類とは無関係に、この場合、この層の厚さは、当初の基板における比抵抗よりも少なくとも２０％低い比抵抗を有する層の厚さとして定義される。
【００１３】
少なくとも２０μｍの厚さ、特に有利に３０μｍより大きな厚さが有利である。本発明の有利な作用は、前記層が基板ウェハ中へより深く達していればより顕著になり、かつ裏面の研削後の基板ウェハが薄ければより顕著になる。このｎ＋＋又はｐ＋＋ドープされた層は、本質的に無転位である。
【００１４】
基板ウェハの前面上に、前記基板ウェハよりも低い濃度のドーパント原子でドープされているエピタキシャル層、有利にシリコンからなる層を析出させる。このエピタキシャル層のドーピングは、基板と同じタイプであるか又は基板と反対のタイプであることができる。エピタキシャル層を、基板と同じタイプにドープするのが有利である。このエピタキシャル層中には、電力半導体デバイス、例えば電力トランジスタ、パワーＭＯＳＦＥＴ、パワーＩＣ又はＩＧＢＴが集積され、これらのデバイスはプロセスの終了時に個々のデバイスに切断される。
【００１５】
本発明を次に図面を用いてさらに詳説する。
【００１６】
図１は、ドーパントの付加的な拡散（拡散の時間ｔ）による高ドープ基板（ドーパントはリン）における比抵抗のシミュレートした曲線を示す。
【００１７】
拡散された高ドープ層（この場合ｎ＋＋）の純粋な厚さは、この場合に、拡散時間、温度及びドーパントの適用された表面濃度に依存する。他のドーパントについてこの挙動は定性的に極めて類似しているが、層の導電型及び厚さはドーパントの種類及びそれぞれのシリコン中の拡散挙動に依存する。
【００１８】
図２は、本発明による製造プロセスの図式的な図を表し：高ドープされたシリコンウェハの前面（ｎ型又はｐ型）中に同じタイプのドーパントを拡散させる。このように形成された極端に高くドープされた層（ｎ++又はｐ++）上に、エピタキシャル層を析出させ、このエピタキシャル層は一般にその基礎となる基板よりも明らかに低くドープされている。ウェハのエピタキシャル層上に半導体デバイスが作成される。このプロセスの後に、仕上がったウェハの裏面を部分的に取り去る。これは、通常では裏面研削により行われるが、原則として他の技術、例えばラッピング、ポリシング、ＣＭＰ又はエッチングにより行うこともできる。
【図面の簡単な説明】
【００１９】
【図１】ドーパントの付加的な拡散（拡散の時間ｔ）による高ドープ基板（ドーパントはリン）における比抵抗のシミュレートした曲線をグラフで示す図。
【図２】本発明による製造プロセスを図式的に示す図。
【図１】
2006173630.tif 000002
【図２】
2006173630.tif 000003