(57)【要約】  【課題】  通常の製造工程に対して新たな工程を追加することなく、電子デバイスに固有の認識番号を信頼性高く付与できるようにする。  【解決手段】  半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。活性領域１はＯＤ細線１ａを有すると共に、ＯＤ細線１ａを含む活性領域１の表面はシリサイド化されている。製造工程時におけるＯＤ細線１ａのシリサイド化層の断線に起因する不連続な抵抗上昇に基づいて固有認識番号が設定される。【選択図】      図１
2006173485.tif 000002
【特許請求の範囲】
【請求項１】
固有認識番号を生成する複数の素子からなる素子群を備えており、
前記固有認識番号は、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて設定されることを特徴とする電子デバイス。
【請求項２】
請求項１に記載の電子デバイスにおいて、
前記各素子は、当該素子の電気特性の変化を２値情報として出力することを特徴とする電子デバイス。
【請求項３】
請求項１に記載の電子デバイスにおいて、
前記各素子はアクセストランジスタを有することを特徴とする電子デバイス。
【請求項４】
請求項３に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ活性領域を有し、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。
【請求項５】
請求項３に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つゲート配線を有し、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。
【請求項６】
請求項３に記載の電子デバイスにおいて、
前記アクセストランジスタにおける活性領域上には、最小ルール径よりも小さい径を持つか又は前記活性領域とそれを囲む分離領域とに跨ったコンタクトが設けられており、
前記固有認識番号は、前記コンタクトと前記活性領域との接続不良に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。
【請求項７】
請求項３に記載の電子デバイスにおいて、
前記アクセストランジスタにおけるゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイス。
【請求項８】
請求項３に記載の電子デバイスにおいて、
前記各素子のうちの少なくとも１つの第１素子は、当該第１素子のアクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ第１のゲート配線を有し、
前記各素子のうちの少なくとも１つの第２素子は、当該第２素子のアクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ第２のゲート配線を有し、
前記第１のゲート配線及び前記第２のゲート配線のそれぞれの表面はシリサイド化されており、
前記第１のゲート配線は、外部からの書き込みによってシリサイド化層の断線が起こる電気的ヒューズを構成し、
前記第２のゲート配線は、偶発不良に起因してシリサイド化層の断線が起こる物理的ヒューズを構成し、
前記固有認識番号は、前記電気的ヒューズ及び前記物理的ヒューズのそれぞれの状態に基づいて設定されることを特徴とする電子デバイス。
【請求項９】
請求項３に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ活性領域を有し、
前記活性領域は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。
【請求項１０】
請求項３に記載の電子デバイスにおいて、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つゲート配線を有し、
前記ゲート配線は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイス。
【請求項１１】
請求項３に記載の電子デバイスにおいて、
前記アクセストランジスタにおけるゲート電極は、最小ルール幅以上の幅を持つと共に、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイス。
【請求項１２】
請求項７又は１１に記載の電子デバイスにおいて、
前記ゲート電極におけるシリサイド化層はコバルトシリサイド又はニッケルシリサイドからなることを特徴とする電子デバイス。
【請求項１３】
固有認識番号を生成する複数の素子からなる素子群を備えており、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて前記固有認識番号が設定される電子デバイスの製造方法において、
基板上に、シリサイド化された表面を有する活性領域若しくはゲート配線と電気的に接続するアクセストランジスタ又は少なくとも局所的にフルシリサイド化されたゲート電極を有するアクセストランジスタを形成する工程と、
前記活性領域若しくは前記ゲート配線又は前記ゲート電極の配置領域に対して局所的に熱処理を行なう工程とを備えていることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスに固有の認識番号を付与する手段を与える技術に関する。
【背景技術】
【０００２】
半導体チップ等の電子デバイス自体に固有の番号を持たせることは、製造工程管理の観点（どの時期に製造されたか、どのウェハであるか、又はどのチップであるか等の記録）から検討されてきた。近年、ICマネー、ICタグ又はIDカードなどへの応用を考慮し、外部から変更不可能な固有番号をチップ自体に付加することが非常に重要で且つ必須の解決課題であることが認識されてきた。すなわち、人為的に偽造不可能な半導体チップを提供する手段が重要になってきた。また、この固有番号をチップ等に付加する方法としては、コスト低減の観点から可能な限り簡便な方法が望まれる。
【０００３】
そこで、従来、半導体集積回路装置を構成する半導体チップに対して、ヒューズ素子又はＥＥＰＲＯＭ（electrically erasable programmable read-only memory ）のようなプログラム可能な素子を設け、そのプログラム可能な素子に固有の識別情報を与えることが行なわれてきた。
【０００４】
また、プロセス揺らぎに起因するトランジスタ特性のバラツキから生じるフリップフロップの立ち上がりの癖を活用する新たな方法（例えば特許文献１参照）も提案されてきている。すなわち、半導体集積回路装置の製造工程の過程で同一の形態を持つ複数の識別要素を形成し、当該複数の識別要素におけるプロセスバラツキに対応した物理量の相互の大小関係に基づいて、半導体集積回路装置又は半導体チップの固有の識別情報を設定する方法である。
【特許文献１】国際公開第０２／４５１３９号パンフレット
【非特許文献１】Jakub Kedzierski等、Threshold voltage control in NiSi-gated MOSFETs through silicidation induced impurity segregation(SIIS) 、international ELECTRON DEVICES meeting 2003 、TECHNICAL DIGEST
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のプログラム可能な素子を設ける方法では、人為的に固有番号を割り振りする必要があるため、通常の製造工程に対して新たな工程を追加したり又は製造後に識別情報を書き込む工程を行なったりする必要がある。
【０００６】
また、前述のプロセスバラツキに対応した識別要素の物理量の相互の大小関係に基づく方法については、次のような問題点がある。すなわち、当該方法において識別される物理量の相互の大小関係は、特性不良に起因するような比較的大きな物理量の差ではなく、連続的なバラツキと対応する近接した２素子の物理量の微小な（ミクロな）差である。ここで、例えば近接したインバーター回路素子の閾値のバラツキは、当該素子が置かれた環境（特に温度）に依存して変化する可能性が高い。従って、識別要素となる半導体素子等が用いられる温度範囲の全体に対して共通の固有認識番号を信頼性高く示させることは困難である。また、これらのインバーターは、SRAM(static random access memory )と同様に宇宙線に起因して逆の値を示すこともある。
【０００７】
すなわち、この新たに提案された方法により、識別要素となる半導体素子等が実際に利用される広範囲な温度環境において信頼性高くデバイス固有番号を示させることは困難である。
【０００８】
前記に鑑み、本発明は、通常の製造工程に対して新たな工程を追加することなく、電子デバイスに固有の認識番号を信頼性高く付与できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者は、半導体製造工程等の電子デバイスの製造工程で、ある確率で偶発的に発生する素子（例えば抵抗素子等の半導体素子）の不良（以下、偶発不良と称する）に起因する電気特性の不連続な変化をデバイスの固有認識番号として利用することを着想した。すなわち、まず、対象となる素子を例えばアクセストランジスタにより選択し、次に、当該素子における電気特性の変化をセンスアンプにより検出する。これによって、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化に基づいて固有認識番号を設定することができる。また、本願発明者は、素子の電気特性の不連続な変化として、例えば半導体素子のシリサイド細線（少なくとも一部分がシリサイド化された微細な配線又は活性領域）におけるシリサイド化層の偶発的な断線に起因してランダムに発生する不連続な抵抗上昇を利用することにより、固有認識番号を生成することを着想した。
【００１０】
具体的には、本発明に係る電子デバイスは、固有認識番号を生成する複数の素子からなる素子群を備えており、前記固有認識番号は、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて設定される。
【００１１】
本発明の電子デバイスにおいて、前記各素子が、当該素子の電気特性の変化を２値情報として出力すると、２の「素子数」乗の固有番号を生成できる。
【００１２】
本発明の電子デバイスにおいて、前記各素子がアクセストランジスタを有すると、電気特性の検出対象となる素子を確実に選択することができる。
【００１３】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ活性領域を有し、前記活性領域の表面はシリサイド化されており、前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されてもよい。
【００１４】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つゲート配線を有し、前記ゲート配線の表面はシリサイド化されており、前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されてもよい。
【００１５】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記アクセストランジスタにおける活性領域上には、最小ルール径よりも小さい径を持つか又は前記活性領域とそれを囲む分離領域とに跨ったコンタクトが設けられており、前記固有認識番号は、前記コンタクトと前記活性領域との接続不良に起因して生じる不連続な抵抗上昇に基づいて設定されてもよい。
【００１６】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記アクセストランジスタにおけるゲート電極の表面はシリサイド化されており、前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されてもよい。
【００１７】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記各素子のうちの少なくとも１つの第１素子は、当該第１素子のアクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ第１のゲート配線を有し、前記各素子のうちの少なくとも１つの第２素子は、当該第２素子のアクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ第２のゲート配線を有し、前記第１のゲート配線及び前記第２のゲート配線のそれぞれの表面はシリサイド化されており、前記第１のゲート配線は、外部からの書き込みによってシリサイド化層の断線が起こる電気的ヒューズを構成し、前記第２のゲート配線は、偶発不良に起因してシリサイド化層の断線が起こる物理的ヒューズを構成し、前記固有認識番号は、前記電気的ヒューズ及び前記物理的ヒューズのそれぞれの状態に基づいて設定されてもよい。
【００１８】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ活性領域を有し、前記活性領域は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、前記活性領域の表面はシリサイド化されており、前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されてもよい。
【００１９】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つゲート配線を有し、前記ゲート配線は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、前記ゲート配線の表面はシリサイド化されており、前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されてもよい。
【００２０】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合、前記アクセストランジスタにおけるゲート電極は、最小ルール幅以上の幅を持つと共に、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、前記ゲート電極の表面はシリサイド化されており、前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されてもよい。
【００２１】
本発明の電子デバイスの各素子がアクセストランジスタを有する場合において該アクセストランジスタのゲート電極の表面がシリサイド化されている場合、ゲート電極のシリサイド化層はコバルトシリサイド又はニッケルシリサイドから構成されていてもよい。
【００２２】
本発明に係る電子デバイスの製造方法は、固有認識番号を生成する複数の素子からなる素子群を備えており且つ製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて前記固有認識番号が設定される電子デバイスの製造方法であって、基板上に、シリサイド化された表面を有する活性領域若しくはゲート配線と電気的に接続するアクセストランジスタ又は少なくとも局所的にフルシリサイド化されたゲート電極を有するアクセストランジスタを形成する工程と、前記活性領域若しくは前記ゲート配線又は前記ゲート電極の配置領域に対して局所的に熱処理を行なう工程とを備えている。
【発明の効果】
【００２３】
本発明によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００２５】
図１は、第１の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００２６】
図１に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域と、ソース領域及びドレイン領域のうちの他方から引き出され且つ部分的に細線化されている領域とを有する。すなわち、活性領域１はＯＤ細線１ａを有する。また、ＯＤ細線１ａを含む活性領域１の表面はシリサイド化されている。さらに、ソース領域及びドレイン領域のうちの他方から引き出された活性領域１の端部（コンタクト領域）にはビアコンタクト３が形成されており、該ビアコンタクト３を介して、活性領域１はビットラインとして働く上層の配線４と電気的に接続されている。
【００２７】
本実施形態においては、図１の一点鎖線で囲んだ構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することによって、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。図２は、前述の１ビット分の回路構成を模式的に示す図である。
【００２８】
すなわち、本実施形態においては、活性領域１にＯＤ細線１ａを設けているため、ＯＤ細線１ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００２９】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００３０】
尚、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００３１】
また、本実施形態において、ＯＤ細線１ａの幅は、最小ルール幅（パーティクル等の欠陥がなければ不良を生じない設計上の最小幅）よりも小さいことが好ましい。このようにすると、ＯＤ細線１ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率をさらに高めることが可能になる。
【００３２】
また、本実施形態において、ＯＤ細線１ａを活性領域１のコンタクト領域（ビアコンタクト３）側に形成したが、これに代えて、図３に示すように、活性領域１の共通領域側に設けてもよいことは言うまでもない。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００３４】
図４は、第２の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００３５】
図４に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方はゲート配線（ゲート電極と同じ層に設けられる配線）５とシェアードコンタクト６を介して接続されている。また、ゲート配線５の他端（コンタクト領域）にはビアコンタクト７が形成されており、該ビアコンタクト７を介して、ゲート配線５はビットラインとして働く上層の配線４と電気的に接続されている。
【００３６】
尚、ゲート配線５は部分的に細線化されている。すなわち、ゲート配線５はゲート細線５ａを有する。また、ゲート細線５ａを含むゲート配線５の表面はシリサイド化されている。
【００３７】
本実施形態においては、前述の各アクセストランジスタ及びそれと接続するゲート配線５等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することにより、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００３８】
すなわち、本実施形態においては、ゲート配線５にゲート細線５ａを設けているため、ゲート細線５ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００３９】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００４０】
尚、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００４１】
また、本実施形態において、ゲート細線５ａの幅は、最小ルール幅（パーティクル等の欠陥がなければ不良を生じない設計上の最小幅）よりも小さいことが好ましい。このようにすると、ゲート細線５ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率をさらに高めることが可能になる。
【００４２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００４３】
図５は、第３の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００４４】
図５に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方の端部（コンタクト領域）にはビアコンタクト３が形成されており、該ビアコンタクト３を介して、活性領域１はビットラインとして働く上層の配線４と電気的に接続されている。
【００４５】
尚、本実施形態においては、ビアコンタクト３として、設計ルールに基づき設定された直径よりも小さい径を持つビアコンタクト３Ａ、又は活性領域１上から所定値以上ずらして配置されたビアコンタクト３Ｂ（つまり活性領域１とそれを囲む分離領域とに跨ったビアコンタクト３Ｂ）が設けられている。
【００４６】
また、本実施形態においては、前述の各アクセストランジスタ及びそれと接続する配線４等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することにより、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００４７】
すなわち、本実施形態においては、ビアコンタクト３として、設計ルールに基づき設定された直径よりも小さい径を持つビアコンタクト３Ａ又は活性領域１とそれを囲む分離領域とに跨ったビアコンタクト３Ｂが設けられているため、ビアコンタクト３Ａ又はビアコンタクト３Ｂと活性領域１との接続不良に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００４８】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００４９】
尚、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００５０】
また、本実施形態において、ビアコンタクト３Ａの径は、最小ルール径（パーティクル等の欠陥がなければ不良を生じない設計上の最小径）よりも小さいことが好ましい。このようにすると、ビアコンタクト３Ａの接続不良に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率をさらに高めることが可能になる。
【００５１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００５２】
図６は、第４の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００５３】
図６に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方の端部（コンタクト領域）にはビアコンタクト３が形成されており、該ビアコンタクト３を介して、活性領域１はビットラインとして働く上層の配線４と電気的に接続されている。
【００５４】
尚、本実施形態においては、ゲート電極２の材料としてポリシリコンを用いていると共にゲート電極２の表面をシリサイド化している。また、例えばゲート電極２の幅を設計ルールに基づき設定された幅よりも小さくすることによって、ゲート電極２のシリサイド化の際に、ゲート電極２を構成するポリシリコンを局所的に過剰に反応させ、それによってシリサイド層がゲート絶縁膜上まで達する現象（フルシリサイド化）を起こりやすくしている。これにより、他のゲート電極２と異なる仕事関数を持つフルシリサイド化電極（FUSI）２ａを有し、それにより他のアクセストランジスタと異なる閾値（Vt）を持つアクセストランジスタが局所的に形成される（フルシリサイド化に起因する閾値変動については例えば非特許文献１参照）。
【００５５】
また、本実施形態においては、前述の各アクセストランジスタ及びそれと接続する配線４等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することにより、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００５６】
すなわち、本実施形態においては、ゲート電極２を細線化しているため、ゲート電極２の局所的なフルシリサイド化に起因するアクセストランジスタの不連続な閾値変化が製造工程時に偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該閾値変化の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該閾値変化の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００５７】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００５８】
尚、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００５９】
また、本実施形態において、ゲート電極２の幅は、最小ルール幅（パーティクル等の欠陥がなければ不良を生じない設計上の最小幅）よりも小さいことが好ましい。このようにすると、ゲート電極２のフルシリサイド化に起因するトランジスタの不連続な閾値変化が製造工程時に偶発的に生じる確率をさらに高めることが可能になる。
【００６０】
また、本実施形態において、ゲート電極２におけるシリサイド化層としてコバルトシリサイド層又はニッケルシリサイド層を用いてもよい。
【００６１】
（第５の実施形態）
以下、本発明の第５の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００６２】
図７は、第５の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００６３】
図７に示すように、本実施形態の半導体素子アレイは、外部からの書き込みによってシリサイド化層の断線が起こる電気的ヒューズを有する第１素子群（書き込み可能部分）と、偶発不良に起因してシリサイド化層の断線が起こる物理的ヒューズを有する第２素子群（ランダム部分）とからなる。
【００６４】
ランダム部分の各素子のレイアウトは、図４に示す第２の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトと基本的に同じである。具体的には、ランダム部分の各素子は、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成されるアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタ（後述する書き込み可能部分の各素子のアクセストランジスタを含む）に対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方はゲート配線５とシェアードコンタクト６を介して接続されている。また、ゲート配線５の他端（コンタクト領域）にはビアコンタクト７が形成されており、該ビアコンタクト７を介して、ゲート配線５はビットラインとして働く上層の配線４と電気的に接続されている。
【００６５】
尚、ランダム部分のゲート配線５は部分的に細線化されている。すなわち、ランダム部分のゲート配線５はゲート細線５ａを有する。また、ゲート細線５ａを含むゲート配線５の表面はシリサイド化されている。
【００６６】
一方、書き込み可能部分の各素子も、ランダム部分の各素子と同様に、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成されるアクセストランジスタを有している。
【００６７】
書き込み可能部分の各素子がランダム部分の各素子と異なっている点は、偶発不良に起因してシリサイド化層の断線つまり不連続な抵抗上昇が生じることを防止するために、ゲート配線５が細線化されていないことである。すなわち、ランダム部分のゲート配線５は設計ルールで規定された線幅を有している。尚、ランダム部分のゲート配線５の表面もシリサイド化されている。また、ランダム部分のアクセストランジスタは、シェアードコンタクト６上に形成された他のコンタクト８と、該他のコンタクト８と接続する他の配線９とを介して、書き込み用のデコーダ（デコーダドライバー）に接続されている。
【００６８】
以上のように、本実施形態の半導体素子アレイのランダム部分においては、前述の各アクセストランジスタ及びそれと接続するゲート配線５等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することによって、固有の認識番号を生成する記憶素子群が設けられている。尚、ランダム部分においては、前述のように、ゲート配線５にゲート細線５ａを設けることによって、ゲート細線５ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率を高めている。従って、ワードラインによってランダム部分のアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、ランダム部分を構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００６９】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用するため、通常の製造工程に対して新たな工程を追加することなく、デバイスに固有認識番号を設定することができる。また、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。さらに、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００７０】
また、本実施形態の半導体素子アレイにおいては、外部からの書き込みによってシリサイド化層の断線（強制断線）が起こる電気的ヒューズを有する書き込み可能部分と、偶発不良に起因してシリサイド化層の断線（偶発断線）が起こる物理的ヒューズを有するランダム部分とを同時に設けている。このため、書き込み可能部分に、例えばパリティチェックに用いるチェックデジット等の情報を書き込むことにより、より信頼性の高い固有認識番号を生成することが可能になる。
【００７１】
尚、本実施形態において、所定の閾値を設定することによってランダム部分のビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００７２】
また、本実施形態において、ランダム部分のゲート細線５ａの幅は、最小ルール幅（パーティクル等の欠陥がなければ不良を生じない設計上の最小幅）よりも小さいことが好ましい。このようにすると、ゲート細線５ａのシリサイド化層の断線に起因する不連続な抵抗上昇が製造工程時に偶発的に生じる確率をさらに高めることが可能になる。
【００７３】
（第６の実施形態）
以下、本発明の第６の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００７４】
図８は、第６の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００７５】
図８に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域と、ソース領域及びドレイン領域のうちの他方から引き出されている領域（第１の実施形態と異なり細線化されていない）とを有する。また、活性領域１の表面はシリサイド化されている。さらに、ソース領域及びドレイン領域のうちの他方から引き出された活性領域１の端部（コンタクト領域）にはビアコンタクト３が形成されており、該ビアコンタクト３を介して、活性領域１はビットラインとして働く上層の配線４と電気的に接続されている。
【００７６】
本実施形態においては、図８の一点鎖線で囲んだ構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することによって、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００７７】
また、本実施形態においては、図８に示す半導体素子アレイを一単位として、これを例えば図９（但し図９に示す各素子は図４に示す第２の実施形態の素子と対応）に示すように複数個配置にすることによって、記憶素子として機能する活性領域１を所定の範囲Ｒに集中して配置することが可能になる。
【００７８】
さらに、本実施形態においては、通常のＣＭＯＳ(complementary metal-oxide semiconductor device)作製工程で第２シリサイドＲＴＰ（rapid thermal process ）と呼ばれる処理が終わった後に、前記の所定の範囲Ｒつまり本実施形態の半導体素子アレイの活性領域１を局所的に加熱する工程を追加実施する。これにより、活性領域１のシリサイド化層の断線に起因する不連続な抵抗上昇が偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００７９】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用する。ここで、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるので、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。また、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００８０】
尚、本実施形態では、通常の製造工程に対して、前記の活性領域１の局所的な熱処理を行なう工程を追加する必要がある。しかしながら、本実施形態では、活性領域１のシリサイド化層の断線に起因する不連続な抵抗上昇を生じさせるために、例えば第１の実施形態のＯＤ細線１ａの形成のように、設計ルールから外れた工程を実施する必要がないので、工程中でのパーティクル発生等に起因する副作用を防止することができる。
【００８１】
また、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００８２】
また、本実施形態において、活性領域１におけるシリサイド化層としてコバルトシリサイド層又はニッケルシリサイド層を用いてもよい。コバルトシリサイド層を用いる場合、前記の活性領域１を局所的に加熱する工程における熱処理温度は８００℃以上で且つ９００℃以下であることが好ましく、ニッケルシリサイド層を用いる場合、当該熱処理温度は５００℃以上で且つ７００℃以下であることが好ましい。
【００８３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００８４】
図１０は、第７の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００８５】
図１０に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方はゲート配線５（第２の実施形態と異なり細線化されていない）とシェアードコンタクト６を介して接続されている。また、ゲート配線５の他端（コンタクト領域）にはビアコンタクト７が形成されており、該ビアコンタクト７を介して、ゲート配線５はビットラインとして働く上層の配線４と電気的に接続されている。また、ゲート配線５の表面はシリサイド化されている。
【００８６】
本実施形態においては、前述の各アクセストランジスタ及びそれと接続するゲート配線５等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することにより、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００８７】
また、本実施形態においては、図１０に示す半導体素子アレイを一単位として、これを第６の実施形態と同様に例えば図９（但し図９に示す各素子は図４に示す第２の実施形態の素子と対応）に示すように複数個配置にすることによって、記憶素子として機能するゲート配線５を所定の範囲Ｒに集中して配置することが可能になる。
【００８８】
さらに、本実施形態においては、通常のＣＭＯＳ作製工程で第２シリサイドＲＴＰと呼ばれる処理が終わった後に、前記の所定の範囲Ｒつまり本実施形態の半導体素子アレイのゲート配線５を局所的に加熱する工程を追加実施する。これにより、ゲート配線５のシリサイド化層の断線に起因する不連続な抵抗上昇が偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該抵抗上昇の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該抵抗上昇の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【００８９】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用する。ここで、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるので、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。また、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【００９０】
尚、本実施形態では、通常の製造工程に対して、前記のゲート配線５の局所的な熱処理を行なう工程を追加する必要がある。しかしながら、本実施形態では、ゲート配線５のシリサイド化層の断線に起因する不連続な抵抗上昇を生じさせるために、例えば第２の実施形態のゲート細線５ａの形成のように、設計ルールから外れた工程を実施する必要がないので、工程中でのパーティクル発生等に起因する副作用を防止することができる。
【００９１】
また、本実施形態において、所定の閾値を設定することによってビットラインからの出力（つまり素子の電気特性の変化）を２値（０／１）情報として扱ってもよい。このようにすると、２の「素子数」乗の固有番号を生成できる。
【００９２】
また、本実施形態において、ゲート配線５におけるシリサイド化層としてコバルトシリサイド層又はニッケルシリサイド層を用いてもよい。コバルトシリサイド層を用いる場合、前記のゲート配線５を局所的に加熱する工程における熱処理温度は８００℃以上で且つ９００℃以下であることが好ましく、ニッケルシリサイド層を用いる場合、当該熱処理温度は５００℃以上で且つ７００℃以下であることが好ましい。
【００９３】
（第８の実施形態）
以下、本発明の第８の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
【００９４】
図１１は、第８の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【００９５】
図１１に示すように、本実施形態の半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域（ＯＤ）１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。ここで、活性領域１は、ソース領域及びドレイン領域のうちの一方と電気的に接続し且つ複数のアクセストランジスタに対して共通に配置されている領域を有する。また、ソース領域及びドレイン領域のうちの他方の端部（コンタクト領域）にはビアコンタクト３が形成されており、該ビアコンタクト３を介して、活性領域１はビットラインとして働く上層の配線４と電気的に接続されている。
【００９６】
尚、本実施形態においては、ゲート電極２の材料としてポリシリコンを用いていると共にゲート電極２の表面をシリサイド化している。また、ゲート電極２の幅は、第４の実施形態と異なり、設計ルールに基づき設定された幅以上に設定されている。
【００９７】
また、本実施形態においては、前述の各アクセストランジスタ及びそれと接続する配線４等からなる構成を１ビット分として、該構成を必要な個数だけアレイ状に配置することにより、固有の認識番号を生成する記憶素子群（半導体素子アレイ）が設けられている。
【００９８】
また、本実施形態においては、図１１に示す半導体素子アレイを一単位として、これを第６の実施形態と同様に例えば図９（但し図９に示す各素子は図４に示す第２の実施形態の素子と対応）に示すように複数個配置にすることによって、記憶素子として機能するゲート電極２を所定の範囲Ｒに集中して配置することが可能になる。
【００９９】
さらに、本実施形態においては、通常のＣＭＯＳ作製工程で第１シリサイドＲＴＰと呼ばれる処理が終わった後に、前記の所定の範囲Ｒつまり本実施形態の半導体素子アレイのゲート電極２を局所的に加熱する工程を追加実施する。これにより、ゲート電極２を構成するポリシリコンを局所的に過剰に反応させ、それによってシリサイド層がゲート絶縁膜上まで達する現象（フルシリサイド化）を起こりやすくしている。その結果、他のゲート電極２と異なる仕事関数を持つフルシリサイド化電極（FUSI）２ａを有し、それにより他のアクセストランジスタと異なる閾値（Vt）を持つアクセストランジスタが局所的に形成される。
【０１００】
すなわち、本実施形態においては、ゲート電極２を局所的に加熱する工程を追加実施するため、ゲート電極２の局所的なフルシリサイド化に起因するアクセストランジスタの不連続な閾値変化が偶発的に生じる確率を高めることが可能になる。従って、ワードラインによってアクセストランジスタを選択することによって、当該閾値変化の有無が、選択されたアクセストランジスタを介してビットラインからの出力の変化として表れるので、当該閾値変化の有無をセンスアンプにより検出することができる。すなわち、本実施形態の半導体素子アレイを構成する各素子の電気特性に製造工程の偶発不良に起因して生じる不連続な変化に基づいて固有認識番号を設定することができる。
【０１０１】
本実施形態によると、製造工程の偶発不良に起因して素子の電気特性に生じる不連続な変化を固有認識番号として利用する。ここで、従来用いられてきた、プロセスバラツキに対応した識別要素の物理量の変化がミクロなものであったのに対して、不良に起因する素子の電気特性の変化は比較的大きな変化つまり不連続な変化であるため、当該素子が置かれた環境（例えば温度環境）に依存することなく、固有認識番号を信頼性高く示すことができる。また、当然、当該固有認識番号は、外部から変更不可能であるので、ICマネー、ICタグ又はIDカードなどへ応用可能な、人為的に偽造不可能な半導体チップ等を提供することができる。
【０１０２】
尚、本実施形態では、通常の製造工程に対して、前記のゲート電極２の局所的な熱処理を行なう工程を追加する必要がある。しかしながら、本実施形態では、ゲート電極２のシリサイド化層の断線に起因する不連続な抵抗上昇を生じさせるために、例えば第４の実施形態のゲート電極２の細線化のように、設計ルールから外れた工程を実施する必要がないので、工程中でのパーティクル発生等に起因する副作用を防止することができる。
【０１０３】
また、本実施形態において、ゲート電極２におけるシリサイド化層としてコバルトシリサイド層又はニッケルシリサイド層を用いてもよい。コバルトシリサイド層を用いる場合、前記のゲート電極２を局所的に加熱する工程における熱処理温度は５００℃以上で且つ６００℃以下であることが好ましく、ニッケルシリサイド層を用いる場合、当該熱処理温度は３００℃以上で且つ５００℃以下であることが好ましい。
【０１０４】
ところで、電子デバイス、例えば半導体装置の製造工程の偶発不良に起因した素子の電気特性の不連続な変化を生成するために、素子数を適切に設定することは、半導体装置のコスト及び面積最小化の観点から重要である。そこで、本発明の各実施形態において、まず、例えばＴＥＧ（Test Element group）により該当不良の偶発発生率を計測し、次に、計測された発生率に基づいて、最も高い発生率を持つ固有認識番号を求め、次に、該最も高い発生率と半導体装置の製造数との積つまり期待値を求め、次に、該期待値が十分小さくなるように、固有認識番号を生成するビット数（つまり半導体素子アレイの規模）を決定してもよい。このようにすると、必要とされる数量（種類）の固有認識番号を生成できる、合理的且つ適切な素子数を設定することができる。
【０１０５】
また、本発明の各実施形態において、電気特性の不連続な変化を発生させる偶発不良を起こす工程を半導体装置の製造工程における拡散工程（ウェハダイシングされるまでの工程）の前半（配線工程より前の素子形成工程等）に設定することにより、半導体装置製造の初期段階において固有認識番号を形成することが好ましい。このようにすると、人為的に改変不可能な固有認識番号を半導体装置の製造後に書き込むのではなく、半導体製造工程の初期工程（ＦＥ（Frontend）工程）で決定できるので、セキュリティ上、また複製作製防止上、非常に効果的である。
【産業上の利用可能性】
【０１０６】
本発明に係る電子デバイス及びその製造方法を用いて電子デバイスに固有の認識番号を付与すると、通常の製造工程に対して新たな工程を追加することなく電子デバイスに固有の認識番号を信頼性高く付与できるので、非常に有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図２】本発明の第１の実施形態に係る電子デバイスにおける半導体素子アレイの１ビット分の回路構成を模式的に示す図である。
【図３】本発明の第１の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトの他例を模式的に示す図である。
【図４】本発明の第２の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図５】本発明の第３の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図６】本発明の第４の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図７】本発明の第５の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図８】本発明の第６の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図９】本発明の第６〜８の実施形態に係る電子デバイスにおける半導体素子アレイの配置例を示す図である。
【図１０】本発明の第７の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【図１１】本発明の第８の実施形態に係る電子デバイスにおける半導体素子アレイのレイアウトを模式的に示す図である。
【符号の説明】
【０１０８】
１    活性領域
１ａ  ＯＤ細線
２    ゲート電極
２ａ  フルシリサイド化電極
３    ビアコンタクト
３Ａ  ビアコンタクト
３Ｂ  ビアコンタクト
４    配線
５    ゲート配線
５ａ  ゲート細線
６    シェアードコンタクト
７    ビアコンタクト
８    他のコンタクト
９    他の配線
【図１】
2006173485.tif 000003
【図２】
2006173485.tif 000004
【図３】
2006173485.tif 000005
【図４】
2006173485.tif 000006
【図５】
2006173485.tif 000007
【図６】
2006173485.tif 000008
【図７】
2006173485.tif 000009
【図８】
2006173485.tif 000010
【図９】
2006173485.tif 000011
【図１０】
2006173485.tif 000012
【図１１】
2006173485.tif 000013