(57)【要約】【課題】  製造工程ばらつきや環境変動に対する強い耐性をもち、さらに、長い同符号を含むデータに対してクロック信号及びデータ信号を再生することができるクロック及びデータ再生回路を提供する。【解決手段】  バースト信号のデータが遷移した時にパルスを出力するデータ遷移検出回路と、発振された発振信号の位相をデータ遷移検出回路の出力信号により制御し、発振信号をクロック信号として出力する第１の電圧制御発振回路と、第１の電圧制御発振回路が発生させる発振信号の周波数、ならびにデータ遷移検出回路が出力するパルスの幅を制御する周波数制御回路と、第１の電圧制御発振回路の出力信号に応じてバースト信号をサンプリングしデータ信号として出力する識別回路とを備える。【選択図】      図１
2006211143.tif 000002
【特許請求の範囲】
【請求項１】
入力されたバースト信号からクロック信号を抽出しデータ信号を再生するクロック及びデータ再生回路であって、
前記バースト信号のデータが遷移した時にパルスを出力するデータ遷移検出回路と、
発振された発振信号の位相を前記データ遷移検出回路の出力信号により制御し、前記発振信号を前記クロック信号として出力する第１の電圧制御発振回路と、
前記第１の電圧制御発振回路が発生させる前記発振信号の周波数、ならびに前記データ遷移検出回路が出力する前記パルスの幅を制御する周波数制御回路と、
前記第１の電圧制御発振回路の出力信号に応じて前記バースト信号をサンプリングし前記データ信号として出力する識別回路とを備えたことを特徴とするクロック及びデータ再生回路。
【請求項２】
前記周波数制御回路は、入力された参照クロック信号の周波数に対応した直流成分を持つ信号を出力することを特徴とする請求項１に記載のクロック及びデータ再生回路。
【請求項３】
前記第１の電圧制御発振回路は、前記周波数制御回路の出力信号により遅延量を制御する少なくとも１つ以上の第１の電圧制御遅延回路と、前記データ遷移検出回路の出力信号により出力を所定の論理レベルに強制的に設定する少なくとも１つ以上の第１のリセット回路とを有するリング型の発振回路であることを特徴とする請求項１又は２に記載のクロック及びデータ再生回路。
【請求項４】
前記データ遷移検出回路は、前記第１の電圧制御遅延回路と同じ回路構成を持つ少なくとも１つ以上の第２の電圧制御遅延回路を有し、
前記第２の電圧制御遅延回路の遅延量は前記周波数制御回路の出力信号により制御され、その制御された遅延量を用いて前記データ遷移検出回路の出力信号のパルス幅を生成することを特徴とする請求項３に記載のクロック及びデータ再生回路。
【請求項５】
前記データ遷移検出回路は、前記第１のリセット回路と同じ回路構成を持つ少なくとも１つ以上の第２のリセット回路を更に有し、
前記第２の電圧制御遅延回路の個数は前記第１の電圧制御遅延回路の個数と同じであり、
前記第２のリセット回路の個数は前記第１のリセット回路の個数と同じであり、
前記１つ以上の第２の電圧制御遅延回路及び前記１つ以上の第２のリセット回路による遅延量と前記１つ以上の第１の電圧制御遅延回路及び前記１つ以上の第１のリセット回路による遅延量が同じであることを特徴とする請求項４に記載のクロック及びデータ再生回路。
【請求項６】
前記第１の電圧制御発振回路は、
２つの入力を有し前記データ遷移検出回路の出力信号を第１の入力として論理積を生成する第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力信号を前記周波数制御回路の出力信号に対応した時間分だけ遅延させその出力信号を前記第１のＮＡＮＤ回路の第２の入力とする第１の電圧制御遅延回路と、
前記第１のＮＡＮＤ回路の出力信号を反転し、前記第１の電圧制御発振回路の出力信号として出力する第１の反転回路とを有することを特徴とする請求項１又は２に記載のクロック及びデータ再生回路。
【請求項７】
前記データ遷移検出回路は、
前記入力されたバースト信号を前記周波数制御回路の出力信号に対応した時間分だけ遅延させ出力する第２の電圧制御遅延回路と、
前記第２の電圧制御遅延回路の出力信号と論理レベルが高レベルの信号との論理積を生成する第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力信号と前記入力されたバースト信号との排他的論理和を生成する第１のＥＸＯＲ回路と、
前記第１のＥＸＯＲ回路の出力信号を反転し、前記データ遷移検出回路の出力信号として出力する第２の反転回路とを有することを特徴とする請求項６に記載のクロック及びデータ再生回路。
【請求項８】
前記第１の電圧制御発振回路は、
２つの入力を有し、前記データ遷移検出回路の出力信号を第１の入力として論理積を生成する第３のＮＡＮＤ回路と、
前記第３のＮＡＮＤ回路の出力信号を反転する第３の反転回路と、
前記第３の反転回路の出力信号を前記周波数制御回路の出力信号に対応した時間分だけ遅延させる第３の電圧制御遅延回路と、
前記第３の電圧制御遅延回路の出力信号と前記データ遷移検出回路の出力信号の論理積を生成する第４のＮＡＮＤ回路と、
前記第４のＮＡＮＤ回路の出力信号を前記周波数制御回路の出力信号に対応した時間分だけ遅延させ、その出力信号を前記第３のＮＡＮＤ回路の第２の入力とする第４の電圧制御遅延回路と、
前記第３のＮＡＮＤ回路の出力信号を反転し、前記第１の電圧制御発振回路の出力信号として出力する第４の反転回路とを有することを特徴とする請求項１又は２に記載のクロック及びデータ再生回路。
【請求項９】
前記データ遷移検出回路は、
前記入力されたバースト信号を、前記周波数制御回路の出力信号に対応した時間分だけ遅延させ出力する第５の電圧制御遅延回路と、
前記第５の電圧制御遅延回路の出力信号と論理レベルが高レベルの信号との論理積を生成し出力する第５のＮＡＮＤ回路と、
前記第５のＮＡＮＤ回路の出力信号を、前記周波数制御回路の出力信号に対応した時間分だけ遅延させ出力する第６の電圧制御遅延回路と、
前記第６の電圧制御遅延回路の出力信号と論理レベルが高レベルの信号との論理積を生成し出力する第６のＮＡＮＤ回路と、
前記第６のＮＡＮＤ回路の出力信号を反転し出力する第５の反転回路と、
前記第５の反転回路の出力信号と前記入力されたバースト信号との排他的論理和を生成する第２のＥＸＯＲ回路と、
前記第２のＥＸＯＲ回路の出力信号を反転し、前記データ遷移検出回路の出力信号として出力する第６の反転回路とを有することを特徴とする請求項８に記載のクロック及びデータ再生回路。
【請求項１０】
前記参照クロック信号は、前記入力されたバースト信号のビットレートと同じ値の周波数をもつものであり、
前記周波数制御回路は、
前記第１の電圧制御発振回路と同じ回路構成をもつ第２の電圧制御発振回路と、
前記第２の電圧制御発振回路から出力される信号と前記参照クロック信号との位相比較を行う位相比較回路と、
前記位相比較回路から出力される信号の低周波成分のみを通過させ、前記第２の電圧制御発振回路に周波数制御信号として供給するとともに、前記周波数制御回路の出力信号として出力する低域通過フィルタとを有することを特徴とする請求項２に記載のクロック及びデータ再生回路。
【請求項１１】
前記周波数制御回路は、前記データ遷移検出回路が出力する前記パルスの幅が前記バースト信号の周期の半分の幅となるように制御することを特徴とする請求項１に記載のクロック及びデータ再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック及びデータ再生回路に関し、特にデータ通信において、ＰＯＮ(Passive Optical Network)システムで使用されるバースト信号を受信する装置で用いられる、バースト信号に対して瞬時にクロックの位相同期を行いデータの識別再生を行うクロック及びデータ再生回路に関するものである。
【背景技術】
【０００２】
インターネットの普及に伴い、家庭へのより高速なデータ通信を実現することができるＦＴＴＨ(Fiber to the Home)の導入が進んでいる。ＦＴＴＨの形態には様々なものがあるが、高い伝送容量と経済性の観点から、ＰＯＮ(Passive Optical Network)システムがしばしば使用される。
【０００３】
図８に、ＰＯＮシステムの概念図を示す。ＰＯＮシステムでは、各家庭から出力されたデータ信号は、受動部品である光カプラでまとめられ、集線局へ送られる。その際、時分割多重方式が用いられる。
【０００４】
この方式では、各家庭からのデータが重ならないように、あらかじめ各家庭についてデータを送信する時間が決められている。そして、各家庭はその割り当てられた時間内に集線局へ向けてデータをそれぞれ送信する。この時、家庭と集線局間で厳密なタイミング同期は行われていない。このため、集線局は、図９に示すように、送り元により異なる遷移タイミングを持つパケット・データ信号（これをバースト信号と呼ぶ）を受信することとなる。よって、集線局の受信回路で用いられるクロック及びデータ再生回路がこのタイミングの違いをいかに素早く検知できるかが、データ伝送品質上、更にはデータ伝送効率上重要となる。
【０００５】
このようなバースト信号からクロック信号及びデータ信号を素早く再生する回路はいくつか提案されている。従来のクロック信号及びデータ信号再生回路の一例を図１０に示す（例えば、特許文献１参照）。
【０００６】
図１０において、端子１は入力データ信号Ｓ１を入力する端子であり、端子２は入力データ信号Ｓ１のビットレートと等しい値の周波数をもつ参照クロック信号Ｓ２を入力する端子であり、端子３は入力データ信号Ｓ１から再生されたクロック信号Ｓ３を出力する端子、端子４は入力データ信号Ｓ１から再生されたデータ信号Ｓ４を出力する端子である。
【０００７】
そして、遅延回路６１は、入力データ信号Ｓ１をその周期Ｔの半分であるＴ／２だけ遅延させる。ＥＸＯＲ（Exclusive-OR）回路１３は、入力データ信号Ｓ１と遅延回路６１の出力信号の排他的論理和を生成する。反転回路１４は、ＥＸＯＲ回路１３の出力信号の反転を生成し信号Ｓ５として出力する。
【０００８】
電圧制御発振回路Ａは、リング型の発振回路であり、発振された発振信号の位相を信号Ｓ５により制御し、その発振信号を再生されたクロック信号Ｓ３として端子ＣＫＡを介して端子３に出力する。ただし、電圧制御発振回路Ａの発振周波数は、低域通過フィルタ１７より端子ＶＴＡを介して供給される信号により制御される。
【０００９】
識別回路１５は、電圧制御発振回路Ａによって定められたタイミングで入力データ信号Ｓ１をサンプリングし、その結果を再生されたデータ信号Ｓ４として端子４に出力する。
【００１０】
電圧制御発振回路Ｂは、電圧制御発振回路Ａと同じ回路構成をもつリング型の発振回路であり、低域通過フィルタ１７より端子ＶＴＢを介して供給される信号により発振周波数を制御され、その発振信号を端子ＣＫＢより出力する。この時、電圧制御発振回路ＢのＢＧＢ端子は高レベルとなっており、周波数制御のみを行うことができる。
【００１１】
位相比較回路１６は、参照クロック信号Ｓ２と電圧制御発振回路Ｂの出力信号との位相の進み／遅れを比較する。そして、低域通過フィルタ１７は、位相比較回路１６の出力信号の低周波成分のみを伝達する。
【００１２】
また、遅延回路６１、ＥＸＯＲ回路１３及び反転回路１４とから構成されるブロックは、入力データ信号Ｓ１が遷移したときのみ幅がＴ／２のパルスを出力するものであり、入力データ信号Ｓ１に対するデータ遷移検出回路Ｄとして機能する。
【００１３】
そして、電圧制御発振回路Ｂ、位相比較回路１６及び低域通過フィルタ１７から構成されるブロックは、参照クロック信号Ｓ２と電圧制御発振回路Ｂの出力信号の位相が一致するように負帰還がかかっている。この位相同期ループ（PLL: Phase-Locked Loop）により、電圧制御発振回路Ｂの発振周波数は参照クロック信号Ｓ２の周波数と一致し、よって入力データ信号Ｓ１のビットレートとも一致する（これ以降、特に断りの無い限り、この条件は常に満たされているものとする）。更に、集積回路化などにより電圧制御発振回路Ａと同Ｂの特性を同じにすることができれば、電圧制御発振回路Ａの発振周波数も入力データ信号Ｓ１のビットレートと同じになる。よって、この位相同期ループは、電圧制御発振回路Ａに対する周波数制御回路Ｆとして機能する。
【００１４】
以上説明したように、従来のクロック及びデータ再生回路は、２つのリング型の電圧制御発振回路Ａ，Ｂを有し、入力データ信号Ｓ１のデータ遷移をデータ遷移検出回路Ｄで検出し、その検出結果Ｓ５で電圧制御発振回路Ａの出力信号の位相を瞬時に制御することにより、バースト信号に対する瞬時同期を実現するものである。
【００１５】
【特許文献１】特許第３３４６４４２号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述した回路は、原理的にはバースト信号から瞬時にクロック信号及びデータ信号の再生を行うことができるが、実際にはこの機能を安定して実現することは難しい。特に図１０において、遅延回路６１を単純にバッファアンプ遅延で構成し、製造工程で生じるばらつき又は温度や電源電圧などの環境変動により遅延量がＴ／２から大きくずれた場合、バースト信号に対する瞬時同期が実現できなくなるばかりか、再生されたデータ信号にエラーが発生する可能性もある。
【００１７】
図１１に、遅延回路６１の遅延量がＴ／２＋δＴ（但し、δＴ＞０）の場合のタイミングチャートを示す。ただし、（ａ）は入力データ信号Ｓ１、（ｂ）はデータ遷移検出回路Ｄの出力信号Ｓ５、（ｃ）は電圧制御発振回路Ａの出力信号であり再生されたクロック信号Ｓ３として端子３より出力された信号、（ｄ）は識別回路１５の出力信号であり再生されたデータ信号Ｓ４として端子４より出力された信号である。
【００１８】
図１１に示すように、データ遷移検出回路Ｄの出力信号Ｓ５には、入力データ信号Ｓ１に遷移が生じたときにＴ／２＋δＴの幅をもつパルスが発生する。電圧制御発振回路Ａはこのパルスを入力とし、この入力が低レベルの時は電圧制御発振回路Ａはリセットされ低レベルを出力し、一方で入力が高レベルになった途端に発振を始め、入力が高レベルの間は発振を続ける。但し、遅延回路６１の遅延量がＴ／２よりδＴだけ大きいため、電圧制御発振回路Ａの出力信号が全体的にδＴだけ遅れ、識別回路１５でのサンプリングタイミングも同じだけシフトする。このシフト量が、識別回路１５でのホールド時間を満足できなくなるほど大きくない限り、従来のクロック及びデータ再生回路でも安定に動作できる。
【００１９】
ここまでは、集積回路技術を利用するなどして電圧制御発振回路Ａと同Ｂの特性が同じであることを前提としてきた。しかし実際には、仮に集積回路化したとしても、製造上の誤差によりこれらの特性を厳密に同じにすることは難しい。そこで、上述した遅延回路６１の遅延量のずれに加えて、電圧制御発振回路Ａと同Ｂの特性に差がある場合について説明する。
【００２０】
図１２に、遅延回路６１の遅延量がＴ／２＋δＴ（但しδ＞０）であり、更に電圧制御発振回路Ａの発振周波数が同Ｂに比べて低い場合のタイミングチャートを示す。図１２（ａ）〜（ｄ）に示す波形は、図１１（ａ）〜（ｄ）に示す波形にそれぞれ対応する。
【００２１】
図１２に示すように、電圧制御発振回路Ａの出力信号により決定される識別回路１５のサンプリングタイミングは、入力データ信号Ｓ１の各ビットの中心から大きく遅れている。その原因の１つは、図１１で説明した遅延回路６１の遅延量のずれに起因するサンプリングタイミングのシフトである。そして、もう一つの原因は、電圧制御発振回路Ａと同Ｂの特性差に起因して特に入力データ信号Ｓ１に同符号が続いた時に生じるサンプリングタイミングのドリフトである。
【００２２】
電圧制御発振回路Ａと同Ｂの特性差は製造上の誤差に起因するものであり、多かれ少なかれ必ず発生する。よって、サンプリングタイミングのドリフトも多かれ少なかれ発生する。特に、そのドリフト量は、入力データ信号Ｓ１に含まれる同符号が長いほど成長し、再生されたクロック信号Ｓ３にジッタと呼ばれる時間軸方向の波形揺れを発生させる。サンプリングタイミングのシフトと同符号時でのドリフトの和が、識別回路１５でのホールド時間を満足できなくなるほど大きくなった場合、図１２（ｄ）に示すように、再生されたデータ信号Ｓ４にエラーが発生する。
【００２３】
そして、遅延回路６１の遅延量がＴ／２より小さい場合は、さらに複雑な問題が発生する。図１３に、遅延回路６１の遅延量がＴ／２−δＴ（但しδＴ＞０）で、電圧制御発振回路Ａの発振周波数が同Ｂに比べて高い場合のタイミングチャートを示す。図１３（ａ）〜（ｄ）に示す波形は、図１１（ａ）〜（ｄ）に示す波形にそれぞれ対応する。
【００２４】
遅延回路６１の遅延量がＴ／２より小さいため、図１３（ｂ）に示すように、データ遷移検出回路Ｄの出力信号Ｓ５には、Ｔ／２より狭い幅のパルスが現れる。このパルスは本来、電圧制御発振回路Ａをリセットしその出力を低レベルにするために使用されるが、パルス幅が狭い場合、特に電圧制御発振回路Ａの出力が低レベルになった直後にこのパルスが発生した場合、原理的に電圧制御発振回路Ａの出力信号の位相を制御することができない。
【００２５】
これは、ＢＧＡ端子の信号が低レベルになってから電圧制御発振回路Ａ内の全ての端子が確定されリセットされるまでにＴ／２程度の時間がかかるためである。従って、電圧制御発振回路ＡをリセットするのにＴ／２程度以上のパルス幅を持つ信号をＢＧＡ端子に入れる必要がある。
【００２６】
よって、遅延回路６１の遅延量がＴ／２より小さい場合、入力データ信号Ｓ１にデータ遷移が生じたとしても、電圧制御発振回路Ａに対するリセットが不完全なためその出力信号の位相を制御することができない。特に、この現象がバースト信号の始めの部分で生じた場合には、入力データ信号に対する瞬時同期が実現できなくなる可能性がある。
【００２７】
更に、入力データ信号Ｓ１にデータ遷移が生じているときでも、電圧制御発振回路Ａと同Ｂとの特性差に起因してサンプリングタイミングがドリフトし、再生されたクロック信号Ｓ３だけでなくデータ信号Ｓ４にもジッタが発生する。加えて、図１２で説明したように、サンプリングタイミングのシフトや同符号時でのドリフトも発生するため、再生されたクロック信号Ｓ３のジッタは更に悪化する。
【００２８】
以上説明したように、従来のクロック及びデータ再生回路は、その構成要素である遅延回路６１の遅延量がＴ／２から大きくずれた場合、識別回路１５でのサンプリングタイミングのシフトやドリフトが生じることにより、バースト信号に対する瞬時同期が実現できなくなったり、再生されたデータ信号にエラーが発生したり、更には再生されたクロック信号及びデータ信号に大きなジッタが生じる可能性があった。
【００２９】
そこで、本発明は、上記問題点を解決するためになされたものであり、その目的は、電圧制御発振回路で瞬時位相同期を行うための制御信号のパルス幅の変動を抑え、電圧制御発振回路のリセットが確実に行われるようにして、製造工程ばらつきや環境変動に対する強い耐性をもち、バースト信号に対する瞬時同期を実現することができるクロック及びデータ再生回路を提供することである。
【課題を解決するための手段】
【００３０】
本発明に係るクロック及びデータ再生回路は、入力されたバースト信号からクロック信号を抽出しデータ信号を再生するクロック及びデータ再生回路であって、バースト信号のデータが遷移した時にパルスを出力するデータ遷移検出回路と、発振された発振信号の位相をデータ遷移検出回路の出力信号により制御し、発振信号をクロック信号として出力する第１の電圧制御発振回路と、第１の電圧制御発振回路が発生させる発振信号の周波数、ならびにデータ遷移検出回路が出力するパルスの幅を制御する周波数制御回路と、第１の電圧制御発振回路の出力信号に応じてバースト信号をサンプリングしデータ信号として出力する識別回路とを備えたことを特徴とする。
【００３１】
ここで、第１の電圧制御発振回路は、周波数制御回路の出力信号により遅延量を制御する少なくとも１つ以上の第１の電圧制御遅延回路と、データ遷移検出回路の出力信号により出力を所定の論理レベルに強制的に設定する少なくとも１つ以上の第１のリセット回路とを有するリング型の発振回路であることを特徴としている。
【００３２】
更に、データ遷移検出回路は、第１の電圧制御遅延回路と同じ回路構成を持つ少なくとも１つ以上の第２の電圧制御遅延回路を有し、第２の電圧制御遅延回路の遅延量は周波数制御回路の出力信号により制御され、その制御された遅延量を用いてデータ遷移検出回路の出力信号のパルス幅を生成することを特徴としている。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００３３】
本発明により、バースト信号からクロック信号及びデータ信号を瞬時に再生するクロック及びデータ再生回路として、特にリング型の電圧制御発振回路を１つ以上有し、データの遷移によりその発振クロック信号の位相を瞬時に制御することを特長とするクロック及びデータ再生回路において、電圧制御発振回路で瞬時位相同期を行うための制御信号のパルス幅の変動を抑え、電圧制御発振回路のリセットが確実に行われるようにして、製造工程ばらつきや環境変動に対する強い耐性をもち、さらに、長い同符号を含むデータに対してクロック信号及びデータ信号を再生することができるクロック及びデータ再生回路を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
【００３５】
実施の形態１．
図１に、本発明の実施の形態１に係るクロック及びデータ再生回路のブロック図を示す。このクロック及びデータ再生回路は、入力されたバースト信号からクロック信号を抽出し、データ信号を再生する回路である。
【００３６】
図１において、端子１は入力データ信号Ｓ１（バースト信号）を入力する端子であり、端子２は入力データ信号Ｓ１のビットレートと等しい値の周波数をもつ参照クロック信号Ｓ２を入力する端子であり、端子３は入力データ信号Ｓ１から再生されたクロック信号Ｓ３を出力する端子、端子４は入力データ信号Ｓ１から再生されたデータ信号Ｓ４を出力する端子である。
【００３７】
そして、電圧制御遅延回路１１（第２の電圧制御遅延回路）は、入力データ信号Ｓ１を、低域通過フィルタ１７より端子ＶＴＣを介して供給される信号（周波数制御回路Ｆの出力信号）に対応した時間分だけ遅延させ出力する。ＮＡＮＤ回路１２（第２のＮＡＮＤ回路）は、電圧制御遅延回路１１の出力信号と論理レベルが高レベルに固定された信号との論理積を生成する。即ち、ＮＡＮＤ回路１２は、電圧制御遅延回路１１の出力信号により出力を所定の論理レベルに強制的に設定する第２のリセット回路である。ＥＸＯＲ（Exclusive-OR）回路１３（第１のＥＸＯＲ回路）は、遅延回路６１の出力信号と入力データ信号Ｓ１の排他的論理和を生成する。反転回路１４（第２の反転回路）は、ＥＸＯＲ回路１３の出力信号を反転し、信号Ｓ５として出力する。
【００３８】
電圧制御発振回路Ａ（第１の電圧制御発振回路）は、リング型の発振回路であり、発振された発振信号の位相を信号Ｓ５により制御し、その発振信号を再生されたクロック信号Ｓ３として端子ＣＫＡを介して端子３に出力する。ただし、電圧制御発振回路Ａの発振周波数は、低域通過フィルタ１７より端子ＶＴＡを介して供給される信号により制御される。
【００３９】
識別回路１５は、電圧制御発振回路Ａの出力信号に応じて入力データ信号Ｓ１をサンプリングし、その結果を再生されたデータ信号Ｓ４として端子４に出力する。
【００４０】
電圧制御発振回路Ｂは、電圧制御発振回路Ａと同じ回路構成をもつリング型の発振回路であり、低域通過フィルタ１７より端子ＶＴＢを介して供給される信号により発振周波教を制御され、その発振信号を端子ＣＫＢより出力する。電圧制御発振回路ＢのＢＧＢ端子は高レベルとなっており、周波数制御のみを行うことができる。
【００４１】
位相比較回路１６は、参照クロック信号Ｓ２と電圧制御発振回路Ｂの出力信号との位相の進み／遅れを比較する。そして、低域通過フィルタ１７は、位相比較回路１６の出力信号の低周波成分のみを通過させ、電圧制御発振回路Ｂに周波数制御信号として供給する。
【００４２】
また、電圧制御遅延回路１１とＮＡＮＤ回路１２、ＥＸＯＲ回路１３、反転回路１４とから構成されるブロックは、入力データ信号Ｓ１が遷移したときのみ幅がＴ／２のパルスを出力するものであり、入力データ信号Ｓ１に対するデータ遷移検出回路Ｄ２として機能する。
【００４３】
そして、電圧制御発振回路Ｂ、位相比較回路１６及び低域通過フィルタ１７から構成されるブロックは、参照クロック信号Ｓ２と電圧制御発振回路Ｂの出力信号の位相が一致するように負帰還がかかっている。この位相同期ループにより、電圧制御発振回路Ｂの発振周波数は参照クロック信号Ｓ２の周波数と一致し、よって入力データ信号Ｓ１のビットレートとも一致する（これ以降、特に断りの無い限り、この条件は常に満たされているものとする）。更に、集積回路化などにより電圧制御発振回路Ｂが電圧制御発振回路Ａと同じ回路構成を持つようにして、電圧制御発振回路Ａと同Ｂの特性を同じにすることができれば、電圧制御発振回路Ａの発振周波数も入力データ信号Ｓ１のビットレートと同じになる。よって、この位相同期ループは、電圧制御発振回路Ａに対する周波数制御回路Ｆとして機能する。
【００４４】
この周波数制御回路Ｆは、電圧制御発振回路が発生させる発振信号の周波数を制御するだけでなく、データ遷移検出回路が出力するパルス幅がバースト信号の周期の半分の幅となるように制御する。これらの制御のために、周波数制御回路Ｆは、入力された参照クロック信号の周波数に対応した直流成分を持つ信号を出力する。ただし、低域通過フィルタ１７の出力信号が、周波数制御回路の出力信号として出力される。
【００４５】
図２に、電圧制御発振回路Ａ，Ｂのブロック図を示す。端子ＢＧは、発振する信号の位相を制御する入力端子であって図１における端子ＢＧＡ又は端子ＢＧＢに対応する。端子ＶＴは、発振する信号の周波数を制御する入力端子であって図１における端子ＶＴＡ、ＶＴＢに対応する。端子ＣＫは、発振した信号を出力する端子であって図１における端子ＣＫＡ，ＣＫＢに対応する。
【００４６】
そして、ＮＡＮＤ回路２２（第１のＮＡＮＤ回路）は、２つの入力を有し、端子ＢＧからの入力信号（データ遷移検出回路の出力信号など）を第１の入力とし、電圧制御遅延回路２１の出力信号を第２の入力として、これらの論理積を生成する。即ち、ＮＡＮＤ回路２２は、端子ＢＧからの入力信号（データ遷移検出回路の出力信号など）により出力を所定の論理レベルに強制的に設定する第１のリセット回路である。電圧制御遅延回路２１（第１の電圧制御遅延回路）は、ＮＡＮＤ回路２２の出力信号を、端子ＶＴから供給された信号（周波数制御回路Ｆの出力信号など）に対応した時間分だけ遅延させる。反転回路２３（第１の反転回路）は、ＮＡＮＤ回路２２の出力信号を反転し端子ＣＫに出力する。
【００４７】
この電圧制御発振回路Ａ，Ｂは、ＢＧ端子の信号が低レベルの時は発振回路を強制的にリセットして出力を低レベルに設定し、ＢＧ端子の信号が高レベルになった途端にリング型発振回路の原理で発振を始め（位相制御）、ＢＧ端子の信号が高レベルの間はＶＴ端子の信号により決定される周波数で発振し続け（周波数制御）、その信号を出力する。これにより、発振する信号の位相と周波数の両方を制御することができる。
【００４８】
また、図１に示したクロック及びデータ再生回路の構成要素である電圧制御遅延回路１１及びＮＡＮＤ回路１２は、図２に示した電圧制御発振回路Ａ，Ｂ内の電圧制御遅延回路２１及びＮＡＮＤ回路２２とそれぞれ同じ回路構成である。
【００４９】
ここで、本発明のクロック及びデータ再生回路では、低域通過フィルタ１７の出力信号はデータ遷移検出回路Ｄ２内の電圧制御遅延回路１１にも供給される。上述したように、この電圧制御遅延回路１１とその直後に接続されているＮＡＮＤ回路１２は、図２に示した電圧制御発振回路Ａ内の電圧制御遅延回路２１及びＮＡＮＤ回路２２と回路構成がそれぞれ同じであるため、集積回路化などによりこれらの回路の特性を同じにすることができれば、その遅延量は同じになる。電圧制御発振回路Ｂは、図２に示すようにＢＧ端子の信号が高レベルのときにリング型発振回路の原理で発振するものであり、リング内を信号が２周するのにかかる時間が入力データ信号Ｓ１の周期Ｔと等しくなるように、位相同期ループにより制御される。これにより、図１に示したデータ遷移検出回路Ｄ２内の電圧制御遅延回路１１とＮＡＮＤ回路１２の遅延量の合計は、いかなる環境変動にも依存せずＴ／２になるように間接的に制御される。
【００５０】
図３に、本発明のクロック及びデータ再生回路のタイミングチャートを示す。図３（ａ）は入力データ信号Ｓ１、図３（ｂ）はデータ遷移検出回路Ｄ２の出力信号Ｓ５、図３（ｃ）は電圧制御発振回路Ａの出力信号であり再生されたクロック信号Ｓ３として端子３より出力された信号、図３（ｄ）は識別回路１５の出力信号であり再生されたデータ信号Ｓ４として端子４より出力された信号である。
【００５１】
図３に示すように、データ遷移検出回路Ｄ２の出力信号Ｓ５には、入力データ信号Ｓ１に遷移が生じたときにＴ／２の幅をもつパルスが発生する。このパルス幅は、データ遷移検出回路Ｄ２内の電圧制御遅延回路１１とＮＡＮＤ回路１２の遅延量に起因しており、上述したようにこれらの遅延量は間接的に制御されているため、いかなる製造工程ばらつきや環境変動にも依存せず安定している。
【００５２】
電圧制御発振回路Ａは、このパルスを入力とし、この入力が低レベルの時は電圧制御発振回路Ａはリセットされ低レベルを出力し、一方で入力が高レベルになった途端に発振を始め、入力が高レベルの間はその発振を続ける。
【００５３】
識別回路１５でのサンプリングタイミングは、安定したＴ／２という遅延量の恩恵により、入力データ信号Ｓ１の各ビットの中心付近に存在する為、識別回路１５での安定したサンプリングが実現することができる。
【００５４】
次に、回路の製造工程ばらつきを考慮し、電圧制御発振回路Ａと同Ｂの特性に差がある場合について説明する。
【００５５】
図４に、電圧制御発振回路Ａの発振周波数が同Ｂに比べて低い場合のタイミングチャートを示す。図４（ａ）〜（ｄ）に示した波形は、図３（ａ）〜（ｄ）の波形にそれぞれ対応する。図４（ｃ）に示すように、電圧制御発振回路Ａと同Ｂの特性差に起因して、特に入力データ信号Ｓ１に同符号が続いた時にサンプリングタイミングがドリフトする。
【００５６】
しかし、データ遷移検出回路Ｄ２の出カ信号のパルス幅がＴ／２に制御されていることに起因してサンプリングタイミングのシフトは存在しない為、従来のクロック及びデータ再生回路の同じ条件でのタイミングチャートである図１２と比べれば明確なように、サンプリングタイミングは各ビットの中心に近い。よって、識別回路１５のホールド時間を満足しやすくなるため、再生されたデータ信号Ｓ４にエラーが発生する確率は低下する。
【００５７】
なお、データ遷移検出回路Ｄ２の出力信号のパルス幅は、回路の製造ばらつきを考慮すると、間接的に制御されていてもＴ／２からややずれる可能性があり、サンプリングタイミングのシフトを引き起こす。しかし、そのシフト量は、入力データ信号Ｓ１に含まれる同符号が長いほど成長するサンプリングタイミングのドリフト量に比べて原理的に十分に小さく、無視できると考えられる。
【００５８】
上述したように、電圧制御発振回路Ａと同Ｂの特性差は製造工程でのばらつきに起因するものであり、多かれ少なかれ必ず発生する。この特性差は、図４に示すように、特に入力データ信号Ｓ１に同符号が続いた時にサンプリングタイミングのドリフトを引き起こす。サンプリングタイミングのずれ量が識別回路１５のセットアップ時間及びホールド時間を満足できなくなるほど大きくなると、そのサンプリング結果は不正確なものとなるため、許容できる同符号の長さには上限が存在する。従来のクロック及びデータ再生回路では、この同符号時のサンプリングタイミングのドリフトに加え、遅延回路６１のずれに起因するサンプリングタイミングのシフトが発生するため、サンプリングタイミングは各ビットの中心から大きく離れ、長い同符号長を許容できなかった。一方、本発明のクロック及びデータ再生回路では、サンプリングタイミングのシフトは無視できる為、サンプリングタイミングは各ビットの中心付近に存在するようになり、より長い同符号長を許容できる。
【００５９】
なお、データ通信では一般に、データが確実に伝送されるように符号化（エンコード）を行う。通信システムが長い同符号長を許容できると、冗長性の低い符号化によるデータを通信することが可能になるため、データ伝送効率が向上するというメリットもある。
【００６０】
また、データ遷移検出回路Ｄ２は、入力データ信号Ｓ１の立ち上がり及び立下りの両方の遷移を検出する構成としているが、ＥＸＯＲ回路１３の替わりにＡＮＤ回路を用いるなどして、入力データ信号Ｓ１の立ち上がりの遷移のみ、又は立下りの遷移のみを検出する構成としてもよい。この構成は、入力データ信号Ｓ１において、高レベルと低レベルのパルス幅が異なるような、いわゆるデューティ比変動（パルス幅変調ともいう）が見られる場合に、再生されたクロック信号Ｓ３やデータ信号Ｓ４にこの情報が伝播しないという利点をもつ。一方で、データ遷移検出回路Ｄ２の構成は、上述したように同符号時のサンプリングタイミングのドリフトを抑えられるため、より長い同符号長を許容できるという利点をもつ。
【００６１】
また、図１において、参照クロック信号Ｓ２の周波数は入力データ信号Ｓ１のビットレートと等しいとしたが、若干のブロック構成変更により、異なる周波数の入力クロック信号にも対応させることができる。例えば、参照クロック信号Ｓ２の周波数を入力データ信号Ｓ１のビットレートの１／１０にしたい場合には、電圧制御発振回路Ｂの出力と位相比較回路に６の入力との間に１０分周回路を挿入すればよい。
【００６２】
また、上記の例では、電圧制御発振回路Ａと電圧制御遅延回路Ｄ２が、それぞれ電圧制御遅延回路とリセット回路を１つずつ有する場合について説明した。しかし、これに限らず、電圧制御発振回路Ａと電圧制御遅延回路Ｄ２が、それぞれ電圧制御遅延回路とリセット回路を複数有する場合でも本発明を適用することができる。ただし、両者の有する電圧制御遅延回路とリセット回路の回路構成及び個数がそれぞれ同じであり、電圧制御発振回路Ａの電圧制御遅延回路及びリセット回路による遅延量と電圧制御遅延回路Ｄ２の電圧制御遅延回路及びリセット回路による遅延量が同じである必要がある。
【００６３】
以上説明したように、実施の形態１によれば、バースト信号からクロック信号及びデータ信号を瞬時に再生するクロック及びデータ再生回路として、特にリング型の電圧制御発振回路を１つ以上有し、データの遷移によりその発振クロック信号の位相を瞬時に制御することを特長とするクロック及びデータ再生回路において、電圧制御発振回路で瞬時位相同期を行うための制御信号のパルス幅の変動を抑え、電圧制御発振回路のリセットが確実に行われるようにして、製造工程ばらつきや環境変動に対する強い耐性をもち、さらに、長い同符号を含むデータに対してクロック信号及びデータ信号を再生することができるクロック及びデータ再生回路を提供することができる。
【００６４】
実施の形態２．
実施の形態２に係るクロック及びデータ再生回路は、実施の形態１に係るクロック及びデータ再生回路において、その構成要素である図２に示した電圧制御発振回路Ａ，Ｂを図５に示す電圧制御発振回路Ａ２，Ｂ２に変更し、データ遷移検出回路Ｄ２を図６に示すデータ遷移検出回路Ｄ３に変更したものである。
【００６５】
図５に、本発明の実施の形態２に係る電圧制御発振回路Ａ２，Ｂ２のブロック図を示す。図５において、図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００６６】
図５において、ＮＡＮＤ回路５３（第３のＮＡＮＤ回路）は、２つの入力を有し、端子ＢＧからの入力信号（データ遷移検出回路Ｄ３の出力信号など）を第１の入力とし、電圧制御遅延回路５１の出力信号を第２の入力として、これらの論理積を生成する。反転回路５５（第３の反転回路）は、ＮＡＮＤ回路５３の出力信号を反転し電圧制御遅延回路５２に出力する。電圧制御遅延回路５２（第３の電圧制御遅延回路）は、反転回路５５の出力信号を、端子ＶＴから供給された信号（周波数制御回路Ｆの出力信号など）に対応した時間分だけ遅延させる。ＮＡＮＤ回路５４（第４のＮＡＮＤ回路）は、２つの入力を有し、端子ＢＧからの入力信号（データ遷移検出回路Ｄ３の出力信号など）を第１の入力とし、電圧制御遅延回路５２の出力信号を第２の入力として、これらの論理積を生成する。電圧制御遅延回路５１（第４の電圧制御遅延回路）は、ＮＡＮＤ回路５４の出力信号を、端子ＶＴから供給された信号（周波数制御回路Ｆの出力信号など）に対応した時間分だけ遅延させる。反転回路５６（第４の反転回路）は、ＮＡＮＤ回路５３の出力信号を反転し端子ＣＫに出力する。
【００６７】
図６に、本発明の実施の形態２に係るデータ遷移検出回路Ｄ３のブロック図を示す。図６において、図１又は図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００６８】
図６において、電圧制御遅延回路６２（第５の電圧制御遅延回路）は、入力データ信号Ｓ１を、低域通過フィルタ１７より端子ＶＴＣを介して供給される信号（周波数制御回路Ｆの出力信号）に対応した時間分だけ遅延させ出力する。ＮＡＮＤ回路６４（第５のＮＡＮＤ回路）は、電圧制御遅延回路６２の出力信号と論理レベルが高レベルに固定された信号との論理積を生成し出力する。電圧制御遅延回路６１（第６の電圧制御遅延回路）は、ＮＡＮＤ回路６４の出力信号を、低域通過フィルタ１７より端子ＶＴＣを介して供給される信号（周波数制御回路Ｆの出力信号）に対応した時間分だけ遅延させ出力する。ＮＡＮＤ回路６３（第６のＮＡＮＤ回路）は、電圧制御遅延回路６１の出力信号と論理レベルが高レベルに固定された信号との論理積を生成し出力する。反転回路６５は、ＮＡＮＤ回路６３の出力信号を反転し出力する。ＥＸＯＲ回路１３は、反転回路６５の出力信号と入力データ信号Ｓ１の排他的論理和を生成する。反転回路１４は、ＥＸＯＲ回路１３の出力信号の反転を生成し信号Ｓ５として出力する。
【００６９】
図５に示す電圧制御発振回路は、図２に示した電圧制御発振回路と同様に、ＢＧ端子の信号が低レベルの時は発振回路を強制的にリセットして出力を低レベルに設定し、ＢＧ端子の信号が高レベルになった途端にリング型発振回路の原理で発振を始め（位相制御）、ＢＧ端子の信号が高レベルの間はＶＴ端子の信号により決定される周波数で発振し続け（周波数制御）、その信号を出力する。但し、ＢＧ端子が、リング内でお互いにほぼ反対側に位置する２つのＮＡＮＤ回路に接続されていることに起因して、ＢＧ端子の信号が低レベルになってからリング内の全ての端子が確定されリセットされるまでにかかる時間がＴ／４程度となる。従って、図５に示す電圧制御発振回路をリセットするのに必要なＢＧ端子へ供給パルス幅はＴ／４程度以上となり、図２に示した電圧制御発振回路に比べ約半分に低減される。
【００７０】
ここで、実施の形態２のタイミングチャートについて説明を行う前に、まず、図１０に示した従来のクロック及びデータ再生回路において、電圧制御発振回路Ａ，Ｂに替えて、図５に示した電圧制御発振回路Ａ２，Ｂ２を用いた場合のタイミングチャートについて説明する。なお、データ遷移検出回路Ｄ内の遅延回路６１の遅延量は、実際には製造工程ばらつきや環境変動などによりばらつく可能性があることを考慮し、特にその遅延量が小さくなった場合について説明する。
【００７１】
図７に、遅延回路６１の遅延量がＴ／２−δＴ（但しδＴ＞０）であり、更に電圧制御発振回路Ａ２の発振周波数が同Ｂ２に比べて高い場合のタイミングチャートを示す。図７（ａ）は入力データ信号Ｓ１、図７（ｂ）はデータ遷移検出回路Ｄの出力信号Ｓ５、図７（ｃ）は電圧制御発振回路Ａ２の出力信号であり再生されたクロック信号Ｓ３として端子３より出力された信号、図７（ｄ）は識別回路１５の出力信号であり再生されたデータ信号Ｓ４として端子４より出力された信号である。
【００７２】
遅延回路６１の遅延量がＴ／２より小さいため、図７（ｂ）に示すように、データ遷移検出回路Ｄの出力信号Ｓ５には、Ｔ／２より狭い幅のパルスが現れる。しかし、そのパルス幅がＴ／４を下回るほどの著しいずれでない限り、このパルスにより電圧制御発振回路Ａ２は確実にリセットされる。これにより、図７（ｃ）に示すように、信号Ｓ５が低レベルから高レベルに移り変わった瞬間に発振を開始（位相制御）している。信号Ｓ５の幅がＴ／２より狭くても確実に位相制御できるのは、上述したように電圧制御発振回路のリセットに必要な時間が短いことに起因している。これにより、従来のクロック及びデータ再生回路の同じ条件でのタイミングチャートである図１３と比べれば明確なように、再生されたクロック信号及びデータ信号に含まれるジッタのうち、電圧制御発振回路Ａ２のリセットが不完全なことに起因するジッタの分を減らすことができる。また、バースト信号の最初の部分などでも確実にリセットがかかり位相が制御されるため、入力データ信号に対する瞬時同期も実現することができる。
【００７３】
以上から、図１０に示した従来のクロック及びデータ再生回路において、電圧制御発振回路Ａ，Ｂの替わりに、図５に示した電圧制御発振回路Ａ２，Ｂ２を用いることにより、発振する信号の位相を制御する端子であるＢＧＡに入力される信号のパルス幅が理想のＴ／２より狭くなった場合でも、確実にリセットがかかり位相制御がなされる。これにより、バースト信号への瞬時同期や、再生されたクロック信号及びデータ信号のジッタを低減することができる。
【００７４】
図７をみればわかるように、識別回路１５におけるサンプリングタイミングは、入力データ信号Ｓ１の各ビットの中心からずれている。これを修正したものが実施の形態２のタイミングチャートである。これについて以下に説明する。
【００７５】
上述したように、図６に示したデータ遷移検出回路Ｄ３内の電圧制御遅延回路６１，６２、ＮＡＮＤ回路６３，６４、反転回路６５は、図５に示した電圧制御遅延回路内の電圧制御遅延回路５１，５２、ＮＡＮＤ回路５３，５４、反転回路５５とそれぞれ同じブロック構成であるため、実施の形態１に示すように、集積回路化などによりこれらの回路の特性を同じにすることができれば、その遅延量は同じになり、データ遷移検出回路Ｄ３の出力パルスの幅はＴ／２になるように間接的に制御される。これにより、サンプリングタイミングのシフトは殆ど無視できるようになる。電圧制御発振回路Ａ２と同Ｂ２の特性差を考慮すると、同符号時のサンプリングタイミングのドリフトが生じるが、サンプリングタイミングのシフトが殆ど無視できるため、実施の形態１に示すように識別回路１５のセットアップ時間及びホールド時間を満足しやすい。
【００７６】
ここで、仮にデータ遷移検出回路Ｄ３の出力信号Ｓ５のパルス幅がＴ／２からずれる場合を考察してみる。この現象は、製造工程のばらつきや、データ遷移検出回路Ｄ３内と電圧制御発振回路Ｂ２内の各回路の負荷の違いにより多かれ少なかれ発生しうるものである。しかしその場合でも、そのパルス幅がＴ／４を下回るほどの著しいずれでない限り、上述したように電圧制御発振回路のリセットに必要な時間が短いことに起因し、信号Ｓ５のパルスにより確実にリセットがかかり位相制御がなされる。これにより、再生されたクロック信号及びデータ信号のジッタを低滅することができる。
【００７７】
図５に示す電圧制御発振回路において、リング内のほぼ反対側に位置する２つのＮＡＮＤ回路５３，５４を有し、その両方にＢＧ端子が接続されているが、これに替えて、リング内でほぼ等間隔に位置する３つ以上のＮＡＮＤ回路を有し、それら全てにＢＧ端子が接続される構成でも良い。この構成では、ＢＧ端子の信号が低レベルになってからリング内の全ての端子が確定されリセットされるまでにかかる時間がさらに短くなるため、より幅の狭いパルスがＢＧ端子に入力されても、電圧制御発振回路を確実にリセットし出力クロック信号の位相制御を行うことができるという利点をもつ。一方で、図５に示す電圧制御発振回路の構成は、ＢＧ端子に接続される回路負荷が小さいため、この端子を楽に駆動できるという利点をもつ。
【００７８】
以上説明したように、実施の形態２では、実施の形態１の電圧制御発振回路Ａ，Ｂに替えて電圧制御発振回路Ａ２及びＢ２を、更にデータ遷移検出回路Ｄ２に替えてデータ遷移検出回路Ｄ３を用いている。これにより、電圧制御発振回路Ａ２を確実にリセットできるようになるため、実施の形態２のクロック及びデータ再生回路は、実施の形態１よりもジッタの少ないクロック信号及びデータ信号の再生を行うことができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係るクロック及びデータ再生回路を示すブロック図である。
【図２】本発明の実施の形態１に係る電圧制御発振回路を示すブロック図である。
【図３】本発明の実施の形態１に係るタイミングチャートである。
【図４】本発明の実施の形態１に係るタイミングチャート（電圧制御発振回路Ａの発振周波数が同Ｂに比べて低い場合）である。
【図５】本発明の実施の形態２に係る電圧制御発振回路を示すブロック図である。
【図６】本発明の実施の形態２に係るデータ遷移検出回路を示すブロック図である。
【図７】本発明の実施の形態２を説明するためのタイミングチャートである。
【図８】ＰＯＮシステムの構成図である。
【図９】ＰＯＮシステムでの集線局で受信するデータを示す図である。
【図１０】従来のクロック及びデータ再生回路を示すブロック図である。
【図１１】従来のクロック及びデータ再生回路のタイミングチャート（遅延回路６１の遅延量がＴ／２より大きい場合）である。
【図１２】従来のクロック及びデータ再生回路のタイミングチャート（遅延回路６１の遅延量がＴ／２より大きく、かつ電圧制御発振回路Ａの発振周波数が同Ｂに比べて低い場合）である。
【図１３】従来のクロック及びデータ再生回路のタイミングチャート（遅延回路６１の遅延量がＴ／２より小さく、かつ電圧制御発振回路Ａの発振周波数が同Ｂに比べて高い場合）である。
【符号の説明】
【００８０】
１１，２１，５１，５２，６１，６２  電圧制御遅延回路
１２，２２，５３，５４，６３，６４  ＮＡＮＤ回路
１３  ＥＸＯＲ回路
１５  識別回路
１６  位相比較回路
１７  低域通過フィルタ
１４，２３，５５，５６，６５  反転回路
６１  遅延回路
Ａ，Ｂ，Ａ２，Ｂ２  電圧制御発振回路
Ｄ，Ｄ２，Ｄ３  データ遷移検出回路
Ｆ  周波数制御回路
【図１】
2006211143.tif 000003
【図２】
2006211143.tif 000004
【図３】
2006211143.tif 000005
【図４】
2006211143.tif 000006
【図５】
2006211143.tif 000007
【図６】
2006211143.tif 000008
【図７】
2006211143.tif 000009
【図８】
2006211143.tif 000010
【図９】
2006211143.tif 000011
【図１０】
2006211143.tif 000012
【図１１】
2006211143.tif 000013
【図１２】
2006211143.tif 000014
【図１３】
2006211143.tif 000015