(57)【要約】【課題】  スケジューリングの簡易化のため、イーサパケットを固定長のパケットに分割を行う。【解決手段】  イーサネット通信装置における、アドレス学習テーブルに帯域制御用のフィールド（送信時刻フィールド）とスケジューリング回路を付加して構成することにより、従来技術より容易に帯域保証を行うイーサネットスイッチを構成することを可能とし、アドレス学習テーブルに使用される連想メモリは複数選択回路とともに構成でき、回路構成が増大しない。【選択図】        図１
2006211348.tif 000002
【特許請求の範囲】
【請求項１】
通信の品質保証を行うイーサネット交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻を優先レベル毎に演算するスケジューリング回路と、前記スケジューリング回路から与えられた現在時刻を連想メモリの検索データとし、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を被検索データとして保持し、前記検索データと前記被検索データの一致を比較する比較手段、および前記比較手段によって一致した全てのワードにおいて一致情報を並列出力する手段を備えた連想メモリと、前記一致情報の並列出力データを複数選択分離回路に入力し、前記複数選択分離回路は、優先制御回路によって制御されるワード毎の優先制御フラグを使用して、複数選択分離を行うことにより、通信の制御を行うことを特徴とする帯域制御装置。
【請求項２】
通信の品質保証を行うイーサネット交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻を優先レベル毎に演算するスケジューリング回路と、前記スケジューリング回路から与えられた現在時刻を連想メモリの検索データとし、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつＭＡＣアドレス毎に優先レベルを割り当てる為の優先度データと前記スケジューリング回路によって演算された理想送出時刻を被検索データとして保持し、前記検索データと前記被検索データの一致を比較する比較手段、および前記比較手段によって一致した全てのワードにおいて一致情報と前記優先度データを並列出力する手段を備えた連想メモリと、前記優先度データの並列出力データを複数選択分離回路に入力し、前記複数選択分離回路は同一優先度毎に優先制御を行うと同時に、優先制御回路によって制御されるワード毎の優先制御フラグを使用して、複数選択分離を行うことにより、通信の制御を行うことを特徴とする帯域制御装置。
【請求項３】
前記優先度データの並列出力データを複数選択分離回路に入力し、前記複数選択分離回路は前記優先度データと優先制御回路によって制御されるワード毎の優先制御フラグを使用して、同一優先度毎に時分割で優先制御を行うことにより優先度毎の優先制御による複数選択分離を行うことを特徴とする請求項２記載の帯域制御装置。
【請求項４】
通信の品質保証を行うイーサネット交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻を優先レベル毎に演算するスケジューリング回路と、前記スケジューリング回路から与えられた現在時刻を連想メモリの検索データとし、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を被検索データとして保持し、前記検索データと前記被検索データの一致を比較する比較手段、および前記比較手段によって一致した全てのワードにおいて一致情報を並列出力する手段を備えた連想メモリと、前記並列出力データを時分割多重して外部へ出力する手段を備えており、
前記並列出力データを外部ＲＡＭに保持し、かつワード毎の優先制御回路で制御される優先制御フラグも外部ＲＡＭに保持しておき、前記ＲＡＭから各ワードの一致情報と前記優先制御フラグを順次読み出して、複数選択分離を行う優先制御回路とにより、通信の制御を行うことを特徴とする帯域制御装置。
【請求項５】
通信の品質保証を行うイーサネット交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻を優先レベル毎に演算するスケジューリング回路と、前記スケジューリング回路から与えられた現在時刻を連想メモリの検索データとし、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を被検索データとして保持し、前記検索データと前記被検索データの一致を比較する比較手段、および前記比較手段によって一致した全てのワードにおいて一致情報を並列出力する手段を備えた連想メモリと、前記並列出力データを時分割多重して外部へ出力する手段を備えており、
前記並列出力データを外部ＲＡＭに保持し、かつワード毎の優先度データとワード毎の優先制御回路で制御される優先制御フラグも外部ＲＡＭに保持しておき、前記ＲＡＭから各ワードの前記一致情報と前記優先度データと前記優先制御フラグを順次読み出して優先度毎に優先制御を行う優先制御回路とにより、通信の制御を行うことを特徴とする帯域制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイーサネット（登録商標）交換装置の帯域制御部の実現手段におけるものであり、前記帯域制御部はアドレステーブルとして使用されている連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）を利用して機能を実現し、前記連想メモリは、アドレスの検索に使用されると共に、帯域制御にも利用することにより、低コストな装置を構成可能となる。また、該連想メモリは、検索動作によって選択された複数個のワードの中から順次１つのワードを分離する複数選択分離動作において、ワード毎に複数選択分離時の優先度を自由に設定でき、かつ優先制御によるワード選択を行う連想メモリ装置であって、該優先制御を用いて複数選択分離する際に検索動作を繰り返し行うことなく１ワードを高速に選択することにより、高速な帯域制御回路を実現できる。
【背景技術】
【０００２】
複数の端末が接続されたイーサネット（登録商標）交換装置において、複数のコネクション（チャネル）が一定帯域を共有する場合、一般的にパケットの帯域制御（スケジューリング）によって各チャネルの公平性の実現や通信の品質保証が行われている。
【０００３】
従来の帯域制御回路は、イーサネット（登録商標）の通信では可変長のパケットを使用する為、パケット長をパラメータとした複雑なアルゴリズムを用いている。
【０００４】
また、データをメモリのアドレスとして使用できる連想メモリを活用した帯域制御装置によるスケジューリング方式では、複数のユーザーパケットを同時刻に送出することがないように、送出時刻の再計算を繰り返し行う等の複雑なアルゴリズムを用いている。
【０００５】
下記に従来の連想メモリ装置について述べる。
【０００６】
連想メモリ装置では、検索動作によって複数のワードが選択される場合がある。複数のワードが選択された場合、選択されたワードのデータあるいは該選択ワードのアドレスを外部に出力する為には、選択された複数個のワードの中から順次１つのワードを分離する複数選択分離動作を行う。この複数選択分離動作の実現方法としては、複数選択分離回路と呼ばれる専用の論理回路を用いるハード的な方法と、検索対象のビット位置を指定するマスクデータと検索のキーデータを変更しながら複数回の検索動作を繰返すソフト的な方法の２種類に大別でき、それぞれ各種の構成、方法が知られている。
【０００７】
ハード的な方法では複数選択分離回路において、通常、所定の優先順位に基づいたプライオリティ回路が使用される。この場合、複数選択分離時にＷＲＲ（重み付け回転優先制御）等の複雑な優先制御は行えず、固定的な優先順序でワードの選択が行われる。
【０００８】
ソフト的な複数選択分離動作の実現法としては、複数回の検索動作を行うことでこれを実現する方法が知られている。この方法では、検索動作によって選択されたワードが１つあるか否かを示すシングルヒットフラグ（ＳＨ）と検索動作によって選択されたワードが複数あるか否かを示すマルチヒットフラグ（ＭＨ）を出力できる連想メモリ装置を前提としており、当初の検索で検索対象外であったデータ内容の大小順に読み出すことができる。なお、ＳＨは選択されたワードがあるか否かを示す信号とＭＨとから容易に生成することができる。連想メモリ装置外部では、ＳＨとＭＨを見ながら検索対象とするビット位置とキーデータを順次変更して繰返し検索動作を行って複数選択分離動作を実現する。このようなソフトウェアによる方法では、分離すべきデータ内容によっては、多くの検索動作回数を必要とする。
【特許文献１】２０００−２２４１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の帯域制御回路は、イーサネット（登録商標）の通信では可変長のパケットを使用する為、パケット長をパラメータとした複雑なスケジューリング回路が必要となり、また、従来の連想メモリを用いたスケジューリング方式では、複数のユーザーパケットを同時刻に送出することがないように、送出時刻の再計算を繰り返し行う等の複雑なアルゴリズムを用いるしかなかった。
【００１０】
その為、高速の帯域制御が行えないとか、サポートユーザー数（チャネル数）を多くする事ができないという問題があった。
【００１１】
また、連想メモリ部の構成において、ソフト的な従来技術での連想メモリにおける複数選択分離法では、繰り返し検索処理を行う必要があり、チャネルの決定を行う時の動作速度が遅いという問題があった。
【００１２】
ハード的な従来技術によって高速の複数選択分離動作を行う場合には、固定的な優先順序によってチャネルの決定を行うしかないという問題があった。
【００１３】
イーサネット（登録商標）交換装置では、連想メモリ等を用いたアドレス管理テーブルが必ず用意されており、さらに帯域制御において連想メモリを用いる場合には、アドレス管理テーブルとＭＡＣアドレス等の情報が重複してしまうという問題があった。
【００１４】
上述の問題点に着目してなされた本発明に係る帯域制御装置の目的を以下に示す。
【００１５】
イーサネット（登録商標）パケットを固定長に分割して管理することにより、固定周期でパケットの送出を管理できる為、スケジューリング回路が単純なアルゴリズムで構成できる。
【００１６】
アルゴリズムが単純になる為、高速動作、サポートコネクションを多く実装でき、また、複数選択分離部は、時分割で動作させればよい為、ハードが大規模になることなく実現できる。
【００１７】
連想メモリ部から一致情報を並列に出力することにより、複数選択分離回路をハードウェアで実現でき、高速処理を行うことができる。
【００１８】
優先制御回路内のチャネル毎の優先フラグを動的に設定することで、帯域制御の優先順序（パケット送信順序）も動的に可変できる。
【００１９】
アドレス管理テーブルと共に帯域制御用の情報を同一メモリに格納することにより、低コストで装置を構成できる。
【課題を解決するための手段】
【００２０】
半導体技術の進歩により、大規模なシステムをＬＳＩのワンチップ上に実現できるようになってきており、その為、連想メモリ装置もＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）コア等として提供することが可能になってきている。よって、ＬＳＩ内部で使用することを前提に入れて本発明の手段を下記に示す。
【００２１】
（手段１）
イーサネット（登録商標）交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻をチャネル毎に演算する単純なスケジューリング回路（チャネル間で同一時刻になってもよい）と、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を、被検索用データ（パケット送出時刻）として保持し、検索データ（現在時刻）とパケット送出時刻の一致を比較する比較手段、および比較手段によって一致した全てのワードにおいて、一致情報を並列に出力する手段を備え、また、外部の複数選択分離部において、優先制御フラグをワード毎に保持しおき、前記一致情報と前記優先制御フラグを利用してワード（送信チャネル）の決定を行う。
【００２２】
（手段２）
イーサネット（登録商標）交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻をチャネル毎に演算する単純なスケジューリング回路（チャネル間で同一時刻になってもよい）と、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を、被検索用データ（パケット送出時刻）として保持し、検索データ（現在時刻）とパケット送出時刻の一致を比較する比較手段、および比較手段によって一致した全てのワードにおいて、一致情報と優先度データを並列に出力する手段を備え、また、外部の複数選択分離部において、優先制御フラグをワード毎に保持しおき、前記一致情報と前記優先制御フラグを利用してワード（送信チャネル）の決定を行う。
【００２３】
（手段３）
イーサネット（登録商標）交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻をチャネル毎に演算する単純なスケジューリング回路（チャネル間で同一時刻になってもよい）と、連想メモリの各ワードはアドレステーブルとしてＭＡＣアドレスと宛先ポート番号を保持し、かつ前記スケジューリング回路によって演算された理想送出時刻を、被検索用データ（パケット送出時刻）として保持し、検索データ（現在時刻）とパケット送出時刻の一致を比較する比較手段、および比較手段によって一致した全てのワードにおいて、一致情報と優先度データを並列に出力する手段を備え、また、外部の複数選択分離回路は優先度データと優先制御回路によって制御されるワード毎の優先制御フラグを使用して、同一優先度毎に時分割で優先制御を行うことにより優先度毎の優先制御によるワード（送信チャネル）の決定を行う。
【００２４】
より大きな連想メモリ装置を用いた帯域制御回路を実現する手段を下記に示す。
【００２５】
（手段４）
イーサネット（登録商標）交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻をチャネル毎に演算する単純なスケジューリング回路（チャネル間で同一時刻になってもよい）と、各ワードは被検索用データ（パケット送出時刻）を保持し、検索データ（現在時刻）とパケット送出時刻の一致を比較し、一致した全てのワードの一致情報を並列出力し、その並列出力データを時分割多重して外部へ出力する手段を備え、その一致情報の時分割多重出力をＲＡＭに保持すると共に、前記ＲＡＭにワード毎の優先制御フラグを保持し、前記ＲＡＭから各ワードの一致情報と前記優先制御フラグを順次読み出して優先制御を行うことで、ワード（送信チャネル）の決定を行う。
【００２６】
（手段５）
イーサネット（登録商標）交換装置において、パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置と、理想のパケット送出時刻をチャネル毎に演算する単純なスケジューリング回路（チャネル間で同一時刻になってもよい）と、各ワードは被検索用データ（パケット送出時刻）を保持し、検索データ（現在時刻）とパケット送出時刻の一致を比較し、一致した全てのワードの一致情報を並列出力し、その並列出力データを時分割多重して外部へ出力する手段を備え、その一致情報の時分割多重出力をＲＡＭに保持すると共に、前記ＲＡＭにワード毎の優先制御フラグと優先度データを保持し、前記ＲＡＭから各ワードの一致情報と前記優先制御フラグと前記優先度データを順次読み出して優先制御を行うことで、ワード（送信チャネル）の決定を行う。
【発明の効果】
【００２７】
イーサネット（登録商標）パケットを固定長に分割して管理することにより、固定周期でパケットの送出を管理できる為、スケジューリング回路が単純なアルゴリズムで構成できる。
【００２８】
アルゴリズムが単純になる為、高速動作、サポートコネクションを多く実装でき、また、複数選択分離部は、時分割で動作させればよい為、ハードが大規模になることなく実現できる。
【００２９】
連想メモリ部から一致情報を並列に出力することにより、複数選択分離回路をハードウェアで実現でき、高速処理を行うことができる。
【００３０】
優先制御回路内のチャネル毎の優先フラグを動的に設定することで、帯域制御の優先順序（パケット送信順序）も動的に可変できる。
【００３１】
アドレス管理テーブルと共に帯域制御用の情報を同一メモリに格納することにより、低コストで装置を構成できる。
【発明を実施するための最良の形態】
【００３２】
以下に、図面を参照しながら、本発明の実施例について説明する。
【００３３】
図１は本発明の第１の実施例であり、請求項１に対応し、スケジューリング回路とアドレステーブル情報を含む連想メモリと複数選択分離回路と優先制御回路による構成例を示している。
【００３４】
図２は本発明の第２の実施例であり、請求項２、請求項３に対応し、スケジューリング回路とアドレステーブル情報を含む連想メモリと優先制御による複数選択分離回路を実現する為の構成例を示している。
【００３５】
図３、図４は本発明の第３の実施例であり、請求項４と請求項５に対応し、スケジューリング回路と、より大規模な連想メモリ装置と優先制御による複数選択分離回路を実現する為の構成例を示している。
【実施例１】
【００３６】
最初に図１による第１の実施例を下記に説明する。入力されたイーサネット（登録商標）パケットは、固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置にバッファリングする。
【００３７】
１００は連想メモリデータアレイであり、各ワードにはＭＡＣアドレスとパケット送出時刻（被検索データ）が格納され、出力用データとしてポート番号も格納している。但し、出力データをＨＩＴアドレスのみとし、ポート番号を別メモリに格納することも良く行われるが説明を簡単にする為、連想メモリに出力用データを格納するものとする。また、アドレス管理テーブルとしても使用し、イーサネット（登録商標）パケットの入力時に本連想メモリの検索を行い、アドレスの学習動作等が行われる。このアドレス学習動作等は、帯域制御動作との間で調停が行われ、アクセスの優先度は低くなる。１０１は比較回路であり、各ワードのパケット送出時刻（被検索データ）と現在時刻（検索データ）をパケット周期で比較し一致を検出する。１０２は複数選択分離回路であり、チャネル（ワード）毎に優先制御フラグを保持し、比較結果が複数選択（マルチヒット）の場合に、該優先制御フラグが有効となっているチャネルに関してのみ分離を行い、ワードアドレス等の選択チャネル（ワード）情報を出力する。
【００３８】
１０３は各チャネル（ワード）に格納されているパケット送出時刻の出力線であり、チャネル毎のパケット送出時刻を比較回路に入力する。１０４は比較回路によって一致したチャネルを外部に通知する一致情報出力線であり、通常、外部回路の複数選択分離回路に接続される。１０５は優先制御回路であり、チャネル毎の優先度を保持し、チャネル毎の優先度に応じて、複数選択分離回路内の優先制御フラグをコントロールする。
【００３９】
１０６は連想メモリ部であり、連想メモリ装置の主要部であってＩＰとして提供されることにより、用途に応じて柔軟性の高いシステムを外部回路により実現させることができる。
【００４０】
１０７はスケジューリング回路であり、パケット通信装置において、理想のパケット送出時刻をチャネル毎に演算（チャネル間で送出時刻が同一時刻になってもよい）し、現在時刻の計測も行う。
【００４１】
次に動作を説明する。パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置から、バッファリングしているデータの情報である、パケット蓄積量、ＭＡＣアドレス、優先レベル等をキューイング情報としてスケジューリング回路に送出する。
【００４２】
スケジューリング回路１０７はチャネル毎に理想のパケット送出時刻を演算する回路であり、キューイング情報とパケット出力情報を用いて帯域制御の演算を行い、チャネル（ワード）に対応する連想メモリデータアレイ１００内の被検索データにパケット送出時刻を格納する。比較回路１０１によって、各チャネルのパケット送出時刻（被検索データ）とスケジューリング回路１０７から送られる現在時刻（検索データ）の検索（比較）をパケット周期毎（時刻毎）に行い、一致しているチャネルに関してのみ、一致情報を一致情報出力線１０４に出力する。該一致情報を複数選択分離回路１０２において優先制御フラグが有効になっているチャネルに関してのみ複数選択分離することにより、１つのチャネルに分離して選択チャネル情報を出力し、該当チャネルのパケットの送出を指示する（複数選択分離回路は回転優先制御が基本動作となり、固定優先制御回路と、その優先順をマスクによって可変する回路を組み合わせることで実現され、通常、マスク有り、マスク無しの２回の検索動作で制御される）。
【００４３】
該選択チャネル情報は優先制御回路１０５に入力され、チャネル毎に選択回数等を計測し、該選択回数と内部に保持されているチャネル毎の優先度によって、該優先制御フラグの有効／非有効にする頻度をコントロールする。
【００４４】
また、該選択チャネル情報はスケジューリング回路１０７に入力され、チャネル毎に設定されたレート情報等によって、該チャネルの次回に送出すべき時刻を演算し、連想メモリデータアレイ１００内の被検索データに該チャネルのパケット送出時刻を保持する。（スケジューリングアルゴリズムは通常リーキーバケットアルゴリズムやジャンピングウィンドウ等によって実現されることが良く知られている）
該選択チャネル情報は、パケットキューイング装置に送出され、この情報をトリガとしてパケットの送出を行う。このことにより、パケットの送信帯域を制御を行っている。
【実施例２】
【００４５】
図２による第２の実施例を下記に説明する。
【００４６】
２００は連想メモリデータアレイであり、各チャネル（ワード）には被検索データ（パケット送出時刻）が格納されている。２０１は比較回路であり、各チャネルの被検索データ（パケット送出時刻）と検索データ（現在時刻）の検索（比較）をパケット周期で行い一致を検出する。２０２は複数選択分離回路であり、比較結果が複数選択の場合にチャネルの分離を行い、選択チャネル情報を出力する。
【００４７】
２０３は各チャネルに格納されているパケット送出時刻と優先度データであり、比較回路に入力する。２０４は比較回路によって一致したチャネルについてのみ優先度データを外部に出力する優先度データ出力線であり、通常、外部回路の複数選択分離回路に接続される。２０５は優先制御回路であり、チャネル毎の優先度を保持し、チャネル毎の優先度に応じて、複数選択分離回路内の優先制御フラグを動的にコントロールする。
【００４８】
２０６は連想メモリ部であり、連想メモリ装置の主要部である。
【００４９】
２０７はスケジューリング回路であり、パケット通信装置において、理想のパケット送出時刻をチャネル毎に演算（チャネル間で送出時刻が同一時刻になってもよい）し、現在時刻の計測も行う。
【００５０】
次に動作を説明する。パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置から、バッファリングしているデータの情報である、パケット蓄積量、ＭＡＣアドレス、優先レベル等をキューイング情報としてスケジューリング回路に送出する。
【００５１】
スケジューリング回路２０７はチャネル毎に理想のパケット送出時刻を演算する回路であり、キューイング情報とパケット出力情報を用いて帯域制御の演算を行い、チャネル（ワード）に対応する連想メモリデータアレイ２００内の被検索データにパケット送出時刻を格納する。連想メモリデータアレイ２００の各ワードには該パケット送出時刻（被検索データ）と複数選択時の優先度を示す優先度データ等が格納されている。比較回路２０１によって、各チャネルのパケット送出時刻とスケジューリング回路２０７から送られる現在時刻（検索データ）の検索（比較）をパケット周期毎（時刻毎）に行い、一致しているチャネルに関してのみ、該チャネルに格納されている優先度データを優先度データ出力線２０４に出力する。該優先度データを複数選択分離回路２０２に入力し、該優先度データ毎に優先制御フラグが有効になっているチャネルに関してのみ複数選択分離することにより、１つのチャネルに分離して選択チャネル情報を出力する。該選択チャネル情報は優先制御回路２０５に入力され、該優先制御フラグの有効／非有効を動的にコントロールすることでさらに複雑な優先制御を行う。
【００５２】
さらに、ハード量を低減させる為に、優先度データ出力と複数選択分離回路を優先度毎に時分割処理で行うことも可能である。
【００５３】
＜補足：優先度データに関して＞
優先フラグのみで制御するには負荷が大きすぎる場合、優先度データで一部の制御を処理し、負荷分散するように制御を行うことで、高速な帯域制御を行うことを可能とする。
【００５４】
具体的には、優先度データは、コネクション設定時に決定されるリアルタイム系通信やベストエフォート通信等の固定的な優先制御に使用され、優先フラグはＷＲＲ（重み付け回転優先制御）等の通信パケットのトラフィック状況に対応して動的に優先制御を行う時に使用することを想定している。
【００５５】
実施例４も同様である。
【実施例３】
【００５６】
次に図３、図４による第３の実施例を説明する。
【００５７】
図３は帯域制御用連想メモリ部であり、ＩＰとして提供されることにより、用途に応じて柔軟性の高い帯域管理システムを実現させることができる。３００は連想メモリデータアレイであり、各チャネル（ワード）にはパケット送出時刻（被検索データ）が格納されている。３０１は比較回路であり、各ワードのパケット送出時刻（被検索データ）と現在時刻（検索データ）を比較回路で一致を検出する。３０２は時分割多重回路であり、比較回路から一致情報出力線を入力し、時分割多重して時分割多重一致情報として外部に出力する。４００はＲＡＭ部であり、調停回路とＲＡＭから構成され、調停回路を介することにより、時分割多重一致情報と外部より任意に設定できる優先制御フラグが保持される。４０１は複数選択分離回路であり、ＲＡＭから一致情報と優先制御フラグを読み出してチャネル）の分離を行う。
【００５８】
３０３は各チャネル（ワード）データの出力線であり、パケット送出時刻（被検索データ）が比較回路に入力される。３０４は一致情報出力線であり、比較回路によって一致したか一致していないかを示す一致情報をチャネル毎に並列に出力する。
【００５９】
３０５はスケジューリング回路であり、パケット通信装置において、理想のパケット送出時刻をチャネル毎に演算（チャネル間で送出時刻が同一時刻になってもよい）し、現在時刻（検索データ）の計測も行う。
【００６０】
次に動作を説明する。パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置から、バッファリングしているデータの情報である、パケット蓄積量、ＭＡＣアドレス、優先レベル等をキューイング情報としてスケジューリング回路に送出する。
【００６１】
スケジューリング回路３０５はチャネル毎に理想のパケット送出時刻を演算する回路であり、キューイング情報とパケット出力情報を用いて帯域制御の演算を行い、チャネル（ワード）に対応する連想メモリデータアレイ３００内の被検索データにパケット送出時刻を格納する。連想メモリデータアレイ３００内の各チャネルのパケット送出時刻（被検索データ）と現在時刻（検索データ）をパケット周期毎に比較して一致を検出し、一致を検出したチャネルであることを示す一致情報を、すべてのチャネルについて一致情報出力線３０４に並列に出力する。この時、大規模な連想メモリを実現する場合、すべての一致情報を外部に出力する事はハード量からみて現実的でない為、ワイアードＯＲ論理等を用いた時分割多重回路３０２により、時分割多重一致情報として外部へ出力する。該時分割多重一致情報は、ＲＡＭ部４００に格納され、該ＲＡＭは該一致情報と連想メモリデータアレイの各チャネルに対応した優先制御フラグが格納されている。このことにより複数選択分離回路４０１が該ＲＡＭから一致情報と優先制御フラグを読み出し、該情報を用いて優先制御を行うことにより選択チャネルを決定する。
【００６２】
この時、該複数選択分離動作は該ＲＡＭの読み出し毎に時分割で処理することになる。そして、決定した選択チャネル情報を外部回路に出力することでパケット送出の指示を行う。また、該ＲＡＭは外部から自由に書き込みが行える。
【実施例４】
【００６３】
次に図３、図５による第４の実施例を説明する。
【００６４】
図３は帯域制御用連想メモリ部であり、ＩＰとして提供されることにより、用途に応じて柔軟性の高い帯域管理システムを実現させることができる。３００は連想メモリデータアレイであり、各ワードにはＭＡＣアドレスや出力ポート番号やパケット送出時刻（被検索データ）やマスクデータ等が格納されている。３０１は比較回路であり、各チャネル（ワード）のパケット送出時刻（被検索データ）と現在時刻（検索データ）を比較回路で一致を検出する。３０２は時分割多重回路であり、比較回路から一致情報出力線を入力し、時分割多重して時分割多重一致情報として外部に出力する。５００はＲＡＭ部であり、調停回路とＲＡＭから構成され、調停回路を介することにより、時分割多重一致情報と外部より任意に設定できる優先度データと優先制御フラグが保持される。５０１は複数選択分離回路であり、ＲＡＭから一致情報と優先度データと優先制御フラグを読み出してチャネルの複数選択分離を行う。
【００６５】
３０３は各チャネル（ワード）データの出力線であり、パケット送出時刻（被検索データ）が比較回路に入力される。３０４は一致情報出力線であり、比較回路によって一致したか一致していないかを示す一致情報をチャネル毎に並列に出力する。
【００６６】
３０５はスケジューリング回路であり、パケット通信装置において、理想のパケット送出時刻をチャネル毎に演算（チャネル間で送出時刻が同一時刻になってもよい）し、現在時刻の計測も行う。
【００６７】
次に動作を説明する。パケットを固定長に分割して管理し、かつＭＡＣアドレス毎や優先レベル毎に管理されるパケットキューイング装置から、バッファリングしているデータの情報である、パケット蓄積量、ＭＡＣアドレス、優先レベル等をキューイング情報としてスケジューリング回路に送出する。
【００６８】
スケジューリング回路３０５はチャネル毎に理想のパケット送出時刻を演算する回路であり、キューイング情報とパケット出力情報を用いて帯域制御の演算を行い、チャネル（ワード）に対応する連想メモリデータアレイ３００内の被検索データにパケット送出時刻を格納する。
【００６９】
連想メモリデータアレイ３００内の各チャネルのパケット送出時刻（被検索データ）と現在時刻（検索データ）をパケット周期毎に比較して一致を検出し、一致を検出したチャネルであることを示す一致情報を、すべてのチャネルについて一致情報出力線３０４に並列に出力する。この時、大規模な連想メモリを実現する場合、すべての一致情報を外部に出力する事はハード量からみて現実的でない為、ワイアードＯＲ論理等を用いた時分割多重回路３０２により、時分割多重一致情報として外部へ出力する。該時分割多重一致情報は、ＲＡＭ部５００に格納され、該ＲＡＭは該一致情報と連想メモリデータアレイの各チャネルに対応した優先度データと優先制御フラグが格納されている。このことにより複数選択分離回路５０１が該ＲＡＭから一致情報と優先度データと優先制御フラグを読み出し、該情報を優先度データに応じて複数選択分離を行うことにより選択チャネルを決定する。この時、該複数選択分離動作は該ＲＡＭの読み出し毎に時分割で処理することになる。
【００７０】
そして、決定した選択チャネル情報を外部回路に出力することでパケット送出の指示を行う。また、該ＲＡＭは外部から調停回路を通してリード・ライトを行う。
【図面の簡単な説明】
【００７１】
【図１】実施例１の帯域制御装置の内部構成を示す図である。
【図２】実施例２の帯域制御装置の内部構成を示す図である。
【図３】実施例３、４の帯域制御用連想メモリ部の内部構成を示す図である。
【図４】図３の帯域制御用連想メモリ部と組み合わせて実施例３を実現する帯域制御装置（部分）の内部構成を示す図である。
【図５】図３の帯域制御用連想メモリ部と組み合わせて実施例４を実現する帯域制御装置（部分）の内部構成を示す図である。
【符号の説明】
【００７２】
１００  連想メモリデータアレイ
１０１  比較回路
１０２  複数選択分離回路（優先制御フラグ含む）
１０３  被検索データ（パケット送出時刻）出力線
１０４  一致情報出力線
１０５  優先制御回路部
１０６  連想メモリ部
１０７  スケジューリング回路
２００  連想メモリデータアレイ
２０１  比較回路
２０２  複数選択分離回路（優先制御フラグ含む）
２０３  被検索データ（パケット送出時刻）＆優先度データ出力線
２０４  優先度データ出力線
２０５  優先制御回路部
２０６  連想メモリ部
２０７  スケジューリング回路
３００  連想メモリデータアレイ
３０１  比較回路
３０２  時分割多重回路
３０３  被検索データ（パケット送出時刻）
３０４  一致情報出力線
３０５  スケジューリング回路
４００  ＲＡＭ部（一致情報＆優先フラグ）
４０１  複数選択分離回路
４０２  優先制御回路部
５００  ＲＡＭ部（一致情報＆優先フラグ＆優先度データ）
５０１  複数選択分離回路
５０２  優先制御回路部＆優先度データ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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