(57)【要約】  【課題】シリコン基板におけるアルファ粒子または宇宙線のシリコン・ウェルへの衝突を示すシリコン・ウェル電圧または電流を検出する検出回路および方法を提供する。【解決手段】本発明の検出回路の有効な応用例に、ＳＲＡＭに用いられる冗長修復ラッチへの利用がある。冗長修復ラッチは、通常、誤ったラッチデータを登録するために、電源投入時にいったん書き込みが行なわれ、通常、再度書き込みが行なわれることはない。これらラッチのいずれかの状態が、ＳＥＲ（ソフトエラーレート：アルファ粒子または宇宙線の衝突等）事象により変化した場合、ＳＲＡＭの冗長ラッチの修復データが、不正確にマッピングされる。この検出回路および方法では、これらラッチにＳＥＲ事象が発生していないか監視し、発生している場合は、冗長修復ラッチに修復データのリロードをおこなう。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体回路が形成されたシリコン基板に衝突するアルファ粒子または宇宙線を検出する検出回路であって、
前記シリコン基板がアルファ粒子または宇宙線の衝突を受けたときに、検出可能なデジタル信号を出力するために、前記シリコン基板に接続されたセンス回路と、
前記半導体回路の非稼動期間を特定するタイミング信号を生成可能な生成回路を備え、
前記センス回路は、前記半導体回路が非稼動状態のときに限りタイミング信号によって起動され、前記半導体回路の通常の切換動作中に流れる基板電流による誤ったトリガを回避する検出回路。
【請求項２】
前記シリコン基板に形成された前記半導体回路のクロック動作および操作に用いられるクロック信号により、前記タイミング信号が生成されることを特徴とする請求項１に記載の検出回路。
【請求項３】
ＳＲＡＭの冗長修復ラッチを起動するために接続された請求項１に記載の検出回路であって、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出したときに、前記冗長修復ラッチに修復データのリロードをおこなう検出回路。
【請求項４】
第１および第２のシリコン・ウェルに形成された回路が非稼動状態のときに、前記第１および第２のシリコン・ウェルの浮動電圧を差動的に検出することによって、前記第１シリコン・ウェルまたは前記第２シリコン・ウェルへのアルファ粒子または宇宙線の衝突を検出する検出回路であって、
ラッチ回路を含み、前記第１および第２ウェルの各々に接続されている単一のセンスアンプと、
前記第１および第２シリコン・ウェルに画定された前記回路の通常の動作期間に先立ち、早期タイミング信号を生成可能な生成回路であって、前記早期タイミング信号により、前記センスアンプを作動するとともに、前記センスアンプを前記第１および第２シリコン・ウェルから切断し、その時点における前記センスアンプの前記第１および第２シリコン・ウェルの浮動電圧を捕捉し、前記センスアンプ内の差動検出回路により、前記第１および第２シリコン・ウェルの捕捉した浮動電圧間の電圧格差を増幅および調整する生成回路と、
を有する、検出回路。
【請求項５】
ＳＲＡＭの冗長修復ラッチを起動するために接続された請求項４に記載の検出回路であって、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出した場合、前記冗長修復ラッチに修復データのリロードをおこなう検出回路。
【請求項６】
第１および第２のシリコン・ウェルに形成された回路が非稼動状態のときに、前記第１および第２のシリコン・ウェルの浮動電圧を差動的に検出することにより、前記第１シリコン・ウェルまたは前記第２シリコン・ウェルへのアルファ粒子または宇宙線の衝突を検出する検出回路であって、
各々ラッチ回路を含み、前記第１および第２シリコン・ウェルの各々に接続された第１および第２センスアンプと、
前記第１および第２シリコン・ウェルに画定された前記回路の通常の動作期間に先立ち、早期タイミング信号を生成可能な生成回路であって、前記早期タイミング信号により、前記第１および第２センスアンプを作動するとともに、前記第１および第２センスアンプを前記第１および第２シリコン・ウェルから切断し、その時点における前記第１および第２センスアンプの各々の前記第１および第２シリコン・ウェルの浮動電圧を捕捉し、各センスアンプ内の差動検出回路により、前記第１および第２シリコン・ウェルの捕捉した浮動電圧間の電圧格差を増幅および調整する生成回路と、
を有する、検出回路。
【請求項７】
請求項６に記載の検出回路であって、前記第１および第２のセンスアンプが内蔵非対称形であり、これにより前記第１および第２センスアンプに優先的な１組のラッチを設けることができ、前記第１および第２ウェルからの入力浮動電圧が等しい場合、その非対称性によって第１の特定出力状態となり、前記第１ウェルが衝突を受けた結果、前記第１ウェルの浮動電圧が前記第２ウェルよりもわずかに高くなると、前記第１および第２のセンスアンプにより、前記第１ウェルへの衝突を示す第２の特定出力状態となり、さらに、前記第２ウェルが衝突を受けた結果、前記第２ウェルの浮動電圧が前記第１ウェルよりもわずかに高くなると、前記第１および第２のセンスアンプにより、前記第２ウェルへの衝突を示す第３の特定出力状態になる検出回路。
【請求項８】
ＳＲＡＭの冗長修復ラッチを起動するために接続された請求項６に記載の検出回路であって、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出した場合、前記冗長修復ラッチに修復データのリロードをおこなう検出回路。
【請求項９】
連続した期間を通じて、シリコン基板上の単一のシリコン・ウェルのバックグラウンド電圧レベルを監視することにより、前記シリコン・ウェルへのアルファ粒子または宇宙線の衝突の発生を監視する検出回路であって、
第１サンプリング期間中の前記シリコン・ウェルの電圧Ｖｗｅｌｌと、第２サンプリング期間中の前記シリコン・ウェルの電圧Ｖｗｅｌｌとを比較することにより、衝突の発生を示すシリコン・ウェル電圧の偏差を検出し、Ｖｗｅｌｌノード電圧のバックグラウンド電圧レベルの相関二重サンプリングを行ないながら、ベース・リーク電流の解除および前記シリコン・ウェル電圧Ｖｗｅｌｌのノイズ電流の注入を行なえる検出回路。
【請求項１０】
請求項９に記載の検出回路であって、
前記サンプリングされたウェル・ノード電圧Ｖｗｅｌｌが、Ｖｗｅｌｌおよびアース間に接続されかつ第１クロック信号ＣＫ１によって制御される第１デバイスに入力され、
前記サンプリングされたウェル・ノード電圧Ｖｗｅｌｌは、さらに、第２クロックＣＫ２によって制御される第２デバイスを介して、差動増幅器のプラス入力にも接続され、
前記第２デバイスと前記差動増幅器との接続は、コンデンサと、前記第２クロックＣＫ２によって制御される第４デバイスとを介して、アースに接続され、
第３クロックＣＫ３により制御される第３デバイスは、前記サンプリングされたウェル・ノード電圧Ｖｗｅｌｌと前記コンデンサおよび前記第４デバイス間の接続部との間で、第２デバイスとコンデンサに並列接続され、
基準電圧を発生する基準回路は、前記差動増幅器のマイナス入力に電圧を印加することを特徴とする検出回路。
【請求項１１】
請求項１０に記載の検出回路であって、前記基準電圧は、直列接続された分圧器第５および第６デバイスＮ５およびＮ６を有する基準回路によって出力され、その間に設けられた分圧器出力側から前記基準電圧が出力される検出回路。
【請求項１２】
請求項１０に記載の検出回路であって、
第１のクロック位相中に、前記クロックＣＫ、ＣＫ１、ＣＫ２が、ハイ・レベルとなり、前記第１、第２、および第４のデバイスがオンになることにより、前記Ｖｗｅｌｌノードをグラウンド・レベルにリセットするとともに、前記コンデンサをアースに放電し、
第２のクロック位相中に、前記クロックＣＫ１がロウ・レベルとなり、前記クロックＣＫ２が引き続きハイ・レベルを維持し、前記コンデンサが前記Ｖｗｅｌｌノードの電位まで充電され、前記シリコン・ウェルのバックグラウンド電圧レベルを検知し、
第３のクロック位相中に、前記クロックＣＫ２がロウ・レベル、前記クロックＣＫ３がハイ・レベルとなり、前記コンデンサの両端の電圧が反転し、前記第２クロック位相中に充電された電圧が、前記第３クロック位相中のＶｗｅｌｌノードの電圧から差し引かれ、前記Ｖｗｅｌｌノードに衝突が観測された場合、その注入電荷により、前記第２位相中に前記コンデンサに蓄積されたバックグラウンド電圧を上回る電圧の上昇が発生し、スレショルド電圧を越えた場合、コンパレータがハイ・レベルとなり、衝突を受けたことを示す検出回路。
【請求項１３】
ＳＲＡＭの冗長修復ラッチを起動するために接続された請求項９に記載の検出回路であって、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出したときに、前記冗長修復ラッチに修復データのリロードをおこなう検出回路。
【請求項１４】
半導体回路が形成されたシリコン基板におけるアルファ粒子または宇宙線の衝突を検出する方法であって、
前記シリコン基板がアルファ粒子または宇宙線の衝突を受けたときに、検出可能なデジタル信号を出力するために、検出回路を前記シリコン基板に接続するステップと、
前記半導体回路の非稼動期間を特定するタイミング信号を生成するステップと、
前記半導体回路が非稼動状態のときに限り、前記検出回路をタイミング信号によって起動することにより、前記半導体回路の通常の切換動作中に流れる基板電流による誤ったトリガを回避するステップと、
を有する、検出方法。
【請求項１５】
前記シリコン基板に形成された前記半導体回路のクロック動作および操作に用いられるクロック信号により、前記タイミング信号を生成するステップを含む請求項１４に記載の方法。
【請求項１６】
ＳＲＡＭの冗長修復ラッチ用の請求項１４に記載の方法であって、前記検出回路は、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出したときに、前記冗長修復ラッチに修復データのリロードをおこなうステップを含む方法。
【請求項１７】
第１および第２のシリコン・ウェルに形成された回路が非稼動状態のときに、前記第１および第２のシリコン・ウェルの浮動電圧を差動的に検出することによって、前記第１シリコン・ウェルまたは前記第２シリコン・ウェルへのアルファ粒子または宇宙線の衝突を検出する方法であって、前記方法は、
ラッチ回路を含み、前記第１および第２ウェルの各々に単一のセンスアンプを接続するステップと、
前記第１および第２シリコン・ウェルに画定された前記回路の通常の動作期間に先立ち、早期タイミング信号を生成するステップであって、前記早期タイミング信号により、前記センスアンプを作動するとともに、前記センスアンプを前記第１および第２シリコン・ウェルから切断し、その時点における前記センスアンプの前記第１および第２シリコン・ウェルの浮動電圧を捕捉し、前記センスアンプにより、前記第１および第２シリコン・ウェルの捕捉した浮動電圧間の電圧格差を増幅および調整するステップと、
を有する、方法。
【請求項１８】
ＳＲＡＭの冗長修復ラッチ用の請求項１７に記載の方法であって、前記検出回路が、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出した場合、前記冗長修復ラッチに修復データのリロードをおこなうステップを含む方法。
【請求項１９】
第１および第２のシリコン・ウェルに形成された回路が非稼動状態のときに、前記第１および第２のシリコン・ウェルの浮動電圧を差動的に検出することにより、前記第１シリコン・ウェルまたは前記第２シリコン・ウェルへのアルファ粒子または宇宙線の衝突を検出する方法であって、前記方法は、
各々ラッチ回路を含み、前記第１および第２シリコン・ウェルの各々に第１および第２センスアンプを接続するステップと、
前記第１および第２シリコン・ウェルに画定された前記回路の通常の動作期間に先立ち、早期タイミング信号を生成するステップであって、前記早期タイミング信号により、前記第１および第２センスアンプを作動するとともに、前記第１および第２センスアンプを前記第１および第２シリコン・ウェルから切断し、その時点における前記第１および第２センスアンプの各々の前記第１および第２シリコン・ウェルの浮動電圧を捕捉し、各センスアンプにより、前記第１および第２シリコン・ウェルの捕捉した浮動電圧間の電圧格差を増幅および調整するステップと、
を有する、方法。
【請求項２０】
請求項１９に記載の方法であって、前記第１および第２のセンスアンプを内蔵非対称形に設計するステップを含み、これにより前記第１および第２センスアンプに優先的な１組のラッチが設けられ、前記第１および第２ウェルからの入力浮動電圧が等しい場合、その非対称性によって第１の特定出力状態となり、前記第１ウェルが衝突を受けた結果、前記第１ウェルの浮動電圧が前記第２ウェルよりもわずかに高くなると、前記第１および第２のセンスアンプにより、前記第１ウェルへの衝突を示す第２の特定出力状態となり、さらに、前記第２ウェルが衝突を受けた結果、前記第２ウェルの浮動電圧が前記第１ウェルよりもわずかに高くなると、前記第１および第２のセンスアンプにより、前記第２ウェルへの衝突を示す第３の特定出力状態になる方法。
【請求項２１】
ＳＲＡＭの冗長修復ラッチ用の請求項１９に記載の方法であって、前記検出回路は、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出した場合、前記冗長修復ラッチに修復データのリロードをおこなうステップを含む方法。
【請求項２２】
連続した期間を通じて、シリコン基板上の単一のシリコン・ウェルのバックグラウンド電圧レベルを監視することにより、前記シリコン・ウェルへのアルファ粒子または宇宙線の衝突の発生を監視する方法であって、第１サンプリング期間中の前記シリコン・ウェルの電圧Ｖｗｅｌｌと、第２サンプリング期間中の前記シリコン・ウェルの電圧Ｖｗｅｌｌとを比較することにより、衝突の発生を示すシリコン・ウェル電圧の偏差を検出し、Ｖｗｅｌｌノード電圧のバックグラウンド電圧レベルの相関二重サンプリングを行ないながら、ベース・リーク電流の解除および前記シリコン・ウェル電圧Ｖｗｅｌｌのノイズ電流の注入を行なえる方法。
【請求項２３】
ＳＲＡＭの冗長修復ラッチ用の請求項２２に記載の方法であって、検出回路が、前記冗長修復ラッチへのアルファ粒子または宇宙線の衝突を検出したときに、前記冗長修復ラッチに修復データのリロードをおこなうステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、シリコン基板におけるアルファ粒子または宇宙線の衝突などのソフトエラーレート（ＳＥＲ）事象を検知する検出回路および方法に関し、さらに詳しく述べると、シリコン・ウェルが形成された回路の非稼動期間中に、シリコン・ウェルの浮動電圧（floating voltage）を検出する検出回路および方法に関するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
本発明の主な目的は、シリコン基板におけるアルファ粒子または宇宙線による衝突などのソフトエラーレート（ＳＥＲ）事象を検知する検出回路および方法を提供することにある。
【課題を解決するための手段】
【０００３】
本発明の検出回路の有効な応用例として、ＳＲＡＭに用いられる冗長修復ラッチ（redundancy repair latches）を対象にしたものがあげられる。これら冗長修復ラッチは、通常、誤ったラッチデータを登録するために、電源投入時にいったん書き込みが行なわれ、通常、再度書き込みが行なわれることはない。これらラッチのいずれかの状態が、ＳＥＲ事象によって変化した場合、ＳＲＡＭの冗長ラッチの修復データが、不正確にマッピングされる。本検出回路および方法では、これらラッチにＳＥＲ事象が発生していないか監視し、発生している場合は、冗長修復ラッチに修復データのリロードをおこなう。本検出回路の第１実施例によれば、第１および第２のシリコン・ウェルに製造された回路が非稼動状態のときに、第１および第２のシリコン・ウェルの浮動電圧を差動的に検出する。また、第２実施例によれば、検出回路により、第１および第２の連続した期間を通じて、単一のシリコン・ウェルのバックグラウンド電圧レベルを監視する。
【０００４】
本発明の検出回路の第２の応用例として、従来の論理回路内で発生するＳＥＲ事象の検出に用いられるものがある。ＣＭＯＳ回路を制御する従来のクロックにより、論理値がいつアクティブ（ハイ）か非アクティブ（ロウ）になるのかを定義できる。クロックがロウ・レベルの間、本発明によりＳＥＲ事象を検出できる。
【発明を実施するための最良の形態】
【０００５】
アルファ粒子または宇宙線の回路への衝突を検知する検出回路および方法に関する本発明の前記目的と利点とは、当業者が、複数の実施例に関する以下の詳細な説明を添付図面と照らし合わせて読むことにより、より簡単に理解できるものと思う。また、複数の図面において、類似部材には同じ参照符合を使用している。
【０００６】
アルファ粒子または宇宙線などの荷電粒子がシリコンを通過した後、微量ではあるが認知できるほどの電流がシリコンを流れる。本発明は、半導体回路が製造されたシリコン基板におけるアルファ粒子や宇宙線の衝突を検知する検出回路および方法を提供する。
【０００７】
このシリコン基板に増幅検出回路が接続されることにより、シリコン基板に荷電粒子が衝突すると、検出可能なデジタル信号が出力される。シリコン基板に製造された半導体回路のクロック動作および操作に用いられるクロック信号は、半導体回路の稼動および非稼動期間を特定する働きをし、クロック信号が非稼動状態のときにのみ、検出器が稼動状態となる。これによって、半導体回路の通常の切換動作中に流れる通常のデバイス基板電流によって誤ってトリガされることがなくなる。
【０００８】
本発明により、シリコン・ウェルにアルファ粒子や宇宙線が衝突したことを示すシリコン・ウェル電圧または電流を検出するシリコン・ウェルに接続される検出回路を提供する。
【０００９】
Ｐ型ウェル（P well）は、通常、ドリフト・ダウンを開始するオフサイクルになるまで、ハイ（Ｖｄｄ）電圧を維持し、ＳＥＲ事象が発生すると、電圧は、発生前のＰ型ウェルよりもわずかに低くなる。Ｎ型ウェル（N well）は、通常、ドリフト・ハイを開始するオフサイクルになるまで、ロウ（グラウンド）電圧を維持し、ＳＥＲ事象が発生すると、Ｎ型ウェルの電圧は、わずかに高くなる。本発明は、Ｐ型ウェルとＮ型ウェルのいずれに対してもＳＥＲ事象の検出に利用できる。
【００１０】
本発明の検出回路の有効な応用例として、特定用途向け集積回路（ＡＳＩＣ）のＳＲＡＭなどのＳＲＡＭに用いられる冗長修復ラッチへの利用があげられる。冗長修復ラッチは、通常、誤ったラッチデータを登録するために、電源投入時にいったん書き込みが行なわれ、その後再度書き込みが行なわれることはない。これらラッチのいずれかの状態が、ＳＥＲ事象により変化すると、ＳＲＡＭの冗長ラッチの修復データが、不正確にマッピングされ、これにより、ＳＲＡＭには、通常の動作中に障害が発生する。本書に記載されている技術を用いれば、本発明により、これらラッチのＳＥＲ動作を監視して、ＳＥＲ事象の発生を検出できる。また、このシステム・アーキテクチャでは、ＳＥＲ事象検出回路の出力を監視し、ＳＥＲ事象がフラグで示されると同時に、システムが、各冗長修復ラッチに対して修復データのリロードをおこなうことができる。
【００１１】
本発明による検出回路の第２の応用例として、従来の論理回路内で発生するＳＥＲ事象の検出に用いられるものがある。ＣＭＯＳ回路を制御する従来のクロックにより、論理値がいつアクティブ（ハイ）か非アクティブ（ロウ）になるのかを定義できる。クロックがロウ・レベルの間、本発明によりＳＥＲ事象を検出できる。
【００１２】
図１に、第１および第２のシリコン・ウェルに製造された回路が非稼動状態のときに、第１および第２のシリコン・ウェルの浮動電圧を差動的に検出することによって、第１シリコンＰ型ウェル１または第２シリコンＰ型ウェル２のＳＥＲ事象（アルファ粒子または宇宙線の衝突）を検出する本発明による検出回路の第１実施例を示している。シリコンＰ型ウェル１および２の各々は、２つのセンスアンプ（ＳＡ）１および２に接続される。これらセンスアンプは、ほぼ同一であり、図１では、センスアンプ１の回路の詳細のみが示されている。単一のセンスアンプで、ＳＥＲ事象が発生した２つのウェル１および２のいずれかを検出できるが、２つのウェル１および２のどちらにＳＥＲ事象が発生したのか検出することはできない。しかし、２つのセンスアンプ１および２を設けることにより、以下に説明するように、２つのウェル１および２のどちらにＳＥＲ事象が発生したかを検出できるようになる。
【００１３】
シリコン・ウェル１および２は、シリコン・ウェル１および２に画定された回路の通常の動作時にオンとなった各フィーダ装置（feeder devices）９、８を介して、バイアス電源に接続されている。回路の通常の動作期間に先立ち、ｃｌｋ＿ｅａｒｌｙ信号の立ち上がりによってセンスアンプ１および２が作動し、センスアンプ１および２のラッチにウェル１および２の浮動電圧が記録される。
【００１４】
制御論理回路は、以下の制御信号を発生する。
【００１５】
１．フィーダ・デバイス・パルス“オン”は、フィーダ装置９、８をオンにすることによって、シリコン・ウェル１および２をバイアス電位Ｖｄｄまで充電する際に用いられるパルスである。フィーダ・デバイス・パルス“オン”のパルス幅は、シリコン・ウェル１および２を充分なバイアス電位Ｖｄｄまで充電するのに必要な時間によって決まる。
【００１６】
２．フィーダ・デバイス・パルス“オフ”は、フィーダ・デバイス・パルス“オン”の後に来る期間であり、この期間中、フィーダ・デバイス９、８はオフとなり、シリコン・ウェル１および２内の回路は非稼動状態となり、また、シリコン・ウェル１および２の各電圧は浮動状態（floating）となる。
【００１７】
３．シリコン・ウェル１および２内の回路の通常の動作が開始する直前に、一連のｃｌｋ＿ｅａｒｌｙパルスが発生し、これにより、図１の検出回路が駆動され、前回の非稼動浮動期間中にＳＥＲ事象が発生していないかシリコン・ウェル１および２の浮動電圧を監視する。ｃｌｋ＿ｅａｒｌｙパルスの周波数は、ＳＥＲ事象の電荷レートによって異なる。シミュレーションでは、約２ｎｓの周波数となり、その結果、５００mｍ２ウェル領域（well area）に対して５０ｍＶの電圧差が確認された。
【００１８】
ｃｌｋ＿ｅａｒｌｙパルス数に対するフィーダ・デバイス・パルス“オン”のパルス数のデューティーサイクルは、ウェルのリーク速度によって決まる。ここで重要なのは、フィーダ装置がオンになっている時間に対する検知時間を最大にすることである。
【００１９】
ＳＥＲ事象の発生を監視する際に、クロック・ライン（clock line）のｃｌｋ＿ｅａｒｌｙパルスの立ち上がりによって、デバイス７および６がオフとなり、その時点のセンスアンプ１および２の各々のラッチにシリコン・ウェル１および２の浮動電圧を記録する。その前に、シリコン・ウェル１および２の浮動電圧は、当初フィーダ・デバイス・パルス“オン”状態中にバイアス電位Ｖｄｄまで充電されており、通常、時間とともに降下する。ウェル１および２の浮動電圧は、ウェルのいずれかにＳＥＲ事象が発生しない限り、ほぼ等しい状態にあるが、ＳＥＲ事象が発生した場合は、その浮動電圧がわずかに高くなる。ｃｌｋ＿ｅａｒｌｙパルスが発生すると、各センスアンプ内の差動検知ラッチ回路はオンとなる。各センスアンプは、ＮＦＥＴデバイス１、２、３とＰＦＥＴデバイス４、５を有し、シリコン・ウェル１および２の捕捉された浮動電圧間の電圧格差を増幅および調整する。両センスアンプ１および２の出力は、排他的論理和（ＸＯＲ）ゲート１１に入力される。
【００２０】
センスアンプ１および２を内蔵非対称形に設計し、ＳＡ１およびＳＡ２に優先的な１組のラッチを設けることが可能である。この非対称性は、ＳＡ１およびＳＡ２間の装置寸法を幾何学的にずらすことによって実現する。あるいは、ラッチ入力時に異なった電圧を増幅させるＳＡ１およびＳＡ２に、２つの入力の各々に対する抵抗分圧器を接続することにより、優先的な１組を持つラッチを設計することも可能である。このように、当初Ｖｄｄでバイアスをかけられた２つのシリコン・ウェル１および２の電圧は、浮動期間中に、ある電圧、例えば、ラッチ入力時に約０．５０Ｖｄｄおよび０．５５Ｖｄｄまで降下する。
【００２１】
次の真理値表（Truth Table）は、ＳＡ１およびＳＡ２の出力に対するものである。
【表１】
2006024330.tif 000003
【００２２】
センスアンプが上記のような内蔵非対称形とすると、ＳＥＲ事象が発生していない状態で、ラッチ入力時のサンプリングされた浮動電圧は、０．５０Ｖｄｄおよび０．５５Ｖｄｄである。センスアンプ１は、出力０となり、センスアンプ２は、通常、出力１となるが、非対称性により、センスアンプ２は、出力を反転させて出力０となる。言い換えれば、ウェル１および２からの入力浮動電圧が等しい場合、真理値表の１行目に規定された００の状態となり、排他的論理和（ＸＯＲ）ゲート１１では、ＳＥＲ事象を示すｄｅｔｅｃｔ＿ｅｒｒｏｒ１を出力しない。ウェル１にＳＥＲ事象が発生した結果、ウェル１の浮動電圧がウェル２よりもわずかに高くなった場合、センスアンプ１および２は、真理値表の２行目に示すような出力となり、ＳＥＲ事象を示す排他的論理和（ＸＯＲ）ゲート１１からの出力は１となり、ＳＡ１の出力０とＳＡ２の出力１により、ＳＥＲ事象がウェル１に発生したことが示される。同様に、ウェル２にＳＥＲ事象が発生した結果、ウェル２の浮動電圧がウェル１よりもわずかに高くなった場合、センスアンプ１および２は、真理値表の３行目に示すような出力となり、排他的論理和（ＸＯＲ）ゲート１１からの出力は１となり、ＳＡ１の出力１とＳＡ２の出力０により、ＳＥＲ事象がウェル２に発生したことが示される。ここでは真理値表の４行目が表示されているが、現実的には全く意味のないものである。
【００２３】
ＳＲＡＭと共に用いられる図１の実施例の場合、ＳＲＡＭの通常の動作の直前に、クロック・ラインのｃｌｋ＿ｅａｒｌｙ信号が出力され、真理値表の１行目と２行目の状態を検出する論理値に基づき、排他的論理和（ＸＯＲ）ゲート１１から１が出力されると、システムは、ウェル１の各回路またはウェル２の各回路の冗長ラッチに修復データのリロードをおこなう。
【００２４】
図２に、検出回路が、シリコン基板の単一シリコン・ウェルのバックグラウンド電圧レベルを一定時間監視することによって、そのシリコン・ウェルにＳＥＲ事象が発生していないか監視する本発明の第２実施例を示している。本実施例では、第１サンプリング期間中のシリコン・ウェル電圧Ｖｗｅｌｌと、第２サンプリング期間中のシリコン・ウェル電圧Ｖｗｅｌｌとを比較することにより、ＳＥＲ事象を示すシリコン・ウェル電圧の偏差を検出する。図２の回路は、容量性検知検出回路であり、Ｖｗｅｌｌノード電圧のバックグラウンド電圧レベルの相関二重サンプリングによって、ベース・リーク電流のオフセット解除およびＶｗｅｌｌノードのノイズ電流の注入が行なえる。
【００２５】
図３に、図２に示した回路のクロック制御信号のタイミングチャートを示している。図２の回路では、サンプリングされたウェル・ノード電圧Ｖｗｅｌｌが、Ｖｗｅｌｌおよびアース間に接続されかつ第１クロック信号ＣＫ１によって制御される第１デバイスＮ１に入力される。サンプリングされたウェル・ノード電圧Ｖｗｅｌｌは、さらに、第２クロックＣＫ２で制御される第２デバイスＮ２を介して、差動増幅器（コンパレータ）のプラス入力（＋）にも接続される。第２デバイスＮ２と差動増幅器との接続は、コンデンサＣ１と、第２クロックＣＫ２によって制御される第４デバイスＮ４とを介して、アースに接続されている。第３クロックＣＫ３により制御される第３デバイスＮ３は、サンプリングされたウェル・ノード電圧ＶｗｅｌｌとコンデンサＣ１および第４デバイスＮ４間の接続部との間で、第２デバイスＮ２とコンデンサＣ１に並列接続されている。基準回路は、直列接続された分圧器デバイスＮ５およびＮ６を有し、その間の分圧器出力は、差動増幅器のマイナス入力（−）に印加される。
【００２６】
図２の回路と図３のタイミングチャートに示されるように、回路の動作は、以下に述べる通りである。第１位相１では、クロックＣＫ、すなわちＣＫ１およびＣＫ２がハイ・レベルとなり、デバイスＮ１、Ｎ２、およびＮ４がオンになる。これにより、Ｖｗｅｌｌノードがグラウンド・レベルにリセットされ、コンデンサＣ１がアースに放電される。第２位相２では、クロックＣＫ１がロウ・レベルとなり、クロックＣＫ２が引き続きハイ・レベルのとき、コンデンサＣ１がＶｗｅｌｌノードの電位まで充電され、バックグラウンド電圧レベルを検知する。第３位相３では、クロックＣＫ２がロウ・レベル、クロックＣＫ３がハイ・レベルになったとき、コンデンサＣ１の両端の電圧が反転し、第２クロック位相２で充電された電圧が、第３クロック位相中のＶｗｅｌｌノードの電圧（Ｃ１＝ロウ、Ｃ２＝ロウ、Ｃ３＝ハイ）から差し引かれる。
【００２７】
ＶｗｅｌｌノードにＳＥＲ事象の発生が観測された場合、注入された電荷により、第２位相２においてコンデンサＣ１に蓄積されたバックグラウンド電圧を上回る電圧の上昇が発生する。ＮＦＥＴデバイスＮ５、Ｎ６の基準回路により設けられたスレショルド電圧を越えた場合、コンパレータがハイ・レベルとなり、ＳＥＲ事象が発生したことが分かる。
【００２８】
以上、検出回路および方法について、本発明による複数の実施例および変形例について詳細に説明したが、本発明に関する以上の開示および教示内容は、多くの代替的な設計を示唆していることは、当業者にとって明らかである。
【図面の簡単な説明】
【００２９】
【図１】本発明による検出回路の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】図２に示した回路のクロック制御信号のタイミングチャートである。
【図１】
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【図２】
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【図３】
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