(57)【要約】【課題】  本発明は、消費電力の増大を抑えつつ、より効率的に短チャネル効果を抑制することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】  半導体基板２０上に絶縁膜３０を介して形成された凸型形状を有する半導体層４０と、半導体層４０の４つの側面における対向する一組の両側面に、ゲート絶縁膜５０A及び５０Bを介して形成されたゲート電極７０と、半導体層４０の４つの側面のうち、ゲート電極７０が形成されていない両側面に形成されたソース領域及びドレイン領域とを備え、半導体層４０中に形成されるチャネル領域１００A及び１００Bの一部１１０A及び１１０Bは、ゲート電極７０と電気的に接続されていることを特徴とする。【選択図】  図２
2006019578.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成された凸型形状を有する半導体層と、
前記半導体層の４つの側面における対向する一組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の４つの側面のうち、前記ゲート電極が形成されていない両側面に形成されたソース領域及びドレイン領域と
を備え、前記半導体層中に形成されるチャネル領域の一部は、前記ゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記半導体層中に形成される前記チャネル領域の上端の角部が、前記ゲート電極と接触していることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、埋め込み絶縁膜を介して半導体層及びマスク材を順に堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記半導体層の４つの側面における対向する一組の両側面に、ゲート絶縁膜を形成するステップと、
前記埋め込み絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積するステップと、
前記マスク材をマスクとして、前記半導体層の上端より低い位置まで、前記ゲート電極材及びゲート絶縁膜をエッチングすることにより、前記半導体層の上端の角部を露出させるステップと、
前記ゲート電極材を再度堆積し、前記ゲート電極材及び前記ゲート絶縁膜をパターニングすることにより、前記半導体層の４つの側面における対向する一組の両側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層の４つの側面のうち、前記ゲート電極が形成されていない両側面側にソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記マスク材の膜厚は、前記ゲート電極材及び前記ゲート絶縁膜をエッチングする際、前記半導体層の上端の角部を露出させることが可能なように設定された膜厚であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の発展は、その構成要素であるMOSFET(metal oxide semiconductor field effect transistor)のスケーリング則（微細化する際の基準となるもの）という優れた性質によるところが大きい。すなわち、半導体集積回路では、このスケーリング則に基づいてMOSFETの寸法を縮小すれば、限られたチップ面積により多くのMOSFETを集積することができる。
【０００３】
しかしながら、従来の平面型（プレーナ型）MOSFETでは、微細化が進むと、スタンバイパワー（待機時の消費電力）が急激に増加するため、微細化を進めることが限界になりつつある。
【０００４】
この平面型MOSFETでは、スケーリング則に基づいて寸法を縮小させると、これに伴ってチャネル領域の不純物濃度を高くする必要がある。その際、平面型MOSFETでは、チャネル領域の不純物濃度が高くなると、チャネル領域と半導体基板との間の容量結合が強くなるため、反転電荷量が減少して駆動能力が低下する。
【０００５】
そこで平面型MOSFETでは、駆動能力を維持するため、ゲート閾値電圧を下げる必要があるが、当該ゲート閾値電圧を下げると、カットオフ電流（オフ電流）が指数関数的に増大する。
【０００６】
また、平面型MOSFETでは、チャネル領域の不純物濃度が高くなると、接合リーク電流や表面リーク電流が大きくなり、これによりさらにスタンバイパワーが増大する。
【０００７】
例えばゲート長が50[nm]になると、スタンバイパワーがアクティブパワー（動作時の消費電力）を上回るおそれがあり、この場合、発熱の問題を回避するため、微細化を行っても、チップに多くの平面型MOSFETを集積することができず、これにより集積度を向上させることができなくなる。
【０００８】
このようなスタンバイパワーの増大を抑えるため、平面型MOSFETに替わる新しいトランジスタ構造として、縦型ダブルゲート構造のMOSFET（以下、FinFETという）が開発されている。
【０００９】
このFinFETでは、ひれ（Fin）状すなわち凸型形状の半導体層が、半導体基板上に形成され、当該半導体層の両側面及び上面には絶縁膜を介して、コ字状のゲート電極が、当該半導体層をまたぐように形成されている。またFinFETでは、半導体層の四つの側面のうち、ゲート電極が形成されていない、対向する一組の両側面には、ソース領域及びドレイン領域が形成されている。
【００１０】
このFinFETでは、半導体層の両側面にゲート電極が形成されているため、当該半導体層の幅（ゲート電極の間隔）が十分薄い場合には、半導体層に形成されるチャネル領域中の電荷量が、ゲート電極によって形成されるゲート電界に強く依存するようになる。このためFinFETでは、チャネル領域と半導体基板との間の容量結合の影響を受けにくく、これにより反転電荷量がチャネル領域の不純物濃度に依存しなくなる。
【００１１】
またFinFETでは、チャネル領域中の電荷量がゲート電界に強く依存することにより、チャネル領域とドレイン領域との間の容量結合の影響も受けにくいため、短チャネル効果が抑制される。よってFinFETでは、微細化に伴うスタンバイパワーの増加を最小限度に抑えることができる。
【００１２】
ところで、FinFETにおいては、実際に短チャネル効果を抑制するためには、半導体層の幅を、ゲート長（ソース領域及びドレイン領域の間隔）の少なくとも半分以下にする必要がある。しかしながら、かかるFinFETを製造することは困難であることから、より効率的に短チャネル効果を抑制する手法が求められている。
【００１３】
またSOI(Silicon on Insulator)基板を用いたFinFETでは、SOI基板を用いた平面型MOSFETと同様、多数キャリアの蓄積効果（ボディフローティング効果）や自己加熱効果が発生し、これにより閾値電圧の変動や駆動能力の低下が引き起こされるという問題が発生する（例えば特許文献１参照）。  
【特許文献１】特開平6−302819号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、消費電力の増大を抑えつつ、より効率的に短チャネル効果を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様による半導体装置は、
半導体基板上に絶縁膜を介して形成された凸型形状を有する半導体層と、
前記半導体層の４つの側面における対向する一組の両側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層の４つの側面のうち、前記ゲート電極が形成されていない両側面に形成されたソース領域及びドレイン領域と
を備え、前記半導体層中に形成されるチャネル領域の一部は、前記ゲート電極と電気的に接続されていることを特徴とする。
【００１６】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に、埋め込み絶縁膜を介して半導体層及びマスク材を順に堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記半導体層の４つの側面における対向する一組の両側面に、ゲート絶縁膜を形成するステップと、
前記埋め込み絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積するステップと、
前記マスク材をマスクとして、前記半導体層の上端より低い位置まで、前記ゲート電極材及びゲート絶縁膜をエッチングすることにより、前記半導体層の上端の角部を露出させるステップと、
前記ゲート電極材を再度堆積し、前記ゲート電極材及び前記ゲート絶縁膜をパターニングすることにより、前記半導体層の４つの側面における対向する一組の両側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層の４つの側面のうち、前記ゲート電極が形成されていない両側面側にソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置及びその製造方法によれば、消費電力の増大を抑えつつ、より効率的に短チャネル効果を抑制することができる。  
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１に、本発明の実施の形態によるFinFET１０の構成を示し、図２に、図１におけるFinFET１０のA−A’線に沿う縦断面図を示す。
【００２０】
このFinFET１０においては、半導体基板２０の表面上に埋め込み絶縁膜３０が形成され、当該埋め込み絶縁膜３０上に、ひれ（Fin）状すなわち凸型形状の凸型半導体層４０が形成されている。
【００２１】
この凸型半導体層４０の両側面にはゲート絶縁膜５０A及び５０Bが形成されると共に、当該凸型半導体層４０の上面にはシリコン窒化膜（Si３N４膜）からなるパッドナイトライド６０が形成されている。
【００２２】
そして凸型半導体層４０の両側面及び上面には、ゲート絶縁膜５０A及び５０B並びにパッドナイトライド６０を介して、コ字状のゲート電極７０が当該凸型半導体領域４０をまたぐように形成されている。ゲート電極７０は、例えばチャネル領域と同導電型の不純物を添加した多結晶シリコン、又はチャネル領域との接触面がオーミック接合になる金属によりなる。
【００２３】
またFinFET１０では、凸型半導体層４０の４つの側面のうち、ゲート電極７０が形成されていない両側面には、ソース領域８０及びドレイン領域９０が互いに対向するように形成されている。
【００２４】
さらにFinFET１０では、動作時に凸型半導体層４０中に形成されるチャネル領域１００A及び１００Bの上端（パッドナイトライド６０側）の角部１１０A及び１１０Bが、ゲート電極７０と接触するように形成され、これにより凸型半導体層４０中に形成されるチャネル領域１００A及び１００Bの上端の角部１１０A及び１１０Bが、ゲート電極７０と電気的に接続されている。
【００２５】
従ってFinFET１０では、図２に示す領域R１における回路部分が、通常のMOSFETとして動作すると共に、領域R２における回路部分がダイオードとして動作する。すなわちFinFET１０は、図３に示すように、MOSFET１２０と、陽極がMOSFET１２０のゲートＧ及びチャネル１２３に、陰極がMOSFET１２０のソースＳにそれぞれ接続されたダイオード１３１と、陽極がMOSFET１２０のゲートＧ及びチャネル１２３に、陰極がMOSFET１２０のドレインＤにそれぞれ接続されたダイオード１３２とを接続した回路構成を形成するようになされている。
【００２６】
ダイオード１３１及び１３２はゲート電圧が１Ｖ程度になるまではオフ状態であり、ゲートＧからソースＳ及びドレインＤに流れる電流は十分小さい。一方、チャネル領域１００Ａ及び１００Ｂの上端の角部１１０Ａ及び１１０Ｂは、チャネル領域１００Ａ及び１００Ｂに蓄積された多数キャリアをゲート電極７０に放出するようになされている。
【００２７】
ここで本実施の形態によるFinFET１０の製造方法について図４〜図９を用いて説明する。まず図４に示すように、半導体基板２００上に、埋め込み絶縁膜２１０、シリコン単結晶からなるSOI層２２０が順次積層されたSOI基板２３０を用意し、CVD(Chemical Vapor Deposition)法などによって、当該SOI基板２３０上にシリコン窒化膜（Si３N４膜）からなるパッドナイトライド２４０を、薄い膜厚例えば100[nm]の膜厚で堆積する。
【００２８】
図５に示すように、パッドナイトライド２４０及びSOI層２２０を順次パターニングすることにより、パッドナイトライド２６０及び凸型半導体層２５０を形成する。
【００２９】
図６に示すように、熱酸化法によって、凸型半導体層２５０の４つの側面における対向する一組の両側面に、シリコン酸化膜からなるゲート絶縁膜２７０A及び２７０Bを形成し、図７に示すように、CVD法などによってポリシリコンなどのゲート電極材２８０を堆積する。
【００３０】
図８に示すように、所定のエッチング条件を選定した上で、パッドナイトライド２６０をマスクとして、凸型半導体層２５０の上端より低い位置まで、ゲート電極材２８０をエッチングする。すなわち、ゲート電極材２８０をパッドナイトライド２６０の膜厚より厚くエッチングするオーバエッチングを行うことにより、ゲート絶縁膜２７０A及び２７０Bの上部をエッチングして、凸型半導体層２５０の上端の角部を露出させる。
【００３１】
図９に示すように、CVD法などによってゲート電極材２９０を再度堆積する。図１０及び当該図１０における工程の斜視図である図１１に示すように、ゲート電極材２９０をパターニングすることにより、ゲート電極３００を形成する。そして図１２に示すように、ゲート電極３００をマスクとして、半導体基板２００に対して斜め方向から凸型半導体層２５０にイオン注入し、ソース領域３１０及びドレイン領域３２０を形成することにより、FinFET４００を形成する。
【００３２】
ここで図１３及び図１４に、本実施の形態によるFinFET１０と、図１５に示すような、凸型半導体層５１０がゲート電極５２０と接触していない構造を有する、比較例のFinFET５００とにおける、電流電圧特性のシミュレーションによる比較結果を示す。なお、この場合、本実施の形態によるFinFET１０と比較例のFinFETでは、いずれも、ゲート長が50[nm]、凸型半導体層の幅が25[nm]、周辺温度が85℃になるように選定され、図１３及び図１４のうち、図１３は、ドレイン電流及びゲート電流を示す縦軸がlogスケールによって表され、図１４はリニアスケールによって表されている。
【００３３】
図１３及び図１４に示すように、本実施の形態によるFinFET１０のドレイン電流の傾きは、ゲート電圧が0.2[V]のとき、比較例のFinFETのドレイン電流の傾きより大きくなり、これにより短チャネル効果を抑制することができる。また、本実施の形態によるFinFET１０においては、ドレイン電流が比較例のFinFETのドレイン電流より大きいことから、駆動能力が比較例のFinFETより大きい。
【００３４】
また、本実施の形態によるFinFET１０では、チャネル領域１００A及び１００Bとゲート電極７０が接触しているため、ゲート電流が流れる。しかし、図１４に示すように、本実施の形態によるFinFET１０では、そのゲート電流がドレイン電流に比べて無視できる程度に小さいため、ゲート電流が流れても、スタンバイパワーの増加を引き起こすことにはならない。
【００３５】
さらに、本実施の形態によるFinFET１０では、チャネル領域１００A及び１００Bがゲート電極７０と接触していることにより、チャネル領域１００A及び１００Bに電流が流れたときに発生して蓄積された多数キャリアや熱を、速やかにチャネル領域１００A及び１００B外のゲート電極７０に放出することができ、これにより閾値電圧の変動や駆動能力の低下を防止することができる。
【００３６】
このように本実施の形態によるFinFET１０では、凸型半導体層４０中のチャネル領域１００A及び１００Bの上端の角部１１０A及び１１０Bを、ゲート電極７０と接触するように形成することにより、スタンバイパワーの増大を抑えつつ、凸型半導体層中のチャネル領域がゲート電極と接触していない構造のFinFETと比較して、凸型半導体層４０の幅をゲート長の半分以下にする必要がない分、より効率的に短チャネル効果を抑制することができると共に、多数キャリアの蓄積効果や自己加熱効果の発生を防止することができる。
【００３７】
なお上述の実施の形態においては、凸型半導体層４０の両側面及び上面に、コ字状のゲート電極７０を、当該凸型半導体層４０をまたぐように形成した場合について述べたが、本発明はこれに限らず、凸型半導体層４０の上面にゲート電極を形成せずに、当該凸型半導体層４０の両側面のみにゲート電極を形成しても良い。
【００３８】
また上述の実施の形態は一例であって、本発明を限定するものではない。例えば凸型半導体層４０中に形成されるチャネル領域１００A及び１００Bの上端の角部１１０A及び１１０Bが、ゲート電極７０と電気的に接続されている必要はなく、凸型半導体層４０中のチャネル領域１００A及び１００Bの一部が、ゲート電極７０と電気的に接続されていれば良い。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態によるFinFETの構成を示す斜視図である。
【図２】同FinFETのA−A’線に沿う縦断面図である。
【図３】同FinFETの構成を示す回路図である。
【図４】本実施の形態によるFinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図５】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図６】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図７】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図８】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図９】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同FinFETを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１３】本実施の形態によるFinFETと、比較例のFinFETとにおける電流電圧特性の比較結果を示す説明図である。
【図１４】同FinFETと比較例のFinFETとにおける電流電圧特性の比較結果を示す説明図である。
【図１５】比較例のFinFETの構成を示す縦断面図である。
【符号の説明】
【００４０】
１０  FinFET
２０  半導体基板
３０  埋め込み絶縁膜
４０  凸型半導体層
５０  ゲート絶縁膜
６０  パッドナイトライド
７０  ゲート電極
８０  ソース領域
９０  ドレイン領域
１００  チャネル領域
１１０  角部
【図１】
2006019578.tif 000003
【図２】
2006019578.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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