(57)【要約】  【課題】  工程の追加なしに又は少ない工程を追加するだけで、信頼性の高いメモリセルを有する半導体記憶装置を形成する。  【解決手段】  ワード線となるゲート電極２０と、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってメモリセルが構成されている。ダミーワード線となるダミーゲート電極２１と、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってダミーセルが構成されている。ダミー下部電極１２Ｂの短辺寸法が下部電極１２Ａの短辺寸法よりも小さく設定されている。【選択図】      図２
2006203128.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルとダミーセルとを備え、
前記ダミーセルのキャパシタにおける単位面積当たりのリーク電流量は、前記メモリセルのキャパシタと比べて多いことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ダミーセルのキャパシタを構成するダミー下部電極の短辺寸法は、前記メモリセルのキャパシタを構成する下部電極の短辺寸法よりも小さいことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記メモリセル及び前記ダミーセルのそれぞれのキャパシタはスタック型のキャパシタであり、
前記メモリセルのキャパシタを構成する下部電極はコンタクトプラグを介してメモリセルトランジスタと接続されており、
前記ダミーセルのキャパシタを構成するダミー下部電極は他のコンタクトプラグを介してダミーセルトランジスタと接続されており、
前記ダミー下部電極の底面の少なくとも一部分が前記他のコンタクトプラグの上面よりも下側に位置するように、前記ダミー下部電極の底面に凹凸が設けられていることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記メモリセル及び前記ダミーセルのそれぞれのキャパシタはスタック型のキャパシタであり、
前記メモリセルのキャパシタを構成する下部電極は筒型形状を有すると共にその内壁面のみが容量絶縁膜を挟んで上部電極と対向しており、
前記ダミーセルのキャパシタを構成するダミー下部電極は筒型形状を有すると共にその内壁面及び外壁面の一部がそれぞれ前記容量絶縁膜を挟んで前記上部電極と対向していることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
前記メモリセルのキャパシタを構成する下部電極はメモリセルトランジスタと電気的に接続し、
前記ダミーセルのキャパシタを構成するダミー下部電極はダミーセルトランジスタと電気的に接続し、
前記メモリセルトランジスタを構成する第１の不純物層の不純物濃度よりも、前記ダミーセルトランジスタを構成する第２の不純物層の不純物濃度の方が高いことを特徴とする半導体記憶装置。
【請求項６】
スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、
メモリセルトランジスタ及びダミーセルトランジスタが形成された半導体基板上に、前記メモリセルトランジスタと電気的に接続する下部電極を形成すると同時に、前記ダミーセルトランジスタと電気的に接続するダミー下部電極を形成する工程を備え、
前記ダミー下部電極の短辺寸法は、前記下部電極の短辺寸法よりも小さいことを特徴とする半導体記憶装置の製造方法。
【請求項７】
スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、
半導体基板上にメモリセルトランジスタ及びダミーセルトランジスタを形成する工程と、
前記メモリセルトランジスタ及び前記ダミーセルトランジスタのそれぞれの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記メモリセルトランジスタの不純物層と接続するコンタクトプラグ、及び前記ダミーセルトランジスタの不純物層と接続する他のコンタクトプラグを形成する工程と、
前記各コンタクトプラグを形成した後に、メモリセル形成領域の前記第１の絶縁膜の上に、エッチングストッパーとなる第２の絶縁膜を選択的に形成する工程と、
前記第２の絶縁膜の上を含む前記第１の絶縁膜の上に全面に亘って第３の絶縁膜を形成する工程と、
下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有するマスクパターンを用いて、前記メモリセル形成領域では前記第３の絶縁膜及び前記第２の絶縁膜をエッチングすることによって前記コンタクトプラグの上面を露出させる凹部を形成すると共にダミーセル形成領域では前記第３の絶縁膜及び前記第１の絶縁膜の一部分をエッチングすることによって前記他のコンタクトプラグの上部を露出させる他の凹部を形成する工程と、
前記凹部の内部に下部電極を形成すると共に前記他の凹部の内部にダミー下部電極を形成する工程とを備え、
前記ダミー下部電極の底面の少なくとも一部分が前記他のコンタクトプラグの上面よりも下側に位置するように、前記ダミー下部電極の底面に凹凸が設けられていることを特徴とする半導体記憶装置の製造方法。
【請求項８】
スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、
半導体基板上にメモリセルトランジスタ及びダミーセルトランジスタを形成する工程と、
前記メモリセルトランジスタ及び前記ダミーセルトランジスタのそれぞれの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記メモリセルトランジスタの不純物層と接続するコンタクトプラグ、及び前記ダミーセルトランジスタの不純物層と接続する他のコンタクトプラグを形成する工程と、
前記各コンタクトプラグを形成した後に、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有する第１のマスクパターンを用いて前記第２の絶縁膜をエッチングすることによって、前記メモリセル形成領域では前記コンタクトプラグの上面を露出させる凹部を形成すると共にダミーセル形成領域では前記他のコンタクトプラグの上面を露出させる他の凹部を形成する工程と、
前記凹部の内部に筒型形状を有する下部電極を形成すると共に前記他の凹部の内部に筒型形状を有するダミー下部電極を形成する工程と、
前記ダミー下部電極の上及び前記第２の絶縁膜における前記ダミー下部電極の近傍部分の上に開口部を有する第２のマスクパターンを用いて前記第２の絶縁膜をエッチングすることによって、前記ダミー下部電極の外壁面の少なくとも一部分を露出させる工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項６〜８のいずれか１項に記載の半導体記憶装置の製造方法であって、
前記メモリセルトランジスタを構成するゲート電極及び前記ダミーセルトランジスタを構成するダミーゲート電極を形成した後、少なくともメモリセル形成領域及びダミーセル形成領域のそれぞれに開口部を有する第１のマスクパターンを用いて前記半導体基板に対して不純物を導入すると共に少なくとも前記メモリセル形成領域を覆い且つ少なくとも前記ダミーセル形成領域に開口部を有する第２のマスクパターンを用いて前記半導体基板に対して不純物を導入することによって、前記メモリセルトランジスタを構成する第１の不純物層を形成すると共に前記ダミーセルトランジスタを構成し且つ前記第１の不純物層よりも不純物濃度が高い第２の不純物層を形成する工程を備えていることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特にスタック型のキャパシタを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化を続けるＤＲＡＭ（dynamic random-access memory）のうち、特にスタック型のキャパシタを備えたＤＲＡＭにおいては、蓄積電荷量を確保するために、Ｔａ2Ｏ5、Ａｌ2Ｏ3又はＨｆＯ2 等の高誘電率を持つ絶縁膜が提案され又は多数実用化されている。
【０００３】
一方、これらの高誘電体材料又は強誘電体材料については、キャパシタ形成後の配線工程時に、例えば上部電極とのコンタクトを形成する時に、プラズマダメージ等により信頼性低下が生じることが知られており、このようなプラズマダメージを回避する方法も幾つか提案されている。
【０００４】
以下、図２８を参照しながら、特許文献１に開示されている強誘電体メモリー及びその製造方法について説明する。
【０００５】
図２８に示すように、メモリセルトランジスタと不純物拡散層１１１とが形成された半導体基板１００の上に、メモリセルトランジスタと接続する第１のプラグ１１３及び不純物拡散層１１１と接続する第２のプラグ１１４を有する第１の層間絶縁膜１１２を形成する。次に、第１の層間絶縁膜１１２の上に、第１のプラグ１１３と接続する容量下部電極１１５、強誘電体膜よりなる容量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１４と電気的に接続する容量上部電極１１９を順次形成する。次に、容量上部電極１１９の上に第２の層間絶縁膜１２０を形成した後、各層間絶縁膜に、不純物拡散層１１１と上層配線１２２とを接続する第３のプラグ１２１を形成する。
【特許文献１】特開２００２−１９８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の従来技術によれば、第２のプラグ１１４と上部電極１１９とを電気的に接続するために、容量絶縁膜１１８を形成する際に、マスクを用いた容量絶縁膜１１８の選択除去工程が必要となるので、工程増加による歩留まり低下及びプロセスコストの上昇等の問題が起きる。
【０００７】
前記に鑑み、本発明は、工程の追加なしに又は少ない工程を追加するだけで、信頼性の高いメモリセルを有する半導体記憶装置を形成できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明に係る半導体記憶装置は、メモリセルとダミーセルとを備え、前記ダミーセルのキャパシタにおける単位面積当たりのリーク電流量は、前記メモリセルのキャパシタと比べて多い。
【０００９】
尚、本願において、「ダミーセル」とは、例えばメモリセルアレイの周縁部等にリソグラフィ精度（パターニング精度）向上のために形成されるダミーのメモリセルを意味する。尚、従来の「ダミーセル」が基板コンタクトしないのに対して、本発明の「ダミーセル」はリーク電流を流すために基板コンタクトする。しかし、本発明の「ダミーセル」に対してはワード線によるアクセスはなく、本発明の「ダミーセル」もメモリとして機能しないことは言うまでもない。
【００１０】
本発明の半導体記憶装置において、前記ダミーセルのキャパシタを構成するダミー下部電極の短辺寸法は、前記メモリセルのキャパシタを構成する下部電極の短辺寸法よりも小さいことが好ましい。
【００１１】
本発明の半導体記憶装置において、前記メモリセル及び前記ダミーセルのそれぞれのキャパシタはスタック型のキャパシタであり、前記メモリセルのキャパシタを構成する下部電極はコンタクトプラグを介してメモリセルトランジスタと接続されており、前記ダミーセルのキャパシタを構成するダミー下部電極は他のコンタクトプラグを介してダミーセルトランジスタと接続されており、前記ダミー下部電極の底面の少なくとも一部分が前記他のコンタクトプラグの上面よりも下側に位置するように、前記ダミー下部電極の底面に凹凸が設けられていることが好ましい。
【００１２】
本発明の半導体記憶装置において、前記メモリセル及び前記ダミーセルのそれぞれのキャパシタはスタック型のキャパシタであり、前記メモリセルのキャパシタを構成する下部電極は筒型形状を有すると共にその内壁面のみが容量絶縁膜を挟んで上部電極と対向しており、前記ダミーセルのキャパシタを構成するダミー下部電極は筒型形状を有すると共にその内壁面及び外壁面の一部がそれぞれ前記容量絶縁膜を挟んで前記上部電極と対向していることが好ましい。
【００１３】
本発明の半導体記憶装置において、前記メモリセルのキャパシタを構成する下部電極はメモリセルトランジスタと電気的に接続し、前記ダミーセルのキャパシタを構成するダミー下部電極はダミーセルトランジスタと電気的に接続し、前記メモリセルトランジスタを構成する第１の不純物層の不純物濃度よりも、前記ダミーセルトランジスタを構成する第２の不純物層の不純物濃度の方が高いことが好ましい。
【００１４】
本発明に係る第１の半導体記憶装置の製造方法は、スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、メモリセルトランジスタ及びダミーセルトランジスタが形成された半導体基板上に、前記メモリセルトランジスタと電気的に接続する下部電極を形成すると同時に、前記ダミーセルトランジスタと電気的に接続するダミー下部電極を形成する工程を備え、前記ダミー下部電極の短辺寸法は、前記下部電極の短辺寸法よりも小さい。
【００１５】
本発明に係る第２の半導体記憶装置の製造方法は、スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、半導体基板上にメモリセルトランジスタ及びダミーセルトランジスタを形成する工程と、前記メモリセルトランジスタ及び前記ダミーセルトランジスタのそれぞれの上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記メモリセルトランジスタの不純物層と接続するコンタクトプラグ、及び前記ダミーセルトランジスタの不純物層と接続する他のコンタクトプラグを形成する工程と、前記各コンタクトプラグを形成した後に、メモリセル形成領域の前記第１の絶縁膜の上に、エッチングストッパーとなる第２の絶縁膜を選択的に形成する工程と、前記第２の絶縁膜の上を含む前記第１の絶縁膜の上に全面に亘って第３の絶縁膜を形成する工程と、下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有するマスクパターンを用いて、前記メモリセル形成領域では前記第３の絶縁膜及び前記第２の絶縁膜をエッチングすることによって前記コンタクトプラグの上面を露出させる凹部を形成すると共にダミーセル形成領域では前記第３の絶縁膜及び前記第１の絶縁膜の一部分をエッチングすることによって前記他のコンタクトプラグの上部を露出させる他の凹部を形成する工程と、前記凹部の内部に下部電極を形成すると共に前記他の凹部の内部にダミー下部電極を形成する工程とを備え、前記ダミー下部電極の底面の少なくとも一部分が前記他のコンタクトプラグの上面よりも下側に位置するように、前記ダミー下部電極の底面に凹凸が設けられている。
【００１６】
本発明に係る第３の半導体記憶装置の製造方法は、スタック型のキャパシタをそれぞれ有するメモリセル及びダミーセルを備えた半導体記憶装置の製造方法であって、半導体基板上にメモリセルトランジスタ及びダミーセルトランジスタを形成する工程と、前記メモリセルトランジスタ及び前記ダミーセルトランジスタのそれぞれの上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記メモリセルトランジスタの不純物層と接続するコンタクトプラグ、及び前記ダミーセルトランジスタの不純物層と接続する他のコンタクトプラグを形成する工程と、前記各コンタクトプラグを形成した後に、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有する第１のマスクパターンを用いて前記第２の絶縁膜をエッチングすることによって、前記メモリセル形成領域では前記コンタクトプラグの上面を露出させる凹部を形成すると共にダミーセル形成領域では前記他のコンタクトプラグの上面を露出させる他の凹部を形成する工程と、前記凹部の内部に筒型形状を有する下部電極を形成すると共に前記他の凹部の内部に筒型形状を有するダミー下部電極を形成する工程と、前記ダミー下部電極の上及び前記第２の絶縁膜における前記ダミー下部電極の近傍部分の上に開口部を有する第２のマスクパターンを用いて前記第２の絶縁膜をエッチングすることによって、前記ダミー下部電極の外壁面の少なくとも一部分を露出させる工程とを備えている。
【００１７】
第１〜第３の半導体記憶装置の製造方法のいずれかにおいて、前記メモリセルトランジスタを構成するゲート電極及び前記ダミーセルトランジスタを構成するダミーゲート電極を形成した後、少なくともメモリセル形成領域及びダミーセル形成領域のそれぞれに開口部を有する第１のマスクパターンを用いて前記半導体基板に対して不純物を導入すると共に少なくとも前記メモリセル形成領域を覆い且つ少なくとも前記ダミーセル形成領域に開口部を有する第２のマスクパターンを用いて前記半導体基板に対して不純物を導入することによって、前記メモリセルトランジスタを構成する第１の不純物層を形成すると共に前記ダミーセルトランジスタを構成し且つ前記第１の不純物層よりも不純物濃度が高い第２の不純物層を形成する工程を備えていることが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体記憶装置及びその製造方法によると、工程の増加なしに又は少ない工程を追加するだけで、メモリセル本体よりもリーク電流量が多いダミーセルを形成することが可能となる。従って、メモリセルを構成するキャパシタを形成した後の工程でプラズマダメージが発生した場合にも、ダミーセルを介してリーク電流を基板に流すことができ、それによってメモリセル本体におけるチャージアップによるダメージを回避することが可能となるので、信頼性の高いメモリセルを有する半導体記憶装置を形成することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００２０】
図１は、第１の実施形態に係る半導体記憶装置（具体的にはＤＲＡＭ）のメモリセルを示す平面図であり、図２（ａ）及び（ｂ）は図１におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図１においては、一部の構成要素の図示を省略している。
【００２１】
図１並びに図２（ａ）及び（ｂ）に示すように、例えばＰ型の半導体基板１における素子分離２により囲まれた素子領域（メモリセル領域及びダミーセル領域）の表面部に、例えばＮ型の不純物拡散層５が形成されている。メモリセル領域の半導体基板１の上には、ワード線となるゲート電極２０がゲート絶縁膜３を介して形成されていると共に、ダミーセル領域の半導体基板１の上には、ダミーワード線となるダミーゲート電極２１がゲート絶縁膜３を介して形成されている。ゲート電極２０及びダミーゲート電極２１のそれぞれの側面には絶縁性のサイドウォール６が形成されている。ゲート電極２０及びダミーゲート電極２１のそれぞれの上を含む半導体基板１の上には、例えばＢＰＳＧ（boro-phospho silicate glass ）膜よりなる第１の層間絶縁膜７が形成されている。第１の層間絶縁膜７には、不純物拡散層５（つまりメモリセル又はダミーセルのトランジスタのソース・ドレイン領域となる不純物拡散層）とメモリセルの下部電極１２Ａ又はダミーセルのダミー下部電極１２Ｂとを接続するためのプラグ８Ａ、及び不純物拡散層５とビット線とを接続するためのプラグ８Ｂが形成されている。プラグ８Ａ及び８Ｂは例えばポリシリコンよりなる。
【００２２】
メモリセル領域及びダミーセル領域の第１の層間絶縁膜７の上には、窒化シリコン（Ｓｉ3Ｎ4）膜９、及び例えばＢＰＳＧ膜よりなる第２の層間絶縁膜１０が順次形成されている。メモリセル及びダミーセルのそれぞれのキャパシタ形成領域に位置する窒化シリコン膜９及び第２の層間絶縁膜１０は選択的に除去され、それによってメモリセル及びダミーセルのそれぞれのキャパシタ形成用凹部が形成されている。メモリセルのキャパシタ形成用凹部の壁面及び底部の上には下部電極１２Ａが形成されていると共にダミーセルのキャパシタ形成用凹部の壁面及び底部の上にはダミー下部電極１２Ｂが形成されている。下部電極１２Ａ及びダミー下部電極１２Ｂは例えばＨＳＧ（hemi-spherical grained）ポリシリコンから構成されていると共にそれぞれ対応するプラグ８Ａに接続されている。下部電極１２Ａ及びダミー下部電極１２Ｂのそれぞれの上には、例えばＴａ2Ｏ5よりなる厚さ１０ｎｍの容量絶縁膜１３、及び例えばＴｉＮよりなる厚さ５０ｎｍの上部電極１４が順次形成されている。下部電極１２Ａ、容量絶縁膜１３及び上部電極１４によってメモリセルのキャパシタが構成されると共にダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４によってダミーセルのキャパシタが構成される。すなわち、ワード線となるゲート電極２０と、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってメモリセルが構成されると共に、ダミーワード線となるダミーゲート電極２１と、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってダミーセルが構成される。
【００２３】
上部電極１４の上を含む第２の層間絶縁膜１０の上には、例えばＮＳＧ（non-doped silicate glass）膜よりなる第３の層間絶縁膜１５が形成されている。第３の層間絶縁膜１５の表面は平坦化されている。窒化シリコン膜９、第２の層間絶縁膜１０及び第３の層間絶縁膜１５には、プラグ８Ｂと接続するビット線コンタクト１６が形成されている。尚、図示は省略しているが、第３の層間絶縁膜１５には、上部電極１４と接続するコンタクトも形成されている。
【００２４】
第３の層間絶縁膜１５の上には、窒化シリコン膜１８、及び例えばＢＰＳＧ膜よりなる第４の層間絶縁膜１９が順次形成されている。窒化シリコン膜１８及び第４の層間絶縁膜１９には、ビット線コンタクト１６と接続するビット線（配線）１７が形成されている。
【００２５】
本実施形態の特徴は、図１に示すように、平面形状が方形状であるダミー下部電極１２Ｂの短辺寸法が、同じく平面形状が方形状である下部電極１２Ａの短辺寸法よりも小さくレイアウトされていることである。
【００２６】
図３は、下部電極の短辺寸法と、キャパシタに生じるリーク電流量（正確には下部電極の単位面積当たりに生じるリーク電流量）との関係を本願発明者が調べた結果を示す図である。尚、図３において、横軸は下部電極の短辺寸法を表し、縦軸はキャパシタに生じるリーク電流量を表している。ここで、縦軸に示すリーク電流量は、下部電極の短辺寸法が０．２９μｍである場合におけるリーク電流量を１．０として規格化されている。
【００２７】
図３に示すように、下部電極の短辺寸法が小さくなるに従って、キャパシタに生じるリーク電流量が増加している。これは、下部電極の短辺寸法が小さくなるに従って、容量絶縁膜の膜質がストレス等に起因して劣化し、それにより容量絶縁膜の導電性が高くなったものと推測される。
【００２８】
以上のように、ダミー下部電極１２Ｂの短辺寸法が下部電極１２Ａの短辺寸法よりも小さくレイアウトされている本実施形態の半導体記憶装置においては、メモリセルのキャパシタの単位面積当たりに生じるリーク電流量と比べて、ダミーセルのキャパシタの単位面積当たりに生じるリーク電流量が多くなる。言い換えると、リーク電流はダミーセルのキャパシタの方に流れやすい。このため、メモリセルを構成するキャパシタを形成した後の工程でプラズマダメージが発生した場合にも、当該プラズマダメージにより生じた電荷（リーク電流）はダミーセルのキャパシタを優先的に流れる。従って、メモリセル本体の容量絶縁膜１３におけるチャージアップによるダメージを回避することが可能となる。
【００２９】
次に、第１の実施形態に係る半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００３０】
図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。尚、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）は、図１におけるＡ−Ａ’線の断面構成と対応しており、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は、図１におけるＢ−Ｂ’線の断面構成と対応している。
【００３１】
まず、図４（ａ）及び（ｂ）に示すように、例えばＰ型の半導体基板１上に素子分離２を形成した後、図示は省略しているが、ロジック部のＮｃｈトランジスタ及びＰｃｈトランジスタ並びにメモリセルトランジスタのそれぞれを形成するために、ウェル注入、チャネルストップ注入及び閾値制御のための不純物注入を順次実施する。その後、メモリセル領域及びダミーセル領域のそれぞれの半導体基板１の上に、ワード線となるゲート電極２０及びダミーワード線となるダミーゲート電極２１をゲート絶縁膜３を介して形成する。次に、メモリセル領域及びダミーセル領域のそれぞれの半導体基板１に例えばＰ（リン）イオンを注入することによってＮ型の不純物拡散層５を形成する。尚、図示は省略しているが、ロジック部においていわゆるＬＤＤ（lightly doped drain ）注入又はＥｘｔｅｎｔｉｏｎ注入を実施する。
【００３２】
次に、図５（ａ）及び（ｂ）に示すように、ゲート電極２０及びダミーゲート電極２１のそれぞれの側面に絶縁性のサイドウォール６を形成した後、図示は省略しているが、ロジック部においてソース・ドレイン領域を形成するためのイオン注入を行なう。その後、必要に応じてロジック部の基板表面及びゲート電極表面をシリサイド化した後、ゲート電極２０及びダミーゲート電極２１のそれぞれの上を含む半導体基板１の上に、例えばＢＰＳＧ膜よりなる第１の層間絶縁膜７を形成する。このとき、第１の層間絶縁膜７の下に窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、第１の層間絶縁膜７の表面をＣＭＰ（chemical mechanical polishing ）を用いて平坦化した後、第１の層間絶縁膜７中に、不純物拡散層５とメモリセル又はダミーセルのキャパシタとを接続するためのプラグ８Ａ、及び不純物拡散層５とビット線とを接続するためのプラグ８Ｂを形成する。プラグ８Ａ及び８Ｂは例えばポリシリコンよりなる。
【００３３】
次に、図６（ａ）及び（ｂ）に示すように、メモリセル領域及びダミーセル領域に窒化シリコン（Ｓｉ3Ｎ4）膜９を選択的に形成した後、半導体基板１の上に全面に亘って例えばＢＰＳＧ膜よりなる第２の層間絶縁膜１０を形成する。その後、下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有するレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして、下部電極１２Ａ及びダミー下部電極１２Ｂのそれぞれを形成する領域に位置する第２の層間絶縁膜１０及び窒化シリコン膜９を選択的に除去する。これによって、メモリセル及びダミーセルのそれぞれのキャパシタ形成用凹部が形成される。ここで、各キャパシタ形成用凹部の底部においてプラグ８Ａの上面が露出する。その後、半導体基板１の上に全面に亘って例えばＨＳＧポリシリコン膜を形成した後、当該ポリシリコン膜に対してエッチバック又はＣＭＰを行なうことによって、メモリセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続する下部電極１２Ａを形成すると共に、ダミーセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続するダミー下部電極１２Ｂを形成する。
【００３４】
次に、図７（ａ）及び（ｂ）に示すように、下部電極１２Ａの上を含むメモリセル領域の上及びダミー下部電極１２Ｂの上を含むダミーセル領域の上に、例えばＴａ2Ｏ5よりなる厚さ１０ｎｍの容量絶縁膜１３、及び例えばＴｉＮよりなる厚さ５０ｎｍの上部電極１４を順次形成する。これによって、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるメモリセルのキャパシタが形成されると共に、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるダミーセルのキャパシタが形成される。
【００３５】
次に、図８（ａ）及び（ｂ）に示すように、上部電極１４の上を含む第２の層間絶縁膜１０の上に、例えばＮＳＧ膜よりなる第３の層間絶縁膜１５を形成した後、該第３の層間絶縁膜１５の表面を平坦化する。その後、窒化シリコン膜９、第２の層間絶縁膜１０及び第３の層間絶縁膜１５に、プラグ８Ｂと接続するビット線コンタクト１６を形成する。このとき、図示は省略しているが、第３の層間絶縁膜１５に、上部電極１４と接続するコンタクトを形成する。
【００３６】
尚、本実施形態においては、第３の層間絶縁膜１５として、一般的に埋め込み特性の優れた高密度プラズマ（ＨＤＰ）を用いた方法により形成されたＮＳＧ膜を使用するが、当該ＮＳＧ膜の成膜時におけるプラズマ処理により上部電極１４に注入された電荷は、前述のように、優先的にダミーセルの容量絶縁膜１３を通ってダミー下部電極１２Ｂに流れる。このため、メモリセル本体の容量絶縁膜１３がプラズマダメージにより劣化することを防止できる。
【００３７】
続いて、公知の技術により多層配線（図２（ａ）及び（ｂ）に示すビット線（配線）１７、及びメインワード線（ビット線１７よりも上に形成されており且つワード線（ゲート電極２０）とコンタクトを介して接続されている金属配線）を含む）を形成することによって、本実施形態のＤＲＡＭが完成する。
【００３８】
以上に説明したように、第１の実施形態によると、ダミー下部電極１２Ｂの短辺寸法を下部電極１２Ａの短辺寸法よりも小さく設定するだけで、メモリセルを構成するキャパシタを形成した後の工程で生じたチャージアップダメージをダミーセルにより吸収することができるので、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００３９】
また、第１の実施形態によると、下部電極１２Ａを形成すると同時に、短辺寸法がより小さいダミー下部電極１２Ｂを形成するため、新たな工程を追加することなく、マスクレイアウトの調整のみによって、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００４０】
尚、第１の実施形態において、スタック型キャパシタを有するＤＲＡＭを対象としたが、これに代えて、トレンチ型キャパシタを有するＤＲＡＭを対象としても、同様の効果が得られる。また、ＤＲＡＭ以外の他の種類のメモリを対象としてもよいことは言うまでもない。
【００４１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００４２】
図９は、第２の実施形態に係る半導体記憶装置（具体的にはＤＲＡＭ）のメモリセルを示す平面図であり、図１０（ａ）及び（ｂ）は図９におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図９並びに図１０（ａ）及び（ｂ）において、図１並びに図２（ａ）及び（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を省略する。また、図９においては、一部の構成要素の図示を省略している。
【００４３】
第２の実施形態が第１の実施形態と異なっている点は、図９並びに図１０（ａ）及び（ｂ）に示すように、ダミーセル領域においては、下部電極形成時にエッチングストッパーとして用いられる窒化シリコン９が除去されており、それによってダミー下部電極１２Ｂの底面の少なくとも一部分が、ダミー下部電極１２Ｂと接続するプラグ８Ａの上面よりも下側に位置するように、ダミー下部電極１２Ｂの底面に凹凸が設けられていることである。具体的には、図１０（ａ）に示すように、ダミー下部電極１２Ｂは、それと接続するプラグ８Ａの側方に、メモリセル本体の下部電極１２Ａには見られない幅の狭い凹部３０を形成する。このため、第１の実施形態で図３を参照しながら説明したように、ダミーセルのキャパシタにおける幅の狭い凹部３０の形成箇所では、単位面積当たりに生じるリーク電流量がメモリセルのキャパシタと比較して多くなる。言い換えると、リーク電流はダミーセルのキャパシタの方に流れやすい。このため、メモリセルを構成するキャパシタを形成した後の工程でプラズマダメージが発生した場合にも、当該プラズマダメージにより生じた電荷（リーク電流）はダミーセルのキャパシタを優先的に流れる。従って、メモリセル本体の容量絶縁膜１３におけるチャージアップによるダメージを回避することが可能となる。
【００４４】
尚、第２の実施形態においては、図９並びに図１０（ａ）及び（ｂ）に示すように、第１の実施形態と異なり、下部電極１２Ａの短辺寸法とダミー下部電極１２Ｂの短辺寸法とは等しい。
【００４５】
次に、第２の実施形態に係る半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００４６】
図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、図１７（ａ）、（ｂ）及び図１８（ａ）、（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。尚、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）及び図１８（ａ）は、図９におけるＡ−Ａ’線の断面構成と対応しており、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）及び図１８（ｂ）は、図９におけるＢ−Ｂ’線の断面構成と対応している。
【００４７】
まず、第１の実施形態の図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）に示す工程と同様に、第１の層間絶縁膜７中にプラグ８Ａ及びプラグ８Ｂを形成した後、図１１（ａ）及び（ｂ）に示すように、第１の層間絶縁膜７の上に全面に亘って窒化シリコン膜９を形成する。その後、図１２（ａ）及び（ｂ）に示すように、ダミーセル領域の窒化シリコン膜９を選択的に除去する。言い換えると、メモリセル領域のみに窒化シリコン膜９を残存させる。
【００４８】
次に、図１３（ａ）及び（ｂ）に示すように、半導体基板１の上に全面に亘って例えばＢＰＳＧ膜よりなる第２の層間絶縁膜１０を形成する。その後、下部電極形成領域及びダミー下部電極形成領域のそれぞれに開口部を有するレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして、図１４（ａ）及び（ｂ）に示すように、下部電極１２Ａ及びダミー下部電極１２Ｂのそれぞれを形成する領域に位置する第２の層間絶縁膜１０を選択的に除去する。これによって、メモリセル及びダミーセルのそれぞれのキャパシタ形成用凹部が形成される。このとき、メモリセル領域では残存する窒化シリコン膜９がエッチングストッパーとして機能するため、第２の層間絶縁膜１０のエッチングは窒化シリコン膜９で止まる。しかしながら、ダミーセル領域では第２の層間絶縁膜１０の下に窒化シリコン膜９が設けられていないため、第２の層間絶縁膜１０のエッチングに続いて第１の層間絶縁膜７の一部分がエッチングされ、その結果、ダミー下部電極１２Ｂと接続するプラグ８Ａの上部が露出する。
【００４９】
その後、前述のレジストパターンをマスクとして、図１５（ａ）及び（ｂ）に示すように、メモリセルのキャパシタ形成用凹部に露出する窒化シリコン膜９を除去することによって、該凹部の底部に、下部電極１２Ａと接続されるプラグ８Ａの上面を露出させる。このとき、ダミーセルのキャパシタ形成用凹部に露出する第１の層間絶縁膜７がさらにエッチングされ、ダミー下部電極１２Ｂと接続するプラグ８Ａの上部のより多くが露出する。
【００５０】
次に、図１６（ａ）及び（ｂ）に示すように、半導体基板１の上に全面に亘って例えばＨＳＧポリシリコン膜を形成した後、当該ポリシリコン膜に対してエッチバック又はＣＭＰを行なうことによって、メモリセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続する下部電極１２Ａを形成すると共に、ダミーセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続するダミー下部電極１２Ｂを形成する。このとき、ダミーセルのキャパシタ形成用凹部においては、プラグ８Ａが突出するように、その周囲の第１の層間絶縁膜７がエッチングされているため、ダミー下部電極１２Ｂの底面の少なくとも一部分がプラグ８Ａの上面よりも下側に位置するようにダミー下部電極１２Ｂの底面に凹凸が生じる。より具体的には、ダミー下部電極１２Ｂはプラグ８Ａの側方に、メモリセル本体の下部電極１２Ａには見られない幅の狭い凹部３０を形成する。
【００５１】
次に、図１７（ａ）及び（ｂ）に示すように、下部電極１２Ａの上を含むメモリセル領域の上及びダミー下部電極１２Ｂの上を含むダミーセル領域の上に、例えばＴａ2Ｏ5よりなる厚さ１０ｎｍの容量絶縁膜１３、及び例えばＴｉＮよりなる厚さ５０ｎｍの上部電極１４を順次形成する。これによって、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるメモリセルのキャパシタが形成されると共に、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるダミーセルのキャパシタが形成される。
【００５２】
次に、図１８（ａ）及び（ｂ）に示すように、上部電極１４の上を含む第２の層間絶縁膜１０の上に、例えばＮＳＧ膜よりなる第３の層間絶縁膜１５を形成した後、該第３の層間絶縁膜１５の表面を平坦化する。その後、窒化シリコン膜９、第２の層間絶縁膜１０及び第３の層間絶縁膜１５に、プラグ８Ｂと接続するビット線コンタクト１６を形成する。このとき、図示は省略しているが、第３の層間絶縁膜１５に、上部電極１４と接続するコンタクトを形成する。
【００５３】
尚、本実施形態においては、第３の層間絶縁膜１５として、一般的に埋め込み特性の優れた高密度プラズマ（ＨＤＰ）を用いた方法により形成されたＮＳＧ膜を使用するが、当該ＮＳＧ膜の成膜時におけるプラズマ処理により上部電極１４に注入された電荷は、前述のように、優先的にダミーセルの容量絶縁膜１３を通ってダミー下部電極１２Ｂに流れる。このため、メモリセル本体の容量絶縁膜１３がプラズマダメージにより劣化することを防止できる。
【００５４】
続いて、公知の技術により多層配線（図１０（ａ）及び（ｂ）に示すビット線（配線）１７、及びメインワード線（ビット線１７よりも上に形成されており且つワード線（ゲート電極２０）とコンタクトを介して接続されている金属配線）を含む）を形成することによって、本実施形態のＤＲＡＭが完成する。
【００５５】
以上に説明したように、第２の実施形態によると、下部電極形成時にエッチングストッパーとして用いられる窒化シリコン９のパターニング時に、ダミーセル領域の窒化シリコン９を除去するだけで、ダミー下部電極１２Ｂに微細な凹部３０を形成でき、ダミーセルのキャパシタにおける当該凹部３０の形成箇所においてリーク電流を流れやすくすることができる。すなわち、メモリセルを構成するキャパシタを形成した後の工程で生じたチャージアップダメージをダミーセルにより吸収することができるので、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００５６】
また、第２の実施形態によると、下部電極形成時にエッチングストッパーとして用いられる窒化シリコン９のパターニング時に、ダミーセル領域の窒化シリコン９を除去するため、新たな工程を追加することなく、マスクレイアウトの調整のみによって、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００５７】
尚、第２の実施形態において、ＤＲＡＭ以外の他の種類のメモリを対象としてもよいことは言うまでもない。
【００５８】
また、第２の実施形態において、第１の実施形態と同様に、ダミー下部電極１２Ｂの短辺寸法を、下部電極１２Ａの短辺寸法よりも小さく設定してもよい。このようにすると、リーク電流がダミーセルのキャパシタの方により一層流れやすくなる。
【００５９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００６０】
図１９は、第３の実施形態に係る半導体記憶装置（具体的にはＤＲＡＭ）のメモリセルを示す平面図であり、図２０（ａ）及び（ｂ）は図１９におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図１９並びに図２０（ａ）及び（ｂ）において、図１並びに図２（ａ）及び（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を省略する。また、図１９においては、一部の構成要素の図示を省略している。
【００６１】
第３の実施形態が第１の実施形態と異なっている点は、図１９並びに図２０（ａ）及び（ｂ）に示すように、筒型形状を有するダミー下部電極１２Ｂの内壁面及び外壁面の一部がそれぞれ容量絶縁膜１３を挟んで上部電極１４と対向していることである。すなわち、ダミー下部電極１２Ｂは凸部３２を有しており、該凸部３２の両側（つまりダミー下部電極１２Ｂの壁部の内側及び外側）に容量が形成される。それに対して、筒型形状を有する下部電極１２Ａは、第１の実施形態と同様に、その内壁面のみが容量絶縁膜１３を挟んで上部電極１４と対向している。
【００６２】
従って、ダミー下部電極１２Ｂの凸部３２においては電界集中に起因してリーク電流が流れやすくなる。言い換えると、ダミーセルのキャパシタにおける凸部３２の形成箇所では、単位面積当たりに生じるリーク電流量がメモリセルのキャパシタと比較して多くなる。このため、メモリセルを構成するキャパシタを形成した後の工程でプラズマダメージが発生した場合にも、当該プラズマダメージにより生じた電荷（リーク電流）はダミーセルのキャパシタを優先的に流れる。従って、メモリセル本体の容量絶縁膜１３におけるチャージアップによるダメージを回避することが可能となる。
【００６３】
尚、第３の実施形態においては、図１９並びに図２０（ａ）及び（ｂ）に示すように、第１の実施形態と異なり、下部電極１２Ａの短辺寸法とダミー下部電極１２Ｂの短辺寸法とは等しい。
【００６４】
次に、第３の実施形態に係る半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００６５】
図２１（ａ）、（ｂ）、図２２（ａ）、（ｂ）、図２３（ａ）、（ｂ）及び図２４（ａ）、（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。尚、図２１（ａ）、図２２（ａ）、図２３（ａ）及び図２４（ａ）は、図１９におけるＡ−Ａ’線の断面構成と対応しており、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）及び図２４（ｂ）は、図１９におけるＢ−Ｂ’線の断面構成と対応している。
【００６６】
まず、第１の実施形態の図４（ａ）、（ｂ）、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）に示す工程と同様に、メモリセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続し且つ筒型形状を有する下部電極１２Ａを形成すると共に、ダミーセルのキャパシタ形成用凹部の壁面及び底部の上に、プラグ８Ａと接続し且つ筒型形状を有するダミー下部電極１２Ｂを形成する。
【００６７】
次に、図２１（ａ）及び（ｂ）に示すように、ダミー下部電極１２Ｂの上及び第２の層間絶縁膜１０におけるダミー下部電極１２Ｂの近傍部分の上に開口部を有するレジストパターン３１を形成する。
【００６８】
次に、レジストパターン３１をマスクとして、図２２（ａ）及び（ｂ）に示すように、第２の層間絶縁膜１０の露出部分をドライエッチングにより選択的に除去し、それによってダミー下部電極１２Ｂに凸部３２を形成した後、レジストパターン３１を除去する。
【００６９】
次に、図２３（ａ）及び（ｂ）に示すように、下部電極１２Ａの上を含むメモリセル領域の上及びダミー下部電極１２Ｂの上を含むダミーセル領域の上に、例えばＴａ2Ｏ5よりなる厚さ１０ｎｍの容量絶縁膜１３、及び例えばＴｉＮよりなる厚さ５０ｎｍの上部電極１４を順次形成する。これによって、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるメモリセルのキャパシタが形成されると共に、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるダミーセルのキャパシタが形成される。このとき、下部電極１２Ａの内壁面のみが容量絶縁膜１３を挟んで上部電極１４と対向するのに対して、ダミー下部電極１２Ｂの内壁面及び外壁面の一部がそれぞれ容量絶縁膜１３を挟んで上部電極１４と対向する。
【００７０】
次に、図２４（ａ）及び（ｂ）に示すように、上部電極１４の上を含む第２の層間絶縁膜１０の上に、例えばＮＳＧ膜よりなる第３の層間絶縁膜１５を形成した後、該第３の層間絶縁膜１５の表面を平坦化する。その後、窒化シリコン膜９、第２の層間絶縁膜１０及び第３の層間絶縁膜１５に、プラグ８Ｂと接続するビット線コンタクト１６を形成する。このとき、図示は省略しているが、第３の層間絶縁膜１５に、上部電極１４と接続するコンタクトを形成する。
【００７１】
尚、本実施形態においては、第３の層間絶縁膜１５として、一般的に埋め込み特性の優れた高密度プラズマ（ＨＤＰ）を用いた方法により形成されたＮＳＧ膜を使用するが、当該ＮＳＧ膜の成膜時におけるプラズマ処理により上部電極１４に注入された電荷は、前述のように、優先的にダミーセルの容量絶縁膜１３を通ってダミー下部電極１２Ｂに流れる。このため、メモリセル本体の容量絶縁膜１３がプラズマダメージにより劣化することを防止できる。
【００７２】
続いて、公知の技術により多層配線（図２０（ａ）及び（ｂ）に示すビット線（配線）１７、及びメインワード線（ビット線１７よりも上に形成されており且つワード線（ゲート電極２０）とコンタクトを介して接続されている金属配線）を含む）を形成することによって、本実施形態のＤＲＡＭが完成する。
【００７３】
以上に説明したように、第３の実施形態によると、ダミー下部電極１２Ｂに凸部３２を形成することによって、該凸部３２における電界集中を利用してリークパスを形成することができる。すなわち、メモリセルを構成するキャパシタを形成した後の工程で生じたチャージアップダメージをダミーセルにより吸収することができるので、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００７４】
また、第３の実施形態によると、ダミー下部電極１２Ｂに凸部３２を形成するためのリソグラフィ工程及びエッチング工程を追加するだけで、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００７５】
尚、第３の実施形態において、ＤＲＡＭ以外の他の種類のメモリを対象としてもよいことは言うまでもない。
【００７６】
また、第３の実施形態において、第１の実施形態と同様に、ダミー下部電極１２Ｂの短辺寸法を、下部電極１２Ａの短辺寸法よりも小さく設定してもよい。このようにすると、リーク電流がダミーセルのキャパシタの方により一層流れやすくなる。
【００７７】
また、第３の実施形態において、第２の実施形態と同様に、ダミー下部電極１２Ｂの底面の少なくとも一部分がプラグ８Ａの上面よりも下側に位置するようにダミー下部電極１２Ｂの底面に凹凸を設けてもよい。このようにすると、リーク電流がダミーセルのキャパシタの方により一層流れやすくなる。
【００７８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００７９】
第４の実施形態に係る半導体記憶装置の平面構成は、図１に示す第１の実施形態と基本的に同じである。図２５（ａ）及び（ｂ）はそれぞれ第４の実施形態に係る半導体記憶装置の断面図であって、図２５（ａ）は図１におけるＡ−Ａ’線の断面図であり、図２５（ｂ）は図１におけるＢ−Ｂ’線の断面図である。尚、図２５（ａ）及び（ｂ）において、図１並びに図２（ａ）及び（ｂ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８０】
第４の実施形態が第１の実施形態と異なっている点は、図２５（ａ）及び（ｂ）に示すように、ダミーセル領域の半導体基板１の表面部に、Ｎ型の不純物拡散層５に代えて、不純物拡散層５よりもＮ型不純物の濃度が高いＮ+ 型の不純物拡散層４１が形成されていることである。言い換えると、ダミーセル領域においては、メモリセル領域の半導体基板１との間でＰＮ接合を生じる不純物拡散層５よりも不純物濃度が高い不純物拡散層４１が半導体基板１との間でＰＮ接合を生じる。すなわち、プラグ８Ａを介してダミー下部電極１２Ｂと電気的に接続し且つダミーセルトランジスタのソース・ドレイン領域となる不純物拡散層４１の不純物濃度は、プラグ８Ａを介して下部電極１２Ａと電気的に接続し且つメモリセルトランジスタのソース・ドレイン領域となる不純物拡散層５の不純物濃度よりも高い。
【００８１】
従って、ダミーセル領域のＰＮ接合においては、メモリセル領域のＰＮ接合よりもリーク電流が流れやすくなる。言い換えると、メモリセルのキャパシタの単位面積当たりに生じるリーク電流量と比べて、ダミーセルのキャパシタの単位面積当たりに生じるリーク電流量が多くなる。このため、メモリセルを構成するキャパシタを形成した後の工程でプラズマダメージが発生した場合にも、当該プラズマダメージにより生じた電荷（リーク電流）はダミーセルのキャパシタから不純物拡散層４１に優先的に流れる。従って、メモリセル本体の容量絶縁膜１３におけるチャージアップによるダメージを回避することが可能となる。
【００８２】
尚、第４の実施形態において、不純物拡散層５の不純物濃度が通常のＬＤＤ領域と同程度の例えば２×１０18atoms/cm3 程度であるのに対して、不純物拡散層４１の不純物濃度は例えば２×１０20atoms/cm3 程度である。
【００８３】
次に、第４の実施形態に係る半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００８４】
図２６（ａ）、（ｂ）及び図２７（ａ）、（ｂ）は、第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。尚、図２６（ａ）及び図２７（ａ）は、図１におけるＡ−Ａ’線の断面構成と対応しており、図２６（ｂ）及び図２７（ｂ）は、図１におけるＢ−Ｂ’線の断面構成と対応している。
【００８５】
まず、図２６（ａ）及び（ｂ）に示すように、第１の実施形態の図４（ａ）及び（ｂ）に示す工程と同様に、例えばＰ型の半導体基板１上に素子分離２を形成した後、図示は省略しているが、ロジック部のＮｃｈトランジスタ及びＰｃｈトランジスタ並びにメモリセルトランジスタのそれぞれを形成するために、ウェル注入、チャネルストップ注入及び閾値制御のための不純物注入を順次実施する。その後、メモリセル領域及びダミーセル領域のそれぞれの半導体基板１の上に、ワード線となるゲート電極２０及びダミーワード線となるダミーゲート電極２１をゲート絶縁膜３を介して形成する。次に、少なくともメモリセル領域及びダミーセル領域のそれぞれに開口部を有するレジストパターン（図示省略）をマスクとして、例えば注入エネルギー１０ｋｅＶ、ドーズ量２×１０13ｉｏｎｓ／ｃｍ2 で例えばＰ（リン）イオンを半導体基板１に注入することによってＮ型の不純物拡散層５を形成する。尚、図示は省略しているが、ロジック部においていわゆるＬＤＤ注入又はＥｘｔｅｎｔｉｏｎ注入を実施する。
【００８６】
次に、図２７（ａ）及び（ｂ）に示すように、少なくともメモリセル領域を覆い且つ少なくともダミーセル領域及びロジック部のＮｃｈトランジスタ形成領域（図示省略）に開口部を有するレジストパターン４０をマスクとして、ロジック部のＮｃｈトランジスタのソース・ドレイン領域を形成するための例えばＡｓ（ヒ素）イオンを例えば注入エネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ2 で半導体基板１に注入することによって、不純物拡散層５よりもＮ型不純物の濃度が高いＮ+ 型の不純物拡散層４１をダミーセル領域に形成する。
【００８７】
その後の工程については、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）に示す第１の実施形態と同様である。
【００８８】
以上に説明したように、第４の実施形態によると、ダミーセルトランジスタのソース・ドレイン領域として、メモリセルトランジスタのソース・ドレイン領域となる不純物拡散層５よりも不純物濃度が高い不純物拡散層４１を形成する。このため、プラズマダメージに起因してダミー下部電極１２Ｂに注入された電荷が半導体基板１により流れやすくなる。すなわち、メモリセルを構成するキャパシタを形成した後の工程で生じたチャージアップダメージをダミーセルにより吸収することができるので、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００８９】
また、第４の実施形態によると、ロジック部のＮｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入時に不純物拡散層４１を形成するため、新たな工程を追加することなく、マスクレイアウトの調整のみによって、信頼性の高いＤＲＡＭメモリセルの形成が可能となる。
【００９０】
尚、第４の実施形態において、スタック型キャパシタを有するＤＲＡＭを対象としたが、これに代えて、トレンチ型キャパシタを有するＤＲＡＭを対象としても、同様の効果が得られる。また、ＤＲＡＭ以外の他の種類のメモリを対象としてもよいことは言うまでもない。
【００９１】
また、第４の実施形態において、第１の実施形態に係る半導体記憶装置及びその製造方法を対象として、ダミーセル領域に高濃度Ｎ型の不純物拡散層４１を形成した。しかし、これに代えて、第２又は第３の実施形態に係る半導体記憶装置及びその製造方法を対象として、ダミーセル領域に高濃度Ｎ型の不純物拡散層４１を形成しても、本実施形態と同様の効果が得られる。
【００９２】
また、第４の実施形態において、不純物拡散層５を形成するためのイオン注入工程（図２６（ａ）及び（ｂ）参照）と不純物拡散層４１を形成するためのイオン注入工程（図２７（ａ）及び（ｂ）参照）との間で互いの実施順を入れ替えてもよい。また、不純物拡散層５を形成するためのイオン注入工程において、ダミーセル領域の半導体基板１にはイオン注入を行なわなくてもよい。また、不純物拡散層４１を形成するためのイオン注入を、ロジック部のＮｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入と別々に実施してもよい。さらに、不純物拡散層５におけるプラグ８Ａとの接続部分の不純物濃度を他の部分と比べて高くしてもよい。
【産業上の利用可能性】
【００９３】
以上に説明したように、本発明を半導体記憶装置に適用した場合、メモリセルの信頼性が向上するという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００９４】
【図１】図１は本発明の第１の実施形態に係る半導体記憶装置の平面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の断面図であり、図２（ａ）は図１におけるＡ−Ａ’線の断面図であり、図２（ｂ）は図１におけるＢ−Ｂ’線の断面図である。
【図３】下部電極の短辺寸法とキャパシタに生じるリーク電流量との関係を本願発明者が調べた結果を示す図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図９】図９は本発明の第２の実施形態に係る半導体記憶装置の平面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の断面図であり、図１０（ａ）は図９におけるＡ−Ａ’線の断面図であり、図１０（ｂ）は図９におけるＢ−Ｂ’線の断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１９】図１９は本発明の第３の実施形態に係る半導体記憶装置の平面図である。
【図２０】図２０（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の断面図であり、図２０（ａ）は図１９におけるＡ−Ａ’線の断面図であり、図２０（ｂ）は図１９におけるＢ−Ｂ’線の断面図である。
【図２１】図２１（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２２】図２２（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２３】図２３（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２４】図２３（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の断面図である。
【図２６】図２６（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２７】図２７（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２８】図２８は従来の半導体記憶装置の断面図である。
【符号の説明】
【００９５】
１    半導体基板
２    素子分離
３    ゲート絶縁膜
５    不純物拡散層
６    サイドウォール
７    第１の層間絶縁膜
８Ａ  プラグ
８Ｂ  プラグ
９    窒化シリコン膜
１０    第２の層間絶縁膜
１２Ａ  下部電極
１２Ｂ  ダミー下部電極
１３    容量絶縁膜
１４    上部電極
１５    第３の層間絶縁膜
１６    ビット線コンタクト
１７    ビット線
１８    窒化シリコン膜
１９    第４の層間絶縁膜
２０    ゲート電極
２１    ダミーゲート電極
３０    ダミー下部電極の凹部
３１    レジストパターン
３２    ダミー下部電極の凸部
４０    レジストパターン
４１    不純物拡散層
【図１】
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【図２】
2006203128.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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