(57)【要約】【課題】  高い電源供給能を持ち、メモリセルアレイ以外の素子形成領域を実効的に広げることが可能な半導体記憶装置を得る。【解決手段】  同時に書き込みされるセンスアンプの各々である例えば１７ｂ、１７ｃは、いずれも複数のドライバトランジスタの内のそれぞれ異なるドライバトランジスタＰ２、Ｐ１に複数のセンスアンプドライブ線のいずれかを介して接続されているようにしたので、電源線１９、２２の電位の変動を抑制することができる。【選択図】        図２３
2006155887.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行及び列方向に配置されたメモリセルサブアレイ、上記メモリセル内の状態を感知するセンスアンプ、上記センスアンプの集合体であり同時に書き込みされるセンスアンプを含むセンスアンプブロック、上記センスアンプブロック内に形成され、行方向に配置された電源線と接続された複数のドライバトランジスタ、及び、上記センスアンプブロック内に配置されて上記ドライバトランジスタに接続された複数のセンスアンプドライブ線を有し、同時に書き込みされる上記センスアンプの各々はいずれも上記複数のドライバトランジスタの内のそれぞれ異なるドライバトランジスタに上記複数のセンスアンプドライブ線のいずれかを介して接続されていることを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルが行及び列方向に配置されたメモリセルサブアレイ、上記メモリセル内の状態を感知するセンスアンプ、上記センスアンプの集合体であり同時に書き込みされるセンスアンプを含むセンスアンプブロック、上記センスアンプブロック内に形成され、行方向に配置された電源線と接続された複数のドライバトランジスタ、及び、上記センスアンプブロック内に配置されて上記ドライバトランジスタに接続された複数のセンスアンプドライブ線を有し、同時に書き込みされる上記センスアンプの各々はいずれも上記複数のセンスアンプドライブ線の内のそれぞれ異なるセンスドライブ線に上記複数のドライバトランジスタのいずれかを介して接続されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に半導体記憶装置における電源線のレイアウトに関するものである。
【背景技術】
【０００２】
図４６は例えば特開平４−２１２４５４号公報に示された従来の半導体記憶装置であるダイナミック型半導体記憶装置（ＤＲＡＭ）を示す平面図であり、１０１は感知増幅器列の配置領域（センスアンプ形成領域）、１０２は記憶素子群の配置領域（メモリセルアレイ）、１０３は比較的高抵抗な配線と、この配線とは別の層に形成された低抵抗な金属配線を接続するワード線裏打ち領域１０４と上記センスアンプ形成領域１０１とが交差する領域を示している。また、図４７は図４６の記号Ｘで示した領域の拡大図であり、電源供給線の配線を詳細に説明する図である。この図４７において１０５は電源電位を供給する電源線、１０６は接地電位を供給する接地線、１０７及び１０８は水平方向（この図において）に配置された電源線１０５及び接地線１０６と垂直方向（この図において）に配置された電源線１０５及び接地線１０６とをそれぞれ接続するスルーホール部を示している。
【０００３】
このように、従来の技術によれば、図４７に示したように、センスアンプ形成領域１０１において垂直方向と水平方向に伸びる電源線１０５及び接地線１０６をスルーホール１０７、１０８を介して接続することによって、それぞれメッシュ状態に配置している。このように電源線１０５と接地線１０６をメッシュ状に配置することにより、センスアンプ形成領域に形成され、センスアンプを駆動させる駆動回路への電源供給を速やかに行い、メモリセル内の情報の読み出し及び書き込み動作の高速化を図っていた。
【０００４】
また、図４６に示したメモリセルの集合体をメモリ部１０９ａないし１０９ｄの符号で表すと、実際のＤＲＡＭのチップは図４８のようになり、メモリセルの指定に必要となるロウデコーダ１１０ａ、１１０ｂ、及びカラムデコーダ１１１ａ、１１１ｂが、行方向に配置されたカラムデコーダ１１１ａを介して二つのメモリ部１０９ａと１０９ｃが、また１１１ｂを介してメモリ部１０９ｂと１０９ｄが配置されており、列方向に配置されたロウデコーダ１１０ａを介してメモリ部１０９ａと１０９ｂが、また１１０ｂを介して１０９ｃと１０９ｄが配置されている。
【０００５】
次に、図４８の一部、カラムデコーダ１１１ａとメモリ部１０９ｃの境界部を含む領域の拡大図を図４９に示す。既に述べたようにメモリ部１０９ａないし１０９ｄ上には電源線１０５と接地線１０６がメッシュ状に配置されており、また、隣接するカラムデコーダ１１１ａ上にもこの配線（１０５、１０６）の延長線が配置されている。
このようにカラムデコーダ１１１ａの形成領域上に配線（１０５、１０６）が配置されているためにカラムデコーダ１１１ａの実効的な形成領域は小さくなり、複雑な構成のカラムデコーダ１１１ａを形成しようとする際に必要なスペースを確保することが困難となっていた。また、電源線１０５及び接地線１０６は同一工程で、同一平面上に形成することが一般的であるため、電源線１０５と接地線１０６をショートさせることなく、また工程数を増加させることなく複数本の電源線１０５（または接地線１０６）をまとめて一本の電源線にすることは困難であった。
【０００６】
また、メモリ部１０９ａないし１０９ｄ内のセンスアンプ形成領域１０１において列方向に配置された電源線１０５と行方向に配置された電源線１０５が、また同様に列方向に配置された接地線１０６と行方向に配置された接地線１０６がスルーホール１０７、１０８によってそれぞれ接続されているが、このスルーホールは比較的大きな形成領域を必要としているために、従来のように、それぞれの電源線１０５とそれぞれの接地線１０６が交差する度にスルーホールを形成しようとすると電源線と接地線の間隔に制約が生じていた。
【０００７】
一方、ＤＲＡＭの一種であるシンクロナスＤＲＡＭでは、一個の半導体チップ内に独立に動作することが可能なメモリセルの集合体であるバンクを複数個備えており、同時に複数バンクの動作が行われている。これらの複数バンクへのデータ入出力をインタリーブ動作により、外部データ入出力を高速に行うものである。この一つのバンクの指定アドレスＸ１、Ｙ１へのアクセス動作中に、他のバンクの指定アドレスＸ２、Ｙ２へのアクセス動作を行い、両者の外部データ入出力を一サイクルずらせて行うことにより、より高速動作が可能になるものである。このシンクロナスＤＲＡＭにおいては複数のバンクが同時動作するため、例えば２バンク同時動作の場合は１バンク動作の２倍の消費電力を必要とするため、十分な電源供給が必要となっている。
【０００８】
【特許文献１】特開平４−２１２４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の半導体記憶装置は以上のように構成されており、電源線及び接地配線等の配線がカラムデコーダ上に配置されているためカラムデコーダの形成領域が実効的に小さくなるという問題点があった。
また、スルーホールをメモリセルの列方向に配置された電源線（または接地線）と行方向に配置された電源線（または接地線）が交差する度に形成した場合においては、電源線と接地線間の間隔を制約されていたという問題があった。
さらに、例えばワード線シャント方式を用いた半導体記憶装置の場合、比較的高抵抗の配線と金属配線などの低抵抗配線をスルーホールによって接続する領域（シャント領域）、または、分割ワード線方式を用いた半導体記憶装置の場合、主ワード線とサブワード線の接続部（サブデコード回路形成領域）等の領域には、電源供給能力強化のための電源配線が形成されていなかった。
【００１０】
また、メモリセルアレイにおいて部分的に電力消費の大きい領域があった場合に、特に所定の部分についての電源供給能力を強化する必要があるが、従来の方法では特定の領域の電源供給能力を向上させることが難しかった。さらに、従来のシンクロナスＤＲＡＭが上記のように形成されているため、複数バンクの同時操作には、１バンク動作時に比べて２倍の消費電力を必要とし、メモリセルアレイ１への電源供給方法によっては、互いに独立であるべきバンク動作が、電源電位の低下によって、互いに影響を及ぼし合い、メモリセルアレイ動作の余裕度を失うという問題点があった。
【００１１】
この発明は上記のような問題点を解消するためになされたものであり、工程数を増加させることなくカラムデコーダの形成領域を確保でき、さらに電源供給能力を十分に備えた半導体記憶装置を得ることを目的としている。
【課題を解決するための手段】
【００１２】
この発明に係る半導体記憶装置は、複数のメモリセルが行及び列方向に配置されたメモリセルサブアレイ、上記メモリセル内の状態を感知するセンスアンプ、上記センスアンプの集合体であり同時に書き込みされるセンスアンプを含むセンスアンプブロック、上記センスアンプブロック内に形成され、行方向に配置された電源線と接続された複数のドライバトランジスタ、及び、上記センスアンプブロック内に配置されて上記ドライバトランジスタに接続された複数のセンスアンプドライブ線を有し、同時に書き込みされる上記センスアンプの各々はいずれも上記複数のドライバトランジスタの内のそれぞれ異なるドライバトランジスタに上記複数のセンスアンプドライブ線のいずれかを介して接続されていることを特徴とする。
【００１３】
さらに、この発明に係る半導体記憶装置は、複数のメモリセルが行及び列方向に配置されたメモリセルサブアレイ、上記メモリセル内の状態を感知するセンスアンプ、上記センスアンプの集合体であり同時に書き込みされるセンスアンプを含むセンスアンプブロック、上記センスアンプブロック内に形成され、行方向に配置された電源線と接続された複数のドライバトランジスタ、及び、上記センスアンプブロック内に配置されて上記ドライバトランジスタに接続された複数のセンスアンプドライブ線を有し、同時に書き込みされる上記センスアンプの各々はいずれも上記複数のセンスアンプドライブ線の内のそれぞれ異なるセンスドライブ線に上記複数のドライバトランジスタのいずれかを介して接続されていることを特徴とする。
【発明の効果】
【００１４】
同時に書き込みされるセンスアンプの各々はいずれも複数のドライバトランジスタの内のそれぞれ異なるドライバトランジスタにセンスアンプドライブ線を介して接続するようにしたので、電源線の電位の変動を抑制することができる。
【００１５】
さらに、同時に書き込みされるセンスアンプの各々はいずれも複数のセンスアンプドライブ線の内のそれぞれ異なるセンスアンプドライブ線にドライバトランジスタを介して接続するようにしたので、電源線の電位の変動を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
参考例１．
この発明の一参考例について説明する。図１はダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）を概略的に示した図であり、図において１は行及び列方向に配置された複数のメモリセルを有するメモリセルアレイ、２は外部からのアドレス信号Ａ０〜Ａｎを受けて内部アドレス信号を発生するアドレスバッファ、３はアドレスバッファ２からの内部アドレス信号をデコードしてメモリセルアレイ１の対応の行を選択するロウデコーダ、４はアドレスバッファ２からのアドレス信号をデコードし、メモリセルアレイ１の対応の列を選択するための列選択信号を発生するコラムデコーダ、５はメモリセルアレイ１のロウデコーダ３により選択された行に接続されるメモリセルの情報を検知し増幅し且つラッチするセンスアンプの形成領域であり、このセンスアンプ形成領域５は、メモリセルアレイ１の各列に対応して設けられるセンスアンプを含んだ領域である。また６はコラムデコーダ４からの列選択信号に応答してメモリセルアレイ１の対応の列を内部データ伝達信号に応答してメモリセルアレイ１の対応の列を内部データ伝達線（Ｉ／Ｏ線）へ接続するＩ／Ｏゲートである。
【００１７】
アドレスバッファ２へは、行アドレス信号と列アドレス信号とが時分割多重化されて与えられる。また、ロウデコーダ３はアドレスバッファ２からの行アドレス信号をデコードし、コラムデコーダ４はアドレスバッファ２からの列アドレス信号をデコードする。
また、この半導体記憶装置はさらに、外部から与えられる制御クロック信号、すなわちロウアドレスストローブ信号（以下／ＲＡＳ信号と略す。）とカラムアドレスストローブ信号（以下／ＣＡＳ信号と略す。）とライトイネーブル信号（以下／ＷＥ信号と略す。）等の信号を受け、各種の内部制御信号を発生するコントロール回路７と、コントロール回路７からの内部制御信号に対応してセンスアンプ形成領域５に含まれるセンスアンプを活性化するための信号を発生するセンスアンプ活性化回路８と、センスアンプ活性化回路８からのセンスアンプ活性化信号に応答してセンスアンプ形成領域５に含まれるセンスアンプをドライブするセンスアンプドライブ回路９を含んでいる。
【００１８】
制御信号の一つである／ＲＡＳ信号はアドレスバッファ２が外部アドレス信号Ａ０〜Ａｎを行アドレス信号として受け付けて内部行アドレス信号を発生するタイミング信号を与えるとともに、この半導体記憶装置のメモリサイクル期間を決定する。また、／ＣＡＳ信号はアドレスバッファ２が内部アドレス信号Ａ０〜Ａｎを列アドレス信号として受けて、内部列アドレス信号を発生するタイミング信号を与える。また、／ＷＥ信号はこの半導体記憶装置がデータ書き込み動作モードであるかデータ読み出しモードであるかを示す信号である。また、１０はＩ／Ｏゲート６を介してメモリセルアレイ１における選択されたメモリセルとデータの授受を行う入出力回路である。
【００１９】
この入出力回路１０はデータ書き込み動作モード時には外部からの書き込みデータＤＱを受けて内部書き込みデータを生成し、内部データ伝達線及びＩ／Ｏゲート６を介して選択されたメモリセルへ内部書き込みデータを伝達する。データ読み出し時においては、入出力回路１０はＩ／Ｏゲート６を介して内部データ伝達線へ伝達された選択メモリセルのデータから外部読みだしデータを生成する。さらにセンスアンプ活性化回路８は、コントロール回路７から生成される内部／ＲＡＳ信号を所定時間遅延させて、センスアンプ活性化信号を発生し、センスアンプ活性化信号に対応してセンスアンプ形成領域５に含まれるセンスアンプを駆動する。
【００２０】
さらに、この半導体記憶装置は動作電源電位Ｖｃｃを受ける電源パッド１１に接続される動作電源電位供給線１２と、接地電位Ｖｓｓを受ける接地パッド１３に接続される接地線１４を含んでいる。これら動作電源電位供給線１２と、接地線１４はともに幅の広い配線からなっており、記憶装置に対して安定な電源電位Ｖｃｃまたは接地電位Ｖｓｓを供給するためにチップ外周に沿って記憶装置を取り囲むように配置されている。
【００２１】
この図１のメモリセルアレイ１、カラムデコーダ４、センスアンプ形成領域５等が含まれる部分をメモリ部とすると、このメモリ部は従来の技術において説明したメモリ部１０９ａないし１０９ｄに相当し、このメモリ部とロウデコーダ３及びカラムデコーダ４は図４８に示されたようなロウデコーダ形成領域とカラムデコーダ形成領域が直角に交差するような配置となっている。
また、図２に示すように、メモリ部に含まれるセンスアンプ形成領域５とメモリセルアレイ１はそれぞれが帯状になっており、従来の技術とほぼ同様に、センスアンプ形成領域５ａとメモリセルサブアレイ１ａが交互に配置されている状態となっている。
【００２２】
次に、図３に図２中に破線で囲った領域Ｙの拡大図を示す。この図において、メモリセルサブアレイ１ａ上及びセンスアンプ形成領域５ａ上にはメモリセルの配列の列方向に複数本の第一の給電線である電源線２２と第二の給電線である接地線２３を配置しており、この電源線２２と接地線２３に挟まれた領域にカラムデコーダ４から活性化信号を受けて活性化されるカラム選択信号線２４を配置している。また、センスアンプ形成領域５ａにメモリセルの行方向に伸びるように配置された電源線１９及び接地線２０とそれぞれ交差部分において接続されており、また、メモリセルサブアレイ１ａは各々一行のメモリセルＭＣが接続される複数のワード線１５（図３には一本のみを代表的に示す）と各々一列のメモリセルＭＣが接続される複数対のビット線１６ａと相補ビット線１６ｂからなるビット線対１６を含んでいる。
【００２３】
このビット線１６ａと相補ビット線１６ｂとは対をなし、互いに相補したデータが伝達される。ビット線１６ａと相補ビット線１６ｂとは、センス動作時において一方が他方の電位に対する基準電位を与える。メモリセルＭＣは、ワード線１５とビット線１６ａまたは１６ｂとの交差部に配置される。すなわち、一対のビット線１６との交差部に一つのメモリセルＭＣが配置されている。
メモリセルサブアレイ１ａの一辺においてワード線１５と平行にセンスアンプ形成領域５ａに含まれるセンスアンプ１７が配置される。このセンスアンプ１７はビット線１６ａ及び１６ｂの各対に対応して配置される。センスアンプ形成領域５に含まれる複数個のセンスアンプ１７を接続するようにセンスアンプドライブ信号線ＳＰ１（又はＳＰ２）及びＳＮ１（又はＳＮ２）２本が存在しているのは、センスアンプ１７は、ビット線１６ａ及び１６ｂの対において一方のビット線の電位を動作電源電位Ｖｃｃレベルに増幅し、他方のビット線を接地電位Ｖｓｓレベルへ増幅するためである。
【００２４】
また、このセンスアンプドライブ信号線ＳＰ１又はＳＰ２及びＳＮ１又はＳＮ２に対して、両者の電位をイコライズするためのイコライズ回路１８ａ、１８ｂが設けられる。センスアンプ活性化信号ＳＯ、／ＳＯ、ＳＯＦを受けて、導通、非導通状態となり、メモリセルの行方向に伸びる電源線１９又は接地線２０とセンスアンプドライブ信号線を接続、非接続状態とするスイッチング素子を含むセンスアンプドライブ回路２１は、センスアンプ形成領域５ａ内に配置されており、例えばイコライズ回路１８ａが接続されているセンスアンプドライブ信号線ＳＮ１、ＳＰ１とセンスアンプ活性化信号ＳＯ、／ＳＯ、ＳＯＦにより導電される配線とを接続するものであり、センスアンプ活性化信号線／ＳＯに応答してセンスアンプドライブ信号線ＳＰ１を電源線１９に接続するＰチャネルＭＯＳトランジスタＰ１と、センスアンプ活性化信号ＳＯＦに対応してセンスアンプドライブ信号線ＳＮ１を接地線２０へ接続するＮチャネルＭＯＳトランジスタＮ２と、センスアンプ活性化信号ＳＯに応答してセンスアンプドライブ信号線ＳＮ１を接地線２０へ接続するＮチャネルトランジスタＮ１を含むものである。
このＮチャネルＭＯＳトランジスタＮ２は比較的小さな駆動能力を備え、ＮチャネルＭＯＳトランジスタＮ１は比較的大きな駆動能力を有する。始めにＮチャネルＭＯＳトランジスタＮ１が導通状態となり、センスアンプドライブ信号線ＳＮ１を高速で接地電位Ｖｓｓへと放電する。
【００２５】
このように２段階でセンスアンプドライブ信号線ＳＮ１をドライブするのはセンスアンプの感度を改善するためである。すなわち、センスアンプドライブ信号線ＳＮ１を穏やかに接地電位Ｖｓｓレベルへと放電し、センスアンプ１７により各ビット線対１６の電位差がある程度増幅された後に、高速で接地電位Ｖｓｓへと放電する。これにより、センスアンプ１７の感度を損なうことなく高速でセンス動作を実行することができる。
図４は、図３に示すメモリセルＭＣ（ダイナミック型）の構成を具体的に示す図である。図３においては、ワード線１５ａとビット線１６ａとの交差部に配置されるメモリセルＭＣ１と、ワード線１５ｂとビット線１６ｂとの交差部に配置されるメモリセルＭＣ２は、情報を電荷の形態で格納するメモリセルキャパシタＣ１の一方の電極（ストレージノード）に接続されるＮチャネルＭＯＳトランジスタからなるトランスファーゲートＭＴ１を含む。メモリセルＭＣ２も同様に、メモリキャパシタＣ２と、トランスファーゲートＭＴ２を含んでいる。
【００２６】
図５は、図３に示すセンスアンプ１７の具体的構成を示す図である。図５において、センスアンプ１７は、クロスカップルされたＮチャネルＭＯＳトランジスタＮ３およびＮ４を含む。トランジスタＰ３は、そのゲートが相補ビット線１６ｂに接続され、そのドレインがビット線１６ａに接続されている。トランジスタＰ４は、そのゲートがビット線１６ａに接続される。トランジスタＰ３及びＰ４のソースは共通にセンスアンプドライブ信号線ＳＮ１に接続されている。
また、このＮチャネルＭＯＳトランジスタＮ３は、そのゲートが相補ビット線１６ｂに接続され、そのドレインがビット線１６ａに接続される。トランジスタＮ４はそのゲートがビット線１６ａに接続され、そのドレインが相補ビット線１６ｂに接続される。トランジスタＮ３及びＮ４のソースは共通にセンスアンプドライブ信号線ＳＮ１に接続される。
トランジスタＰ３及びＰ４はＰチャネルセンスアンプを構成し、ビット線１６ａ及び１６ｂのうち電位の低い方のビット線を接地電位Ｖｓｓレベレへ増幅する。
【００２７】
図６は、図３に示すイコライズ回路１８ａの構成を示す図である。イコライズ回路１８ａは、そのゲートがイコライズ信号線ＥＱＳを受けるように接続され、そのドレインがセンスアンプドライブ信号線ＳＰ１に接続され、そのソースがセンスアンプドライブ信号線ＳＮ１に接続されるＮチャネルＭＯＳトランジスタＮ５と、そのドレインがセンスアンプドライブ信号線ＳＮ１に接続され、そのソースが所定のプリチャージ電位ＶＢＬ（通常Ｖｓｓ／２のレベル）の電位を受けるように結合されるＮチャネルＭＯＳトランジスタＮ６と、そのゲートがイコライズ信号ＥＱＳを受けるように結合され、そのソースがドライブ信号線ＳＰ１に接続され、そのドレインがプリチャージ電位ＶＢＬを受けるように接続されるＮチャネルＭＯＳトランジスタＮ７を含んでいる。
【００２８】
このトランジスタＮ５は、イコライズ信号線ＥＱＳに応答してドライブ信号線ＳＮ１及びＳＰ１を短絡し、トランジスタＮ６及びＮ７はイコライズ信号ＥＱＳに応答して導通状態となり、ドライブ信号線ＳＮ１及ＳＰ２をプリチャージ電位ＶＢＬの電位レベルに維持するものである。
通常、この図６に示すイコライズ回路１８ａと同様の構成の回路がビット線１６ａ、１６ｂの対に対応して設けられており、ビット線１６ａ及び１６ｂの対に対応して設けられており、ビット線１６ａ及び１６ｂはそれぞれスタンバイ時においては中間電位Ｖｃｃ／２レベルのプリチャージ電位にプリチャージされる。次に、図３ないし図６に示す回路の動作をその動作波形図である図７を参照して説明する。
【００２９】
／ＲＡＳ信号が“Ｈ”のとき、メモリディバイスはスタンバイ状態にあり、センスアンプドライブ信号線ＳＰ１及びＳＮ１は所定のプリチャージ電位ＶＢＬにプリチャージされており、また同様にビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）も中間電位Ｖｃｃ／２にプリチャージされる。
／ＲＡＳ信号が“Ｌ”に立下がるとメモリサイクルが始まる。／ＲＡＳ信号の立下がりに応答して、アドレスバッファ２（図１参照）は内部行アドレス信号を生成してロウデコーダ３へ与える。ロウデコーダ３は与えられた内部アドレス信号をデコードし、メモリセルサブアレイ１ａにおける対応のワード線１５（ＷＬ）を選択し、図４に示す選択ワード線１５ａ（ＷＬ）の電位を“Ｈ”へ立上げる。
【００３０】
選択ワード線１５ａ（ＷＬ）の電位上昇に対応して、この選択ワード線に接続されるメモリセルのトランスファーゲートＭＴ（図４におけるゲートＭＴ１またはＭＴ２）が導通状態となる。それにより、選択ワード線１５ａ（ＷＬ）に接続されるメモリセルＭＣの記憶情報に応じた電荷がビット線１６ａ（ＢＬ）（または１６ｂ（／ＢＬ））の電位が変化する。図７においては、選択されたメモリセルが情報“０”を記憶しており、ビット線１６ａ（ＢＬ）の電位が低下した状態を示す。他方のビット線（図７においてはビット線１６ｂ（／ＢＬ））には電荷の流出は生じていないため、その電位は所定のプリチャージ電位レベルにある。ここで、各ビット線１６ａ（ＢＬ）、１６ｂ（／ＢＬ）は／ＲＡＳ信号の立下がりに応答してプリチャージ／イコライズ状態から解放されており、フローティング状態となっている。これは、センスアンプドライブ信号線ＳＰ１及びＳＮ１に設けられたイコライズ回路１８ａにおいても同様である。
【００３１】
次いで、被選択ワード線ＷＬｎの電位が上昇し、所定時間が経過した後、まずセンスアンプ活性化信号ＳＯＦが“Ｌ”から“Ｈ”へ立上がり、トランジスタＮ３が導通状態となる。これによりセンスアンプドライブ信号線ＳＮ１の電位がプリチャージ電位ＶＢＬから緩やかに接地電位Ｖｓｓレベルへと低下する。これに対応してセンスアンプ１７におけるＮチャネルセンスアンプが動作し、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の間の微小電位差が増幅される。このとき、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の微小電位差は緩やかに増幅されるため、センスアンプ１７の感度が改善され、正確にビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の間ので電位差が増幅される。
【００３２】
次いで、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の間の電位差がある程度増幅された後、センスアンプ活性化信号線ＳＯが“Ｈ”となる。これによりトランジスタＮ４が導通状態となり、高速でセンスアンプ信号線ＳＮ１を接地電位Ｖｓｓへと放電する。このトランジスタＮ４を導通させることにより、センスアンプ１７におけるＮチャネルセンスアンプを駆動させ、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の電位差を増幅する。このように２段階でＮチャネルセンスアンプを駆動することにより、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）のうち電位の低い方のビット線の電位を高感度かつ高速で接地電位レベルは放電することができる。
【００３３】
次に、センスアンプ活性化信号／ＳＯが“Ｈ”から“Ｌ”へ立下がり、センスアンプドライブ信号線ＳＰ１がドライブトランジスタＰ３を介して電源線Ｖｃｃに接続される。これによりセンスアンプ１７に含まれるＰチャネルセンスアンプが活性化され、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）のうちの電位の高い方のビット線が電源電位Ｖｃｃレベルにまで立上げられる（図７においては相補ビット線１６ｂ（／ＢＬ）が“Ｈ”に充電され、ビット線１６ａ（ＢＬ）が“Ｌ”レベルに放電される状態が示される）。
【００３４】
次いで、カラムアドレスストローブ信号（／ＣＡＳ信号）が“Ｌ”に立下がり、内部列アドレス信号がアドレスバッファ２から発生される。カラムコラムデコーダ４がこの発生された内部列アドレス信号をデコードする。この時点では、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）の電位が“Ｌ”及び“Ｈ”に安定している。これにより、対応の列（すなわちビット線対）が内部データ伝達線へ接続される。データの書き込みが行われ、／ＷＥ信号が“Ｈ”にあればデータの読み出しが行われ、／ＷＥ信号が“Ｌ”にあればデータの書き込みが行われる。
データの書き込み読み出しが行われると、ダイナミック型半導体記憶装置は次のアクセスサイクルに備えてスタンバイ状態に復帰する。すなわち、／ＲＡＳ信号及び／ＣＡＳ信号がそれぞれ順次“Ｈ”に立ち上がる。
【００３５】
これに対応して、被選択ワード線ＷＬｎの電位が“Ｌ”に立ち上がり、またセンスアンプ活性化信号ＳＯ、ＳＯＦ及び／ＳＯも不活性状態の“Ｌ”及び“Ｈ”へそれぞれ復帰する。これと平行して、イコライズ信号ＥＱＳが“Ｈ”に立ち上がる。イコライズ回路ＥＱ１８ａが活性化され、イコライズ回路１８ａに含まれるトランジスタＮ５、Ｎ６及びＮ７（図６参照）がすべて導通状態となる。それまで“Ｈ”及び“Ｌ”レベルにあったセンスアンプドライブ信号線ＳＰ１及びＳＰ２が短絡されてそれらの電位は中間電位Ｖｃｃ／２となる。
【００３６】
また、同時にトランジスタＮ６及びＮ７を介して、別のＶＢＬ発生回路（図示せず）で生成されたプリチャージ電位ＶＢＬ（Ｖｃｃ／２レベル）がセンスアンプドライブ信号線ＳＰ１及びＳＮ１はプリチャージ電位レベルに固定され、次のセンス動作に備える。センスアンプドライブ信号線をＶｃｃ／２のプリチャージレベルに保持するのは、ビット線１６ａ（ＢＬ）及び１６ｂ（／ＢＬ）を中間電位Ｖｃｃ／２にプリチャージするのと同様の理由により、消費電力の低減及びセンス動作を高速化させるためである。
【００３７】
さらに、この参考例ではメモリセルの列方向に配置された複数本の電源線２２及び接地線２３がセンスアンプ形成領域において、それぞれメモリセルの行方向に配置された電源線１９と接地線２０にスルーホール２５によって接続されているためセンスアンプドライブ信号線ＳＰ１及びＳＮ１（若しくはＳＮ２、ＳＰ２）への給電が速やかに行われ、このセンスアンプドライブ信号線の充電に要する時間を小さくできセンス動作の高速化が可能となる。
【００３８】
次に、電源線２２（２２ａ、２２ｂ）及び接地線２３（２３ａ、２３ｂ）に着目した電源配置図を図８に示す。図において既に用いた符号と同一符号は同一、若しくは相当する部分を示している。従来では、メモリセルの列方向と平行に配置する電源線と接地線を交互配置としていたために同一工程において、同一平面上に、これらの配線を形成した場合に、複数本の配線をまとめることは困難であったが、この参考例では、図８に示すように、例えば電源線２２ａと２２ｂを隣接して配置することによって、カラムデコーダ４とセンスアンプ形成領域５ａの境界部近傍において電源線同士を一本の比較的幅の広い一本の電源線２２にまとめ、カラムデコーダ４を列方向に横切る配線数を減少させることが可能である。
【００３９】
また、これに伴って、カラムデコーダ４を横切る配線数を減少させ、実効的なカラムデコーダ形成領域を従来よりも広げることができ、カラムデコーダ内に形成できる素子数を増加させることが可能となり、より信頼性の高いカラムデコーダを形成することが可能となる。さらに、同様に接地線２３についても、電源線２２と同様に配置することができ、複数本の電源線２２と複数本の接地線２３が交互配置された状態としても、カラムデコーダ４を横切る配線数をより減少させ、実効的なカラムデコーダ形成領域を広げることが可能となる。
【００４０】
この参考例１ではカラムデコーダ４とセンスアンプ形成領域５ａ（若しくはメモリセルサブアレイ１ａ）との境界部近傍において複数本の電源線（２２ａ、２２ｂ）、又は接地線（２３ａ、２３ｂ）をまとめた例を挙げたが、メモリセルサブアレイ１ａ及びセンスアンプ形成領域５ａ上の配線を延長した状態でカラムデコーダ上に配置しても、センスアンプドライブ信号線（ＳＮ１、ＳＮ２、ＳＰ１、ＳＰ２）への給電は高速に行うことが可能である。
【００４１】
また、図３ではカラムデコーダ４に隣接してメモリセルサブアレイ１ａが形成されているのに対し、図８ではセンスアンプ形成領域５ａが配置されているが、この配置の相異による効果の違いはなく全く同様の効果を持っているためどちらの配置を取っても構わない。さらに、図３に示した半導体記憶装置の拡大図では、センスアンプ１７がメモリセルの行方向に一列に並んで配置されていたが、例えば図９に示すように、一つの帯状のメモリセルサブアレイ１ａを介して２列のセンスアンプ形成領域５ａ、５ｂを形成することも可能であり、これによってメモリセルの行方向の素子形成領域の縮小を行うことができる。
【００４２】
さらに、カラム選択信号線２４は図３、８、９に示すように電源線（２２ａ、２２ｂ）及び接地線（２３ａ、２３ｂ）の隣接する２本の配線間に１本ずつ配置することが可能であるが、図１０（ａ）に示すように、２本の電源線（２２ａ、２２ｂ）又は２本の接地線（２３ａ、２３ｂ）を介してその両端にカラム選択信号線２４を配置することも可能であるし、また、図１０（ｂ）に示すように隣接する電源線２２と接地線２３を介してカラム選択信号線２４を配置することも可能である。この場合は、互いに隣接する電源線２２と接地線２３がカラムデコーダ４上において、可能な限り近い位置となるように配置することによって実効的なカラムデコーダ形成領域を広くすることができる。
【００４３】
さらに、この参考例ではメモリセルの列方向に配置された複数本の電源線２２及び接地線２３がセンスアンプ形成領域において、それぞれメモリセルの行方向に配置された電源線１９と接地線２０にスルーホール２５によって接続されているためセンスアンプドライブ信号線ＳＰ１及びＳＮ１（若しくはＳＮ２、ＳＰ２）への給電が速やかに行われ、このセンスアンプドライブ信号線の充電に要する時間を小さくできセンス動作の高速化が可能となる。
【００４４】
参考例２．
上記の参考例１では、主にメモリセルの列方向に配置される電源線（２２ａ、２２ｂ、２３ａ、２３ｂ）と接地線のメモリセルアレイ上の配置について述べたが、本参考例では電源線及び接地線がメモリセルサブアレイ１ａ内に含まれるメモリセルブロック２６ａ、２６ｂ（図１１に示す）上にどのように配置されるかについて述べる。
この図１１に示すメモリセルブロック２６ａ、２６ｂはワード線シャント領域２６によって区切られたメモリセルサブアレイ１ａの一つの領域を指しており、このメモリセルブロック２６ａ、２６ｂ内はメモリセルが行及び列方向に整列配置された状態となっている、また、上述のワード線シャント領域２６とは、一般的にワード線杭打ち領域とも呼ばれている領域であり、これはワード線の低抵抗化のために用いられている、金属配線と多結晶シリコンからなる配線の接続部が形成される領域である。この接続部を形成しなくてはならないためにこのワード線シャント領域２６にはメモリセルが形成されていない。従ってメモリセルサブアレイ１ａ内に配置されているメモリセルが不連続になっている領域であるということが言える。
【００４５】
この参考例２に示す発明の特徴は、上記のメモリセルブロック２６ａ上に、メモリセルの列方向に配置する配線が、例えば信号線（ここではカラム選択信号線２４）と電源線（２２ａ、２２ｂ）とか、別の例では信号線（２４）と接地線（２３ａ、２３ｂ）というように、一つのメモリセルブロック上には電源線か接地線のいずれか一方しか配置されていないという点である。図１１に示す例では、メモリセルブロック２６ａ上には電源線２２ａと２２ｂが配置され、カラム選択信号線２４は、この電源線と一本ずつの交互配置とされており、メモリセルブロック２６ｂ上には接地線２３ａと２３ｂが配置され、カラム選択信号線２４は、この接地線と一本ずつの交互配置とされている。
【００４６】
このように電源線（２２ａ、２２ｂ）及び接地線（２３ａ、２３ｂ）を配置しても、参考例１と同様に、カラムデコーダ４とセンスアンプ形成領域５ａ若しくはメモリセルサブアレイ１ａとの境界部近傍においてそれぞれ同電位である配線同士を一本の比較的幅の広い配線層（この例においては電源線２２、接地線２３）とすることによって、カラムデコーダ４をメモリセルの列方向に横切る配線数を減少させることができ、実効的なカラムデコーダ４の形成領域を広くすることが可能となる。
また、図１１では電源線若しくは接地線と信号線（カラム選択信号線）を一本ずつの交互配置としているが、図１２に示すように、例えば二本の電源線若しくは二本の接地線と二本の信号線（カラム選択信号線）を交互に配置するというように、複数本の電源線（接地線）と複数本の信号線を交互に配置しても図１１に示した装置と同様の効果が得られる。
【００４７】
また、別の例として二本の電源線２２ａと２２ｂを介してその両端にカラム選択信号線２４を一本ずつ配置しても図１１に示した装置と同様の効果を得ることがきる（図示せず）。また、さらに別の例として、メモリセルの列方向に配置する電源線と接地線は図１１、図１２ではカラムデコーダ４上においてそれぞれ電源線２２ａ、２２ｂをまとめて一本の電源線２２とし、接地線２３ａ、２３ｂをまとめて一本の接地線２３としていたが、電源線２２ａ、２２ｂ、接地線２３ａ、２３ｂをまとめずにカラムデコーダ４上にそれぞれ異なる配線として配置しても、図１１、図１２と全く同様の電源供給能力を持つ半導体記憶装置を得ることができる。
【００４８】
参考例３．
次に、その他の参考例について説明する。参考例１、参考例２において示したように、メモリセルアレイは複数のメモリセルサブアレイ１ａを含んでおり、このメモリセルサブアレイ１ａは複数のメモリセルブロック２６ａ、２６ｂを含んだ構成となっている。一続きのメモリセルブロック２６ａ、２６ｂはそれぞれ図１３に示すようにワード線シャント領域２６によって区切られている。このワード線シャント領域２６とは、参考例２の説明において述べたように、ワード線の金属配線と多結晶シリコンからなる配線の接続部が形成される領域であり、この接続部を形成しなくてはならないためにこのワード線シャント領域２６にはメモリセルを形成することが困難であった。
【００４９】
しかしながら、メモリセルの形成が困難であっても、接続部上に絶縁層を介して配線をメモリセルの列方向に配置することは可能である。そこで、本参考例では参考例１、参考例２で示した半導体記憶装置に加えて、隣接するメモリセルブロック間のワード線シャント領域２６に例えばカラム選択信号線２７や電源電位を供給する電源線、または接地電位を供給する接地線等の電源線２８を配置した半導体記憶装置を図１３に示し、これについて説明する。
【００５０】
この図１３において、参考例１、参考例２の説明に用いた符号と同一符号は同一、若しくは相当部分を示している。ワード線シャント領域２６には、この図では一本の信号線２７と一本の電源線２８を一例として配置したが、メモリセルアレイの所定の部分に対して電源を強化する必要がある場合には、電源線だけを複数本配置してもよい。また、カラム選択信号線等の信号線を複数本配置してもよい。また、一つのワード線シャント領域２６に配置する信号線若しくは電源線は、比較的広い幅をもつ単数本の配線としてもよく、必要とされる部分でこの配線を比較的幅の狭い複数本の配線に分割してもよい。
【００５１】
このように、従来では単にワード線を構成する金属配線と多結晶シリコンからなる配線を接続するスルーホールの形成領域としてのみ用いられていたワード線シャント領域２６上に信号線２７や電源線２８を配置することによってより信頼性の高い半導体記憶装置を得ることができる。
【００５２】
参考例４．
次に、その他の参考例について図１４、図１５を参照して説明する。この参考例の特徴は、メモリセルの列方向に配置された信号線の配置にある。まず図１４に示すように、２本のカラム選択信号線２４を挟んで電源線２２と接地線２３をそれぞれ隣接するように配置している。
例えば、電源線または接地線と信号線をそれぞれ１本ずつの交互に配置した場合、信号線等の配線の歪みや配線を形成する上で生じる欠陥などによって、隣接する配線間同士がショートした場合を考えると、カラム選択信号線２４と電源線２２がショートしたときには、電源線２２側から電流がカラム選択信号線２４に流れ込み、消費電流は増大し、またカラム選択信号線２４の電位は本来あるべき電位ではない電位をもつことになる。
【００５３】
そこで、図１４のように電源線２２と接地線２３の間に２本のカラム選択信号線２４を配置したことによって、この互いに隣接するカラム選択信号線２４が、配線の形成時に生じたゆがみや突起などによってショートした場合においても、電源線２２や接地線２３とショートした場合と比較して、消費電流が増大することが抑制でき、電源線２２及び接地線２３の電圧の変動による装置の誤動作等、配線間のショートによる影響を極力小さくできるという効果がある。さらに、この発明では先述の参考例と同様に電源線２２と接地線２３とがメモリセルアレイの列方向に均等に配置されており、センスアンプ形成領域５ａに配置された行方向に均等に配置された電源線１９と接地線２０とがスルーホールによって接続されているために、メモリセルアレイ内に形成されたセンスアンプに対して十分に電源を供給することが可能である。
【００５４】
また、図１５に示すように、メモリセルの列方向に配置する信号線を２本隣接して配置し、さらに同じ電位であり、互いに隣接する電源線をこの信号線に隣接して配置することでカラムデコーダ４とセンスアンプ形成領域５ａ（若しくはメモリセルサブアレイ１ａ）との境界部近傍においてメモリセルアレイ上に配置した電源線２２ａ、２２ｂ（または接地線２３ａ、２３ｂ）をまとめて１本の電源線２２（または接地線２３）とすることによって、実効的にカラムデコーダの素子形成領域を広くすることが可能となり、より多機能なカラムデコーダを形成することが容易になるという効果がある。さらに、この図１５においては、メモリセルアレイに配置される電源線を２２ａと２２ｂとの２本として示したが、複数本であれば同様の効果を得ることができる。
【００５５】
参考例５．
次に、参考例５について、図１６を参照して説明する。図１６において、符号２９ａ、２９ｂ、２９ｃはそれぞれメモリセルアレイの構成要素であり、メモリセルの集合体であるメモリセルサブアレイを示しており、３０ａはメモリセルサブアレイ２９ａ内に形成されるメモリセルに接続されるセンスアンプ形成領域、３０ｂはメモリセルアレイ２９ｂ内に形成されるメモリセルに接続されるセンスアンプ形成領域、３０ｃはメモリセルアレイ２９ｃ内に形成されるメモリセルに接続されるセンスアンプ形成領域を示している（３０ｄについても同様）。さらに、３４ａ、３４ｂは電源線２２ａ、２２ｂとメモリセルの行方向に配置された電源線１９ａを接続するスルーホールをそれぞれ指している。
【００５６】
また、３５ａ、３５ｂは接地線２３ａ、２３ｂとメモリセルの行方向に配置された接地線２０ｂを接続するスルーホールを、３４ｃ、３４ｄは電源線２２ａ、２２ｂとメモリセルの行方向に配置された電源線１９ｃを接続するスルーホールを、３５ｃ、３５ｄは接地線２３ａ、２３ｂとメモリセルの行方向に配置された接地線２０ｄを接続するスルーホールをそれぞれ示している。また、メモリセルサブアレイ２９ａはワード線シャント領域２６によって複数個のメモリセルブロックに区切られており、ここでは一例としてメモリセルブロックが行方向に２個並んでいる場合を考える。符号３１ａ、３１ｂはメモリセルサブアレイ２９ａ内に含まれるメモリセルブロック、同様に３２ａ、３２ｂはメモリセルサブアレイ２９ｂ内に含まれるメモリセルブロック、３３ａ、３３ｂはメモリセルアレイ２９ｃ内に含まれるメモリセルブロックをそれぞれ示している。その他、参考例１ないし参考例４において説明に用いた符号と同一符号は同一、若しくは相当部分を示している。
【００５７】
この参考例の特徴となる点は、メモリセルの行方向に配置された電源線と列方向に配置された電源線とを接続するために形成されるスルーホールの形成位置にあり、例えばメモリセルサブアレイ２９ａに接続されるセンスアンプ（このセンスアンプはセンスアンプ形成領域３０ａに含まれる）に対してはスルーホール３４ａ及び３４ｂによって互いに接続された電源線１９ａ、２２ａ、２２ｂから電源電位（Ｖｃｃ）を供給している。また、メモリセルサブアレイ２９ｂに接続されるセンスアンプ（このセンスアンプはセンスアンプ形成領域３０ｂに含まれる）に対してはスルーホール３５ａ、３５ｂによって互いに接続された接地線２０ｂ、２３ａ、２３ｂから接地電位（Ｖｓｓ）を供給している。
【００５８】
参考例１ないし参考例４の説明の為に用いた図面、例えば参考例１の図８に示したように、メモリセルの列方向に配置された電源線２２ａ、２２ｂ、接地線２３ａ、２３ｂと同電位である、行方向に配置された電源線１９及び接地線２０がそれぞれ同電位である電源線同士がメモリセルアレイ上において重畳する毎にスルーホール２５によって２本の配線を電気的に接続し、これによって電源電位若しくは接地電位を強化している。このように行及び列方向に配置された電源線が重畳する毎にスルーホールによって電源線同士を接続するとメモリセルアレイ全体に均一に電源供給能力を強化できる。
【００５９】
しかし、メモリセルアレイにおいて特に活性化される頻度の高いメモリセルの集合体（メモリセルサブアレイ、さらに小さくはメモリセルブロック）に対して所定の電源の供給能力を特に高くする必要があった場合においては、図１６に示すような選択的なスルーホールの形成が有効となる。例えば、この例ではセンスアンプ形成領域３０ａ、３０ｃに対しては電源電位（Ｖｃｃ）の電源供給能力が強化されており、一方センスアンプ形成領域３０ｂ、３０ｄには接地電位（Ｖｓｓ）の電源供給能力が強化されている。
この例では、電源線２２ａ上に形成されるスルーホールは、この電源線２２ａが行方向に配置された電源線１９とカラムデコーダ４に近い側から奇数番目に重畳した位置に形成されている。接地線２３ａについても同様のことが言える。このように、所定回数重畳した位置においてスルーホールを形成することによっても特定のメモリセル集合体に対して電源供給能力を強化できるという効果がある。
【００６０】
また、別の電源供給能力強化の例として、図１７に示すようなスルーホールの配置が挙げられる。この図において、３１ｃ、３１ｄはそれぞれメモリセルブロック３１ａ、３１ｂ内に形成されるメモリセルに接続されるセンスアンプが形成される領域を示すセンスアンプブロックであり、３２ｃ、３２ｄ、３３ｃ、３３ｄ、３３ｅ、３３ｆも同様にセンスアンプブロックを示している。その他、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示している。
【００６１】
この場合の同電位の電源線が互いに接続されるスルーホールの位置は、メモリセルの列方向に配置された電源線２２ａについては、行方向に配置された電源線１９と奇数番目に重畳した位置においてスルーホールを形成し、この電源線２２ａに隣接して列方向に配置された電源線２２ｂについては、行方向に配置された電源線１９と偶数番目に重畳した位置においてスルーホールを形成しているものである。また、接地線に対するスルーホールの形成位置も電源線の場合と同様である。このようにスルーホールの配置を行った場合においては、例えばセンスアンプ形成領域３０ａには電源電位（Ｖｃｃ）と接地電位（Ｖｓｓ）が共に供給されており、他のセンスアンプ形成領域についても同様に電源電位及び接地電位が供給される。
【００６２】
しかし、メモリセルサブアレイの単位で、このメモリセルサブアレイにつながるセンスアンプブロックに対する電源供給を考えると、例えばセンスアンプブロック３１ｃにはスルーホール３６ａによって電源線１９と２２ａが接続されており、電源電位（Ｖｃｃ）の供給が強化されていると言える。また、センスアンプブロック３１ｄに対してはスルーホール３７ａによって接地線２０と２３ａが接続されており、接地電位の強化がされていると言える。このように特に電源電位の供給を必要とするメモリセルアレイの領域としての最小単位がセンスアンプブロックであった場合には、必要とする電源電位（若しくは接地電位）をセンスアンプブロック毎に供給するということも可能である。
【００６３】
さらに、別の電源供給能力強化の例として図１８に示すような場合がある。この図において、３８ａ、３８ｂ、３８ｃ、３８ｄ及び３９ａ、３９ｂ、３９ｃ、３９ｄはスルーホールを示しており、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示している。この例と図１７に挙げた例との違いは、図１７にした半導体記憶装置のメモリセルアレイの列方向に配置された電源線及び接地線は、それぞれ同一電位の電源線（接地線）複数本ずつ隣接して配置されていたが、この例（図１８）においてはメモリセルの列方向に配置された電源線２２及び接地線２３がそれぞ１本ずつ交互配置しているという点である。
【００６４】
このように、電源線２２と接地線２３が交互配置されたものについても、メモリセルブロック３１ａにつながるセンスアンプが形成されるセンスアンプブロック３１ｃとメモリセルブロック３１ｂにつながるセンスアンプが形成されるセンスアンプブロック３１ｄを比較した場合に、センスアンプブロック３１ｃの方がより高い電源供給能力を必要としており、また上記のセンスアンプブロック３１ｃとメモリセルブロック３２ａにつながるセンスアンプが形成されるセンスアンプブロック３２ｃとを比較した場合にセンスアンプブロック３１ｃの方がより高い電源供給能力を必要としていた場合では、センスアンプブロック３１ｃ上にスルーホール３８ａ、３９ａを形成することで特にセンスアンプブロック３１ｃに対する電源供給能力を強化することができる。この図１８の場合ではセンスアンプブロック３１ｃ、３２ｄ、３３ｃ、３３ｆの電源供給能力を特に強化している。
【００６５】
また、別の電源供給能力強化の例として図１９に挙げるような場合がある。この図において、４０ａ、４０ｂ、４０ｃ、４０ｄ及び４１ａ、４１ｂ、４１ｃ、４１ｄはスルーホールを示しており、その他、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示している。この例と図１８に挙げた例との違いは、メモリセルの列方向に配置された接地線２３と行方向に配置された接地線２０との接続部であるスルーホールの形成位置にあり、図１８に示した場合では電源線２２上に形成されたスルーホールと接地線２３上に形成されたスルーホールは、同一のセンスアンプブロック上に配置していたが、この図１９の場合では、電源線２２上に形成されるスルーホールと接地線２３上に形成されるスルーホールはそれぞれことなるセンスアンプブロック上に形成されているという点である。この図１９のように、例えばセンスアンプブロック３１ｃには電源電位（Ｖｃｃ）を強化するためにスルーホール４０ａを形成する、センスアンプブロック３１ｄには接地電位（Ｖｓｓ）を強化するためにスルーホール４１ａを形成するというように、選択的にセンスアンプブロックに対して電源供給能力を強化することが可能である。
【００６６】
さらに、スルーホールは実際のデバイスでは、例えば６４ＭＤＲＡＭにおいて０．５μｍ四方程度の大きさに設計されるが、半導体基板の活性領域と配線層とのコンタクトの大きさが０．３μｍ四方であるのに対し、比較的大きな面積を占めるものであり、複数個を同一平面上で互いに近い距離に形成することは、他の電源線等の配線層の形成裕度を低下させることにつながる恐れがあったが、参考例の図１７、１９に示したスルーホールの配置のように、隣接する電源線（接地線）の近傍にスルーホールを形成しないことで、他の電源線等の配線層の形成裕度を高くすることが可能となるという効果がある。
【００６７】
参考例６．
上記の参考例２以降では、ワード線は低抵抗な金属配線と多結晶シリコン配線等をワード線を平行に配置し、所定の箇所において接続すること（ワード線シャント法という）で、全配線を多結晶シリコンで形成する場合よりも配線抵抗を低くしている方法を示している。上記の方法によっても立ち上がり時定数を小さくすることが可能であったが、半導体記憶装置の高集積化に伴う素子の微細化が進むに連れ、金属配線の配線幅が比較的が大きいために、他の配線の形成裕度が小さくなり、製造工程における歩留り低下を招く可能性が高くなるということが考えられる。本参考例は上記のようにワード線一本毎に金属配線を用いずにワード線の低抵抗化を図ることが可能な方法によるものである。
【００６８】
次に、本参考例を説明するために、まずワード線の低抵抗化の為に用いられている分割ワード線方式について図２０（ａ）に基づいて説明する。この図２０（ａ）は半導体記憶装置の全体ブロック図を示しており、この図において既に用いた符号と同一符号は同一、若しくは相当部分を示している。この分割ワード線方式とは主ロウデコーダ３ａによって選択された主ワード線４２ａ（第一金属配線）とメモリセルサブアレイ１ａ内に形成されたサブデコード帯４３において、デコードされたサブデコード信号４３ａによってサブワード線４２ｂを選択する。これにより、ワード線の負荷分散が可能となり、高速にワード線を立ち上げることが可能になる。また、サブデコード信号４３ａは、図２０（ｂ）に示すサブデコードバッファ帯４３ｂによって出力される信号であり、またサブロウデコード回路４５は主ワード線４２ａとサブデコード線４４とが交差する位置に形成される回路である。
【００６９】
この分割ワード線方式では、ワード線シャント方式を用いた場合と比較して、第一金属配線（主ワード線４２ａ）の配置間隔はサブデコード線４４のｗａｙ数（分岐数）が多いほど緩和することが可能になり、これに伴って、ワード線以外の配線の形成裕度が大きくなり、製造工程における歩留りを向上させることが可能となる。
【００７０】
次に、この分割ワード線方式の一例を図２１（ａ）に示す。この図においてサブワード線４２ｂは主ワード線４２ａに対して平行に配置され、また、複数本のサブワード線４２ｂがメモリセルの配置の行方向に一列に並んで配置されている。また、この図では一本の主ワード線４２ａに対して２行分のメモリセルに対するサブワード線４２ｂが配置されているが、一般的にサブワード線４２ａは一つのメモリセルサブアレイ１ａに対して２５６行分配置されるため、一本の主ワード線４２ａに対して４行分のサブワード線４２ｂを配置した場合には、主ワード線が６４本、また一本の主ワード線４２ａに対して、図に示すように２行分のサブワード線４２ｂを配置させた場合には主ワード線が１２８本配置される構成となる。
【００７１】
その他の構成要素として、メモリセルの配置の列方向にサブデコード信号の相補信号をそれぞれ伝達する２本のサブデコード線４４が所定間隔を隔ててメモリセルアレイ上に配置されており、このサブデコード線４４と一本のサブワード線４２ｂが交差する位置にサブデコード回路４５が形成されている。このサブデコード回路４５は一組のサブデコード線４４に着目した場合に、メモリセルアレイの列方向に所定間隔を隔てて連続的に形成されており、このサブデコード回路が形成されている部分を、ここではサブデコード帯４３として表す。また、このサブデコード回路４５の具体的な構成は図２１（ｂ）に示すとおりであり、主ワード線４２ａに導電される電位の逆相の電位（／ＭＷＬの電位）と、サブデコード信号の相補信号（／ＳＤ、ＳＤ）の電位の相互関係によって選択的にサブワード線４２ｂが立ち上がる構造となっている。
【００７２】
このような分割ワード線方式の半導体記憶装置のメモリセルアレイ（メモリセルサブアレイ１ａ）には、サブデコード回路４５を形成するためのサブデコード帯４３にはメモリセルの形成は困難であり、高集積化の妨げとなっている。しかし、このサブデコード帯４３の領域をワード線シャント方式の半導体記憶装置のシャント領域と同じように考えた場合に、この領域上に、電源供給能力強化のためのメモリセルの列方向に伸びる電源線（接地線）や信号線（カラム選択信号線）を配置することが可能である。
【００７３】
さらに、先述の参考例１ないし参考５と同様に、メモリセルの列方向に配置する電源線と接地線の配置についても、この分割ワード線方式の半導体記憶装置に対して適応することが可能である。図２２に、この分割ワード線方式を用いた半導体記憶装置の配線概略図を示す。図のようにサブデコード帯４３に信号線２７または電源線（接地線）２８等を配置し、所定の位置において、重畳するメモリセルの行方向の電源線１９または接地線２０とスルーホールを介して接続することでこの電源線につながる回路に対して電源供給能力を強化させることができる。
【００７４】
実施の形態１．
次に、実施の形態について図２３ないし２６を参照して説明する。図２３において、既に用いた符号と同一符号は同一、若しくは相当部分を示すものである。この図において、複数のセンスアンプを電気的に接続するセンスアンプドライブ線ＳＰ１とメモリセルの行方向に配置された電源線１９とを電気的に接続するＰチャネルトラジスタＰ１が形成されており、このＰチャネルトランジスタＰ１が導通することによって、電源電位を供給され得るセンスアンプは１７ｃ、１７ｄの２個のセンスアンプである。
【００７５】
メモリセル内に情報を書き込む場合、センスアンプにデータを書き込むことが必要となるが、同時にセンスアンプ１７ｃと１７ｄがデータ書き込みされると仮定すると、センスアンプ１個のみに情報を書き込む場合の２倍程度の電力が必要となるため、このセンスアンプに共通して接続されているＰチャネルトランジスタＰ１に供給されている電源線１９、及び２２の電源供給能力が小さい場合に、供給すべき電位よりも小さい電位しか供給できなくなるという問題がある。
【００７６】
そこで、本実施の形態では、あらかじめ回路設計の段階において、センスアンプドライブ回路２１ａ、２１ｂの構成要素であるスイッチング素子が導通することによって、共通に電源電位が供給され得る複数のセンスアンプ（例えば図において２３の場合であれば、符号１７ａと１７ｂ、１７ｃと１７ｄ、１７ｅと１７ｆ、１７ｇと１７ｈ）は、互いに、同時に活性化しないメモリセルに対応するものとする。このような同時に活性化され得るかどうかを考慮することによって電源線の配置を決めることによって、これらのセンスアンプに供給する電源電位が局部的に電源供給能力を失うことを抑制できる。つまり、電力を消費する部分をメモリセルアレイ内の広範囲な領域に分散することで、書き変えのために必要な電力を供給する電源線（接地線）の電位の変動を抑制することが可能となる。
【００７７】
例えばセンスアンプ１７ａないし１７ｈのうち、同じタイミングによって書き込みされるセンスアンプは１７ｂ、１７ｃの二つであり、この二つのセンスアンプへの電源供給はそれぞれ異なるスイッチング素子（センスアンプドライブ回路の構成要素）を通じて行われる。これによって、一つのスッイチング素子に接続される複数個のセンスアンプが同時に活性化する場合よりも、電源線（接地線）の電位の変動を抑制することができる。
【００７８】
次に、図２４に基づいて、複数個の同時書き込みされるセンスアンプが存在する場合の他の実施例について説明する。この図２４において、既に用いた符号については、同一符号は同一、若しくは相当部分を示している。先述の図２３に基づく発明では、同じスイッチング素子（センスアンプドライブ回路の構成要素であり、電源線若しくは接地線とセンスアンプを電気的に接続する）によって電源電位を供給されるセンスアンプは互いに同時に書き込みされないセンスアンプとすることを特徴としていたが、図２４の場合は、同一のセンスアンプドライブ線ＳＰ１、ＳＮ１によって接続された複数個のセンスアンプ１７ａないし１７ｄが互いに同時に書き込みされないように、回路設計の段階において配置するという点を特徴としている。
【００７９】
このように、一続きのセンスアンプドライブ線ＳＰ１、ＳＮ１に接続される複数個のセンスアンプの中では同時に書き込みされるセンスアンプをメモリセルアレイ内に分散して配置することによって、特定の部分での消費電力が大きくなり、電源線（接地線）の電位が変動してしまうことを抑制することが可能である。
【００８０】
上記の図２３、２４において、メモリセルの列方向に配置された電源線２２と接地線２３は参考例１ないし参考例６に示したような配置とし、一例としては図２３のように電源線２２と接地線２３を交互配置し、行方向に配置された電源線１９及び接地線２０と重畳する所定の位置においてスルーホールを形成することで、この半導体記憶装置の電源供給能力を強化することが可能となる。
また、この場合では、一本のセンスアンプドライブ線ＳＰ１またはＳＮ１上に、メモリセルの列方向に伸びる電源線２２と接地線２３を少なくとも一本ずつ配置し、所定位置においてスルーホールによって互いを接続し、センスアンプ形成領域５ａに対して電源電位（Ｖｃｃ）と接地電位（Ｖｓｓ）の両方の電位を均等な大きさでメモリセルアレイの全面に供給することができる。
【００８１】
さらに、同時書き込みされるセンスアンプに対する電源供給能力の強化を考慮した例として、図２５のような半導体記憶装置が挙げられる。この半導体記憶装置は参考例の図９に示した半導体記憶装置とセンスアンプの配置が同一であり、一つのメモリセルサブアレイ１ａに対して、センスアンプ形成領域５ａと５ｂが両側に形成された場合を示している。この場合も一つのセンスアンプドライブ線ＳＰ１、ＳＮ１に接続された複数個のセンスアンプは互いに同時には書き込みされないセンスアンプである。このようなレイアウトの半導体記憶装置においても図２３、２４に示した装置と同様の効果を有する。
【００８２】
また、図２６に示す例では、図２３ないし図２５に示した効果に加え、さらにメモリセルの列方向に伸びるカラム選択線２４と電源線（接地線を含む）を２本毎の交互配置とすることで、少なくとも、いずれのカラム選択信号線２４の片側にも信号線（カラム選択信号線）が配置されるようにし、カラム選択信号線２４と、電源線（接地線を含む）間がショートする確率を低減させ、これによって電源線または接地線に対する電源供給能力の低下を抑制することが可能となる。
【００８３】
参考例７．
次に、さらに別の参考例について図２７ないし３０を参照して説明する。図２７ないし３０は半導体記憶装置のメモリセルアレイの一部であり、図２７において４６ａと４６ｂは同じタイミングで活性化されるメモリセルサブアレイ（同時活性化されるメモリセルサブアレイ）、４７は上記のメモリセルサブアレイ４６ａ、４６ｂが活性化される時に非活性となるメモリセルサブアレイを示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示している。
【００８４】
通常、所定のメモリセルに対して書き込み、読み出し動作を行う場合、目的とするメモリセルが接続されるワード線に接続されている他のメモリセルも同時に活性化される。この活性化されるメモリセルの集合体は分割ワード線方式の半導体記憶装置であれば、所定のサブワード線が配置されている領域であり、分割ワード線方式ではない半導体記憶装置であれば所定のメモリセルサブアレイの単位のメモリセルの集合体である。この例では一個の同時活性化されるメモリセルサブアレイと２個の非活性メモリセルサブアレイが繰り返し配置されている。また、上記の隣接する２個のメモリセルサブアレイ間またはカラムデコーダ４間にセンスアンプ形成領域４８ａないし４８ｅがそれぞれ配置されている。
【００８５】
さらに、このメモリセルアレイ上には既に説明した実施の形態や参考例と同様に、メモリセルの列方向に電源線２２（２２ａ、２２ｂ）及び接地線２３（２３ａ、２３ｂ）が配置されており、センスアンプ形成領域にメモリセルの行方向に配置された電源線１９及び接地線２０と互いに同電位のものについては重畳する位置においてスルーホール４９を形成し、行及び列方向に配置される電源線を接続し、センスアンプ形成領域４８ａないし４８ｅ、及びメモリセルサブサレイに対しての電源供給能力を強化している。
【００８６】
このようにレイアウトされた半導体記憶装置において、この参考例の特徴となる点は、行方向に配置された電源線１９と列方向に配置された電源線２２ａ、２２ｂとを接続するスルーホール４９の形成位置、及び行方向に配置された接地線２０と列方向に配置された接地線２３ａ、２３ｂとを接続するスルーホール４９の形成位置にある。
【００８７】
通常の半導体記憶装置の回路設計の段階において、少なくとも同時に活性化され得る頻度が高いメモリセルを知ることが可能である。これを利用して、同時に活性化される頻度が高いメモリセルを含むメモリセルの集合体が図２７のメモリセルサブアレイ４６ａ、４６ｂである場合を考える。このメモリセルサブアレイ４６ａ、４６ｂに隣接して形成されているメモリセル形成領域４８ａ、４８ｂ及び４８ｄ、４８ｅ上に配置される電源線１９及び接地線２０と列方向に配置した電源線（接地線を含む）を接続するように、活性化メモリセルサブアレイの最近傍にスルーホール４９を形成する。このように、同時に複数のメモリセルサブブロックが活性化される場合、多くの電力を必要とするため、同時に活性化されるメモリセルアレイの最近傍においてスルーホールを形成し、電源からの給電を行うことで電源供給能力の強化を図っている。
【００８８】
さらに、図２７では、電源線２２ａ上にスルーホール４９を形成するのと同様に電源線２２ｂにも同数のスルーホール４９を形成していたが、図２８に示すように、行方向に配置された電源線１９ａには電源線２２ａ（列方向に配置）を接続し、電源線１９ｂには電源線２２ｂを配置するというように、スルーホール４９を接続する箇所を少なくしても、図２７に示した半導体記憶装置と同様に電源供給能力を強化することが可能である。
【００８９】
また、図２９、３０のようにメモリセルの列方向に配置した電源線２２と接地線２３を交互に配置したような場合においても、同様に、同時に活性化されるメモリセルサブブロック４６ａ、４６ｂの近傍に電源線（接地線）同士を接続するスルーホール４９を形成することで電源供給能力を強化することが可能となる。また、カラム選択信号線２４の配置については、隣接する電源線（接地線）間に一本ずつ配置しても、複数本配置しても電源供給能力は同様である。さらに、ワード線シャント領域（分割ワード線方式ではサブデコード帯となる領域）２５上に他の信号線、電源線を配置しても、全く同じ電源供給能力を持つ半導体記憶装置となる。
【００９０】
参考例８．
次に、図３１ないし３４を参照して、メモリセルの列方向に配置される電源線２２と接地線２３、カラム選択信号線２４、及び行方向に配置されるカラムデコーダ４上に行方向に配置される電源線５０ａ、５０ｂ、センスアンプ形成領域５ａ上に形成される電源線１９、接地線２０の構成を説明する。
従来では、上記の配線のうち、メモリセルの行方向に配置する電源線１９及び接地線２０が第一層目（この順序は形成が早い順に第一層、第二層とする）のアルミニウム配線で形成されており、カラムデコーダ４上に形成される電源線５０ａ及び接地線５０ｂと、カラム選択信号線２４と列方向に伸びる電源線２２と接地線２３は第二層目のアルミニウム配線で形成していた。
【００９１】
このためにカラムデコーダ４内に形成される電源線５０ａ、５０ｂと列方向に配置する電源線２２、２３とがショートすることを抑制するために、カラムデコーダ４内では電源線２２、２３は第一層目のアルミニウム配線に切り換えて配置していた。しかし、カラムデコーダ４内の電源線２２、２３を第一層目のアルミニウム配線で形成したことで、カラムデコーダ４の構成に必要な第一層目のアルミニウム配線形成できなくなる、若しくは電源線２２、２３として形成するアルミニウム配線の為に、他の配線層を形成する際の裕度が小さくなる、素子の構造が複雑化する等という問題も生じていた。
【００９２】
そこで、この参考例８では、センスアンプ形成領域５ａ上に、行方向に配置する電源線１９、２０は、従来と同様に、第一層目のアルミニウム配線で形成し、カラムデコーダ４上に配置する電源線５０ａ、５０ｂは第一層目のアルミニウム配線で、カラムデコーダの構成回路５１を挟んだ状態で形成し、列方向の電源線２２、２３とカラム選択信号線２４を第二層目のアルミニウム配線で形成する。このように、行方向に配置する電源線１９、２０、５０ａ、５０ｂを第一層目のアルミニウム配線で形成し、列方向に配置する電源線２２、２３、及び信号線２４を第二層目のアルミニウム配線で形成することによって、容易に列方向の電源線２２、２３を形成することができる。
【００９３】
さらに、図３１のようにメモリセルの列方向に配置する電源線２２と接地線２３を複数本ずつの交互配置とし、メモリセルアレイに対する電源供給能力の向上を図ることが可能であり、また図３２に示すように列方向に配置する電源線の繰り返しパターンを一本ずつの交互配置としても同様の電源供給能力が得られる。
【００９４】
また、メモリセルサブアレイ１ａ内に形成されたワード線シャント領域２６（分割ワード線方式の半導体記憶装置ならサブデコード帯）に、図３３に示すように、別の電源線２８を配置し、カラムデコーダ４内において電源線５０ａ、５０ｂとそれぞれ重畳した箇所においてスルーホールによってそれぞれ互いに接続し、カラムデコーダ４に対する電源供給能力を大きくすることが可能である。また、メモリセルアレイ内の電源線と接続することで、さらにセンスアンプ形成領域、若しくはメモリセルに対する電源供給能力を大きくすることができる。また、図３４に示すように、この電源線２８と同様に、ワード線シャント領域２６上に別の信号線２７を配置することもでき、半導体記憶装置の性能を向上させることができる。
【００９５】
参考例９．
図３５にシンクロナスＤＲＡＭの概略を示す。この図に示すように、メモリセルアレイが第一のバンク２０１ａ、第二のバンク２０１ｂを含んでおり、これら第一、第二のバンク２０１ａ、２０１ｂはそれぞれ独立にそれぞれ独立のアドレスのメモリセルのデータのアクセスを行うという特性を持っており、また、外部から与えられる制御クロック信号／ＣＳ、ロウアドレスストローブ信号（以下、／ＲＡＳ信号と略す）、カラムアドレスストローブ信号（／ＣＡＳ信号）、ライトイネーブル信号（／ＷＥ信号）とを受け、また、バンク選択信号（ＢＳ信号）に従って一つのバンクを選択する。
【００９６】
また、コマンドデコーダ２０２、初期設定回路２０３、制御タイミング回路２０４を含み、内部制御信号を発生させるコントロール回路７と、コントロール回路７からの内部制御信号に対応しているセンスアンプ形成領域５内のセンスアンプを活性化するための信号を発生するセンスアンプ活性化回路８と、センスアンプ活性化回路からのセンスアンプ活性化信号に対応してセンスアンプ形成領域５に含まれるセンスアンプをドライブするセンスアンプドライブ回路９を含んでいる。また、２ａ、２ｂは行アドレスバッファ、列アドレスバッファをそれぞれ示している。その他、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示すものである。
このような構成のシンクロナスＤＲＡＭにおいて、第一のバンク２０１ａの内部構造と動作は、既に図９を用いて説明したＤＲＡＭと同様であり、また、第二のバンク２０１ｂも同様の内部構造であり、動作をするものである。
【００９７】
次に、メモリセルアレイを構成する第一のバンク２０１ａ、第二のバンク２０１ｂと第一のバンク２０１ａ、第二のバンク２０１ｂ上に形成される配線の配置を図３６に示す。図において、２０５ないし２０８は行及び列方向に配置された複数個のメモリセルの集合体であるメモリセルサブアレイ、２０５ａないし２０８ａは隣接するメモリセルサブアレイの専用センスアンプ、２０９、２１０は隣接する２つのメモリセルサブアレイの共用センスアンプを示しており、第一のバンク２０１ａはメモリセルサブアレイ２０５、２０６、センスアンプ形成領域２０５ａ、２０６ａ、２０９を含んでおり、同様に、第二のバンク２０１ｂはメモリセルサブアレイ２０７、２０８、センスアンプ形成領域２０７ａ、２０８ａ、２１０を含んでいることを示している。
【００９８】
また、メモリセルアレイの一辺方向に、カラムデコーダ４に対して垂直に、メモリセルアレイの列方向のバンク上に電源線２１１、２１２が規則的に等間隔で配置されており、電源線２１１、２１２と平行に、電源線から等間隔隔てた位置に接地線２１３、２１４が配置され、さらに、電源線２１１、２１２、接地線２１３、２１４の配線間にカラム選択信号線に２１５が配置されている。加えて、センスアンプ形成領域２０５ａには、メモリセルアレイの行方向に電源線２２１、接地線２３１が配置され、同様に、他のセンスアンプ形成領域２０９、２０６ａ、２０７ａ、２１０、２０８ａ上にも電源線２２２ないし２２６、接地線２３２ないし２３６が配置された状態となっている。
【００９９】
さらに、メモリセルアレイの列方向に配置された電源線２１１と、行方向に配置された電源線１４１が交差する位置において、半導体基板の一主面からの高さが異なる位置に形成された、これら２本の電源線はスルーホール２４１ａによって接続されており、同様に接地線２１３と接地線２３１が交差する位置においても、２本の接地線はスルーホール２５１ａによって接続されている。その他、２４２ａないし２４６ａ、２５２ａないし２５６ｂも行方向に配置された２本の電源線若しくは接地線を電気的に接続するスルーホールを示している。
【０１００】
このようにシンクロナスＤＲＡＭのメモリセルアレイの列方向に電源線、及び接地線を所定間隔で配置し、センスアンプ形成領域に配置された行方向の電源線、若しくは接地線とスルーホールで電気的に接続することで、電源電位を安定化でき、電源の強化を図ることが可能となる。また、隣接する列方向の電源線２１１、２１２、または接地線２１３、２１４はそれぞれ互いに異なるバンク内の電源線、若しくは接地線とスルーホールによって接続されているため、第一のバンク２０１ａと第二のバンク２０１ｂの同時動作の場合においても、一方のバンク内での電源低下に伴って、他のバンクもこの影響のため電源が低下する等の問題がなく、効果的に電源を強化することが可能となる。
【０１０１】
また、ここに示したシンクロナスＤＲＡＭのように複数バンクの同時動作が可能な半導体記憶装置においてはバンク毎のデータの入出力は、コラムデコーダ及びデータ入出力線を介して行われる。そのため、コラムデコーダ４は複数個のバンクの中央部に形成されることで、チップ内の電気特性の平均化を行うことが可能である。
【０１０２】
また、図３７に示すように、符号２６１ないし２６４は、電源線及び接地線２１１ないし２１４がそれぞれ接続されているボンディングパッドを示しており、また、符号２７１ないし２７４は電源線及び接地線２１１ないし２１４と、この電源線及び接地線に垂直に交差する電源線、接地線（図面には記載していない）とを電気的に接続するスルーホールを示している。その他、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【０１０３】
図３７に示したように、メモリセルの列方向に伸びて配置され、一本の配線が複数のバンク上にまたがって配置されるような電源線及び接地線２１１ないし２１４は、それぞれボンディングパッド２６１ないし２６４に一本ずつ接続されているため、列方向に配置された電源線及び接地線２１１ないし２１４に電源の供給を十分に行うことができ、複数のバンクの同時動作時においても、電源線、接地線同士の干渉を抑制でき、効果的に電源供給を行うことが可能である。
【０１０４】
さらに、図３８に示すように、ボンディングパッド２６１とメモリセルの列方向に伸びるように配置された電源線２１１との間に電源電圧降圧回路２８１を形成し、同様に、他の電源線２１２の電位もボンディングパッド２６２との間に形成された電源電圧降圧回路２８２を形成する。このように形成された半導体記憶装置においては、メモリセルの列方向に形成された電源線２１１、２１２に、それぞれ独立に電源電圧降圧回路２８１、２８２を形成したので、電源線同士の電気的干渉を抑制できる。また、図３９に示すように、電源線２１１、２１２を電源電圧降圧回路２８１、２８２を介して１つのボンディングパッド２６１に接続することも考えられる。ボンディングパッドに複数本の電源線を接続し電源を供給することで、ボンディングパッドの数を少なくすることが可能であり、半導体記憶装置の小型化、若しくは空いたスペースに機能を付加するなどすることも可能である。
【０１０５】
また、実際の半導体記憶装置においては、実施の形態１及び参考例１ないし参考例８において説明したように、メモリセルの列方向に伸びた状態に形成された電源線と接地線、カラム選択信号線は、２本の電源線、若しくは接地線を挟んで接地線を配置する場合も、同様に電源電位、接地電位の十分な供給が可能であり、さらに、２本の隣接するカラム選択信号線の間に他の配線が平行に配置されないようにする構造を用いても、同様に十分な電源電位、接地電位の供給が可能になる。
【０１０６】
参考例１０．
次に、シンクロナスＤＲＡＭなどの異なるアドレスを同時選択できる半導体記憶装置に適応可能な、別の参考例について説明する。図４０において、符号２１１ａ、２１２ａ、２１１ｂ、２１２ｂはメモリセルの列方向に伸びて形成された電源線、符号２１３ａ、２１４ａ、２１３ｂ、２１４ｂはメモリセルの列方向に伸びて形成された接地線であり、この電源線と接地線は互いに交互に配置されている。また、センスアンプ形成領域２０５ａ、２０９、２０６ａ、２０７ａ、２１０、２０８ａ内に配置された電源線及び接地線と、これらの配線と垂直に交差する位置に形成された上記の電源線及び接地線との電気的接続に用いられるスルーホールを符号２４１ｂないし２４６ｂ、２５１ｂないし２５６ｂで示す。
【０１０７】
図４０のように、電源線２１１ａを第一のバンク２０１ａに、この電源線２１１ａに隣接して形成される電源線２１２ａを第二のバンク２０１ｂにそれぞれスルーホール２４１ａ、２４４ａで接続し、供給する電源の強化を行い、この電源線２１１ａ、２１２ａ、接地線２１３ａ、２１４ａの配置パターンを列方向に繰り返し形成することで２１１ｂ、２１２ｂ、２１３ｂ、２１４ｂを形成する。このように形成された列方向の電源線、接地線は、隣接する電源線同士、若しくは接地線同士が同じバンクに接続されないようにし、例えばバンクが図４０のように２つ形成された場合では交互に第一のバンク２０１ａ、第二のバンク２０１ｂに接続され、均一に電源を供給するものである。また、例えば電源線２１１ａは第一のバンク２０１ａにのみ接続され、電源線２１２ａは第二のバンク２０１ｂにのみ接続されるように配線しているため、二つのバンクが同時動作する場合においても、十分に電源の供給を行うことが可能であり、特定の電源線の電位が極端に低下するという問題を解決でき、バンク毎の独立した動作が可能となる。
【０１０８】
また、参考例９において、図３８に示したように、例えばメモリセルの列方向に配置されている電源線２１１ａ、２１２ａ、２１１ｂ、２１２ｂと、これら電源線に電位を供給するボンディングパッドとの間に電源電圧降圧回路をそれぞれ一個ずつ形成することで、低電圧を供給することが可能となり、また、ボンディングパッドをメモリセルの列方向に配置されている電源線及び接地線のそれぞれ一本ずつに対応して一個ずつ形成すると、電源供給能力がさらに増大し、それぞれのバンクに供給される電源を独立に確保することができる。さらに、図３９に示したように、１つのボンディングパッドに２本の電源線を接続することで、ボングィングパッドの形成個数を減少させることができ、装置自体の小型化と、空いたスペースを利用して、さらに装置の機能を充実させることも可能となる。
【０１０９】
また、実施の形態１及び参考例１ないし参考例８に示したように、メモリセルの列方向に平行に配置する電源線、若しくは接地線を、例えば隣接する電源線２本を挟んで接地線を配置するなどしても、それぞれのバンクに十分に電源を供給することが可能になる。
【０１１０】
参考例１１．
次に、別の参考例を図４１を用いて説明する。参考例９、参考例１０に示したシンクロナスＤＲＡＭの構造では、バンクは２つ形成され、それぞれのバンクは１つのまとまったメモリセルの集合体として構成されていた。しかし、この参考例では、２つのバンクが形成される場合においても、それぞれ１つのバンクを複数個に分けて、サブバンクを形成し、第一のバンクに属する第一のサブバンク２９０ａ、２９１ａと第二のバンクに属する第二のサブバンク２９０ｂ、２９１ｂを例えば、第一のバンクと第二のバンクが交互に配置されるようにすることで、バンク毎のメモリセルアレイ配置を均等にすることが可能となる。
【０１１１】
メモリセルの列方向に配置する１本の電源線が第一のサブバンク２９０ａ、２９１ａのいずれかに接続されている場合、この電源線に隣接して形成されている電源線は第二のサブバンク２９０ｂ、２９１ｂのいずれかにぞれぞれスルーホールによって電気的に接続されるように、電源の供給を行うため、電源の供給もメモリセルアレイの配置同様、均等に行うことが可能である。
【０１１２】
さらに、図３８、図３９に示したように、電源電位降圧回路をボンディングパッドと電源線の間に形成し、降圧電位を供給することが可能であり、また、一本のボンディングパッドに複数本の電源線を接続し、それぞれのバンクに給電することも可能である。
加えて、実施の形態１ないし９で示したように、メモリセルの列方向に平行に配置する電源線、若しくは接地線を、例えば隣接する電源線２本を挟んで接地線を配置するなどしても、それぞれのバンクに十分に電源を供給することが可能になる。
【０１１３】
参考例１２．
また、通常のワード線シャント方式及び分割ワード線方式に関する他の参考例について説明する。メモリセルアレイ上に形成したワード線の内、欠陥が生じたものについては、その欠陥ワード線の救済のため、欠陥ワード線を断線させ、スペアワード線に配線し直す技術が用いられている。図４２（ａ）に示すように、あらかじめワード線３００ａ、３００ｂ形成時にスペアワード線３０１ａ、３０１ｂを通常のワード線３００ａ、３００ｂと平行に形成し、通常のワード線３００ａ、３００ｂの所定の一端にはワード線ドライバ回路３０２ａ、３０２ｂが、スペアワード線３０１ａ、３０１ｂの所定の一端にはスペアワード線ドライバ回路３０２が形成される。このワード線ドライバ回路３０２ａ、３０２ｂは、通常のワード線３００ａ、３００ｂの端部に形成される場合は、ワード線３００ａ、３００ｂが伸びる方向と垂直に、一列目、二列目にと配置される。スペアワード線ドライバ回路３０２も同様に規則的に配置される。従ってスペアワード線ドライバ回路３０２の配置上、長短二種類のスペアワード線３０１ａ、３０１ｂが形成されており、従来のスペアワード線３０１ａは、通常のワード線の短いもの（３００ｂ）と同じ長さに形成されていた。
【０１１４】
この一参考例として示す図４２（ｂ）では、通常のワード線の長い方のワード線３００ａ、短い方のワード線３００ｂが交互に配置され、ワード線３００ａ、３００ｂの配線の一端にはワード線ドライバ回路３０２ａ、３０２ｂがそれぞれ形成され、ワード線ドライバ回路３０２ａは複数個がワード線が伸びる方向と垂直に交わる方向に並んで配置され、長い方のワード線３００ａに接続されるワード線ドライバ回路３０２ａは、短い方のワード線３００ｂに接続されるワード線ドライバ回路３０２ｂが並んだ位置に隣接して配置されている。
【０１１５】
スペアワード線３０１の一端に形成されるスペアワード線ドライバ回路３０２ｃが並ぶ方向に続けて配置された状態となる。このように構成されたスペアワード線３０１の配線は長い方のワード線３００ａと同じ長さであるため、長い方のワード線３００ａ及びスペアワード線３０１の他端に形成されるメモリセルから各ドライバ回路までの距離はいずれも最大距離となり、スペアワード線ドライバ回路３０２ｃとこれにつながるメモリセルとの距離を隔てたメモリセルアレイからの最遠点での動作と同じになる。よって回路設計段階において、タイミング設定が容易となり、通常のワード線とスペアワード線の選択、非選択タイミングのズレによる誤動作を防ぐことが可能となる。
【０１１６】
参考例１３．
図４３（ａ）に、分割ワード線方式の場合のダミーワード線に関する参考例を示す。図４３（ａ）において、符号３０３は主ワード線４５ａと同様にメモリセルサブアレイ１ａ内に形成されたダミー主ワード線を示すものであり、符号３０３ａはダミー主ワード線３０３に形成されたサブデコード回路３０４において、ダミー主ワード線３０３から分岐して形成されたダミーサブワード線を示すものである。また、その他、既に用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【０１１７】
メモリセルアレイ動作において、センスアンプを活性化させるタイミングをワード線構造に関連させずに独立に決定する場合があったが、通常このような場合においては、プロセスのばらつきによってワード線の遅延もばらつき、センスタイミングが早すぎたり、遅すぎたりする現象が生じていた。特に、ＤＲＡＭの場合においては、センスタイミングが早すぎると、誤動作につながるため、問題となっていた。
【０１１８】
そこで、図４３（ａ）に示すように、センスアンプ活性化のタイミング発生用のダミー主ワード線３０３を通常の主ワード線４５ａと同様に形成し、ダミー主ワード線３０３上に形成されたサブデコード回路３０４において、ダミー主ワード線３０３から分岐させてダミーサブワード線３０３ａを配置し、このダミーサブワード線３０３ａは、同じメモリセルサブアレイ１ａ内のいずれかのメモリセルが活性化された場合、同時に活性化されるように設定する。また、このダミーサブワード線３０３ａの端部に形成されたセンス信号発生回路３０６においてワード線信号遅延をモニタし、これによりセンスアンプ活性化信号を発生させる。
【０１１９】
図４３（ｂ）において、３０５はサブデコード信号を伝達するサブデコード信号線を示している。このセンス信号発生回路３０６からのセンスアンプ活性化信号を受けて、指定されたアドレスに位置するメモリセルにつながるセンスアンプを活性化させることが可能となる。よって、センスアンプ活性化のタイミングをワード線の特性とは独立に設定した従来のＤＲＡＭの動作において生じていたセンスタイミングの問題、特にセンスタイミングが早すぎるという問題を解消し、常に最適なタイミングでセンス動作を行うことが可能となる。
【０１２０】
参考例１４．
図４４（ａ）に、行及び列方向に配置されたメモリセルの集合体であるメモリセルサブアレイ１ａの行方向に主ワード線４５ａと同様に形成、配置された１本のスペア主ワード線３０７と、このスペア主ワード線３０７上に設けられた複数個のサブデコーダ回路３０８から分岐された複数本のスペアサブワード線３０７ａ、及び所定のサブデコーダ回路３０８から分岐され、スペアサブワード線３０７ａと平行に配置されたダミーサブワード線３０９を有する半導体記憶装置の概略図を示す。また、サブデコーダ回路３０８の構成は図４４（ｂ）に示す構造となっており、この図において、３１０はサブデコード信号を伝達するサブデコード信号線を示しており、その他、図面に付した符号の内、既に説明に用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【０１２１】
この半導体記憶装置において、スペア主ワード線３０７は１チップの中に複数本あり、図４５に示すように、そのうちの１本のスペア主ワード線３０７から分岐してスペアサブワード線３０７ａが複数本形成され、その内の１本のスペアサブワード線３０７ａと平行に１本のダミーサブワード線３０９が伸びているという状態であり、１チップ内にダミーザブワード線３０７ａは少なくとも１本形成されている。このダミーサブワード線３０７ａはチップ内のいずれのメモリセルにも直接つながっておらず、チップ内のいずれかのメモリセルが選択された場合に、常に同時に活性化され、このダミーサブワード線３０７ａ端部に形成されたセンス信号発生回路３１１においてワード線信号遅延をモニタし、ワード線が活性化されたことを確認後、センスアンプを活性化させるためのセンス信号を発生させる。このように、１本のスペア主ワード線３０７に、ワード線遅延をモニタするためのダミーサブワード線３０７ａを１本形成することで、スペアのワード線とダミーワード線を兼ねるワード線とすることができ、より少ない構成で、半導体記憶装置の精度を向上させることが可能となる。
【０１２２】
また、例えばシンクロナスＤＲＡＭのように、複数個の同時動作可能なバンクをもつ半導体記憶装置であれば、バンク毎にワード線の遅延をモニタするため、１バンクに１本のダミーサブワード線を形成することが必要となる。このように複数の独立動作が可能なバンクをもつ半導体記憶装置においても、スペアのワード線とダミーワード線を兼ねるワード線とすることができ、より少ない構成で、半導体記憶装置の精度を向上させることが可能となる。
【図面の簡単な説明】
【０１２３】
【図１】参考例１の半導体記憶装置を示す図。
【図２】参考例１の半導体記憶装置を示す図。
【図３】参考例１の半導体記憶装置を示す図。
【図４】参考例１の半導体記憶装置を示す図。
【図５】参考例１の半導体記憶装置を示す図。
【図６】参考例１の半導体記憶装置を示す図。
【図７】参考例１の半導体記憶装置を示す図。
【図８】参考例１の半導体記憶装置を示す図。
【図９】参考例１の半導体記憶装置を示す図。
【図１０】参考例１の半導体記憶装置を示す図。
【図１１】参考例２の半導体記憶装置を示す図。
【図１２】参考例２の半導体記憶装置を示す図。
【図１３】参考例３の半導体記憶装置を示す図。
【図１４】参考例４の半導体記憶装置を示す図。
【図１５】参考例４の半導体記憶装置を示す図。
【図１６】参考例５の半導体記憶装置を示す図。
【図１７】参考例５の半導体記憶装置を示す図。
【図１８】参考例５の半導体記憶装置を示す図。
【図１９】参考例５の半導体記憶装置を示す図。
【図２０】参考例６の半導体記憶装置を示す図。
【図２１】参考例６の半導体記憶装置を示す図。
【図２２】参考例６の半導体記憶装置を示す図。
【図２３】この発明の実施の形態１の半導体記憶装置を示す図。
【図２４】この発明の実施の形態１の半導体記憶装置を示す図。
【図２５】この発明の実施の形態１の半導体記憶装置を示す図。
【図２６】この発明の実施の形態１の半導体記憶装置を示す図。
【図２７】参考例７の半導体記憶装置を示す図。
【図２８】参考例７の半導体記憶装置を示す図。
【図２９】参考例７の半導体記憶装置を示す図。
【図３０】参考例７の半導体記憶装置を示す図。
【図３１】参考例８の半導体記憶装置を示す図。
【図３２】参考例８の半導体記憶装置を示す図。
【図３３】参考例８の半導体記憶装置を示す図。
【図３４】参考例８の半導体記憶装置を示す図。
【図３５】参考例９の説明に必要な図。
【図３６】参考例９の半導体記憶装置を示す図。
【図３７】参考例９の半導体記憶装置を示す図。
【図３８】参考例９の半導体記憶装置を示す図。
【図３９】参考例９の半導体記憶装置を示す図。
【図４０】参考例１０の半導体記憶装置を示す図。
【図４１】参考例１１の半導体記憶装置を示す図。
【図４２】参考例１２の半導体記憶装置を示す図。
【図４３】参考例１３の半導体記憶装置を示す図。
【図４４】参考例１４の半導体記憶装置を示す図。
【図４５】参考例１４の半導体記憶装置を示す図。
【図４６】従来の半導体記憶装置を示す図。
【図４７】従来の半導体記憶装置を示す図。
【図４８】従来の半導体記憶装置を示す図。
【図４９】従来の半導体記憶装置を示す図。
【符号の説明】
【０１２４】
１  モリセルアレイ
１ａ  メモリセルアレイ
２  アドレスバッファ
３  ロウデコーダ
４  コラムデコーダ
５  センスアンプ形成領域
６  Ｉ／Ｏゲート
７  コントロール回路
８  センスアンプ活性化回路
９  センスアンプドライブ回路
１０  入出力回路
１１  電源パッド
１２  電源電位供給線
１３  接地パッド
１４  接地線
１５  ワード線
１６ａ〜１６ｃ  ビット線
１８ａ  イコライズ回路
１８ｂ  イコライズ回路
１９  電源線
２０  接地線
２１  センスアンプドライブ回路
２２  電源線
２２ａ  電源線
２２ｂ  電源線
２３  接地線
２３ａ  接地線
２３ｂ  接地線
２４  カラム選択信号線
２５  ワード線シャント領域
２６ａ  メモリセルブロック
２６ｂ  メモリセルブロック
２７  カラム選択信号線
２８  電源線
２９ａ〜２９ｃ  メモリセルサブアレイ
３０ａ〜３０ｄ  センスアンプ形成領域
３１ａ〜３１ｄ  スルーホール
３２ａ〜３２ｄ  スルーホール
３３ａ〜３３ｄ  スルーホール
３４ａ〜３４ｄ  スルーホール
３５ａ〜３５ｄ  スルーホール
３６ａ  スルーホール
３７ａ  スルーホール
３８ａ〜３８ｄ  スルーホール
３９ａ〜３９ｄ  スルーホール
４０ａ〜４０ｄ  スルーホール、
４１ａ〜４１ｄ  スルーホール、
４２ａ  主ワード線
４２ｂ  サブワード線
４３  サブデコード帯
４３ａ  サブデコード信号
４４  サブデコード線
４５  サブデコード回路
４６ａ〜４６ｂ  メモリセルサブアレイ
４７  メモリセルサブアレイ
４８ａ〜４８ｅ  センスアンプ形成領域
４９  スルーホール
５０ａ  電源線
５０ｂ  電源線
５１  カラムデコーダ構成回路
１０１  センスアンプ形成領域
１０２  メモリセルアレイ
１０３  配線
１０４  ワード線裏打ち領域
１０５  電源線
１０６  接地線
１０７  スルーホール
１０８  スルーホール
１０９ａ〜１０９ｄ  メモリ部
１１０ａ  ロウデコーダ
１１０ｂ  ロウデコーダ
１１１ａ  カラムデコーダ
１１１ｂ  カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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