(57)【要約】【課題】ＰＶＴ（工程、電圧、温度）変動をチェックしてインピーダンスマッチングを自動に行うようにするインピーダンス制御可能な出力駆動回路及びそのインピーダンス制御方法を提供する。【解決手段】半導体装置におけるインピーダンス制御可能な出力駆動回路において、印加される制御コードデータにより生成されたアレイ駆動制御信号の状態に従い選択的に駆動されて出力パッドを通じてインピーダンスアップデートされた出力データが出力されるようにする複数のトランジスタを含むインピーダンスマッチング用アレイユニットと、前記出力データのソースデータとなる内部データの状態が遷移されるときに一定タイム区間の間に前記トランジスタの駆動が禁止されるようにする制御信号を生成して、前記インピーダンスマッチング用アレイユニットに印加するアップデート禁止制御部と、を備える。【選択図】図１
2006319965.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置におけるインピーダンス制御可能な出力駆動回路において、
印加される制御コードデータにより生成されたアレイ駆動制御信号の状態に従い選択的に駆動されて、出力パッドを通じてインピーダンスアップデートされた出力データを出力する複数のトランジスタを含むインピーダンスマッチング用アレイユニットと、
前記出力データのソースデータとなる内部データの状態が遷移されるときに一定タイム区間の間に前記トランジスタの駆動が禁止されるようにする制御信号を生成して、前記インピーダンスマッチング用アレイユニットに印加するアップデート禁止制御部と、
を備えることを特徴とする半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項２】
前記アップデート禁止制御部は、
前記内部データに応じて前記制御信号を生成するショートパルス発生部と、
前記ショートパルス発生部と連結され、パワーリセットされてからデータ入力が最初に遷移される以前までに前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が強制的に行われるようにする初期アップデート部と、
を含むことを特徴とする請求項１に記載の半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項３】
前記インピーダンスマッチング用アレイユニットは、
それぞれに対応して受信される制御コードデータを伝達制御信号に応じてそれぞれラッチし、これらを内部データとそれぞれ論理ゲーティングすることにより、アレイ駆動制御信号をそれぞれ生成するプルアップ及びプルダウン駆動制御信号生成部と、
前記出力パッドに共通に連結された複数のトランジスタを有し、インピーダンスマッチングされた出力データが前記出力パッドを通じて提供されるようにするため、前記複数のトランジスタがそれぞれ生成された前記アレイ駆動制御信号の状態に従い選択的に駆動されるように構成されるプルアップ及びプルダウンインピーダンスマッチング用トランジスタアレイと、
を含むことを特徴とする請求項１に記載の半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項４】
半導体装置におけるインピーダンス制御可能な出力駆動回路において、
インピーダンスマッチングのための制御コードデータ、該制御コードデータのラッチのための伝達制御信号、及び前記半導体装置の内部回路から出力される内部データを受信して複数のアレイ駆動制御信号を生成する駆動制御信号生成部と、
出力パッドに共通に連結され前記アレイ駆動制御信号の状態に従い選択的に駆動されて、前記出力パッドを通じてインピーダンスマッチングされた出力データを出力する複数のトランジスタを含むインピーダンスマッチング用トランジスタアレイと、
前記内部データの遷移時に一定タイム区間の間に前記トランジスタの駆動が禁止されるようにする前記伝達制御信号を前記駆動制御信号生成部に出力するアップデート禁止制御部と、
を備えることを特徴とする半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項５】
前記アップデート禁止制御部は、
前記内部データに応じて前記伝達制御信号を生成するショートパルス発生部と、
前記ショートパルス発生部と連結され、パワーリセットされてからデータ入力が最初に遷移される以前までに前記インピーダンスマッチング用トランジスタアレイのインピーダンスアップデート動作が強制的に行われるようにする初期アップデート部と、
を含むことを特徴とする請求項４に記載の半導体メモリ装置におけるインピーダンス制御可能な出力駆動回路。
【請求項６】
半導体装置におけるインピーダンス制御可能な出力駆動回路において、
それぞれに対応して受信される制御コードデータを伝達制御信号に応じてそれぞれラッチし、これらを内部データとそれぞれ論理ゲーティングすることによりアレイ駆動制御信号をそれぞれ生成する駆動制御信号生成部と、
出力パッドに共通に連結される複数のトランジスタを有し、インピーダンスマッチングされた出力データが前記出力パッドを通じて提供されるようにするため、前記複数のトランジスタがそれぞれ生成された前記アレイ駆動制御信号の状態に従い選択的に駆動されるように構成されるインピーダンスマッチング用トランジスタアレイと、
前記内部データの遷移時に一定タイム区間の間に前記トランジスタの駆動が禁止されるようにし、前記一定タイム区間が経過した以後には前記トランジスタが駆動されるようにする前記伝達制御信号を前記駆動制御信号生成部に提供するアップデート禁止制御部と、
を備えることを特徴とする半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項７】
内部回路及び該内部回路から提供された出力データを駆動し、前記駆動された出力データを出力端に伝達するためのインピーダンス制御可能な出力駆動回路を有する半導体装置において、
前記インピーダンス制御可能な出力駆動回路は、
前記出力端に連結され、前記出力データが第１状態のデータ入力として印加されるときにインピーダンス制御のための制御コードデータに応じる第１トランジスタアレイ部と、
前記出力端に連結され、前記出力データが第２状態のデータ入力として印加されるときにインピーダンス制御のための制御コードデータに応じる第２トランジスタアレイ部と、
前記データ入力の遷移時に一定タイム区間の間に前記第１，２トランジスタアレイ部のインピーダンスアップデート動作が禁止されるようにし、前記一定タイム区間が経過した以後にはインピーダンスアップデート動作が行われるようにするアップデート禁止制御部と、
を備えることを特徴とする半導体装置。
【請求項８】
前記アップデート禁止制御部は、パワーリセットされてからデータ入力が最初に遷移される以前に前記第１，２トランジスタアレイ部のインピーダンスアップデート動作が強制的に行われるようにするスタートアップ設定部をさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体装置におけるインピーダンス制御可能な出力駆動回路において、
印加されるプルアップ制御コードデータにより生成されたプルアップアレイ駆動制御信号の状態に従い選択的に駆動されて、出力パッドを通じてインピーダンスアップデートされた出力データが出力されるようにする複数のＰ型ＭＯＳトランジスタを含むプルアップアレイユニットと、
印加されるプルダウン制御コードデータにより生成されたプルダウンアレイ駆動制御信号の状態に従い選択的に駆動されて、出力パッドを通じてインピーダンスアップデートされた出力データが出力されるようにする複数のＮ型ＭＯＳトランジスタを含むプルダウンアレイユニットと、
前記出力データのソースデータとなる内部データの状態が遷移されるときに一定タイム区間の間に前記トランジスタの駆動が禁止されるようにする制御信号を生成して前記プルアップ及びプルダウンアレイユニットに印加するアップデート禁止制御部と、
を備えることを特徴とする半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項１０】
前記プルアップアレイユニットの単位ユニットは、
前記制御信号に応じてプルアップ用制御コードデータを伝送するためのパストランジスタと、
前記パストランジスタの出力に連結されてプルアップ用制御コードデータをラッチするラッチと、
前記ラッチの出力と前記データ入力を受信してＮＯＲ応答を生成するＮＯＲゲートと、
前記ＮＯＲゲートの出力をインバーティングするインバーターと、
前記インバーターの出力の前記アレイ駆動制御信号の状態に応じて駆動されるＰ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタと前記出力パッドとの間に連結される抵抗と、
を含むことを特徴とする請求項９に記載の半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項１１】
前記プルダウンアレイユニットの単位ユニットは、
前記制御信号に応じてプルダウン用制御コードデータを伝送するパストランジスタと、
前記パストランジスタの出力に連結されてプルダウン用制御コードデータをラッチするラッチと、
前記ラッチの出力と前記データ入力を受信してＮＡＮＤ応答を生成するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力をインバーティングするインバーターと、
前記インバーターの出力の前記アレイ駆動制御信号の状態に応じて駆動されるＮ型ＭＯＳトランジスタと、
前記Ｎ型ＭＯＳトランジスタと前記出力パッドとの間に連結される抵抗と、
を含むことを特徴とする請求項９に記載の半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項１２】
前記アップデート禁止制御部は、
前記内部データに応じて前記制御信号を生成するショートパルス発生部と、
前記ショートパルス発生部と連結され、パワーリセットされてからデータ入力が最初に遷移される以前までに前記インピーダンスマッチング用トランジスタアレイのインピーダンスアップデート動作が強制的に行われるようにする初期アップデート部と、
を含むことを特徴とする請求項９に記載の半導体装置におけるインピーダンス制御可能な出力駆動回路。
【請求項１３】
半導体装置におけるインピーダンス制御可能な出力駆動方法において、
出力パッドを通じてインピーダンスアップデートされた出力データが出力されるようにする複数のトランジスタを含むインピーダンスマッチング用アレイユニットを準備する段階と、
パワーリセットされてからデータ入力が最初に遷移される以前までの区間では前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が強制的に行われるように、制御コードデータをラッチするためのサンプリングクロックを前記インピーダンスマッチング用アレイユニットに印加する段階と、
前記データ入力が遷移された以後の区間ではデータの遷移があってから一定タイム遅延の以後に前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が行われるように、制御コードデータをラッチするためのサンプリングクロックを前記インピーダンスマッチング用アレイユニットに印加する段階と、
を含むことを特徴とする半導体装置におけるインピーダンス制御可能な出力駆動方法。
【請求項１４】
前記インピーダンスアップデート動作が強制的に行われるようにすることは、パワーアップリセット信号に応じてサンプリングクロックを生成するスタートアップ設定であることを特徴とする請求項１３に記載の半導体装置におけるインピーダンス制御可能な出力駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のインピーダンス制御分野に係るもので、特にＰＶＴ（工程、電圧、温度）変動をチェックしてインピーダンスマッチングを自動的に行うようにするインピーダンス制御可能な出力駆動回路及び出力駆動方法に関する。
【背景技術】
【０００２】
典型的に、半導体装置は外部にまたは外部からのデータを伝送するためのピンと、内部データを外部に提供するデータ出力回路（データ出力バッファ及びドライバ回路）とを含む。半導体装置が電気製品の中に内蔵される場合、前記ピンは搭載基板上のプリンデットワイヤリングなどのような伝送ラインに連結される。このピンは搭載基板上に存在するフローティングキャパシタンスまたは負荷キャパシタンス（パラスティックキャパシタンス）を充電及び放電することが求められる。この場合、出力駆動回路に対し出力インピーダンス（ＺＱ）コントロールを行って出力インピーダンスと伝送ラインのインピーダンスとの間でマッチングがなされると、出力信号が最適に伝送されるようになる。
【０００３】
電気製品の動作スピードが高速化されるに従い、信号伝達に係る遅延時間を最小化できるように、半導体装置間にインターフェースされる信号のスイング幅は漸次小さくなっている。しかし、信号のスイング幅が小さくなるほど、外部ノイズに対する影響が増加し、インターフェース端におけるインピーダンスミスマッチングによる出力信号の反射もクリティカルになる。従って、半導体装置の中で一部の半導体メモリ装置は外部の半導体素子との入出力インピーダンスマッチングを行うためにプログラム可能なインピーダンスコントロールスキムを行ってきた。そのようなプログラム可能なインピーダンスコントロールを行うプログラム可能なインピーダンスコントロール（以下ＰＩＣ）回路の例が米国特許第６，３０７，４２４号に開示されている。
【０００４】
前記インピーダンスコントロールの実行にあたって、ＨＳＴＬ（High Speed Transceiver Logic）インターフェースを例として挙げた場合、１個のエキストラピンを用いて約数十Ωの仕様内で所望の出力インピーダンス値を有するようにコントロールする方式が主に使用される。そのような方式が採用された半導体メモリ装置において電源電圧の変動、動作温度の変化、製造工程の変化などに基づき、所望の出力インピーダンス値を設計通り正確に得るのは難しい。従って、これを解決するためにインピーダンス値を補正しなければならない。
【０００５】
そのようなインピーダンスコントロール方法に関する先行技術の１つは米国特許第６，４６６，４８７号に開示されている。図５Ａ及び図５Ｂは米国特許第６，４６６，４８７号に開示された典型的なプログラム可能なインピーダンスコントロール回路の例であって、複数のトランジスタアレイから構成された出力駆動回路のＰＶＴ変動をモニターリングしてインピーダンスアップデートを行うことが提示されている。
【０００６】
図５Ａにおいて、ＺＱパッドを通じてＰＶＴ変動が検出されると、カウンター２２４，２２５によりアップ／ダウンカウンティングデータが生成される。前記カウンティングデータを図５Ｂのレジスタ５１，５３を通じて受信するアップデータコントローラ５２はインピーダンスアップデートのための制御コードデータを出力駆動回路１に伝送する。このようにデジタルコード化された制御コードデータを伝送してインピーダンスコントロールを行う場合、アップデートコントローラ５２により新しく伝送された制御コードがインピーダンスミスマッチングを誘発してデータ伝送に悪影響を与えうる。そこで、これを防止するためにはデータ遷移が起こらない区間でインピーダンス制御コードのアップデートが行われるべきである。
【０００７】
図６は通常のインピーダンス制御可能な出力回路のブロック図であって、図５Ｂの出力バッファ１内のプルアップトランジスタグループ１ａ、プルダウントランジスタグループ１ｂ、及び入出力パッド２０に図６のプルアップユニット１０−１４、プルダウンユニット２０−２４、及び出力パッド３０がそれぞれ対応する構成として表れる。
【０００８】
インピーダンス制御された出力ドライバ（impedance controlled output driver）のブロック構成を示す図６を参照すると、複数のプルアップユニット１０−１４と複数のプルダウンユニット２０−２４は出力パッド３０に共通に連結される。Ｐ［ｎ：０］はプルアップユニット１０−１４のインピーダンスを調節するための制御コードデータであり、Ｎ［ｎ：０］はプルダウンユニット２０−２４のインピーダンスを調節するための制御コードデータである。Ｐ［ｎ：０］、N［ｎ：０］はＰＶＴ変動に従いハイからローまたはローからハイに変化し、それぞれの制御コードデータは対応するプルアップユニットとプルダウンユニットに割当てられる。従って、プルアップユニットとプルダウンユニットのターンオンされるトランジスタアレイの個数が調製されてインピーダンスがアップデートされる。
【０００９】
ここで、プルアップとプルダウンのインピーダンスをコントロールする制御コードはデータ入力ＤｉｎＢの値に依存してプルアップまたはプルダウンユニットのうち１つに対するアップデートを行う。例えば、データ入力ＤｉｎＢが‘１（またはハイ）’であれば、出力パッド３０に表れる出力データは‘０（またはロー）’の値を出力するため、プルダウン用制御コードはアップデートされずにプルアップ用制御コードがアップデートされる。反対に、データ入力ＤｉｎＢが‘０’であれば、出力データが‘１’なので、プルダウン用インピーダンスコードがアップデートされる。前記プルアップユニットとプルダウンユニットの細部回路は図７に示される。
【００１０】
図７は図６のプルアップ及びプルダウンユニットの構成例を示した具体的な回路図であって、例えば、１つのプルアップユニット１０ａと１つのプルダウンユニット２０ａに対する細部構成を示す。図７を参照すると、プルアップユニット１０ａは、パストランジスタＰ１、２個のインバーターＩＮ２，ＩＮ３からなるラッチＬ１、ＮＯＲゲートＮＯＲ１、インバーターＩＮ４、Ｐ型ＭＯＳトランジスタＰＭ１、及び出力パッド３０に連結される抵抗Ｒ１から構成される。一方、プルダウンユニット２０ａは、パストランジスタＰ２、２個のインバーターＩＮ１１，ＩＮ１２からなるラッチＬ２、ＮＡＮＤゲートＮＡＮ１、インバーターＩＮ１３、Ｎ型ＭＯＳトランジスタＮＭ１、及び出力パッド３０に連結される抵抗Ｒ２から構成される。
【００１１】
図７において、データ入力ＤｉｎＢが‘１’である場合にプルアップユニット１０ａ内のパストランジスタＰ１がターンオンされて、対応的に印加されるプルアップ制御コードＰ＿ＣＯＤＥがラッチＬ１にアップデートされ、Ｎ型ＭＯＳトランジスタＮＭ１のターンオンにより出力データは‘０’として出力される。データ入力ＤｉｎＢが‘０’である場合にはプルダウンユニット２０ａ内のパストランジスタＰ２がターンオンされて、プルダウン制御コードＮ＿ＣＯＤＥがラッチＬ２にアップデートされ、Ｐ型ＭＯＳトランジスタＰＭ１のターンオンにより出力データは‘１’として出力される。
【００１２】
ここで、図６及び図７に示される回路の問題点は、データが遷移するタイム区間においてプルアップコードとプルダウンコードが同時にアンプデートされるか、または以前のコードから次のコードへ変化するときに異常なコードの中間値が伝達される可能性が有り得る点である。このため、瞬間的に所望しないインピーダンスを有することにより、半導体装置から出力される出力信号は歪曲されるかまたはノイズが発生されうる。従って、ある半導体が前記歪曲またはノイズの発生した出力信号を受信する場合、セットアップ／ホールドフェイル或いは入力レベルフェイルのような判断ミスなどの問題を誘発しうる。
【００１３】
つまり、ＰＶＴ変動に従いインピーダンスアップデートを行う場合、データの遷移が起こる区間で発生されるインピーダンスマッチングエラーを防止する技術が求められる。また、初期動作時にトレーニングシーケンスなしでもインピーダンスアップデートがすぐになされるように改善された技術も要望される。
【特許文献１】米国特許第６，３０７，４２４号明細書
【特許文献２】米国特許第６，４６６，４８７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の第１の目的は、従来の問題点を解決することができる半導体装置のンピーダンス制御可能な出力駆動回路を提供することにある。
【００１５】
本発明の第２の目的は、ＰＶＴ変動をチェックしてインピーダンスマッチングを自動に実行することができるインピーダンス制御可能な出力駆動回路及びそのインピーダンスコントロール方法を提供することにある。
【００１６】
本発明の第３の目的は、ＰＶＴ変動に従いインピーダンスアップデートを行う場合、データの遷移が起こる区間で発生されるインピーダンスマッチングエラーを防止することができる半導体装置のインピーダンス制御可能な出力駆動回路及びそのインピーダンスコントロール方法を提供することにある。
【００１７】
本発明の第４の目的は、初期動作時にトレーニングシーケンスなしにもインピーダンスアップデートを正確に行うことができるインピーダンス制御可能な出力駆動回路及びそのインピーダンスコントロール方法を提供することにある。
【課題を解決するための手段】
【００１８】
このような目的を達成するために本発明の一実施形態による半導体装置におけるインピーダンス制御可能な出力駆動回路は、印加される制御コードデータにより生成されたアレイ駆動制御信号の状態に従い選択的に駆動されて、出力パッドを通じてインピーダンスアップデートされた出力データを出力する複数のトランジスタを含むインピーダンスマッチング用アレイユニットと、前記出力データのソースデータとなる内部データの状態が遷移されるとき、一定タイム区間の間に前記トランジスタの駆動が禁止されるようにする制御信号を生成して前記インピーダンスマッチング用アレイユニットに印加するアップデート禁止制御部と、を備える。
【００１９】
好ましくは、前記アップデート禁止制御部は、前記内部データに応じて前記制御信号を生成するショートパルス発生部と、前記ショートパルス発生部と連結され、パワーリセットされてからデータ入力が最初に遷移される以前までに前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が強制的に行われるようにする初期アップデート部と、を備えることができる。
【００２０】
また、前記インピーダンスマッチング用アレイユニットは、それぞれに対応して受信される制御コードデータを伝達制御信号に応じてそれぞれラッチし、これらを内部データとそれぞれ論理ゲーティングすることにより、アレイ駆動制御信号をそれぞれ生成するプルアップ及びプルダウン駆動制御信号生成部と、前記出力パッドに共通に連結された複数のトランジスタを有し、インピーダンスマッチングされた出力データが前記出力パッドを通じて提供されるように、前記トランジスタがそれぞれ生成された前記アレイ駆動制御信号の状態に従い選択的に駆動されるように構成されるプルアップ及びプルダウンインピーダンスマッチング用トランジスタアレイと、を備えることができる。
【００２１】
本発明の他の実施形態に従う半導体装置におけるインピーダンス制御可能な出力駆動方法は、出力パッドを通じてインピーダンスアップデートされた出力データを出力する複数のトランジスタを含むインピーダンスマッチング用アレイユニットを準備する段階と、パワーリセットされてからデータ入力が最初に遷移される以前までの区間では前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が強制的に行われるように、制御コードデータをラッチするためのサンプリングクロックを前記インピーダンスマッチング用アレイユニットに印加する段階と、前記データ入力が遷移された以後の区間ではデータの遷移があってから一定タイム遅延の以後に前記インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が行われるように、制御コードデータをラッチするためのサンプリングクロックを前記インピーダンスマッチング用アレイユニットに印加する段階と、を備えることを特徴とする。
【発明の効果】
【００２２】
本発明は、データの遷移が起こる区間で発生されるインピーダンスマッチングエラーが防止され、初期動作の時にトレーニングシーケンスなしにもインピーダンスアップデートが直ちになされることにより、一番目のデータの伝送から信頼性を得ることができるとの効果を奏する。
【発明を実施するための最良の形態】
【００２３】
本発明の目的及びそのほかの目的、特性、そして利点は添付図を参照して以下に記述される本発明の詳しく且つ好ましい実施形態の説明により一層明らかになるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便意上同一ないし類似な参照符号により記載されることに注目されたい。
【００２４】
まず、図１は本発明の実施形態による半導体装置におけるインピーダンス制御可能な出力駆動回路を示す。図１を参照すると、出力駆動回路は、プルアップユニット（ＰＵ１−ＰＵｎ）１００−１４０、プルダウンユニット（ＰＤ１−ＰＤｎ）２００−２４０、プルアップ制御部３００、及びプルダウン制御部４００を備えている。ここで、プルアップユニット（ＰＵ１−ＰＵｎ）１００−１４０とプルダウンユニット（ＰＤ１−ＰＤｎ）２００−２４０は、インピーダンスマッチング用アレイユニットを構成する。即ち、前記インピーダンスマッチング用アレイユニットは、図２に示すように、印加される制御コードデータＰ［０：ｎ］，Ｎ［０：ｎ］により生成されたアレイ駆動制御信号（ＡＣ＿ＵＰ，ＡＣ＿ＤＮ）の状態に従い選択的に駆動されて、出力パッド３０を通じてインピーダンスアップデートされた出力データを出力する複数のトランジスタＰＭ１−ＰＭｎ，ＮＭ１−ＮＭｎを含む。
【００２５】
また、プルアップ制御部３００とプルダウン制御部４００は、アップデート禁止制御部を構成する。即ち、前記アップデート禁止制御部は、出力データのソースデータとなる内部データの状態が遷移する際、一定タイム区間の間に複数のトランジスタＰＭ１−ＰＭｎ，ＮＭ１−ＮＭｎの駆動が禁止されるようにする制御信号ＵＰＯＮ，ＤＮＯＮを生成して前記インピーダンスマッチング用アレイユニットに印加する。
【００２６】
図１の場合も図６と類似に、複数のプルアップユニット１００−１４０と複数のプルダウンユニット２００−２４０は出力パッド３０に共通に連結される。Ｐ［ｎ：０］はプルアップユニット１００−１４０のインピーダンスを調節するための制御コードデータで、Ｎ［ｎ：０］はプルダウンユニット２００−２４０のインピーダンスを調節するための制御コードデータである。Ｐ［ｎ：０］，Ｎ［ｎ：０］は、ＰＶＴ変動に従いハイからロー又はローからハイに変化し、それぞれの制御コードデータは対応のプルアップユニットとプルダウンユニットに割当てられる。従って、プルアップユニットとプルダウンユニットのターンオンされるトランジスタアレイの個数が調整される。
【００２７】
図１において、半導体装置の内部回路から出力される内部データのデータ入力ＤｉｎＢが‘１’である場合、出力パッド３０には‘０’の値が出力されるため、プルダウン用制御コードＮ［ｎ：０］はアップデートされずにプルアップ用制御コードＰ［ｎ：０］がアップデートされる。反対に、データ入力ＤｉｎＢが‘０’であれば、出力データが‘１’であるため、プルダウン用制御コードＮ［ｎ：０］がアップデートされる。
【００２８】
図２は図１のプルアップ及びプルダウンユニットの例を示した具体回路図である。図面を参照すると、１つのプルアップユニット１００ａと１つのプルダウンユニット２００ａに対する細部構成例が示されている。
【００２９】
図２を参照すると、プルアップユニット１００ａは、パス制御信号ＵＰＯＮに応じてプルアップ用制御コードデータＰ［０：ｎ］を伝送するパストランジスタＰ１と、２つのインバーターＩＮ２，ＩＮ３で構成されていてプルアップ用制御コードデータＰ［０：ｎ］をラッチするラッチＬ１と、ラッチＬ１の出力とデータ入力ＤｉｎＢを受信してＮＯＲ応答を生成するＮＯＲゲートＮＯＲ１と、ＮＯＲゲートＮＯＲ１の出力をインバーティング（反転）するインバーターＩＮ４と、インバーターＩＮ４の出力であるアレイ駆動制御信号ＡＣ＿ＵＰの状態に応じて駆動されるＰ型ＭＯＳトランジスタＰＭ１と、Ｐ型ＭＯＳトランジスタＰＭ１と出力パッド３０との間に連結される抵抗Ｒ１と、から構成される。ここで、Ｐ型ＭＯＳトランジスタＰＭ１と出力パッド３０との間に連結される抵抗Ｒ１がインピーダンスマッチング用トランジスタアレイに属する場合、パストランジスタＰ１、ラッチＬ１、ＮＯＲゲートＮＯＲ１、及びインバーターＩＮ４は、アレイ駆動制御信号を生成する駆動制御信号生成部に対応する。
【００３０】
一方、プルダウンユニット２００ａは、パス制御信号ＤＮＯＮに応じてプルダウン用制御コードデータＮ［０：ｎ］を伝送するパストランジスタＰ２と、２つのインバーターＩＮ１１，ＩＮ１２で構成されていてプルダウン用制御コードデータＮ［０：ｎ］をラッチするラッチＬ２と、ラッチＬ２の出力とデータ入力ＤｉｎＢを受信してＮＡＮＤ応答を生成するＮＡＮＤゲートＮＡＮ１と、ＮＡＮＤゲートＮＡＮ１の出力をインバーティングするインバーターＩＮ１３と、インバーターＩＮ１３の出力のアレイ駆動制御信号ＡＣ＿ＤＣの状態に応じて駆動されるＮ型ＭＯＳトランジスタＮＭ１と、Ｎ型ＭＯＳトランジスタＮＭ１と出力パッド３０との間に連結された抵抗Ｒ２と、から構成される。
【００３１】
図２の回路構成は、図７の回路構成と異なって、パスゲートＰ１，Ｐ２のパス制御信号がプルアップ制御部３００とプルダウン制御部４００で生成された制御信号ＵＰＯＮ，ＤＮＯＮであることがわかる。図２において、プルアップユニット１００ａは、データ入力ＤｉｎＢが‘０’であるときに出力データ‘１’を駆動するために動作する。このときに使用されるインピーダンス制御コードデータＰ＿ＣＯＤＥは、サンプリングクロックの制御信号ＵＰＯＮによりパストランジスタＰ１を通過してラッチＬ１に貯蔵された制御コードデータとなる。ここで、制御信号ＵＰＯＮは、プルダウンユニット２００ａがイネーブルされる間にローとして発生される。
【００３２】
プルダウンユニット２００ａは、データ入力ＤｉｎＢが‘１’であるときに出力データ‘０’を駆動するために動作する。インピーダンス制御コードデータＮ＿ＣＯＤＥは、プルアップユニット１００ａがイネーブルされる間にハイとして発生される制御信号ＤＮＯＮによりパストランジスタＰ２を通過してラッチＬ２に貯蔵され、データ入力ＤｉｎＢが‘１’であるときに出力データ‘０’を駆動するために使用される。
【００３３】
アップデート禁止制御部として、前記制御信号ＵＰＯＮ，ＤＮＯＮを生成するプルアップ制御部３００及びプルダウン制御部４００の具体的な回路構成例は図３に図示される。図１におけるプルアップ制御部３００及びプルダウン制御部４００の具体的な構成例を示す図３を参照すると、プルアップ制御部３００は、３つのインバーターＩＮ１０−ＩＮ１２とＮＡＮＤゲートＮＡＮ３からなるショートパルス発生器ＳＰＧ２、ＮＡＮＤゲートＮＡＮ４、出力用インバーターＩＮ１３，ＩＮ１４、プルアップ用初期アップデート部３１１を構成するインバーターＩＮ１５−ＩＮ１７、及びＭＯＳトランジスタＰＭ１０，ＮＭ１１を含む。一方、プルダウン制御部４００は、４個のインバーターＩＮ１−ＩＮ４とＮＡＮＤゲートＮＡＮ１からなるショートパルス発生器ＳＰＧ１、ＮＡＮＤゲートＮＡＮ２、出力用インバーターＩＮ５，ＩＮ６、プルダウン用初期アップデート部４１１を構成するインバーターＩＮ７−ＩＮ９、及びＭＯＳトランジスタＰＭ１，ＮＭ１を含む。
【００３４】
ショートパルス発生器ＳＰＧ１，ＳＰＧ２を含むショートパルス発生部は、内部データＤｉｎＢに応じて制御信号ＤＮＯＮ，ＵＰＯＮを生成する。初期アップデート部３１１，４１１は、それぞれショートパルス発生器ＳＰＧ２，ＳＰＧ１と連結され、パワーリセットされてからデータ入力ＤｉｎＢが最初に遷移される前までは、インピーダンスマッチング用アレイユニットのインピーダンスアップデート動作が強制的に行われるようにすることにより、初期のデータトレーニングシーケンスがなくても直ぐにインピーダンスのマッチングが達成されることができる。
【００３５】
図４は図３の回路構成に関連する動作タイミング図である。図４に表示した波形信号は図３に対応される信号として示される。
【００３６】
以下、図４の動作タイミング図を参照して図３の制御信号発生動作が説明される。これにより、図２のプルアップ及びプルダウンユニットの動作が理解されて、図１の全体回路動作が理解される。
【００３７】
図３において、プルダウン制御回路４００はプルダウン用インピーダンス制御コードデータＮ［０：ｎ］をサンプリングするための制御信号ＤＮＯＮ、即ち、図２のパストランジスタＰ２に印加される伝送選択信号を発生する役割をする。制御信号ＤＮＯＮは、図４のタイミングで示されるように、データ入力ＤｉｎＢが‘１’から‘０’に遷移される場合、一定量の遅延Ｄ２を有するパルス形態の信号として生成される。ここで、データ入力波形内に表示されたデータ‘０’または‘１’は反転されないデータＤｉｎを指すため、前記データ入力ＤｉｎＢの論理レベルとは反対に示される。
【００３８】
図３のショートパルス発生器ＳＰＧ１で具現される前記一定量の遅延Ｄ２により、データの遷移が起こる区間で発生されるインピーダンスマッチングエラーが防止される。即ち、前記遅延（Ｄ２）区間では図２のパストランジスタＰ２が制御コードを伝送できないため、インピーダンスアップデート動作が起こらない。前記遅延Ｄ２の以後には制御信号ＤＮＯＮがハイ状態なので、プルダウン用制御コードデータＮ［０：ｎ］は図２のラッチＬ２にラッチされ、インピーダンスコードデータのアップデートはデータが遷移される区間を外れてからなされるようになる。つまり、アップデート禁止制御部の１つとして機能するプルダウン制御回路４００は前記出力データのソースデータとなる内部データの状態が遷移されるとき、一定タイム区間の間に図１のプルダウンユニット内のトランジスタの駆動が禁止されるようにする制御信号を生成する。
【００３９】
同様に、図３のプルアップ制御回路３００はプルアップ用インピーダンス制御コードデータＰ［０：ｎ］をサンプリングするための制御信号ＵＰＯＮ、即ち、図２のパストランジスタＰ１に印加される伝送選択信号を発生する役割をする。前記制御信号ＵＰＯＮは図４のタイミングで示されるように、データ入力ＤｉｎＢが‘０’から‘１’に遷移される場合に一定量の遅延Ｄ１を有するパルス形態の信号として生成される。図３のショートパルス発生器ＳＰＧ２により具現される前記一定量の遅延Ｄ１により、データの遷移が起こる区間で発生されるインピーダンスマッチングエラーが防止される。即ち、前記遅延（Ｄ１）区間では図２のパストランジスタＰ１が制御コードを伝送できないため、インピーダンスアップデート動作が起こらない。前記遅延Ｄ１の以後には前記制御信号ＵＰＯＮがハイ状態なので、プルアップ用制御コードデータＰ［０：ｎ］は図２のラッチＬ１にラッチされ、インピーダンスコードデータのアップデートはデータが遷移される区間を外れてからなされるようになる。つまり、アップデート禁止制御部のまた他の１つとして機能する前記プルアップ制御回路３００は前記出力データのソースデータとなる内部データの状態が遷移されるとき、一定タイプ区間の間に図１のプルアップユニット内のトランジスタの駆動が禁止されるようにする制御信号を生成する。
【００４０】
次に、初期動作時にトレーニングシーケンスなしにもインピーダンスアップデートが直ぐに行われる動作を説明する。図３において初期アップデート部３１１，４１１が除去される場合、データ遷移が起こらないときに制御コードデータをサンプリングするためのサンプリングクロックが発生しなくて、インピーダンスコードアップデートは起こらない。従って、パワーリセットの以後に最初にデータ遷移が起こるときには所望しないインピーダンス値を有するデータが出力されるため、出力信号に歪曲あるいは反射が起こることができる。これを解決するため、一番目のデータ遷移が起こる以前に、遷移が起こるデータ側のインピーダンスをデフォルトとして設定してアップデートを行うスタートアップ部が初期アップデート部３１１，４１１である。
【００４１】
初期アップデート部３１１，４１１のＮ型ＭＯＳトランジスタＮＭ１１，ＮＭ１にリセットが印加されると、図４のタイム区間Ｔ１に示されるようにデータ入力ＤｉｎＢは‘１’となって、データ入力ＤｉｎＢが遷移されなくても制御信号ＵＰＯＮ，ＤＮＯＮの初期値は‘１’になる。このとき、出力データはデータ入力ＤｉｎＢにより‘０’になるため、プルアップ用インピーダンス制御コードがアップデートされても何ら問題を発生させない。一方、プルダウンの場合にはリセット区間の間にデータが変わらないため、インピーダンスが中間に変わっても信号伝送には何ら問題が発生しないことがわかる。
【００４２】
リセットがディスエーブルされた後に初めてデータ遷移が起こると、データ入力ＤｉｎＢが‘１’から‘０’になるため、プルダウンコードがアップデートされラッチＬ２にそって形成されるリセット経路の出力は‘１’になる。以後、ショートパルス発生器ＳＰＧ２により形成されるショートパルス経路により制御信号ＵＰＯＮが発生される。このようにパワーリセットによるインピーダンスアップデートが行われるようにして、データの一番目の遷移が起こる区間Ｔ２の以前の区間Ｔ１でのアップデート問題が解決されることがわかる。つまり、前記初期アップデート部はパワーアップからデータ遷移の起こる直前までの区間において、インピーダンスアップデートのために必要なサンプリングクロックの発生を担当するのである。
【００４３】
従って、インピーダンスアップデートのためのトレーニングシーケンスがなくなるため、不要なサイクルが除去され、第１データのインピーダンス値も正常値を有することにより、初期データの信頼性が改善される。
【００４４】
本発明の回路はＰＶＴ変動に従い変化する入出力回路のインピーダンスを周期的にトラッキングして補償する半導体集積回路分野に使用されることができる。
【００４５】
上述のように、本発明の実施形態は図面に基づき例を挙げて記述されたが、これに限定されず、発明の技術的思想を外れない範囲内で本発明が属する技術分野において通常の知識を有するものにより多様な変化と変更が可能なのは勿論のことである。例えば、プルアップ及びプルダウン制御部内の細部的回路構成を異にするか、または類似な機能をする他の回路素子をもってプルアップ及びプルダウンユニット回路を代置できるのは勿論のことである。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態による半導体装置におけるインピーダンス制御可能な出力駆動回路を示すブロック図である。
【図２】図１のプルアップ及びプルダウンユニットの例を示す具体回路図である。
【図３】図１のプルアップ制御部及びプルダウン制御部の具体的な構成例例を示す回路図である。
【図４】図３に係る動作タイミング図である。
【図５Ａ】典型的なプログラム可能なインピーダンス制御回路の例示図である。
【図５Ｂ】典型的なプログラム可能なインピーダンス制御回路の例示図である。
【図６】通常のインピーダンス制御可能な出力駆動回路のブロック図である。
【図７】図６のプルアップ及びプルダウンユニットの具体的な構成例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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