(57)【要約】  【課題】本発明は、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。  【解決手段】本発明に係るトリミング回路は、フューズＦと；電源ラインとフューズＦとの間に接続されたスイッチＴｒ１と；その出力信号がトリミングデータＯＵＴとして引き出されるラッチ回路ＦＦと；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、フューズＦとスイッチＴｒ１との接続ノードに現れる電圧信号ａに基づいて開閉制御されるスイッチＴｒ２と；ラッチ回路ＦＦのリセット端と接地ラインとの間に接続され、スイッチＴｒ１と同一の開閉状態に制御されるスイッチＴｒ３と；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御されるスイッチＴｒ４と；スイッチＴｒ１、Ｔｒ３の開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する制御回路ＣＴＲＬと；を有して成る構成としている。【選択図】      図１
2006319504.tif 000002
【特許請求の範囲】
【請求項１】
トリミング素子と；電源電圧ラインと前記トリミング素子との間に接続された第１スイッチ素子と；その出力信号がトリミングデータとして引き出されるラッチ回路と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記トリミング素子と第１スイッチ素子との接続ノードに現れる電圧信号に基づいて開閉制御される第２スイッチ素子と；前記ラッチ回路のリセット端と基準電圧ラインとの間に接続され、第１スイッチ素子と同一の開閉状態に制御される第３スイッチ素子と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記ラッチ回路の出力信号に基づいて開閉制御される第４スイッチ素子と；第１、第３スイッチ素子の開閉制御信号及び前記ラッチ回路のセット信号を生成する制御回路と；を有して成ることを特徴とするトリミング回路。
【請求項２】
第１スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記トリミング素子に接続され、ゲートが前記制御回路に接続されたＰチャネル電界効果トランジスタであり；
第２スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記トリミング素子と第１スイッチ素子との接続ノードに接続されたＰチャネル電界効果トランジスタであり；
第３スイッチ素子は、ドレインが前記ラッチ回路のリセット端に接続され、ソースが前記基準電圧ラインに接続され、ゲートが前記制御回路に接続されたＮチャネル電界効果トランジスタであり；
第４スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記ラッチ回路の出力端に接続されたＰチャネル電界効果トランジスタである；
ことを特徴とする請求項１に記載のトリミング回路。
【請求項３】
前記ラッチ回路は、２つの否定論理積演算回路をたすき掛けに接続して成るセットリセットフリップフロップであることを特徴とする請求項１または請求項２に記載のトリミング回路。
【請求項４】
前記トリミング素子は、フューズ素子或いはゲート破壊素子であることを特徴とする請求項１〜請求項３のいずれかに記載のトリミング回路。
【請求項５】
カソードがトリミング制御端子と前記トリミング素子との接続ノードに接続され、アノードが第１スイッチ素子の一端と第２スイッチ素子の制御端との接続ノードに接続された保護ダイオードを有して成ることを特徴とする請求項４に記載のトリミング回路。
【請求項６】
接続及び非接続の２つの状態を有するトリミング素子に接続された第１のトランジスタの出力をそれに従属接続された第２、第３のトランジスタで検出し、その検出結果をラッチ回路で保持して出力するように構成された回路であって、第４のトランジスタを第２のトランジスタと並列に接続して、そのゲートに前記ラッチ回路の出力端を接続したことを特徴とするトリミングデータ検出回路。
【請求項７】
請求項６に記載のトリミングデータ検出回路を用いたトリミングデータの検出方法であって、第１のトランジスタの出力部がハイインピーダンス状態のときに、前記ラッチ回路の出力を第４のトランジスタに入力させることで、第２のトランジスタの不確定状態を回避することを特徴とするトリミングデータの検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミング素子（フューズ素子やゲート破壊素子等）のトリミング状態（切断／非切断或いは破壊／非破壊）に応じた論理のトリミングデータを生成するトリミング回路に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置においては、トリミング素子のトリミング状態に応じた論理のトリミングデータを生成するトリミング回路を搭載し、前記トリミングデータを用いて、装置の特性値を調整する構成が広く一般的に採用されている。
【０００３】
図７（ａ）、（ｂ）は、トリミング回路の一従来例を示す回路図である。
【０００４】
図７（ａ）のトリミング回路は、電源電圧ラインと接地ラインとの間に、トランジスタ１０１とフューズ素子１０２とを直列接続し、その接続ノードからインバータ１０３を介してトリミングデータＯＵＴを引き出す構成とされている。
【０００５】
トランジスタ１０１は、制御回路１０４で設定された定電流をフューズ素子１０２に供給する手段であり、トランジスタ１０１とフューズ素子１０２との接続ノードに現れる電圧信号は、フューズ素子１０２の切断／非切断に応じて、その電圧レベル（論理）が変動するものとなる。より具体的に述べると、フューズ素子１０２が切断状態であるとき、フューズ素子１０２はハイインピーダンスとなるため、接続ノードに現れる電圧信号はハイレベルとなる。逆に、フューズ素子１０２が非切断状態であるとき、フューズ素子１０２はローインピーダンスとなるため、接続ノードに現れる電圧信号はローレベルとなる。
【０００６】
従って、インバータ１０３から出力されるトリミングデータＯＵＴは、フューズ素子１０２の切断／非切断に応じて、その電圧レベル（論理）がローレベル／ハイレベルに変遷されるものとなり、トリミングデータＯＵＴを受ける後段回路では、その論理に応じてフューズ素子１０２の切断／非切断を判断し、所望の特性調整を行うことが可能となる。
【０００７】
ただし、上記の従来構成では、制御回路１０４によりトランジスタ１０１を常時オンさせてフューズ素子１０２に電流を流し続けなければ、インバータ１０３の出力論理を保持することができないため、トリミング回路の消費電流が大きい、という課題があった。
【０００８】
そこで、従来より、消費電流を抑える手段として、図７（ｂ）に示すように、ラッチ回路を設けた回路構成が開示・提案されている（例えば、特許文献１を参照）。
【０００９】
図７（ｂ）のトリミング回路は、データ信号として入力されるインバータ１０３の出力信号を制御回路ＣＴＲＬのクロック制御に応じて保持するラッチ回路１０５（Ｄフリップフロップ）を有して成り、該ラッチ回路１０５の出力信号をトリミングデータＯＵＴとして引き出す構成とされている。
【００１０】
制御回路１０４は、ラッチ回路１０５のクロック制御を行い、インバータ１０３の出力論理をラッチ回路１０５にてラッチさせた後、トランジスタ１０１をオフさせてフューズ１０２への電流供給を停止させる。従って、上記ラッチ後は、トリミング回路の消費電流を低減することができる。
【特許文献１】特開平４−６８５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
確かに、図７（ｂ）に示す従来構成を採用すれば、インバータ１０３の出力論理をラッチした後にトランジスタ１０１をオフさせることにより、トリミングデータＯＵＴの論理を保持するために必要としていた回路動作電流を抑えることが可能となる。
【００１２】
しかしながら、フューズ素子１０２が切断されている場合、そのインピーダンスはハイインピーダンスとなり、インバータ１０３の出力論理をラッチした後にトランジスタ１０１がオフされると、インバータ１０３の入力端は、浮遊状態（ハイインピーダンス）となる。そのため、インバータ１０３の入力電圧レベルは不確定となり、この電位が中間電位（インバータ１０３の閾値近傍電位）となった場合には、インバータ１０３を構成するＰチャネル、Ｎチャネルの電界効果トランジスタＰ１、Ｐ２が共にオン状態となり、インバータ１０３に貫通電流が流れてトリミング回路の消費電流増大や回路素子の破壊が招かれる、という課題があった。
【００１３】
なお、インバータＩＮＶ１を構成するトランジスタＰ１、Ｐ２のオン抵抗を大きくしても、貫通リーク電流を完全になくすことはできず、根本的な解決策とはなり得なかった。また、トリミング回路は１つの半導体集積回路装置にて複数必要とされることが多く、トリミング回路の総数が多くなると、その消費電流増大は非常に大きな問題となっていた。
【００１４】
本発明は、上記の問題点に鑑み、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成すべく、本発明に係るトリミング回路は、トリミング素子と；電源電圧ラインと前記トリミング素子との間に接続された第１スイッチ素子と；その出力信号がトリミングデータとして引き出されるラッチ回路と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記トリミング素子と第１スイッチ素子との接続ノードに現れる電圧信号に基づいて開閉制御される第２スイッチ素子と；前記ラッチ回路のリセット端と基準電圧ラインとの間に接続され、第１スイッチ素子と同一の開閉状態に制御される第３スイッチ素子と；前記電源電圧ラインと前記ラッチ回路のリセット端との間に接続され、前記ラッチ回路の出力信号に基づいて開閉制御される第４スイッチ素子と；第１、第３スイッチ素子の開閉制御信号及び前記ラッチ回路のセット信号を生成する制御回路と；を有して成る構成（第１の構成）とされている。
【００１６】
より具体的に述べると、上記第１の構成から成るトリミング回路において、第１スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記トリミング素子に接続され、ゲートが前記制御回路に接続されたＰチャネル電界効果トランジスタであり；第２スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記トリミング素子と第１スイッチ素子との接続ノードに接続されたＰチャネル電界効果トランジスタであり；第３スイッチ素子は、ドレインが前記ラッチ回路のリセット端に接続され、ソースが前記基準電圧ラインに接続され、ゲートが前記制御回路に接続されたＮチャネル電界効果トランジスタであり；第４スイッチ素子は、ソースが前記電源電圧ラインに接続され、ドレインが前記ラッチ回路のリセット端に接続され、ゲートが前記ラッチ回路の出力端に接続されたＰチャネル電界効果トランジスタである構成（第２の構成）とされている。
【００１７】
このような構成とすることにより、小規模な回路構成によって、少ない消費電流でトリミングデータを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子のトリミング状態に依ることなく、消費電流を低減することが可能となる。
【００１８】
なお、上記第１若しくは第２の構成から成るトリミング回路において、前記ラッチ回路は、２つの否定論理積演算回路をたすき掛けに接続して成るセットリセットフリップフロップである構成（第３の構成）にするとよい。このような構成とすることにより、小規模な回路構成でラッチ回路を実現することが可能となる。
【００１９】
また、上記第１〜第３いずれかの構成から成るトリミング回路において、前記トリミング素子は、フューズ素子或いはゲート破壊素子である構成（第４の構成）にするとよい。このような構成とすることにより、トリミング制御端子に対する溶断電圧或いは破壊電圧の印加／非印加に応じて、そのトリミング状態を任意に制御することが可能となる。
【００２０】
また、上記第４の構成から成るトリミング回路は、カソードがトリミング制御端子と前記トリミング素子との接続ノードに接続され、アノードが第１スイッチ素子の一端と第２スイッチ素子の制御端との接続ノードに接続された保護ダイオードを有して成る構成（第５の構成）にするとよい。このような構成とすることにより、フューズ素子の切断工程やゲート破壊素子の破壊工程にて、トリミング制御端子に高電圧を印加する場合でも、当該印加電圧によってトリミング回路（特に第１、第２トランジスタ）が破壊されないように保護することが可能となる。
【００２１】
また、本発明に係るトリミングデータ検出回路は、接続及び非接続の２つの状態を有するトリミング素子に接続された第１のトランジスタの出力をそれに従属接続された第２、第３のトランジスタで検出し、その検出結果をラッチ回路で保持して出力するように構成された回路であって、第４のトランジスタを第２のトランジスタと並列に接続して、そのゲートに前記ラッチ回路の出力端を接続した構成（第６の構成）とされている。
【００２２】
また、本発明に係るトリミングデータの検出方法は、上記第６の構成から成るトリミングデータ検出回路を用いたトリミングデータの検出方法であって、第１のトランジスタの出力部がハイインピーダンス状態のときに、前記ラッチ回路の出力を第４のトランジスタに入力させることで、第２のトランジスタの不確定状態を回避する構成とされている。
【発明の効果】
【００２３】
上記したように、本発明に係るトリミング回路であれば、小規模な回路構成により、少ない消費電流でトリミングデータを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子のトリミング状態に依ることなく、消費電流を低減することが可能となる。
【発明を実施するための最良の形態】
【００２４】
まず、本発明に係るトリミング回路の第１実施形態について詳細な説明を行う。
【００２５】
図１は、本発明に係るトリミング回路の第１実施形態を示す回路図である。本図に示すように、本実施形態のトリミング回路は、トリミング素子ＴＲＩＭと、トランジスタＴｒ１〜Ｔｒ４と、ラッチ回路ＦＦと、制御回路ＣＴＲＬと、を有して成る。
【００２６】
トリミング素子ＴＲＩＭの一端は、トリミング制御端子（溶断電圧印加端子）Ｔ１に接続されており、他端は基準電圧ライン（接地ライン）に接続されている。なお、本実施形態では、トリミング素子ＴＲＩＭとしてフューズ素子Ｆを用いている。すなわち、トリミング素子ＴＲＩＭのトリミング状態（切断／非切断）は、トリミング制御端子Ｔ１に対する溶断電圧の印加／非印加に応じて任意に制御することが可能である。
【００２７】
トランジスタＴｒ１は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ１のソースは、電源電圧ライン（Ｖｃｃ印加ライン）に接続されている。トランジスタＴｒ１のドレインは、トリミング素子ＴＲＩＭの一端に接続されている。トランジスタＴｒ１のゲートは、制御回路ＣＴＲＬの第１開閉制御信号出力端に接続されている。すなわち、トランジスタＴｒ１は、制御回路ＣＴＲＬからの第１開閉制御信号ｂに基づいて開閉制御される第１スイッチ素子であると言える。
【００２８】
トランジスタＴｒ２は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ２のソースは、電源電圧ラインに接続されている。トランジスタＴｒ２のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ２のゲートは、トランジスタＴｒ１のドレインに接続されている。すなわち、トランジスタＴｒ２は、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａに基づいて開閉制御される第２スイッチ素子であると言える。
【００２９】
トランジスタＴｒ３は、Ｎチャネル電界効果トランジスタである。トランジスタＴｒ３のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ３のソースは、基準電圧ライン（接地ライン）に接続されている。トランジスタＴｒ３のゲートは、制御回路ＣＴＲＬの第２開閉制御信号出力端に接続されている。なお、第２開閉制御信号ｃは、先述した第１開閉制御信号ｂの反転信号とされている。すなわち、トランジスタＴｒ３は、トランジスタＴｒ１と同一の開閉状態に制御される第３スイッチ素子であると言える。
【００３０】
トランジスタＴｒ４は、Ｐチャネル電界効果トランジスタである。トランジスタＴｒ４のソースは、電源電圧ラインに接続されている。トランジスタＴｒ４のドレインは、ラッチ回路ＦＦのリセット端（ＸＲ）に接続されている。トランジスタＴｒ４のゲートは、ラッチ回路ＦＦの出力端（Ｑ）に接続されている。すなわち、トランジスタＴｒ４は、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御される第４スイッチ素子であると言える。
【００３１】
ラッチ回路ＦＦは、２つの否定論理積演算回路ＮＡＮＤ１、ＮＡＮＤ２をたすき掛けに接続して成るセットリセットフリップフロップである。より具体的に述べると、否定論理積演算回路ＮＡＮＤ１の一入力端は、ラッチ回路ＦＦのリセット端（ＸＲ）として、トランジスタＴｒ２〜Ｔｒ４のドレインに各々接続されている。否定論理積演算回路ＮＡＮＤ１の出力端は、否定論理積演算回路ＮＡＮＤ２の一入力端に接続されている。否定論理積演算回路ＮＡＮＤ２の他入力端は、ラッチ回路ＦＦのセット端（ＸＳ）として、制御回路ＣＴＲＬのセット信号出力端に接続されている。否定論理積演算回路ＮＡＮＤ２の出力端は、否定論理積演算回路ＮＡＮＤ１の他入力端に接続される一方、ラッチ回路ＦＦの出力端（Ｑ）として、不図示の後段回路にも接続されており、その出力信号ｇがトリミングデータＯＵＴとして引き出される。このように、ラッチ回路ＦＦを最も一般的でシンプルなセットリセットフリップフロップとすることにより、小規模な回路構成でラッチ回路ＦＦを実現することが可能となる。
【００３２】
図２は、ラッチ回路ＦＦの真理値表である。本図に示すように、セット端（ＸＳ）の論理がローレベル（Ｌ）であるとき、出力端（Ｑ）の論理は、リセット端（ＸＲ）の論理に依らず常にハイレベル（Ｈ）となる。一方、セット端（ＸＳ）の論理がハイレベル（Ｈ）で、リセット端（ＸＲ）の論理がローレベル（Ｌ）であれば、出力端（Ｑ）の論理はローレベル（Ｌ）となる。また、セット端（ＸＳ）の論理とリセット端（ＸＲ）の論理がともにハイレベル（Ｈ）であれば、出力端（Ｑ）の論理は事前の出力状態に保持される。
【００３３】
制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３の第１、第２開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する手段である。制御回路ＣＴＲＬは、ラッチ回路ＦＦのラッチ前（トリミングデータ検出時）においては、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、また、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、第１、第２開閉制御信号ｂ、ｃ及びセット信号ｄを生成する。一方、制御回路ＣＴＲＬは、ラッチ回路ＦＦのラッチ後においては、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、また、ラッチ回路ＦＦのセット端（ＸＳ）の論理をハイレベルとするように、第１、第２開閉制御信号ｂ、ｃ及びセット信号ｄを生成する。このように、トランジスタＴｒ１、Ｔｒ３の開閉状態、並びに、ラッチ回路ＦＦのセット端（ＸＳ）の論理状態は、いずれも制御回路ＣＴＲＬによって制御される。
【００３４】
上記構成から成るトリミング回路の動作について、図３及び図４を参照しながら、詳細に説明する。図３は、図１に示した信号ａ〜ｇの波形を示すタイミングチャートであり、図４は、第１実施形態におけるトリミング状態、トランジスタのオン／オフ状態、及び、データラッチ状態の相関関係を示す説明図である。
【００３５】
まず、図３（Ａ）及び図４を参照しながら、トリミング素子ＴＲＩＭが非切断状態である場合につき、ラッチ前（トリミングデータ検出時）と、ラッチ時と、ラッチ後に状況を分けて、各トランジスタＴｒ１〜Ｔｒ４及びラッチ回路ＦＦの動作を詳細に説明する。なお、トリミング素子ＴＲＩＭは、その非切断により、接地ラインに対してローインピーダンス状態となっている。
【００３６】
まず、ラッチ前（トリミングデータ検出時）の動作について説明する。トリミングデータＯＵＴのラッチ前、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、第１開閉制御信号ｂの論理をローレベルとし、第２開閉制御信号ｃの論理をハイレベルとする。また、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、セット信号ｄを生成する。従って、ラッチ回路ＦＦの出力端（Ｑ）の論理は、先述の通り、リセット端（ＸＲ）の論理に依ることなく常にハイレベルとなり、トランジスタＴｒ４はオフされることになる。
【００３７】
なお、制御回路ＣＴＲＬによりトランジスタＴｒ１はオンされているが、このトランジスタＴｒ１のオン時の出力インピーダンスは、トリミング素子ＴＲＩＭの非切断状態におけるインピーダンスよりも大きく設定されているため、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａは、トリミング素子ＴＲＩＭが接地ラインに対してローインピーダンスであるためにローレベルとなり、トランジスタＴｒ２はオンされることになる。
【００３８】
また、制御回路ＣＴＲＬによりトランジスタＴｒ３もオンされているが、トランジスタＴｒ２のオン時の出力インピーダンスは、トランジスタＴｒ３のオン時の出力インピーダンスよりも大きく設定されているため、トランジスタＴｒ２がオンしていることにより、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅはハイレベルとなる。
【００３９】
上記のように、トランジスタＴｒ１、Ｔｒ３のオン時の出力インピーダンスは、いずれも大きく設定されているが、このような素子特性は、各トランジスタのゲート長やゲート幅のサイズを調整する手法や、カレントミラー回路等のバイアス電圧にてオン時のゲート電圧を制御する手法などを採用することによって、容易に実現することが可能である。
【００４０】
次に、ラッチ時の動作について説明する。トリミングデータＯＵＴのラッチ時、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）に印加されるセット信号ｄの論理をローレベルからハイレベルに変遷する。このとき、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、上記したラッチ前の状態でハイレベルとなっているため、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（つまりトリミングデータＯＵＴ）の論理は、事前の出力状態（ハイレベル）にラッチされる（図２を参照）。
【００４１】
次に、ラッチ後の動作について説明する。トリミングデータＯＵＴのラッチ後、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、第１開閉制御信号ｂの論理をハイレベルとし、第２開閉制御信号ｃの論理をローレベルとする。このとき、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａは、トランジスタＴｒ１がオフされた後も、トリミング素子ＴＲＩＭが接地ラインに対してローインピーダンスであるために、引き続きローレベルとなる。従って、トランジスタＴｒ２は、トランジスタＴｒ１がオフされた後も、引き続きオン状態に保持され、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅは、引き続きハイレベルに保持される。その結果、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、引き続き事前の出力状態（ハイレベル）にラッチされたままとなる。
【００４２】
このように、トリミングデータＯＵＴのラッチ後、トランジスタＴｒ１、Ｔｒ３を共にオフさせる構成であれば、その動作に必要な回路電流をゼロに抑えることが可能となる。また、トリミング素子ＴＲＩＭが非切断状態である場合には、ラッチ後も論理不定ノードが生じないため、トランジスタＴｒ４がオフのままでも、貫通リーク電流などの不要な消費電流が流れることはない。
【００４３】
続いて、図３（Ｂ）及び図４を参照しながら、トリミング素子ＴＲＩＭが切断状態である場合につき、ラッチ前（トリミングデータ検出時）と、ラッチ時と、ラッチ後に状況を分けて、各トランジスタＴｒ１〜Ｔｒ４及びラッチ回路ＦＦの動作を詳細に説明する。なお、トリミング素子ＴＲＩＭは、その切断により、接地ラインに対してハイインピーダンス状態となっている。
【００４４】
まず、ラッチ前（トリミングデータ検出時）の動作について説明する。トリミングデータＯＵＴのラッチ前、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオンさせるように、第１開閉制御信号ｂの論理をローレベルとし、第２開閉制御信号ｃの論理をハイレベルとする。また、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）の論理をローレベルとするように、セット信号ｄを生成する。従って、ラッチ回路ＦＦの出力端（Ｑ）の論理は、先述の通り、リセット端（ＸＲ）の論理に依ることなく常にハイレベルとなり、トランジスタＴｒ４はオフされることになる。
【００４５】
なお、制御回路ＣＴＲＬによりトランジスタＴｒ１はオンされているが、トリミング素子ＴＲＩＭは切断されてハイインピーダンス状態であるため、トリミング素子ＴＲＩＭに電流を流し込んでも、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａはハイレベルとなり、トランジスタＴｒ２はオフされることになる。従って、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、トランジスタＴｒ３がオンしていることにより、ローレベルとなる。
【００４６】
次に、ラッチ時の動作について説明する。トリミングデータＯＵＴのラッチ時、制御回路ＣＴＲＬは、ラッチ回路ＦＦのセット端（ＸＳ）に印加されるセット信号ｄの論理をローレベルからハイレベルに変遷する。このとき、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅの論理は、上記したラッチ前の状態でローレベルとなっているため、ラッチ回路ＦＦの出力端（Ｑ）から引き出される出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、ローレベルにラッチされる（図２を参照）。また、出力信号ｇの論理がローレベルとなることで、トランジスタＴｒ４はオンされることになる。
【００４７】
次に、ラッチ後の動作について説明する。トリミングデータＯＵＴのラッチ後、制御回路ＣＴＲＬは、トランジスタＴｒ１、Ｔｒ３を共にオフさせるように、第１開閉制御信号ｂの論理をハイレベルとし、第２開閉制御信号ｃの論理をローレベルとする。このとき、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードは、トリミング素子ＴＲＩＭが接地ラインに対してハイインピーダンスであるために、浮遊状態となり、そこに現れる電圧信号ａは、その論理が不確定な状態（トランジスタＴｒ２の開閉状態が定まらない不定電位状態）となる。
【００４８】
しかし、ラッチ後には、トランジスタＴｒ３がオフされ、かつ、トランジスタＴｒ４がオンされることにより、ラッチ回路ＦＦのリセット端（ＸＲ）に印加されるリセット信号ｅがローレベルからハイレベルに変遷され、かつ、当該ハイレベルで固定されることになる。そのため、ラッチ回路ＦＦの出力信号ｇ（すなわちトリミングデータＯＵＴ）の論理は、トランジスタＴｒ２の不確定な開閉状態に依ることなく、確実に事前の出力状態（ローレベル）にラッチされたままとなる。
【００４９】
このように、本実施形態では、トリミング素子ＴＲＩＭに接続されたトランジスタＴｒ１の出力（電圧信号ａ）をそれに従属接続されたトランジスタＴｒ２、Ｔｒ３で検出し、その検出結果をラッチ回路ＦＦで保持して出力するように構成された回路であって、トランジスタＴｒ４をトランジスタＴｒ２と並列に接続して、そのゲートにラッチ回路ＦＦの出力端を接続した上で、負荷側のトランジスタＴｒ３も含めて、トランジスタＴｒ１の開閉制御を行うトリミングデータ検出回路が採用されている。言い換えれば、本実施形態では、トランジスタＴｒ１の出力部がハイインピーダンス状態のときに、ラッチ回路ＦＦの出力信号ｇをトランジスタＴｒ４に入力させることで、トランジスタＴｒ２の不確定状態を回避するトリミングデータＯＵＴの検出方法が採用されている。
【００５０】
このような構成であれば、トリミング素子ＴＲＩＭが切断状態である場合に、トリミング素子ＴＲＩＭの一端とトランジスタＴｒ１のドレインとの接続ノードに現れる電圧信号ａの論理が不確定な状態となっても、それ以外の周辺回路部を安定した論理状態に維持することができるので、従来のインバータ（図７を参照）で見られた貫通リーク電流などの不要な消費電流が流れることはない。また、トリミング素子ＴＲＩＭが非切断状態である場合と同様、トリミングデータＯＵＴのラッチ後は、トランジスタＴｒ１、Ｔｒ３が共にオフされるので、その動作に必要な回路電流をゼロに抑えることができ、また、上記の論理不定ノード自体でリーク電流が生じることもない。
【００５１】
従って、本実施形態のトリミング回路であれば、小規模な回路構成によって、少ない消費電流でトリミングデータＯＵＴを確実にラッチすることができ、かつ、そのラッチ後においては、トリミング素子ＴＲＩＭのトリミング状態に依ることなく、消費電流を低減することが可能となる。
【００５２】
次に、本発明に係るトリミング回路の第２実施形態について詳細な説明を行う。本実施形態のトリミング回路は、トリミング素子ＴＲＩＭとしてゲート破壊素子Ｇを用いた以外は、先述の第１実施形態と同様の構成から成る。
【００５３】
このように、フューズ素子Ｆに代えてゲート破壊素子Ｇを用いた構成であっても、先述の第１実施形態と同様、トリミング制御端子Ｔ１に対する破壊電圧の印加／非印加に応じて、そのトリミング状態を任意に制御することが可能となる。
【００５４】
なお、フューズ素子Ｆとゲート破壊素子Ｇは、一般に高電圧の印加／非印加に応じて、そのトリミング状態（切断／非切断、或いは、破壊／非破壊）が制御されるという点で一致しており、トリミング工程上の極性が逆であるという点で相違している。より具体的に述べると、素子の非破壊時（非トリミング時）において、フューズ素子Ｆはローインピーダンスとなるのに対し、ゲート破壊素子Ｇはハイインピーダンスとなる。逆に、素子の破壊時（トリミング時）において、フューズ素子Ｆはハイインピーダンスとなるのに対し、ゲート破壊素子Ｇはローインピーダンスとなる。すなわち、トリミング素子ＴＲＩＭとしてゲート破壊素子Ｇを用いたとしても、トリミングデータＯＵＴのラッチ動作は、先述の第１実施形態と何ら変わるところがなく、先と同様に機能するものとなる。
【００５５】
次に、本発明に係るトリミング回路の第３実施形態について詳細な説明を行う。本実施形態のトリミング回路は、カソードがトリミング制御端子Ｔ１とトリミング素子ＴＲＩＭとの接続ノードに接続され、アノードがトランジスタＴｒ１のドレインとトランジスタＴｒ２のゲートとの接続ノードに接続された保護ダイオードＤ１を有して成る構成とされている。このような構成とすることにより、トリミング工程（フューズ素子Ｆの切断工程やゲート破壊素子Ｇの破壊工程）にて、トリミング制御端子Ｔ１に高電圧を印加する場合でも、当該印加電圧によってトリミング回路（特にトランジスタＴｒ１、Ｔｒ２）が破壊されないように保護することが可能となる。
【００５６】
なお、保護ダイオードＤ１の挿入によって、トリミング素子ＴＲＩＭの非切断時におけるインピーダンスは多少変わってくるが、非切断時のローインピーダンス、切断時のハイインピーダンスとも検出動作に支障のない範囲であるため、トリミングデータＯＵＴのラッチ動作については、先述の第１実施形態と何ら変わるところがなく、先と同様に機能するものとなる。
【００５７】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、いずれもトリミング制御端子Ｔ１への高電圧印加によってトリミング素子ＴＲＩＭを破壊する工程を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、トリミング工程は、レーザ照射等によるものであっても構わない。
【産業上の利用可能性】
【００５８】
本発明は、半導体集積回路装置に搭載されるトリミング回路の消費電力低減を図る上で有用な技術である。
【図面の簡単な説明】
【００５９】
【図１】は、本発明に係るトリミング回路の第１実施形態を示す回路図である。
【図２】は、ラッチ回路ＦＦの真理値表である。
【図３】は、信号ａ〜ｇの波形を示すタイミングチャートである。
【図４】は、第１実施形態におけるトリミング状態、トランジスタのオン／オフ状態、及び、データラッチ状態の相関関係を示す説明図である。
【図５】は、本発明に係るトリミング回路の第２実施形態を示す回路図である。
【図６】は、本発明に係るトリミング回路の第３実施形態を示す回路図である。
【図７】は、トリミング回路の一従来例を示す回路図である。
【符号の説明】
【００６０】
Ｔｒ１〜Ｔｒ４    第１〜第４トランジスタ（第１〜第４スイッチ素子）
ＴＲＩＭ    トリミング素子
Ｆ    フューズ素子
Ｇ    ゲート破壊素子
ＦＦ    ラッチ回路（セットリセットフリップフロップ）
ＮＡＮＤ１〜ＮＡＮＤ２    否定論理積演算回路
ＣＴＲＬ    制御回路
Ｔ１    トリミング制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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