(57)【要約】【課題】  送信信号の変調および受信信号の復調やアップコンバート、ダウンコンバートの機能を有する通信用半導体集積回路（高周波ＩＣ）およびベースバンド回路を備えた無線通信装置におけるトータルの消費電力を低減する。【解決手段】  送信信号の変調送信信号の変調および受信信号の復調および受信信号の復調処理に用いられる基準クロック信号を生成するクロック生成回路（２６０）を内蔵した通信用半導体集積回路（高周波ＩＣ）において、前記クロック生成回路には、振動子が接続されることにより該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する電圧制御型発振回路（ＶＣＸＯ２６２）を設け、該電圧制御型発振回路は、ベースバンドＩＣから供給されるディジタル周波数制御情報を内部のＤＡ変換回路（２７０）で変換した結果を前記制御電圧としてその電圧に応じた周波数で発振するように構成した。【選択図】  図１
2006319393.tif 000002
【特許請求の範囲】
【請求項１】
ベースバンド回路から供給される送信ディジタルＩ，Ｑ信号を受けて送信アナログＩ，Ｑ信号に変換するＤＡ変換回路と、変換されたＩ，Ｑ信号によって搬送波を変調して送信する送信回路と、受信した信号を復調して受信アナログＩ，Ｑ信号を生成する受信回路と、生成された受信アナログＩ，Ｑ信号を受信ディジタルＩ，Ｑ信号に変換するＡＤ変換回路と、前記送信回路における変調処理と前記受信回路における復調処理に使用される高周波信号の生成に必要な基準クロック信号を生成するクロック生成回路とを内蔵した通信用半導体集積回路であって、
前記クロック生成回路は、振動子が接続されることにより該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する電圧制御型発振回路を備え、
前記電圧制御型発振回路は、前記ベースバンド回路から供給されるディジタル周波数制御情報を内部のＤＡ変換回路で変換した結果が前記制御電圧として印加され、その制御電圧に応じた周波数で発振するように構成されていることを特徴とする通信用半導体集積回路。
【請求項２】
前記ＤＡ変換回路とは別に、前記ディジタル周波数制御情報をアナログ信号に変換する第２のＤＡ変換回路を備えることを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記第２のＤＡ変換回路は、入力ディジタル信号のうち上位数ビットに応じた多段階の電圧を生成する第１変換部と、当該第１変換部で生成された電圧を受けて前記上位数ビットを除くビットに応じた多段階の電圧を生成する第２変換部とを備えることを特徴とする請求項２に記載の通信用半導体集積回路。
【請求項４】
前記ディジタル周波数制御情報は１３ビットのコードからなり、前記第１変換部は前記１３ビットのコードのうち上位４ビットを変換し、前記第２変換部は前記１３ビットのコードのうち下位９ビットを変換するものであることを特徴とする請求項３に記載の通信用半導体集積回路。
【請求項５】
前記第１変換部および前記第２変換部は、それぞれラダー抵抗と該ラダー抵抗のいずれかのノードの電位を選択するセレクタ回路を備え、
前記第１変換部のセレクタ回路は、
当該第１変換部のラダー抵抗の奇数番目のノードの電位を選択する際にはその選択ノードの電位を前記第２変換部のラダー抵抗の第１のタップに供給し、
当該第１変換部のラダー抵抗の偶数番目のノードの電位を選択する際にはその選択ノードの電位を前記第２変換部のラダー抵抗の第２のタップに供給することを特徴とする請求項３または４に記載の通信用半導体集積回路。
【請求項６】
前記第１変換部のセレクタ回路は、当該第１変換部のラダー抵抗の奇数番目のノードの電位または偶数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第１のタップに、また当該第１変換部のラダー抵抗の偶数番目のノードの電位または奇数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第２のタップに供給可能に構成されていることを特徴とする請求項５に記載の通信用半導体集積回路。
【請求項７】
前記入力ディジタル信号のうち上位数ビットをデコードして前記第１変換部のセレクタ回路を制御する信号を生成する第１デコード回路と、
前記入力ディジタル信号のうち前記上位数ビットを除くビットをデコードして前記第２変換部のセレクタ回路を制御する信号を生成する第２デコード回路と、を備えることを特徴とする請求項３〜６のいずれかに記載の通信用半導体集積回路。
【請求項８】
ベースバンド回路から供給される送信ディジタルＩ，Ｑ信号を受けて送信アナログＩ，Ｑ信号に変換するＤＡ変換回路と、
変換されたＩ，Ｑ信号によって搬送波を変調して送信する送信回路と、
受信した信号を復調して受信アナログＩ，Ｑ信号を生成する受信回路と、
生成された受信アナログＩ，Ｑ信号を受信ディジタルＩ，Ｑ信号に変換するＡＤ変換回路と、
外付けの振動子が接続されることにより該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する電圧制御型発振回路を有し、前記送信回路における変調処理と前記受信回路における復調処理に使用される高周波信号の生成に必要な基準クロック信号を生成するクロック生成回路と、
前記ベースバンド回路から供給されるディジタル周波数制御情報をアナログ信号に変換して前記電圧制御型発振回路の発振周波数を制御する電圧を生成する第２のＤＡ変換回路と、を備えてなることを特徴とする通信用半導体集積回路。
【請求項９】
前記ベースバンド回路との間で、前記送信ディジタルＩ，Ｑ信号と受信ディジタルＩ，Ｑ信号の受け渡しおよび前記ディジタル周波数制御情報の受け取りを行なうディジタルインタフェースを備えることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記クロック生成回路は、前記電圧制御型発振回路により生成された発振信号に基づいて前記送信回路における変調処理と前記受信回路における復調処理に使用される高周波信号を生成する高周波信号生成回路を備えることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１１】
前記クロック生成回路は、前記電圧制御型発振回路により生成された発振信号に基づいて前記ＤＡ変換回路と前記ＡＤ変換回路を動作させる動作クロック信号を生成するタイミング発生回路を備えることを特徴とする請求項１０に記載の通信用半導体集積回路。
【請求項１２】
前記第２のＤＡ変換回路は、入力ディジタル信号のうち上位数ビットに応じた多段階の電圧を生成する第１変換部と、当該第１変換部で生成された電圧を受けて前記上位数ビットを除くビットに応じた多段階の電圧を生成する第２変換部と、を備えることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１３】
前記第１変換部および前記第２変換部は、それぞれラダー抵抗と該ラダー抵抗のいずれかのノードの電位を選択するセレクタ回路を備え、
前記第１変換部のセレクタ回路は、
当該第１変換部のラダー抵抗の奇数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第１のタップに供給し、
当該第１変換部のラダー抵抗の偶数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第２のタップに供給することを特徴とする請求項１２に記載の通信用半導体集積回路。
【請求項１４】
前記第１変換部のセレクタ回路は、当該第１変換部のラダー抵抗の奇数番目のノードの電位または偶数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第１のタップに、また当該第１変換部のラダー抵抗の偶数番目のノードの電位または奇数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第２のタップに供給可能に構成されていることを特徴とする請求項１３に記載の通信用半導体集積回路。
【請求項１５】
前記第２のＤＡ変換回路は、
前記入力ディジタル信号のうち上位数ビットをデコードして前記第１変換部のセレクタ回路を制御する信号を生成する第１デコード回路と、
前記入力ディジタル信号のうち前記上位数ビットを除くビットをデコードして前記第２変換部のセレクタ回路を制御する信号を生成する第２デコード回路と、を備えることを特徴とする請求項１２〜１４のいずれかに記載の通信用半導体集積回路。
【請求項１６】
送信ディジタルＩ，Ｑ信号を生成するとともに受信ディジタルＩ，Ｑ信号を復号処理するベースバンド回路と、
前記ベースバンド回路から供給される送信ディジタルＩ，Ｑ信号を受けて送信アナログＩ，Ｑ信号に変換するＤＡ変換回路と、変換されたＩ，Ｑ信号によって搬送波を変調して送信する送信回路と、受信した信号を復調して受信アナログＩ，Ｑ信号を生成する受信回路と、生成された受信アナログＩ，Ｑ信号を受信ディジタルＩ，Ｑ信号に変換するＡＤ変換回路とを有する通信用半導体集積回路と、
前記通信用半導体集積回路より出力された送信信号を増幅する電力増幅回路と、
を具備してなる無線通信装置であって、
前記通信用半導体集積回路は、
外付けの振動子が接続されることにより該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する電圧制御型発振回路を有し、前記送信回路における変調処理と前記受信回路における復調処理に使用される高周波信号の生成に必要な基準クロック信号を生成するクロック生成回路と、
前記ベースバンド回路から供給されるディジタル周波数制御情報をアナログ信号に変換して前記電圧制御型発振回路の発振周波数を制御する電圧を生成する第２のＤＡ変換回路と、を備えることを特徴とする無線通信装置。
【請求項１７】
前記無線通信装置はＧＳＭ方式の通信を行なうものであり、前記ディジタル周波数制御情報は１３ビットのコードからなることを特徴とする請求項１６に記載の無線通信装置。
【請求項１８】
前記ディジタル周波数制御情報をアナログ信号に変換する前記第２のＤＡ変換回路は、前記ディジタル周波数制御情報の１３ビットのコードのうち上位４ビットに応じた多段階の電圧を生成する第１変換部と、当該第１変換部で生成された電圧を受けて前記１３ビットのコードのうち下位９ビットに応じた多段階の電圧を生成する第２変換部とを備え、２段階で変換を行なうように構成されていることを特徴とする請求項１７に記載の無線通信装置。
【請求項１９】
前記第１変換部および前記第２変換部は、それぞれラダー抵抗と該ラダー抵抗のいずれかのノードの電位を選択するセレクタ回路を備え、
前記第１変換部のセレクタ回路は、
当該第１変換部のラダー抵抗の奇数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第１のタップに供給し、
当該第１変換部のラダー抵抗の偶数番目のノードの電位のいずれかを前記第２変換部のラダー抵抗の第２のタップに供給することを特徴とする請求項１８に記載の無線通信装置。
【請求項２０】
前記入力ディジタル信号のうち上位４ビットをデコードして前記第１変換部のセレクタ回路を制御する信号を生成する第１デコード回路と、
前記入力ディジタル信号のうち下位９ビットをデコードして前記第２変換部のセレクタ回路を制御する信号を生成する第２デコード回路と、を備えることを特徴とする請求項１８または１９に記載の無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型発振回路、特に水晶振動子を用いた発振回路を内蔵した通信用半導体集積回路およびこれを用いた無線通信装置に適用して有効な技術に関し、例えば受信信号および送信信号の処理に用いられる基準クロック信号を生成する発振回路を内蔵した高周波用半導体集積回路においてベースバンド回路からディジタル信号で発振周波数情報が与えられる場合に利用して有効な技術に関するものである。
【背景技術】
【０００２】
電圧制御型発振回路（ＶＣＯ）を内蔵した半導体集積回路にＤＡ変換器を設けて、発振周波数制御をディジタル信号で行なえるようにした発明としては、特許文献１〜４に記載のものがある。
【０００３】
このうち、特許文献１に記載の発明は、電圧制御型発振回路（ＶＣＯ）の発振信号をカウントする第１カウンタと、基準周波数の信号をカウントする第２カウンタと、２つのカウンタの出力の論理積をとる論理積回路と、該論理積回路の出力をカウントする第３カウンタと、該第３カウンタの出力を保持するレジスタと、該レジスタの値をＤＡ変換するＤＡ変換回路とを備え、該ＤＡ変換回路の出力でＶＣＯの発振周波数を制御することで、中心周波数を自動的に調整できるようにしたものである。
【０００４】
また、特許文献２に記載の発明は、高周波ＲＦ回路へのノイズの影響を低減できるマルチモジュラス方式のプリスケーラを使用したＰＬＬ周波数シンセサイザに関するものである。
【０００５】
特許文献３に記載の発明は、ＲＯＭから得られる温度センサの出力に応じた最新のディジタル温度補償データとその直前のディジタル温度補償データとの差からの１ビットＤ／Ａ変換器の駆動回数を計算するパルス演算回路と、その出力に基づいて制御される１ビットＤ／Ａ変換器と、その出力をそれ自身の現在の出力に対して順次積算して新しい出力とするアナログ積算器とを備え、温度変化に伴うディジタル温度補償発振器（ＶＣＸＯ）の発振周波数の急峻な変化を防止し、それを用いた通信装置の位相変調誤差の発生を低減することができるようにしたものである。
【０００６】
特許文献４に記載の発明は、スペクトラム拡散技術を用いた周波数ポッピング方式の無線通信装置において、パッケージの一方端の中央部にアンテナ端子を設置し、パッケージの他方端の両端部に送信データ入力端子と受信データ出力端子をそれぞれ設置し、パッケージのほぼ中央にＰＬＬ周波数シンセサイザ回路を配置し、送信回路と受信回路とをＰＬＬ周波数シンセサイザ回路を挟んでパッケージの両側方に分離配設することにより、信号の相互干渉によるデータの欠落や誤り率の劣化を防止するようにしたものである。
【特許文献１】特開平８−３０７２５２号公報
【特許文献２】特開２００３−１２４８０８号公報
【特許文献３】特開２００３−１５２４４９号公報
【特許文献４】特開２００１−１８６０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
携帯電話器のような無線通信装置は、一般に、送受信信号の変復調やアップコンバート、ダウンコンバートの機能を有する高周波用ＩＣと、送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりするベースバンドＩＣ、送信信号を電力増幅してアンテナより出力させるパワーアンプを含むパワーモジュールなどにより構成されている。従来、上記高周波用ＩＣとベースバンドＩＣとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。
【０００８】
一方、ベースバンドＩＣは、内部処理のほとんどがディジタル処理で行なわれるため、ベースバンドＩＣ側に、入力された受信アナログＩ，Ｑ信号をディジタル信号に変換するＡＤ変換回路や送信ディジタルＩ，Ｑ信号をアナログ信号に変換するＤＡ変換回路が設けられていた。この場合、ベースバンドＩＣは、大部分がディジタル回路であるにもかかわらずアナログ回路であるＡＤ変換回路やＤＡ変換回路を内蔵するため、ＩＣの製造プロセスにアナログ回路を構成する素子を形成するための工程を含むことになり、それによりチップコストが高くなるという不具合がある。
【０００９】
そこで、高周波用ＩＣ側にＡＤ変換回路とＤＡ変換回路を設けて、高周波用ＩＣとベースバンドＩＣとの間で、Ｉ，Ｑ信号をディジタル信号で伝達する技術が提案されている。高周波用ＩＣ側にＡＤ変換回路とＤＡ変換回路を設けることにより、ベースバンドＩＣ側にはＡＤ変換回路やＤＡ変換回路が不要になり、プロセスにアナログ回路を構成する素子を形成するための工程が不要になって、チップコストを低減することができる。これとともに、ベースバンドＩＣがディジタル回路のみであれば、１．８Ｖのような低電源電圧で動作する回路として設計することで、低消費電力化も達成することができる。また、Ｉ，Ｑ信号をディジタル化することにより、ＳＮ比（Signal to Noise Ratio）を向上させることができる。
【００１０】
ところで、携帯電話機における通信方式の一つであるＧＳＭ（Global System for Mobile Communication）においては、基地局の基準クロック信号と高周波用ＩＣ内で生成される基準クロック信号の周波数を合致させるため、ベースバンドＩＣから高周波用ＩＣへ発振回路の周波数制御信号が供給される。しかも、ＧＳＭの規格では、この周波数の誤差が０．１ｐｐｍ以下であることが規定されている。
【００１１】
ＧＳＭ方式の携帯電話機では、基準クロック信号の周波数を合わせるための周波数制御信号も一般にアナログ信号であった。したがって、ベースバンドＩＣの完全ディジタル化を達成するには、この周波数制御信号もディジタル信号にする必要がある。従来、電圧制御型発振回路（ＶＣＯ）を内蔵した半導体集積回路にＡＤ変換器を設けて、発振周波数制御をディジタル信号で行なえるようにした発明として、前述した特許文献１〜４に記載のものがある。
【００１２】
特許文献１に記載の発明は、ＤＡ変換器の出力でＶＣＯの発振周波数を制御しているが、ＤＡ変換器の入力は内部で発生するようになっており、本願発明のように外部から発振周波数情報が与えられるようにはなっていない。また、特許文献１に記載のＶＣＯは、ＶＨＳ方式のＶＴＲ装置における音声信号の記録、再生のためのキャリア信号を生成するものであり、送受信信号の変復調処理に用いられる基準クロック信号を生成する本願発明の発振回路とは用途が異なっている。
【００１３】
また、特許文献２に記載の発明は、高周波ＲＦ回路へのノイズの影響を低減できるマルチモジュラス方式のＰＬＬ周波数シンセサイザに関するものであり、ＶＣＯを備えるが発振周波数情報をＤＡ変換するＤＡ変換器を有していない。
【００１４】
特許文献３に記載の発明は、ＤＡ変換器を有するが、温度センサの出力に応じたディジタル温度補償データによって、温度変化に伴う発振器（ＶＣＸＯ）の周波数の急峻な変化を防止するものであり、ベースバンド回路から与えられる発振周波数情報をＤＡ変換器で変換して発振器（ＶＣＸＯ）の周波数を制御する本願発明とは目的が異なっている。
【００１５】
特許文献４に記載の発明は、ＤＡ変換器とこのＤＡ変換器によって変換されたアナログ信号によりＶＣＯの周波数を制御する構成を有するが、このＤＡ変換器は送信データをアナログ信号に変換するものである。特許文献４には、ＶＣＯの発振周波数情報をＤＡ変換することは記載されていない。
【００１６】
本発明の目的は、送信信号の変調および受信信号の復調やアップコンバート、ダウンコンバートの機能を有する通信用半導体集積回路（高周波ＩＣ）およびベースバンド回路を備えた無線通信装置におけるトータルの消費電力を低減することにある。
【００１７】
本発明の他の目的は、送信信号の変調処理および受信信号の復調処理に用いられる基準クロック信号を生成する発振回路を内蔵した通信用半導体集積回路（高周波ＩＣ）において、ベースバンド回路からディジタル信号で発振周波数情報が与えられるように構成した場合にも、回路の占有面積の増加を回避しつつ所望の周波数精度を得ることができるようにすることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、送信信号の変調処理および受信信号の復調処理に用いられる基準クロック信号を生成するクロック生成回路を内蔵した通信用半導体集積回路（高周波ＩＣ）において、前記クロック生成回路には、振動子が接続されることにより該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する電圧制御型発振回路を設け、該電圧制御型発振回路は、ベースバンド回路から供給されるディジタル周波数制御情報を内部のＤＡ変換回路で変換した結果を前記制御電圧としてその電圧に応じた周波数で発振するように構成したものである。
【００１９】
上記した手段によれば、ベースバンド回路側にはＡＤ変換回路やＤＡ変換回路が不要になり、プロセスにアナログ回路を構成する素子を形成するための工程が不要になって、チップコストを低減することができる。また、ベースバンド回路をディジタル回路のみで構成できるため、１．８Ｖのような低電源電圧で動作する回路として設計することで低消費電力化を達成することができ、これにより高周波ＩＣとベースバンド回路とを備えた無線通信装置におけるトータルの消費電力を低減することができる。
【００２０】
また、望ましくは、前記ディジタル周波数制御情報をアナログ信号に変換するＤＡ変換回路は、入力ディジタル信号のうち上位数ビットに応じた多段階の電圧を生成する第１変換部と、前記上位数ビットを除くビットに応じた多段階の電圧を生成する第２変換部とを備えるようにする。さらに、前記第１変換部および前記第２変換部は、それぞれラダー抵抗と該ラダー抵抗のいずれかのノードの電位を選択するセレクタ回路からなり、前記第１変換部のセレクタ回路は、当該変換部のラダー抵抗の奇数番目のノードの電位を選択する際にはその選択ノードの電位を前記第２変換部のラダー抵抗の第１のタップに供給し、当該変換部のラダー抵抗の偶数番目のノードの電位を選択する際にはその選択ノードの電位を前記第２変換部のラダー抵抗の第２のタップに供給するように構成する。これにより、変換精度が高くかつ比較的占有面積も少なくて済むＡＤ変換回路を実現することができる。
【発明の効果】
【００２１】
本発明によれば、送受信信号の変復調やアップコンバート、ダウンコンバートの機能を有する通信用半導体集積回路（高周波ＩＣ）およびベースバンド回路を備えた無線通信装置におけるトータルの消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明をＧＳＭ（ＧＭＳＫ変調を行なう狭義のＧＳＭと、８−ＰＳＫ変調を行なうＥＤＧＥモードを含む広義のＧＳＭとを含む）方式の無線通信に用いられる高周波ＩＣおよび無線通信装置の全体の構成例が示されている。
【００２３】
図１に示されているように、無線通信装置は、送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するバンドパスフィルタ１２０、送信信号を増幅する高周波電力増幅回路（パワーアンプ）１３０、高周波ＩＣ２００、ベースバンドＩＣ３００などから構成されている。
【００２４】
高周波ＩＣ２００は、受信信号を復調およびダウンコンバートしたり送信信号を変調およびアップコンバートしたりする機能を有する。ベースバンドＩＣ３００は、送信データを符号化して送信用Ｉ，Ｑ信号を生成したり受信されたＩ，Ｑ信号を復号したりするなどのベースバンド処理を行なう。特に制限されるものでないが、高周波ＩＣ２００およびベースバンドＩＣ３００は、公知の半導体集積回路製造技術により、それぞれ別個の単結晶シリコンチップ上に半導体集積回路として形成されている。
【００２５】
高周波ＩＣ２００は、アンテナ１００により受信された信号を音声周波数帯の信号にダウンコンバートしたりＩ，Ｑ信号に復調したりする受信系アナログ回路２１０や送信用Ｉ，Ｑ信号により搬送波を変調したり送信信号を数ＧＨｚの信号にアップコンバートしたりする機能を有する送信系アナログ回路２２０を備える。また、高周波ＩＣ２００は、受信系アナログ回路２１０で復調されたアナログＩ，Ｑ信号をディジタル信号に変換するＡＤ変換回路２３０と、ベースバンドＩＣ３００より供給される送信用ディジタルＩ，Ｑ信号をアナログ信号に変換するＤＡ変換回路２４０とを備える。
【００２６】
さらに、高周波ＩＣ２００は、高周波ＩＣ２００とベースバンドＩＣ３００との間でディジタル信号によりデータの受け渡しを行なうディジタルインタフェース２５０を備える。また、高周波ＩＣ２００は、受信系アナログ回路２１０や送信系アナログ回路２２０、ＡＤ変換回路２３０、ＤＡ変換回路２４０における信号処理に使用される所定の周波数のクロック信号を生成するクロック生成回路２６０を備える。さらに、高周波ＩＣ２００は、上記クロック生成回路２６０のディジタル周波数制御情報をアナログ信号に変換するＤＡ変換回路２７０を備える。上記ディジタル周波数制御情報は、ベースバンドＩＣ３００より与えられ、ディジタルインタフェース２５０を介してクロック生成回路２６０へ供給される。
【００２７】
クロック生成回路２６０は、外付けの水晶振動子２６１を発振子とし該振動子の固有振動数と印加される制御電圧とに応じた周波数で発振する周波数可変な電圧制御型発振回路（ＶＣＸＯ）２６２、該ＶＣＸＯ２６２により生成された発振信号φrefを基準クロック信号としてφrefよりもさらに周波数の高い局部発振信号（高周波信号）φRFを生成するＲＦＶＣＯと周波数シンセサイザ２６３とからなるＰＬＬ回路、ＶＣＸＯ２６２により生成された発振信号φrefを分周したり位相シフトしたりして内部回路の動作タイミングを与える動作クロック信号φｃを生成するタイミング発生回路（ＴＧ）２６４などを備える。なお、ＶＣＸＯは外付けの水晶振動子のばらつきによる発振周波数を、外部からの制御信号により内部の負荷の大きさを切り替えることで調整できる発振器を意味する。発振周波数を外部からのディジタル制御信号により調整できる発振器はＤＣＸＯと呼ばれることがある。その意味では、本実施例の電圧制御型発振回路２６２はＤＣＸＯであり、ＶＣＸＯはＤＣＸＯを含む上位概念である。
【００２８】
ＶＣＸＯ２６２の発振信号φrefの周波数としては、２６ＭＨｚ（あるいは１３ＭＨｚ）のような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。ＰＬＬ回路２６３で生成される局部発信信号φRFは、受信系アナログ回路２１０における受信信号の復調、ダウンコンバートや送信系アナログ回路２２０における送信信号の変調、アップコンバートに使用される。受信系アナログ回路２１０や送信系アナログ回路２２０における周波数変換にはミキサが用いられる。
【００２９】
なお、図１には示されていないが、高周波ＩＣ２００には、当該ＩＣ内部を制御するロジック回路からなる制御回路が設けられる。そして、この制御回路以外のアナログ回路が２．８Ｖのような電源電圧で動作される場合においても、制御回路を含むロジック回路は１．８Ｖのような低い電源電圧で動作できるように設計される。これにより、高周波ＩＣ２００そのものの消費電力は、すべての回路を２．８Ｖの電源電圧で動作するように設計する場合よりも少なくなる。
【００３０】
図２は、ディジタル周波数制御情報をアナログ信号に変換する上記ＤＡ変換回路２７０の具体的な回路構成例を示す。特に制限されるものでないが、この実施例のＤＡ変換回路２７０は入力のビット数が１３ビットとされ、この１３ビットの入力を上位４ビットと下位９ビットの２段階に分けて変換を行なうように構成されている。ＤＡ変換回路２７０の変換ビット数を１３ビットとしたのは、ＧＳＭの規格では、基準クロックの周波数の可変範囲として±２０ｐｐｍ、周波数精度として０．１ｐｐｍ以下が要求されているためである。ＤＡ変換回路２７０の入力のビット数を１３ビットとすることで、４０ｐｐｍ÷２13≒０．００５ｐｐｍより、１ＬＳＢ（least significant bit）当たり０．０１ｐｐｍ以下の精度で周波数を調整でき、ＧＳＭの規格を充分に満たせることが分かる。
【００３１】
図２に示されているように、ＤＡ変換回路２７０は、バンドギャップリファランス回路ＢＧＲおよびバッファアンプＢＦＦからなり電源電圧依存性および温度依存性のない定電圧ＶＲを発生する基準電圧回路２７１と、該基準電圧回路２７１により生成された定電圧ＶＲを所定の抵抗比で分割して多段階の電位を生成するラダー抵抗からなる抵抗分圧回路２７２とを備える。
【００３２】
また、ＤＡ変換回路２７０は、抵抗分圧回路２７２で分圧された電位の中から任意の１組の電位を選択するセレクタ２７３、該セレクタ２７３により選択された電圧Ｖｒ１，Ｖｒ２をインピーダンス変換して出力するバッファアンプＡＭＰ１，ＡＭＰ２からなるボルテージフォロワ２７４を備える。抵抗分圧回路２７２とセレクタ２７３とによって、多段階の電圧を生成する第１変換部が構成される。
【００３３】
さらに、ＤＡ変換回路２７０は、変換された２つの電圧Ｖｒ１，Ｖｒ２を所定の抵抗比で分割して多段階の電位を生成するラダー抵抗からなる第２の抵抗分圧回路２７５と、該抵抗分圧回路２７５で分圧された電位の中から任意の１つの電位を選択するセレクタ２７６とを備える。抵抗分圧回路２７５とセレクタ２７６とによって、多段階の電圧を生成する第２変換部が構成される。
【００３４】
また、ＤＡ変換回路２７０は、セレクタ２７３，２７６を制御するデコーダＤＥＣ１，ＤＥＣ２、セレクタ２７６により選択された電圧をインピーダンス変換して出力するボルテージフォロワ２７７、該ボルテージフォロワ２７７の出力を安定化させるロウパスフィルタ２７８を備える。そして、このロウパスフィルタ２７８で平滑された電圧が電圧制御型発振回路（ＶＣＸＯ）２６２を構成するバラクタダイオードＶＤに印加されて、選択された電圧に応じてＶＣＸＯの発振周波数が制御されるように構成されている。
【００３５】
デコーダＤＥＣ１，ＤＥＣ２は、ベースバンドＩＣ３００より供給される周波数制御情報Ｄ１２〜Ｄ０をデコードして上記セレクタ２７３，２７６の選択制御信号を生成する。この実施例では、抵抗分圧回路２７２は１６段階の電位を生成するようにラダー抵抗が構成され、これに応じて第１のデコーダＤＥＣ１は１３ビットの周波数制御情報の上位４ビットＤ１２〜Ｄ９をデコードして１６個の制御信号ＳＣＨ００；ＳＣＬ００〜ＳＣＨ１５；ＳＣＬ１５を生成する。そして、セレクタ２７３は１６組のスイッチＳＷＨ００；ＳＷＬ００〜ＳＷＨ１５；ＳＷＬ１５により構成されている。
【００３６】
一方、抵抗分圧回路２７５は５１２段階の電位を生成するラダー抵抗からなり、セレクタ２７６は５１２個のスイッチＳＷ０００〜ＳＷ５１１により構成されている。そして、これに応じて第２のデコーダＤＥＣ２は、１３ビットの周波数制御情報の下位９ビットＤ８〜Ｄ０をデコードして、５１２個の制御信号ＳＣ０００〜ＳＣ５１１を生成する。さらに、この実施例では、デコーダＤＥＣ１は、制御信号ＡＣＳによって、同一の入力コードに対して出力ＳＣＨ００；ＳＣＬ００〜ＳＣＨ１５；ＳＣＬ１５が逆の関係になるように構成されている。具体的には、ＡＣＳが"１"のときにＳＣＨ００がハイレベルでＳＣＬ００がロウレベルであれば、ＡＣＳが"０"のときにＳＣＨ００がロウレベルでＳＣＬ００がハイレベルとなるように、デコーダＤＥＣ１が構成されている。
【００３７】
ＤＡ変換回路全体の構成素子数すなわち面積を考慮すると、デコーダＤＥＣ１とＤＥＣ２の変換ビット数が同じになるように、抵抗分圧回路２７２と２７５およびセレクタ２７３と２７６それぞれほぼ同一の分圧数と切替え数に構成するのが良い。これに対し、本実施例のＤＡ変換回路２７０において、前段の抵抗分圧回路２７２の分圧数よりも後段の抵抗分圧回路２７５の分圧数の方を多くしているのは、変換精度を高めるためである。より具体的には、ボルテージフォロワ２７４を構成するアンプＡＭＰ１，ＡＭＰ２のオフセットのばらつきを考慮したためである。以下、本実施例の回路の方が、変換精度が高い理由を説明する。
【００３８】
図３は、ＤＡ変換回路２７０へ周波数制御情報Ｄ１２〜Ｄ０として"１１１１０００００００００"が供給された場合におけるセレクタ２７３と２７６の状態を示す。この場合、スイッチＳＷＨ１５とＳＷＬ１４がオンされて、ラダー抵抗２７２のノードＮ１５の電位がボルテージフォロワ２７４のアンプＡＭＰ２に、またノードＮ１４の電位がボルテージフォロワ２７４のアンプＡＭＰ１に入力される。また、スイッチＳＷＬ０００がオンされてラダー抵抗２７５のノードＮ０００の電位がボルテージフォロワ２７７に入力される。
【００３９】
この状態から、周波数制御情報Ｄ１２〜Ｄ０が１ＬＳＢ下の"１１１０１１１１１１１１１"に切り替わったとする。すると、図４のように、スイッチＳＷＬ１４とＳＷＨ１３がオンされて、ラダー抵抗２７２のノードＮ１４の電位がボルテージフォロワ２７４のアンプＡＭＰ１に、またノードＮ１３の電位がボルテージフォロワ２７４のアンプＡＭＰ２に入力される。つまり、アンプＡＭＰ１とアンプＡＭＰ２に入力される電位の関係が逆転している。そして、スイッチＳＷ０００がオンされて、ラダー抵抗２７５のノードＮ０００の電位がボルテージフォロワ２７７に入力される。
【００４０】
ここで、ボルテージフォロワ２７４を構成するアンプＡＭＰ１の出力電圧をＶｒ１、ＡＭＰ１のオフセット電圧をＶoff1、またアンプＡＭＰ２の出力電圧をＶｒ２、ＡＭＰ２のオフセット電圧をＶoff2、ノードＮ１５の電位をＶｎ１５、ノードＮ１４の電位をＶｎ１４とおくと、図３における出力電圧Ｖｒ２，Ｖｒ１は次式で表わされる。
Ｖｒ２＝Ｖｎ１５＋Ｖoff2
Ｖｒ１＝Ｖｎ１４＋Ｖoff1
【００４１】
今、ラダー抵抗２７５の抵抗比ばらつきを無視すると、１ＬＳＢに相当する電位差ＶLSBは、
ＶLSB＝（Ｖｒ２−Ｖｒ１）／２9
＝（Ｖｎ１５−Ｖｒ１４＋Ｖoff2−Ｖoff1）／２9
となる。また、ラダー抵抗２７２の電源電圧をＶＲとすると、
Ｖｎ１５−Ｖｎ１４＝ＶＲ／２4
である。これより、
ＶLSB＝｛１＋（Ｖoff2−Ｖoff1）×２4／ＶＲ｝ＶＲ／２13    ……（１）
となる。同様にして、図４の場合には、１ＬＳＢに相当する電位差ＶLSB’は、
ＶLSB’＝｛１−（Ｖoff2−Ｖoff1）×２4／ＶＲ｝ＶＲ／２13    ……（２）
が得られる。式（１）と式（２）より、アンプＡＭＰ１のオフセット電圧をＶoff1とアンプＡＭＰ２のオフセット電圧Ｖoff2が同じ極性で大きさが同じであれば、（Ｖoff2−Ｖoff1）＝０より、ＶLSB＝ＶLSB’となり、ラダー抵抗２７２の電位の切替えで誤差が生じないことが分かる。
【００４２】
一方、アンプＡＭＰ１のオフセット電圧をＶoff1とアンプＡＭＰ２のオフセット電圧Ｖoff2が逆極性で大きさが同じ、つまりＶoff2＝Ｖoff，Ｖoff1＝−Ｖoffであれば、式（１）と式（２）より、
ＶLSB＝｛１＋２Ｖoff×２4／ＶＲ｝ＶＲ／２13    ……（３）
ＶLSB’＝｛１−２Ｖoff×２4／ＶＲ｝ＶＲ／２13    ……（４）
が得られる。式（３）と式（４）から、アンプＡＭＰ１とＡＭＰ２のオフセット電圧が逆極性で大きさが同じ場合、ラダー抵抗２７２の電位の切替えで、２Ｖoff×２4／ＶＲの誤差δが生じることが分かる。ここで、Ｖoff＝５ｍＶ，ＶＲ＝２．５Ｖと仮定すると、誤差δは０．０６４（＝６．４％）となる。これが、ＤＡ変換回路２７０を上位４ビットと下位９ビットに分けた場合の１ＬＳＢの誤差である。
【００４３】
本発明者らは、同様のやり方で、ＤＡ変換回路２７０を上位５ビットと下位８ビットに分けた場合と、ＤＡ変換回路２７０を上位６ビットと下位７ビットに分けた場合の１ＬＳＢの誤差δを求めて見た。その結果、上位５ビットと下位８ビットに分けた場合の上位ビットの切替えによる１ＬＳＢの誤差δは１２．８％、上位６ビットと下位７ビットに分けた場合の同誤差δは２５．６％となることを見出した。これより、上記実施例のＤＡ変換回路２７０は、面積の点では、上位５ビットと下位８ビットに分けたものや上位６ビットと下位７ビットに分けたものよりも劣るが、精度の点でははるかに優れていることが分かる。
【００４４】
ところで、セレクタ２７３と２７６の選択の仕方として、図５のように、スイッチＳＷＨ１４とＳＷＬ１３をオンさせて、ラダー抵抗２７２のノードＮ１４の電位をアンプＡＭＰ２に、またノードＮ１３の電位をアンプＡＭＰ１に入力させる。そして、スイッチＳＷ５１１をオンさせてラダー抵抗２７５のノードＮ５１１の電位をボルテージフォロワ２７７に入力させるやり方もある。この場合、常にアンプＡＭＰ２に高い方の電位が印加され、アンプＡＭＰ１に低い方の電位が印加されることとなる。
【００４５】
図６（Ｂ）には、アンプＡＭＰ１とＡＭＰ２のオフセット電圧が逆極性で同じ大きさの場合に、図５のようなやり方でセレクタを切り替えたときのラダー抵抗２７５の両端（タップＴ２，Ｔ１）に印加される電圧が示されている。上位ビットの切替え前にはラダー抵抗２７５のタップＴ２−Ｔ１間に（Ｖｎ１５＋Ｖoff）〜（Ｖｎ１４−Ｖoff）が印加されるのに対し、上位ビットの切替え後（一点鎖線）にはラダー抵抗２７５のタップＴ２−Ｔ１間に（Ｖｎ１４＋Ｖoff）〜（Ｖｎ１３−Ｖoff）が印加される。このときラダー抵抗２７５のタップＴ２，Ｔ１に印加される電圧に着目すると、切替え後のタップＴ２には切替え前のタップＴ１と同じ、ラダー抵抗２７２のノードＮ１４の電位Ｖｎ１４が印加されるべきであるのに、切替え前後で＋Ｖoffと−Ｖoffの差が生じてしまうことが分かる。このことが、変換結果に誤差を与える。
【００４６】
図６（Ａ）には、アンプＡＭＰ１とＡＭＰ２のオフセット電圧が逆極性で同じ大きさの場合に、図４のようなやり方でセレクタを切り替えたときのラダー抵抗２７５のタップＴ２，Ｔ１に印加される電圧が示されている。上位ビットの切替え前にはラダー抵抗２７５のタップＴ２−Ｔ１間に（Ｖｎ１５＋Ｖoff）〜（Ｖｎ１４−Ｖoff）が印加されるのに対し、上位ビットの切替え後にはラダー抵抗２７５が反転しタップＴ１−Ｔ２間に（Ｖｎ１４−Ｖoff）〜（Ｖｎ１３＋Ｖoff）が印加される。このときラダー抵抗２７２のノードＮ１４の電位が印加されるべきタップＴ１の電圧に着目すると、切替え前と後とで同一の電圧になっていることが分かる。これが、本実施例のＤＡ変換回路の方が、変換結果の誤差が小さくなる理由である。
【００４７】
ところで、図３と図４を参照すると、ラダー抵抗２７２の奇数番目のノードの電位（Ｖｎ１５，Ｖｎ１３等）が入力されるのはアンプＡＭＰ２、またラダー抵抗２７２の偶数番目のノードの電位（Ｖｎ１４，Ｖｎ１２等）が入力されるのはアンプＡＭＰ１であり、アンプの入力が一義的に決まっていることが分かる。このことから、図２の実施例においては、スイッチＳＷＬ１５，ＳＷＨ１４，ＳＷＬ１３，……ＳＷＨ００を省略することができ、それによってセレクタ２７３のスイッチの数を半分に減らせる可能性がある。しかし、アンプＡＭＰ１とＡＭＰ２のオフセット電圧のばらつきの仕方や抵抗の比精度の誤差の生じ方等によっては、ラダー抵抗２７２の奇数番目のノードの電位はアンプＡＭＰ１に供給し、ラダー抵抗２７２の偶数番目のノードの電位はアンプＡＭＰ２に供給するようにした方が、変換精度が高くなる場合がある。
【００４８】
そこで、図２の実施例では、制御信号ＡＣＳによって、同一の入力コードに対して出力ＳＣＨ００；ＳＣＬ００〜ＳＣＨ１５；ＳＣＬ１５が逆の関係になるようにデコーダＤＥＣ１が構成されている。これによって、ＤＡ変換回路２７０のキャリブレーションの結果に応じて、アンプＡＭＰ１とアンプＡＭＰ２に供給するラダー抵抗２７２のノードの電位を切り替えて、精度の高い変換を行なえるように回路を設定することが可能になる。
【００４９】
以上の実施例によれば、送受信信号の変復調やアップコンバート、ダウンコンバートの機能を有する通信用半導体集積回路（高周波ＩＣ）およびベースバンド回路を備えた無線通信装置におけるトータルの消費電力を低減することができる。そして、携帯電話機に適用した場合には最大連続通話時間や最大連続待受け時間を長くすることができる。
【００５０】
また、以上の実施例によれば、受信信号および送信信号の処理に用いられる基準クロック信号を生成する発振回路を内蔵した高周波用半導体集積回路において、回路の占有面積の増加を回避しつつ所望の周波数精度を得ることができるという効果がある。
【００５１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、セレクタ２７３の上半分と下半分が対称的に選択されるように、つまり上半分は奇数番目のノードの電位がアンプＡＭＰ１に供給され、下半分は偶数番目のノードの電位がアンプＡＭＰ１に供給されるようにデコーダＤＥＣ１を構成し、制御信号ＡＣＳによってそれが逆の対称関係つまり上半分は偶数番目のノードの電位がアンプＡＭＰ１に供給され、下半分は奇数番目のノードの電位がアンプＡＭＰ１に供給されるようにデコーダＤＥＣ１を構成することも可能である。さらに、制御信号ＡＣＳを２ビットにし、デコーダＤＥＣ１の論理を４種類の中から選択して設定できるように構成しても良い。
【００５２】
また、前記実施例においては、１３ビットの変換精度を有し上位４ビットと下位９ビットの２段階に分けて変換を行なうように構成されているＤＡ変換回路について説明したが、１２ビット以下あるいは１４ビット以上の変換精度を有するものや、１３ビットの場合に上位５ビットと下位８ビットの２段階に分けてデコードを行なうように構成されているＤＡ変換回路に対しても適用することが可能である。
【００５３】
さらに、前記実施例においては、ベースバンド回路から供給される送信ディジタルＩ，Ｑ信号を受けてアナログＩ，Ｑ信号に変換するＤＡ変換回路２４０とは別個に、ディジタル周波数制御情報をアナログ信号に変換するＤＡ変換回路２７０が設けられているが、１つのＤＡ変換回路を時分割で共通に使用するように構成することも可能である。これにより、ＤＡ変換回路を別々に設ける場合に比べて占有面積を減らすことができる。
【００５４】
また、前記実施例においては、電圧制御型発振回路（ＶＣＸＯ）２６２の発振周波数を調整する素子としてバラクタダイオードを使用するものを示したが、バラクタダイオード以外の可変容量素子や可変抵抗素子を使用するもの、要するに制御電圧で発振周波数を調整できるものであればどのようなものであってもよい。
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＧＳＭ方式の携帯電話機に用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ＧＳＭ方式の通信とＷＣＤＭＡ（Wide-band Code Division Multiple Access）方式の通信の２つの通信が可能なデュアルバンド方式の携帯電話機に用いられる高周波用半導体集積回路に対しても適用することができる。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明をＧＳＭ方式の携帯電話機に用いられる高周波ＩＣに適用した場合の高周波ＩＣおよび無線通信装置の全体の実施例を示すブロック図である。
【図２】図２は、周波数制御情報をアナログ信号に変換するＤＡ変換回路の具体的な回路構成例を示す回路構成図である。
【図３】図３は、図２のＤＡ変換回路におけるセレクタの状態を示す動作説明図である。
【図４】図４は図２のＤＡ変換回路におけるセレクタの状態を示す動作説明図である。
【図５】図５は図４のＤＡ変換回路におけるセレクタの他の選択の仕方を示す動作説明図である。
【図６】図６（Ａ）は図４におけるセレクタの仕方に対応して選択される電圧の関係を示す説明図、また図６（Ｂ）は図５におけるセレクタの仕方に対応して選択される電圧の関係を示す説明図である。
【符号の説明】
【００５７】
１００  送受信用アンテナ
１１０  送受信切替えスイッチ
１２０  バンドパスフィルタ
１３０  パワーアンプ
２００  高周波ＩＣ
２１０  受信系アナログ回路
２２０  送信系アナログ回路
２３０  ＡＤ変換回路
２４０  ＤＡ変換回路
２５０  ディジタルインタフェース
２６０  クロック生成回路
２６１  水晶振動子
２６２  電圧制御型発振回路（ＶＣＸＯ）
２６３  ＰＬＬ回路
２６４  タイミング発生回路（ＴＧ）
２７０  周波数制御情報変換用のＤＡ変換回路
３００  ベースバンドＩＣ
【図１】
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【図２】
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【図３】
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【図４】
2006319393.tif 000006
【図５】
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【図６】
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