(57)【要約】    【課題】導通抵抗が低く高耐圧の半導体装置を提供する。    【解決手段】本発明の半導体装置１では、加工層１３に形成された幅広の主溝１９が、主溝１９よりも幅狭でリング状の複数の副溝２０で取り囲まれている。副溝２０内は充填されるものの、主溝１９内は不完全充填される程度に半導体結晶を成長させて副溝２０内に耐圧領域２３を形成し、主溝１９内に導電領域２２を形成する。そして導電領域２２の表面にゲート絶縁膜２１を形成した後、ゲート絶縁膜２１で囲まれた領域内にゲート電極１４を配置し、ゲート絶縁膜２１の側面に深さ方向に反転層が形成され、反転層によってソース領域３８が導電領域２２に接続されるようにする。ゲート電極１４の底面に絶縁性埋込領域１０が位置しているので高耐圧である。【選択図】    図２７
2006203028.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の共通層と、
前記共通層上に配置された第二導電型の加工層と、
前記加工層に形成され、底面が前記共通層に達した細長の主溝と、
前記主溝の内部であって前記主溝の側面の下部に位置し、底面部分が前記共通層に接触され、前記主溝の長手方向に沿って幅方向中央位置に凹部を有する第一導電型の導電領域と、
前記主溝の内部であって、前記主溝の側面の上部に位置する第一導電型のソース領域と、  
前記主溝の内部であって、前記主溝の側面の前記導電領域と前記ソース領域の間の中間位置に位置し、前記ソース領域と前記導電領域とを分離させる第二導電型のベース領域と、
前記凹部の底面上に配置された絶縁性埋込領域と、
前記凹部の前記絶縁性埋込領域上に位置し、少なくとも前記凹部の側面に配置され、前記ソース領域と前記ベース領域と前記導電領域と接触されたゲート絶縁膜と、
前記凹部内の前記絶縁性充填物上に位置し、前記ソース領域と前記ベース領域と前記導電領域とに亘って配置され、前記ゲート絶縁膜と接触されたゲート電極と、
前記ソース領域と接触されたソース電極配線とを有する半導体装置。
【請求項２】
前記加工層に形成され、前記主溝の幅よりも狭く、同心リング状で互いに離間され、前記主溝を取り囲み底面が前記共通層に達した複数の副溝と、
前記副溝内に充填された第一導電型の耐圧領域とを有し、隣接する前記耐圧領域と前記耐圧領域の間は、第二導電型のガード領域が同心状に形成された請求項１記載の半導体装置。
【請求項３】
前記副溝間に位置する前記ガード領域同士は電気的に互いに分離された請求項２記載の半導体装置。
【請求項４】
前記主溝が複数本互いに平行に配置され、
前記主溝と前記主溝の間の位置の前記加工層の内部表面には、前記加工層よりも高濃度の第二導電型のオーミック領域が配置され、前記ソース電極配線は前記オーミック領域と接触し、オーミック接合が形成された請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記オーミック領域は前記ベース領域に接触された請求項１乃至請求項４のいずれか１項記載の半導体装置。
【請求項６】
前記共通層の表面には、前記共通層と同じ導電型のドレイン層が配置され、該ドレイン層表面には、ドレイン層とオーミック接合を形成するドレイン電極が配置された請求項１乃至請求項５のいずれか１項記載の半導体装置。
【請求項７】
前記共通層の表面には、第二導電型のコレクタ層が配置され、前記共通層との間にｐｎ接合が形成された請求項１乃至請求項５のいずれか１項記載の半導体装置。
【請求項８】
前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜が配置され、
前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された請求項１乃至請求項５のいずれか１項記載の半導体装置。
【請求項９】
第一導電型の共通層と、
前記共通層上に配置された第二導電型の加工層と、
前記加工層内部に互いに平行に配置された複数本のゲート電極と、
前記ゲート電極の下部に位置し、前記ゲート電極と前記共通層とを絶縁する絶縁性埋込領域と、
前記ゲート電極の少なくとも側面に一面が密着して配置されたゲート絶縁膜と、
前記加工層の内部表面に位置し、前記ゲート絶縁膜の前記一面とは反対側の面に密着された第一導電型のソース領域と、
前記加工層の内部表面であって、前記ソース領域を取り囲み、前記ソース領域の底面下で前記ゲート絶縁膜に密着された第二導電型のベース領域と、
前記ベース領域の底面下で前記ゲート絶縁膜に密着され、上部が前記ベース領域に接触し、下部が前記共通層に接触され、前記共通層よりも低抵抗の第一導電型の導電領域と、
前記ゲート電極が配置された領域は、前記加工層に形成され、底面が前記共通層に達する複数本のリング状の副溝で取り囲まれ、
前記各副溝内には底面が前記共通層に接続された第一導電型の耐圧領域を備え、
前記耐圧領域の間の前記加工層は、底面が前記共通層に接し、互いに分離されたガード領域にされた半導体装置。
【請求項１０】
前記耐圧領域のうち、少なくとも一個の耐圧領域の表面には、耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された請求項９記載の半導体装置。
【請求項１１】
前記同電位リング領域は最外周に位置する前記耐圧領域に形成された請求項１０記載の半導体装置。
【請求項１２】
第一導電型の共通層上に配置された第二導電型の加工層の表面から前記加工層を部分的にエッチングし、底面に前記共通層が露出する細長の主溝を形成する溝形成工程と、
前記主溝の幅方向中央に凹部が残るように前記主溝内に第一導電型の半導体単結晶から成る半導体充填物をエピタキシャル成長させて前記主溝を不完全に充填し、前記主溝内に前記半導体充填物から成る導電領域を形成する不完全充填工程と、
前記凹部の底面上に、凹部の上部が残るように絶縁性埋込領域を形成する埋込領域形成工程と、
前記絶縁性埋込領域上の前記導電領域表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜表面と接触したゲート電極を形成するゲート電極形成工程と、
前記導電領域の内部表面に第二導電型の不純物を導入し、拡散して前記導電領域上部であって前記ゲート絶縁膜に接触する領域を第二導電型のベース領域に変換するベース領域形成工程と、
前記ベース領域の内部表面に第一導電型の不純物を導入し、拡散して前記ベース領域よりも浅く、前記ゲート絶縁膜と接触する領域であって前記導電領域とは分離された領域を第一導電型のソース領域に変換するソース領域形成工程と、
を有する半導体装置の製造方法。
【請求項１３】
前記溝形成工程では、前記主溝の幅よりも狭く、前記主溝を取り囲むリング状で前記主溝と同じ深さの複数の副溝を前記主溝と一緒に形成し、
前記不完全充填工程では、前記主溝内を前記半導体充填物で充填する際に、前記副溝内を前記半導体充填物で充填する請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法の技術分野に係り、特に、チャネル領域が溝側面に沿って形成される半導体装置とその製造方法に関する。
【背景技術】
【０００２】
図３８の符号１０１は従来技術のＭＯＳトランジスタを示している。
このＭＯＳトランジスタ１０１は、ｎ型の半導体単結晶基板１１１上にｎ型の共通層１１２がエピタキシャル成長によって形成されており、該共通層１１２には細長い主溝１１９が複数本平行に形成されている。
主溝１１９が配置された領域の周囲には、主溝１１９を取り囲む四角リング状の複数の副溝１２０が形成されている。
【０００３】
主溝１１９の深さと副溝１２０の深さは同じである。主溝１１９の底面及び側面にはゲート絶縁膜１２５が形成されており、主溝１１９内部のゲート絶縁膜１２５で囲まれた領域にはゲート電極１２８が充填されている。
副溝１２０の内部にはｐ型の半導体単結晶から成るガード領域１１７がエピタキシャル成長によって充填されている。
【０００４】
共通層１１２の主溝１１９間の位置の内部表面には、主溝１１９よりも浅い位置までｐ型の不純物が拡散され、ｐ型のベース領域１３２が形成されている。
ベース領域１３２の内部表面の主溝１１９側面のゲート絶縁膜１２５と接する位置にはｎ型のソース領域１３７が形成されている。
【０００５】
主溝１１９の深さはベース領域１３２の深さよりも深いから、各主溝１１９の下部側面のゲート絶縁膜１２５は、上部から、ソース領域１３７とベース領域１３２と共通層１１２にこの順序で接触している。
【０００６】
ベース領域１３２は隣接する主溝１１９間に亘って形成されており、その内部表面のうち、隣接するソース領域１３７とソース領域１３７の間の位置にはｐ型のオーミック領域１４５が形成されている。
【０００７】
ソース領域１３７表面とオーミック領域１４５の表面にはソース電極配線１５０が形成されている。ゲート電極１２８の上部には層間絶縁膜１４７が形成されており、ソース電極配線１５０とゲート電極１２８は、層間絶縁膜１４７によって互いに絶縁されている。
【０００８】
半導体単結晶基板１１１の表面にはドレイン電極１１４が形成されており、ソース電極配線１５０を接地させ、ドレイン電極１１４に正電圧を印加してベース領域１３２と共通層１１２との間のｐｎ接合を逆バイアスし、その状態でゲート電極１２８にしきい値電圧以上の正電圧を印加すると、ベース領域１３２のゲート絶縁膜１２５に接触した部分が反転し、ｎ型の反転層が形成される。その反転層によってソース領域１３７と共通層１１２とが接続され、電流が流れる(導通状態)。
【０００９】
その状態からゲート電極１２８の電圧が接地電位に切り替わると反転層は消滅し、電流は流れなくなる(遮断状態)。
遮断状態では、ベース領域１３２と共通層１１２の間のｐｎ接合には大きな逆バイアスが印加されており、そのｐｎ接合から広がった空乏層はガード領域１１７に到達すると、ガード領域１１７によって更に外周方向に広げられ、ガード領域１１７が無い場合に比べ、降伏電圧が大きくなるように構成されている。
【特許文献１】特開２００４−０６４０５１号公報
【特許文献２】特開２００１−１３５８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記半導体装置１０１では降伏電圧を高くするため共通層１１２は高抵抗であり、そのため導通抵抗が高い。導通抵抗を小さくするため、共通層１１２にｎ型の高濃度層を形成すると、工程が増えるという問題がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、第一導電型の共通層と、前記共通層上に配置された第二導電型の加工層と、前記加工層に形成され、底面が前記共通層に達した細長の主溝と、前記主溝の内部であって前記主溝の側面の下部に位置し、底面部分が前記共通層に接触され、前記主溝の長手方向に沿って幅方向中央位置に凹部を有する第一導電型の導電領域と、前記主溝の内部であって、前記主溝の側面の上部に位置する第一導電型のソース領域と、前記主溝の内部であって、前記主溝の側面の前記導電領域と前記ソース領域の間の中間位置に位置し、前記ソース領域と前記導電領域とを分離させる第二導電型のベース領域と、前記凹部の底面上に配置された絶縁性埋込領域と、前記凹部の前記絶縁性埋込領域上に位置し、少なくとも前記凹部の側面に配置され、前記ソース領域と前記ベース領域と前記導電領域と接触されたゲート絶縁膜と、前記凹部内の前記絶縁性充填物上に位置し、前記ソース領域と前記ベース領域と前記導電領域とに亘って配置され、前記ゲート絶縁膜と接触されたゲート電極と、前記ソース領域と接触されたソース電極配線とを有する半導体装置である。
また、本発明は、前記加工層に形成され、前記主溝の幅よりも狭く、同心リング状で互いに離間され、前記主溝を取り囲み底面が前記共通層に達した複数の副溝と、前記副溝内に充填された第一導電型の耐圧領域とを有し、隣接する前記耐圧領域と前記耐圧領域の間は、第二導電型のガード領域が同心状に形成された半導体装置である。
また、本発明は、前記副溝間に位置する前記ガード領域同士は電気的に互いに分離された半導体装置である。
また、本発明は、前記主溝が複数本互いに平行に配置され、前記主溝と前記主溝の間の位置の前記加工層の内部表面には、前記加工層よりも高濃度の第二導電型のオーミック領域が配置され、前記ソース電極配線は前記オーミック領域と接触し、オーミック接合が形成された半導体装置である。
また、本発明は、前記オーミック領域は前記ベース領域に接触された半導体装置である。
また、本発明は、前記共通層の表面には、前記共通層と同じ導電型のドレイン層が配置され、該ドレイン層表面には、ドレイン層とオーミック接合を形成するドレイン電極が配置された半導体装置である。
また、本発明は、前記共通層の表面には、第二導電型のコレクタ層が配置され、前記共通層との間にｐｎ接合が形成された半導体装置である。
また、本発明は、前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜が配置され、前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された半導体装置である。
また、本発明は、第一導電型の共通層と、前記共通層上に配置された第二導電型の加工層と、前記加工層内部に互いに平行に配置された複数本のゲート電極と、  前記ゲート電極の下部に位置し、前記ゲート電極と前記共通層とを絶縁する絶縁性埋込領域と、前記ゲート電極の少なくとも側面に一面が密着して配置されたゲート絶縁膜と、前記加工層の内部表面に位置し、前記ゲート絶縁膜の前記一面とは反対側の面に密着された第一導電型のソース領域と、前記加工層の内部表面であって、前記ソース領域を取り囲み、前記ソース領域の底面下で前記ゲート絶縁膜に密着された第二導電型のベース領域と、前記ベース領域の底面下で前記ゲート絶縁膜に密着され、上部が前記ベース領域に接触し、下部が前記共通層に接触され、前記共通層よりも低抵抗の第一導電型の導電領域と、前記ゲート電極が配置された領域は、前記加工層に形成され、底面が前記共通層に達する複数本のリング状の副溝で取り囲まれ、前記各副溝内には底面が前記共通層に接続された第一導電型の耐圧領域を備え、前記耐圧領域の間の前記加工層は、底面が前記共通層に接し、互いに分離されたガード領域にされた半導体装置であｒ
また、本発明は、前記耐圧領域のうち、少なくとも一個の耐圧領域の表面には、耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された半導体装置である。
また、本発明は、前記同電位リング領域は最外周に位置する前記耐圧領域に形成された半導体装置である。
また、本発明は、第一導電型の共通層上に配置された第二導電型の加工層の表面から前記加工層を部分的にエッチングし、底面に前記共通層が露出する細長の主溝を形成する溝形成工程と、前記主溝の幅方向中央に凹部が残るように前記主溝内に第一導電型の半導体単結晶から成る半導体充填物をエピタキシャル成長させて前記主溝を不完全に充填し、前記主溝内に前記半導体充填物から成る導電領域を形成する不完全充填工程と、前記凹部の底面上に、凹部の上部が残るように絶縁性埋込領域を形成する埋込領域形成工程と、前記絶縁性埋込領域上の前記導電領域表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜表面と接触したゲート電極を形成するゲート電極形成工程と、前記導電領域の内部表面に第二導電型の不純物を導入し、拡散して前記導電領域上部であって前記ゲート絶縁膜に接触する領域を第二導電型のベース領域に変換するベース領域形成工程と、前記ベース領域の内部表面に第一導電型の不純物を導入し、拡散して前記ベース領域よりも浅く、前記ゲート絶縁膜と接触する領域であって前記導電領域とは分離された領域を第一導電型のソース領域に変換するソース領域形成工程と、を有する半導体装置の製造方法である。
また、本発明は、前記溝形成工程では、前記主溝の幅よりも狭く、前記主溝を取り囲むリング状で前記主溝と同じ深さの複数の副溝を前記主溝と一緒に形成し、  前記不完全充填工程では、前記主溝内を前記半導体充填物で充填する際に、前記副溝内を前記半導体充填物で充填する半導体装置の製造方法である。
【００１２】
本発明の半導体装置のうちの一つは、加工層の深さ方向に配置されたゲート絶縁膜の側面に、ソース領域と、ソース領域の底面と接したベース領域と、上部がベース領域の底面に接し、底面が共通層に接した導電領域が配置されており、ソース領域は、ベース領域に形成された反転層と導電領域によって共通層に接続される。
半導体装置が動作する際、加工層と共通層の間のｐｎ接合は逆バイアスされており、空乏層は深さ方向と外周方向に向かって広がる。
【００１３】
ゲート電極の底面には、絶縁性埋込領域が配置されており、ゲート電極と共通層の間に大きな逆バイアスが印加されたときにゲート電極底面と共通層との間の電界は、絶縁性埋込領域で緩和され、破壊電圧とアバランシェ降伏電圧が大きくなるように構成されている。
【００１４】
また、主溝はガード領域によって囲まれており、ガード領域が空乏層を外周方向に広げ、降伏電圧が高くなるように構成されている。
また、本発明の他の半導体装置は、副溝よりも幅が広い主溝が形成されており、主溝はリング状の副溝によって取り囲まれている。
【００１５】
副溝内を第一導電型の半導体単結晶によって充填し、耐圧領域が形成される際に、主溝内は、その第一導電型の半導体単結晶で不完全充填され、中央部分に凹部を有する導電領域が形成される。
【００１６】
第一導電型の導電領域の上部は、第二導電型のベース領域に置換され、更に、ベース領域の内部表面のゲート絶縁膜に接する部分は第一導電型のソース領域に置換されている。
【００１７】
主溝及び副溝は、底面が共通層に達しているため、導電領域は共通層に接続されており、副溝間に位置する加工層は耐圧領域によって分離され、リング形状にされている。
【００１８】
主溝内の凹部側面にはゲート絶縁膜が形成されている。ゲート絶縁膜は、ソース領域とベース領域と導電領域に接しており、ベース領域に反転層が形成されると、ソース領域は反転層によって導電領域に接続される。
【発明の効果】
【００１９】
深さ方向に流れる電流が低抵抗の導電領域２２を通るため、導通抵抗が小さい。
電流が主溝１９底面の導電領域２２から共通層１２に流れることも、導通抵抗を小さくしている。
【００２０】
ガード領域２７を形成するための耐圧領域２３の形成と、導電領域２２の形成が同じ工程なので、導電領域２２形成のための工程を別途設ける必要がない。
【００２１】
ゲート電極１４の底面下に絶縁性充填領域１０が配置されているので、ゲート電極１４と共通層１２との間の耐電圧が増大し、アバランシェ降伏が生じにくくなる。また、破壊耐量も向上する。
【００２２】
ゲート電極１４と共通層１２の間に厚い絶縁性充填領域１０が位置しているので、ゲート電極１４とドレイン(共通層１２)の間の容量Ｃrssが小さくなり、動作が高速になる。
【発明を実施するための最良の形態】
【００２３】
本発明では、ｐ型とｎ型のうち、いずれか一方を第一導電型とし、他方を第二導電型として説明する。第一導電型がｎ型の場合、第二導電型はｐ型であり、それとは逆に第一導電型がｐ型の場合は第二導電型はｎ型となる。
【００２４】
＜第一例の半導体装置＞
図３５の平面図は、本発明の第一例の半導体装置１の拡散構造を説明するための横方向断面図であり、図２７(ａ)はそのVIIIa−VIIIa線の縦方向切断面図、同図(ｂ)はVIIIb−VIIIb線の縦方向切断面図である。
【００２５】
この半導体装置１の平面形状は長方形又は正方形であり、１枚のウェハ中に複数の素子が形成される。
【００２６】
図２８〜図３５の平面図は１個の半導体装置の製造工程に沿った状態の拡散構造を示す横方向断面図であり、ここでは、その上半分だけを示してある。残りの下半分は図示を省略する。省略された部分は上半分と対称である。
【００２７】
先ず、図２７(ａ)、(ｂ)と図３５を参照し、この半導体装置１は第一導電型の低抵抗の半導体単結晶基板１１を有している。半導体単結晶基板１１上には、第一導電型で高抵抗の共通層１２と、第二導電型で比較的高抵抗の加工層１３とがこの順序で配置されており、加工層１３には、その表面から、底面が共通層１２に達する主溝１９と副溝２０がそれぞれ複数個ずつ形成されている。
【００２８】
主溝１９は、断面形状が長方形であり、半導体装置１の表面に沿った方向の形状、即ち、表面形状は細長である。主溝１９は、複数個が等間隔に平行に配置されている。各主溝１９の幅は同じである。
【００２９】
副溝２０の断面形状は、主溝１９の断面形状よりも細長の長方形であり、平面形状は四角リング形状である。各副溝２０は同心状に配置されており、各主溝１９は、最内周の副溝２０よりも内側に配置されている。即ち、副溝２０は主溝１９を同心状に取り囲んで配置されている。
【００３０】
各副溝２０の幅は同じであり、また、副溝２０の隣接する辺同士の距離は互いに等しい。また、隣接する主溝１９間の距離も互いに等しく、副溝２０の四辺は、主溝１９に対して、平行か又は直角に向けられている。
副溝２０の内部は第一導電型の半導体単結晶が充填されており、その半導体単結晶によって、第一導電型の耐圧領域２３が形成されている。
【００３１】
他方、主溝１９の内部は第一導電型の半導体単結晶が不完全に充填されており、不完全充填物によって、主溝１９の底面と側面には、第一導電型の導電領域２２が形成されている。不完全充填であるため、導電領域２２の幅方向中央部分には、凹部が形成されている。
主溝１９と副溝２０の底面には共通層１２が露出されており、導電領域２２と耐圧領域２３は共通層１２にそれぞれ接続されている。
【００３２】
隣接する耐圧領域２３に挟まれた加工層１３は、共通層１２と導電領域２２によって、最内周の耐圧領域２３で囲まれた部分の加工層１３から電気的に分離され、また、互いに分離され、第二導電型のガード領域２７が構成されている。ガード領域２７は浮遊電位に置かれている。
耐圧領域２３は副溝２０の平面形状を反映し、四角リング形状であり、その間に位置するガード領域２７も四角リング形状である。
【００３３】
他方、導電領域２２は断面がコ字形状であり、導電領域２２が構成する凹部の底面上には、絶縁性埋込領域１０が配置されている。
【００３４】
凹部内部に露出する導電領域２２表面の、絶縁性埋込領域１０よりも上の部分には、ゲート絶縁膜２１が密着して配置されている。
凹部の絶縁性埋込領域１０よりも上の部分であってゲート絶縁膜２１で囲まれた領域には、ゲート絶縁膜２１と接触したゲート電極１４が配置されている。
【００３５】
導電領域２２の上部は第二導電型のベース領域３２に置換されており、ベース領域３２の内部表面には、第一導電型のソース領域３８が形成されている。
ソース領域３８はゲート絶縁膜２１と接触しており、また、ベース領域３２は、ソース領域３８の底面下の部分でゲート絶縁膜２１と接触している。
【００３６】
隣接する主溝１９の間の位置であって、加工層１３の内部表面には、第二導電型のオーミック領域４６が配置されている。
オーミック領域４６の表面とソース領域３８の表面にはソース電極配線４９が配置されている。オーミック領域４６の表面濃度はベース領域３２の表面濃度よりも高い。オーミック領域４６はベース領域３２に接している。ソース電極配線４９は、ソース領域３８とオーミック領域４６にオーミック接続されており、ベース領域３２はオーミック領域４６を介してソース電極配線４９に接続されている。
【００３７】
半導体単結晶基板１１の表面には、半導体単結晶基板１１とオーミック接触された裏面電極５７ａ(ドレイン電極)が配置されており、第一導電型がｎ型、第二導電型がｐ型の場合、ソース電極配線４９を接地させ、裏面電極５７ａに正電圧を印加した状態でゲート電極１４にしきい値電圧以上の正電圧を印加すると、ベース領域３２のゲート絶縁膜２１に接触した部分の極性が反転し、深さ方向に伸びるｎ型の反転層が形成される。ソース領域３８は、その反転層によって導電領域２２に接続される。導電領域２２は共通層１２によって半導体単結晶基板１１に接続されているので、裏面電極５７ａとソース電極配線４９の間を電流が流れる。
【００３８】
第一導電型がｐ型、第二導電型がｎ型の場合、ソース電極配線４９を接地させ、裏面電極５７ａに負電圧を印加した状態で、ゲート電極１４に、しきい値電圧の絶対値以上の大きさの負電圧を印加すると、ベース領域３２のゲート絶縁膜２１に接触した部分の極性が反転し、深さ方向にｐ型の反転層が形成され、上記と同様に、ソース電極配線４９と裏面電極５７ａの間に電流が流れる。
この場合も、ゲート電極１４が接地電位に接続されると反転層は消滅し、電流は流れなくなる。
【００３９】
いずれの場合も、加工層１３はオーミック領域４６を介してソース電極配線４９に接続されており、加工層１３とベース領域３２はソース電極配線４９と同電位である。
【００４０】
半導体装置１がトランジスタ動作するときには、第二導電型の加工層１３と第一導電型の共通層１２や導電領域２２の間のｐｎ接合は逆バイアスされ、空乏層が広がる。
【００４１】
ゲート電極１４とゲート電極１４の間では、ｐｎ接合から、加工層１３と導電領域２２の両方に空乏層が広がり、ゲート電極１４間はその空乏層で満たされるため、電界は大きくならない。
【００４２】
それに対し、ゲート電極１４の真下位置では、ｐｎ接合は存在しないため、ｐｎ接合から広がった空乏層で満たされることなく、ゲート電極１４から広がった空乏層だけが存在するため、ゲート電極１４の底面とその真下位置の導電領域２２の間に印加される電圧は大きい。
【００４３】
本発明では、ゲート電極１４の真下位置には、ゲート絶縁膜２１よりも厚い絶縁性埋込領域１０が配置されているので、ゲート電極１４の底面とその真下位置の導電領域２２との間に大きな電圧が印加されても、その間は絶縁破壊しない。
【００４４】
絶縁性埋込領域１０の厚み、即ち、ゲート電極１４の底面とその真下位置の導電領域２２の間の距離は、３×１０-6ｍ以上８×１０-6ｍであり、ゲート電極１４の側面に位置するゲート絶縁膜２１の厚みが０．０１×１０-6ｍ以上０．２×１０-6ｍの範囲であるのに対し、１５倍以上の大きさになっている。
【００４５】
なお、本発明では、最内周のガード領域２７の幅方向の中央よりも内側であって、ゲート電極１４を除く、ベース領域３２の底面と共通層１２の間に位置する部分の第一導電型の不純物量と第二導電型の不純物量とは等しくなっている。
【００４６】
更に、隣接するゲート電極１４とゲート電極１４の間であってベース領域３２の底面と共通層１２の間に位置する部分では、導電領域２２に含まれる第一導電型の不純物量と加工層１３に含まれる第二導電型の不純物量とは等しくなるように設定されている。
【００４７】
また、導電領域２２に含まれる第一導電型の不純物量と加工層１３に含まれる第二導電型の不純物量は、導電領域２２と加工層１３の間等のｐｎ接合がアバランシェ降伏する前に、導電領域２２と加工層１３の内部が空乏層で満たされる値に設定されている。
【００４８】
このような不純物量の場合、ベース領域３２の底面と共通層１２の間に位置する部分では、加工層１３の内部が空乏層で満たされたとき、その両側に位置する導電領域２２の内部も空乏層で満たされる。
【００４９】
ｐｎ接合に印加される逆バイアスが大きく、それ以上空乏層が広がる場合は、共通層１２内部の深さ方向と外周方向に向けて広がる。
外周方向に向けて広がった空乏層が最内周のガード領域２７に達すると、そのガード領域２７の電位が安定し、最内周のガード領域２７の内部と、最内周のガード領域２７の外周に接触している耐圧領域２３内に空乏層が広がる。
【００５０】
このように、逆バイアスが大きくなると、空乏層は内側から外周方向に向けて広がり、順次複数のガード領域２７に到達する。この場合、ガード領域２７が無い場合よりも外側まで空乏層が広がる。
【００５１】
そして、アバランシェ降伏が、最内周の耐圧領域２３よりも内側の活性領域で生じるように、ガード領域２７や耐圧領域２３の幅、濃度などを設定しておくと、降伏によって流れるアバランシェ電流は、加工層１３とオーミック領域４６を通ってソース電極配線４９に流出するので、降伏が最内周の耐圧領域２３よりも外側の外周領域で生じる場合に比べて破壊が生じにくくなる。
【００５２】
＜製造工程＞
上記の半導体装置１の製造工程を説明する。
【００５３】
図１〜図２７の(ａ)は活性領域、同図の(ｂ)はその外側の外周領域の縦方向切断面図である。
【００５４】
図１(ａ)、(ｂ)を参照し、第一導電型の半導体単結晶基板１１上には、半導体単結晶基板１１よりも高抵抗の第一導電型の共通層１２がエピタキシャル成長法によって形成されており、該共通層１２上には第二導電型の加工層１３がエピタキシャル成長法によって形成されている。
【００５５】
この加工層１３表面に、図２(ａ)、(ｂ)に示すように、熱酸化法等によってフィールド絶縁膜１５を形成する。この工程及び後述する各工程において、熱酸化法で半導体単結晶基板１１の表面に形成される酸化膜については省略する。
【００５６】
次に、フォトリソグラフ工程とエッチング工程によってフィールド絶縁膜１５をパターニングし、図３(ａ)、(ｂ)に示すように、細長長方形の複数の主溝用開口１７と、それら主溝用開口１７を同心状に取り囲む四角リング状の複数の副溝用開口１８を形成する。
【００５７】
各主溝用開口１７同士は同じ幅であり、副溝用開口１８同士も同じ幅であるが、主溝用開口１７の幅は副溝用開口１８の幅よりも広い。
【００５８】
主溝用開口１７の平面形状は長方形であり、長辺は同じ方向に向けられており、互いに平行に等間隔に配置されている。副溝用開口１８の内周の四辺及び外周の四辺は、主溝用開口１７の長辺に対して平行か、又は直角になるように配置されており、副溝用開口１８同士も等間隔に配置されている。
【００５９】
主溝用及び副溝用開口１７、１８の底面には加工層１３が露出されており、パターニングされたフィールド絶縁膜１５をマスクとして加工層１３の露出部分を深さ方向にエッチングすると、図４(ａ)、(ｂ)に示すように、主溝用開口１７の底面下に、平面形状が主溝用開口１７と同じ主溝１９が形成され、副溝用開口１８の底面下に、平面形状が副溝用開口１８と同じ副溝２０が形成される。主溝１９の幅は副溝２０の幅よりも広くなっている。
【００６０】
図２８は、図４(ａ)、(ｂ)のＡ−Ａ線横方向切断面図である。図４(ａ)、(ｂ)は、図２８のＩａ−Ｉａ線、Ｉｂ−Ｉｂ線縦方向切断面図である。
【００６１】
主溝１９と副溝２０の底面は、共通層１２の表面と同じ深さかそれよりも深い位置まで達しており、従って、主溝１９の底面と副溝２０の底面には共通層１２が露出されている。主溝１９と副溝２０とは一緒に形成されるため、主溝１９の深さと副溝２０の深さは同じである。
【００６２】
ここでは主溝１９と副溝２０の底面は、共通層１２表面の深さよりも深く、従って、共通層１２と加工層１３の境界面よりも共通層１２側に位置しており、主及び副溝１９、２０の側面のうち、底面に近い部分には、共通層１２が露出されている。そして、それよりも上部の側面には加工層１３が露出されている。
【００６３】
加工層１３と共通層１２は半導体である。ここではシリコン単結晶であり、従って、主溝１９及び副溝２０の側面と底面にはシリコン単結晶が露出されている。
【００６４】
副溝２０は四角リング状であり、副溝２０同士は互いに離間しており、副溝２０間の距離は互いに等しくされている。また、各副溝２０の底面は共通層１２に達している。従って、副溝２０と副溝２０の間に残った加工層１３は断面が長方形で平面形状が四角リング状である。その加工層１３同士は副溝２０によって互いに分離されている。
また、最内周の四角リング状の加工層１３は、それよりも内側の加工層１３から、最内周の副溝２０によって分離されている。
【００６５】
図４(ｂ)の符号２７はガード領域であり、加工層１３のうち、副溝２０間に位置する部分と、最外周の副溝２０よりも外側に位置する部分によって構成されている。
【００６６】
主溝１９及び副溝２０の形成後、ＣＶＤ法によって第一導電型の半導体の原料ガスを、主及び副溝１９、２０の内外表面に接触させると、半導体が露出した部分に、導入した原料ガスの半導体単結晶が成長する。
【００６７】
主溝１９及び副溝２０の側面と底面には半導体単結晶が露出しているので、側面と底面には原料ガスの半導体単結晶が成長する。フィールド絶縁膜１５の表面には成長しない。
【００６８】
半導体単結晶の成長が進行し、副溝２０内が成長した半導体単結晶によって完全に充填されたところで成長を終了させると、副溝２０よりも幅が広い主溝１９の内部には、同じ半導体単結晶が成長しているものの、充填状態が不完全であり、主溝１９の内部には、その幅方向の中央部分に凹部が残る
図５(ｂ)の符号２３は、副溝２０内に成長し、副溝２０を充填する半導体単結晶から成る耐圧領域を示している。
【００６９】
図５(ａ)の符号２２は、主溝１９内に成長し、主溝１９を不完全充填する半導体単結晶から成る導電領域を示しており、符号２４はその導電領域２２の幅方向中央位置に形成された凹部を示している。
【００７０】
導電領域２２と耐圧領域２３は第一導電型であり、ガード領域２７は第二導電型であるから、ガード領域２７と耐圧領域２３の間とガード領域２７と共通層１２の間にはｐｎ接合が形成される。ガード領域２７は耐圧領域２３によって互いに電気的に分離されている。
最内周のガード領域２７は最内周の耐圧領域２３によって、それよりも内側の加工層１３から電気的に分離される。
【００７１】
図２９は、図５(ａ)、(ｂ)のＢ−Ｂ線横方向切断面図である。図５(ａ)、(ｂ)は、それぞれ図２９のIIａ−IIａ線、IIｂ−IIb線縦方向切断面図である。
【００７２】
この状態では凹部２４の表面には導電領域２２が露出されており、次に、図６(ａ)、(ｂ)に示すように、熱酸化法等により、導電領域２２の表面に下地絶縁膜１６を形成する。ここではシリコン酸化膜から成る下地絶縁膜１６を形成した。
【００７３】
下地絶縁膜１６の膜厚は薄く、凹部２４内には、下地絶縁膜１６で囲まれた空間が残る。このとき、耐圧領域２３上にも下地絶縁膜１６が形成される。
【００７４】
図３０は、図６(ａ)、(ｂ)のＣ−Ｃ線横方向切断面図である。図６(ａ)、(ｂ)は、それぞれ図３０のIIIａ−IIIａ線、IIIｂ−IIIb線縦方向切断面図である。
【００７５】
次に、主溝１９や副溝２０が形成された側の表面に、図７(ａ)、(ｂ)に示すように、ＣＶＤ法等によって絶縁材料２６を堆積する。ここではシリコン酸化膜を堆積し、主溝１９内の下地絶縁膜１６で囲まれた空間を絶縁材料２６で充填する。シリコン酸化膜の他、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜等を用いることができる。
【００７６】
図３１は、図７(ａ)、(ｂ)のＤ−Ｄ線横方向切断面図である。図７(ａ)、(ｂ)は、それぞれ図３１のIVａ−IVａ線、IVｂ−IVb線縦方向切断面図である。
【００７７】
次に、フォトリソグラフ工程により、最内周の耐圧領域２３よりも一定距離だけ内側の活性領域よりも外側に位置する絶縁材料２６の表面に、図８(ｂ)に示すように、パターンニングしたレジスト膜４１を配置し、耐圧領域２３とガード領域２７上を保護した状態で、隣接する凹部２４と凹部２４の間の上の絶縁材料２６を露出させ、エッチング工程によって、凹部２４の底面上の一部を残しながら絶縁材料２６を除去する。
【００７８】
図８(ａ)の符号１０は、下地絶縁膜１６と絶縁材料２６の残存部分から成る絶縁性埋込領域であり、この絶縁性埋込領域１０は、凹部２４の底面上に位置しており、その上端は、導電領域２２の上端よりも低くなっている。下地絶縁膜１６を設けず、絶縁材料２６によって絶縁性埋込領域１０を形成することもできる。
【００７９】
なお、ここでは、絶縁材料２６と一緒に、凹部２４の外部の絶縁材料２６の下層に位置するフィールド絶縁膜１５と下地絶縁膜１６も一緒に除去され、導電領域２２のうち、絶縁性埋込領域１０よりも上方の部分の表面(この表面は凹部２４の側面の一部である)と、凹部２４の外部の加工層１３の表面は露出されている。
【００８０】
その状態でレジスト膜４１を剥離した後、少なくとも凹部２４の内周に露出する導電領域２２の表面に、図９(ａ)に示すように絶縁性のゲート絶縁膜２１を形成する。ここでは熱酸化法によってシリコン酸化膜から成るゲート絶縁膜２１を形成したが、シリコン窒化膜等の他の絶縁物質を成膜してもよい。なお、活性領域の外側では、成長したゲート絶縁膜２１は図示を省略した(図９(ｂ))。また、下地絶縁膜１６と導電性領域２２の界面にもゲート絶縁膜は形成されるが、図示は省略した。絶縁性埋込領域１０には、下地絶縁膜１６と導電性領域２２の界面のゲート絶縁膜も含まれる。
【００８１】
凹部２４内にゲート絶縁膜２１が成長した状態では凹部２４内にはゲート絶縁膜２１で囲まれた空間２８が形成されており、ＣＶＤ法等によって導電性材料２９を堆積し、図１０(ａ)に示すように、凹部２４内の空間２８を導電性材料２９で充填させる。このとき、活性領域の外側の外周領域では、絶縁材料２６上に導電性材料２９が堆積される。ここでは、ＣＶＤ法により、導電性を有するポリシリコンから成る導電性材料２９が堆積された。
【００８２】
図３２は、図１０(ａ)、(ｂ)のＥ−Ｅ線横方向切断面図である。図１０(ａ)、(ｂ)は、それぞれ図３２のＶａ−Ｖａ線、Ｖｂ−Ｖb線縦方向切断面図である。
【００８３】
次に、エッチング法により、導電性材料２９のうち、凹部２４の内部を残し、凹部２４の外側の部分や、絶縁材料２６上の部分を除去すると、図１１(ａ)に示すように、凹部２４の内部に、側面でゲート絶縁膜２１と接触し、底面で絶縁性埋込領域１０と接触したゲート電極１４が形成される。
【００８４】
このとき、導電性材料２９の表面にパターニングしたレジスト膜を配置し、凹部２４の外部に位置し、ゲート電極１４に接続された導電性材料２９を一部残しておき、その部分と後述するゲート電極配線とを接続するようにしてもよい。
【００８５】
いずれにしろ、導電性材料２９のエッチングによってゲート電極１４が形成された状態では、導電領域２２の上端部分や加工層１３の表面にはゲート絶縁膜２１の表面が露出されており、活性領域の外側の外周領域では、絶縁材料２６の表面が露出されている。
【００８６】
次に、フォトリソグラフ工程により、最内周の耐圧領域２３よりも一定距離だけ内側の活性領域の外側に位置する絶縁材料２６の表面に、図１２(ｂ)に示すように、パターニングしたレジスト膜４２を配置し、活性領域の外側に位置する耐圧領域２３とガード領域２７の上を保護し、ゲート電極１４間に位置する導電領域２２や加工層１３の表面のゲート絶縁膜２１を露出させた状態で、ゲート絶縁膜２１の上方から第二導電型の不純物を照射する。
【００８７】
その不純物はゲート絶縁膜２１を透過し、図１３(ａ)に示すように、ゲート絶縁膜２１の直下位置の導電領域２２の上部と加工層１３の内部表面に第二導電型の高濃度不純物層２５が形成される。不純物はレジスト膜４２を透過できないので、図１３(ｂ)及び、下記の熱処理後の図１４(ｂ)に示すように、外周領域には高濃度不純物層２５は形成されない。
【００８８】
図３３は、図１４(ａ)、(ｂ)のＦ−Ｆ線横方向切断面図である。図１４(ａ)、(ｂ)は、図３３のＶＩａ−ＶＩａ線、ＶＩｂ−ＶＩｂ線縦方向断面図である。
【００８９】
次に、レジスト層４２を剥離した後、熱処理を行い、高濃度不純物層２５を拡散させると、図１４(ａ)に示すように、ゲート絶縁膜２１の凹部２４側面に位置する部分の間に第二導電型のベース領域３２が形成される。ベース領域３２はゲート絶縁膜２１と接触している。
【００９０】
図１４(ａ)の符号３３は、熱酸化処理によってゲート電極１４の上に形成された熱酸化膜を示している。
【００９１】
ベース領域３２の深さは、ゲート電極１４の底面よりも浅く形成されており、第一導電型の導電領域２２の上部は、ベース領域３２の深さ分だけ第二導電型のベース領域３２に置換されている。ベース領域３２の表面濃度は加工層１３の濃度よりも高い。
【００９２】
ベース領域３２の深さはゲート電極１４の深さよりも浅く、ゲート絶縁膜２１の側面の上部は、ベース領域３２の深さまでベース領域３２と接し、下部は導電領域２２と接している。
【００９３】
次に、パターニングしたレジスト膜により、ベース領域３２の上部や耐圧領域２３及びガード領域２７の表面を保護し、最内周の耐圧領域２３よりも内側の所望位置を露出させた状態で絶縁材料２６の薄膜及びフィールド絶縁膜１５をエッチングし、加工層１３表面を一部露出させる。図１５(ａ)、(ｂ)の符号４３は、そのレジスト膜を示しており、同図(ｂ)の符号３４は、絶縁材料２６の薄膜及びフィールド絶縁膜１５に形成され、加工層１３が露出する窓あけ部分を示している。
【００９４】
次いで、レジスト膜４３を剥離した後、熱酸化処理を行い、図１６(ｂ)に示すように、加工層１３の露出部分に熱酸化膜から成る薄い絶縁膜３６を形成した後、図１７(ａ)、(ｂ)に示すように、導電領域２２の上方のゲート絶縁膜２１の表面や、耐圧領域２３及びガード領域２７の上方の絶縁材料２６の表面をパターニングしたレジスト膜５２で保護し、上方から第二導電型の不純物を照射すると、第二導電型の不純物はゲート絶縁膜２１や薄い絶縁膜３６を透過し、第二導電型の高濃度不純物層４５が形成される。
【００９５】
この高濃度不純物層４５のパターンは、窓開部４４底面に露出しているゲート絶縁膜２１や薄い絶縁膜３６のパターンと同じパターンである。この第二導電型の高濃度不純物層４５の濃度は、ベース領域３２の表面濃度よりも高濃度である。
【００９６】
次に、レジスト膜５２を剥離した後、熱処理を行うと、図１９(ａ)、(ｂ)に示すように、高濃度不純物層４５中の第二導電型の不純物が拡散され、それによってオーミック領域４６が形成される。オーミック領域４６の表面濃度はベース領域３２の表面濃度よりも高濃度である。ここでは、オーミック領域４６の深さはベース領域３２の深さよりも浅い。
オーミック領域４６は、最内周の耐圧領域２３よりも内側に位置しており、耐圧領域２３とは接触していない。
【００９７】
図３４は、図１９(ａ)、(ｂ)のＧ−Ｇ線横方向切断面図である。図１９(ａ)、(ｂ)は、図３４のＶＩＩａ−ＶＩＩａ線、ＶＩＩｂ−ＶＩＩｂ線縦方向切断面図である。
【００９８】
次に、図２０(ａ)、(ｂ)に示すように、表面に、パターニングしたレジスト膜５３を配置する。このレジスト膜５３は、最外周の耐圧領域２３の上方が露出するようなリング状の窓開部５４を有しており、窓開部５４底面に露出する絶縁材料２６をエッチングし、最外周の耐圧領域２３の少なくとも一部を、活性領域を取り囲むようにリング状に露出させる。
【００９９】
次いで、レジスト膜５３を剥離した後、図２１(ａ)、(ｂ)に示すように、表面にレジスト膜５５を配置する。このレジスト膜５５は、ゲート電極１４の少なくとも長手方向両側位置と、最外周の耐圧領域２３上に開口部５６ａ、５６ｂをそれぞれ有している。
【０１００】
そして、レジスト膜５５の上方から第一導電型の不純物を照射すると、その不純物は、ゲート絶縁膜２１が露出している部分ではゲート絶縁膜２１を透過してシリコン単結晶中に注入され、又は、耐圧領域２３等のシリコン単結晶が露出している部分ではシリコン単結晶中に直接注入され、ゲート電極１４の長手方向に沿った開口５６ａ底面のベース領域３２の内部表面と、最外周の耐圧領域２３の内部表面に第一導電型の高濃度不純物層３７が形成される。
【０１０１】
次に、レジスト膜５５を剥離した後、熱処理を行って高濃度不純物層３７中の第一導電型の不純物を拡散させるとゲート電極１４の長手方向に沿った両側側面位置に、ゲート電極１４に沿って細長い第一導電型のソース領域３８が形成され、最外周の耐圧領域２３の内部表面に、活性領域を取り囲むリング状の第一導電型の等電位リング領域３９とが形成される。
【０１０２】
ソース領域３８はベース領域３２よりも浅く、ベース領域３２によって導電領域２２から分離されている。また、ソース領域３８の長手方向に沿った側面の片側は、ソース領域３８の深さまでゲート絶縁膜２１に接触している。隣接するゲート電極１４の間には、二個のソース領域３８が形成されており、その二個のソース領域３８の間には、オーミック領域４６が位置している。
【０１０３】
等電位リング領域３９の幅は最外周の耐圧領域２３の幅と同程度であり、最外周の耐圧領域２３に接触しているが、最外周よりも内側の耐圧領域２３とは非接触にされている。
等電位リング領域３９の表面濃度は高いので、等電位リング領域３９が形成された最外周の耐圧領域２３内部表面にはｐ型の反転層は形成されなくなる。
【０１０４】
図３５は、図２３(ａ)、(ｂ)のＨ−Ｈ線、及び後述する図２７(ａ)、(ｂ)のＪ−Ｊ線切断面図である。図２３(ａ)、(ｂ)と図２７(ａ)、(ｂ)は、それぞれ図３５のVIIIａ−VIIIａ線、VIIIｂ−VIIIb線切断面図である。
【０１０５】
ソース領域３８が形成された状態では、加工層１３やゲート電極１４等で構成される処理対象物表面には、ゲート絶縁膜２１や絶縁材料２６の薄膜が露出されており、ＣＶＤ法等の成膜方法により、図２４(ａ)、(ｂ)に示すように、処理対象物の表面にＳｉＯ2等の絶縁材料から成る層間絶縁膜４７を形成した後、該層間絶縁膜４７上にパターニングしたレジスト膜を配置し、エッチングにより、そのレジスト膜の開口底面に露出する層間絶縁膜４７や、その更に下層に位置するゲート絶縁膜２１を除去し、オーミック領域４６やソース領域３８表面の少なくとも一部表面が露出する複数の開口部を形成する。
【０１０６】
図２５(ａ)、(ｂ)の符号５７は、層間絶縁膜４７上のパターニングしたレジスト膜であり、符号５８は、そのレジスト膜５７によって形成された層間絶縁膜４７とゲート絶縁膜２１等の開口部を示している。なお、ここでは層間絶縁膜４７はＰＳＧ膜である。
【０１０７】
図２５(ａ)、(ｂ)では図示されていないが、全てのゲート電極１４の表面の一部が露出されるか、又は凹部２４の外部に位置し、ゲート電極１４に接続された導電性材料２９の表面の一部が露出されており、その状態でスパッタリング法や蒸着法等により、処理対象物表面に導電性薄膜を形成すると、該導電性薄膜は、ソース領域３８とオーミック領域４６とに接触する。
【０１０８】
図２６の符号４８は、その導電性薄膜を示している。ここでは導電性薄膜４８はアルミニウム薄膜であるが、ソース領域３８とオーミック領域４６とに対し、オーミック接触できる金属薄膜等の導電性の薄膜を広く用いることができる。
【０１０９】
導電性薄膜４８は、オーミック領域４６とソース領域３８に接触する部分と、ゲート電極１４に接触する部分とがある。その導電性薄膜４８をパターニングし、オーミック領域４６とソース領域３８に接触する部分を含み、ゲート電極１４とは絶縁されたソース電極配線を形成する。ソース電極配線は、図２７(ａ)、(ｂ)の符号４９で示されている。また、ソース電極配線４９を形成する際に、導電性薄膜４８のパターニングによって、ゲート電極１４に接続された不図示のゲート電極配線を形成する。
【０１１０】
このゲート電極配線は、ゲート電極１４に直接接続してもよいし、凹部２４を充填した導電性材料２９をエッチングした際に残され、ゲート電極１４に接触された導電性材料２９に接続することもできる。ゲート電極配線は、オーミック領域４６とソース領域３８とは絶縁されており、ソース電極配線４９とゲート電極配線とは電気的に分離されている。
【０１１１】
次に、ソース電極配線４９やゲート電極配線上に保護膜(保護膜の図示は省略する)を形成し、パターニングによって保護膜に窓開部分を形成した後、半導体単結晶基板１１の表面に、半導体単結晶基板１１とオーミック接触する裏面電極５７ａを形成すると、半導体装置１が得られる。半導体装置１のＪ−Ｊ線横方向断面図は図３５と同じである。
【０１１２】
この半導体装置１は、ダイシングによって個々の素子に分割した後、裏面電極５７ａをリードにダイボンディングし、保護膜の窓開部分の底面に露出するソース電極配線４９やゲート電極配線とリードとを金属細線で接続した後、パッケージングし、リードの不要部分を切断除去して個別に分離させる。
【０１１３】
次に、本発明の半導体装置１の、絶縁性埋込領域１０の厚みと耐圧及び導通抵抗の関係について説明する。
【０１１４】
図３９のグラフは、絶縁性埋込領域１０の厚みＴ(横軸)と耐圧Ｂvdss(縦軸)の関係の計算結果である。この図３９及び後述する図４０、４１のグラフについて、計算条件は下記の通りである。
【０１１５】
隣接するゲート電極１４間の距離＝２．５μｍ
ベース領域３２の底面と共通層１２との間の距離＝７．５μｍ
ベース領域３２の深さ＝１．５μｍ
導電領域２２の厚み＝０．６μｍ
また、隣接するゲート電極１４間に挟まれた領域であって、共通層１２とベース領域３２との間の領域に含まれる第一導電型と第二導電型の不純物量は等しい。
【０１１６】
ゲート電極１４の平面形状は、細長の長方形であり、隣接するゲート電極１４間に挟まれた領域の不純物量は、ゲート電極１４の長さを符号Ｌ(ｃｍ)としたときに、１．１３×１０9×Ｌ個である。
【０１１７】
図３９のグラフから分かるように、絶縁性埋込領域１０の厚みがゲート絶縁膜２１の１０倍未満の厚みＴでは耐圧が低いため、１０倍以上が望ましい。
【０１１８】
図４０は、絶縁性埋込領域１０の厚みＴ(横軸)と導通抵抗ＲON(縦軸)の関係を示すグラフであり、絶縁性埋込領域１０の厚みＴが増加すると導通抵抗ＲONも増大している。
【０１１９】
次に、図４１は耐圧Ｂvdss(横軸)と導通抵抗ＲON(縦軸)の関係を示すグラフである。
【０１２０】
図中の「従来の半導体装置」の曲線は、図３８(ａ)に示すような第１導電型の共通層の一方の主面上に第２導電型のベース領域および第１導電型のソース領域を有し、ゲート電極底面と共通層との間の絶縁埋込領域の厚みがゲート絶縁膜の厚みと同じであり、かつトレンチ１１９の底部が共通層へ到達しているトレンチゲート構造を有する半導体装置の耐圧と導通抵抗の関係を示したグラフである。
【０１２１】
隣接するゲート電極間の距離、ベース領域、ソース領域の不純物濃度および深さは本発明構造の計算条件と同一としてある。横軸(耐圧Ｂvdss)を変えるために、第１導電型の共通層の不純物濃度および深さを変えている。
【０１２２】
耐圧Ｂvdssを高くする場合には共通層の不純物濃度を低くして、かつ深さを深くすることで対応している。
【０１２３】
それに対し、「本発明の半導体装置」では、横軸の値を変えるために、絶縁性埋込領域１０の厚みＴを変えている。
【０１２４】
従来の半導体装置の曲線から分かるように、従来構造において、耐圧を増加させるために共通層１２の濃度を低くしたり、深さを深くすると、導通抵抗ＲONが急増するが、本発明の構造において、絶縁性埋込領域１０の厚みＴを厚くして耐圧を増加させた場合には、導通抵抗ＲONの増加の程度は小さい。即ち、本発明の半導体装置１では、耐圧向上の効果に比べれば、導通抵抗ＲONの増大は無視することができる。
【０１２５】
＜他の例＞
上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はそれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。
【０１２６】
図３６(ａ)、(ｂ)の符号２は、本発明の半導体装置のうち、ｐｎ接合型のＩＧＢＴを示している。
【０１２７】
第一例の半導体装置１の半導体単結晶基板１１が第一導電型であり、ドレイン層として用いられていたのに対し、この半導体装置２では、第一導電型の半導体単結晶基板１１に替えて第二導電型の半導体単結晶基板５１がコレクタ層として用いられている。従って、第一導電型の共通層１２と第二導電型の半導体単結晶基板５１との間にはｐｎ接合が形成されている。他の構成は、第一例の半導体装置１と同じである。
【０１２８】
図３６(ａ)、(ｂ)の符号５７ｂは半導体単結晶基板５１とオーミック接合を形成する裏面電極(コレクタ電極)である。
【０１２９】
第二導電型の半導体単結晶基板５１と共通層１２との間に形成されたｐｎ接合は、加工層１３と共通層１２との間のｐｎ接合が逆バイアスされるときに順バイアスされる極性であり、半導体装置２が導通するときに、半導体単結晶基板５１から共通層１２内に少数キャリアが注入され、共通層１２の導通抵抗が低下するようになっている。
【０１３０】
この半導体装置２のＫ−Ｋ線横方向切断面図は図３５である。図３６(ａ)、(ｂ)は、それぞれ、図３５のVIIIa−VIIIa線、VIIIb−VIIIb線の縦方向切断面図である。
【０１３１】
次に図３７(ａ)、(ｂ)の符号３は、ショットキー接合型のＩＧＢＴの場合の本発明の半導体装置を示している。
【０１３２】
この半導体装置３では、研磨工程等によって第１の実施例の半導体単結晶基板１１が除去され、半導体単結晶基板１１よりも低濃度の第一導電型の共通層１２が露出されており、その共通層１２の表面に裏面電極５７ｃ(ショットキー電極)が形成されている。
【０１３３】
裏面電極５７ｃの少なくとも共通層１２と接触する部分の材料は、共通層１２とショットキー接合を形成する物質であり、例えばクロム等である。他の構造は、第一例の半導体装置１と同じである。
【０１３４】
ショットキー接合の極性は、共通層１２と加工層１３の間のｐｎ接合が逆バイアスされるときに順バイアスされる極性であり、従って、半導体装置２が導通するときに、裏面電極５７ｃから共通層１２内に少数キャリアが注入され、共通層１２の導通抵抗が低下するようになっている。
【０１３５】
この半導体装置３のＬ−Ｌ線横方向切断面図は図３５である。図３７(ａ)、(ｂ)は、それぞれ、図３５のVIIIa−VIIIa線、VIIIb−VIIIb線の縦方向切断面図である。
【０１３６】
なお、半導体単結晶基板１１が低濃度であり、裏面電極５７ｃとショットキー接合を形成できる場合、半導体単結晶基板１１表面にショットキー電極膜を形成することもできる。この場合も導通抵抗を小さくするために半導体単結晶基板１１を研磨して厚みを薄くすることができる。
【０１３７】
上記各実施では、副溝２０の四隅は直角であり、各副溝２０の四辺は直角に交わっていたが、本発明はそれに限定されるものではなく、副溝２０の四隅に丸みが付されたものも含まれる。また、四隅に二以上の角が形成された多角形形状のものも含まれる。
【０１３８】
上記の導電領域２２と耐圧領域２３は、エピタキシャル成長させた半導体単結晶であり、特に、シリコン単結晶を用いたが、シリコン以外の半導体単結晶であってもよい。
更に、単結晶ではなく、第一導電型の半導体の多結晶を成長させてもよい。
【図面の簡単な説明】
【０１３９】
【図１】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１)
【図２】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２)
【図３】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(３)
【図４】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(４)であって、(ａ)：図２８のＩａ−Ｉａ線縦方向切断面図、(ｂ)：同図Ｉｂ−Ｉｂ線縦方向切断面図
【図５】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(５)であって、(ａ)：図２９のIIａ−IIａ線縦方向切断面図、(ｂ)：同図IIｂ−IIb線縦方向切断面図
【図６】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(６)であって、(ａ)： 図３０のIIIａ−IIIａ線縦方向切断面図、(ｂ)：同図IIIｂ−IIIb線縦方向切断面図
【図７】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(７)であって、(ａ)：図３１のIVａ−IVａ線縦方向切断面図、(ｂ)：同図IVｂ−IVb線縦方向切断面図
【図８】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(８)
【図９】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(９)
【図１０】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１０)であって、(ａ)：図３２のＶａ−Ｖａ線縦方向切断面図、(ｂ)：同図Ｖｂ−Ｖb線縦方向切断面図
【図１１】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１１)
【図１２】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１２)
【図１３】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１３)
【図１４】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１４)であって、(ａ)：図３３のＶＩａ−ＶＩａ線縦方向切断面図、(ｂ)：同図ＶＩｂ−ＶＩｂ線縦方向断面図
【図１５】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１５)
【図１６】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１６)
【図１７】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１７)
【図１８】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１８)
【図１９】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１９)であって、(ａ)：図３４のＶＩＩａ−ＶＩＩａ線縦方向切断面図、(ｂ)：同図ＶＩＩｂ−ＶＩＩｂ線縦方向切断面図
【図２０】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２０)
【図２１】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２１)
【図２２】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２２)
【図２３】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２３)
【図２４】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２４)
【図２５】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２５)
【図２６】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２６)
【図２７】(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２７)
【図２８】図４(ａ)、(ｂ)のＡ−Ａ線切断面図
【図２９】図５(ａ)、(ｂ)のＢ−Ｂ線切断面図
【図３０】図６(ａ)、(ｂ)のＣ−Ｃ線切断面図
【図３１】図７(ａ)、(ｂ)のＤ−Ｄ線切断面図
【図３２】図１０(ａ)、(ｂ)のＥ−Ｅ線切断面図
【図３３】図１４(ａ)、(ｂ)のＦ−Ｆ線切断面図
【図３４】図１９(ａ)、(ｂ)のＧ−Ｇ線切断面図
【図３５】図２３(ａ)、(ｂ)のＨ−Ｈ線、及び図２７(ａ)、(ｂ)のＪ−Ｊ線、図３６のＫ−Ｋ線、図３７のＬ−Ｌ線縦方向切断面図
【図３６】(ａ)、(ｂ)：本発明の半導体装置のうち、ｐｎ接合型のＩＧＢＴ
【図３７】(ａ)、(ｂ)：本発明の半導体装置のうち、ショットキー接合型のＩＧＢＴ
【図３８】(ａ)、(ｂ)：本発明の関連技術である半導体装置を説明するための図
【図３９】絶縁性埋込領域の厚み(横軸)と耐圧Ｂvdss(縦軸)の関係の計算結果を示すグラフ。
【図４０】絶縁性埋込領域の厚み(横軸)と導通抵抗ＲON(縦軸)の関係を示すグラフ
【図４１】耐圧Ｂvdss(横軸)と導通抵抗ＲON(縦軸)の関係を示すグラフ
【符号の説明】
【０１４０】
１１……半導体基板(ドレイン層)
１２……共通層
１３……加工層
１４……ゲート電極
１９……主溝
２０……副溝
２１……ゲート絶縁膜
２２……導電領域
２３……耐圧領域
２７……ガード領域
３２……ベース領域
３８……ソース領域
４６……オーミック領域
４９……ソース電極配線
５１……半導体基板(コレクタ層)
５７ａ……裏面電極(ドレイン電極)
５７ｂ……裏面電極(コレクタ電極)
５７ｃ……裏面電極(ショットキー電極)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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