(57)【要約】【課題】  クロック復元回路及び方法とこれを用いた高速データ送受信回路を提供する。【解決手段】   本発明のクロック復元回路は、同一の第１周波数を有し、互いに位相が異なるグローバルクロック信号を入力して、第１周波数より高くて同一の第２周波数を有し、互いに位相が異なる複数のローカルクロック信号を発生する周波数逓倍器、ローカルクロック信号を基準として位相と第３周波数とが決められた復元クロック信号を発生する位相補間器、そして、復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために復元クロック信号の位相を調節する位相制御器を含む。【選択図】    図１
2006025417.tif 000002
【特許請求の範囲】
【請求項１】
同一の第１周波数を有し、互いに位相が異なる複数のグローバルクロック信号を入力し、前記第１周波数より高い同一の第２周波数を有し、互いに位相が異なる複数のローカルクロック信号を発生する周波数逓倍器と、
前記ローカルクロック信号を基準として位相と第３周波数とが決められた復元クロック信号を発生する位相補間器と、
前記復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために、前記復元クロック信号の位相を調節する前記位相制御器と、を備えることを特徴とするクロック復元回路。
【請求項２】
前記位相補間器は、少なくとも二つ以上の前記ローカルクロック信号の位相補間によって前記復元クロック信号の位相を得て、
前記第３周波数は、実質的に前記ローカルクロック信号の前記第２周波数と同一であることを特徴とする請求項１記載のクロック復元回路。
【請求項３】
前記位相制御器は、前記復元クロック信号の位相が前記入力データの位相より遅延される場合には、前記復元クロック信号の位相を増加させ、
前記復元クロック信号の位相が前記入力データの位相より速い場合には、前記復元クロック信号の位相を減少させるように調節することを特徴とする請求項１記載のクロック復元回路。
【請求項４】
前記グローバルクロック信号の前記第１周波数は、１ＧＨｚ〜数ＧＨｚ範囲のいずれか一つの周波数であることを特徴とする請求項１記載のクロック復元回路。
【請求項５】
前記入力データの周波数は、前記第２周波数より高い第４周波数であることを特徴とする請求項１記載のクロック復元回路。
【請求項６】
前記第１周波数は２．１２５ＧＨｚであり、前記第２周波数は４．２５ＧＨｚであり、前記第４周波数は８．５ＧＨｚであることを特徴とする請求項５記載のクロック復元回路。
【請求項７】
前記復元クロック信号は、マルチチャンネルシリアライザ／デシリアライザの各チャンネルのクロックに該当することを特徴とする請求項１記載のクロック復元回路。
【請求項８】
前記位相制御器は、非線型デジタル変換器を含むことを特徴とする請求項１記載のクロック復元回路。
【請求項９】
前記周波数逓倍器は、
前記複数のグローバルクロック信号を入力して前記グローバルクロック信号と周波数は同一であるが、互いに位相が異なる複数の補間クロック信号を生成する補間クロック発生器と、
前記複数のグローバルクロック信号を排他的論理和して前記複数のローカルクロック信号のうち、互いに位相が反対の第１ローカルクロック信号対を発生する第１ギルバートセルと、
前記複数の補間クロック信号を排他的論理和して前記複数のローカルクロック信号のうち、互いに位相が反対の第２ローカルクロック信号対を発生する第２ギルバートセルと、を含むことを特徴とする請求項１記載のクロック復元回路。
【請求項１０】
前記各グローバルクロック信号の位相は、０°、９０°、１８０°、２７０°のうち、いずれか一つであることを特徴とする請求項９記載のクロック復元回路。
【請求項１１】
前記各補間クロック信号の位相は、４５°、１３５°、２２５°、３１５°のうち、いずれか一つであることを特徴とする請求項１０記載のクロック復元回路。
【請求項１２】
前記補間クロック発生器は、
前記複数のグローバルクロック信号を補間して４５°及び２２５°の位相を有する第１補間クロック信号対を発生する第１位相補間器と、
前記複数のグローバルクロック信号を補間して１３５°及び３１５°の位相を有する第２補間クロック信号対を発生する第２位相補間器と、を備えることを特徴とする請求項１１記載のクロック復元回路。
【請求項１３】
前記第１位相補間器は、
前記グローバルクロック信号のうち、０°及び１８０°の位相を有する一対のグローバルクロック信号を差動増幅する第１差動増幅器と、
前記グローバルクロック信号のうち、９０°及び２７０°の位相を有する一対のグローバルクロック信号を差動増幅する第２差動増幅器と、
前記第１差動増幅器及び第２差動増幅器の０°及び９０°の入力側に対応して２２５°の位相を有する補間クロック信号の出力端子に共通連結された第１出力負荷と、
前記第１差動増幅器及び第２差動増幅器の１８０°及び２７０°の入力側に対応して４５°の位相を有する補間クロック信号の出力端子に共通連結された第２出力負荷と、を含むことを特徴とする請求項１２記載のクロック復元回路。  
【請求項１４】
前記第２位相補間器は、
前記グローバルクロック信号のうち、９０°及び２７０°の位相を有する一対のグローバルクロック信号を差動増幅する第１差動増幅器と、
前記グローバルクロック信号のうち、１８０°及び０°の位相を有する一対のグローバルクロック信号を差動増幅する第２差動増幅器と、
前記第１差動増幅器及び第２差動増幅器の９０°及び１８０°の入力側に対応して３１５°の位相を有する補間クロック信号の出力端子に共通連結された第１出力負荷と、
前記第１差動増幅器及び第２差動増幅器の２７０°及び０°の入力側に対応して１３５°の位相を有する補間クロック信号の出力端子に共通連結された第２出力負荷と、を含むことを特徴とする請求項１２記載のクロック復元回路。
【請求項１５】
同一の第１周波数を有し、互いに位相が異なる複数のグローバルクロック信号を入力し、前記第１周波数より高い同一の第２周波数を有し、互いに位相が異なる複数のローカルクロック信号を発生する段階と、
発生した前記ローカルクロック信号に基づいて決められた位相と第３周波数とを有する復元クロック信号を発生する段階と、
前記復元クロック信号の位相を入力データの位相と同期させるために、前記復元クロック信号の位相を変化させる段階と、を含むことを特徴とするクロック復元方法。
【請求項１６】
少なくとも二つ以上の前記ローカルクロック信号の補間によって得られた位相を有する前記復元クロック信号を発生し、発生された前記復元クロック信号の第３周波数が実質的に前記ローカルクロック信号の第２周波数と同一であることを特徴とする請求項１５記載のクロック復元方法。
【請求項１７】
前記復元クロック信号の位相が入力データの位相より遅延される場合には、前記復元クロック信号の位相を増加させ、前記復元クロック信号の位相が前記入力データの位相より速い場合には、前記復元クロック信号の位相を減少させるように、前記復元クロック信号の位相を変化させることを特徴とする請求項１５記載のクロック復元方法。
【請求項１８】
前記第１周波数は、１〜数十ＧＨｚの範囲のいずれか一つの周波数であることを特徴とする請求項１４記載のクロック復元方法。
【請求項１９】
前記入力データの第４周波数は、前記第２周波数より高いことを特徴とする請求項１５記載のクロック復元方法。
【請求項２０】
前記第１周波数は２．１２４ＧＨｚであり、前記第２周波数は４．２５ＧＨｚであり、前記第４周波数は８．５ＧＨｚであることを特徴とする請求項１９記載のクロック復元方法。
【請求項２１】
前記ローカルクロック信号の発生段階は、
前記複数のグローバルクロック信号を入力して、前記グローバルクロック信号と周波数は同一であるが、互いに位相が異なる複数の補間クロック信号を生成する段階と、
前記複数のグローバルクロック信号を入力して前記複数のローカルクロック信号のうち、互いに位相が反対である第１ローカルクロック信号対を発生する段階と、
前記複数の補間クロック信号を入力して前記複数のローカルクロック信号のうち、互いに位相が反対である第２ローカルクロック信号対を発生する段階と、を含むことを特徴とする請求項１３記載のクロック復元方法。
【請求項２２】
前記各グローバルクロック信号の位相は、０°、９０°、１８０°、２７０°のうち、いずれか一つであることを特徴とする請求項２１記載のクロック復元方法。
【請求項２３】
前記各補間クロック信号の位相は、４５°、１３５°、２２５°、３１５°のうち、いずれか一つであることを特徴とする請求項２２記載のクロック復元方法。
【請求項２４】
前記補間クロック信号の発生段階は、
前記複数のグローバルクロック信号を第１補間して、４５°及び２２５°の位相を有する第１補間クロック信号対を発生する段階と、
前記複数のグローバルクロック信号を第２補間して、１３５°及び３１５°の位相を有する第２補間クロック信号対を発生する段階と、を備えることを特徴とする請求項２３記載のクロック復元方法。
【請求項２５】
前記第１補間段階は、
前記グローバルクロック信号のうち、０°及び１８０°の位相を有する一対のグローバルクロック信号を差動増幅して互いに位相が反対である第１出力信号対を発生する段階と、
前記グローバルクロック信号のうち、９０°及び２７０°の位相を有する一対のグローバルクロック信号を差動増幅して互いに位相が反対である第２出力信号対を発生する段階と、
０°及び９０°の位相を有するグローバルクロック信号に対応する一つの第１出力信号及び第２出力信号を合わせて２２５°の位相を有する補間クロック信号を出力する段階と、
１８０°及び２７０°の位相を有するグローバルクロック信号に対応する他の一つの第１出力信号及び第２出力信号を合わせて４５°の位相を有する補間クロック信号を出力する段階と、を含むことを特徴とする請求項２４記載のクロック復元方法。
【請求項２６】
前記第２位相補間段階は、
前記グローバルクロック信号のうち、９０°及び２７０°の位相を有する一対のグローバルクロック信号を差動増幅して互いに位相が反対である第１出力信号対を発生する段階と、
前記グローバルクロック信号のうち、１８０°及び０°の位相を有する一対のグローバルクロック信号を差動増幅して互いに位相が反対である第２出力信号対を発生する段階と、
９０°及び１８０°の位相を有するグローバルクロック信号に対応する一つの第１出力信号及び第２出力信号を合わせて３１５°の位相を有する補間クロック信号を出力する段階と、
２７０°及び０°の位相を有するグローバルクロック信号に対応して１３５°の位相を有する補間クロック信号を出力する段階と、を含むことを特徴とする請求項２２記載のクロック復元方法。
【請求項２７】
同一第１周波数を有し、互いに位相が異なる複数のグローバルクロック信号を発生する一つの位相固定ループと、
それぞれのチャンネルは、請求項１に記載の復元回路からのクロック復元信号を含んでいる複数のチャンネルと、を含むことを特徴とする高速データ送受信回路。
【請求項２８】
前記高速データ送受信回路は、マルチチャンネルシリアライザ／デシリアライザを更に含むことを特徴とする請求項２７記載の高速データ送受信回路。
【請求項２９】
第１周波数を有する複数の入力クロック信号と周波数は同一であるが、互いに位相が異なる複数の補間クロック信号を生成する補間クロック発生器と、
前記複数の入力クロック信号を排他的論理和して、互いに位相が反対である第１出力クロック信号対を発生する第１排他的論理和ロジックと、
前記複数の補間クロック信号を排他的論理和して互いに位相が反対である第２出力クロック信号対を発生する第２排他的論理和ロジックと、を含むことを特徴とする周波数逓倍器。
【請求項３０】
前記第１出力クロック信号対と第２出力クロック信号対とは、前記第１周波数より高い第２周波数を有することを特徴とする請求項２９記載の周波数逓倍器。
【請求項３１】
前記第１排他的論理和ロジック及び第２排他的論理和ロジックは、それぞれギルバートセルで構成されることを特徴とする請求項２９記載の周波数逓倍器。
【請求項３２】
前記補間クロック発生器は、
前記複数の入力クロック信号を補間して４５°及び２２５°の位相を有する第１補間クロック信号対を発生する第１位相補間器と、
前記複数の入力クロック信号を補間して１３５°及び３１５°の位相を有する第２補間クロック信号対を発生する第２位相補間器と、備えることを特徴とする請求項２９記載の周波数逓倍器。
【請求項３３】
前記第１位相補間器は、
前記入力クロック信号のうち、０°及び１８０°の位相を有する一対の入力クロック信号を差動増幅する第１差動増幅器と、
前記入力クロック信号のうち、９０°及び２７０°の位相を有する一対の入力クロック信号を差動増幅する第２差動増幅器と、
前記第１差動増幅器及び第２差動増幅器の０°及び９０°の入力側に対応して２２５°の位相を有する補間クロック信号の出力端子に共通連結された第１出力負荷と、
前記第１差動増幅器及び第２差動増幅器の１８０°及び２７０°の入力側に対応して４５°の位相を有する補間クロック信号の出力端子に共通連結された第２出力負荷と、を含むことを特徴とする請求項３２記載の周波数逓倍器。
【請求項３４】
前記第２位相補間器は、
前記入力クロック信号のうち、９０°及び２７０°の位相を有する一対の入力クロック信号を差動増幅する第１差動増幅器と、
前記入力クロック信号のうち、１８０°及び０°の位相を有する一対の入力クロック信号を差動増幅する第２差動増幅器と、
前記第１差動増幅器及び第２差動増幅器の９０°及び１８０°の入力側に対応して３１５°の位相を有する補間クロック信号の出力端子に共通連結された第１出力負荷と、
前記第１差動増幅器及び第２差動増幅器の２７０°及び０°の入力側に対応して１３５°の位相を有する補間クロック信号の出力端子に共通連結された第２出力負荷と、を含むことを特徴とする請求項３２記載の周波数逓倍器。
【請求項３５】
受信した複数のグローバルクロック信号から受信したグローバルクロック信号の周波数より高い周波数のローカルクロック信号を発生する周波数逓倍器と、
前記ローカルクロック信号を基準として復元クロック信号を発生する位相補間器と、
前記復元クロック信号の位相を、位相制御器に入力される入力データの位相と同期させるために、前記復元クロック信号の位相を調節し、同期された復元クロック信号を基準として復元データを発生する前記位相制御器と、を備えることを特徴とするクロック-データ復元回路。
【請求項３６】
受信した複数のグローバルクロック信号から受信したグローバルクロック信号の周波数より高い周波数を有するローカルクロック信号を発生する段階と、
前記ローカルクロック信号を基準として復元クロック信号を発生する段階と、
前記復元クロック信号の位相を、位相制御器に入力される入力データの位相と同期させるために前記復元クロック信号の位相を調節する段階と、
同期された復元クロック信号を基準として復元データを発生する段階と、を備えることを特徴とするクロック-データ復元回路。
【請求項３７】
決められた周波数を有するグローバルクロック信号を発生する位相固定ループと、
それぞれのチャンネルは、請求項３５に記載のクロック-データ復元回路を含んでいる複数のチャンネルと、を含むことを特徴とする高速データ送受信回路。
【請求項３８】
前記グローバルクロック信号の第１周波数と同一周波数を有する複数のグローバルクロック周波数から複数の補間クロック信号を生成する補間クロック発生器と、
前記補間クロック信号を排他的論理和して、前記グローバルクロック信号の周波数より高い第２周波数を有する第１出力クロック信号対を発生する第１排他的論理和ロジックと、
前記補間クロック信号を排他的論理和して、前記グローバルクロック信号の周波数より高い第２周波数を有する第２出力クロック信号対を発生する第２排他的論理和ロジックと、を含むことを特徴とする周波数逓倍器。
【請求項３９】
請求項２９に記載の周波数逓倍器と、
前記ローカルクロック信号を基準として位相と第３周波数とが決められた復元クロック信号を発生する位相補間器と、
前記復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために、前記復元クロック信号の位相を調節する位相制御器と、を備えることを特徴とするクロック復元回路。
【請求項４０】
請求項３８に記載の周波数逓倍器と、
前記ローカルクロック信号を基準として復元クロック信号を発生する位相補間器と、
前記復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために前記復元クロック信号の位相を調節し、同期された復元クロック信号を基準として復元データを発生する位相制御器と、を備えることを特徴とするクロック-データ復元回路。
【請求項４１】
受信された複数のグローバルクロック信号を基準として、複数のローカルクロック信号を発生する周波数逓倍器と、復元クロック信号を発生する位相補間器と、前記復元クロック信号の位相を調節する位相制御器とを含み、請求項１５に記載の方法によってクロック信号を復元することを特徴とするクロック復元回路。
【請求項４２】
受信された複数のグローバルクロック信号を基準として複数ローカルクロック信号を発生する周波数逓倍器と、復元クロック信号を発生する位相補間器と、前記復元クロック信号の位相を調節し、復元クロック信号を基準として復元データを発生する位相制御器とを含み、請求項３６に記載の方法によってクロック信号を復元することを特徴とするクロック−データ復元回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック復元回路及び方法と、これを用いた高速データ送受信回路に係り、特に、数ＧＨｚ乃至数十ＧＨｚのデータ伝送速度を有する高速送受信回路におけるクロック及びデータ復元回路（ＣＤＲ：Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路に関する。
【背景技術】
【０００２】
一般に、クロック及びデータ復元回路（ＣＤＲ）は、光通信（ｏｐｔｉｃａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）、バックプレーンルーティング（ｂａｃｋｐｌａｎｅ  ｒｏｕｔｉｎｇ）、チップ間相互連結（ｃｈｉｐ−ｔｏ−ｃｈｉｐ  ｉｎｔｅｒｃｏｎｎｅｃｔ）のような高速データ通信システムの受信段でデジタル信号の再生に必要なクロックを提供するために広く用いられている。
【０００３】
ＣＤＲ構造は、外部の水晶発振器から提供される基準クロックの使用の可否によって、基準クロックを用いずにクロックを復元する構造と、基準クロックを用いてクロックを復元する構造とに大別することができる。前者は、周波数検出器を用いて入力データから直接周波数情報を抽出するのに対し、後者は、外部クロックとクロック分周器（ｃｌｏｃｋ  ｄｉｖｉｄｅｒ）とを用いて入力データのビットレートと同じ周波数のクロックを生成する。
【０００４】
特に、高速データ送受信時には、入力データのビットレートの半分に当たるハーフレートＣＤＲを用いる。ハーフレートＣＤＲでは、二つのＰＬＬを用いる方式と、一つのＰＬＬでハーフレートクアドラチャークロックを生成して用いる方式とに大別される。前者の場合、ＰＬＬを多数用いるため、チップ面積の増加、電力消費の増加などの短所がある。後者の場合、データレートが上がるに従って高い周波数の電圧制御発信器（ＶＣＯ）を設計し、高周波数のクアドラッチャークロックをデータ受信チャンネルに伝送する必要がある。したがって、後者の場合、クロック周波数が高くなるほどロージッタ特性を有するＰＬＬ／ＶＣＯのＣＭＯＳ設計が困難となる。また、各チャンネルにクロック伝送時に、伝送ライン間のミスマッチング及びカップリング効果などが周波数に比例して増加するようになり、伝送バッファによる電力消費が増加するようになる。
【０００５】
特許文献１では、一つのＰＬＬで１．２５ＧＨｚのクアドラッチャークロックを発生して位相補間器に提供し、位相補間器では、フィードバックされた制御信号に応答して位相を補間して復元された１．２５ＧＨｚクロックを発生し、データ復元クロックに提供してデータを復元させるＣＤＲを開示している。
【０００６】
ＰＬＬから提供されたクロック周波数と復元クロック周波数とが同一なので、データレートが、例えば、８．５Ｇｂｐｓに高くなると、８．５ＧＨｚクロック信号を発生するＰＬＬ／ＶＣＯを構成し、８．５ＧＨｚクアドラッチャークロックを位相補間器に伝送する。ハーフレートＣＤＲの場合には、４．２５ＧＨｚのクアドラッチャークロックを伝送する。しかし、現在の技術で動作信頼性を満たす８ＧＨｚ以上のＶＣＯをＣＭＯＳとして設計することは事実上不可能であるか、非常に困難である。
【０００７】
このように、データレートが高くなると、ＰＬＬのロージッタＣＭＯＳ設計が困難になり、クロック伝送ライン上のミスマッチング、カップリング効果などが増大し、電力消費が増加するようになる。
【０００８】
更に、マルチチャンネルＳＥＲＤＥＳ（ＳＥＲｉａｌｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）を採用した高速データ送受信機の集積回路素子では、マルチチャンネルにＰＬＬの高周波数のクロック信号を伝送するためのマルチチャンネルクロック伝送用ライン設計が要求される。ＦＵＪＩ  ＹＡＮＧなどの「Ａ  ＣＭＯＳ  Ｌｏｗ−Ｐｏｗｅｒ  Ｍｕｌｔｉｐｌｅ  ２．５〜３．１２５Ｇｂ／ｓ  Ｓｅｒｉａｌ  Ｌｉｎｋ  Ｍａｃｒｏｃｅｌｌ  ｆｏｒ  Ｈｉｇｈ  Ｉ／Ｏ  Ｂａｎｄｗｉｔｈ  Ｎｅｔｗｏｒｋ  ＩＣｓ」（非特許文献１）の論文でマルチチャンネルＳＥＲＤＥＳ構成を示している。このようなマルチチャンネルクロック伝送用ライン設計時、ライン間ミスマッチング、カップリング問題、ラインバッファの電力浪費などが問題とされる。
【０００９】
したがって、特許文献２には、電力消費が大きいラインバッファ数を減少させ、伝送ラインを短く構成するために、複数のＰＬＬを備えた構成を開示している。しかし、このような構成は、チップ面積が大きくなり、ＰＬＬの数だけＰＬＬでの電力消費が増加する。
【特許文献１】米国特許６，００２，２７９号
【特許文献２】米国特許６，６５０，１４１号
【特許文献３】米国特許公開公報第２００４／００２２３３９号
【非特許文献１】ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３７，ＮＯ．１２，ＤＥＣＥＭＢＥＲ  ２００２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）で生成されるクロック信号の周波数を各チャンネルで復元クロック信号の周波数に比べて低くすることによって、電力節減、ロージッタ、チップ面積の減少などが可能な高速データ送受信回路及びその方法を提供することにある。
本発明の他の目的は、高速データ送受信回路に適合するクロック復元回路及び復元方法を提供することにある。
本発明のまた他の目的は、クロック復元回路に適合する周波数逓倍器を提供することにある。
【課題を解決するための手段】
【００１１】
本目的を達成するために、本発明の高速データ送受信回路は、同一の第１周波数を有し、互いに位相が異なる複数のグローバルクロック信号を発生する一つの位相固定ループと、位相固定ループに共通連結され、複数のグローバルクロック信号をそれぞれ入力するクロック復元回路を有し、入力データを復元クロック信号に応答して復元する複数のチャンネルとを備える。
【００１２】
各チャンネルのクロック復元回路は、複数のグローバルクロック信号に応答して第１周波数より高く、同一の第２周波数を有し、互いに異なる複数のローカルクロック信号を発生する周波数逓倍器と、ローカルクロック信号のうち、少なくとも二つ以上から補間によって選択された位相とローカルクロック信号とが同一である第３周波数を有する復元クロック信号を発生する位相補間器と、復元クロック信号の位相が入力データの位相より遅延される場合には、復元クロック信号の位相を増加させ、復元クロック信号の位相が入力データの位相より速い場合には、復元クロック信号の位相を減少させるように前記復元クロック信号の位相を変化させる位相制御器を含む。ここで、グローバルクロック信号は、共通、広域、又は外部クロック信号と称し、ローカルクロック信号は、チャンネル、地域、局部、又は内部クロック信号と称すこともできる。
【００１３】
したがって、一つの位相固定ループから低い周波数を発生して各チャンネルに供給し、各チャンネルで周波数を逓倍して周波数が高いローカルクロック信号を生成することで、クロック信号の伝送時、パワーの消費を減少させ、一つのＰＬＬ構成を可能にする。
【００１４】
本発明の高速データの送受信方法は、位相固定ループ方式によって、同一周波数を有し、互いに位相が異なる複数のグローバルクロック信号を発生する。各チャンネルごとに、複数のグローバルクロック信号に応答して第１周波数より高く同一の第２周波数を有し、互いに位相が異なる複数のローカルクロック信号をそれぞれ発生させる。ローカルクロック信号のうち、少なくとも二つ以上から補間によって、選択された位相とローカルクロック信号と同一の第３周波数とを有する復元クロック信号を発生させる。復元クロック信号の位相が入力データの位相より遅延される場合には、復元クロック信号の位相を増加させ、復元クロック信号の位相が入力データの位相より速い場合には、復元クロック信号の位相を減少させるように復元クロック信号の位相を変化させる。
【００１５】
本発明の高速データ送受信器は、４０ＧＨｚの光チャンネルインターフェース、１０〜２０ＧＨｚのイーサネット（登録商標）インターフェース、又は高速直列バックプレーンデータ伝送器などを含むことができ、特に、望ましくは、マルチチャンネルシリアライザ／デシリアライザを含む。ここで、マルチチャンネルは、４、８、１６チャンネルを構成する。
【００１６】
本発明の他の目的を達成するために、クロック復元回路は、周波数逓倍器、位相補間器、位相制御器を含む。周波数逓倍器は、同一の第１周波数（ｆ０）を有し、互いに位相が異なる複数のグローバルクロック信号を入力して第１周波数（ｆ０）より高くて同一の第２周波数（２ｆ０）を有し、互いに位相が異なる複数のローカルクロック信号を発生する。位相補間器は、ローカルクロック信号のうち、少なくとも二つ以上から補間によって選択された位相とローカルクロック信号と同じ第３周波数（２ｆ０）とを有する復元クロック信号を発生する。位相制御器は、復元クロック信号の位相が入力データの位相より遅延される場合には、復元クロック信号の位相を増加させ、復元クロック信号の位相が入力データの位相より速い場合には、復元クロック信号を減少させるよう復元クロック信号の位相を変化させる。
【００１７】
本発明で、例えば、第１周波数（ｆ０）は２．１２５ＧＨｚにし、第２周波数（２ｆ０）は４．２５ＧＨｚにし、入力データの第４周波数（４ｆ０）は８．５ＧＨｚにすることができる。したがって、本発明では、ハーフレート復元方式では、ＰＬＬのクロック周波数を入力データ周波数の１／４に大幅に低下させることができる。クアドレート復元方式では、ＰＬＬのクロック周波数を入力データの周波数の１／８に低くすることができる。
【００１８】
したがって、入力データの周波数に比べて低い周波数、例えば、８．５ＧＨｚのデータを復元するに際して、４ＧＨｚ未満の２．１２５ＧＨｚのＰＬＬ／ＶＣＯの設計が容易であり、ロージッタの実現が可能である。
【００１９】
本発明で、複数のグローバルクロック信号は、それぞれ、０°、９０°、１８０°、２７０°の位相を有するクアドラチャークロック信号であって、チャンネル外部に構成された一つのＰＬＬから提供される。したがって、本発明では、ハーフレートＣＤＲを構成するに際して、ＰＬＬから提供されるクロック信号の周波数を４．２５ＧＨｚから２．１２５ＧＨｚにして、半分に低下させることができる。
【００２０】
２．１２５ＧＨｚのグローバルクロック信号を受けて、４．２５ＧＨｚのローカルクロック信号を生成する周波数逓倍器は、複数のグローバルクロック信号を入力して前記グローバルクロック信号と周波数は同じであるが、互いに位相が異なる複数の補間クロック信号を生成する補間クロック発生器と、複数のグローバルクロック信号を入力して複数のローカルクロック信号のうち、互いに位相が反対である第１ローカルクロック信号対を発生する第１排他的論理和回路と、複数の補間クロック信号を入力して複数のクロック信号のうち、互いに位相が反対である第２ローカルクロック信号対を発生する第２排他的論理和回路とを含む。ここで、第１排他的論理和回路及び第２排他的論理和回路は、ＣＭＯＳアナログギルバートセルで構成することが望ましい。
【００２１】
本発明で、複数の補間クロック信号の位相は、それぞれ４５°、１３５°、２２５°、３１５°うち、いずれか一つ有する。
本発明で、クロック信号発生器は、複数のグローバルクロック信号を補間して４５°及び２２５°の位相を有する第１補間クロック信号対を発生する第１位相補間器と、複数のグローバルクロック信号を補間して１３５°及び３１５°の位相を有する第２補間クロック信号対を発生する第２位相補間器とを備える。
【００２２】
本発明で、第１位相補間器又は第２位相補間器は、グローバルクロック信号のうち、Ａ及びＢ位相を有する一対のグローバルクロック信号を差動増幅する第１差動増幅器と、グローバルクロック信号のうち、Ｃ及びＤ位相を有する一対のグローバルクロック信号を差動増幅する第２差動増幅器と、第１差動増幅器及び第２差動増幅器のＡ及びＣ位相入力側に対応してＥ位相を有する補間クロック信号の出力端子に共通連結された第１出力負荷と、第１差動増幅器及び第２差動増幅器のＢ入力側及びＤ入力側に対応してＦ位相を有した補間クロック信号の出力端子に共通連結された第２出力負荷とを含む。
【００２３】
ここで、差動増幅器は、差動トランジスタ対として、ＮＭＯＳ又はＰＭＯＳトランジスタ対で構成することが望ましい。第１出力負荷及び第２出力負荷は、抵抗のような受動素子、又はＮＭＯＳ又はＰＭＯＳトランジスタで構成された能動素子で構成することができる。
【００２４】
本発明で、位相補間器は、例えば、特許文献１、又は特許文献３などに開示しているように、クアドラチャークロック信号を入力してフィードバックされた位相補間信号によって選択された位相だけ位相を補間するＣＭＯＳアナログ位相補間器で構成することができる。
【００２５】
本発明で、位相制御器は、入力データと復元クロック信号と間の位相差を検出し、検出された位相差を補償するための位相補間信号を発生することができる回路であればよい。例えば、特許文献１に開示されているように、アップ／ダウン検出器、アップ／ダウン分配器、デジタルアナログ変換器制御ロジック、非線形アナログデジタル変換器を含むことができる。
【００２６】
本発明の方法は、同一の第１周波数を有し、互いに位相が異なる複数のグローバルクロック信号を入力して前記第１周波数より高く、同一の第２周波数を有し、互いに位相が異なる複数のローカルクロック信号を発生する段階と、ローカルクロック信号のうち、少なくとも二つ以上から補間によって選択された位相と前記ローカルクロック信号と同一の第３周波数とを有する復元クロック信号を発生する段階と、復元クロック信号の位相が入力データ信号の位相より遅延される場合には、復元クロック信号の位相を増加させ、復元クロック信号の位相が前記入力データ信号の位相より速い場合には、復元クロック信号の位相を減少させるように復元クロック信号の位相を変化させる段階を含む。
【００２７】
本発明のまた他の目的を達成するための周波数逓倍器は、第１周波数を有する複数の入力クロック信号と周波数は同一であるが、互いに位相が異なる複数の補間クロック信号を生成する補間クロック発生器と、前記複数の入力クロック信号を排他的論理和して、前記第１周波数より高い第２周波数を有する複数の出力クロック信号のうち、互いに位相が反対である第１出力クロック信号対を発生する第１排他的論理和ロジックと、前記複数の補間クロック信号を排他的論理和して、前記複数の出力クロック信号のうち、互いに位相が反対である第２出力クロック信号対を発生する第２排他的論理和ロジックと、を含む。
【００２８】
ここで、第１排他的論理和ロジック及び第２排他的論理和ロジックは、それぞれＣＭＯＳアナログギルバートセルで構成することが望ましい。
本発明の目的を達成するためのクロック−データの復元方法は、受信したグローバルクロック信号から受信されたグローバルクロック信号の周波数より高い周波数を有するローカルクロック信号を発生する段階と、前記ローカルクロック信号を基準として復元クロック信号を発生する段階と、前記復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために前記復元クロック信号の位相を調節する段階と、同期された復元クロック信号を基準として復元データを発生する段階と、を含む。
【００２９】
本発明の他の目的を達成するためのクロック−データ復元回路は、 
受信した複数のグローバルクロック信号から受信されたグローバルクロック信号の周波数より高い周波数のローカルクロック信号を発生する周波数逓倍器と、前記ローカルクロック信号を基準として復元クロック信号を発生する位相補間器と、前記復元クロック信号の位相を位相制御器に入力される入力データの位相と同期させるために、前記復元クロック信号の位相を調節する位相制御器と、を含む。
【００３０】
本発明のまた他の目的を達成するための周波数逓倍器は、前記グローバルクロック信号の第１周波数と同一の周波数を有する複数のグローバルクロック周波数から複数の補間クロック信号を生成する補間クロック発生器と、前記補間クロック信号を排他的論理和して第１出力クロック信号対を発生する第１排他的論理和ロジックと、前記補間クロック信号を排他的論理和して第２出力クロック信号対を発生する第２排他的論理和ロジックを含む。
ここで、第１出力クロック信号対と第２出力クロック信号対とは、前記グローバルクロック信号の周波数より高い第２周波数を有する。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して本発明の望ましい実施例を具体的に説明する。この実施例は、この技術における熟練者が本発明を実施可能であるように十分詳細に記述する。
【００３２】
図１は、本発明による８チャンネル高速データ送受信器のブロック構成を示す。各チャンネル（ＣＨ０〜ＣＨ７）は、共通に一つの位相固定ループ１０から提供されたグローバルクロック信号（ＧＬＣＫ）を入力する。本発明で、グローバルクロック信号（ＧＬＣＫ）は、入力高速データ（ＲＤＡＴＡ）の周波数、８．５Ｇｂｐｓの１／４である２．１２５ＧＨｚの周波数を有する。
【００３３】
各チャンネルは、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）ブロック１００、ＭＵＸ／ＤＥＭＵＸブロック２００、チャンネル整列ブロック３００を含む。ＳＥＲＤＥＳブロック１００は、入出力部１１０、クロック及びデータ復元回路（ＣＤＲ）１２０、デシリアライザ１３０、８Ｂ／１０Ｂデコーダ１４０、シリアライザ１５０、８Ｂ／１０Ｂエンコーダ１６０を含む。
【００３４】
高速データ伝送装置に係わる実施例において、ＰＬＬ１０は、第１周波数と互いに異なる位相とを有する複数のグローバルクロック（ＧＬＣＫ）を発生することができ、ＣＨ０からＣＨ７まで複数のチャンネルは、それぞれクロック信号とデータとを、復元のためにＣＤＲ回路１２０のような回路を含むことができる。一般に、回路１２０は、ＰＬＬ１０からグローバルクロック（ＧＬＣＫ）を受信し、復元クロック（ＲＥＣＫ）を生成することができ、この復元クロック（ＲＥＣＫ）に基づいて復元データ（ＲＥＤＡＴＡ）を生成することができる。
【００３５】
図２は、図１のＣＤＲ１２０の詳細ブロックの構成を示す。図２のクロック及びデータ復元回路は、周波数逓倍器１２２、位相補間器１２４、位相制御器１２６を含む。周波数逓倍器１２２は、２．１２５ＧＨｚクアドラチャーグローバルクロック信号（ＧＬＣＫ）を入力して４．２５ＧＨｚクアドラチャーローカルクロック信号又はローカルクロック信号（ＬＯＣＫ）を発生する。位相補間器１２４は、ローカルクロック信号（ＬＯＣＫ）を入力して補間制御信号（ＣＴＬ）に応答して選択された位相を有する４．２５ＧＨｚのクアドラチャー復元クロック信号（ＲＥＣＫ）を発生する。ここで、クアドラチャー復元クロック信号は、０°、９０°、１８０°、２７０°の位相を有する四つのクロック信号を示す。
【００３６】
位相制御器１２６は、復元クロック信号（ＲＥＣＫ）に応答して８．５ＧＨｚの入力データ（ＲＤＡＴＡ）をハーフレートでリタイミングして復元データ（ＲＥＤＡＴＡ）を発生する。また、入力データ（ＲＤＡＴＡ）と復元クロック信号（ＲＥＣＫ）との位相差を検出して復元クロック信号（ＲＥＣＫ）の位相が入力データ（ＲＤＡＴＡ）の位相より遅延された場合には、復元クロック信号（ＲＥＣＫ）の位相を増加させ、復元クロック信号（ＲＥＣＫ）の位相が入力データ（ＲＤＡＴＡ）の位相より速い場合には、復元クロック信号（ＲＥＣＫ）の位相を減少させるように位相補間器１２４からの復元クロック信号（ＲＥＣＫ）の位相を変化させる補間制御信号（ＣＴＬ）を発生する。
【００３７】
ここで、位相補間器１２４及び位相制御器１２６は、特許文献１及び特許文献３に開示された構成を用いることもでき、これと類似の技術を本発明の範囲内で変形するか、選択して用いることもできる。したがって、位相補間器と位相制御器とについては、本発明の理解に必要な限度で説明し、具体的な説明は省略する。
【００３８】
周波数逓倍器１２２は、補間クロック発生器（ＩＣＧ：Ｉｎｔｅｒｐｏｌａｔｅｄ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）、ギルバートセル（ＧＣＥＬＬ１，ＧＣＥＬＬ２）を含む。
補間クロック発生器（ＩＣＧ）は、二つの位相補間器（ＰＩ１、ＰＩ２）を含む。
第１位相補間器（ＩＣＧ）は、０°、９０°の第１グロバールクロック信号対（ＧＬＣＫ１）を入力して２２５°の位相を有する補間クロック信号と１８０°、２７０°の第２グローバルクロック信号対（ＧＬＣＫ２）を入力して４５°の位相を有する補間クロック信号とを第１補間クロック信号対（ＩＰＣＫ１）として発生する。第２位相補間器（ＰＩ２）は、９０°、１８０°の第２グローバルクロック信号対（ＧＬＣＫ３）を入力して３１５°の位相を有する補間クロック信号と２７０°、０°の第４グローバルクロック信号対（ＧＬＣＫ４）を入力して３１５°の位相を有する補間クロック信号とを第２補間クロック信号対（ＩＰＣＫ２）として発生する。
【００３９】
図３は、位相補間器の具体的な回路構成を示す。
位相補間器ＰＩ１又はＰＩ２は、０°及び１８０°の位相を有する一対のグローバルクロック（ＧＬＣＫ）信号を差動増幅する第１差動増幅器と、９０°及び２７０°の位相を有する一対のＧＬＣＫ信号を差動増幅する第２差動増幅器とを含むことができる。一実施例で、差動増幅器は、一対のＮＭＯＳ又は一対のＰＭＯＳを含むことができる。
【００４０】
位相補間器ＰＩ１（又はＰＩ２）は、第１差動増幅器及び第２差動増幅器と連結され、２２５°の位相を有する補間クロック信号を出力するように構成された第１出力負荷を含むことができる。位相補間器ＰＩ１又はＰＩ２は、第１差動増幅器及び第２差動増幅器と連結され、４５°の位相を有する補間クロック信号を出力するように構成された第２出力負荷を含むことができる。第１出力負荷及び第２出力負荷は、抵抗のような受動素子、又はＮＭＯＳ又はＰＭＯＳトランジスタのような能動素子を用いて実現することができる。
【００４１】
図３の位相補間器は、差動トランジスタ対（ＮＭ１，ＮＭ２）（ＮＭ４，ＮＭ５）を含む。差動トランジスタ対（ＮＭ１，ＮＭ２）の共通ソース（ＣＮ１）は、トランジスタ（ＮＭ３）を介して接地され、ドレインがそれぞれ連結された出力ノード対（Ｎ１，Ｎ２）は、出力負荷対（Ｌ１，Ｌ２）をそれぞれ介して電源電圧（ＶＤＤ）に結合される。差動トランジスタ対（ＮＭ４，ＮＭ５）の共通ソース（ＣＮ２）は、トランジスタ（ＮＭ６）を介して接地され、ドレインがそれぞれ連結された出力ノード対（Ｎ１，Ｎ２）は、出力負荷対を介してそれぞれ電源電圧（ＶＤＤ）に連結される。ＮＭ３、ＮＭ６のゲートは、トランジスタ（ＮＭ７）と電流ミラーとなるように連結され、電流源（ＣＳ１）によって設定された電流値を同一バイアス電流として差動トランジスタ対（ＮＭ１，ＮＭ２）（ＮＭ４，ＮＭ５）にそれぞれ提供する。
【００４２】
ＮＭ１，ＮＭ４のゲートに、０°及び９０°の第１グローバルクロック信号対（ＧＬＣＫ１）の各信号がそれぞれ連結され、ＮＭ２、ＮＭ５のゲートに１８０°及び２７０°の第２グローバルクロック信号対（ＧＬＣＫ２）の各信号がそれぞれ連結された場合には、図４に示す第１補間クロック信号対（ＩＰＣＫ１）が出力される。
【００４３】
図４を参照すると、０°及び９０°の第１グローバルクロック信号（ＧＬＣＫ１）がハイレベル状態に維持される期間には、ノード（Ｎ１）がノード（Ｎ２）に比べて相対的に低いレベルになり、１８０°及び２７０°の第２グローバルクロック信号（ＧＬＣＫ２）がハイレベル状態に維持される期間には、ノード（Ｎ２）がノード（Ｎ１）に比べて相対的に低いレベルになる。したがって、ノード（Ｎ１）では、１８０°より遅延され、２７０°よりは進んだ２２５°の位相を有する出力信号が発生され、ノード（Ｎ２）では０°より遅延され、９０°よりは進んだ４５°の位相を有する出力信号が発生される。二つの出力信号の位相は互いに反対の位相を有する。
【００４４】
ＮＭ１、ＮＭ４のゲートには、９０°及び１８０°の第３グローバルクロック信号対（ＧＬＣＫ３）の各信号がそれぞれ連結され、ＮＭ２、ＮＭ５のゲートには２７０°及び０°の第４グローバルクロック信号対（ＧＬＣＫ４）の各信号がそれぞれ連結された場合には、図５に示す第２補間クロック信号対（ＩＰＣＫ２）が出力される。
【００４５】
図５を参照すると、９０°及び１８０°の第３グローバルクロック信号（ＧＬＣＫ３）がハイレベル状態に維持される期間には、ノード（Ｎ１）がノード（Ｎ２）に比べて相対的に低いレベルになり、２７０°及び０°の第２グローバルクロック信号（ＧＬＣＫ２）がハイレベルの状態に維持される期間には、ノード（Ｎ２）がノード（Ｎ１）に比べて相対的に低いレベルになる。したがって、ノード（Ｎ１）では、２７０°より遅延され、０°よりは進んだ３１５°の位相を有する出力信号が発生され、ノードＮ２では９０°より遅延され、１８０°よりは進んだ１３５°の位相を有する出力信号が発生される。二つの出力信号の位相は互いに反対位相を有する。
【００４６】
図６は、本発明によるギルバートセルの具他的な回路構成を示す。
図６のギルバートセルは、差動トランジスタ対（ＮＭ１０，ＮＭ１１）、（ＮＭ１２，ＮＭ１３）、（ＮＭ１４，ＮＭ１５）を含む。差動トランジスタ対（ＮＭ１４，ＮＭ１５）の共通ソース（ＣＮ５）は、トランジスタ（ＮＭ１６）を介して接地され、ドレインがそれぞれ共通ノード対（ＣＮ３，ＣＮ４）に連結される。差動トランジスタ対（ＮＭ１０，ＮＭ１１）の共通ソースは、共通ノード（ＣＮ３）に連結され、ドレインがそれぞれ出力ノード対（Ｎ３，Ｎ４）に連結される。差動トランジスタ対（ＮＭ１２，ＮＭ１３）の共通ソースは共通ノード（ＣＮ４）に連結され、ドレインがそれぞれ出力ノード対（Ｎ３，Ｎ４）に連結される。出力ノード対（Ｎ３，Ｎ４）はそれぞれ出力負荷（Ｌ３，Ｌ４）を介して電源電圧（ＶＤＤ）に結合される。ＮＭ１６のゲートは、ＮＭ１７と電流ミラーとなるように連結され、電流源（ＣＳ２）によって設定された電流値を同一バイアス電流として差動トランジスタ対（ＮＭ１４，ＮＭ１５）に提供する。
【００４７】
ＮＭ１０、ＮＭ１３のゲートには０°、ＮＭ１１、ＮＭ１２のゲートには１８０°、ＮＭ１４のゲートには９０°、ＮＭ１５のゲートには２７０°がそれぞれ連結された場合、即ち、差動トランジスタ対（ＮＭ１０，ＮＭ１１）、（ＮＭ１２、ＮＭ１３）には第５グローバルクロック信号（ＧＬＣＫ５）が入力され、差動トランジスタ対（ＮＭ１４，ＮＭ１５）には第６グローバルクロック信号（ＧＬＣＫ６）が入力される場合、図７に示す第１ローカルクロック信号対（ＬＯＣＫ１）が出力される。
【００４８】
図７を参照すると、０°及び９０°のグローバルクロック信号が互いに異なるレベル状態に維持される期間には、ノード（Ｎ３）がノード（Ｎ４）に比べて相対的に高いレベルになり、同じレベルに維持される期間には、ノード（Ｎ４）がノード（Ｎ３）に比べて相対的に高いレベルになる。したがって、ノード（Ｎ３）では、周波数は２倍に増加され、位相は０°である出力信号が発生され、ノード（Ｎ４）では、Ｎ３の出力信号に対して位相が１８０°である出力信号が発生する。二つの出力信号の周波数は入力信号に比べて２倍に増加する。
【００４９】
ＮＭ１０、ＮＭ１３のゲートには４５°、ＮＭ１１、ＮＭ１２のゲートには２２５°、ＮＭ１４のゲートには１３５°、ＮＭ１５のゲートに３１５°がそれぞれ連結される場合、即ち、差動トランジスタ対（ＮＭ１０，ＮＭ１１）、（ＮＭ１２，ＮＭ１３）には第１補間クロック信号（ＩＰＣＫ１）が入力され、差動トランジスタ対（ＮＭ１４、ＮＭ１５）には第５補間クロック信号（ＩＰＣＫ２）が入力される場合、図８に示す第２ローカルクロック信号対（ＬＯＣＫ２）が出力される。
【００５０】
図８を参照すると、４５°及び１３５°のグローバルクロック信号が互いに異なるレベル状態に維持される期間には、ノード（Ｎ３）がノード（Ｎ４）に比べて相対的に高いレベルになり、同じレベルに維持された場合には、ノード（Ｎ４）がノード（Ｎ３）に比べて相対的に高いレベルになる。したがって、ノード（Ｎ３）では周波数は２倍に増加し、位相は９０°である出力信号が発生され、ノード（Ｎ４）ではＮ３の出力信号に対して位相が２７０°である出力信号が発生する。二つの出力信号の周波数は入力信号に比べて２倍に増加する。
【００５１】
したがって、２．１２５ＧＨｚクアドラチャーグローバルクロック信号は周波数逓倍器１２２を介して４．２５ＧＨｚクアドラチャーローカルクロック信号（ＬＯＣＫ）として再生成された後、位相補間器１２４に供給される。位相補間器１２４では、入力データの位相に従うように補間制御信号（ＣＴＬ）によってローカルクロック信号（ＬＯＣＫ）の位相を補間して４．２５ＧＨｚクアドラチャー復元クロック信号（ＲＥＣＫ）を発生する。したがって、位相制御器１２６では、復元クロック信号によって８．５ＧＨｚ入力データ（ＲＤＡＴＡ）をハーフレートにで復元させて復元データ（ＲＥＤＡＴＡ）を出力する。なお、入力データと復元クロック信号との位相差をアップ／ダウン信号として発生し、発生されたアップ／ダウン信号に応答する補間制御信号（ＣＴＬ）を生成して位相補間器１２４に提供する。
【産業上の利用可能性】
【００５２】
前述したように、本発明では、マルチチャンネル高速データ送受信器で各チャンネルの外部に存在する一つのＰＬＬからハーフレートＣＤＲの動作周波数より半分の周波数を有するグローバルクロック信号を発生して各チャンネルに伝送する。これにより、より低い周波数のクロック信号で、より高いデータの復元が可能となるだけでなく、伝送ライン間のミスマッチング、カップリング効果、電力消費などを減少させることができる。また、より低い周波数を有するクロック信号を発生するＰＬＬを用いることができるので、ロージッタを実現し、ＰＬＬの電力消費を減少させることができる。さらに、一つのＰＬＬの使用と低い周波数伝送とによってラインバッファ数を減少させることができるので、チップ面積を減少させることができる。
【００５３】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】本発明による８チャンネル高速データ送受信器のブロック図である。
【図２】図１のＣＤＲ回路の詳細ブロック図である。
【図３】図２の位相補間器の望ましい一実施例による回路構成図である。
【図４】図２のＰＩ１の動作を説明するための波形図である。
【図５】図２のＰＩ２の動作を説明するための波形図である。
【図６】図２のＧＣＥＬＬ１又はＧＣＥＬＬ２の望ましい一実施例による回路図である。
【図７】図２のＧＣＥＬＬ１の動作を説明するための波形図である。
【図８】図２のＧＣＥＬＬ２の動作を説明するための波形図である。
【符号の説明】
【００５５】
１１０    入出力部
１２０    クロック及びデータ復元回路（ＣＤＲ）
１２２    周波数逓倍器
１２４    位相補間器
１２６    位相制御器
１３０    デシリアライザ
１４０    ８Ｂ／１０Ｂデコーダ
１５０    シリアライザ
１６０    ８Ｂ／１０Ｂエンコーダ
【図１】
2006025417.tif 000003
【図２】
2006025417.tif 000004
【図３】
2006025417.tif 000005
【図４】
2006025417.tif 000006
【図５】
2006025417.tif 000007
【図６】
2006025417.tif 000008
【図７】
2006025417.tif 000009
【図８】
2006025417.tif 000010