(57)【要約】【課題】  大きなアスペクト比を有するシリンダ孔の開孔に際して、ボーイングの発生を抑制できる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１１の主面上部にシリンダ孔形成用絶縁膜２２を成膜する工程と、シリンダ孔形成用絶縁膜２２を貫通し半導体基板１１に達する放電プラグ２７を形成する工程と、放電プラグ２７及びシリンダ孔形成用絶縁膜２２上に導電性ハードマスク２６を形成する工程と、導電性ハードマスク２６を用いてシリンダ孔形成用絶縁膜２２をエッチングしてシリンダ孔２９を形成しシリンダ孔２９内に下部電極３０を形成する工程とを備える。【選択図】  図５
2006319058.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上部に絶縁膜を成膜する工程と、
前記絶縁膜を貫通し前記半導体基板に達する放電プラグを形成する工程と、
前記放電プラグ及び前記絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いて前記絶縁膜をエッチングしてシリンダ孔を形成し、該シリンダ孔内に電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクパターンを導電性材料で形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜に形成するシリンダ孔のアスペクト比が１４以上である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記電極の底部に接続するプラグを形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記シリンダ孔内に、前記電極を含むキャパシタを形成する、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置がＤＲＡＭである、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記放電プラグは、前記半導体基板の各チップ形成領域又は各チップ形成領域の近傍に少なくとも１つが配設される、請求項１〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
前記放電プラグは、スクライブ領域に沿って並ぶ複数の貫通孔内に、又は、前記スクライブ領域に沿って延びる貫通溝内に形成される、請求項１〜６の何れか一に記載の半導体装置の製造方法。
【請求項９】
請求項１〜７の何れか一に記載の半導体装置の製造方法で製造された複数の半導体装置を積層し、該積層に際して前記複数の半導体装置の放電プラグを相互に接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、キャパシタやプラグを収容するシリンダ孔を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進められている。半導体装置の大容量化に伴い、半導体装置の主要構成要素であるキャパシタに許容される面積も必然的に縮小され、小さな面積で所要の容量を確保することが要請されている。小さな面積で大きな容量が得られるキャパシタとして、厚い絶縁膜にドライエッチングによってシリンダ状の孔（シリンダ孔）を開孔し、シリンダ孔の底面及び側面に沿って下部電極、容量絶縁膜、及び上部電極を形成したキャパシタがある。このようなキャパシタでは、シリンダ孔の深さを深くすることによって電極の表面積を拡大し、容量を増大させることが出来る。
【０００３】
ところが、シリンダ孔が深くなるに従って、シリンダ孔の開孔に際してサイドエッチが進行し、形成されたシリンダ孔の側面が外側に膨らむ現象（ボーイング：bowing）が生じることが問題となっている。図１１にボーイングが生じたシリンダ孔を模式的に示す。同図中、符号１０１〜１０４は、シリコン基板、酸化シリコン膜、シリコンから成るハードマスク、及びシリンダ孔をそれぞれ示し、符号１０５がボーイングが生じたシリンダ孔の部位を示している。シリンダ孔でボーイングが生じると、隣接するシリンダ孔同士が近接することによって、下部電極膜同士が短絡し、又は、シリンダ孔の側面に成膜される下部電極膜の膜厚が変動する等の不具合が発生する。
【０００４】
ボーイングが発生する原因は、シリンダ孔が深くなるに従って、シリンダ孔の深部でドライエッチングが進行しにくくなり、エッチングに多くの時間を要し、サイドエッチが大きく進行するためとされている。シリンダ孔のボーイングを抑制するために、特許文献１は、シリンダ孔を形成するドライエッチングに際して、ＣＨＦ3とＣＯとを含むエッチングガスを用いることによって、シリンダ孔の側面に炭素（Ｃ）濃度の高い膜を堆積させ、この膜を保護膜としてサイドエッチを抑制する旨を記載している。
【特許文献１】特開平１１−３５４４９９号公報（段落００１４、００４２等）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年、キャパシタの面積は益々縮小される傾向にあり、最小加工寸法が0.1μｍのギガビット級のＤＲＡＭで、その容量を確保するためには、例えば、深さが2.5〜3.0μｍで、開口部の径が0.16μｍのシリンダ孔、つまり、アスペクト比が１５〜１９に達するシリンダ孔が必須となっている。しかし、このように大きなアスペクト比を有するシリンダ孔では、エッチングガスを最適化してもボーイングを充分に抑制できない。
【０００６】
本発明者は、大きなアスペクト比を有するシリンダ孔でボーイングが生じる原因として、ドライエッチングの際に生成するポリマー（重合体）の、シリンダ孔の側面への付着具合が影響しているものと推測した。つまり、絶縁膜を酸化シリコン膜で構成すると、ドライエッチングの際に、酸化シリコンと、エッチングガスであるフロロカーボンガス（ＣｘＦｙ）との反応によって、ポリマーが生成する。このポリマーが高い吸着率を有するため、シリンダ孔の開口部近傍にその付着が集中し、ポリマーの付着が不足するシリンダ孔の深部で大きなサイドエッチが進行するのではないかと推論した。
【０００７】
しかし、深さが2.5μｍのシリンダ孔が開孔された試料を、ＣＦ系のガスプラズマに晒す実験を行い、走査型電子顕微鏡を用いてその内部の観察を行ったところ、ポリマーは開口部近傍だけでなく、ボーイングが生じるシリンダ孔の深さ方向の中央付近まで充分な量が付着していることが判った。従って、ポリマーの付着具合がボーイングの主因ではないものと結論した。
【０００８】
本発明は、上記に鑑み、大きなアスペクト比を有するシリンダ孔の開孔に際して、ボーイングの発生を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の視点に係る半導体装置の製造方法は、半導体基板の主面上部に絶縁膜を成膜する工程と、
前記絶縁膜を貫通し前記半導体基板に達する放電プラグを形成する工程と、
前記放電プラグ及び前記絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いて前記絶縁膜をエッチングしてシリンダ孔を形成し、該シリンダ孔内に電極を形成する工程とを備えることを特徴とする。
【００１０】
本発明の第２の視点に係る半導体装置の製造方法は、上記記載の半導体装置の製造方法で製造された複数の半導体装置を積層し、該積層に際して前記複数の半導体装置の放電プラグを相互に接続することを特徴とする。
【発明の効果】
【００１１】
本発明の第１の視点に係る半導体装置の製造方法によれば、マスクパターンに帯電された電荷が放電プラグ及び半導体基板を介して、ステージ等に放電されることによって、マスクパターンの帯電を抑制できる。この場合、ドライエッチングで陽イオンがマスクパターンの開口部を通過する際に、マスクパターンの電荷から受ける電気的な引力を低減し、陽イオンの軌道の湾曲が抑制される。これによって、シリンダ孔のボーイングを抑制できる。なお、本発明でシリンダ孔の形状は断面の形状が円又は楕円に限らず、例えば多角形などの断面形状を有しても構わない。
【００１２】
本発明の第１の視点に係る半導体装置の製造方法の好適な実施態様では、前記マスクパターンを導電性材料で形成する。マスクパターンの電荷をより効率的に放電することが出来る。
【００１３】
本発明の第１の視点に係る半導体装置の製造方法は、前記絶縁膜に形成するシリンダ孔のアスペクト比が１４以上である半導体装置の製造に適用することによって、ボーイングを効果的に抑制できる。
【００１４】
本発明の第１の視点に係る半導体装置の製造方法では、前記電極の底部に接続するプラグを形成する工程を更に有してもよい。
【００１５】
本発明の第１の視点に係る半導体装置の製造方法の好適な実施態様では、前記シリンダ孔内に、前記電極を含むキャパシタを形成する。下部電極膜の短絡を防止しつつ隣接するシリンダ孔の間隔を狭めることによって、半導体装置の集積度を高めることが出来る。また、シリンダ孔の側面に成膜される下部電極膜の膜厚の変動を抑制できる。前記半導体装置はＤＲＡＭであってもよい。
【００１６】
本発明の第１の視点に係る半導体装置の製造方法の好適な実施態様では、前記放電プラグは、前記半導体基板の各チップ形成領域又は各チップ形成領域の近傍に少なくとも１つが配設される。放電プラグを半導体基板の面方向に略均一な密度で配設されることによって、マスクパターンに帯電された電荷を効率的に放電し、マスクパターンの帯電をその全体に渡って効率的に抑制できる。
【００１７】
本発明の第１の視点に係る半導体装置の製造方法の好適な実施態様では、前記放電プラグは、スクライブ領域に沿って並ぶ複数の貫通孔内に、又は、前記スクライブ領域に沿って延びる貫通溝内に形成される。半導体装置の回路構成や配置への影響を防止することが出来る。放電プラグは、チップ形成領域及びスクライブ領域の双方に配設しても構わない。
【００１８】
本発明の第２の視点に係る半導体装置の製造方法によれば、放電プラグを、積層される半導体装置の貫通電極として利用することによって、半導体装置製造の工程数を減らすことが出来る。
【発明を実施するための最良の形態】
【００１９】
以下に、図面を参照し、本発明の実施形態に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態に係る半導体装置の製造方法について、一製造段階を示す平面図である。先ず、ウエハ状の単結晶シリコンから成る半導体基板１１の主面を、半導体チップが形成されるチップ形成領域１２と、ダイシング工程でスクライブされるスクライブ領域１３とに区画する。チップ形成領域１２は、各辺の長さが2ｃｍ以下の長方形状とし、マトリクス状に配列する。半導体基板１１を構成するウエハの直径は300ｍｍであり、約1000個のチップ形成領域１２を配置できる。
【００２０】
図２〜５は、図１の半導体ウエハを製造する際の各製造段階を順次に示す断面図であり、図１のII−II方向に沿って見た断面を示している。また、図４（ｆ）〜図５（ｈ）は、図４（ｅ）の符号Ａに示した部分を拡大して示している。チップ形成領域１２の半導体基板１１の表面部分に、ウエル（図示なし）及び素子分離酸化膜（図示なし）を形成する。次に、チップ形成領域１２の半導体基板１１上に、公知の方法を用いてワード線などを構成する第１層の配線１４を形成する。更に、ワード線を注入マスクとして不純物を注入し、チップ形成領域１２の半導体基板１１の表面部分に拡散層（図示なし）を自己整合的に形成する。
【００２１】
次いで、半導体基板１１上に第１層の配線１４を覆って第１の層間絶縁膜１５を成膜し、ＣＭＰ法により表面を平坦化する。引き続き、第１の層間絶縁膜１５を貫通し半導体基板１１の表面に達するコンタクト孔１６を開孔した後、コンタクト孔１６の内部に導電体材料を埋め込んでプラグ１７を形成する。次いで、第１の層間絶縁膜１５上に、プラグ１７に接続して、ビット線などを構成する第２層の配線１８を形成する。
【００２２】
引き続き、第１の層間絶縁膜１５上に第２層の配線１８を覆って第２の層間絶縁膜１９を成膜し、ＣＭＰ法により表面を平坦化する。更に、第２の層間絶縁膜１９を貫通しプラグ１７に達する孔２０を開孔した後、孔２０の内部に導電体材料を埋め込んでプラグ２１を形成する。
【００２３】
次いで、プラズマＣＶＤ（Chemical Vapor Deposition）法により、第２の層間絶縁膜１９上に、酸化シリコンから成るシリンダ孔形成用絶縁膜２２を3μｍの厚さで成膜する。シリンダ孔形成用絶縁膜２２は、窒化シリコン膜やＢＰＳＧ（Boro-Phospho Silicate Glass）膜を含んで成膜することも出来る。引き続き、ＣＶＤ法により、シリンダ孔形成用絶縁膜２２上にシリコン膜２３ａを0.5μｍの厚さで成膜する。更に、シリコン膜２３ａ上にホトレジストを堆積し、リソグラフィ法により、スクライブ領域１３に沿って幅が0.8μｍの開口パターンを有するレジストマスク２４を形成する（図２（ａ））。
【００２４】
引き続き、レジストマスク２４を用いたドライエッチングにより、シリコン膜２３ａをパターニングし、ハードマスク２３を形成する。更に、ハードマスク２３を用いたドライエッチングにより、シリンダ孔形成用絶縁膜２２、第２の層間絶縁膜１９、及び第１の層間絶縁膜１５を開孔し、半導体基板１１の表面に達する貫通溝２５をスクライブ領域１３に沿って形成する（図２（ｂ））。
【００２５】
貫通溝２５の形成に際しては、平行平板型のプラズマエッチング装置を用い、Ｃ4Ｆ6、Ａｒ、及びＯ2から成る混合ガスをエッチングガスとし、圧力を25ｍTorr、高周波パワーを3ｋＷ、基板側の電極に印加するバイアスパワーを3.4ｋＷとする。貫通溝２５のアスペクト比は４未満である。
【００２６】
次いで、図３（ｃ）に示すように、貫通溝２５内及びハードマスク２３上に非晶質の不純物含有シリコンから成る導電膜２６ａを0.5μｍの厚さで堆積する。導電膜２６ａの堆積に際しては、ＳｉＨ4（モノシラン）及びＰＨ3（ホスフィン）を原料ガスとし、基板温度を530℃とする。ＰＨ3の流量を調節することによって、導電膜２６ａ中の不純物濃度が3×1020ｃｍ-3になるようにする。貫通溝２５内に堆積された導電膜２６ａの部分は、放電プラグ２７を構成する。
【００２７】
引き続き、基板温度が700℃で3分間の熱処理を行い、導電膜２６ａを構成する非晶質シリコンを多結晶化する。非晶質シリコンが多結晶化されることにより、導電膜２６ａの比抵抗を300μΩ・ｃｍと充分に低減することができる。
【００２８】
なお、基板温度が600℃以上でシリコンを堆積すれば、熱処理を経ることなく多結晶シリコンが得られる。しかし、非晶質シリコンを堆積することによって、多結晶シリコンの堆積に比して、表面の凹凸を若干小さくできる利点がある。また、非晶質シリコンを多結晶化することによって、多結晶シリコンの堆積に比して、結晶粒径が大きくなり、より低抵抗化できる利点がある。
【００２９】
また、上記工程では、ハードマスク２３上に導電膜２６ａの堆積を行ったが、導電膜２６ａ及びハードマスク２３は、共にシリコンで構成されるため、１回のＣＭＰ法の適用によって除去を行うことが出来る。導電膜２６ａをハードマスク２３と異なる材料で構成する場合には、導電膜２６ａの成膜に先立ってハードマスク２３を除去することも可能である。
【００３０】
引き続き、導電膜２６ａ上にホトレジストを堆積した後、リソグラフィ法によりホトレジストをパターニングし、シリンダ孔の開口パターンを有するレジストマスク２８を形成する。シリンダ孔の開口パターンは、開口径が0.16μｍの円形である。ホトレジストのパターニングは、波長が0.248μｍのＫｒＦ（クリプトンフッ素）レーザを露光源とする輪帯照明系を用いたリソグラフィにより行う。次いで、レジストマスク２８を用いたドライエッチングにより、導電膜２６ａ及びハードマスク２３をパターニングする（図３（ｄ））。パターニングされた導電膜２６ａは、導電性ハードマスク２６を構成する。
【００３１】
次いで、図４（ｅ）に示すように、導電性ハードマスク２６を用いたドライエッチングによって、シリンダ孔形成用絶縁膜２２をパターニングし、シリンダ孔２９を開孔する。ドライエッチング条件は、貫通溝２５形成の際と同じ条件で行う。シリンダ孔２９は、深さが3μｍで、開口径が0.16μｍなので、アスペクト比は１９程度である。隣接するシリンダ孔２９の間隔は、0.065μｍ程度である。引き続き、シリンダ孔２９の底面に露出するプラグ２１の表面を清浄化する処理を行う。
【００３２】
引き続き、図４（ｆ）に示すように、ＣＶＤ法により、シリンダ孔２９の底面及び側面を含め全面に、非晶質の不純物含有シリコンから成る導電膜３０ａを0.03μｍの厚さで成膜する。導電膜３０ａの成膜に際しては、導電膜２６ａの堆積の際と同様の条件で行う。次いで、熱処理を行い、導電膜３０ａを構成する非晶質シリコンを多結晶化させる。これによって、導電膜３０ａを低抵抗化する。
【００３３】
次いで、図５（ｇ）に示すように、ＣＭＰ法によって、シリンダ孔形成用絶縁膜２２上に成膜されたハードマスク２３、導電性ハードマスク２６、及び導電膜３０ａを除去する。これによって、多結晶シリコンから成る下部電極３０をシリンダ孔２９内に残す。なお、多結晶シリコンに代えて、窒化チタンや窒化タングステンなどの金属化合物等で下部電極３０を形成することも出来る。また、ＣＭＰ法に代えて、ドライエッチング法によってシリンダ孔形成用絶縁膜２２上に成膜された層を除去することも出来る。
【００３４】
引き続き、シリンダ孔２９の内部を含み全面に、窒化シリコン膜及び酸化タンタル膜を順次に成膜することによって、絶縁膜（図示なし）を形成する。次いで、シリンダ孔２９内及びシリンダ孔形成用絶縁膜２２上に、窒化チタンから成る導電膜を堆積する。引き続き、公知の方法を用いてこれら導電膜及び絶縁膜をパターニングし、プレート電極３１及び容量絶縁膜をそれぞれ形成する。なお、容量絶縁膜は、ＡＬＤ（原子層蒸着）法で成膜される酸化アルミニウム膜でもよく、プレート電極３１は、タングステンや、窒化チタンとタングステンとの積層膜でもよい。
【００３５】
引き続き、シリンダ孔形成用絶縁膜２２上にプレート電極３１を覆って第３の層間絶縁膜３２を堆積する。次いで、周辺回路領域で、第３の層間絶縁膜３２、シリンダ孔形成用絶縁膜２２、及び第２の層間絶縁膜１９を貫通し、第２層の配線１８に達する貫通孔３３を形成する。また、第３の層間絶縁膜３２を貫通し、プレート電極３１に達する孔３４を形成する。更に、貫通孔３３及び孔３４の内部をタングステンなどの導電体材料で埋め込み、プラグ３５及びプラグ３６を形成する。
【００３６】
次いで、プラグ３５及びプラグ３６にそれぞれ接続して、第３の層間絶縁膜３２上に、Ａｌなどから成る第３層の配線３７を形成し（図５（ｈ））、更に、必要な配線等を形成する。半導体基板１１の裏面を研磨した後、スクライブ領域１３に沿ってスクライブを行い、個々の半導体チップに切り分けることによって、半導体装置を完成する。
【００３７】
ドライエッチングでは一般に、半導体基板を載置するステージに高周波電力を印加することによって、反応種となる陽イオンと電子とから成るプラズマを生成している。プラズマの生成に際して、質量の小さな電子が高周波電力に追随して移動することによって、半導体基板には電子、即ち負電荷が絶え間なく供給される。
【００３８】
従来の半導体装置の製造方法では、シリンダ孔の開孔の際に用いられるマスクを絶縁材料で形成しているので、半導体基板は、負電荷が供給されることによって負に帯電すると共に、時間の経過に伴ってその帯電量が増加する。マスクが負に帯電すると、陽イオンがマスクの開口を通過するときに、水平方向に電気的な引力を受け、軌道が湾曲する。軌道が湾曲した陽イオンがシリンダ孔の側面に衝突することによって、ボーイングが生じる。
【００３９】
しかし、本実施形態の製造方法によれば、シリンダ孔の開孔の際に用いられるマスクが導電性ハードマスクとして構成され、且つ放電プラグを介して半導体基板に接続される。また、放電プラグが半導体基板の面方向に略均一な密度で配設される。これによって、マスクに帯電した電荷を、半導体基板を介してステージに効率的に放電し、マスクの帯電をその全体に渡って効果的に抑制することが出来る。この場合、陽イオンがマスクの開口を通過する際に、マスクの電荷から受ける電気的な引力を低減し、陽イオンの軌道の湾曲を抑制できる。これによって、シリンダ孔のボーイングを抑制できる。
【００４０】
本実施形態の製造方法によれば、放電プラグをスクライブ領域に配設することによって、放電プラグを半導体装置の面内に略均一な密度で配置できる。また、半導体装置の回路構成や配置への影響を防止することが出来る。
【００４１】
なお、上記実施形態では、導電膜２６ａをシリコンで構成したが、ＣＭＰ法などによって、シリンダ孔形成用絶縁膜２２上に成膜された導電膜２６ａを除去した後、シリンダ孔形成用絶縁膜２２上にタングステンなどの金属膜を成膜しても構わない。また、不純物含有シリコンから成る導電膜２６ａに代えて、タングステンやチタンなどの金属又はそれらの化合物、若しくは非晶質カーボンなどから成る導電膜を堆積しても構わない。シリコンを含む下地膜上に金属から成る導電膜を堆積する際には、周知のように、下地膜との間に、シリサイドや窒化チタンから成るバリア膜を介在させることが望ましい。
【００４２】
また、スクライブ領域１３に沿って形成された貫通溝２５の内部に放電プラグ２７を形成したが、スクライブ領域１３に沿って並ぶ複数の貫通孔を形成し、これらの貫通孔の内部に貫通プラグを形成しても構わない。
【００４３】
上記実施形態の製造方法に基づいて図４（ｅ）に示したシリンダ孔２９を形成し、実施例の半導体装置とした。また、従来の半導体装置として、上記実施形態の製造方法で、導電膜２６ａを極めて高い抵抗を有するノンドープシリコンで構成し、導電膜２６ａを帯電させた状態でシリンダ孔２９を開孔し、比較例の半導体装置とした。実施例及び比較例の半導体装置を走査型電子顕微鏡で観察し、ボーイングの発生程度として、図１１に示した距離ａと距離ｂとの差分Ｄを測定した。
【００４４】
測定の結果、実施例の半導体装置では、差分Ｄが走査型電子顕微鏡の実質的な検出限界である0.004μｍであったのに対し、比較例の半導体装置では、差分Ｄは0.06μｍに達した。これにより、本実施形態の製造方法によって、ボーイングを効果的に抑制できることが判った。
【００４５】
実施例及び比較例の半導体装置で、隣接するシリンダ孔の間隔が0.07μｍとすると、比較例の半導体装置では、シリンダ孔の側面に成膜された下部電極同士が短絡する恐れがある。これに対して、実施例の半導体装置では、シリンダ孔は実質的に設計寸法通りに形成されているので、下部電極同士の短絡を防止できる。従って、本実施形態の製造方法によれば、隣接するシリンダ孔の間隔を充分に狭めて、半導体装置の集積度を高めることが出来る。
【００４６】
なお、ハードマスクに帯電した電荷の放電に際して、ウエハの端部等で、ハードマスクをウエハが載置されるステージに直接に接地することも考えられる。しかし、プラズマからウエハに供給される電荷量に比して、ウエハの面積が充分に大きいため、マスクの全体に渡って帯電を抑制することは困難である。最近のドライエッチング装置では、ウエハの外周部分がステージに接触しないものが多く、技術的にも困難な場合が多い。
【００４７】
図６は、本発明の第２実施形態に係る半導体装置の製造方法について、一製造段階を示す平面図である。本実施形態の製造方法では、第１実施形態のスクライブ領域に形成される放電プラグに代えて、メモリ形成領域に形成される貫通電極を放電プラグとして利用する。貫通電極は、同じサイズの半導体チップを積層してパッケージとする場合に、個々の半導体チップを貫通して形成されるプラグ状の電極であり、下段及び上段の半導体チップの間を接続すると共に、各種の電源線や入出力信号線として構成される。本実施形態の製造方法は、その他の製造方法については、第１実施形態の製造方法と略同様である。
【００４８】
先ず、ウエハ状の単結晶シリコンから成る半導体基板１１の主面を、チップ形成領域１２と、スクライブ領域１３とに区画する。次いで、チップ形成領域１２を、メモリアレイ領域４１と周辺回路領域４２とに区画する。個々のメモリアレイ領域４１は長方形状とし、２行×２列のマトリクス状に配列する。更に、周辺回路領域４２に、複数の貫通電極形成領域４３を区画する。貫通電極形成領域４３の形状は略円形とし、１つのチップ形成領域１２に数十〜数百の貫通電極形成領域４３を配置する。
【００４９】
図７〜９は、図６の半導体ウエハを製造する際の各製造段階を順次に示す断面図であり、図６のVII−VII方向に沿って見た断面を示している。チップ形成領域１２の半導体基板１１の表面部分に、ウエル（図示なし）及び素子分離酸化膜（図示なし）を形成する。次いで、貫通電極形成領域４３の半導体基板１１の表面部分に、深さが50μｍの溝４４を形成する。引き続き、溝４４の側面に絶縁膜４５を形成した後、溝４４の内部に多結晶の不純物含有シリコンを埋め込み、埋込み電極４６を形成する。
【００５０】
次いで、第１実施形態と同様に、第１層の配線１４、拡散層（図示なし）、第１の層間絶縁膜１５、及び、プラグ１７を順次に形成する。プラグ１７の形成に際して、埋込み電極４６に接続する第１段の貫通電極４８を形成する。引き続き、第１実施形態と同様に、第２層の配線１８、第２の層間絶縁膜１９、及び、プラグ２１を順次に形成する。プラグ２１の形成に際して、第１段の貫通電極４８に接続する第２段の貫通電極４９を形成する。引き続き、第２の層間絶縁膜１９上に、酸化シリコンから成るシリンダ孔形成用絶縁膜２２を成膜する。
【００５１】
次いで、シリンダ孔形成用絶縁膜２２上に、シリコン膜及びホトレジストを順次に堆積する。更に、リソグラフィ法によりホトレジストをパターニングし、貫通電極形成領域４３の開口パターンを有するレジストマスク（図示なし）を形成する。引き続き、レジストマスクを用いたドライエッチングにより、シリンダ孔形成用絶縁膜２２上のシリコン膜をパターニングし、ハードマスク（図示なし）を形成する。次いで、このハードマスクを用いたドライエッチングにより、シリンダ孔形成用絶縁膜２２に、第２段の貫通電極４９を露出する孔５０を開孔する（図７（ａ））。
【００５２】
次いで、孔５０内及びシリンダ孔形成用絶縁膜２２上に、非晶質の不純物含有シリコンから成る導電膜５１ａを0.5μｍの厚さで堆積する（図７（ｂ））。導電膜５１ａの堆積に際しては、第１実施形態と同様に、シリンダ孔形成用絶縁膜２２上にハードマスクが残存しても構わない。引き続き、熱処理を行い、導電膜５１ａを構成する非晶質シリコンを多結晶化する。孔５０内に堆積された導電膜５１ａの部分は、第３段の貫通電極５２を構成する。
【００５３】
引き続き、第１実施形態と同様に、導電膜５１ａ上に図示しないレジストマスクを形成し、このレジストマスクを介して導電膜５１ａをパターニングする。これによって、シリンダ孔の開口パターンを有する導電性ハードマスク５１を形成する。次いで、図８（ｃ）に示すように、導電性ハードマスク５１を用いたドライエッチングにより、シリンダ孔２９を開孔する。
【００５４】
次いで、第１実施形態と同様に、シリンダ孔２９の底面及び側面を含み全面に、導電膜を成膜した後、シリンダ孔形成用絶縁膜２２上に成膜されたこの導電膜を除去することによって、下部電極３０をシリンダ孔２９内に残す（図８（ｄ））。シリンダ孔２９の内部を含め全面に薄い絶縁膜（図示なし）を成膜した後、シリンダ孔２９内及びシリンダ孔形成用絶縁膜２２上に導電膜を堆積する。引き続き、公知の方法を用いてこれら導電膜及び絶縁膜をパターニングし、プレート電極３１及び容量絶縁膜をそれぞれ形成する（図９（ｅ））。
【００５５】
次いで、第１実施形態と同様に、第３の層間絶縁膜３２及びプラグ３６を形成する。プラグ３６の形成に際して、第３段の貫通電極５２に接続する第４段の貫通電極５３を形成する。引き続き、プラグ３６及び第４段の貫通電極５３に接続して、第３の層間絶縁膜３２上に第３層の配線３７をそれぞれ形成する。
【００５６】
引き続き、第３の層間絶縁膜３２上に第３層の配線３７を覆って第４の層間絶縁膜５４を堆積し、ＣＭＰ法により表面を平坦化する。次いで、第４の層間絶縁膜５４を開孔し、第３層の配線３７に達する孔５５を形成する。更に、孔５５を導電体材料で埋め込み、プラグ５６及び第５段の貫通電極５７を形成する。プラグ５６は、第３層の配線３７を介してプラグ３６に接続される、第５段の貫通電極５７は、第３層の配線３７を介して第４段の貫通電極５３に接続される。
【００５７】
次いで、プラグ５６及び第５段の貫通電極５７に接続して、第４の層間絶縁膜５４上に、パッド電極５８，５９をそれぞれ形成する。引き続き、半導体基板１１の裏面を研磨し、埋込み電極４６を露出させる（図９（ｆ））。更に、スクライブ領域１３に沿ってスクライブを行い、個々の半導体チップに切り分けることによって、半導体装置を完成する。半導体装置の下段に積層される半導体チップとは埋込み電極４６を介し、半導体装置の上段に積層される半導体チップとはパッド電極５９を介して、それぞれ電気的に接続される。
【００５８】
本実施形態によれば、シリンダ孔の開孔の際に用いられるマスクが導電性を有する導電性ハードマスクとして構成され、且つ貫通電極を介して半導体基板に接続される。また、貫通電極が半導体基板の面方向に略均一な密度で配設されることにより、導電性ハードマスクの帯電をその面の全体に渡って効果的に抑制できる。これによって、ボーイングを効果的に抑制できる。
【００５９】
図１０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図であり、図６のＸ−Ｘ方向に沿って見た断面を示している。本実施形態では、図５（ｈ）に示した貫通孔３３の開孔を、貫通電極に接続された導電性ハードマスクを介して行う。本実施形態の製造方法は、第３の層間絶縁膜３２を成膜する工程までは、第２実施形態の製造方法と同様である。
【００６０】
第３の層間絶縁膜３２の成膜に後続し、公知の方法を用いて第３の層間絶縁膜３２をエッチングし、第３段の貫通電極５２を露出する孔６１を開孔する。次いで、孔６１内及び第３の層間絶縁膜３２上に非晶質の不純物含有シリコンから成る導電膜を堆積する。次いで、熱処理によって導電膜を構成する非晶質シリコンを多結晶化する。孔６１内に堆積された導電膜は第４段の貫通電極５３を構成する。
【００６１】
導電膜上に図示しないホトレジストを堆積した後、リソグラフィ法によりホトレジストをパターニングし、貫通孔の開口パターンを有するレジストマスクを形成する。引き続き、このレジストマスクを用いたドライエッチングにより、導電膜をパターニングし、導電性ハードマスク６２を形成する（図１０（ａ））。
【００６２】
引き続き、導電性ハードマスク６２を用いたドライエッチングにより、第３の層間絶縁膜３２、シリンダ孔形成用絶縁膜２２、及び第２の層間絶縁膜１９に、第２層の配線１８を露出する貫通孔（シリンダ孔）３３を形成する。第３の層間絶縁膜３２上に成膜された導電性ハードマスク６２を除去した後、公知の方法を用いて第３の層間絶縁膜３２を開孔し、プレート電極３１の一部を露出する孔３４を形成する。
【００６３】
次いで、貫通孔３３及び孔３４の内部をタングステンなどの導体で埋め込み、プラグ３５及びプラグ３６を形成する。次いで、プラグ３５、プラグ３６、及び第４段の貫通電極５３にそれぞれ接続して、第３の層間絶縁膜３２上に、第３層の配線３７を形成する（図１０（ｂ））。以下、第２実施形態と同様に形成することによって、半導体装置を完成する。
【００６４】
本実施形態によれば、貫通孔の開孔の際に用いられるハードマスクが導電性ハードマスクとして構成され、且つ貫通電極を介して半導体基板に接続される。これによって、貫通孔のボーイングを効果的に抑制でき、貫通孔内にプラグを埋め込む際に、ボイド（空隙）の発生を抑制し、良好な導電性を有するプラグを形成することが出来る。
【００６５】
第２実施形態及び第３実施形態では、各絶縁膜１５，１９，２２，３２，５４の形成に後続して、各段の貫通電極４８，４９，５２，５３，５７をそれぞれ形成している。従って、何れの絶縁膜の開孔に際しても、貫通電極に接続された導電性ハードマスクを介して行うことによって、孔にボーイングが生じることを抑制できる。
【００６６】
なお、第２実施形態及び第３実施形態では、貫通電極とは独立に、導電性ハードマスク及び半導体基板に両端で接続される放電プラグを形成しても構わない。また、第１実施形態で、第２実施形態及び第３実施形態と同様に、各絶縁膜の形成に後続して、各段の放電プラグをそれぞれ形成しても構わない。
【００６７】
なお、第１実施形態〜第３実施形態では、導電性ハードマスクに代えて絶縁性のマスクを用いても、放電プラグが半導体基板の面方向に略均一な密度で配設されているため、従来に比してマスクの帯電を抑制することが出来る。
【００６８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法について、一製造段階を示す平面図である。
【図２】図２（ａ）、（ｂ）は、図１の半導体ウエハを製造する際の各製造段階を順次に順次に示す断面図である。
【図３】図３（ｃ）、（ｄ）は、図２に後続する各製造段階を順次に示す断面図である。
【図４】図４（ｅ）、（ｆ）は、図３に後続する各製造段階を順次に示す断面図である。
【図５】図５（ｇ）、（ｈ）は、図４に後続する各製造段階を順次に示す断面図である。
【図６】本発明の第２実施形態に係る半導体装置の製造方法について、一製造段階を示す平面図である。
【図７】図７（ａ）、（ｂ）は、図６の半導体ウエハを製造する際の各製造段階を順次に示す断面図である。
【図８】図８（ｃ）、（ｄ）は、図７に後続する各製造段階を順次に示す断面図である。
【図９】図９（ｅ）、（ｆ）は、図８に後続する各製造段階を順次に示す断面図である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図１１】従来の半導体装置の製造方法の問題を示す断面図である。
【符号の説明】
【００７０】
１１：半導体基板
１２：チップ形成領域
１３：スクライブ領域
１４：第１層の配線
１５：第１の層間絶縁膜
１６：コンタクト孔
１７：プラグ
１８：第２層の配線
１９：第２の層間絶縁膜
２０：孔
２１：プラグ
２２：シリンダ孔形成用絶縁膜
２３：ハードマスク
２３ａ：シリコン膜
２４：レジストマスク
２５：貫通溝
２６：導電性ハードマスク
２６ａ：導電膜
２７：放電プラグ
２８：レジストマスク
２９：シリンダ孔
３０：下部電極
３０ａ：導電膜
３１：プレート電極
３２：第３の層間絶縁膜
３３：貫通孔
３４：孔
３５：プラグ
３６：プラグ
３７：第３層の配線
４１：メモリアレイ領域
４２：周辺回路領域
４３：貫通電極形成領域
４４：溝
４５：絶縁膜
４６：埋込み電極
４８：第１段の貫通電極
４９：第２段の貫通電極
５０：孔
５１：導電性ハードマスク
５１ａ：導電膜
５２：第３段の貫通電極
５３：第４段の貫通電極
５４：第４の層間絶縁膜
５５：孔
５６：プラグ
５７：第５段の貫通電極
５８，５９：電極
６１：孔
６２：導電性ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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