(57)【要約】      （修正有）【課題】歪みＳｉ層において高歪みが好まれることと下側にあるＳｉＧｅ合金層のＧｅ含有量とを切り離す方法を提供する。【解決手段】緩和ＳｉＧｅ合金層１２上に歪みＳｉ層１４及び引っ張り歪みＳｉＧｅ合金層１６の第一多層化構造１０を構成する。次に基板２２上絶縁層２０を含む第二多層化構造１８を形成し、第一多層化構造１０に接合する。絶縁層２０とＳｉＧｅ合金層１６が接合されたのち緩和ＳｉＧｅ合金層１２を完全に除去する。【選択図】図１Ｂ
2006019725.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に位置する引張り歪みＳｉＧｅ合金層を含むＳｉＧｅオン・インシュレータの基板と、
前記引張り歪みＳｉＧｅ合金層上の歪みＳｉ層と、
を含むことを特徴とする半導体構造。
【請求項２】
前記絶縁層が、酸化物、窒化物、酸窒化物、又はこれらの任意の組み合わせを含む請求項１に記載の半導体構造。
【請求項３】
前記絶縁層が酸化物である請求項２に記載の半導体構造。
【請求項４】
前記絶縁層が約１ｎｍから約１０００ｎｍの厚みを有する請求項１に記載の半導体構造。
【請求項５】
前記引張り歪みＳｉＧｅ合金層が約１．０から約９９原子パーセント％のＧｅを含む請求項１に記載の半導体構造。
【請求項６】
前記引張り歪みＳｉＧｅ合金が約５ｎｍから約３００ｎｍの厚みを有する請求項１に記載の半導体構造。
【請求項７】
前記引張り歪みＳｉＧｅ合金層と前記絶縁層との間に少なくとも１つの第２半導体材料をさらに含む請求項１に記載の半導体構造。
【請求項８】
前記少なくとも１つの第２半導体材料が、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、又は他のＩＩＩ／Ｖ及びＩＩ／ＶＩ化合物半導体を含む請求項７に記載の半導体構造。
【請求項９】
前記絶縁層の下側に基板をさらに含む請求項１に記載の半導体構造。
【請求項１０】
前記基板が、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、又は他のＩＩＩ／Ｖ及びＩＩ／ＶＩ化合物半導体を含む請求項９に記載の半導体構造。
【請求項１１】
前記歪みＳｉ層上に位置する少なくとも１つの電界効果トランジスタをさらに含む請求項１に記載の半導体構造。
【請求項１２】
半導体構造を形成する方法であって、
緩和ＳｉＧｅ合金層より上に位置する、前記緩和ＳｉＧｅ合金層に比べて少ないＧｅ含有量を含有する少なくとも１つの引張り歪みＳｉＧｅ合金層を含む第１多層化構造を形成するステップと、
前記緩和ＳｉＧｅ合金層の反対側の表面上にある第２多層化構造の絶縁層に、前記第１多層化構造を接合するステップと、
前記緩和ＳｉＧｅ合金層を除去するステップと、
を含むことを特徴とする方法。
【請求項１３】
前記第１多層化構造が、前記引張り歪みＳｉＧｅ合金層と前記緩和ＳｉＧｅ合金層との間に歪みＳｉ層をさらに含む請求項１２に記載の方法。
【請求項１４】
前記引張り歪みＳｉＧｅ合金が、エピタキシャル成長によって形成される請求項１２に記載の方法。
【請求項１５】
前記歪みＳｉ層が２軸引張り歪み状態にある請求項１３に記載の方法。
【請求項１６】
前記接合することが、前記第１多層化構造と前記第２多層化構造とを接触させることを含む請求項１２に記載の方法。
【請求項１７】
前記接触させる間に前記第１多層化構造と前記第２多層化構造とに外力を与えることをさらに含む請求項１６に記載の方法。
【請求項１８】
前記接触させることが、約１５℃から約４０℃の温度又は４０℃より高い温度で行われる請求項１６に記載の方法。
【請求項１９】
前記接触させた後にアニール処理ステップをさらに含む請求項１６に記載の方法。
【請求項２０】
前記緩和ＳｉＧｅ合金層の前記除去が、化学的機械研磨、ウェハ劈開、化学エッチング、又はこれらの組み合わせを含む請求項１２に記載の方法。
【請求項２１】
前記緩和ＳｉＧｅ合金層の前記除去の後に、前記引張り歪みＳｉＧｅ合金上に歪みＳｉ層を形成することをさらに含む請求項１２に記載の方法。
【請求項２２】
前記歪みＳｉ層上に少なくとも１つの電界効果トランジスタを形成することをさらに含む請求項２１に記載の方法。
【請求項２３】
前記緩和ＳｉＧｅ合金層の前記除去の後に、前記歪みＳｉ層上に少なくとも１つの電界効果トランジスタを形成することをさらに含む請求項１３に記載の方法。
【請求項２４】
前記第２多層化構造が少なくとも１つの基板を含む請求項１２に記載の方法。
【請求項２５】
半導体構造を形成する方法であって、
緩和ＳｉＧｅ合金層より上に位置する、前記緩和ＳｉＧｅ合金層に比べて少ないＧｅ含有量を含有する引張り歪みＳｉＧｅ合金層と、歪みＳｉ層とを含む第１多層化構造を形成するステップと、
前記緩和ＳｉＧｅ合金層の反対側の表面上にある第２多層化構造の絶縁層に、前記第１の多層化構造を接合するステップと、
前記緩和ＳｉＧｅ合金層を除去前記歪みＳｉの表面を露出するステップと、
を含むことを特徴とする方法。
【請求項２６】
前記歪みＳｉ層の前記露出した表面上に少なくとも１つの電界効果トランジスタを形成することをさらに含む請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高性能の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のデバイスを形成するためのテンプレートとして使用する半導体構造に関し、より具体的には、引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）の基板上に歪みＳｉ層を含むへテロ構造に関する。本発明はまた、本発明の半導体ヘテロ構造を形成する方法を提供する。
【背景技術】
【０００２】
「歪みシリコンの相補型金属酸化膜半導体（ＣＭＯＳ）」という用語は、本質的には、緩和シリコン−ゲルマニウム（ＳｉＧｅ）合金層上に薄い歪みシリコン（歪みＳｉ）層を有する基板上に製造されるＣＭＯＳデバイスをいう。歪みＳｉ層における電子及び正孔の移動度は、バルク・シリコン層における場合に比べて極めて高いことが示されており、歪みＳｉチャネルを有するＭＯＳＦＥＴは、通常の（歪みのない）シリコン基板で製造されたデバイスと比較して、機能強化されたデバイス性能を呈することが実験的に証明されている。性能改良の可能性は、デバイスの駆動電流及び相互コンダクタンスを増加し、同時に、回路速度を犠牲にすることなく、加えられる動作電圧を調整して電力消費を削減する能力性を含む。
【０００３】
歪みＳｉ層は、格子定数がシリコンのものに比べて大きい材料で形成される基板上で成長させられたシリコンにおいて生じる２軸引張り応力の結果である。ゲルマニウムの格子定数は、シリコンのものに比べて約４．２パーセント大きく、ＳｉＧｅ合金の格子定数は、そのゲルマニウム濃度に対して線形である。結果として、５０原子パーセントのゲルマニウムを含有するＳｉＧｅ合金の格子定数は、シリコンの格子定数に比べて約１．０２倍大きくなる。
【０００４】
こうしたＳｉＧｅ基板上におけるＳｉのエピタキシャル成長は、下側のＳｉＧｅ基板に実質的に歪みがない状態、すなわち、「緩和状態」のままで、引張り歪み状態のＳｉ層をもたらすことになる。ＭＯＳＦＥＴ用途のための歪みＳｉチャネル構造の利点を実現する構造及びプロセスは、同一出願人に譲渡されたチュー他の特許文献１に教示されており、この特許には、すべてが絶縁基板上にあって、ＳｉＧｅ層上に歪みＳｉチャネルを有するＣＭＯＳデバイスを形成するための技術を開示する。
【０００５】
歪みＳｉ  ＣＭＯＳ技術の利点の全てを完全に実現する際の困難性は、歪みＳｉ層の下側にある緩和ＳｉＧｅ層の存在である。上述したように、Ｓｉチャネルにおける歪みは、ＳｉＧｅ合金層の格子定数に依存する。従って、歪み及び移動度を増加させるためには、増加されたＧｅ含有量のＳｉＧｅが必要になる。しかしながら、（約３５原子％程度又はそれ以上の）高Ｇｅ含有量の使用は、化学的観点からＣＭＯＳのデバイス製造上、問題である。特に、高Ｇｅ含有量を有するＳｉＧｅ層は、熱酸化、ドープ拡散、ケイ化物形成及びアニール処理などの様々な処理ステップと相互作用することがあるため、ＣＭＯＳ製造中に高い材料品位を保つことは難しく、達成できるデバイスの性能向上及びデバイスの歩留まりを最終的に制限することになる。
【０００６】
【特許文献１】米国特許第６，０５９，８９５号明細書
【特許文献２】米国特許第６，６０３，１５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
同一出願人に譲渡されたリムの特許文献２は、シリコン・オン・インシュレータの基板の絶縁層上に歪みＳｉ層を直接形成する方法を開示する。特許文献２に開示された方法は、ＳｉＧｅ合金層をその構造から完全に除去することによって、従来技術の欠点を克服している。特許文献２が歪みＳｉ／緩和ＳｉＧｅヘテロ構造の問題に対する代替案を提供するものではあるが、依然として、歪みＳｉ層において高歪みが好まれることと下側にあるＳｉＧｅ合金層のＧｅ含有量とを切り離す方法を提供する必要性がある。こうした方法は、歪みＳｉ／ＳｉＧｅヘテロ構造の技術を継続して用いることを可能とするものである。
【課題を解決するための手段】
【０００８】
本発明は、高性能の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のデバイスを形成するためのテンプレートとして使用する半導体構造を提供する。より具体的には、本発明は、引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上に歪みＳｉ層を備えるヘテロ構造を提供する。広義に言うと、本発明の構造は、
絶縁層上に位置する引張り歪みＳｉＧｅ合金層を含むＳｉＧｅオン・インシュレータの基板と、
その引張り歪みＳｉＧｅ合金層上の歪みＳｉ層と、を含む。
【０００９】
本発明はまた、引張り歪みＳＧＯＩ基板に加えて、上記したヘテロ構造を形成する方法を提供する。本発明の方法は、引張り歪みＳｉＧｅ合金層を絶縁層上に直接形成することによって、歪みＳｉ層において高歪みが好まれることと下側層におけるＧｅ含有量とを切り離すことである。
【００１０】
具体的かつ広義に言うと、本発明の方法は、
緩和ＳｉＧｅ合金層より上に位置する、前記緩和ＳｉＧｅ合金層に比べて低いＧｅ含有量を含有する少なくとも１つの引張り歪みＳｉＧｅ合金層を含む第１多層化構造を形成するステップと、
前記緩和ＳｉＧｅ合金層の反対側の表面上にある第２多層化構造の絶縁層に、前記第１多層化構造を接合するステップと、
前記緩和ＳｉＧｅ合金層を除去するステップと、を含む。
【００１１】
幾つかの実施形態において、歪みＳｉ層は、引張り歪みＳｉＧｅ合金層と緩和ＳｉＧｅ合金層とを含む第１多層化構造内に含めることができる。こうした実施形態において、歪みＳｉ層は、引張り歪みＳｉＧｅ合金層と緩和ＳｉＧｅ合金層との間に位置する。この実施形態においては、緩和ＳｉＧｅ合金層を除去した後に、引張り歪みＳｉＧｅオン・インシュレータの基板上に歪みＳｉ層を形成するのに、それ以上の処理ステップを全く必要としない。
【００１２】
別の実施形態においては、引張り歪みＳｉＧｅ合金層は、緩和ＳｉＧｅ合金層上に直接形成される。この実施形態において、歪みＳｉは、緩和ＳｉＧｅ合金層の除去に続いて、引張り歪みＳｉＧｅ合金層上に形成される。
【００１３】
幾つかの実施形態においては、少なくとも１つの第２半導体層を、接合に先立ち引張り歪みＳｉＧｅ合金層上に形成することができる。この実施形態は、多層化ヘテロ構造の形成を可能にする。
【００１４】
上記処理ステップを実行した後に、少なくとも１つの電界効果トランジスタ（ＦＥＴ）を、歪みＳｉ層上に形成することができる。
【発明を実施するための最良の形態】
【００１５】
引張り歪みＳｉＧｅオン・インシュレータの基板上に歪みＳｉ層を提供するとともに、それを製造する方法を提供する本発明は、ここで、本出願に添付する図面を参照することによって、より詳細に説明される。縮尺通りに描かれていない図面において、同様の及び／又は対応する要素は同じ参照数字で示される。
【００１６】
ここで、図１Ａから図１Ｃについての参照がなされるが、それらは、引張り歪みＳｉＧｅオン・インシュレータの基板上に歪みＳｉ層を形成するために、本発明において採用することができる基本処理ステップを表す。具体的には、図１Ａは第１多層化構造１０を表し、それは、緩和ＳｉＧｅ合金すなわちＳｉ１−ｙＧｅｙ層１２と、緩和ＳｉＧｅ合金層１２の表面上に位置する任意の歪みＳｉ層１４と、この任意の歪みＳｉ層１４の表面上に位置する引張り歪みＳｉＧｅ合金すなわちＳｉ１−ｘＧｅｘ層１６とを含む。任意の歪みＳｉ層１４が図１Ａに示される構造に存在しないときには、引張り歪みＳｉＧｅ合金層１６は、緩和ＳｉＧｅ合金層１２の表面上に、直接位置する。
【００１７】
上記構造式において、かつ、本発明によると、ｘはｙより小さく、したがって、引張り歪みＳｉＧｅ合金層１６は、緩和ＳｉＧｅ合金層１２に比べて多くのシリコンを含有する。それ故に引張り歪みＳｉＧｅ合金１６は、緩和ＳｉＧｅ合金層１２の格子定数と異なる格子定数を有する。詳細にみれば、引張り歪みＳｉＧｅ合金層１６の格子定数は、緩和ＳｉＧｅ合金層１２の格子定数よりも小さい。緩和ＳｉＧｅ合金層１２の格子定数はまた、典型的には歪みＳｉ層１４の格子定数よりも大きいことに注目されたい。
【００１８】
図１Ａに示される第１多層化構造１０は、最初に緩和ＳｉＧｅ合金層１２を基板として形成し、ここに歪みＳｉ層１４及び／又は引張り歪みＳｉＧｅ合金層１６を形成することによって構成される。歪みＳｉ層１４は任意であり、第１多層化構造１０内に存在させる必要はない。緩和ＳｉＧｅ合金層１２の機能は、層１４及び／又は層１６における所望のレベルの歪みを生成する２軸引張り応力を生じさせることである。ゲルマニウムの濃度［Ｇｅ］と格子定数との間の関係がＳｉＧｅ合金に対して線形であるため、層１４及び／又は層１６に生じた歪み量は、ＳｉＧｅ合金層１２におけるゲルマニウム量によって調整することができる。
【００１９】
緩和ＳｉＧｅ合金層１２は、例えば、エピタキシャル成長、チョクラルスキー成長及びそれに類するものを含む公知の方法によって形成することができる。ＳｉＧｅ合金層１２がシリコンに比べて大きい格子定数を有するため、層１４及び層１６は、２軸張力状態にあるが、下側にあるＳｉＧｅ合金層１２は、実質的に歪みがない状態、すなわち「緩和状態」に留まる。本発明において採用される緩和ＳｉＧｅ合金層１２の厚みは、それを形成する際に用いられる方法により変化することになる。しかしながら、典型的には、緩和ＳｉＧｅ合金層１２は、約５０ｎｍから約５０００ｎｍの厚みを有し、約２００ｎｍから約３０００ｎｍの厚みが一層典型的である。
【００２０】
緩和ＳｉＧｅ合金層１２を形成した後に、任意であるが、歪みＳｉ層１４を緩和ＳｉＧｅ合金層１２の表面上に形成することができる。歪みＳｉ層１４は、通常のエピタキシャル成長処理のいずれかによっても形成される。歪みＳｉ層１４の厚みは、典型的には約２ｎｍから約４０ｎｍであり、約１０ｎｍから約２５ｎｍの厚みが一層典型的である。本発明において形成される歪みＳｉ層１４は、典型的にはＳｉの自然格子定数に比べて約０．０１％から約４．２％大きい面内格子定数を有する。
【００２１】
次に、引張り歪みＳｉＧｅ合金層１６は、図１Ａに示すように、歪みＳｉ層１４の表面上に形成されるか、又は歪みＳｉ層１４が存在しないときに緩和ＳｉＧｅ合金層１２の表面上（図示せず）に直接形成されるかのいずれかである。引張り歪みＳｉＧｅ合金層１６は、例えば、エピタキシャル成長を含む従来の方法のいずれによっても形成することができる。本発明のこの時点で形成される引張り歪みＳｉＧｅ合金層１６は、典型的には約５ｎｍから約３００ｎｍの厚みを有し、約１０ｎｍから約１００ｎｍの厚みが一層典型的である。引張り歪みＳｉＧｅ合金層１６は、典型的には、Ｇｅ含有量が緩和ＳｉＧｅ合金層１２のＧｅ含有量よりも少ないという条件で、約１原子パーセントＧｅから約９９原子パーセントＧｅのＧｅ含有量を含有する。
【００２２】
図１Ａから図１Ｃの処理フローに示されてはいないが、本発明のこの時点で、１つ又はそれ以上の任意の第２半導体層を、引張り歪みＳｉＧｅ合金層１６上に形成することができる。１つ又はそれ以上の任意の第２半導体層は、例えば、エピタキシャル成長、化学蒸着法、蒸発法、プラズマ強化化学蒸着法及びそれに類するものを含め当業者には公知である通常の蒸着処理を利用して形成することができる。本発明のこの時点で形成することができる１つ又はそれ以上の任意の半導体層の例示的なものは、これらに限定されるものではないが、これらの多層を含め、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、又は他のＩＩＩ／Ｖ及びＩＩ／ＶＩ化合物半導体を含む。１つ又はそれ以上の任意の第２半導体層の厚みは、採用される第２半導体材料の数により変化する。典型的には、１つ又はそれ以上の第２半導体層は、約５ｎｍから約３００ｎｍの合計厚みを有し、約１０ｎｍから約１００ｎｍの合計厚みが一層典型的である。１つ又はそれ以上の任意の第２半導体層の存在によって、多層ヘテロ構造層を含む構造の形成が可能になる。図３は、第２半導体材料の存在を示す。この図において、第２半導体材料は、参照数字２６で表記される。
【００２３】
図１Ａに示される第１多層化構造１０を構成した後に、基板２２上の絶縁層２０を含む第２多層化構造１８（図１Ｂ参照）が形成され、この場合、その基板は、初めは少なくとも絶縁層２０のためのハンドル・ウェハとして機能する。以下の記載から明らかになるように、様々な材料からなる１つ又はそれ以上の層を絶縁層２０と基板２２との間又は基板２２の裏面（絶縁層２０の反対側）上に含ませることができることは予測可能なことである。
【００２４】
絶縁層２０は、酸化物、窒化物、酸窒化物、又はこれらの任意の組み合わせを含む。絶縁層２０として使用することができる材料の例示的なものは、これらに限定されるものではないが、酸化シリコン（シリカ、ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（アルミナ、Ａｌ２Ｏ３）、酸窒化シリコン、酸化ハフニウム（ハフニア、ＨｆＯ２）、酸化ジルコニウム（ジルコニア、ＺｒＯ２）、及びドープされた酸化アルミニウムを含む。絶縁層２０は酸化物であることが好ましい。絶縁層２０の厚みは、典型的には約１ｎｍから約１０００ｎｍであり、約１０ｎｍから約３００ｎｍの厚みが一層典型的である。絶縁層２０は、例えば、ＣＶＤ、ＰＥＣＶＤ、蒸発化学溶液蒸着法、原子層蒸着法及びそれらに類するものなどの通常の蒸着処理を用いて、基板２２の表面上に形成される。或いは、絶縁層２０は、熱酸化法、熱窒化法、又はこれらの組み合わせによって、基板２２上に形成することができる。
【００２５】
本発明において採用される基板２２は、例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む半導体材料のいずれから構成することできる。基板２２はまた、Ｓｉ／ＳｉＧｅ、又は予め形成されたシリコン・オン・インシュレータ（ＳＯＩ）かＳｉＧｅオン・インシュレータ（ＳＧＯＩ）の基板のような階層化半導体から構成することもできる。基板２２の厚みは、本発明にとって重要なことではない。
【００２６】
層１２、１４、１６、２２として採用される半導体材料は、同じ結晶方向をもつことができ、また、異なる結晶方向をもつこともできるということに注目すべきである。
【００２７】
第２多層化構造１８は、第１多層化構造１０に接合されて、図１Ｂに示す接合された構造２４が構成される。具体的には、第２多層化構造１８の絶縁層２０の露出した上面が、多層化構造１０の引張り歪みＳｉＧｅ合金層１６の露出した上面に接合される。
【００２８】
２つの多層化構造間の接合は、絶縁体への半導体接合を含む従来の接合方法のいずれをも含む。例えば、本発明において上記の２つの多層化構造の接合は、はじめに、この２つの構造を他方と密接させ、接触された構造に任意に外力を与えることによって達成することができる。２つの多層化構造は、２つの構造間の接合エネルギを増加させることができる条件の下で接触させた後に、任意にアニールすることができる。アニール処理ステップは、外力の存在又は不存在にかかわらず実行することができる。接合は、典型的には標準室温で初期接触ステップ中に達成される。標準室温は、約１５℃から約４０℃の温度を意味するが、より好ましいのは約２５℃の温度である。接合は、典型的にはこれらの温度で実行されるが、標準を超える他の温度もここでは考慮される。
【００２９】
接合した後に、接合された構造２４をさらにアニールして接合強度を高め、かつ界面特性を向上させることができる。さらなるアニール処理温度は、典型的には約９００℃から約１３００℃の温度で実行されるが、約１０００℃から約１１００℃のアニール処理温度が一層典型的である。アニール処理は、約１時間から約２４時間に及ぶことができる様々な時間にわたって、前記温度範囲内で実行される。アニール処理環境は、外からの接着力の有無にかかわらず、Ｏ２、Ｎ２、Ａｒ、又は低真空度とすることができる。不活性ガスの有無にかかわらず、前記アニール処理環境の混合物もまた、ここでは考慮される。（前記したように）高温アニール処理を用いることが多いが、優れた機械的且つ電気的特性を達成することができる（９００℃より低い）低温アニールを用いることもまた、可能である。
【００３０】
図１Ｂに示す接合された構造２４を形成した後に、緩和ＳｉＧｅ層１２が、その構造から除去され、下側に歪みＳｉ層１４が存在する場合には該歪みＳｉ層１４か、又は歪みＳｉ層１４が存在しない場合に引張り歪みＳｉＧｅ合金層１６のいずれかが露出される。図１Ｃは、緩和ＳｉＧｅ合金層の除去後に歪みＳｉ層１４が露出した構造を示す。
【００３１】
緩和ＳｉＧｅ合金層１２は、化学的機械研磨（ＣＭＰ）、（ＬＥＴＩから入手可能なＳｍａｒｔＣｕｔ処理などの）ウェハ劈開、シリコンに対する選択的化学エッチング処理、又はこれらの技術の組み合わせなどの方法によって、完全に除去される。歪みＳｉ層１４が存在するときには、緩和ＳｉＧｅ層１２を完全に除去するための好ましい方法は、ＳｉＧｅ合金層１２を優先的にエッチングするＨＨＡ（過酸化水素、フッ化水素酸、酢酸）エッチングのような選択的化学エッチング処理によるものである。ＣＭＰ又はウェハ劈開は、典型的には、緩和ＳｉＧｅ合金層１２が引張り歪みＳｉＧｅ合金層１６と直接接触しているときに実行される。ＳｍａｒｔＣｕｔ処理が用いられる場合には、この処理によって必要とされる水素注入ステップは、本発明の処理中の様々な時点で実行することができる。
【００３２】
前もって歪みＳｉ層１４が存在しない実施形態においては、歪みＳｉ層１４は、露出した引張り歪みＳｉＧｅ合金層１６上に、本発明のこの時点でエピタキシャル成長によって形成することができる。
【００３３】
歪みＳｉ−ＳＧＯＩ構造の形成に続いて、歪みＳｉ層１４の表面上に１つ又はそれ以上の電界効果トランジスタ（ＦＥＴ）を形成して、図２及び図３に示す構造を構成することができる。これらの図においては、明確にするために基板２２が省略されており、参照数字５０はＦＥＴ領域を、参照数字５２はゲート誘電体を、参照数字５４はゲート伝導体を、参照数字５６は側壁スペーサを表す。ＦＥＴ５０は、当業者にとって周知の従来型ＣＭＯＳ処理ステップを用いて、歪みＳｉ層１４上に形成される。ゲート誘電体５２（酸化物、窒化物、酸窒化物又はこれらの組み合わせ）、ゲート伝導体５４（ポリＳｉ、金属、金属合金、ケイ化物、これらの組み合わせ）、及び側壁スペーサ５６（酸化物、窒化物、酸窒化物又はこれらの組み合わせ）のための材料は、当業者にとって周知である。ゲート領域５０の下側にある歪みＳｉ層１４の一部は、デバイス・チャネルとして機能する。ソース／ドレイン拡張及び拡散領域（図示せず）は、従来型イオン注入及びアニール処理によって、歪みＳｉ層１４内に形成することができる。ケイ化物の接触及び／又は隆起したソース／ドレイン領域もまた、当業者にとって周知の従来方法によって形成することができる。上記処理ステップに続いて、通常の最終段階（ＢＥＯＬ）処理もまた、図２及び図３に示す構造上で実行することができる。図２及び図３に示す図解構造は、引張り歪みＳｉＧｅ合金層１６と絶縁層２０との間への第２半導体層２６の介在を除くと、同じである。
【００３４】
上記の本発明の方法は、歪みＳｉ層１４において高歪みが好まれることと下側にある引張り歪みＳｉＧｅ合金層１６におけるＧｅ含有量とを切り離すものであるという点が強調される。図２及び図３に示す構造において、歪みＳｉ層１４の下側にある引張り歪みＳｉＧｅ合金層１６は、層１４における歪みのためのテンプレートとして機能する。
【００３５】
本発明を特にその好ましい実施形態について示し、説明してきたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形式及び細部における以上の及び他の変更をなし得ることを理解するであろう。従って、本発明は、説明及び図示された正確な形式及び細部に限定されるものではなく、添付の特許請求の範囲に記載された精神及び範囲内に含まれることが意図される。
【図面の簡単な説明】
【００３６】
【図１Ａ】引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板上に歪みＳｉ層を含む構造を形成する際に用いられる基本処理ステップを（断面図により）図示したものである。
【図１Ｂ】引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板上に歪みＳｉ層を含む構造を形成する際に用いられる基本処理ステップを（断面図により）図示したものである。
【図１Ｃ】引張り歪みＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板上に歪みＳｉ層を含む構造を形成する際に用いられる基本処理ステップを（断面図により）図示したものである。
【図２】図１Ａから図１Ｃにおいて提供された構造上に形成されたＦＥＴを（断面図により）図示したものである。
【図３】図１Ａから図１Ｃにおいて示された処理ステップを用いて形成することができる代替的な構造上に形成されたＦＥＴを（断面図により）図示したものである。
【符号の説明】
【００３７】
１４：歪みＳｉ層
１６：引張り歪みＳｉＧｅ合金層
２０：絶縁層
５０：ＦＥＴ領域
【図１Ａ】
2006019725.tif 000003
【図１Ｂ】
2006019725.tif 000004
【図１Ｃ】
2006019725.tif 000005
【図２】
2006019725.tif 000006
【図３】
2006019725.tif 000007