(57)【要約】【課題】ＣＭＯＳ工程に統合されることができる高利得を有するバイポーラ接合トランジスタ及びその形成方法を提供する。【解決手段】ＣＭＯＳ工程に統合されることができる本発明のバイポーラ接合トランジスタ形成方法は、ＣＭＯＳ工程でマスク工程及びイオン注入工程を追加することによってベース領域を形成する。これによって、ベース領域のドーピングレベル及び幅を高周波回路に最適の状態で調節することができるので、高利得の高周波回路に適するバイポーラ接合トランジスタを形成することができる。【選択図】図８
2006173602.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜を有する第１導電型の半導体基板にコレクタ領域のための第２導電型の第１ウェルを形成して、
前記第２導電型の第１ウェル内に前記素子分離膜の底面より深い第２導電型のＭＯＳトランジスタが形成される第１導電型の第１ウェルを形成して、
前記第２導電型の第１ウェル内に前記素子分離膜の底面より浅いベース領域のための浅い第１導電型の第２ウェルを形成して、
前記第２導電型のＭＯＳトランジスタのソース／ドレインのためのイオン注入工程で前記ベース領域のための浅い第１導電型の第２ｐウェルにはエミッタ領域を、そして前記コレクタ領域のための第２導電型の第１ウェルにはコレクタコンタクトを同時に形成することを含むことを特徴とするバイポーラ接合トランジスタ形成方法。
【請求項２】
前記ベース領域のための浅い第１導電型の第２ウェルを２０ＫｅＶ乃至３０ｋｅＶのエネルギーで２ｘ１０１３ｃｍ−２乃至５ｘ１０１３ｃｍ−２のドーズ条件でホウ素を注入することによって形成して、
前記コレクタ領域のための第２導電型の第１ウェルを、燐（Ｐ）を６００ｋｅＶ乃至１２００ｋｅＶ範囲のエネルギーで４ｘ１０１２ｃｍ−２乃至４ｘ１０１３ｃｍ−２のドーズでイオン注入することによって形成して、
前記エミッタ領域を約４０ｋｅＶ乃至５０ｋｅＶ範囲のエネルギーで５ｘ１０１５ｃｍ−２乃至８ｘ１０１５ｃｍ−２範囲のドーズで砒素（Ａｓ）をイオン注入することによって形成することを特徴とする請求項１に記載のバイポーラ接合トランジスタ形成方法。
【請求項３】
前記コレクタ領域のための第２導電型の第１ウェル内に前記ベース領域のための浅い第１導電型の第２ウェルより深くコレクタ領域のためのバッファとして作用する第２導電型の第２ウェルを形成することをさらに含み、
前記コレクタコンタクトは前記第２導電型の第２ウェルに形成されることを特徴とする請求項１に記載のバイポーラ接合トランジスタ形成方法。
【請求項４】
前記第２導電型の第２ウェルを形成するとき、前記コレクタ領域のための第２導電型の第１ウェルの外の半導体基板に前記素子分離膜より深い第１導電型のＭＯＳトランジスタが形成される第２導電型の第３ウェルを同時に形成して、
前記第１導電型のＭＯＳトランジスタのソース／ドレインのためのイオン注入工程で前記ベース領域のための浅い第１導電型の第２ウェルに前記エミッタ領域と離れて電気的に分離されたベースコンタクトを形成することを特徴とする請求項２または請求項３に記載のバイポーラ接合トランジスタ形成方法。
【請求項５】
前記ベース領域のための浅い第１導電型の第２ウェルは前記第２導電型のＭＯＳトランジスタのための第１導電型の第１ウェルより低いドーピングレベルを有するように形成されることを特徴とする請求項４に記載のバイポーラ接合トランジスタ形成方法。
【請求項６】
前記素子分離膜により互いに離隔されるように前記ベースコンタクト及び前記コレクタコンタクトを形成することを特徴とする請求項４に記載のバイポーラ接合トランジスタ形成方法。
【請求項７】
前記ベースコンタクト及びエミッタ領域の間のベース領域上にシリサイド防止膜を形成して、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上にシリサイド膜を形成することをさらに含むことを特徴とする請求項４に記載のバイポーラ接合トランジスタ形成方法。
【請求項８】
素子分離膜を有する第１導電型の半導体基板に第２導電型のコレクタ領域を形成して、
第２導電型のＭＯＳトランジスタのための第１導電型のウェル工程とは独立的にイオン注入工程を進行して第１導電型のベース領域を形成して、
前記第２導電型のＭＯＳトランジスタのソース／ドレインのためのイオン注入工程で前記ベース領域に第２導電型のエミッタ領域を形成することを特徴とするバイポーラ接合トランジスタ形成方法。
【請求項９】
前記ベース領域は前記素子分離膜の底面より浅く形成されることを特徴とする請求項８に記載のバイポーラ接合トランジスタ形成方法。
【請求項１０】
前記ベース領域を約２０ＫｅＶ乃至３０ｋｅＶのエネルギーで２ｘ１０１３ｃｍ−２乃至５ｘ１０１３ｃｍ−２の濃度の範囲としてホウ素を注入することによって形成して、
前記コレクタ領域を６００ｋｅＶ乃至１２００ｋｅＶ範囲のエネルギーで４ｘ１０１２ｃｍ−２乃至４ｘ１０１３ｃｍ−２のドーズで燐（Ｐ）をイオン注入することによって形成して、
前記エミッタ領域を４０ｋｅＶ乃至５０ｋｅＶの範囲のエネルギーで５ｘ１０１５ｃｍ−２乃至８ｘ１０１５ｃｍ−２の範囲のドーズで砒素（Ａｓ）をイオン注入することによって形成することを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１１】
第１導電型のＭＯＳトランジスタのためのイオン注入工程で前記ベース領域に前記エミッタ領域から離れて隔離されたベースコンタクトを形成することを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１２】
第１導電型のＭＯＳトランジスタのための第２導電型のウェル工程で前記コレクタ領域に第２導電型のバッファ領域を形成することを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１３】
前記第２導電型のＭＯＳトランジスタのソース／ドレインのためのイオン注入工程で前記コレクタ領域にコレクタコンタクトが形成されることを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１４】
第１導電型のＭＯＳトランジスタのためのイオン注入工程で前記ベース領域に前記エミッタ領域から離れて隔離されたベースコンタクトを形成して、
前記第２導電型のＭＯＳトランジスタのソース／ドレインのためのイオン注入工程で前記コレクタ領域にコレクタコンタクトを形成し、
前記素子分離膜によって互いに隔離されるように前記ベースコンタクト及び前記コレクタコンタクトを形成することを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１５】
前記ベース領域は前記第２導電型のＭＯＳトランジスタのための前記第１導電型のウェルより浅く、そしてさらに低いドーピングレベルを有するように形成されることを特徴とする請求項８または請求項９に記載のバイポーラ接合トランジスタ形成方法。
【請求項１６】
前記ベースコンタクト及びエミッタ領域の間のベース領域上にシリサイド防止膜を形成して、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上にシリサイド膜を形成することをさらに含むことを特徴とする請求項１１に記載のバイポーラ接合トランジスタ形成方法。
【請求項１７】
前記ベースコンタクト及びエミッタ領域の間のベース領域上にシリサイド防止膜を形成して、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上にシリサイド膜を形成することをさらに含むことを特徴とする請求項１４に記載のバイポーラ接合トランジスタ形成方法。
【請求項１８】
素子分離膜を有する第１導電型の半導体基板にバイポーラ接合トランジスタのコレクタ領域のための第２導電型の第１ウェルを形成して、
前記第２導電型の第１ウェル内にバイポーラ接合トランジスタのコレクタ領域のためのバッファとして作用する第２導電型の第２ウェルを、前記第２導電型の第１ウェルの外の半導体基板に第１導電型のＭＯＳトランジスタを形成するための第２導電型の第３ウェルを形成して、
前記第２導電型の第１ウェル内に第２導電型のＭＯＳトランジスタを形成するための第１導電型のウェルを形成して、
前記第２導電型の第１ウェル内に前記素子分離膜の底面より浅いベース領域を形成して、
前記第１導電型のウェル及び前記第２導電型の第３ウェル上に各々第２導電型のＭＯＳトランジスタ及び第１導電型のＭＯＳトランジスタのためのゲート電極を形成して、
前記第１導電型のウェル上のゲート電極の両側には第２導電型のソース／ドレイン領域を、前記ベース領域には第２導電型のエミッタ領域を、前記第２導電型の第２ウェルにはコレクタコンタクトを同時に形成して、
前記第２導電型の第３ウェル上のゲート電極の両側には第１導電型のソース／ドレイン領域を、前記ベース領域には前記エミッタ領域と隔離されたベースコンタクトを各々形成することを含むことを特徴とする半導体素子形成方法。
【請求項１９】
前記ベース領域を２０ｋｅＶ乃至３０ｋｅＶのエネルギーで約１ｘ１０１３ｃｍ−２乃至５ｘ１０１３ｃｍ−２の濃度範囲としてホウ素を注入することによって形成することを特徴とする請求項１８に記載の半導体素子形成方法。
【請求項２０】
前記ベースコンタクト及びエミッタ領域の間のベース領域上にシリサイド防止膜を形成して、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上にシリサイド膜を形成することをさらに含むことを特徴とする請求項１９に記載の半導体素子形成方法。
【請求項２１】
前記素子分離膜によって互いに隔離されるように前記ベースコンタクト及び前記コレクタコンタクトを形成することを特徴とする請求項１９に記載の半導体素子形成方法。
【請求項２２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１９乃至請求項２１のうちのいずれか一項に記載の半導体素子形成方法。
【請求項２３】
素子分離膜によって隔離されて第１導電型の半導体基板に形成された第２導電型のコレクタ領域と、
前記コレクタ領域内に形成され、前記素子分離膜の底面より深い第２導電型のバッファ領域と、
前記素子分離膜によって前記バッファ領域から隔離され、前記コレクタ領域内に形成され、前記素子分離膜の底面より浅い第１導電型のベース領域と、
前記第１導電型のベース領域内に形成された第２導電型のエミッタ領域とを含むことを特徴とするバイポーラ接合トランジスタ。
【請求項２４】
前記エミッタ領域と離れて前記ベース領域の表面に形成された第１導電型のベースコンタクトと、
前記第２導電型のバッファ領域に形成された第２導電型のコレクタコンタクトとをさらに含むことを特徴とする請求項２３に記載のバイポーラ接合トランジスタ。
【請求項２５】
前記コレクタ領域内に形成され、前記素子分離膜によって前記第２導電型のバッファ領域から隔離され、前記素子分離膜の底面より深い第１導電型のウェルと、
前記コレクタ領域の外の半導体基板に形成され、前記素子分離膜によって前記コレクタ領域から隔離され、前記第２導電型のバッファ領域と同様の導電型及び同様の深さを有する第２導電型のウェルと、
前記第１導電型のウェル及び前記第２導電型のウェル上に各々形成された第２導電型のＭＯＳトランジスタ及び第１導電型のＭＯＳトランジスタとをさらに含むことを特徴とする請求項２３または請求項２４に記載のバイポーラ接合トランジスタ。
【請求項２６】
前記ベースコンタクト及びエミッタ領域の間のベース領域上に形成されたシリサイド防止膜と、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上に形成されたシリサイド膜とをさらに含むことを特徴とする請求項２５に記載のバイポーラ接合トランジスタ。
【請求項２７】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項２５に記載のバイポーラ接合トランジスタ。
【請求項２８】
素子分離膜によって隔離され、第１導電型の半導体基板に形成されたバイポーラ接合トランジスタのコレクタ領域のための第２導電型の第１ウェルと、
前記第２導電型の第１ウェル内に形成され、バイポーラ接合トランジスタのコレクタ領域のためのバッファとして作用する第２導電型の第２ウェルと、
前記第２導電型の第１ウェルの外の半導体基板に形成され、前記素子分離膜によって前記第２導電型の第１ウェルから隔離された第１導電型のＭＯＳトランジスタを形成するための第２導電型の第３ウェルと、
前記第２導電型の第１ウェル内に形成され、前記素子分離膜によって前記第２導電型の第２ウェルから隔離された第２導電型のＭＯＳトランジスタを形成するための第１導電型のウェルと、
前記第２導電型の第１ウェル内に形成され、前記素子分離膜によって前記第２導電型の第２ウェルから隔離され、前記素子分離膜の底面より浅い第１導電型のベース領域と、
前記ベース領域に形成された第２導電型のエミッタ領域と、
前記第１導電型のウェル及び前記第２導電型の第３ウェル上に各々形成された第２導電型のＭＯＳトランジスタ及び第１導電型のＭＯＳトランジスタとを含むことを特徴とする半導体素子。
【請求項２９】
前記エミッタ領域と離れて前記ベース領域に形成されたベースコンタクトと、
前記第２導電型の第２ウェルに形成され、前記素子分離膜によって前記ベースコンタクトから隔離されたコレクタコンタクトとをさらに含むことを特徴とする請求項２８に記載の半導体素子。
【請求項３０】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項２８または請求項２９に記載の半導体素子。
【請求項３１】
前記ベースコンタクト及びエミッタ領域の間のベース領域上に形成されたシリサイド防止膜と、
前記コレクタコンタクト、前記ベースコンタクト及び前記エミッタ領域上に形成されたシリサイド膜とをさらに含むことを特徴とする請求項２８または請求項２９に記載の半導体素子。
【請求項３２】
素子分離膜によって隔離され、第１導電型の半導体基板に形成され、前記素子分離膜の底面より深い第２導電型のコレクタ領域と、
前記コレクタ領域内に形成され、前記素子分離膜の底面より深い第２導電型のＭＯＳトランジスタのための第１導電型ウェルと、
前記コレクタ領域内に形成され、前記素子分離膜の底面より浅い第１導電型のベース領域と、
前記第１導電型のベース領域内に形成された第２導電型のエミッタ領域と、
前記第１導電型のウェル上に形成された第２導電型のＭＯＳトランジスタとを含むことを特徴とする半導体素子。
【請求項３３】
前記コレクタ領域内に形成され、前記素子分離膜によって前記ベース領域から隔離され、前記ベース領域より深くコレクタ領域の抵抗減少のための第２導電型のバッファ領域をさらに含むことを特徴とする請求項３２に記載の半導体素子。
【請求項３４】
前記コレクタ領域または前記第２導電型のバッファ領域に形成されたコレクタコンタクトをさらに含むことを特徴とする請求項３２または請求項３３に記載の半導体素子。
【請求項３５】
前記コレクタ領域の外の半導体基板に形成され、前記第２導電型のバッファ領域と同様の導電型及び同様の深さを有する第２導電型のウェルと、
前記第２導電型のウェル上に形成された第１導電型のＭＯＳトランジスタとをさらに含むことを特徴とする請求項３４に記載の半導体素子。
【請求項３６】
前記第１導電型のベース領域は前記第１導電型のウェルよりドーピングレベルが低いことを特徴とする請求項３２に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバイポーラ接合トランジスタ及びその形成方法に係り、さらに詳細にはＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタ及びその形成方法に関する。
【背景技術】
【０００２】
ｎチャンネル（ｎ−ｃｈａｎｎｅｌ）ＭＯＳ電界効果トランジスタ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（‘ＮＭＯＳトランジスタ’）及びｐチャンネルＭＯＳ電界効果トランジスタ（‘ＰＭＯＳトランジスタ’）が同様のチップ上に隣接して形成されるいわゆるＣＭＯＳ素子製造技術は絶えず発展して高い集積度、高い動作性能及び低費用が可能になり、これによってＣＭＯＳ素子が多くの回路応用分野、特に高周波回路、高周波システム−オン−チップなどに広く使用されている。
【０００３】
ところが、ＣＭＯＳ素子はその動作特性は優れているが、高周波回路を構成する素子、特に低いノイズ増幅器（ＬＡＮ）、電圧制御オシレータ（ＶＣＯ）などで要求される低いノイズ特性を十分に満足させることができない。このため、ＭＯＳ電界効果トランジスタ（‘ＭＯＳトランジスタ’）に比べて低いノイズを有し、広い範囲の線形利得を示し、周波数応答特性及び電流駆動能力が優れたバイポーラ接合トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が、特別な回路機能を実行するためにＣＭＯＳ素子と共に同様のチップ上に製造されている。この際、高性能のバイポーラ接合トランジスタは高周波回路のために使用され、ＣＭＯＳ素子は論理回路のために使用される。
【０００４】
バイポーラ接合トランジスタはベース、エミッタ及びコレクタと呼ばれる三つの端子からなる素子として、半導体基板に製造されるとき、多数の一連のマスク工程及びイオン注入工程を要する。なぜなら、ベース、エミッタ及びコレクタが半導体基板内で垂直方向に互いに違う深さで形成されなければならないためである。これに反して、ＭＯＳ電界効果トランジスタはバイポーラ接合トランジスタに比べて相対的に単純な製造工程を通じて製造される。
【０００５】
したがって、バイポーラ接合トランジスタの特性を確保し、かつバイポーラ接合トランジスタを標準ＣＭＯＳ工程に適用するための様々な方法が試みされている。特許文献１、２、及び３などはバイポーラ接合トランジスタとＣＭＯＳ素子とを同時に形成する工程を開示している。
【特許文献１】米国特許第６，０３０，８６４号明細書
【特許文献２】米国特許第６，６３０，３７７号明細書
【特許文献３】米国特許第６，５８４，３３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１によると、ＰＭＯＳトランジスタが形成されるｎウェルのためのイオン注入工程を使用してコレクタ領域を形成して、ＮＭＯＳトランジスタのＬＤＤ（低濃度ドレインドーピング）を形成するための砒素（Ａｓ）イオン注入工程を使用してエミッタ領域及びコレクタバッファを形成して、ＰＭＯＳトランジスタのＬＤＤのためのホウ素（Ｂ）イオン注入工程を使用してベース領域を形成して、ＮＭＯＳトランジスタのソース／ドレインを形成するための高濃度ｎ型（ｎ＋）不純物イオン注入工程を使用してエミッタコンタクト及びコレクタコンタクトを形成して、ＰＭＯＳトランジスタのソース／ドレインを形成するための高濃度ｐ型（ｐ＋）不純物イオン注入工程を使用してベースコンタクトを形成する。
【０００７】
しかし、この方法は多くの問題点を引き起こす。ベース領域のためにＬＤＤイオン注入工程を使用して、コレクタ領域のために高いドーピングレベルのｎウェルイオン注入工程を使用するので、ベース及びコレクタの間の空乏領域が増加して、ベース幅が減少するいわゆる高いベース幅調節（ｂａｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）が発生して、アーリー（Ｅａｒｌｙ）電圧が減少する。高いベース幅調節はバイポーラ接合トランジスタの安全性を阻害する。またベースドーピングレベルが低過ぎて、安定的なベース領域を形成しにくい。このような方法によると、ベースドーピングレベル及びその幅、そしてコレクタドーピングレベルがＣＭＯＳ工程に固定されるので、バイポーラ接合トランジスタ及びＣＭＯＳ素子の動作特性を同時に満足させることができない。
【０００８】
特許文献２によると、高周波動作特性を向上させて、論理回路から高周波回路へのノイズカップリング（ｃｏｕｐｌｉｎｇ）を減少するためにＭＯＳトランジスタのためのウェルより相対的に深いｎウェルを使用している。特許文献２によると、低いドーピングレベルを有する深いｎウェルをコレクタ領域として使用して、ＮＭＯＳトランジスタが形成されるｐウェル領域のためのイオン注入工程を使用してベース領域を形成して、ＰＭＯＳトランジスタが形成されるｎウェル領域のためのイオン注入工程を使用してコレクタバッファを形成して、ＮＭＯＳトランジスタのソース／ドレインを形成するための高濃度ｎ型（ｎ＋）イオン注入工程を使用してエミッタ領域及びコレクタコンタクトを使用して、ＰＭＯＳトランジスタのソース／ドレインを形成するための高濃度ｐ型（ｐ＋）イオン注入工程を使用してベースコンタクトを形成する。
【０００９】
しかし、この方法も多くの問題点を引き起こす。ＮＭＯＳトランジスタが形成されるｐウェルのためのイオン注入工程でベース領域を形成するので、ベースの幅がＮＭＯＳトランジスタのｐウェル工程に依存し、したがって、ベース領域及びｐウェルは同様の深さを有する。ＮＭＯＳトランジスタのためのｐウェルの深さは高性能のバイポーラトランジスタで要求されるベース領域の幅（半導体基板の上部面を中心として垂直方向への有効ベース領域の寸法）よりずっと大きい。すなわち、特許文献２によると、ベース幅が広く過ぎる。したがって、ベース領域での搬送子（ｃａｒｒｉｅｒ）の転移時間（ｔｒａｎｓｉｔ ｔｉｍｅ）が増加して高周波回路に適する高い動作特性を満足しにくい。
【００１０】
特許文献３によると、逆ドーピング（ｃｏｕｎｔｅｒｄｏｐｉｎｇ）を使用してベース幅が減ったＣＭＯＳ素子が開示される。特許文献３によると、深いｎウェルのためのイオン注入工程を使用してコレクタ領域を形成して、ＮＭＯＳトランジスタが形成されるｐウェルのためのイオン注入工程を使用してベース領域の下境界を限定して、ＰＭＯＳトランジスタが形成されるｎウェルのためのイオン注入工程を使用してｐウェル領域に対して逆ドーピングしてベース領域の上側境界を限定してエミッタ領域を限定する。この方法によると、ｐウェルがｎウェルよりさらに深く、ベース幅はこれら二つのウェルの深さ差によって決められる。
【００１１】
しかし、ＣＭＯＳ工程でｎウェル及びｐウェルの深さは通常的にほとんど同様であるので、ｎ型逆ドーピングを使用してベースの幅を調節することは実質的に非常に難しい。また、逆ドーピングされたエミッタ領域の比抵抗が非常に高くて、高周波数領域でのバイポーラ接合トランジスタの性能を減少させる。また、エミッタ領域のドーピングレベルが低くて利得が低くなる。
【００１２】
したがって、ＣＭＯＳ工程に統合されることができ、相変らず高い利得及び性能が優れたバイポーラ接合トランジスタ形成方法が切実に要求されている。
【００１３】
そこで、本発明が解決しようとする課題は、ＣＭＯＳ工程と統合されることができる高性能、高い利得を有するバイポーラ接合トランジスタ及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の課題を解決するために、本発明の実施形態はバイポーラ接合トランジスタ形成方法、特にＣＭＯＳ工程と統合することができるバイポーラ接合トランジスタ形成方法を提供する。このバイポーラ接合トランジスタ形成方法は、ＣＭＯＳ工程に対して独立的に進行されるベース領域形成のためのイオン注入工程を進行して、浅いウェルを形成することを特徴とする。前記ベース領域のためのイオン注入工程はＣＭＯＳ工程の条件に拘束されず、ＣＭＯＳ工程に一回のマスク工程及びイオン注入工程を追加することによって容易に実行することができる。したがって、ＣＭＯＳ工程に影響を与えず、すなわち最適の特性を有するＣＭＯＳ素子を形成し、同時に回路応用分野に従って要求される最適の特性を有するバイポーラ接合トランジスタを形成することができる。
【００１５】
前記ベース領域のための浅いウェルは例えば、第１導電型の不純物イオン、例えばホウ素（Ｂ）を約２０ｋｅＶ乃至３０ｋｅＶのエネルギーで約２ｘ１０１３ｃｍ−２乃至５ｘ１０１３ｃｍ−２の範囲のドーズとして前記深いｎウェルに注入することによって形成することができる。これによって、前記ベース領域のための浅いｐウェルは約２５０ｎｍ程度の深さを有し、最高のドーピングレベルは約１ｘ１０１８ｃｍ−３であると予測される。このようなベース領域のための浅いｐウェルを形成するためのイオン注入工程はＣＭＯＳ工程とは独立的に進行されるので、適用される素子特性に適するように、その条件を適切に調節することができる。
【００１６】
望ましい実施形態において、低いドーピングレベルの深いｎウェルのためのイオン注入工程を使用してコレクタ領域を形成する。前記深いｎウェル工程のためのイオン注入工程はＣＭＯＳ工程のウェルのためのイオン注入工程とは独立的に進行されるので、素子動作特性に適するように深いｎウェルのドーピングレベルを調節することができる。
【００１７】
前記コレクタ領域のための深いｎウェルは第２導電型の不純物イオン、例えば燐（Ｐ）を約６００ｋｅＶ乃至１２００ｋｅＶの範囲のエネルギーで約４ｘ１０１２ｃｍ−２乃至４ｘ１０１３ｃｍ−２のドーズでイオン注入を進行することによって形成することができる。これによって、深いｎウェルはベース−コレクタインターフェースで約１ｘ１０１６ｃｍ−３のドーピングレベルを有すると予測される。
【００１８】
前記コレクタ領域のための深いｎウェルは基板上に素子分離膜を形成した後に形成することができる。前記素子分離膜は例えば、浅いトレンチ隔離技術によって形成することができる。
【００１９】
望ましい実施形態において、エミッタ領域はＭＯＳトランジスタのソース／ドレインを形成するための不純物イオン注入工程を使用して前記ベース領域のための浅いウェルに形成される。ＮＰＮバイポーラ接合トランジスタを形成する場合、ＮＭＯＳトランジスタのソース／ドレインを形成するためのｎ型不純物イオン注入工程を通じてエミッタ領域がベース領域のためのｐ型の浅いｐウェルに形成され、この際、前記コレクタ領域のための深いｎウェルにコレクタコンタクトが同時に形成される。
【００２０】
高周波動作特性を向上させて、論理回路から高周波回路へのノイズカップリングを減少するためにＮＭＯＳトランジスタが形成されるｐウェルは前記深いｎウェル内に形成されることが望ましい。しかし、前記ＮＭＯＳトランジスタが形成されるｐウェルは前記深いｎウェルの外の半導体基板に形成することもできる。
【００２１】
ＰＭＯＳトランジスタが形成されるｎウェルは前記深いｎウェルの外の半導体基板に形成される。前記ＰＭＯＳトランジスタが形成されるｎウェルを形成する時、同時に前記コレクタ領域のための深いｎウェル内にコレクタバッファのためのｎウェルを形成することができる。この場合、前記コレクタコンタクトは前記コレクタバッファのためのｎウェルに形成される。前記ＰＭＯＳトランジスタのためのｎウェルは前記深いｎウェルの外の半導体基板に形成される。
【００２２】
前記ベース領域のための浅いｐウェルは前記深いｎウェルにｐ型の不純物イオンを注入することによって形成される。
【００２３】
ベースコンタクトはＰＭＯＳトランジスタのソース／ドレインを形成するための不純物イオン注入工程を通じて前記ベース領域のための浅いｐウェルに形成される。前記ベースコンタクトは前記エミッタ領域から離れて形成される。
【００２４】
前記ＰＭＯＳトランジスタのためのｎウェル及びコレクタバッファのためのｎウェルはｎ型不純物、例えば、燐（Ｐ）を約１７０ｋｅＶのエネルギーで約２．２ｘ１０１３ｃｍ−２程度のドーズでイオン注入することによって形成される。ＮＭＯＳトランジスタのためのｐウェルは前記深いｎウェル内に形成され、ｐ型の不純物例えば、ホウ素（Ｂ）を約１７０ｋｅＶ程度のエネルギーで約２．５ｘ１０−１３ｃｍ−２程度のドーズでイオン注入することによって形成することができる。前記ｎウェルが前記ｐウェルより先に形成されるか、その反対でありうる。
【００２５】
望ましい実施形態において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのためのｐウェル及びｎウェルは前記ベース領域のための浅いｐウェルよりさらに深く形成され、前記コレクタ領域のための深いｎウェルよりはさらに浅く形成される。前記ベース領域のための浅いｐウェルを形成するためのイオン注入工程はＰＭＯＳトランジスタのためのウェルを形成するためのイオン注入工程の以前に、または以後に進行することができる。また前記ベース領域のための浅いｐウェルのためのイオン注入工程はｎウェルのためのイオン注入工程及びｐウェルのためのイオン注入工程の間に進行することができる。前記ベース領域のための浅いｐウェルを形成した後に前記エミッタ領域、コレクタコンタクト及びベースコンタクトが形成される。
【００２６】
エミッタ領域及びコレクタコンタクトは各々前記ベース領域のための浅いｐウェル及び前記コレクタバッファ領域に形成され、ＮＭＯＳトランジスタのソース／ドレイン形成のための高濃度のｎ型不純物（ｎ＋）イオン注入工程を通じて形成される。例えば、前記エミッタ領域及びコレクタコンタクトは各々前記ベース領域のための浅いｐウェル及び前記コレクタバッファ領域に砒素（Ａｓ）を約４０ｋｅＶ乃至５０ｋｅＶの範囲のエネルギーで約５ｘ１０１５ｃｍ−２乃至８ｘ１０１５ｃｍ−２の範囲のドーズでイオン注入することによって形成されることができる。これによって、前記エミッタ領域、コレクタコンタクト及びＮＭＯＳトランジスタのソース／ドレインのドーピングレベルが約１ｘ１０２０ｃｍ−３乃至約１ｘ１０２１ｃｍ−３になると推測される。
【００２７】
前記ベースコンタクトは前記ベース領域のための浅いｐウェルに形成され、ＰＭＯＳトランジスタのソース／ドレインを形成するための高濃度ｐ型不純物（ｐ＋）イオン注入工程を通じて形成される。例えば、前記ベースコンタクトはホウ素（Ｂ）を前記ベース領域のための浅いｐウェルにイオン注入することによって形成され、例えば、約５ｋｅＶのエネルギーで約３ｘ１０１５ｃｍ−２程度のドーズでイオン注入が進行される。この際、前記ベースコンタクトは前記エミッタ領域と離れて形成される。
【００２８】
前記エミッタ領域、前記ベースコンタクト及び前記コレクタコンタクトの抵抗を減らすためにシリサイド膜をさらに形成することができる。この際、前記エミッタ領域及びベースコンタクトの間のベース領域のための浅いｐウェルにシリサイド膜が形成されることを防止するためのシリサイド防止膜が形成される。
【００２９】
上述の課題を解決するために本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタ形成方法は、素子分離膜を有する第１導電型の半導体基板にバイポーラ接合トランジスタのコレクタ領域のための第２導電型の第１ウェルを形成して、前記第２導電型の第１ウェル内にバイポーラ接合トランジスタのコレクタ領域のためのバッファとして作用する第２導電型の第２ウェルを、前記第２導電型の第１ウェルの外の半導体基板に第１導電型のＭＯＳトランジスタを形成するための第２導電型の第３ウェルを形成して、前記第２導電型の第１ウェル内に第２導電型のＭＯＳトランジスタを形成するための第１導電型のウェルを形成して、前記第２導電型の第１ウェル内に前記素子分離膜の底面より浅いベース領域を形成して、前記第１導電型のウェル及び前記第２導電型の第３ウェル上に各々第２導電型のＭＯＳトランジスタ及び第１導電型のＭＯＳトランジスタのためのゲート電極を形成して、前記第１導電型のウェル上のゲート電極の両側には第２導電型のソース／ドレイン領域を、前記ベース領域には第２導電型のエミッタ領域を、前記第２導電型の第２ウェルにはコレクタコンタクトを同時に形成して、前記第２導電型の第３ウェル上のゲート電極の両側には第１導電型のソース／ドレイン領域を、前記ベース領域には前記エミッタ領域と隔離されたベースコンタクトを各々形成することを含む。
【００３０】
上述の課題を解決するために本発明の実施形態はバイポーラ接合トランジスタを提供する。
【００３１】
一実施形態において、前記バイポーラ接合トランジスタは素子分離膜によって隔離されて、第１導電型の半導体基板に形成され、前記素子分離膜の底面より深いコレクタ領域のための第２導電型の第１ウェルと、前記第２導電型の第１ウェル内に形成され、前記素子分離膜の底面より深い前記コレクタ領域のためのバッファとして作用する第２導電型の第２ウェルと、前記素子分離膜によって前記第２導電型の第２ウェルから隔離され、前記第２導電型の第１ウェル内に形成され、前記素子分離膜の底面より浅いベース領域のための第１導電型の浅いウェルと、前記ベース領域のための第１導電型の浅いウェル内に形成された第２導電型のエミッタ領域とを含む。
【００３２】
一実施形態において、前記バイポーラ接合トランジスタは素子分離膜によって隔離され、第１導電型の半導体基板に形成され、コレクタ領域のための前記素子分離膜の底面より深い第２導電型の第１ウェルと、前記第２導電型の第１ウェル内に形成され、前記素子分離膜の底面より深い第１導電型のＭＯＳトランジスタのための第１導電型の第１ウェルと、前記第２導電型の第１ウェル内に形成され、前記素子分離膜の底面より浅いベース領域のための第１導電型の浅い第２ウェルと、前記第１導電型の浅い第２ウェル内に形成された第２導電型のエミッタ領域を含む。
【００３３】
上述の課題を解決するために本発明の実施形態はＣＭＯＳ工程内でバイポーラ素子を提供する。前記バイポーラ素子は素子分離膜によって隔離され、第１導電型の半導体基板に形成されたバイポーラ接合トランジスタのコレクタ領域のための第２導電型の第１ウェルと、前記第２導電型の第１ウェル内に形成され、バイポーラ接合トランジスタのコレクタ領域のためのバッファとして作用する第２導電型の第２ウェルと、前記第２導電型の第１ウェルの外の半導体基板に形成され、前記素子分離膜によって前記第２導電型の第１ウェルから隔離された第１導電型のＭＯＳトランジスタを形成するための第２導電型の第３ウェルと、前記第２導電型の第１ウェル内に形成され、前記素子分離膜によって前記第２導電型の第２ウェルから隔離された第２導電型のＭＯＳトランジスタを形成するための第１導電型の第１ウェルと、前記第２導電型の第１ウェル内に形成され、前記素子分離膜によって前記第２導電型の第２ウェルから隔離され、前記素子分離膜の底面より浅いベース領域のための第１導電型の浅い第２ウェルと、前記第１導電型の浅い第２ウェルに形成された第２導電型のエミッタ領域と、前記第１導電型のウェル及び前記第２導電型の第３ウェル上に各々形成された第２導電型のＭＯＳトランジスタ及び第１導電型のＭＯＳトランジスタとを含む。
【発明の効果】
【００３４】
本発明の実施形態によると、ベース領域のためのイオン注入工程のエネルギー及び濃度はＣＭＯＳ工程に依存せず、独立的に進行することができるので、素子特性に最適のベース領域の幅及びドーピングレベルを形成することができる。したがって、高周波回路のために最適の特性を有する高利得の高性能バイポーラ接合トランジスタを形成することができる。
【発明を実施するための最良の形態】
【００３５】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化することもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００３６】
本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されるが、これら領域、膜がこのような用語によって限定されてはならない。また、これら用語はただある所定領域または膜を別の領域または膜と区別させるために使用されただけである。したがって、ある一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもできる。
【００３７】
本明細書で、何らかの膜（または層、またはパターン）が別の膜または基板上にあると言及される場合に、それは別の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜を介在することができるものをも意味する。また図において、膜及び領域の厚さは明確性のために誇張されたものである。
【００３８】
本発明はＣＭＯＳトランジスタ工程に統合されることができるバイポーラ接合トランジスタ形成方法に係り、単に例示的な側面でＣＭＯＳトランジスタ工程に統合されることができるＮＰＮバイポーラ接合トランジスタを形成する方法に対してのみ説明する。しかし、ドーピングされる不純物の極性を逆にすることによってＰＮＰバイポーラ接合トランジスタを形成することは当業者において自明である。また、ＣＭＯＳ工程は広くよく知られているので、これに対する工程条件などに対しては詳しい説明を省略する。
【００３９】
図１Ａは本発明によるＮＰＮバイポーラ接合トランジスタ１０を概略的に示す平面図であり、図１Ｂは図１ＡのＩ−Ｉ線に沿って切断した時の半導体基板の断面図である。図１Ａ及び図１Ｂを参照すると、ＮＰＮバイポーラ接合トランジスタ１０はコレクタ領域のための深いｎウェル１１、ベース領域のための浅いｐウェル１５、浅いｐウェル１５に形成されたエミッタ領域のための高濃度ｎ型不純物（ｎ＋）領域１７Ｅを含む。コレクタ領域１１として使用される深いｎウェル１１はコレクタ領域の抵抗減少のためのｎウェル１３（コレクタバッファ）を含む。ベース領域１５として使用される浅いｐウェル１５はコレクタバッファのためのｎウェル１３より浅い。コレクタバッファのためのｎウェル１３にコレクタコンタクトのための高濃度ｎ型不純物領域１７ＣＣが位置して、浅いｐウェル１５にベースコンタクトのための高濃度ｐ型不純物（ｐ＋）領域１７ＢＣが位置する。
【００４０】
コレクタコンタクト１７ＣＣ及びベースコンタクト１７ＢＣは素子分離膜１２によって互いに隔離されている。一方、ベースコンタクト１７ＢＣ及びエミッタ領域１７Ｅは素子分離膜によらず、互いに離れて位置することによって電気的に隔離されている。ベース領域のための浅いｐウェル１５は素子分離膜１２の底面より浅く、ＣＭＯＳ工程でＮＭＯＳトランジスタのためのｐウェルのドーピングレベルよりさらに低い。以後の説明から明確になるが、これはベース領域のための浅いｐウェル形成工程がＣＭＯＳ工程のｐウェル工程とは独立的に形成されるためである。したがって、イオン注入工程のエネルギーに依存するベース領域の幅及びイオン注入工程のドーズ（ｄｏｓｅ）に依存するドーピングレベルをＣＭＯＳ工程とは無関係に最適の状態で設定することができる。
【００４１】
また、コレクタ領域のための深いｎウェル１１はコレクタバッファ領域１３のためのｎウェルよりドーピングレベルが低い。コレクタ領域のための深いｎウェル１１もＣＭＯＳ工程のｐウェルまたはｎウェル工程とは独立的に形成されるので、ドーピングレベルの素子特性に適するように調節することができる。コレクタ領域として使用される深いｎウェル１１のドーピングレベルを調節することによって、高周波動作特性を向上させ、論理回路から高周波回路へのノイズカップリングを減少させることができる。
【００４２】
図示しないが、低抵抗コンタクトのためにベースコンタクト１７ＢＣ、エミッタ領域１７Ｅ、コレクタコンタクト１７ＣＣ上にシリサイド膜を形成することができる。一方、互いに離れて電気的に隔離されたベースコンタクト１７ＢＣ及びコレクタ領域１７ＣＣの間のベース領域１５上にはシリサイド膜が形成されることを防止するためのシリサイド遮断膜を形成することができる。
【００４３】
以下では、図２乃至図８を参照して本発明の望ましい実施形態に従ってＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタ形成方法を説明する。本実施形態では、単に例示的な側面からＮＰＮバイポーラ接合トランジスタを形成することに対してのみ記述されるであろう。図面で参照文字“Ａ”はＰＭＯＳトランジスタが形成される領域を、“Ｂ”は垂直ＮＰＮバイポーラトランジスタが形成される領域を、“Ｃ”はＮＭＯＳトランジスタが形成される領域を各々示す。また、例示的な側面からＮＰＮバイポーラ接合トランジスタが二つのベースコンタクト及び二つのコレクタコンタクトを具備することに対して説明する。
【００４４】
まず、図２を参照すると、望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタ形成方法は、まずシリコンのような半導体基板１０１から始める。半導体基板１０１は例えば、単結晶バルクシリコンで用意したチョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ）またはフロートゾーン（Ｆｌｏａｔ Ｚｏｎｅ）から切断されたウェハ、そして特性向上及び所望する構造を提供するために選択されたエピタキシャル層、埋没酸化膜またはドーピング領域のうちの少なくとも一つ以上を含む基板から選択されることができる。半導体基板１０１は第１導電型、例えばホウ素（Ｂ）のようなｐ型不純物でドーピングされたｐ型半導体基板である。
【００４５】
素子分離工程を進行してバイポーラ接合トランジスタが形成される領域（Ｂ）、ＰＭＯＳ及びＮＭＯＳトランジスタが形成される領域（Ａ、Ｃ）などの素子が形成される素子領域を電気的に隔離して限定する素子分離膜１０３ａ〜１０３ｄを形成する。素子分離工程はよく知られた浅いトレンチ隔離工程（ＳＴＩ:ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）を使用して形成することができる。トレンチ隔離工程は半導体基板の所定領域（素子分離膜が形成される領域）を所定の深さエッチングしてトレンチを形成した後、ここに絶縁性物質を埋め立てて平坦化工程を進行することを含む。
【００４６】
本実施形態では、ＰＭＯＳトランジスタが形成される領域（Ａ）及びバイポーラ接合トランジスタが形成される領域（Ｂ）は素子分離膜１０３ｂ１によって互いに電気的に隔離され、ＮＭＯＳトランジスタが形成される領域（Ｃ）及びバイポーラ接合トランジスタが形成される領域（Ｂ）は素子分離膜１０３ｂ２によって電気的に隔離される。以後の説明から明確になるが、バイポーラ接合トランジスタが形成される領域（Ｂ）内にベースコンタクトとコレクタコンタクトとを互いに電気的に隔離する素子分離膜１０３ｃ１、１０３ｃ２が形成される。すなわち、ベースコンタクトとコレクタコンタクトは素子分離膜１０３ｃ１、１０３ｃ２によって互いに電気的に隔離される。
【００４７】
続いて図２を参照すると、バイポーラ接合トランジスタが形成される領域（Ｂ）及びＮＭＯＳトランジスタが形成される領域（Ｃ）に選択的に第２導電型の不純物イオンを注入して熱処理を進行することによってコレクタ領域として使用される深いｎウェル１０５を形成する。この際、ＰＭＯＳトランジスタが形成される領域（Ａ）はイオン注入遮断マスク（図示しない）によって保護されて、ここに不純物イオンが注入されることが防止される。深いｎウェル１０５のためのイオン注入工程は例えば燐（Ｐ）を約６００ｋｅＶ乃至１２００ｋｅＶの範囲のエネルギーで約４ｘ１０１２ｃｍ−２乃至４ｘ１０１３ｃｍ−２のドーズで進行することによって行うことができる。これによって、深いｎウェル１０５はベース−コレクタインターフェースで約１ｘ１０１６ｃｍ−３のドーピングレベルを有すると予測される。
【００４８】
深いｎウェル１０５のドーピングレベルは後続工程で形成されるＰＭＯＳトランジスタのためのウェル１０７ａ、１０９のドーピングレベルより相対的にさらに低い。すなわち、コレクタ領域のための深いｎウェル１０５のドーピングレベルがＣＭＯＳ工程とは独立的に形成されることができるので、素子動作に最適の状態でコレクタ領域を形成することが可能になる。
【００４９】
また後述するが、ＮＭＯＳトランジスタが形成されるｐウェルが深いｎウェル１０５内に形成されるので、高周波動作特性を向上させ、論理回路から高周波回路へのノイズカップリングを減少させることができる。
【００５０】
続いて、ＰＭＯＳトランジスタのためのＮウェル１０７ａ及びＮＭＯＳトランジスタのためのｐウェル１０９形成工程を進行する。ここで、ｎウェル１０７ａがｐウェル１０９よりまず形成されるか、その反対の手順で形成されることができる。またＰＭＯＳトランジスタのためのｎウェル１０７ａを形成するとき、深いｎウェル１０５にコレクタバッファのためのｎウェル１０７ｂをさらに形成することができる。コレクタバッファのためのｎウェル１０７ｂはコレクタ領域の抵抗を減少させるためのものである。
【００５１】
具体的に、ＰＭＯＳトランジスタのためのｎウェル１０７ａ及びコレクタバッファのためのｎウェル１０７ｂは第２導電型の不純物、例えば燐（Ｐ）のようなｎ型不純物を約１７０ｋｅＶのエネルギーで約２．２ｘ１０１３ｃｍ−２程度のドーズでイオン注入することによって形成される。この際、ＰＭＯＳトランジスタのためのｎウェル１０７ａは深いｎウェル１０５の外の半導体基板のＰＭＯＳトランジスタが形成される領域（Ａ）に形成される。一方、コレクタバッファのためのｎウェル１０７ｂはバイポーラ接合トランジスタが形成される領域（Ｃ）に、すなわち深いｎウェル１０５に形成される。さらに具体的には、コレクタバッファのためのｎウェル１０７ｂは深いｎウェル１０５内の素子分離膜１０３ｂ１及び素子分離膜１０３c１の間、そして素子分離膜１０３ｂ２及び素子分離膜１０３ｃ２の間に形成される。ここで、ＮＭＯＳトランジスタが形成される領域（Ｃ）はイオン注入遮断マスク（図示しない）によって保護され、そこに不純物イオンが注入されることが防止される。
【００５２】
ＮＭＯＳトランジスタのためのｐウェル１０９は深いｎウェル１０５内のＮＭＯＳトランジスタが形成される領域（Ｃ）に形成され、ｐ型不純物例えば、ホウ素（Ｂ）を約１７０ｋｅＶ程度のエネルギーで約２．５ｘ１０−１３ｃｍ−２程度のドーズでイオン注入することによって形成されることができる。この際、ＰＭＯＳが形成される領域（Ａ）及びバイポーラ接合トランジスタが形成される領域（Ｂ）はイオン注入遮断マスクで保護され、そこに不純物が注入されることが防止される。
【００５３】
次に、図３を参照すると、バイポーラ接合トランジスタが形成される領域（Ｂ）に選択的にｐ型不純物イオンを注入してベース領域のための浅いｐウェル１１１を形成する。この際、バイポーラ接合トランジスタが形成される領域（Ｂ）以外の領域、例えばＰＭＯＳトランジスタが形成される領域（Ａ）及びＮＭＯＳトランジスタが形成される領域（Ｃ）はイオン注入遮断マスク１１０で保護され、そこには不純物イオンが注入されない。
【００５４】
イオン注入遮断マスク１１０は例えばフォトレジストなどで形成することができる。ベース領域のための浅いｐウェル１１１を形成するためのイオン注入工程は、イオン注入遮断マスク１１０を使用して、例えばホウ素（Ｂ）を約２０ＫｅＶ乃至３０ｋｅＶのエネルギーで約２ｘ１０１３ｃｍ−２乃至５ｘ１０１３ｃｍ−２の範囲のドーズとして深いｎウェル１０５に注入することによって行うことができる。これによって、ベース領域のための浅いｐウェル１１１は約２５０ｎｍ程度の深さを有し、最高のドーピングレベルは約１ｘ１０１８ｃｍ−３であると予測される。このようなベース領域１１１のためのイオン注入は上述のＣＭＯＳ工程のウェル１０７ａ、１０９形成工程とは独立的に進行されるので、ＣＭＯＳ工程のウェル形成工程に拘束されず、最適の特性を示すようにドーピングレベル及び深さを調節することができる。
【００５５】
次に、ＣＭＯＳトランジスタ形成工程を進行してＮＭＯＳトランジスタ領域（Ｃ）のｐウェル１０９上にＮＭＯＳトランジスタ１２５を形成して、ＰＭＯＳトランジスタ領域（Ａ）のｎウェル１０７ａ上にＰＭＯＳトランジスタ１３７を形成する。ここで、ＮＭＯＳトランジスタ１２５のソース／ドレイン１２３Ｓ／Ｄのためのイオン注入工程１２１でエミッタ領域１２３Ｅ及びコレクタコンタクト１２３ＣＣが同時に形成され、ＰＭＯＳトランジスタ１３７のソース／ドレイン１３５Ｓ／Ｄのためのイオン注入工程１３３でベースコンタクト１３５ＢＣを形成する。短チャンネル効果を低減するためにＮＭＯＳトランジスタ１２５及びＰＭＯＳトランジスタ１３７は各々低濃度ドーピングドレインＬＤＤ１１７及び低濃度ドーピングドレインＬＤＤ１２７を有することができる。
【００５６】
これを図４乃至図７を参照して具体的に説明する。まず、図４を参照すると、ゲート酸化膜１１２を形成する。ゲート酸化膜１１２は例えば熱酸化工程による熱酸化膜で形成することができる。ゲート酸化膜１１２上にゲート電極膜を形成して、これをパターニングしてＮＭＯＳトランジスタのためのゲート電極（ＮＭＯＳゲート電極）１１３Ｎ及びＰＭＯＳトランジスタのためのゲート電極（ＰＭＯＳゲート電極）１１３Ｐを各々ＮＭＯＳトランジスタが形成される領域（Ｃ）及びＰＭＯＳトランジスタが形成される領域（Ａ）に形成する。ゲート電極１１３Ｎ、１１３Ｐは例えばポリシリコン、ポリシリサイド、シリサイド膜またはこれらの組み合わせ膜で形成することができる。
【００５７】
続いて、図４を参照すると、ＮＭＯＳトランジスタが形成される領域（Ｃ）を露出させる低濃度ドレイン用イオン注入遮断マスク１１５を形成した後、ｎ型の低濃度不純物イオンを注入してＮＭＯＳゲート電極１１３Ｎの両側のｐウェル１０９に低濃度ドレインＬＤＤ１１７を形成する。この際、低濃度ドレイン用イオン注入遮断マスク１１５はコレクタバッファのためのｎウェル１０７ｂ及びエミッタが形成される領域をさらに露出させることもできる。
【００５８】
次に、図５を参照すると、ＮＭＯＳゲート電極１１３Ｎの両側壁に絶縁膜スペーサ１１８を形成して、ソース／ドレイン・エミッタ領域・コレクタコンタクトのためのイオン注入遮断マスク１１９を形成する。ソース／ドレイン・エミッタ領域・コレクタコンタクト用イオン注入遮断マスク１１９はＰＭＯＳトランジスタが形成される領域（Ａ）及びベースコンタクトが形成される領域を覆う。すなわち、ソース／ドレイン・エミッタ領域・コレクタコンタクト用イオン注入遮断マスク１１９はＮＭＯＳトランジスタが形成される領域（Ｃ）、コレクタバッファのためのｎウェル１０７ｂ及びエミッタが形成されるベース領域１１１の一部分を露出させる。高濃度のｎ型不純物１２１をイオン注入してＮＭＯＳトランジスタのためのソース／ドレイン１２３Ｓ／Ｄ、エミッタ領域１２３Ｅ及びコレクタコンタクト１２３ＣＣを形成する。ソース／ドレイン１２３Ｓ／Ｄはゲートスペーサ１１８の両側のｐウェル１０９に形成され、エミッタ領域１２３Ｅはベース領域１１１の中心部に形成され、コレクタコンタクト１２３ＣＣはコレクタバッファのためのｎウェル１０７ｂに形成される。
【００５９】
ＮＭＯＳトランジスタ１２５のためのソース／ドレインイオン注入１２１は、高濃度のｎ型不純物Ｎ＋、例えば砒素（Ａｓ）を約４０ｋｅＶ乃至５０ｋｅＶ範囲のエネルギーで約５ｘ１０１５ｃｍ−２乃至８ｘ１０１５ｃｍ−２の範囲のドーズでイオン注入を進行することができる。これによって、エミッタ領域１２３Ｅ、コレクタコンタクト１２３ＣＣ及びソース／ドレイン１２３Ｓ／Ｄのドーピングレベルが約１ｘ１０２０ｃｍ−３乃至約１ｘ１０２１ｃｍ−３になると推測される。
【００６０】
次に、図６を参照すると、ＰＭＯＳトランジスタが形成される領域（Ａ）を露出させる低濃度ドレインのためのイオン注入遮断マスク１２９を形成する。低濃度ドレイン用イオン注入遮断マスク１２９はバイポーラ接合トランジスタが形成される領域（Ｂ）及びＮＭＯＳトランジスタが形成される領域（Ｃ）を覆う。ｐ型の低濃度不純物をイオン注入して低濃度ドレイン１２７をＰＭＯＳゲート電極１１３Ｐの両側のｎウェル１０７ａに形成する。イオン注入マスク１２９はベースコンタクトが形成される領域をさらに露出させることもできる。
【００６１】
次に、図７を参照すると、ＰＭＯＳゲート電極１１３Ｐの両側壁に絶縁膜スペーサ１３０を形成して、ＰＭＯＳトランジスタが形成される領域（Ａ）及びベースコンタクトが形成されるベース領域１１１の一部分を露出させるソース／ドレイン・ベースコンタクトのためのイオン注入遮断マスク１３１を形成する。すなわちソース／ドレイン・ベースコンタクト用イオン注入マスク１３１はコレクタコンタクト１２３ＣＣ、エミッタ領域１２３Ｅ及びＮＭＯＳが形成される領域（Ｃ）を覆う。
【００６２】
高濃度のｐ型不純物イオン１３３、例えばホウ素（Ｂ）を、例えば、約５ｋｅＶのエネルギーで約３ｘ１０１５ｃｍ−２程度のドーズでイオン注入してＰＭＯＳトランジスタのソース／ドレイン１３５Ｓ／Ｄ及びベースコンタクト１３５ＢＣを形成する。ソース／ドレイン１３５Ｓ／Ｄはゲートスペーサ１３０の両側のｎウェル１０７ａに形成され、ベースコンタクト１３５ＢＣはベース領域１１１内にエミッタ領域１２３Ｅの両側にエミッタ領域１２３Ｅと離れて形成される。
【００６３】
図８を参照すると、コンタクト抵抗を減らすため、ベースコンタクト１３５ＢＣ、エミッタ領域１２３Ｅ及びコレクタコンタクト１２３ＣＣにシリサイド膜１３９ＳＢ、１３９ＳＥ、１３９ＳＣが、そしてソース／ドレイン領域１３５Ｓ／Ｄ、１２３Ｓ／Ｄにシリサイド膜１３９Ｐ、１３９Ｎを形成する。この際、ベースコンタクト１３５ＢＣとエミッタ領域１２３Ｅとの間のベース領域１１１上にはシリサイド膜が形成されることを防止するためのシリサイド遮断膜１９７を形成する。すなわち、シリサイド遮断膜１９７を形成した後、よく知られた方法によってシリサイド工程を進行してシリサイド膜１３９ＳＢ、１３９ＳＥ、１３９ＳＣを形成する。
【００６４】
以上で説明した望ましい実施形態で、ベース領域１１１をｎウェル１０７ａ、１０７ｂ及びｐウェル１０９より先に形成することができる。またベース領域１１１をｎウェル１０７ａ、１０７ｂ及びｐウェル１０９の間に形成することができる。
【００６５】
また、上述の望ましい実施形態でｐウェル１０９が深いｎウェル１０５内に形成されたが、ｐウェル１０９が深いｎウェル１０５の外の半導体基板に形成されることもできる。
【００６６】
また、ＰＭＯＳトランジスタのための低濃度ドレイン工程及び高濃度ソース／ドレイン工程をＮＭＯＳトランジスタのための低濃度ドレイン工程及び高濃度ソース／ドレイン工程より先に進行することができる。
【００６７】
上述の望ましい実施形態で、コレクタ領域及びベースコンタクトを素子分離膜によって互いに電気的に隔離することもできる。または、コレクタ領域及びベースコンタクトの間のベース領域上にダミーゲートをＭＯＳトランジスタ工程でさらに形成することもできる。
【００６８】
（バイポーラ接合トランジスタの濃度プロフィール）
図９は以上で説明した本発明の望ましい実施形態によるバイポーラ接合トランジスタのエミッタ領域（高濃度ソース／ドレインイオン注入）、ベース領域及びコレクタ領域に対する不純物ドーピングレベルを示す。図９で横軸は基板からの深さ（ｎｍ）を、縦軸は不純物濃度（ｃｍ−３）を各々示す。
【００６９】
ＣＭＯＳのｐウェル形成工程とは独立的にベース領域のための浅いｐウェル工程が進行されるので、ベース領域のための浅いｐウェルの濃度及びその深さを素子特性に最適な状態で調節することができ、図９に示したように、おおよそ２５０ｎｍ程度の幅を有し、最高ドーピングレベルが約１．０ｘ１０１８ｃｍ−３程度であるベース領域を形成することができる。
【００７０】
（ベース領域のためのイオン注入エネルギー及びドーピング濃度によるベータ値）
図１０はベース領域のためのイオン注入エネルギー及び不純物イオン濃度によるベータ値を示すグラフである。図１０でｘ軸はイオン注入ドーズ１０１３を、ｙ軸はイオン注入エネルギーｋｅＶを、ｚ軸はベータ値を各々示す。
【００７１】
上述の詳細な説明から予測されるように、イオン注入エネルギー及びドーズが減少するほどベータ値は増加する。バイポーラ接合トランジスタに要求されるベータ値が決められれば、それに対応するイオン注入エネルギー及びドーズが決められて、高性能のバイポーラ接合トランジスタを形成することができる。
【００７２】
（バイポーラトランジスタの直流特性）
本発明によるバイポーラ接合トランジスタの直流特性を調べるための実験を実施した。本実験で使用されたバイポーラ接合トランジスタのコレクタ領域は約１２００ｋｅＶ程度のエネルギーで約４．０ｘ１０１３ｃｍ−２のドーズ条件で燐（Ｐ）をイオン注入することによって形成され、ベース領域は約２５ｋｅＶのエネルギーで約５ｘ１０１３ｃｍ−２のドーズ条件でイオン注入することによって形成され、コレクタ領域は約５０ｋｅＶのエネルギーで約５．０ｘ１０１５ｃｍ−２のドーズ条件で砒素をイオン注入することによって形成された。
【００７３】
このようなバイポーラ接合トランジスタに対するコレクタ−エミッタ電圧Ｖｃｅに対する直流コレクタ電流Ｉｃが図１１Ａに、ベース−エミッタ電圧Ｖｂｅに対するコレクタ電流Ｉｃ及びベース電流Iｂが図１１Ｂにそして、ベータ値Ｉｃ／Ｉｂが図１１Ｃに各々示している。
【００７４】
まず、図１１Ａを参照すると、ベース電流が約１００μＡである場合、アーリー電圧Ｖａは約０Ｖであった。図１１Ｂでコレクタ-エミッタ電圧Ｖｃｅは１．８Ｖで固定された。図１１Ａ及び図１１Ｃを参照すると、ベータ値が４０以上に（おおよそ４２程度）増加したことが分かる。
【００７５】
また、コレクタ−エミッタ開放破壊電圧ＢＶｃｅｏ及びコレクタ−ベース破壊電圧ＢＶｃｂｏを測定した結果、各々約６．２５Ｖ及び約１９．６５Ｖ程度を示し、それらはバイポーラ接合トランジスタで許容される範囲内である。
【００７６】
（バイポーラ接合トランジスタの高周波特性）
直流特性分析に使用されたバイポーラ接合トランジスタの周波数特性を調べるために多くのバイアス条件でカット−オフ周波数ｆＴ、最大震動周波数ｆＭＡＸを測定した。ここで、カット−オフ周波数ｆＴは電流利得が１になる周波数を示し、最大震動周波数ｆＭＡＸは電力利得が１になる周波数を示す。測定でコレクタ−エミッタ電圧Ｖｃｅを１．８Ｖにして、ベース−エミッタ電圧Ｖｂｅを多様に変化させた。
【００７７】
下の表１及び図１２にその結果を示している。
【００７８】
【表１】
2006173602.tif 000003
【００７９】
表１及び図１２から分かるように、本発明によるバイポーラ接合トランジスタによると、カット−オフ周波数はおおよそ７．５ＧＨｚまで増加し、最大震動周波数はおおよそ１１ＧＨｚまで増加した。
【００８０】
ここまで本発明に対してその望ましい実施形態を中心によく見てきた。本発明が属する技術分野で通常の知識を持った者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現することができることを理解できるであろう。したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それらと同等な範囲内にあるすべての差異は本発明に含まれることが解釈されなければならない。
【図面の簡単な説明】
【００８１】
【図１Ａ】本発明によるバイポーラ接合トランジスタを概略的に示す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ線に沿って切断した断面図である。
【図２】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図３】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図４】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図５】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図６】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図７】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図８】本発明の望ましい実施形態によるＣＭＯＳ工程と統合されることができるバイポーラ接合トランジスタを形成する方法を説明するための半導体基板の断面図である。
【図９】本発明によるバイポーラ接合トランジスタに対するドーピングプロフィールを示す。
【図１０】ベース領域のためのイオン注入エネルギー及び不純物イオン濃度によるベータ値を示すグラフである。
【図１１Ａ】本発明の一実施形態によるバイポーラ接合トランジスタに対するコレクタ−エミッタ電圧に対するコレクタ電流、ベース−エミッタ電圧に対するベース電流及びコレクタ電流、及びベータ値を示すグラフである。
【図１１Ｂ】本発明の一実施形態によるバイポーラ接合トランジスタに対するコレクタ−エミッタ電圧に対するコレクタ電流、ベース−エミッタ電圧に対するベース電流及びコレクタ電流、及びベータ値を示すグラフである。
【図１１Ｃ】本発明の一実施形態によるバイポーラ接合トランジスタに対するコレクタ−エミッタ電圧に対するコレクタ電流、ベース−エミッタ電圧に対するベース電流及びコレクタ電流、及びベータ値を示すグラフである。
【図１２】多様なバイアス条件で得られた本発明によるバイポーラ接合トランジスタに対するカット−オフ周波数（ｆＴ）及び最大震動周波数（ｆＭＡＸ）を示す。
【符号の説明】
【００８２】
１０  バイポーラ接合トランジスタ
１１，１０５  深いｎウェル（コレクタ領域）
１３，１０７ｂ  コレクタバッファ
１５，１１１  浅いｐウェル（ベース領域）
１０７ａ  ｎウェル
１０９  ｐウェル
１２、１０３ａ〜１０３ｄ  素子分離膜
１２３Ｅ  エミッタ領域
１２３ＣＣ  コレクタコンタクト
１３５ＢＣ  ベースコンタクト
１２５  ＮＭＯＳトランジスタ
１３７  ＰＭＯＳトランジスタ
【図１Ａ】
2006173602.tif 000004
【図１Ｂ】
2006173602.tif 000005
【図２】
2006173602.tif 000006
【図３】
2006173602.tif 000007
【図４】
2006173602.tif 000008
【図５】
2006173602.tif 000009
【図６】
2006173602.tif 000010
【図７】
2006173602.tif 000011
【図８】
2006173602.tif 000012
【図９】
2006173602.tif 000013
【図１１Ａ】
2006173602.tif 000014
【図１１Ｂ】
2006173602.tif 000015
【図１１Ｃ】
2006173602.tif 000016
【図１２】
2006173602.tif 000017
【図１０】
2006173602.tif 000018