(57)【要約】【課題】  ｎ型半導体基板７における該基板の第１主面側ゲート及びエミッタ電極の金属膜の存在に対し、悪影響を及ぼさない低温熱処理（アニール炉）による該基板の第２主面側ｐ＋ コレクタ層８を活性化し形成する製造方法を提供する。【解決手段】  ｐ＋ コレクタ層８を形成する工程において、ホウ素（Ｂ＋ ）または２フッ化ほう素（ＢＦ２ ＋ ）のイオン注入を累積２Ｅ１５／ｃｍ２ とし、これを２回または３回分割イオン注入し、分割したイオン注入工程毎に低温アニール炉で５００℃１６時間加熱を行うことにより、低温でｐ＋ コレクタ層８を活性化し形成する製造方法である。  【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の主面と第２の主面を有する第１導電型の半導体基板を準備する第１の工程と、
前記半導体基板に、前記第２の主面から第２導電型の不純物をイオンの状態で注入する第２の工程と、
前記半導体基板に注入した不純物を熱処理によって活性化する第３の工程と、を備えると共に、
前記第２の工程と前記第３の工程とをこの順に２回又は３回ずつ実行することによって、前記半導体基板の前記第２の主面に単一の第２導電型の高不純物濃度層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板は、シリコン（Ｓｉ）基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の前記第２の主面に第２導電型高不純物濃度層を形成するイオン種は、ホウ素（Ｂ＋ ）または２フッ化ホウ素（ＢＦ２ ＋ ）であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物導入工程の１回当りのドーズ量が２Ｅ１５／ｃｍ２ 以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記熱処理工程は、５００℃で１６時間加熱することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の半導体装置における半導体基板で使用する製造方法に関するものである。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、一般に高価なエピタキシャルウェーハ（ｐ＋ 基板とｎ層）とそれに比べ低価格のｎ型半導体基板を用いて製造されている（例えば、特許文献１参照）。
【０００３】
ｎ型半導体基板を用いてＩＧＢＴを製造する場合、第１の主面にゲート電極及びエミッタ電極の活性部などを形成してから第２の主面にｐ＋ コレクタ層を形成する必要がある。これは、オン電圧の低減からｎ型半導体基板の第２の主面を研削する必要があり、そののちにｐ＋ コレクタ層の形成となることによる。
【０００４】
従って、ｎ型半導体基板を用いた場合、ｎ型半導体基板の第２の主面にｐ＋ コレクタ層を形成する工程において、一般には９００℃以上での高温熱処理が必要となるが、第１の主面ゲート及びエミッタ電極の金属膜が溶融又は変質などする温度（５７７℃）より低い温度での熱処理が不可欠である。
【特許文献１】特開２００１−１６０５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述した事情に鑑みてなされたもので、ｎ型半導体基板を用い、該基板第１の主面ゲート及びエミッタ電極の金属膜の存在に対し、悪影響を及ぼさない低温処理による該基板第２の主面にｐ＋ コレクタ層を形成する製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は、第１の主面と第２の主面を有する第１導電型の半導体基板を準備する第１の工程と、前記半導体基板に、前記第２の主面から第２導電型の不純物をイオンの状態で注入する第２の工程と、前記半導体基板に注入した不純物を熱処理によって活性化する第３の工程と、を備えると共に、前記第２の工程と前記第３の工程とをこの順に２回又は３回ずつ実行することによって、前記半導体基板の前記第２の主面に単一の第２導電型の高不純物濃度層を形成することを特徴とする半導体装置の製造方法である。
【０００７】
前記半導体基板は、シリコン（Ｓｉ）基板であることを特徴とする請求項１に記載の半導体装置の製造方法である。
【０００８】
前記半導体基板の前記第２の主面に第２導電型高不純物濃度層を形成するイオン種は、ホウ素（Ｂ＋ ）または２フッ化ホウ素（ＢＦ２ ＋ ）であることを特徴とする請求項１に記載の半導体装置の製造方法である。
【０００９】
前記不純物導入工程の１回当りのドーズ量が２Ｅ１５／ｃｍ２ 以下であることを特徴とする請求項１に記載の半導体装置の製造方法である。
【００１０】
前記熱処理工程は、５００℃で１６時間加熱することを特徴とする請求項１に記載の半導体装置の製造方法である。
【発明の効果】
【００１１】
本発明は、半導体基板にイオン注入の分割不純物導入と低温熱処理を不純物導入の分割毎に行うことにより、前記不純物を活性化できる。低温熱処理は、アニール炉を用いるため半導体装置が安価にできる。
【発明を実施するための最良の形態】
【００１２】
ｎ型半導体基板を用いた絶縁ゲート型バイポーラトランジスタにおいて、ｎ型半導体基板を用いた第２の主面のｐ＋ コレクタ層を形成する工程において、ホウ素（Ｂ＋ ）又は２フッ化ほう素（ＢＦ２ ＋ ）の決められたイオン注入量を分割し、低温熱処理（アニール炉使用）を該イオン注入の分割した工程毎に行うことにより、その第１の主面の電極を損なわない低温で活性化できる製造方法である。
【実施例１】
【００１３】
図１から図３は、ｎ型半導体基板７を準備し、素子活性部の1部片側半分のみを示す第１の主面及び単一のｐ＋ 高不純物濃度層を備える第２の主面からなる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の製造方法を工程順に示す断面図である。
【００１４】
図１は、本発明の実施例に係るｎ型半導体基板７を用いたＩＧＢＴのｐ＋ コレクタ層を形成する前までの工程例の断面図である。ｎ型半導体基板７の第１の主面に、ゲート酸化膜４とゲート電極膜（多結晶シリコン）３を形成加工後、ベース層６形成後エミッタ層５を形成する。その後、層間絶縁膜２を形成加工後、エミッタ電極膜1を形成加工する。
【００１５】
図２は、図１工程実施後のｐ＋ コレクタ層８を形成した工程の断面図である。Ｂ＋ 又はＢＦ２ ＋ イオンの２Ｅ１５／ｃｍ２ イオン注入を２回分割し、５００℃１６時間のアニール炉による加熱処理を分割毎行う。２回分割例として、該イオン注入ドーズ量１Ｅ１５／ｃｍ２ 、アニール炉で５００℃１６時間加熱処理し、加えて該イオン注入ドーズ量１Ｅ１５／ｃｍ２ 、アニール炉で５００℃１６時間加熱処理を行う。なお、該イオン注入における結晶欠陥の回復のため、５００℃１６時間以上の加熱処理が望ましい。図３は、図２の工程実施後のｐ＋ コレクタ電極膜９を形成した工程の断面図である。
【００１６】
前述のように形成されたｐ＋ コレクタ層８は、分割を行わずに形成した場合と比較して低い比抵抗を有するため、ｐ＋ コレクタ電極膜９との良好なオーミック性を実現することができる。
【００１７】
最後にパッケージへの組立工程例として、 図示はしないが、ウェーハ状態におけるプレーナ型ＩＧＢＴは、ダイシングによりチップ化される。そのチップは、 ゲート電極膜及びエミッタ電極膜３がアルミニウムのワイヤーボンディングによりそれぞれゲート、エミッタ端子に接続され、ｐ＋ コレクタ電極膜９は、フレーム（コレクタ端子）にはんだにより接続され、樹脂封止される。
【００１８】
なお、ｎ型半導体基板７とｐ＋ コレクタ層８の間にｎ＋ バッファ層を設けてある構造についても適用できる。
【実施例２】
【００１９】
または、実施例１の２回分割を３回分割例として、該イオン注入ドーズ量０．５Ｅ１５／ｃｍ２ 、アニール炉で５００℃１６時間加熱処理し、加えて該イオン注入ドーズ量０．５Ｅ１５／ｃｍ２ 、アニール炉で５００℃１６時間加熱処理し、加えて該イオン注入ドーズ量１Ｅ１５／ｃｍ２ 、アニール炉で５００℃１６時間加熱処理を行う。
【００２０】
図４はＢＦ２ ＋ イオン注入分割回数ごとの５００℃１６時間加熱処理におけるＢＦ２ ＋ 累積ドーズ量とＰ＋ コレクタ層８のシート抵抗との関係図である。分割をせずに処理を行った場合に着目すると、 ドーズ量を増やした分だけシート抵抗は低減できるはずであるが、２Ｅ１５／ｃｍ２ を超えるドーズ量でイオン注入を行うと、イオン注入時に形成される結晶欠陥が後の５００℃の低温熱処理では回復困難となってしまうため、ドーズ量の増加に対しシート抵抗が逆に増大することがわかる。従って、イオン注入工程の１回当たりのドーズ量が２Ｅ１５／ｃｍ２ であることが望ましい。さらに、分割を行った場合に着目すると、ｐ＋ コレクタ層８において、４回分割方法のシート抵抗は、実施例１、２における２回または３回分割処理方法とほぼ同じであることがわかる。従って、処理時間の短い２回または３回分割を用いることがよい。
【００２１】
なお、本発明は、ｎ型半導体基板の第１の主面がトレンチ型であるＩＧＢＴのｎ型半導体基板の第２の主面研削する構造についても適用できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施例に係るｎ型半導体基板７の第２主面にｐ＋ コレクタ層を形成する工程前のＩＧＢＴ例断面図。
【図２】図１実施工程後にｐ＋ コレクタ層８を形成した後のＩＧＢＴ例断面図。
【図３】図２実施後のｐ＋ コレクタ層８にコレクタ電極膜９を形成した後のＩＧＢＴ例断面図。
【図４】ｐ＋ コレクタ層８のＢＦ２ ＋ イオン注入分割回数毎及びＢＦ２ ＋ イオン注入分割毎の５００℃１６時間加熱処理におけるＢＦ２ ＋ ドーズ量とシート抵抗の関係図。
【符号の説明】
【００２３】
１    エミッタ電極膜
２    層間絶縁膜
３    ゲート電極膜
４    ゲート酸化膜
５    エミッタ層
６    ベース層
７    ｎ型半導体基板
８    コレクタ層
９    コレクタ電極膜
【図１】
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【図２】
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【図３】
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【図４】
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