(57)【要約】    【課題】  エミッタ取出し電極とベース層の表面にシリサイド層を形成する際に、ブリッジング現象によるエミッタ取出し電極とベース層との短絡を防止すること。    【解決手段】  本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の内側に第1の絶縁層を形成し、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成したヘテロ接合バイポーラトランジスタを有する半導体装置において、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成した。また、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成した。【選択図】      図１
2006019631.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成したバイポーラトランジスタにおいて、
前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成したことを特徴とするバイポーラトランジスタ。
【請求項２】
前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成したことを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成したバイポーラトランジスタを有する半導体装置において、
前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成したことを特徴とする半導体装置。
【請求項４】
前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成したことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、その後、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成するバイポーラトランジスタの製造方法において、
前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成した後に行うことを特徴とするバイポーラトランジスタの製造方法。
【請求項６】
前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成した後に行うことを特徴とする請求項５に記載のバイポーラトランジスタの製造方法。
【請求項７】
半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、その後、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成するバイポーラトランジスタを有する半導体装置の製造方法において、
前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成した後に行うことを特徴とする半導体装置の製造方法。
【請求項８】
前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成した後に行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタ及び半導体装置並びにその製造方法に関するものである。
【背景技術】
【０００２】
従来より、電子機器の動作速度の高速化に伴って、電子機器で使用する半導体装置を構成するバイポーラトランジスタには、高速で動作することが要求されている。
【０００３】
かかるバイポーラトランジスタの動作速度の高速化を達成するためには、シリコン基板と配線材料、さらにはシリコン基板の上部に形成したポリシリコン系材料層と配線材料との間のコンタクト抵抗の低抵抗化が必須である。そこで、高速動作を目的としたバイポーラトランジスタの製造工程においては、このようなコンタクト部分に自己整合的にシリサイドを形成する、いわゆるセルフアラインシリサイドプロセス（サリサイドプロセス）が行われている。
【０００４】
特に、ベース電極取り出し部をシリサイド化してベース抵抗を低減した場合には、バイポーラトランジスタの特性（最大動作周波数 fmax, 雑音指数NF ）を向上させることができる。
【０００５】
しかしながら、サリサイドプロセスでは、シリサイドのはい上がり（いわゆるブリッジング現象）による電気短絡（ショート）が問題となっており、様々なブリッジング防止手法が提案されている。
【０００６】
以下に、上記ベース抵抗の低抵抗化やブリッジング現象の発生を防止したバイポーラトランジスタとして、ベース層としてシリコン−ゲルマニウム混晶層を用いたヘテロ接合バイポーラトランジスタ101の具体的な構造についてその製造方法を示しながら説明する（図12参照）。
【０００７】
まず、Ｐ型の単結晶基板上に、Ｎ型拡散層からなる埋め込みコレクタ層121を形成するとともに、Ｐ型の単結晶基板上にエピタキシャル成長によってエピタキシャル層からなるＮ型コレクタ層102を積層した半導体基板103の表面に、LOCOS法によって素子分離123を形成し、その後、エピタキシャル層102に、埋め込みコレクタ層121に達するＮ型のコレクタ引出し部122を形成し、次いで、エピタキシャル層102の上面に酸化シリコン層104を形成し、その後、酸化シリコン層104のベース領域開口部分をエッチングすることによってベース領域開口部105を形成する。
【０００８】
次に、半導体基板103の上面に非選択エピタキシャル成長によってシリコン−ゲルマニウム混晶層を形成後、レジストパターンをマスクにして異方性エッチングを行うことによりベース層106を形成する。
【０００９】
次に、ベース層106の上面にＣＶＤ法によって酸化シリコン層からなる絶縁層107を形成し、その後、絶縁層107にエミッタ領域開口部108を形成する。
【００１０】
次に、絶縁層107の上面及びエミッタ領域開口部108にポリシリコン層を成膜後、エミッタの不純物となるヒ素をイオン注入した後にレジストパターンをマスクに用いてポリシリコン層及び絶縁層107を異方的にエッチングしてエミッタ取り出し電極109を形成し、その後熱処理を行うことによりヒ素を活性化してベース層106の表面にエミッタ拡散層110を形成する。
【００１１】
ここで、エミッタ取出し電極109は絶縁層107の上面とエミッタ領域開口部108とに形成されるようにパターニングする。また、このパターニングのエッチングにおいて、コレクタ引出し部122に達するコレクタ開口124も同時に形成する。
【００１２】
次に、エミッタ取出し電極109をマスクとして絶縁層107を等方的にエッチングすることによって、エミッタ取出し電極109の下部の絶縁層107を後退させ、絶縁層107上にエミッタ取り出し電極109が絶縁層107から庇状に張り出した形状の張出し部111を形成する。
【００１３】
次に、サリサイドプロセスとして、ベース層106とエミッタ取出し電極109とコレクタ開口124の上面を含む基板103の上方にコバルトと窒化チタンとを順にスパッタリングした後に熱処理、未反応スパッタ層の除去、更なる低抵抗化の為の熱処理を順次行うことによって、ベース層106とエミッタ取出し電極109とコレクタ開口124の上面にコバルトシリサイド層からなるシリサイド層112,113,125を自己整合的に形成する。
【００１４】
このサリサイドプロセスにおいて、エミッタ取り出し電極109が絶縁層109より張り出していることにより、この庇の下部にはスパッタリングが行われないため、シリサイドのブリッジングが生じ難い利点がある。また、サリサイドプロセス条件を調整することで、庇の下部までシリサイドを形成することにより、ベース取り出し抵抗を更に低減することができる。なお、窒化チタンはシリサイド層112,113,125への不純物拡散を防止するためのキャップ層である。
【００１５】
次に、ベース層106とエミッタ取出し電極109の上面に酸化シリコン膜からなる保護層114を形成し、この保護層114にベース電極用開口115、エミッタ電極用開口116、コレクタ電極用開口117をそれぞれ形成する。
【００１６】
最後に、ベース電極用開口115、エミッタ電極用開口116、及びコレクタ電極用開口117にそれぞれ金属電極118,119,120を形成する。
【特許文献１】特開２００３−２１８０５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところが、上記した従来のヘテロ接合バイポーラトランジスタ101では、自己整合的にシリサイド層を形成する工程において、エミッタ取出し電極109の張出し部111の庇の裏面はシリコンが露出した状態であるため、スパッタリングコンディションのバラツキ、未反応スパッタリング膜の除去条件のバラツキ、等のサリサイドプロセス条件のバラツキにより、エミッタ取り出し電極109の庇の裏面と、庇の下部のベース層106の上面のシリサイド層112との間にブリッジが形成され、ベースとエミッタとが短絡して、所望の特性を発揮できなくなるおそれがあった。
【課題を解決するための手段】
【００１８】
そこで、請求項１に係る本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成したバイポーラトランジスタにおいて、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成することにした。
【００１９】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成することにした。
【００２０】
また、請求項３に係る本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成したバイポーラトランジスタを有する半導体装置において、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成することにした。
【００２１】
また、請求項４に係る本発明では、前記請求項３に係る本発明において、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成することにした。
【００２２】
また、請求項５に係る本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、その後、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成するバイポーラトランジスタの製造方法において、前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成することにした。
【００２３】
また、請求項６に係る本発明では、前記請求項５に係る本発明において、前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成した後に行うことにした。
【００２４】
また、請求項７に係る本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、その後、前記エミッタ取出し電極と前記ベース層の表面にシリサイド層を形成するヘテロ接合バイポーラトランジスタを有する半導体装置の製造方法において、前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の裏面に第２の絶縁層を前記ベース層の上面から間隔を開けて形成した後に行うことにした。
【００２５】
また、請求項８に係る本発明では、前記請求項７に係る本発明において、前記シリサイド層の形成は、前記エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成した後に行うことにした。
【発明の効果】
【００２６】
そして、本発明では、半導体基板にコレクタ層、ベース層、エミッタ層を順に積層し、このエミッタ層の上部に張出し部を有するエミッタ取出し電極を形成するとともに、このエミッタ取出し電極の張出し部の先端よりも内側に第1の絶縁層を形成し、エミッタ取出し電極とベース層の表面にシリサイド層を形成したバイポーラトランジスタにおいて、エミッタ取出し電極の張出し部の裏面に第２の絶縁層をベース層の上面から間隔を開けて形成しているために、シリサイド層を形成する工程において第２の絶縁層によってエミッタ取出し電極の張出し部の裏面が被覆されることになり、エミッタ取出し電極の張出し部の裏面にシリサイド層が形成されてエミッタ取出し電極の上面に形成したシリサイド層とベース層の上面に形成したシリサイド層とが接続されてしまうのを未然に防止することができ、ベースとエミッタとの短絡によるバイポーラトランジスタの特性低下を防止することができる。
【００２７】
また、本発明では、エミッタ取出し電極の張出し部の側面に第３の絶縁層を形成しているために、シリサイド層を形成する工程において第３の絶縁層によってエミッタ取出し電極の張出し部の側面が被覆されることになり、エミッタ取出し電極の張出し部の側面にシリサイド層が形成されることがなくなり、エミッタ取出し電極の上面に形成したシリサイド層とベース層の上面に形成したシリサイド層との間隔を広げることができ、ベースとエミッタとの短絡によるバイポーラトランジスタの特性低下をより一層防止することができる。
【発明を実施するための最良の形態】
【００２８】
本発明に係る半導体装置は、半導体基板上に構成素子であるヘテロ接合バイポーラトランジスタを形成したものである。
【００２９】
このヘテロ接合バイポーラトランジスタは、半導体基板に順に積層されたコレクタ層、ベース層と、このベース層の上部にベース層との接続孔を有して形成された第1の絶縁層と、接続孔内に埋め込まれたプラグ部分およびその上部において当該プラグ部分から第1の絶縁層上方に張出して形成され、前第1の絶縁層から庇状に張出したエミッタ取出し電極と、エミッタ取出し電極の表面を覆うシリサイド層と、エミッタ取り出し電極とは絶縁性を保ちつつエミッタ取り出し電極の張出し部分の下方にまで延設された状態でベース層の表面を覆うシリサイド層を形成したヘテロ接合バイポーラトランジスタにおいて、エミッタ取出し電極の張出し部の裏面に第２の絶縁層をベース層の上面から間隔を開けて形成された形状でシリサイド層が形成される。
【００３０】
そのため、外部ベースの抵抗低減の為にエミッタ取り出し電極の張出し部の下部のベースまでシリサイドを形成する際に、前記の第２の絶縁層が上部のエミッタ電極の張出し部をカバーし、シリサイドベース部とエミッタ取り出し電極部の裏面が隔離されている為、確実にシリサイドブリッジの形成を抑制することができる。つまり、シリサイドプロセス条件のバラツキ、例えばスパッタリングコンディションのバラツキによる局所的なスパッタ金属膜の厚膜化や、シリサイド未反応金属膜の除去工程のコンディションバラツキに起因したエミッタ取り出し電極の張出し下部に金属残渣が生じるケース等に対して、エミッタ取出し電極の張出し部の裏面とベース層の上面に形成したシリサイド層とが接続（ショート）されてしまうのを未然に防止することができ、ベースとエミッタとの短絡によるヘテロ接合バイポーラトランジスタの特性低下を防止することができる。
【００３１】
また、本発明では、シリサイド形成前にエミッタ取出し電極の張出し部の側面に第３の絶縁層を形成しており、これにより、エミッタ取出し電極の張出し部の側面にシリサイド層が形成されることがなくなり、エミッタ取出し電極の上面に形成したシリサイド層とベース層の上面に形成したシリサイド層との間隔を広げることができ、ベースとエミッタとの短絡によるヘテロ接合バイポーラトランジスタの特性低下をより一層防止することができる。つまり、本発明により、バイポーラトランジスタの動作速度を高速化するためのサリサイドプロセスにおいて、ベース抵抗低減策として従来技術例のようにベース部のシリサイド形成をエミッタ取り出し電極の下部まで延設した場合においても、確実にシリサイドブリッジの形成を抑制できる。
【００３２】
以下に、本発明に係るヘテロ接合バイポーラトランジスタの具体的な構造及びその製造方法について図面を参照しながら説明する。
【００３３】
［第１の実施形態］
図１に示すように、ヘテロ接合バイポーラトランジスタ１は、半導体基板２にコレクタ層３、ベース層４、エミッタ層５を順に積層し、このエミッタ層５の上部に張出し部６を有するエミッタ取出し電極７を形成し、このエミッタ取出し電極７の張出し部６の先端よりも内側に第1の絶縁層８を形成するとともに、エミッタ取出し電極７の張出し部６の裏面に第２の絶縁層９をベース層４の上面から間隔を開けて形成し、さらには、エミッタ取出し電極７の張出し部６の側面に第３の絶縁層10を形成し、エミッタ取出し電極７とベース層４の表面（露出面）にシリサイド層11を形成している。
【００３４】
このヘテロ接合バイポーラトランジスタ１は、以下に説明するようにして製造する。
【００３５】
まず、ｐ型シリコン基板の内部にｎ型のコレクタ埋込領域12を形成し、その後、ｐ型シリコン基板にエピタキシャル成長によってエピタキシャル層からなるコレクタ層３を積層して、半導体基板２を形成する。
【００３６】
次に、半導体基板２の上面の所定位置にＬＯＣＯＳ（Local Oxidation of Silicon）法により酸化シリコン膜13を形成し、コレクタ領域部分にリンをイオン注入してｎ型のコレクタ電極取出し領域14を形成する。
【００３７】
次に、半導体基板２の上面にＣＶＤ（化学的気相成長：Chemical Vapor Deposition）法により酸化シリコン層15を形成し、この酸化シリコン層15をベース領域開口部16に合わせたレジストマスクを用いてエッチングすることによりベース領域開口部16を形成する。
【００３８】
次に、半導体基板２の上面にエピタキシャル技術を用いてシリコン−ゲルマニウム混晶層からなる層を形成後、レジストパターンをマスクに用いて前記の層をエッチングすることによりベース層４を形成する。なお、ベース層４（シリコン−ゲルマニウム混晶層）は、超高真空ＣＶＤ法、分子線エピタキシー法、あるいは減圧ＣＶＤ法のいずれかを用いて形成することができる。また、本実施例では非選択エピタキシャル成膜を用いているが、ベース取り出し電極の構造を変えることにより選択エピタキシャル成膜を用いることもできる。
【００３９】
このベース層４は、はじめにシリコンのみのバッファ層を形成した後に、このバッファ層の上面に所定濃度のゲルマニウムとベース層の不純物となるホウ素を含有させたシリコン−ゲルマニウム層を形成し、その後、シリコン−ゲルマニウム層の上面にシリコン又はホウ素を含有させたシリコンのみのキャップ層を形成することによって３層構造となっており、シリコン−ゲルマニウム層は深さ方向に向けてゲルマニウムの濃度を変化させることもでき、また、成膜において所定の深さのシリコン−ゲルマニウム層にカーボンを含有させることもできる。なお、ベース領域開口部16の表面は単結晶のエピタキシャル層となっている一方、ベース領域開口部16よりも外側は多結晶の第１の酸化シリコン層15となっているために、これらの上面にエピタキシャル成長によってシリコン−ゲルマニウム混晶層からなるベース層４を形成すると、ベース領域開口部16の上部にはシリコン−ゲルマニウム混晶層が単結晶層（真性ベース領域17）として形成される一方、第１の酸化シリコン層15の上面にはシリコン−ゲルマニウム混晶層が多結晶層（ベース取出し電極領域18）として形成される。
【００４０】
次に、ベース層４の上面に第１の絶縁層８となる酸化シリコン膜を積層するとともに、この第１の絶縁層８の上面に第１の絶縁層８とは異なる物質で形成された第２の絶縁層９となる窒化シリコン膜を積層し、図２に示すように、第１及び第２の絶縁層8,9をエミッタ領域開口部19に合わせたレジストマスクを用いてエッチングすることによりエミッタ領域開口部19を形成する。
【００４１】
次に、図３に示すように、第２の絶縁層９の上面及びエミッタ領域開口部19にエミッタ取出し電極７となるポリシリコン膜を形成し、このポリシリコン膜のエミッタ領域開口部19にエミッタの不純物となるヒ素をイオン注入した後に熱処理を行うことによりヒ素を活性化さてベース層４の表面にエミッタ層５を積層する。なお、ポリシリコンの変わりにリンドープシリコンを形成し、その後に熱処理を行うことでエミッタ層５を積層することもできる。また、第1の絶縁層８と第２の絶縁層９の材料としては、後に述べる等方性エッチングの工程において、第1の絶縁層８が第２の絶縁層９より選択的にエッチングされる条件を満たせば他の組み合わせを用いることもできる。
【００４２】
次に、図４に示すように、レジストパターンをマスクに用いて、ポリシリコン膜を異方的に、かつ、第2の絶縁層９に対して選択的にエッチングすることによってエミッタ取出し電極７を形成する。ここで、エミッタ取出し電極７が第２の絶縁層９の上面とエミッタ領域開口部19とに形成されるため、エミッタ取出し電極７には、エミッタ領域開口部19から第２の絶縁層９の上面に向けて張出した庇状の張出し部６が形成される。
【００４３】
次に、図５に示すように、第２の絶縁層９の上面及びエミッタ取出し電極７の表面（上面及び側面）に第３の絶縁層10となる窒化シリコン膜を積層する。この第３の絶縁層10の材質としては、後に述べる等方性エッチングの工程において、第1の絶縁層８が第３の絶縁層10より選択的にエッチングされる条件を満たせば他の組み合わせを用いることもできる。
【００４４】
次に、図６に示すように、窒化シリコン膜からなる第２及び第３の絶縁層9,10をエッチバックすることによってエミッタ取出し電極７の側面にサイドウォール状の第３の絶縁層10を形成する。その後、図示していないがコレクタ引出し部など第1の絶縁層８を残したい場所をレジストパターンにてマスクし、また、エミッタ取り出し電極７及びサイドウォール状の第3の絶縁層10をマスクにして、第１の絶縁層８を異方的かつ選択的にエッチングすることによってベース層４のベース取出し電極領域18の上面を露出させる。
【００４５】
次に、図７に示すように、希フッ酸又はバッファードフッ酸（フッ酸とフッ化アンモニウムとの混合水溶液）を用いた等方性ウエットエッチングによって第１の絶縁層８だけを選択的にエッチングして後退させ、エミッタ取出し電極７の張出し部６の内側部分だけに第1の絶縁層８を形成する。これにより、第1の絶縁層８の上部に第２の絶縁層９が庇状に張出した形状となり、第２の絶縁層上には側部が第３の絶縁膜のサイドウォール10でカバーされたエミッタ取り出し電極７が位置する。
【００４６】
次に、レジストパターンをマスクにして異方的にエッチングを行うことでコレクタ引出し部14に達するコレクタ開口27を形成する（図１参照）。
【００４７】
次に、図８に示すように、ベース層４の露出した表面に形成された自然酸化膜を希フッ酸を用いて除去し、所定領域にコバルトをスパッタリングした後に、窒化チタンをスパッタリングし、その後、熱処理を行い、ベース層４の露出表面とエミッタ取出し電極７の上面にコバルトとシリコンの反応層を形成し、その後、硫酸と過酸化水素水との混合液を用いて未反応の窒化チタンを除去し、アンモニアと過酸化水素水との混合液を用いて未反応のコバルトを除去し、再度熱処理を行うことによって、ベース層４の露出表面とエミッタ取出し電極７の上面にコバルトシリサイドからなるシリサイド層11をサリサイド（salicide:Self Align Silicide）プロセスによって自己整合的に形成する。
【００４８】
ここで、窒化チタンは、シリサイド層11への不純物拡散を防止するためのキャップ層である。なお、本実施例ではスパッタする金属膜として、コバルトを挙げているが、この金属膜はニッケル、チタン、プラチナ等の他の高融点金属を用いることもできる。また、このサリサイドプロセスにより、図１に示すコレクタ開口部27にシリサイド層28を形成する。
【００４９】
このように、本発明では、ベース層４の露出表面とエミッタ取出し電極７の上面にシリサイド層11を形成する工程よりも前段階でエミッタ取出し電極７の張出し部６の裏面及び側面に第２の絶縁層９及び第３の絶縁層10をベース層４の上面から間隔を開けて形成している。
【００５０】
そのため、本発明では、シリサイド層11を形成する工程において第２の絶縁層９及び第３の絶縁層10によってエミッタ取出し電極７の張出し部６の裏面及び側面が被覆されることになり、シリサイドベース部とエミッタ取り出し電極部の裏面及び側面とが隔離されることになるので、確実にシリサイドブリッジの形成を抑制することができる。つまり、シリサイドプロセス条件のばらつき、例えばスパッタリングコンディションのばらつきによる局所的なスパッタ金属膜の厚膜化や、シリサイド未反応金属膜の除去工程のコンディションのばらつきに起因したエミッタ取り出し電極の張出し下部に金属残渣が生じるケース等に対して、エミッタ取り出し電極７とベース層４の上面に形成したシリサイド層11とが接続されてしまうことによるベース層４とエミッタ層５との短絡を防止することができ、ヘテロ接合バイポーラトランジスタ１の特性低下、ひいてはこのヘテロ接合バイポーラトランジスタ１を集積した半導体装置の特性低下を防止することができる。
【００５１】
その後、表面全面に酸化シリコン膜からなる保護層20を形成し、この保護層20の所定位置をエッチングしてエミッタ電極用開口21、ベース電極用開口22、コレクタ電極用開口23をそれぞれ形成し、各開口21,22,23にエミッタ電極24、ベース電極25、コレクタ電極26をそれぞれ形成する。
【００５２】
［第２の実施形態］
上記したヘテロ接合バイポーラトランジスタ１では、ベース層４の露出表面とエミッタ取出し電極７の上面にシリサイド層11を形成する工程よりも前段階でエミッタ取出し電極７の張出し部６の裏面及び側面に第２の絶縁層９及び第３の絶縁層10を形成しているが、第３の絶縁層10を形成せずに第２の絶縁層９だけを形成したものでもよい。なお、以下の説明では、上記した説明と同様の機能を有するものには同一の符号を付して説明する。
【００５３】
すなわち、図３に示すように、第２の絶縁層９の上面及びエミッタ領域開口部19にエミッタ取出し電極７となるポリシリコン膜を形成し、このポリシリコン膜のエミッタ領域開口部19にエミッタの不純物となるヒ素をイオン注入した後に熱処理を行うことによりヒ素を活性化させてベース層４の表面にエミッタ層５を積層し、その後、図９に示すように、レジストパターンをマスクに用いてポリシリコン膜を異方的に、かつ、第２の絶縁層9と第1の絶縁層８に対して選択的にエッチングすることによって第２の絶縁層９の上面とエミッタ領域開口部19とにエミッタ取出し電極７を形成し、その後、このエミッタ取出し電極７をマスクとして第１の絶縁層８と第２の絶縁層９を所定形状にそれぞれ異方的にエッチングする。ここで、エミッタ取出し電極７が第２の絶縁層９の上面とエミッタ領域開口部19とに形成されるため、エミッタ取出し電極７には、エミッタ領域開口部19から第２の絶縁層９の上面に向けて張出した庇状の張出し部６が形成される。
【００５４】
次に、図10に示すように、希フッ酸又はバッファードフッ酸（フッ酸とフッ化アンモニウムとの混合水溶液）を用いた等方性ウエットエッチングによって第１の絶縁層８だけを選択的にエッチングして、エミッタ取出し電極７の張出し部６の内側部分だけに第1の絶縁層８を形成する。これにより、第1の絶縁層８の上部に第2の絶縁層９が庇状に張出した形状となり、第２の絶縁層上にはエミッタ取り出し電極７が位置する。
【００５５】
次に、第1の実施形態と同様に、レジストパターンをマスクにして異方的にエッチングを行うことでコレクタ引出し部に達するコレクタ開口を形成する。
【００５６】
次に、図11に示すように、ベース層４の露出した表面に形成された自然酸化膜を希フッ酸を用いて除去し、所定領域にコバルトをスパッタリングした後に、窒化チタンをスパッタリングし、その後、熱処理を行い、ベース層４の露出表面とエミッタ取出し電極７の上面にコバルトとシリコンの反応層を形成し、その後、硫酸と過酸化水素水との混合液を用いて未反応の窒化チタンを除去し、アンモニアと過酸化水素水との混合液を用いて未反応のコバルトを除去し、再度熱処理を行うことによって、ベース層４の露出表面とエミッタ取出し電極７の上面にコバルトシリサイドからなるシリサイド層11をサリサイドプロセスによって自己整合的に形成する。また、このサリサイドプロセスにより、コレクタ開口部にもシリサイド層を形成する。
【００５７】
このように、本発明では、ベース層４の露出表面とエミッタ取出し電極７の上面にシリサイド層11を形成する工程よりも前段階でエミッタ取出し電極７の張出し部６の裏面に第２の絶縁層９をベース層４の上面から間隔を開けて形成している。
【００５８】
そのため、本発明では、シリサイド層11を形成する工程において第２の絶縁層９によってエミッタ取出し電極７の張出し部６の裏面が被覆されることになり、シリサイドベース部とエミッタ取り出し電極部の裏面とが隔離されることになるので、確実にシリサイドブリッジの形成を抑制することができる。つまり、シリサイドプロセス条件のばらつき、例えばスパッタリングコンディションのばらつきによる局所的なスパッタ金属膜の厚膜化や、シリサイド未反応金属膜の除去工程のコンディションのばらつきに起因したエミッタ取り出し電極の張出し下部に金属残渣が生じるケース等に対して、エミッタ取り出し電極７の下部とベース層４の上面に形成したシリサイド層11とが接続されてしまうことによるベース層４とエミッタ層５との短絡を防止することができ、ヘテロ接合バイポーラトランジスタ１の特性低下、ひいてはこのヘテロ接合バイポーラトランジスタ１を集積した半導体装置の特性低下を防止することができる。
【００５９】
その後、第１の実施形態と同様に、酸化シリコン膜からなる保護層20を形成し、この保護層20の所定位置をエッチングしてエミッタ電極用開口21、ベース電極用開口22、コレクタ電極用開口23をそれぞれ形成し、各開口21,22,23にエミッタ電極24、ベース電極25、コレクタ電極26をそれぞれ形成する。
【図面の簡単な説明】
【００６０】
【図１】本発明に係るヘテロ接合バイポーラトランジスタを示す断面図。
【図２】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図３】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図４】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図５】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図６】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図７】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図８】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図９】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図１０】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図１１】ヘテロ接合バイポーラトランジスタの製造方法を示す部分拡大断面図。
【図１２】従来のヘテロ接合バイポーラトランジスタを示す断面図。
【図１３】同部分拡大断面図。
【符号の説明】
【００６１】
１  ヘテロ接合バイポーラトランジスタ
２  半導体基板
３  コレクタ層
４  ベース層
５  エミッタ層
６  張出し部
７  エミッタ取出し電極
８  第1の絶縁層
９  第２の絶縁層
10  第３の絶縁層
11  シリサイド層
12  コレクタ埋込領域
13  素子分離層
14  コレクタ電極取出し領域
15  酸化シリコン層
16  ベース領域開口部
17  真性ベース領域
18  ベース取出し電極領域
19  エミッタ領域開口部
20  保護層
21  エミッタ電極用開口
22  ベース電極用開口
23  コレクタ電極用開口
24  エミッタ電極
25  ベース電極
26  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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