(57)【要約】      （修正有）【課題】セル領域と周辺回路領域との境界部の半導体基板を第１トレンチおよび第２トレンチの形成のためのエッチング工程から保護することができ、半導体基板の損傷で発生する漏れ電流の増加を防止することができる、フラッシュメモリ素子およびその製造方法を提供する。【解決手段】セル領域Ａの素子分離膜２４ａを定義するためのパターンを介してパターニングし、第１トレンチを形成するが、前記セル領域Ａの素子分離膜２４ａのパターンは境界部にも形成されるようにする段階と、前記周辺回路領域Ｂの素子分離膜２４ｂを定義するためのパターンを介してパターニングし、前記第１トレンチより深い第２トレンチを形成するが、前記周辺回路領域Ｂの素子分離膜２４ｂのパターンは前記境界部にも形成されるようにすることにより、前記第１トレンチおよび第２トレンチの形成のためのパターニングの際、前記境界部にダミー活性領域Ｃを定義する段階とを含む。【選択図】図６
2006319297.tif 000002
【特許請求の範囲】
【請求項１】
セル領域が定義された第１領域、周辺回路領域が定義された第２領域、および前記セル領域と周辺回路領域との境界部における周辺回路領域に定義された第３領域に区分された半導体基板を提供する段階と、
イオン注入工程を行い、前記第１領域の所定の領域に三重ウェル領域を形成するが、前記三重ウェル領域の末端部分が前記第３領域にも形成されるようにする段階と、
前記第３領域の半導体基板上に高電圧用ゲート酸化膜を形成する段階と、
前記セル領域の素子分離膜を定義するためのパターンを前記第１領域および前記第３領域の所定の領域に形成した後、前記パターンを介してパターニングして、前記第１領域にのみ第１トレンチを形成する段階と、
前記周辺回路領域の素子分離膜を定義するためのパターンを前記第２領域および前記第３領域の所定の領域に形成した後、前記パターンを介してパターニングして、前記第２領域にのみ前記第１トレンチより深い第２トレンチを形成するが、前記第１トレンチおよび前記第２トレンチの形成のためのパターニングの際、前記パターニングが防止された前記第３領域にダミー活性領域を定義する段階と、
前記第１トレンチおよび前記第２トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成し、前記第１領域には第１素子分離膜を形成し、前記第２領域には前記第１素子分離膜より深い第２素子分離膜を形成する段階と、
前記ダミー活性領域を除いた前記結果物の全面に低電圧用ゲート酸化膜を形成する段階と、
前記結果物の全面にフローティングゲート電極用第１ポリシリコン膜を形成した後、パターニングして、前記第１領域にフローティングゲート電極を形成し、第３領域にパターニングされたポリシリコン膜を形成するが、前記ダミー活性領域上に前記高電圧用ゲート酸化膜および前記パターニングされたポリシリコン膜を積層形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記三重ウェル領域は、
ディップＮウェル領域、前記ディップＮウェル領域の所定の領域に形成されるＰウェル領域、および前記Ｐウェル領域と隣接した領域に形成されたＮウェル領域からなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第３領域には、前記三重ウェル領域のＰウェル領域を位置させることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記ダミー活性領域は、前記セル領域と前記周辺回路領域との境界部において周辺回路領域側へ０．１〜０．５μｍ程度移動した領域に形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記高電圧用ゲート酸化膜は、３６０〜４４０Åの厚さに形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記周辺回路領域の所定の領域の半導体基板内に周辺回路領域用ウェル領域を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記周辺回路領域用ウェル領域と前記セル領域の三重ウェル領域間の周辺回路領域の半導体基板の内部にフィールド停止用ウェル領域を形成する段階をさらに含むことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
【請求項８】
セル領域が定義された第１領域、周辺回路領域が定義された第２領域、および前記セル領域と前記周辺回路領域との境界部における周辺回路領域に定義された第３領域に区分された半導体基板と、
前記第１領域および前記第３領域の所定の領域に形成された三重ウェル領域と、
前記第１領域に形成された第１深さを有する素子分離膜と、
前記第２領域に形成された、前記第１深さの素子分離膜より深い第２深さを有する素子分離膜と、
前記第１領域の所定の領域に積層形成された低電圧用ゲート酸化膜およびフローティングゲートと、
前記第２領域の所定の領域に積層されたゲート酸化膜およびゲートと、
前記第１領域に形成されたフローティングゲートおよび前記第２領域に形成されたゲートと分離形成され、前記第３領域の所定の領域に高電圧用ゲート酸化膜およびゲート電極が積層形成されたダミーフラッシュメモリセルとを含むことを特徴とするフラッシュメモリ素子。
【請求項９】
前記セル領域には、
ディップＮウェル領域、前記ディップＮウェル領域の所定の領域に形成されるＰウェル領域、および前記Ｐウェル領域と隣接した領域に形成されたＮウェル領域に定義される三重ウェル領域が備えられることを特徴とする請求項８記載のフラッシュメモリ素子。
【請求項１０】
前記第３領域には、前記三重ウェル領域のＰウェル領域を位置させることを特徴とする請求項９記載のフラッシュメモリ素子。
【請求項１１】
前記周辺回路領域の所定の領域の半導体基板内に形成された周辺回路領域用ウェル領域をさらに含むことを特徴とする請求項８記載のフラッシュメモリ素子。
【請求項１２】
前記周辺回路領域用ウェル領域と前記セル領域の三重ウェル領域間の周辺回路領域の半導体基板内に形成されたフィールド停止用ウェル領域をさらに含むことを特徴とする請求項８または９記載のフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に係り、さらに詳しくは、フラッシュメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤフラッシュメモリ素子のサイズが縮小されるにつれて、素子分離膜の形成工程でセル領域の素子分離膜の深さと周辺回路領域の素子分離膜の深さとを異にしなければならない。
【０００３】
前記セル領域と前記周辺領域との境界部分では、素子分離膜が二重の深さを持つが、前記ＮＡＮＤフラッシュメモリにおいてウェルの境界部分に二重の深さを持つ素子分離膜を形成する場合、次のような問題点が発生する。
【０００４】
第一に、セル領域および周辺回路領域それぞれで要求される素子分離膜を形成するとき、半導体基板が二重にエッチングされて半導体基板の損傷をもたらすため、漏れ電流パスを形成して漏れ電流の増加をもたらすという問題点がある。
【０００５】
第二に、セル領域および周辺回路領域それぞれで要求される素子分離膜を形成する工程の際にダミー活性領域が要求され、前記ダミー活性領域は、セル領域のウェル領域境界部分またはディップＮウェルの内部に形成される。ところが、素子のイレーズ(erase)動作時のバイアス状態に応じて前記ダミー活性領域には寄生トランジスタが形成されるが、これは素子のしきい値電圧を減少させるという問題点がある。
【０００６】
したがって、セル領域と周辺回路領域との境界部分に二重の深さを持つ素子分離膜を形成することにより発生する前記の問題点を解決するための技術が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、セル領域と周辺回路領域との境界部分に二重の深さの素子分離膜を形成することにより発生する前記の問題点を解決することを可能とするフラッシュメモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の思想は、セル領域が定義された第１領域、周辺回路領域が定義された第２領域、および前記セル領域と前記周辺回路領域との境界部における周辺回路領域に定義された第３領域に区分された半導体基板を提供する段階と、イオン注入工程を行い、前記第１領域の所定の領域に三重ウェル領域を形成するが、前記三重ウェル領域の末端部分が前記第３領域にも形成されるようにする段階と、前記第３領域の半導体基板上に高電圧用ゲート酸化膜を形成する段階と、前記セル領域の素子分離膜を定義するためのパターンを前記第１領域および第３領域の所定の領域に形成した後、前記パターンを介してパターニングして、前記第１領域にのみ第１トレンチを形成する段階と、前記周辺回路領域の素子分離膜を定義するためのパターンを前記第２領域および前記第３領域の所定の領域に形成した後、前記パターンを介してパターニングして、前記第２領域にのみ前記第１トレンチより深い第２トレンチを形成するが、前記第１トレンチおよび第２トレンチの形成のためのパターニングの際、前記パターニングが防止された前記第３領域にダミー活性領域を定義する段階と、前記第１トレンチおよび前記第２トレンチの内部にのみトレンチ埋め込み用絶縁膜を形成し、前記第１領域には第１素子分離膜を形成し、前記第２領域には前記第１素子分離膜より深い第２素子分離膜を形成する段階と、前記ダミー活性領域を除いた前記結果物の全面に低電圧用ゲート酸化膜を形成する段階と、前記結果物の全面にフローティングゲート電極用第１ポリシリコン膜を形成した後、パターニングして、前記第１領域にフローティングゲート電極を形成し、前記第３領域にパターニングされたポリシリコン膜を形成するが、前記ダミー活性領域上に前記高電圧用ゲート酸化膜および前記パターニングされたポリシリコン膜を積層形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００９】
ここで、前記三重ウェル領域は、ディップＮウェル領域、前記ディップＮウェル領域の所定の領域に形成されるＰウェル領域、および前記Ｐウェル領域と隣接した領域に形成されるＮウェル領域からなる。
【００１０】
前記第３領域には、前記三重ウェル領域のＰウェル領域を位置させる。
【００１１】
前記ダミー活性領域は、前記セル領域と前記周辺回路領域との境界部において周辺回路領域側へ０．１〜０．５μｍ程度移動した領域に形成される。
【００１２】
前記高電圧用ゲート酸化膜は、３６０〜４４０Åの厚さに形成される。
【００１３】
前記周辺回路領域の所定の領域の半導体基板内に周辺回路領域用ウェル領域を形成する段階をさらに含む。
【００１４】
また、本発明の他の思想は、セル領域が定義された第１領域、周辺回路領域が定義された第２領域、および前記セル領域と周辺回路領域との境界部における周辺回路領域に定義された第３領域に区分された半導体基板と、前記第１領域および前記第３領域の所定の領域に形成された三重ウェル領域と、前記第１領域に形成された第１深さを有する素子分離膜と、前記第２領域に形成された、前記第１深さの素子分離膜より深い第２深さを有する素子分離膜と、前記第１領域の所定の領域に積層形成された低電圧用ゲート酸化膜およびフローティングゲートと、前記第２領域の所定の領域に積層形成されたゲート酸化膜およびゲートと、前記第１領域に形成されたフローティングゲートおよび前記第２領域に形成されたゲートと分離形成され、前記第３領域の所定の領域に高電圧用ゲート酸化膜およびゲート電極が積層形成されたダミーフラッシュメモリセルとを含む、フラッシュメモリ素子を提供する。
【００１５】
前記セル領域には、ディップＮウェル領域、前記ディップＮウェル領域の所定の領域に形成されるＰウェル領域、および前記Ｐウェル領域と隣接した領域に形成されたＮウェル領域に定義される三重ウェル領域が備えられる。
【００１６】
前記第３領域には、前記三重ウェル領域のＰウェル領域を位置させる。
【００１７】
前記周辺回路領域の所定の領域の半導体基板内に形成された周辺回路領域用ウェル領域をさらに含む。
【００１８】
前記周辺回路領域用ウェル領域と前記セル領域の三重ウェル領域間の周辺回路領域の半導体基板内に形成されたフィールド停止用ウェル領域をさらに含む。
【発明の効果】
【００１９】
本発明によれば、前記第１トレンチを定義するためのエッチング工程および前記第２トレンチを定義するためのエッチング工程それぞれにおいて前記フォトレジストパターンによってマスキングされているため、セル領域と周辺回路領域との境界部の半導体基板を前記第１トレンチおよび前記第２トレンチの形成のためのエッチング工程から保護することができ、半導体基板の損傷で発生する漏れ電流の増加を防止することができるという効果がある。
【００２０】
また、本発明によれば、前記ダミー活性領域を三重ウェル領域ＡＷ中のＰウェルの上部に、すなわちダミー活性領域をトランジスタが形成される活性領域上に形成することにより、前記素子のイレーズ動作の際に発生する寄生トランジスタの影響を及ぼさないので、寄生トランジスタの漏れ電流の発生を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００２２】
図１〜図６は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２３】
図１を参照すると、セル領域Ａおよび周辺回路領域Ｂに画定された半導体基板１０の全面にスクリーン酸化膜１１を形成する。
【００２４】
前記スクリーン酸化膜１１は、８０Å程度の厚さに形成する。これは、以後の素子分離膜定義のための工程の際に形成されるパッド窒化膜が前記半導体基板に加えるストレスを防止するために形成する。また、スクリーン酸化膜は、ウェル領域などを形成するためのイオン注入工程の際に発生するチャネリング(channeling)現象を防止するために形成する。
【００２５】
次に、前記セル領域Ａのウェル領域ＡＷを形成し、前記周辺回路領域Ｂのウェル領域ＢＷを形成する工程をそれぞれ行う。この際、前記セル領域のウェル領域ＡＷは、セル領域Ａの所定の領域だけでなく、セル領域と周辺回路領域との境界部の周辺回路領域にも形成される。
【００２６】
より詳しく説明すると、前記セル領域Ａおよび周辺回路領域（この周辺回路領域はセル領域と周辺回路領域との境界部の周辺回路領域を意味する）の所定の領域のみを露出させるパターンを形成した後、イオン注入工程を行い、前記セル領域Ａおよび前記周辺回路領域の所定の領域にディップＮウェル領域１２を形成する。次いで、前記形成されたパターンを除去し、前記セル領域および前記周辺回路領域それぞれの所定の領域を露出させるパターンを形成した後、イオン注入工程を行い、前記セル領域のディップＮウェル領域１２が形成された所定の領域および前記周辺回路領域Ｂの所定の領域それぞれにＰウェル１４を形成する。これにより、周辺回路領域のウェル領域ＢＷの形成を完了する。
【００２７】
その後、前記形成されたパターンを除去し、前記Ｐウェルが形成されたセル領域の所定の領域を露出させるパターンを形成した後、イオン注入工程を行い、前記セル領域のＰウェルと隣接した領域にＮウェル１６を形成する。これにより、セル領域のウェル領域である三重ウェル領域ＡＷの形成を完了する。
【００２８】
したがって、前記セル領域のウェル領域である三重ウェル領域ＡＷは、セル領域Ａだけでなく、セル領域と周辺回路領域との境界部の周辺回路領域にも形成される。
【００２９】
図２を参照すると、前記ウェル領域ＡＷ、ＢＷがそれぞれ備えられた半導体基板の所定の領域に高電圧用ゲート酸化膜１８を形成する。
【００３０】
前記高電圧用ゲート酸化膜１８は、以後形成されるダミー活性領域（図４のＣ）に使用されるべきゲート酸化膜である。前記酸化膜１８は、周辺回路領域Ｂとセル領域Ａとの境界部から周辺回路領域側への所定の領域に形成する。
【００３１】
前記高電圧用ゲート酸化膜１８は、３６０〜４４０Å程度の厚さにする。
【００３２】
図３を参照すると、前記高電圧用ゲート酸化膜１８が含まれた結果物の全面にパッド窒化膜２０を形成し、前記セル領域の素子分離膜が形成されるべき領域のみを露出させるフォトレジストパターン（図示せず）を形成する。このパターンをエッチングマスクとして前記パッド窒化膜２０、スクリーン酸化膜１１および半導体基板の所定の深さをエッチングし、セル領域Ａに第１トレンチＴ１を形成する。次に、前記第１トレンチを定義するためのフォトレジストパターン（図示せず）を除去するストリップ(strip)工程を行う。
【００３３】
前記第１トレンチＴ１は、セル領域Ａに定義されるべき素子分離膜なので、前記第１トレンチ形成工程の際に、前記周辺回路領域Ｂは、前記フォトレジストパターン（図示せず）で覆われている。
【００３４】
図４を参照すると、前記第１トレンチＴ１が形成された結果物において周辺回路領域Ｂの素子分離膜が形成されるべき領域のみを露出させるフォトレジストパターン（図示せず）を形成する。このパターンをエッチングマスクとして前記パッド窒化膜２０、スクリーン酸化膜１１および半導体基板の所定の深さをエッチングし、周辺回路領域Ｂに第２トレンチＴ２を形成する。次に、前記第２トレンチを定義するためのフォトレジストパターン（図示せず）を除去するストリップ工程を行う。
【００３５】
前記第２トレンチＴ２は、周辺回路領域Ｂに定義されるべき素子分離膜であって、前記セル領域に定義される第１トレンチＴ１より深く形成される。また、前記第２トレンチ形成工程の際に、前記セル領域Ｂは前記フォトレジストパターン（図示せず）で覆われている。
【００３６】
前記第２トレンチＴ２の形成工程後、周辺回路領域Ｂとセル領域Ａとの境界部の中でも周辺回路領域側にダミー活性領域(dummy active)Ｃが定義される。前記ダミー活性領域Ｃは、前記周辺回路領域Ｂと前記セル領域Ａとの境界部における周辺回路領域側への所定の領域に０．１〜０．５μｍ程度移動した領域に形成される。
【００３７】
前記ダミー活性領域Ｃは、前記第１トレンチを定義するためのフォトレジストパターン（図示せず）と前記第２トレンチを定義するためのフォトレジストパターン（図示せず）とがオーバーラップした領域であって、前記第１トレンチを定義するためのエッチング工程および前記第２トレンチを定義するためのエッチング工程それぞれにおいて前記フォトレジストパターンによって覆われているので、セル領域と周辺回路領域との境界部を前記第１トレンチおよび第２トレンチの形成のためのエッチング工程から保護することができる。
【００３８】
従来の技術では、セル領域および周辺回路領域それぞれで要求される素子分離膜を形成する際、半導体基板が二重にエッチングされて半導体基板が損傷し、後続の熱工程によって、前記損傷した半導体基板がさらに大きく損傷してしまう。これにより、漏れ電流のパスを形成して漏れ電流の増加をもたらすという問題点があった。
【００３９】
したがって、本発明のように、前記第１トレンチを定義するためのエッチング工程および前記第２トレンチを定義するためのエッチング工程それぞれにおいて前記フォトレジストパターンによってマスキングされているため、セル領域と周辺回路領域との境界部の半導体基板を前記第１トレンチおよび前記第２トレンチの形成のためのエッチング工程から保護することができる。よって、半導体基板の損傷から発生する漏れ電流の増加を防止することができる。
【００４０】
また、前記ダミー活性領域Ｃには、前記形成された高電圧用ゲート酸化膜１８がパターニングされた後残存している。
【００４１】
また、前記ダミー活性領域Ｃは、前記セル領域の三重ウェル領域ＡＷのＰウェル１４の上部に形成されるが、前記Ｐウェル１４の上部にダミー活性領域Ｃを形成すると、セル領域のディップＮウェル１２、Ｐウェル１４によって素子のイレーズ動作の際に発生する寄生トランジスタの漏れ電流を防止することができる。
【００４２】
従来の技術では、ダミー活性領域がセル領域のウェル領域境界部分あるいはディップＮウェルの内部に形成されると、素子のイレーズ動作時のバイアス状態に応じて前記ダミー活性領域には寄生トランジスタが形成された。したがって、素子のしきい値電圧を減少させるという問題点があった。
【００４３】
したがって、本発明では、前記ダミー活性領域Ｃを三重ウェル領域ＡＷのＰウェル１４の上部に、すなわちダミー活性領域をトランジスタの形成される活性領域上に形成することにより、前記素子のイレーズ動作の際に発生する寄生トランジスタの影響を及ぼさないので、寄生トランジスタの漏れ電流の発生を防止することができる。
【００４４】
図５を参照すると、前記第２トレンチＴ２が定義された結果部において前記周辺回路領域のウェル領域ＢＷと前記セル領域のウェル領域ＡＷ間の周辺回路領域の反動愛基板が露出されるようにフィールド停止用ウェル(field stop well)定義用フォトレジストパターン（図示せず）を形成し、これをイオン注入用マスクとしてイオン注入工程を行ってフィールド停止用ウェル領域２２を形成する。
【００４５】
次に、前記フィールド停止用ウェル領域２２が定義された結果物の全面にトレンチ埋め込み用絶縁膜を形成し、前記パッド窒化膜２０が露出されるまでＣＭＰ工程のような平坦化工程を行う。これにより、セル領域Ａに第１素子分離膜２４ａを形成し、周辺回路領域Ｂに第２素子分離膜２４ｂを形成する。その後、前記パッド窒化膜およびスクリーン酸化膜を除去する工程を行う。
【００４６】
図６を参照すると、前記素子分離膜２４ａ、２４ｂが形成された結果物においてダミー活性領域Ｃのみを除いた領域に低電圧用ゲート酸化膜２６を形成する。
【００４７】
前記ダミー活性領域Ｃ上には、前記形成された高電圧用ゲート酸化膜１８がパターニングされてから残存しており、それ以外の領域には、低電圧用ゲート酸化膜２６を形成する。
【００４８】
次に、前記ゲート酸化膜が形成された結果物上にフローティングゲート電極用第１ポリシリコン膜を形成し、前記第1ポリシリコン膜をパターニングするためのフォトレジストパターン（図示せず）を形成する。これをエッチングマスクとしてエッチング工程を行い、前記セル領域Ａにはフローティングゲート電極２８ａ、前記ダミー活性領域Ｃ上にはパターニングされたポリシリコン膜２８ｂ、前記周辺回路領域Ｂにはゲート電極２８ｃを形成する。
【００４９】
この際、前記パターニングされたポリシリコン膜２８ｂの形成工程の際に前記ダミー活性領域Ｃから左右に所定の幅（図６のＤ）だけ形成されるように第１ポリシリコン膜をエッチングする。したがて、パターニングされた前記セル領域Ａのフローティングゲート電極２８ａと前記ダミー活性領域Ｃのパターニングされたポリシリコン膜２８ｂとはお互い分離形成され、前記パターニングされたポリシリコン膜２８ｂは周辺回路領域に形成されたゲート電極２８ｃとも分離形成される。
【００５０】
前記のような一連の工程で形成された本発明に係るフラッシュメモリ素子は、セル領域Ａ、周辺回路領域Ｂ、前記セル領域と前記周辺回路領域との境界部における周辺回路領域Ｃに定義された半導体基板１０と、前記セル領域および前記セル領域と前記周辺回路領域との境界部における周辺回路領域Ｃの所定の領域に形成された三重ウェル領域ＡＷと、前記セル領域Ａに形成された第１深さを有する素子分離膜２４ａと、前記周辺回路領域Ｂに形成された、前記第１深さの素子分離膜２４ａより深い第２深さを有する素子分離膜２４ｂと、前記セル領域の所定の領域に積層形成された低電圧用ゲート酸化膜２６およびフローティングゲート２８ａと、前記周辺回路領域Ｂの所定の領域に積層形成されたゲート酸化膜２６およびゲート２８ｃと、前記セル領域に形成されたフローティングゲートおよび前記周辺回路領域に形成されたゲートと分離形成され、前記セル領域と前記周辺回路領域との境界部における周辺回路領域Ｃに高電圧用ゲート酸化膜１８およびゲート２８ｂが積層形成されたダミーフラッシュメモリセルとを含む。
【００５１】
したがって、前記ダミー活性領域Ｃに高電圧用ゲート酸化膜１８とフローティングゲート電極２８ｂが備えられ、後続の工程である前記セル領域にＯＮＯ膜の誘電膜およびコントロールゲート電極形成工程を行うと、前記ダミー活性領域にダミーフラッシュメモリセル構造が形成されることにより、フラッシュメモリ素子のゲート電極カップリング比を減少させ、後続の工程が行われて前記高電圧用ゲート酸化膜が損傷しても素子動作に対するフェールを防止することができるという効果がある。
【００５２】
本発明によれば、前記第１トレンチを定義するためのエッチング工程および前記第２トレンチを定義するためのエッチング工程それぞれにおいて前記フォトレジストパターンによってマスキングされているため、セル領域と周辺回路領域との境界部の半導体基板を前記第１トレンチおよび第２トレンチの形成のためのエッチング工程から保護することができ、半導体基板の損傷から発生する漏れ電流の増加を防止することができる。
【００５３】
本発明によれば、前記ダミー活性領域を三重ウェル領域ＡＷのＰウェルの上部に、すなわちダミー活性領域をトランジスタの形成される活性領域上に形成することにより、前記素子のイレーズ動作の際に発生する寄生トランジスタの影響を及ぼさないので、寄生トランジスタの漏れ電流の発生を防止することができる。
【００５４】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
【図面の簡単な説明】
【００５５】
【図１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００５６】
Ａ    セル領域
Ｂ    周辺回路領域
Ｃ    ダミー活性領域
Ｔ１    第１トレンチ
Ｔ２    第２トレンチ
【図１】
2006319297.tif 000003
【図２】
2006319297.tif 000004
【図３】
2006319297.tif 000005
【図４】
2006319297.tif 000006
【図５】
2006319297.tif 000007
【図６】
2006319297.tif 000008