(57)【要約】【課題】  トレンチを有する半導体装置において、トレンチコーナーに電界集中することを防止し、耐圧の高い半導体装置を製造するための、簡便な製造方法を提供することを課題とする。【解決手段】  トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする半導体装置により、上記課題を解決する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする半導体装置の製造方法。
【請求項２】
トレンチを備えた半導体基板全面に犠牲膜を一度に形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
犠牲膜が、ＣＶＤ法により形成された酸化膜である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
トレンチが、異方性エッチングにより半導体基板に形成されている、請求項１または２に記載の半導体装置の製造方法。
【請求項５】
トレンチが、トレンチゲート構造を有するＭＯＳＦＥＴ用のトレンチである、請求項１または２に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一つに記載の製造方法により製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。さらに詳しくは、本発明は、トレンチを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
トレンチゲート構造のトランジスタにおいて、トレンチの開孔部及び底部の形状は、通常、共に角張っている。このトレンチ特有の角張った構造のために、ゲート酸化膜をトレンチ内に形成した際に、その膜厚が、当該角張り部分において、一般に薄くなる。
薄くなった部分において、ゲート酸化膜は耐圧不良を招いたり、破損し易くなり、リーク電流の増加の原因となっている。
【０００３】
トレンチゲート構造のトランジスタは、トレンチ領域に形成されるゲート酸化膜の信頼性が重要なポイントとなり、この為には、トレンチコーナー部分への電界集中を極力発生させない構造にする必要がある。
【０００４】
上記の問題を解決する公知技術(特許文献１)を図１〜７を用いて説明する。
図１は、トレンチＭＯＳゲート部近傍を示す平面図であるが、その製造方法を、図１に示したＡＡ方向の断面図を用いて、図２〜７に各工程順に示す。特に図７はトレンチＭＯＳゲート部のゲート酸化膜が形成された時点の断面図である。
【０００５】
以下、特許文献１に記載の技術を工程ごとに、説明する。
i)  シリコンからなる基板１上に酸化膜２を形成する。
ii)  酸化膜２を選択的に開孔する。
iii)  これをマスクとしてシリコンの異方性エッチングを施すことにより、基板１の厚さ方向に延びるトレンチ３を形成する(図２)。
この工程iii)で形成されたトレンチ３の開孔部の形状４及び底面の端部の形状５はいずれも角張った形状を示している。
【０００６】
iv)  酸化膜２のうち、トレンチ３の開孔部近傍に位置する部分を選択的に除去し、酸化膜２をトレンチ３から距離Ｘだけ後退させる(図３)。
v)  シリコンの等方性エッチングを施す(図４)。
この工程v)では、シリコンの等方性エッチングを施すことにより、トレンチ３の開孔部４が面取りされ(４ａ)、底面のコーナーの形状５ａは丸くなり角張った部分が無くなっている。また、この際、トレンチ３の底面には酸化膜系の膜６が形成されている。
【０００７】
vi)  酸化膜系の膜６、及び酸化膜２を除去する。
vii)  犠牲酸化膜７を形成させる(図５)。
viii)  犠牲酸化膜７を除去する(図６)。
この工程viii)で、犠牲酸化膜７を除去することによってトレンチ３の開孔部の形状４ｂを、さらに丸みを帯びた形状にする。
ix)  その後、熱酸化して、ゲート酸化膜８を形成させる(図７)。
この工程ix)で、熱酸化することによりゲート酸化膜８が形成されるが、トレンチは、トレンチコーナー部分(トレンチ３の開孔部の形状４ｂ、及び底面のコーナーの形状５ａ)への電界集中を回避する構造となっている。
【０００８】
【特許文献１】特開２００３-２２９５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の方法では、トレンチ開孔部及びトレンチ底面のコーナーの形状部分を、丸みを帯びた形状にする為には、上記の工程iv)〜viii)を必要としている。また、上記のiv)〜viii)を省略し、図２の後、犠牲酸化膜７を形成し(図７-１)、これを除去し(図７-２)、その後、熱酸化して、ゲート酸化膜８を形成(図７-３)することも可能であるが、その場合、トレンチ３の開孔部の形状４ｅ、及び底面のコーナーの形状５ｄは、やや丸みを帯びた形状になるが、前記製法に比べ劣り、電界集中を回避するには十分ではない。
そこで、本発明は、トレンチを有する半導体装置において、トレンチコーナーに電界集中することを防止し、耐圧の高い半導体装置を製造するための、簡便な製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
かくして本発明によれば、トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを、丸みを帯びた形状に加工することを特徴とする、半導体装置の製造方法が提供される。
より具体的には、本発明によれば、トレンチを備えた半導体基板全面に犠牲膜を一度に形成し、次いで等方性エッチングにより犠牲膜を除去することで、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする、半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の製造方法によれば、トレンチコーナー部の電界集中が回避できる構造を簡便に作成できるため、ゲート酸化膜の信頼性および耐久性が向上した半導体装置を、前記の従来方法に比較して、安価で供給することができる。
【発明を実施するための最良の形態】
【００１２】
本発明で用いられる半導体基板としては、特に限定されず、公知のいずれの基板も使用できる。例えば、シリコン基板、ＳｉＧｅ基板などが挙げられる。
半導体基板に、常法によりマスクを使用した異方性エッチングによりトレンチを形成する。このようにして得られるトレンチを備えた半導体基板は、トレンチの開口部及び底面のコーナーにおいて角張った形状を有している。
【００１３】
本発明の方法では、幅０.５μｍ〜６.０μｍ、深さ１.０μｍ〜５.０μｍのトレンチを使用することが好ましい。
次いで、上記のマスクの除去後に、犠牲膜を、トレンチを備えた半導体基板全面に一度に形成する。
本発明で用いられている用語「一度に」とは、従来技術のように、トレンチの形成後に、さらにマスクのトレンチの開口部分をエッチングして後退させた後に、マスクを除去して犠牲膜を形成したり、また、トレンチ形成後に、マスクが存在する状態で、マスクが存在しない部分にのみに犠牲膜を形成させることを除くことを意味する。
本発明で用いられている用語「犠牲膜」とは、トレンチの開口部および底面のコーナー部分の整形を目的として用いられ、一旦形成された後、直ちに除去される膜を意味する。
この犠牲膜は、トレンチ開口部及び底面のコーナー部分において丸みを帯びていることが好ましい。
【００１４】
このような犠牲膜は、ＣＶＤ法、塗布焼成法または熱酸化法などで形成される、トレンチ開口部及び底面のコーナー部分において丸みを帯びた膜が好ましい。また、犠牲膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜など以外にも、上記のように丸みを帯びたコーナーを形成し得る膜であればいずれも使用できる。
なお、犠牲膜の厚さは０.０２μｍ〜０.２μｍの範囲であるのが好ましい。
次に、上記犠牲膜を等方性エッチングにより除去することにより、形成された犠牲膜の形状を保持したままトレンチ開口部及び底部のコーナーの形状を、丸みを帯びた形状に加工できる。
【００１５】
以下、本発明を、トレンチの形成方法を工程順に示した断面図である図８〜１１を用いて具体的に説明するが、この工程は一例であり、これにより本発明は限定されるものではない。
I )  シリコンからなる基板１上の酸化膜またはレジスト９を選択的に開孔し、これをマスクとしてシリコンの異方性エッチングに付すことにより、基板１の厚さ方向に延びるトレンチ３を形成する(図８)。
ここまでは、従来技術の製造方法(図２)と同様であり、前記のように、トレンチ３の開孔部のコーナーの形状４、及び底部のコーナーの形状５はいずれも角張っている。
【００１６】
II)  酸化膜またはレジスト９を除去する。
III)  基板上に犠牲膜(ＣＶＤ酸化膜)１０を一度に形成する(図９)。
ここで得られる犠牲膜１０はトレンチ開口部及び底部のコーナー部では丸みを帯びており、角張ったトレンチの開口部および底部のコーナー(４および５)を完全に覆っている。
IV)  犠牲膜１０で覆われた半導体基板１を等方性エッチングに付すことにより、犠牲膜１０の形状を保持したままエッチングされたシリコン基板１を得ることができる。
【００１７】
すなわち、トレンチ開口部及び底部のコーナー部では丸みを帯びている犠牲膜１０が形成された基板を、等方性エッチングに付すことにより、形成後の犠牲膜１０の形状を保持したままエッチングされ、犠牲膜１０が除去されるのみならず、角張ったトレンチの開口部および底部のコーナー部分が丸みを帯びた形状(図１０のトレンチ３の開孔部のコーナー４ｃの形状、及び底面のコーナー５ｃの形状)を有する基板が得られる(図１０)。
【００１８】
このようにして得られたトレンチに、ゲート絶縁膜１１(例えばシリコン酸化膜)を形成して半導体装置が得られるが、このようにして得られる半導体装置は、トレンチの開口部および底部のコーナー部分の形状が丸みを帯びているので(図１１)、ゲート絶縁膜１１に耐圧不良や破損が生じ難い。
なお、本発明の方法は、ゲート絶縁膜が０.０１μｍ〜０.１μｍの厚さを有する場合に適用することが好ましい。
【００１９】
以下に、本発明の製造方法のトレンチゲート構造を有するＭＯＳＦＥＴの製造に適用した製造例を示すが、この製造例は本発明およびその適用例を説明するものであって、なんら本発明を制限するものではない。
Ｐ型半導体基板１上に、Ｐ型不純物濃度領域１２、Ｎ型不純物濃度領域１３およびＰ型高不純物濃度領域１４が、順次形成されている基板に、本発明による半導体装置の製造方法を適用して、トレンチゲート構造を有するＭＯＳＦＥＴを製造する場合を、図１２〜１４に断面図として示す。
【００２０】
製造例
Ｐ型高不純物濃度領域１４上に常法により酸化膜を形成させ、この酸化膜を選択的に開孔し、これをマスクとしてＳＦ6／Ｃｌ2／ＨＢｒ等のガスを使用しドライエッチング装置により異方性エッチングに付してＰ型不純物濃度領域１２に達するまでトレンチを形成させ後、ＨＦ等によるウエットエッチングにより酸化膜を除去した。
次いで、ＳｉＨ4／Ｏ2等のガスを用いることによるＣＶＤ酸化膜(犠牲膜)を形成させ、ＳＦ6／Ｏ2／Ｃｌ2等のガスを用いてドライエッチングにより等方性エッチングに付した後、全面に、熱酸化によりゲート絶縁膜１１を形成させた(図１２)。
【００２１】
次いで、ゲート絶縁膜１１の全面に、ＳｉＨ4を用いたＣＶＤ法等により多結晶シリコン１５を形成させ、多結晶シリコン１５の両端を、Ｃｌ2／ＨＢｒ等のガスを用いた異方性ドライエッチングにより選択的に処理し、トレンチ３に多結晶シリコンからなるゲート電極１６を形成させた(図１３)。
【００２２】
Ｐ，Ｂ等を添加した常圧によるＣＶＤ法によって酸化膜１７を全面に堆積させ、次いでＣＦ4等のガスを用いたドライエッチング装置によるエッチングを行って酸化膜１７を選択的に残置すると共にゲート絶縁膜１１の不要部分を除去し、トレンチＭＯＳゲート部１８を形成させた。
さらに、ソース電極１９をＰ型高不純物濃度領域１４上に接するように形成させ、ドレイン電極２０をＰ型半導体基板１に接するように形成させ(図１４)、本発明の製造方法によるトレンチゲート構造を有するＭＯＳＦＥＴを得た。
【００２３】
上記のような本発明を、ＭＯＳＦＥＴの製造に適用することにより、リーク特性・耐圧性が改善されたトレンチゲート構造を有する半導体装置が得られる。
なお、上記の多結晶シリコン以外にも、銅およびアルミニウムなどの金属、チタンおよびタングステンなどの高融点金属またはシリサイドもしくはポリサイドなどを用いることもできる。
【図面の簡単な説明】
【００２４】
【図１】従来と本発明の半導体装置の平面図である。
【図２】従来の半導体装置の製造方法を示す概略工程断面図である。
【図３】従来の半導体装置の製造方法を示す概略工程断面図である。
【図４】従来の半導体装置の製造方法を示す概略工程断面図である。
【図５】従来の半導体装置の製造方法を示す概略工程断面図である。
【図６】従来の半導体装置の製造方法を示す概略工程断面図である。
【図７】従来の半導体装置の製造方法を示す概略工程断面図である。
【図７−１】従来の半導体装置の製造方法を示す概略工程断面図である。
【図７−２】従来の半導体装置の製造方法を示す概略工程断面図である。
【図７−３】従来の半導体装置の製造方法を示す概略工程断面図である。
【図８】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図９】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図１０】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図１１】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図１２】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図１３】本発明の半導体装置の製造方法を示す概略工程断面図である。
【図１４】本発明の半導体装置の製造方法を示す概略工程断面図である。
【符号の説明】
【００２５】
１    半導体基板
２    酸化膜
３    トレンチ
４    トレンチ開孔部
４ａ  面取りされたトレンチ開孔部
４ｂ  丸みを帯びたトレンチ開孔部
４ｃ  丸みを帯びたトレンチ開孔部
４ｄ  やや丸みを帯びたトレンチ開孔部
４ｅ  やや丸みを帯びたトレンチ開孔部
５    トレンチ底面の端部
５ａ  丸みを帯びたトレンチ底面の端部
５ｃ  丸みを帯びたトレンチ底面の端部
５ｄ  やや丸みを帯びたトレンチ底面の端部
６    酸化膜系の膜
７    犠牲酸化膜
８    ゲート酸化膜
９    酸化膜またはレジスト
１０  犠牲膜（ＣＶＤ酸化膜）
１１  ゲート酸化膜
１２  Ｐ型不純物濃度領域
１３  Ｎ型不純物濃度領域
１４  Ｐ型高不純物濃度領域
１５  多結晶シリコン
１６  多結晶シリコンからなるゲート電極
１７  ＣＶＤ酸化膜
１８  トレンチＭＯＳゲート部
１９  ソース電極
２０  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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