(57)【要約】【課題】抵抗変化素子を記憶素子とし、小型共通回路で書き込み・読み出しを実行する。【解決手段】入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノード１に接続する第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ１と、第２導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノード１に接続する第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ１と、入力ノード１と出力ノード２との間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子ＲV１とを備える半導体記憶装置。【選択図】図１
2006048739.tif 000002
【特許請求の範囲】
【請求項１】
入力ノード及び出力ノードと、
第１導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第１導電型のキャリアが流入する側の電極を前記第１の電源に接続し、制御電極を前記入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、
第２導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を前記入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子
とを備えることを特徴とする半導体記憶装置。
【請求項２】
入力ノード及び出力ノードと、
第１導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第１導電型のキャリアが流入する側の電極を第１の電源に接続し、制御電極を前記入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、
第２導電型のキャリアが流出する側の電極を前記出力ノードに接続し、第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を前記入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子と、
前記入力ノードと前記出力ノードとの間に配置され、かつ前記複数の抵抗変化素子とそれぞれ直列接続される複数の選択用トランジスタ
とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記抵抗変化素子の抵抗値は、高抵抗の値は前記第１ＭＩＳトランジスタ又は前記第２ＭＩＳトランジスタのオン抵抗よりも高く、低抵抗の値は前記第１ＭＩＳトランジスタ又は前記第２ＭＩＳトランジスタのオン抵抗よりも低いことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記出力ノードには、センスアンプ，ラッチ回路若しくはロジック回路を接続することを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の半導体記憶装置。
【請求項５】
入力ノード，出力ノード及び切り替えノードと、
第１導電型のキャリアが流入する側の電極を第１の電源に接続し、制御電極を前記入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、
第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を前記入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、
一方の電極を前記第２ＭＩＳトランジスタの第２導電型のキャリアが流出する側の電極に接続し、他方の電極を前記出力ノードに接続し、制御電極を前記切り替えノードに接続する第３ＭＩＳトランジスタと、
一方の電極を前記第１ＭＩＳトランジスタの第１導電型のキャリアが流出する側の電極に接続し、他方の電極を前記出力ノードに接続し、制御電極を前記切り替えノードに接続する第４ＭＩＳトランジスタと、
前記入力ノードと前記出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子
とを備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に電圧印加方向により抵抗値を変化させる抵抗変化素子を備え、読み出し回路、書き込み回路を共通の小型回路で構成できることを特徴とする半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗値を２つ若しくはそれ以上の値に変化させることができる素子が提案されている。材料としては、例えば、物質の持つスピンを利用した磁気トンネル接合（ＭＴＪ）素子を用いた磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）、Ｇｅ2Ｓｂ2Ｔｅ5等カルコゲナイド物質の相変化を利用したもの、銀（Ａｇ）リッチなＡｇ−Ｇｅ−Ｓｅ系カルコゲナイド物質やＣｕ2Ｓ等の固体電解質中のイオン伝導を利用したもの(例えば、非特許文献１及び非特許文献２参照)、ロタクサン（Rotaxane）やその他分子材料、絶縁膜中に金属層を挟んだ構造を持つ素子など、有機物系材料を利用したもの、Ｐｒ0.7Ｃａ0.3ＭｎＯ3等の巨大磁気抵抗性（ＣＭＲ：Colossal Magneto Resistive）物質や、酸化物を利用したものなど、さまざまなものが提案されている。これらの物質は、その抵抗値の違いに情報を当てはめることでメモリ素子として機能させることができる。
【０００３】
MTJ素子以外の抵抗変化素子は２端子の素子として機能する。いくつかの抵抗変化素子では、抵抗値の違いは電圧印加の方向によって決まる。抵抗変化素子は２端子素子であるので素子を高密度に作製できる。また、これらの抵抗変化素子は、シリコンとは異なる材料を用いるため、配線層に素子を作製できる。結果として、回路全体の面積を低減できる可能性がある。
【０００４】
一方、これらの抵抗変化素子は２端子であるため、情報の読み出し方法としては従来、電圧を加えたときに素子に流れる電流値を読む方法が採用されている。例えば、特許文献１ではクロスポイント型に配置されたメモリアレイに対して、電荷注入型センスアンプにより、素子の抵抗値を読み出す方法をとっている。しかし、この種の回路は比較的大きくなってしまうのが通常である。また、この回路は読み出し回路だけであり、書き込み用の回路は別に用意しなければならず、全体としては、更に回路が大きくなるという問題点がある。
【特許文献１】特開２００３-３２３７９１号公報
【非特許文献１】坂本他，“硫化銅薄膜における再生可能電流スイッチ”、２００２国際固体素子及び材料コンファレンス(応用物理学会)，名古屋，２００２年，P.264-265,(T. Sakamoto, et.al, “ Reproducible current switching in copper sulfide films”, Extended Abstract of the 2002 International Conference on Solid State Devices and Materials, Nagoya, 2002)
【非特許文献２】坂本他，“不揮発性プログラマブル固体電界質ナノメータスイッチ”，２００４米国電気電子協会（ＩＥＥＥ）国際固体回路会議，（T. Sakamoto, et. Al,“A Nonvolatile Programmable Solid Electrolyte Nanometer Switch”, 2004 IEEE International Solid-state Circuits Conference, session 16, TD: Emerging Technologies and Circuits, 16.3）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置の読み出し回路、書き込み回路を小型共通化する。
【課題を解決するための手段】
【０００６】
本発明の実施の形態の第１の特徴は、（イ）入力ノード及び出力ノードと、（ロ）第１導電型のキャリアが流出する側の電極を出力ノードに接続し、第１導電型のキャリアが流入する側の電極を第１の電源に接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、（ハ）第２導電型のキャリアが流出する側の電極を出力ノードに接続し、第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、（ニ）入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子とを備える半導体記憶装置であることを要旨とする。
【０００７】
本発明の実施の形態の第２の特徴は、（イ）入力ノード及び出力ノードと、（ロ）第１導電型のキャリアが流出する側の電極を出力ノードに接続し、第１導電型のキャリアが流入する側の電極を第１の電源に接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、（ハ）第２導電型のキャリアが流出する側の電極を出力ノードに接続し、第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、（ニ）入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子と、（ホ）入力ノードと出力ノードとの間に配置され、かつ複数の抵抗変化素子とそれぞれ直列接続される複数の選択用トランジスタとを備える半導体記憶装置であることを要旨とする。
【０００８】
本発明の実施の形態の第３の特徴は、（イ）入力ノード，出力ノード及び切り替えノードと、（ロ）第１導電型のキャリアが流入する側の電極を第１の電源に接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタと、（ハ）第２導電型のキャリアが流入する側の電極を第２の電源に接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタと、（ニ）一方の電極を第２ＭＩＳトランジスタの第２導電型のキャリアが流出する側の電極に接続し、他方の電極を出力ノードに接続し、制御電極を切り替えノードに接続する第３ＭＩＳトランジスタと、（ホ）一方の電極を第１ＭＩＳトランジスタの第１導電型のキャリアが流出する側の電極に接続し、他方の電極を出力ノードに接続し、制御電極を切り替えノードに接続する第４ＭＩＳトランジスタと、（へ）入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子とを備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００９】
本発明により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の第１及び第２の実施の形態においては、チャネルが第１導電型のトランジスタと、チャネルが第２導電型のトランジスタを備えるＣＭＯＳインバータ構成の半導体記憶装置について説明する。ここで、第１導電型がｎ型であれば、チャネルが第１導電型のトランジスタとは、ｎチャネルトランジスタである。このとき、第２導電型はｐ型であるので、チャネルが第２導電型のトランジスタとはｐチャネルトランジスタになる。逆に、第１導電型がｐ型であれば、第２導電型はｎ型である。互いに相補型となるチャネルが第１導電型の入力トランジスタ及びチャネルが第２導電型の出力トランジスタは、それぞれのドレイン電極が電気的に接続した構成であり、定常状態でどちらかのトランジスタがオフとなる。
【００１２】
一般的に、ＣＭＯＳインバータにおいては、ｐチャネル型ＭＯＳ（以下において「ｐＭＯＳ」という。）トランジスタのソース電極が高電位電源に接続し、ｎ型チャネルＭＯＳ（以下において「ｎＭＯＳ」という。）トランジスタのソース電極が低電位電源に接続し、更にｐＭＯＳトランジスタのドレイン電極とｎＭＯＳトランジスタのドレイン電極が接続している。
【００１３】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体記憶装置の基本構成は、図１に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノード１に接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ１と、第２導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ１と、入力ノード１と出力ノード２との間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子ＲV１とを備える。
【００１４】
本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成は、その読み出し動作において、抵抗変化素子ＲV１の高抵抗値をＲｈ、低抵抗値をＲｌ、ｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ１のオン抵抗値を、ＲｎｏとそれぞれＲｐｏすると、入力電圧Ｖｉをローレベルにして読み出し動作を行う場合は、Ｒｈ−Ｒｐｏ ＞０,   Ｒｌ−Ｒｐｏ ＜０,   入力電圧Ｖｉをハイレベルにして読み出し動作を行う場合は、Ｒｈ−Ｒｎｏ ＞０,  Ｒｌ−Ｒｎｏ ＜０であるときに動作する。また、それぞれの絶対値が大きいほど、出力電圧Ｖoのハイレベルとローレベルの差は大きくなる。
【００１５】
図１に示した本発明の第１の実施の形態に係る半導体記憶装置の回路構成を用いることで、２端子型の抵抗変化素子ＲV１を記憶素子として用いた場合の読み出しを、小型な回路で行うことが可能である。また、抵抗変化素子ＲV１が電圧の印加方向により、抵抗値を変化させることができる場合、図１に示した基本回路を利用することで、書き込みも行うことができ、小型な半導体記憶装置を提供することが可能となる。
【００１６】
(読み出し動作)
抵抗変化素子ＲV１が高抵抗状態の場合は、図２に示すようにように、本発明の第１の実施の形態に係る半導体記憶装置の基本回路はインバータと同じように動作し、入力に対して反転した値を出力する。一方、抵抗変化素子ＲV１が低抵抗状態のときは、図３に示すように、本発明の第１の実施の形態に係る半導体記憶装置の基本回路は入力と出力が導通している状態とみなすことができ、入力電圧Ｖiと同じ値の出力電圧Ｖoを出力する。ここで、抵抗変化素子ＲV１の「高抵抗状態」、「低抵抗状態」とは、使用している第１ＭＩＳトランジスタP１，第２ＭＩＳトランジスタＮ１のコンタクトを含めたオン抵抗に対して、「高い状態」、「低い状態」を意味する。
【００１７】
本発明の第１の実施の形態に係る半導体記憶装置の基本回路において、可変抵抗素子ＲV１の抵抗値が１ｋΩの時と、１００ｋΩのときの、入力電圧Ｖiに対する出力電圧Ｖoの様子を回路シミュレーションした結果は、図４に示すように、可変抵抗素子ＲV１の抵抗値により明確に差が現れることがわかる。図４の回路シミュレーション結果において、第１ＭＩＳトランジスタＰ１と、第２ＭＩＳトランジスタＮ１のチャネル長Ｌは共に、０．１１μｍ、チャネル幅は共に０，３μｍ、又電源電圧ＶDDを１．５Ｖとして計算している。
【００１８】
図４によると、抵抗値抵抗素子ＲV１の情報を読み出すときは、入力電圧Ｖiをローレベルかハイレベルにして、出力電圧Ｖoの違いを読むことで達成される。
【００１９】
入力電圧Ｖiがローレベルかハイレベルのときは、第１ＭＩＳトランジスタＰ１と、第２ＭＩＳトランジスタＮ１の内、一方のＭＩＳトランジスタがオンし、他方のＭＩＳトランジスタがオフする。このため、第１ＭＩＳトランジスタＰ１と、第２ＭＩＳトランジスタＮ１のオン／オフ比が十分大きく、オフ抵抗が無限大とみなせるとすると、出力電圧Ｖoは抵抗変化素子ＲV１とオンしているＭＩＳトランジスタ（Ｐ１若しくはＮ１）の直列接続における両者の結合点での電圧を読むことに等しい。そのため、リードオンリメモリ（ＲＯＭ）のように、情報を読み出すだけに抵抗素子を用いる場合には、ＭＩＳトランジスタ（Ｐ１若しくはＮ１）と抵抗変化素子ＲV１の直列接続を利用することも可能である。
【００２０】
（書き込み動作）
書き込みに本発明の第１の実施の形態に係る半導体記憶装置の基本回路を利用する場合は、２端子の抵抗変化素子ＲV１として、端子間の印加電圧の方向により抵抗値が変化するような素子を想定している。現在知られているものでは、ＡｇリッチなＡｇ−Ｇｅ−Ｓｅ系カルコゲナイド物質やＣｕ2Ｓ等の固体電解質物質中のイオン伝導を利用したもの、ロタクサンやその他分子材料、絶縁膜中に金属層を挟んだ構造を持つ素子等、有機物系材料を利用したもの、Ｐｒ0.7Ｃａ0.3ＭｎＯ3等のＣＭＲ物質や、酸化物を利用したものなどが存在する。
【００２１】
入力電圧Ｖiをローレベルにした場合、ｐＭＯＳトランジスタＰ１がオンしてｎＭＯＳトランジスタＮ１がオフするため、図５（ａ）に示すように、抵抗変化素子ＲV１には、出力側から入力側の方向に電圧が加えられる。
【００２２】
一方、入力電圧Ｖiをハイレベルにした場合、ｐ型ＭＯＳトランジスタＰ１がオフしてｎＭＯＳトランジスタＮ１がオンするため、図５（ｂ）に示すように、抵抗変化素子ＲV１には、入力側から出力側の方向に電圧が加えられる。この電圧の向きの違いによって、抵抗変化素子に情報を書き込むことができる。
【００２３】
通常、抵抗変化素子の読み出し電圧と書き込み電圧の値は異なる。読み出し電圧と書き込み電圧の値が異なるときは、バッファなどを通して入力ノード１に加えるハイレベルの電圧を変更することで対処することができる。或いは又、電源電圧 ＶDDの大きさを変え、書き込み電圧用の電源に変更することで対応することができる。
【００２４】
発明の第１の実施の形態に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。
【００２５】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の基本構成は、図６に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノード１に接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ２と、第２導電型のキャリアが流出する側のドレイン電極を出力ノード２に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ２と、入力ノード１と出力ノード２との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV２０，ＲV２１，ＲV２２…と、入力ノード１と出力ノード２との間に配置され、かつ複数の抵抗変化素子ＲV２０，ＲV２１，ＲV２２…とそれぞれ直列接続される複数の選択用ＭＩＳトランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…とを備える。
【００２６】
図６の例では、抵抗変化素子ＲV２０，ＲV２１，ＲV２２…と出力ノード２との間に選択用ＭＩＳトランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…が接続されている。一方、図７に示すように、選択用トランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…は抵抗変化素子ＲV２０，ＲV２１，ＲV２２…と入力ノード１との間に接続してもよい。選択用ＭＩＳトランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…によって、図６に示すように、選択トランジスタ部１０が構成されている。
【００２７】
図６或いは図７に示す回路構成を採用することによって、選択用ＭＩＳトランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…のゲート電極Ｇ２０，Ｇ２１，Ｇ２２…を選択して、選択された選択用ＭＩＳトランジスタをオンすることで、選択された抵抗変化素子ＲV２０，ＲV２１，ＲV２２…の情報を読み出したり、選択された抵抗変化素子ＲV２０，ＲV２１，ＲV２２…に情報を書き込んだりすることができる。
【００２８】
選択用ＭＩＳトランジスタＮＴ２０，ＮＴ２１，ＮＴ２２…は、図６では、ｎＭＯＳトランジスタによる構成例が示されているが、ｐＭＯＳトランジスタを用いて構成してもよい。或いは又、抵抗変化素子ＲV２０，ＲV２１，ＲV２２…とそれぞれ直列に接続されることから、抵抗変化素子ＲV２０，ＲV２１，ＲV２２…と実質的に同等の製造工程によって形成可能なスイッチング素子であれば良い。
【００２９】
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。又、複数の抵抗変化素子とそれぞれ直列に接続される選択用ＭＩＳトランジスタの構成を備えることにより、選択用の選択動作によって、任意の抵抗変化素子を選択することができ、多機能の用途に対応することができる。
【００３０】
（第１の実施の形態の変形例２）
図１に示す本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成においては、第１高電位側電源ＶDDを投入している間は、抵抗変化素子ＲV１の値に応じた電圧値を出力し続ける。本発明の第１の実施の形態に係る半導体記憶装置の基本回路を低消費電力用途に使用する場合は、後段に出力値をラッチしておく回路を接続することができる。
【００３１】
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の基本構成は、図８に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極をセンスアンプ１２を介して出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ３と、第２導電型のキャリアが流出する側のドレイン電極を第１ＭＩＳトランジスタＰ１のドレイン電極に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ３と、入力ノード１とドレイン電極との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV３０，ＲV３１，ＲV３２…と、入力ノード１とドレイン電極との間に配置され、かつ複数の抵抗変化素子ＲV３０，ＲV３１，ＲV３２…とそれぞれ直列接続される複数の選択用ＭＩＳトランジスタＮＴ３０，ＮＴ３１，ＮＴ３２…とを備える。
【００３２】
図８に示すように、センスアンプ１２をインバータ後段に配置し、ドレイン電極に現れるインバータ出力電圧を参照電圧Ｖrefと比べることにより値をラッチする。インバータ出力電圧をセンスアンプ１２によって増幅し、出力ノード２において出力電圧Ｖoを得ることができる。参照電圧Ｖrefは典型的には、電源電圧の半分の値を用いることができる。若しくは別のメモリセルの値と比較して、差動対として動作することもできる。
【００３３】
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。又、複数の抵抗変化素子とそれぞれ直列に接続される選択用ＭＩＳトランジスタの構成を備えることにより、選択用ＭＩＳトランジスタの選択動作によって、任意の抵抗変化素子を選択することができ、多機能の用途に対応することができる。特に、センスアンプ回路を備えることで、低消費電力用の半導体記憶装置を提供することができる。
【００３４】
（第１の実施の形態の変形例３）
図１に示す本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成において、インバータ出力電圧のハイレベルとローレベルの値が、十分ＣＭＯＳロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、参照電圧Ｖrefを用いずに、ラッチ型の回路を接続して、値を保持することが可能である。
【００３５】
本発明の第１の実施の形態の変形例３に係る半導体記憶装置の基本構成は、図９に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極をラッチ回路１４を介して出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ４と、第２導電型のキャリアが流出する側のドレイン電極を第１ＭＩＳトランジスタＰ４のドレイン電極に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ４と、入力ノード１とドレイン電極との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV４０，ＲV４１，ＲV４２…と、入力ノード１とドレイン電極との間に配置され、かつ複数の抵抗変化素子ＲV４０，ＲV４１，ＲV４２…とそれぞれ直列接続される複数の選択用ＭＩＳトランジスタＮＴ４０，ＮＴ４１，ＮＴ４２…とを備える。
【００３６】
図９に示すように、ラッチ回路１４をインバータ後段に配置し、ドレイン電極に現れるインバータ出力電圧を直接ラッチする。インバータ出力電圧をラッチ回路１４によって増幅し、出力ノード２において出力電圧Ｖoを得ることができる。
【００３７】
ラッチ回路１４の構成は、例えば図９に示すように、ｎＭＯＳトランジスタ１６，１８と、インバータ２０，２２，２４とを備え、ラッチ回路１４の選択信号ΦTは、例えば選択用ＭＩＳトランジスタＮＴ４０，ＮＴ４１，ＮＴ４２…のゲート電極Ｇ４０，Ｇ４１，Ｇ４２…への入力信号に同期している。選択用ＭＩＳトランジスタＮＴ４０，ＮＴ４１，ＮＴ４２…のある一つの選択トランジスタが選択されたタイミングで、同時にラッチ型回路１４の入力にあるＭＯＳトランジスタ１６もオンさせ、選択トランジスタとラッチ回路１４への入力がオフしたあとは、ラッチ回路１４内部でのインバーターループにより値が保持される。ラッチ回路１４の構成は、同様の機能を持たせた別の回路構成をとることももちろん可能である。
【００３８】
本発明の第１の実施の形態の変形例３に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。又、複数の抵抗変化素子とそれぞれ直列に接続される選択用ＭＩＳトランジスタの構成を備えることにより、選択用ＭＩＳトランジスタの選択動作によって、任意の抵抗変化素子を選択することができ、多機能の用途に対応することができる。特に、ラッチ回路を備えることで、低消費電力用の半導体記憶装置を提供することができる。
【００３９】
（第１の実施の形態の変形例４）
図１に示す本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成において、出力電圧のハイレベルとローレベルの値が、十分ＣＭＯＳロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、直接ロジック回路に接続することも可能である。例えば、バッファを介してロジック回路に接続する構成を採用することができる。
【００４０】
本発明の第１の実施の形態の変形例４に係る半導体記憶装置の基本構成は、図１０に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極をバッファ回路２６を介して出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ５と、第２導電型のキャリアが流出する側のドレイン電極を第１ＭＩＳトランジスタＰ５のドレイン電極に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ５と、入力ノード１とドレイン電極との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV５０，ＲV５１，ＲV５２…と、入力ノード１とドレイン電極との間に配置され、かつ複数の抵抗変化素子ＲV５０，ＲV５１，ＲV５２…とそれぞれ直列接続される複数の選択用ＭＩＳトランジスタＮＴ５０，ＮＴ５１，ＮＴ５２…とを備える。
【００４１】
図１０に示すように、バッファ回路２６をインバータ後段に配置し、ドレイン電極に現れるインバータ出力電圧を再生増幅する。インバータ出力電圧をバッファ回路２６によって再生増幅し、出力ノード２において出力電圧Ｖoを得ることができる。
【００４２】
バッファ回路２６の構成は、例えば図１０に示すように、バッファインバータ２８を備える。バッファ回路２６の構成は、同様の機能を持たせた別の回路構成をとることももちろん可能である。
【００４３】
本発明の第１の実施の形態の変形例４に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。又、複数の抵抗変化素子とそれぞれ直列に接続される選択用ＭＩＳトランジスタの構成を備えることにより、選択用ＭＩＳトランジスタの選択動作によって、任意の抵抗変化素子を選択することができ、多機能の用途に対応することができる。特に、バッファ回路を備えることで、低消費電力用の半導体記憶装置を提供することができる。
【００４４】
（第１の実施の形態の変形例５）
図１に示す本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成において、出力電圧のハイレベルとローレベルの値が、十分ＣＭＯＳロジック回路を動作させるほどに差が開いていて、なおかつ、後段への駆動力が十分である場合は、直接ロジック回路に接続することも可能である。例えば、フリップフロップを介してロジック回路に接続する構成を採用することができる。
【００４５】
本発明の第１の実施の形態の変形例５に係る半導体記憶装置の基本構成は、図１１に示すように、入力ノード１及び出力ノード２と、第１導電型のキャリアが流出する側のドレイン電極をフリップフロップ３０を介して出力ノード２に接続し、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ６と、第２導電型のキャリアが流出する側のドレイン電極を第１ＭＩＳトランジスタＰ６のドレイン電極に接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ６と、入力ノード１とドレイン電極との間に配置され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV６０，ＲV６１，ＲV６２…と、入力ノード１とドレイン電極との間に配置され、かつ複数の抵抗変化素子ＲV６０，ＲV６１，ＲV６２…とそれぞれ直列接続される複数の選択用ＭＩＳトランジスタＮＴ６０，ＮＴ６１，ＮＴ６２…とを備える。
【００４６】
図１１に示すように、フリップフロップ３０をインバータ後段に配置し、ドレイン電極に現れるインバータ出力電圧を再生増幅する。インバータ出力電圧をフリップフロップ３０によって再生増幅し、出力ノード２において出力電圧Ｖoを得ることができる。
【００４７】
フリップフロップ３０は、例えば図１１に示すように、クロック入力信号ΦCLKを備えるＤ型フリップフロップによって構成される。フリップフロップ３０の構成は、同様の機能を持たせた別のフリップフロップ構成をとることももちろん可能である。
【００４８】
本発明の第１の実施の形態の変形例５に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。又、複数の抵抗変化素子とそれぞれ直列に接続される選択用ＭＩＳトランジスタの構成を備えることにより、選択用ＭＩＳトランジスタの選択動作によって、任意の抵抗変化素子を選択することができ、多機能の用途に対応することができる。特に、フリップフロップを備えることで、低消費電力用の半導体記憶装置を提供することができる。
【００４９】
（第１の実施の形態の変形例６）
図１に示す本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成は小型回路で書き込み読み出しが行えるため、たとえば、大容量のメモリを使用するリコンフィギャラブルロジックなどに適用すると有効である。例えば、ルックアップテーブル３４を構成するための半導体記憶装置に使用する場合は図１２のような構成をとることが可能である。
【００５０】
本発明の第１の実施の形態の変形例６に係る半導体記憶装置は、図１２に示すように、ルックアップテーブル３４と、ルックアップテーブル３４に接続されたバッファインタフェース部３２と、バッファインタフェース部３２に接続され、図６に例示した複数の抵抗変化素子を備えるＣＭＯＳインバータ構成の半導体記憶装置とを備える。
【００５１】
複数の抵抗変化素子を備える半導体記憶装置は、図１２に示すように、入力ノード及び出力ノードと、第１導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第１導電型のキャリアが流入する側のソース電極を第１の高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ７と、第２導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ７と、入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV７０，ＲV７１，ＲV７２…と、入力ノードと出力ノードとの間に配置され、かつ複数の抵抗変化素子ＲV７０，ＲV７１，ＲV７２…とそれぞれ直列接続される複数の選択用トランジスタＮＴ７０，ＮＴ７１，ＮＴ７２…と、複数の選択用ＭＩＳトランジスタＮＴ７０，ＮＴ７１，ＮＴ７２…のゲート電極に共通に接続されるルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…とを備える。
【００５２】
ルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…によって、ルックアップテーブル３４内のそれぞれ別々の階層のルックアップテーブル（ＬＵＴ）構成１，ＬＵＴ構成２，ＬＵＴ構成３…が選択され、抵抗変化素子ＲV７０，ＲV７１，ＲV７２…のそれぞれの値に応じたデータ書き込み及び読み出しが実行可能である。
【００５３】
本発明の第１の実施の形態の変形例６に係る半導体記憶装置により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置の読み出し回路、書き込み回路を小型共通化すると共に、大容量のメモリを使用するリコンフィギャラブルロジックに適用することができる。
【００５４】
（第１の実施の形態の変形例７）
本発明の第１の実施の形態の変形例７に係る半導体記憶装置は、図１３に示すように、ルックアップテーブル３４と、ルックアップテーブル３４に接続されたバッファインタフェース部３２と、バッファインタフェース部３２に接続されたセンスアンプ部３６と、センスアンプ部３６に接続され、図６に例示した複数の抵抗変化素子を備えるＣＭＯＳインバータ構成の半導体記憶装置とを備える。
【００５５】
複数の抵抗変化素子を備える半導体記憶装置は、図１３に示すように、入力ノード及び出力ノードと、第１導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第１導電型のキャリアが流入する側のソース電極を第１の高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ８と、第２導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ８と、入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV８０，ＲV８１，ＲV８２…と、入力ノードと出力ノードとの間に配置され、かつ複数の抵抗変化素子ＲV８０，ＲV８１，ＲV８２…とそれぞれ直列接続される複数の選択用トランジスタＮＴ８０，ＮＴ８１，ＮＴ８２…と、複数の選択用ＭＩＳトランジスタＮＴ８０，ＮＴ８１，ＮＴ８２…のゲート電極に共通に接続されるルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…とを備える。
【００５６】
ルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…によって、ルックアップテーブル３４内のそれぞれ別々の階層のルックアップテーブル（ＬＵＴ）構成１，ＬＵＴ構成２，ＬＵＴ構成３…が選択され、抵抗変化素子ＲV８０，ＲV８１，ＲV８２…のそれぞれの値に応じたデータ書き込み及び読み出しが実行可能である。
【００５７】
本発明の第１の実施の形態の変形例７に係る半導体記憶装置により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置の読み出し回路、書き込み回路を小型共通化すると共に、大容量のメモリを使用するリコンフィギャラブルロジックに適用することができる。
【００５８】
（第１の実施の形態の変形例８）
本発明の第１の実施の形態の変形例８に係る半導体記憶装置は、図１４に示すように、ルックアップテーブル３４と、ルックアップテーブル３４に接続されたバッファインタフェース部３２と、バッファインタフェース部３２に接続されたラッチ回路部３８と、ラッチ回路部３８に接続され、図６に例示した複数の抵抗変化素子を備えるＣＭＯＳインバータ構成の半導体記憶装置とを備える。
【００５９】
複数の抵抗変化素子を備える半導体記憶装置は、図１４に示すように、入力ノード及び出力ノードと、第１導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第１導電型のキャリアが流入する側のソース電極を第１の高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ９と、第２導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ９と、入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV９０，ＲV９１，ＲV９２…と、入力ノードと出力ノードとの間に配置され、かつ複数の抵抗変化素子ＲV９０，ＲV９１，ＲV９２…とそれぞれ直列接続される複数の選択用トランジスタＮＴ９０，ＮＴ９１，ＮＴ９２…と、複数の選択用ＭＩＳトランジスタＮＴ９０，ＮＴ９１，ＮＴ９２…のゲート電極に共通に接続されるルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…とを備える。
【００６０】
ルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…によって、ルックアップテーブル３４内のそれぞれ別々の階層のルックアップテーブル（ＬＵＴ）構成１，ＬＵＴ構成２，ＬＵＴ構成３…が選択され、抵抗変化素子ＲV９０，ＲV９１，ＲV９２…のそれぞれの値に応じたデータ書き込み及び読み出しが実行可能である。
【００６１】
本発明の第１の実施の形態の変形例８に係る半導体記憶装置により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置の読み出し回路、書き込み回路を小型共通化すると共に、大容量のメモリを使用するリコンフィギャラブルロジックに適用することができる。
【００６２】
（第１の実施の形態の変形例９）
本発明の第１の実施の形態の変形例９に係る半導体記憶装置は、図１５に示すように、ルックアップテーブル３４と、ルックアップテーブル３４に接続されたバッファインタフェース部３２と、バッファインタフェース部３２に接続されたフリップフロップ回路部４０と、フリップフロップ回路部４０に接続され、図６に例示した複数の抵抗変化素子を備えるＣＭＯＳインバータ構成の半導体記憶装置とを備える。
【００６３】
複数の抵抗変化素子を備える半導体記憶装置は、図１５に示すように、入力ノード及び出力ノードと、第１導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第１導電型のキャリアが流入する側のソース電極を第１の高電位側電源ＶDDに接続し、制御電極を入力ノードに接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ１０と、第２導電型のキャリアが流出する側のドレイン電極を出力ノードに接続し、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノードに接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ１０と、入力ノードと出力ノードとの間に接続され、印加電圧の方向によって抵抗値が変化する複数の抵抗変化素子ＲV１００，ＲV１０１，ＲV１０２…と、入力ノードと出力ノードとの間に配置され、かつ複数の抵抗変化素子ＲV１００，ＲV１０１，ＲV１０２…とそれぞれ直列接続される複数の選択用トランジスタＮＴ１００，ＮＴ１０１，ＮＴ１０２…と、複数の選択用ＭＩＳトランジスタＮＴ１００，ＮＴ１０１，ＮＴ１０２…のゲート電極に共通に接続されるルックアップテーブル選択信号ΦL1 ，ΦL2，ΦL3 ，…とを備える。
【００６４】
ルックアップテーブル選択信号ΦL1 ，ΦL2  ，ΦL3 ，…によって、ルックアップテーブル３４内のそれぞれ別々の階層のルックアップテーブル（ＬＵＴ）構成１，ＬＵＴ構成２，ＬＵＴ構成３…が選択され、抵抗変化素子ＲV１００，ＲV１０１，ＲV１０２…のそれぞれの値に応じたデータ書き込み及び読み出しが実行可能である。
【００６５】
本発明の第１の実施の形態の変形例９に係る半導体記憶装置により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置の読み出し回路、書き込み回路を小型共通化すると共に、大容量のメモリを使用するリコンフィギャラブルロジックに適用することができる。
【００６６】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体記憶装置は、図１６に示すように、入力ノード１，出力ノード２及び書き込み読み出し切り替え信号ΦW/R を入力する切り替えノードと、第１導電型のキャリアが流入する側のソース電極を第１高電位側電源ＶDDに接続し、制御電極を入力ノード１に接続する、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ２０と、第２導電型のキャリアが流入する側のソース電極を第２低電位側電源ＶSSに接続し、制御電極を入力ノード１に接続する、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ２０と、一方の電極を第２ＭＩＳトランジスタＮ２０の第２導電型のキャリアが流出する側のドレイン電極に接続し、他方の電極を出力ノード２に接続し、制御電極を切り替えノードに接続する、第３ＭＩＳトランジスタＰ３０と、一方の電極を第１ＭＩＳトランジスタＰ２０の第１導電型のキャリアが流出する側のドレイン電極に接続し、他方の電極を出力ノード２に接続し、制御電極を切り替えノードに接続する第４ＭＩＳトランジスタＮ３０と、入力ノード１と出力ノード２との間に接続され、印加電圧の方向によって抵抗値が変化する抵抗変化素子ＲV２００とを備える。
【００６７】
第３ＭＩＳトランジスタＰ３０がｐＭＯＳトランジスタ、第４ＭＩＳトランジスタＮ３０がｎＭＯＳトランジスタの場合には、更に具体的に、本発明の第２の実施の形態に係る半導体記憶装置は、図１６に示すように、第１導電型のキャリアを主電流とする第１ＭＩＳトランジスタＰ２０と、第２導電型のキャリアを主電流とする第２ＭＩＳトランジスタＮ２０と、第１導電型のキャリアを主電流とする第３ＭＩＳトランジスタＰ３０と、第２導電型のキャリアを主電流とする第４ＭＩＳトランジスタＮ３０と、第３ＭＩＳトランジスタＰ３０の第１導電型のキャリアが流入する側のソース電極と第４ＭＩＳトランジスタＮ３０の第２導電型のキャリアが流入する側のソース電極に共通接続された出力ノード２と、第１ＭＩＳトランジスタＰ２０の制御電極と第２ＭＩＳトランジスタＮ２０の制御電極に共通接続された入力ノード１と、第３ＭＩＳトランジスタＰ３０の制御電極と第４ＭＩＳトランジスタＮ３０の制御電極に共通接続され、書き込み読み出し切り替え信号ΦW/R を入力する切り替えノードと、第１ＭＩＳトランジスタＰ２０の第１導電型のキャリアが流入する側のソース電極に接続された第１高電位側電源ＶDDと、第２ＭＩＳトランジスタＮ２０の第２導電型のキャリアが流入する側のソース電極に接続された第２低電位側電源ＶSSと、入力ノード１と出力ノード２との間に配置され、印加電圧の方向によって抵抗値が変化する抵抗変化素子ＲV２００とを備え、第３ＭＩＳトランジスタＰ３０の第１導電型のキャリアが流出する側のドレイン電極と第２ＭＩＳトランジスタの第２導電型のキャリアが流出する側のドレイン電極は共通接続され、第４ＭＩＳトランジスタＮ３０の第２導電型のキャリアが流出する側のドレイン電極と第１ＭＩＳトランジスタＰ２０の第１導電型のキャリアが流出する側のドレイン電極は共通接続された構成を有する。
【００６８】
即ち、第１の実施の形態のｐＭＯＳトランジスタＰ１と抵抗変化素子ＲV１との間にｎＭＯＳトランジスタＮ３０を挿入し、ｎＭＯＳトランジスタＮ１と抵抗変化素子ＲV１との間にｐＭＯＳトランジスタＰ３０を挿入し、挿入したｎＭＯＳトランジスタＮ３０とｐＭＯＳトランジスタＰ３０のゲートを共通接続したものである。図１と図１６を比較すると、図１のｐＭＯＳトランジスタＰ１はｐＭＯＳトランジスタＰ２０に対応し、ｎＭＯＳトランジスタＮ１はｎＭＯＳトランジスタＮ２０に対応し、抵抗変化素子ＲV１は抵抗変化素子ＲV２００に対応している。
【００６９】
抵抗変化素子の書き込み電圧と読み出し電圧の値は通常異なるため、図１に示した本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成においては、異なる値の２種類の電圧源を接続する必要が生じる可能性がある。それに対して、本発明の第２の実施の形態に係る半導体記憶装置の基本回路構成においては、１種類の電圧源を接続すればよく、回路構成が簡単となる。
【００７０】
図１６において、中間に挿入したｎＭＯＳトランジスタＮ３０とｐＭＯＳトランジスタＰ３０は、チャネル不純物密度などを制御してしきい値を調整し、ある程度ノーマリオンの状態にしておく。即ち、ソース電圧とゲート電圧が同じ場合にも、ある程度トランジスタに電流が流れるようにしておく。電源電圧ＶDDは、入力のハイレベル電圧Ｖｄｄは抵抗変化素子ＲV２００の書き込み電圧、若しくは、書き込み電圧より少し高めにしておく。
【００７１】
（読み出し動作）
入力電圧Ｖiをハイレベルとして出力電圧Ｖoを読み出す場合には、書き込み読み出し切り替え信号ΦW/Rをハイレベルに設定する。入力電圧Ｖiをローレベルとして出力電圧Ｖoを読み出す場合には、書き込み読み出し切り替え信号ΦW/Rをローレベルに設定する。
【００７２】
入力電圧Ｖiをハイレベルとして出力電圧Ｖoを読み出す場合を例として、図１７（ａ），（ｂ）を用いて説明する。入力電圧Ｖiにハイレベルの電圧を印加した場合にはｐＭＯＳトランジスタＰ２０がオフしてｎＭＯＳトランジスタＮ２０がオンするため、図１７（ａ）において矢印で示すように、入力ノード１からｐＭＯＳトランジスタＰ３０、ｎＭＯＳトランジスタＮ２０を通って接地電位ＶSSに落ちる経路の電圧がかかる。このとき、ｐＭＯＳトランジスタＰ３０のゲートにはハイレベルの電圧がかかっているため、ｐＭＯＳトランジスタＰ３０は通常はオフの状態となるが、第２の実施の形態においては、ｐＭＯＳトランジスタＰ３０のしきい値電圧を調整して、ある程度ノーマリオン特性を持たせているため、ｐＭＯＳトランジスタＰ３０のゲートにハイレベルの電圧がかかっていても、ｐＭＯＳトランジスタＰ３０のソース・ドレイン間には電流が流れる。
【００７３】
図１７（ｂ）は、図１７（ａ）の模式的な等価回路に対応している。ｎＭＯＳトランジスタＮ２０のオン抵抗を無視できるとき、出力ノード２に現れる出力電圧Ｖoは、抵抗変化素子ＲV２００とｐＭＯＳトランジスタＰ３０の抵抗値との抵抗バランスで決まり、抵抗変化素子ＲV２００の抵抗をＲ、ｐＭＯＳトランジスタＰ３０の抵抗値をｒd  、入力電圧Ｖiのハイレベルの電圧値をＶｄｄとすれば、理想的にはＶo ＝[ｒd／（Ｒ＋ｒd ）]・Ｖｄｄとなり、接地電位ＶSSよりも高い値が得られる。このとき抵抗変化素子ＲV２００の両端に印加される電圧は、 [Ｒ／（Ｒ＋ｒd ）]・Ｖｄｄとなる。従って、[Ｒ／（Ｒ＋ｒd ）]・Ｖｄｄの値が読み出し電圧の範囲に入るように、ｐＭＯＳトランジスタＰ３０のしきい値を調整すればよい。
【００７４】
入力電圧Ｖiをローレベルとして出力電圧Ｖoを読み出す場合も、ｐＭＯＳトランジスタＰ２０、ｎＭＯＳトランジスタＮ３０において同様に抵抗分圧を設定し、抵抗変化素子ＲV２００の両端に印加される電圧が読み出し電圧に等しくなるように、ｎＭＯＳトランジスタＮ３０のしきい値を調整すればよい。
【００７５】
（書き込み動作）
入力ノード１にハイレベルの電圧をかけて書き込む場合には、書き込み読み出し切り替え信号ΦW/Rをローレベルに設定する。入力ノード１にローレベルの電圧をかけて書き込む場合には、書き込み読み出し切り替え信号ΦW/Rをハイレベルに設定する。
【００７６】
入力電圧Ｖiのハイレベル、ローレベルに対応して、抵抗変化素子ＲV２００に抵抗値対応したメモリデータが書き込まれる。
【００７７】
入力ノード１にハイレベルの電圧をかけて書き込む場合を例として、図１８（ａ），（ｂ）を用いて説明する。入力ノード１にハイレベルの電圧をかけた場合は、ｐＭＯＳトランジスタＰ２０がオフしてｎＭＯＳトランジスタＮ２０がオンするため、図１８（ａ）において矢印で示すように、入力ノード１からｐＭＯＳトランジスタＰ３０、ｎＭＯＳトランジスタＮ２０を通って接地電位ＶSSに落ちる経路の電圧が印加される。
【００７８】
図１８（ｂ）は、図１８（ａ）の模式的な等価回路に対応している。ｐＭＯＳトランジスタＰ３０のゲートにはローレベルの書き込み読み出し切り替え信号ΦW/Rの電圧がかかっているため、ｐＭＯＳトランジスタＰ３０はオンの状態になる。よって、ｎＭＯＳトランジスタＮ２０、ｐＭＯＳトランジスタＰ３０のオン抵抗値が抵抗変化素子ＲV２００に対して無視できる場合には、入力ノード１のハイレベルの電圧がＶｄｄであるとすると、抵抗変化素子ＲV２００の両端に印加される電圧はＶｄｄとなり、書き込み電圧を加えることができる。入力ノード１にローレベルの電圧を入力して書き込む場合には、書き込み読み出し切り替え信号ΦW/Rをハイレベルに設定してｎＭＯＳトランジスタＮ３０をオン状態にすることで、ｐＭＯＳトランジスタＰ２０、ｎＭＯＳトランジスタＮ３０を通して電源電圧ＶDDが抵抗変化素子ＲV２００の両端に印加され、抵抗変化素子ＲV２００にはメモリデータが書き込まれる。
【００７９】
ｐＭＯＳトランジスタＰ３０、ｎＭＯＳトランジスタＮ３０のしきい値電圧の調整方法としては、一例としてチャネル不純物密度を調整することで行う方法を述べたが、基板バイアスを制御することによっても調整することができる。また、チャネル不純物密度の調整と基板バイアス電圧の制御の両者を組み合わせても良い。また、素子ばらつきなどのために、各素子でアナログ的な調整を必要とする場合には、書き込み読み出し切り替え信号ΦW/Rや、基板バイアス電圧をアナログ的に調整することで、ばらつきを制御することができる。その場合にも本発明の第２の実施の形態に係る半導体記憶装置の基本回路は単一電源で動作可能である。
【００８０】
また、図１６の回路構成では、ｐＭＯＳトランジスタＰ３０とｎＭＯＳトランジスタＮ３０を図示される通りに配置しているが、ｐＭＯＳトランジスタＰ３０とｎＭＯＳトランジスタＮ３０の配置を逆にしても良い。或いは又、両者をｎＭＯＳトランジスタＮ３０やｐＭＯＳトランジスタＰ３０だけで構成することもできる。ただし、その場合は入力信号の値と書き込み読み出し切り替え信号ΦW/Rの値の関係も変更する必要があることはもちろんである。要するに、読み出し時には、電圧が印加される経路に配置されるトランジスタがオフになるように設定する。逆に、書き込み時には、電圧が印加される経路に配置されるトランジスタがオンになるように、書き込み読み出し切り替え信号を制御する。そして、読み出し時に、抵抗変化素子ＲV２００に読み出し電圧がかかるように、例えばｐＭＯＳトランジスタＰ３０とｎＭＯＳトランジスタＮ３０のオフ抵抗を調整する。
【００８１】
本発明の第２の実施の形態に係る半導体記憶装置の基本構成により、電圧印加方向により抵抗値を変化させる抵抗変化素子を備える半導体記憶装置において、読み出し回路、書き込み回路を小型共通化することができる。更に又、本発明の第２の実施の形態に係る半導体記憶装置の基本回路構成においては、１種類の電圧源を接続すればよく、回路構成が簡単となる。
【００８２】
[その他の実施の形態]
上記のように、本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００８３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成図。
【図２】抵抗変化素子が高抵抗状態の場合の図１の基本回路構成図。
【図３】抵抗変化素子が低抵抗状態の場合の図１の基本回路構成図。
【図４】抵抗変化素子の抵抗値が１ｋΩのとき及び１００ｋΩのときの入力電圧Ｖiに対する出力電圧Ｖo の様子の回路シミュレーション結果。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の基本回路構成において、（ａ）入力をローレベルにした場合、抵抗変化素子ＲV１に、出力側から入力側の方向に電圧が加えられる様子を示す図、（ｂ）入力をハイレベルにした場合、抵抗変化素子ＲV１に、入力側から出力側の方向に電圧が加えられる様子を示す図。
【図６】本発明の第１の実施の形態の変形例１に係る半導体記憶装置の基本回路構成図。
【図７】本発明の第１の実施の形態の変形例１に係る半導体記憶装置の別の基本回路構成図。
【図８】本発明の第１の実施の形態の変形例２に係る半導体記憶装置の基本回路構成図。
【図９】本発明の第１の実施の形態の変形例３に係る半導体記憶装置の基本回路構成図。
【図１０】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の基本回路構成図。
【図１１】本発明の第１の実施の形態の変形例５に係る半導体記憶装置の基本回路構成図。
【図１２】本発明の第１の実施の形態の変形例６に係る半導体記憶装置の模式的構成図。
【図１３】本発明の第１の実施の形態の変形例７に係る半導体記憶装置の模式的構成図。
【図１４】本発明の第１の実施の形態の変形例８に係る半導体記憶装置の模式的構成図。
【図１５】本発明の第１の実施の形態の変形例９に係る半導体記憶装置の模式的構成図。
【図１６】本発明の第２の実施の形態に係る半導体記憶装置の基本回路構成図。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置の基本回路構成において、（ａ）入力ノードにハイレベルの電圧を印加して読み出す場合の電圧印加の方向を表す図、（ｂ）（ａ）の模式的等価回路図。
【図１８】本発明の第２の実施の形態に係る半導体記憶装置の基本回路構成において、（ａ）入力ノードにハイレベルの電圧を印加して書き込む場合の電圧印加の方向を表す図、（ｂ）（ａ）の模式的等価回路図。
【符号の説明】
【００８５】
１…入力ノード
２…出力ノード
１２…センスアンプ
１４…ラッチ回路
２６…バッファ回路
３０…フリップフロップ
３４…ルックアップテーブル
Ｐ１〜Ｐ１０，Ｐ２０…第１ＭＩＳトランジスタ
Ｎ１〜Ｎ１０，Ｎ２０…第２ＭＩＳトランジスタ
Ｐ３０…第３ＭＩＳトランジスタ
Ｎ３０…第４ＭＩＳトランジスタ
ＶDD…第１高電位側電源
ＶSS…第２低電位側電源
ＲV１，ＲV２０，ＲV２１，ＲV２２，ＲV２００…抵抗変化素子
ＮＴ２０，ＮＴ２１，ＮＴ２２…選択用ＭＩＳトランジスタ  
ΦW/R…書き込み読み出し切り替え信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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