(57)【要約】【課題】  小規模かつ簡便なハードウェア資源、及びシンプルなプログラミングで異なるプログラマブルなデータ処理装置間でのデータ授受を行えるようにする。【解決手段】  他の装置との間でデータの授受を行うための外部バスの占有を要求する信号を送信する手段と、データの授受がデータの送出であるか受納であるかを識別する信号を送信する手段と、外部バスを介したデータの授受が実行可能であるか否かを識別する信号の供給を受ける手段とを設けることで、小規模のハードウェアの追加、及び簡単なプログラミングのみで外部バスに係るバスマスタ機能をデータ処理装置に付加し、当該データ処理装置と外部バスを介して接続される他の装置との間でデータ授受を行うことができるようにする。【選択図】  図１
2006293636.tif 000002
【特許請求の範囲】
【請求項１】
命令に応じて動作を任意に規定可能なデータ処理装置であって、
外部装置との間でデータの授受を行うための外部バスの占有を要求する信号を送信する要求信号送信手段と、
上記外部バスを介して行うデータの授受がデータの送出であるか受納であるかを識別する信号を送信する識別信号送信手段と、
上記外部バスを介したデータの授受が実行可能であるか否かを識別する信号の供給を受ける識別信号受信手段とを備えることを特徴とするデータ処理装置。
【請求項２】
上記識別信号受信手段は、
上記外部バスの占有が許可されたか否かを識別する信号の供給を受ける第１の識別信号受信手段と、
上記外部バスを介したデータの送出又は受納が可能であるか否かを識別する信号の供給を受ける第２の識別信号受信手段とを備えることを特徴とする請求項１記載のデータ処理装置。
【請求項３】
上記要求信号送信手段は、
上記外部バスの占有を要求する信号を記憶する第１の記憶手段と、
上記第１の記憶手段に記憶された信号を出力する第１の出力手段とを備えることを特徴とする請求項１又は２記載のデータ処理装置。
【請求項４】
上記識別信号送信手段は、
上記データの授受がデータの送出であるか受納であるかを識別する信号を記憶する第２の記憶手段と、
上記第２の記憶手段に記憶された信号を出力する第２の出力手段とを備えることを特徴とする請求項１〜３の何れか１項に記載のデータ処理装置。
【請求項５】
上記外部バスを介して上記外部装置との間で授受するデータを一時的に保持する第３の記憶手段をさらに備えることを特徴とする請求項１〜４の何れか１項に記載のデータ処理装置。
【請求項６】
上記第３の記憶手段に供給されるアドレスを選択する第１の選択手段と、
上記第３の記憶手段に供給されるデータの書き込み及び読み出しに係る制御信号を選択する第２の選択手段と、
上記第３の記憶手段に供給される書き込みデータを選択する第３の選択手段とをさらに備え、
上記第１〜第３の選択手段は、上記要求信号送信手段及び上記識別信号送信手段よりそれぞれ送信される信号を基に制御されることを特徴とする請求項５記載のデータ処理装置。
【請求項７】
命令に応じて動作を任意に規定可能なデータ処理装置であって、
データを授受するための外部バスに接続され、
上記外部バスの占有を要求するための要求信号を記憶するための第１の記憶手段と、
当該要求信号を上記外部バスに対して出力する第１の出力手段と、
上記外部バスを介して行うデータの送出・受納を識別するための識別信号を記憶するための第２の記憶手段と、
当該識別信号を上記外部バスに対して出力する第２の出力手段と、
上記外部バスの占有が許可されたことを識別するための信号の供給を受けるための第１の受信手段と、
上記データの送出・受納が可能であることを識別するための信号の供給を受けるための第２の受信手段とを備えることを特徴とするデータ処理装置。
【請求項８】
上記外部バスを介して授受されるデータを記憶する第３の記憶手段と、
上記第３の記憶手段に供給されるアドレスを選択するための第１の選択手段と、
上記第３の記憶手段に供給される書き込み・読み出し制御信号を選択するための第２の選択手段と、
上記第３の記憶手段に供給される書き込みデータを選択するための第３の選択手段とをさらに備えることを特徴とする請求項７記載のデータ処理装置。
【請求項９】
実行する処理に係るデータを記憶する第４の記憶手段と、
上記命令に応じて、上記第１〜第３の記憶手段と上記第４の記憶手段との間でデータを授受するためのメモリインタフェースと、
上記命令を記憶する第５の記憶手段と、
上記第５の記憶手段より供給される命令をデコードして制御するための制御手段と、
上記制御手段での命令のデコード結果に応じて、上記第５の記憶手段から命令を読み出すアドレスを供給するための命令アドレス供給手段と、
上記制御手段での命令のデコード結果に応じて、上記第４の記憶手段からデータの供給を受け、当該データに対して演算処理を施して上記第４の記憶手段に供給するための演算手段と、
上記制御手段での命令のデコード結果に応じて生成されるデータアドレスをデコードするデコード手段と、
上記制御手段での命令のデコード結果、及び上記デコード手段でのデータアドレスのデコード結果に応じて、書き込み・読み出し制御及びデータ選択を行うデータ選択手段とをさらに備えることを特徴とする請求項８記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、特に、他の装置との間でデータを授受するためのバスインタフェースを有するプログラマブルなデータ処理装置に用いて好適なものである。
【背景技術】
【０００２】
従来から、命令により動作を規定されるプログラマブルなデータ処理装置（以下、「プログラマブル処理装置」と称す。）がある。プログラマブル処理装置は、処理装置自身のアドレス空間を有しており、上記アドレス空間内にデータや命令を記憶して処理を実現している。
【０００３】
上述のような第１のプログラマブル処理装置を、別の固有のアドレス空間を有し、かつペリフェラル（周辺装置や周辺回路等）を有する第２のプログラマブル処理装置のペリフェラルの一つとして活用しようとする場合には、上記第１のプログラマブル処理装置と第２のプログラマブル処理装置間にてデータの授受を行うために、上記第１及び第２のプログラマブル処理装置に対して共通のアドレス空間を与え、アドレス空間（メモリ空間）を共用化することでデータの授受を行っているものがある（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２００２−１４０３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような従来例においては、上記第１及び第２のプログラマブル処理装置でアドレス空間の共用化を実現するために、複雑・大規模なハードウェア資源を要したり、複雑なプログラミングが必要となったりするという課題がある。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、小規模かつ簡便なハードウェア資源、及びシンプルなプログラミングで上記第１及び第２のプログラマブル処理装置間でのデータ授受を行えるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明のデータ処理装置は、命令に応じて動作を任意に規定可能なデータ処理装置であって、外部装置との間でデータの授受を行うための外部バスの占有を要求する信号を送信する要求信号送信手段と、上記外部バスを介して行うデータの授受がデータの送出であるか受納であるかを識別する信号を送信する識別信号送信手段と、上記外部バスを介したデータの授受が実行可能であるか否かを識別する信号の供給を受ける識別信号受信手段とを備えることを特徴とする。
また、本発明のデータ処理装置は、命令に応じて動作を任意に規定可能なデータ処理装置であって、データを授受するための外部バスに接続され、上記外部バスの占有を要求するための要求信号を記憶するための第１の記憶手段と、当該要求信号を上記外部バスに対して出力する第１の出力手段と、上記外部バスを介して行うデータの送出・受納を識別するための識別信号を記憶するための第２の記憶手段と、当該識別信号を上記外部バスに対して出力する第２の出力手段と、上記外部バスの占有が許可されたことを識別するための信号の供給を受けるための第１の受信手段と、上記データの送出・受納が可能であることを識別するための信号の供給を受けるための第２の受信手段とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、小規模のハードウェアの追加、及び簡単なプログラミングだけで外部バスを介してデータの授受を行うためのバスマスタ機能をデータ処理装置に付加し、当該データ処理装置と外部バスを介して接続される外部装置との間でデータ授受を行うことが可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下の説明では、本発明の実施形態によるデータ処理装置を適用したプログラマブルなデータ処理装置（プログラマブル処理装置）について説明する。本実施形態におけるプログラマブル処理装置では、他のプログラマブル処理装置との間で授受するデータのセット、データ授受トランザクションの開始などはプログラミングモデルとして明示的に把握できるように一般命令での実行で実現し、データ授受トランザクションの実行・解除は上記命令によって規定された動作を専用の処理手段が実行するようになっている。
【００１０】
図１は、本実施形態におけるプログラマブル処理装置の構成例を示す図であり、図１に示すプログラマブル処理装置はバスマスタ機能を有している。本実施形態におけるプログラマブル処理装置は、図１に示すように、命令メモリＩＭＥＭ、デコード制御手段ＤＥＣＮＴ、プログラムカウンタＰＣ、レジスタファイルＲＧＦ、メモリインタフェースＭＩＦ、演算手段ＤＰ、アドレスデコード制御手段ＡＤＥＣ、記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、バッファ記憶手段ＢＭＥＭ、データメモリＤＭＥＭ、トランザクション制御手段ＴＣＮＴ、及び選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３を有し構成されている。
【００１１】
命令メモリＩＭＥＭは、命令を記憶するためのメモリである。
デコード制御手段ＤＥＣＮＴは、命令メモリＩＭＥＭから供給される命令をデコードし、そのデコード結果に応じて制御を実行する。詳細には、デコード制御手段ＤＥＣＮＴは、命令入力ｉｉｎｔより入力される命令のデコード結果に応じ、レジスタファイル制御出力ｒｇｆｃｎｔ、メモリインタフェース制御出力ｍｉｆｃｎｔ、演算手段制御出力ｄｐｃｎｔ、及びプログラムカウンタ制御出力ｐｃｎｔを介して、レジスタファイルＲＧＦ、メモリインタフェースＭＩＦ、演算手段ＤＰ、及びプログラムカウンタＰＣのそれぞれの制御を行う。
【００１２】
プログラムカウンタＰＣは、デコード制御手段ＤＥＣＮＴの制御出力ｐｃｎｔに応じてアドレスを生成し、生成したアドレスをアドレス入力ｉａｄｒを介して命令メモリＩＭＥＭに供給する。
【００１３】
レジスタファイルＲＧＦは、デコード制御手段ＤＥＣＮＴの制御出力ｒｇｆｃｎｔに応じて入力されたデータを記憶し、記憶したデータをレジスタデータ出力ｒｇｏより出力する。
【００１４】
メモリインタフェースＭＩＦは、デコード制御手段ＤＥＣＮＴの制御出力ｍｉｆｃｎｔに応じて、ロードデータ出力ｌｄｏ、データメモリアドレス出力ｓｔＡ、データメモリ制御出力ｄｔｃｎｔ、データメモリ書き込み読み出し制御出力ｄｔＷＲ、ストアデータ出力Ｗｒｏ、及びロードデータ入力Ｒｄｉを介し、レジスタファイルＲＧＦとデータメモリサブシステムとのデータ授受を行うためのものである。ここで、データメモリサブシステムとは、後述するアドレスデコード制御手段ＡＤＥＣ、記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、バッファ記憶手段ＢＭＥＭ、データメモリＤＭＥＭ、トランザクション制御手段ＴＣＮＴ、及び選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３により構成され、データを授受するための外部バスに接続されるバスインタフェース部である。
【００１５】
演算手段ＤＰは、デコード制御手段ＤＥＣＮＴの制御出力ｄｐｃｎｔに応じて、レジスタファイルＲＧＦからデータの供給を受ける。また、演算手段ＤＰは、そのデータに演算を施し、演算を施したデータをレジスタファイルＲＧＦに供給する。
【００１６】
アドレスデコード制御手段ＡＤＥＣは、メモリインタフェースＭＩＦからのデータメモリアドレス出力ｓｔＡ、データメモリ書き込み読み出し制御出力ｄｔＷＲ、データメモリ制御出力ｄｔｃｎｔによる制御に応じて、当該プログラマブル処理装置のアドレス空間（メモリ空間）にマッピングされた記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、ＢＭＥＭ、ＤＭＥＭとメモリインタフェースＭＩＦとの間でデータ授受を行うためのものである。
【００１７】
記憶手段ＡＦＦは、マッピングされた記憶手段の一つであって、データを授受するための外部バスにアドレスＡｄｄｒｅｓｓを供給するための記憶手段である。同様に、記憶手段ＲＦＦは、マッピングされた記憶手段の一つであって、外部バスの占有を要求するリクエスト信号ＲＥＱＵＥＳＴを外部バスに供給するための記憶手段であり、記憶手段ＷＲＦＦは、マッピングされた記憶手段の一つであって、外部バスを介して行うデータの授受がデータの送出であるか受納であるかを識別するための書き込み・読み出し信号ＷＲ／ＲＤを供給するための記憶手段である。これら記憶手段ＲＦＦ、ＷＲＦＦは、本発明の要求信号送信手段及び識別信号送信手段にそれぞれ相当する。
【００１８】
バッファ記憶手段ＢＭＥＭは、マッピングされた記憶手段の一つであって、外部バスを介して授受されるデータを一時的に記憶する記憶手段である。バッファ記憶手段ＢＭＥＭは、アドレスデコード制御手段ＡＤＥＣ及び外部バスのいずれからもデータの書き込み・読み出しが可能となっている。データメモリＤＭＥＭは、マッピングされた記憶手段の一つであって、アドレスデコード制御手段ＡＤＥＣを介したデータの書き込み・読み出しが可能なメモリである。
【００１９】
トランザクション制御手段ＴＣＮＴは、記憶手段ＲＦＦ、ＷＲＦＦの出力ＲＥＱＵＥＳＴ、ＷＲ／ＲＤ、外部バスの状態を表わす外部から供給される信号ＧＲＡＮＴ、ＲＥＡＤＹの状態に応じて、選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３を介してバッファ記憶手段ＢＭＥＭの制御を行う。ここで、信号ＧＲＡＮＴは外部バスの占有が許可されたか否かを識別するための信号であり、信号ＲＥＡＤＹは外部バスを介したデータの送出・受納が可能であるか否かを識別するための信号である。このトランザクション制御手段ＴＣＮＴは、本発明の識別信号受信手段に相当する。
【００２０】
選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３は、トランザクション制御手段ＴＣＮＴの制御出力ｍｓｅｌに応じて、アドレスデコード制御手段ＡＤＥＣ又は外部バスからの信号を選択的にバッファ記憶手段ＢＭＥＭに供給する。ここで、制御出力ｍｓｅｌは、出力ＲＥＱＵＥＳＴ、ＷＲ／ＲＤ、信号ＧＲＡＮＴ、ＲＥＡＤＹ等を参照してトランザクション制御手段ＴＣＮＴにて生成されるものである。すなわち、選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３は、出力ＲＥＱＵＥＳＴ、ＷＲ／ＲＤ、信号ＧＲＡＮＴ、ＲＥＡＤＹ等を基に制御される。
【００２１】
次に、本実施形態におけるプログラマブル処理装置の動作の概要について説明する。
まず、プログラムカウンタＰＣは、初期化後、予め定められたアドレスを命令メモリＩＭＥＭに供給する。次に、アドレス入力ｉａｄｒを介してアドレスの供給を受けた命令メモリＩＭＥＭは、アドレスの命令をデコード制御手段ＤＥＣＮＴに供給する。
【００２２】
命令メモリＩＭＥＭから命令入力ｉｉｎｔを介して命令の供給を受けたデコード制御手段ＤＥＣＮＴは、命令のデコード結果に応じて、レジスタファイル制御出力ｒｇｆｃｎｔ、メモリインタフェース制御出力ｍｉｆｃｎｔ、プログラムカウンタ制御出力ｐｃｎｔ、及び演算手段制御出力ｄｐｃｎｔを介して、命令で規定された処理がそれぞれ行われるようにレジスタファイルＲＧＦ、メモリインタフェースＭＩＦ、プログラムカウンタＰＣ、及び演算手段ＤＰを制御する。
【００２３】
以下、命令と制御について説明する。本実施形態におけるプログラマブル処理装置においては、下記のような種類の命令を備えており、以下の動作・作用を行う。
【００２４】
演算命令：命令にはソースデータ・演算内容・ディスティネーションデータが規定されており、ソースデータに演算を施してディスティネーションに演算を施したデータを格納する。本実施形態においては、ソースデータ・ディスティネーションデータにレジスタファイルＲＧＦ内のデータを想定しており、命令では上記データ参照がレジスタファイルＲＧＦへのアドレスとして規定するようになっている。
【００２５】
フロー制御命令：プログラムは通常逐次実行されていく、すなわちプログラムカウンタＰＣが出力するアドレス値を単調に増加させて当該アドレスの命令を実行していくわけあるが、プログラムを分岐させたい場合などにプログラムアドレスを任意の値に強制的に設定する命令が備えられている。
【００２６】
ロードストア命令：メモリインタフェースＭＩＦを介して接続されたメモリサブシステムにマッピングされた記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、ＢＭＥＭ、ＤＭＥＭとレジスタファイルＲＧＦとの間でデータの授受を行う。詳細には、レジスタファイルＲＧＦのデータや命令からメモリサブシステムへ供給するアドレスを生成して、ロード命令であれば上記メモリサブシステム内のアドレスに該当する記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、ＢＭＥＭ、ＤＭＥＭのデータをレジスタファイルＲＧＦに転送し、ストア命令であればレジスタファイルＲＧＦ内のデータをアドレスに該当する記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、ＢＭＥＭ、ＤＭＥＭに格納する。
【００２７】
以下、メモリサブシステムの動作について説明する。
アドレス空間（メモリ空間）には複数の記憶手段がマッピングされており、それぞれの記憶手段をアドレスによって特定するようになっている。本実施形態においては、以下の５つの記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦ、ＢＭＥＭ、ＤＭＥＭがマッピングされている。すなわち、フリップ・フロップなどによりそれぞれ構成される１ワード分の記憶手段ＡＦＦ、ＲＦＦ、ＷＲＦＦと、アドレス入力ＢｆＡｄｒ、書き込み・読み出し制御入力ＢｆＷＲ、及びデータ入力ＢｆＷｒＤｔを備え、その各々に選択手段ＳＥＬ１、ＳＥＬ２、ＳＥＬ３が接続され、入力ＢｆＡｄｒ、ＢｆＷＲ、ＢｆＷｒＤｔにアドレスデコード制御手段ＡＤＥＣ又は外部からの入力を選択可能になっているバッファ記憶手段ＢＭＥＭと、データメモリＤＭＥＭである。
【００２８】
アドレスデコード制御手段ＡＤＥＣは、供給されるアドレスをデコードして供給される制御出力ｄｔｃｎｔ、ｄｔＷＲにより規定されたロードストア命令がどの記憶手段になされるものかを特定してデータ操作を行う。例えば、アドレスが記憶手段ＡＦＦを特定し、かつ操作が書き込みの場合には、制御出力ＷｒＲｄ、ＥｎＡｄｒを活性化させることによりゲートを介してイネーブル信号ｅｎを活性化させて、メモリインタフェースＭＩＦのストアデータ出力Ｗｒｏより出力されたデータをアドレスデコード制御手段ＡＤＥＣのデータ出力ＷｒＤｔを介して記憶手段ＡＦＦに書き込むようになっている。
【００２９】
また、アドレスが、データメモリＤＭＥＭがマッピングされているアドレス範囲内を特定し、かつ操作が読み出しの場合には、アドレスデコード制御手段ＡＤＥＣはメモリインタフェースＭＩＦから供給されるデータメモリアドレス出力ｓｔＡからデコードされたアドレスを生成してアドレス入力ｄＡｄｒを介してデータメモリＤＭＥＭにアドレスを供給する。さらに、アドレスのデコード結果よりアドレスデコード制御手段ＡＤＥＣはメモリインタフェースＭＩＦへの出力としてデータメモリＤＭＥＭのデータ出力ｄＲｄＤｔを選択してメモリインタフェースＭＩＦのロードデータ入力Ｒｄｉに対して供給する。
以上の操作により、アドレス空間上にマッピングされた記憶手段へのロードストア動作を実現している。
【００３０】
上述したメモリサブシステムには、アドレスデコード制御手段ＡＤＥＣ、外部バスのいずれかからデータの書き込み・読み出しが可能なバッファ記憶手段ＢＭＥＭもマッピングされており、バッファ記憶手段ＢＭＥＭを介して、本実施形態におけるプログラマブル処理装置は、外部バスを適用した外部とのデータ授受が可能になっている。
【００３１】
以下、バッファ記憶手段ＢＭＥＭを用いたデータ授受の動作について詳細に説明する。なお、以下の説明では、外部バスメモリ空間におけるアドレスを「バス空間アドレス」とも称す。
【００３２】
図２は、バッファ記憶手段ＢＭＥＭを活用したデータ送出動作の一例を説明するための図である。
第ｉサイクル（cycle i）：初期状態において、トランザクション制御手段ＴＣＮＴからの選択出力ｍｓｅｌにより選択手段ＳＥＬ１〜ＳＥＬ３は、アドレスデコード制御手段ＡＤＥＣの出力をそれぞれ選択している。したがって、この状態においてはバッファ記憶手段ＢＭＥＭへのアドレス、書き込み・読み出し制御、書き込みデータは、メモリインタフェースＭＩＦ側からアドレスデコード制御手段ＡＤＥＣを介して供給されるようになっている。
【００３３】
第（ｉ＋１）サイクル（cycle i+1）：データを書き込む外部バスのアドレス空間（メモリ空間）上のアドレスを記憶手段ＡＦＦにセットする。これは、記憶手段ＡＦＦがマッピングされているアドレス（trAdr0）にバス空間アドレス値（WA0）をストアすることで実行される。
【００３４】
第（ｉ＋２）サイクル（cycle i+2）：上記ストアの結果が反映され記憶手段ＡＦＦにアドレス値（WA0）が設定され、アドレス出力Ａｄｄｒｅｓｓから出力される。また、バス空間アドレス（WA0）に書き込まれるデータ（WD0）をバッファ記憶手段ＢＭＥＭ内のバッファアドレス（trnA0）に記憶する命令が実行される。
【００３５】
第（ｉ＋３）サイクル（cycle i+3）：図２に示すように、バッファ記憶手段ＢＭＥＭに対するアドレス入力ＢｆＡｄｒ、書き込み・読み出し制御入力ＢｆＷＲ、及びデータ入力ＢｆＷｒＤｔとしてtrnA0、wr、WD0がアドレスデコード制御手段ＡＤＥＣから選択手段ＳＥＬ１〜ＳＥＬ３を介して供給され、バス空間アドレス（WA0）に書き込まれるデータ（WD0）がバッファ記憶手段ＢＭＥＭのアドレス（trnA0）に格納される。また、バス空間アドレス（WA1）に書き込まれるデータ（WD1）をバッファ記憶手段ＢＭＥＭ内に記憶する命令が実行される。
【００３６】
第（ｉ＋４）サイクル（cycle i+4）：バス空間アドレス（WA1）に書き込まれるデータ（WD1）がバッファ記憶手段ＢＭＥＭのアドレス（trnA1）に格納される。また、バス空間アドレス（WA2）に書き込まれるデータ（WD2）をバッファ記憶手段ＢＭＥＭ内に記憶する命令が実行される。
【００３７】
第（ｉ＋５）サイクル（cycle i+5）：バス空間アドレス（WA2）に書き込まれるデータ（WD2）がバッファ記憶手段ＢＭＥＭのアドレス（trnA2）に格納される。また、バス空間アドレス（WA3）に書き込まれるデータ（WD3）をバッファ記憶手段ＢＭＥＭ内に記憶する命令が実行される。
【００３８】
第（ｉ＋６）サイクル（cycle i+6）：バス空間アドレス（WA3）に書き込まれるデータ（WD3）がバッファ記憶手段ＢＭＥＭのアドレス（trnA3）に格納される。また、記憶手段ＷＲＦＦに書き込み動作を指示するデータをセットする。これは、記憶手段ＷＲＦＦがマッピングされているアドレス（WRRDadr）に書き込み動作を指示する値をストアすることで実行される。
【００３９】
第（ｉ＋７）サイクル（cycle i+7）：記憶手段ＷＲＦＦに書き込み動作を指示するデータが設定され、外部バスへの書き込み・読み出し制御信号ＷＲ／ＲＤを介して出力される。また、記憶手段ＲＦＦにバストランザクションを要求するデータをセットする。これは、記憶手段ＲＦＦがマッピングされているアドレス（REQadr）にリクエストを指示する値をストアすることで実行される。書き込み用データバッファストアの終了に応じてアドレスデコード制御手段ＡＤＥＣから供給されるバッファ記憶手段ＢＭＥＭの読み出し・書き込み制御ＢｆＷＲは読み出し（rd）に切り替えられる。
【００４０】
第（ｉ＋８）サイクル（cycle i+8）：記憶手段ＲＦＦにリクエストを指示するデータが設定され、外部バスへトランザクションを要求する、つまり外部バスの占有を要求するための信号ＲＥＱＵＥＳＴがアサートされる。
【００４１】
第（ｉ＋９）サイクル（cycle i+9）：信号ＲＥＱＵＥＳＴのアサートに応じて、トランザクション制御手段ＴＣＮＴからの選択出力ｍｓｅｌにより選択手段ＳＥＬ１〜ＳＥＬ３をトランザクション制御手段側に切り替え、バッファ記憶手段ＢＭＥＭに供給するアドレス、書き込み・読み出し制御をトランザクション制御手段ＴＣＮＴから供給するものに切り替える。また、トランザクション制御手段ＴＣＮＴからバッファ記憶手段ＢＭＥＭに、外部バスにより書き込みを行うデータが格納されているアドレス（trnA0）が供給される。そして、外部バスの状態を示す（より詳細には、外部バスの占有許可を示す）信号ＧＲＡＮＴがアサートされるのに応じて、外部バスを介したデータ授受の開始が指示される。
【００４２】
第（ｉ＋１０）サイクル（cycle i+10）：外部バスの状態を示す信号ＲＥＡＤＹがアサートされており、バス空間アドレス（WA0）へのデータ（WD0）の書き込みが実行される。トランザクション制御手段ＴＣＮＴは、次のデータ送出のためにバッファ記憶手段ＢＭＥＭへ供給するアドレスを（trnA1）に更新する。
【００４３】
第（ｉ＋１１）サイクル（cycle i+11）：外部バスの状態を示す信号ＲＥＡＤＹがアサートされており、バス空間アドレス（WA1）へのデータ（WD1）の書き込みが実行される。トランザクション制御手段ＴＣＮＴは、次のデータ送出のためにバッファ記憶手段ＢＭＥＭへ供給するアドレスを（trnA2）に更新する。
【００４４】
第（ｉ＋１２）サイクル（cycle i+12）：外部バスの状態を示す信号ＲＥＡＤＹがアサートされており、バス空間アドレス（WA2）へのデータ（WD2）の書き込みが実行される。トランザクション制御手段ＴＣＮＴは、次のデータ送出のためにバッファ記憶手段ＢＭＥＭへ供給するアドレスを（trnA3）に更新する。
【００４５】
第（ｉ＋１３）サイクル（cycle i+13）：外部バスの状態を示す信号ＲＥＡＤＹがアサートされており、バス空間アドレス（WA3）へのデータ（WD3）の書き込みが実行される。
【００４６】
第（ｉ＋１４）サイクル（cycle i+14）：トランザクションの終了に伴い、トランザクション制御手段ＴＣＮＴは、信号ＲＥＱＵＥＳＴをネゲートして、バストランザクション要求をネゲートする。それに伴い、信号ＧＲＡＮＴがネゲートされる。また、トランザクション制御手段ＴＣＮＴは、選択出力ｍｓｅｌにより選択手段ＳＥＬ１〜ＳＥＬ３をアドレスデコード制御手段側に切り替えて、選択手段ＳＥＬ１〜ＳＥＬ３を介して供給するアドレス、書き込み・読み出し制御をアドレスデコード制御手段ＡＤＥＣから供給されるように切り替える。
以上のようにしてバッファ記憶手段ＢＭＥＭを用いたデータ送出動作が行われる。
【００４７】
図３は、バッファ記憶手段ＢＭＥＭを活用したデータ取り込み動作の一例を説明するための図である。
第ｉサイクル（cycle i）：上記図２に示した動作における第ｉサイクル（cycle i）と同様である。
【００４８】
第（ｉ＋１）サイクル（cycle i+1）：記憶手段ＡＦＦにデータを読み出す外部バスのアドレス空間（メモリ空間）上のアドレスをセットする。これは、記憶手段ＡＦＦがマッピングされているアドレス（trAdr0）にバス空間アドレス値（RA0）をストアすることで実行される。
【００４９】
第（ｉ＋２）サイクル（cycle i+2）：上記ストア実行の結果、記憶手段ＡＦＦにバス空間アドレス値（RA0）が設定され、アドレス出力Ａｄｄｒｅｓｓから出力される。また、記憶手段ＷＲＦＦがマッピングされているアドレス（WRRDadr）に読込み動作を指示する値をストアする命令が実行され、記憶手段ＷＲＦＦに読込み動作を指示するデータをセットする。
【００５０】
第（ｉ＋３）サイクル（cycle i+3）：上記ストア実行の結果、記憶手段ＷＲＦＦに読込み動作を指示するデータが設定され、外部バスへの書き込み・読み出し制御信号ＷＲ／ＲＤから外部へ供給される。また、記憶手段ＲＦＦにバストランザクションを要求するデータをストアする。
【００５１】
第（ｉ＋４）サイクル（cycle i+4）：上記ストアの結果、バストランザクションを要求する信号ＲＥＱＵＥＳＴがアサートされる。
【００５２】
第（ｉ＋５）サイクル（cycle i+5）：第（ｉ＋４）サイクルでのバストランザクション要求に対して、外部バスの状態を示す信号ＧＲＡＮＴにより外部バスがグラント状態（バス占有許可状態）であること、すなわちバストランザクションが実行可能であることが通知される。信号ＲＥＱＵＥＳＴのアサートに伴って、トランザクション制御手段ＴＣＮＴは、選択出力ｍｓｅｌにより選択手段ＳＥＬ１〜ＳＥＬ３をトランザクション制御手段側に切り替え、選択手段ＳＥＬ１〜ＳＥＬ３を介してバッファ記憶手段ＢＭＥＭに供給するアドレス、書き込み・読み出し制御をトランザクション制御手段ＴＣＮＴから供給するものに切り替える。
【００５３】
第（ｉ＋６）サイクル（cycle i+6）：データ読込み動作時においてデータの取り込みが可能であることを示す信号ＲＥＡＤＹがアサートされるのをウェイトしている。
【００５４】
第（ｉ＋７）サイクル（cycle i+7）：外部バスの状態を示す信号ＲＥＡＤＹがアサートされたことをセンスして、バッファ記憶手段ＢＭＥＭのアドレス（trnA0）にリードデータ（RD0）を取り込む。
【００５５】
第（ｉ＋８）サイクル（cycle i+8）：信号ＲＥＡＤＹがアサートされたことをセンスして、バッファ記憶手段ＢＭＥＭのアドレス（trnA1）にリードデータ（RD1）を取り込む。
【００５６】
第（ｉ＋９）サイクル（cycle i+9）：信号ＲＥＡＤＹがアサートされたことをセンスして、バッファ記憶手段ＢＭＥＭのアドレス（trnA2）にリードデータ（RD2）を取り込む。
【００５７】
第（ｉ＋１０）サイクル（cycle i+10）：信号ＲＥＡＤＹがアサートされたことをセンスして、バッファ記憶手段ＢＭＥＭのアドレス（trnA3）にリードデータ（RD3）を取り込む。
【００５８】
第（ｉ＋１１）サイクル（cycle i+11）：トランザクションの終了に伴い、トランザクション制御手段ＴＣＮＴは、信号ＲＥＱＵＥＳＴをネゲートして、バストランザクション要求をネゲートする。それに伴い、信号ＧＲＡＮＴがネゲートされる。また、トランザクション制御手段ＴＣＮＴは、選択出力ｍｓｅｌにより選択手段ＳＥＬ１〜ＳＥＬ３をアドレスデコード制御手段側に切り替えて、選択手段ＳＥＬ１〜ＳＥＬ３を介して供給するアドレス、書き込み・読み出し制御をアドレスデコード制御手段ＡＤＥＣから供給されるように切り替える。
【００５９】
第（ｉ＋１２）サイクル（cycle i+12）：上述のようにして外部バスから得たデータを使用した処理をプログラマブル処理装置にて行う場合には、バッファ記憶手段ＢＭＥＭのアドレス（trnA0）に記憶されたデータをロードすることで上記データをメモリインタフェースＭＩＦを介して取りこむことが可能である。バッファ記憶手段ＢＭＥＭのアドレス（trnA0）に記憶されたデータを読み出すためのロード命令を実行する。
【００６０】
第（ｉ＋１３）サイクル（cycle i+13）：上記アドレス（trnA0）に記憶されているデータがアドレスデコード制御手段ＡＤＥＣを介してメモリインタフェースＭＩＦに取りこまれる。また、アドレス（trnA1）に記憶された外部バスから得たデータを使用した処理を行うためロード命令を実行する。
【００６１】
第（ｉ＋１４）サイクル（cycle i+14）：上記アドレス（trnA1）に記憶されているデータがアドレスデコード制御手段ＡＤＥＣを介してメモリインタフェースＭＩＦに取りこまれる。また、アドレス（trnA2）に記憶されたデータを使用した処理を行うためロード命令を実行する。
【００６２】
第（ｉ＋１５）サイクル（cycle i+15）：上記アドレス（trnA2）に記憶されているデータがアドレスデコード制御手段ＡＤＥＣを介してメモリインタフェースＭＩＦに取りこまれる。また、アドレス（trnA3）に記憶されたデータを使用した処理を行うためロード命令が実行され、次のサイクルにてアドレス（trnA3）に記憶されているデータがメモリインタフェースＭＩＦに取りこまれる。
以上のようにしてバッファ記憶手段ＢＭＥＭを活用したデータ取り込み動作が行われる。
【００６３】
以上、説明したように本実施形態によれば、プログラマブルなデータ処理装置に、例えば当該データ処理装置とは異なる他のプログラマブルなデータ処理装置とペリフェラル（周辺装置や周辺回路等）とを結合する、つまり外部装置に係るバスシステムに対応するバスインタフェースを備え、かつそれを本実施形態におけるデータ処理装置のアドレス空間（メモリ空間）にマッピングすることで、外部バスを介してデータの授受を行うためのバスマスタ機能を簡単な構成で付加することができる。したがって、複雑・大規模なハードウェア資源や複雑なプログラミングを要することなく、小規模かつ簡便なハードウェア資源の追加、及びシンプルなプログラミングだけで、本実施形態におけるデータ処理装置と外部バスを介して接続される外部装置との間でデータの授受を行うことが可能になる。
【００６４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態によるプログラマブル処理装置の構成例を示す図である。
【図２】本実施形態におけるデータ送出動作の一例を説明するための図である。
【図３】本実施形態におけるデータ取込動作の一例を説明するための図である。
【符号の説明】
【００６６】
ＩＭＥＭ  命令メモリ（第５の記憶手段に対応）
ＤＥＣＮＴ  デコード制御手段（制御手段に対応）
ＰＣ  プログラムカウンタ（命令アドレス供給手段に対応）
ＲＧＦ  レジスタファイル（第４の記憶手段に対応）
ＭＩＦ  メモリインタフェース
ＤＰ  演算手段
ＡＤＥＣ  アドレスデコード制御手段（デコード手段に対応）
ＡＦＦ  記憶手段
ＲＦＦ  記憶手段（要求信号送信手段、第１の記憶手段に対応）
ＷＲＦＦ  記憶手段（識別信号送信手段、第２の記憶手段に対応）
ＴＣＮＴ  トランザクション制御手段（識別信号受信手段、第１及び第２の受信手段に対応）
ＳＥＬ１〜ＳＥＬ３  選択手段
ＢＭＥＭ  バッファ記憶手段（第３の記憶手段に対応）
ＤＭＥＭ  データメモリ
【図１】
2006293636.tif 000003
【図２】
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【図３】
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