(57)【要約】【課題】エピタキシャル成長に関連する問題を克服し得る、層配置の製造方法を提供する。【解決手段】本発明の層配置の製造方法においては、基板上であって基板の第１の面上に、第２の層（４０８）のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層（２０３）が形成され、第１の層（２０３）上に第２の層（４０８）がエピタキシャル成長させられ、第２の層（４０８）上に第３の層（４０９）が形成される。さらに、第３の層上にハンドリングウェーハ（５１０）が接合され、第１の面と対向する第２の面から基板が取り除かれ、第１の層（２０３）が、第２の面から部分的に薄層化され、その結果、薄層化の後に、第１の層（２０３）は、エピタキシャル成長のための最小厚さより少ない厚さを有する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
層配置の製造方法であって、
基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、
該第１の層上に該第２の層がエピタキシャル成長され、
該第２の層上に該第３の層が形成され、
該第３の層上にハンドリングウェーハが接合され、
該第１の面と対向する第２の面から該基板が取り除かれ、
該第１の層が、該第２の面から部分的に薄層化され、その結果、薄層化の後に、該第１の層は、該エピタキシャル成長のための最小厚さより少ない厚さを有する、方法。
【請求項２】
前記第１の層および第２の層は、結晶シリコンからなる、請求項１に記載の方法。
【請求項３】
前記薄層化された第１の層の厚さは、５０ｎｍより少ない、請求項１または２に記載の方法。
【請求項４】
前記薄層化された第１の層の厚さは、２０ｎｍより少ない、請求項３に記載の方法。
【請求項５】
前記薄層化された第１の層の厚さは、２ｎｍから２０ｎｍまでの間である、請求項４に記載の方法。
【請求項６】
デュアルゲートトランジスタの製造方法であって、
基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、
該第１の層上に該第２の層がエピタキシャル成長され、
該第２の層の部分領域上に第１のゲート領域が形成され、
該第２の層の露出領域上および該第１のゲート領域上に第３の層が形成され、
該第３の層上にハンドリングウェーハが接合され、
該第１の面と対向する第２の面から該基板が取り除かれ、
該第１の層が、該第２の面から部分的に薄層化され、その結果、薄層化の後に、該第１の層は、該エピタキシャル成長のための最小厚さより少ない厚さを有する、方法。
【請求項７】
前記第１の層および第２の層は、結晶シリコンからなる、請求項６に記載の方法
【請求項８】
前記薄層化された第１の層の厚さは、５０ｎｍより少ない、請求項６または７に記載の方法。
【請求項９】
前記薄層化された第１の層の厚さは、２０ｎｍより少ない、請求項８に記載の方法。
【請求項１０】
前記薄層化された第１の層の厚さは、２ｎｍから２０ｎｍまでの間である、請求項９に記載の方法。
【請求項１１】
前記薄層化された第１の層上の第２のゲート領域の横方向に隣接して、前記第２の面から第４の層がエピタキシャル成長される、請求項６から１０のいずれか一項に記載の方法。
【請求項１２】
前記第１のゲート領域に隣接しておよび／または前記第２のゲート領域に隣接して、ライズドソース領域およびライズドドレイン領域が形成される、請求項６から１１のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層配置および層配置の製造方法に関する。
【背景技術】
【０００２】
プレーナ型デュアルゲートトランジスタおよび／または絶縁体上のシリコン−金属−酸化物−半導体トランジスタ（ＳＯＩ−ＭＯＳトランジスタ）の製造の際の挑戦の１つは、ソース領域およびドレイン領域の寄生抵抗を低減させることにある。寄生抵抗を部分的に低減させる１つの手段は、チャネル領域が形成される非常に薄い層の上にシリコンからなる層をエピタキシャル形成することである。そのようにエピタキシャル成長されたシリコン層は、ライズド（ｒａｉｓｅｄ）シリコンと呼ばれる。追加のシリコン層の成長によって、形成されたソース領域および形成されたドレイン領域に、後のシリサイド化およびコンタクトのための十分な材料が存在する。
【０００３】
しかしながら、シリコン層のエピタキシャル成長の際に、シリコン層がエピタキシャル形成される層の、すなわち、いわゆるシード層が形成される層の最小厚が必要である。最小厚は、ほぼ２０ｎｍである。最小厚以下に、一様なシリコン層をエピタキシャル形成することは、かなり困難である。
【０００４】
しかしながら、２０ｎｍの最小厚は、ＳＯＩプレーナ型金属−酸化物−半導体−電界効果トランジスタ（ＭＯＳＦＥＴ）のさらなるスケーリングの際に、問題となる。シリコン技術において、各構成要素の導電性は、とりわけ、短チャネル効果によって明白に悪化される。短チャネル効果には、例えば、増加するゲート電圧を伴うドレイン電流の低減された増加、閾値電圧の動作点への依存、およびソース領域およびドレイン領域のパンチスルーが含まれる。
【０００５】
チャネル領域の層厚がチャネル長のほぼ１／３から１／４を超えない限りにおいて、この短チャネル効果が弱まることが知られている。そのため、プレーナ型デュアルゲートＭＯＳＦＥＴのための１０ｎｍから３０ｎｍまでに構想されたゲート長の際には、問題となる。というのは、チャネル領域の層厚は、その上にライズドシリコン層をエピタキシャル成長させるために十分でないからである。言い換えれば、１０ｎｍから３０ｎｍまでに構想されたゲート長の場合には、チャネル領域の層厚は、ほぼ２．５ｎｍから１０ｎｍまでとなり、それに反して、シリコン層のエピタキシャル成長のために、シース層の厚さは少なくとも２０ｎｍでなくてはならない。この矛盾は、プレーナ型デュアルゲートＭＯＳＦＥＴの製造の際に、重大な問題である。
【０００６】
「特許文献１」には、ウェーハボンドを用いてＳＯＩ層を製造する方法が記載されている。この方法は以下の工程を含む。第１の導電タイプのシリコン基板と、そのシリコン基板上に形成された、第２の導電タイプの拡散層とを伴う第１のウェーハが準備され、その拡散層は、第１のエッチング特性を有する。さらに、第２の導電タイプの薄いエピタキシャル層が、第１のウェーハ上に形成される。そのエピタキシャル層は、第１のエッチング特性とは異なる第２のエッチング特性を有する。さらに、薄い酸化物層が第１のウェーハの薄いエピタキシャル層の上に形成される。さらに、シリコン基板と、そのシリコン基板上に形成された薄い酸化物層とを伴う第２のウェーハが準備される。第１のウェーハおよび第２のウェーハがウェーハボンドによって互いに結合され、その結果、２つの薄い酸化物層は厚い酸化物層を形成する。続いて、第１のウェーハの基板が除去される。さらに、選択的な低エネルギーのドライプラズマエッチングプロセスを用いて、第１のウェーハの拡散層が除去される。それによって、その下に位置する薄いエピタキシャル層が露出される。その際、拡散層とエピタキシャル層とのエッチングレート比は、露出されたエピタキシャル層が、プラズマエッチングプロセスによって、ほんのわずかしか損傷されないようなものである。
【０００７】
「特許文献２」には、ダマシン（Ｄａｍａｓｃｅｎｅ−ａｒｔｉｇ）プロセス工程の使用によって製造されたデュアルゲート電界効果トランジスタが開示されている。ダマシンプロセス工程の範囲において、事前に形成されたトレンチ内に、側壁ソース／ドレイン領域、酸化物スペーサ、およびケートパターンが形成される。「特許文献２」に記載された製造方法を用いて、いわゆる反転の、あるいは外側の後に内側の幾何学形状を有する電界効果トランジスタが形成される。
【特許文献１】欧州特許出願公開第６０１９５０Ａ２号明細書
【特許文献２】米国特許出願公開第２００３／０１９３０７０Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、エピタキシャル成長に結びつく問題が克服され、その際、製造方法において、シリコン技術の既知であって簡易な方法工程が導入し得る、層配置および層配置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
この課題は、独立特許請求項による特徴を有する、層配置および層配置の製造方法によって解決される。
【００１０】
層配置の製造方法においては、基板上であって該基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、第１の層上に第２の層がエピタキシャル成長され、第２の層上に第３の層が形成される。さらに、第３の層上にハンドリングウェーハを接合され、第１の面と対向する第２の面から基板が取り除かれ、第１の層が、第２の面から部分的に薄層化され、その結果、薄層化の後に、第１の層は、エピタキシャル成長のための最小厚さより少ない厚さを有する。
【００１１】
層配置は、エピタキシャル成長のための最小厚さより少ない厚さの層厚を有する第１の層と、第１の層の上のエピタキシャル成長された第２の層と、第３の層とを有する。好ましくは、トランジスタはそのような層配置を有する。特に好ましくは、デュアルゲートトランジスタがそのような層配置を有する。
【００１２】
明らかに、本発明の一局面は、層配置の製造方法に見出され得る。その層配置は、薄い第１の層、すなわち第２の層のエピタキシャル成長を可能にする最小厚さより少ない厚さを有する層を有する。第１の層の上に第２の層がエピタキシャル成長させられ、第２の層は、厚い第１の層の表面上に、すなわち第２の層のエピタキシャル成長を可能にする最小厚さより厚い厚さを有する層の上に、成長されられる。続いて、厚い第１の層は、その裏面から薄くされ得る。それによって、薄くされた第１の層の層厚が得られる。その層厚は、層のエピタキシャル成長を不可能にする。ウェーハ接合工程の後の薄層化によって、例えばトランジスタの短チャネル効果を弱めるために十分薄い第１の層の層厚を得ることを可能にする。
【００１３】
本発明による層配置の製造方法を用いて、薄い第１の層上にエピタキシャル成長された第２の層、いわゆるライズド（ｒａｉｓｅｄ）層を得ることが簡易な方法によって可能である。
【００１４】
第１の面の下に、明らかに、基板の第１の主面、例えば基板の表面が理解し得る。特徴「第２の面（第１の面と対向する）から」は、明らかに、第１の面と対向する面から、例えば「下から」として理解し得る。すなわち、第１の層上に、表面上に第２の層がエピタキシャル成長し、続いて、第１の層が裏面から薄くされる。その結果、薄い第１の層、およびその上にエピタキシャル成長した第２の層が存在する。その際、エピタキシャル成長のための最小厚さは、材料、温度、圧力等のプロセスパラメータに依存する。
【００１５】
ウェーハ接合の後の背面の薄層化の手段は、追加のプロセス工程ための、層形成のための、ウェーハ接合を用いた層の伝達のための、あるいは、例えば新しい材料の導入あるいは異なるな材料からなる２つのウェーハの接合による異なる材料の組み合わせのための、追加の手段を切り開く。特に、明らかに第２の層の成長のためのシース層と見なされ得る第１の層を、第２の層の成長の際に、エピタキシーに十分である厚さに準備することが可能である。続いて、ウェーハ接合工程が実行され、それによって、第１の層が裏面から薄層化される手段が与えられる。
【００１６】
本出願においては、薄い層の下には、好ましくは、第２の層のエピタキシャル成長を可能としないか、あるいはかなり困難とする厚さ、すなわちエピタキシャル成長のための最小厚さより少ない厚さを有する層が理解される。その反対に、厚い層の下には、好ましくは、第２の層のエピタキシャル成長のための最小厚さより大きく、エピタキシャル成長が簡易な方法で可能とする厚さを有する層が理解される。
【００１７】
さらなる好ましい実施形態は、従属請求項に示される。本発明の方法に関連して記載される本発明のさらなる形態は、本発明の層配置にも有効である。
【００１８】
好ましくは、厚い第１の層および第２の層は、結晶シリコンからなる、
結晶シリコンは、層配置において、層のエピタキシャル形成に適切な材料である。結晶シリコンから、例えば、トランジスタのソース／ドレイン領域およびチャネル領域が形成され得る。
【００１９】
さらなる実施形態において、薄層化された第１の層の厚さは、５０ｎｍより少ない、好ましくは２０ｎｍより少ない、さらに好ましくは、２ｎｍから２０ｎｍまでの間であり、特に好ましくは、３ｎｍから１５ｎｍまでの間である。
【００２０】
本発明による方法を用いて、シース層上にエピタキシャル成長層を得ることが可能である。完成された層配置内において、そのシース層は、従来の方法においてシース層に必要な層厚より下回る層厚を有する。そのため、本発明による方法を用いて、１０ｎｍから３０ｎｍまでの範囲のゲート長の際に、例えば、短チャネル効果を十分に避けるために十分少ない、トランジスタのチャネル領域の厚さが可能である。
【００２１】
好ましくは、薄くされた第１の層の上に、第２の面から第１の連続層（Ｓｃｈｉｃｈｔｆｏｌｇｅ）が形成される。
【００２２】
第１の層の第２の面からの第１の連続層の形成によって、例えば、複雑な集積回路であり得る複雑な層配置を形成することが可能である。好ましくは、そのような第１の連続層は、トランジスタのゲート領域である。
【００２３】
特に好ましくは、薄くされた第１の層の部分領域の上に、第２の面から第４の層がエピタキシャル成長される。
【００２４】
その上に第２の層がエピタキシャル成長されている第１の層の部分領域内に、第２の面から第４の層をエピタキシャル成長させることが可能である。そのため、本方法は、１つの層上に、層の２回のエピタキシャル成長が可能である。具体的には、表面に一回、裏面に一回である。それによって、追加のプロセス工程および特に発展した層配置が可能となる。好ましくは、第４の層は結晶シリコン層である。
【００２５】
さらなる実施形態において、層配置を用いてライズド（ｒａｉｓｅｄ）ソース領域およびライズド（ｒａｉｓｅｄ）ドレイン領域を有するトランジスタが形成される。
【００２６】
その方法は、好ましくは、エピタキシャル成長された第２の層から形成されるライズドソース領域およびライズドドレイン領域を有するトランジスタを製造するために、特に適切である。ライズドソース領域およびライズドドレイン領域を形成するために、第２の層は、好ましくは、第１の層上において選択的にエピタキシャル成長される、すなわち第２の層は、第１の層の部分領域内に成長させられる。
【００２７】
層配置を用いて、デュアルゲートトランジスタが形成され得る。
【００２８】
その方法は、デュアルゲートトランジスタを製造するために特に適切である。ウェーハ接合および第１の層の薄さを用いて、まず、第１の層の表面上に、第１のゲート領域、ライズドソース領域およびライズドドレイン領域を形成することが可能であり、ウェーハ接合および薄層化の後に、第１の層の裏面上に、第２のゲート領域、ライズドソース領域およびライズドドレイン領域を形成することが可能である。それによって、短チャネル効果を低減するために適切である薄い厚さの中にチャネル領域を形成することが可能になる。
【００２９】
好ましくは、薄くされた第１の層からトランジスタのチャネル領域が形成される。
【００３０】
本発明の方法によって、薄いチャネル領域を形成することが可能であり、それによって、短チャネル効果は、少ないゲート長のもとに低減され得、同時に、チャネル領域上に第２の層を、好ましくは、選択的にエピタキシャル形成することが可能である。
【００３１】
特に好ましくは、第２の層から、トランジスタのライズドソース領域およびライズドドレイン領域が形成される。
【００３２】
記載された方法によって、特に効果的な方法において、ライズドソース領域およびライズドドレイン領域を有するトランジスタが製造され得る。
【００３３】
一実施例において、第１の層の部分領域上に、薄層化の前に第２の連続層が形成される。
【００３４】
第２の連続層は、例えば、デュアルゲートトランジスタの第１のゲート領域であり得る。第１のゲート領域は、デュアルゲートトランジスタのチャネル領域として使用され得る第１の層の部分領域内に形成される。この実施例は、デュアルゲートトランジスタの第２のゲート領域を示す第１の連続層が形成される形態と結合される場合に、特に有用である。
【００３５】
本発明の方法によって、シリコン技術の既知の方法工程を用いて、簡易で経済的な方法において、その上に第２の層がエピタキシャル成長されられる第１の層、および第３の層を有する層配置が生成される。
【００３６】
本発明の方法は、例えば、プレーナ型デュアルゲートトランジスタの製造に適切である。薄い第１の層はデュアルゲートトランジスタのチャネル領域を形成し得、第２の層はライズドソース領域およびライズドドレイン領域を形成するために使用され得る。その際、第３の層は、例えば、ソース領域上およびドレイン領域上に形成され、ハンドリングウェーハに接合されるパッシベーション層であり得る。
【００３７】
本発明の方法を用いて、さらに、シングルゲートトランジスタも製造され得る。
【００３８】
本発明は、さらに以下の解決手段を提供する。
【００３９】
（項目１）
層配置の製造方法であって、
基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、
該第１の層上に該第２の層がエピタキシャル成長され、
該第２の層上に該第３の層が形成され、
該第３の層上にハンドリングウェーハが接合され、
該第１の面と対向する第２の面から該基板が取り除かれ、
該第１の層が、該第２の面から部分的に薄層化され、その結果、薄層化の後に、該第１の層は、該エピタキシャル成長のための最小厚さより少ない厚さを有する、方法。
【００４０】
（項目２）
上記第１の層および第２の層は、結晶シリコンからなる、項目１に記載の方法。
【００４１】
（項目３）
上記薄層化された第１の層の厚さは、５０ｎｍより少ない、項目１または２に記載の方法。
【００４２】
（項目４）
上記薄層化された第１の層の厚さは、２０ｎｍより少ない、項目３に記載の方法。
【００４３】
（項目５）
上記薄層化された第１の層の厚さは、２ｎｍから２０ｎｍまでの間である、項目４に記載の方法。
【００４４】
（項目６）
デュアルゲートトランジスタの製造方法であって、
基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、
該第１の層上に該第２の層がエピタキシャル成長され、
該第２の層の部分領域上に第１のゲート領域が形成され、
該第２の層の露出領域上および該第１のゲート領域上に第３の層が形成され、
該第３の層上にハンドリングウェーハが接合され、
該第１の面と対向する第２の面から該基板が取り除かれ、
該第１の層が、該第２の面から部分的に薄層化され、その結果、薄層化の後に、該第１の層は、該エピタキシャル成長のための最小厚さより少ない厚さを有する、方法。
【００４５】
（項目７）
上記第１の層および第２の層は、結晶シリコンからなる、項目６に記載の方法
（項目８）
上記薄層化された第１の層の厚さは、５０ｎｍより少ない、項目６または７に記載の方法。
【００４６】
（項目９）
上記薄層化された第１の層の厚さは、２０ｎｍより少ない、項目８に記載の方法。
【００４７】
（項目１０）
上記薄層化された第１の層の厚さは、２ｎｍから２０ｎｍまでの間である、項目９に記載の方法。
【００４８】
（項目１１）
上記薄層化された第１の層上の第２のゲート領域の横方向に隣接して、上記第２の面から第４の層がエピタキシャル成長される、項目６から１０のいずれか一項に記載の方法。
【００４９】
（項目１２）
上記第１のゲート領域に隣接しておよび／または上記第２のゲート領域に隣接して、ライズドソース領域およびライズドドレイン領域が形成される、項目６から１１のいずれか一項に記載の方法。
（摘要）
層配置の製造方法において、基板上であって基板の第１の面上に、第２の層のエピタキシャル成長のための最小厚さより大きい厚さを有する第１の層が形成され、第１の層上に第２の層がエピタキシャル成長させられ、第２の層上に第３の層が形成される。さらに、第３の層上にハンドリングウェーハが接合され、第１の面と対向する第２の面から基板が取り除かれ、第１の層が、第２の面から部分的に薄層化され、その結果、薄層化の後に、第１の層は、エピタキシャル成長のための最小厚さより少ない厚さを有する。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の実施例が、図面を参照して詳述される。
【００５１】
図面に基づき、本発明の実施例によるプレーナ型デュアルゲートトランジスタの本発明による製造方法の部分工程が詳細に説明される。
【００５２】
図１は、デュアルゲートトランジスタ１００の概略的な配置を示す概略平面図である。図１は、主に、デュアルゲートトランジスタ１００の概略的な配置の説明および種々のフォトリソグラフィ領域の説明に寄与する。種々のフォトリソグラフィ領域は、以降に記載のデュアルゲートトランジスタ１００の製造方法において、フォトリソグラフィマスクを用いて規定される。より明瞭化のために、図１において、デュアルゲートトランジスタ１００全体のカプセル囲み（Ｅｉｎｋａｐｓｅｌｕｎｇ）は示されていない。
【００５３】
デュアルゲートトランジスタ１００は下部ゲート領域を有し、その下部ゲート領域は、図１においては見えず、好ましくは金属からなるコンタクト１０１によってのみ示される。さらに、デュアルゲートトランジスタ１００は、本実施例においてはポリシリコンから形成された上部ゲート領域１０２を有する。
【００５４】
図１に示されたデュアルゲートトランジスタ１００は、さらに、上部ゲート領域１０２および下部ゲート領域の領域を外部から電気的に絶縁するカプセル囲み１０３を有する。カプセル囲み１０３は、好ましくは窒化シリコン（Ｓｉ３Ｎ４）あるいは酸化シリコン（ＳｉＯ２）から形成される。
【００５５】
さらに、本発明によるデュアルゲートトランジスタ１００は、好ましくはシリコンから形成されるドレイン領域１０４およびソース領域１０５を有する。ドレイン領域１０４には、好ましくは金属から形成される第２のコンタクト１０６が示される。ソース領域１０５には、好ましくは金属から形成される第３のコンタクト１０７が示される。
【００５６】
以下の図面および該以下の図面に基づいて説明されるプレーナ型デュアルゲートトランジスタの製造方法の理解を容易にするために、図１において、以下に示される断面図の切断線、およびプレーナ型デュアルゲートトランジスタの製造方法の際にフォトリソグラフィ工程が実施される領域が示される。
【００５７】
詳細には、それは、プレーナ型デュアルゲートトランジスタのゲート領域に沿った切断線Ｇ−Ｇ、およびプレーナ型デュアルゲートトランジスタのソース領域とドレイン領域とに沿った切断線Ｓ−Ｄである。さらに、輪郭線１０８によって、プレーナ型デュアルゲートトランジスタの下部ゲート領域の領域が規定される第１のフォトリソグラフィ工程において使用されるフォトリソグラフィマスクが、示される。輪郭線１０９によって、プレーナ型デュアルゲートトランジスタのアクティブ領域、すなわちソース領域およびドレイン領域が規定される第２のフォトリソグラフィ工程において使用されるフォトリソグラフィマスクが、示される。輪郭線１１０によって、プレーナ型デュアルゲートトランジスタの上部ゲート領域の領域が規定される第３のフォトリソグラフィ工程において使用されるフォトリソグラフィマスクが、示される。
【００５８】
以下おいて、図２から図９に基づいて、プレーナ型デュアルゲートトランジスタの製造方法が記載される。
【００５９】
図２において、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板に応じた層配置２００が概略的に示される。層配置はシリコンキャリアウェーハ２０１を有し、その上には第１の酸化シリコン層２０２が形成されている。第１の酸化シリコン層２０２の上に、第１のシリコン層２０３が形成されている。第１のシリコン層２０３は、その上にシリコン層のエピタキシャル成長を許容する厚さを有する。第１のシリコン層２０３の厚さは、１０ｎｍより大きく、好ましくは２０ｎｍより大きく、特に好ましくは２０ｎｍから５０ｎｍの間である。第１のシリコン層は、好ましくは結晶シリコンからなる。
【００６０】
図３に関連して、プレーナ型デュアルゲートトランジスタの製造方法の、主に第１のゲート領域の形成に使用される部分工程が説明される。
【００６１】
図２に示される層配置２００から開始して、第１のシリコン層２０３が酸化およびパターニングされて、その結果、酸化シリコンからなる第１のゲート絶縁層３０４が形成される。続いて、ゲート絶縁層３０４上に、第１のポリシリコン層３０５が、引き続き、好ましくはドーピングされて形成される。ポリシリコンに代えて、層３０５として、他の導電性金属が使用され得る。続いて、第１の窒化シリコン層３０６が形成される。さらに、続くエッチング工程においてハードマスクとして使用される、第２の酸化シリコン層（図３に示されない）が形成される。第１のポリシリコン層３０５から後に下部ゲート領域が形成され、第１の窒化シリコン層３０６から後に下部ゲート領域のカプセル囲みの一部が形成される。
【００６２】
続いて、第１のフォトリソグラフィ工程が実施される。さらに、図１において線１０８によって示される領域に対応する第１のマスクの使用によって、第２の酸化シリコン層をハードマスクとしてパターニングするために、フォトレジストが提供される。続いて、第１のエッチング工程において、第１の窒化シリコン層３０６および第１のポリシリコン層３０５がエッチングされる。その際、エッチングストッパとして、第１のゲート領域、すなわち下部ゲート領域のゲート絶縁層３０４が使用され得る。続いて、第１のエッチング工程のハードマスクとして使用された第２の酸化シリコン層が除去される。
【００６３】
続いて、窒化シリコン層３０７からなる第２の層が形成され、その際、形成は、好ましくはコンフォーマルな堆積によって実行される。続いて、第２のエッチング工程において、第３の窒化シリコン層３０７が異方的にエッチングされ、それによって窒化シリコンからなるスペーサ３０７が形成される。第２のエッチング工程の際に、ゲート絶縁層３０４がエッチングストップ層として使用される。窒化シリコンからなるスペーサ３０７は、下部ゲート領域３０５のカプセル囲みとして機能する。続いて、ゲート絶縁層３０４が第３のエッチング工程においてエッチングされ、その際、下部ゲート領域３０５のカプセル囲み、すなわちスペーサ３０７は、マスクとして機能し得る。エッチングストップ層として、第１のシリコン層２０３が使用され得る。第１のエッチング工程において、酸化シリコンからなるハードマスクの使用の代わりに、フォトリソグラフィ工程は、フォトレジストからなるマスクの使用によって実行され得る。
【００６４】
図３に関して記載された部分工程によって、プレーナ型デュアルゲートトランジスタの下部ゲート領域およびそのカプセル囲みが形成される。
【００６５】
続いて、図４に関連して、プレーナ型デュアルゲートトランジスタの製造方法の部分工程が説明され、その部分工程は、主に第２のシリコン層のエピタキシャル形成およびパッシベーション層の形成に使用される。
【００６６】
図３に示される層位置から開始して、第２のシリコン層４０８が、エピタキシーを選択的に使用して、第１のシリコン層２０３上に形成される。すなわち、第３のエッチング工程によって露出された第１のシリコン層２０３上に、第２のシリコン層４０８が成長させられる。第１のシリコン層２０３は十分厚く選択されるため、第２のシリコン層４０８のエピタキシャル成長は容易な方法によって可能である。続いて、層配置２００上に、層配置２００を保護するための厚い第３の酸化シリコン層４０９が形成され、続いて、それは、好ましくは化学機械的研磨によって平坦化される。第２のシリコン層は、好ましくは結晶シリコンからなる。
【００６７】
図４に関して記載された部分工程によって、第２のシリコン層４０８のエピタキシャル成長およびパッシベーション層４０９の形成が完了する。
【００６８】
続いて、図５に関連して、プレーナ型デュアルゲートトランジスタの製造方法の、主にウェーハの接合（Ｗａｆｅｒｂｏｎｄｅｎ）に使用される部分工程が説明される。
【００６９】
図４に示される層配置から開始して、厚い第４の酸化シリコン層５１１および第３のシリコン層５１２を有するハンドリングウェーハ５１０が、第４の酸化シリコン層５１１によって、平坦化された第３の酸化シリコン層４０９に接合される。明らかに、ハンドリングウェーハ５１０は、その面上に第４の酸化シリコン層５１１を有する。第４の酸化シリコン層５１１は、好ましくはハンドリングウェーハ５１０の第３のシリコン層５１２の熱酸化によって形成され得る。さらに、図５に、概略的に接合界面５１３が示され、その界面は、図４に示された層配置およびハンドリングウェーハを互いに結合する面を示す。
【００７０】
図４の層配置の第３の酸化シリコン層４０９は、平坦化の後であってウェーハ接合の前に、化学的に、あるいはプラズマを用いてアクティブ化され得る。ウェーハ接合工程の後に、層配置の全体が熱処理される。次の部分工程のために、層配置は反転される。そのため、図５から後の図面では、層配置は反転して示され、その結果、図５においては、図４に対して上下が交替している。
【００７１】
続いて、図６に関連して、プレーナ型デュアルゲートトランジスタの製造方法の、主に第１のシリコン層の薄層化に使用される部分工程が説明される。
【００７２】
図５に示される層配置から開始して、シリコンキャリアウェーハ２０１が除去される。これは、好ましくは研磨あるいは、いわゆるスマートカットによって実行される。続いて、第４のエッチング工程によって、シリコンキャリアウェーハ２０１の可能性のある残留物が、アルカリ溶液を用いて選択的にエッチバックされる。エッチバックは、例えば、エチレンジアミンピロカテコール（ＥＤＰ）、水酸化テトラ−メチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）あるいはコリン（Ｃｈｏｌｉｎ）（２−ヒドロキシエチル−トリメチル−アンモニウムヒドロキシド）を用いて行われる。列挙されたエッチング溶液は、シリコンと酸化シリコンとの間の選択性を有する。ＳＯＩ基板の第１の酸化シリコン層２０２は、第４のエッチング工程において、エッチストップ層として使用される。
【００７３】
続いて、第１の酸化シリコン層２０２は、選択的な第５のエッチング工程において除去される。さらに、シリコンに対して選択的なエッチング材料が使用される。第５のエッチング工程は、例えば、フッ化水素（ＨＦ）を用いて行われる。エッチストップ層として、この場合、第１のシリコン層２０３が使用され得る。
【００７４】
続いて、後にそれからデュアルゲートトランジスタのチャネル領域が形成される第１のシリコン層２０３が、薄層化される。好ましくは、第１のシリコン層２０３の薄層化は、部分的酸化を用いて行われる。それによって、第５の酸化シリコン層６１４が形成される。続いて、第５の酸化シリコン層６１４が、第６のエッチング工程によって除去される。酸化およびそれに続くエッチバックの代わりに、薄層化は化学機械的研磨によって実施され得る。
【００７５】
図６に関して記載された部分工程によって、シリコンキャリアウェーハの除去および第１のシリコン層の薄層化が完了する。その際、図６には、まだ、第５の酸化シリコン層６１４を有する層配置が示される。後にそれからデュアルゲートトランジスタのチャネル領域が形成される第１のシリコン層２０３の薄層化によって、チャネル領域の厚さがゲート長の１／３から１／４までより小さいことが確保され、それによって、短チャネル効果の出現が低減され得る。
【００７６】
続いて、図７に関連して、主にソース領域およびドレイン領域の分離に使用される、プレーナ型デュアルゲートトランジスタの製造方法の部分工程が説明される。
【００７７】
選択的エッチングによる第５の酸化シリコン層６１４の除去の後に、第２のフォトリソグラフィ工程が実施され、それによって、アクティブ領域、すなわち後にソース領域、ドレイン領域およびチャネル領域が形成される領域が、規定される。第２のフォトリソグラフィ工程のマスクとして、図１の第２の輪郭線１０８に対応するマスクが使用される。その際、第２のフォトリソグラフィ工程において、フォトレジストが露光および現像される。続いて、第１のシリコン層および第２のシリコン層４０８は、第７のエッチング工程によって除去され、その際、第３のシリコン層４０９がエッチングストップ層として使用される。
【００７８】
続いて、第３の窒化シリコン層７１５が層配置２００上に形成される。第３の窒化シリコン層７１５の形成は、好ましくはコンフォーマルな堆積によって行われる。続いて、第３の窒化シリコン層７１５は、第８の異方性エッチングによってエッチングされ、それによって、窒化シリコンからなるスペーサ７１５が形成される。そのスペーサは、第１のシリコン層２０３および第２のシリコン層４０８のための、すなわちデュアルゲートトランジスタのソース領域およびドレイン領域のための分離を形成する。
【００７９】
図７に関して記載された部分工程によって、ソース領域およびドレイン領域のための分離の形成が完了する。
【００８０】
続いて、図８に関連して、プレーナ型デュアルゲートトランジスタの製造方法の、主に第２のゲート領域の形成に使用される部分工程が説明される。
【００８１】
図７に示される層配置２００から開始して、第１のシリコン層２０３は、好ましくは酸化され、それによって、第６の酸化シリコン層８１６が形成される。第６の酸化シリコン層８１６は、続いて第２のゲート絶縁層を形成し、第２のゲート絶縁層は、プレーナ型デュアルゲートトランジスタのチャネル領域に対する第２のゲート領域のゲート絶縁として機能する。続いて、層配置上に第２のポリシリコン層８１７が形成され、第２のポリシリコン層は、好ましくは続いてドーピングされ、第２のゲート領域、すなわちプレーナ型デュアルゲートトランジスタの上部ゲート領域を形成する。あるいは、第２のゲート領域は、ポリシリコンの層に代えて、他の導電性金属からなる層によって形成され得る。
【００８２】
続いて、第４の窒化シリコン層８１８が形成される。さらに、以下においてハードマスクとして使用される第７の酸化シリコン層（図８に示されない）が形成される。後に第２のポリシリコン層８１７から上部ゲート領域が形成され、後に第４の窒化シリコン層８１８から上部ゲート領域のカプセル囲みの一部が形成される。
【００８３】
続いて、第３のフォトリソグラフィ工程が実施される。さらに、図１において輪郭線１１０によって示される領域に対応する第３のマスクの使用によって、第７の酸化シリコン層をハードマスクとしてパターニングするために、フォトレジストが提供される。続いて、第９のエッチング工程において、第４の窒化シリコン層８１８および第２のポリシリコン層８１７がエッチングされる。エッチングストッパとして、ここでは、第２のゲート領域の、すなわち上部ゲート領域のゲート絶縁層８１６が使用され得る。
【００８４】
続いて、第５の窒化シリコン層８１９が、好ましくはコンフォーマルな堆積によって形成される。続いて、第５の窒化シリコン層８１９は、第１０のエッチング工程において異方的にエッチングされ、それによって、窒化シリコンからなるスペーサ８１９が形成される。窒化シリコンからなるスペーサ８１９は、上部ゲート領域８１７のカプセル囲みとして機能する。続いて、上部ゲート領域のゲート絶縁層８１６が第１１のエッチング工程においてエッチングされ、その際、上部ゲート領域のカプセル囲み、すなわちスペーサ８１９はマスクとして使用される。エッチングストップ層として、第１のシリコン層２０３が使用され得る。第１１のエッチング工程の間に、第９のエッチング工程においてハードマスクとして使用された第７の酸化シリコン層が除去される。
【００８５】
続いて、選択的に、第４の、好ましくは結晶のシリコン層８２０が、エピタキシーによって第１のシリコン層２０３上に形成される、すなわち、第１のシリコン層２０３の、第１１のエッチング工程によって露出された領域上に、第４のシリコン層８２０が成長させられる。第１のシリコン層２０３上への結晶シリコンの第２のエピタキシャル成長はまた、簡易な方法によって可能である。第１のシリコン層２０３のエッチバックの際に、第１のシリコン層２０３の厚さは、チャネル領域の厚さがわずかであるように減少されるが、しかしながら、第２のエピタキシャル成長の際に、第４のシリコン層８２０が形成される領域において、第１のシリコン層の実効的な厚さは、第２のシリコン層４０８によって増加される。第４のシリコン層８２０の形成は、適用に随意に依存し、すなわち各適用に必要不可欠なものではない。
【００８６】
続いて、第４のシリコン層８２０、すなわちデュアルゲートトランジスタのソース領域およびドレイン領域は、ドーピングされ、アクティブ化される。ドーピングされた第４のシリコン層８２０の上に、続いて、第４のシリコン層８２０の表面をシリサイド化するために使用される金属層が形成される。シリサイド化によって、ソース領域およびドレイン領域の接触抵抗を低減するために使用されるシリサイド層８２１が生成される。
【００８７】
続いて、層配置２００の上に、厚い第８の酸化シリコン層８２２が形成され、それは、層配置２００のパッシベーションとして機能し、続いて化学機械的研磨によって平坦化される。
【００８８】
図８に関して記載された部分工程によって、デュアルゲートトランジスタの母体がが完了する。続いて、デュアルゲートトランジスタは、従来のバックエンドプロセス工程によって接続され、それは詳述されない。
【００８９】
実施例の記載された方法によって製造されたデュアルゲートトランジスタの構造をより理解するために、図９において、図８に示された層配置は、追加的に、ゲート領域に沿った、すなわち、図１のＧ−Ｇ線に沿った断面図において示される。
【００９０】
図９において、ハンドリングウェーハ５１０は、第４の酸化シリコン層５１１によって示される。さらに、接合界面５１３が示され、その上に、第３の酸化シリコン層４０９が配置される。下部ゲート領域３０５のカプセル囲みは、第１の窒化シリコン層３０６およびスペーサあるいは側壁を形成する第２の窒化シリコン層３０７によって実現される。下部ゲート領域３０５は、第１のゲート絶縁層３０４によって、チャネル領域、すなわち第１のシリコン層２０３から電気的に分離される。チャネル領域２０３は、さらに、第３の窒化シリコン層７１５、および第２のゲート絶縁層８１６すなわち第６の酸化シリコン層８１６によって、第２のゲート領域８１７すなわち上部ゲート領域から電気的に分離される。上部ゲート領域８１７のカプセル囲みは、第４の窒化シリコン層８１８およびスペーサ８１９を形成する第５の窒化シリコン層８１９によって実現される。さらに、デュアルゲートトランジスタのパッシベーションとして、追加的に、第８の酸化シリコン層８２２が形成される。
【００９１】
上記方法によって製造された、ほぼ４５ｎｍのゲート長を有するデュアルゲートトランジスタの典型的な寸法例は、ソース／ドレイン領域においては８０ｎｍから１２０ｎｍまでの範囲にあり、チャネル領域のシリコン層においては３ｎｍから２０ｎｍまでの範囲にあり、ゲートのスペーサおいては３０ｎｍから６０ｎｍまでの範囲にある。
【００９２】
要約して、本発明は、プレーナ型デュアルゲートトランジスタの製造に使用され得る方法であって、既知であり、簡易で経済的な、半導体技術の部分工程に関与する方法に関する。本発明の一局面は、層が十分な厚さを有するため、その層の上に第２の層はエピタキシャル成長され得、ウェーハ接合工程の後に、その背面が薄くされるということに、あり得る。本方法によって、層のエピタキシャル成長を行うことが、簡易な方法によって可能である。
【００９３】
個々の部分工程の本発明による結合によって、２つのゲート領域の調整作用によって短チャネル効果が劇的に低減されるプレーナ型デュアルゲートトランジスが製造される。
【００９４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００９５】
【図１】デュアルゲートトランジスタの概略的な配置を示す概略平面図である。
【図２】デュアルゲートトランジスタの製造ための実施例による方法の部分工程に従う、層配置の概略的な断面図である。
【図３】デュアルゲートトランジスタの製造方法の、主に第１のゲート領域の形成に使用される追加の部分工程による、実施例の層配置の概略的な断面図である。
【図４】デュアルゲートトランジスタの製造方法の、主にシリコン層のエピタキシャル形成およびパッシベーション層の形成に使用される追加の部分工程に従う、実施例の層配置の概略的な断面図である。
【図５】デュアルゲートトランジスタの製造方法の、主にウェーハ接合工程の実施に使用される追加の部分工程に従う、実施例の層配置の概略的な断面図である。
【図６】デュアルゲートトランジスタの製造方法の、主にチャネル領域の薄層化に使用される追加の部分工程に従う、実施例の層配置の概略的な断面図である。
【図７】デュアルゲートトランジスタの製造方法の、主に分離の形成に使用される追加の部分工程に従う、実施例の層配置の概略的な断面図である。
【図８】デュアルゲートトランジスタの製造方法の、主に第２のゲート領域の形成に使用される追加の部分工程に従う、実施例の層配置の概略的な断面図である。
【図９】製造されたデュアルゲートトランジスタの、ゲート領域に沿った概略的な断面図である。
【符号の説明】
【００９６】
１００  プレーナ型デュアルゲートトランジスタ
１０１  第１のコンタクト
１０２  上部ゲート領域
１０３  カプセル囲み（Ｅｉｎｋａｐｓｅｌｉｎｇ）
１０４  ドレイン領域
１０５  ソース領域
１０６  第２のコンタクト
１０７  第３のコンタクト
１０８  フォトリソグラフィ用の第１のマスク
１０９  フォトリソグラフィ用の第２のマスク
１１０  フォトリソグラフィ用の第３のマスク
２００  層配置（Ｓｃｈｉｃｈｔａｎｏｒｄｎｕｎｇ）
２０１  シリコン−キャリアウェーハ
２０２  第１の酸化シリコン層
２０３  第１のシリコン層
３０４  第１のゲート絶縁層
３０５  第１のポリシリコン層（第１のゲート領域）
３０６  第１の窒化シリコン層
３０７  第２の窒化シリコン層（スペーサ）
４０８  第２のシリコン層
４０９  第３の酸化シリコン層
５１０  ハンドリングウェーハ（Ｈａｎｄｌｉｎｇｗａｆｅｒ）
５１１  第４の酸化シリコン層
５１２  第３のシリコン層
５１３  接合界面
６１４  第５の酸化シリコン層
７１５  第３の窒化シリコン層（スペーサ）
８１６  第６の酸化シリコン層（ゲート酸化物）
８１７  第２のポリシリコン層
８１８  第４の窒化シリコン層
８１９  第５の窒化シリコン層
８２０  第４のシリコン層
８２１  シリサイド層
８２２  第８の酸化シリコン層
【図１】
2006024940.tif 000003
【図２】
2006024940.tif 000004
【図３】
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【図４】
2006024940.tif 000006
【図５】
2006024940.tif 000007
【図６】
2006024940.tif 000008
【図７】
2006024940.tif 000009
【図８】
2006024940.tif 000010
【図９】
2006024940.tif 000011