(57)【要約】【課題】  電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを備えたクロスポイント型アレイ構成において、双方向の電流を制御でき、非選択メモリセルを流れる寄生電流を抑制可能な不揮発性半導体記憶装置を提供する。【解決手段】  メモリセル２８０は、可変抵抗体２３０を上部電極２４０と下部電極２５０の間に挟持した可変抵抗素子２６０と、双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子２７０の直列回路からなり、２端子素子２７０が、その両端に絶対値が一定値を越える電圧が印加されると、電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルは、その両端に絶対値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、前記可変抵抗体を上部電極と下部電極の間に挟持した可変抵抗素子と前記可変抵抗素子と直列に接続した双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子からなり、
前記２端子素子が、その両端に絶対値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記２端子素子が、バリスタであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記２端子素子が、酸化亜鉛またはＳｒＴｉＯ３を主成分とすることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイ内において、同一行にある複数の前記メモリセルの前記下部電極が共通のワード線に接続し、同一列にある複数の前記メモリセルの前記上部電極が共通のビット線に接続し、
前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ワード線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなることを特徴とする請求項２〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルに印加される電圧の極性が、書き込み時と消去時で反転することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記可変抵抗体が、ペロブスカイト型結晶構造を有する金属酸化物であることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記可変抵抗体が、一般式Ｐｒ１−ＸＣａＸＭｎＯ３（Ｘ＝０．３，０．５）で表される金属酸化物であることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、磁気ランダムアクセスメモリ（ＭＲＡＭ）や相変化メモリに代表される可変抵抗素子を用いた不揮発性半導体記憶装置の開発が盛んに行われている。その中でも、下記の非特許文献１に開示されているＲＲＡＭ（シャープ株式会社の登録商標：Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）は、消費電力が極めて少なく、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べて格段に広いため、多値記憶の可能性を有しており、注目を集めている。
【０００３】
これらの可変抵抗素子を用いた不揮発性半導体記憶装置を実用化するために、これまで主として、３つのメモリセルアレイのアーキテクチャ（構成方法）が提案されている。
【０００４】
第１のアーキテクチャは、所謂クロスポイント型アレイの１つであり、可変抵抗素子のみからなるメモリセルを、並行する複数のビット線とそのビット線に直交して並行する複数のワード線の各交差領域のビット線とワード線の間に各別に直接挿入して設けられる。本アーキテクチャでは、各メモリセルにトランジスタ等のスイッチング素子がないため、容易に複数層を上下に積層したメモリセルアレイを構成することができる。このため、４Ｆ２／Ｎ（Ｆ：最小加工寸法、Ｎ：積層数）のオーダーの非常に高い集積度のメモリセルアレイの達成が可能となる。
【０００５】
本アーキテクチャにおけるクロスポイント型アレイでは、メモリセルにスイッチング素子がないため、非選択メモリセルの記憶状態に応じた抵抗状態によっては、その非選択メモリセルを介して大きな寄生電流が流れ、該寄生電流が選択メモリセルを流れる読み出し電流に重畳して、読み出し電流が判別困難または不能となる問題がある。ここで、メモリセルアレイのサイズが大きいと非選択メモリセルの個数も増えて寄生電流の影響がより顕著となる。そのため、下記の非特許文献２に開示されているように、大きなメモリセルアレイ中での上記寄生電流を小さく維持できるようにするために、各メモリセルの可変抵抗素子の抵抗値を非常に高く設定しなければならない。しかしながら、可変抵抗素子の抵抗値が高いと、選択メモリセルを流れる読み出し電流も小さくなるために読み出し動作が非常に遅くなる、また、読み出し時の動作マージンが悪化するという問題が生じる。
【０００６】
第２のアーキテクチャは、メモリセルが３端子スイッチング素子として機能するトランジスタと可変抵抗素子を直列に接続して構成された所謂１Ｔ１Ｒ型メモリセルである場合である。トランジスタにより非選択メモリセルを流れる電流が完全に遮断できるため、上記寄生電流が実質的に除外される高速アクセスが可能となる。しかし、１Ｔ１Ｒ型メモリセルにおいて、少なくとも８Ｆ２（Ｆ：最小加工寸法）またはそれ以上のメモリセルサイズが必要となる。また、その場合に１つのメモリセル領域内でトランジスタを形成するために、１つのシリコン表面が必要となるため、メモリセルの積層化を行うことができず、高密度化という点で問題がある。
【０００７】
第３のアーキテクチャは、上記２つのアーキテクチャの長所を合わせたクロスポイント型アレイの他の形態として、可変抵抗素子と薄膜のダイオードを直列に接続したメモリセルを並行する複数のビット線とそのビット線に直交して並行する複数のワード線の各交差領域のビット線とワード線の間に各別に挿入して配置した所謂１Ｄ１Ｒ型メモリセルのアーキテクチャである。可変抵抗素子に直列するダイオードとしては、ＰＮダイオードやショットキーダイオードが一般に用いられる。ダイオードがあるために寄生電流が流れないために、高速アクセスが可能であり、また可変抵抗素子とダイオードの加工寸法を同じにすることができるため、第１のアーキテクチャと同様に高密度化が可能である。
【０００８】
しかし、本第３のアーキテクチャは、ダイオードが存在することにより、一方向にしか電流を流すことができないため、ＲＲＡＭ等の双方向に電流を流して書き換え（書き込みと消去）を行う可変抵抗素子の場合、記憶データの消去ができないことになる。この問題を解決するために、下記の特許文献１に開示されているように、ダイオードとしてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）トンネルダイオードを用いることで双方向の電流制御を可能としているものがある。また、同特許文献１では、双方向の電流制御を可能とする他の形態として２つのダイオードを直列または並列に接続して可変抵抗素子と直列する構成が提案されている。
【０００９】
【特許文献１】米国特許第６７５３５６１号明細書
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ，他“Ｎｏｖｅｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）”，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ，ｐｐ．１９３〜１９６，２００２年
【非特許文献２】Ｎ．Ｓａｋｉｍｕｒａ，他“Ａ  ５１２ｋ  Ｃｒｏｓｓ−Ｐｏｉｎｔ  Ｃｅｌｌ  ＭＲＡＭ”，ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１３０〜１３１，２００３年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記第３のアーキテクチャにおいて、下記の特許文献１に開示されているように、ダイオードとしてＭＩＭトンネルダイオードを用いた場合、
ＭＩＭトンネルダイオードは、低電圧で動作させるためには一般的に、トンネル絶縁膜として１０ｎｍ以下の非常に薄い絶縁膜を用いる必要がある。そのため、書き換えに必要な電流密度が大きい場合にはトンネル絶縁膜が破壊される虞がある。非特許文献１に開示されているＲＲＡＭの場合、書き込み時の電流密度は３０ｋＡ／ｃｍ２以上であり、一般にＭＯＳトランジスタの酸化膜の定電流ストレス試験に用いられる１ｍＡ／ｃｍ２〜１Ａ／ｃｍ２に対して４桁以上大きく、トンネル絶縁膜の信頼性上の問題があり、書き換え回数の上限が少なく制限されることになる。また、２つのダイオードを直列または並列に接続して可変抵抗素子と直列する構成では、メモリセルの回路構成が複雑化し実用的ではない。
【００１１】
本発明は、上記第３のアーキテクチャにおける問題点に鑑みてなされたもので、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを備えたクロスポイント型アレイ構成において、双方向の電流を制御でき、非選択メモリセルを流れる寄生電流を抑制可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリセルは、その両端に絶対値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができることを特徴とする。
【００１３】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルは、前記可変抵抗体を上部電極と下部電極の間に挟持した可変抵抗素子と前記可変抵抗素子と直列に接続した双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子からなり、前記２端子素子が、その両端に絶対値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができることを特徴とする。
【００１４】
更に、本発明に係る不揮発性半導体記憶装置は、前記２端子素子が、バリスタであることを特徴とする。
【００１５】
更に、本発明に係る不揮発性半導体記憶装置は、前記２端子素子が、酸化亜鉛またはＳｒＴｉＯ３を主成分とすることを特徴とする。
【００１６】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイ内において、同一行にある複数の前記メモリセルの前記下部電極が共通のワード線に接続し、同一列にある複数の前記メモリセルの前記上部電極が共通のビット線に接続し、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ワード線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなることを特徴とする。
【００１７】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルに印加される電圧の極性が、書き込み時と消去時で反転することを特徴とする。
【００１８】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、ペロブスカイト型結晶構造を有する金属酸化物であることを特徴とする。
【００１９】
更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、一般式Ｐｒ１−ＸＣａＸＭｎＯ３（Ｘ＝０．３，０．５）で表される金属酸化物であることを特徴とする。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明に係る不揮発性半導体記憶装置（適宜、「本発明装置」と称す）及びその制御方法の一実施形態について、図面を用いて説明する。
【００２１】
図１は、本発明装置１００のブロック図を示すものである。本発明装置１００は、メモリセルアレイ１０１内に情報が記憶され、メモリセルアレイ１０１はメモリセルを行方向及び列方向に夫々複数配列して構成され、メモリセルアレイ１０１内の各メモリセルに記憶した情報を読み出すことができる。
【００２２】
アドレス線１０２から入力されたアドレスに対応したメモリセルアレイ１０１内の特定のメモリセルに情報が記憶され、その情報はデータ線１０３を通り、外部装置に出力される。ワード線デコーダ１０４は、アドレス線１０２に入力された信号に対応するメモリセルアレイ１０１のワード線を選択し、ビット線デコーダ１０５は、アドレス線１０２に入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。
【００２３】
制御回路１０６は、メモリセルアレイ１０１の書き込み、消去、読み出しの制御を行う。制御回路１０６は、アドレス線１０２から入力されたアドレス信号、データ線１０３から入力されたデータ入力（書き込み時）、制御信号線１０９から入力された制御入力信号に基づいて、ワード線デコーダ１０４、ビット線デコーダ１０５、電圧スイッチ回路１０８を制御して、メモリセルアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００２４】
電圧スイッチ回路１０８は、メモリセルアレイ１０１の読み出し、書き込み、消去時に必要なビット線とワード線の電圧を与える。Ｖｃｃはデバイスの供給電圧、Ｖｓｓはグランド電圧、Ｖｐｐは書き込みまたは消去時の電圧である。
【００２５】
データの読み出しは、メモリセルアレイ１０１からビット線デコーダ１０５、読み出し回路１０７を通って行われる。読み出し回路１０７は、データの状態を判定し、その結果を制御回路１０６に送り、データ線１０３へ出力する。
【００２６】
図２に、メモリセルアレイの立体的な構成を模式的に示す。図２では、説明の便宜上、２×２構成のメモリセルアレイ２００を例示してある。メモリセルアレイ２００は、２本のビット線２１０と２本のワード線２２０の各交点にメモリセル２８０が挟持され構成されている。
【００２７】
図３に、ビット線方向に沿ったメモリセル２８０の断面図を示す。電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体２３０が上部電極２４０と下部電極２５０に挟まれて、可変抵抗素子２６０を形成している。可変抵抗素子２６０の上部に、双方向に電流を流せる非線形の電流・電圧特性を有する２端子の非線形素子２７０が形成されており、可変抵抗素子２６０と非線形素子２７０の直列回路でメモリセル２８０を形成する。非線形素子２７０は、ダイオード等のように電圧変化に対する電流変化が一定でない非線形の電流・電圧特性を有する２端子素子である。本実施形態では、非線形素子２７０を可変抵抗素子２６０の上部に形成したが、下部に形成してもよい。また、ビット線２１０は非線形素子２７０と電気的に接続されており、ワード線２２０は、可変抵抗素子２６０の下部電極２５０と電気的に接続されている。
【００２８】
可変抵抗素子２６０は、電圧印加により電気抵抗が変化し、電圧印加解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子である。可変抵抗素子２６０を構成する可変抵抗体２３０としては、上記非特許文献１に示すように、下部電極２５０と格子整合した単結晶または多結晶のペロブスカイト型結晶構造の材料が用いられ、２以上の金属元素を含んでおり、その金属元素は、遷移金属とアルカリ土類金属と希土類金属の中から選択される。更に、マンガン、チタン、ジルコニア、高温超伝導材料を含む様々な構成をとる。特に、ＬａまたはＰｒの希土類やＬａとＰｒの混晶とＣａやＳｒのアルカリ土類金属やＣａとＳｒの混晶とＭｎＯ３を組み合わせたマンガン酸化物が特に可変抵抗体材料として有効である。また、可変抵抗体２３０は、組成がＰｒ１−ｘＣａｘＭｎＯ３（ｘ＝０．３，０．５）であるものが最も広い抵抗値変化幅を持つとされており、よく用いられている。
【００２９】
下部電極２５０は、ペロブスカイト型酸化物との格子整合性が高く、高導電性および高耐酸化性をもつＰｔが望ましく、Ｉｒ、Ｐｈ、Ｐｄ等の白金族金属の貴金属単体または貴金属をベースとした合金、或いは、Ｉｒ、Ｒｕ等の酸化物導電体、或いは、ＳＲＯ（ＳｒＲｕ３）やＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）等の酸化物導電体などを用いることができるが、下部電極２５０上に形成されるペロブスカイト型酸化物の形成温度が４００℃から６００℃であって、且つ、高酸素雰囲気に暴露されるため、材料の選択幅は狭められる。上部電極２４０は、導電性材料で且つ加工が容易であれば、特に指定はなく、より効率よく作製するためには、下部電極と同じ材料が好ましい。
【００３０】
非線形素子２７０は、メモリセル２８０の書き換え時に双方向に電流が流れるため、例えば、図４に示すような、双方向に対称で非線形な電流・電圧特性を有するデバイスが望ましい。かかるデバイスとして、例えばバリスタを用いることができる。バリスタは、一般に電子回路をサージから保護する素子として用いられており、酸化亜鉛（ＺｎＯ）と微量の酸化ビスマス（Ｂｉ２Ｏ３）等の金属酸化物を焼結したＺｎＯバリスタや、ＳｒＴｉＯ３バリスタ等が広く知られており、非線形素子２７０は、ＺｎＯやＳｒＴｉＯ３バリスタが望ましい。また、非線形素子２７０は、可変抵抗素子２６０と直列に接続されているため、書き換え時には可変抵抗素子２６０の書き換えに必要な電流が非線形素子２７０に流れるため、例えば、非特許文献１に開示されているような書き込みに必要な電流密度、３０ｋＡ／ｃｍ２（０．８ｕｍ×０．８ｕｍの電極面積では２００μＡ程度の書き込み電流）以上の電流を流す定常的に必要がある。ここで、定常的とは、電流のオンオフを繰り返しても電流特性が変化しないこと、或いは、非線形素子２７０が破壊されないことを意味する。バリスタは、図４に示すように、両端に印加される印加電圧の絶対値が一定値（スイッチング特性の閾値電圧）以下の場合に所定の微小電流より大きい電流が流れず、その一定値を越える電圧が印加されると、その電圧極性に応じた方向に大きな電流が流れる急峻なスイッチング特性を示すため、書き込み電流密度を３０ｋＡ／ｃｍ２以上、非線形素子２７０の破壊電流密度以下の範囲で最適化することで、可変抵抗素子２６０の書き換えが可能になる。
【００３１】
また、ビット線２１０とワード線２２０は、アルミニウムや銅の配線が用いられる。
【００３２】
次に、図５に示す４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３を備えた４×４構成のメモリセルアレイを用いて、メモリセルの書き込み、消去、及び、読み出し動作、並びに、各ビット線とワード線に対する各動作時のバイアス電圧条件について説明する。
【００３３】
書き込み対象がメモリセルＭ１２の場合、選択ビット線ＢＬ１に書き込み電圧Ｖｐｐ、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３に１／２Ｖｐｐ、選択ワード線ＷＬ２にＶｓｓ（０Ｖ）、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に１／２Ｖｐｐを、夫々印加する。その結果、選択メモリセルＭ１２の両端にはＶｐｐの電圧が印加され、選択ビット線ＢＬ１と選択ワード線ＷＬ２に接続する非選択メモリセルＭ１０、Ｍ１１、Ｍ１３、Ｍ０２、Ｍ２２、Ｍ３２には１／２Ｖｐｐの電圧が印加され、その他の非選択メモリセルにはバイアス電圧が印加されない状態になる。
【００３４】
同様に、消去対象がメモリセルＭ１２の場合、選択ワード線ＷＬ２に消去電圧Ｖｐｐ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に１／２Ｖｐｐ、選択ビット線ＢＬ１にＶｓｓ（０Ｖ）、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３に１／２Ｖｐｐを、夫々印加する。その結果、選択メモリセルＭ１２の両端には−Ｖｐｐの電圧が印加され、選択ビット線ＢＬ１と選択ワード線ＷＬ２に接続する非選択メモリセルＭ１０、Ｍ１１、Ｍ１３、Ｍ０２、Ｍ２２、Ｍ３２には−１／２Ｖｐｐの電圧が印加され、その他の非選択メモリセルにはバイアス電圧が印加されない状態になる。
【００３５】
選択メモリセルＭ１２に印加される電圧Ｖｐｐは、可変抵抗素子２６０と非線形素子２７０に分圧されるため、書き込み電圧Ｖｐｐは、非線形素子２７０のない単純なクロスポイント型メモリセルに印加する書き込み電圧より高くする必要がる。また、図６に示すように、１／２Ｖｐｐが非線形素子２７０のスイッチング特性の閾値電圧Ｖｔｈより低くなるように、非線形素子２７０の閾値電圧Ｖｔｈを最適化することで、１／２Ｖｐｐの電圧が印加されている非選択メモリセルには、電流が流れなくなり、非選択メモリセルに対する誤書き込み（書き込みディスターブ）を防止でき、書き込み時の消費電力を全体として低減できる。
【００３６】
消去の場合も、図６に示すように、−１／２Ｖｐｐが非線形素子２７０のスイッチング特性の負電圧側の閾値電圧−Ｖｔｈより絶対値が低くなるように、非線形素子２７０の閾値電圧Ｖｔｈを最適化することで、−１／２Ｖｐｐの電圧が印加されている非選択メモリセルには、電流が流れなくなり、非選択メモリセルに対する誤消去（消去ディスターブ）を防止でき、消去時の消費電力を全体として低減できる。
【００３７】
また、読み出し動作の場合、図７に示すように、選択メモリセルに書き込み電圧Ｖｐｐより低電圧の読み出し電圧Ｖｒを印加して、低抵抗状態のメモリセルに流れる電流Ｉｒ０と高抵抗状態のメモリセルに流れる電流Ｉｒ１をセンスすることで読み出しを行う。この場合、全てのビット線ＢＬ０〜ＢＬ３に読み出し電圧Ｖｒ、選択ワード線ＷＬ２にＶｓｓ（０Ｖ）、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３にＶｒに印加して、ワード単位で複数ビットのデータの読み出しを一度に行うか、或いは、書き込み動作と同様に、選択ビット線ＢＬ１に読み出し電圧Ｖｒ、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３に１／２Ｖｒ、選択ワード線ＷＬ２にＶｓｓ（０Ｖ）、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に１／２Ｖｒを、夫々印加し、メモリセル単位で読み出しを行うことが可能である。後者の場合、１／２Ｖｒが非線形素子２７０のスイッチング特性の閾値電圧Ｖｔｈより低くなるように、非線形素子２７０の閾値電圧Ｖｔｈを最適化することで、１／２Ｖｒの電圧が印加されている非選択メモリセルには、電流が流れなくなり、可変抵抗素子２６０だけでメモリセルが構成される単純なクロスポイント型アレイ構成での寄生電流の問題が解消される。また、前者の場合であっても、メモリセルアレイのアレイサイズが大きくなると、ビット線やワード線の寄生抵抗等に起因するビット線やワード線上での電圧分布により非選択メモリセルに寄生電流の原因となる電圧が印加されるが、この電圧が閾値電圧Ｖｔｈ以下となるように非線形素子２７０の閾値電圧Ｖｔｈを最適化することで、メモリセルアレイのアレイサイズが大きくでき、高集積化が図れる。
【００３８】
ここで、可変抵抗素子２６０が低抵抗状態の場合、読み出し電流として数１０μＡの電流を流すためには、非線形素子２７０には閾値電圧Ｖｔｈ以上の電圧を印加しなければならないので、読み出し電圧Ｖｒに対して、以下の数１に示す関係が成り立つ。
【００３９】
（数１）
１／２Ｖｐｐ＜Ｖｒ＜Ｖｐｐ
【００４０】
ここで、書き込み電圧Ｖｐｐが５Ｖの場合、読み出し電圧Ｖｒは２．５〜５．０Ｖの範囲になるが、読み出しディスターブの影響を考えると、読み出し電圧Ｖｒはあまり大きくできないので３Ｖ程度になる。
【００４１】
また、非線形素子２７０の閾値電圧Ｖｔｈを２．０Ｖとすると、選択メモリセルの可変抵抗素子２６０には、書き込み時に３．０Ｖ、読み出し時に１．０Ｖの電圧が夫々印加されることになる。また、書き込み時に１／２Ｖｐｐの電圧が印加された非選択メモリセルの可変抵抗素子２６０には、０．５Ｖが印加され、非線形素子２７０がない場合（Ｖｐｐ＝３．０Ｖ）に印加される電圧値１．５Ｖよりも低い電圧になり、１／２Ｖｐｐを閾値電圧Ｖｔｈより低くなるように最適化されない場合においても、選択性が向上する。
【００４２】
以上、詳述したように、１Ｄ１Ｒ型のクロスポイント型メモリセルのダイオードを、双方向に電流を流すことのできる非線形素子、例えばバリスタに交換することで、書き換え時に双方向に必要な電流を流すことができ、書き込み電流密度の大きな可変抵抗素子でも書き換えが可能となる。その結果、書き込み電流密度の大きな可変抵抗素子を用いたメモリセルアレイでも、選択素子としてのトランジスタが不要なメモリセルアレイが実現でき、且つ、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度且つ高速アクセス可能な不揮発性半導体記憶装置の作製が可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態における全体の概略構成を示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの立体的な構成を模式的に示す斜視図
【図３】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの構成を模式的に示すビット線方向に平行な断面での断面図
【図４】本発明に係る不揮発性半導体記憶装置に用いる非線形素子の電流・電圧特性を示す電流・電圧特性図
【図５】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの一例を示す平面図
【図６】本発明に係る不揮発性半導体記憶装置のメモリセルの電流・電圧特性を示す電流・電圧特性図
【図７】本発明に係る不揮発性半導体記憶装置のメモリセルの電流・電圧特性を示す電流・電圧特性図
【符号の説明】
【００４４】
１００：      本発明に係る不揮発性半導体記憶装置
１０１：      メモリセルアレイ
１０２：      アドレス線
１０３：      データ線
１０４：      ワード線デコーダ
１０５：      ビット線デコーダ
１０６：      制御回路
１０７：      読み出し回路
１０８：      電圧スイッチ回路
１０９：      制御信号線
２００：      メモリセルアレイ
２１０：      ビット線  
２２０：      ワード線
２３０：      可変抵抗体
２４０：      上部電極
２５０：      下部電極
２６０：      可変抵抗素子
２７０：      非線形素子（２端子素子）
２８０：      メモリセル
ＢＬ０〜ＢＬ３：  ビット線
ＷＬ０〜ＷＬ３：  ワード線
Ｍ００〜Ｍ３３：  メモリセル  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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