(57)【要約】      （修正有）【課題】局部接続を含む半導体集積回路及びその製造方法を提供する。【解決手段】半導体基板の上に対向する側壁を有する導電ライン２２，２４，２６を形成する。絶縁層３４を堆積し、該絶縁層を、ラインの少なくとも一つの側壁の少なくとも一部分に沿ってエッチングする。絶縁スペーサ４７，４８，４９，５０，５２を形成する。局所接続層５６を導電ラインの少なくとも一部分上に横たわるように形成し、基板材料位置４２，４３，４４を電気的に接続する。局所接続層内に導電性増強不純物の浅い注入と深い注入を行う。導電性増強不純物を局所接続層からその下の半導体基板材料内に拡散する。【選択図】図９
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【特許請求の範囲】
【請求項１】
局所接続を形成する方法であって、該方法は、
半導体基板上にそれぞれ対向する側壁を有する一対のトランジスタゲートを形成する過程と、
前記基板の上と、前記対をなすトランジスタゲートの間とに絶縁層を堆積する過程と、
前記対をなすトランジスタゲート間の基板の近傍まで、前記絶縁層内に第１コンタクト用開口と、前記対をなすトランジスタゲートの一方の対向する側の近くの基板の近傍まで前記絶縁層を貫通するもう一つのコンタクト用開口とをエッチングする過程と、
一方のトランジスタゲートの対向する側壁上に絶縁側壁スペーサを形成する過程であって、前記絶縁層は前記側壁の少なくとも一つと前記側壁スペーサの一つとの間に受容される、側壁スペーサ形成過程と、
一方のトランジスタゲート上に横たわると共に、前記対をなすトランジスタゲートの間の半導体基板材料と、一方のトランジスタゲートの対向する側の近くの半導体基板材料に電気的に接続するように、局所接続層を形成する過程と、
からなることを特徴とする局所接続形成方法。
【請求項２】
請求項１記載の方法であって、前記絶縁層は、他方の側壁と他方の側壁スペーサの間には受容されないことを特徴とする局所接続形成方法。
【請求項３】
請求項１記載の方法において、前記エッチング過程は、前記第１及びもう一つのコンタクト用開口内の半導体基板の材料を露出させることを特徴とする局所接続形成方法。
【請求項４】
請求項１記載の方法であって、該方法は、前記絶縁層をエッチングする過程の前に、前記絶縁層を平坦化する過程を有することを特徴とする局所接続形成方法。
【請求項５】
請求項１記載の方法において、前記一方の側壁と前記一方の側壁スペーサとの間に受容される前記絶縁層は、前記一方の側壁スペーサの横方向最大厚みよりも厚いか又は同等の横方向最大厚みを有することを特徴とする局所接続形成方法。
【請求項６】
請求項１記載の方法において、前記局所接続層はポリシリコンからなることを特徴とする局所接続形成方法。
【請求項７】
請求項１記載の方法であって、該方法は、
前記堆積過程の前に、前記半導体基板の上にフィールド絶縁領域と活性エリア領域を形成する過程と、
前記フィールド絶縁領域と前記絶縁層の中に、所望の局所接続ライン形状となるように、トレンチをエッチングする過程と、
前記トレンチを少なくとも一部分充填し、且つ前記活性エリア領域の一つと電気的に接続する局所接続層を形成する過程と、
を有することを特徴とする局所接続形成方法。
【請求項８】
導電ラインを形成する方法であって、該方法は、
半導体基板上に受容された導電材料を、対向する側壁を有したラインに形成する過程と、
前記ライン上に絶縁材料を堆積する過程と、
前記絶縁材料を平坦化する過程と、
前記ライン上と前記平坦化された絶縁材料の上に絶縁スペーサ形成層を堆積する過程と、
前記対向するライン側壁上に一対の絶縁スペーサを形成するために前記絶縁スペーサ形成層を異方性エッチングする過程であって、前記絶縁材料はその上に形成された前記側壁の少なくとも一方と一方の絶縁スペーサとの間に受容され、前記一方の側壁と前記一方の側壁スペーサの間に受容された絶縁材料は、前記一方の側壁スペーサの横方向最大厚みよりも厚い横方向最大厚みを有する、前記絶縁スペーサ形成層を異方性エッチングする過程と、
からなることを特徴とする導電ライン形成方法。
【請求項９】
局所接続を形成する方法であって、該方法は、
半導体基板上に少なくとも二つのトランジスタゲートを形成する過程と、
前記トランジスタゲートの少なくとも一つの上に横たわり、前記ゲートの一つの少なくとも一つのソース／ドレイン領域と前記トランジスタゲートの他の近傍の半導体基板材料とを接続する局所接続層を堆積する過程と、
前記局所接続層に少なくとも二つの注入段階により導電性増強不純物を注入する過程であって、前記二つの注入過程の内の一方は、前記層の中に他方よりも深いピーク注入場所を提供する不純物注入過程と、
前記局所接続層からその下の半導体基板材料内に導電性増強不純物を拡散する過程と、
からなることを特徴とする局所接続形成方法。
【請求項１０】
請求項９記載の方法であって、該方法は、前記局所接続層のある一部分に対して前記一方の注入を、前記層を通して且つその下の前記半導体基板材料の中にピーク注入場所を持つように導電的にする過程を有することを特徴とする局所接続形成方法。
【請求項１１】
局所接続を形成する方法であって、該方法は、
半導体基板上に少なくとも二つのトランジスタゲートを形成する過程と、
前記トランジスタゲートの少なくとも一つの上に横たわり、前記ゲートの一つの少なくとも一つのソース／ドレイン領域と前記トランジスタゲートの他の近傍の半導体基板材料とを接続する局所接続層を堆積する過程と、
前記局所接続層を通してその下の半導体基板材料内に導電性増強不純物を注入する過程と、
からなることを特徴とする局所接続形成方法。
【請求項１２】
請求項１１記載の方法であって、該方法は更に、前記注入過程とは異なる他の注入過程として、前記局所接続層の中にあるピーク濃度場所に導電性増強不純物を注入する過程を有することを特徴とする局所接続形成方法。
【請求項１３】
集積回路を製造する方法であって、該方法は、
半導体基板上にゲート絶縁層を形成する過程と、
前記ゲート絶縁層上に導電性ドープト半導体層を形成する過程と、
前記半導体層上に絶縁キャップ層を形成する過程と、
前記絶縁キャップ層上にエッチングストップ層を形成する過程と、
複数のトランジスタゲートラインとするために、前記エッチングストップ層、前記キャップ層及び前記半導体層をパターンニング及びエッチングする過程と、
前記基板及び前記トランジスタゲートライン上に、エッチングされた前記エッチングストップ層、前記キャップ層及び前記半導体層を組合わせた厚さよりも厚くなるように酸化物層を堆積する過程と、
前記エッチングストップ層をエッチングストップとして用いて、前記堆積された酸化物層を化学機械研磨する過程と、
前記複数のゲートラインとは異なる近接した少なくとも二つの別の場所において、前記半導体基板の材料を露出させるように、研摩された前記酸化物層をパターンニング及びエッチングする過程と、
前記場所と電気接続となるように、前記複数のゲートライン上に局所接続層を堆積する過程と、
前記複数のゲートラインの少なくとも二つの上に横たわる局所接続ラインとなるように前記局所接続層をエッチングする過程と、
からなることを特徴とする半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、集積回路を製造する方法、局所接続を形成する方法、及び導電ラインを形成する方法に関する。
【背景技術】
【０００２】
半導体の製造において、高密度ランダムアクセスメモリ（ＤＲＡＭ）及び他の回路内に組み込まれるメモリセル及び他の回路サイズの縮小化への努力は、現在もゴールに向かって続けられている。電気回路の実装方法には、絶縁されたデバイス同士を特別な電気路を通して相互に接続することが含まれる。シリコン又は他の半導体材料を集積回路に組み込むとき、半導体基板内に組み込まれる導電性デバイスは、互いに絶縁される必要がある。そのような絶縁は、典型的には、トレンチ及びレフィルフィールド絶縁領域、またはＬＯＣＯＳ成長フィールド酸化膜の何れかによって行なわれる。
【０００３】
トランジスタゲートライン等の導電ラインは、バルク半導体基板上に形成される。幾つかのラインは、半導体基板の広い領域上を全面的に走る。その他のラインはより短く、そして集積回路の非常に小さい部分と関連付けられる。本発明は、それに限られる訳ではないが、局部接続を含む半導体集積回路及び局所接続方法を含む半導体集積回路の製造方法に関して、新たな半導体集積回路及び製造方法を提供することを目的とする。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、集積回路、集積回路を製造する方法、局所接続を形成する方法、及び導電ラインを形成する方法を含むものである。本発明の一態様において、集積回路を形成する方法は、半導体基板上に対向する側壁を有した導電ラインを形成することを含む。絶縁層が、基板及びライン上に堆積される。ラインの少なくとも一方の側壁の少なくとも一部分に沿ってラインの近傍の絶縁層はエッチングされる。エッチングの後、絶縁スペーサ形成層が基板及びライン上に堆積され、そして、少なくとも一方の側壁の前記部分に沿って絶縁側壁スペーサを形成するために、異方性エッチングが行なわれる。
【０００５】
一実施例において、局所接続を形成する方法は、半導体基板上に少なくとも二つのトランジスタゲートを形成することを含む。局所接続層は、少なくとも一つのトランジスタゲート上に横たわり、そしてある一つのゲートの少なくとも一つのソース／ドレイン領域を、他のトランジスタゲートの近傍の半導体基板材料に接続するために堆積される。一つの態様として、導電性増強不純物が、少なくとも二つの注入工程によって局所接続層内に注入される。二つの工程のうちの一方の工程は、もう一方の工程よりも層内により深いピークインプラント場所を提供するものである。導電性増強不純物は、局所接続層からその下の半導体基板内に拡散される。一つの態様として、導電性増強不純物は、局所接続層を通してその下の半導体基板材料内に注入される。
【０００６】
一つの態様として、フィールド絶縁材料領域と活性エリア領域が、半導体基板上に形成される。トレンチが、フィールド絶縁材料内に所望のライン形状となるようにエッチングされる。導電性材料が、トレンチの少なくとも一部分を充填し、その中に導電ラインを形成するように堆積される。
【０００７】
一つの態様として、集積回路は、フィールド絶縁領域と活性エリア領域からなる半導体基板を含むものである。導電ラインは、フィールド絶縁材料内に形成されるトレンチ内に受容される。
【０００８】
考え得る他の実施例も明細書に開示されており、且つ本発明の範囲内のものとして特許請求されている。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明を説明する。図１を参照すると、処理過程中の半導体ウェーハが、参照番号１０として示されている。半導体ウェーハ１０は、バルク単結晶シリコン基板１２を含む。本明細書において、用語「半導体基板」は、半導体ウェーハ（単独物質又はその上に他の物質を含む集合物質）や、半導体物質層（単独物質又は他の物質を含む集合物質）等のバルク半導体物質を含むが、これらに限定されるものではなく、半導体物質からなるあらゆる構造を意味するものとして定義される。用語「基板」は、上述の半導体基板を含むがこれに限定されないあらゆる支持構造体を意味するものである。
【００１０】
二酸化シリコン等のゲート絶縁層１４が、半導体基板１２上に形成される。導電性ドープト半導体層１６が、ゲート絶縁層１４上に形成される。導電性ドープトポリシリコンが一つの例である。絶縁キャップ層１８が、半導体層１６上に形成される。この場合も、材料例は二酸化シリコンである。高融点金属シリサイド等の介在導電層を、層１６と層１８との間に勿論設けてもよい。エッチングストップ層２０が、絶縁キャップ層１８の上に形成される。その好ましい材料例は、ポリシリコンである。
【００１１】
図２を参照すると、基板１２上の上記各層は、例示された複数のゲートライン２２，２４，２６となるように、パターン化及びエッチングされる。ライン２２は対向する側壁２７，２８を、ライン２４は対向する側壁２９，３０を、ライン２６は対向する側壁３１，３２をそれぞれ有する。ライン２２，２４，２６は、他の導電ラインであることも考えられるが、電界効果トランジスタのゲートの形状として図示されている。トランジスタのための図示された注入領域３３を提供するために、ＬＤＤ不純物注入が実施されることが好ましい。領域３３のための不純物濃度の例は、２×１０１３イオン／ｃｍ２である。これに代えて、ＬＤＤ不純物注入は、ソース／ドレイン領域が形成された後に行なうこともできる（また、組合せによることもできる）。ＬＤＤ領域を後の工程で形成すると、そのような注入によって見られるＤtを減少させることができる。
【００１２】
次に、図３を参照すると、絶縁層３４が、基板１２及びライン２２，２４，２６上に堆積されている。絶縁層３４の厚さは、エッチングストップ層、キャップ層及び半導体層が組み合わされたものの厚さよりも厚くなり、且つ隣り合ったゲートライン間に延びた図示の断面領域を充填するように、トランジスタゲートライン間に受け入れられるような厚さに選定されることが好ましい。絶縁層３４の好ましい材料例は、テトラエチルオーソシリケイト及びボロフォスフォシリケイトグラスの分解によって堆積されるアンドープト二酸化シリコンを含む。
【００１３】
図４を参照すると、この図では絶縁材料層３４は既に平坦化されている。そのような平坦化は、ゲート２２，２４，２６のエッチングストップ層２０を研摩のためのエッチングストップとして用いる化学・機械研摩法によって実施されることが好ましい。
【００１４】
次に、フォトレジスト層３６が堆積され且つパターン化された様子を示す図５を参照する。絶縁層３４は、基板１２の近傍で、その中にコンタクト用開口３８，３９，４０を有効的に形成すると共に、好ましくは半導体基板１２の材料を外側に露出させるために、エッチングされる。以下の説明の目的で、半導体基板１２の露出された部分を、位置４２，４３，４４で示すものとする。図示のエッチングは、向かい合った側壁２８と２９の少なくとも一部分に沿って、ライン２２，２４の近くの絶縁層３４をエッチングする一例を構成する。そのような部分は、図示された側壁の多くの部分を含み、そして図示の通り、半導体基板までの前記側壁の全体を構成することが好ましい。
【００１５】
ライン２６に関しては、図示の絶縁層３４のエッチングは、対向するライン側壁３１，３２のそれぞれの少なくとも一部分に沿って実施される。さらに、ライン２２，２４に関しては、絶縁層３４のそのようなエッチングは、側壁２８，２９の部分に沿っては実施されるが、これらに対向する側壁２７，３０に沿っては実施されない。さらに、そのような絶縁層３４のエッチングは、トランジスタゲートの少なくとも一つの導電材料を露出させる。具体的には、図示されている実施例では、図示トランジスタゲートの側壁２８，２９，３１，３２の導電材料１６を露出させる。さらに、ゲートライン２２，２４に関しては、絶縁材料は側壁２７，３０の上に残留又は受容されるようにエッチングされるが、側壁２８，２９の上には残留又は受容されない。
【００１６】
絶縁層３４のエッチングの後、露出された側壁のうちの少なくとも一つは、絶縁材料によって被覆される。その被覆は、好ましくは、基板１２、ライン２２，２４，２６及び平坦化且つエッチングされた絶縁材料３４の上に、絶縁層４６を、コンタクト用開口の少なくとも幾つかを完全に充填するよりも薄い厚さに堆積することである（図６）。そのような層は好ましくはスペーサ形成層である。二酸化シリコン及び窒化シリコンが二つの例である。
【００１７】
図７を参照すると、スペーサ形成層４６に対して異方性エッチングが実施され、絶縁側壁スペーサ４７，４８，４９，５０，５２が形成される。そのようにすることにより、一例として、図示された絶縁側壁スペーサが構成される。一実施例では、絶縁層３４は側壁の少なくとも一つと側壁スペーサの一つとの間に受容される。ライン２４に関連して図示した例では、側壁３０とスペーサ４９との間に絶縁層３４が受容される。さらに、この例であるライン２４に関しては、絶縁材料３４は側壁３０と側壁スペーサ４９との間には受容されているが、対向する側壁２９とその上に形成される他方のスペーサ４８との間には受容されていない。さらに、図示された断面図では、絶縁側壁スペーサ４８，４９，５０，５２は、ライン２４，２６の対向する各側壁上のそれぞれ上に形成される。なお、図示の断面図では、一つの絶縁スペーサ４７だけが、ライン２２の一方の側壁上に形成されている。さらに、ライン２４の側壁３０と絶縁スペーサ４９との間に受容される絶縁材料３４は、側壁４９の横方向の最大厚よりも大きいか又は同等（図面では大きいものとして図示されている）な横方向最大厚さを有する。ソース／ドレインへの注入は、必要により、処理工程上この時点で行なってもよい。
【００１８】
次に、局所接続層５６が、少なくともトランジスタゲートの一つ、そして最終的には基板１２の接続位置４２，４３，４４の上に横たわり、そしてそれらの間の電気的接続を達成するように堆積された状態を示す図８を参照する。局所接続層５６のための好適な材料例は、ポリシリコンである。ライン２２，２４の絶縁スペーサ相互間の間隔と、ライン２４，２６の絶縁スペーサ相互間の間隔との違いにより、局所接続層５６は、コンタクト用開口領域３８を完全に充填し、そして、コンタクト用開口領域３９，４０を完全に充填するという状態よりは少ない状態で充填する。
【００１９】
組み込まれる回路及びプロセッサの要望により、層５６は、堆積と同時に導電性にドープトされても、及び／又は、堆積の後に、別途の導電性増強不純物の注入により導電性にドープトしても構わない。さらに、そのようなその後の注入は、例えば、最終的に層５６から形成される導電性接続によって導電性に接続されているｎ型及びｐ型の双方の基板領域である層５６の一部分のみに提供されるようにマスクされても構わない。最も好ましくは、接続層５６は、最終的には導電性ドープト半導体材料からなる。ｎ型及びｐ型双方の不純物材料である場合には、高融点金属シリサイド等のもう一つの導電性ストラップ層が、ｐ型とｎ型金属が結合する所に形成される固有的な寄生ダイオードの形成を避け又は抑制するために、層５６の上に形成されることが理想的である。さらに、ｎ型とｐ型が組み合わされた処理では、複数の局所接続層が設けられそしてパターン化され、そのとき、介在絶縁層、スペーサ又はエッチングストップ層が用いられる。さらに、層５６の堆積に先立ち、導電性不純物拡散障壁層が設けられても構わない。
【００２０】
ｐ型、ｎ型又はそれらの組合わせである場合の、好適な注入例をやはり図８を参照しながら次に説明する。それは、ピーク注入位置又は深い位置５８，６０によって代表される二つの好ましい注入で表わされる。それは、層５６に対して注入位置５８より深いピーク注入位置６０を提供する二つの異なる注入工程によって達成されることが好ましい。例えば、コンタクト用開口３８，３９内の層５６内では、層５６の各部分は、ピーク注入位置６０が層５６内でピーク注入位置５８より深いものとして示されている。さらに、注入６０のためのピーク注入位置又は深さは、ライン２２，２４，２６の導電性ドープト材料１６内に達するほどには深くならないように選択されることが好ましい。さらに、コンタクト用開口位置３９，４０では、図示された注入６０を形成するための注入は、局所接続層５６を通して、そしてその下の半導体基板材料１２内まで実施される。層５６内に提供された導電性増強不純物の拡散は、最終的には、局所接続層５６から位置４２，４３，４４内でその下の半導体基板材料１２内に生じる。これにより、図示されたトランジスタラインのソース／ドレイン領域への導電性増強不純物のドーピングの大部分が行なわれる。プロセッサの希望及び拡散の程度によって、そのようなソース／ドレイン領域は、半導体基板１２内に主に存在してもよく、または、層５６内に起立したソース／ドレイン領域として存在してもよい。
【００２１】
さらに、図示される通り、層５６は、ある場所においては、深い注入のためのスペーサとして機能する。さらに、接合容量が減少する。
【００２２】
図９を次に参照する。局所接続層５６は、（フォトパターンニング及びエッチングによって）図示された導電ライン２２，２４，２６の少なくとも一部分上に横たわり、そして基板材料位置４２，４３，４４を電気的に接続する局所接続ライン５７へと形成される。
【００２３】
本発明の更に考えられる態様を次に、図１０−図１６を参照しながら説明する。図１０は、バルク単結晶シリコン基板１２からなる半導体ウェーハ片１０ａを示す。半導体基板１２は、フィールド絶縁領域６４と活性エリア領域６２を形成するように既にパターン化されている。図示の実施例では、フィールド絶縁領域６４の材料６６は、ＬＯＣＯＳ工程によって形成された二酸化シリコンである。それは、他の材料で又他の絶縁手法で構成してもよい。例えば、基板１２にトレンチをエッチングし、そしてＰＥＣＶＤを含むＣＶＤ法によって酸化物を堆積するトレンチ・レフィルの手法がある。
【００２４】
好適且つ例示的実施例の半導体ウェーハ片１０ａは、上述した第１実施例のウェーハ片１０の延長部分である。具体的には、図１０に示す延長部分は、上述した図４の第１実施例の右側遠く離れた部分から始まったものである。したがって、絶縁層３４は、堆積され且つ既に平坦化されたものとして示されている。
【００２５】
図１１及び図１２を参照すると、トレンチ６８が、フィールド絶縁材料６６にエッチングされ、そして絶縁層３４内に受容されている。トレンチ６８は、対向する絶縁側壁７７と底部７９を有する。図示実施例のトレンチ６８は、絶縁材料６６の端部まで延び、ここでは領域６２の活性エリア基板材料１２の近くまで延在している。トレンチ開口６８の例示的好ましい深さは、ゲートスタック２２，２４，２６の導電材料及び絶縁材料が組み合わさった厚さよりも、１０％〜２０％深いことである。
【００２６】
図１３及び図１４を参照すると、導電性材料７２が、トレンチ６８を少なくとも一部充填し、活性エリア領域６２の基板材料１２と電気的に接続している。図示の通り、材料７２は、トレンチ６８を過剰充填するように堆積されることが好ましい。トレンチ６８の幅は、導電性材料層７２の厚さの２倍よりも小さくなるように選択されることが好ましい。トレンチ６８の幅をそのように小さくすることにより、その深さが広い範囲で堆積される層７２の厚さよりも潜在的に大きくなることにもかかわらず、導電性材料７２でトレンチを完全に充填することを容易にする。
【００２７】
図１５及び図１６を参照すると、導電層７２は、絶縁材料６６上のトレンチ６８内に受容されるライン片７６を含む図示の局所接続ライン７５を形成するために既にエッチングされている。絶縁層３４の外側表面上から絶縁材料７２を完全に除去することを確実にするために、図示のように、多少のオーバーエッチングが行なわれることが好ましい。理想的には、トレンチ６８の形状は、絶縁材料６６に対して形成される導電ラインの全体外観及び形状を画定するように選択され且つ利用される。さらに、ライン７５の導電材料は、トレンチの側壁７７及び底部７９の材料６６に接触することが好ましい。
【００２８】
図１７は、図１６のものに対応する他の例示的実施例のウェーハ片１０ｂを示す。この実施例のものは、ＬＯＣＯＳ酸化物６６とは対照的なトレンチ絶縁酸化物６６ｂを用いたものである。例示的好適なトレンチ充填ライン６８ｂがそこには示されている。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明によるある処理過程における半導体ウェーハ片の概略断面図である。
【図２】図２は、図１に示されている過程に続く図１のウェーハ片の断面図である。
【図３】図３は、図２に示されている過程に続く図１のウェーハ片の断面図である。
【図４】図４は、図３に示されている過程に続く図１のウェーハ片の断面図である。
【図５】図５は、図４に示されている過程に続く図１のウェーハ片の断面図である。
【図６】図６は、図５に示されている過程に続く図１のウェーハ片の断面図である。
【図７】図７は、図６に示されている過程に続く図１のウェーハ片の断面図である。
【図８】図８は、図７に示されている過程に続く図１のウェーハ片の断面図である。
【図９】図９は、図８に示されている過程に続く図１のウェーハ片の断面図である。
【図１０】図１０は、本発明によるある処理過程における他の実施例の半導体ウェーハ片の概略断面図である。
【図１１】図１１は、図１０に示されている過程に続く図１のウェーハ片の断面図である。
【図１２】図１２は、図１１の線１１−１１に沿った図１１の断面図である。
【図１３】図１３は、図１１に示される過程に続く過程における図１０のウェーハ片の概略図である。
【図１４】図１４は、図１３の線１４−１４に沿った図１３の概略図である。
【図１５】図１５は、図１３に示される過程に続く過程における図１０のウェーハ片の概略図である。
【図１６】図１６は、図１５の線１６−１６に沿った図１５の断面図である。
【図１７】図１７は、本発明によるある処理過程であり、図１６の過程に相当する過程における他の実施例の半導体ウェーハ片の概略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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