(57)【要約】  【課題】  複数のＣＰＵを内蔵する半導体集積回路をテストする際に、半導体集積回路の内部において複数のＣＰＵの演算結果を期待値と比較判定することにより、テスト時間を短縮する。  【解決手段】  この半導体集積回路は、同一のテストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のＣＰＵ２０と、同一の期待値パターンをパラレルに入力し、複数のＣＰＵからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のＣＰＵについての複数の比較結果をそれぞれ出力する複数組の比較器４１〜４４と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、複数のＣＰＵの内の少なくとも１つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路５０とを具備する。【選択図】  図１
2006319055.tif 000002
【特許請求の範囲】
【請求項１】
同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のＣＰＵと、
同一の期待値パターンをパラレルに入力し、前記複数のＣＰＵからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、前記複数のＣＰＵについての複数の比較結果をそれぞれ出力する複数組の比較器と、
前記複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、前記複数のＣＰＵの内の少なくとも１つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路と、
を具備する半導体集積回路。
【請求項２】
同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のＣＰＵと、
同一の期待値パターンをパラレルに入力し、前記複数のＣＰＵからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、前記複数のＣＰＵについての複数の比較結果をそれぞれ出力する複数組の比較器と、
前記複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、それぞれのＣＰＵから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する複数の不一致検出回路と、
を具備する半導体集積回路。
【請求項３】
第１群の端子にパラレルに入力される複数ビットのテストパターンを前記複数のＣＰＵにパラレルに供給する第１群の配線と、
第２群の端子にパラレルに入力される複数ビットの期待値パターンを前記複数組の比較器にパラレルに供給する第２群の配線と、
をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
クロック信号に同期してシリアルに入力される複数ビットのテストパターンを順次シフトさせて保持し、保持されているテストパターンを前記複数のＣＰＵにパラレルに供給する第１群のフリップフロップと、
クロック信号に同期してシリアルに入力される複数ビットの期待値パターンを順次シフトさせて保持し、保持されている期待値パターンを前記複数組の比較器にパラレルに供給する第２群のフリップフロップと、
をさらに具備する請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、複数のＣＰＵを内蔵する半導体集積回路に関し、特に、それらのＣＰＵをテストする際にテストを補助する回路を内蔵する半導体集積回路に関する。
【背景技術】
【０００２】
近年においては、半導体製造プロセスの微細化に伴って、複数の機能ブロックを１チップ内に集積するシステムＬＳＩが普及しつつあり、複数のＣＰＵを内蔵するシステムＬＳＩも広く用いられている。このような半導体集積回路の大規模化及び複雑化に伴って、半導体集積回路のテストも複雑化してきており、半導体集積回路のテストを容易化するために、様々なテスト方式が開発されている。
【０００３】
その１つとして、半導体集積回路を半導体集積回路テスト装置（ＬＳＩテスタ）に接続し、ＬＳＩテスタから半導体集積回路にクロック信号と共にテストパターンを供給して、半導体集積回路に内蔵されているＣＰＵを動作させ、半導体集積回路内部でＣＰＵの演算結果を期待値パターンと比較判定するセルフテスト方式が知られている。そのようなテスト方式を導入することにより、テスト時間の短縮やコストの低減が図られている。
【０００４】
特に、半導体集積回路が複数のＣＰＵを内蔵する場合には、複数のＣＰＵの内から１つのＣＰＵを順次選択して外部から制御できるようにテスト回路を構成することにより、それらのＣＰＵを順次テストするセルフテスト方式が用いられていた。そのため、半導体集積回路に内蔵されているＣＰＵの数が増えれば、その分だけテスト時間も増大するという問題があった。
【０００５】
関連する技術として、下記の特許文献１には、回路ブロックの個数が増えても、テスト時間を増大することなく、より適切にテストを遂行できる半導体集積回路及びそのテスト方法が開示されている。特許文献１によれば、ＣＰＵ等の同一の機能回路ブロックを複数有する半導体集積回路において、特定のＣＰＵからなる回路ブロックは、その出力信号を外部に出力してテスト判定を実行できるように構成すると共に、他のＣＰＵからなる回路ブロックの出力信号とさらに他のＣＰＵからなる回路ブロックの出力信号とが一致しているか否かを比較できる判定回路を設けて、判定回路による比較判定結果が外部に出力される。
【０００６】
しかしながら、この半導体集積回路においては、特定のＣＰＵからなる回路ブロックの出力信号は外部のＬＳＩテスタ等に出力されて期待値と比較されるので、全てのテストを半導体集積回路の内部で行うことはできない。
【特許文献１】特開平２０００−２６７８７５号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、複数のＣＰＵを内蔵する半導体集積回路をテストする際に、半導体集積回路の内部において複数のＣＰＵの演算結果を期待値と比較判定することにより、テスト時間を短縮することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のＣＰＵと、同一の期待値パターンをパラレルに入力し、複数のＣＰＵからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のＣＰＵについての複数の比較結果をそれぞれ出力する複数組の比較器と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、複数のＣＰＵの内の少なくとも１つから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する不一致検出回路とを具備する。
【０００９】
また、本発明の第２の観点に係る半導体集積回路は、同一のテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を出力値パターンとして出力する複数のＣＰＵと、同一の期待値パターンをパラレルに入力し、複数のＣＰＵからそれぞれ出力される出力値パターンを期待値パターンと比較することにより、複数のＣＰＵについての複数の比較結果をそれぞれ出力する複数組の比較器と、複数組の比較器からそれぞれ出力される複数の比較結果に基づいて、それぞれのＣＰＵから出力される出力値パターンと期待値パターンとが一致しない場合に不一致を示す情報を出力する複数の不一致検出回路とを具備する。
【００１０】
以上において、半導体集積回路が、第１群の端子にパラレルに入力される複数ビットのテストパターンを複数のＣＰＵにパラレルに供給する第１群の配線と、第２群の端子にパラレルに入力される複数ビットの期待値パターンを複数組の比較器にパラレルに供給する第２群の配線とをさらに具備するようにしても良い。
【００１１】
あるいは、半導体集積回路が、クロック信号に同期してシリアルに入力される複数ビットのテストパターンを順次シフトさせて保持し、保持されているテストパターンを複数のＣＰＵにパラレルに供給する第１群のフリップフロップと、クロック信号に同期してシリアルに入力される複数ビットの期待値パターンを順次シフトさせて保持し、保持されている期待値パターンを複数組の比較器にパラレルに供給する第２群のフリップフロップとをさらに具備するようにしても良い。
【発明の効果】
【００１２】
本発明によれば、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のＣＰＵからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、テスト時間を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。本実施形態に係る半導体集積回路は、複数の同一ＣＰＵを内蔵しており、テストパターン及び期待値パターンをパラレル入力することにより、これらのＣＰＵに対して並列的にテストが行われる。
【００１４】
図１に示すように、半導体集積回路１００は、テストパターンをパラレル入力するための第１群の入力端子１〜４と、期待値パターンをパラレル入力するための第２群の入力端子５〜８と、テストの対象である複数のＣＰＵ２０と、各々のＣＰＵ２０から出力される出力値パターンを期待値パターンと比較するそれぞれの組の比較器４１〜４４と、複数組の比較器４１〜４４からそれぞれ出力される複数の比較結果に基づいて出力値パターンと期待値パターンとの不一致を検出する不一致検出回路５０とを有している。以下の説明においては、説明を簡単にするために、テストパターン、期待値パターン、出力値パターンにおけるデータのビット数を４ビットとする。
【００１５】
複数のＣＰＵ２０をテストするために、外部のＬＳＩテスタから第１群の入力端子１〜４に、４ビットのテストパターンがパラレルに入力される。半導体集積回路１００内には、第１群の入力端子１〜４にパラレルに入力される４ビットのテストパターンを複数のＣＰＵ２０にパラレルに供給する第１群の配線が設けられている。
【００１６】
一方、外部のＬＳＩテスタから第２群の入力端子５〜８には、４ビットの期待値パターンがパラレルに入力される。半導体集積回路１００内には、第２群の入力端子５〜８にパラレルに入力される４ビットの期待値パターンを複数組の比較器４１〜４４にパラレルに供給する第２群の配線が設けられている。
【００１７】
複数のＣＰＵ２０は、第１群の配線を介して供給される４ビットのテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を４ビットの出力値パターンとして複数組の比較器４１〜４４にそれぞれ出力する。
【００１８】
ここで、テストパターンとしては、ＬＳＩテスタ等によって生成される擬似乱数、又は、人為的に生成した値を用いることができる。また、期待値パターンとしては、テストパターンに基づいて演算が正常に行われた場合に出力されるデータが用いられる。
【００１９】
比較器４１〜４４として、本実施形態においてはＸＯＲ（排他的論理和）回路が用いられる。各々のＣＰＵ２０に対して４つの比較器４１〜４４が設けられており、１組の比較器４１〜４４は、対応するＣＰＵ２０から出力される４ビットの出力値パターンと第２群の配線を介して供給される４ビットの期待値パターンとを比較することにより、対応するＣＰＵ２０についての比較結果を不一致検出回路５０に出力する。ここで、出力値パターンと期待値パターンとが一致していれば、比較器４１〜４４の全てが「０」を出力し、出力値パターンと期待値パターンとが異なっていれば、比較器４１〜４４の内の少なくとも１つが「１」を出力する。
【００２０】
不一致検出回路５０は、複数組の比較器４１〜４４からそれぞれ出力される複数の比較結果に基づいて、複数のＣＰＵ２０の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路５０は、１６入力のＯＲ回路によって構成され、複数組の比較器４１〜４４の全てが「０」を出力した場合には、一致を表す「０」を出力し、複数組の比較器４１〜４４の内の少なくとも１つが「１」を出力した場合には、不一致を表す「１」を出力する。
【００２１】
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のＣＰＵからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのＣＰＵのテスト時間を短縮することができる。
【００２２】
次に、本発明の第２の実施形態について説明する。本実施形態に係る半導体集積回路は、複数の同一ＣＰＵを内蔵しており、テストパターン及び期待値パターンをシリアル入力することにより、これらのＣＰＵに対して並列的にテストが行われる。
【００２３】
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。図２に示すように、半導体集積回路２００は、テストパターンをシリアル入力するためにテストパターンのビット数と同じ数だけシリアル接続された第１群のフリップフロップ１１〜１４と、テストの対象である複数のＣＰＵ２０と、期待値パターンをシリアル入力するために期待値パターンのビット数と同じ数だけシリアル接続された第２群のフリップフロップ３１〜３４と、各々のＣＰＵ２０から出力される出力値パターンと第２群のフリップフロップ３１〜３４から出力される期待値パターンとを比較するそれぞれの組の比較器４１〜４４と、複数組の比較器４１〜４４からそれぞれ出力される複数の比較結果に基づいて出力値パターンと期待値パターンとの不一致を検出する不一致検出回路５０とを有している。以下の説明においては、説明を簡単にするために、テストパターン、期待値パターン、出力値パターンにおけるデータのビット数を４ビットとする。
【００２４】
複数のＣＰＵ２０をテストするために、外部のＬＳＩテスタからフリップフロップ１１に、クロック信号ＣＬＫに同期して、４ビットのテストパターンがシリアルに供給される。第１群のフリップフロップ１１〜１４は、クロック信号ＣＬＫに同期して、４ビットのテストパターンを順次シフトさせて保持し、保持されたテストパターンを複数のＣＰＵ２０にパラレルに供給する。
【００２５】
一方、外部のＬＳＩテスタからフリップフロップ３１に、クロック信号ＣＬＫに同期して、４ビットの期待値パターンがシリアルに供給される。第２群のフリップフロップ３１〜３４は、クロック信号ＣＬＫに同期して、４ビットの期待値パターンを順次シフトさせて保持し、保持されたテストパターンを複数組の比較器４１〜４４にパラレルに供給する。
【００２６】
複数のＣＰＵ２０は、第１群のフリップフロップ１１〜１４から供給されるテストパターンをパラレルに入力し、テストパターンに基づいて演算を行うことにより、それぞれの演算結果を４ビットの出力値パターンとして複数組の比較器４１〜４４にそれぞれ出力する。
【００２７】
比較器４１〜４４として、本実施形態においてはＸＯＲ（排他的論理和）回路が用いられる。各々のＣＰＵ２０に対して４つの比較器４１〜４４が設けられており、１組の比較器４１〜４４は、対応するＣＰＵ２０から出力される４ビットの出力値パターンとフリップフロップ３１〜３４から供給される４ビットの期待値パターンとを比較することにより、対応するＣＰＵ２０についての比較結果を不一致検出回路５０に出力する。ここで、出力値パターンと期待値パターンとが一致していれば、比較器４１〜４４の全てが「０」を出力し、出力値パターンと期待値パターンとが異なっていれば、比較器４１〜４４の内の少なくとも１つが「１」を出力する。
【００２８】
不一致検出回路５０は、複数組の比較器４１〜４４からそれぞれ出力される複数の比較結果に基づいて、複数のＣＰＵ２０の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路５０は、１６入力のＯＲ回路によって構成され、複数組の比較器４１〜４４の全てが「０」を出力した場合には、一致を表す「０」を出力し、複数組の比較器４１〜４４の内の少なくとも１つが「１」を出力した場合には不一致を表す「１」を出力する。
【００２９】
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のＣＰＵからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのＣＰＵのテスト時間を短縮することができる。さらに、テストパターン及び期待値パターンを半導体集積回路にシリアル入力することにより、複数のＣＰＵをテストするために必要となる入力端子数を削減することができる。
【００３０】
次に、本発明の第３の実施形態について説明する。本実施形態に係る半導体集積回路は、第１又は第２の実施形態に係る半導体集積回路における不一致検出回路の構成を変更したものであり、他の点に関しては第１又は第２の実施形態におけるのと同様であるので、以下においては、第２の実施形態における不一致検出回路の構成を変更した場合を例にとって説明する。
【００３１】
図３に、本発明の第３の実施形態に係る半導体集積回路の構成を示す。半導体集積回路３００においては、図２に示す第２の実施形態における不一致回路５０の替わりに、図３に示すように、１つのＣＰＵ２０に対応する１組の比較器４１〜４４に対して１つの不一致検出回路５１が接続されており、ＣＰＵ２０毎に不一致検出が行われる。
【００３２】
各々の不一致検出回路５１は、対応する組の比較器４１〜４４から出力される比較結果に基づいて、対応するＣＰＵ２０の演算が正常に行われたか否かを判定し、判定結果を表す情報を出力する。例えば、不一致検出回路５０は、４入力のＯＲ回路によって構成され、１組の比較器４１〜４４の全てが「０」を出力した場合には、一致を表す「０」を出力し、１組の比較器４１〜４４の内の少なくとも１つが「１」を出力した場合には不一致を表す「１」を出力する。
【００３３】
このように、外部から半導体集積回路にテストパターン及び期待値パターンを入力し、同一のテストパターンに基づく演算によって複数のＣＰＵからそれぞれ出力される出力値パターンを同一の期待値パターンと半導体集積回路内で比較して判定を行うことにより、これらのＣＰＵのテスト時間を短縮することができる。さらに、各組の比較器から出力される比較結果に基づいて、対応するＣＰＵの演算が正常に行われたか否かを判定することにより、いずれのＣＰＵが不良であるかを容易に判別することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示す図。
【図３】本発明の第３の実施形態に係る半導体集積回路の構成を示す図。
【符号の説明】
【００３５】
１〜８  入力端子、  １１〜１４、３１〜３４  フリップフロップ、  ２０  ＣＰＵ、  ４１〜４４  比較器、  ５０、５１  不一致検出回路、  １００、２００、３００  半導体集積回路
【図１】
2006319055.tif 000003
【図２】
2006319055.tif 000004
【図３】
2006319055.tif 000005