(57)【要約】【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。【解決手段】  半導体基板１にトランジスタ１１を形成すると共に、半導体基板１上にＭＮＯＳ素子１０を形成する。ＭＮＯＳ素子１０に電荷を蓄積した後、層間絶縁膜２０を形成する。層間絶縁膜２０に、ゲート電極５ｂ上に位置する第1の接続孔２０ｂ、及びＭＮＯＳ素子１０上に位置する第２の接続孔２０ａを形成する。層間絶縁膜２０上に、第1の接続孔２０ｂを介してゲート電極５ｂに接続する配線２２ｂを形成すると共に、第２の接続孔２０ａを介してＭＮＯＳ素子１０に接続するダミーパターン２２ａを形成する。【選択図】      図２
2006024613.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を形成する工程と、
前記層間絶縁膜上に、前記第1の接続孔を介して前記ゲート電極に接続する配線、及び前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続するダミーパターンを形成する工程と、
前記層間絶縁膜上、前記配線上及び前記ダミーパターン上に、プラズマプロセスを用いて絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を形成する工程と、
前記層間絶縁膜上に、導電膜を形成する工程と、
プラズマを用いたドライエッチングにより前記導電膜をパターニングすることにより、前記層間絶縁膜上に、前記第1の接続孔を介して前記ゲート電極に接続する第１の配線、及び前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続する第１のダミーパターンを形成する工程と
を具備する半導体装置の製造方法。
【請求項３】
前記第1の配線及び前記第1のダミーパターンを形成する工程の後に、
前記層間絶縁膜上、前記第１の配線上及び前記第１のダミーパターン上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の配線上に位置する第３の接続孔、及び前記第１のダミーパターン上に位置する第４の接続孔を形成する工程と、
前記第２の層間絶縁膜上に、第２の導電膜を形成する工程と、
プラズマを用いたドライエッチングにより前記導電膜をパターニングすることにより、前記第２の層間絶縁膜上に、前記第３の接続孔を介して前記第１の配線に接続する第２の配線を形成すると共に、前記第４の接続孔を介して前記第１のダミーパターンに接続する第２のダミーパターンを形成する工程と
を具備する請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を、プラズマを用いたドライエッチングにより形成する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記第1の配線を形成する工程において、前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続する第１のダミーパターンをさらに形成し、
前記第1の配線及び前記第1のダミーパターンを形成する工程の後に、
前記層間絶縁膜上、前記第１の配線上及び前記第１のダミーパターン上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の配線上に位置する第３の接続孔、及び前記第１のダミーパターン上に位置する第４の接続孔を、プラズマを用いたドライエッチングにより形成する工程と
を具備する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３及び第４の接続孔を形成する工程と、前記第２の導電膜を形成する工程の間に、
前記第３及び第４の接続孔それぞれに第１及び第２の導電体を埋め込む工程を具備し、
前記第２の配線は、前記第１の導電体を介して前記第１の配線に接続し、前記第２のダミーパターンは、前記第２の導電体を介して前記第１のダミーパターンに接続する請求項３に記載の半導体装置の製造方法。
【請求項７】
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、上面に電極を有していて不揮発的に電荷を蓄積する電荷蓄積素子を形成する工程と、
前記電荷蓄積素子に、電荷を蓄積する工程と、
前記トランジスタ上及び前記電荷蓄積素子上に層間絶縁膜を形成する工程と、
前記ゲート電極及び前記電荷蓄積素子の前記電極に電荷が流れるようなプラズマ処理を行う工程と
を具備する半導体装置の製造方法。
【請求項８】
前記トランジスタ及び前記ＭＮＯＳ素子を形成する工程は、
前記半導体基板を熱酸化することにより、前記ゲート酸化膜及び前記酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上に前記窒化シリコン膜を形成する工程と、
前記ゲート酸化膜上及び前記窒化シリコン膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記ゲート酸化膜上に前記ゲート電極を形成するとともに、前記ＭＮＯＳ用電極を形成する工程と
を具備する請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記トランジスタ及び前記ＭＮＯＳ素子を形成する工程において、前記ゲート酸化膜の厚さが異なる複数種のトランジスタが形成され、
前記ゲート酸化膜及び前記酸化シリコン膜を形成する工程は、前記酸化シリコン膜を、最も厚さが薄い前記ゲート酸化膜と同一工程で形成する工程を有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコン膜をパターニングする工程において、前記ＭＮＯＳ用電極に繋がるポリシリコンパッドを形成し、
前記ＭＮＯＳ素子に電荷を蓄積する工程は、
前記トランジスタ及び前記ＭＮＯＳ素子を、前記ポリシリコンパッド上が開口した保護用絶縁膜で被覆する工程と、
前記ポリシリコンパッドをプラズマに曝露する工程と、
前記保護用絶縁膜を除去する工程と
を具備する請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記ＭＮＯＳ素子は複数形成され、
前記ポリシリコン膜をパターニングする工程において、前記ポリシリコンパッドは複数の前記ＭＮＯＳ用電極に繋がるように形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ＭＮＯＳ素子に電荷を蓄積する工程は、
前記トランジスタを、前記ＭＮＯＳ素子上が開口した保護用絶縁膜で被覆する工程と、
前記ＭＮＯＳ素子をプラズマに曝露する工程と、
前記保護用絶縁膜を除去する工程と
を具備する請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記保護用絶縁膜はレジスト膜である請求項１０〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記ポリシリコンパッド又は前記ＭＮＯＳ用電極をプラズマに曝露する工程において、前記半導体基板に電圧を印加する請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記ＭＮＯＳ素子を曝露するプラズマは、不活性ガス、窒素、及び酸素からなる群から選ばれた一種又は複数種をプラズマ化したものである請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
半導体基板に形成され、ゲート電極を有するトランジスタと、
前記半導体基板上に形成され、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子と、
前記トランジスタ及び前記ＭＮＯＳ素子上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ゲート電極上及び前記前記ＭＮＯＳ用電極上それぞれに位置する第１及び第２の接続孔と、
前記層間絶縁膜上に形成され、前記第1の接続孔を介して前記ゲート電極に接続する配線と、
前記層間絶縁膜上に形成され、前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続するダミーパターンと、
を具備する半導体装置。
【請求項１７】
前記層間絶縁膜上、前記配線及び前記ダミーパターン上に位置し、プラズマプロセスを用いて形成された絶縁膜をさらに具備する請求項１６に記載の半導体装置。
【請求項１８】
前記第１及び第２の接続孔は、プラズマを用いたドライエッチングにより前記層間絶縁膜に形成されている請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記配線及び前記ダミーパターンは、前記層間絶縁膜上に形成された導電膜を、プラズマを用いたドライエッチングによりパターニングすることで形成されている請求項１６〜１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ダミーパターンの表面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１２の各図は、従来の半導体装置の製造方法を説明するための断面図である。
まず、図１２（Ａ）に示すように、シリコン基板１０１に溝を形成し、この溝に素子分離膜１０２を埋め込むことにより、トレンチアイソレーション法による素子分離を行う。これにより、トランジスタ形成領域とダミーパターン接続領域とが分離される。次いで、トランジスタ形成領域にゲート酸化膜１０３ａを形成する。このとき、ダミーパターン接続領域にも酸化膜１０３ｂが形成される。次いで、ゲート酸化膜１０３ａ上にゲート電極１０４を形成する。次いで、トランジスタ形成領域に低濃度不純物領域１０６を形成した後、ゲート電極１０４の側壁にサイドウォール１０５を形成する。次いで、トランジスタ形成領域にソース及びドレインとなる不純物領域１０７aを形成するとともに、ダミーパターン接続領域に放電用不純物領域１０７ｂを形成する。
【０００３】
次いで、全面上に層間絶縁膜１０８を形成し、さらに、層間絶縁膜１０８に、ゲート電極１０４上に位置する接続孔１０８ａ、及び放電用不純物領域１０７ｂ上に位置する接続孔１０８ｂそれぞれを形成する。次いで、接続孔１０８ａ，１０８ｂそれぞれにＷプラグ１０９ａ，１０９ｂを埋め込み、さらに層間絶縁膜１０８上に、Ｗプラグ１０９ａに接続するＡｌ合金配線１１０ａ、及びＷプラグ１０９ｂに接続するダミーパターン１１０ｂを形成する。
【０００４】
次いで、図１２（Ｂ）に示すように、層間絶縁膜１０８上、Ａｌ合金配線１１０ａ上及びダミーパターン１１０ｂ上に、第２の層間絶縁膜１１１を、プラズマＣＶＤ法を用いて形成する。このとき、Ａｌ合金配線１１０ａにはプラズマチャージが生じる。Ａｌ合金配線１１０ａにチャージした電荷はＷプラグ１０９ａを介してゲート電極１０４に流れる。この電荷の量が多い場合、ゲート電極１０４の下に位置するゲート酸化膜１０３ａが劣化し、トランジスタの特性が変化する。
【０００５】
層間絶縁膜１０８上にはダミーパターン１１０ｂが形成されているため、電荷の一部は、Ａｌ合金配線１１０ａにチャージせずにダミーパターン１１０ｂにチャージする。このため、ゲート電極に流れ込む電荷の量は少なくなる（例えば特許文献１参照）。
【特許文献１】特開平１０−１５４８０８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
配線へチャージする電荷の量と、ダミーパターンへチャージする電荷の量との比は、配線とダミーパターンの表面積の比によって変わる。このため、配線へのチャージ量を減らすには、ダミーパターンの表面積を大きくすることが必要である。
【０００７】
近年は、半導体装置の微細化が進んでいる。このため、ダミーパターンを形成できるスペースすなわちダミーパターンの表面積には限界がある。一方、半導体装置の微細化が進むと、層間絶縁膜の埋め込み性も向上させる必要があるが、このためには、層間絶縁膜を形成するためのプラズマを高密度化する必要がある。プラズマが高密度化すると、プラズマチャージ量も増加する。また、微細化が進むと、ゲート酸化膜、及びそれに類するゲート絶縁膜の膜厚は薄くなるため、プラズマチャージによるダメージに対する耐性が低下し、破壊に至＿やすくなる。このため、製造時に発生するプラズマチャージによるダメージが従来と同等であったとしても、微細化が進むと半導体装置はダメージを受けやすくなる。
【０００８】
このように、半導体装置の微細化が進むと、ダミーパターンを形成できるスペースには限界があるにもかかわらず、層間絶縁膜を形成するときのプラズマチャージ量が増えていた。また、ゲート絶縁膜等が薄くなるため、プラズマチャージによるダメージに対する耐性が低くなる。従って、半導体装置がプラズマチャージから受ける影響を緩和することが重要になる。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を形成する工程と、
前記層間絶縁膜上に、前記第1の接続孔を介して前記ゲート電極に接続する配線、及び前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続するダミーパターンを形成する工程と、
前記層間絶縁膜上、前記配線及び前記ダミーパターン上に、プラズマプロセスを用いて絶縁膜を形成する工程と
を具備する。
【００１１】
プラズマチャージの量は、プラズマプロセスを開始した直後が最も多い。そして、トランジスタのゲート酸化膜が劣化しやすい時は、プラズマプロセスを開始した直後である。
【００１２】
これに対し、本半導体装置の製造方法によれば、ダミーパターンは、電荷が蓄積されているＭＮＯＳ素子に接続しているため、トランジスタに接続している配線とは異なる電位が与えられている。このため、プラズマプロセス（例えばプラズマＣＶＤ）により、層間絶縁膜上に絶縁膜を形成する場合、プラズマプロセスを開始した直後では、電荷は、配線よりもダミーパターにチャージしやすい。
従って、プラズマプロセスを開始した直後における配線のプラズマチャージ量を減らすことができる。
【００１３】
本発明に係る他の半導体装置の製造方法は、
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を形成する工程と、
前記層間絶縁膜上に、導電膜を形成する工程と、
プラズマを用いたドライエッチングにより前記導電膜をパターニングすることにより、前記層間絶縁膜上に、前記第1の接続孔を介して前記ゲート電極に接続する第１の配線、及び前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続する第１のダミーパターンを形成する工程と
を具備する。
【００１４】
この半導体装置の製造方法によれば、層間絶縁膜上に形成された導電膜は、第１及び第２の接続孔それぞれを介してゲート電極及びＭＮＯＳ用電極に接続している。しかし、ＭＮＯＳ素子には電荷が蓄積されているため、プラズマを用いたドライエッチングにより導電膜をパターニングする場合、ドライエッチングを開始した直後では、導電膜にチャージした電荷は、ゲート電極よりもＭＮＯＳ用電極に多く流れる。
従って、ドライエッチングを開始した直後において、トランジスタのゲート電極に流れるプラズマチャージの量を減らすことができる。
【００１５】
この半導体装置の製造方法において、第1の配線及び第1のダミーパターンを形成する工程の後に、層間絶縁膜上、第１の配線上及び第１のダミーパターン上に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、第１の配線上に位置する第３の接続孔、及び第１のダミーパターン上に位置する第４の接続孔を形成する工程と、第２の層間絶縁膜上に、第２の導電膜を形成する工程と、プラズマを用いたドライエッチングにより導電膜をパターニングすることにより、第２の層間絶縁膜上に、第３の接続孔を介して第１の配線に接続する第２の配線を形成すると共に、第４の接続孔を介して第１のダミーパターンに接続する第２のダミーパターンを形成する工程とをさらに具備してもよい。
【００１６】
また、第３及び第４の接続孔を形成する工程と、導電膜を形成する工程の間に、第３及び第４の接続孔それぞれに第１及び第２の導電体を埋め込む工程を具備し、第２の配線は第１の導電体を介して第１の配線に接続し、第２のダミーパターンは第２の導電体を介して第１のダミーパターンに接続するようにしてもよい。
【００１７】
本発明に係る他の半導体装置の製造方法は、
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子を形成する工程と、
前記ＭＮＯＳ素子の前記酸化シリコン膜と前記窒化シリコン膜の界面に、電荷を蓄積する工程と、
前記トランジスタ上及び前記ＭＮＯＳ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート電極上に位置する第1の接続孔、及び前記ＭＮＯＳ用電極上に位置する第２の接続孔を、プラズマを用いたドライエッチングにより形成する工程と、
を具備する。
【００１８】
この半導体装置の製造方法によれば、第１及び第２の接続孔を形成するとき、ゲート電極及びＭＮＯＳ用電極それぞれに、プラズマからのチャージが生じる。しかし、ＭＮＯＳ素子には電荷が蓄積されているため、電荷は、ゲート電極よりもＭＮＯＳ用電極にチャージしやすい。従って、ゲート電極のプラズマチャージ量を減らすことができる。
この半導体装置の製造方法において、第1の配線を形成する工程において、第２の接続孔を介してＭＮＯＳ用電極に接続する第１のダミーパターンをさらに形成し、第1の配線及び第1のダミーパターンを形成する工程の後に、層間絶縁膜上、第１の配線上及び第１のダミーパターン上に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、第１の配線上に位置する第３の接続孔、及び第１のダミーパターン上に位置する第４の接続孔を、プラズマを用いたドライエッチングにより形成する工程とをさらに具備してもよい。
【００１９】
本発明に係る他の半導体装置の製造方法は、
半導体基板に、ゲート酸化膜及びゲート電極を有するトランジスタを形成すると共に、前記半導体基板上に、上面に電極を有していて不揮発的に電荷を蓄積する電荷蓄積素子を形成する工程と、
前記電荷蓄積素子に、電荷を蓄積する工程と、
前記トランジスタ上及び前記電荷蓄積素子上に層間絶縁膜を形成する工程と、
前記ゲート電極及び前記電荷蓄積素子の前記電極に電荷が流れるようなプラズマ処理を行う工程と
を具備する。
【００２０】
上記したいずれかの半導体装置の製造方法において、前記トランジスタ及び前記ＭＮＯＳ素子を形成する工程は、前記半導体基板を熱酸化することにより、前記ゲート酸化膜及び前記酸化シリコン膜を形成する工程と、前記酸化シリコン膜上に前記窒化シリコン膜を形成する工程と、前記ゲート酸化膜上及び前記窒化シリコン膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングすることにより、前記ゲート酸化膜上に前記ゲート電極を形成するとともに、前記ＭＮＯＳ用電極を形成する工程とを具備してもよい。
このようにすると、窒化シリコン膜を形成する工程と、ＭＮＯＳ素子に電荷を蓄積する工程を追加する以外は、従来と同じ工程で半導体装置を製造することができる。
【００２１】
トランジスタ及びＭＮＯＳ素子を形成する工程において、ゲート酸化膜の厚さが異なる複数種のトランジスタが形成される場合、ゲート酸化膜及び酸化シリコン膜を形成する工程では、酸化シリコン膜が、最も厚さが薄いゲート酸化膜と同一工程で形成されるのが好ましい。
【００２２】
ポリシリコン膜をパターニングする工程において、ポリシリコン電極に繋がるポリシリコンパッドを形成し、ＭＮＯＳ素子に電荷を蓄積する工程は、トランジスタ及びＭＮＯＳ素子を、ポリシリコンパッド上が開口した保護用絶縁膜で被覆する工程と、ポリシリコンパッドをプラズマに曝露する工程と、保護用絶縁膜を除去する工程とを具備してもよい。
この場合、ＭＮＯＳ素子は複数形成され、ポリシリコン膜をパターニングする工程において、ポリシリコンパッドは複数のポリシリコン電極に繋がるように形成されてもよい。
【００２３】
ＭＮＯＳ素子に電荷を蓄積する工程は、トランジスタを、ＭＮＯＳ素子上が開口した保護用絶縁膜で被覆する工程と、ＭＮＯＳ素子をプラズマに曝露する工程と、保護用絶縁膜を除去する工程とを具備してもよい。
保護用絶縁膜は、例えばレジスト膜である。
【００２４】
ポリシリコンパッド又はポリシリコン電極をプラズマに曝露する工程において、半導体基板に電圧を印加してもよい。このようにすると、ＭＮＯＳ素子に蓄積される電荷の極性を制御することにより、ダミーパターンに与える電位を制御することができる。
【００２５】
ＭＮＯＳ素子を曝露するプラズマは、不活性ガス、窒素、及び酸素からなる群から選ばれた一種又は複数種をプラズマ化したものであるのが好ましい。
【００２６】
本発明に係る半導体装置は、
半導体基板に形成され、ゲート電極を有するトランジスタと、
前記半導体基板上に形成され、酸化シリコン膜、窒化シリコン膜及びＭＮＯＳ用電極をこの順に積層したＭＮＯＳ素子と、
前記トランジスタ及び前記ＭＮＯＳ素子上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記ゲート電極上及び前記前記ＭＮＯＳ用電極上それぞれに位置する第１及び第２の接続孔と、
前記層間絶縁膜上に形成され、前記第1の接続孔を介して前記ゲート電極に接続する配線と、
前記層間絶縁膜上に形成され、前記第２の接続孔を介して前記ＭＮＯＳ用電極に接続するダミーパターンと、
を具備する。
【００２７】
この半導体装置において、層間絶縁膜上、配線及びダミーパターン上に位置し、プラズマプロセスを用いて形成された絶縁膜をさらに具備してもよい。また、第１及び第２の接続孔は、プラズマを用いたドライエッチングにより層間絶縁膜に形成されていてもよい。また、配線及びダミーパターンは、層間絶縁膜上に形成された導電膜を、プラズマを用いたドライエッチングによりパターニングすることで形成されていてもよい。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、シリコン基板上に、酸化シリコン膜、窒化シリコン膜及びポリシリコン電極をこの順に積層したＭＮＯＳ素子を形成し、このＭＮＯＳ素子に電荷を蓄積させた後にダミーパターンを形成し、ＭＮＯＳ素子に接続させるものである。
【００２９】
まず、図１（Ａ）に示すように、シリコン基板１に溝を形成し、この溝に、酸化シリコンからなる素子分離膜２を埋め込む。これにより、キャパシタ形成領域１ａとトランジスタ形成領域１ｂとが、トレンチアイソレーション法により分離される。次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１の表面には、トランジスタ形成領域１ｂに位置するゲート酸化膜３ｂが形成され、また、キャパシタ形成領域１ａに位置するＭＮＯＳ素子用の酸化膜３ａが形成される。ゲート酸化膜３ｂ及び酸化膜３ａの厚さは、３５ｎｍ以上８０ｎｍ以下であるのが好ましい。
【００３０】
次いで、図１（Ｂ）に示すように、酸化膜３ａ上を含む全面上に、ＣＶＤ法により窒化シリコン膜を形成する。次いで、この窒化シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜をエッチングする。これにより、酸化膜３ａ上には、ＭＮＯＳ素子用の窒化シリコン膜４が形成される。
その後、レジストパターンを除去する。
【００３１】
次いで、図１（Ｃ）に示すように、ゲート酸化膜３ｂ上及び窒化シリコン膜４上を含む全面上に、ＣＶＤ法によりポリシリコン膜５を形成する。
次いで、図１（Ｄ）に示すように、ポリシリコン膜５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜５をエッチングする。これにより、ポリシリコン膜５はパターニングされ、ゲート酸化膜３ｂ上に位置するゲート電極５ｂ、及び窒化シリコン膜４上に位置するＭＮＯＳ素子用のポリシリコン電極５ａが形成される。
このようにして、キャパシタ形成領域１ａには、酸化膜３ａ、窒化シリコン膜４及びポリシリコン電極５ａをこの順に積層した、ＭＮＯＳ素子１０が形成される。
【００３２】
次いで、図２（Ａ）に示すように、トランジスタ形成領域１ｂを含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５０が形成される。レジストパターン５０は、トランジスタ形成領域１ｂの全面を覆っているが、ＭＮＯＳ素子１０上には開口部を有している。
【００３３】
次いで、ＭＮＯＳ素子１０上を含む全面上を、プラズマに曝露する。ここで用いられるプラズマは、不活性ガス、窒素、及び酸素からなる群から選ばれた一種又は複数種をプラズマ化したものであるが、特にＡｒプラズマが好適である。
【００３４】
これにより、ＭＮＯＳ素子１０の酸化膜３ａと窒化シリコン膜４の界面には電荷が蓄積される。この電荷は不揮発である。なお、正の電荷を蓄積したいときは、例えばプラズマ曝露時にシリコン基板１に正電圧を印加すればよいし、負の電荷を蓄積したいときは、例えばプラズマ曝露時にシリコン基板１に負電圧を印加するか、又は接地すればよい。なお、本実施形態では、シリコン基板１に負電圧を印加することにより、酸化膜３ａと窒化シリコン膜４の界面に負の電荷を蓄積させる。
【００３５】
その後、図２（Ｂ）に示すように、レジストパターン５０を除去する。次いで、ゲート電極５ｂ、ＭＮＯＳ素子１０のポリシリコン電極５ａ、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、トランジスタ形成領域１ｂに位置する２つの低濃度不純物領域７ｂが形成される。
【００３６】
次いで、ゲート電極５ｂ上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極５ｂの側壁にはサイドウォール６ｂが形成される。次いで、ゲート電極５ｂ、サイドウォール６ｂ、ＭＮＯＳ素子１０のポリシリコン電極５ａ、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる２つの不純物領域８ｂが、トランジスタ形成領域１ｂに形成される。
このようにして、トランジスタ形成領域１ｂには、トランジスタ１１が形成される。
【００３７】
次いで、図２（Ｃ）に示すように、ＭＮＯＳ素子１０及びトランジスタ１１を含む全面上に、酸化シリコンを主成分とする層間絶縁膜２０を形成する。層間絶縁膜２０の形成には、ＣＶＤ法が用いられる。
【００３８】
次いで、層間絶縁膜２０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜２０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜２０を、プラズマを用いてドライエッチングする。これにより、層間絶縁膜２０には、ＭＮＯＳ素子１０のポリシリコン電極５ａ上に位置する接続孔２０ａ、及びトランジスタ１１のゲート電極５ｂ上に位置する接続孔２０ｂが形成される。その後、接続孔２０ａ，２０ｂを含む全面上をＡｒプラズマに曝露し、接続孔２０ａ，２０ｂをクリーニングする。
【００３９】
接続孔２０ａ，２０ｂそれぞれが層間絶縁膜２０を貫通するとき、又はその直前に、ＭＮＯＳ素子１０のポリシリコン電極５ａ、トランジスタ１１のゲート電極５ｂそれぞれには、プラズマから電荷がチャージする。また、Ａｒプラズマに曝露するときにも、ポリシリコン電極５ａ及びゲート電極５ｂそれぞれには、プラズマから電荷がチャージする。しかし、ＭＮＯＳ素子１０の酸化膜３ａと窒化シリコン膜４の界面には電荷が蓄積されているため、ポリシリコン電極５ａには、ゲート電極５ｂとは異なる電位が与えられている。このため、プラズマからチャージする電荷は、ゲート電極５ｂよりもポリシリコン電極５ａに捕集されやすい。従って、ゲート電極５ｂのプラズマチャージ量を減らし、ゲート酸化膜３ｂの劣化を抑制することができる。
【００４０】
その後、レジストパターンを除去する。次いで、接続孔２０ａ，２０ｂそれぞれの中、及び層間絶縁膜２０上に、Ｔｉ膜及びＴｉＮ膜を、スパッタリング法によりこの順に積層し、さらに、ＣＶＤ法によりタングステン（Ｗ）膜を形成する。次いで、層間絶縁膜２０上に位置するタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、接続孔２０ａ，２０ｂそれぞれにはＷプラグ２１ａ，２１ｂが埋め込まれる。
【００４１】
次いで、Ｗプラグ２１ａ，２１ｂ上を含む全面上に、スパッタリング法によりＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜を、プラズマを用いてドライエッチングする。これにより、層間絶縁膜２０上には、Ｗプラグ２１ｂに接続するＡｌ合金配線２２ｂ、及びＷプラグ２１ａに接続するダミーパターン２２ａが形成される。ダミーパターン２２ａは、Ｗプラグ２１ａを介してＭＮＯＳ素子１０に接続している。
【００４２】
図４は、ドライエッチングやプラズマＣＶＤ等のプラズマプロセスを開始してからの時間と、プラズマチャージの量との関係を、模式的に示すグラフである。このグラフに示すように、プラズマチャージの量は、プラズマプロセスを開始した直後が最も多い。そして、トランジスタのゲート酸化膜が劣化しやすい時は、プラズマプロセスを開始した直後である。
【００４３】
このように、Ａｌ合金膜をパターニングするためにドライエッチングを開始すると、プラズマからＡｌ合金膜に電荷がチャージする。Ａｌ合金膜は、接続孔２０ａ，２０ｂそれぞれに埋め込まれたＷプラグ２１ａ，２１ｂを介して、ゲート電極５ｂ及びポリシリコン電極５ａそれぞれに接続している。このため、Ａｌ合金膜にチャージした電荷は、ゲート電極５ｂ、ポリシリコン電極５ａそれぞれに流入する。しかし、ＭＮＯＳ素子１０の酸化膜３ａと窒化シリコン膜４の界面には電荷が蓄積されているため、ドライエッチングを開始した直後では、Ａｌ合金膜にチャージした電荷は、ゲート電極５ｂよりもポリシリコン電極５ａに多く流入する。
従って、本実施形態では、ドライエッチングを開始した直後において、ゲート電極５ｂに流れるプラズマチャージの量を減らすことができる。
【００４４】
図５は、図２（Ｃ）の状態における半導体装置の平面概略図である。この図に示すように、Ａｌ合金配線２２ｂの両側かつ近傍には、複数のダミーパターン２２ａが形成されている。ダミーパターン２２ａそれぞれの下には、Ｗプラグ２１ａが層間絶縁膜２０に埋め込まれている。Ｗプラグ２１ａそれぞれの下には、図２（Ｃ）に示したＭＮＯＳ素子１０が形成されている。
【００４５】
なお、ダミーパターン２２ａは、Ａｌ合金配線２２ｂの近傍以外の領域にも形成されていてもよい。また、図３に示したダミーパターン２２ａを更に細かく分割してもよいし、逆に、複数のダミーパターン２２ａをまとめて一つの大きなダミーパターンにしてもよい。
【００４６】
半導体装置の製造方法の説明に戻る。
次いで、図２（Ｄ）に示すように、Ａｌ合金配線２２ｂ、ダミーパターン２２ａ及び層間絶縁膜２０それぞれの上を含む全面上に、酸化シリコンを主成分とする第２の層間絶縁膜２３を形成する。第２の層間絶縁膜２３は、プラズマＣＶＤ法により形成される。このため、Ａｌ合金配線２２ｂ及びダミーパターン２２ａそれぞれにはプラズマチャージが生じる。
【００４７】
しかし、ＭＮＯＳ素子１０の酸化膜３ａと窒化シリコン膜４の界面には、負の電荷が不揮発的に蓄積されている。このため、ポリシリコン電極５ａ及びダミーパターン２２ａは、Ａｌ合金配線２２ｂとは異なる電位が与えられている。
一方、プラズマＣＶＤ法において、Ａｌ合金配線２２ｂ等にチャージする電荷は、正の電荷が多い。このため、プラズマＣＶＤを開始した直後は、チャージする電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａに捕集されやすい。従って、ダミーパターン２２ａの面積を大きくしなくても、プラズマＣＶＤを開始した直後におけるＡｌ合金配線２２ｂのプラズマチャージ量を減らすことができる。
【００４８】
半導体装置の製造方法の説明に戻る。
次いで、図３（Ａ）に示すように、第２の層間絶縁膜２３上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜２３上には、レジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜２３を、プラズマを用いてドライエッチングする。これにより、第２の層間絶縁膜２３には、ダミーパターン２２ａ上に位置する接続孔２３ａ、及びＡｌ合金配線２２ｂ上に位置する接続孔２３ｂが形成される。その後、接続孔２３ａ，２３ｂを含む全面上をＡｒプラズマに曝露し、接続孔２３ａ，２３ｂをクリーニングする。
【００４９】
接続孔２３ａ，２３ｂそれぞれが第２の層間絶縁膜２３を貫通するとき、又はその直前に、ダミーパターン２２ａ、配線２２ｂそれぞれには、プラズマから電荷がチャージする。また、接続孔２３ａ，２３ｂをＡｒプラズマに曝露するときにも、ダミーパターン２２ａ、配線２２ｂそれぞれには、プラズマから電荷がチャージする。しかし、ダミーパターン２２ａは、ＭＮＯＳ素子１０に接続しているため、配線２２ｂとは異なる電位が与えられている。このため、プラズマからチャージする電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａに捕集されやすい。従って、Ａｌ合金配線２２ｂのプラズマチャージ量を減らすことができる。
【００５０】
その後、レジストパターンを除去する。次いで、接続孔２３ａ，２３ｂそれぞれの中、及び第２の層間絶縁膜２３上に、Ｔｉ膜及びＴｉＮ膜を、スパッタリング法によりこの順に積層し、さらに、ＣＶＤ法によりタングステン膜を形成する。次いで、第２の層間絶縁膜２３上に位置するタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰにより除去する。これにより、接続孔２３ａ，２３ｂそれぞれにはＷプラグ２４ａ，２４ｂが埋め込まれる。Ｗプラグ２４ａはダミーパターン２２ａに接続し、Ｗプラグ２４ｂはＡｌ合金配線２２ｂに接続する。
【００５１】
次いで、Ｗプラグ２４ａ，２４ｂそれぞれの上、及び第２の層間絶縁膜２３上を含む全面上に、Ａｌ合金膜２５を、例えばスパッタリングにより形成する。次いで、Ａｌ合金膜２５上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜２５上には、レジストパターン５４が形成される。次いで、レジストパターン５４をマスクとして、Ａｌ合金膜２５を、プラズマを用いてドライエッチングする。これにより、Ａｌ合金膜２５はパターニングされ、第２の層間絶縁膜２３上には、Ｗプラグ２４ｂに接続するＡｌ合金配線２５ｂが形成されると共に、Ｗプラグ２４ａに接続するダミーパターン２５ａが形成される。
【００５２】
ドライエッチングを開始すると、プラズマからＡｌ合金膜２５に電荷がチャージする。Ａｌ合金膜２５は、接続孔２３ａ，２３ｂそれぞれに埋め込まれたＷプラグ２４ａ，２４ｂを介して、Ａｌ合金配線２２ｂ及びダミーパターン２２ａそれぞれに接続している。このため、Ａｌ合金膜２５にチャージした電荷は、Ａｌ合金配線２２ｂ、ダミーパターン２２ａそれぞれに流入する。
【００５３】
しかし、ダミーパターン２２ａはＷプラグ２１ａを介してＭＮＯＳ素子１０に接続している。このため、ドライエッチングを開始した直後では、Ａｌ合金膜２５にチャージした電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａに多く流入する。
従って、ドライエッチングを開始した直後において、Ａｌ合金配線２２ｂを介してトランジスタ１１に流れるプラズマチャージの量を減らすことができる。
【００５４】
以上、本実施形態によれば、ダミーパターン２２ａを、電荷を蓄積しているＭＮＯＳ素子１０に接続したため、ダミーパターン２２ａの面積を大きくしなくても、プラズマＣＶＤを開始した直後におけるＡｌ合金配線２２ｂのプラズマチャージ量を減らすことができる。このため、ダミーパターン２２ａの面積を大きくしなくても、プラズマチャージに起因したゲート酸化膜３の劣化を抑制することができる。
【００５５】
また、プラズマを用いたドライエッチングにより、ＭＮＯＳ素子１０のポリシリコン電極５ａ上に位置する接続孔２０ａ、及びトランジスタ１１のゲート電極５ｂ上に位置する接続孔２０ｂを形成している。この場合においても、プラズマからの電荷は、ポリシリコン電極５ａに捕集されやすい。このため、ゲート酸化膜３の劣化を抑制することができる。
【００５６】
また、プラズマを用いたドライエッチングにより、Ａｌ合金配線２２ｂ上に位置する接続孔２３ａ、及びダミーパターン２２ａ上に位置する接続孔２３ｂを形成している。この場合においても、ダミーパターン２２ａはＭＮＯＳ素子１０に接続しているため、プラズマからの電荷は、ダミーパターン２２ａに捕集されやすい。このため、ゲート酸化膜３の劣化を抑制することができる。
【００５７】
また、プラズマを用いたドライエッチングによりＡｌ合金膜をパターニングし、Ａｌ合金配線２２ｂ、ダミーパターン２２ａ、Ａｌ合金配線２５ｂ、及びダミーパターン２５ａを形成している。この場合においても、プラズマからＡｌ合金膜にチャージした電荷は、Ａｌ合金配線２２ｂ，２５ｂよりもダミーパターン２２ａ，２５ａに流入しやすい。このため、ゲート酸化膜３の劣化を抑制することができる。
【００５８】
図６及び図８の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＭＮＯＳ素子のポリシリコン電極に接続するポリシリコンパッドを形成し、このポリシリコンパッドを介してＭＮＯＳ素子に電荷を蓄積する点が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５９】
まず、図６（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、さらに、キャパシタ形成領域１ａに位置する酸化膜３ａ及びトランジスタ形成領域１ｂに位置するゲート酸化膜３ｂを形成する。次いで、酸化膜３ａ上に位置する窒化シリコン膜４を形成し、さらにポリシリコン膜５を形成する。これらの形成方法は、第１の実施形態と同じである。
【００６０】
次いで、図６（Ｂ）に示すように、ポリシリコン膜５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜５をエッチングする。これにより、ポリシリコン膜５がパターニングされ、ゲート電極５ｂ、及びＭＮＯＳ素子１０のポリシリコン電極５ａが形成されるとともに、ポリシリコン配線１５ａ及びポリシリコンパッド１５ｂが形成される。
【００６１】
図７は、図６（Ｂ）の状態における半導体装置の平面概略図である。この図に示すように、複数のＭＮＯＳ素子１０が、ゲート電極５ｂに沿って形成されている。そして、これらＭＮＯＳ素子１０を挟んでゲート電極５ｂとは反対側には、ポリシリコンパッド１５ｂが形成されている。そして、ポリシリコンパッド１５ｂは、ポリシリコン配線１５ａを介して、複数のＭＮＯＳ素子１０それぞれのポリシリコン電極５ａに接続している。      
【００６２】
半導体装置の製造方法の説明に戻る。
次いで、図８（Ａ）に示すように、キャパシタ形成領域１ａ及びトランジスタ形成領域１ｂを含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン５２が形成される。レジストパターン５２は、キャパシタ形成領域１ａ及びトランジスタ形成領域１ｂを覆っているが、ポリシリコンパッド１５ｂ上に開口部を有している。
【００６３】
次いで、ポリシリコンパッド１５ｂをプラズマに曝露する。ここで用いられるプラズマは、不活性ガス、窒素、及び酸素からなる群から選ばれた一種又は複数種をプラズマ化したものであるが、特にＡｒプラズマが好適である。これにより、ポリシリコンパッド１５ｂに接続している複数のポリシリコン電極５ａそれぞれに電位が与えられ、それぞれのポリシリコン電極５ａの下に位置する酸化膜３ａと窒化シリコン膜４の界面に、電荷が蓄積される。これにより、プラズマ曝露後のポリシリコン電極５ａに、ゲート電極５ｂとは異なる電位を与えることができる。
なお、第１の実施形態と同様に、シリコン基板に正又は負の電圧を加えることにより、ポリシリコン電極５ａに与えられる電位を制御することができる。
【００６４】
その後、図８（Ｂ）に示すように、レジストパターン５２を除去する。次いで、低濃度不純物領域７ｂ、サイドウォール６ｂ、不純物領域８ｂを形成する。このようにして、トランジスタ１１が形成される。
次いで、層間絶縁膜２０及び接続孔２０ａ，２０ｂを形成し、その後接続孔２０ａ，２０ｂをＡｒプラズマを用いてクリーニングする。さらに、Ｗプラグ２１ａ，２１ｂ、Ａｌ合金配線２２ｂ、及びダミーパターン２２ａを形成する。これらの形成方法は第１の実施形態と同一である。また、接続孔２０ａ，２０ｂを形成するとき及びクリーニングするとき、ならびにＡｌ合金配線２２ｂ及びダミーパターン２２ａを形成するときにゲート電極５ｂが受けるプラズマチャージの量も、第１の実施形態と同様の理由により、従来と比べて小さい。
【００６５】
次いで、図９（Ａ）に示すように、Ａｌ合金配線２２ｂ、ダミーパターン２２ａ及び層間絶縁膜２０それぞれの上を含む全面上に、プラズマＣＶＤ法により第２の層間絶縁膜２３を形成する。このとき、第１の実施形態と同様の理由により、プラズマＣＶＤを開始した直後は、電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａにチャージしやすい。
【００６６】
次いで、図９（Ｂ）に示すように、プラズマを用いたドライエッチングにより、第２の層間絶縁膜２３に接続孔２３ａ，２３ｂを形成し、さらにＡｒプラズマを用いて接続孔２３ａ，２３ｂをクリーニングする。これらの工程は第１の実施形態と同一である。そして、これらの工程において、第１の実施形態と同様の理由により、プラズマからの電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａにチャージしやすい。
【００６７】
次いで、接続孔２３ａ，２３ｂそれぞれに、Ｗプラグ２４ａ，２４ｂを埋め込む。この埋め込み方法は、第１の実施形態と同一である。
【００６８】
次いで、Ｗプラグ２４ａ，２４ｂそれぞれの上及び第２の層間絶縁膜２３上を含む全面上に、Ａｌ合金膜を、例えばスパッタリング法により形成する。次いで、このＡｌ合金膜を、プラズマを用いてドライエッチングする。これにより、第２の層間絶縁膜２３上には、Ｗプラグ２４ｂに接続するＡｌ合金配線２５ｂが形成されると共に、Ｗプラグ２４ａに接続するダミーパターン２５ａが形成される。これらの形成工程は、第１の実施形態と同一である。そして、これらの形成工程において、第１の実施形態と同様の理由により、プラズマからＡｌ合金膜にチャージした電荷は、Ａｌ合金配線２２ｂよりもダミーパターン２２ａに流入しやすい。
【００６９】
このように、本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、ＭＮＯＳ素子１０をプラズマに曝露しないため、ＭＮＯＳ素子１０がプラズマによってダメージを受けにくくなる。
【００７０】
図１０及び図１１は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、トランジスタ１１より高い電圧で動作する高電圧トランジスタがさらに形成され点が、第１の実施形態と異なる。なお、ＭＮＯＳ素子の酸化シリコン膜は、トランジスタ１１のゲート絶縁膜と同一の工程で形成される。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７１】
まず、図１０（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込むことにより、キャパシタ形成領域１ａ、トランジスタ形成領域１ｂ及び高電圧トランジスタ形成領域１ｃを互いに分離する。素子分離膜２の埋め込み方法は、第１の実施形態と同一である。
【００７２】
次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、キャパシタ形成領域１ａに位置するＭＮＯＳ素子用の酸化膜３ａ、トランジスタ形成領域１ｂに位置するゲート酸化膜３ｂ、及び高電圧トランジスタ形成領域１ｃに位置するゲート酸化膜３ｃが形成される。なお、ここでの酸化量は、ゲート酸化膜３ｂに合わせており、各酸化膜の厚さは、３５ｎｍ以上８０ｎｍ以下である。このため、ゲート酸化膜３ｃの厚さは、形成される高電圧トランジスタの動作電圧に耐えるには不十分である。
【００７３】
次いで、図１０（Ｂ）に示すように、酸化膜３ａ上に位置する窒化シリコン膜４を形成し、さらに、ゲート電極５ｂ及びＭＮＯＳ素子１０のポリシリコン電極５ａを形成する。これらの形成方法は、第１の実施形態と同一である。
【００７４】
次いで、ＭＮＯＳ素子１０に電荷を蓄積する。この蓄積方法も、レジストパターン（図示せず）がトランジスタ形成領域１ｂ及び高電圧トランジスタ形成領域１ｃの双方を覆う点を除けば、第１の実施形態と同一である。
【００７５】
次いで、図１０（Ｃ）に示すように、シリコン基板１を再び熱酸化する。これにより、ゲート酸化膜３ｃは厚くなり、高電圧トランジスタの動作電圧に耐えるようになる。なお、ゲート酸化膜３ｂのうち、ゲート電極５ｂに覆われていない部分も厚くなり、また、図示していないが、ゲート電極５ｂ及びポリシリコン電極５ａの表面も酸化される。
【００７６】
次いで、図１１（Ａ）に示すように、ゲート酸化膜３ｃ上を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、ポリシリコン膜をエッチングする。これにより、ポリシリコン膜がパターニングされ、ゲート酸化膜３ｃ上に位置するゲート電極５ｃが形成される。
その後、レジストパターンを除去する。
【００７７】
次いで、ゲート電極５ｂ，５ｃ、ＭＮＯＳ素子１０のポリシリコン電極５ａ、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、トランジスタ形成領域１ｂに位置する２つの低濃度不純物領域７ｂ、及び高電圧トランジスタ形成領域１ｃに位置する２つの低濃度不純物領域７ｃが形成される。
【００７８】
次いで、ゲート電極５ｂ，５ｃそれぞれの上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極５ｂ，５ｃそれぞれの側壁にはサイドウォール６ｂ，６ｃが形成される。次いで、ゲート電極５ｂ，５ｃ、サイドウォール６ｂ，６ｃ、ＭＮＯＳ素子１０のポリシリコン電極５ａ、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、トランジスタ形成領域１ｂに位置する２つの不純物領域８ｂ、及び高電圧トランジスタ形成領域１ｃに位置する２つの不純物領域８ｃが形成される。不純物領域８ｂ，８ｃそれぞれは、高電圧トランジスタのソース及びドレインとして機能する。
このようにして、トランジスタ形成領域１ｂにはトランジスタ１１が形成され、高電圧トランジスタ形成領域１ｃには高電圧トランジスタ１２が形成される。
【００７９】
次いで、層間絶縁膜２０及び接続孔２０ａ，２０ｂ，２０ｃを形成し、接続孔２０ａ，２０ｂ，２０ｃをＡｒプラズマによりクリーニングする。次いで、Ｗプラグ２１ａ，２１ｂ，２１ｃ、Ａｌ合金配線２２ｂ，２２ｃ、及びダミーパターン２２ａを形成する。接続孔２０ｃは、接続孔２０ａ，２０ｂと同時に形成され、高電圧トランジスタ１２のゲート電極５ｃ上に位置している。Ｗプラグ２１ｃは、Ｗプラグ２１ａ，２１ｂと同時に形成され、接続孔２１ｃの中に埋め込まれている。また、Ａｌ合金配線２２ｃはダミーパターン２２ａ、Ａｌ合金配線２２ｂと同時に形成され、Ｗプラグ２１ｃと接続している。なお、これらの形成方法は第１の実施形態と同一である。また、接続孔２０ａ，２０ｂ，２０ｃを形成するとき及びクリーニングするとき、ならびにＡｌ合金配線２２ｂ，２２ｃ及びダミーパターン２２ａを形成するときにゲート電極５ｂが受けるプラズマチャージの量も、第１の実施形態と同様の理由により、従来と比べて小さい。
【００８０】
次いで、図１１（Ｂ）に示すように、Ａｌ合金配線２２ｂ，２２ｃ、ダミーパターン２２ａ、及び層間絶縁膜２０それぞれの上を含む全面上に、プラズマＣＶＤ法により第２の層間絶縁膜２３を形成する。このとき、第１の実施形態と同様の理由により、プラズマＣＶＤを開始した直後は、チャージする電荷は、Ａｌ合金配線２２ｂ，２２ｃよりもダミーパターン２２ａに捕集されやすい。
【００８１】
次いで、図１１（Ｃ）に示すように、プラズマを用いたドライエッチングにより、第２の層間絶縁膜２３に接続孔２３ａ，２３ｂ，２３ｃを形成し、その後、接続孔２３ａ，２３ｂ，２３ｃをＡｒプラズマによりクリーニングする。これらの工程は、第１の実施形態において接続孔２３ａ，２３ｂを形成する工程と同一である。これらの工程において、第１の実施形態と同様の理由により、プラズマからの電荷は、Ａｌ合金配線２２ｂ，２２ｃよりもダミーパターン２２ａに捕集されしやすい。
【００８２】
次いで、接続孔２３ａ，２３ｂ，２３ｃそれぞれに、Ｗプラグ２４ａ，２４ｂ，２４ｃを埋め込む。この埋め込み方法は、第１の実施形態と同一である。
【００８３】
次いで、Ｗプラグ２４ａ，２４ｂ，２４ｃそれぞれの上、及び第２の層間絶縁膜２３上を含む全面上に、Ａｌ合金膜を、例えばスパッタリング法により形成し、このＡｌ合金膜を、プラズマを用いてドライエッチングする。これにより、第２の層間絶縁膜２３上には、Ｗプラグ２４ｂに接続するＡｌ合金配線２５ｂ、Ｗプラグ２４ｃに接続するＡｌ合金配線２５ｃが形成されると共に、Ｗプラグ２４ａに接続するダミーパターン２５ａが形成される。これらの工程は、第１の実施形態においてＡｌ合金配線２５ｂ及びダミーパターン２５ａを形成する工程と同一である。そして、第１の実施形態と同様の理由により、プラズマからＡｌ合金膜にチャージした電荷は、Ａｌ合金配線２２ｂ，２２ｃよりもダミーパターン２２ａに流入しやすい。
【００８４】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、ＭＮＯＳ素子１０をプラズマに曝露しないため、ＭＮＯＳ素子１０がプラズマによってダメージを受けにくくなる。
【００８５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００８６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図３】（Ａ）は図２（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図４】プラズマプロセスを開始してからの時間とプラズマチャージ量の関係を示す図。
【図５】図２（Ｃ）の状態における半導体装置の平面概略図。
【図６】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図７】図６（Ｂ）の状態における半導体装置の平面概略図。
【図８】（Ａ）は図６（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図９】（Ａ）は図８（Ｂ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図１０】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１１】（Ａ）は図１０（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１２】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【符号の説明】
【００８７】
１，１０１…シリコン基板、１ａ…キャパシタ形成領域、１ｂ…トランジスタ形成領域、１ｃ…高電圧トランジスタ形成領域、２，１０２…素子分離膜、３ａ，１０３ｂ酸化膜、３ｂ，３ｃ，１０３ａ…ゲート酸化膜、４…窒化シリコン膜、５…ポリシリコン膜、５ａ…ポリシリコン電極、５ｂ，５ｃ，１０４…ゲート電極、６ｂ，６ｃ，１０５…サイドウォール、７ｂ，７ｃ，１０６…低濃度不純物領域、８ｂ，８ｃ，１０７ａ…不純物領域、１０…ＭＮＯＳ素子、１１，１２…トランジスタ、１５ａ…ポリシリコン配線、１５ｂ…ポリシリコンパッド、２０，１０８…層間絶縁膜、２０ａ，２０ｂ，２０ｃ，２３ａ，２３ｂ，２３ｃ，１０８ａ，１０８ｂ…接続孔、２１ａ，２１ｂ，２１ｃ，２４ａ，２４ｂ，２４ｃ，１０９ａ，１０９ｂ…Ｗプラグ、２２ａ，２５ａ，１１０ｂ…ダミーパターン、２２ｂ，２２ｃ，２５ｂ，２５ｃ，１１０ａ…Ａｌ合金配線、２３，１１１…第２の層間絶縁膜、５０，５２，５４…レジストパターン、１０７ｂ…放電用不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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