(57)【要約】      （修正有）【課題】製造バラツキ、電源電圧、使用温度、使用周波数が変化しても所望の変調度の周波数変調クロックを供給可能とするスプレッドスペクトラムクロック生成回路を提供する。【解決手段】制御信号に応じて制御周期間隔で発振周期を可変に制御する第１の遅延制御型発振回路１０４と、第１の遅延制御型発振回路の出力を分周したクロック信号ｆｏ１と、位相比較結果に基づき周波数制御信号Ｃを出力する制御回路１０３と、変調最大値Ａを決定する変調最大値決定回路１０６と、変調最大値Ａ内で変調制御信号αを生成する変調信号発生回路１０７と、出力クロック信号の発振周期を制御信号に応じ制御周期間隔に可変に制御する第２の遅延制御型発振回路１０８を備えている。【選択図】図１
2006024110.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に基づき発振周期を等間隔で可変制御する遅延制御型発振回路と、
前記遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値と、前記遅延制御型発振回路の発振周波数制御値とから、変調信号の最大値を決定する変調最大値決定回路と、
前記変調最大値決定回路から前記変調最大値を受け、前記変調最大値内で変調制御信号を生成する変調信号発生回路と、
を少なくとも備え、
前記発振周波数制御値と前記変調制御信号との加算値が、前記遅延制御型発振回路に前記制御信号として与えられ、前記遅延制御型発振回路からは、周波数変調されたクロック信号が出力される、ことを特徴とするスプレッドスペクトラムクロック生成回路。
【請求項２】
前記遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値は、製造ばらつき、あるいは使用条件により素子の遅延値が変化した場合にも一定とされ、
前記遅延制御型発振回路からは、変調度が所望値に保たれ周波数変調されたクロック信号が出力される、ことを特徴とする請求項１記載のスプレッドスペクトラムクロック生成回路。
【請求項３】
制御信号に応じて発振周期を、所定の制御周期間隔で可変させる第１及び第２の遅延制御型発振回路と、
前記第１の遅延制御型発振回路の出力クロック信号を分周したクロック信号と、基準クロック信号を分周したクロック信号との位相を比較する位相比較器と、
前記位相比較器での位相比較結果に基づき、周波数制御信号を生成し、前記第１の遅延制御型発振回路に前記制御信号として供給する制御回路と、
予め定められた値と、前記周波数制御信号と、与えられた変調度設定信号とから、変調最大値を決定する変調最大値決定回路と、
前記変調最大値決定回路から前記変調最大値を受け、前記変調最大値内で変調制御信号を生成する変調信号発生回路と、
を備え、
前記第２の遅延制御型発振回路は、前記変調信号発生回路からの前記変調制御信号と、前記制御回路からの前記周波数制御信号とを加算した値を、制御信号として受け、周波数変調されたクロック信号を出力する、ことを特徴とするスプレッドスペクトラムクロック生成回路。
【請求項４】
前記変調最大値決定回路における前記予め定められた値は、前記遅延制御型発振回路の最小発振周期を、発振周期の前記制御周期間隔で換算した値とされる、ことを特徴とする請求項３記載のスプレッドスペクトラムクロック生成回路。
【請求項５】
前記周波数制御信号の最小値が、前記遅延制御型発振回路の最小発振周期を、発振周期の前記制御周期間隔で換算した値とされる、ことを特徴とする請求項３記載のスプレッドスペクトラムクロック生成回路。
【請求項６】
前記予め定められた値（Ｂ）は、前記遅延制御型発振回路の最小発振周期を制御周期間隔で除した値よりなり、
前記変調最大値決定回路は、前記予め定められた値（Ｂ）と前記周波数制御信号（Ｃ）を加算した値に、前記変調度設定信号（ＭＳ）を乗算した値（Ｂ＋Ｃ）×ＭＳを変調最大値（Ａ）として出力し、
前記第２の遅延制御型発振回路からの出力クロック信号の最大の周期変調は、（Ｂ＋Ｃ）×ＭＳ×Ｄ０（ただし、Ｄ０は制御周期間隔）となり、
前記第１の遅延制御型発振回路の出力クロック信号が前記基準クロック信号の周期となる場合の前記周波数制御信号（Ｃ）は、最小発振周期をＴ０として、Ｔ０＋Ｄ０×Ｃとされ、
式
（Ｂ＋Ｃ）×ＭＳ×Ｄ０／（Ｔ０＋Ｄ０×Ｃ）
で与えられる変調度は、Ｂ＝Ｔ０／Ｄ０より、変調度設定値（ＭＳ）とされる、ことを特徴とする請求項３記載のスプレッドスペクトラムクロック生成回路。
【請求項７】
前記位相比較器は、前記基準クロック信号を第１の分周器でＭ（ただし、Ｍは所定の正整数）分周した第１の分周クロック信号を入力とし、
前記第１の遅延制御型発振回路の出力を第２の分周器でＮ（ただし、Ｎは所定の正整数）分周した第２の分周クロック信号が、前記位相比較器に入力される、ことを特徴とする請求項３記載のスプレッドスペクトラムクロック生成回路。
【請求項８】
基準クロックを入力とし第１の分周比で分周した第１のクロック信号を出力する第１のプログラム設定カウンタと、
前記第１のプログラム設定カウンタの出力を第１の入力端に入力する位相比較器と、
前記位相比較器からの周波数誤差信号を入力とし周波数制御信号を出力する発振周波数制御回路と、
前記発振周波数制御回路からの周波数制御信号を入力とし周波数制御信号に応じた発振周期のクロックを出力する第１の遅延制御型発振回路と、
前記第１の遅延制御型発振回路からの出力を受け第２の分周比でＮ分周した第２のクロック信号を、前記位相比較器の第２の入力端に供給する第２のプログラム設定カウンタと、
変調度設定信号と、前記発振周波数制御回路からの周波数制御信号とを入力とし、変調最大値を決定する変調最大値決定回路と、
前記変調最大値決定回路から出力される変調最大値を入力し、変調最大値内で変調制御信号を出力する変調信号発生回路と、
前記発振周波数制御回路からの前記周波数制御信号と前記変調信号発生回路からの変調制御信号を加算する加算器と、
前記加算器の出力を制御信号として受け、前記制御信号に応じた発振周期のクロックを生成する第２の遅延制御型発振回路と、
前記第２の遅延制御型発振回路の出力を入力とし、変調クロック信号を出力するバッファと、
を備えているスプレッドスペクトラムクロック生成回路。
【請求項９】
前記変調最大値決定回路における前記予め定められた値は、前記遅延制御型発振回路の最小発振周期を制御周期間隔で換算した値とされる、ことを特徴とする請求項８記載のスプレッドスペクトラムクロック生成回路。
【請求項１０】
前記周波数制御信号の最小値が、前記遅延制御型発振回路の最小発振周期を制御周期間隔で換算した値とされる、ことを特徴とする請求項８記載のスプレッドスペクトラムクロック生成回路。
【請求項１１】
前記第２の遅延制御型発振回路の出力を受け第３の分周比で分周した信号を前記バッファの入力に供給する第３のプログラム設定カウンタを備えている、ことを特徴とする請求項８記載のスプレッドスペクトラムクロック生成回路。
【請求項１２】
請求項１乃至１１のいずれか一記載のスプレッドスペクトラムクロック生成回路を備えた半導体集積回路装置。
【請求項１３】
基準クロックを入力とし遅延を付加して出力する第１の可変遅延回路と、
前記第１の可変遅延回路の出力と前記基準クロックとを入力してその位相差を検出する位相比較器と、
前記位相比較器での位相比較結果に基づき、前記第１の可変遅延回路の遅延値を可変制御する制御信号を生成する制御回路と、
入力信号を入力とし遅延を付加して出力する第２の可変遅延回路と、
予め定められた値と前記制御信号とを入力とし、前記第２の可変遅延回路における遅延値を可変制御する演算回路と、
を備えている、ことを特徴とする遅延型位相調整回路。
【請求項１４】
前記予め定められた値は、前記可変遅延回路の最小遅延値を、遅延制御周期間隔で換算した値とされる、ことを特徴とする請求項１３記載の遅延型位相調整回路。
【請求項１５】
前記可変遅延回路の最小遅延値出力の制御信号が、前記可変遅延回路の最小遅延値を遅延制御周期間隔で換算した値とされる、ことを特徴とする請求項１３記載の遅延型位相調整回路。
【請求項１６】
前記制御回路は、前記位相比較器での比較結果に基づき、前記第１の可変遅延回路の出力と基準クロックの遅延が１周期となるように制御する、ことを特徴とする請求項１３記載の遅延型位相調整回路。
【請求項１７】
請求項１３乃至１６のいずれか一に記載の遅延型位相調整回路を備えた半導体集積回路装置。
【請求項１８】
制御信号に基づき発振周期を等間隔で可変制御する遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値と、前記遅延制御型発振回路の発振周波数制御値とから、変調信号の最大値を決定する工程と、
前記変調最大値内で変調制御信号を生成する工程と、
発振周波数制御値と前記変調制御信号との加算値を、前記遅延制御型発振回路に前記制御信号として供給し、前記遅延制御型発振回路から、周波数変調されたクロック信号が出力される工程と、
を含む、ことを特徴とするスプレッドスペクトラムクロック生成方法。
【請求項１９】
前記遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値は、製造ばらつき、あるいは使用条件により素子の遅延値が変化した場合にも一定とされ、
前記遅延制御型発振回路からは、変調度が所望値に保たれ周波数変調されたクロック信号が出力される、ことを特徴とする請求項１８記載のスプレッドスペクトラムクロック生成方法。
【請求項２０】
基準クロックを入力とし遅延を付加して出力する第１の可変遅延回路の出力と前記基準クロックとの位相差を位相比較器で検出する工程と、
前記位相比較器での位相比較結果を入力とする制御回路により、前記第１の可変遅延回路の遅延値を可変制御する制御信号を生成する工程と、
予め定められた値と前記制御信号とを入力とする演算回路により、第２の可変遅延回路における遅延値を可変制御する工程と、
前記第２の可変遅延回路は入力信号を入力とし演算回路により規定される遅延を付加して出力する工程と、
を含む、ことを特徴とする遅延型位相調整方法。
【請求項２１】
前記予め定められた値は、前記可変遅延回路の最小遅延値を、遅延制御周期間隔で換算した値とされる、ことを特徴とする請求項２０記載の遅延型位相調整方法。
【請求項２２】
前記可変遅延回路の最小遅延値出力の制御信号が、前記可変遅延回路の最小遅延値を遅延制御周期間隔で換算した値とされる、ことを特徴とする請求項２０記載の遅延型位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波妨害）低減のためのクロック周波数拡散（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｉｏｎ：「ＳＳＣＧ」ともいう）装置及び方法に関する。
【背景技術】
【０００２】
半導体集積回路の高速化、高機能化の進展に伴い、放射雑音を規制値に収める、いわゆるＥＭＩ対策が格段に難しくなってきている。ＥＭＩフィルタやデカプリング・コンデンサーなどの対策部品をプリント基板に挿入しても、規制値をクリアできないという場合もある。
【０００３】
また、ＥＭＩ対策部品を挿入することは、占有面積とコストが増大する結果となる。クロック同期の半導体集積回路が多い中で、クロック周波数に変調をかけてピーク・スペクトルを低減するＳＳＣＧ技術が注目されている。
【０００４】
図９は、特許文献１に記載された構成を示す図である。
【０００５】
Ｙ１３１は、発振回路３２に使用する圧電水晶であり、安定クロック・パルス・トレイン、または、非変調クロック信号を生成する。第１プログラム設定カウンタ３５は、非変調クロック信号を整数（Ｍ）で分割（分周）する。フィルタ３８からの電圧に基づき発振周波数を可変させる電圧制御発振器３９（ＶＣＯ）からのクロック信号はバッファ４０に入力され、バッファ４０から出力クロックが出力される。クロック信号の周波数は、位相比較器３７とフィルタ３８からの入力電圧に比例する。ＶＣＯ３９からの出力クロック信号は第２プログラム設定カウンタ４２に入力され、ＶＣＯ３９からのクロック信号を整数（Ｎ）で分割（分周）し、位相比較器３７に供給する。
【０００６】
位相比較器３７とフィルタ３８は、第１プログラム設定カウンタ３５と第２プログラム設定カウンタ４２間の位相エラーに比例するアナログ信号を生成し、バッファ４０からのクロック信号は、発振周波数時間（Ｎ／Ｍ）に等しい。拡大スペクトル変調は、ＭとＮを時間の関数として変える拡大スペクトル変調手段４１を用いて行われる。第３プログラム設定カウンタ４５は、発振回路３２の出力をＭとＮが変わる割合、または、変調周波数を設定する、整数（Ｉ）で分割する。
【０００７】
第１と第２のルックアップ・テーブル４６、４７は、各々、出力クロック信号周波数を変調するＭとＮのタビライズ値である。
【０００８】
アップ／ダウン・カウンタ４９は、ルックアップ・テーブルの次のエントリを示すために用いられる。シリアル・リンク５１は、異なる値をプログラム設定カウンタまたはルックアップ・テーブルにプログラム設定して、変調特性を修正するために用いられる。
【０００９】
図１０は、特許文献１に記載された別の構成を示す図である。拡大スペクトル変調は、第２ＶＣＯ５２とデジタル／アナログ・コンバータ８３（ＤＡＣ）からの出力のアナログ変調信号で行われる。
【００１０】
第２ＶＣＯ５２は、変調がない時に、第１ＶＣＯ３９と同じクロックを生成する。第２ＶＣＯ５２はアナログ変調に応答して、拡大スペクトル・クロック出力信号を生成する。
【００１１】
変調は、デジタル／アナログ・コンバータ８３に送られる変調振幅値を記憶しているＲＯＭ８２に依って行われる。アップ／ダウン・カウンタ８４のカウント出力は、ＲＯＭ８２のアドレスとして用いられる。第３プログラム設定カウンタ８５は、変調周波数を設定する。
【００１２】
【特許文献１】特開平７−２３５８６２号公報（第６図、第９図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記した従来の構成においては、
・半導体集積回路の製造バラツキや、
・電源電圧、周囲温度、使用周波数等の使用環境
により、所望の変調度を得られない、という問題がある。
【００１４】
変調度が小さい場合、ＥＭＩ低減効果が減少し、逆に、変調度が大きい場合、クロックの最大周波数が高くなり、クロックを供給している回路が誤動作する場合がある。
【００１５】
半導体集積回路は、製造上のバラツキ、電源電圧、使用温度により構成しているトランジスタ、抵抗、容量の特性が変化する。このため、フィルタとＶＣＯの特性が変化する。
【００１６】
図９の構成は、ＭとＮの値を変化させて変調クロックを発生させている。つまり、異なる周波数にＶＣＯの周波数を応答させることで、変調クロック信号を発生させている。設計上、フィルタとＶＣＯ特性からなる周波数応答特性と、ＭとＮの切り替え時間を最適になるように設計したときの周波数遷移の一例を、図１１に示す。
【００１７】
前述したようにフィルタとＶＣＯの特性が変化し、周波数応答速度が遅い場合、図１２に示すように、変調クロックの周波数がターゲットの周波数になる前に、ターゲットの周波数が切り替わるので、周波数変調の変調度が小さくなる。ＥＭＩ低減効果は、変調度が大きいほど低減効果が大きくなる傾向にあるので、図１２の場合、期待する変調度より小さな変調度となり、ＥＭＩ低減効果が減少する。
【００１８】
逆に、周波数応答速度が速い場合、図１３に示すように、ターゲットの周波数を超える状態と、ターゲットの周波数で安定する状態が発生する。クロックを供給している回路の動作周波数を超えたクロックが供給されると、誤動作の原因となる。また、周波数が停滞するとスペクトル分散の効果が少なくなり、ＥＭＩ低減効果が減少する。
【００１９】
図１４は、図１１、図１２、図１３の状態のスペクトラムのイメージを示す図である。仮に、周波数応答特性が同じでも、ターゲットのクロック周波数が異なる場合には、周波数応答特性が変化した場合と同じ現象が発生する。
【００２０】
クロック周波数が高くなった場合、周波数応答特性が遅い場合と同等で、クロック周波数が低くなった場合、周波数応答特性が早い場合と同等である。
【００２１】
また、図１０の構成の場合、フィルタ３８からの出力電圧に、デジタルアナログコンバータ８３からのアナログ変調信号を加算した値を制御電圧として入力する第２ＶＣＯ５２から変調クロックを発生しており、アナログ変調信号の周期が変調周期、振幅が変調度を決める要素となっている。
【００２２】
図１０の構成の場合、前述したように、製造上のバラツキ、電源電圧、使用温度の変化でＶＣＯの特性が変化する。ある２つの条件時のＶＣＯの制御電圧と、出力周波数の特性の例を、図１５に示す。
【００２３】
ＶＣＯから任意の周波数を出力する場合、製造上のバラツキ、使用条件により、制御電圧（フィルタ３８からの出力電圧）が異なる。フィルタ３８からの出力電圧に、アナログ変調信号を加算し、拡散スペクトル・クロックを発生させる場合に、アナログ変調信号の振幅が一定であっても、フィルタ３８からの出力電圧が異なるために、変調度が一定とならない。
【００２４】
また、ターゲットの周波数が異なる場合にも、同様な現象が生じる。
【００２５】
したがって、本発明の目的は、製造バラツキ、電源電圧、使用温度、使用周波数が変化しても所望の変調度の周波数変調クロックを供給可能とするスプレッドスペクトラムクロック生成回路及び方法を提供することにある。
【００２６】
本発明の他の目的は、ＥＭＩ低減効果減少を防止するスプレッドスペクトラムクロック生成回路及び方法を提供することにある。
【００２７】
本発明の他の目的は、クロックが供給される回路の誤動作を防止するスプレッドスペクトラムクロック生成回路及び方法を提供することにある。
【００２８】
本発明の他の目的は、ＥＭＩ対策のための部品を削減するスプレッドスペクトラムクロック生成回路及び方法を提供することにある。
【課題を解決するための手段】
【００２９】
本願で開示される発明は、上記目的を達成するため、概略以下の構成とされる。
【００３０】
本発明の１つの側面（アスペクト）に係るスプレッドスペクトラムクロック生成回路は、制御信号に基づき発振周期を等間隔で可変制御する遅延制御型発振回路と、前記遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値と、前記遅延制御型発振回路の発振周波数制御値とから、変調信号の最大値を決定する変調最大値決定回路と、前記変調最大値決定回路から前記変調最大値を受け、前記変調最大値内で変調制御信号を生成する変調信号発生回路と、を少なくとも備え、前記発振周波数制御値と前記変調制御信号との加算値が、前記遅延制御型発振回路に前記制御信号として与えられ、前記遅延制御型発振回路からは、周波数変調されたクロック信号が出力される。本発明において、前記遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値は、製造ばらつき、あるいは使用条件により素子の遅延値が変化した場合にも一定とされ、前記遅延制御型発振回路からは、変調度が一定の周波数変調されたクロック信号が出力される。
【００３１】
本発明の別の側面に係るスプレッドスペクトラムクロック生成回路は、制御信号に応じて発振周期を、所定の制御周期間隔で可変させる第１及び第２の遅延制御型発振回路と、前記第１の遅延制御型発振回路の出力クロック信号を分周したクロック信号と、基準クロック信号を分周したクロック信号との位相を比較する位相比較器と、前記位相比較器での位相比較結果に基づき、周波数制御信号を生成し、前記第１の遅延制御型発振回路に前記制御信号として供給する制御回路と、予め定められた値と、前記周波数制御信号と、与えられた変調度設定信号とから、変調最大値を決定する変調最大値決定回路と、前記変調最大値決定回路から前記変調最大値を受け、前記変調最大値内で変調制御信号を生成する変調信号発生回路と、を備え、前記第２の遅延制御型発振回路は、前記変調信号発生回路からの前記変調制御信号と、前記制御回路からの前記周波数制御信号とを加算した値を、制御信号として受け、周波数変調されたクロック信号を出力する。本発明において、前記変調最大値決定回路における前記予め決められた値は、前記発振回路の最小発振周期を制御周期間隔で換算した値とされる。あるいは、前記周波数制御信号の最小値が、前記発振回路の最小発振周期を制御周期間隔で換算した値とされる。
【００３２】
本発明の他の側面に係るスプレッドスペクトラムクロック生成方法は、制御信号に基づき発振周期を等間隔で可変制御する遅延制御型発振回路の最小発振周期を、発振周期の制御周期間隔で換算した値と、前記遅延制御型発振回路の発振周波数制御値とから、変調信号の最大値を決定する工程と、
前記変調最大値内で変調制御信号を生成する工程と、
発振周波数制御値と前記変調制御信号との加算値を、前記遅延制御型発振回路に前記制御信号として供給し、前記遅延制御型発振回路から、周波数変調されたクロック信号が出力される工程と、
を含む。
【００３３】
本発明においては、制御信号に基づき発振周期を等間隔で可変させる遅延制御型発振回路の最小発振周期を、発振周期の制御間隔で換算した値と、発振周波数制御値から所望の変調度で演算することで、変調信号の最大値を決定している。
【００３４】
半導体集積回路は、使用条件により素子の遅延値が変化しても、遅延値の変化率は、一定であることから、遅延制御型発振回路の最小発振周期を発振周期の制御間隔で換算した値は一定とされる。
【００３５】
遅延制御型発振回路の発振周期と、最小発振周期を発振周期の制御間隔で換算した値＋発振周波数制御値は，原点（０，０）を通過する１次関数で表されるので、［換算値＋制御値］から変調信号の最大値を決定することで、変調度が一定になる。
【００３６】
本発明の他の側面に係る遅延型位相調整回路は、基準クロックを入力とし遅延を付加して出力する第１の可変遅延回路と、前記第１の可変遅延回路の出力と前記基準クロックとを入力してその位相差を検出する位相比較器と、前記位相比較器での位相比較結果に基づき、前記第１の可変遅延回路の遅延値を可変制御する制御信号を生成する制御回路と、入力信号を入力とし遅延を付加して出力する第２の可変遅延回路と、予め定められた値と前記制御信号とを入力とし、前記第２の可変遅延回路における遅延値を可変制御する演算回路と、を備えている。本発明において、前記予め定められた値は、前記可変遅延回路の最小遅延値を、遅延制御周期間隔で換算した値とされる。本発明において、前記可変遅延回路の最小遅延値出力の制御信号が、前記可変遅延回路の最小遅延値を遅延制御周期間隔で換算した値とされる。
【発明の効果】
【００３７】
本発明によれば、製造バラツキ、あるいは電源電圧、使用温度、使用周波数が変化しても所望の変調度の周波数変調クロックを供給することができる。
【００３８】
本発明によれば、ＥＭＩ低減効果減少を防止することができる。
【００３９】
本発明によれば、変調度は、製造バラツキ、使用環境によらず所望値（一定値）とされ、これにより、クロック供給先の回路の誤動作等を防止することができる。
【００４０】
本発明によれば、ＥＭＩ基準クリアを補助することができる。
【００４１】
本発明によれば、ＥＭＩ対策のための部品を削減することができる。
【発明を実施するための最良の形態】
【００４２】
本発明の実施の形態について説明する。制御信号に応じて、所定の制御周期間隔で発振周期を可変に制御する第１の遅延制御型発振回路（１０４）と、第１の遅延制御型発振回路の出力クロック信号を分周したクロック信号（ｆｏ１）と、基準クロック信号（ｆｉ）を分周したクロック信号（ｆｉ/Ｍ）とを位相比較器（１０２）で位相比較し、位相比較結果に基づき、発振周期を可変に制御するための周波数制御信号（Ｃ）を出力する制御回路（１０３）と、予め定められた値と、前記周波数制御信号（Ｃ）と、与えられた変調度設定信号（ＭＳ）とから、変調最大値（Ａ）を決定する変調最大値決定回路（１０６）と、変調最大値決定回路（１０６）から変調最大値（Ａ）を受け、変調最大値（Ａ）内で変調制御信号（α）を生成する変調信号発生回路（１０７）と、変調信号発生回路（１０７）からの変調制御信号（α）と周波数制御信号（Ｃ）を加算した値を制御信号として受け、出力クロック信号の発振周期を制御信号に応じ所定の制御周期間隔で可変に制御する第２の遅延制御型発振回路（１０８）と、を備えている。
【００４３】
遅延制御型発振回路（１０４、１０８）の設計時の最小発振周期をＴ１、制御周期間隔をＤ１とし、前記予め定められた値（Ｂ）は、遅延制御型発振回路の最小発振周期を制御周期間隔で除した値よりなる。そして、変調最大値決定回路（１０６）は、予め定められた値（Ｂ）と周波数制御信号（Ｃ）を加算した値に変調度設定信号（ＭＳ）を乗算した値、（Ｂ＋Ｃ）×ＭＳを変調最大値（「Ａ」とする）として出力する。第２の遅延制御型発振回路（１０８）からの出力クロック信号の最大の周期変調は、（Ｂ＋Ｃ）×ＭＳ×Ｄ０（ただし、Ｄ０は実デバイスでの制御周期間隔）となり、第１の遅延制御型発振回路（１０４）の出力クロック信号が（ｆｏ１）が基準クロック信号（ｆｉ）の周期となる場合の周波数制御信号（Ｃ）は、実デバイスでの最小発振周期をＴ０として、Ｔ０＋Ｄ０×Ｃとされ、遅延比率に関するＴ０／Ｄ０＝Ｔ１／Ｄ１の関係より、変調度＝（Ｂ＋Ｃ）×ＭＳ×Ｄ０／（Ｔ０＋Ｄ０×Ｃ）は、ＭＳとなり、製造ばらつき、電源電圧、温度、周波数に依存せず、一定値とされる。以下実施例に即して詳細に説明する。
【実施例】
【００４４】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施形態に係る拡散クロック生成回路は、基準クロックｆｉを入力としＭ分周したクロックｆｉ／Ｍを出力する第１のプログラム設定カウンタ１０１と、第１のプログラム設定カウンタ１０１の出力ｆｉ／Ｍを一の入力端に入力する位相比較器１０２と、位相比較器１０２での比較結果である周波数誤差信号ｆｇａｐを入力とし、周波数制御信号Ｃを出力する発振周波数制御回路１０３と、発振周波数制御回路１０３からの周波数制御信号Ｃを入力とし発振クロックｆｏ１を出力する第１の遅延制御型発振回路１０４と、第１の遅延制御型発振回路１０４からの出力を受けＮ分周したクロックｆｏ１／Ｎを出力する第２のプログラム設定カウンタ１０５と、備え、位相比較器１０２は、第２のプログラム設定カウンタ１０５の出力を第２の入力端より入力し、第１、第２のプログラム設定カウンタ１０１、１０５の出力ｆｉ／Ｍ、ｆｏ１／Ｎの位相差を検出する。さらに、変調度設定信号ＭＳと発振周波数制御回路１０３からの周波数制御信号Ｃを入力とし、変調最大値を決定する変調最大値決定回路１０６と、変調最大値決定回路１０６から出力される変調最大値Ａを入力し変調信号αを出力する変調信号発生回路１０７と、発振周波数制御回路１０３からの信号Ｃと変調信号発生回路１０７からの変調信号αを加算する加算器１１０と、加算器１１０の出力Ｃ＋αを受け発振クロックｆｏ２を生成する第２の遅延制御型発振回路１０８と、第２の遅延制御型発振回路１０８の出力を入力とし変調クロックｆｍｏを出力するバッファ１０９を備えている。
【００４５】
基準クロックｆｉを、第１プログラム設定カウンタ１０１でＭ分周したクロック信号ｆｉ／Ｍと、第１遅延制御型発振回路１０４から出力されるクロック信号ｆｏ１を第２プログラム設定カウンタ１０５でＮ分割したクロック信号ｆｏ１／Ｎとが同じ周波数（位相同期）となるように、位相比較器１０２と発振周波数制御回路１０３とが帰還動作するＰＬＬの構成とされている。なお、発振クロックｆｏ１の周波数を一定にする手段は、かかる構成に限定されるものではない。
【００４６】
第１の遅延制御型発振回路１０４は、制御信号Ｃに応じて、等間隔（「制御周期間隔」という）で、発振クロックの周期を調整する。第２の遅延制御型発振回路１０８は、制御信号Ｃ＋αに応じて、等間隔（「制御周期間隔」という）で、発振クロックの周期を調整する。
【００４７】
変調最大値決定回路１０６は、変調度設定ＭＳにより、外部から指定された変調度を実現するために、第２の遅延制御型発振回路１０８の最小発振周期を、発振制御間隔で換算した値と、発振周波数制御信号Ｃの値から、最大値Ａを決定する。
【００４８】
変調信号発生回路１０７は、最大値が与えられたＡ以下となる変調制御信号αを生成する。変調信号発生回路１０７は、変調制御信号αとして、例えば、０，１，２，・・・，Ａ−１，Ａ，Ａ−１，・・・，２，１，０，−１，−２，・・・，−（Ａ−１），−Ａ，−（Ａ−１），・・・，−２，−１，０，１，２，・・の順序で出力する。すなわち変調制御信号αとして、０〜Ａを１／４変調周期、Ａ〜−Ａを１／４〜３／４変調周期、−Ａ〜０を３／４〜１変調周期で出力している。
【００４９】
本実施形態においては、発振周波数制御信号Ｃに、変調制御信号αを加算したＣ＋αの制御信号によって、第２の遅延制御型発振回路１０８を制御することで、変調クロック信号ｆｍｏを得ている。αが０の場合、第１の遅延制御型発振回路１０４の出力クロックの周波数と、第２の遅延制御型発振回路１０８の出力クロックの周波数は同じ値となる。
【００５０】
第１、第２の遅延制御型発振回路１０４、１０８は、最小発振周期Ｔ０から等間隔の制御周期間隔Ｄ０で周期制御が行なわれる。第１、第２の遅延制御型発振回路１０４、１０８は、発振ループ内の遅延値を入力される制御信号に基づき可変させることで発振周期を可変させる発振回路であり、遅延値を大とすると発振周期は長くなり、遅延値を小とすると発振周期は短くなる。この遅延制御型発振回路は、公知の任意の構成を用いることができる。特に制限されないが、発振ループの遅延値を可変させる構成として、例えば遅延素子の素子段数を可変させることで行われる。一例として、遅延制御型発振回路は、奇数段縦続接続したインバータ列の最終段の出力を初段の入力に帰還接続してなるリングオシレータにおいて、制御信号に基づき、発振ループを構成するインバータの段数（ただし、奇数個）を可変制御する構成とされる。この場合、各遅延制御型発振回路へ入力される制御信号は、後述される図４、図５における周期間隔の段数に対応する。
【００５１】
設計時の最小発振周期Ｔ１と制御周期間隔Ｄ１から、
Ｔ１／Ｄ１＝Ｂ                                          …(1)
を決定しておく。
【００５２】
このとき、変調制御信号の最大値Ａは、変調度設定をＭＳとして、
次式（２）により、決定される。
Ａ＝（Ｂ＋Ｃ）×ＭＳ                                      …(2)
【００５３】
実デバイスでの最小発振周期Ｔ０、制御周期間隔Ｄ０、周波数制御信号Ｃに関して、
基準の発振クロックｆｏ１の周期を得るために、
Ｔ０＋Ｄ０×Ｃ                                            …(3)
となるように、発振周波数制御回路１０３で、周波数制御信号Ｃが決定される。
【００５４】
前述したように、最大の周期変調は、変調度設定をＭＳ、制御周期間隔をＤ０として、次式（４）で与えられる。
（Ｂ＋Ｃ）×ＭＳ×Ｄ０                                      …(4)
【００５５】
変調度は次式（５）で与えられる。
変調度 ＝｛（Ｂ＋Ｃ）×ＭＳ×Ｄ０｝／（Ｔ０＋Ｄ０×Ｃ）      …(5)
ただし、ＢはＴ１／Ｄ１（Ｔ１は、最小発振周期、Ｄ１は制御周期間隔）、ＭＳは変調度設定、Ｔ０は最小発振周期、Ｄ０は制御周期間隔、Ｃは周波数制御信号である。
【００５６】
半導体デバイスの製造バラツキ、使用環境による遅延変化率は一定である。このため、設計時に決定した最小発振周期Ｔ１と制御周期間隔Ｄ１の比Ｔ１／Ｄ１と、異なる条件時の比Ｔ０／Ｄ０は、一定である。
【００５７】
上式（５）において、
Ｂ＝Ｔ０／Ｄ０                                              …(6)
と置き換えると、変調度は次式（７）で与えられる。
【００５８】
変調度 ＝｛（Ｂ＋Ｃ）×ＭＳ｝／（Ｂ＋Ｃ）
＝ ＭＳ                                              …(7)
【００５９】
上記の通り、変調度は、製造上のバラツキ、電源電圧、使用温度、周波数に関係しない、固定の値ＭＳ（変調度設定値）となる。したがって、変調クロック信号の変調度は一定とされる。
【００６０】
変調度が一定になる理由について他の例を用いて説明する。図２は、遅延制御型発振回路１０４、１０８の発振周波数制御値と、発振周期の関係を示している。最小発振周期を、制御周期間隔で換算することは、発振周波数制御値にオフセットを与えることと同じである。発振周波数制御値（横軸）が０のとき、発振周期（縦軸）は所定の値をとる。
【００６１】
そして、最小発振周期（Ｔ）を、制御周期間隔（Ｄ）で換算した発振周波数制御値と、発振周期の関係は、図３に示すように、使用条件によらず、原点（０，０）を交差する１次関数となるので、
［換算値］＋［発振周波数制御値］                    …(8)
に、変調度を乗算して算出する変調制御信号の最大値は、発振周期に対しても、同じ変調度となる。
【００６２】
図４に数値例を示す。図４（ａ）は、
［最小発振周期Ｔ１］／［制御周期間隔Ｄ１］＝３００(固定)      …(9)
の場合であり、周期５０００ｐｓ（ピコ秒）の変調度±０．８％を得るときの例である。
【００６３】
図４（ａ）の状態Ａでは、最小発振周期Ｔ０は３０００ｐｓ、制御周期間隔Ｄ０は１０ｐｓとされ、換算値は３０００ｐｓ／１０ｐｓ＝３００、周波数制御信号Ｃが２００で同期状態（図１のｆｉ／Ｍとｆｏ１／Ｎが位相同期状態）となり、変調度制御信号の最大値Ａは、（３００＋２００）×０．８％＝４となる。変調周期は、４×１０ｐｓ＝４０ｐｓとなる。
【００６４】
図４（ａ）の状態Ｂは、状態Ａに対して、製造ばらつきと環境変動の影響で遅延値が１／２になった場合を示している。最小発振周期Ｔ０は１５００ｐｓ、制御周期間隔Ｄ０は５ｐｓとされ、換算値は１５００ｐｓ／５ｐｓ＝３００とされる。状態Ｂでは、周波数制御信号Ｃが７００で同期状態となり、変調度制御信号の最大値Ａは、（３００＋７００）×０．８％＝８となる。変調周期は８×５ｐｓ＝４０ｐｓとなる。この場合の変調度は、ともに設定値と同じく、±０．８％となる。
【００６５】
図４には、最小発振周期と制御周期間隔が記載されているが、予め決められたＴ１／Ｄ１＝３００と、周波数制御信号Ｃの値から、変調制御信号の最大値を決定することができる。
【００６６】
図４（ｂ）の状態Ｃは、状態Ａの条件で、目標周期が７０００ｐｓとなった場合を示す。この場合も設定した変調度を得ることができる。状態Ｃでは、周波数制御信号Ｃが４５０で同期状態となり、変調度制御信号の最大値Ａは、（３００＋４５０）×０．８％＝６となる。変調周期は６×１０ｐｓ＝６０ｐｓとなる。この場合の変調度は、±６０ｐｓ／７５００ｐｓとなり、設定値と同じ、±０．８％となる。
【００６７】
図５は、図４の状態Ａと状態Ｂの周期遷移を示す図である。デジタルの周期変調であるため、階段型の周期変調となっている。なお、図１の遅延制御型発振回路１０８へ入力される制御信号（Ｃ＋α）が発振クロックの周期間隔の段数を規定している。
【００６８】
図６は、図５の階段型の周期変調を、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）変換して得た周波数スペクトルを示す図である。図６に示すように、階段型の周波数変調でもピークスペクトルの低減効果があることがわかる。
【００６９】
本発明の第２の実施例について説明する。前記第１の実施例は、変調最大値決定回路１０６に、遅延制御型発振回路１０８の最小発振周期を、発振制御間隔（発振周波数制御値）で換算した値Ｂを持たせる構成であるが、第２の実施例は、遅延制御型発振回路１０８の最小発振制御信号値が、遅延制御型発振回路１０８の最小発振周期を発振制御間隔で換算した値Ｂである。つまり、最小値がＢである周波数制御信号を持つ。
【００７０】
前記第１の実施例の変調最大値決定回路１０６においては、（Ｂ＋Ｃ）×ＭＳの演算回路をもつが、第２の実施例では、変調最大値決定回路１０６は、Ｃ×ＭＳの演算回路となる。このため、Ｂ＋Ｃの加算回路が不必要となり、回路規模が小さくなる。
【００７１】
また、前記第１の実施例では、変調信号発生回路１０７の動作が、センタースプレッド（Ｃｅｎｔｅｒ−Ｓｐｒｅａｄ）方式の信号を発生しているが、第２の実施例では、変調制御信号αの遷移を、０，１，・・・，Ａ−１，Ａ，Ａ−１，・・・，１，０，１，・・・と正方向にだけ繰り返すことで、周波数が遅い方向のダウンスプレッド（Ｄｏｗｎ−Ｓｐｒｅａｄ）方式の変調が実現できる。
【００７２】
本発明の第３の実施例として、変調制御信号αの遷移を０，−１，・・・，−（Ａ−１），−Ａ，−（Ａ−１），・・・，−１，０，−１，・・・と負方向だけに繰り返すことで、周波数が早い方向のアップスプレッド（Ｕｐｐｅｒ−Ｓｐｒｅａｄ）方式の変調が実現できる。
【００７３】
また、変調制御信号αの遷移は、最大値Ａの範囲であればよく、遷移の形態は、上記に制限されるものではない。容易に各種方式に対応が可能になる。
【００７４】
図７は、本発明の第４の実施例の構成を示す図である。図７を参照すると、図１の第１の実施例の第２遅延制御型発振回路１０８の後段に、第３プログラムカウンタ１１１を設けている。第３プログラム設定カウンタ１１１は、第２の遅延制御型発振回路１０８の出力をＬ分周する。Ｌ分周することは、基本となる周期が、Ｌ倍になるが、変調時の周期も、Ｌ倍になるので、変調度は変わらない。
【００７５】
本発明の第４の実施例においては、遅延制御型発振回路の周波数帯を広げることなく、出力変調クロックの周波数帯を広げることができ、低周波数帯域対応のために面積の増加分が少ない。
【００７６】
次に、本発明の別の実施例について説明する。図８は、本発明の第５の実施例の構成を示す図である。本発明の第５の実施例は、遅延型位相調整回路（ＤＬＬ：Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）に応用した例である。
【００７７】
遅延型位相調整回路は、第１可変遅延回路２０１の遅延値が、受信クロック信号ＲＣＬＫの１周期の長さになるように、位相比較器２０２と遅延制御回路２０３で調整する動作をする。
【００７８】
第２可変遅延回路２０５は、第１可変遅延回路２０１と同特性を持ち、位相制御信号ＯＰＨで設定される所望の位相を出力するために、位相制御信号ＤＮによって入力信号ＤＱＳＩに遅延値を付加し、任意の遅延値を得ることができる。
【００７９】
ＤＮ＝Ｎ          …(10)
の時、第２可変遅延回路２０５の遅延値は、ＲＣＬＫの１周期の遅延値となる。
【００８０】
ある条件下の可変遅延回路の遅延Ａの最小設定遅延値Ｔ０と遅延制御間隔Ｄ０の比Ｂ（＝Ｔ０／Ｄ０）と、遅延制御信号Ｎの値から、位相設定信号ＯＰＨとの演算により、位相出力設定信号ＤＮを得ることができる。
【００８１】
位相設定信号ＯＰＨとして、９０°位相が必要な場合、すなわち４分の１周期の遅延が必要な場合に、ＯＰＨ＝９０／３６０＝１／４とする場合、
ＤＮ＝（Ｂ＋Ｎ）×ＯＰＨ−Ｂ                        …(11)
として演算すればよい。
【００８２】
ＲＣＬＫの１周期の遅延値が必要な遅延値は、
Ｔ０＋Ｄ０×Ｎ                                      …(12)
である。
【００８３】
第２可変遅延回路２０５の制御信号に、
ＤＮ＝（Ｂ＋Ｎ）×１／４−Ｂ                        …(13)
を入力すると、第２可変遅延回路２０５の遅延値は、
Ｔ０＋Ｄ０×（（Ｂ＋Ｎ）×１／４−Ｂ）              …(14)
である。
【００８４】
Ｂ＝Ｔ０／Ｄ０                                      …(15)
を上式（１４）に代入すると、第２可変遅延回路２０５の遅延値は、
１／４×（Ｔ０＋Ｄ０×Ｎ）                           …(16)
となり、ＲＣＬＫの１周期の遅延の４分の１の遅延を得ることができる。
【００８５】
前記第１の実施例で示したように、製造上のバラツキ、電源電圧、使用温度による遅延変化率は一定であることから、Ｂの値は、予めある条件下で決定しておけばよい。
【００８６】
第５の実施例のように、遅延調整回路の最小遅延制御信号をＢとして設計した場合には、
ＤＮ＝Ｎ×ＯＰＨ                                    …(17)
として、演算することができる。
【００８７】
最小遅延値以下には設定できないが、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）で使用されるような、９０°位相出力ができる可変遅延回路を設計することは問題ない。
【００８８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】遅延制御型発振回路の発振周波数制御値と発振周期の関係を示す図である。
【図３】遅延制御型発振回路の換算値＋発振周波数制御値と発振周期の関係を示す図である。
【図４】制御信号の動作例を示す図である。
【図５】図４の状態Ａ、Ｂの変調イメージを示す図である。
【図６】階段型変調クロックのスペクトラムを示す図である。
【図７】本発明の第４の実施例の構成を示す図である。
【図８】本発明の第５の実施例の構成を示す図である。
【図９】従来のＳＳＣＧの構成の一例を示す図である。
【図１０】従来のＳＳＣＧの構成例を示す図である。
【図１１】周波数応答が最適時の周波数遷移を示す図である。
【図１２】周波数応答が遅い時の周波数遷移を示す図である。
【図１３】周波数応答が速い時の周波数遷移を示す図である。
【図１４】図１１、図１２、図１３の状態のスペクトラムを示す図である。
【図１５】ＶＣＯの制御電圧と出力周波数特性を示す図である。
【符号の説明】
【００９０】
３１  Ｙ１
３２  発振回路
３５  第１プログラム設定カウンタ
３７  位相比較器
３８  フィルタ
３９  電圧制御発振器
４０  バッファ
４１  拡大スペクトル変調手段
４２  第２プログラム設定カウンタ
４５  第３プログラム設定カウンタ
４６  ルックアップテーブル１
４７  ルックアップテーブル２
４９  アップダウンカウンタ
５１  シリアルリンク
５２  第２ＶＣＯ
８２  ＲＯＭ
８３  デジタルアナログコンバータ
８４  アップダウンカウンタ
８５  第３プログラム設定カウンタ
１０１  第１プログラム設定カウンタ
１０２  位相比較器
１０３  発振周波数制御回路
１０４  第１遅延制御型発振回路
１０５  第２プログラム設定カウンタ
１０６  変調最大値決定回路
１０７  変調信号発生回路
１０８  第２遅延制御型発振回路
１０９  バッファ  
１１０  加算器
１１１  第３プログラム設定カウンタ
２０１  第１可変遅延回路
２０２  位相比較器
２０３  遅延制御回路
２０４  演算回路
２０５  第２可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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