(57)【要約】 【課題】  不揮発性メモリの低消費電力モードが解除されてからリード動作を再開するまでの遅延を小さくする。【解決手段】  電気的に記憶情報を書き換え可能な不揮発性メモリ（４）は、ウェル領域（ＷＥＬ０〜ＷＥＬｎ）に、ドレイン電極とソース電極がビット線（ＢＬ０〜ＢＬ７）とソース線(ＳＬ０〜ＳＬ７)に結合され、ゲート電極がワード線（ＭＷＬ１〜ＭＷＬｎ）に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶する複数個の不揮発性メモリセルトランジスタ（ＭＣ）を有し、不揮発性メモリは低消費電力モードを有する。低消費電力モードにおいてウェル領域とワード線には、回路の接地電圧よりも低く、読み出し動作に必要な負の第１電圧よりも高い第２電圧が供給される。書き換え用の負電圧を内部で昇圧形成する場合に、低消費電力モードにおいて負電圧の回路ノードが回路の接地電圧にならない。【選択図】        図４
2006155765.tif 000002
【特許請求の範囲】
【請求項１】
電気的に記憶情報を書き換え可能な不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ウェル領域に、ドレイン電極とソース電極がビット線とソース線に結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶する複数個の不揮発性メモリセルトランジスタを有し、
前記不揮発性メモリは低消費電力モードを有し、
前記低消費電力モードにおいて前記ウェル領域とワード線には、回路の接地電圧よりも低く、読み出し動作に必要な負の第１電圧よりも高い第２電圧が供給される半導体集積回路。
【請求項２】
前記低消費電力モードにおいて前記不揮発性メモリセルトランジスタのビット線及びソース線は相互に等しい第３電圧が供給される請求項1記載の半導体集積回路。
【請求項３】
前記第２電圧と第３電圧は等しい電圧である請求項２記載の半導体集積回路。
【請求項４】
前記第１電圧及び第２電圧を形成可能な負の昇圧回路を有する請求項３記載の半導体集積回路。
【請求項５】
電気的に記憶情報を書き換え可能な不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ドレイン電極とソース電極がビット線とソース線に結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶し、ウェル領域に形成された複数個の不揮発性メモリセルトランジスタと、動作モードに応じて選択的に前記ワード線を回路の接地電圧、それに対する正電圧又は負電圧に駆動するワードドライバとを有し、
前記ワードドライバは、回路の接地電圧又は正電圧が供給される第１端子と前記負電圧が供給される第２端子との間に配置されたＣＭＯＳインバータと、ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタに並列接続されそれと同相でスイッチ制御されるｎチャンネル型ＭＯＳトランジスタとを出力段に有し、
読み出し動作モードにおいて、読み出し非選択から読み出し選択とされるワード線を前記負電圧から前記接地電圧に充電するとき、前記第１端子は、ワード線が負電圧から接地電圧になるまでの間に正電圧に上昇される半導体集積回路。
【請求項６】
前記上昇される正電圧は、前記ｎチャンネル型ＭＯＳトランジスタの閾値電圧以上の電圧である請求項５記載の半導体集積回路。
【請求項７】
前記不揮発性メモリセルは読み出し動作において、読み出し非選択ワード線及びウェル領域が負の第１電圧、読み出し選択ワード線が回路の接地電圧、ビット線及びソース線が同一電圧にされ、
前記不揮発性メモリセルは閾値電圧を高くする第１動作において、第１動作の非選択ワード線、ソース線、ビット線及びウェル領域が負の第２電圧、第１動作の選択ワード線が正の第３電圧にされ、
前記不揮発性メモリセルは閾値電圧を低くする第２動作において、第２動作の非選択ワード線、ソース線、ビット線及びウェル領域が正の第４電圧、第２動作の選択ワード線が負の第５電圧にされる請求項６記載の半導体集積回路。
【請求項８】
前記第３電圧と第４電圧は等しい電圧である請求項７記載の半導体集積回路。
【請求項９】
電気的に記憶情報を書き換え可能な不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、閾値電圧の相違により情報を記憶する複数個の不揮発性メモリセルトランジスタと、前記不揮発性メモリセルトランジスタの閾値電圧を変更する動作及び記憶情報を読み出す動作の各々に必要な動作電源を動作モードに応じて生成する電源回路と、を有し、
前記電源回路は動作モードに必要な動作電源の立ち上がりと立ち下がり速度を制御する速度制御回路を有する半導体集積回路。
【請求項１０】
前記不揮発性メモリセルトランジスタは、ドレイン電極とソース電極がビット線とソース線に結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶し、ウェル領域に形成され、
前記不揮発性メモリセルは読み出し動作において、読み出し非選択ワード線及びウェル領域が負の第１電圧、読み出し選択ワード線が回路の接地電圧、ビット線及びソース線が同一電圧にされ、
前記不揮発性メモリセルは閾値電圧を高くする第１動作において、第１動作の非選択ワード線、ソース線、ビット線及びウェル領域が負の第２電圧、第１動作の選択ワード線が正の第３電圧にされ、
前記不揮発性メモリセルは閾値電圧を低くする第２動作において、第２動作の非選択ワード線、ソース線、ビット線及びウェル領域が正の第４電圧、第２動作の選択ワード線が負の第５電圧にされる請求項９記載の半導体集積回路。
【請求項１１】
前記速度制御回路は、前記第３電圧及び第４電圧の立ち上がりと立下りを時定数素子を用いて制御する第１制御回路と、前記第２電圧及び第５電圧の立ち上がりと立下りを時定数素子を用いて制御する第２制御回路とを有する請求項１０記載の半導体集積回路。
【請求項１２】
電気的に記憶情報を書き換え可能な不揮発性メモリを有する半導体集積回路であって、
前記不揮発性メモリは、ドレイン電極とソース電極がビット線とソース線に結合されゲート電極がワード線に結合された複数個の不揮発性メモリセルトランジスタを備えたメモリアレイを有し、
前記ビット線には、前記不揮発性メモリセルトランジスタの閾値電圧を変更して記憶情報の書き換えを行うとき選択的に高電圧が印加され、
前記ビット線にはカラムスイッチ回路が接続され、
前記カラムスイッチ回路と前記メモリアレイとをスイッチトランジスタを介して選択的に分離可能な分離回路を有し、
前記スイッチトランジスタは前記高電圧に対するゲート耐圧を備え、
前記スイッチトランジスタをオン動作させるスイッチ制御電圧を外部電源電圧の正の昇圧動作で生成する昇圧回路を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に記憶情報を書き換え可能な不揮発性メモリを備えた半導体集積回路に関し、例えば、ＩＣカード用マイクロコンピュータにオンチップされた１トランジスタ／１ビットのＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型メモリセルを採用したＥＥＰＲＯＭ（エレクトリカリ・エレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に記憶情報を書き換え可能な不揮発性メモリトランジスタはソース電極とドレイン電極の間にチャネル形成領域を有し、このチャネル形成領域の上に、ゲート酸化膜を介して電子又はホールのような電荷を蓄積する電荷蓄積領域（トラップ領域）とを有し、その上に絶縁膜を介してメモリゲート電極が形成される。例えば前記電荷蓄積領域に電子を保持させて閾値電圧を高くしたエンハンスメント状態（例えば書き込み状態、データ“０”の保持状態）、前記電荷蓄積領域から電子を放出方向に移動させて閾値電圧を低くしたデプレション状態（例えば消去状態、データ“１”の保持状態）を可逆的に採ることができる。読み出し動作では消去状態の閾値電圧より絶対値的に大きな負電圧をメモリゲート電極に印加することで、読み出し時の非選択メモリセルに読み出し電流が流れないようにすることができる。読み出し時の選択メモリセルのメモリゲート電極には消去状態の閾値電圧と書き込み状態の閾値電圧との間の電圧を印加すればよい。これにより、メモリセルに選択と非選択を区別するための選択トランジスタをメモリトランジスタに直列接続した２トランジスタ／１ビットの構成を採用するには及ばない。斯く不揮発性メモリについては特許文献１に記載がある。
【０００３】
【特許文献１】特開昭６０−０９５７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は１トランジスタ／１ビットの書き換え可能な不揮発性メモリについて検討した。第１に、書き換え用の負電圧を内部で昇圧形成する場合に、低消費電力の観点より、低消費電力モード時にはその昇圧回路を停止することを検討したが、停止してしまうと、負電圧の回路ノードが回路の接地電圧となり、低消費電力モードの解除があったとき初めから昇圧動作を再開していたのでその後のリード動作の開始が遅れることが本発明者によって明らかにされた。第２に、読み出し動作においてワードドライバにより非選択ワード線を−２Ｖのような負電圧に、選択ワード線を０Ｖのような電圧に駆動するとき、ワードドライバによってワード線電圧を反転させる場合にはその反転速度はワードドライバの充電能力と放電能力に依存し、バランスされていなければ、リード動作のアクセス時間は遅い方の動作に合わせられることになる。ＣＭＯＳインバータのｎチャンネル型ＭＯＳトランジスタがオンするときのＶｇｓ（ゲート・ソース間電圧）と、ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタがオンするときのＶｇｓとに無視し得ないほど大きな差がある場合には、ワードドライバの出力段に単なるＣＭＯＳインバータのような出力回路を採用するだけでは済まない場合のあることが本発明者によって明らかにされた。第３に、書き込み動作や消去動作において高電圧や電源電圧の印加を切り換える動作速度が速すぎると、比較的大きな電流が急峻に流れて電源ノイズを生ずる虞のあることが本発明者によって明らかにされた。そのような電源ノイズは、不揮発性メモリはもとより、これを搭載する半導体集積回路の誤動作の原因にもなりかねない。第４に、書き込みや消去に際してビット線に高電圧が印加される場合には、センスアンプにつながる読み出し系と選択的に分離可能であることが必要になるが、そのような分離回路にはゲート酸化膜の厚い高耐圧ＭＯＳトランジスタを採用することから、読み出し動作時に読み出し経路における不所望な抵抗成分が大きくなり、記憶情報の読み出し速度が低下するという虞のあることが本発明者によって見出された。
【０００５】
本発明の代表的な一つの目的は、不揮発性メモリの低消費電力モードが解除されてからリード動作を再開するまでの遅延を小さくすることにある。
【０００６】
本発明の別の代表的な一つの目的は、不揮発性メモリにおけるワードドライバによるワード線電圧の反転動作を高速化することにある。
【０００７】
本発明の別の代表的な一つの目的は、不揮発性メモリにおいて書き込み動作や消去動作において高電圧や電源電圧の印加を切り換える動作に伴って比較的大きな電源ノイズを生ずることを抑制することにある。
【０００８】
本発明の別の代表的な一つの目的は、不揮発性メモリにおいて書き込みや消去に際して高電圧が印加されるビット線を読み出し系と選択的に分離する高耐圧トランジスタのオン抵抗による読み出し速度の低下を解消することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕半導体集積回路は、電気的に記憶情報を書き換え可能な不揮発性メモリを有し、前記不揮発性メモリは、ウェル領域に、ドレイン電極とソース電極がビット線とソース線にそれぞれ結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶する複数個の不揮発性メモリセルトランジスタを有し、前記不揮発性メモリは低消費電力モードを有する。前記低消費電力モードにおいて前記ウェル領域とワード線には、回路の接地電圧よりも低く、読み出し動作に必要な負の第１電圧よりも高い第２電圧が供給される。
【００１２】
上記により、書き換え用の負電圧を内部で昇圧形成する場合に、低消費電力モードにおいて負電圧の回路ノードが回路の接地電圧とはならず、不揮発性メモリの低消費電力モードが解除されてからリード動作を再開するまでに必要な昇圧動作時間を短縮でき、リード動作再開までの遅延が小さくなる。
【００１３】
本発明の一つの具体的な形態として、前記低消費電力モードにおいて前記不揮発性メモリセルトランジスタのワード線及びソース線は相互に等しい第３電圧が供給される。特に、前記第２電圧と第３電圧を等しい電圧とすれば、不揮発性メモリセルトランジスタに無用な電界が一切作用しない。半導体集積回路が保有する昇圧回路は低消費電力モードのために前記第１電圧及び第２電圧を形成可能であればよい。
【００１４】
〔２〕半導体集積回路は、電気的に記憶情報を書き換え可能な不揮発性メモリを有し、前記不揮発性メモリは、ドレイン電極とソース電極がビット線とソース線にそれぞれ結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶し、ウェル領域に形成された複数個の不揮発性メモリセルトランジスタと、動作モードに応じて選択的に前記ワード線を回路の接地電圧、それに対する正電圧又は負電圧に駆動するワードドライバとを有し、前記ワードドライバは、回路の接地電圧又は正電圧が供給される第１端子と前記負電圧が供給される第２端子との間に配置されたＣＭＯＳインバータと、ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタに並列接続されそれと同相でスイッチ制御されるｎチャンネル型ＭＯＳトランジスタとを出力段に有する。前記ワードドライバにおいて、読み出し動作モードにおいて、読み出し非選択から読み出し選択とされるワード線を前記負電圧から前記接地電圧に充電するとき、前記第１端子は、ワード線が負電圧から接地電圧になるまでの間に正電圧にされる。
【００１５】
上記により、ＣＭＯＳインバータのｎチャンネル型ＭＯＳトランジスタがオンするときのＶｇｓに比べて、ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタがオンするときのＶｇｓが小さい場合、ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタに並列に同相でスイッチ制御されるｎチャンネル型ＭＯＳトランジスタを追加したことにより、ワードドライバにより−２Ｖのような負電圧の非選択ワード線を０Ｖのような選択レベルに反転駆動するとき、前記ｎチャンネル型ＭＯＳトランジスタによってＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタによる駆動能力を補うことができる。更にその駆動期間に、前記ｎチャンネル型ＭＯＳトランジスタのドレイン電圧を回路の接地電圧から正電圧に上昇させることにより、ｎチャンネル型ＭＯＳトランジスタによるワード線に対する充電能力を向上させることができる。前記正電圧は当該チャンネル型ＭＯＳトランジスタの閾値電圧以上の電圧であることが望ましい。
【００１６】
本発明の一つの具体的な形態として、前記不揮発性メモリセルは読み出し動作において、読み出し非選択ワード線及びウェル領域が負の第１電圧、読み出し選択ワード線が回路の接地電圧、ビット線及びソース線が同一電圧にされ、前記不揮発性メモリセルは閾値電圧を高くする第１動作において、第１動作の非選択ワード線、ソース線、ビット線及びウェル領域が負の第２電圧、第１動作の選択ワード線が正の第３電圧にされ、前記不揮発性メモリセルは閾値電圧を低くする第２動作において、第２動作の非選択ワード線、ソース線、ビット線及びウェル領域が正の第４電圧、第２動作の選択ワード線が負の第５電圧にされる。例えば前記第３電圧と第４電圧は等しい電圧である。
【００１７】
〔３〕半導体集積回路は、電気的に記憶情報を書き換え可能な不揮発性メモリを有し、前記不揮発性メモリは、閾値電圧の相違により情報を記憶する複数個の不揮発性メモリセルトランジスタと、前記不揮発性メモリセルトランジスタの閾値電圧を変更する動作及び記憶情報を読み出す動作の各々に必要な動作電源を動作モードに応じて生成する電源回路と、を有する。前記電源回路は動作モードに必要な動作電源の立ち上がりと立ち下がり速度を制御する速度制御回路を有する。
【００１８】
上記速度制御回路により、書き込み動作や消去動作において高電圧や電源電圧の印加を切り換える動作速度が速過ぎることを抑制でき、比較的大きな電流が急峻に流れて電源ノイズを生ずる虞を未然に防止することができる。
【００１９】
本発明の一つの具体的な形態として、前記不揮発性メモリセルトランジスタは、ドレイン電極とソース電極がビット線とソース線にそれぞれ結合され、ゲート電極がワード線に結合され、読み出し動作時のワード線選択レベルに対する閾値電圧の相違により情報を記憶し、ウェル領域に形成され、前記不揮発性メモリセルは読み出し動作において、読み出し非選択ワード線及びウェル領域が負の第１電圧、読み出し選択ワード線が回路の接地電圧、ビット線及びソース線が同一電圧にされ、前記不揮発性メモリセルは閾値電圧を高くする第１動作において、第１動作の非選択ワード線、ソース線、ビット線及びウェル領域が負の第２電圧、第１動作の選択ワード線が正の第３電圧にされ、前記不揮発性メモリセルは閾値電圧を低くする第２動作において、第２動作の非選択ワード線、ソース線、ビット線及びウェル領域が正の第４電圧、第２動作の選択ワード線が負の第５電圧にされる。
【００２０】
本発明の更に具体的な形態として、前記速度制御回路は、前記第３電圧及び第４電圧の立ち上がりと立下りを時定数素子を用いて制御する第１制御回路と、前記第２電圧及び第５電圧の立ち上がりと立下りを時定数素子を用いて制御する第２制御回路とを有する。
【００２１】
〔４〕半導体集積回路は電気的に記憶情報を書き換え可能な不揮発性メモリを有し、前記不揮発性メモリは、ドレイン電極とソース電極がビット線とソース線にそれぞれ結合されゲート電極がワード線に結合された複数個の不揮発性メモリセルトランジスタを備えたメモリアレイを有し、前記ビット線には、前記不揮発性メモリセルトランジスタの閾値電圧を変更して記憶情報の書き換えを行うとき選択的に高電圧が印加され、前記ビット線にはカラムスイッチ回路が接続され、前記カラムスイッチ回路と前記メモリアレイとをスイッチトランジスタを介して選択的に分離可能な分離回路を有し、前記スイッチトランジスタは前記高電圧に対するゲート耐圧を備え、前記スイッチトランジスタをオン動作させるスイッチ制御電圧を外部電源電圧の正の昇圧動作で生成する昇圧回路を有する。
【００２２】
書き込みや消去に際してビット線に高電圧が印加されるから、ビット線は分離回路を介してセンスアンプなどの読み出し系と選択的に分離可能にされ、そのような分離回路にはゲート酸化膜の厚い高耐圧のスイッチＭＯＳトランジスタを採用し、このとき、読み出し動作時にはおいて前記高耐圧のスイッチＭＯＳトランジスタをオン動作させる制御電圧を外部電源電圧の昇圧動作で形成するから、そのオン抵抗は比較的小さくされる。したがって、読み出し経路における負所望な抵抗成分が大きくなって記憶情報の読み出し速度が低下する事態の発生を抑制することができる。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
代表的な一つの発明によれば、不揮発性メモリの低消費電力モードが解除されてからリード動作を再開するまでの遅延を小さくすることができる。
【００２５】
別の代表的な一つの発明によれば、不揮発性メモリにおけるワードドライバによるワード線電圧の反転動作を高速化することができる。
【００２６】
別の代表的な一つの発明によれば、不揮発性メモリにおいて書き込み動作や消去動作において高電圧や電源電圧の印加を切り換える動作に伴って比較的大きな電源ノイズを生ずることを抑制することができる。
【００２７】
別の代表的な一つの発明によれば、不揮発性メモリにおいて書き込みや消去に際して高電圧が印加されるビット線を読み出し系と選択的に分離する高耐圧トランジスタのオン抵抗による読み出し速度の低下を解消することができる。
【発明を実施するための最良の形態】
【００２８】
《マイクロコンピュータ》
図１にはデータプロセッサの一例としてマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、所謂ＩＣカードマイコンと称されるＩＣカード用マイクロコンピュータである。同図に示されるマイクロコンピュータ１は、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００２９】
マイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、ランダム・アクセス・メモリ（ＲＡＭ）４、タイマ５、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）６、コプロセッサ７、クロック生成回路９、マスクＲＯＭ１０、システムコントロールロジック１１、入出力ポート（Ｉ／Ｏポート）１２、データバス１３、及びアドレスバス１４を有する。
【００３０】
前記ＥＥＰＲＯＭ６はＣＰＵ２等による演算処理で利用されるデータの格納に用いられる。前記マスクＲＯＭは前記ＣＰＵ２が実行するプログラム（動作プログラム）の格納に利用される。前記ＲＡＭ４はＣＰＵ２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ２は、マスクＲＯＭ１０から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサ７はＲＳＡや楕円曲線暗号演算における剰余乗算処理などをＣＰＵ２に代わって行うプロセッサユニットとされる。Ｉ／Ｏポート１２は２ビットの入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２を有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート１２はデータバス１３に結合され、データバス１３には前記ＣＰＵ２、ＲＡＭ４、タイマ５、ＥＥＰＲＯＭ６、マスクＲＯＭ１０、及びコプロセッサ７が接続される。マイクロコンピュータ１においてＣＰＵ２がバスマスタモジュールとされ、前記ＲＡＭ４、タイマ５、ＥＥＰＲＯＭ６、マスクＲＯＭ１０、及びコプロセッサ７に接続されるアドレスバス１４にアドレス信号を出力可能にされる。システムコントロールロジック１１はマイクロコンピュータ１の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。ＲＥＳ／はマイクロコンピュータ１に対するリセット信号である。マイクロコンピュータ１はリセット信号ＲＥＳ／によってリセット動作が指示されると、内部が初期化され、ＣＰＵ２はマスクＲＯＭ１０が保有するプログラムの先頭番地から命令実行を開始する。クロック生成回路９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ１は内部クロック信号ＣＫに同期動作される。
【００３１】
特に制限されないが、前記ＣＰＵ２は所謂３２ビットＣＰＵであり、３２ビット単位で演算処理が可能にされ、図示はしないが、３２ビットの汎用レジスタ、３２ビットの算術論理演算器などを有し、前記データバス１３は３２ビットとされる。したがって、ＣＰＵ２の命令セットに含まれるデータ転送命令や、演算命令は、ほとんどが３２ビット単位でデータを処理することができる。尚、ＣＰＵ２によるデータアクセス単位は８ビットである。ここでデータアクセス単位とはＣＰＵ２が管理するアドレス空間におけるアドレスの最小単位を構成するデータ領域のビット数を意味し、データアクセス単位は８ビットとされる。
【００３２】
前記ＥＥＰＲＯＭ６は電気的に消去動作及び書込み動作が可能にされる不揮発性メモリである。ここで消去動作とは不揮発性メモリセルが保持する記憶情報を消去する一つの手法であり、例えば不揮発性メモリセルの閾値電圧を低くする処理を意味する。この動作によって実現されるメモリセルの閾値電圧が低い状態を消去状態と称する。書き込み動作とは不揮発性メモリセルに情報を保持させるための一つの手法であり、例えば不揮発性メモリセルの閾値電圧を高くする動作を意味する。この動作によって実現されるメモリセルの閾値電圧が高い状態を書き込み状態と称する。当該不揮発性メモリセルが消去状態にあるか書込状態にあるかに依り、当該メモリセルに１ビットの値の‘１’又は‘０’を格納することができる。ＥＥＰＲＯＭ６は、例えば８ビット単位で消去処理が可能にされ、書込み処理と読み出しは３２ビット単位で可能にされる。ＥＥＰＲＯＭ６は入出力データの暗号化に利用する暗号鍵、個人を特定するために用いられるＩＤ情報などの、所定の演算処理単位のデータ等を格納する領域として用いられる。ＣＰＵ２の演算処理で利用する暗号鍵等の書き込み処理においては必要な演算処理単位のデータ長（例えば８ビット）に合わせて記憶情報の消去を行なうことができる。マスクＲＯＭ１０はＣＰＵ２が処理するプログラム等を保有する。例えば、仮想マシン言語プログラム、暗号化プログラム、復号プログラムなどを保持する。
【００３３】
図２にはマイクロコンピュータ１の別の例が示される。同図に示されるマイクロコンピュータ１は、第１図のマイクロコンピュータと外部インタフェース手段が相違される。すなわち図２のマイクロコンピュータは図示を省略するアンテナに接続可能なアンテナ端子ＴＭＬ１，ＴＭＬ２を有する高周波部１５を備える。高周波部１５は前記アンテナが所定の電波（例えばマイクロ波）を横切ることによって生ずる誘導電流を動作電源として電源電圧Ｖｃｃを出力し、リセット信号ＲＥＳ及びクロック信号ＣＫを生成し、アンテナから非接触で情報の入出力を行なう。Ｉ／Ｏポート１２は外部と入出力すべき情報をＲＦ部１５とやり取りする。
【００３４】
《不揮発性メモリ》
図３には前記ＥＥＰＲＯＭ６に採用されている不揮発性メモリセルトランジスタの構造が縦断面によって例示される。図３に例示される不揮発性メモリセルトランジスタ（単にメモリセルとも記す）ＭＣは、シリコン基板上に設けたｐ型ウェル領域２７に形成されたＭＯＮＯＳ構造を有する。即ち、ソース線に接続するソース線接続電極（ソース電極Ｓｏｃ）としてのｎ型拡散層（ｎ型不純物領域）２０、ビット線に接続するビット線接続電極（ドレイン電極Ｄｒｎ）としてのｎ型拡散層（ｎ型不純物領域）２１、ソース電極とドレイン電極の間のチャネル形成領域２２、電荷蓄積性絶縁膜（例えばシリコン窒化膜）２３、電荷蓄積性絶縁膜２３の上下に配置され例えば酸化シリコン膜で形成された絶縁膜２４，２５、及びｎ型ポリシリコン層などによって形成され書込み動作・消去動作時に高電圧の印加に利用されるメモリゲート電極（ＭＧ）２６を有する。例えば前記絶縁膜２４は膜厚１．５ｎｍ、電荷蓄積性絶縁膜２３は膜厚１０ｎｍ（酸化シリコン膜換算）、前記絶縁膜２５は膜厚３ｎｍとされる。前記電荷蓄積性絶縁膜２３とその表裏に配置された絶縁膜２４及び絶縁膜２５は併せてＯＮＯ（酸化膜・窒化膜・酸化膜）構造のメモリゲート絶縁膜となる。
【００３５】
図４には前記ＥＥＰＲＯＭ６のブロック図が例示される。メモリアレイ（ＭＡＲＹ）３０は行方向に８個のウェル領域ＷＥＬ０〜ＷＥＬｎに分割され、マトリクス配置された複数個の不揮発性メモリセルＭＣを有する。図４では代表的に１行分の不揮発性メモリセルＭＣが示されているが実際には複数行配置されている。ウェル領域ＷＥＬ０〜ＷＥＬｎは各々１本の共通ワード線に対して８個の不揮発性メモリセルＭＣが配置されている。同一列に配置された不揮発性メモリセルＭＣのドレイン電極２１は対応するビット線ＢＬ０〜ＢＬ７に、同一列に配置された不揮発性メモリセルＭＣのソース電極２０は対応するソース線ＳＬ０〜ＳＬ７に接続される。
【００３６】
ワード線ＭＷＬ１〜ＭＷＬｉ（代表的にワード線ＭＷＬとも称する）はＸアドレスデコーダ（ＸＤＥＣ）３１のデコード出力に従ってワードドライバ回路（ＭＧＤ）３２で駆動される。ウェル領域ＷＥＬ０〜ＷＥＬｎの電圧はウェルデコーダ（ＷＤＥＣ）３３によって制御される。各ビット線ＢＬ０〜ＢＬ７及びソース線ＳＬ０〜ＳＬ７の電圧はラッチ回路（ＳＬＡＴ）３４のラッチデータによって制御される。ラッチ回路３４にはカラムスイッチ回路（ＩＯＳＷ）３５が接続される。カラムスイッチ回路３５はＹアドレスデコーダ（ＹＤＥＣ）３６のデコード出力に従って３２ビットの共通データ線３７とラッチ回路３４との間で書き込みデータ又は読み出しデータを３２ビット単位で入出力可能にする。特に図示はしないが、カラムスイッチ回路３５の共通データ線３７側にはセンスアンプが配置されている。昇圧回路（ＶＰＧ）３８は書き込み動作及び消去動作のための高電圧を生成して前記ウェルデコーダ３３、メモリゲートドライバ３２及びセンスラッチ回路３４に供給する。
【００３７】
制御回路（ＴＣＯＮＴ）４０には外部端子として夫々複数個のアドレス入力端子ＡＤＲ、アクセス制御端子ＣＮＴ及びデータ入出力端子ＤＡＴに接続される。アドレス入力端子ＡＤＲから入力されたアドレス信号の内、ワード線ＭＷＬの選択に用いられるＸアドレス信号はＸアドレスデコーダ３１に供給され、ビット線ＢＬ０〜ＢＬ７及びソース線ＳＬ０〜ＳＬ７の選択に用いられるＹアドレス信号はウェルデコーダ３３及Ｙアドレスデコーダ３６に供給される。データ入出力端子ＤＡＴから入力された書き込みデータは共通データ線３７に与えられ、メモリセルからの読み出しデータは共通データ線３７を介してデータ入出力端子ＤＡＴから出力される。ＥＥＰＲＯＭ６の消去動作、書き込み動作及び読み出し動作はアクセス制御端子ＣＮＴに供給されるアクセス制御信号によって指示される。Ｖｄｄは外部から供給される電源電圧、Ｖｓｓは回路の接地電圧である。
【００３８】
制御回路４０によるメモリ動作の制御態様は消去動作、書き込み動作及び読み出し動作に大別される。消去動作はプレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加及び消去阻止電圧の印加によって行なわれる。書き込み動作は書き込み（Write）電圧の印加と書き込み阻止電圧の印加とによって行なわれる。読み出し動作は読み出し電圧の印加と読み出し非選択電圧の印加によって行なわれる。
【００３９】
図５には不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態が示される。“０”programとはメモリセルの閾値電圧を高くして論理値“０”の情報を保持すること（ “０”情報保持）を意味する。“１”programとはメモリセルの閾値電圧を低くして論理値“１”の情報を保持すること（ “１”情報保持）を意味する。不揮発性メモリセルに対する論理値“０”情報の記憶は、プレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加、及び書き込み（write）電圧の印加によって行なう。不揮発性メモリセルに対する論理値“１”情報の記憶は、プレ書き込み（Pre-Write）電圧の印加、消去（Erase）電圧の印加、及び書き込み（write）阻止電圧の印加によって行なう。
【００４０】
図６には消去動作において印加される消去電圧及び消去阻止電圧が例示される。消去対象ウェル領域には消去電圧として１．５Ｖのウェル電圧、消去非対象ウェル領域には消去阻止電圧として−８．５Ｖのウェル電圧、消去対象ワード線には消去電圧として−８．５Ｖのメモリゲート電圧、消去非対象ワード線には消去阻止電圧として１．５Ｖのメモリゲート電圧が供給され、全てのビット線及びソース線は１．５Ｖにされる。これにより、代表的に示されたメモリセルＭＣ１、ＭＣ２が消去対象とされ、ウェル領域からメモリゲート電極へ向かう電界が形成され、メモリセルＭＣ１、ＭＣ２の電荷蓄積性絶縁膜２３に捕獲されている電子が酸化膜を通して電子がＦＮトンネルにてウェル領域に放出される。メモリセルＭＣ１、ＭＣ２の閾値電圧は負電圧にされ、メモリセルＭＣ１、ＭＣ２はデプレション型になる。代表的に示されたメモリセルＭＣ３、ＭＣ４は消去非対象とされ、電子の放出に必要な電界の形成が阻止されている。図より明らかなように消去はウェル単位の８ビットを最小単位として行なわれる。図６の例ではメモリセルＭＣ１は“０”情報を保持したメモリセル（“０”にしたいビット）とされ、メモリセルＭＣ２は“１”情報を保持したいメモリセル（“１”にしたいビット）とされる。
【００４１】
図７には書き込み動作において印加される書き込み電圧及び書き込み阻止電圧が例示される。全てのウェル領域には書き込み電圧として−１０．７Ｖのウェル電圧、書き込み対象ワード線には書き込み電圧として１．５Ｖのメモリゲート電圧、書き込み非対象ワード線には書き込み阻止電圧として−１０．７Ｖのメモリゲート電圧が供給される。そして、“０”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み電圧として−１０．７Ｖ、“１”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み阻止電圧として１．５Ｖを印加する。同図に従えば、メモリセルＭ１が書込み選択、メモリセルＭ２〜Ｍ４が書込み非選択とされる。書き込み選択とされるメモリセルＭ１にはメモリゲート電極からウェル領域へ向かう電界が形成され、メモリセルＭＣ１のウェル領域からＦＮトンネルにて電荷蓄積性絶縁膜２３に電子が捕獲され、その閾値電圧が正電圧とされる。代表的に示されたメモリセルＭＣ３、ＭＣ４にはそのような電界が形成されず電子の捕獲はない。代表的に示されたメモリセルＭＣ２には前記電界が形成されるが、そのチャネル領域が反転するので、これによってウェル領域から電荷蓄積性絶縁膜２３に電子は捕獲されない。これにより、 “０”情報を保持したいメモリセル（“０”にしたいビット）ＭＣ１の閾値電圧は高くなり、“１”情報を保持したいメモリセル（“１”にしたいビット）ＭＣ２の閾値電圧は負電圧のままにされる。
【００４２】
ここで図６と図７のメモリセルＭＣ２に着目する。メモリセルＭＣ２は“１”情報を保持したいメモリセル（“１”にしたいビット）であり、書き込み最小単位の８ビットにおいて書き込み電圧の印加が阻止されるメモリセルである。このメモリセルＭＣ２に対しても図６に示されるように消去動作にて消去電圧が印加されている。したがって、書き込み最小単位の８ビットに含まれる特定のメモリセルが繰返し書き込み電圧印加の非対象にされると、当該メモリセルには連続的に消去電圧が印加され、その閾値電圧が過剰に低くなることが考えられる。特に、書き込み動作及び消去動作においてベリファイを行なわないから、閾値電圧が過剰に低くなってもそれを直接検出することはできない。消去状態の閾値電圧が過剰に低くならない様にするのに、ＥＥＰＲＯＭ６において消去動作では消去電圧の印加に先立ってプレ書き込み電圧を印加する。
【００４３】
プレ書き込み電圧は、例えば図７のメモリセルＭＣ１の如く閾値電圧を高くしたいメモリセルに印加する書き込み電圧と同レベルとされる。要するに、図７のメモリセルＭＣ１、ＭＣ２に印加されるウェル領域印加電圧（−１０．７Ｖ）、メモリゲート電圧（１．５Ｖ）、ビット線及びソース線電圧（−１０．７Ｖ）である。プレ書き込み電圧の印加時間は書込み電圧の印加時間よりも短い時間とされる。即ち、プレ書き込み電圧の印加による動作は軽い書込み動作として位置付けられる。軽い書き込みを行なった場合、消去状態にある不揮発性メモリセルの閾値電圧は比較的高くなるが、書き込み状態にある不揮発性メモリセルの閾値電圧はほとんど変化しない。したがって、プレ書き込み電圧を印加した後には各々のメモリセルの閾値電圧は多少のばらつきは有るが正の閾値電圧に揃えられる。この後に消去電圧を印加することにより、元々消去状態に有ったメモリセルも元々書き込み状態にあったメモリセルと大凡同様のレベルだけ閾値電圧が負側に低下されるだけで済み、消去状態の不揮発性メモリセルの閾値電圧が累積的に低下する事態の発生を未然に防止することができる。
【００４４】
図８には前記昇圧回路３８の一例が示される。発振回路４３から出力されるクロック信号ＣＬＫｉはナンドゲート４４を介してチャージポンプ回路４５に供給される。チャージポンプ回路４５は信号ＣＬＫＳＴＰのハイレベル期間にクロック信号ＣＬＫｉに同期して昇圧動作を行ない、信号ＣＬＫＳＴＰのローレベル期間に昇圧動作を停止する。チャージポンプ回路４５から出力される昇圧電圧Ｖｐｐは抵抗分圧回路４６で分圧され、比較回路４７によって基準電圧Ｖｒｅｆと比較され、その比較結果が信号ＣＬＫＳＴＰとしてナンドゲート４４に帰還される。昇圧電圧Ｖｐｐが規定よりも低ければ信号ＣＬＫＳＴＰはハイレベル、高ければ信号ＣＬＫＳＴＰはローレベルにされ、負帰還制御にて所定の昇圧電圧を形成する。昇圧電圧Ｖｐｐのレベルは書込みと消去で相違され、そのレベルは制御信号Ｅ／Ｗにて抵抗分圧回路４６に指示される。昇圧制御回路（ＷＳＭ）４８は制御回路４０からに指示に従って基準電圧Ｖｒｅｆ、発振制御信号及び制御信号Ｅ／Ｗを生成する。特に図示はしないが前記昇圧回路３８は同時に複数種類の昇圧電圧を生成可能であり、例えば図８の回路構成を幾つか備えている。
【００４５】
上記ＥＥＰＲＯＭ６による書き込み及び消去動作ではベリファイを行なわない。高電圧を印加しながらベリファイを行なっていけば閾値電圧を所要のエリアに分布させることができ、累積的な消去電圧印加によって過消去状態になることはない。ベリファイを採用すれば逆に消去及び書込み動作が遅くなる。ＣＰＵ２によるランダムアクセスでデータの書換えが行なわれる用途では、メモリカードなどのストレージ用途とは異なり、ランダムアクセスの高速化が要求されるからである。特にＩＣカード用マイクロコンピュータ１にオンチップされるＥＥＰＲＯＭ６は、セキュリティーを要するデータの書き換えを即座なるべく短時間に完了したいという要求を満足させるのに優れている。
【００４６】
図９にはメモリセルＭＣのレイアウトが例示される。５０はｐ型のウェル領域、５１はビット線ＢＬ１、ＢＬ２及びソース線ＳＬ１.ＳＬ２を形成するメタル配線、５２はＮ＋半導体領域で形成されたアクティブ領域、５３はワード線ＭＷＬ１、ＭＷＬ２を構成するポリシリコン配線、５４はビット線（ＢＬ１、ＢＬ２）、ソース線（ＳＬ１、ＳＬ２）をメモリセルＭＣのドレイン領域、ソース領域に接続するためのスルーホールである。
《スタンバイ時の動作電源》
図１０には読み出し動作における電圧印加状態が例示される。ここではウェル領域ＷＥＬ１〜ＷＥＬｎを分けて示していないが、全てのウェル領域ＷＥＬには−２Ｖのような負電圧ＶｎＲ（−２Ｖ）が印加される。メモリセルＭＣ１が選択メモリセルとされ、メモリセルＭＣ２〜ＭＣ４が非選択のメモリセルとされる。メモリセルＭＣ１，ＭＣ２は同一ウェル領域に配置されている。非選択のメモリセルＭＣ３，ＭＣ４は其れとは別のウェル領域に配置される。選択されるワード線ＭＷＬ１には０Ｖ、非選択とされるワード線ＮＭＷＬ２には負電圧ＶｎＲ（−２Ｖ）が印加される。ソース線ＳＬ１、ＳＬ２は０Ｖにされる。リード動作が選択されるウェル領域のビット線ＢＬ１にはセンスアンプを介して１Ｖのようなリード電圧が印加される。リード動作が非選択とされるウェル領域のビット線ＢＬ２は０Ｖにされる。
【００４７】
メモリセルＭＣ１は閾値電圧が負の場合にオン状態にされてビット線からソース線に電流を流す。閾値電圧が正の場合にはオフ状態にされ、電流を流さない。電流の有無によりセンスアンプが記憶情報の１／０を判定する。
【００４８】
メモリセルＭＣ２は、ウェル領域とソース間に２Ｖの逆バイアスがかかるため、閾値電圧の正負に拘らずオフ状態にされ、電流は流れない。また、ウェル領域ＷＥＬとゲート（ＭＷＬ）は共に−２Ｖで電位差がないため、ディスターブは発生しない。同じ理由でメモリセルＭＣ４でもディスターブを生じない。
【００４９】
メモリセルＭＣ３はその閾値電圧が負の場合には０Ｖのチャネルが形成されるため、ゲートとウェル領域との間には電位差を生ぜず、閾値電圧をシフトさせる電界を生じない。メモリセルＭＣ３の閾値電圧が正の場合はゲートとウェル領域との間に２Ｖの電位差を生じ、閾値電圧はより良い方向である正側にシフトされる。
【００５０】
ＥＥＰＲＯＭ６は低消費電力モード（スタンバイモードとも称する）を有する。外部制御信号ＣＮＴによって制御回路４０にスタンバイモードが指示されると、制御回路４０は昇圧回路３８に−１．５Ｖの昇圧電圧を出力させ、全てのワード線、ウェル領域に−１．５Ｖの昇圧電圧を印加させる。全てのビット線及びソース線には０Ｖまたは−１．５Ｖを供給させる。
【００５１】
図１１には電源電圧波形の一例が示される。外部電源Ｖｃｃが投入され、それが検出されると、昇圧動作が開始され、リード系の負電圧ＶｎＲのレベルが−２Ｖで安定した後、外部にアクセス許可信号を出力する。アクセス許可信号は制御信号ＣＮＴに含まれる。この後、ＥＥＰＲＯＭ６は外部からのリード要求に答えてリード動作を行うことができる。外部よりスタンバイモードが指示されると、昇圧回路３８は昇圧動作を停止せず、−１．５Ｖの昇圧電圧だけを形成して出力する。したがって、スタンバイモードが解除されると、昇圧回路３８は規定の−２Ｖまで高速に昇圧動作を行うことができ、ＥＥＰＲＯＭ６にスタンバイモードが解除されてからリード動作を再開するまでに必要な昇圧動作時間を短縮でき、リード動作再開までの遅延を小さくすることができる。ＥＥＰＲＯＭ６のスタンバイモードはマイクロコンピュータに対するスタンバイモードの指示に基づいて指示される動作モードであってもよい。
【００５２】
《ワードドライバ》
図１２にはワードドライバ３２の一例が示される。ワードドライバ回路３２はワード線ＷＬ１〜ＷＬｎ毎にドライブユニットＭＧＤＵ１〜ＭＧＤｎを有する。その詳細は代表的にドライブユニットＭＧＤＵ１に示される。ドライブユニットＭＧＤＵ１は、アドレスデコーダ（ＡＤＥＣ）６０、レベルシフタ(ＬＳＦＴ)６１、及び出力ドライバ(ＤＲＶ)６２を有する。アドレスデコーダ６０はアドレス信号のプリデコード信号ＸＰＡ，ＸＰＢＣＤをデコードする。デコード結果は相補信号ＤＥＣｔ、ＤＥＣｂとして出力される。トランスファゲート６３とクロックドインバータ６４は制御信号ＩＣＮＴにより相補信号ＤＥＣｔ、ＤＥＣｂの反転と非反転を切り換えるための回路要素であり、書き込みでは書き込み非選択ワード線に高電圧（−１０．７Ｖ）を印加し、消去では消去選択ワード線に高電圧（−８．５Ｖ）を印加するという、動作の違いに対応するためである。アドレスデコーダ６０の動作電源はＶｃｃ(１．５Ｖ)〜Ｖｓｓ(０Ｖ)である。
【００５３】
レベルシフタ６１はＶｃｃ(１．５Ｖ)〜Ｖｓｓ(０Ｖ)の信号振幅を持つ相補信号ＤＥＣｔ、ＤＥＣｂを、ｖｃｃ〜Ｖｐｐの振幅に変換する。Ｖｐｐは、書き込み、消去、読み出しにおいて変化される。前述の説明より明らかなように、書き込みでは−１０．７Ｖ、消去では−８．５Ｖ、読出しでは−２Ｖとされる。
【００５４】
ドライバ６２はＶｐｐとＶＳＧＭを動作電源とする。Ｖｐｐが供給される端子は第２端子ＴＭＬ２、電圧ＶＳＧＭが供給される端子は第１端子ＴＭＬ１である。ドライバ６２は、第１端子ＴＭＬ１と第２端子ＴＭＬ２との間にｐチャンネル型ＭＯＳトランジスタ６５ｐとチャンネル型ＭＯＳトランジスタ６５ｎから成るＣＭＯＳインバータ６５を有し、前記ｐチャンネル型ＭＯＳトランジスタ６５ｐに並列接続され且つそれと同相でスイッチ制御されるｎチャンネル型ＭＯＳトランジスタ６６を有する。前記電圧ＶＳＭＧは電圧生成回路（ＶＳＭＧＧ）６７で形成される。図１３にはドライブユニットＭＧＤＵ１内の主な信号ノードの波形が例示される。
【００５５】
前記電圧ＶＳＧＭは１．５Ｖ〜０Ｖとされる。消去動作および書き込み動作では電圧ＶＳＧＭはＶｃｃ＝１．５Ｖとされるから、ドライバ６２の動作電源はレベルシフタ６１の動作電源と同じＶｐｐ〜Ｖｃｃとされる。読み出し動作では電圧ＶＳＧＭはＶｓｓ＝０Ｖとされるから、ドライバの動作電源は、レベルシフタ６１に比べて高レベル電源側が低くされる。したがて、読み出し動作では、ｎチャンネル型ＭＯＳトランジスタ６５ｎがオンするときのＶｇｓに比べて、ｐチャンネル型ＭＯＳトランジスタ６５ｐがオンするときのＶｇｓが小さくなる。このとき、ＣＭＯＳインバータ６５のｐチャンネル型ＭＯＳトランジスタ６５ｐに並列に且つ同相でスイッチ制御されるｎチャンネル型ＭＯＳトランジスタ６６を追加したことにより、ドライバ６２により−２Ｖのような負電圧の非選択ワード線を０Ｖのような選択レベルに反転駆動するとき、前記ｎチャンネル型ＭＯＳトランジスタ６６によってＣＭＯＳインバータ６５のｐチャンネル型ＭＯＳトランジスタ６５ｐによる駆動能力を補うことができる。更にその駆動期間に、前記電圧生成回路６７は前記ｎチャンネル型ＭＯＳトランジスタ６５ｎのドレイン電圧ＶＳＭＧを回路の接地電圧Ｖｓｓから正電圧に上昇させることにより、ｎチャンネル型ＭＯＳトランジスタ６６によるワード線に対する充電能力を向上させることができる。前記正電圧は当該ｎチャンネル型ＭＯＳトランジスタ６６の閾値電圧以上の電圧であることが望ましい。
【００５６】
電圧生成回路（ＶＳＭＧＧ）６７は信号ＡＴＤＧと信号Ｂを入力するラッチ回路７０を有し、ラッチ回路７０のラッチ出力を受けるインバータ７１及びトランスファゲート７２等を介して、０Ｖ又は１．５Ｖの電圧ＶＳＧＭを出力する。信号ＡＴＤＧがハイレベルのとき信号Ｃはハイレベルにされる。信号ＡＴＤＧがローレベルのとき信号Ｃはローレベルにされるが、このとき信号Ｂがハイレベルからローレベルに変化すると、これに同期して信号Ｃはハイレベルに反転される。信号Ｂを生成する回路は、信号ＡＴＤＵの変化をトリガとして所定の遅延時間を経過して信号Ｂをハイレベルからローレベルに変化させる回路である。前記所定の遅延時間は抵抗Ｒ１と容量Ｃｄの時定数によって決定される。ここでは、読み出し動作サイクル毎に信号ＡＴＤＵをクロック変化させ、前記遅延時間で規定される所定時間だけ電圧ＶＳＭＧを回路の接地電圧Ｖｓｓから僅かに上昇させてｎチャンネル型ＭＯＳトランジスタ６６によるワード線に対する充電能力を向上させるようにしている。
【００５７】
図１４には電圧生成回路（ＶＳＭＧＧ）６７内の主な信号波形が例示される。時刻ｔ０、ｔ１から各々一定の遅延時間だけ信号Ｃがローレベルにされ、その間にＶＳＭＧはわずかにレベル上昇される。ワード線ＷＬｉが−２．０Ｖの非選択レベルから０Ｖの選択レベルに反転するとき、ＶＳＭＧが０Ｖのままであるなら破線で示されるように０Ｖへの遷移時間が長くなってしまう。
【００５８】
尚、書き込みや消去動作時は信号ＡＴＤＵの変化を停止させ、書き込み選択／非選択、消去選択／非選択に応じて信号ＡＴＤＧの値を決定すればよい。
【００５９】
《動作切り換えに伴うピーク電流低減》
図１５には動作切り換えに伴う動作電源の変化が示される。同図に示される切り換え形態は図１６の２個のウェル領域ＷＥＬ１，ＷＥＬ２に着目する。Ｖｃｃは電源電圧、０Ｖは回路の接地電圧、ＶｎＲは読み出し動作における非選択ワード線電圧、ＶｐｐＥは−８．５Ｖのような消去用高電圧、ＶｐｐＰは−１０．７Ｖのような書き込み用高電圧である。プレライト、消去、及び書き込み動作が行われる場合を例示してある。破線は動作モード切替に伴う電源の切り換え速度が速い場合を比較例として示しており、急激な電圧の印加と解除によって、電源Ｖｃｃと接地電圧Ｖｓｓに急峻に変化する電流ピークを生ずる様子を示してある。望ましい形態は実線で示される通りであり、急峻な電流ピークを生じていない。
【００６０】
図１７には電源電圧Ｖｃｃの供給系に配置された電源供給の立ち上がり及び立ち下がりの速度制御回路が例示される。インバータ８０が電流原ＩＳ１、ＩＳ２を介して夫々電源電圧Ｖｃｃ、接地電圧Ｖｓｓに接続される。制御信号ＷＥＺによって電源電圧Ｖｃｃを供給するか接地電圧Ｖｓｓを供給するかを切り換える。インバータ８０の出力バッファ８１の間には時定数素子として容量Ｃ１が設けられている。図１８に示されるように、出力ＳＬＰ＿Ｖｃｃを接地電圧ＶｓｓからＶｃｃに切り換えるときは電流源ＩＳ１を介して容量Ｃ１の充電に要する時間だけ出力ＳＬＰ＿Ｖｃｃの変化速度が遅くなる。出力ＳＬＰ＿ＶｃｃをＶｃｃから接地電圧Ｖｓｓに切り換えるときは電流源ＩＳ２を介して容量Ｃ１の電荷を放電するのに要する時間だけ出力ＳＬＰ＿Ｖｃｃの変化速度が遅くなる。
【００６１】
図１９には昇圧回路３８の昇圧開始と昇圧停止の夫々における遷移速度を制御する速度制御回路９０が例示される。同図に示される速度制御回路９０はたとえば昇圧回路３８に含まれる。前述のように昇圧電圧Ｖｐｐのレベルはレベル制御回路９１における基準電圧の設定値で決まる。チャージポンプ４５による昇圧動作を停止すれば電圧Ｖｐｐの出力ノードは０Ｖになる。
【００６２】
速度制御回路９０は、Ｖｐｐの出力ノードを０Ｖから規定の負の高電圧に昇圧する昇圧動作を開始するとき、電流源ＩＳ３に流れる電流で時定数素子としての容量Ｃ２を放電しながら、その容量Ｃ２の蓄積電極のレベルでｎチャンネル型ＭＯＳトランジスタ９２をスイッチ制御して、ノードＶｐｐの電圧が急激に低下しないようにする。要するに、図２０に例示されるように、チャージポンプ４５の動作に従ってノードＮ１のレベルはＶｐｐのレベル低下に対して所定の放電時定数に従ってレベル低下される。これによってＭＯＳトランジスタのソース電位であるノードＶｐｐの電位と、ゲート電位である容量Ｃ２の蓄積電極との間に電位差を生ずる。この電位差は昇圧速度が速いほど大きくなる。この電位差がＭＯＳトランジスタ９２の閾値電圧ＶＴＨｎを超えると、当該ＭＯＳトランジスタ９２がオンされ、ノードＶｐｐに接地電位Ｖｓｓを供給し、実質的に昇圧動作速度を遅くするように作用し、負電圧への急激なレベル変化を抑制する。
【００６３】
一方、昇圧動作を停止させてＶｐｐの出力ノードを負の高電圧から０Ｖに放電させるときは、電流源ＩＳ４に流れる電流で容量Ｃ２を充電しながら、その容量Ｃ２の蓄積電極のレベルでｎチャンネル型ＭＯＳトランジスタ９２をスイッチ制御して、ノードＶｐｐの電圧が急激に変化されないようにする。要するに、図２０に例示されるように、チャージポンプ４５の動作が停止されるとノードＮ１のレベルはノードＶｐｐのレベル上昇に対して所定の放電時定数に従ってレベル上昇される。これによってＭＯＳトランジスタがオンされてノードＶｐｐは緩やかに接地電位に充電される。図１９において速度制御回路９０が時定数回路とされる。図２１には図１９の速度制御回路９０の詳細な動作タイミングが示される。
【００６４】
図１７及び図１９に示される速度制御回路により、書き込み動作や消去動作において高電圧や電源電圧の印加を切り換える動作速度が速過ぎることを抑制でき、比較的大きな電流が急峻に流れて電源ノイズを生ずる虞を未然に防止することができる。
【００６５】
《読み出し速度の高速化》
図２２には読み出し経路への高電圧印加を抑制するための分離回路に着目したＥＥＰＲＯＭ６の構成が例示される。前記ラッチ回路３４とカラムスイッチ回路３５との間には分離回路１００が設けられ、ビット線ＢＬ２１，ＢＬ２に印加される書き込み及び消去の高電圧がカラムスイッチ回路３５や図示を省略するセンスアンプなどの低耐圧回路に印加されないようになっている。当然分離回路１００はゲート酸化膜の厚い高耐圧のスイッチＭＯＳトランジスタ１０１によって構成される。高耐圧のスイッチＭＯＳトランジスタ１０１は制御信号１０２によってスイッチ制御される。制御回路４０は読み出し動作時において前記スイッチＭＯＳトランジスタ１０１をオン動作させる制御信号１０２の信号電圧を外部電源電圧ｖｃｃの昇圧動作で形成する昇圧回路１０３を有する。
【００６６】
図２３には昇圧回路１０３の一例が示される。回路１１０，１１１，１１２は各々別々のウェル領域に形成される。図２４には図２３の昇圧回路による昇圧動作のタイミングチャートが示される。昇圧回路は電源電圧Ｖｃｃの３倍の昇圧電圧ＶＤＤ３Ｘを出力する。
【００６７】
書き込みや消去に際してビット線ＢＬ１，ＢＬ２に高電圧が印加されるから、ビット線ＢＬ１，ＢＬ２は分離回路１００によりセンスアンプなどの読み出し系と選択的に分離可能にされ、そのような分離回路１００にはゲート酸化膜の厚い高耐圧のスイッチＭＯＳトランジスタ１０１を採用するが、読み出し動作時にはおいて前記高耐圧のスイッチＭＯＳトランジスタ１０１をオン動作させる信号電圧を外部電源電圧Ｖｃｃの昇圧動作で形成するから、そのオン抵抗を小さくすることができる。したがて、読み出し経路における不所望な抵抗成分が大きくなって記憶情報の読み出し速度が低下する事態の発生を抑制することができる。
【００６８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６９】
メモリアレイはＮＯＲ型に限定されない。ＮＡＮＤ型メモリアレイ等のＥＥＰＲＯＭにも適用することが可能である。書き込み・消去の定義は相対的であり、閾値電圧を高くする動作を消去動作、低くする動作を書込み動作というように、いままでとは逆に定義することも可能である。電荷蓄積性絶縁膜はシリコン窒化膜に限定されず、誘電体にカーボン粒子、或いはシリコンなどが分散された膜等であってもよい。
【図面の簡単な説明】
【００７０】
【図１】マイクロコンピュータを例示するブロック図である。
【図２】マイクロコンピュータの別の例を示すブロック図である。
【図３】ＥＥＰＲＯＭに採用されている不揮発性メモリセルトランジスタの構造を示す縦断面図である。
【図４】ＥＥＰＲＯＭのブロック図である。
【図５】不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態を例示する説明図である。
【図６】消去動作において印加される消去電圧及び消去阻止電圧を例示する説明図である。
【図７】書き込み動作において印加される書き込み電圧及び書き込み阻止電圧を例示する説明図である。
【図８】昇圧回路を例示するブロック図である。
【図９】メモリセルのレイアウト構成を例示する平面図である。
【図１０】読み出し動作における電圧印加状態を例示する説明図である。
【図１１】スタンバイモードの前後における動作電源電圧波形を例示するタイミングチャートである。
【図１２】ワードドライバの一例を示す回路図である。
【図１３】ワードドライバのドライブユニット内の主な信号ノードの波形を例示するタイミングチャートである。
【図１４】ワードドライバの電圧生成回路内の主な信号波形を例示するタイミングチャートである。
【図１５】動作切り換えに伴う動作電源の変化を例示するタイミングチャートである。
【図１６】図１５の動作切り換え形態において着目するメモリアレイ構成を概略的に示す説明図である。
【図１７】電源電圧Ｖｃｃの立ち上がり及び立ち下り速度を制御する速度制御回路を例示する回路図である。
【図１８】電源電圧Ｖｃｃの立ち上がり及び立ち下りの波形を例示する波形図である。
【図１９】昇圧回路３８の昇圧開始と昇圧停止の夫々における遷移速度を制御する速度制御回路を例示する回路図である。
【図２０】速度制御回路を採用したときの充電／放電動作波形を例示するは系図である。
【図２１】図１９の速度制御回路の詳細な動作タイミングを例示するタイミングチャートである。
【図２２】読み出し経路への高電圧印加を抑制するための分離回路に着目したＥＥＰＲＯＭの構成を例示するブロック図である。
【図２３】分離回路のスイッチ制御に用いる信号電圧を形成する昇圧回路のブロック図である。
【図２４】図２３の昇圧回路による昇圧動作のタイミングチャートである。
【符号の説明】
【００７１】
１  マイクロコンピュータ
２  ＣＰＵ
４  ＲＡＭ
６  ＥＥＰＲＯＭ（不揮発性メモリ）
ＭＣ、ＭＣ１〜ＭＣ４  メモリセル
２０  ソース電極
２１  ドレイン電極
２２  チャネル形成領域
２３  電荷蓄積性絶縁膜
２４，２５  絶縁膜
２６  メモリゲート電極
３０  メモリアレイ
ＷＥＬ０〜ＷＥＬｎ  ウェル領域
ＢＬ０〜ＢＬ７  ビット線
ＳＬ０〜ＳＬ７  ソース線
３１  Ｘアドレスデコーダ
３２  ワードドライバ回路
３３  ウェルデコーダ
３４  ラッチ回路
２５  カラムスイッチ回路
３８  昇圧回路
Ｃ１，Ｃ２  時定数素子
９０  速度制御回路
１００  分離回路
１０１  高耐圧スイッチＭＯＳトランジスタ
１０２  スイッチ制御信号
１０３  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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