(57)【要約】【課題】ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置に、前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御回路、及びこのデータ反転制御回路を有する記憶装置、及びデータ反転制御方法において、データ反転制御を高効率化する。【解決手段】ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替える。【選択図】図２
2006155679.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置に、前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御回路において、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することを特徴とするデータ反転制御回路。
【請求項２】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置から、前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御回路において、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することを特徴とするデータ反転制御回路。
【請求項３】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置であって、
前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御回路を有する記憶装置において、
前記データ反転制御回路は、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することを特徴とする記憶装置。
【請求項４】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置であって、
前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御回路を有する記憶装置において、
前記データ反転制御回路は、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することを特徴とする記憶装置。
【請求項５】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置に、前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御方法において、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えることを特徴とするデータ反転制御方法。
【請求項６】
複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置から、前記ビット線と前記ビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御方法において、
前記冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、前記冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、
前記ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、
前記ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、
前記Ｌシフト設定アドレスと前記Ｈシフト設定アドレスのアドレスデータを入れ替えることを特徴とするデータ反転制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ反転制御回路、及びこのデータ反転制御回路を有する記憶装置、及びデータ反転制御方法に関するものである。
【背景技術】
【０００２】
従来、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのように、ビット補線を有するビット線と、ワード線とによってマトリックス状に配設したメモリセルを有する記憶装置が知られている。
【０００３】
このような記憶装置、特にＤＲＡＭにおいて、隣接したビット線及びビット補線との間には容量性カップリングに起因した規制容量が生じ、対を構成しているビット線とビット補線との電位差をセンスアンプ回路で差動増幅して読み出した場合には、各ビット線及び各ビット補線に生じた規制容量の差によって読み出したデータの値が変化するおそれがあることも知られている。
【０００４】
そこで、対を形成しているビット線とビット補線との配置を交互に入れ替えるツイスト構造が提案されている。このツイスト構造を採用することにより対を形成しているビット線及びビット補線の規制容量を略同一とすることができ、読み出したデータの値が変化するおそれを解消している。
【０００５】
さらに、このような記憶装置においては、製造工程中の製造不良などに起因して、メモリセルのデータの正確な書き込み及びメモリセルからのデータの正確な読み出しができなくなる場合があり、このようにデータの正確な読み出し及び書き込みができない不良のメモリセルが発生した場合のために、不良メモリセルの代わりに使用する予備のメモリセルをあらかじめ設けておき、不良メモリセルの代わりに予備のメモリセルを用いることが行われている（例えば、特許文献１参照。）。
【０００６】
このような予備のメモリセルを設ける方法として、ワード線と平行に予備のワード線として冗長ワード線を設けて冗長メモリセルを設けることが行われており、このような冗長ワード線は、ＤＲＡＭの構造上、４本単位、８本単位、あるいは１６本単位などの複数本のワード線で構成した１単位分のワード線に対して１本あるいは複数本設けるようにしている。このように複数のワード線と、１本あるいは複数本の冗長ワード線とによって冗長単位ブロックを形成している。
【０００７】
特に、１冗長単位ブロックに２本の冗長ワード線を設ける場合には、各ワード線を指定するワード線指定アドレスにおいて、最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とし、最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、その間のワード線指定アドレスで指定されるワード線を１単位分のワード線として用いている。
【０００８】
以下において、所定のワード線指定アドレスのワード線に対して、ＬＯＷ側冗長ワード線寄りのワード線指定アドレスのワード線を「ＬＯＷ側」のワード線と呼び、ＨＩＧＨ側冗長ワード線寄りのワード線指定アドレスのワード線を「ＨＩＧＨ側」のワード線と呼ぶことにする。
【０００９】
不良メモリセルに接続されたワード線が存在する場合には、そのワード線を含めたＬＯＷ側のワード線を１つだけＬＯＷ側のアドレスにシフトするシフト冗長か、あるいはそのワード線を含めたＨＩＧＨ側のワード線を１つだけＨＩＧＨ側のアドレスにシフトするシフト冗長を行っている。
【００１０】
そして、不良メモリセルが１つだけ存在していた場合には、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線のいずれか一方を使用し、不良メモリセルが２つ存在していた場合には、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線の両方を使用している。
【００１１】
このとき、その不良メモリセルの存在によって、ＬＯＷ側にシフトさせてＬＯＷ側冗長ワード線を使用するようにした場合に、ＬＯＷ側冗長ワード線方向へのシフトの起点となっている不良メモリに接続されたワード線のアドレスを「Ｌシフト設定アドレス」と呼び、不良メモリセルの存在によって、ＨＩＧＨ側にシフトさせてＨＩＧＨ側冗長ワード線を使用するようにした場合に、ＨＩＧＨ側冗長ワード線方向へのシフトの起点となっている不良メモリに接続されたワード線のアドレスを「Ｈシフト設定アドレス」と呼ぶことにする。
【００１２】
このように、１単位分のワード線の前後にＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをそれぞれ設けて１冗長単位ブロックを構成し、ワード線のアドレスをシフトさせるシフト冗長を行った場合には、ビット線及びビット補線におけるツイスト構造が物理的に固定されているために、ワード線のアドレスのシフトにともなって、対応するビット線とビット補線との入れ替わりが生じる場合があった。
【００１３】
そこで、上記したようにツイスト構造を有するとともに冗長単位ブロックを有する記憶装置には、メモリセルへのデータの入力またはメモリセルからのデータの出力を行う場合に、シフト冗長の有無に応じてツイスト構造を考慮しながらデータの入出力を行うために、データ反転制御回路を設けている。
【００１４】
このデータ反転制御回路では、図３のフローチャートに示すように、冗長単位ブロックに対して、まず、ＬＯＷ側冗長ワード線及び／またはＨＩＧＨ側冗長ワード線を使用しているかをチェックする冗長使用数の確認を行い（ステップＴ１）、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線のいずれか一方、またはその両方を使用している場合には、使用しているＬＯＷ側冗長ワード線及び／またはＨＩＧＨ側冗長ワード線のアドレスを入力し（ステップＴ２）、入力されたＬＯＷ側冗長ワード線及び／またはＨＩＧＨ側冗長ワード線のアドレスに基づいて冗長アドレスのセットを行う（ステップＴ３）。
【００１５】
次いで、データ反転制御回路では、セットされた冗長アドレスに基づいて、ツイスト構造における所定のツイスト領域に対する設定の変更が必要かどうかを判定する（ステップＴ４）。
【００１６】
そして、データ反転制御回路は、ツイスト領域に対する設定の変更が必要と判断した場合には、ツイスト領域変化情報を生成し（ステップＴ５）、このツイスト領域変化情報に基づいて最終ツイスト領域情報を生成し（ステップＴ６）、この最終ツイスト領域情報に基づいてデータ反転制御回路はデータ反転指示信号を生成して出力するようにしている（ステップＴ７）。
【００１７】
一方、ステップＴ１において冗長使用数が「０」であった場合、及び、ステップＴ４においてツイスト領域に対する設定の変更が必要でなかった場合には、データ反転制御回路は、あらかじめ設定されているデータ反転指示信号を生成して出力するようにしているステップＴ８）。
【００１８】
そして、このデータ反転指示信号に基づいてデータの反転または非反転を行いながらメモリセルへのデータの入力、またはメモリセルからのデータの出力を行うようにしている。
【特許文献１】特開平０６−３１４４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、ＬＯＷ側冗長ワード線と前記ＨＩＧＨ側冗長ワード線とをともに使用する場合であって、例えばＬＯＷ側冗長ワード線に比較的近いワード線のアドレスをＨシフト設定アドレスとしてＨＩＧＨ側へのシフト冗長を行った後、ＨＩＧＨ側冗長ワード線に比較的近いワード線のアドレスをＬシフト設定アドレスとしてＬＯＷ側へのシフト冗長を行わなければならない場合や、その逆に、ＨＩＧＨ側冗長ワード線に比較的近いワード線のアドレスをＬシフト設定アドレスとしてＬＯＷ側へのシフト冗長を行った後、ＬＯＷ側冗長ワード線に比較的近いワード線のアドレスをＨシフト設定アドレスとしてＨＩＧＨ側へのシフト冗長を行わなければならない場合のように、Ｌシフト設定アドレスがＨシフト設定アドレスよりも大きい場合には、Ｌシフト設定アドレスとＨシフト設定アドレスとの間のワード線では、ＨＩＧＨ側へのシフト冗長が行われた後にＬＯＷ側へのシフト冗長が行われることにより、または逆に、ＬＯＷ側へのシフト冗長が行われた後にＨＩＧＨ側へのシフト冗長が行われることにより、実質的にはアドレス変更の必要がないにもかかわらずシフト冗長処理が行われるという不具合があり、しかも、このようなシフト冗長処理を実行するためのデータ反転制御回路の回路制御が複雑化するという問題があった。
【課題を解決するための手段】
【００２０】
そこで、本発明のデータ反転制御回路では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置に、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御回路において、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することとした。
【００２１】
また、本発明のデータ反転制御回路では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置から、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御回路において、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することとした。
【００２２】
また、本発明のデータ反転制御回路を有する記憶装置では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置であって、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御回路を有する記憶装置において、データ反転制御回路は、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することとした。
【００２３】
また、本発明のデータ反転制御回路では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置であって、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御回路を有する記憶装置において、データ反転制御回路は、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えるアドレスデータ入替手段を有することとした。
【００２４】
また、本発明のデータ反転制御方法では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置に、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら入力させるデータ反転制御方法において、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えることとした。
【００２５】
また、本発明のデータ反転制御方法では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置から、ビット線とビット補線とのツイストにともなってデータを反転または非反転させながら出力させるデータ反転制御方法において、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線とし、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えることとした。
【発明の効果】
【００２６】
本発明によれば、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するようにワード線のアドレスをＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、ＨＩＧＨ側冗長ワード線を使用するようにワード線のアドレスをＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えることによって、Ｌシフト設定アドレスとＨシフト設定アドレスとの間のアドレスにおけるワード線のシフト冗長処理が実行されることを防止して、データ反転制御を速やかに実行することができる。
【００２７】
特に、実効性のないシフト冗長処理を実行しないようにすることができるので、データ反転制御回路の回路制御が複雑化することを防止できる。
【発明を実施するための最良の形態】
【００２８】
本発明のデータ反転制御回路、及びこのデータ反転制御回路を有する記憶装置、及びデータ反転制御方法では、複数のワード線と２本の冗長ワード線とから構成した冗長単位ブロックを有するとともに、ツイスト構造を有するビット線及びビット補線とを有する記憶装置へのデータの入力時、またはそのような記憶装置からのデータの出力時に、冗長ワード線を用いたシフト冗長や、ビット線とビット補線とのツイストにともなってデータを反転または非反転させるようにしているものである。
【００２９】
特に、データの反転または非反転の制御を行うデータ反転制御回路では、冗長単位ブロックにおける最も小さいワード線指定アドレスで指定されるワード線をＬＯＷ側冗長ワード線とするとともに、冗長単位ブロックにおける最も大きいワード線指定アドレスで指定されるワード線をＨＩＧＨ側冗長ワード線として、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線とをともに使用する場合であって、ＬＯＷ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＬＯＷ側冗長ワード線方向へシフトする起点となっているＬシフト設定アドレスが、前記ＨＩＧＨ側冗長ワード線を使用するように前記ワード線のアドレスを前記ＨＩＧＨ側冗長ワード線方向へシフトする起点となっているＨシフト設定アドレスよりも大きい場合に、アドレスデータ入替手段によってＬシフト設定アドレスとＨシフト設定アドレスのアドレスデータを入れ替えるようにしている。
【００３０】
このように、Ｌシフト設定アドレスがＨシフト設定アドレスよりも大きい場合、逆に言えばＨシフト設定アドレスがＬシフト設定アドレスよりも小さい場合には、Ｌシフト設定アドレスとＨシフト設定アドレスとのアドレスデータの入れ替えを行ってシフト冗長処理を行っても、Ｌシフト設定アドレスとＨシフト設定アドレスとのアドレスデータの入れ替えを行わずにシフト冗長処理を行った場合と結果的には同じであって、Ｌシフト設定アドレスとＨシフト設定アドレスとのアドレスデータの入れ替えを行うことにより、Ｌシフト設定アドレスとＨシフト設定アドレスとの間のアドレスデータのワード線においては、シフト冗長処理が行われないことにより、シフト冗長処理を速やかに実行することができる。
【００３１】
しかも、シフト冗長処理を行わなければならないワード線数を削減できるので、シフト冗長処理の制御機構が複雑化することを防止でき、データ反転制御回路を簡潔に構成することができるので、低コスト化を図ることもできる。
【００３２】
以下において、図面に基づいて本発明の実施形態を説明する。図１は、本実施形態の記憶装置のブロック図である。
【００３３】
本実施形態の記憶装置では、データ入力端子10から入力されたデータ信号10sを入力用データ反転回路11に入力し、この入力用データ反転回路11においてデータ反転制御回路20から入力されたデータ反転指示信号20sに基づいて、入力されたデータを反転または非反転させてライトバッファ12に入力し、このライトバッファ12においてビット線14に入力するためのビット線用信号14sと、このビット線用信号14sの反転信号であって、ビット補線15に入力するためのビット補線用信号15sとを生成し、ビット線用信号14s及びビット補線用信号15sを、ライトゲート回路13を介して複数のメモリセルをアレイ状に配置して構成したメモリ回路30に入力している。
【００３４】
ライトゲート回路13は、所定のビット線14とビット補線15の対を指定するビット線対指定アドレス信号40sが入力されるビット線対指定アドレス信号入力端子40から入力されたビット線対指定アドレス信号40sに基づいて、指定されたビット線対へのビット線用信号14s及びビット補線信号15sの入力を制御している。
【００３５】
すなわち、ビット線対指定アドレス信号入力端子40から入力されたビット線対指定アドレス信号40sは、最初にビット線対指定アドレス信号用入力バッファ41に入力し、次いで、デコーダ回路42に入力してデコードを行い、生成されたデコード信号42sと、ビット線対指定制御信号入力端子44から入力されたビット線対指定制御信号44sとを、ビット線対指定制御回路43に入力してゲート制御信号43sを生成し、このゲート制御信号43sをライトゲート回路13に入力して、指定されたビット線対へのビット線用信号14s及びビット補線信号15sの入力を制御している。
【００３６】
また、メモリ回路30から所要のデータを出力する場合には、ビット線対指定制御回路43から入力されたゲート制御信号43sに基づいて、リードゲート回路51が所定のビット線対のデータを読み出し、読み出されたビット線14のビット線出力信号と、このビット線出力信号の反転信号であって、ビット補線15から出力されたビット補線出力信号とリードアンプ回路52に入力して増幅し、このビット線出力信号とビット補線出力信号とから生成された出力信号を出力用データ反転回路53に入力し、この出力用データ反転回路53においてデータ反転制御回路20から入力されたデータ反転指示信号20sに基づいて、出力されたデータを反転または非反転させて出力バッファ54に入力し、出力端子55から最終出力信号55sとして出力している。
【００３７】
本発明の要部であるデータ反転制御回路20には、データ反転制御信号入力端子21から所要のデータ反転制御信号21sが入力され、データ反転制御回路20におけるデータ反転指示信号20sの生成処理に用いられている。データ反転制御信号21sとしては、冗長設定情報や、ビット線14とビット補線15とのツイストによるツイスト領域情報などである。
【００３８】
図１のデータ反転制御回路20では、図２のフローチャートに示すように、冗長単位ブロックに対して、まず、ＬＯＷ側冗長ワード線及び／またはＨＩＧＨ側冗長ワード線を使用するかをチェックする冗長使用数の確認を行い（ステップＳ１）、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線の両方を使用する、すなわち冗長使用数が「２」である場合には、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線のアドレスを入力し（ステップＳ２）、次いで、Ｌシフト設定アドレスとＨシフト設定アドレスの比較を行って、Ｌシフト設定アドレスの方がＨシフト設定アドレスよりも大きい場合には（ステップＳ３）、データ反転制御回路20は、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータとの入れ替えを行う（ステップＳ４）。
【００３９】
このように、Ｌシフト設定アドレスがＨシフト設定アドレスよりも大きい場合に、Ｌシフト設定アドレスとＨシフト設定アドレスのアドレスデータとの入れ替えを行うことによって、Ｌシフト設定アドレスとＨシフト設定アドレスとの間のアドレスにおけるワード線のシフト冗長処理が実行されることを防止してデータ反転制御回路20における、データ反転制御を速やかに実行することができる。
【００４０】
なお、ステップＳ３において、Ｌシフト設定アドレスの方がＨシフト設定アドレスよりも小さい場合には、後述するステップＳ７に進むようにしている。
【００４１】
一方、ステップＳ１において、冗長使用数が「２」でなかった場合には、データ反転制御回路20は、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線のいずれか一方を使用しているか判定し（ステップＳ５）、ＬＯＷ側冗長ワード線とＨＩＧＨ側冗長ワード線のいずれか一方を使用していた場合、すなわち冗長使用数が「１」である場合には、使用しているＬＯＷ側冗長ワード線またはＨＩＧＨ側冗長ワード線のアドレスを入力し（ステップＳ６）、入力されたＬＯＷ側冗長ワード線及び／またはＨＩＧＨ側冗長ワード線のアドレスに基づいて冗長アドレスのセットを行う（ステップＳ７）。
【００４２】
次いで、データ反転制御回路20では、セットされた冗長アドレスに基づいて、ツイスト構造における所定のツイスト領域に対する設定の変更が必要かどうかを判定する（ステップＳ８）。
【００４３】
そして、データ反転制御回路20は、ツイスト領域に対する設定の変更が必要と判断した場合には、ツイスト領域変化情報を生成し（ステップＳ９）、このツイスト領域変化情報に基づいて最終ツイスト領域情報を生成し（ステップＳ１０）、この最終ツイスト領域情報に基づいてデータ反転制御回路20はデータ反転指示信号20sを生成して出力するようにしている（ステップＳ１１）。
【００４４】
一方、ステップＳ５において冗長使用数が「０」であった場合、及び、ステップＳ８においてツイスト領域に対する設定の変更が必要でなかった場合には、データ反転制御回路20は、あらかじめ設定されているデータ反転指示信号20sを生成して出力するようにしているステップＳ１２）。
【００４５】
そして、このデータ反転指示信号20sに基づいてデータの反転または非反転を行いながらメモリ回路30へのデータの入力、またはメモリ回路30からのデータの出力を行うようにしている。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る記憶装置のブロック図である。
【図２】本発明に係るデータ反転制御回路における制御フローチャートである。
【図３】従来のデータ反転制御回路における制御フローチャートである。
【符号の説明】
【００４７】
10  データ入力端子
11  入力用データ反転回路
12  ライトバッファ
13  ライトゲート回路
14  ビット線
15  ビット補線
20  データ反転制御回路
21  データ反転制御信号入力端子
30  メモリ回路
40  ビット線対指定アドレス信号入力端子
41  ビット線対指定アドレス信号用入力バッファ
42  デコーダ回路
43  ビット線対指定制御回路
44  ビット線対指定制御信号入力端子
51  リードゲート回路
52  リードアンプ回路
53  出力用データ反転回路
54  出力バッファ
55  出力端子
10s データ信号
14s ビット線用信号
15s ビット補線用信号
20s データ反転指示信号
21s データ反転制御信号
40s ビット線対指定アドレス信号
42s デコード信号
44s ビット線対指定制御信号
43s ゲート制御信号
55s 最終出力信号
【図１】
2006155679.tif 000003
【図２】
2006155679.tif 000004
【図３】
2006155679.tif 000005