(57)【要約】【課題】０．１μｍ以下の薄いシリコン層を積層したＳＯＳ基板に形成したＭＯＳＦＥＴの裏面チャネルによるリーク電流を抑制する手段を提供する。【解決手段】半導体装置が、サファイア基板上に形成された０．１μｍ以下の膜厚のシリコン層と、シリコン層の上方に形成されたゲート電極と、シリコン層に形成されたソース層およびドレイン層と、ゲート電極とソース層との間のシリコン層に、ゲート電極の下部まで延びて形成され、拡散深さがサファイア基板とシリコン層との界面に達するのに不十分で、ソース層と同じ導電型でかつソース層よりも不純物濃度が低いソース側拡散層と、ゲート電極とドレイン層との間のシリコン層に、ゲート電極の下部まで延びて形成され、拡散深さが界面に達するのに不十分で、ドレイン層と同じ導電型でかつドレイン層よりも不純物濃度が低いドレイン側拡散層とを備える。【選択図】        図１
2006173538.tif 000002
【特許請求の範囲】
【請求項１】
サファイア基板上に形成された０．１μｍ以下の膜厚のシリコン層と、
前記シリコン層の上方に形成されたゲート電極と、
前記シリコン層に形成されたソース層およびドレイン層と、
前記ゲート電極と前記ソース層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記サファイア基板と前記シリコン層との界面に達するのに不十分で、前記ソース層と同じ導電型でかつ前記ソース層よりも不純物濃度が低いソース側拡散層と、
前記ゲート電極と前記ドレイン層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記界面に達するのに不十分で、前記ドレイン層と同じ導電型でかつ前記ドレイン層よりも不純物濃度が低いドレイン側拡散層と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ソース側拡散層と前記界面との間および前記ドレイン側拡散層と前記界面との間に、前記ソース側拡散層と前記ドレイン側拡散層との間の前記シリコン層と同じ導電型でかつ前記ソース側拡散層と前記ドレイン側拡散層との間の前記シリコン層より不純物濃度が高い高濃度拡散層を形成したことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記ソース側拡散層と前記界面との間に、前記ソース側拡散層と前記ドレイン側拡散層との間の前記シリコン層と同じ導電型でかつ前記ソース側拡散層と前記ドレイン側拡散層との間の前記シリコン層より不純物濃度が高い高濃度拡散層を形成したことを特徴とする半導体装置。
【請求項４】
サファイア基板上に形成された０．１μｍ以下の膜厚のシリコン層と、
前記シリコン層の上方に形成されたゲート電極と、
前記シリコン層に形成されたソース層およびドレイン層と、
前記ゲート電極と前記ドレイン層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記サファイア基板と前記シリコン層との界面に達するのに不十分で、前記ドレイン層と同じ導電型でかつ前記ドレイン層よりも不純物濃度が低いドレイン側拡散層と、
を備えたことを特徴とする半導体装置。
【請求項５】
サファイア基板上に形成された０．１μｍ以下の膜厚のシリコン層と、
前記シリコン層の上方に形成されたゲート電極と、
前記シリコン層に形成されたソース層と、
前記ゲート電極と前記ソース層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記サファイア基板と前記シリコン層との界面に達するのに不十分で、前記ソース層と同じ導電型でかつ前記ソース層よりも不純物濃度が低いソース側拡散層と、
前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記界面に達するのに不十分で、前記ソース層と同じ導電型でかつ前記ソース層よりも不純物濃度が低く、ドレイン層として機能するドレイン側拡散層と、
を備えたことを特徴とする半導体装置。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記ソース側拡散層および前記ドレイン側拡散層の拡散深さは、前記シリコン層の膜厚の約３分の２であること、
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較的薄いシリコン層を積層したＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板にＭＯＳＦＥＴ（ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ電界効果型トランジスタ）を形成した半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置は、サファイア基板に０．３μｍ程度の比較的厚いシリコン層を積層してＳＯＳ基板を形成し、このシリコン層に形成するＭＯＳＦＥＴのボディ領域にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を形成するときに、Ｎ型不純物であるリンのドーズ量を３ｘ１０１３イオン／ｃｍ２、エネルギを３０ＫｅＶとしてイオン注入し、０．１μｍのＬＤＤ層を形成している（例えば、特許文献１参照。）。
【０００３】
一方、近年の半導体装置の高集積化、高速化を目指した微細化に伴い、ＳＯＳ基板のサファイア基板に積層するシリコン層が薄膜化し、シリコン層の厚さが０．１μｍ以下のＳＯＳ基板が主流となってきている。
【特許文献１】特開２００３−６９０３３号公報（主に第３頁段落００２４−第４頁段落００２５、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の技術においては、シリコン層に形成するＭＯＳＦＥＴのＬＤＤ層を０．１μｍの厚さとしているため、近年のＳＯＳ基板の薄いシリコン層に形成するＭＯＳＦＥＴのＬＤＤ層とした場合には、図８に示すようにＬＤＤ層がシリコン層とサファイア基板との界面に達してしまい、ゲート電圧が０Ｖ、つまりＯＦＦ状態でのリーク電流が増大するという問題がある。
【０００５】
このことは、半導体素子を微細化するためにＭＯＳＦＥＴのゲート長を１μｍ以下に短縮した短チャネルのＭＯＳＦＥＴにおいて特に深刻な問題であり、このようなリーク電流が増大した半導体素子を用いると、待機時の電流が増大して電池寿命を低下させる結果になる。
図８は界面に達したＬＤＤ層が形成されたｎＭＯＳ素子を示す説明図である。
【０００６】
図８において、１０１は半導体装置に形成されたＭＯＳＦＥＴの一種であるＮチャネルＭＯＳ素子（ｎＭＯＳ素子という。）である。
このｎＭＯＳ素子１０１は、サファイア基板２に０．１μｍ以下の薄いシリコン層３を積層したＳＯＳ基板４に形成され、そのシリコン層３に、シリコン層３とサファイア基板２の界面５（図８に太い実線で示す。他の図において同じ。）に達するＮ型拡散層として形成されたソース層６とドレイン層７、ソース層６とドレイン層７との間をＰ型拡散層としたｎＭＯＳ素子１０１のチャネルが形成される領域であるボディ領域８、シリコン酸化膜（ＳｉＯ２）等からなるゲート酸化膜９を介してボディ領域８に対向するゲート電極１０、ゲート電極１０の側面に形成されたシリコン酸化膜等からなるサイドウォール１１およびボディ領域８のゲート電極１０のソース層６側およびドレイン層７側の端部に対向する位置にソース層６およびドレイン層７に隣接して形成されたソース層６やドレイン層７よりもＮ型不純物濃度が薄いＮ型拡散層であるソース側ＬＤＤ層１１３およびドレイン側ＬＤＤ層１１４が界面５に達した状態で形成されている。
【０００７】
発明者は、このような界面５に達した状態のソース側ＬＤＤ層１１３とドレイン側ＬＤＤ層１１４を有するｎＭＯＳ素子１０１に生ずるリーク電流の原因をデバイスシミュレーションプログラムを用いて究明した。
図９は短チャネルのｎＭＯＳ素子の電気特性を示すシミュレーション結果、図１０はリーク電流が発生しているときの電子濃度分布を示すシミュレーション結果、図１１は短チャネルのｎＭＯＳ素子の理想的な電気特性を示すシミュレーション結果である。
【０００８】
なお、本シミュレーションはサファイア基板２に０．０７μｍのシリコン層３を積層したＳＯＳ基板４に、ゲート電極１０のゲート長を０．２５μｍとした短チャネルのｎＭＯＳ素子１０１を形成した場合の計算結果である。
図９に示すように、ドレイン電圧Ｖｄｓ＝２．５Ｖのときのゲート電圧Ｖｇｓ＝０Ｖ（ＯＦＦ状態）のドレイン電極１０の単位幅（１μｍ）あたりのドレイン電流は１０−８Ａ／μｍであり、図１１に示す理想的な状態のＯＦＦ時のドレイン電流１０−１０Ａ／μｍに較べて大きなリーク電流が発生していることが判る。
【０００９】
この大きなリーク電流が発生しているときの電子濃度分布（電子濃度Ｅ＝１０１４／ｃｍ３から１０２０／ｃｍ３の間を１０倍毎に区切って示す。）は、図１０に示すように電子濃度Ｅ＝１０１７／ｃｍ３以下の電子濃度が回り込んでボディ領域８のシリコン層３とサファイア基板２の界面５の図１０に破線で囲った部分に反転層ができてチャネル（裏面チャネルという。）が形成されていることが判った。
【００１０】
このように、発明者はゲート電極１０にゲート電圧を印加した場合にボディ領域８のゲート電極１０側に形成されるチャネル（おもて面チャネルという。）とは別に、ゲート電圧ＯＦＦ時にドレイン電圧が印加されたときには裏面チャネルが形成され、これによるリーク電流が発生することを解明した。
本発明は、上記の問題点を解決するためになされたもので、０．１μｍ以下の薄いシリコン層を積層したＳＯＳ基板に形成したＭＯＳＦＥＴの裏面チャネルによるリーク電流を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するために、半導体装置が、サファイア基板上に形成された０．１μｍ以下の膜厚のシリコン層と、前記シリコン層の上方に形成されたゲート電極と、前記シリコン層に形成されたソース層およびドレイン層と、前記ゲート電極と前記ソース層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記サファイア基板と前記シリコン層との界面に達するのに不十分で、前記ソース層と同じ導電型でかつ前記ソース層よりも不純物濃度が低いソース側拡散層と、前記ゲート電極と前記ドレイン層との間の前記シリコン層に、前記ゲート電極の下部まで延びて形成され、拡散深さが前記界面に達するのに不十分で、前記ドレイン層と同じ導電型でかつ前記ドレイン層よりも不純物濃度が低いドレイン側拡散層とを備えたことを特徴とする。
【発明の効果】
【００１２】
これにより、本発明は、裏面チャネルが形成されるボディ領域の界面側の部位の実効チャネル長を長くすることができ、裏面チャネルの形成を抑制してリーク電流の増大を防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本発明による半導体装置の実施例について説明する。
【実施例１】
【００１４】
図１は実施例１の半導体装置のｎＭＯＳ素子を示す説明図である。
図１において、１は半導体装置に形成されたＭＯＳＦＥＴの一種であるｎＭＯＳ素子である。
このｎＭＯＳ素子１には、サファイア基板２に０．１μｍ以下の膜厚、例えば０．０７μｍの膜厚の薄いシリコン層３を積層したＳＯＳ基板４に形成され、そのシリコン層３に、シリコン層３とサファイア基板２の界面５に達するＮ型拡散層として形成されたソース層６とドレイン層７、ソース層６とドレイン層７との間のシリコン層３をＰ型拡散層としたｎＭＯＳ素子１のチャネルが形成される領域であるボディ領域８、シリコン酸化膜等からなるゲート酸化膜９を介してボディ領域８に対向し、シリコン層３の上方に形成されたゲート電極１０、ゲート電極１０の側面に形成されたシリコン酸化膜等からなるサイドウォール１１、並びにボディ領域８のゲート電極１０のソース層６側の端部に対向する位置に配置され、ゲート電極１０とソース層６との間のシリコン層３にゲート電極１０の下部まで延びて形成され、拡散深さがサファイア基板２とシリコン層３との界面５に達するのに不十分な状態、つまり界面５に達しない状態で、ソース層６と同じ導電型、つまりソース層６と同型の不純物であるＮ型不純物でかつソース層３よりもＮ型不純物濃度が低いＮ型拡散層であるソース側拡散層としてのソース側ＬＤＤ層１３、およびボディ領域８のゲート電極１０のドレイン層７側の端部に対向する位置に配置され、ゲート電極１０とドレイン層７との間のシリコン層３に、ゲート電極１０の下部まで延びて形成され、拡散深さがサファイア基板２とシリコン層３との界面５に達しない状態で、ドレイン層７と同型のＮ型不純物でかつドレイン層７よりもＮ型不純物濃度が低いＮ型拡散層であるドレイン側拡散層としてのドレイン側ＬＤＤ層１４が形成されており、ゲート電極１０に加えられた電圧によりボディ領域８に形成されるソース層６とドレイン層７の間のおもて面チャネルを流れる電流を制御する。
【００１５】
なお、上記ではシリコン層３に形成するソース層６とドレイン層７を界面５に達するように形成するとして説明したが、ソース層６とドレイン層７は界面５に達しない状態で形成してもよい。
ソース側ＬＤＤ層１３とドレイン側ＬＤＤ層１４の拡散深さは、シリコン層３の膜厚の１／２以上、３／４未満が適当であり、３分の２もしくはその前後が好適である。すなわち、シリコン層３の膜厚の１／２未満にしてしまうとソース・ドレイン間の抵抗が上がってしまい、トランジスタの駆動力が低下してしまうし、逆に拡散深さをシリコン層３の膜厚の３／４以上としてシリコン層３の膜厚に近すぎると、裏面チャネルが形成され易くなりリーク電流が発生し易くなるからである。
【００１６】
具体的には、シリコン層３の膜厚が０．０７μｍであるから、ソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４の拡散深さは、０．０４７μｍ前後とするのが好適である。
このような、ソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４を形成するには、上記した特許文献１に例示されている方法ではＬＤＤ層が厚くなりすぎるので、例えばＮ型不純物のドーズ量を１０１８イオン／ｃｍ２、エネルギを５ＫｅＶとして低いエネルギで濃い濃度のイオンを注入して形成する。
【００１７】
また、ソース側ＬＤＤ層１３とドレイン側ＬＤＤ層１４は、同じ条件で同時に形成しても良いし、若干条件を変えて別々に形成しても良い。別々に形成した場合、ソース側ＬＤＤ層１３とドレイン側ＬＤＤ層１４の拡散深さ、不純物濃度等は同一にならない。
このようにソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４を浅く形成して界面５に達しないようにしたｎＭＯＳ素子１のシミュレーション結果を図２、図３に示す。
【００１８】
図２は実施例１のｎＭＯＳ素子の電気特性を示すシミュレーション結果、図３は実施例１のｎＭＯＳ素子の電子濃度分布を示すシミュレーション結果である。
図２に示す本実施例のｎＭＯＳ素子１の電気特性は、図１１に示した理想的な場合とほぼ同様であり、ゲート電圧ＯＦＦ時のドレイン電流は１０−１０Ａ／μｍ以下に抑えられ、図３に示すゲート電圧ＯＦＦ時のドレイン電圧２．５Ｖにおける電子濃度分布を見れば回り込みが防止されていることが判る。
【００１９】
このように、ソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４を浅く形成して界面５から離すようにすれば、おもて面チャネルの実効チャネル長を維持したままで、裏面チャネルが形成されるボディ領域８の界面５側の部位の実効チャネル長を長くすることができ、裏面チャネルの形成を抑制してリーク電流の増大を防止することができる。
以上説明したように、本実施例では、ｎＭＯＳ素子のボディ領域のゲート電極のソース層側およびドレイン層側の端部に対向する位置に界面に達しないソース側ＬＤＤ層およびドレイン側ＬＤＤ層とを形成するようにしたことによって、裏面チャネルが形成されるボディ領域の界面側の部位の実効チャネル長を長くすることができ、裏面チャネルの形成を抑制してリーク電流の増大を防止することができる。
【実施例２】
【００２０】
図４は実施例２の半導体装置のｎＭＯＳ素子を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のｎＭＯＳ素子１のボディ領域８に形成されたゲート電極１０の両方の端部に対向する位置に形成されたソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４と界面５との間には、それぞれボディ領域８と同型の不純物でボディ領域８の不純物濃度よりも高い濃度の高濃度拡散層２１が形成されている。
【００２１】
本実施例のＭＯＳＦＥＴはｎＭＯＳ素子１であるので、高濃度拡散層２１はＰ型不純物の濃度をボディ領域８の濃度よりも高めて形成されている。
このように、ソース側ＬＤＤ層１３およびドレイン側ＬＤＤ層１４と界面５との間にＰ型不純物濃度がボディ領域８の濃度よりも高い高濃度拡散層２１を形成すれば、おもて面チャネルが形成されるゲート１０側のボディ領域８のＰ型不純物濃度に影響を与えずに、裏面チャネルが形成されるボディ領域８の界面５側の部位の不純物濃度を高めてドレイン層７からの空乏層の拡大を抑制して裏面チャネルの形成を抑制することができる。
【００２２】
以上説明したように、本実施例では、ｎＭＯＳ素子のボディ領域のゲート電極のソース層側およびドレイン層側の端部に対向する位置に界面に達しないソース側ＬＤＤ層およびドレイン側ＬＤＤ層とを形成し、ソース側ＬＤＤ層およびドレイン側ＬＤＤ層と界面との間にＰ型不純物濃度をボディ領域よりも濃くした高濃度拡散層を形成するようにしたことによって、裏面チャネルが形成されるボディ領域の界面側の部位のみの不純物濃度を濃くして空乏層の拡大を抑制することができ、裏面チャネルの形成を一層抑制してリーク電流の増大を防止することができる。
【実施例３】
【００２３】
図５は実施例３の半導体装置のｎＭＯＳ素子を示す説明図である。
なお、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のｎＭＯＳ素子１のボディ領域８に形成されたゲート電極１０のソース層６側の端部に対向する位置に形成されたソース側ＬＤＤ層１３と界面５との間には、上記実施例２と同様の高濃度拡散層２１が形成されている。つまり高濃度拡散層２１はソース側ＬＤＤ層１３と界面５との間のみに形成されている。
【００２４】
このように、ソース側ＬＤＤ層１３と界面５との間にＰ型不純物濃度がボディ領域８の濃度よりも高い高濃度拡散層２１を形成すれば、おもて面チャネルが形成されるゲート１０側のボディ領域８のＰ型不純物濃度に影響を与えずに、裏面チャネルがボディ領域８の界面５側のソース層６側の部位の不純物濃度を高めてその部分の閾値電圧を高めることができ、裏面チャネルの形成を抑制することができる他、上記実施例２に較べてドレイン層７側の高濃度拡散層２１によるＰＮ接合に伴う寄生容量の増大がないので、動作速度の低下を回避することができる。
【００２５】
以上説明したように、本実施例では、ｎＭＯＳ素子のボディ領域のゲート電極のソース層側およびドレイン層側の端部に対向する位置に界面に達しないソース側ＬＤＤ層およびドレイン側ＬＤＤ層とを形成し、ソース側ＬＤＤ層と界面との間にＰ型不純物濃度をボディ領域よりも濃くした高濃度拡散層を形成するようにしたことによって、裏面チャネルが形成されるボディ領域の界面側の部位のみの不純物濃度を濃くしてその部分の閾値電圧を高めることができ、裏面チャネルの形成を更に抑制することができると共に、動作速度の低下を最小限に止めることができる。
【実施例４】
【００２６】
図６は実施例４の半導体装置のｎＭＯＳ素子を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のｎＭＯＳ素子１のボディ領域８に形成されたゲート電極１０のドレイン層７側の端部に対向する位置には界面５に達しないドレイン側ＬＤＤ層１４が形成されている。つまり本実施例では実施例１と同様のドレイン側ＬＤＤ層１４のみが形成され、実施例１のソース側ＬＤＤ層１３を形成しない状態とされている。
【００２７】
一般に、ｎＭＯＳ素子１のボディ領域８に実施例１と同様のソース側ＬＤＤ層１３のみを形成した場合には、ゲート電極１０側に形成されるおもて面チャネルが接続しないので不具合が生ずるが、ドレイン側ＬＤＤ層１４のみが形成されている場合には異常な特性とはならないので、ソース側ＬＤＤ層１３の形成を止めれば、裏面チャネルが形成されるボディ領域８の界面５側の部位の実効チャネル長を長くすることができ、裏面チャネルの形成を抑制することができる。
【００２８】
以上説明したように、本実施例では、ｎＭＯＳ素子１のボディ領域に実施例１と同様のドレイン側ＬＤＤ層のみを形成しても、裏面チャネルが形成されるボディ領域の界面側の部位の実効チャネル長を長くすることができ、裏面チャネルの形成を抑制することができるという効果が得られる。
【実施例５】
【００２９】
図７は実施例５の半導体装置のｎＭＯＳ素子を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のｎＭＯＳ素子１のボディ領域８には、実施例１のドレイン層７は形成されておらず、ゲート電極１０のソース層６側の端部とは反対側の端部に対向する位置には、シリコン層３に、ゲート電極１０の下部まで延びて形成され、拡散深さがサファイア基板２とシリコン層３との界面５に達しない状態で、ソース層６と同型のＮ型不純物でかつソース層６よりもＮ型不純物濃度が低いＮ型拡散層であるドレイン側ＬＤＤ層１４がソース層側ＬＤＤ層１３よりも長く形成されており、このドレイン側ＬＤＤ層１４が本実施例のドレインとして機能する。
【００３０】
このように、実施例１と同様のドレイン層７を形成せずに、長いドレイン側ＬＤＤ層１４を形成すれば、ドレイン側の寄生抵抗は電流の飽和領域ではキャリアが飽和速度に達しているので、長いドレイン側ＬＤＤ層１４がドレインとして機能し、大きな作動電流の低下を生ずることはない。またドレイン層７を形成しないことでドレイン側からの空乏層の拡大を更に抑制して裏面チャネルの形成を更に抑制することができる。
【００３１】
以上説明したように、本実施例では、ｎＭＯＳ素子のボディ領域にドレイン層を形成せずに長いドレイン側ＬＤＤ層のみを形成するようにしたことによって、ドレイン層を形成しないことでドレイン側からの空乏層の拡大を更に抑制して裏面チャネルの形成を更に抑制することができると共に、作動電流の低下を最小限に止めることができる。
上記各実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ＰチャネルＭＯＳ素子に本発明を適用しても、上記各実施例と同様の効果を得ることができる。
【図面の簡単な説明】
【００３２】
【図１】実施例１の半導体装置のｎＭＯＳ素子を示す説明図
【図２】実施例１のｎＭＯＳ素子の電気特性を示すシミュレーション結果
【図３】実施例１のｎＭＯＳ素子の電子濃度分布を示すシミュレーション結果
【図４】実施例２の半導体装置のｎＭＯＳ素子を示す説明図
【図５】実施例３の半導体装置のｎＭＯＳ素子を示す説明図
【図６】実施例４の半導体装置のｎＭＯＳ素子を示す説明図
【図７】実施例５の半導体装置のｎＭＯＳ素子を示す説明図
【図８】界面に達したＬＤＤ層が形成されたｎＭＯＳ素子を示す説明図
【図９】短チャネルのｎＭＯＳ素子の電気特性を示すシミュレーション結果
【図１０】リーク電流が発生しているときの電子濃度分布を示すシミュレーション結果
【図１１】短チャネルのｎＭＯＳ素子の理想的な電気特性を示すシミュレーション結果
【符号の説明】
【００３３】
１、１０１  ｎＭＯＳ素子
２    サファイア基板
３    シリコン層
４    ＳＯＳ基板
５    界面
６    ソース層
７    ドレイン層
８    ボディ領域
９    ゲート酸化膜
１０  ゲート電極
１１  サイドウォール
１３、１１３  ソース側ＬＤＤ層
１４、１１４  ドレイン側ＬＤＤ層
２１  高濃度拡散層
【図１】
2006173538.tif 000003
【図２】
2006173538.tif 000004
【図３】
2006173538.tif 000005
【図４】
2006173538.tif 000006
【図５】
2006173538.tif 000007
【図６】
2006173538.tif 000008
【図７】
2006173538.tif 000009
【図８】
2006173538.tif 000010
【図９】
2006173538.tif 000011
【図１０】
2006173538.tif 000012
【図１１】
2006173538.tif 000013