(57)【要約】【課題】ＣＭＰ用ダミーパターンにチャージした正の電荷と負の電荷の双方を、速やかに基板に放電できるようにする。【解決手段】シリコン基板に、第１導電型の放電用不純物領域５ｃ及び第２導電型の放電用不純物領域５ｄを形成する。層間絶縁膜６には、第１導電型の放電用不純物領域５ｃ上に位置する第１の接続孔６ｃと、第２導電型の放電用不純物領域５ｄ上に位置する第２の接続孔６ｄとを形成する。層間絶縁膜６上に形成された複数のＣＭＰ用ダミーパターン８ｃは、第１及び第２の接続孔６ｃ、６ｄそれぞれを介して第１導電型及び第２導電型の放電用不純物領域５ｃ，５ｄそれぞれに接続し、また互いに接続している。【選択図】      図２
2006024629.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型の放電用不純物領域を形成する工程と、
前記半導体基板に、第２導電型の放電用不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１導電型の放電用不純物領域上に位置する第１の接続孔と、前記第２導電型の放電用不純物領域上に位置する第２の接続孔とを形成する工程と、
前記層間絶縁膜上に、前記第１及び第２の接続孔それぞれを介して前記第１導電型及び前記第２導電型の放電用不純物領域それぞれに接続され、かつ互いに接続した複数のＣＭＰ用ダミーパターンを形成するとともに、前記層間絶縁膜上に配線を形成する工程と、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に、絶縁膜を、プラズマプロセスを用いて形成する工程と、
前記絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記第１導電型の放電用不純物領域を形成する工程の前に、前記半導体基板に、第１及び第２の第１導電型ウェル、ならびに第１及び第２の第２導電型ウェルを形成する工程を具備し、
前記半導体基板に第１導電型の放電用不純物領域を形成する工程は、前記第１の第２導電型ウェルに前記第１導電型の放電用不純物領域を形成するとともに、前記第２の第２導電型ウェルに第１導電型のトランジスタのソースおよびドレインとなる不純物領域を形成する工程であり、
前記半導体基板に第２導電型の放電用不純物領域を形成する工程は、前記第１の第１導電型のウェルに前記第２導電型の放電用不純物領域を形成するとともに、前記第２の第１導電型ウェルに第２導電型のトランジスタのソースおよびドレインとなる不純物領域を形成する工程である、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板に放電用不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記放電用不純物領域上に位置する接続孔を形成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記放電用不純物領域に接続され、かつ互いに接続した複数のＣＭＰ用ダミーパターンを形成するとともに、前記層間絶縁膜上に配線を形成する工程と、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に、絶縁膜を、プラズマプロセスを用いて形成する工程と、
前記絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程と
を具備する半導体装置の製造方法。
【請求項４】
前記絶縁膜の表面を平坦化する工程の後に、
前記絶縁膜に、前記配線上に位置する配線用接続孔を形成するとともに、少なくとも一つの前記ＣＭＰ用ダミーパターン上に位置するダミー用接続孔を形成する工程と、
前記絶縁膜上に、前記配線用接続孔を介して前記配線に接続される第２の配線を形成するとともに、前記ダミー用接続孔を介して前記ＣＭＰ用ダミーパターンに接続され、かつ互いに接続した複数の第２のＣＭＰ用ダミーパターンを形成する工程と、
前記絶縁膜上、前記配線上、及び前記複数の第２のＣＭＰ用ダミーパターン上に、第２の絶縁膜を、プラズマプロセスを用いて形成する工程と、
前記第２の絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程と
を更に具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記複数のＣＭＰ用ダミーパターンを形成する工程において、前記複数のＣＭＰ用ダミーパターンを規則的に配置し、かつ、規則的に配置された複数の接続用配線を用いて互いに接続する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板に形成された第１導電型の放電用不純物領域及び第２導電型の放電用不純物領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１導電型の放電用不純物領域上及び前記第２導電型の放電用不純物領域上それぞれに位置する第１及び第２の接続孔と、
前記層間絶縁膜上に形成された配線と、
前記層間絶縁膜上に形成され、相互に接続し、かつ、前記第１及び第２の接続孔それぞれを介して前記第１導電型及び前記第２導電型の放電用不純物領域それぞれに接続された複数のＣＭＰ用ダミーパターンと、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に形成され、表面がＣＭＰ研磨された絶縁膜と
を具備する半導体装置。
【請求項７】
半導体基板に形成された放電用不純物領域と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記放電用不純物領域上に位置する接続孔と、
前記層間絶縁膜上に形成された配線と、
前記層間絶縁膜上に形成され、相互に接続し、かつ、前記接続孔を介して前記放電用不純物領域に接続された複数のＣＭＰ用ダミーパターンと、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に形成され、表面がＣＭＰ研磨された絶縁膜と
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ＣＭＰ用のダミーパターンにチャージした正の電荷と負の電荷の双方を、速やかに基板に放電することができる半導体装置の製造方法及び半導体装置に関する。また、本発明は、ダミーパターンに電荷が蓄積されにくい半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図９は、従来の半導体装置の断面図である。この半導体装置は、トランジスタ１００ａを備えている。トランジスタ１００ａは、シリコン基板１０１上に形成されたゲート酸化膜１０３ａ、ゲート酸化膜１０３ａ上に形成されたゲート電極１０４ａ、及びシリコン基板１０１に形成されたソース及びドレインとなる２つの不純物領域１０５ａを有している。トランジスタ１００ａ上には層間絶縁膜１０６が形成されており、さらに層間絶縁膜１０６上には配線１０８ａが形成されている。配線１０８ａは、層間絶縁膜１０６に形成された接続孔１０６ａを介してゲート電極１０４ａに接続している。
【０００３】
また、層間絶縁膜１０６上には、ＣＭＰ用ダミーパターン１０８ｂが形成されている。ＣＭＰ用ダミーパターン１０８ｂは、配線１０８ａが形成されていない領域に配置されている。
さらに、層間絶縁膜１０６上、配線１０８ａ上及びＣＭＰ用ダミーパターン１０８ｂ上には、第２の層間絶縁膜１０９が形成されている。第２の層間絶縁膜１０９の表面は、ＣＭＰ研磨することにより平坦化されている。ここで、層間絶縁膜１０６上には、配線１０８ａの他にＣＭＰ用ダミーパターン１０８ｂが形成されているため、第２の層間絶縁膜１０９の表面は、ＣＭＰ研磨前の状態において、規則的に凹凸を繰り返している。このため、第２の層間絶縁膜１０９の表面は、ＣＭＰ研磨によって平坦化されやすい。
【０００４】
第２の層間絶縁膜１０９は、一般にプラズマＣＶＤ法によって形成される。このため、第２の層間絶縁膜１０９を形成するときに、ＣＭＰ用ダミーパターン１０８ｂがプラズマチャージする場合がある。ＣＭＰ用ダミーパターン１０８ｂがチャージすると、チャージした電荷が隣接する配線１０８ａに放電され、トランジスタ１００ａのゲート酸化膜１０３ａを劣化させることがある。このため、ＣＭＰ用ダミーパターン１０８ｂにチャージした電荷を配線１０８ａ以外の部分に放電させる必要がある。
【０００５】
この放電方法として、シリコン基板１０１にダミートランジスタ１００ｂを形成し、ＣＭＰ用ダミーパターン１０８ｂをダミートランジスタ１００ｂのゲート電極１０４ｂに接続する方法がある。ダミートランジスタ１００ｂは、例えばＣＭＰ用ダミーパターン１０８ｂそれぞれ毎に形成され、ゲート電極１０４ｂの他に、ゲート電極１０４ｂの下に位置するゲート酸化膜１０３ｂ、及びシリコン基板１０１に形成されたソース及びドレインとなる２つの不純物領域１０５ｂを有している。
【０００６】
ダミートランジスタ１００ｂのゲート電極１０４ｂは、トランジスタ１００ａのゲート電極１０４ａより面積が小さく形成されている。このため、ダミートランジスタ１００ｂのゲート酸化膜１０３ｂは、トランジスタ１００ａのゲート酸化膜１０３ａより絶縁破壊しやすい。
従って、ＣＭＰ用ダミーパターン１０８ｂにチャージした電荷は、トランジスタ１００ａのゲート酸化膜１０３ａを劣化させる前に、ダミートランジスタ１００ｂのゲート酸化膜１０３ｂを絶縁破壊し、シリコン基板１０１に放電される（特許文献１参照）。
【特許文献１】特開２００３−３１６７７号公報（図１、第４２段落〜第４５段落）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
シリコン基板には、一般にＮ型又はＰ型のウェルが形成されており、このウェル上にトランジスタ(上記したダミートランジスタも含む)が形成される。このため、ダミートランジスタからシリコン基板に電荷が放電される場合、正の電荷と負の電荷とでは、放電されやすさが異なっていた。また、ダミートランジスタのゲート酸化膜が絶縁破壊するまではダミーパターンに電荷は蓄積されつづけていた。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＣＭＰ用のダミーパターンにチャージした正の電荷と負の電荷の双方を、速やかに基板に放電することができる、半導体装置の製造方法及び半導体装置を提供することにある。また、本発明の他の目的は、ダミーパターンに電荷が蓄積されにくい半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板に、第１導電型の放電用不純物領域を形成する工程と、
前記半導体基板に、第２導電型の放電用不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１導電型の放電用不純物領域上に位置する第１の接続孔と、前記第２導電型の放電用不純物領域上に位置する第２の接続孔とを形成する工程と、
前記層間絶縁膜上に、前記第１及び第２の接続孔それぞれを介して前記第１導電型及び前記第２導電型の放電用不純物領域それぞれに接続され、かつ互いに接続した複数のＣＭＰ用ダミーパターンを形成するとともに、前記層間絶縁膜上に配線を形成する工程と、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に、絶縁膜を、プラズマプロセスを用いて形成する工程と、
前記絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程と
を具備する。
【００１０】
この半導体装置の製造方法によれば、複数のＣＭＰ用ダミーパターンは相互に接続され、かつ、半導体基板の第１導電型及び第２導電型双方の放電用不純物領域に接続されている。このため、絶縁膜を形成するときにプラズマプロセスを用いても、プラズマからＣＭＰ用ダミーパターンにチャージした電荷は、正及び負のいずれの場合であっても速やかに半導体基板に放電される。
【００１１】
第１導電型の放電用不純物領域を形成する工程の前に、半導体基板に、第１及び第２の第１導電型ウェル、ならびに第１及び第２の第２導電型ウェルを形成する工程を具備し、半導体基板に第１導電型の放電用不純物領域を形成する工程は、第１の第２導電型ウェルに第１導電型の放電用不純物領域を形成するとともに、第２の第２導電型ウェルに第１導電型のトランジスタのソースおよびドレインとなる不純物領域を形成する工程であり、半導体基板に第２導電型の放電用不純物領域を形成する工程は、第１の第１導電型のウェルに第２導電型の放電用不純物領域を形成するとともに、第２の第１導電型ウェルに第２導電型のトランジスタのソースおよびドレインとなる不純物領域を形成する工程であってもよい。
【００１２】
本発明に係る他の半導体装置の製造方法は、
半導体基板に放電用不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記放電用不純物領域上に位置する接続孔を形成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記放電用不純物領域に接続され、かつ互いに接続した複数のＣＭＰ用ダミーパターンを形成するとともに、前記層間絶縁膜上に配線を形成する工程と、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に、絶縁膜を、プラズマプロセスを用いて形成する工程と、
前記絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程と
を具備する。
【００１３】
この半導体装置の製造方法によれば、複数のＣＭＰ用ダミーパターンは相互に接続され、かつ、半導体基板の不純物領域に接続されている。このため、絶縁膜を形成するときにプラズマプロセスを用いても、プラズマからＣＭＰ用ダミーパターンにチャージした電荷は、速やかに半導体基板に放電される。
【００１４】
絶縁膜に、配線上に位置する配線用接続孔を形成するとともに、少なくとも一つのＣＭＰ用ダミーパターン上に位置するダミー用接続孔を形成する工程と、絶縁膜上に、配線用接続孔を介して配線に接続される第２の配線を形成するとともに、ダミー用接続孔を介してＣＭＰ用ダミーパターンに接続され、かつ互いに接続した複数の第２のＣＭＰ用ダミーパターンを形成する工程と、絶縁膜上、配線上、及び複数の第２のＣＭＰ用ダミーパターン上に、第２の絶縁膜を、プラズマプロセスを用いて形成する工程と、第２の絶縁膜の表面をＣＭＰ研磨することにより平坦化する工程とを更に具備してもよい。
複数のＣＭＰ用ダミーパターンを形成する工程において、複数のＣＭＰ用ダミーパターンを規則的に配置し、かつ、規則的に配置された複数の接続用配線を用いて互いに接続してもよい。
【００１５】
本発明に係る半導体装置は、
半導体基板に形成された第１導電型の放電用不純物領域及び第２導電型の放電用不純物領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１導電型の放電用不純物領域上及び前記第２導電型の放電用不純物領域上それぞれに位置する第１及び第２の接続孔と、
前記層間絶縁膜上に形成された配線と、
前記層間絶縁膜上に形成され、相互に接続し、かつ、前記第１及び第２の接続孔それぞれを介して前記第１導電型及び前記第２導電型の放電用不純物領域それぞれに接続された複数のＣＭＰ用ダミーパターンと、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に形成され、表面がＣＭＰ研磨された絶縁膜と
を具備する。
【００１６】
本発明に係る他の半導体装置は、
半導体基板に形成された放電用不純物領域と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記放電用不純物領域上に位置する接続孔と、
前記層間絶縁膜上に形成された配線と、
前記層間絶縁膜上に形成され、相互に接続し、かつ、前記接続孔を介して前記放電用不純物領域に接続された複数のＣＭＰ用ダミーパターンと、
前記層間絶縁膜上、前記配線上及び前記複数のＣＭＰ用ダミーパターン上に形成され、表面がＣＭＰ研磨された絶縁膜と
を具備する。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１、図２、図４及び図６の各図は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１（Ａ）に示すように、ＬＯＣＯＳ法により、シリコン基板１上に素子分離膜２を形成する。このとき、素子分離膜２は、Ｐ型トランジスタ形成領域２ａ、Ｎ型トランジスタ形成領域２ｂ、Ｎ型放電領域２ｃ、及びＰ型放電領域２ｄを、互いに分離する。なお、本実施形態では素子分離方法としてＬＯＣＯＳ法を用いたが、ＳＴＩ（シャロートレンチアイソレーション）法を用いてもよい。
【００１８】
次いで、Ｎ型トランジスタ形成領域２ｂ及びＮ型放電領域２ｃをレジストパターン（図示せず）で覆った後に、このレジストパターン及び素子分離膜２をマスクとして、シリコン基板１にＮ型不純物のイオンを注入する。これにより、シリコン基板１には、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄそれぞれに位置するＮ型ウェル１ａ，１ｄが形成される。なお、Ｎ型ウェル１ａ，１ｄは互いに接続されていてもよい。
その後、レジストパターンを除去する。
【００１９】
次いで、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄを、レジストパターン（図示せず）で覆う。そして、このレジストパターンと素子分離膜２をマスクとして、シリコン基板１にＰ型不純物のイオンを注入する。これにより、シリコン基板１には、Ｎ型トランジスタ形成領域２ｂ及びＮ型放電領域２ｃそれぞれに位置するＰ型ウェル１ｂ，１ｃが形成される。なお、Ｐ型ウェル１ｂ，１ｃは互いに接続されていてもよい。
その後、レジストパターンを除去する。
【００２０】
次いで、図１（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、Ｐ型トランジスタ形成領域２ａには、Ｎ型ウェル１ａの上に位置するゲート酸化膜３ａが形成され、Ｎ型トランジスタ形成領域２ｂには、Ｐ型ウェル１ｂの上に位置するゲート酸化膜３ｂが形成される。
【００２１】
次いで、ゲート酸化膜３ａ，３ｂを含む全面上に、ＣＶＤ法によりポリシリコン膜を形成する。次いで、このポリシリコン膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、レジストパターンを形成する。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜３ａ，３ｂそれぞれの上には、ゲート電極４ａ，４ｂが形成される。
その後、レジストパターンを除去する。
【００２２】
次いで、図１（Ｃ）に示すように、Ｎ型トランジスタ形成領域２ｂ上及びＮ型放電領域２ｃ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン６０が形成される。レジストパターン６０は、Ｎ型トランジスタ形成領域２ｂ上及びＮ型放電領域２ｃを覆っているが、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄ上には開口部を有している。
【００２３】
次いで、レジストパターン６０、素子分離膜２及びゲート電極４ａをマスクとして、Ｐ型不純物イオンを注入する。これにより、Ｐ型トランジスタ形成領域２ａには、ソース及びドレインとなる２つのＰ型不純物領域５ａが形成される。また、Ｐ型放電領域２ｄには、Ｎ型ウェル１ｄの上層に位置する放電用のＰ型不純物領域５ｄが形成される。Ｐ型不純物領域５ｄとＮ型ウェル１ｄは、放電用のダイオードを構成する。
【００２４】
その後、図２（Ａ）に示すように、レジストパターン６０を除去する。次いで、Ｐ型トランジスタ形成領域２ａ上及びＰ型放電領域２ｄ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン６２が形成される。レジストパターン６２は、Ｐ型トランジスタ形成領域２ａ上及びＰ型放電領域２ｄを覆っているが、Ｎ型トランジスタ形成領域２ｂ及びＮ型放電領域２ｃ上には開口部を有している。
【００２５】
次いで、レジストパターン６２、素子分離膜２及びゲート電極４ｂをマスクとして、Ｎ型不純物イオンを注入する。これにより、Ｎ型トランジスタ形成領域２ｂには、ソース及びドレインとなる２つのＮ型不純物領域５ｂが形成される。また、Ｎ型放電領域２ｃには、Ｐ型ウェル１ｃの上層に位置する放電用のＮ型不純物領域５ｃが形成される。Ｎ型不純物領域５ｃとＰ型ウェル１ｃは、放電用のダイオードを構成する。
【００２６】
その後、図２（Ｂ）に示すように、レジストパターン６２を除去する。次いで、Ｐ型トランジスタ形成領域２ａ，Ｎ型トランジスタ形成領域２ｂ，Ｎ型放電領域２ｃ，Ｐ型放電領域２ｄそれぞれの上を含む全面上に、層間絶縁膜６を形成する。層間絶縁膜６は酸化シリコンを主成分としており、例えばＣＶＤ法により形成される。次いで、層間絶縁膜６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜６上にはレジストパターンが形成される。
【００２７】
次いで、このレジストパターンをマスクとして層間絶縁膜６をエッチングする。これにより、Ｐ型トランジスタ形成領域２ａには、ゲート電極４ａ上に位置する接続孔６ａ、及び２つのＰ型不純物領域５ａそれぞれの上に位置する接続孔（図示せず）が形成される。また、Ｎ型トランジスタ形成領域２ｂには、ゲート電極４ｂ上に位置する接続孔６ｂ、及び２つのＮ型不純物領域５ｂそれぞれの上に位置する接続孔（図示せず）が形成される。また、Ｎ型放電領域２ｃ、Ｐ型放電領域２ｄそれぞれには、Ｎ型不純物領域５ｃ，Ｐ型不純物領域５ｄそれぞれの上に位置する接続孔６ｃ，６ｄが形成される。
【００２８】
次いで、接続孔それぞれの中及び層間絶縁膜６上に、ＣＶＤ法によりタングステン（Ｗ）膜を形成する。次いで、層間絶縁膜６上からタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、接続孔６ａ，６ｂ，６ｃ，６ｄそれぞれの中にはＷプラグ７ａ，７ｂ，７ｃ，７ｄが埋め込まれる。また、図示していない各接続孔にもＷプラグ（図示せず）が埋め込まれる。
【００２９】
次いで、図２（Ｃ）に示すように、各Ｗプラグ上及び層間絶縁膜６上に、スパッタリング法によりＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。次いで、このフォトレジスト膜をマスクとしてＡｌ合金膜をエッチングする。
【００３０】
これにより、層間絶縁膜６上には、Ｐ型トランジスタ形成領域２ａに位置する複数のＡｌ合金配線８ａ、及びＮ型トランジスタ形成領域２ｂに位置する複数のＡｌ合金配線８ｂが形成される。Ａｌ合金配線８ａの一つは、Ｗプラグ７ａを介してゲート電極４ａに接続しており、Ａｌ合金配線８ｂの一つは、Ｗプラグ７ｂを介してゲート電極４ｂに接続している。
【００３１】
また、層間絶縁膜６上には、Ｎ型放電領域２ｃ及びＰ型放電領域２ｄに位置する複数のＣＭＰ用ダミーパターン８ｃが形成される。いずれかのＣＭＰ用ダミーパターン８ｃは、Ｗプラグ７ｃを介して放電用のＮ型不純物領域５ｃに接続し、他のいずれかのＣＭＰ用ダミーパターン８ｃは、Ｗプラグ７ｄを介して放電用のＰ型不純物領域５ｄに接続する。
【００３２】
ここで、図３を参照してＣＭＰ用ダミーパターン８ｃについて説明する。図３は、図２（Ｃ）の状態における半導体装置の平面概略図である。ＣＭＰ用ダミーパターン８ｃは、例えば略正方形であり、規則性を持ってＮ型放電領域２ｃ及びＰ型放電領域２ｄに複数配置されている。例えば、複数のＣＭＰ用ダミーパターン８ｃは、隣接するもの同士が一定距離ずつ互いに前後左右にずれるように配置されている。
【００３３】
また、複数のＣＭＰ用ダミーパターン８ｃは、複数の接続用配線８ｄによって互いに接続している。複数の接続用配線８ｄは、規則性を持って配置されている。例えば、それぞれの接続用配線８ｄは、ＣＭＰ用ダミーパターン８ｃの角部の一つを、隣接するＣＭＰ用ダミーパターン８ｃの一辺の略中央部に接続している。
【００３４】
このため、複数のＣＭＰ用ダミーパターン８ｃすべてが、Ｗプラグ７ｃを介してＮ型不純物領域５ｃに接続し、また、Ｗプラグ７ｄを介してＰ型不純物領域５ｄに接続する。なお、ＣＭＰ用ダミーパターン８ｃの配列及び接続用配線８ｄの配列それぞれは、図３に示した例に限定されない。
【００３５】
半導体装置の製造方法の説明に戻る。
次いで、図４（Ａ）に示すように、Ａｌ合金配線８ａ，８ｂそれぞれの上、ＣＭＰ用ダミーパターン８ｃ上、及び層間絶縁膜６上に、酸化シリコンを主成分とする第２の層間絶縁膜９を形成する。第２の層間絶縁膜９の形成には、プラズマＣＶＤ法が用いられる。このため、ＣＭＰ用ダミーパターン８ｃ及び接続用配線８ｄにプラズマチャージが生じるが、チャージした電荷はＷプラグ７ｃ，７ｄを介してＮ型不純物領域５ｃ，Ｐ型不純物領域５ｄそれぞれに放電される。
【００３６】
詳細には、チャージした電荷が正の場合、この電荷は、Ｗプラグ７ｄ及びＰ型不純物領域５ｄを介してＮ型ウェル１ｄに放電される。また、チャージした電荷が負の場合、この電荷は、Ｗプラグ７ｃ及びＮ型不純物領域５ｃを介してＰ型ウェル１ｃに放電される。このため、チャージした電荷が正及び負のいずれの場合でも、この電荷は、蓄積されることなく速やかにウェルに放電される。
【００３７】
このため、ＣＭＰ用ダミーパターン８ｃにチャージした電荷は、Ａｌ合金配線８ａ，８ｂに放電されにくくなる。従って、ゲート酸化膜３ａ，３ｂは、ＣＭＰ用ダミーパターン８ｃにチャージした電荷によっては劣化しにくくなる。
【００３８】
なお、層間絶縁膜６上には、Ａｌ合金配線８ａ，８ｂの他に、複数のＣＭＰ用ダミーパターン８ｃが規則性を持って配置されており、また、複数の接続用配線８ｄも規則性をもって配置されているため、第２の層間絶縁膜９の表面は、規則性を持って凹凸を繰り返している。
次いで、第２の層間絶縁膜９の表面をＣＭＰ研磨し、平坦化する。このとき、第２の層間絶縁膜９の表面は、規則性を持って凹凸を繰り返しているため、平坦化されやすい。
【００３９】
次いで、第２の層間絶縁膜９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜９をエッチングする。これにより、第２の層間絶縁膜９には、Ｐ型トランジスタ形成領域２ａに位置する接続孔９ａ、及びＮ型トランジスタ形成領域２ｂに位置する接続孔９ｂが形成される。また、Ｎ型放電領域２ｃ，Ｐ型放電領域２ｄに位置する接続孔９ｃも形成される。
【００４０】
接続孔９ａは、ゲート電極４ａに接続しているＡｌ合金配線８ａ上に位置しており、接続孔９ｂは、ゲート電極４ｂに接続しているＡｌ合金配線８ｂ上に位置している。接続孔９ｃは、いずれかのＣＭＰ用ダミーパターン８ｃ上に位置している。なお、接続孔９ｃは一つ形成されても良いが、図４（Ａ）に示すように、複数のＣＭＰ用ダミーパターン８ｃそれぞれ上に形成されてもよい。
【００４１】
その後、レジストパターンを除去する。次いで、第２の層間絶縁膜９上、及び接続孔９ａ，９ｂ，９ｃそれぞれの中に、ＣＶＤ法によりタングステン膜を形成する。次いで、ＣＭＰ法又はエッチバックにより、第２の層間絶縁膜９上からタングステン膜を除去する。これにより、接続孔９ａ，９ｂ，９ｃそれぞれには、Ｗプラグ１０ａ，１０ｂ，１０ｃが埋め込まれる。
【００４２】
次いで、図４（Ｂ）に示すように、Ｗプラグ１０ａ〜１０ｃそれぞれの上及び第２の層間絶縁膜９上に、スパッタリング法によりＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとしてＡｌ合金膜をエッチングする。これにより、第２の層間絶縁膜９上には、Ａｌ合金配線１１ａ，１１ｂ及びＣＭＰ用ダミーパターン１１ｃが、それぞれ複数形成される。
【００４３】
Ａｌ合金配線１１ａの一つは、Ｗプラグ１０ａ、Ａｌ合金配線８ａ、及びＷプラグ７ａを介して、ゲート電極４ａと接続している。Ａｌ合金配線１１ｂの一つは、Ｗプラグ１０ｂ、Ａｌ合金配線８ｂ、及びＷプラグ７ｂを介して、ゲート電極４ｂと接続している。また、ＣＭＰ用ダミーパターン１１ｃの一つは、Ｗプラグ１０ｃ、ＣＭＰ用ダミーパターン８ｃ、及びＷプラグ７ｃ，７ｄを介して、Ｎ型不純物領域５ｃ，Ｐ型不純物領域５ｄそれぞれに接続している。
【００４４】
図５は、図４（Ｂ）の状態における半導体装置の平面概略図である。この図に示すように、ＣＭＰ用ダミーパターン１１ｃは、図３に示したＣＭＰ用ダミーパターン８ｃと同様に、規則性を持ってＮ型放電領域２ｃ及びＰ型放電領域２ｄに複数配置されている。なお、ＣＭＰ用ダミーパターン８ｃの配列は、図５に示した例に限定されない。
【００４５】
また、複数のＣＭＰ用ダミーパターン１１ｃは、複数の接続用配線１１ｄによって互いに接続している。このため、複数のＣＭＰ用ダミーパターン１１ｃすべてが、下層のＣＭＰ用ダミーパターン８ｃに接続する。
なお、複数の接続用配線１１ｄは、図３に示した接続用配線８ｄと同様に、規則性を持って配置されているが、この配列は、図５に示した例に限定されない。
【００４６】
半導体装置の製造方法の説明に戻る。
次いで、図６に示すように、Ａｌ合金配線１１ａ，１１ｂそれぞれの上、ＣＭＰ用ダミーパターン１１ｃ上及び第２の層間絶縁膜９上に、酸化シリコンを主成分とする第３の層間絶縁膜１２を形成する。第３の層間絶縁膜１２の形成には、プラズマＣＶＤ法が用いられる。このため、ＣＭＰ用ダミーパターン１１ｃ及び接続用配線１１ｄにプラズマチャージが生じるが、チャージした電荷が正の場合は、この電荷は、Ｗプラグ７ｄ及びＰ型不純物領域５ｄを介してＮ型ウェル１ｄに速やかに放電される。また、チャージした電荷が負の場合、この電荷は、Ｗプラグ７ｃ及びＮ型不純物領域５ｃを介してＰ型ウェル１ｃに速やかに放電される。この理由は、第２の層間絶縁膜９を形成するときと同じである。
【００４７】
従って、ＣＭＰ用ダミーパターン１１ｃにチャージした電荷は、Ａｌ合金配線１１ａ，１１ｂに放電されにくくなる。従って、ゲート酸化膜３ａ，３ｂは、ＣＭＰ用ダミーパターン１１ｃにチャージした電荷によっては劣化しにくくなる。
【００４８】
次いで、第３の層間絶縁膜１２の表面をＣＭＰ研磨し、平坦化する。このとき、ＣＭＰ用ダミーパターン１１ｃが設けられているため、第３の層間絶縁膜１２の表面は、平坦化されやすい。この理由は、第２の層間絶縁膜９の表面をＣＭＰ研磨するときと同じである。
【００４９】
このように、第１の実施形態によれば、第２の層間絶縁膜９の表面をＣＭＰ研磨しやすくするために、Ａｌ合金配線８ａ，８ｂと同一層にＣＭＰ用ダミーパターン８ｃを複数設けており、第３の層間絶縁膜１２の表面をＣＭＰ研磨しやすくするために、Ａｌ合金配線１１ａ，１１ｂと同一層にＣＭＰ用ダミーパターン１１ｃを複数設けている。さらに、これら複数のＣＭＰ用ダミーパターン８ｃ，１１ｃそれぞれを、シリコン基板１に形成されたＮ型不純物領域５ｃ及びＰ型不純物領域５ｄそれぞれに接続している。
【００５０】
このため、第２及び第３の層間絶縁膜９，１２それぞれをプラズマＣＶＤ法により形成し、ＣＭＰ用ダミーパターン８ｃ，１１ｃそれぞれにプラズマチャージが生じても、チャージした電荷は、これらダミーパターンに蓄積されることなく、速やかにＰ型ウェル１ｃ又はＮ型ウェル１ｄに放電される。この速やかに放電されるという作用は、チャージした電荷が、正及び負のいずれの場合であっても生じる。
従って、ゲート酸化膜３ａ，３ｂは、ＣＭＰ用ダミーパターン８ｃにチャージした電荷によってダメージを受けにくくなる。
【００５１】
図７及び図８の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置において、シリコン基板上には、放電用のＮ型不純物領域は形成されているが、放電用のＰ型不純物領域は形成されていない。そして、ＣＭＰ用ダミーパターンは放電用のＮ型不純物領域に接続されている。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５２】
まず、図７（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄを互いに分離する。次いで、素子分離膜２をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、シリコン基板１には、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄそれぞれに位置するＮ型ウェル１ａ，１ｄが形成される。
【００５３】
次いで、図７（Ｂ）に示すように、シリコン基板１を熱酸化することにより、ゲート酸化膜３ａを形成する。次いで、ゲート酸化膜３ａ上にゲート電極４ａを形成する。ゲート電極４ａの形成方法は、第１の実施形態と同一である。
次いで、素子分離膜２及びゲート電極４ａをマスクとして、シリコン基板１にＰ型不純物イオンを注入する。これにより、Ｐ型トランジスタ形成領域２ａには、ソース及びドレインとなるＰ型不純物領域５ａが形成され、Ｐ型放電領域２ｄには、Ｎ型ウェル１ｄの表層に位置する放電用のＰ型不純物領域５ｄが形成される。
【００５４】
次いで、図８（Ａ）に示すように、Ｐ型トランジスタ形成領域２ａ及びＰ型放電領域２ｄそれぞれの上を含む全面上に、ＣＶＤ法により層間絶縁膜６を形成する。次いで、層間絶縁膜６に、ゲート電極４ａ上に位置する接続孔６ａ、Ｐ型不純物領域５ｄ上に位置する接続孔６ｄをそれぞれ形成する。次いで、接続孔６ａ，６ｄそれぞれの中にＷプラグ７ａ，７ｄを埋め込む。次いで、層間絶縁膜６上に、Ｐ型トランジスタ形成領域２ａに位置する複数のＡｌ合金配線８ａ、及びＰ型放電領域２ｄに位置する複数のＣＭＰ用ダミーパターン８ｃを形成する。Ａｌ合金配線８ａの一つは、Ｗプラグ７ａを介してゲート電極４ａに接続している。これらの形成方法は第１の実施形態と同一である。
【００５５】
尚、複数のＣＭＰ用ダミーパターン８ｃは、第１の実施形態と同様に、規則性を持って配置されており、また、接続用配線（図示せず）によって互いに接続している。そして、いずれかのＣＭＰ用ダミーパターン８ｃは、Ｗプラグ７ｄ上に位置している。このため、すべてのＣＭＰ用ダミーパターン８ｃは、Ｗプラグ７ｄを介してＰ型放電領域２ｄに接続している。なお、本実施形態においても、接続用配線は規則性を持って配置されている。
【００５６】
次いで、図８（Ｂ）に示すように、Ａｌ合金配線８ａ上、ＣＭＰ用ダミーパターン８ｃ上及び層間絶縁膜６上に、第２の層間絶縁膜９を形成する。第２の層間絶縁膜９の形成には、プラズマＣＶＤ法が用いられるが、ＣＭＰ用ダミーパターン８ｃにチャージした電荷は、蓄積されることなく、Ｗプラグ７ｄ及びＰ型不純物領域５ｄを介してＮ型ウェル１ｄに放電される。従って、ゲート酸化膜３ａは、ＣＭＰ用ダミーパターン８ｃにチャージした電荷によってはダメージを受けにくくなる。
【００５７】
次いで、第２の層間絶縁膜９の表面をＣＭＰ研磨し、平坦化する。このとき、第２の層間絶縁膜９の表面は、第１の実施形態と同様に、規則性を持って凹凸を繰り返しているため、平坦化されやすい。
【００５８】
次いで、第２の層間絶縁膜９に、Ｐ型トランジスタ形成領域２ａに位置する接続孔９ａ、及Ｐ型放電領域２ｄに位置する接続孔９ｃを形成する。接続孔９ａは、ゲート電極４ａに接続しているＡｌ合金配線８ａ上に位置しており、接続孔９ｃは、いずれかのＣＭＰ用ダミーパターン８ｃ上に位置している。次いで、接続孔９ａ，９ｃそれぞれに、Ｗプラグ１０ａ，１０ｃを埋め込む。
【００５９】
次いで、第２の層間絶縁膜９上に、Ａｌ合金配線１１ａ及びＣＭＰ用ダミーパターン１１ｃを、それぞれ複数形成する。Ａｌ合金配線１１ａの一つは、Ｗプラグ１０ａ、Ａｌ合金配線８ａ、及びＷプラグ７ａを介して、ゲート電極４ａと接続している。複数のＣＭＰ用ダミーパターン１１ｃは、第１の実施形態と同様に、接続用配線（図示せず）によって相互に接続しており、また、Ｗプラグ１０ｃ、ＣＭＰ用ダミーパターン８ｃ、及びＷプラグ７ｄを介して、Ｐ型不純物領域５ｄに接続している。また、複数のＣＭＰ用ダミーパターン１１ｃは規則性を持って配置されており、複数の接続用配線も規則性を持って配置されている。
【００６０】
次いで、Ａｌ合金配線１１ａ上、ＣＭＰ用ダミーパターン１１ｃ上及び第２の層間絶縁膜９上に、第３の層間絶縁膜１２を形成する。第３の層間絶縁膜１２の形成には、プラズマＣＶＤ法が用いられるが、ＣＭＰ用ダミーパターン１１ｃにチャージした電荷は、蓄積されることなく、Ｎ型ウェル１ｄに放電される。従って、ゲート酸化膜３ａは、ＣＭＰ用ダミーパターン１１ｃにチャージした電荷によってダメージを受けにくくなる。
【００６１】
次いで、第３の層間絶縁膜１２の表面をＣＭＰ研磨し、平坦化する。このとき、第３の層間絶縁膜１２の下層である第２の層間絶縁膜９上には、ＣＭＰ用ダミーパターン１１ｃが設けられているため、第1の実施形態と同様に、第３の層間絶縁膜１２の表面は、平坦化されやすい。
【００６２】
このように、第２の実施形態によれば、複数のＣＭＰ用ダミーパターン８ｃ，１１ｃそれぞれを、Ｐ型不純物領域５ｄに接続している。
従って、第２及び第３の層間絶縁膜９，１２それぞれをプラズマＣＶＤ法により形成し、ＣＭＰ用ダミーパターン８ｃ，１１ｃそれぞれにプラズマチャージが生じても、チャージした電荷は、これらダミーパターンに蓄積されることなく、速やかにＮ型ウェル１ｄに放電される。従って、ゲート酸化膜３ａは、ＣＭＰ用ダミーパターン８ｃにチャージした電荷によってダメージを受けにくくなる。
【００６３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第２の実施形態においてＮ型ウェル１ｄ及びＰ型不純物領域５ｄの代わりに、放電用のＰ型ウェル及びＮ型不純物領域を形成してもよい。
【００６４】
この場合、Ｐ型トランジスタ形成領域２ａにＮ型ウェル１ａを形成するとき、及びＰ型不純物領域５ａを形成するときそれぞれにおいて、Ｐ型ウェル及びＮ型不純物領域が形成される領域は、レジストパターンで覆われる。また、Ｐ型不純物イオンをシリコン基板に注入して放電用のＰ型ウェルを形成するとき、及びＮ型不純物イオンをシリコン基板に注入して放電用のＮ型不純物領域を形成するときそれぞれにおいて、Ｐ型トランジスタ形成領域２ａは、レジストパターンで覆われる。
【００６５】
また、第２の実施形態において、Ｐ型トランジスタ（Ｎ型ウェル１ａ，ゲート酸化膜３ａ，ゲート電極４ａ，Ｐ型不純物領域５ａ）の代わりにＮ型トランジスタ（Ｐ型ウェル，ゲート酸化膜，ゲート電極，Ｎ型の不純物領域）を形成してもよい。この場合においても、Ｎ型ウェル１ｄ及びＰ型不純物領域５ｄの代わりに、放電用のＰ型ウェル及びＮ型不純物領域を形成してもよい。
【図面の簡単な説明】
【００６６】
【図１】（Ａ）は、第１の実施形態に係る半導体装置の製造工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｃ）の次のを説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】図２（Ｃ）の状態における半導体装置の平面概略図。
【図４】（Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図５】図４（Ｂ）の状態における半導体装置の平面概略図。
【図６】図４（Ｂ）の次の工程を説明するための断面図。
【図７】（Ａ）は、第２の実施形態に係る半導体装置の製造工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図８】（Ａ）は、図７（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図９】従来の半導体装置の断面図。
【符号の説明】
【００６７】
１，１０１…シリコン基板、１ａ，１ｄ…Ｎ型ウェル、１ｂ，１ｃ…Ｐ型ウェル、２…素子分離膜、２ａ…Ｐ型トランジスタ形成領域、２ｂ…Ｎ型トランジスタ形成領域、２ｃ…Ｎ型放電領域、２ｄ…Ｐ型放電領域、３ａ，３ｂ，１０３ａ，１０３ｂ…ゲート酸化膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、５ａ…Ｐ型不純物領域、５ｂ…Ｎ型不純物領域、５ｃ…放電用のＮ型不純物領域、５ｄ…放電用のＰ型不純物領域、６，１０６…層間絶縁膜、６ａ，６ｂ，６ｃ，６ｄ，９ａ，９ｂ，９ｃ，１０６ａ…接続孔、７ａ，７ｂ，７ｃ，７ｄ，１０ａ，１０ｂ，１０ｃ…Ｗプラグ、８ａ，８ｂ，１１ａ，１１ｂ…Ａｌ合金配線、８ｃ，１１ｃ，１０８ｂ…ＣＭＰ用ダミーパターン、８ｄ，１１ｄ…接続用配線、９，１０９…第２の層間絶縁膜、１２…第３の層間絶縁膜、６０，６２…レジストパターン、１００ａ…トランジスタ、１００ｂ…ダミートランジスタ、１０５ａ，１０５ｂ…不純物領域、１０８ａ…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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