(57)【要約】【課題】  改良した磁気ランダムアクセスメモリアレイを提供する。【解決手段】  ランダムアクセスメモリアレイは行及び列に配列したランダムアクセスメモリ要素を包含している。各行は複数個の行グループの要素に分割されており且つ各列は複数個の列グループの要素に分割されている。各行グループ内の要素は共通の局所的書込デジット線を共用し且つ各列グループ内の要素は共通の局所的書込ビット線を共用する。本アレイは、更に、複数個の行グループの共通の局所的書込デジット線へ結合している少なくとも１本のグローバル書込デジット線を包含しており、且つ複数個の列グループの共通の局所的書込ビット線へ結合している少なくとも１本のグローバル書込ビット線を包含している。【選択図】      図３Ａ
2006019009.tif 000002
【特許請求の範囲】
【請求項１】
磁気ランダムアクセスメモリアレイにおいて、
複数個の行及び列の磁気ランダムアクセスメモリ要素が設けられており、各行は複数個の行グループの要素ヘ分割されており且つ各列は複数個の列グループの要素へ分割されており、各行グループの要素は共通の局所的書込デジット線を共用し且つ各列グループの要素は共通の局所的書込ビット線を共用し、
少なくとも１本のグローバル書込デジット線が前記複数の行グループの共通の局所的書込デジット線へ結合されており、
少なくとも１本のグローバル書込ビット線が前記複数の列グループの共通の局所的書込ビット線へ結合されている、
ことを特徴とするアレイ。
【請求項２】
請求項１において、更に、
各列に対してビット線が設けられており、前記ビット線は前記列内の前記磁気ランダムアクセスメモリ要素の各々へ結合されており、
各行に対してワード線が設けれており、前記ワード線は前記行内の磁気ランダムアクセスメモリ要素の各々へ結合されている、
ことを特徴とするアレイ。
【請求項３】
請求項１において、更に、
前記少なくとも１本のグローバル書込デジット線を基準電圧へ結合させる第一アクセストランジスタが設けられており、
前記少なくとも１本のグローバル書込ビット線を前記基準電圧へ結合させる第二アクセスがトランジスタが設けられている、
ことを特徴とするアレイ。
【請求項４】
請求項３において、前記基準電圧が正の電圧であることを特徴とするアレイ。
【請求項５】
請求項３において、基準電圧が接地電圧であることを特徴とするアレイ。
【請求項６】
請求項１において、前記少なくとも１本のグローバル書込デジット線が単一の行内の複数の行グループの共通の局所的書込デジット線へ結合していることを特徴とするアレイ。
【請求項７】
請求項１において、前記少なくとも１本のグローバル書込デジット線が複数個の行にわたっての複数の行グループの共通の局所的書込デジット線へ結合していることを特徴とするアレイ。
【請求項８】
請求項１において、前記少なくとも１本のグローバル書込ビット線が単一の列内の複数の列グループの共通の局所的書込ビット線へ結合していることを特徴とするアレイ。
【請求項９】
請求項１において、前記少なくとも１本のグローバル書込ビット線が複数の列にわたっての複数の列グループの共通の局所的書込ビット線へ結合されていることを特徴とするアレイ。
【請求項１０】
請求項１において、前記少なくとも１本のグローバル書込デジット線が複数のグローバル書込デジット線を有していることを特徴とするアレイ。
【請求項１１】
請求項１０において、前記グローバル書込デジット線の各々が単一の行内の複数の行グループの共通の局所的書込デジット線へ結合されていることを特徴とするアレイ。
【請求項１２】
請求項１０において、前記グローバル書込デジット線の各々が複数の行にわたっての複数の行グループの共通の局所的書込デジット線へ結合されていることを特徴とするアレイ。
【請求項１３】
請求項１において、前記少なくとも１本のグローバル書込ビット線が複数のグローバル書込ビット線を有していることを特徴とするアレイ。
【請求項１４】
請求項１３において、前記グローバル書込ビット線の各々が単一の列内の複数の列グループの共通の局所的書込ビット線へ結合していることを特徴とするアレイ。
【請求項１５】
請求項１４において、前記グローバル書込ビット線の各々が複数の列にわたっての複数の列グループの共通の局所的書込ビット線へ結合していることを特徴とするアレイ。
【請求項１６】
磁気ランダムアクセスメモリアレイにおいて、
複数個の行及び列の磁気ランダムアクセスメモリ要素が設けられており、各行は複数の行グループの要素ヘ分割されており且つ各列は複数の列グループの要素ヘ分割されており、各行グループ内の要素は共通の局所的書込デジット線を共用し且つ各列グループ内の要素は共通の局所的書込ビット線を共用し、
グローバル書込デジット線が複数の行グループにわたっての共通の局所的書込デジット線の各々へ結合されており、
グローバル書込ビット線が複数の列グループにわたっての共通の局所的書込ビット線へ結合されている、
ことを特徴とするアレイ。
【請求項１７】
請求項１６において、更に、
前記少なくとも１本のグローバル書込デジット線を基準電圧へ結合させる第一アクセストランジスタが設けられており、
前記少なくとも１本のグローバル書込ビット線を前記基準電圧へ結合させる第二アクセストランジスタが設けられている、
ことを特徴とするアレイ。
【請求項１８】
請求項１７において、前記基準電圧が正の電圧であることを特徴とするアレイ。
【請求項１９】
請求項１７において、前記基準電圧が接地電圧であることを特徴とするアレイ。
【請求項２０】
磁気ランダムアクセスメモリアレイにおいて、
複数の磁気ランダムアクセスメモリ要素が１本のライン内に設けられており、前記ラインは複数のグループの要素に分割されており、且つ各グループ内の要素は共通の局所的書込線を共用し、
グローバル書込線が前記共通の局所的書込線の各々へ結合されている、
ことを特徴とするアレイ。
【請求項２１】
請求項２０において、更に、前記グローバル書込線を基準電圧へ結合させるアクセストランジスタが設けられていることを特徴とするアレイ。
【請求項２２】
請求項２１において、前記基準電圧が正の電圧であることを特徴とするアレイ。
【請求項２３】
請求項２１において、前記基準電圧が接地電圧であることを特徴とするアレイ。
【請求項２４】
請求項２０において、前記磁気ランダムアクセスメモリ要素のラインが前記アレイの１本の列を形成しており、前記共通の局所的書込線が各グループにおける要素に対する共通の書込デジット線であり且つ前記グローバル書込線がグローバル書込デジット線であることを特徴とするアレイ。
【請求項２５】
請求項２０において、前記磁気ランダムアクセスメモリ要素のラインが前記アレイの１本の行を形成しており、前記共通の局所的書込線が各グループにおける要素に対する共通の書込ビット線であり且つ前記グローバル書込線がグローバル書込ビット線であることを特徴とするアレイ。
【請求項２６】
請求項２０において、各共通の局所的書込線がアクセストランジスタへ接続されている特徴とするアレイ。
【請求項２７】
請求項２６において、前記アクセストランジスタが、前記共通の局所的書込線を基準電圧へ結合させることを特徴とするアレイ。
【請求項２８】
請求項２６において、前記アクセストランジスタが前記共通の局所的書込線を前記グローバル書込線へ結合させることを特徴とするアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気ランダムアクセスメモリに関するものであって、更に詳細には、減少させた書込電流の必要性及び低電圧動作をサポートする磁気ランダムアクセスメモリアレイアーキテクチャに関するものである。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）要素は、典型的に、非磁気層によって分離されている第一及び第二磁気層を包含する構造を有している。該２つの磁気層のうちの一方における磁気ベクトルは磁気的に固定されており即ちピン止めされており、一方該２つの磁気層のうちの他方の磁気ベクトルは固定されておらず、従って、その磁化方向は自由に制御され且つスイッチされる。該２つの磁気層のうちの該他方における固定されていない磁化ベクトルの方向を変化させることにより論理「１」又は論理「０」（即ち、２つの可能な論理状態のうちの一方又は他方）として情報を該要素に書込み且つ該要素から読取る。磁化ベクトル方向における差異は、該要素内の抵抗値変化を発生させ、それを測定することが可能である。例えば、磁化ベクトル方向のシフトは、２つの異なる抵抗値又は電位を表わすことが可能であり、それらは論理「１」又は論理「０」のいずれかとしてメモリ回路により読取られる。シフトする磁化ベクトル方向に起因するこれらの抵抗値又は電位差の検知は、ＭＲＡＭ要素ヘ情報を書込み且つそれから情報を読取ることを可能とする。
【０００３】
次に、図１Ａ及び１Ｂを参照すると、従来のＭＲＡＭ要素１０の模式図が示されている。各要素はビット線１２とワード線１４とを包含している。要素１０のメモリ格納構造は「磁気トンネル接合」１６（ＭＴＪ）と呼称され、それは模式図においては可変抵抗によって表わされており且つ物理的には上述した第一及び第二磁気層とそれらを分離する非磁気層とから構成されている。
【０００４】
図１Ａを参照すると、この抵抗の一端部はビット線１２へ接続している。該抵抗の他端部はアクセストランジスタ１８の導通端子へ接続している。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴであり、そのソース導通端子は接地へ接続しており且つそのドレイン導通端子へ該抵抗の他方の端部へ接続している。アクセストランジスタ１８のゲート端子はワード線１４へ接続している。
【０００５】
図１Ｂを参照すると、この抵抗の一端部が基準電圧（例えば、接地基準）ヘ接続している。該抵抗の他方の端部はアクセストランジスタ１８の導通端子へ接続している。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴであり、そのソース導通端子はビット線１２へ接続しており且つそのドレイン導通端子は該抵抗の他方の端部へ接続している。アクセストランジスタ１８のゲート端子へワード線１４へ接続している。
【０００６】
図１Ａ及び１Ｂの実施例のいずれにおいても、要素１０用の書込デジット線２０（ＷＤＬ）及び書込ビット線２２（ＷＢＬ）が磁気トンネル接合１４において交差している。これらの線２０及び２２は、選択的に電流を担持し、従って各々は、磁気トンネル接合１６近傍に選択的に磁束を形成する。線２０及び２２における電流を流れにより誘起される磁界は、磁気トンネル接合１６内に磁気ベクトルの非固定型方向を設定するために使用することが可能である。上述したように、この方向の設定は磁気トンネル接合１６の抵抗値に影響を与える。線２０及び２２における電流の流れの方向及び大きさを選択することにより、２つの論理状態、即ち論理「１」又は論理「０」のうちのいずれか一方を格納するために、その変化する抵抗値を介して、磁気トンネル接合１６をプログラムすることが可能である。然しながら、線２０及び２２の両方における電流は、磁気トンネル接合１６内の磁気ベクトルの非固定型方向を効果的に制御するためにはある大きさのものでなければならない。従って、要素１０内に情報を書込むためには線２０及び２２の両方において充分な電流が使用可能なものであることが必要である。
【０００７】
次に、図２を参照すると、従来のＭＲＡＭメモリアレイ５０のブロック図が示されている。アレイ５０はＮ×Ｍアレイ形態に配列されている複数個の個別的なＭＲＡＭ要素１０（図１Ａ及び１Ｂに示したもののいずれかを包含する任意の適宜のタイプのもの）を包含している。アレイ５０における要素１０からなる各行５２はワード線１４及び書込デジット線２０を包含している。アレイ５０における要素１０からなる各列５４はビット線１２及び書込ビット線２２を包含している。書込デジット線２０及び書込ビット線２２の選択と共に、それらに対して適宜の電流を印加することにより選択された書込デジット線と書込ビット線とが交差するアレイ５０における要素１０に対して情報ビットが書込まれる。ビット線１２及びワード線１４の選択は、選択されたビット線とワード線との交差点に位置しているアクセストランジスタ１８をターンオンさせ、且つその大きさが磁気トンネル接合内に磁気ベクトルのプログラムされている非固定型方向に依存する磁気トンネル接合１６の抵抗を介して電流を流させる。選択されたビット線１２へ接続されているセンスアンプ（不図示）が、要素１０の論理状態を「読取る」ために、磁気トンネル接合１６の抵抗を介して流れる電流により影響されてビット線内を流れる電流を測定する。
【０００８】
書込デジット線及び書込ビット線２２は、夫々アレイ５０の行及び列を横断して延在しており、通常それらの金属組成及び寸法「主に長さ」に依存するある抵抗値を有する金属線である。ＭＲＡＭアレイ５０は、典型的に、固定されているある電圧（例えば、５Ｖ，３．３Ｖ、又は１．２Ｖ）が供給される。付加的な要素１０がアレイ５０の行及び／又は列へ付加されると、個別的な書込デジット線２０及び書込ビット線２２の抵抗値も増加する。然しながら、オームの法則によれば、電圧が固定されており且つ抵抗値が増加する場合には、各金属線により担持することが可能な電流の量において対応する減少が存在する。このことは、問題を提起する。なぜならば、上述したように、要素１０内へ情報を書込むためにはある大きさの電流が線２０及び２２において必要とされるからである。付加的な行／列を受付けるための線２０及び線２２の長さにおける増加は、固定された供給電圧において又は減少された電圧レベルにおいて、線２０及び２２が充分なプログラミング電流を担持することが可能であることを排除する場合がある。従って、与えられた固定電圧及び与えられた線２０／２２の特性に対して、要素１０に対する有効な書込を確保するためにアレイ５０内において許容可能な最大線長さが存在している。
【０００９】
要素１０をプログラミングするための充分な電流の問題は、対応する複数個の要素からなるアレイ５０内のメモリ位置に全ワード（例えば、８ビット）を書込む場合により大きな懸念事項となる。この動作は、選択されたメモリ位置と関連する書込デジット線に対する供給のみならず、そのメモリ位置に対する要素１０と関連する８個の書込ビット線に対しての同時的な供給の場合にも充分な電流が使用可能であることを必要とする。ワード書込動作に対するこれらの複数の線２０／２２の間での使用可能な電流の潜在的な分割は、更に、この線の許容される長さを制限する。
【００１０】
前述した線長さ制限問題に対して当該技術の幾つかの解決法が提案されている。１つの解決法は、要素１０の最小電流大きさ特性を減少させるために、要素１０の構造、及び、多分、それを製造するために使用される技術（例えば、物質、層付着深さ等）を変化させることである。代替的な構造及び／又は製造技術での実験は成功するものではなかった。別の解決方法は、線２０／２２の長さ制限を甘受し、且つその寸法が上述した態様で制限されているアレイ５０から形成されるサブブロックを繰り返すことによりより大型の寸法のメモリを形成することである。この解決方法は、好適なものではない。何故ならば、メモリに対して必要とされる全体的な面積が、各サブブロックに対する周辺回路（制御論理、デコーダー、読取／書込回路等）ことの必要性に起因して不当に増加するからである。
【００１１】
従って、供給電圧における増加を必要とすることなしにＭＲＡＭアレイ内の行又は列の数を増加させることを可能とする解決方法に対する必要性が存在している。代替的に、ある数の行及び列の要素を維持したまま供給電圧を減少させることを可能とする解決方法に対する必要性が存在している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良した磁気ランダムアクセスメモリアレイを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の１実施例によれば、ランダムアクセスメモリアレイが、複数個の行及び列に配列した複数個のランダムアクセスメモリ要素を有している。各行は複数の行グループの要素に分割されており且つ各列は複数の列グループの要素に分割されている。各行グループは共通の局所的書込デジット線を共用し、且つ各列グループは共通の局所的書込ビット線を共用する。本アレイは、更に、複数の行グループの共通の局所的書込デジット線へ結合されている少なくとも１個のグローバル書込デジット線を包含しており、且つ複数の列グループの共通の局所的書込ビット線へ結合されている少なくとも１個のグローバル書込ビット線を包含している。
【００１４】
別の実施例によれば、磁気ランダムアクセスメモリアレイが磁気ランダムアクセスメモリ要素からなる複数個の行及び列を包含しており、各行の要素は複数個の行グループに分割されており且つ各列の要素は複数個の列グループに分割されている。各行グループは共通の局所的書込デジット線を共用し且つ各列グループは共通の局所的書込ビット線を共用する。グローバル書込デジット線が複数個の行グループにわたって共通の局所的書込デジットの各々へ結合されており、且つグローバル書込ビット線が複数個の列グループにわたって共通の局所的書込ビット線の各々へ結合している。
【００１５】
本発明の別の実施例によれば、磁気ランダムアクセスメモリアレイがライン内の複数個の磁気ランダムアクセスメモリ要素を有している。そのラインは複数個のグループの要素に分割されている。各グループの要素は共通の局所的書込線を共用し且つグローバル書込線が共通の局所的書込線の各々へ結合されている。
【発明を実施するための最良の形態】
【００１６】
図３Ａを参照すると、本発明の第一実施例の第一変形例に基づくＭＲＡＭメモリアレイ１５０のブロック図が示されている。アレイ１５０はＮ×Ｍアレイ形式に配列されている複数個の個別的ＭＲＡＭ要素１０（図１Ａ及び１Ｂに示したもののいずれかを包含する任意の適宜のタイプのもの）を包含している。アレイ１５０は各行／列交差点に位置している個別的な要素１０が設けられている複数個の行１５２及び列１５４を包含している。
【００１７】
アレイ１５０の各行１５２内に要素１０は複数個のグループ１５６に分割されている。例えば、図３Ａは各行１５２に対して４個のグループ１５６の要素１０を例示している。好適には、各行１５２における要素１０はグループ１５６間において等しく分割されている。同様に、アレイ１５０の各列１５４内の要素１０は複数個のグループ１５８に分割されている。例えば、図３Ａは各列１５４に対し４個のグループ１５８の要素１０を例示している。好適には、各列１５４内の要素１０はグループ１５８間において等しく分割されている。
【００１８】
行１５２内の各グループ１５６の要素はそれ自身の局所的書込デジット線２０を有している。各局所的書込デジット線はノード１６０とアレイ１５０用の書込制御回路１７０内に包含している局所的行選択トランジスタ１６２との間に接続されている。より詳細には、例示した例においては、局所的行選択トランジスタ１６２はＮチャンネルＦＥＴ装置であり、ドレイン端子が局所的書込デジット線２０へ接続しており且つソース端子が基準電圧（例えば、接地）へ接続している。各局所的行選択トランジスタ１６２のゲート端子は選択信号を受取りそれは該トランジスタをターンオンさせ且つ書込電流が選択された局所的書込デジット線２０へ流れることを可能とさせる。同様に、列１５４内の各グループ１５８の要素はそれ自身の局所的書込ビット線２２を有している。各局所的書込ビット線はノード１６４とアレイ１５０用の書込制御回路１７０内に包含されている局所的列選択トランジスタ１６６との間に接続されている。より詳細には、例示した例においては、局所的列選択トランジスタ１６６はＮチャンネルＦＥＴ装置であり、ドレイン端子は局所的書込ビット線２２へ接続しており且つソース端子へ基準電圧（例えば、接地）へ接続している。各局所的列選択トランジスタ１６６のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択された局所的書込ビット線２２へ流れることを可能とさせる。
【００１９】
本アレイ内の要素１０からなる各行１５２はワード線１４及びグローバル書込デジット線２２０を包含している。より詳細には、グローバル書込デジット線２２０（点線で示してある）は金属層であり、それは基準電圧（例えば、正電圧Ｖｄｄ）ヘ接続しており且つ行内の局所的書込デジット線２０の各々へ接続しており、且つ好適実現例においては、アレイ１５０の複数個の行１５２の間で共用させることが可能である。グローバル書込デジット線２２０はノード１６０を介して複数個の局所的書込デジット線２０の各々へ接続している。本発明の１実施例においては、グローバル書込デジット線２２０は、半導体構造におけるアレイ１５０の要素１０の上方に位置されており且つノード１６０へのビア接続を具備する行１５２（及び、所望により、複数個の行１５２にわたり）に沿って延在している金属層である。アレイ１５０が充分に大きい場合には、全ての行１５２にわたってのカバレッジを与えるために複数個のグローバル書込デジット線２２０を使用することが可能である（複数個のグループの行を設け且つ各グループがそれ自身のグローバル線を使用する）。
【００２０】
同様に、アレイ１５０内の要素１０からなる各列１５４はビット線１２及びグローバル書込ビット線２２２を包含している。グローバル書込ビット線２２２（は点線で示してある）は、基準電圧（例えば、正電圧Ｖｄｄ）へ接続しており且つ列内の局所的書込ビット線２２の各々へ接続しており且つ、好適実現例においては、アレイ１５０の複数個の列１５４の間で共用させることが可能な金属層である。グローバル書込ビット線２２２は、ノード１６４を介して複数個の局所的書込ビット線２２の各々へ接続している。本発明の１実施例においては、グルーバル書込ビット線２２２は、半導体構成におけるアレイ１５０の要素１０の上方に位置されており且つノード１６４へのビア接続を具備する列１５４（及び、所望により、複数個の列１５４にわたり）に沿って延在する金属層である。アレイ１５０が充分に大きい場合には、列１５４の全てにわたってのカバレッジを与えるために複数個のグローバル書込ビット線２２２を使用することが可能である（複数個のグループの列を設け且つ各グループがそれ自身のグローバル線を使用する）。
【００２１】
この実施例を実施する簡単化した概略図を図５Ａに示してある。より詳細には、この例示はアレイ１５０の列１５４に対して適用した場合の実現例のみを示している。勿論、類似の概略的表現を行１５２に関して適用することも可能である。
【００２２】
次に、図３Ｂを参照すると、本発明の第一実施例の第二変形例に基づくＭＲＡＭメモリアレイ１５０のブロック図が示されている。図３Ａにおけるものと同様の参照番号は図３Ｂにおける同様又は類似の部品を参照しており、従って、説明の重複を回避する。
【００２３】
行１５２内の要素からなる各グループ１５６は、それ自身の局所的書込デジット線２０を有している。各局所的書込デジット線は、基準電圧（例えば、正電圧Ｖｄｄ）とアレイ１５０用の書込制御回路１７０内に包含されている局所的行選択トランジスタ２６２との間に接続されている。より詳細には、例示した例においては、局所的行選択トランジスタ２６２はＮチャンネルＦＥＴ装置であり、そのドレイン端子は局所的書込デジット線２０へ接続しており且つソース端子はノード２６０へ接続している。各局所的行トランジスタ２６２のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ選択された局所的書込デジット線２０内に書込電流が流れることを許容する。同様に、列１５４内の要素からなる各グループ１５８はそれ自身の書込ビット線２２を有している。各局所的書込ビット線は基準電圧（例えば、正電圧Ｖｄｄ）とアレイ１５０用の書込制御回路１７０内に包含されている局所的列選択トランジスタ２６６との間に接続されている。より詳細には、例示した例においては、該局所的列選択トランジスタ２６６はＮチャンネルＦＥＴ装置であり、そのドレイン端子は局所的書込ビット線２２へ接続しており且つそのソース端子はノード２６４へ接続している。各局所的列選択トランジスタ２６６のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択された局所的書込ビット線２２内へ流れることを許容する。
【００２４】
本アレイ内の要素１０からなる各行１５２はワード線１４及びグローバル書込デジット線２２０を包含している。より詳細には、グローバル書込デジット線２２０は基準電圧（例えば、接地）へ接続しており且つ行内の局所的書込デジット線２０の各々へ接続されており且つ、好適実現例においては、アレイ１５０の複数個の行１５２の間に共用させることが可能な金属層である。グローバル書込デジット線２２０はノード２６０を介して複数個の局所的書込デジット線２０の各々へ接続している。本発明の１実施例においては、グローバル書込デジット線２２０は、半導体構成におけるアレイ１５０の要素１０の上方に位置されており且つノード２６０へのビア接続を具備する行１５２（及び、所望により複数個の行１５２にわたり）に沿って延在している金属層である。アレイ１５０が充分に大きい場合には、行１５２の全てにわたりカバレッジを与えるために複数個のグローバル書込デジット線２２０を使用することが可能である（複数個のグループの行を設け且つ各グループがそれ自身のグローバル線を使用する）。
【００２５】
同様に、アレイ１５０内の要素１０からなる各列１５４はビット線１２及びグローバル書込ビット線２２２を包含している。グローバル書込ビット線２２２は、基準電圧（例えば、接地）へ接続されており且つ列内の局所的書込ビット線２２の各々へ接続されており且つ、好適実現例においては、アレイ１５０の複数個の列１５４の間に共用させることが可能な金属層である。グローバル書込ビット線２２２はノード２６４を介して複数個の局所的書込ビット線２２の各々へ接続している。本発明の１実施例においては、グローバル書込ビット線２２２は、半導体構成におけるアレイ１５０の要素１０の上方に位置されており且つノード２６４へのビア接続を具備する列１５４（及び、所望により、複数個の列１５４にわたり）に沿って延在している金属層である。アレイ１５０が充分に大きい場合には、列１５４の全てにわたるカバレッジを与えるために複数個のグローバル書込ビット線２２２を使用することが可能である（複数個のグループの列を設け且つ各グループがそれ自身のグローバル線を使用する）。
【００２６】
この実施例を例示する簡単化した概略図を図５Ｂに与えてある。より詳細には、この例示は、それがアレイ１５０の列１５４に適用された実現例のみを示している。勿論、類似の概略的表現を行１５２に関して適用することも可能である。
【００２７】
図４Ａを参照すると、本発明の第二実施例の第一変形例に基づくＭＲＡＭメモリアレイのブロック図が示されている。図３Ａにおけるものと同様の参照番号は図４Ａにおける同様の又は類似した部品を意味しており、従って説明の重複を回避する。
【００２８】
各包含されるグローバル書込デジット線２２０が図３Ａに示したように直接的に基準電圧（正電圧Ｖｄｄ）へ接続させる代わりに、図４Ａにおける実現例は、基準電圧（正電圧Ｖｄｄ）と包含されるグローバル書込デジット線２２０の各１つとの間に結合されているグローバル書込デジット線選択トランジスタ３００を包含している。より詳細には、例示した例においては、グローバル書込デジット線選択トランジスタ３００はＰチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込デジット線２２０へ接続しており且つそのソース端子は基準電圧へ接続している。各グローバル書込デジット線選択トランジスタ３００のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込デジット線２２０へ供給させることを可能とさせる。
【００２９】
同様に、包含されたグローバル書込ビット線２２０を図３Ａに示したように基準電圧（正電圧Ｖｄｄ）へ直接的に接続させる代わりに、図４Ａにおける実現例は、基準電圧（正電圧Ｖｄｄ）と包含されているグローバル書込ビット線２２２の各１つとの間に結合されているグローバル書込ビット線選択トランジスタ３０２を包含している。より詳細には、例示した例においては、グローバル書込ビット線選択トランジスタ３０２はＰチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込ビット線２２２へ接続しており且つソース端子は基準電圧へ接続している。各グローバル書込ビット線選択トランジスタ３０２のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込ビット線２２２へ供給させることを可能とさせる。
【００３０】
この実施例を例示する簡単化した概略図を図６Ａに与えてある。より詳細には、この例示は、それがアレイ１５０の列１５４に対して適用された実現例のみを示している。勿論、類似的な概略的表現を行１５２に関して適用することも可能である。
【００３１】
次に、図４Ｂを参照すると、本発明の第二実施例の第二変形例に基づくＭＲＡＭメモリアレイのブロック図が示されている。図３Ｂにおける同様の参照番号は図４Ｂにおける同様の又は類似する部品を意味しており、従って説明の重複を回避する。
【００３２】
包含されているグローバル書込デジット線２２０を図３Ｂに示したように基準電圧（接地）へ直接的に接続させる代わりに、図４Ｂにおける実現例は、基準電圧（接地）と包含されているグローバル書込デジット線２２０の各１つとの間に結合されているグローバル書込デジット線選択トランジスタ３０４を包含している。より詳細には、例示した例においては、グローバル書込デジット線選択トランジスタ３０４はＮチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込デジット線２２０へ接続しており且つそのソース端子は基準電圧へ接続している。各グローバル書込デジット線選択トランジスタ３０４のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込デジット線２２０を介して吸い込まれることを可能とさせる。
【００３３】
同様に、各包含されているグローバル書込ビット線２２２を図３Ｂに示したように基準電圧（接地）へ直接的に接続させる代わりに、図４Ｂにおける実現例は、基準電圧（接地）と包含されているグローバル書込ビット線２２２の各１つの間に結合されているグローバル書込ビット線選択トランジスタ３０６を包含している。より詳細には、例示した例においては、グローバル書込ビット線選択トランジスタ３０６はＮチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込ビット線２２２へ接続しており且つそのソース端子は基準電圧へ接続している。各グローバル書込ビット線選択トランジスタ３０６のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込ビット線２２２を介して吸い込まれることを可能とさせる。
【００３４】
この実施例を例示する簡単化した概略図を図６Ｂに与えてある。より詳細には、この例示は、それがアレイ１５０の列１５４に対して適用された実現例のみを示している。勿論、類似した概略的表現を行１５２に関して適用することも可能である。
【００３５】
次に、図４Ｃを参照すると、本発明の第二実施例の第三変形例に基づくＭＲＡＭメモリアレイのブロック図が示されている。前の図におけるのと同様の参照は図４Ｃにおける同様の又は類似した部品を意味しており従って説明の重複を回避する。
【００３６】
包含されているトランジスタがＮチャンネル装置（図４Ｂにおけるように）を有するものとする代わりに、この第三変形例はＰチャンネル装置を使用する。グローバル書込デジット線選択トランジスタ３０４が基準電圧（Ｖｄｄ）と包含されているグローバル書込デジット線２２０の各１つとの間に結合されている。より詳細には、例示した例においては、グローバル書込デジット線選択トランジスタ３０４はＰチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込デジット線２２０へ接続しており且つそのソース端子は基準電圧へ接続している。各グローバル書込デジット線選択トランジスタ３０４のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込デジット線２２０を介して供給されることを可能とさせる。
【００３７】
同様に、グローバル書込ビット線選択トランジスタ３０６は基準電圧（Ｖｄｄ）と包含されているグローバル書込ビット線２２２の各１つとの間に結合されている。より詳細には、例示した例においては、グローバル書込ビット線選択トランジスタ３０６はＰチャンネルＦＥＴ装置であり、そのドレイン端子はグローバル書込ビット線２２２へ接続しており且つそのソース端子は基準電圧へ接続している。各グローバル書込ビット線選択トランジスタ３０６のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択されたグローバル書込ビット線２２２を介して吸い込まれることを可能とさせる。
【００３８】
各局所的書込デジット線は接地基準とアレイ１５０用の書込制御回路１７０内に包含されている局所的選択トランジスタ２６２との間に接続されている。より詳細には、例示した例においては、局所的行選択トランジスタ２６２はＰチャンネルＦＥＴ装置であり、そのドレイン端子は局所的書込デジット線２０へ接続しており且つそのソース端子はノード２６０（それはグローバル線２２０へ接続している）へ接続している。各局所的行選択トランジスタ２６２のゲート端子は選択信号を受取り、それは該トランジスタをターンオンさせ且つ書込電流が選択された局所的書込デジット線２０内へ流れることを可能とさせる。同様に、各局所的書込ビット線は接地基準電圧と、アレイ１５０用の書込制御回路１７０内に包含されている局所的列選択トランジスタ２６６との間に接続されている。より詳細には、例示した例においては、局所的列選択トランジスタ２６６はＰチャンネルＦＥＴ装置であり、そのドレイン端子は局所的書込ビット線２２へ接続しており且つソース端子はノード２６４（それはグローバル線２２２へ接続している）へ接続している。各局所的列選択トランジスタ２６６のゲート端子は選択信号を受取りそれは該トランジスタをターンオンさせ且つ書込電流が選択された局所的書込ビット線２２内に流れることを可能とさせる。
【００３９】
この実施例を例示する簡単化した概略図を図６Ｃに与えてある。より詳細には、この例示は、アレイ１５０の列１５４に対して適用した場合の実現例のみを示している。勿論、類似的な概略表現は行１５２に関して適用することも可能である。
【００４０】
本明細書において使用している「相互接続」、「接続」、「結合」という用語は、所要のコンポーネント間の直接的な接続を必ずしも必要とするものではない。そうではなく、当業者により理解されるように、これらの図は例示的なものであり且つその他のコンポーネント又は装置を介しての間接的な接続又は結合も本発明の範囲を逸脱することなしに可能であることは勿論である。
【００４１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００４２】
【図１】（Ａ）及び（Ｂ）は従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）要素を示した各概略図。
【図２】従来のＭＲＡＭメモリアレイのブロック図。
【図３Ａ】本発明の第一実施例の１変形例に基づくＭＲＡＭメモリアレイを示したブロック図。
【図３Ｂ】本発明の第一実施例の１変形例に基づくＭＲＡＭメモリアレイを示したブロック図。
【図４Ａ】本発明の第二実施例の１変形例に基づくＭＲＡＭメモリアレイのブロック図。
【図４Ｂ】本発明の第二実施例の１変形例に基づくＭＲＡＭメモリアレイのブロック図。
【図４Ｃ】本発明の第二実施例の１変形例に基づくＭＲＡＭメモリアレイのブロック図。
【図５Ａ】図３Ａに示した第一実施例実現例の簡単化した概略図。
【図５Ｂ】図３Ｂに示した第一実施例実現例の簡単化した概略図。
【図６Ａ】図４Ａに示した第二実施例実現例の簡単化した概略図。
【図６Ｂ】図４Ｂに示した第二実施例実現例の簡単化した概略図。
【図６Ｃ】図４Ｃに示した第二実施例実現例の簡単化した概略図。
【符号の説明】
【００４３】
１０  ＭＲＡＭ要素
１４  ワード線
２０  局所的書込デジット線
２２  局所的書込ビット線
１５０  ＭＲＡＭメモリアレイ
１５２  行
１５４  列
１５６，１５８  グループ
１６０  ノード
１６２  局所的行選択トランジスタ
１６６  局所的列選択トランジスタ
１７０  書込制御回路
２２０  グローバル書込デジット線
２２２  グローバル書込ビット
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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