(57)【要約】【課題】  暗電流を減らすことのできるＣＭＯＳイメージセンサ、及びその製造方法を提供する。また、前記暗電流を減らすことで、ディップサブミクロン以下のＣＭＯＳイメージセンサの製造が可能となるようにすることにある。【解決手段】  本発明に係るＣＭＯＳイメージセンサは、第１導電型の半導体基板と、前記第１導電型の半導体基板を活性領域とフィールド領域とに区分して、フィールド領域に形成されるＳＴＩ膜と、前記活性領域の第１導電型の半導体基板内に形成される第２導電型のフォトダイオード領域と、前記活性領域の半導体基板内に形成され、前記フォトダイオード領域のデータを読み出す読出し回路部と、前記第２導電型のフォトダイオード領域とＳＴＩ膜の間に形成される第１導電型ウェルとを含んで構成されることを特徴とする。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記第１導電型の半導体基板を活性領域とフィールド領域とに区分して、フィールド領域に形成されるＳＴＩ膜と、
前記活性領域の第１導電型の半導体基板内に形成される第２導電型のフォトダイオード領域と、
前記活性領域の半導体基板内に形成され、前記フォトダイオード領域のデータを読み出す読出し回路部と、
前記第２導電型のフォトダイオード領域とＳＴＩ膜の間に形成される第１導電型ウェルとを含んで構成されることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１導電型の半導体基板は、０度チルト又は４度チルトを有するエピウェーハで構成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第２導電型のフォトダイオード領域の表面に第１導電型の高濃度ドーピング層をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
第１導電型の半導体基板と、
前記第１導電型の半導体基板を活性領域とフィールド領域とに区分して、フィールド領域に形成されるＳＴＩ膜と、
前記活性領域の前記第１導電型の半導体基板に形成される第２導電型のフォトダイオード領域と、
前記活性領域の前記第１導電型の半導体基板に形成され、前記フォトダイオード領域のデータを読み出す読出し回路部と、
前記ＳＴＩ膜と活性領域の間の前記第１導電型の半導体基板に形成される第１導電型ウェルとを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項５】
前記第１導電型の半導体基板は、０度チルト又は４度チルトを有するエピウェーハで構成されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第２導電型のフォトダイオード領域の表面に第１導電型の高濃度のドーピング層をさらに備えることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項７】
活性領域とフィールド領域が定義され、前記活性領域にはフォトダイオード領域と、前記フォトダイオード領域のデータを読み出す読出し回路領域とが定義された第１導電型半導体基板のフィールド領域にトレンチを形成する段階と、
前記フォトダイオード領域に隣接した前記トレンチに第１導電型の不純物を注入して、第１導電型ウェルを形成する段階と、
前記トレンチに絶縁膜を埋め込み、ＳＴＩ膜を形成する段階とで構成されることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
活性領域とフィールド領域とが定義され、前記活性領域には、フォトダイオード領域と、前記フォトダイオード領域のデータを読み出す読出し回路領域とが定義された第１導電型半導体基板のフィールド領域にトレンチを形成する段階と、
前記活性領域に隣接したトレンチに第１導電型の不純物を注入して、第１導電型ウェルを形成する段階と、
前記トレンチに絶縁膜を埋め込み、ＳＴＩ膜を形成する段階とで構成されることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項９】
活性領域とフィールド領域とが定義され、前記活性領域にはフォトダイオード領域と、前記フォトダイオード領域のデータを読み出す読出し回路領域とが定義された第１導電型の半導体基板を用意する段階と、
前記フィールド領域にトレンチを形成する段階と、
前記活性領域に隣接したトレンチに第１導電型の不純物を注入して、第１導電型ウェルを形成する段階と、
前記トレンチに絶縁膜を埋め込み、ＳＴＩ膜を形成する段階と、
前記フォトダイオード領域に第２導電型の不純物を注入する段階と、
前記第２導電型の不純物が注入された前記フォトダイオード領域の表面に第１導電型の不純物を高濃度で注入する段階とを備えてなることを特徴とするＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関するもので、特に暗電流を減らすに適したＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
普通のＣＭＯＳプロセスを用いて製造されるＣＭＯＳイメージセンサは、低消費電力、低工程単価、及び高水準の集積度などの多くの長所がある。
特に、最近、技術的な進歩に伴い、ＣＭＯＳイメージセンサは、様々な応用分野で電子結合素子（Charge Coupled Devices：以下、ＣＣＤ）の対案として脚光を浴びており、このような内容は、非特許文献１〜３を通じてよく知られている。
【０００３】
しかし、非特許文献４によれば、ＣＣＤに比べてＣＭＯＳイメージセンサのダーク信号レベルは、一桁（1-order）以上高いものと報告されている。
【０００４】
したがって、ＣＭＯＳイメージセンサのＳＮＲ（Signal-to-Noise Ratio）、及び低照度特性の向上のためには、暗電流レベルの減少が当面の課題となっている。
【０００５】
さらに、非特許文献５〜８によれば、暗電流は、ピクセルの位置と時間によって変化して、出力信号を変化させる。
【０００６】
ピクセルの位置によって変化する暗電流は、ＣＭＯＳイメージセンサの固定パターンノイズを発生させ、一時的に増加する暗電流は、いわゆる“暗電流のシャットノイズ”と呼ばれるランダムノイズの原因となる。
【０００７】
普通のＣＭＯＳプロセスがディップサブ−ミクロン体制（Deep Sub-Micron Regime）にダウンスケールされることで、低い水準の暗電流を有するＣＭＯＳイメージセンサの製造はさらに難しくなっている。
何故なら、ディップサブミクロンＣＭＯＳで、ロジック又は混合モード回路の効率的な動作のために、ＳＴＩ（Shallow Trench Isolation）、シリサイド、薄いソース／ドレイン接合などの工程が適用されているからである。したがって、ＣＭＯＳイメージセンサの暗電流の減少のためには、暗電流の発生原因と種類に関しての理解が何より重要である。
【０００８】
以下、添付の図面を参照にして従来技術を説明する。
【０００９】
図１は、一般的な３−Ｔ構造のＣＭＯＳイメージセンサのレイアウト図で、図２は、図１のＩ−Ｉ′線上のＣＭＯＳイメージセンサの断面図である。
一般的な３-Ｔ構造のＣＭＯＳイメージセンサの単位画素は、図１に示したように、一つのフォトダイオード（ＰＤ）と、読出し回路部とで構成されている。
【００１０】
前記読出し回路部は３つのトランジスターで構成されるが、その３つのトランジスターは、前記フォトダイオード（ＰＤ）で集められた光電荷をリセットさせるためのリセットトランジスター（Ｒｘ）、ソースフォロウバッファ増幅器の役割をするドライブトランジスター（Ｄｘ）、及びスイッチングの役割でアドレッシングができるようにするセレクトトランジスター（Ｓｘ）である。
【００１１】
即ち、図２に示したように、高濃度のＰ型半導体層と、Ｐ型エピタキシャル層とが積層された半導体基板１にフィールド領域と、活性領域とが定義され、前記フィールド領域にＳＴＩ膜６が形成される。そして、前記活性領域の半導体基板１の一領域上には、ゲート酸化膜２及びゲート電極３が積層され、上記言及した各トランジスターのゲート電極３が形成される。
【００１２】
そして、前記ゲート電極３の一側の活性領域にＮ型不純物でドーピングされたフォトダイオード領域（以下、ＰＤ）４が形成され、前記ゲート電極３の両側にはソース／ドレイン５が形成されている。
【００１３】
【非特許文献１】E. R. Fossum, “CMOS image sensors：Electronic Camera on a Chip” IEEE Trans. Electron Devices, Oct. vol. 44, pp. 1689-1698, 1997
【非特許文献２】B. Ackland and A. Dickinsond, “Camera-on-a-chip” ISSCD Tech. Dig., pp. 22-25, 1996
【非特許文献３】S. G. Wuu, H. C. Chien, D. N. Yaung, C. H. Tseng, C. S. Wang, C. K. Chang and Y. K. Hsaio “A high performance active pixel sensor with 0.18 um CMOS color imager technology” IEDM Tech. Dig., pp. 555-558, 2001
【非特許文献４】H. Y. Cheng and Y. C. king “An ultra-low dark current CMOS image sensor cell using n+ ring reset” IEEE Electron Device Lett, vol.23, pp.538-540, Nov. 2002
【非特許文献５】N．V. Loukianova，H. O. Folkerts, J. P. V. Maas, D. W. E. Verbugt, A. J. Mierop, W. Hoekstra, E. Roks  and  A. J. P. Theuwissen “Leakage current modeling of test structures for characterization of dark current in CMOS image sensors” IEEE Trans. Electron Devices, vol.50,pp.77-83, Jan. 2003
【非特許文献６】I. Shcherback, A. Belenky and O. Yadid-Pecht “Empirical dark current modeling for complementary metal oxide semiconductor active pixel sensor”Opt. Eng., vol. 41, pp. 1216-1219, June 2002
【非特許文献７】C. C. Wang, I. L Fujimori and C. G. Sodini “Characterization of CMOS photo diodes for imager applications” Proc. IEEE Workshop on CCDs and AIS， pp. 76-79, 1999に掲載されたによる
【非特許文献８】D．N．Yaung, S．G. Wuu, H. C. Chien，C．H. Tseng and C. S. Wang “Effects of hydrogen annealing on CMOS image sensor” Proc. IEEE Workshop on CCDs and AIS, pp. 122-124, 2001
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、この種の従来のＣＭＯＳイメージセンサには次のような問題点があった。
【００１５】
即ち、前記ＳＴＩ膜６の周囲のジャンクションリーケージ、前記読出し回路部に存在する各トランジスターのオフ電流、前記半導体基板１の表面のダングリングボンドなどによってリーク電流が発生し、前記フォトダイオード（ＰＤ）の内部のＰ／Ｎ接合リークなどによって暗電流が発生する。
【００１６】
本発明は上記のような従来の問題点を解決するためのもので、暗電流を減らすことのできるＣＭＯＳイメージセンサ及びその製造方法を提供することにその目的がある。
また、本発明の他の目的は、前記暗電流を減らすことで、ディップサブミクロン以下のＣＭＯＳイメージセンサの製造が可能となるようにすることにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、第１導電型の半導体基板と、前記第１導電型の半導体基板を活性領域とフィールド領域とに区分して、フィールド領域に形成されるＳＴＩ膜と、前記活性領域の第１導電型の半導体基板内に形成される第２導電型のフォトダイオード領域と、前記活性領域の半導体基板内に形成され、前記フォトダイオード領域のデータを読み出す読出し回路部と、前記第２導電型のフォトダイオード領域とＳＴＩ膜の間に形成される第１導電型ウェルとを含んで構成されることを特徴とする。
【００１８】
また、上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサの製造方法は、活性領域とフィールド領域が定義され、前記活性領域にはフォトダイオード領域と、前記フォトダイオード領域のデータを読み出す読出し回路領域とが定義された第１導電型の半導体基板のフィールド領域にトレンチを形成する段階と、前記フォトダイオード領域に隣り合う前記トレンチに第１導電型の不純物を注入して、第１導電型ウェルを形成する段階と、前記トレンチに絶縁膜を埋め込み、ＳＴＩ膜を形成する段階とで構成されることを特徴とする。
【発明の効果】
【００１９】
本発明のＣＭＯＳイメージセンサ及びその製造方法によれば、結晶欠陥区域のＳＴＩ側壁、及びシリコン表面をＮ-Ｔｙｐｅのフォトダイオード領域と隔離させることで、リバースネローウィトス効果（Reverse Narrow Width effect）を抑制することができ、オフ状態の特性を向上させることができる。
したがって、ＣＭＯＳイメージセンサのダーク特性を向上させる効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係るＣＭＯＳイメージセンサおよびその製造方法を添付の図面に基づいて詳細に説明する。
【００２１】
ＣＭＯＳイメージセンサにおいて、暗電流の発生原因としては、ＳＴＩ膜の周囲のジャンクションリーケージ、読出し回路部に存在するトランジスターオフ電流、半導体層の表面のダングリングボンドによるリーク、フォトダイオード（ＰＤ）の内部のＰ／Ｎ接合リークなどがある。
【００２２】
ここで、上記原因別に暗電流の発生を分析すると次の通りである。
【００２３】
図３は、本発明に係るテストパターン上のエリアタイプのＮ+／Ｐジャンクションパターンで温度別に測定したリーク電流からアレニウスプロットの傾度を介して計算した活性化エネルギー（Ｅa）を示したものである。
【００２４】
まず、ＳＴＩ膜の周囲のジャンクションリーケージの減少方案について説明する。
図３に示したように、前記活性化エネルギー値（Ｅa）からリーク電流メカニズムを考察することができる。即ち、高温での活性化エネルギー（Ｅa）値は、シリコンバンドギャップに当たる〜Ｅg（１．１２［ｅＶ］）で、低温では、〜Ｅg／２（０．５６［ｅＶ］）と類似した値を示す。
【００２５】
これは、フォトダイオード地域で生成される暗電流レベルは、高温では拡散メカニズムによって左右され、低温では結晶欠陥の関数の再結合発生メカニズムによって左右されることを意味する。これは、IEEE Trans. Electron Devices, vol.47, pp. 762-767, Apr. 2000に掲載されたH. D. Leeによる“Characterization of shallow silicided junctions for sub-quarter micron ULSI technology extraction of silicidation induced Schottky contact area”に記載されている。
【００２６】
図４は、本発明に係るテストパターン上で温度別に測定したエリアタイプのＮ+／Ｐジャンクションリーケージと、ぺリタイプのＮ+／Ｐジャンクションリーケージとを比較したものである。
図４から分かるように、ＳＴＩ境界部分の主要なリーク原因となるぺリタイプがエリアタイプに比べて低温でリーク電流が大きいことが分かる。
【００２７】
上記の結果から、ＣＭＯＳイメージセンサのＳＴＩ境界部分でのリーク電流を減少させるためには、結晶欠陥区域のＳＴＩ境界部分をフォトダイオード空乏領域から隔離させなければならないことが分かる。
【００２８】
図５は、本発明の第１実施例に係るＣＭＯＳイメージセンサの断面図で、従来技術の図２と同一の部分に対しては同一の符号を付する（以下の図面においても同様である）。
図５では、ＳＴＩ膜６とフォトダイオード領域（ＰＤ）４の間にＰ−ウェル７を構成した。
このように、ＳＴＩ膜６の周囲にＰ−ウェル７を形成する理由は、Ｐ+／Ｎ接合形成によって電子−正孔対（e-ｈ pair）が形成される空乏領域を、結晶欠陥区域のＳＴＩ膜６の境界面から隔離させるためである。
【００２９】
前記Ｐ−ウェル７は、ＳＴＩ膜６を形成した後、イオン注入及び熱処理による拡散工程を実施して形成することが一般的であるが、本発明では、トレンチに絶縁膜をギャップ充填（gap fill）する前に、Ｐ+タイプのドーパントを注入して、Ｐ−ウェル７を形成する方法を提供する。
【００３０】
本発明の第１実施例で示すように、ＳＴＩギャップ充填前にイオン注入を行う場合、低いエネルギーを用いてＳＴＩ境界付近にのみ選択的にドーピングすることができる長所がある。
【００３１】
次に、トランジスターオフ電流の減少方法について説明する。
トランジスターオフ電流の減少方法のうち、トランジスターチャンネルエッジ領域に高濃度のＰ型不純物をドーピングする方法と、ゲート電極スペーサー（ＳｉＮ）の蒸着前に、サイドウォール酸化膜の厚さを増加させる方法をそれぞれ説明する。
【００３２】
まず、前記トランジスターチャンネルエッジ領域に高濃度のＰ型不純物をドーピングする場合を説明する。
図６は、本発明による第１マスク（マスクＡ）を用いて、フォトダイオード（ＰＤ）領域ばかりでなく、読出し回路領域のＳＴＩ膜６の境界部にＰ−ウェル７を形成した場合を示す図面で、図７は、本発明による第２マスク（マスクＢ）を用いて、フォトダイオード（ＰＤ）領域のＳＴＩ膜６の境界部にのみＰ−ウェル７を形成した場合を示す図面である。図８は、本発明に係るＰ−ウェルによるダーク信号の減少効果を現すためのグラフである。
【００３３】
図８のグラフ結果によれば、ＳＴＩ膜のみを形成した場合（ＳＴＩ＆スキップ）より、ＳＴＩギャップ充填前にＰ+ＳＴＩイオン注入工程を追加して、Ｐ−ウェルを形成した場合（ＳＴＩ＆マスクＡ、ＳＴＩ＆マスクＢ）にダーク信号が改善される効果があることが分かる。
【００３４】
これは、ＳＴＩ境界面の周囲のＰ+ドーピング濃度の増加でＳＴＩ境界面側に拡張される空乏層の幅減少により、結晶欠陥で生成されやすい熱的励起による電子-正孔対の数が減少したからである。
【００３５】
また注目すべきところは、図７に示すように、Ｐ-ウェル７をフォトダイオード（ＰＤ）領域のＳＴＩ膜６の境界部にのみ形成する場合（ＳＴＩ＆マスクＢ）より、図６に示すように、フォトダイオード（ＰＤ）領域ばかりでなく、読出し回路領域のＳＴＩ膜６の境界部にＰ−ウェル７を形成した場合（ＳＴＩ＆マスクＡ）がダーク特性の向上効果が大きいとのことである。
【００３６】
これは、読出し回路に構成される狭い幅を有するＮＭＯＳトランジスターのオフ電流の減少効果と判断される。
【００３７】
ＣＭＯＳイメージセンサでＳＴＩ構造を使用する場合、活性領域を形成したり、ゲート電極を形成するとき、数回の湿式工程が行われる。このような湿式エッチング工程によって活性領域に隣接したＳＴＩギャップ充填ＴＥＯＳにディボットが発生し、その後、ゲートポリによってディボットが満たされる。即ち、ディボットは、ＳＴＩギャップ充填ＴＥＯＳと、ゲートポリとがオーバーラップする部分で、ゲートバイアスが印加される場合、エッジ形状によって電界が集中される。
【００３８】
したがって、チャンネル中心領域に比べてチャンネルエッジ領域で反転に必要なゲート電圧が減少する。これは、チャンネルエッジ領域のしきい電圧の減少と、それによるオフ電流の増加を引き起こす。
【００３９】
vol.3 The Submicron MOSFET, lattice Pressに掲載されたS. Wolfによる“Silicon processing for the VLSI era, vol.3 The Submicron MOSFET”によれば、このような現象は、いわゆる“Reverse Narrow Width Effect”と呼び、トランジスター幅の減少によって深化する。
【００４０】
したがって、マスクＡを用いてＳＴＩ境界にイオン注入を行う場合（図６）、読出し回路を構成するネローウィトストランジスター（Narrow Width Transistor）のチャンネルエッジ領域にＰ+タイプのドーピングが増加する。
その結果、“リバースネローウィトス効果（Reverse Narrow Width Effect）”が補償され、トランジスターしきい電圧の減少を抑制して、オフ電流の減少効果が得られる。
【００４１】
図９及び図１０は、本発明に係るチャンネルエッジ領域にＳＴＩイオン注入工程を追加することによるテストパターン上の０．４／０．２５（Width／Length）トランジスターのしきい電圧（Ｖtn）と駆動電流（Ｉdsat）のそれぞれに対する変化量を示すグラフである。
ＳＴＩイオン注入ドーズ量が増加することにより、狭い幅のＮＭＯＳトランジスターのしきい電圧（Ｖth）が増加し、駆動電流（Ｉdsat）は減少する傾向を示している。
【００４２】
以上の説明によれば、前記第１実施例のように、Ｐ−ウェル７をフォトダイオード（ＰＤ）領域のＳＴＩ膜６の境界部分でのみ形成するより、読出し回路領域のＳＴＩ膜６の境界部にも形成することがダーク信号の特性に効果的であることを確認できる。実際の適用例は次の通りである。
【００４３】
図１１は、本発明の第２実施例に係るＣＭＯＳイメージセンサの断面図である。
Ｐ−ウェル７をフォトダイオード（ＰＤ）領域のＳＴＩ膜６の境界部ばかりでなく、読出し回路領域のＳＴＩ膜６の境界部にも形成する。
【００４４】
次は、ゲートポリスペーサー（ＳｉＮ）蒸着前、サイドウォール酸化膜の厚さを増加させる方法について説明する。
【００４５】
フォトダイオード領域で生成される電子は、駆動トランジスターへ伝達され、選択トランジスターに伝達される電圧を調節する。読出し回路を構成する各トランジスターのリーク電流は、ＣＭＯＳイメージセンサのダーク特性を劣化させるノイズソースとなる。
【００４６】
トランジスターの主要なリーク原因として、サブスレショールドリーケージ（Subthreshold Leakage）、ゲートリーク、ＧＩＤＬ（Gate Induced Drain Leakage）、ソースと基板間の接合におけるＢＴＢＴリーク（Band to Band Tunneling Leakage）などがある。
【００４７】
サブスレショールドリーケージ減少のためには、トランジスターチャンネル領域のドーピング濃度を増加させるが、IEEE Trans. Electron Devices, vol.23,pp.719-721，Dec．2002に掲載されたS. H. Seo, W. S. Yang, H. S. Lee, M. S. Kim，K. O. Koh, S．H. Park and K. T. Kimによる“A novel double offset-implanted source／drain technology for reduction of Gate-Induced Drain Leakage with 0.12 um single gate low-power SRAM device”及び C. C. Wu, C. H. Diaz, B. L. Lin, S. Z. Chang, C. C. Wang, J. J. Liaw, C. H. Wang, K. K. Young, K. H. Lee, B.K. Liew and J. Y. C. Sunによる“Ultra-low leakage 0.16 um CMOS for low-standby power application”によれば、トランジスターチャンネル領域のドーピング濃度の増加は、トランジスターの性能減少と同時に接合リークの増加を引き起こすという問題がある。
【００４８】
したがって、本発明では単位トランジスターのオフ電流を減少するために、ゲートポリを定義した後、ＬＤＤ（Lightly Doped Drain）形成前にゲートサイドウォール酸化膜の厚さを増加させる方案を採択した。
【００４９】
ＧＩＤＬ（Gate Induced Drain Leakage）は、本質的にゲートとドレイン接合間の電場によるもので、サイドウォール酸化膜の厚さを増加させることで、ゲートとドレインエッジの間に局部的にゲート酸化膜の厚さが増加され、ＧＩＤＬを減少させることができるからである。
【００５０】
次の表１では、サイドウォール酸化膜の厚さによる駆動電流（Ｉdsat）と、オフ状態のリーク電流（Ｉoff）とを比較実験した結果である。
【００５１】
【表１】
2006019752.tif 000003
【００５２】
上記表１によれば、サイドウォール酸化膜が２０Å増加すると、オフ電流（Ｉoff）が一桁（1-order）減少することが見られる。反面、電流駆動力、つまり駆動電流（Ｉdsat）は、３〜５％の減少率を表す。
サイドウォール酸化膜を増加させることで、電流駆動力の大きな損失なく、オフ電流を減らせることが確認できる。
【００５３】
図１２は、本発明において６０℃でインテグレーション時間によるＣＭＯＳイメージセンサの暗電流の変化をシミュレーションしたグラフである。
ＳＴＩサイドウォールインプラントを介したピクセルサイドウォールの最適化、及びサイドウォール酸化膜の厚さの増加による読出し回路のトランジスターオフ状態の特性向上によってＣＭＯＳイメージセンサのダーク特性が顕著に改善される結果が見られる。
【００５４】
一方、サイドウォール酸化膜の厚さの増加は、シリコン表面のイオンダメージの減少に妨害となることがある。
【００５５】
図１３は、本発明に係るゲートスペーサーの形成後、残存する酸化膜（Ｒox）の厚さと、ダーク欠陥発生率間の相関関係を示すグラフである。
残存酸化膜（Ｒox）の減少に伴いダーク欠陥発生率が増加し、臨界値以後で急激にダーク欠陥が増加することが分かる。
【００５６】
ピクセル読出し回路を構成するトランジスター製造時に一般のＣＭＯＳロジック工程を使用するので、フォトダイオードを含むピクセル全体がゲートスペーサーＲＩＥ工程進行時にイオン衝撃に露出された。ゲートスペーサー形成後の残存する酸化膜（Ｒox）は、ゲートスペーサーＲＩＥ工程時にオーバーエッチを表す尺度となるので、残存酸化膜（Ｒox）の減少は、フォトダイオード表面のイオンダメージの増加を表す。
【００５７】
したがって、本発明では、ゲートスペーサーＳｉＮ蒸着前に、シリコン表面の全体に成長させるサイドウォール酸化膜の厚さを増加させることを提供する。これは、トランジスターのオフ特性の向上ばかりでなく、フォトダイオードのイオンダメージの減少に効果的である。
【００５８】
次に、シリコン表面のリーク減少の方法について説明する。
【００５９】
前記参照文献“vol.３ The Submicron MOSFET, lattice Press”に掲載されたS.Wolfによる“Silicon processing for the VLSI era, vol.3 The Submicron MOSFET”に記載されたものによれば、シリコン表面の格子は、個別原子当たり１／４ボンディングがダングリングボンドからなっている。このようなダングリングボンドは、シリコンの表面を熱酸化させることで減少可能であるが、完璧なＳｉ／ＳｉＯ2の界面構造を形成させることはできない。シリコン表面の原子のうち、極めて少ない比率のみダングリングボンドになっても相当量の表面状態が生成される。
【００６０】
例えば、１００面にはｃｍ2当たり６．８×１０14個の原子が存在するが、この中、１／１０００のみがダングリングボンドに残っていても、ダングリングボンドの界面にトラップされる電荷密度は、６．８×１０11［ａｔｏｍｓ／ｃｍ2］個までなり得る。
【００６１】
このような表面状態は、電荷を捕獲しかつ放出させることができ、禁止帯域内にエネルギー状態を形成させる。したがって、上述したＳＴＩ界面の結晶欠陥と同様に、ＣＭＯＳイメージセンサのダーク特性を劣化させるリークの原因となる。
【００６２】
表面のダングリングボンド効果の減少のために、Ｎ−タイプのドーピングされたフォトダイオード領域の表面にＰ＋タイプのイオン注入、及びドーズ量を増加させながらダーク信号の変化量を観察した。
【００６３】
図１４は、本発明に係るフォトダイオード表面のイオン注入量によるダーク信号の変化を示すグラフで、フォトダイオードの表面にＰ+ドーピングを実施すると、イメージセンサのダーク特性が改善され、Ｐ+ドーピング濃度が大きいほど改善効果が増加することが確認できる。
【００６４】
これは、シリコンの表面に形成されているＰ+／Ｎ接合でＰ+ドーピング濃度が増加することによってシリコンの表面側に拡張される空乏領域の幅の減少に起因したものである。
ＳＴＩ側面からイメージセンシング領域を隔離させたことと同様に、シリコン表面のＰ+濃度を増加させることで、ダングリングボンディング効果を減少させたものである。
【００６５】
シリコン表面のＰ+ドーピング濃度を増加させることで、ダングリングボンドからイメージセンシング領域を隔離させる方法以外に、ダングリングボンドを減少させる方法として次の方法を提供する。
【００６６】
水素雰囲気（１００％−Ｈ2又は４％−Ｈ2形成ガス）のアニール工程は、水素原子がＳｉＯ2を浸透して、Ｓｉ／ＳｉＯ2界面のダングリングボンドと結合するように誘導する。
したがって、後続する金属アニール、及びＢＰＳＧリフロー、シリコン窒化蒸着などの工程でＨ2ストリームを用いる工程を最適化する必要がある。
【００６７】
図１５は、本発明に係る水素原子によるシリコン表面のダングリングボンドパシベーション、及びインタフェーストラップ密度の減少を示す図面で、水素原子がＳｉＯ2を浸透して、Ｓｉ／ＳｉＯ2界面のダングリングボンドと結合して、ダングリングボンドが減少することを確認できる。
【００６８】
ダングリングボンドの数を減らすことのできる他の方法は、適切なウェーハの選択にある。ＣＭＯＳイメージセンサの製造のために用いられているウェーハはＥＰＩウェーハとして、０度のチルトウェーハ、及び４度のチルトウェーハがダングリングボンド減少の側面では有利である。
【００６９】
また、工程依存的な表面ダメージの減少が必ず先行されなければならない。
【００７０】
図１３に示したように、プラズマエッチング工程の進行時にフォトダイオードの表面にイオンダメージが発生することがあるので、ピクセルの全体にイオン衝撃を引き起こすゲートポリ及びゲートスペーサーＲＩＥの実施のために低ダメージ条件が必要である。
【００７１】
図１６は、本発明に係るゲート側壁の酸化、及びゲートスペーサーのアンダーエッチングによるダーク欠陥の変化を示すグラフで、ゲート側壁の酸化、及びゲートスペーサーＲＩＥ工程をチューニングして、ゲート側壁酸化の厚さを増加させ、ゲートスペーサーをアンダーエッチングした結果、ダーク欠陥１００コード以上を有するピクセルの数が顕著に低減することを表している。
【００７２】
次に、ウェーハ内のバルク欠陥の減少方案について説明する。
【００７３】
シリコンウェーハ内部の過飽和酸素は、熱処理中に凝結され、クラスターを形成する。このようなクラスターは更に大きな凝結に成長して、ストレスを引き起こし、このストレスは、転位ループを形成することで解消される。このような転位ループは、不純物がトラップされたり、局部化される場所に作用する。
【００７４】
効果的な内部ゲッターリング工程により、このような凝結をイメージ領域のエピ層の外郭に形成させる方案が講究されなければならない。このような真性ゲッターリングは、一連の温度サイクルを介して達成され得るものと報告されている。
【００７５】
図１７は、本発明に係る露出ゾーンの形成のための熱サイクルを示すグラフで、図１８は、図１７の熱サイクルによって形成された露出ゾーン、及びＳｉＯｘ凝結を示すＳＥＭ写真である。
【００７６】
最初の高温処理過程を通じてウェーハの表面近所の酸素濃度を減少させ、以後の低温処理過程を通じてＳｉＯｘ凝結領域に均一に核生成させ、最終的に高温処理過程を通じてＳｉＯｘ核を成長させる。その結果、転位ループは、素子特性に大きく影響を与えない区域で成長する。
【００７７】
ＣＭＯＳイメージセンサのエピ層のバルク損傷を減らすためには、ウェーハ販売者との協働を通じて、エピ層工程前後の熱処理工程の最適化、或いはウェーハ選定時の露出ゾーンに対する考慮が必要であると考えられる。
【００７８】
図１９ａ及び図１９ｂは、従来技術に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックスの照度でのイメージである。図２０ａ及び図２０ｂは、本発明に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックスの照度でのイメージである。
【００７９】
本発明によって１０ルックスで測定された低照度のイメージばかりでなく、１６０ルックスでのイメージも改善されたことを確認できる。
【００８０】
以上で説明した内容を通じて、当業者であれば本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能なことが分かる。
したがって、本発明の技術的な範囲は実施例に記載された内容に限定されるわけではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００８１】
【図１】一般的な３−Ｔ構造のＣＭＯＳイメージセンサのレイアウト図である。
【図２】図１のＩ−Ｉ′線上のＣＭＯＳイメージセンサの断面図である。
【図３】本発明に係るエリアタイプのＮ＋／Ｐジャンクションリーケージのアレニウスプロットである。
【図４】本発明に係るエリアタイプのＮ＋／Ｐジャンクションリーケージと、ぺリタイプのＮ＋／Ｐジャンクションリーケージとを比較するためのアレニウスプロットである。
【図５】本発明の第１実施例に係るＣＭＯＳイメージセンサの断面図である。
【図６】本発明によって第１マスク（マスクＡ）を用いて、フォトダイオード（ＰＤ）領域ばかりでなく、読出し回路領域のＳＴＩ膜６の境界部にＰ−ウェル７を形成した場合を示す図面である。
【図７】本発明によって第２マスク（マスクＢ）を用いて、フォトダイオード（ＰＤ）領域のＳＴＩ膜６の境界部にのみＰ−ウェル７を形成した場合を示す図面である。
【図８】本発明に係るＰ−ウェルによるダーク信号の減少効果を表すためのグラフである。
【図９】本発明に係るチャンネルエッジ領域にＳＴＩイオン注入工程の追加によるトランジスターのしきい電圧（Ｖth）の変化量を示すグラフである。
【図１０】本発明に係るチャンネルエッジ領域にＳＴＩイオン注入工程の追加による駆動電流（Ｉdsat）の変化量を示すグラフである。
【図１１】本発明の第２実施例に係るＣＭＯＳイメージセンサの断面図である。
【図１２】本発明に係る６０℃でインテグレーション時間によるＣＭＯＳイメージセンサの暗電流の変化をシミュレーションしたグラフである。
【図１３】本発明に係るゲートスペーサーの形成以後、残存酸化膜（Ｒox）の厚さと、ダーク欠陥発生率間の相関関係を示すグラフである。
【図１４】本発明に係るフォトダイオード表面のイオン注入量によるダーク信号の変化を示すグラフである。
【図１５】本発明に係る水素原子によるシリコン表面のダングリングボンドパシベーション、及びインタフェーストラップ密度の減少を示す図面である。
【図１６】本発明に係るゲート側壁酸化、及びゲートスペーサーアンダーエッチングによるダーク欠陥変化を示すグラフである。
【図１７】本発明に係る露出ゾーンの形成のための熱サイクルを示すグラフである。
【図１８】図１７の熱サイクルによって形成された露出ゾーン、及びＳｉＯｘ凝結を示すＳＥＭ写真である。
【図１９ａ】従来技術に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックス照度でのイメージである。
【図１９ｂ】従来技術に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックス照度でのイメージである。
【図２０ａ】本発明に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックス照度でのイメージである。
【図２０ｂ】本発明に係るＣＭＯＳイメージセンサの１０ルックス及び１６０ルックス照度でのイメージである。
【符号の説明】
【００８２】
１  半導体基板
２  ゲート酸化膜
３  ゲート電極
４  フォトダイオード領域
５  ソース／ドレイン
６  ＳＴＩ膜
７  Ｐ−ウェル
１０  ＣＭＯＳイメージセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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