(57)【要約】【課題】  シート抵抗を低減し、デカップリング機能を最大限に引き出すことのできる低ＥＳＲの薄膜キャパシタを提供する。【解決手段】  薄膜キャパシタは、支持基板上の同一平面内で互いに対向する一対の電極と、前記同一平面内で前記一対の電極の間に位置する誘電体層と、前記一対の電極の各々に接続される実装用の接続電極とを備える。好ましくは、前記一対の電極は、正電位が印加される正電極と、負電位が印加される負電極とが前記同一平面内で交互に配置される形状を有する。【選択図】  図４
2006019443.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上の同一平面内で互いに対向する一対の電極と、
前記同一平面内で、前記一対の電極の間に位置する誘電体層と、
前記一対の電極の各々に接続される実装用の接続電極と
を備える薄膜キャパシタ。
【請求項２】
前記一対の電極は、正電位が印加される正電極と、負電位が印加される負電極とが前記同一平面内で交互に配置される形状を有することを特徴とする請求項１に記載の薄膜キャパシタ。
【請求項３】
支持基板と、
前記支持基板に実装される半導体集積回路素子と、
前記半導体集積回路素子の近傍に配置され、当該半導体集積回路素子の高周波領域での動作を安定化する薄膜キャパシタと
を備える半導体装置であって、前記薄膜キャパシタは、
同一平面内で互いに対向する一対の電極と、
前記同一平面内で、前記一対の電極の間に位置する誘電体層と、
前記一対の電極の各々に接続される実装用接続電極と
を備えることを特徴とする半導体装置。
【請求項４】
支持基板上に、同一平面内で互いに対向する一対の電極を形成するステップと、
前記支持基板および前記一対の電極を覆って高誘電体材料を形成するステップと、
前記高誘電体材料を所望の形状に加工して、前記一対の電極と同一平面内に位置する誘電体層を形成するステップと
を含むことを特徴とする薄膜キャパシタの製造方法。
【請求項５】
前記誘電体材料の形成はゾル・ゲル法による高誘電体前駆体の形成を含み、
前記高誘電体前駆体の所定の箇所をレーザにより結晶化するステップをさらに含むことを特徴とする請求項４に記載の薄膜キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタに関し、特に、高周波対応のデカップリングキャパシタに関する。
【背景技術】
【０００２】
インターネットの普及により、ネットワークサーバなどのディジタル機器に使用されるＬＳＩに対し、微細化とともに高周波化が要求されている。このため、１ＧＨｚ以上で動作するＬＳＩを搭載する回路配線基板では、電源電圧変動や基板内の高周波ノイズによるＬＳＩの誤動作を防止するために、ＬＳＩの近傍にデカップリングキャパシタ（バイパスコンデンサ）を実装している。
【０００３】
高周波ノイズは、高速パルス電流がインダクタンスを持つ信号線を流れる際に生じる瞬時の電圧降下の重ね合わせにより発生する。デカップリングキャパシタは、キャパシタの充放電機能を利用して、電源ラインに現れるノイズ（電源電圧の急激な降下）を吸収、補償するものである。通常は、電源回路とＬＳＩの電源端子を結ぶ電源ライン上に配置される。
【０００４】
デカップリングキャパシタに求められる基本要素は、十分な容量を持ち、低インダクタンス、低抵抗であることである。近年のＬＳＩの高速化と低消費電力化により、デカップリングキャパシタにも、高周波に追随する性能向上が望まれている。このような要望に対応して、薄膜技術を導入し、強誘電体の膜厚を薄くしてキャパシタ容量を大きくした薄膜積層キャパシタ構造が採用されている。
【０００５】
従来の薄膜プロセスを用いたキャパシタの製造方法では、電極導体膜、誘電体膜、電極導体膜と、順次高さ方向に積層する。薄膜層のクラックや剥離などの製造歩留まりを考慮すると、薄膜プロセスでの１層あたりの膜厚は、５０〜３００ｎｍ程度が限界となる。また、電極導体膜と誘電体膜を交互に積層するプロセスでは、熱履歴回数の増加により、層間での反応、熱膨張係数のミスマッチから生じる機械的な破壊や特性劣化が生じる可能性が高い。
【０００６】
さらに、薄膜キャパシタでは、電極層の膜厚が小さく、シート抵抗が増大するので、キャパシタの等価直列抵抗（ＥＳＲ:Equivalent Series Resistance）の低減を期待できない。このため、特に高周波回路に対するノイズ吸収作用に限界が生じる。
【０００７】
図１は、薄膜積層構造のキャパシタの一例を示す図である。薄膜キャパシタ１００は、電源電位に接続される下部電極層１０１と、接地電位に接続される上部電極層１０３と、これらの導体層の間に挟まれる誘電体層１０２を有する。誘電体層１０２の上下を金属電極層で挟み込むため、平面で接する部分にシート抵抗を生じる。電極層１０１、１０３が白金（Ｐｔ）で形成されている場合、シート抵抗は約５５０ｍΩ／□であり、金（Ａｕ）を用いた場合は、４８０ｍΩ／□のシート抵抗である。
【０００８】
このようなシート抵抗はキャパシタの等価直列抵抗（ＥＳＲ）の発生源となる。ＥＳＲはキャパシタを構成する物質の抵抗値をトータルしたものなので、図１の薄膜積層構造のキャパシタには、常に４００〜５００ｍΩ程度のＥＳＲが存在することになる。
【０００９】
一方、リード配線が形成されたＴＡＢ（Tape Automated Bonding）実装用の樹脂フィルム上に、櫛歯状の電極を形成することによって、デカップリング用キャパシタを搭載する技術が提案されている（たとえば特許文献１参照）。
【００１０】
図２に、櫛歯電極を有するＴＡＢ基板の構成例を示す。図２（ａ）の平面図に示すように、樹脂フィルム２０１上に形成されたインナーリード２０３の先端のチップ搭載領域に、櫛歯電極２０６−１、２０６−２を組み合わせたパターンのデカップリング用コンデンサが形成されている。図２（ｂ）の断面図に示すように、櫛歯電極２０６−１、２０６−２全体を覆って、誘電体膜２０９が形成されている。インナーリード３は、スルーホール７を介してチップ２０２上の突起電極８に接続されている。
【特許文献１】特開平１−９６９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に開示される構成は、パッケージ内部の電源線の持つインダクタンスの影響を補償するために、パッケージの内部にデカップリングキャパシタを配置することを目的としており、１ＧＨｚを超える高周波でノイズ吸収効果を達成するためのシート抵抗の低減にはまったく言及されていない。
【００１２】
また、誘電体膜により櫛歯電極全体が覆われており、櫛歯電極との接続をとるために、樹脂フィルム上に引き回し配線（不図示）を形成することが必須となる。
【００１３】
そこで、本発明では、薄膜プロセスを利用しつつ、シート抵抗を低減し、デカップリング機能を最大限に引き出すことのできる低ＥＳＲのキャパシタ構成を提供することを課題とする。
【００１４】
また、このようなキャパシタ構成を用いた半導体装置の提供を課題とする。
【００１５】
さらに、キャパシタの内部構造を単純化し、製造プロセスを簡単にできるキャパシタの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１６】
高周波ノイズに対する吸収効果を向上するためには、（１）キャパシタの等価直列抵抗（ＥＳＲ）を小さくすることと、（２）キャパシタのインダクタンスを小さくすることが必要である。
【００１７】
このうち、等価直列抵抗（ＥＳＲ）を低減するために、従来の積層型薄膜キャパシタで問題となっていたシート抵抗を大幅に低減する。シート抵抗を低減するために、一対の電極と、これらの電極間に挟持される誘電体とを、同一平面内に配置する。
【００１８】
また、インダクタンスを小さくするために、対向する一対の電極を流れる電流パスが逆方向となるように（相互インダクタンスを打ち消すように）、正電極と負電極が交互に位置する電極形状とする。
【００１９】
具体的には、本発明の第１の側面では、（ａ）支持基板上の同一平面内で互いに対向する一対の電極と、（ｂ）前記同一平面内で、前記一対の電極間に位置する誘電体層と、（ｃ）前記一対の電極の各々に接続される実装用接続部と、を備える薄膜キャパシタ素子を提供する。
【００２０】
この構成により、シート抵抗を低減し、電源電圧変動および高周波ノイズに対するキャパシタ素子のデカップリング機能を大幅に改善することができる。
【００２１】
また、キャパシタ電極との接続に引き回し線を不要とするので、キャパシタ構成が単純化される。
【００２２】
キャパシタを構成する一対の電極は、正電位が印加される正電極と、負電位が印加される負電極とが、前記同一平面内で交互に配置される形状を有する。
【００２３】
これにより電極間で相互インダクタンスが打ち消され、高周波ノイズの吸収効果をさらに改善することができる。
【００２４】
本発明の第２の側面では、ＬＳＩの高周波領域での動作を安定化させる薄膜キャパシタを用いた半導体装置を提供する。半導体装置は、支持基板と、前記支持基板に実装される半導体集積回路素子と、前記半導体集積回路素子の近傍に配置され、当該半導体集積回路素子の高周波領域での動作を安定化する薄膜キャパシタとを備え、薄膜キャパシタは、
同一平面内で互いに対向する一対の電極と、
前記同一平面内で、前記一対の電極の間に位置する誘電体層と、
前記一対の電極の各々に接続される実装用接続電極と
を備える。
【００２５】
この半導体装置は、デカップリング機能にすぐれた低ＥＳＲのキャパシタを用いるので、高周波領域での安定した動作が実現される。
【００２６】
本発明の第３の側面では、薄膜キャパシタの製造方法を提供する。この製造方法は、
（ａ）支持基板上に、同一平面内で互いに対向する一対の電極を形成するステップと、
（ｂ）前記支持基板上で、前記一対の電極を覆って高誘電体材料を形成するステップと、
（ｃ）前記高誘電体材料を所望の形状に加工して、前記一対の電極と同一平面内に位置する誘電体層を形成するステップと
を含む。
【００２７】
このような薄膜キャパシタの製造方法は、キャパシタ構造を形成する上で積層工程を取らないので、製造歩留まりが向上する。
【発明の効果】
【００２８】
上述した構成により、薄膜キャパシタのシート抵抗が効果的に低減される。その結果、ディジタルＬＳＩの高周波領域において、電源電圧変動や高周波ノイズに対して有効なデカップリング機能が実現される。
【発明を実施するための最良の形態】
【００２９】
図３は、本発明の一実施形態に係る薄膜キャパシタの構成を示す図である。図３（ａ）は薄膜キャパシタの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ’断面図である。
【００３０】
薄膜キャパシタ１０は、支持基板１１上の同一平面内で、互いに対向する一対の電極１２、１４と、これらの電極と同一平面内で、対向する電極間に位置する誘電体１３とを有する。図３の例では、一対の櫛歯形状の電極１２、１４を用い、櫛歯部分が交互に組み合わさった配置となっている。
【００３１】
一対の電極の櫛歯部分を、交指状に配置することによって、図３（ｂ）に示すように、正電位が印加される正電極１２と、負電位が印加される負電極１４が、同一平面内で交互に位置する配置構成となっている。なお、図３（ｂ）の例では、一対の電極１２，１４および誘電体１３の高さが揃うように、キャパシタ層の表面が平坦化されている。
【００３２】
図３の薄膜キャパシタ１０は、積層（薄膜多層）構造を採用していないので、電極シート抵抗の発生がほとんどない。したがって、キャパシタ内部の等価直列抵抗（ＥＳＲ）を小さく抑えることができる。特に図３の薄膜キャパシタでは、金属電極と誘電体の界面でのシート抵抗は、ほぼゼロであり、キャパシタ全体としての等価直列抵抗は５０ｍΩ以下となる。
【００３３】
さらに、同一平面内に正負電極を交互に配置することにより、キャパシタ内部で電極間の相互インダクタンスを打ち消すことができる。これにより、デカップリング効果がさらに高まる。
【００３４】
図４は、図３の薄膜キャパシタを、フリップチップ実装用のキャパシタ素子に適用した例を示す。同一平面内に交互に配置される正負の電極１２、１４と、これらの電極間に充填される誘電体１３は、絶縁性樹脂１５で被覆されている。正負の電極１２、１４はそれぞれ、接続電極としてのＵＢＭ（アンダーバンプメタル）１７により、絶縁性樹脂１５を介して電極１２，１４の直上に位置するはんだバンプ１６と接続される。
【００３５】
図５は、図３の薄膜キャパシタを面実装用キャパシタ素子に適用した例を示す。このキャパシタ素子は、支持基板１１の側面に位置する接続用の側面電極を有し、同一平面内に位置する一対の正負の電極１２、１４の各々が、対応する側面電極に直接接続される。
【００３６】
図４および図５のいずれの構成においても、キャパシタ接続用の引き回し線が不要になり、ＬＳＩチップ近傍への実装が容易になる。
【００３７】
次に、本発明の一実施形態に係る薄膜キャパシタの製造方法を説明する。図６および図７は、図３の薄膜キャパシタの製造工程の一例を示す図である。
（第１実施例）
まず、図６（ａ）に示すように、厚さ０．５ｍｍの石英ガラスの支持基板１１上に、膜厚０．０３μｍのＴｉＯ2 密着層（不図示）を介して、電極材料として白金（Ｐｔ）をスパッタリング形成する。これにより、膜厚０．１μｍの金属導体層３１が成膜される。この金属導体膜３１を、図６（ｂ）に示すように、所定の形状にパターニングして、同一平面内に一対の電極３３を形成する。パターニングは、たとえばフォトリソグラフィの後、Ａｒイオンミリングにて行う。
【００３８】
次に、図６（ｃ）に示すように、支持基板１１および電極パターン３３を覆って、誘電体材料３５を形成する。誘電体材料として、たとえば、（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴと称する）などの高誘電体を、ゾル・ゲル法により形成する。ゾル・ゲル法では、まずアルコキシドからなる出発溶液を、スピンコート法（２０００ｒｍｐ／３０秒）で塗布する。１回のスピンコートにつき、約１００ｎｍの膜厚が得られる。スピンコートの後、１２０℃で乾燥し、４００℃で仮焼成する。スピンコート、乾燥、仮焼成の工程を２回繰り返し，所定の膜厚の誘電体前駆体３５を得る。
【００３９】
次に、図６（ｄ）に示すように、メタルマスク３７を用い、高誘電体（ＢＳＴ）前駆体３５の所定の箇所にエキシマレーザを照射して、選択的に結晶化を行う。レーザ照射の条件は、たとえば、エキシマレーザの波長２４８ｎｍ、パルス周波数２００Ｈｚ、パルス数１００，０００、エネルギー密度１００ｍＪ／ｃｍ2 である。酸化物誘電体の結晶化において、その熱容量の大きさから、前駆体が瞬間的に高温になるだけなので、下地材料または周辺材料に熱ダメージを与えることが少ない。
【００４０】
レーザ照射の結果、図７（ａ）に示すように、電極３３上にＢＳＴ前駆体３５を残した状態で、電極間に結晶化された誘電体３９が形成される。使用するメタルマスク３７の形状に応じて、たとえば図３（ａ）に示す誘電体形状に結晶化することができる。
【００４１】
次に、図７（ｂ）に示すように、電極３３上の、結晶化していないＢＳＴ前駆体を、フォトリソグラフィ法およびエッチングにより除去する。具体的には、結晶化された誘電体３９上にレジストマスク３８を形成し、エッチング液としてバッファードフッ酸（ＮＨ4Ｆ：ＨＦ＝６：１）を使用して、ＢＳＴ前駆体をウェットエッチングする。
【００４２】
最後に、図７（ｃ）に示すように、レジストマスク３８を除去し、表面平坦化工程を経て，石英ガラス基材１１上に正負両電極をもつキャパシタ構造を完成する。
【００４３】
なお、図示はしないが、この薄膜キャパシタから、図４に示すフリップチップ実装用のキャパシタ素子を作製する場合は、薄膜キャパシタの全面に絶縁性樹脂膜１５を形成し、絶縁性樹脂の所定の箇所に、正負電極３３のそれぞれに到達するビアホールを形成する。ビアホール内に、Ｔｉ（チタン）膜０．３μm，Ｃｕ（銅）膜０．２５μm、Ｎｉ（ニッケル）膜４μmを積層してＵＢＭ（アンダーバンプメタル）１７を形成する。ＵＢＭをシードにしてはんだメッキを行い、リフローによりはんだバンプ１６を形成して、図４のキャパシタ素子が完成する。はんだには、９６．５％Ｓｎ−３．５％Ａｇ（融点２２１℃付近）を使用する。
【００４４】
また、図５に示す面実装用のキャパシタ素子を作製する場合は、石英ガラス基板に代えて、シリコン基板を使用し、４２アロイを使用して側面電極２６を形成する。そして、はんだ付け用にメッキ処理を行い、側面電極と直接接続されるキャパシタ電極部分以外の領域を、樹脂モールド１５で保護する。
【００４５】
図４および図５のいずれの構成を作製する場合でも、電極との接続をとるのに引き回し配線が不要であり、また、金属導体層や誘電体膜を掘り込む必要がなく、製造工程の簡易化が実現される。
（第２実施例）
図８は、図６および７に示す薄膜キャパシタの製造方法の変形例である。図６（ｄ）の選択的結晶化の工程までは共通である。図８の方法では、結晶化していない誘電体前駆体を除去する際に、ウェットエッチングに代えて、レーザ除去を行う。この例では、高誘電体材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 酸化物（以下、ＰＺＴと称する）を用いる。
【００４６】
図８（ａ）に示すように、電極３３間に位置する誘電体前駆体のみを選択的に結晶化して誘電体３９を形成した後、図８（ｂ）に示すように、メタルマスク４１で結晶化した誘電体３９のみを覆い、結晶化していない前駆体３５をレーザ照射して、この部分を除去する。使用するエキシマレーザの波長は２４８ｎｍ、パルス周波数は２００Ｈｚ、エネルギー密度を２００ｍＪ／ｃｍ2 である。この条件で、電極３３上に残る非結晶化前駆体３５をパルス照射することにより、ＰＺＴを除去する。
【００４７】
その後、図８（ｃ）、８（ｄ）に示すように、結晶化した誘電体３９を平坦化して、同一平面内に一対の正負電極３３が交互に配置され、その間に誘電体３９が充填される薄膜キャパシタが得られる。
【００４８】
図８の方法では、誘電体の選択的結晶化とパターニングを、エネルギー密度だけを変えて、同一の装置で行うことができる。したがって、プロセスの簡略化と、プロセス時間の短縮が可能である。さらに、レーザ光学系によるパターニングなので、微細化も可能である。
（第３実施例）
第１実施例および第２実施例では、高誘電体膜をゾル・ゲル法により形成したが、第３実施形態では、高誘電体膜を、メタルマスクを使用したスパッタリング法で成膜する。この場合、たとえば支持基材として、厚さ０．６ｍｍのシリコン基板を使用し、図６（ａ）および６（ｂ）に示す工程と同様に、電極材料としてＴｉＯ2（０．０３μm）／Ｐｔ（０．１μｍ）をスパッタリングして成膜を行ない、フォトリソグラフィ法およびＡｒイオンミリング法により電極３３を形成する。
【００４９】
次に、図示はしないが、メタルマスクで電極３３を完全に覆い、スパッタリング法で、膜厚０．１μｍのＢＳＴ薄膜を、基板温度５００℃、Ａｒ／Ｏ2 比４：１、ガス圧力０．１Ｐａ、印加電力１ｋＷ、２０分のレートで形成する。スパッタリングにより、成膜と結晶化が同時に行われる。メタルマスクを除去することで、一対の正負電極間に誘電体が充填された図７（ｃ）の状態になり、誘電体膜のパターニングや、表面平坦化の工程が不要になる。
【００５０】
スパッタリングによる高誘電体膜の成膜は、かならずしも、電極表面まで行う必要はなく、高誘電体膜の表面高さが、電極表面高さより低くてもよい。
【００５１】
本発明の薄膜キャパシタの製造方法は、上述した工程例に限定されない。高誘電体材料としては、ＢＳＴやＰＺＴ以外に、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの少なくとも１つを含む複合酸化物を使用することができる。複合酸化物の例としては、ＳｒＢｉ2Ｔａ2Ｏ9 酸化物や、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 酸化物があり、これらの材料をゾル・ゲル法により、成膜してもよい。
【００５２】
また、電極材料としては、Ｐｔ、Ａｕ、Ｃｕ、Ｃｒ、Ｗ、Ｔｉ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ，Ｉｒ酸化物のいずれかを使用することができる。さらに、支持基板として、シリコン基板やガラス基板の他、サファイア基板を用いることができる。
【００５３】
また、電極部分を，めっき法を用いて形成してもよい。この場合は、支持基材として厚さ０．６ｎｍのシリコン基板を使用し，その上に、Ｃｒ密着層とＣｕ層を薄く（たとえば０．１μｍに）スパッタリングし、所定の形状にパターニングした後、メタルマスクを使用して、スパッタリングで０．１μｍのＢＳＴ薄膜を成膜する。その後、Ｃｕスパッタ膜をシードとしてＣｕめっきを行ない、膜厚１μｍの電極層としてもよい。上述したように、同一平面内に形成される一対の電極表面と、その間に位置する誘電体表面の高さは、かならずしも一致しなくてもよいからである。
【００５４】
図９は、図４に示すキャパシタ素子を用いた半導体装置の一例を示す図である。半導体装置は、支持基板７１と、支持基板上に実装される半導体集積回路素子７２と、半導体集積回路素子７２の近傍に配置され、この半導体集積回路素子７２の高周波領域での動作を安定化する薄膜キャパシタ１０を備える。
【００５５】
半導体集積回路素子７２は、支持基板７１上にはんだバンプ７３で接合される。薄膜キャパシタ１０は、一対の電極１２、１４にＵＢＭ（図９では不図示）を介して接続されるはんだバンプ１６により、半導体集積回路素子７２の下面の電極パッドに電気的に接続される。
【００５６】
図９の例では、薄膜キャパシタ１０を支持基板７１のＬＳＩ搭載領域に形成し、半導体集積回路素子７２の下面と接続しているが、独立した実装用素子として、半導体集積回路素子７２の上面に、フリップチップ接合してもよい。いずれの構成でも、薄膜キャパシタ１０の等価直列抵抗（ＥＳＲ）は効果的に低減されており、半導体装置の高周波領域での動作が安定する。
【００５７】
図１０は、図３に示す薄膜キャパシタの変形例１を示す。図１０（ａ）は平面形状を示す図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ’断面図、図１０（ｃ）は図１０（ａ）のＣ−Ｃ’断面図である。この構成でも、図３の構成と同様に、電極５２、５４と誘電体５３との界面でのシート抵抗をほぼゼロとすることができる。また、一対の正電極５２と負電極５４が同一平面内で交互に配置されるので、相互インダクタンスを打ち消すことができる。
【００５８】
図１１は、図３に示す薄膜キャパシタの変形例２を示す。図１１（ａ）は平面形状を示す図、図１１（ｂ）は図１１（ａ）のＤ−Ｄ’断面図である。図１０と同様に、互いに対向する一対の電極６２，６４と、その間に充填される誘電体６３とが同一平面内に形成され、シート抵抗をほぼゼロにすることができる。また、正電極６２と負電極６４が交互に配置されるので、相互インダクタンスを十分に低減することができる。
【００５９】
図１０および図１１のいずれの形状の薄膜キャパシタからも、図４および図５に示すキャパシタ素子を得ることができる。薄膜キャパシタのシート抵抗が十分に低いので、キャパシタ素子としての等価直列抵抗（ＥＳＲ）も５０ｍΩ以下となる。また、キャパシタ電極に実装用の接続電極が直接接続されているので、引き回し線を必要とせず、容易に実装することができる。すなわち、キャパシタ自体の構成の単純化とともに、キャパシタ素子の構成や製造工程も簡易化される。
【００６０】
図１２は、図３、図１０、図１１に示す薄膜キャパシタを、高さ方向に積層した構成例を示す。図１２（ａ）は２層に積層した例、図１２（ｂ）は３層に積層した例である。薄膜キャパシタを積層する場合は、図６（ａ）〜図７（ｃ）に示す工程により、まず第１層目の薄膜キャパシタを形成する。一層目の薄膜キャパシタの平坦化が完了したならば、図６（ａ）の工程に戻り、第２層目の薄膜キャパシタを形成する。図６（ａ）〜図７（ｃ）の工程を、各層ごとに繰り返すことで、薄膜キャパシタを用意に高さ方向に拡張することができる。これにより、キャパシタ内部のシート抵抗とインダクタンスを低く抑えた状態で、キャパシタ容量を増大することができる。その結果、電源電圧変動や高周波ノイズを吸収する作用が、さらに向上する。
【００６１】
以上述べたように、本発明の薄膜キャパシタは、金属導体材料と誘電体材料が基板と水平に広がる平面で接することがないので、シート抵抗を十分に低下させることができる。従来の薄膜積層キャパシタに存在した約５００ｍΩのＥＳＲを、１／１０以下に低減する効果を奏する。したがって、ディジタルＬＳＩの高速化に伴う高周波領域での電源電圧変動や高周波ノイズに対して，有効なデカップリング機能が実現される。その結果、高速ディジタルＬＳＩの動作の信頼性が向上する。
【００６２】
最後に、上記説明に関して、以下の付記を開示する。
（付記１）  支持基板上の同一平面内で互いに対向する一対の電極と、
前記同一平面内で、前記一対の電極の間に位置する誘電体層と、
前記一対の電極の各々に接続される実装用の接続電極と
を備える薄膜キャパシタ。
（付記２）  前記接続電極は、前記一対の電極の各々の直上に位置する接続電極であることを特徴とする付記１に記載の薄膜キャパシタ。
（付記３）  前記接続電極は、前記支持基板の側面で、前記一対の電極の各々と直接接続される側面電極であることを特徴とする付記１に記載の薄膜キャパシタ。
（付記４）  前記一対の電極および誘電体層の表面は、同一の高さに平坦化されていることを特徴とする付記１に記載の薄膜キャパシタ。
（付記５）  前記一対の電極は、正電位が印加される正電極と、負電位が印加される負電極とが前記同一平面内で交互に配置される形状を有することを特徴とする付記１に記載の薄膜キャパシタ。
（付記６）  前記同一平面内に位置する電極および誘電体層は、複数層にわたって積層されることを特徴とする付記１に記載の薄膜キャパシタ。
（付記７）  支持基板と、
前記支持基板に実装される半導体集積回路素子と、
前記半導体集積回路素子の近傍に配置され、当該半導体集積回路素子の高周波領域での動作を安定化する薄膜キャパシタと
を備える半導体装置であって、前記薄膜キャパシタは、
同一平面内で互いに対向する一対の電極と、
前記同一平面内で、前記一対の電極の間に位置する誘電体層と、
前記一対の電極の各々に接続される実装用接続電極と
を備えることを特徴とする半導体装置。
（付記８）  支持基板上に、同一平面内で互いに対向する一対の電極を形成するステップと、
前記支持基板および前記一対の電極を覆って高誘電体材料を形成するステップと、
前記高誘電体材料を所望の形状に加工して、前記一対の電極と同一平面内に位置する誘電体層を形成するステップと
を含むことを特徴とする薄膜キャパシタの製造方法。
（付記９）  前記誘電体材料の形成はゾル・ゲル法による高誘電体前駆体の形成を含み、
前記高誘電体前駆体の所定の箇所をレーザにより結晶化するステップをさらに含むことを特徴とする付記８に記載の薄膜キャパシタの製造方法。
（付記１０）  前記誘電体材料の加工は、レーザによるパターニングを含むことを特徴とする付記８に記載の薄膜キャパシタの製造方法。
（付記１１）  前記誘電体材料の形成は、前記一対の電極をメタルマスクで被覆し、ＣＶＤまたはスパッタリングにより前記一対の電極間に誘電体材料を堆積するとともに結晶化するステップを含み、
前記誘電体材料の加工は、前記メタルマスクの除去と同時に成されることを特徴とする付記８に記載の薄膜キャパシタの製造方法。
（付記１２）  前記一対の電極の各々に直接接続される実装用の接続電極を形成するステップをさらに含むことを特徴とする付記８に薄膜キャパシタの製造方法。
（付記１３）  前記誘電体材料として、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの少なくとも１つを含む複合酸化物を使用することを特徴とする付記８に記載の薄膜キャパシタの製造方法。
（付記１４）  前記一対の電極として、Ｐｔ、Ａｕ、Ｃｕ、Ｃｒ、Ｗ、Ｔｉ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ，Ｉｒ酸化物のいずれかを使用することを特徴とする付記８に記載の薄膜キャパシタの製造方法。
（付記１５）  前記支持基板として、シリコン基板、ガラス基板、またはサファイア基板を用いることを特徴とする付記８に記載の薄膜キャパシタの製造方法。
【図面の簡単な説明】
【００６３】
【図１】従来の薄膜積層構造のキャパシタの一例を示す図である。
【図２】ＴＡＢ実装樹脂フィルム上の櫛歯電極を用いた従来のデカップリング用コンデンサの構成を示す図である。
【図３】本発明の一実施形態に係る薄膜キャパシタの構成を示す図であり、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＡ−Ａ’断面図である。
【図４】図３の薄膜キャパシタを、フリップチップ接合へ適用した例を示す図である。
【図５】図３の薄膜キャパシタを、側面電極を有する面実装部品へ適用した例を示す図である。
【図６】図３の薄膜キャパシタの製造工程（その１）を示す図である。
【図７】図３の薄膜キャパシタの製造工程（その２）であり、図６（ｄ）に引き続く工程を示す図である。
【図８】図３の薄膜キャパシタの別の製造方法を示す図であり、図６（ｄ）に引き続く工程（その２’）を示す図である。
【図９】図４に示すキャパシタ素子を実装した半導体装置の一例を示す図である。
【図１０】図３の薄膜キャパシタの変形例１を示す図である。
【図１１】図３の薄膜キャパシタの変形例２を示す図である。
【図１２】図３の薄膜キャパシタを積層化した例を示す図である。
【符号の説明】
【００６４】
１０、５０、６０  薄膜キャパシタ
１１、７１  支持基板
１２、５２  キャパシタ電極（正電極）
１３、３９、５３、６３  誘電体
１４、５４、６４  キャパシタ電極（負電極）
１５  絶縁性樹脂
１６  はんだバンプ
１７  ＵＢＭ
２６  側面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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