(57)【要約】【課題】  簡単な構成で半導体素子をシールドしつつ、該半導体素子を多層基板に保持するために十分な接着力を得ることができ、多層基板の第２層に信号線パターンの形成を可能として、基板内配線の回路設計の自由度を拡大することができるとともに高密度化を図ることができる半導体素子のシールド構造を提供する。【解決手段】  半導体素子１０を多層基板２０の第１層にフリップチップ実装する場合のシールド構造において、多層基板２０の第１層における半導体素子１０の実装領域に、導体部４１と、該導体部４１の形成範囲内に半導体素子１０よりも面積の小さい複数の非導体部４２とからなるシールドパターン４０を形成し、該シールドパターン２０上に絶縁性の樹脂接着剤３０を介して半導体素子１０をフリップチップ実装した構成としてあり、好ましくは、多層基板２０の第２層に信号線パターン２１，２１Ｄを形成するとともに、シールドパターン４０の導体部４１を、多層基板２０の第３層以下に形成したＧＮＤパターン２４に接続した構成とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体素子を多層基板の第１層にフリップチップ実装する場合のシールド構造において、前記多層基板の第１層における前記半導体素子の実装領域に、導体部と、該導体部の形成範囲内に前記半導体素子よりも面積の小さい一又は複数の非導体部とからなるシールドパターンを形成し、該シールドパターン上に樹脂接着剤を介して前記半導体素子をフリップチップ実装したことを特徴とする半導体素子のシールド構造。
【請求項２】
前記多層基板の第２層に信号線パターンを形成したことを特徴とする請求項１記載の半導体素子のシールド構造。
【請求項３】
前記シールドパターンの導体部を、前記多層基板の第３層以下に形成したＧＮＤパターンに接続したことを特徴とする請求項１又は２記載の半導体素子のシールド構造。
【請求項４】
前記シールドパターンの非導体部を、前記多層基板の第１層の樹脂基材を剥き出しにした構成としたことを特徴とする請求項１〜３いずれか記載の半導体素子のシールド構造。
【請求項５】
前記シールドパターンの非導体部を、前記導体部を介して連続する複数の多角形又は円形としたことを特徴とする請求項１〜４いずれか記載の半導体素子のシールド構造。
【請求項６】
前記シールドパターンを、前記多層基板の第１層における前記半導体素子のバンプを接続するためのパッド相互間まで延長して形成したことを特徴とする請求項１〜５いずれか記載の半導体素子のシールド構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップなどの半導体素子を多層基板の第１層にフリップチップ実装する場合のシールド構造に関し、特に、簡単な構成で半導体素子をシールドしつつ、該半導体素子を多層基板に保持するために十分な接着力を得ることができる半導体素子のシールド構造に関する。
【背景技術】
【０００２】
図７は一般的なフリップチップ実装方法を用いた半導体回路装置の構造を示す部分断面図である。同図において、１１０はＩＣチップなどの半導体素子であり、接続子となる複数のバンプ１１１，１１１…が設けてある。一方、１２０はインタポーザと呼ばれるガラスエポキシ製の多層基板である。半導体素子１１０を多層基板１２０にフリップチップ実装する場合は、多層基板１２０の基板面１２０Ａに、絶縁性の樹脂接着剤であるアンダーフィル１３０を塗布した後、半導体素子１１０をフェースダウンで載置し、該半導体素子１１０を加熱しながら加圧することによって、各バンプ１１１をパッド１２２に圧接させる（特許文献１，２参照）。
【０００３】
このような従来のフリップチップ実装方法では、半導体素子１１０と多層基板１２０の接着力を確保するため、半導体素子１１０の実装領域である基板面１２０Ａに、信号パターン１２１，ソルダーレジスト１２３，シルク等をコーティングせず、樹脂基材を剥き出しにしてアンダーフィル（樹脂接着剤）１３０と接着させていた。
【０００４】
また、半導体素子１１０が放射性電磁波や伝導性電磁波などの電磁妨害波（以下、ノイズ）に対してＥＭＣ（Electro Magnetic Compatibility）を必要とする場合、該半導体素子１１０の外周を金属製のシールドケースで覆うか又はモールド後に金属蒸着し（図示せず）、さらに、多層基板１２０の第２層目全面にＧＮＤパターン１２４を形成して該半導体素子１１０の裏側をシールドする工程となっていた。
【特許文献１】特開２００４−１６５５３６号公報
【特許文献２】特開２００４−１５８４９７号公報
【特許文献３】特開平１１−９７８２０号公報
【特許文献４】特開２００３−１３３４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述した従来の半導体素子のシールド構造では、多層基板１２０の第２層目全面にＧＮＤパターン１２４を形成しなければならず、該第２層目に信号線パターン１２１を形成することができないという制限があった。これが回路設計の制約になるとともに、基板内配線の高密度化の妨げになるという問題があった。
【０００６】
なお、フリップチップ実装技術に関するものではないが、本出願人は、特開平１１−９７８２０号において、メタルパッケージの金属製ケースに実装した半導体素子をシールドすべく、前記金属製ケースに相当する範囲を実質的に包含する規模の導体パターンを配線板の表面に形成した構成のシールド構造を提案している（特許文献３参照）。
【０００７】
ところが、半導体素子１１０をフリップチップ実装する場合に、前記金属製のシールドケースないし該半導体素子１１０に相当する規模の導体パターンを多層基板１２０の基板面１２０Ａに形成した場合、該導体パターンとアンダーフィル１３０との接着性が悪く、半導体素子１１０を多層基板１２０上に保持するだけの十分な接着力を得ることができないという問題がある。
【０００８】
また、特開２００３−１３３４２１号では、ＩＣチップ等の半導体集積回路（図７の半導体素子１１０に相当）の最上層にＣｕ等の反磁性を有する配線層を形成してノイズをシールドした半導体集積回路が提案されている（特許文献４参照）。
【０００９】
しかし、このようなシールド構造では、半導体集積回路の最上層に信号パターンを形成することができないという制限を受け、図７に示す従来の半導体素子のシールド構造と同様に、半導体集積回路自体が設計上の制約を受けてしまい、半導体集積回路自体の高密度化の妨げになるという問題がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであり、簡単な構成で半導体素子をシールドしつつ、該半導体素子を多層基板に保持するために十分な接着力を得ることができ、多層基板の第２層に信号線パターンの形成を可能として、基板内配線の回路設計の自由度を拡大することができるとともに高密度化を図ることができる半導体素子のシールド構造の提供を目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の請求項１に係る半導体素子のシールド構造は、半導体素子を多層基板の第１層にフリップチップ実装する場合のシールド構造において、前記多層基板の第１層における前記半導体素子の実装領域に、導体部と、該導体部の形成範囲内に前記半導体素子よりも面積の小さい一又は複数の非導体部とからなるシールドパターンを形成し、該シールドパターン上に絶縁性の樹脂接着剤を介して前記半導体素子をフリップチップ実装した構成としてある。
【００１２】
このような構成によれば、導体部と非導体部からなるシールドパターンを半導体素子の実装領域に形成するといった簡単な構成によって、該半導体素子をシールドすることができるとともに、前記非導体部が樹脂接着剤と良好な接着性を発揮し、前記半導体素子を多層基板上に保持するために十分な接着力を得ることができる。この結果、請求項２に係る半導体素子のシールド構造のように、前記多層基板の第２層に信号線パターンを形成することが可能となり、基板内配線の回路設計の自由度を拡大することができるとともに高密度化を図ることができる。
【００１３】
好ましくは、請求項３に係る半導体素子のシールド構造のように、前記シールドパターンの導体部を、前記多層基板の第３層以下に形成したＧＮＤパターンに接続した構成とする。これにより、該導体部がＧＮＤ電位となってノイズ遮蔽性が良好となる。この結果、前記半導体素子が、自らノイズを出さず（ＥＭＩ）、また、外部からのノイズをも受けない（イミュニティ）という電磁的両立性（ＥＭＣ）が実現する。
【００１４】
好ましくは、請求項４に係る半導体素子のシールド構造のように、前記シールドパターンの非導体部を、前記多層基板の第１層の樹脂基材を剥き出しにした構成とする。これにより、同じ樹脂どうしである該非導体部と前記樹脂接着剤との接着性がより良好となり、前記半導体素子を多層基板上に保持するために十分な接着力を得ることができる。
【００１５】
好ましくは、請求項５に係る半導体素子のシールド構造のように、前記シールドパターンの導体部の総面積と、非導体部の総面積との割合をほぼ同じとした構成とする。これにより、該非導体部と前記樹脂接着剤との十分な接着面積を確保することができ、前記半導体素子を多層基板上に保持するために十分な接着力を得ることができる。
【００１６】
好ましくは、請求項６に係る半導体素子のシールド構造のように、前記シールドパターンの非導体部を、前記導体部を介して連続する複数の多角形又は円形とした構成とする。これにより、該非導体部の寸法を調整することで特定周波数のノイズを抑制することができ、該非導体部の面積を、ノイズ除去を考慮しつつ最大限に大きくして十分な接着力を得ることが可能となる。
【００１７】
好ましくは、請求項７に係る半導体素子のシールド構造のように、前記シールドパターンを、前記多層基板の第１層における前記半導体素子のバンプを接続するためのパッド相互間まで延長して形成した構成とする。これにより、前記樹脂接着剤との接着性を十分に確保しつつ、本シールドパターンによるノイズ除去の範囲を拡大することができる。
【発明の効果】
【００１８】
本発明の半導体素子のシールド構造によれば、簡単な構成で半導体素子をシールドしつつ、該半導体素子を多層基板に保持するために十分な接着力を得ることができ、多層基板の第２層に信号配線パターンの形成を可能として、基板内配線の回路設計の自由度を拡大することができるとともに高密度化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体素子のシールド構造について図面を参照しつつ説明する。まず、本発明の第１実施形態に係る半導体素子のシールド構造について、図１〜図３を参照しつつ説明する。図１は本発明の第１実施形態に係る半導体素子のシールド構造を示す部分断面図である。図２は上記シールド構造のシールドパターンを示す部分拡大平面図である。図３は図２に示すシールドパターンのＡ−Ａ断面図である。
【００２０】
図１において、１０はＩＣチップなどの半導体素子であり、接続子となる複数のバンプ１１，１１…が設けてある。一方、２０はインタポーザと呼ばれるガラスエポキシ製の多層基板である。本実施形態では、該多層基板２０を８層とし、第１〜３層及び第５〜８層に信号線パターン２１を形成するとともに、第４層にＧＮＤパターン２４を形成した構成となっている。
【００２１】
そして、該多層基板２０の第１層における基板面２０Ａは半導体素子１０の実装領域となっており、該基板面２０Ａ上に、絶縁性の樹脂接着剤であるアンダーフィル３０を塗布した後、半導体素子１０をフェースダウンで載置し、該半導体素子１０を加熱しながら加圧することによって各バンプ１１をパッド２２に圧接させ、所定の半導体回路装置を構築している。
【００２２】
ここで、図１及び図２に示すように、多層基板２０の第１層における基板面２０Ａは半導体素子１０の実装領域であり、該基板面２０Ａには、半導体素子１０内外のノイズを除去するためのシールドパターン４０が形成してある。該シールドパターン４０は、半導体素子１０のバンプ１１内側の領域に相当する面積の導体部４１と、該導体部４１の形成範囲内に半導体素子１０よりも面積の小さい複数の非導体部４２とからなっている。
【００２３】
図３に示すように、導体部４１は、反磁性を有するＣｕパターン４１ａを主導体とし、該Ｃｕパターン４１ａの腐食を防止するために、Ｎｉメッキ４１ｂを介してＡｕメッキ４１ｃを施した３層構造としてある。なお、該導体部４１は、Ｃｕパターン４１ａにＮｉメッキ４１ｂ又はＡｕメッキ４１ｃのいずれかを施した２層構造としてもよい。
【００２４】
一方、非導体部４２は、導体部４１の非形成部分であり、多層基板２０の基板面２０Ａにソルダーレジスト２３及びシルク等をコーティングせずに、該多層基板２０の第１層を形成する樹脂基材を剥き出しにした構成となっている。これにより、同じ樹脂どうしである該非導体部４２とアンダーフィル３０との接着性が良好となる。
【００２５】
これに加え、本実施形態では、図２に示すように、導体部４１の幅Ｌ1を100μmとするとともに、矩形状の非導体部４２の幅Ｌ2を250μmとし、導体部４１に対する非導体部４２の総面積の割合を50％としている。これにより、導体部４１（Ａｕメッキ）において10.0kgf、非導体部４２（樹脂基材）において25.0kgf(FR-4の場合)、全体として17.5kgfという十分な接着力を得ることができた。なお、導体部４１と非導体部４２の割合は、50％ずつに限定されるものではなく、接着力とノイズ保護のバランスを考慮して決定すればよい。
【００２６】
また、個々の非導体部４２の寸法は、アンダーフィル３０との接着力の確保と、ノイズ除去との二つの点を考慮して決定する。例えば、半導体素子１０が無線ＬＡＮ機器に用いられる2.4GHz帯を使用するチップであるならば、その７次高調波（ノイズ）は2.4GHz×７＝17.5GHzとなる。該17.5GHzのノイズを除去するために必要な個々の非導体部４２の寸法ａは、λ＝２ａよりａ＝λ／２となり、ａ＝300／ｆ(MHz)／２＝0.00857(m)＝8.57(mm)以下であればよいことになる。しかし、非導体部４２の寸法ａが8.57(mm)では、超小型ＩＣチップなどの半導体素子１０よりも大きくなってしまうので、個々の非導体部４２の寸法ａは、半導体素子１０よりも小さいことが前提となる。
【００２７】
さらに、シールドパターン４０の導体部４１は、多層基板２０の第２層以下に形成したビアホール４３及び信号線パターン２１を介して、第４層のＧＮＤパターン２４に接続してある。これにより、該導体部４１がＧＮＤ電位となってノイズ遮蔽性が良好となる。例えば、図１に示すように、半導体素子１０がアナログＩＣチップであって、多層基板２０の第２層における前記シールドパターン４０直下に、デジタル信号用の信号線パターン２１Ｄ（図中の鎖線で囲った部分を参照）が配線されたような場合でも、該デジタル信号用の信号線パターン２１Ｄから出たノイズをシールドパターン４０によって遮断し、該ノイズがアナログ信号に与える影響を低減することができる。
【００２８】
このような本実施形態の半導体素子のシールド構造によれば、導体部４１と非導体部４２からなるシールドパターン４０を半導体素子１０の実装領域に形成するといった簡単な構成によって、該半導体素子１０をシールドすることができるとともに、非導体部４２が樹脂接着剤であるアンダーフィル３０と良好な接着性を発揮し、半導体素子１０を多層基板２０上に保持するために十分な接着力を得ることができる。この結果、多層基板２０の第２層に信号線パターン２１を形成することが可能となり、基板内配線の回路設計の自由度を拡大することができるとともに高密度化を図ることができる。
【００２９】
また、シールドパターン４０の導体部４１を、多層基板２０の第３層以下に形成したＧＮＤパターン２４に接続したことにより、該導体部４１がＧＮＤ電位となってノイズ遮蔽性が良好となる。この結果、半導体素子１０が、自らノイズを出さず（ＥＭＩ）、また、外部からのノイズをも受けない（イミュニティ）という電磁的両立性（ＥＭＣ）が実現する。
【００３０】
さらに、シールドパターン４０の非導体部４２を、多層基板２０の第１層の樹脂基材を剥き出しにしたことにより、同じ樹脂どうしである該非導体部４２と樹脂接着剤であるアンダーフィル３０との接着性がより良好となり、半導体素子１０を多層基板２０上に保持するために十分な接着力を得ることができる。
【００３１】
またさらに、シールドパターン４０の導体部４１の総面積と、非導体部４２の総面積との割合をほぼ同じとしたことにより、非導体部４２とアンダーフィル３０との十分な接着面積を確保することができ、半導体素子１０を多層基板２０上に保持するために十分な接着力を得ることができる。
【００３２】
これに加え、シールドパターン４０の非導体部４２を、導体部４１を介して連続する複数の矩形状としたことにより、該非導体部４２の寸法を調整することで特定周波数のノイズを抑制することができ、該非導体部４２の面積を、ノイズ除去を考慮しつつ最大限に大きくして十分な接着力を得ることが可能となる。
【００３３】
次に、本発明の第２実施形態に係る半導体素子のシールド構造について、図４を参照しつつ説明する。図４は本発明の第２実施形態に係る半導体素子のシールド構造を示す部分拡大平面図である。
【００３４】
同図に示すように、本実施形態の半導体素子のシールド構造は、多層基板２０の第１層において、上述した第１実施形態に係るシールドパターン４０（図２参照）を、半導体素子１０のバンプ１１，１１…を接続するためのパッド２２，２２…相互間まで延長して形成した構成としてある。このような構成によれば、樹脂接着剤であるアンダーフィル３０との接着性を十分に確保しつつ、本シールドパターン４０によるノイズ除去の範囲を拡大することができる。
【００３５】
なお、本発明の半導体素子のシールド構造は、上述した第１及び第２実施形態に限定されるものではない。例えば、上述した各実施形態では、いずれも非導体部４２の形状を矩形状としたが、これに限定されるものではなく、矩形以外の多角形や図５に示すような円形の非導体部４４を複数連続して形成した構成としてもよい。また、図６に示すように、帯状の導体部４１と非導体部４５とを交互に連続して形成した構成としてもよい。
【００３６】
さらに、上述した各実施形態では、いずれも導体部４１の形成範囲内に複数の非導体部４２を形成した構成としたが、これに限定されるものではなく、半導体素子１０よりも面積が小さく、且つ特定周波数のノイズを抑制することができる寸法であれば、本シールドパターン４０を、導体部４１の形成範囲内に単一の非導体部４２を形成した構成とすることもできる。
【００３７】
これに加え、本実施形態では、半導体素子１０を多層基板２０の第１層にフリップチップ実装しているが、この場合の「第１層」の語は、図１の如き多層基板２０の一番上の層という形式的な意義に限らず、該多層基板２０の表面（最上層）及び裏面（最下層）の両方を含む意義を有するものである。例えば、図１に示す多層基板２０の上下反転させて半導体素子１０の実装面（第１層）を最下層としても、該半導体素子１０の実装面は「第１層」であり、この場合に最上層となった半導体素子１０の非実装面（第８層）も「第１層」である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態に係る半導体素子のシールド構造を示す部分断面図である。
【図２】上記シールド構造のシールドパターンを示す部分拡大平面図である。
【図３】図２に示すシールドパターンのＡ−Ａ断面図である。
【図４】本発明の第２実施形態に係る半導体素子のシールド構造を示す部分拡大平面図である。
【図５】上記シールドパターンの変更例を示す部分拡大平面図である。
【図６】同じく、上記シールドパターンの変更例を示す部分拡大平面図である。
【図７】一般的なフリップチップ実装方法を用いた半導体回路装置の構造を示す部分断面図である。
【符号の説明】
【００３９】
１０  半導体素子
１１  バンプ
２０  多層基板
２０Ａ  基板面
２１  信号線パターン
２２  パッド
２３  ソルダーレジスト
２４  ＧＮＤパターン
３０  アンダーフィル（絶縁性の樹脂接着剤）
４０  シールドパターン
４１  導体部
４２，４４，４５  非導体部
４３  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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