(57)【要約】【課題】  受動素子と接地面との間の寄生容量による受動素子の特性劣化を低減でき、高性能化できる集積素子を実現する。【解決手段】  本発明の集積素子１１は、要素インダクタ３１の、シリコン基板１２に面する側に、要素インダクタ３１と絶縁された第２の配線層２３が設けられ、第２の配線層２３の、シリコン基板１２に面する側に、第２の配線層２３と絶縁された第１の配線層２５が設けられ、第１の配線層２５の、第２の配線層２３に面する側に、両端がそれぞれ第２の配線層２３と第１の配線層２５とに接続された遮断用インダクタ３２が設けられることにより、第２の配線層２３と第１の配線層２５とで構成される遮断用キャパシタ２８と、遮断用インダクタ３２とで、共振周波数を有する遮断部が構成され、使用される動作周波数が、該遮断部の共振周波数近傍に設定されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に形成される受動素子を備えた集積素子において、
上記受動素子の、基板に面する側に、上記受動素子と絶縁された受動素子側電極が設けられ、
上記受動素子側電極の、基板に面する側に、上記受動素子側電極と絶縁された基板側電極が設けられ、
上記基板側電極の、上記受動素子側電極に面する側に、両端がそれぞれ上記受動素子側電極と基板側電極とに接続された遮断用インダクタが設けられることにより、
上記受動素子側電極と基板側電極とで構成される遮断用キャパシタと、上記遮断用インダクタとで、共振周波数を有する遮断部が構成され、
上記受動素子に対して使用される動作周波数が、上記遮断部の共振周波数近傍に設定されていることを特徴とする集積素子。
【請求項２】
上記遮断用インダクタは、上記基板側電極からみて上記受動素子と等距離の位置に設けられていることを特徴とする請求項１に記載の集積素子。
【請求項３】
上記遮断用インダクタは、上記基板側電極からみて上記受動素子側電極と等距離の位置に設けられていることを特徴とする請求項１に記載の集積素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成される受動素子を備えた集積素子に関するものである。
【背景技術】
【０００２】
シリコンＣＭＯＳ技術の進展により、ギガヘルツ帯の高周波を用いたＣＭＯＳアナログ回路が実現されている。アナログ回路においては、キャパシタ、インダクタ、伝送線路といった受動素子が使用される。
【０００３】
例えば、受動素子としてインダクタ（要素インダクタと称する）を用いた場合、図１１に示すように、従来の集積素子１１１の構成は、シリコン基板１１２に遠い順に、
配線層１２１（＝要素インダクタ）、
絶縁層１２２、
である。
【０００４】
この構成の等価回路は図１２のようになる。Ｌｄは要素インダクタのインダクタンスであり、Ｒｄはこの要素インダクタの寄生抵抗である。Ｃｉは、配線層１２１とシリコン基板１１２との間の寄生容量である。Ｃｓは、シリコン基板１１２の寄生容量であり、Ｒｓは、シリコン基板１１２の寄生抵抗である。
【０００５】
しかしながら、基板として用いられるシリコン基板１１２は導電性であるため、受動素子と、接地面（ＲＦ（無線周波数）接地面）すなわちシリコン基板１１２の最下面との間には、受動素子とシリコン基板１１２との間の絶縁層１２２と、シリコン基板１１２とを介して、寄生容量Ｃｓおよび寄生抵抗Ｒｓが付随してしまい、受動素子の特性を劣化させる。
【０００６】
このため、非特許文献１に記載の技術では、図１３に示すように、最下層の配線層として、基板の影響を除去するための、金属からなる接地層を設けることも行われている。最下層の配線層とは、基板に最も近い配線層である。この集積素子１１３の構成は、シリコン基板１１２に遠い順に、
第２の配線層１２１（＝要素インダクタ）、
第２の絶縁層１２３、
第１の配線層１２４（＝最下層の配線層＝接地層（Shield Metal））、
第１の絶縁層１２５、
である。
【０００７】
この構成の等価回路は図１４のようになる。Ｌｄは要素インダクタのインダクタンスであり、Ｒｄはこの要素インダクタの寄生抵抗である。Ｃｉは、配線層１２１と第１の配線層１２４との間の寄生容量である。
【０００８】
接地層は、図示しないビアホール（via hole）と、別途設けられた図示しない配線とを介して、チップ上の接地用端子（図示せず）に接続される。接地用端子は、ボンディングにより、パッケージのグランド電位に固定される。したがって、接地層は、きわめて低インピーダンスで接地されており、接地層の上下が隔離されるようになっている。このようにして、最下層の配線層（接地層）と接地面との間の寄生容量（図１２のＣｓ）や寄生抵抗（図１２のＲｓ）を除去することができるとされている。
【非特許文献１】IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES VOL.49, NO.6, JUNE 2001, pp.1086-1093, Yano et al., "Performance of Ku-Band On-Chip Matched Si Monolithic Amplifiers Using 0.18-μm-Gatelength MOSFETs"
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記非特許文献１の構成では、受動素子と、最下層の配線層である接地層との間の寄生容量Ｃｉを除去できないので、その分の受動素子の特性劣化を低減できない。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、受動素子と接地面との間の寄生容量による受動素子の特性劣化を低減でき、高性能化できる集積素子を実現することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明に係る集積素子は、基板上に形成される受動素子を備えた集積素子において、上記受動素子の、基板に面する側に、上記受動素子と絶縁された受動素子側電極が設けられ、上記受動素子側電極の、基板に面する側に、上記受動素子側電極と絶縁された基板側電極が設けられ、上記基板側電極の、上記受動素子側電極に面する側に、両端がそれぞれ上記受動素子側電極と基板側電極とに接続された遮断用インダクタが設けられることにより、上記受動素子側電極と基板側電極とで構成される遮断用キャパシタと、上記遮断用インダクタとで、共振周波数を有する遮断部が構成され、上記受動素子に対して使用される動作周波数が、上記遮断部の共振周波数近傍に設定されていることを特徴としている。
【００１２】
上記の構成により、上記受動素子の、基板に面する側に、上記受動素子と絶縁された受動素子側電極が設けられ、上記受動素子側電極の、基板に面する側に、上記受動素子側電極と絶縁された基板側電極が設けられ、上記基板側電極の、上記受動素子側電極に面する側に、両端がそれぞれ上記受動素子側電極と基板側電極とに接続された遮断用インダクタが設けられることにより、上記受動素子側電極と基板側電極とで構成される遮断用キャパシタと、上記遮断用インダクタとで、共振周波数を有する遮断部が構成され、上記受動素子に対して使用される動作周波数が、上記遮断部の共振周波数近傍に設定されている。
【００１３】
このようにして、受動素子と接地面との間に遮断部が配置されることになる。ここで、接地面とは、通常は、基板の、受動素子と面する側とは逆の側の面である。ただし、接地層などを使用して、基板とは無関係に接地している場合は、接地層自体であると考えてもよい。
【００１４】
したがって、使用する動作周波数が、受動素子と接地面との間に配置された遮断部の共振周波数近傍に設定されることで、受動素子と接地面との間のインピーダンスが大きくなるので、受動素子と接地面との間が実質的にオープンになった状態にすることができる。
【００１５】
それゆえ、受動素子と接地面との間の寄生容量による受動素子の特性劣化を低減でき、高性能化できる集積素子を実現することができるという効果を奏する。
【００１６】
また、本発明に係る集積素子は、上記の構成に加えて、上記遮断用インダクタは、上記基板側電極からみて上記受動素子と等距離の位置に設けられていることを特徴としている。
【００１７】
上記の構成により、上記遮断用インダクタは、上記基板側電極からみて上記受動素子と等距離の位置に設けられている。したがって、受動素子と遮断用インダクタとを同じ配線層で形成することができる。それゆえ、上記の構成による効果に加えて、集積素子を容易に形成することができるという効果を奏する。
【００１８】
また、本発明に係る集積素子は、上記の構成に加えて、上記遮断用インダクタは、上記基板側電極からみて上記受動素子側電極と等距離の位置に設けられていることを特徴としている。
【００１９】
上記の構成により、上記遮断用インダクタは、上記基板側電極からみて上記受動素子側電極と等距離の位置に設けられている。したがって、受動素子側電極と遮断用インダクタとを同じ配線層で形成することができる。それゆえ、上記の構成による効果に加えて、集積素子を容易に形成することができるという効果を奏する。
【発明の効果】
【００２０】
以上のように、本発明に係る集積素子は、上記受動素子の、基板に面する側に、上記受動素子と絶縁された受動素子側電極が設けられ、上記受動素子側電極の、基板に面する側に、上記受動素子側電極と絶縁された基板側電極が設けられ、上記基板側電極の、上記受動素子側電極に面する側に、両端がそれぞれ上記受動素子側電極と基板側電極とに接続された遮断用インダクタが設けられることにより、上記受動素子側電極と基板側電極とで構成される遮断用キャパシタと、上記遮断用インダクタとで、共振周波数を有する遮断部が構成され、上記受動素子に対して使用される動作周波数が、上記遮断部の共振周波数近傍に設定されている構成である。
【００２１】
これにより、使用する動作周波数が、受動素子と接地面との間に配置された遮断部の共振周波数近傍に設定されることで、受動素子と接地面との間のインピーダンスが大きくなるので、受動素子と接地面との間が実質的にオープンになった状態にすることができる。それゆえ、受動素子と接地面との間の寄生容量による受動素子の特性劣化を低減でき、高性能化できる集積素子を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
回路要素としての受動素子として、ここでは、インダクタ（以下、要素インダクタと称する）を用いた例を示す。
【００２３】
図１および図２に示すように、シリコン基板（基板）１２上に、本形態の集積素子１１が形成されている。図１は、要素インダクタ３１等の受動素子からなる集積素子１１がシリコン基板１２上に積層されてなる半導体集積回路を、シリコン基板１２の、受動素子を積層する平面状の面に垂直な平面で切った断面を示すものである。また、図２は、第３の配線層２１、第２の配線層２３、第１の配線層２５同士の配置・接続関係を示すために、それらの付近の様子を表したものであり、各絶縁層については記載を省略している。
【００２４】
本形態の集積素子１１の構造は、以下のようである（図中、上から）。すなわち、シリコン基板１２に遠い順に、
第３の配線層２１（＝要素インダクタ３１および遮断用インダクタ３２）、
第３の絶縁層２２、
第２の配線層２３（＝遮断用キャパシタ２８の上部電極（受動素子側電極））、
第２の絶縁層２４、
第１の配線層２５（＝接地層＝最下層の配線層＝遮断用キャパシタ２８の下部電極（基板側電極））、
第１の絶縁層２６、
である。受動素子側電極、基板側電極は、シリコン基板１２の上面と平行な平面状である。
【００２５】
第１の配線層２５、第２の絶縁層２４、第２の配線層２３で遮断用キャパシタ２８が構成されている。第１の配線層２５、第２の絶縁層２４、第２の配線層２３、遮断用インダクタ３２で高インピーダンス層（High impedance surface）が構成されている。遮断用キャパシタ２８と遮断用インダクタ３２とは、導電性のビアホール２７にて並列に接続されている。
【００２６】
本実施形態に係る集積素子１１は、要素インダクタ３１の、シリコン基板１２に面する側に、要素インダクタ３１と絶縁された第２の配線層２３が設けられ、第２の配線層２３の、シリコン基板１２に面する側に、第２の配線層２３と絶縁された第１の配線層２５が設けられ、第１の配線層２５の、第２の配線層２３に面する側に、両端がそれぞれ第２の配線層２３と第１の配線層２５とに接続された遮断用インダクタ３２が設けられることにより、第２の配線層２３と第１の配線層２５とで構成される遮断用キャパシタ２８と、遮断用インダクタ３２とで、共振周波数を有する遮断部が構成され、本集積素子１１に対して使用される動作周波数が、該遮断部の共振周波数近傍に設定されている。これにより、受動素子と接地面との間の寄生容量による受動素子の特性劣化を低減でき、高性能化できる集積素子を実現することができるようになっている。すなわち、本実施形態では、上述の高インピーダンス層にて、シリコン基板を含めて受動素子と接地面との間の領域由来の受動素子への影響を低減する目的を果たせるようになっている。
【００２７】
ここでは、遮断用インダクタ３２は、第３の配線層２１、すなわち要素インダクタ３１と同じ層に設けているが、後述の図１０に示すように、第３の配線層２１ではなく第２の配線層２３であってもよい。
【００２８】
接地層は、非特許文献１の接地層と同じものであり、シリコン基板の影響を除去するためのものである。すでに説明したので説明を省略する。
【００２９】
接地面は、シリコン基板１２の最下面１２ａである。ただし、ｎ型シリコン基板を用いた場合には、シリコン基板１２の最下面１２ａはグランド電位ではなく電源電圧である。すなわち、ここでは、「接地」とは「ＲＦ接地」を意味する。
【００３０】
この構成の等価回路は図３のようになる。Ｌｄは受動素子としてのインダクタのインダクタンスであり、Ｒｄはこのインダクタの寄生抵抗である。Ｃｉは、第３の配線層２１と第２の配線層２３との間の寄生容量である。Ｃｈは、第２の配線層２３と第１の配線層２５とで構成される遮断用キャパシタ２８のキャパシタンスである。Ｌｈは、遮断用インダクタ３２のインダクタンスである。
【００３１】
図４ないし図６に示すように、要素インダクタ３１がシリコン基板１２上に投影される領域をＳＡとし、遮断用インダクタ３２がシリコン基板１２上に投影される領域をＳＤとし、第２の配線層２３がシリコン基板１２上に投影される領域をＳＢとし、第１の配線層２５がシリコン基板１２上に投影される領域をＳＣとする。図１の例や後述の図１０の例では、図７に示すように、ＳＡはＳＢに含まれ、ＳＢはＳＣに含まれている。また、ＳＤはＳＣに含まれている。また、ＳＡとＳＤとは互いに重なっていない。
【００３２】
ＳＢはＳＣに含まれているので、受動素子側電極は、第２の配線層２３全体であり、基板側電極は、第１の配線層２５のうちで、ＳＢと重なる範囲である。
【００３３】
遮断用インダクタは、基板側電極からみて受動素子と等距離の位置であってＳＤがＳＡと重ならない位置に配置してもよいし、受動素子より近い位置に配置してもよい。また、受動素子を最上層以外の位置に配置した場合は、遮断用インダクタは、基板側電極からみて受動素子より遠い位置に配置してもよい。
【００３４】
基板側電極は、基板と直接接触されてもよいし、第１の絶縁層２６を介して基板に積層されてもよい。また、基板側電極はここでは接地している。
【００３５】
各配線層は導電性があればよく、各絶縁層は絶縁性があればよく、これらの材料は特に限定されない。例えば、配線層としてアルミニウムや銅を用い、絶縁層として酸化シリコンを用いることができる。一般に、シリコンＣＭＯＳ技術においては、シリコン基板上に層間絶縁層を挿入した多層配線が用いられており、例えば８層程度の多層化が公知技術により可能である。本形態における多層化も、各層の材料や積層方法も含めてこのような公知技術により可能であるため、その説明は省略する。
【００３６】
このような構成にすると、要素インダクタ３１と接地面との間には、要素インダクタ３１と遮断用キャパシタ２８の上部電極との間の寄生容量Ｃｉと、遮断用キャパシタ２８と遮断用インダクタ３２との並列回路（遮断部）（図３中、ａで示す部分）とが存在することになる。この並列回路の共振周波数をｆｒとすると、
ｆｒ＝１／｛２π√（Ｌｈ・Ｃｈ）｝
である。この並列回路の共振周波数近傍においては、並列回路のインピーダンスがきわめて大きくなる。寄生抵抗がなければこのインピーダンスは無限大である。その結果、要素インダクタ３１と接地面との間はオープンとなる。したがって、要素インダクタ３１のＱ値（共振の鋭さ、クオリティファクター）を大きくすることが可能になる。
【００３７】
なお、この例では、遮断用インダクタ３２、要素インダクタ３１を最上層に配置している。これは、通常のＣＭＯＳ技術においては最上層の配線層の厚さが他の配線層の厚さより厚いので、寄生抵抗が小さいという理由によるものであり、本実施形態の構成でも、最上層の配線層である第３の配線層２１の厚さは、他の配線層である層である第２の配線層２３や第１の配線層２５の厚さより厚いものとしている。しかし、寄生抵抗を小さくすることを意図しないならば、遮断用インダクタ３２、要素インダクタ３１は、最上層より低い位置に配置してもよい。
【００３８】
ここでは、回路要素としての受動素子としてインダクタ（要素インダクタ３１）を配置した例について示したが、上記の原理により明らかなように、そのインダクタをキャパシタに変更すれば、寄生容量の少ないキャパシタを実現できる。また、そのインダクタを伝送線路に変更すれば、寄生容量の少ない伝送線路を実現できる。
【００３９】
本形態に係る要素インダクタ３１の性能を理論計算により検討した。結果を図８および図９に示す。すなわち、動作周波数（Operating Frequency）に対して、要素インダクタ３１のＱ値と、要素インダクタ３１の実効的インダクタンス（Effective Inductance）とを示す。ここでは、８層配線技術を仮定してパラメータを設定した。遮断用インダクタ３２の寄生抵抗をＲｈとする。図８、図９中、ａは、Ｒｈ＝１．３Ωの場合であり、ｂは、Ｒｈ＝０の場合であり、ｃは、非特許文献１の構成である。Ｒｈ＝０は理想的な条件を仮想的に選択した場合である。Ｒｈ＝１．３Ωは、集積回路として通常用いられる条件で遮断用キャパシタ２８や遮断用インダクタ３２を製造した場合の代表的な値である。
【００４０】
この理論計算では、簡単のために、要素インダクタ３１と遮断用インダクタ３２はいずれも直線状であると仮定した。また、各インダクタンス（ＬｄとＬｈ）とキャパシタンスＣｈは、各配線層の厚みが０であると仮定して求めた。各インダクタの寄生抵抗は９ｍΩ／□と仮定した。この寄生抵抗値は、２μｍの厚みの銅の場合の一般的な値である。第２の絶縁層２４の比誘電率は３で、厚みは３．５μｍと仮定した。非特許文献１の構成においては、第２の配線層１２１（要素インダクタ）と第１の配線層１２４（接地層）との間の距離は４．５μｍと仮定した。また、本実施形態の構成のＲｄ＝２．６Ω、非特許文献１の構成のＲｄ＝２Ωと仮定した。また、Ｌｄ＝０．４２ｎＨ、Ｃｉ＝６０ｆＦ、Ｌｈ＝０．２１ｎＨ、Ｃｈ＝０．１６ｐＦ、Ｒｈ＝１．３Ωと仮定した。
【００４１】
図８、図９に示すように、非特許文献１の構成では、動作周波数＝１８．５ＧＨｚにおいて、Ｑ値＝１５．９、実効的インダクタンス＝０．６４ｎＨであった。本実施形態の構成（Ｒｈ＝０の場合）では、動作周波数＝２３ＧＨｚにおいて、Ｌｈ（Ｃｉ＋Ｃｈ）による共振が発生しており、動作周波数が２３ＧＨｚと３１ＧＨｚの間のときにはＱ値は２０を超えた。本実施形態の構成（Ｒｈ＝１．３の場合）では、動作周波数＝３１ＧＨｚにおいて、Ｑ値＝１１．３、実効的インダクタンス＝０．６５ｎＨであった。
【００４２】
図１３に示すような、第１の配線層１２４に接地層を設けたのみの非特許文献１の構成では、動作周波数＝３０ＧＨｚ程度で、要素インダクタ１２１と、要素インダクタ１２１と接地面との間の寄生容量による並列共振が起こるため、Ｑ値がゼロとなることがわかる。これに対して、本形態では、動作周波数＝３０ＧＨｚ付近において、高いＱ値を実現できることがわかる。よって、この要素インダクタ３１を用いて、動作周波数＝３０ＧＨｚ付近において動作する回路を構成する場合には、非特許文献１の構成は用いることはできないのに対し、本実施形態の構成は好適に用いることができることがわかる。
【００４３】
上記の例以外の構成も可能である。図１０は、遮断用インダクタ３２を、第２の配線層２３に設けた場合である。遮断用インダクタ３２は、要素インダクタ３１と第１の配線層２５との間以外の領域にある。すなわち、ＳＡ、ＳＢ、ＳＣ同士は重なるが、ＳＡとＳＤとは互いに重ならないような配置になっている。
【００４４】
このように、上記の構成では、シリコン基板１２の影響を除去するための接地層（第１の配線層２５）と、その上層の配線層（第２の配線層２３）との間に遮断用キャパシタ２８を構成し、上記配線層（第２の配線層２３）もしくはさらに上層の配線層（第３の配線層２１）に遮断用インダクタ３２を形成し、遮断用キャパシタ２８と遮断用インダクタ３２とを並列接続する。そして、遮断用キャパシタ２８の上部電極の上方に要素インダクタ３１などの受動素子を形成する。これにより、遮断用キャパシタ２８と遮断用インダクタ３２との並列回路の共振周波数近傍において、受動素子と接地層との間のインピーダンスはきわめて大きくなる。したがって、受動素子のＱ値を大きくすることができる。
【００４５】
高周波アナログ回路においては、キャパシタ、インダクタ、伝送線路といった受動素子が多用される。これらの部分に本発明を適用することにより、寄生容量に起因する帯域や利得などの特性の劣化を抑えることができ、回路の高性能化が可能である。
【００４６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００４７】
高周波アナログ回路のような用途にも適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る集積素子の構成例を示す断面図である。
【図２】本発明に係る集積素子の構成例を示す斜視図である。
【図３】図１の構成の等価回路を示す回路図である。
【図４】遮断用インダクタとシリコン基板との位置関係を示す斜視図である。
【図５】第２の配線層とシリコン基板との位置関係を示す斜視図である。
【図６】第１の配線層とシリコン基板との位置関係を示す斜視図である。
【図７】遮断用インダクタ、第２の配線層、第１の配線層とシリコン基板との位置関係を示す斜視図である。
【図８】動作周波数とＱ値との関係を示すグラフである。
【図９】動作周波数と実効的インダクタンスとの関係を示すグラフである。
【図１０】本発明に係る集積素子の構成例を示す断面図である。
【図１１】従来の集積素子の構成例を示す断面図である。
【図１２】図１１の構成の等価回路を示す回路図である。
【図１３】従来の集積素子の構成例を示す断面図である。
【図１４】図１３の構成の等価回路を示す回路図である。
【符号の説明】
【００４９】
１１    集積素子
１２    シリコン基板（基板）
１２ａ  シリコン基板の最下面
２１    第３の配線層
２２    第３の絶縁層
２３    第２の配線層（受動素子側電極）
２４    第２の絶縁層
２５    第１の配線層（基板側電極）
２６    第１の絶縁層
２７    ビアホール
２８    遮断用キャパシタ（遮断部）
３１    要素インダクタ（受動素子）
３２    遮断用インダクタ（遮断部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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