(57)【要約】【課題】  エッジラフネスを解消してパターンを形成する。【解決手段】  基板上に、被加工膜を形成形成し、第１マスクの材料膜である第１材料膜を形成する。そして、第１材料膜をエッチングして、第１マスクを形成する。更に、第１マスク表面を含む基板全面に、第２マスクの材料膜である第２材料膜を形成した後、第１マスクの側面に第２材料膜を残すようにして、第２材料膜をエッチングして、第２マスクを形成する。その後、第１マスク及び第２マスクをマスクとして、被加工膜をエッチングしてパターンを形成する。【選択図】      図１
2006173288.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、被加工膜を形成する被加工膜形成工程と、
前記被加工膜上に、第１マスクの材料膜である第１材料膜を形成する第１材料膜形成工程と、
前記第１材料膜をエッチングして、第１マスクを形成する第１マスク形成工程と、
前記第１マスク表面に、第２マスクの材料膜である第２材料膜を形成する第２材料膜形成工程と、
前記第１マスクの側面に前記第２材料膜を残すように、前記第２材料膜をエッチングすることにより、第２マスクを形成する第２マスク形成工程と、
前記第１マスク及び前記第２マスクをマスクとして、前記被加工膜をエッチングするエッチング工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１マスク及び前記第２マスクの、前記被加工膜に対するエッチング選択比は、２０以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被加工膜上に、前記第２マスクに対するエッチング選択比を大きく確保できるエッチングストッパ膜を形成するエッチングストッパ膜形成工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチングストッパ膜と前記第２マスクのエッチング選択比は、２０以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記被加工膜は、トランジスタのゲート電極用の材料膜であることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
基板に、第１電極の材料膜である第１導電膜を形成する第１導電膜形成工程と、
前記第１導電膜上に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に、第１マスクの材料膜である第１材料膜を形成する第１材料膜形成工程と、
前記第１材料膜をエッチングして、第１マスクを形成する第１マスク形成工程と、
前記第１マスク表面に、第２マスクの材料膜である第２材料膜を形成する第２材料膜形成工程と、
前記第１マスクの側面に前記第２材料膜を残すように、前記第２材料膜をエッチングすることにより、第２マスクを形成する第２マスク形成工程と、
前記第１マスク及び前記第２マスクをマスクとして、前記第１導電膜及び前記第１絶縁膜をエッチングして、所定の間隔を置いて配置された第１電極を形成する第１電極形成工程と、
前記基板の、前記第１電極及び前記第１絶縁膜に挟まれた領域上に、第２電極の材料膜である第２導電膜を形成する第２導電膜形成工程と、
前記第１絶縁膜を除去する第１絶縁膜除去工程と、
前記第２導電膜及び前記第１電極を含む基板表面上に、第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜上に、第３電極の材料膜である第３導電膜を形成する第３導電膜形成工程と、
前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにエッチングして、第３電極を形成する第３電極形成工程と、
前記第３電極をマスクとして、前記第２絶縁膜の、少なくとも前記第２電極上に配置され、かつ、表面が露出している部分を除去する第２絶縁膜除去工程と、
前記第２導電膜の、前記第２絶縁膜が除去されることにより表面が露出した部分を除去して、第２電極を形成する第２電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
基板に、第１電極の材料膜である第１導電膜を形成する第１導電膜形成工程と、
前記第１導電膜上に、第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１導電膜及び前記第１絶縁膜をエッチングして、所定の間隔をおいて配置された第１電極を形成する第１電極形成工程と、
前記基板の、前記第１電極及び第１絶縁膜に挟まれた領域上に、第２電極の材料膜である第２導電膜を形成する第２導電膜形成工程と、
前記第１絶縁膜を除去する第１絶縁膜除去工程と、
前記第２導電膜及び前記第１電極を含む基板表面上に、第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜上に、第３電極の材料膜である第３導電膜を形成する第３導電膜形成工程と、
前記第３導電膜上に、第１マスクの材料膜である第１材料膜を形成する第１材料膜形成工程と、
前記第１材料膜をエッチングして、第１マスクを形成する第１マスク形成工程と、
前記第１マスク表面に、第２マスクの材料膜である第２材料膜を形成する第２材料膜形成工程と、
前記第１マスクの側面に前記第２材料膜を残すように、前記第２材料膜をエッチングすることにより、第２マスクを形成する第２マスク形成工程と、
前記第１マスク及び前記第２マスクをマスクとして、前記第３導電膜をエッチングすることにより、所定の間隔を空けて、前記第１電極と交わる方向に配置された第３電極を形成する第３電極形成工程と、
前記第３電極をマスクとして、前記第２絶縁膜の、少なくとも前記第２電極上に配置され、かつ、表面が露出している部分を除去する第２絶縁膜除去工程と、
前記第２導電膜の、前記第２絶縁膜が除去されることにより表面が露出した部分を除去して、第２電極を形成する第２電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１マスク及び前記第２マスクの、前記第１導電膜又は前記第３導電膜に対するエッチング選択比は、２０以上であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１導電膜又は前記第３導電膜上に、前記第２マスクに対するエッチング選択比を確保できるエッチングストッパ膜を形成するエッチングストッパ膜形成工程を備えることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記エッチングストッパ膜と前記第２マスクのエッチング選択比は、２０以上であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２材料膜形成工程において形成する第２材料膜の膜厚は、前記第１マスクの側面の凹部のうち、前記第２材料膜により埋め込む所定の凹部の幅の、少なくとも半分以上の膜厚であることを特徴とする請求項１から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第２マスク形成工程は、前記第２材料膜を異方性エッチングを用いて行うことを特徴とする請求項１から１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第２マスク形成工程は、前記第２材料膜を、異方性エッチングによりエッチングする異方性エッチング工程と、
前記第２材料膜を等方性エッチングによりエッチングする等方性エッチング工程と、
を備えることを特徴とする請求項１から１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法に関する。さらに具体的には、露光及びエッチング工程を含むパターン形成方法を備える半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置等の高度集積化、微細化に伴い、その製造工程において形成される各パターンの微細化が進んでいる。一般に、被加工膜にパターンを形成する場合、被加工膜上に、パターンの形成されたレジストマスク、あるいは、このようなレジストマスクをマスクとして形成されたハードマスクを形成し、これらをマスクとして被加工膜をエッチングする。
【０００３】
ここで、レジストマスクを形成する場合、光リソグラフィによるレジストの露光と、現像処理とを行う。従って、レジストパターンの一層の微細化に対応するため、光リソグラフィにおいて用いる露光装置の解像度向上のため、露光波長の短波長化等の研究が進められている。
【０００４】
一方、たとえば、６５nmテクノロジノード世代において、AG-ANDフラッシュメモリでは、最小幅５５nmのアシストゲートの形成が必要となる。このように、パターンが微細化に伴う露光光の短波長化、焦点深度の浅化により、光リソグラフィにおける露光のマージンが少なくなり、エッジラフネスの問題が無視できなくなっている。ここで、エッジラフネスとは、レジストパターンのエッジが一定とならず、パターンごとに、あるいは、ひとつのパターンの中で変動してしまうことを言い、露光時における光コントラストの低下や、レジスト組成の不均一等に起因して発生するものである。このようなエッジラフネスによるレジストパターンのサイズの変動は、そのまま、被加工膜に転写され、被加工膜に形成されるパターン形状を様々に変動させてしまうため問題である。
【０００５】
従って、このようなレジストのエッジラフネスの問題を解消するため、レジストパターン形成後に、形成されたパターンを覆うように、レジストパターンの軟化温度より高い耐熱温度を有する膜を形成してりフローさせることにより、レジストパターンのエッジラフネスを解消する技術が提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、半導体装置の微細化が進むにつれて、光リソグラフィ工程における露光マージンを確保することが困難となっている。また、レジストのエッジラフネスは、形成するパターン形状に変動を与えることとなり、デバイスの特性を劣化させる。従って、微細化するパターンに対応できるように、エッジラフネスの低減を図る必要がある。
【０００８】
上述したように、レジストパターンを膜で覆ってリフローさせることにより、エッジラフネスを解消する技術があるが、レジストパターンを溶解させることによるパターン寸法の制御は困難であり、精密にパターンを形成する方法が望まれる。また、広く半導体装置の製造方法に対応するためには、レジストパターン形成直後のリフローだけでなく、他の手段によるエッジラフネスの解消方法も必要である。
【０００９】
従って、この発明は、パターンに影響を与えるエッジラフネスを小さく抑えて、正確なパターン転写を実現できるよう改良した半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の半導体装置の製造方法は、基板上に、被加工膜を形成する被加工膜形成工程と、前記被加工膜上に、第１マスクの材料膜である第１材料膜を形成する第１材料膜形成工程と、前記第１材料膜をエッチングして、第１マスクを形成する第１マスク形成工程と、前記第１マスク表面に、第２マスクの材料膜である第２材料膜を形成する第２材料膜形成工程と、前記第１マスクの側面に前記第２材料膜を残すように、前記第２材料膜をエッチングすることにより、第２マスクを形成する第２マスク形成工程と、前記第１マスク及び前記第２マスクをマスクとして、前記被加工膜をエッチングするエッチング工程と、を備えるものである。
【００１１】
あるいは、この発明の半導体装置の製造方法は、基板に、第１電極の材料膜である第１導電膜を形成する第１導電膜形成工程と、前記第１導電膜上に、第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１導電膜及び前記第１絶縁膜をエッチングして、所定の間隔をおいて配置された第１電極を形成する第１電極形成工程と、前記基板の、前記第１電極及び前記第１絶縁膜に挟まれた領域上に、第２電極の材料膜である第２導電膜を形成する第２導電膜形成工程と、前記第１絶縁膜を除去する第１絶縁膜除去工程と、前記第２導電膜及び前記第１電極を含む基板表面上に、第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２絶縁膜上に、第３電極の材料膜である第３導電膜を形成する第３導電膜形成工程と、前記第３導電膜を、前記第１電極と交わる方向に、所定の間隔を空けて配置されるようにエッチングして、第３電極を形成する第３電極形成工程と、前記第３電極をマスクとして、前記第２絶縁膜の、少なくとも前記第２電極上に配置され、かつ、表面が露出している部分を除去する第２絶縁膜除去工程と、前記第２導電膜の、前記第２絶縁膜が除去されることにより表面が露出した部分を除去して、第２電極を形成する第２電極形成工程と、を備えるものである。
そして、前記第１電極形成工程、あるいは、前記第３電極形成工程において、上記この発明の半導体装置の製造方法を適用し、前記第１導電膜及び前記第１絶縁膜、あるいは、前記第３導電膜を前記被加工膜として、エッチングするものである。
【発明の効果】
【００１２】
この発明においては、エッチングにおけるマスクを形成する際に、まず、第１マスクを形成した後で、第１マスクの表面を覆う第２マスクの材料膜を形成し、エッチングにより、第１マスクの側面に第２マスクを残すようにする。このようにすることにより、第１マスクに含まれる、パターン側面のエッジラフネスが、第２マスクにより埋め込まれて、正確なパターンを形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
また、以下、この明細書において、単に、「基板」と称する場合には、Ｓｉ基板等の支持基板上に、その時点で形成されている各膜等を含んで表すものとする。
【００１４】
実施の形態１．
実施の形態１においては、半導体装置の製造工程において広く用いることができるパターンの形成方法について説明する。
図１は、この発明の実施の形態１におけるパターン形成方法について説明するためのフロー図である。また、図２〜図５は、パターン形成過程における状態を説明するための模式図であり、各図において、（ａ）は、上面を表し、（ｂ）は、断面を表す。
以下、図１〜図５を参照して、実施の形態１におけるパターンの形成方法について詳細に説明する。
【００１５】
まず、図２（ａ）、２（ｂ）を参照して、Ｓｉ基板２上に、ＳｉＯ２膜４、ＳｉＮ膜６を積層する（ステップＳ１０２、Ｓ１０４）。ここで、ＳｉＯ２膜４は、最終的にパターンが形成される被加工膜であり、ＳｉＮ膜６は、ハードマスク形成等におけるＳｉＯ２膜４のダメージを抑えるために形成されたエッチングストッパ膜である。
【００１６】
次に、ＳｉＮ膜６上に、アモルファスシリコン（以下、α-Ｓｉとする）膜８を形成する（ステップＳ１０６）。α-Ｓｉ膜８は、ＳｉＯ２膜４をパターニングする際に用いるハードマスクを形成するための膜である。その後、α-Ｓｉ膜８上に、反射防止膜（以下、ＢＡＲＣ膜とする）１０を形成する（ステップＳ１０８）。
【００１７】
次に、ＢＡＲＣ膜１０上にレジストマスク１２を形成する（ステップＳ１１０）。レジストマスク１２は、ＢＡＲＣ膜１０の上に、レジストを塗布し、レジストに、露光及び現像処理等を行うことにより形成する。ここで形成されるレジストマスクは、図２（ａ）に示すように、エッジラフネスを含む状態となっている。
【００１８】
次に、図３（ａ）、３（ｂ）を参照して、レジストマスク１２をマスクとして、ＢＡＲＣ膜１０及びα-Ｓｉ膜８のエッチングを行う（ステップＳ１１２）。上述したように、レジストマスク１２は、エッジラフネスを含むパターン形状となっている。従って、エッチングされたα-Ｓｉ膜８ａにも、エッジラフネスがそのまま転写される。エッチング後、不要なＢＡＲＣ膜１０は、除去される（ステップＳ１１４、Ｓ１１６）。
【００１９】
次に、図４（ａ）、４（ｂ）を参照して、パターニングされたα-Ｓｉ膜８ａの表面を含む基板全面に、ＣＶＤ（Chemical Vapor Deposition）法により、α-Ｓｉ膜１４を堆積する（ステップＳ１１８）。α-Ｓｉ膜１４は、基板全面に均一な膜厚で形成する。このとき、膜厚は、α-Ｓｉ膜８ａに含まれ、解消する必要のあるエッジラフネスのうち、最大の周期の半分の膜厚とする。
【００２０】
次に、図５（ａ）、５（ｂ）を参照して、α-Ｓｉ膜１４を、異方性エッチングにより、エッチバックする（ステップＳ１２０）。これにより、α-Ｓｉ膜１４ａが、α-Ｓｉ膜８ａ側面に残る。そして、α-Ｓｉ膜８ａに含まれ、解消する必要のあるエッジラフネス部分が、α-Ｓｉ膜１４ａにより埋め込まれた状態となる。従って、-Ｓｉ膜８ａ及びα-Ｓｉ膜１４ａからなるハードマスク１６は、パターンに重大な影響を与えるようなエッジラフネスを含まず、ある程度直線状のラインを有する正確なパターン形状となる。
【００２１】
次に、図６（ａ）、６（ｂ）を参照して、ハードマスク１６をマスクとして、ＳｉＮ膜６のエッチングを行う（ステップＳ１２２）。更に、ＳｉＮ膜６下層のＳｉＯ２膜４のエッチングを行う（ステップＳ１２４）。その後、ハードマスク１６を除去し（ステップＳ１２６）、ＳｉＮ膜６をウェットエッチングにより除去することにより、ＳｉＯ２膜４ａが、基板上に形成される。
【００２２】
以上の説明したように、実施の形態１においては、α-Ｓｉ膜８をレジストマスク１２を用いてパターニングした後、更に、α-Ｓｉ膜１４を堆積してエッチバックを行う。これにより、α-Ｓｉ膜８ａに含まれるエッジラフネスは埋め込まれる。そして、α-Ｓｉ膜１４ａとα-Ｓｉ膜８ａとからなる、ハードマスク１６は、被加工膜に形成されるパターンに重大な影響を与えるようなエッジラフネスを含まない、所望の形状とすることができる。従って、光リソグラフィによりレジストマスクに形成されたエッジラフネスの影響を抑えて、正確なパターンの形成を行うことができる。
【００２３】
なお、実施の形態１では、ＳｉＯ２膜４をパターニングするためＳｉＮ膜６を堆積して、α-Ｓｉをハードマスク１６として用いた。しかし、ハードマスク１６として用いる膜は、α-Ｓｉに限るものではない。このような膜の選択は、ハードマスク直下の膜、あるいは被加工膜に対して、十分なエッチング選択比を確保できるものから選択すればよい。
【００２４】
具体的に、ハードマスクの、被加工膜（あるいは、ハードマスク直下の膜）に対するエッチング選択比としては、２０以上、望ましくは、３０、更に望ましくは、４０〜５０以上のエッチング選択比を確保できるものであると良い。但し、エッチング選択比を十分に確保できないような場合には、例えば、ハードマスクを厚く形成する等の対策をとることもできるため、この発明は、必ずしもこのようなエッチング選択比に限られるものではない。
なお、具体的な、ハードマスクの例としては、例えば、ポリシリコン膜をエッチングするときには、ＳｉＯ２膜、ＳｉＮ膜等をハードマスクとして用いることができ、ＳｉＯ２膜をエッチングする場合には、α-Ｓｉ、Ｐｏｌｙ-Ｓｉ等を用いることができる。
【００２５】
また、実施の形態１においては、パターニングしたα-Ｓｉ膜８ａに、同一の膜であるα-Ｓｉ膜１４を堆積する場合について説明した。しかし、エッジラフネス解消のために後から堆積する膜は、先に堆積される膜と必ずしも同一である必要はない。但し、先にレジストマスクを用いてパターニングされる膜（実施の形態１では、α-Ｓｉ膜８）も、後から堆積する膜も、被加工膜（あるいは、ハードマスク直下の膜）に対して、十分なエッチング選択比を確保できる材料である必要がある。この場合の好適なエッチング選択比も、上述のハードマスクの場合に説明したのと同様である。
なお、異なる膜を後から堆積する場合の１例としては、例えば、ポリシリコン膜をエッチングする場合に、ＳｉＯ２膜をパターニングした後、ＳｉＮ膜を堆積するなどといった組み合わせが考えられる。
【００２６】
また、実施の形態１では、最終的にパターンを形成する対象となる膜であるＳｉＯ２膜４上に、ＳｉＮ膜６を形成し、ハードマスク形成後に、ＳｉＮ膜６、ＳｉＯ２膜４を、順に、エッチングする場合について説明した。ここでＳｉＮ膜６は、エッチングストッパ膜であり、ＳｉＯ２膜４の保護膜となる。具体的に、ここでは、α-Ｓｉ膜８ａを形成した後、α-Ｓｉ膜１４を堆積して、エッチングする。このエッチングにおいて、ＳｉＮ膜６表面で、エッチングが確実にストップするようにし、ＳｉＯ２膜４がダメージを受けないように、ＳｉＯ２膜４を保護する。しかし、この発明は、必ずしも、エッチングストッパ膜（保護膜）を形成するものに限られるものではない。但し、エッチングストッパ膜を形成しない場合には、ハードマスクを構成する材料膜と、被加工膜とのエッチング選択比を大きく確保する必要がある。
【００２７】
また、実施の形態１においては、α-Ｓｉ膜１４を、α-Ｓｉ膜８ａに堆積するときの膜厚を、α-Ｓｉ膜８ａのエッジラフネスのうち、解消する必要のあるエッジラフネスの最大周期の半分以上とする場合について説明した。これについて図７を用いて説明する。図７は、実施の形態１におけるエッジラフネスと後から堆積する膜との関係を模式的に表した上面図である。
【００２８】
例えば、図７（ａ）に示すように、最初に形成したパターン１８ａの、解消する必要があるエッジラフネスの周期うち、最大周期をｆ１とする。この場合、後から堆積する膜２０ａの膜厚を、少なくともｆ１半分以上とすることにより、パターン１８ａの凹みが埋め込まれることになる。
【００２９】
また、実施の形態１では、「周期」として表したが、これは、エッジラフネスの「凹部の幅」、あるいは、「凹部の径」として考えることもできる。
例えば、図７（ｂ）に示すように、パターン１８ｂが、エッジラフネスとして、角張った凹凸を有する場合を用いて、簡略化して説明する。この場合、パターン１８ｂ表面に、凹部の幅ｆ２の半分の膜厚を有する膜を堆積すると、少なくとも、エッジラフネスの側面には、ｆ２の半分の幅の膜が形成されることになるので、幅ｆ２の凹部は、後から堆積された膜により埋め込まれたことになる。
【００３０】
従って、後から堆積する膜の膜厚としては、解消すべきエッジラフネスの、少なくとも、最大周期の半分以上の膜厚、あるいは、少なくとも、凹部の幅（凹部の径）の半分以上の膜厚とすればよく、これにより、エッジラフネスの凹み部分は埋め込まれるものと考えることができる。従って、この実施の形態１では、周期、即ち、凹部の径の半分の膜厚のα-Ｓｉ膜１４を堆積する場合について説明した。
【００３１】
ところで、図３（ａ）からも判る通り、実際に最初にレジストマスクを用いてエッチングされるパターン（α-Ｓｉ膜８ａ）の凹凸は、完全に規則的な周期的なものである場合に限られるものではない。このような場合、α-Ｓｉ膜１４の膜厚の決定については、どのくらいまで、エッジラフネスを解消する必要があるか等を考慮する必要がある。例えば、比較的大きなエッジラフネスが発生し、このラフネスを解消する必要があるのであれば、α-Ｓｉ膜１４を、この大きなラフネスの周期の半分の膜厚で堆積する必要がある。また、例えば、電極が、活性領域と不活性領域とに渡って形成されているような場合、エッジラフネスが問題となる活性領域のみを対象として、エッジラフネスの周期を算出し、この周期のうち、最大周期の半分以上の膜厚を堆積すればよい。また、全体に、比較的ばらつきが少ない小さなエッジラフネスが形成されており、このラフネスを半分くらいの割合で解消すればよいのであれば、各エッジラフネスの周期の平均の２倍の膜厚のα-Ｓｉ膜１４を堆積することも考えられる。このように、エッジラフネスを解消する必要に応じて、後から堆積する膜の膜厚を決定することができる。
【００３２】
また、実施の形態１のように、α-Ｓｉ膜８をパターニングし、その後に、その側面に、α-Ｓｉ膜１４を堆積するような場合、堆積するα-Ｓｉ膜１４の膜厚分、パターンが太くなる。従って、予め、このパターンが増膜する分の膜厚を考慮して、α-Ｓｉ膜８をパターニングする必要がある。
【００３３】
実施の形態１では、α-Ｓｉ膜８のエッチングの際に用いるレジストマスク１２を、予め細く形成しておくようにした。このように、レジストマスク１２によりパターニングする膜のエッチング条件等を考慮し、また、埋め込むエッジラフネスの幅を決定し、レジストマスク１２を、予め細く設計してもよい。また、この他に、例えば、後からデポされたα-Ｓｉ膜１４のエッチング量を制御することにより、ハードマスク１６の最終的な幅を制御するものであってもよい。
【００３４】
また、実施の形態１においては、α-Ｓｉ膜１４を異方性エッチングすることにより、α-Ｓｉ膜８ａ側面にのみ、α-Ｓｉ膜１４ａを残す場合について説明した。しかし、この発明は、これに限るものではない。例えば、異方性エッチングの後、更に、等方性エッチングを行って、太くなったパターンを細くすることも考えられる。更に、異方性エッチングを行わず、等方性エッチングのみで対応するものであってもよい。
【００３５】
また、実施の形態１において、ＢＡＲＣ膜１０を、α-Ｓｉ膜８上に形成する場合について説明した。ここで、ＢＡＲＣ膜１０は、反射防止膜として機能するものである。しかし、この発明においては、被加工膜（あるいは、エッチングストッパ膜）と、ハードマスクとの間に、ＢＡＲＣ膜等の反射防止膜を形成する場合に限るものではなく、反射防止膜を形成しないものであってもよい。
【００３６】
また、実施の形態１においては、ラインパターンを用いる場合について説明したが、同様の方法は、穴パターンや、ドットパターン等の形成に適用することもできる。
【００３７】
実施の形態２．
図８は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図８に示す半導体装置の断面において、Ｓｉ基板２２には、素子分離領域２４が形成されている。Ｓｉ基板２２上の素子分離領域２４により分離された領域には、ゲート酸化膜２６を介して、ゲート電極２８が形成されている。ゲート電極２８の側面には、サイドウォール３０が形成されている。また、Ｓｉ基板２２表面付近の、ゲート電極２８の周辺部分には、エクステンション３２が形成され、エクステンション３２の外側に、ソース/ドレイン３４が形成されている。エクステンション３２とソース/ドレイン３４とにより、不純物拡散層が形成されるが、エクステンション３２は、ソース/ドレイン３４に比して、接合が浅く、また不純物濃度が低い領域である。また、Ｓｉ基板２２上には、Ｓｉ基板２２上に形成されたゲート酸化膜２６、ゲート電極２８、サイドウォール３０等を埋め込むようにして、絶縁膜３６が形成されている。絶縁膜３６を貫通して、表面からソース/ドレイン３４に接続するコンタクトプラグ３８が形成されている。通常、半導体装置には、更に、絶縁膜３６上に、層間絶縁膜が多層に積層され、層間絶縁膜中に配線やビアプラグが多層形成されて構成されるが、この実施の形態においては、図示及び説明を省略する。
【００３８】
図９は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図１０〜図１５は、実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。図１０〜図１５の各図において、（ａ）は上面を表し、（ｂ）は、図１に対応する断面を表す。
【００３９】
実施の形態２における半導体装置の製造方法は、実施の形態１において説明したパターン形成方法を、半導体装置のゲート電極２８のパターニングに適用したものである。以下、図９〜図１５及び図８を用いて、この発明の実施の形態２における半導体装置の製造方法について具体的に説明する。
【００４０】
まず、図１０（ａ）、１０（ｂ）を参照して、Ｓｉ基板２２に、素子分離領域２４を形成した後（ステップＳ２０２）、各領域に必要な不純物を注入してウェル（図示せず）の形成等を行う。その後、熱酸化により、基板２２の表面にゲート酸化膜形成用の酸化膜２６ａを形成し（ステップＳ２０４）、更に、酸化膜２６ａ上に、ゲート電極形成用のＰｏｌｙ−Ｓｉ（ポリシリコン）膜２８ａを形成する（ステップＳ２０６）。その後、Ｐｏｌｙ−Ｓｉ膜２８ａ上に、ＳｉＮ膜４２、ＳｉＯ２膜４４を順に積層する。ここで、ＳｉＯ２膜４４は、Ｐｏｌｙ−Ｓｉ膜２８ａをゲート電極の形状に加工する際に用いるハードマスクを形成するための膜であり、ＳｉＮ膜４２は、エッチングストッパ膜として機能する。
【００４１】
次に、ＳｉＯ２膜４４上に、レジストマスク４６を形成する（ステップＳ２１２）。レジストマスク４６は、ＳｉＯ２膜４４上にレジストを塗布して、所定のマスクを用いてレジストを露光し、その後、現像等の処理をすることにより形成する。実施の形態２においては、実施の形態１において説明したパターンの形成方法を適用する。即ち、後に続く工程において、エッチングにより形成されたパターンのエッジラフネスを埋め込むため、予め、従来の工程で最終的となるレジストパターンの幅よりも細くなるように設計されている。なお、ここで、形成されたレジストマスク４６は、図１０（ａ）に示すように、直線的な形状ではなく、エッジラフネスを含む。
【００４２】
次に、図１１（ａ）、１１（ｂ）を参照して、ＳｉＯ２膜４４のエッチングを行う（ステップＳ２１４）。ここでは、レジストマスク４６を用いて、下層のＳｉＮ膜４２に対するエッチング選択比を大きく取れる条件で、エッチング行う。ＳｉＮ膜４２は、エッチングストッパ膜として機能し、エッチングは、ＳｉＮ膜４２表面でストップする。ここでパターニングされたＳｉＯ２膜４４ａは、エッジラフネスを含むレジストマスク４６を用いてエッチングしたものであるから、パターニングされたＳｉＯ２膜４４ａにも同様のエッジラフネスが含まれる。
【００４３】
次に、図１２（ａ）、１２（ｂ）を参照して、ＳｉＯ２膜４４上に、ＳｉＯ２膜４８を堆積する（ステップＳ２１６）。ＳｉＯ２膜４８は、ＣＶＤ法を用いて、除去すべきエッジラフネス周期のうち最大周期の半分の膜厚となるように堆積する。これにより、図１２（ａ）に示すように、ＳｉＯ２膜４４ａのうち、少なくとも解消する必要があるエッジラフネスの窪みは埋め込まれる。ここで、解消する必要があるエッジラフネスとしては、例えば、ゲート電極２８の、活性領域上に形成される部分に相当する部分のエッジラフネスのみを解消するなど、領域を限定して考えることができる。
【００４４】
次に、図１３（ａ）、１３（ｂ）を参照して、異方性エッチングにより、ＳｉＯ２膜４８のエッチバックを行う（ステップＳ２１８）。これにより、ＳｉＯ２膜４４ａの所定のエッジラフネスが、ＳｉＯ２膜４８ａにより埋め込まれて、必要な部分において、平坦な形状の、ハードマスク５０が形成される。
【００４５】
次に、図１４（ａ）、１４（ｂ）を参照して、ハードマスク５０をマスクとして、ＳｉＮ膜４２を除去する（ステップＳ２２０）。更に、続けて、ハードマスク５０をマスクとして、Ｐｏｌｙ−Ｓｉ膜２８ａを、エッチングし、ゲート電極２８の形状に加工する（ステップＳ２２２）。
【００４６】
次に、図１５（ａ）、１５（ｂ）を参照して、ＳｉＯ２膜からなるハードマスク５０を除去し（ステップＳ２２４）、更に、ＳｉＮ膜４２を除去する（ステップＳ２２６）。なお、このとき、酸化膜２６ａの表面に露出する部分も除去され、ゲート酸化膜２６の形状に加工される。
【００４７】
その後、ゲート電極２８をマスクとして、Ｓｉ基板２２に不純物を注入しエクステンション３２を形成する（ステップＳ２２８）。
その後、図８を参照して、ゲート電極２８側面にサイドウォール３０を形成した後（ステップＳ２３０）、ゲート電極２８とサイドウォール３０とをマスクとして、不純物を注入し、ソース/ドレイン３４を形成する（ステップＳ２３２）。その後、不純物活性化のための熱処理を行う（ステップＳ２３４）。これにより、エクステンション３２とソース/ドレイン３４からなる不純物拡散層が形成される。更に、ゲート電極２８、サイドウォール３０等を埋め込んで、絶縁膜３６を形成した後（ステップＳ２３６）、コンタクトプラグ３８を形成する（ステップＳ２３８）。コンタクトプラグ３８は、絶縁膜３６にコンタクトホールを形成した後、タングステン等の導電部材を埋め込み、ＣＭＰにより平坦化することにより形成する。なお、このコンタクトホール形成の露光、エッチングにおいても、実施の形態１において説明したような、パターン形成方法を適用してもよい。
【００４８】
以上説明したように、実施の形態２においては、トランジスタのゲート電極の形成に、実施の形態１において説明したパターン形成方法を適用する。これにより、エッジラフネスが解消された、正確な形状のゲート電極を形成することができ、デバイス特性の良好な半導体装置を得ることができる。
【００４９】
なお、実施の形態２においては、トランジスタのゲート電極の形成に、実施の形態１のパターン形成方法を適用する場合の１例について説明したが、トランジスタの他の部分の形成方法等は、実施の形態１において説明したものに限るものではない。
その他は、実施の形態１において説明したのと同様であるから説明を省略する。
【００５０】
実施の形態３．
図１６、１７は、この発明の実施の形態３における半導体装置について説明するための模式図である。図１６は、半導体装置の電極のみを抽出し、上面から見た状態を表したものであり、図１７（ａ）、（ｂ）、（ｃ）は、それぞれ、図１６におけるＸ−Ｘ´方向、Ｙ１−Ｙ１´方向、Ｙ２−Ｙ２´方向の断面を表す。
【００５１】
図１６、１７に示すように、実施の形態３における半導体装置は、ＡＮＤ型フラッシュメモリであり、素子分離ＭＯＳ（あるいは、アシストゲート電極；以下、「ＡＧ電極」と称する）５２、電荷蓄積素子（あるいは、フローティングゲート電極；以下、「ＦＧ電極」と称する）５４、さらに、制御用電極（あるいは、コントロールゲート電極；以下、「ＣＧ電極」と称する）５６を有する。
【００５２】
ＡＧ電極５２は、上面から見て、帯状の電極であり、それぞれ水平に所定の間隔をあけて平行に配置されている。なお、以下、この明細書において、図１６において、ＡＧ電極５２の長手方向を、「Ｘ方向」とし、これに対して垂直な方向を「Ｙ方向」と称することとする。
【００５３】
ＡＧ電極５２の一端には、引き出し用の電極がそれぞれ形成され、ＡＧ電極５２には、それぞれ独立して異なる電圧の電力を供給することができる。また、このフラッシュメモリにおいては、互いに隣接するＡＧ電極５２において、１方のＡＧ電極５２が、Ｘ方向左側に引き出し電極を有する場合、他の一方のＡＧ電極５２は、右側に引き出し電極を有する構造となっている。ＡＧ電極５２のＹ方向（即ち、短手方向）の幅は、例えば、５５nmであり、隣接するＡＧ電極５２間の間隔は、例えば、７５nmである。
【００５４】
また、Ｙ方向に、ＣＧ電極５６が複数本、所定の間隔を空けて平行に配置されている。図１６に示すように、ＣＧ電極５６は、上面から見て帯状の電極である。ＣＧ電極５６の一端は、ワード線（図示せず）に接続され、所定の電力が供給されるようになっている。また、互いに隣接するＣＧ電極５６において、１の電極がＹ方向上部においてワード線に接続する場合、他の一方の電極は、Ｙ方向下部において、ワード線に接続する。ＣＧ電極５６のＸ方向（即ち、短手方向）の幅は、例えば、５５nmであり、隣接するＣＧ電極５６間の間隔は、例えば、７５nmである。
【００５５】
また、互いに隣接するＡＧ電極５２に挟まれた隙間、かつ、ＣＧ電極５６と重なって、ＣＧ電極５６の下部に、ＦＧ電極５４が形成されている。ＦＧ電極５４のＸ方向の幅は、例えば、５５nmであり、Ｙ方向の幅は、例えば、５５nmである。
【００５６】
次に、図１６及び図１７（ａ）〜（ｃ）を用いて、このフラッシュメモリの断面構造について説明する。
基板６０上には、絶縁膜６２が形成されている。絶縁膜６２上には、ＡＧ電極５２が形成されている。ＡＧ電極５２は、Ｐｏｌｙ−Ｓｉにより構成される。ＡＧ電極５２の高さは、例えば、７０nmである。ＡＧ電極５２上部には、キャップ膜として、ＳｉＮ膜６４が形成されている。ＳｉＮ膜６４の膜厚は、５０nmである。また、ＡＧ電極５２側面には、ＳｉＯ２膜６６が形成されている。
【００５７】
基板６０上の、隣接するＡＧ電極５２の間、かつ、ＣＧ電極５６の下部となる位置に、ＦＧ電極５４が凸状に配置されている。ＦＧ電極５４は、Ｐｏｌｙ−Ｓｉにより構成されている。ＦＧ電極５４は、ＡＧ電極５２に比して、十分に高く形成されている。具体的に、ＦＧ電極５４の高さは、例えば、２５０nmである。また、ＡＧ電極５２と、ＦＧ電極５４との間は、ＳｉＯ２膜６６により絶縁されている。
【００５８】
ＡＧ電極５２のＳｉＮ膜６４上、及びＦＧ電極５４上に、ＯＮＯ膜６８が形成されている。ＯＮＯ膜６８は、ＡＧ電極５２及びＦＧ電極５４側から順に、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜が積層されて形成された膜であり、各膜の膜厚は、順に、例えば、４nm、１０nm、７nmである。
【００５９】
ＯＮＯ膜６８上に、Ｙ方向に、帯状のＣＧ電極５６が形成されている。ＣＧ電極５６は、Ｐｏｌｙ−Ｓｉ膜７０と、その上に形成されたＷＳｉ膜７２との積層により形成されている。Ｐｏｌｙ−Ｓｉ膜７０の膜厚は、例えば、厚い部分、すなわち、ＡＧ電極５２上に位置する部分が２３０nmであり、薄い部分、すなわち、ＦＧ電極５４上に位置する部分が１０nmである。また、ＷＳｉ膜７２の膜厚は、例えば、１００nmである。ここで、ＡＧ電極５２の高さは７０nmであり、ＦＧ電極５４に対して、十分に小さく形成されている。すなわち、ＣＧ電極５６とＦＧ電極５４との、ＯＮＯ膜６８を介した接触面積は、十分に大きくなっており、従って、高速動作に必要なカップリング比を、十分に大きく確保することができている。
【００６０】
なお、このように構成されたフラッシュメモリにおいて、図１６の点線で囲む部分がメモリセルの一単位をあらわす。このメモリセルは、ＦＧ電極５４に蓄積する電子個数を制御することで、１単位で、"00"／"01"／"10"／"11"等の、４つ以上の値を記録する多値記憶動作を行うことができるものである。すなわち、この実施の形態のフラッシュメモリは、ＡＮＤ型のフラッシュメモリである。また、このフラッシュメモリは、特徴としては、ＡＧ電極５２を採用した構造であり、このＡＧ電極５２により、ＦＧ電極５４間の干渉を防いで分離を行うと共に、少ないチャネル領域で、高速な書き込み、読み込み等の動作を実現できるものである。
【００６１】
図１８は、この発明の実施の形態３におけるフラッシュメモリの製造方法を説明するためのフロー図である。また、図１９〜図２８は、実施の形態３におけるフラッシュメモリの製造過程における状態を説明するための模式図である。また、図１９〜図２８の各図において、（ａ）、（ｂ）、（ｃ）は、それぞれ、図１６におけるＸ１−Ｘ１´、Ｙ１−Ｙ１´、Ｙ２−Ｙ２´の断面を表す。
以下、図１８〜図２８及び図１６、１７を用いて、この発明の実施の形態３におけるフラッシュメモリの製造方法について説明する。
【００６２】
まず、図１９（ａ）〜（ｃ）を参照して、Ｓｉ基板６０上に絶縁膜６２を形成し、その上に、ＡＧ電極５２の材料膜であるＡＧ電極用Ｐｏｌｙ−Ｓｉ膜５２ａを形成する（ステップＳ３０２）。その後、ＡＧ電極用Ｐｏｌｙ−Ｓｉ膜５２ａ上に、キャップ膜としてＳｉＮ膜６４を堆積し（ステップＳ３０４）、更に、その上に、ＴＥＯＳ膜８０を堆積する（ステップＳ３０６）。
【００６３】
その後、ＴＥＯＳ膜８０上に、α-Ｓｉを用いて、ＴＥＯＳ膜８０及びＡＧ電極用Ｐｏｌｙ−Ｓｉ膜５２ａをエッチングするためのハードマスクを形成する。このＴＥＯＳ膜８０等のエッチングにおいて、実施の形態１において説明したパターンの形成方法を適用する。
【００６４】
具体的に、まず、α-Ｓｉ膜８２を形成する（ステップＳ３０８）。次に、α-Ｓｉ膜８２上に、ＡＧ電極５２に対応するパターンを有するレジストマスクを形成する（ステップＳ３１０）。その後、レジストマスクをマスクとして、α-Ｓｉ膜８２をエッチングする。エッチングは、α-Ｓｉ膜の下層のＴＥＯＳ膜８０に対するエッチング選択比を十分に確保できる条件で行い、α-Ｓｉ膜８２のエッチングが、ＴＥＯＳ膜８０表面でストップできるようにする。その後、パターニングされたα-Ｓｉ膜８２ａ表面に、α-Ｓｉ膜８４を堆積する（ステップＳ３１４）。
【００６５】
次に、図２０（ａ）〜（ｃ）を参照して、α-Ｓｉ膜８４をエッチバックし（ステップＳ３１６）、α-Ｓｉ膜８４ａを、α-Ｓｉ膜８２ａ側面にのみ残す。これにより、レジストマスクのエッジラフネスがそのまま転写された、α-Ｓｉ膜８２ａのエッジラフネスが、α-Ｓｉ膜８４ａにより埋め込まれて、α-Ｓｉ膜８２ａ、８４ａからなる、直線形状のハードマスクが形成される。
次に、ハードマスク（８２ａ、８４ａ）をマスクとして、ＴＥＯＳ膜８０、ＳｉＮ膜６４をエッチングする（ステップＳ３１８）。
【００６６】
次に、図２１（ａ）〜（ｃ）を参照して、α-Ｓｉ膜８２ａ、８４ａからなるハードマスクを除去する（ステップＳ３２０）。その後、ＴＥＯＳ膜８０、ＳｉＮ膜６４をマスクとして、ＡＧ電極用Ｐｏｌｙ−Ｓｉ膜５２ａをエッチングして、ＡＧ電極５２の形状に加工する（ステップＳ３２２）。その後、熱酸化し、ＴＥＯＳ膜を形成した後、ＴＥＯＳ膜をエッチバックすることにより、少なくともＡＧ電極５２の側面に、ＳｉＯ２膜６６を形成する（ステップＳ３２４）。
【００６７】
次に、図２２（ａ）〜（ｃ）を参照して、ＦＧ電極５４の材料膜であるＦＧ電極用Ｐｏｌｙ−Ｓｉ膜５４ａを堆積する（ステップＳ３２６）。その後、少なくとも、ＴＥＯＳ膜８０表面が露出するまで、全面エッチバックを行う（ステップＳ３２８）。
【００６８】
次に、図２３（ａ）〜（ｃ）を参照して、ＡＧ電極５２上のＴＥＯＳ膜８０を除去する（ステップＳ３３０）。ここでは、まずドライエッチを行い、その後、フッ酸を用いた処理を行うことにより、ＴＥＯＳ膜８０のみを選択的に除去することができる。
【００６９】
この状態で、図２４（ａ）〜（ｃ）を参照して、基板全面に、ＯＮＯ膜６８ａを形成する（ステップＳ３３２）。ここで、ＯＮＯ膜６８は、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜の３層からなる積層膜であり、これらを順に、ＣＶＤ法により、堆積することにより形成される。
【００７０】
次に、図２５（ａ）〜（ｃ）に示すように、ＯＮＯ膜６８ａ上に、ＣＧ電極５６の材料膜となるＣＧ電極用Ｐｏｌｙ−Ｓｉ膜７０ａを形成し（ステップＳ３３４）更に、その上に、ＷＳｉ膜７２ａを形成する（ステップＳ３３６）。
【００７１】
次に、ＣＧ電極５６のパターニングを行う。このパターニングにおいても、実施の形態１において説明したパターン形成方法を適用する。
具体的に、図２６（ａ）〜（ｃ）を参照し、ハードマスク形成するための膜として、ＴＥＯＳ膜８６を形成し（ステップＳ３３８）。更に、レジストマスクを形成する（ステップＳ３４０）。ここで、レジストマスクは、ＣＧ電極５６に対応するパターンを有するものであるが、このパターンは、エッジラフネスを含む状態となっている。また、後の工程を考慮して、必要なパターン幅よりも細く形成されている。
【００７２】
このレジストマスクをマスクとして、ＴＥＯＳ膜８６のエッチングを行う（ステップＳ３４２）。これにより、パターニングされたＴＥＯＳ膜８６ａが形成される。次に、レジストマスクを除去する（ステップＳ３４４）。更に、ＴＥＯＳ膜８６ａの表面を含む全面にＴＥＯＳ膜８８を均一に堆積する（ステップＳ３４６）。
【００７３】
次に、図２７（ａ）〜（ｃ）を参照して、ＴＥＯＳ膜８８のエッチバックを行い（ステップＳ３４８）、ＴＥＯＳ膜８８ａの側面にのみＴＥＯＳ膜８８ａを残す。これにより、ＴＥＯＳ膜８６ａの側面のエッジラフネスは、ＴＥＯＳ膜８８ａにより埋め込まれて、ＣＧ電極５６形成用のハードマスクが形成される。
【００７４】
次に、図２８（ａ）〜（ｃ）を参照して、ＴＥＯＳ膜８６ａ、８８ａをマスクとして、ＷＳｉ膜７２ａ、ＣＧ電極用Ｐｏｌｙ−Ｓｉ膜７０ａのエッチングを行う（ステップＳ３５０、Ｓ３５２）。ここで、ＣＧ電極用Ｐｏｌｙ−Ｓｉ膜７０ａのエッチングは、ＯＮＯ膜６８ａをエッチングストッパ膜として、ＯＮＯ膜６８ａ表面でストップさせる。
【００７５】
次に、ＯＮＯ膜６８ａの表面が露出している部分をエッチングにより除去する（ステップＳ３５４）。このとき、ＴＥＯＳ膜８６ａ、８８ａも除去されるが、ＴＥＯＳ膜８６ａがＷＳｉ７２ａ上に残存する場合、必要に応じて、ＴＥＯＳ膜８６ａ、８８ａを除去する。
【００７６】
その後、ＯＮＯ膜６８ａの除去により、表面が露出した部分のＦＧ電極用Ｐｏｌｙ−Ｓｉ膜５４ａを除去する（ステップＳ３６０）。これにより、図１６、１７に示すようなフラッシュメモリが形成される。
【００７７】
以上説明したように、実施の形態３においては、実施の形態１において説明したパターン形成方法を、フラッシュメモリのＡＧ電極５２、ＣＧ電極５６のパターニングに適用してフラッシュメモリを形成する場合について説明した。上述したように、フラッシュメモリにおいては、パターンの微細化、密集化が進み、エッジラフネスの影響による、パターン形状の変動が無視できない状態となっている。従って、上述のように、エッジラフネスの影響を抑えたパターニングを行うことにより、特に微細化の進むフラッシュメモリにおいても、エッジラフネスの影響によるデバイス特性の劣化を抑えることができる。
【００７８】
なお、実施の形態３においては、実施の形態１において説明したパターン形成方法をフラッシュメモリの製造に適用する場合の１例について説明した。しかし、フラッシュメモリの細部の製造方法は、実施の形態３において説明したものに限定するものではなく、この発明において、実施の形態１において説明したパターンの形成方法は、広く、メモリの製造方法にも適用することができる。また、必ずしも、全てのパターンの形成に、実施の形態１のパターン形成方法を適用する必要はなく、エッジラフネスが問題となるパターンの形成に、必要に応じて適用すればよい。
その他は実施の形態１において説明したものと同様であるから、説明を省略する。
【００７９】
なお、例えば、実施の形態１、２において、ＳｉＯ２膜４、Ｐｏｌｙ−Ｓｉ膜２８ａは、それぞれ、この発明の「被加工膜」に該当し、αーＳｉ膜８、ＳｉＯ２膜４４は、「第１材料膜」に該当し、パターニングされたα-Ｓｉ膜８ａ、パターニングされたＳｉＯ２膜４４ａは、「第１マスク」に該当し、α−Ｓｉ膜１４、ＳｉＯ２膜４８は、「第２材料膜」に該当し、α―Ｓｉ膜１４ａ、ＳｉＯ２膜４８ａは、「第２マスク」該当する。また、例えば、実施の形態１、２において、ＳｉＮ膜６、ＳｉＮ膜４２は、この発明の「エッチングストッパ膜」に該当する。
【００８０】
また、例えば、実施の形態１、２において、それぞれ、ステップＳ１０２、Ｓ２０６を実行することにより、この発明の、「被加工膜形成工程」が実行され、ステップＳ１０６、ステップＳ２１０を実行することにより、「第１材料膜形成工程」が実行され、ステップＳ１１０〜Ｓ１１４、ステップＳ２１２〜Ｓ２１４を実行することにより、「第１マスク形成工程」が実行され、ステップＳ１１８、ステップＳ２１６を実行することにより、「第２材料膜形成工程」が実行され、ステップＳ１２０、ステップＳ２１８を実行することにより、「第２マスク形成工程」が実行され、ステップＳ１２４、ステップＳ２２２を実行することにより、「エッチング工程」が実行される。また、例えば、実施の形態１、２において、ステップＳ１０４、ステップＳ２０８を実行することにより、「エッチングストッパ膜形成工程」が実行される。
【００８１】
また、例えば、実施の形態３において、ＡＧ電極用Ｐｏｌｙ−Ｓｉ膜５２ａ、ＦＧ電極用Ｐｏｌｙ−Ｓｉ膜５４ａ、ＣＧ電極用Ｐｏｌｙ−Ｓｉ膜７０ａは、それぞれ、この発明の「第１導電膜」、「第２導電膜」、「第３導電膜」に該当し、ＡＧ電極５２、ＦＧ電極５４、ＣＧ電極５６は、それぞれ、「第１電極」、「第２電極」、「第３電極」に該当する。また、例えば、実施の形態３において、ＴＥＯＳ膜８０、ＯＮＯ膜６８ａは、それぞれ、「第１絶縁膜」、「第２絶縁膜」に該当する。また、例えば、実施の形態３において、α−Ｓｉ膜８２あるいはＴＥＯＳ膜８６は、この発明の「第１材料膜」該当し、これらをパターニングしたα−Ｓｉ膜８２ａあるいはＴＥＯＳ膜８６ａは、「第１マスク」に該当し、α−Ｓｉ膜８４、ＴＥＯＳ膜８８は、「第２材料膜」に該当し、これらをパターニングしたα―ＳＩ膜８４ａ、ＴＥＯＳ膜８８ａは、「第２マスク」に該当する。また、実施の形態３において、ＴＥＯＳ膜８０は、この発明の「エッチングストッパ膜」としても機能する。
【００８２】
また、例えば、実施の形態３において、ステップＳ３０２、Ｓ３０６を実行することにより、それぞれ、この発明の「第１導電膜形成工程」、「第１絶縁膜形成工程」が実行される。また、例えば、実施の形態３において、ステップＳ３０８、あるいはＳ３３８を実行することにより、「第１材料膜形成工程」が実行され、ステップＳＳ３１０〜Ｓ３１２あるいは、ステップＳ３４０〜Ｓ３４４を実行することにより、「第１マスク形成工程」が実行され、ステップＳ３１４あるいはステップＳ３４６を実行することにより、「第２材料膜形成工程」が実行され、ステップＳ３１６あるいはステップＳ３４８を実行することにより、「第２マスク形成工程」が実行される。また、例えば、実施の形態３において、ステップＳ３２０〜Ｓ３２２を実行することにより、「第１電極形成工程」が実行され、ステップＳ３２６、Ｓ３３０、Ｓ３３２、を実行することにより、それぞれ、「第２導電膜形成工程」、「第１絶縁膜除去工程」、「第２絶縁膜除去工程」が実行され、ステップＳ３３４〜Ｓ３３６を実行することにより、「第３導電膜形成工程」が実行され、ステップＳ３５０〜Ｓ３５２を実行することにより「第３電極形成工程」が実行され、ステップＳ３５４、Ｓ３６０を実行することにより、それぞれ、「第２絶縁膜除去工程」、「第２電極形成工程」が実行される。
【図面の簡単な説明】
【００８３】
【図１】この発明の実施の形態１におけるパターン形成方法について説明するためのフロー図である。
【図２】この発明の実施の形態１におけるパターン形成方法のパターン形成過程における状態を説明するための模式図である。
【図３】この発明の実施の形態１におけるパターン形成方法のパターン形成過程における状態を説明するための模式図である。
【図４】この発明の実施の形態１におけるパターン形成方法のパターン形成過程における状態を説明するための模式図である。
【図５】この発明の実施の形態１におけるパターン形成方法のパターン形成過程における状態を説明するための模式図である。
【図６】この発明の実施の形態１におけるパターン形成方法のパターン形成過程における状態を説明するための模式図である。
【図７】この発明の実施の形態１におけるマスクのエッジラフネスと、後から堆積する膜の膜厚との関係を説明するための上面図である。
【図８】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図９】この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。
【図１０】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態３における半導体装置について説明するための模式図である。
【図１７】この発明の実施の形態３における半導体装置について説明するための模式図である。
【図１８】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図１９】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２０】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２１】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２２】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２３】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２４】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２５】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２６】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２７】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【図２８】この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。
【符号の説明】
【００８４】
２  Ｓｉ基板
４  ＳｉＯ２膜
６  ＳｉＮ膜
８  α−Ｓｉ膜
１０  ＢＡＲＣ膜
１２  レジストマスク
１４  α−Ｓｉ膜
１６  ハードマスク
１８ａ、１８ｂ  パターン
２０ａ、２０ｂ  後から堆積する膜
２２  Ｓｉ基板
２４  素子分離領域
２６  ゲート酸化膜
２６ａ  酸化膜
２８  ゲート電極
２８ａ  Ｐｏｌｙ−Ｓｉ膜
３０  サイドウォール
３２  エクステンション
３４  ソース／ドレイン
３６  絶縁膜
３８  コンタクトプラグ
４２  ＳｉＮ膜
４４  ＳｉＯ２膜
４６  レジストマスク
４８  ＳｉＯ２膜
５０  ハードマスク
５２  ＡＧ電極、
５２ａ  ＡＧ電極用Ｐｏｌｙ−Ｓｉ膜
５４  ＦＧ電極
５４ａ  ＦＧ電極用Ｐｏｌｙ−Ｓｉ膜
５６  ＣＧ電極
６０  基板
６２  絶縁膜
６４  ＳｉＮ膜
６６  ＳｉＯ２膜
６８  ＯＮＯ膜
７０、７０ａ  ＣＧ電極用Ｐｏｌｙ−Ｓｉ膜、
７２、７２ａ  ＷＳｉ膜
８０  ＴＥＯＳ膜
８２  α−Ｓｉ膜
８４  α−Ｓｉ膜
８６  ＴＥＯＳ膜
８８  ＴＥＯＳ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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