(57)【要約】【課題】  グレーティングの回折効率を向上させる。【解決手段】  基板１上に第１の半導体層２ａを、目的とするグレーティングの凹部の深さに相当する厚さまで成長させる（ｂ）。次に、第１の半導体層２ａ上に第２の半導体層３ａを形成する（ｃ）。次に、グレーティングの凹部の形成予定位置に対応する第２の半導体層部位を除去する（ｅ）。除去後に、第２の半導体層３ｃ及び基板１に比べて第１の半導体層２ｃに対するエッチングレートが速いエッチャントを用いて、目的とするグレーティングのデューティ比に応じた時間だけ第１の半導体層２ｃをエッチングする（ｇ）。【選択図】  図１
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【特許請求の範囲】
【請求項１】
グレーティングの製造方法であって、
基板上に第１の半導体層を、目的とするグレーティングの凹部の深さに相当する厚さまで成長させる成長工程と、
前記第１の半導体層上に第２の半導体層を形成する形成工程と、
グレーティングの凹部の形成予定位置に対応する第２の半導体層部位を除去する除去工程と、
除去後に、第２の半導体層及び基板に比べて第１の半導体層に対するエッチングレートが速いエッチャントを用いて、目的とするグレーティングのデューティ比に応じた時間だけ前記第１の半導体層をエッチングするエッチング工程と
を含むことを特徴とするグレーティングの製造方法。
【請求項２】
前記エッチング工程でのデューティ比は、略５０パーセントであること
を特徴とする請求項１に記載のグレーティングの製造方法。
【請求項３】
前記形成工程において、前記第２の半導体層は、結晶成長により形成されること
を特徴とする請求項１に記載のグレーティングの製造方法。
【請求項４】
前記除去工程で用いるエッチャントは、第２の半導体層及び第１の半導体層に対するエッチングレートが同等なエッチャントであること
を特徴とする請求項１に記載のグレーティングの製造方法。
【請求項５】
前記第１の半導体層は、インジウム・ガリウム・ヒ素・リン化合物半導体からなり、
前記第２の半導体層は、インジウム・リン化合物半導体からなり、
前記除去工程で用いるエッチャントは、飽和臭素水とリン酸との混合液であること
を特徴とする請求項４に記載のグレーティングの製造方法。
【請求項６】
前記グレーティングの製造方法は、さらに、
前記エッチング工程の後に、埋込工程を含み、この工程は、前記第２の半導体層のうち前記除去工程での処理で除去されていない残留部を残した状態で、前記エッチング工程での処理で形成されたエッチング溝に前記第２の半導体層と同一組成の半導体を埋め込むこと
を特徴とする請求項１に記載のグレーティングの製造方法。
【請求項７】
前記基板と前記第２の半導体層とが同一組成の半導体からなること
を特徴とする請求項６に記載のグレーティングの製造方法。
【請求項８】
前記基板及び前記第２の半導体層は、インジウム・リン化合物半導体からなり、
前記第１の半導体層は、インジウム・ガリウム・ヒ素・リン化合物半導体からなり、
前記エッチング工程は、
エッチャントとして硫酸と過酸化水素水との混合液を用いること
を特徴とする請求項１に記載のグレーティングの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学素子に用いられるグレーティングの製造方法に関し、特に、グレーティングの回折効率を向上させる技術に関する。
【背景技術】
【０００２】
グレーティングとは、いわゆる回折格子であり、代表的には光通信分野において多用されている分布帰還型(Distributed Feedback: DFB)レーザ素子に用いられている。DFBレーザ素子の発光効率を改善する観点からグレーティングの回折効率の向上が望まれており、そのためにはグレーティングの凹部の深さ及びデューティ比（凹凸の１ピッチに占める凹部の割合）を最適値に調整する必要がある。
【０００３】
図５は、従来技術（特許文献１）に開示されたグレーティングの製造過程における断面を示す図である。
最初に、InP基板２１上にInGaAsP層２２を成長させ、InGaAsP層２２上にフォトレジスト２３を形成する（図５（ａ））。次に、フォトレジスト２３をマスクとしてInGaAsP層２２を選択的にエッチングする（図５（ｂ））。
【０００４】
その後、フォトレジスト２３を除去し（図５（ｃ））、InGaAsP層２２をマスクとしてInP基板２１を選択的にエッチングする（図５（ｄ））。ここでは、エッチングにInP基板２１の結晶方位を利用しているので、溝２５はその頂角θが結晶方位により定められるＶ字状の溝となる。
最後に、InGaAsP層２２を除去し（図５（ｅ））、基板２１とは異なる部材２６で溝２５を埋め込む（図５（ｆ））。部材２６で埋め込まれた溝２５がグレーティングの凹部となる。
【０００５】
このように、凹部形成において結晶方位にしたがってエッチングされるので、InGaAsP層２２の開口幅ｗに応じてグレーティングの凹部の深さｄが決定する。したがって、当該開口幅ｗを調整することにより所望の深さの凹部を形成することができる。
【特許文献１】特開平１０−１０７３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、DFBレーザ素子の発光原理によれば、グレーティングの凹凸ピッチｐは、出力させたいレーザ光の波長により必然的に決定される。上記グレーティングの製造方法は、凹凸ピッチｐが決定された条件下では、凹部の深さｄとデューティ比Ｄとの間に比例関係が生じ、それらを個別に最適値に調整することができない。その結果、グレーティングの回折効率の向上を図ることができないという課題がある。
【０００７】
そこで、本発明は、グレーティングの回折効率の向上を図ることができるグレーティングの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るグレーティングの製造方法は、グレーティングの製造方法であって、基板上に第１の半導体層を、目的とするグレーティングの凹部の深さに相当する厚さまで成長させる成長工程と、前記第１の半導体層上に第２の半導体層を形成する形成工程と、グレーティングの凹部の形成予定位置に対応する第２の半導体層部位を除去する除去工程と、除去後に、第２の半導体層及び基板に比べて第１の半導体層に対するエッチングレートが速いエッチャントを用いて、目的とするグレーティングのデューティ比に応じた時間だけ前記第１の半導体層をエッチングするエッチング工程とを含む。
【発明の効果】
【０００９】
上記構成によれば、第２の半導体層がマスクとして、かつ、基板がエッチングストッパとして機能し、その結果、第１の半導体層にグレーティングが形成される。
基板がエッチングストッパとなることから、グレーティングの凹部の深さは、第１の半導体層の厚さにより規定される。したがって、第１の半導体層を成長させる厚さを調整することにより、凹部の深さを調整することができる。
【００１０】
一方、グレーティングのデューティ比は、エッチング時間により規定される。したがって、エッチング時間を調整することにより、デューティ比を調整することができる。
このように、本発明に係る製造方法は、グレーティングの凹部の深さとデューティ比とを個別に調整することができるので、それらを個別に最適値に調整することができる。したがって、グレーティングの回折効率の向上を図ることができる。
【００１１】
また、前記エッチング工程でのデューティ比は、略５０パーセントであることとしてもよい。
デューティ比が５０パーセントであれば良好な回折効率が得られることが判明した。上記構成によれば、デューティ比が５０パーセントとなるので、回折効率が良好なグレーティングを製造することができる。
【００１２】
また、前記形成工程において、前記第２の半導体層は、結晶成長により形成されることとしてもよい。
上記構成によれば、第２の半導体層は結晶成長により形成されるので、第２の半導体層と第１の半導体層との密着性が高く、かつ、均一である。したがって、エッチング工程においてサイドエッチングが生じない。ここで、サイドエッチングとは、マスク体と被エッチング体との密着性が低く、かつ、不均一な場合に、マスク体と被エッチング体との界面に不均一にエッチャントが浸入する現象をいう。サイドエッチングが生ずれば、被エッチング体を精度良くエッチングすることができない。サイドエッチングが生じる代表的なマスク体は、フォトレジストである。
【００１３】
本発明の製造方法によれば、サイドエッチングが生じないので、所望のデューティ比となる凹部を精度良く製造することができる。
また、前記除去工程で用いるエッチャントは、第２の半導体層及び第１の半導体層に対するエッチングレートが同等なエッチャントであることとしてもよい。
上記構成によれば、エッチングのマスクパターンに従って、第２の半導体層部位を除去することができる。また、上記構成によれば、非選択的なエッチングが施される。したがって、第２の半導体層部位のみならず、その直下の第１の半導体層もある程度除去される。すなわち、第２の半導体層を貫通し第１の半導体層の一部に達する溝が形成される。このとき、第２の半導体層の上面付近ではサイドエッチングが生じる可能性があるが、溝の底部ではサイドエッチングが生じたとしてもその影響はほとんどないと考えられる。したがって、隣り合う溝の底部のピッチは、エッチングのマスクパターンに精度良く一致させることができる。
【００１４】
このような高い精度で形成された溝をエッチング工程におけるエッチングの始点とすることにより、製造者の意図どおりにグレーティングの凹部のピッチを製造することができる。
また、前記第１の半導体層は、インジウム・ガリウム・ヒ素・リン化合物半導体からなり、前記第２の半導体層は、インジウム・リン化合物半導体からなり、前記除去工程で用いるエッチャントは、飽和臭素水とリン酸との混合液であることとしてもよい。
【００１５】
上記構成によれば、第２の半導体層と第１の半導体層とを同等にエッチングすることができる。
また、前記グレーティングの製造方法は、さらに、前記エッチング工程の後に、埋込工程を含み、この工程は、前記第２の半導体層のうち前記除去工程での処理で除去されていない残留部を残した状態で、前記エッチング工程での処理で形成されたエッチング溝に前記第２の半導体層と同一組成の半導体を埋め込むこととしてもよい。
【００１６】
上記構成によれば、埋め込みの際に、第１の半導体層の上面は、残留部が残っているため露出しない。この残留部は、埋込工程において第１の半導体層の上面が高温雰囲気にさらされることを保護する保護層として機能する。したがって、熱変形によるグレーティング形状の製造誤差を抑制することができる。
また、前記基板と前記第２の半導体層とが同一組成の半導体からなることとしてもよい。
【００１７】
上記構成によれば、第一の半導体層に形成されたエッチング溝を半導体で埋め込む場合、埋め込まれる半導体の結晶性はエッチング溝の底部である基板の結晶性の影響を受けるので、埋込層の結晶性が良好となる。さらに、埋め込まれる半導体の組成は第２の半導体層の影響を受けるので、埋込層の組成変動が抑えられる。
また、前記基板及び前記第２の半導体層は、インジウム・リン化合物半導体からなり、前記第１の半導体層は、インジウム・ガリウム・ヒ素・リン化合物半導体からなり、前記エッチング工程は、エッチャントとして硫酸と過酸化水素水との混合液を用いることとしてもよい。
【００１８】
上記構成によれば、エッチング工程において、第２の半導体層をマスクとし、かつ、基板をエッチングストッパとして第１の半導体層をエッチングすることができる。
【発明を実施するための最良の形態】
【００１９】
本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
図１は、本発明に係るグレーティングの製造過程における断面を示す図である。
＜第１半導体層成長工程＞
最初に、InPからなる基板１（図１（ａ））上に、InGaAsPからなる第１の半導体層２ａを略均一な厚さで結晶成長させる（図１（ｂ））。
【００２０】
第１の半導体層２ａは、将来的にグレーティングが形成される層である。その厚さｔは、目的とするグレーティングの凹部の深さに相当する厚さに調整される。MOCVD(Metal Organic Chemical Vapor Deposition)法によれば、成長条件を調整することにより、厚さｔを任意に調整することができる。ここでは、例えば、第１の半導体層２ａが７０ｎｍの厚さとなるように形成する。In原料として例えばトリメチルインジウム(Trimethylindium:TMIn)、Ga原料として例えばトリエチルガリウム(Triethylgallium:TEGa)、As原料として例えばアルシン(Arsine:AsH3)、P原料として例えばホスフィン(Phosphine:PH3)、キャリアガスとして水素を用いる。
＜第２半導体層形成工程＞
次に、第１の半導体層２ａの上面にInPからなる第２の半導体層３ａを形成する（図１（ｃ））。第２の半導体層３ａは、例えば、MOCVD法により２０ｎｍから６０ｎｍまでの厚さとなるように結晶成長される。
＜除去工程＞
次に、第２の半導体層３ａのうち、グレーティングの凹部の形成予定位置に対応する部位を除去する。本実施の形態では、以下のように実施する。
【００２１】
まず、第２の半導体層３ａの上面にフォトレジストを塗布した後に、電子ビーム描画装置を用いて露光、現像して、グレーティングの凹部の形成予定位置に対応する部分が除去されたフォトレジスト層４を形成する（図１（ｄ））。このとき、フォトレジスト層４の除去部５は、基板１の（０１１）方向に平行なストライプとなるように形成する。なお、ここでは、第２の半導体層３ａのマスクとしてフォトレジストを用いているが、SiO2膜をマスクとして用いてもよい。
【００２２】
さらに、フォトレジスト層４をマスクとして、第２の半導体層３ａ及び第１の半導体層２ａを非選択的にエッチングする（図１（ｅ））。ここでは、エッチャントとして、飽和臭素水とリン酸との混合液を水で希釈したものを使用する。
図２は、図１（ｅ）の拡大図である。
このエッチャントによれば、InP、InGaAsPのいずれに対してもエッチングレートが同等であり、かつ、（１１１）面と（１−１−１）面とが現れるようにエッチングが進む。エッチング条件（エッチング時間、エッチャント濃度及びエッチャント温度）は、溝６が第１の半導体層２を貫通して第２の半導体層３ｂの一部に達するように調整する。
【００２３】
溝６が形成された後に、フォトレジスト層４を除去する（図１（ｆ））。
以上により、第２の半導体層３ａは、グレーティングの凹部の形成予定位置に対応する部位が除去されて、第２の半導体層３ｂが残る。第１の半導体層２ａは、前記部位の直下が除去されて、第１の半導体層２ｂが残る。
＜第１半導体層エッチング工程＞
次に、第２の半導体層３ｂ及び基板１に比べて第１の半導体層２ｂに対するエッチングレートが速いエッチャントを用いて、目的とするグレーティングのデューティ比に応じた時間だけ第１の半導体層２ｂをエッチングする。これにより、第１の半導体層２ｂは、デューティ比に応じたエッチング量だけ除去されて、第１の半導体層２ｃが残る（図１（ｇ））。このエッチングは、第１の半導体層２ｂに形成された溝６を始点として進む。
【００２４】
本実施の形態では、エッチャントとして、硫酸と過酸化水素水との混合液を水で希釈したものを使用する。
図３は、図１（ｇ）の拡大図である。
このエッチャントによれば、InPに対しては（１００）面にはエッチングがほとんど進まず、（ｎ１１）面にエッチングが進む。すなわち、基板１がエッチングストッパとして機能する。また、当該エッチャントによれば、InGaAsPに対しては（１１１）面及び（１−１−１）面が現れるようにエッチングが進む。
【００２５】
本実施の形態によれば、第２の半導体層３ｃは結晶成長により形成されているので、第１の半導体層２ｃと第２の半導体層３ｃとの密着性は高く、かつ、均一である。したがって、溝７の幅を均一に拡張し、かつ、そのエッチング量を正確に制御することができる。
グレーティングのデューティ比に応じたエッチング時間とは、後述するように、所望するデューティ比から逆算されて得られる。
【００２６】
なお、グレーティングのデューティ比が５０パーセントであれば良好な回折効率が得られることが判明したので、本実施の形態では、デューティ比が略５０パーセントとなるようにエッチング時間を調整する。
＜埋込工程＞
次に、第２の半導体層３ｃを残した状態で溝７を埋め込み、さらに、グレーティング全体を覆うように第２の半導体層３ｃと同一組成のInPを結晶成長させる（図１（ｈ））。これにより埋込層８が形成される。
【００２７】
以上の工程により、互いに平行な複数の細長状の凸部（第１の半導体層２ｃ）及び凹部（埋込層８のうち隣り合う凸部に挟まれた部分）を有するグレーティングを製造することができる。
なお、第２の半導体層３ｃを残した状態で溝７を埋め込むことは、以下のような利点を有する。
【００２８】
MOCVD法により埋込層８が結晶成長される場合には、基板１は反応室に入れられて、通常６００℃程度の雰囲気にさらされる。そうすると、グレーティングの凸部となる第１の半導体層２ｃに熱変形が生じ、その結果、製造誤差が生じることとなる。ところが、本実施の形態によれば、少なくとも第１の半導体層２ｃの上面は第２の半導体層３ｃが残留しているため、高温の雰囲気にさらされず、上面の熱変形を抑制することができる。このような埋込工程を実施するには、予め、第２の半導体層３ｃと埋込層８との組成を同一となるように設計しておかなければならない。
【００２９】
図４は、図１（ｈ）の拡大図であって、本発明に係る製造方法により製造されるグレーティングの形状を示す図である。
本実施の形態では、基板１と埋込層８とは、InPからなり、第１の半導体層２ｃはInGaAsPからなる。このように、異なる組成の材質が周期的に配列されることにより、グレーティングが構成される。本実施の形態では、第１の半導体層２ｃをグレーティングの凸部と呼び、埋込層８のうち隣り合うグレーティングの凸部に挟まれた部分９をグレーティングの凹部と呼ぶ。
【００３０】
デューティ比Ｄは、図４のように凹部の長手方向に直交する断面において凸部の断面積をＳ１、凹部の断面積をＳ２としたとき、以下の式により表されるものとする。
Ｄ＝Ｓ２／（Ｓ１＋Ｓ２）
デューティ比Ｄは、凹凸ピッチｐと凹部の幅ｗとに依存する。凹凸ピッチｐは、出力するレーザ光の波長により一意的に決定され、凹部の幅ｗは、第１半導体層エッチング工程においてエッチングされるエッチング量により決定される。エッチング量は、エッチングレートとエッチング時間とで定まる。ここで、エッチングレートは、被エッチング体の組成、エッチャントの濃度、エッチャントの温度などの諸条件により一意的に定まる。したがって、エッチング時間は、所望するデューティ比Ｄから逆算して求めることができる。
【００３１】
以上、説明したように、本発明に係るグレーティングの製造工程は、グレーティングの凹部の深さを、第１の半導体層の厚さにより規定するとともに、グレーティングのデューティ比を、エッチング時間により規定する。したがって、グレーティングの凹部の深さとデューティ比とを個別に調整することができる。
＜考察＞
（１）特許文献１の製造方法によれば、グレーティングの凹部の深さｄは、幅ｗに依存しており（図５（ｆ））、凹部の幅ｗは、フォトレジスト２３をマスクとして溝２４を形成したときに、InP基板２１が露出した露出幅に基づいている（図５（ｂ））。
【００３２】
しかしながら、一般的に、フォトレジスト２３とInGaAsP層２２との密着性は悪く、かつ、必ずしも全体に亘り均一ではない。したがって、サイドエッチングが生じることで上記露出幅を均一にすることができず、その結果、グレーティングの凹部の深さが不均一になる。
一方、本実施の形態では、第１半導体層成長工程は、第１の半導体層２ａを略均一な厚さで結晶成長させる。したがって、グレーティングの凹部の深さがグレーティングの全体に亘り略均一とすることができる。
【００３３】
したがって、本発明に係るグレーティングの製造方法は、特許文献１に係る製造方法に比べて、凹部の深さに関してグレーティングを精度良く製造することができる。
（２）本実施の形態では、除去工程は、第１の半導体層２ａの一部に達する溝６を形成し、第１半導体層エッチング工程は、当該溝６を始点としてエッチングする。
溝６は第２の半導体層３ａのエッチングにより形成される。この際に、フォトレジスト層４と第２の半導体層３との界面付近ではサイドエッチングが生じる可能性があるが、溝６の底部（すなわちＶ字溝の頂部）ではサイドエッチングの影響はほとんどないと考えられる。したがって、隣り合う溝６の底部のピッチは、フォトレジスト層４の除去部５により定められるピッチに精度良く一致させることができる。
【００３４】
このような高い精度で形成された溝６をエッチング工程におけるエッチングの始点とすることにより、製造者の意図どおりにグレーティングの凹部のピッチを製造することができる。
（３）本実施の形態では、除去工程は、１種類のエッチャントにより非選択的にエッチングする。したがって、２種類以上のエッチャントを用いる場合よりも製造工程を簡略化することができる。
【００３５】
（４）本実施の形態では、エッチング量が制御可能なエッチングにより溝７の幅を拡張するので、溝７の幅は均一に拡張される。したがって、グレーティングの凹部の幅（図４におけるｗ１、ｗ２、ｗ３）を精度良く製造することができる。
（５）本実施の形態では、埋込工程において基板１及び第２の半導体層３ｃと同一組成の半導体で埋込層８を形成するので、埋め込まれる半導体の結晶性は溝７の底部である基板１の結晶性の影響を受けるので、埋込層８の結晶性が良好となる。さらに、埋め込まれる半導体の組成は第２の半導体層３ｃの影響を受けるので、埋込層８の組成変動が抑えられる。その結果、活性層で発生する光とグレーティングとの結合の強さ（結合係数）を安定させ、大きな光出力と高周波特性が得られる。
（変形例）
以上、本発明に係るグレーティングの製造方法について、実施の形態に基づいて説明したが、本発明はこの実施の形態に限られない。例えば、以下のような変形例が考えられる。
【００３６】
（１）除去工程において、エッチャントとして、飽和臭素水とリン酸との混合液を水で希釈したものを使用しているが、第２の半導体層３ａ及び第１半導体層２ａを非選択的にエッチングするものであれば、これに限らない。例えば、AlGaInAs/InP系などについても適用でき、エッチャントとしては臭化水素酸と過酸化水素水を水で希釈したものを使用してもかまわない。
【００３７】
（２）第１半導体エッチング工程において、エッチャントとして、硫酸と過酸化水素水との混合液を水で希釈したものを使用しているが、第２の半導体層３ｂがマスクとなり、かつ、基板１がエッチングストッパとなるものであれば、これに限らない。例えば、AlGaInAs/InP系などについても適用でき、エッチャントとしては硫酸と過酸化水素水を水で希釈したものを使用してもかまわない。
【産業上の利用可能性】
【００３８】
本発明は、グレーティングを構成要素とする光学素子、例えば、DFBレーザ素子に利用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明に係るグレーティングの製造過程における断面を示す図である。
【図２】図１（ｅ）の拡大図である。
【図３】図１（ｇ）の拡大図である。
【図４】図１（ｈ）の拡大図である。
【図５】従来技術（特許文献１）に開示されたグレーティングの製造過程における断面を示す図である。
【符号の説明】
【００４０】
１    基板
２    第１の半導体層
３    第２の半導体層
４    フォトレジスト層
５    除去部
６    溝
７    溝
８    埋込層
９    凹部
【図１】
2006078795.tif 000003
【図２】
2006078795.tif 000004
【図３】
2006078795.tif 000005
【図４】
2006078795.tif 000006
【図５】
2006078795.tif 000007