(57)【要約】【課題】  ＭＯＳトランジスタを用いた論理回路の遅延時間のバラツキを押さえる。【解決手段】  特性を調整すべき内部のＭＯＳ型論理回路と同一のＭＯＳトランジスタにより構成される遅延素子を用いたリングオシレータ１の発振出力と、所定の基準クロック入力１０との位相差を、位相比較器２により検出し、この位相差に応じて、バックゲート電圧生成回路３にて、ＭＯＳトランジスタのバックゲート電圧を生成制御することにより、内部論理回路の遅延時間を含む特性が、常時均一に制御される。特に、リングオシレータ１を構成する遅延素子１００として、実際に、半導体ＩＣ内で遅延時間を調整すべき論理回路素子を用いることにより、論理回路種別によるバックゲート電圧制御に対する効果の差を低減することができる。【選択図】      図１
2006211064.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタからなる論理回路を有する半導体集積回路の特性調整回路であって、
ＭＯＳトランジスタを用いた遅延素子からなる発振手段と、
この発振出力と基準信号との位相差に応じて前記論理回路のトランジスタのバックゲート電圧を生成する電圧生成手段と、
を含むことを特徴とする特性調整回路。
【請求項２】
前記基準信号は、前記論理回路の動作のための基準クロックであることを特徴とする請求項１記載の特性調整回路。
【請求項３】
前記遅延素子は、前記論理回路の論理素子を用いたことを特徴とする請求項１または２記載の特性調整回路。
【請求項４】
前記発振手段は、前記遅延素子を複数個用いたリングオシレータであることを特徴とする請求項１〜３いずれか記載の特性調整回路。
【請求項５】
請求項１〜４いずれか記載の特性調整回路を含むことを特徴とする半導体集積回路。
【請求項６】
ＭＯＳトランジスタからなる論理回路を有する半導体集積回路の特性調整方法であって、
ＭＯＳトランジスタを用いた遅延素子からなる発振手段の発振出力と基準信号との位相差を検出するステップと、
この位相差に応じて前記論理回路のトランジスタのバックゲート電圧を生成するステップと、
を含むことを特徴とする特性調整方法。
【請求項７】
前記基準信号は、前記論理回路の動作のための基準クロックであることを特徴とする請求項６記載の特性調整方法。
【請求項８】
前記遅延素子は、前記論理回路の論理素子を用いたことを特徴とする請求項６または７記載の特性調整方法。
【請求項９】
前記発振手段は、前記遅延素子を複数個用いたリングオシレータであることを特徴とする請求項６〜８いずれか記載の特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路の特性調整回路及びその方法並びにそれを用いた半導体集積回路に関し、特にＭＯＳ論理回路を有する半導体集積回路内の論理回路の特性調整方法に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路（ＩＣ）の微細化に伴う半導体ＩＣ製造時におけるトランジスタの特性のバラツキや、温度変化、更には電源電圧の変動などに起因して、Ｐチャネル及びＮチャネルＭＯＳトランジスタの駆動能力が変化するために、これ等トランジスタにより構成される論理回路の遅延時間などの回路特性が変動してバラツキを生ずることになる。
【０００３】
ここで、特許文献１を参照すると、ＭＯＳトランジスタのバラツキや温度変化、電源電圧変化などによるトランジスタの遅延時間を調整する技術が開示されている。この技術においては、段数の異なる２つの遅延回路の遅延差を電圧レベルに変換し、これを外部基準電圧と比較して、この比較結果に従ってＭＯＳトランジスタのバックバイアス電圧を調整することにより、遅延時間を自動調整するものである。
【０００４】
【特許文献１】特開平８−２３２７１号公報
【特許文献２】特開平５−３４２８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、遅延回路の遅延時間そのものを、予め設定されている遅延時間になるように、トランジスタのバックバイアス電圧を制御するものであるが、上述した如く、半導体ＩＣ内の全ての論理回路の遅延時間などを含む回路特性のバラツキを抑えることはできない。
【０００６】
なお、特許文献２を参照すると、半導体ＩＣにおける半導体基板へのバイアス電圧、すなわちバックバイアス電圧を高精度に調整する技術が開示されてはいるものの、半導体ＩＣ内の全ての論理回路の特性のバラツキを抑えるものではない。
【０００７】
本発明の目的は、論理回路の遅延時間などを含む回路特性のバラツキを抑えることが可能な特性調整回路及びその方法並びにそれを用いた半導体集積回路を提供することである。
【０００８】
本発明の他の目的は、ＩＣ内の論理回路の遅延時間の調整を、極めて高精度で行うことが可能な特性調整回路及びその方法並びにそれを用いた半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明による論理回路の特性調整回路は、ＭＯＳトランジスタからなる論理回路を有する半導体集積回路の特性調整回路であって、ＭＯＳトランジスタを用いた遅延素子からなる発振手段と、この発振出力と基準信号との位相差に応じて前記論理回路のトランジスタのバックゲート電圧を生成する電圧生成手段とを含むことを特徴とする。
【００１０】
本発明による半導体集積回路は、上記の特性調整回路を含むことを特徴とする。
【００１１】
本発明による論理回路の特性調整方法は、ＭＯＳトランジスタからなる論理回路を有する半導体集積回路の特性調整方法であって、ＭＯＳトランジスタを用いた遅延素子からなる発振手段の発振出力と基準信号との位相差を検出するステップと、この位相差に応じて前記論理回路のトランジスタのバックゲート電圧を生成するステップとを含むことを特徴とする。
【００１２】
本発明の作用を述べる。特性を調整すべき内部のＭＯＳ型論理回路と同一のＭＯＳトランジスタにより構成される遅延素子を用いたリングオシレータの発振出力と所定の基準クロックとの位相差を検出し、この位相差に応じてＭＯＳトランジスタのバックゲート電圧を制御することにより、内部論理回路の遅延時間を含む特性が、常時均一に制御される。特に、リングオシレータを構成する遅延素子として、実際に、半導体ＩＣ内で遅延時間を調整すべき論理回路素子を用いることにより、論理回路種別によるバックゲート電圧制御に対する効果の差を低減することができる。
【発明の効果】
【００１３】
本発明によれば、半導体ＩＣにおける製造工程のバラツキ、温度や電源電圧などの外部環境条件の変動に起因して発生する論理回路の遅延時間を含む回路特性のバラツキを自動的に調整できるという効果がある。
【００１４】
本発明によれば、回路特性として重要な遅延時間の調整を、実際にＩＣ内で遅延時間を考慮すべき論理パスを構成するリングオシレータの遅延時間、すなわち発振周波数を用いて行うようにしているので、調整精度が向上可能になるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について説明する。図１は本発明の一実施の形態を示すブロック図であり、複数の遅延素子１００をリング状に接続して構成されたリングオシレータ１が設けられており、このリングオシレータ１の発振周波数が位相比較器２へ入力されて、基準クロック入力１０と周波数及び位相比較が行われる。この比較の結果はバックゲート電圧生成回路３へ入力され、この比較結果に応じて、図示せぬＣＭＯＳ論理回路のバックゲート電圧１１及び１２が生成されることになる。なお、１１はＰチャネルトランジスタ（Ｐ−Ｔｒ）のバックゲート電圧であり、１２はＮチャネルトランジスタ（Ｎ−Ｔｒ）のバックゲート電圧である。
【００１６】
なお、これらリングオシレータ１、位相比較器２、バックゲート電圧生成回路３及び図示せぬ論理回路は、一つのＩＣ基板上に作成されたＣＭＯＳトランジスタ構成である。
【００１７】
かかる構成において、位相比較器３は、ＣＭＯＳ論理回路による遅延素子１００を、直列にかつリング状に接続してなるリングオシレータ（遅延回路）１の発振信号と基準クロック入力１０との位相比較を行って、発振信号の遅延時間が大なる場合には、発振信号の位相を早める方向に、例えば、ＣＭＯＳ論理回路のバックゲート電圧１１を下げる方向に、逆の場合には、発振信号の位相を遅くする方向に、例えば、バックゲート電圧１１を上げる方向に、それぞれ位相比較出力を生成する。この位相比較出力を受けて、バックゲート電圧生成回路３の出力電圧が変化し、その結果、リングオシレータ１の発振周波数も制御される。このフィードバック制御は、リングオシレータ１の発振周波数が基準クロック入力１０の周波数に一致するまで行われることになる。
【００１８】
こうすることにより、ＩＣ製造過程におけるバラツキや、温度や電圧などの環境条件の変動により生ずる論理回路の遅延時間のバラツキを、自動的にかつ高精度で調整できることになる。
【００１９】
図２〜図４は図１におけるリングオシレータ１を構成する遅延素子１００の例である。図２はＰチャネルトランジスタ３０とＮチャネルトランジスタ３１とからなるＣＭＯＳインバータ１００である。図３はＰチャネルトランジスタ３２，３３とＮチャネルトランジスタ３４，３５とからなる２入力ＮＡＮＤ１０１である。図４はＰチャネルトランジスタ３６，３７とＮチャネルトランジスタ３８，３９とからなる２入力ＮＯＲ１０２である。図５はリングオシレータ１を、図２〜図４の各論理回路（遅延素子１００〜１０２）により構成した場合の一例を示している。
【００２０】
この様に、リングオシレータ１の遅延素子として、ＩＣ内の論理回路を構成する論理回路素子と同じ構成のものを用いることにより、論理回路種別によるバックゲート電圧制御に対する効果の差を低減することができ、特性調整の精度がより向上することになる。
【００２１】
図６は本発明の他の実施の形態を示すブロック図であり、図１と同等部分は同一符号により示している。本例においては、半導体ＩＣに入力される同期クロック入力４１を、図１に示した基準クロック入力１０として用いる場合の例を示している。この場合、同期クロック入力４１はＩＣ内部のＣＭＯＳ同期回路４に用いられるクロック信号である。
【００２２】
図１の例では、専用の基準クロック入力１０を必要とするが、この半導体ＩＣが外部クロックに同期して動作する同期回路の場合には、図６のように、基準クロック入力１０（図１参照）を、同期回路４に用いられるクロック信号と兼用することにより、調整のために必要な外部からの基準クロック入力１０の供給が不要となり、余分なクロック供給回路や入力端子などが必要なくなる。
【００２３】
本発明は、ＣＭＯＳ論理回路を用いた半導体ＩＣに適用されるが、特にクロック信号に同期して動作するディジタル回路分野の半導体ＩＣに広く適用可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態のブロック図である。
【図２】図１のリングオシレータにおける遅延素子の例を示す図である。
【図３】図１のリングオシレータにおける遅延素子の例を示す図である。
【図４】図１のリングオシレータにおける遅延素子の例を示す図である。
【図５】リングオシレータの例を示す図である。
【図６】本発明の他の実施の形態のブロック図である。
【符号の説明】
【００２５】
１  リングオシレータ
２  位相比較器
３  バックゲート電圧生成回路
４  ＣＭＯＳ同期回路
【図１】
2006211064.tif 000003
【図２】
2006211064.tif 000004
【図３】
2006211064.tif 000005
【図４】
2006211064.tif 000006
【図５】
2006211064.tif 000007
【図６】
2006211064.tif 000008