(57)【要約】【課題】  良質のｐｏｌｙ−Ｓｉの製造及びそれを利用する半導体素子の製造方法を提供する。【解決手段】  基板１に形成されたａ−Ｓｉ膜３に中性イオンを注入した後、熱処理による多結晶化を行うｐｏｌｙ−Ｓｉ（多結晶シリコン）、多結晶シリコン層を含んだ半導体素子、及び多結晶シリコン活性層上に形成されたゲート絶縁層上に形成されるゲートを備えたＴＦＴの製造方法であって、熱処理時に高エネルギーであるａ−Ｓｉを多結晶化でき、一方では、熱に弱いプラスチック等にも良質のｐｏｌｙ−Ｓｉを形成でき、シリコン及びガラスのように熱に強い基板、またはプラスチックのように熱に弱い基板に良質の多結晶を形成できる。【選択図】      図１Ｃ
2006024946.tif 000002
【特許請求の範囲】
【請求項１】
基板に物理気相成長法によりａ−Ｓｉ膜を形成するステップと、
前記ａ−Ｓｉ膜に中性イオンを注入するステップと、
前記ａ−Ｓｉ膜を熱処理するステップと、
を含むことを特徴とする多結晶シリコンの製造方法。
【請求項２】
前記基板としてシリコン、ガラスまたはプラスチックのうち、いずれか一つを利用することを特徴とする請求項１に記載の多結晶シリコンの製造方法。
【請求項３】
前記ａ−Ｓｉ膜は、スパッタリング法により形成されることを特徴とする請求項１に記載の多結晶シリコンの製造方法。
【請求項４】
前記熱処理は、エキシマレーザーアニーリングを利用することを特徴とする請求項１に記載の多結晶シリコンの製造方法。
【請求項５】
前記中性イオンは、Ｓｉ、Ｇｅ、Ａｒ、Ｃから構成されるグループから選択されたいずれか一つの元素であることを特徴とする請求項１に記載の多結晶シリコンの製造方法。
【請求項６】
基板と、この基板上に形成される多結晶シリコン層とを含む半導体素子の製造方法において、
前記基板上に物理気相成長法によりａ−Ｓｉ膜を堆積させるステップと、
前記ａ−Ｓｉ膜に中性イオンを注入するステップと、
前記ａ−Ｓｉ膜を熱処理するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記基板としてシリコン、ガラスまたはプラスチックのうち、いずれか一つを利用することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記ａ−Ｓｉ膜は、スパッタリング法により形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記熱処理は、エキシマレーザーアニーリングを利用することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１０】
前記中性イオンは、Ｓｉ、Ｇｅ、Ａｒ、Ｃから構成されるグループから選択されたいずれか一つの元素であることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１１】
基板、この基板に形成される多結晶シリコン活性層、この活性層上に形成されるゲート絶縁層、及びこのゲート絶縁層上に形成されるゲートを備えるＴＦＴを製造する方法において、
前記活性層を形成するステップは、
前記基板上に物理気相成長法によりａ−Ｓｉ膜を形成するステップと、
前記ａ−Ｓｉ膜に中性イオンを注入するステップと、
前記ａ−Ｓｉ膜を熱処理するステップと、
を含むことを特徴とするＴＦＴの製造方法。
【請求項１２】
前記基板としてシリコン、ガラスまたはプラスチックのうち、いずれか一つを利用することを特徴とする請求項１１に記載のＴＦＴの製造方法。
【請求項１３】
前記ａ−Ｓｉ膜は、スパッタリング法により形成されることを特徴とする請求項１１に記載のＴＦＴの製造方法。
【請求項１４】
前記熱処理は、エキシマレーザーアニーリングを利用することを特徴とする請求項１１に記載のＴＦＴの製造方法。
【請求項１５】
前記中性イオンは、Ｓｉ、Ｇｅ、Ａｒ、Ｃから構成されるグループから選択されたいずれか一つの元素であることを特徴とする請求項１１に記載のＴＦＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコンの製造方法及び及びそれを適用した半導体素子の製造方法に関し、特に、結晶粒子のサイズを増大させるためのｐｏｌｙ−Ｓｉの製造方法及びそれを適用した半導体素子やＴＦＴなどの電子素子の製造方法に関する。
【背景技術】
【０００２】
多結晶シリコン（ｐｏｌｙ  ｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ：以下、ｐｏｌｙ−Ｓｉ）は、非晶質シリコン（ａｍｏｒｐｈｏｕｓ  Ｓｉ：以下、ａ−Ｓｉ）に比べて高い移動度を有するため、平板ディスプレイ素子だけでなく、太陽電池などの多様な電子素子などに応用される。
一般的に、良質のｐｏｌｙ−Ｓｉ結晶を得るには、熱に強い材料、例えば、ガラスなどが利用される。ガラスのように熱に強い材料に形成されるｐｏｌｙ−Ｓｉの製造には、ＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＰＥＣＶＤ（プラズマ化学気相成長：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）のような高温下でのａ−Ｓｉ蒸着法が利用され、そのような従来方法により得られる結晶粒子の最大サイズは約３０００〜４０００Åであり、その以上のサイズは非常に得られ難いということが知られている。したがって、より大径のｐｏｌｙ−Ｓｉの製造技術の開発は、一つの課題として残っている。
【０００３】
一方、最近では、プラスチック基板にｐｏｌｙ−Ｓｉの電子素子を形成する方法が研究されている。プラスチックの熱的変形を防止するために、ｐｏｌｙ−Ｓｉの電子素子を形成するためのスパッタリングのような、いわゆる低温工程の導入が不可避である。そのような低温工程は、基板に対する熱的衝撃を防止するためにも必要であり、さらには、素子製造時の高温工程で発生する工程欠陥を抑制するためにも必要である。このため、プラスチック基板は、熱に弱いという短所にも関わらず、軽くて柔軟ながらも丈夫であるという長所を有することにより、最近、平板ディスプレイ素子の基板として研究されている。
【０００４】
特許文献１には、シリコンチャンネルをプラスチック基板に形成する工程でプラスチックの損傷を防止できる方法が開示されている。
一般的に、ＣＶＤやＰＥＣＶＤ法により形成されたａ−Ｓｉ膜には、１０−２０％の残留水素が存在する。そのような残留ガスは、ＥＬＡ（エキシマレーザーアニーリング：Ｅｘｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｌｉｎｇ）などの熱処理により得られたＳｉ結晶に多量の欠陥を発生させる。
【０００５】
残留水素による欠陥発生を防止して良質のｐｏｌｙ−Ｓｉを得るには、希ガス、例えば
Ａｒを利用したスパッタリング法が好ましい。スパッタリングによれば、ａ−Ｓｉ膜に捕獲されたＡｒは、約１〜３％と低く表れる。ｐｏｌｙ−Ｓｉの品質は、水素捕獲率を下げれば下げるほど向上する。前記のように、ａ−Ｓｉ薄膜を堆積させるために使用されるスパッタリング法では、希ガスを利用するため、シリコンに水素が残留しないが、熱処理過程において、一定のレベル以上のエネルギーでは、プラスチックのような熱に弱い基板からシリコン膜が剥がれるという問題が発生することがある。このため、良質のｐｏｌｙ−Ｓｉを形成する際に、高エネルギーでの熱処理には限界がある。
【特許文献１】米国特許第５，８１７，５５０号明細書（Ｃａｒｒｙ  ｅｔ  ａｌ．）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、結晶粒子のサイズを増大させるためのｐｏｌｙ−Ｓｉの製造方法、及びそれを利用する電子素子の製造方法を提供するところにある。
本発明の他の目的は、高温工程だけでなく、低温工程により得られたａ−Ｓｉから大径のｐｏｌｙ−Ｓｉを製造できる方法、及びそれを利用する電子素子の製造方法を提供するところにある。
本発明の更に他の目的は、低コストで良質のｐｏｌｙ−Ｓｉを製造できる製造方法、及びそれを利用する電子素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記目的を解決するために、本発明の請求項１に記載のに係るｐｏｌｙ−Ｓｉの製造方法は、基板に物理気相成長法によりａ−Ｓｉ膜を形成するステップと、前記ａ−Ｓｉ膜に中性イオンを注入するステップと、前記ａ−Ｓｉ膜を熱処理するステップと、を含む。
【０００８】
本発明によれば、前記基板は、シリコン、ガラスまたはプラスチックであり、イオン注入はイオン注入装置を利用して実施する。また、前記熱処理は、エキシマレーザーアニーリングを利用する。
【０００９】
前記ａ−Ｓｉ膜は、スパッタリング法のような物理気相成長法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下、ＰＶＤ）により形成され、前記熱処理は、エキシマレーザー等により行われる。
【００１０】
本発明に係る半導体素子の製造方法によれば、基板と、この基板上に形成されるｐｏｌｙ−Ｓｉ層とを含む半導体素子の製造方法において、前記基板上にＰＶＤ法によりａ−Ｓｉ膜を堆積させるステップと、前記ａ−Ｓｉ膜に中性イオンを注入するステップと、前記ａ−Ｓｉ膜を熱処理するステップと、を含む。
【００１１】
また、本発明に係るＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法によれば、基板、この基板に形成されるｐｏｌｙ−Ｓｉ活性層、この活性層上に形成されるゲート絶縁層、及びこのゲート絶縁層上に形成されるゲートを備えるＴＦＴを製造する方法において、前記活性層を形成するステップは、前記基板上にＰＶＤ法によりａ−Ｓｉ膜を形成するステップと、前記ａ−Ｓｉ膜に中性イオンを注入するステップと、前記ａ−Ｓｉ膜を熱処理するステップと、を含む。
【００１２】
本発明に係る製造方法において、中性イオンは、Ｓｉ、Ｇｅ、Ａｒ、Ｃから構成されるグループから選択されたいずれか一つの元素である。好ましくは、中性イオンとしてＳｉ+である。
【発明の効果】
【００１３】
本発明によれば、良質のｐｏｌｙ−Ｓｉ及びそれを適用する半導体素子が得られる。そのような本発明は、多結晶化の以前に中性イオンをａ−Ｓｉに注入することで、優れた多結晶質のｐｏｌｙ−Ｓｉが得られる。このような本発明の方法は、シリコンやガラス基板だけでなく、熱に弱いプラスチックにも適用可能である。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して、本発明に係るｐｏｌｙ−Ｓｉ薄膜の製造方法、及びそれを利用する半導体素子としてＴＦＴの製造方法の実施形態を詳細に説明する。
図１Ａないし図１Ｄは、本発明に係るｐｏｌｙ−Ｓｉ薄膜の製造工程を説明する図面であって、特に、中性イオンとして、例えば、Ｓｉ+の注入によりｐｏｌｙ−Ｓｉ薄膜を形成する方法を説明する図面である。
【００１５】
図１Ａに示すように、ｐｏｌｙ−Ｓｉ薄膜形成のためのＳｉ（Ｓｉウェーハ）、ガラスまたはプラスチックなどの基板１を準備する。基板１上には、電気的絶縁などのためのＳｉＯ2酸化膜２が形成されており、Ｓｉウェーハの場合には、自然な酸化膜が形成されている。
【００１６】
図１Ｂに示すように、前記基板１上にアモルファスシリコン（以下、ａ−Ｓｉ）薄膜３を形成する。ａ−Ｓｉ薄膜３は、スパッタリング法などのＰＶＤにより形成される。そのとき、低温蒸着可能なスパッタリング法に利用されるスパッタリングガスは、希ガス、例えば、Ａｒである。ａ−Ｓｉ薄膜３の厚さは、５０ｎｍになるように調節する。スパッタリングパワーは２００Ｗ、ガス圧力は５ｍＴｏｒｒになるように調節する。
【００１７】
図１Ｃに示すように、ａ−Ｓｉ薄膜３に中性イオン、例えば、Ｓｉ+注入を行う。中性イオンは、Ｓｉ、Ｇｅ、Ａｒ、Ｃから構成されるグループから選択されたいずれか一つの元素である。好ましくは、中性イオンとしてＳｉが利用される。イオン注入は、公知のイオン注入装置により行われる。
中性イオン、例えば、Ｓｉ+の注入は、ａ−Ｓｉ薄膜に対する中性イオンの衝突を引き起こし、そして、注入された中性イオンの一部は、ａ−Ｓｉ膜３内に浸入する。
【００１８】
図１Ｄに示すように、中性イオンが注入されたａ−Ｓｉ薄膜３を炉（図略）やエキシマレーザーアニーリング（ＥＬＡ）により熱処理して、目的とするｐｏｌｙ−Ｓｉ薄膜（多結晶シリコン薄膜）を得る。好ましくは、熱処理は、ＥＬＡを利用する。
【００１９】
図２Ａは、本発明によってａ−ＳｉにＳｉ+を注入した後、製造されたｐｏｌｙ−ＳｉのＳＥＭ（走査型電子顕微鏡：ｓｃａｎｎｉｎｇ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）写真であり、図２Ｂ及び図２Ｃは、従来の方法によってａ−ＳｉにＳｉ+の注入なしに製造されたｐｏｌｙ−ＳｉのＳＥＭ写真である。
図２Ａないし図２Ｃに示す本発明と従来の方法によるサンプルを得るために、ａ−Ｓｉ膜は、常温においてスパッタリング法により約５０ｎｍの厚さに形成された。各サンプルの熱処理のために、本発明に係る図２Ａのサンプルの場合、２３５ｍＪ／ｃｍ2のエキシマレーザーを持続時間２０ｎｓで５回照射し、従来の方法に係る図２Ｂのサンプルの場合には、更に高いエネルギー密度で２４０ｍＪ／ｃｍ2のエキシマレーザーが持続時間２０ｎｓで５回照射された。そして、図２Ｃのサンプルの場合には、最も低い１５０ｍＪ／ｃｍ2のエキシマレーザーが持続時間２０ｎｓで５回照射された。
【００２０】
図２Ａに示す本発明に係るｐｏｌｙ−Ｓｉの結晶粒子のサイズは約６００〜８００ｎｍであり、図２Ｂに示す従来方法によるｐｏｌｙ−Ｓｉの結晶粒子のサイズは約２００〜３００ｎｍであり、図２Ｃに示す従来方法によるｐｏｌｙ−Ｓｉは、前記サンプルに比べて非常に小さな結晶粒子を有している。このように、図２Ａ、図２Ｂ及び図２Ｃを比較すれば分かるように、本発明により得られたサンプルは、従来方法により得られたサンプルに比べて、結晶粒子のサイズが非常に大きな良質のｐｏｌｙ−Ｓｉが得られている。
【００２１】
このような本発明の結果、熱処理前に行われる中性イオンの注入時に、中性イオンの衝突によりａ−Ｓｉに存在する不要なガス、例えば、スパッタリング時に使用されたＡｒなどのガスドメインが破壊される。なお、それと共に非晶質に存在する局部的な結晶質を全体的に均一に非晶質化して、後続する熱処理を通して結晶化を全体的に均一に進行させることで、より拡大したサイズの結晶粒子の成長を助けると推定される。
【００２２】
前記のような本発明の方法により得られるｐｏｌｙ−Ｓｉは、一つの完成品ではあるが、電子素子の一つの構成要素として応用されるための半加工品に該当する。このような本発明のｐｏｌｙ−Ｓｉ薄膜構造体は、ＴＦＴ、太陽電池、その他のｐｏｌｙ−Ｓｉ薄膜が要求される各種応用装置にも適用でき、そのような応用装置は、前記のような構造を有するかぎり、本発明の範囲内にあることは明らかである。
【００２３】
公知によると、良質のｐｏｌｙ−Ｓｉを得るための最高の適正エネルギーは、約２５０ｍＪ／ｃｍ2であるということが知られている。このような点を考慮すれば、本発明の製造方法により、そのような適正エネルギーに近いエネルギーでシリコンを熱処理することが可能であり、したがって、良質のｐｏｌｙ−Ｓｉが得られる。
下記の表は、従来方法と本発明の方法とに係るｐｏｌｙ−Ｓｉの熱処理による耐性テストの結果を示す。
【００２４】
下記の表１は、Ｓｉ+注入なしにｐｏｌｙ−Ｓｉを形成する従来方法の結果であり、表２は、Ｓｉ+注入後にｐｏｌｙ−Ｓｉを形成する本発明の方法の結果を示す。
【００２５】
【表１】
2006024946.tif 000003
【００２６】
【表２】
2006024946.tif 000004
【００２７】
前記表１及び表２を比較することで、本発明に係る方法が優れた品質のｐｏｌｙ−Ｓｉを製造できることが分かる。前記表で、○×は、実験されたサンプルを示し、ここで、○は、該当条件の熱処理によってもｐｏｌｙ−Ｓｉが残留することを意味し、×は、熱処理によりｐｏｌｙ−Ｓｉが剥離されるか、または損傷していることを意味する。
表１に示すように、中性イオンが注入されていないシリコンは、２００ｍＪ／ｃｍ2の低エネルギーで破壊または損傷される。しかし、表２に示すように、本発明によれば、２００ｍＪ／ｃｍ2以上の高エネルギーの熱処理によっても、ｐｏｌｙ−Ｓｉが望ましく形成されたことが分かる。一方、表２は、本発明に係るｐｏｌｙ−Ｓｉ形成時に、Ａｒスパッタリングに比べてＸｅスパッタリングが更に安定的にｐｏｌｙ−Ｓｉを形成できることを示す。
【００２８】
図３Ａは、従来方法により製造されたａ−ＳｉのＴＥＭ（透過型電子顕微鏡：ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）写真であり、図３Ｂは、本発明により製造されたａ−ＳｉのＴＥＭ写真である。
図３Ａに示すように、従来方法によるａ−Ｓｉは、非晶質状態であるにも拘らず、ａ−Ｓｉ内に境界が表されることに対し、図３Ｂに示すように、本発明に係るａ−Ｓｉは、境界なしに全体的に非常に均一であるため、ａ−Ｓｉであることが分かる。
図３Ａ及び図３Ｂにおいて、それぞれ右上端にあるボックス写真は電子回折パターンを示している。これは、本発明により製造されたａ−Ｓｉが、従来方法により製造されたａ−Ｓｉに比べて、更に均一な非晶質シリコンであることを示している。図３Ｂに示す本発明により製造されたａ−ＳｉのＴＥＭ写真は、図３Ａに比べて拡大された写真である。
【００２９】
前記したｐｏｌｙ−Ｓｉの製造方法は、本発明の一つの範囲である半導体素子の製造方法の一部であり、例えば、ＴＦＴを製造する工程のうち、最も重要な工程であり、その他の工程は、一般的に公知の方法に従い、それについて下記に概略的に説明する。
本発明に係るＴＦＴ製造工程の特徴は、常温または高温工程を通じてｐｏｌｙ−Ｓｉなどを製造することで、シリコンウェーハはもとより、プラスチックのような熱に弱い基板に良質のＴＦＴが得られる。
【００３０】
図４に示すフローチャートを参照すれば、まず、前記した本発明の方法によって、基板上にｐｏｌｙ−Ｓｉ薄膜を形成する（１０）。このとき、好ましくは、Ｘｅスパッタリングを利用して、ａ−Ｓｉ薄膜を堆積させる。そして、このａ−Ｓｉ薄膜に、中性イオン、好ましくは、Ｓｉ+を注入し、この後、ＥＬＡにより熱処理する。
このような過程により形成されたｐｏｌｙ−Ｓｉ薄膜は、活性層の形態でパターニングする（１１）。パターニングは、一般的に知らされたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈ）等の乾式エッチング法を利用する。
【００３１】
活性層がパターニングされた以後に、ゲート絶縁層として使用されるＳｉＯ2薄膜を形成する（１２）。
ＳｉＯ2ゲート絶縁層が完成された後には、全面的に１２０℃の温度でＡｌなどの金属膜を蒸着した後（１３）、それをパターニングしてゲート（電極）を完成する（１４）。
ゲートが完成された後、ソース−ドレイン領域を形成するために不純物注入を行い（１５）、それを通常の方法でＥＬＡにより熱処理する（１６）。
【００３２】
ソース−ドレイン領域が形成された後、その上にも１５０℃でＩＣＰ（誘導結合プラズマ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）−ＣＶＤによりＩＬＤ（層間絶縁：ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）として、例えば、ＳｉＯ2を形成し（１７）、それに続いて、いわゆる、コンタクトホールの形成及びメタライゼーションを経ることで（１８）、目的とするｐｏｌｙ−ＳｉＴＦＴを得る。
【００３３】
図５は、本発明により製造されたＴＦＴの断面図である。
図５に示すように、基板１の上面に保護層２が形成されている。保護層２上にｐｏｌｙ−Ｓｉ膜３が設けられているが、それは、ドーピングされたソース、ドレイン及びそれらの間のチャンネルに区分される。ｐｏｌｙ−Ｓｉ膜３上には、ゲート絶縁層４が形成されており、ここで、ソース及びドレインに対応する部分には、その上からのソース電極とドレイン電極とのコンタクトのための貫通孔が形成されている。
【００３４】
前記ソースとドレインとの間のチャンネル上には、ゲート（または、ゲート電極）が形成されており、その上にＩＬＤが形成されている。ＩＬＤにも前記ソースとドレインとに対応する部分に貫通孔が形成されている。ソース電極は、ｐｏｌｙ−Ｓｉのソースに連結されており、ドレイン電極は、ｐｏｌｙ−Ｓｉのドレインに連結されている。
以上のように、図面と明細書とで最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び同様な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００３５】
本発明のｐｏｌｙ−Ｓｉの製造方法は、平板表示素子、例えば、ＡＭＬＣＤ、ＡＭＯＬＥＤ、太陽電池、及び半導体メモリー素子などへの適用に適している。そのような本発明により製造された良質のｐｏｌｙ−Ｓｉは、非常に高い移動度及び応答性を有し、特に、熱に弱いプラスチックにも形成できるため、プラスチックを基板として使用するＴＦＴに非常に適している。そのようなＴＦＴは、前記のようなＡＭＬＣＤ、ＡＭＯＬＥＤの以外にＴＦＴをスイッチング素子または増幅素子などとして利用する各種電子素子の製造にも適用できる。
【図面の簡単な説明】
【００３６】
【図１Ａ】本発明に係るｐｏｌｙ−Ｓｉの製造工程を説明する図面である。
【図１Ｂ】本発明に係るｐｏｌｙ−Ｓｉの製造工程を説明する図面である。
【図１Ｃ】本発明に係るｐｏｌｙ−Ｓｉの製造工程を説明する図面である。
【図１Ｄ】本発明に係るｐｏｌｙ−Ｓｉの製造工程を説明する図面である。
【図２Ａ】本発明により製造されたｐｏｌｙ−ＳｉのＳＥＭ写真である。
【図２Ｂ】従来方法により製造されたｐｏｌｙ−ＳｉのＳＥＭ写真である。
【図２Ｃ】従来方法により製造されたｐｏｌｙ−ＳｉのＳＥＭ写真である。
【図３Ａ】従来方法により製造されたａ−ＳｉのＴＥＭ写真である。
【図３Ｂ】本発明により製造されたａ−ＳｉのＴＥＭ写真である。
【図４】本発明に係るＴＦＴの製造方法の概略的な工程フローチャートである。
【図５】本発明により製造されたＴＦＴの概略的な断面図である。
【符号の説明】
【００３７】
１    基板（Ｓｉ，ガラス，プラスチックなどの基板）
２    ＳｉＯ2酸化膜（保護層）
３    ａ−Ｓｉ薄膜（アモルファスシリコン薄膜）
４    ゲート絶縁層
【図１Ａ】
2006024946.tif 000005
【図１Ｂ】
2006024946.tif 000006
【図１Ｃ】
2006024946.tif 000007
【図１Ｄ】
2006024946.tif 000008
【図４】
2006024946.tif 000009
【図５】
2006024946.tif 000010
【図２Ａ】
2006024946.tif 000011
【図２Ｂ】
2006024946.tif 000012
【図２Ｃ】
2006024946.tif 000013
【図３Ａ】
2006024946.tif 000014
【図３Ｂ】
2006024946.tif 000015