(57)【要約】【課題】  回路規模を小さくすることができ、高速化に適したしきい値回路および個数判別回路を提供する。【解決手段】  入力信号ａ１〜ａ７に応じて２入力を切換えるセレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１を設け、１行目のセレクタ１１１〜１１７の一方入力を「１」に設定し、他方入力には前列の出力を与え、１列目のセレクタ１１１の他方入力を「０」に設定し、２行目以降のセレクタ１２１〜１２６，１３１〜３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１のそれぞれの一方入力端には、前行の対応するセレクタの前列の出力を与え、初列の他方入力端は「０」に設定し、最終行，最終列のセレクタ１１７〜１７１から入力信号ａ１〜ａ７のうち「１」または「０」が所定個数以上含まれているかを示すしきい値判別信号を出力する。【選択図】      図１
2006025345.tif 000002
【特許請求の範囲】
【請求項１】
第１のレベルと、前記第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数が所定数以上であるか否かを判別するしきい値回路であって、
それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ個の選択回路を含み、
先頭の選択回路における一方入力端が第１のレベルに設定され、他方の入力端が第２のレベルに設定され、後続する選択回路の一方入力端が前記第１のレベルに設定され、他方入力端には前の選択回路の出力が与えられ、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、
前記２値信号に応じて前記２つの入力端が切換えられ、最後尾の選択回路から前記Ｎ個の入力信号に前記第１のレベル信号が所定個数以上含まれているか、あるいは所定個数以下であるかを示すしきい値判別信号を出力する、しきい値回路。
【請求項２】
前記選択回路は、Ｎ個〜１個が第１行〜第Ｎ行に配列されており、各行の先頭の選択回路における他方入力端は前記第２のレベルに設定され、各選択回路の一方入力端は前行の対応する選択回路の前列の出力が与えられており、各行の最終列の選択回路から前記第１のレベル信号が１〜Ｎ個以上含まれているか、あるいは０〜Ｎ−１個以下であるかを示すしきい値判別信号を出力する、請求項１に記載のしきい値回路。
【請求項３】
前記第１〜第Ｎ行に配列された選択回路は、
Ｎ−Ｏ行，Ｎ−Ｏ列に配列された第１の選択回路と、
Ｏ行，Ｏ列に配列された第２の選択回路とを含み、さらに
前記第１および第２の選択回路における判別信号の論理値に基づいて、しきい値判別信号を出力する論理回路とを含む、請求項２に記載のしきい値回路。
【請求項４】
第１のレベルと、前記第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数が所定数以上であるか否かを判別するしきい値回路であって、
それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ＋１−Ｐ（０≦Ｐ≦Ｎ）個の選択回路がＰ行配列され、
第１行の先頭の選択回路における一方入力端が第１のレベルに設定され、他方入力端が第２のレベルに設定され、次列以降における選択回路の一方入力端が前記第１のレベルに設定され、前の選択回路の出力が当該選択回路の他方入力端に与えられるとともに次の行の次列における選択回路の一方入力端に与えられており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、
前記２値信号応じて前記２つの入力が切換えられ、最終行の最後尾の選択回路から前記Ｎ個の入力信号に前記第１のレベル信号がＰ個以上含まれているか、あるいはＰ−１個以下であるかを示すしきい値判別信号を出力する、しきい値回路。
【請求項５】
前記Ｎ個の２値信号は、Ｎ個の重み付け信号であり、
前記Ｎ個の重み付け信号をＭ（＜Ｎ）個の信号に変換し、かつ変換の前後で重みの合計を変更することなく出力する前処理回路を含み、
前記選択回路は、複数行，Ｍ列で配列されている、請求項１から４のいずれかに記載のしきい値回路。
【請求項６】
第１のレベルと、前記第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別する個数判別回路であって、
それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ個の選択回路が少なくとも２行配列されており、
第１行の先頭の選択回路における一方入力端が第２のレベルに設定され、他方入力端が第１のレベルに設定され、次列以降における選択回路の一方入力端が前記第２のレベルに設定され、前の選択回路の出力が当該選択回路の他方入力端に与えられるとともに次の行における次列の選択回路の他方入力端に与えられており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、
前記２値信号に応じて前記２つの入力が切換えられ、最後尾の選択回路から前記Ｎ個の入力信号に前記第１のレベル信号が所定個含まれているか、あるいは所定個以外であるかを示す個数判別信号を出力する、個数判別回路。
【請求項７】
さらに、前記選択回路は、Ｎ個−１個〜１個が第２行〜第Ｎ＋１行に配列されており、各行の先頭の選択回路における他方入力端は前記第２のレベルに設定され、各選択回路の一方入力端は前行の対応する選択回路の前列の出力が与えられており、各行の最終列の選択回路から前記第１のレベル信号が０〜Ｎ個含まれているかを示す個数判別信号を出力する、請求項６に記載の個数判別回路。
【請求項８】
第１のレベルと、前記第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別する個数判別回路であって、
それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ−Ｐ（０≦Ｐ≦Ｎ）個とＮ＋１−Ｐ個の選択回路がＰ＋１行配列され、
各行の選択回路は、次列以降の選択回路の他方入力端が前列の選択回路の出力を受け、第１行目のＮ−Ｐ個の選択回路は、先頭の一方入力端が第２のレベルに設定され、他方入力端が第１のレベルに設定され、第２行目のＮ＋１−Ｐ個の選択回路は先頭の一方入力端が第１のレベルに設定され、他方入力端が第２のレベルに設定され、第３行〜第Ｐ＋１行の選択回路は先頭の一方入力端が前行の対応する選択回路の前列の出力に接続され、他方入力端が第２のレベルに設定されており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、
前記２値信号に応じて前記２つの入力が切換えられ、最終行の最後尾の選択回路から前記Ｎ個の入力信号に前記第１のレベル信号がＰ個含まれているか否かを示す個数判別信号を出力する、個数判別回路。
【請求項９】
前記Ｎ個の２値信号は、Ｎ個の重み付け信号であり、
前記Ｎ個の重み付け信号をＭ（＜Ｎ）個の信号に変換し、かつ変換の前後で重みの合計を変更することなく出力する前処理回路を含み、
前記選択回路は、複数行，Ｍ列で配列されている、請求項６から８のいずれかに記載の個数判別回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はしきい値回路および個数判別回路に関し、特に、複数の入力信号が「１」あるいは「０」である数が所定数以上あるか否かを判別するしきい値回路および所定の個数であるか否かを判別する個数判別回路に関する。
【背景技術】
【０００２】
デジタル信号において、複数の入力信号のうち「１」あるいは「０」がいくつあるかを判別する回路が用いられている。このような回路では、図１０〜図１３に示すような多入力ＡＮＤ回路あるいは多入力ＯＲ回路が用いられている。
【０００３】
図１０に示した例は７入力ＯＲ回路１を用いた例であり、入力信号ａ１〜ａ７のうち「１」が１個でもあればしきい値判別信号として「１」を出力し、０個以下であればしきい値判別信号として「０」を出力する。
【０００４】
図１１に示した例は、入力信号ａ１とａ２〜ａ７，ａ２とａ３〜ａ７，ａ３とａ４〜ａ７，ａ４とａ５〜ａ７，ａ５とａ６およびａ７，ａ６とａ７のそれぞれの論理積を入力ＡＮＤ回路２〜２２で求め、それぞれの出力を多入力ＯＲ回路２３に与えるものであり、入力信号ａ１，ａ２…ａ６，ａ７のうち「１」が２個以上あればしきい値判別信号として「１」を出力し、「１」が１個以下であれば「０」を出力する。
【０００５】
図１２に示した例は、入力信号ａ１〜ａ７から３個を選択してあらゆる組合わせを３入力ＡＮＤ回路２４，２５…２６，２７に入力し、各３入力ＡＮＤ回路２４，２５…２６，２７の出力を多入力ＯＲ回路２８に与えるものであり、入力信号ａ１〜ａ７のうち「１」が３個以上あればしきい値判別信号として「１」を出力し、２個以下であれば「０」を出力する。
【０００６】
図１３に示した例は、７入力ＡＮＤ回路２９を用いた例であり、入力信号ａ１〜ａ７のうちの「１」が７個以上あるとき「１」を出力し、６個以下であれば「０」を出力する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のごとく、複数の入力信号のうち「１」あるいは「０」が所定個数あるか否かを判別する個数判別、あるいは所定数以上あるか否かを判別するしきい値判別のために、入力数が多くなると、回路規模が爆発的に増加する。まして、複数のしきい値判別あるいは個数判別を行うためには、それぞれの判別に論理回路が必要となり、さらに回路規模が大きくなってしまう。
【０００８】
そこで、この発明の目的は、回路規模を小さくすることができ、高速化に適したしきい値回路および個数判別回路を提供することである。
【課題を解決するための手段】
【０００９】
この発明は、第１のレベルと、第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別するしきい値回路であって、それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ個の選択回路を含み、先頭の選択回路における一方入力端が第１のレベルに設定され、他方の入力端が第２のレベルに設定され、後続する選択回路の一方入力端が第１のレベルに設定され、他方入力端には前の選択回路の出力が与えられ、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、２値信号に応じて２つの入力端が切換えられ、最後尾の選択回路からＮ個の入力信号に第１のレベル信号が所定個数以上含まれているか、あるいは所定個数以下であるかを示すしきい値判別信号を出力する。
【００１０】
この発明によれば、複数に配列された選択回路を用いることで複数の２値信号に含まれているレベルの数を判別するようにしたので、回路規模を小さくすることができ、回路配置のためのスペースを小さくでき、さらに回路段数を少なくできるので高速化に適したものとなる。
【００１１】
１つの実施形態では、選択回路は、Ｎ個〜１個が第１行〜第Ｎ行に配列されており、各行の先頭の選択回路における他方入力端は第２のレベルに設定され、各選択回路の一方入力端は前行の対応する選択回路の前列の出力が与えられており、各行の最終列の選択回路から第１のレベル信号が１〜Ｎ個以上含まれているか、あるいは０〜Ｎ−１個以下であるかを示すしきい値判別信号を出力する。
【００１２】
より好ましくは、第１〜第Ｎ行に配列された選択回路は、Ｎ−Ｏ行，Ｎ−Ｏ列に配列された第１の選択回路と、Ｏ行，Ｏ列に配列された第２の選択回路とを含み、第１および第２の選択回路における判別信号の論理値に基づいて、しきい値判別信号を出力する論理回路とを含む。選択回路を分割して並列処理することで処理速度を速めることができる。
【００１３】
この発明の他の局面は、第１のレベルと、第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別するしきい値回路であって、それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ＋１−Ｐ（０≦Ｐ≦Ｎ）個の選択回路がＰ行配列され、第１行の先頭の選択回路における一方入力端が第１のレベルに設定され、他方入力端が第２のレベルに設定され、次列以降における選択回路の一方入力端が第１のレベルに設定され、前の選択回路の出力が当該選択回路の他方入力端に与えられるとともに次の行の次列における選択回路の一方入力端に与えられており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、２値信号応じて２つの入力が切換えられ、最終行の最後尾の選択回路からＮ個の入力信号に第１のレベル信号がＰ個以上含まれているか、あるいはＰ−１個以下であるかを示すしきい値判別信号を出力する。
【００１４】
この発明では、必要とするしきい値判別信号に応じて回路規模を縮小できる。
【００１５】
この発明のさらに他の局面は、第１のレベルと、第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別する個数判別回路であって、それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ個の選択回路が少なくとも２行配列されており、第１行の先頭の選択回路における一方入力端が第２のレベルに設定され、他方入力端が第１のレベルに設定され、次列以降における選択回路の一方入力端が第２のレベルに設定され、前の選択回路の出力が当該選択回路の他方入力端に与えられるとともに次の行における次列の選択回路の他方入力端に与えられており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、２値信号に応じて２つの入力が切換えられ、最後尾の選択回路からＮ個の入力信号に第１のレベル信号が所定個数含まれているか、あるいは所定個以外であるかを示す個数判別信号を出力する。
【００１６】
好ましくは、選択回路は、Ｎ個〜１個が第２行〜第Ｎ＋１行に配列されており、各行の先頭の選択回路における他方入力端は第２のレベルに設定され、各選択回路の一方入力端は前行の対応する選択回路の前列の出力が与えられており、各行の最終列の選択回路から第１のレベル信号が０〜Ｎ個含まれているかを示す個数判別信号を出力する。
【００１７】
この発明のさらに他の局面は、第１のレベルと、前記第１のレベルとは異なる第２のレベルとに変化するＮ個の２値信号に含まれる第１または第２のレベルの信号数を判別する個数判別回路であって、それぞれが２つの入力端と、セレクト入力端とを有して配列されるＮ−Ｐ（０≦Ｐ≦Ｎ）個とＮ＋１−Ｐ個の選択回路がＰ＋１行配列され、各行の選択回路は、次列以降の選択回路の他方入力端が前列の選択回路の出力を受け、第１行目のＮ−Ｐ個の選択回路は、先頭の一方入力端が第２のレベルに設定され、他方入力端が第１のレベルに設定され、第２行目のＮ＋１−Ｐ個の選択回路は先頭の一方入力端が第１のレベルに設定され、他方入力端が第２のレベルに設定され、第３行〜第Ｐ＋１行の選択回路は先頭の一方入力端が前行の対応する選択回路の前列の出力に接続され、他方入力端が第２のレベルに設定されており、Ｎ個の２値信号が各選択回路のセレクト入力端に個別に入力され、２値信号に応じて２つの入力が切換えられ、最終行の最後尾の選択回路からＮ個の入力信号に第１のレベル信号がＰ個含まれているかを示す個数判別信号を出力する。
【００１８】
より好ましい実施形態では、Ｎ個の２値信号は、Ｎ個の重み付け信号であり、Ｎ個の重み付け信号をＭ（＜Ｎ）個の信号に変換し、かつ変換の前後で重みの合計を変更することなく出力する前処理回路を含み、選択回路は、複数行，Ｍ列で配列されている。このように２値信号の重み付けを変更することで、回路構成を簡略化できて、回路配置スペースを小さくできるばかりでなく、処理速度を速めることができる。
【発明を実施するための最良の形態】
【００１９】
図１はこの発明の一実施形態のしきい値回路の回路図である。図１において、この実施形態はＮ＝７の例であって、７個の入力信号ａ１〜ａ７を入力する場合について説明する。しきい値回路は、７個の入力信号ａ１〜ａ７のうち、第１のレベル信号が１〜７個含まれているかあるいは０〜６（０〜Ｎ−１）個含まれているかを示すしきい値判別信号を出力する。例えば「１」が１個以上であれば「１」を出力し、「１」が０個以下であれば「０」を出力し、以下、「１」が２，３，４，５，６，７，個以上であれば「１」を出力し、「１」が１，２，３，４，５，６個以下であれば「０」をそれぞれ個別に出力するようにしきい値判別するものである。
【００２０】
しきい値回路は、１〜７の複数行，１〜７の複数列に配置されており、具体的には入力信号ａ１〜ａ７の数の７列が配列されている。第１行〜第７行において、セレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１が配列されている。セレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１は、入力端ａ，ｂに入力された信号のいずれかをセレクト入力端ｓに入力された入力信号ａ１〜ａ７に応じて出力する。すなわち、セレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１は、セレクト入力端ｓに入力された信号が「１」であれば一方入力端ａの信号を選択し、「０」であれば他方の入力端ｂの信号を選択して出力する。
【００２１】
各行のセレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１は、前行の対応するセレクタの前列の出力が初列のセレクタの一方入力に与えられるように、前行に比べて１列少なく配列されている。
【００２２】
１行目の各列におけるセレクタ１１１〜１１７の入力端ａは電源＋Ｖに接続され、初列のセレクタ１１１の入力端ｂは接地されている。１列目から６列目のセレクタ１１１〜１１６の出力端ｙは次列のセレクタ１１２〜１１７の入力端ｂにそれぞれ接続されるとともに２行目のセレクタ１２１〜１２６の入力端ａに接続されている。セレクタ１１７は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が１個以上であれば「１」を出力し、０個以下であれば「０」を出力する。
【００２３】
２行目の初列のセレクタ１２１の入力端ｂは接地されており、セレクタ１２１〜１２５の出力端ｙは次列のセレクタ１２２〜１２６の入力端ｂにそれぞれ接続されるとともに３行目のセレクタ１３１〜１３５の入力端ａに接続されている。セレクタ１２６は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が２個以上であれば「１」を出力し、１個以下であれば「０」を出力する。
【００２４】
３行目の初列のセレクタ１３１の入力端ｂは接地されており、セレクタ１３１〜１３４の出力端ｙは次列のセレクタ１３２〜１３５の入力端ｂに接続されるとともに４行目のセレクタ１４１〜１４４の入力端ａに接続されている。セレクタ１３５は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が３個以上であれば「１」を出力し、２個以下であれば「０」を出力する。
【００２５】
４行目の初列のセレクタ１４１の入力端ｂは接地され、セレクタ１４１〜１４３の出力端ｙは次列のセレクタ１４２〜１４４の入力端ｂにそれぞれ接続されるとともに５行目のセレクタ１５１〜１５３の入力端ａに接続されている。セレクタ１４４は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が４個以上であれば「１」を出力し、３個以下であれば「０」を出力する。
【００２６】
５行目の初列のセレクタ１５１の入力端ｂは接地され、セレクタ１５１，１５２の出力端ｙは次列のセレクタ１５２，１５３の入力端ｂに接続されるとともに６行目のセレクタ１６１，１６２の入力端ａに接続されている。セレクタ１５３は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が５個以上であれば「１」を出力し、４個以下であれば「０」を出力する。
【００２７】
６行目の初列のセレクタ１６１の入力端ｂは接地され、セレクタ１６１の出力端ｙは次のセレクタ１６２の入力端ｂに接続されるとともに７行目のセレクタ１７１の入力端ａに接続されている。セレクタ１６２は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が６個以上であれば「１」を出力し、５個以下であれば「０」を出力する。
【００２８】
７行目のセレクタ１７１の入力端ｂは接地され、セレクタ１７１は、その出力端ｙから、入力信号ａ１〜ａ７のうち、「１」の個数が７個以上であれば「１」を出力し、６個以下であれば「０」を出力する。
【００２９】
入力信号ａ１はセレクタ１１１のセレクト入力端ｓに与えられており、入力信号ａ２はセレクタ１１２，１２１のセレクト入力端ｓに与えられており、入力信号ａ３はセレクタ１１３，１２２，１３１のセレクト入力端ｓに与えられており、入力信号ａ４はセレクタ１１４，１２３，１３２，１４１のセレクト入力端ｓに与えられており、入力信号ａ５はセレクタ１１５，１２４，１３３，１４２，１５１のセレクト入力端ｓに与えられており、入力信号ａ６はセレクタ１１６，１２５，１３４，１４３，１５２，１６１のセレクト入力端ｓに与えられており、入力信号ａ７はセレクタ１１７，１２６，１３５，１４４，１５３，１６２，１７１のセレクト入力端ｓに与えられている。
【００３０】
次に、図１に示したしきい値回路の動作について説明する。例えば入力信号ａ１，ａ２のみが「１」であり、ａ３〜ａ７がそれぞれ「０」であるとすると、セレクタ１１１は入力端ａの「１」をセレクトして出力端ｙに出力し、セレクタ１１２も入力端ａの「１」をセレクトして出力端ｙに出力し、セレクタ１１３は入力信号ａ３が「０」であるため、セレクタ１１２の出力の「１」をセレクトして出力端ｙから出力する。セレクタ１１４〜１１７も同様にして、それぞれ「１」を出力する。セレクタ１２１は入力信号ａ２が「１」であるため、入力端ａの「１」を出力端ｙに出力する。セレクタ１２２は、入力信号ａ３が「０」であるため、入力端ｂの「１」を出力端ｙに出力し、セレクタ１２３〜１２６も同様にして「１」を出力する。
【００３１】
セレクタ１３１は入力信号ａ３が「０」であるため、入力端ｂの「０」を出力端ｙに出力する。セレクタ１３２〜１３５は、いずれも入力信号ａ４〜ａ７が「０」であるため、入力端ｂの「０」を出力端ｙに出力する。セレクタ１４１は入力信号ａ１が「０」であるため、入力端ｂの「０」を出力端ｙに出力する。セレクタ１４２〜１４４は入力信号ａ５〜ａ７が「０」であるため、入力端ｂの「０」を出力する。セレクタ１５１〜１５３は入力信号ａ５〜ａ７が「０」であるため、「０」を出力する。セレクタ１６１，１６２は入力信号ａ６，ａ７が「０」であるため「０」を出力する。セレクタ１７１は入力信号ａ７が「０」であるため、「０」を出力する。
【００３２】
上述のごとく、この実施形態では、セレクタ１１７，１２６のみが「１」を出力し、セレクタ１３５〜１７１は「０」を出力するので、「１」が１個以上および２個以上であることを示すしきい値判別信号を出力し、「１」が２個以下〜６個以下を示すしきい値判別信号を出力できる。
【００３３】
入力信号ａ１，ａ３，ａ５，ａ７が「１」であり、ａ２，ａ４，ａ６が「０」であるときは、セレクタ１１１〜１１７，１２２〜１２６，１３２〜１３５，１４４が「１」を出力し、セレクタ１２１，１３１，１４１〜１４３，１５１〜１５３，１６１，１６２，１７１は「０」を出力する。したがって、この場合は、セレクタ１１７，１２６，１３５，１４４から「１」を出力するので「１」の個数が１個以上〜４個以上を示すとともに、セレクタ１５３，１６２，１７１から「０」を出力するので、「１」が４個以下〜６個以下を示すしきい値判別信号を出力できる。
【００３４】
図２はこの発明の一実施形態のしきい値回路の変形例を示す回路図である。図１に示したしきい値回路は、入力信号ａ１〜ａ７のうち「１」が１個以上〜７個以上であるかを示す個別のしきい値判別信号を出力するようにしたが、この図２に示した例はＮ＝７，Ｐ＝４の例であり、例えばＰ＝４個以上のみのしきい値判別信号を出力したい場合は、図１の点線で示すセレクタ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４のように４個（Ｎ＋１−Ｐ＝７＋１−４＝４）のセレクタを４行配列したものであり、しきい値判別信号をセレクタ１４４のみから出力する。このように構成することでセレクタの個数を減らすことができ、レイアウト面積も減少できる。
【００３５】
また、「１」が１個以上のみのしきい値判別信号を出力したい場合は、セレクタ１１１〜１１７のみを配列すればよい。
【００３６】
図３はこの発明の他の実施形態におけるしきい値回路を示す回路図である。この実施形態は、入力信号ａ１〜ａ７のうち、「１」が３個以上および５個以上であるとき「１」を個別に出力し、２個以下および４個以下であるとき「０」を個別に出力するものである。
【００３７】
図３において、セレクタ１１１〜１１５，１２１〜１２５，１３１〜１３５と、セレクタ１４１〜１４３，１５１〜１５３は、図１と同様にして接続されており、「１」が３個以上あるいは「１」が２個以下を示すしきい値判別信号をセレクタ１３５から出力し、「１」が５個以上あるいは「１」が４個以下を示すしきい値判別信号をセレクタ１５３から出力する。
【００３８】
図４はこの発明のさらに他の実施形態におけるしきい値回路の回路図である。この実施形態は、４つの入力信号ａ１〜ａ４と、３つの入力信号ａ５〜ａ７とを並列的にしきい値を判別し、入力信号ａ１〜ａ７のうち「１」が４個以上出力されると「１」を出力し、３個以下であれば「０」を出力するものであり、回路規模を小型化し、面積をあまり増大させることなく高速化を図るものである。
【００３９】
この例ではＮ＝７，Ｐ＝４，Ｏ＝３に選んだものであり、第１の選択回路は、４（Ｎ−Ｏ）行，４列としてセレクタ１１１〜１１４，１２１〜１２３，１３１，１３２，１４１が配列され、これらのセレクタ１１１〜１１４，１２１〜１２３，１３１，１３２，１４１は、図１と同様にして接続されており、入力信号ａ１〜ａ４がセレクト入力端ｓに入力されている。セレクタ１１４，１２３，１３２のそれぞれの出力端ｙはＡＮＤゲート８１，８２，８３のそれぞれの一方入力端に接続されており、セレクタ１４１の出力端ｙはＯＲゲート８４の１つの入力端に接続されている。
【００４０】
第２の選択回路は、３行，３列としてセレクタ１１５〜１１７，１２４，１２５，１３３が配列されており、これらも図１と同様に接続されており、セレクト入力端ｓに入力信号ａ５〜ａ７が入力されている。セレクタ１１７，１２５，１３３の出力端ｙはＡＮＤゲート８３，８２，８１のそれぞれの他方入力端に接続されている。ＡＮＤゲート８１，８２，８３のそれぞれの出力はＯＲゲート８４の入力に接続されている。
【００４１】
次に、図４に示したしきい値回路の動作について説明する。図２の説明と同様にして、入力信号ａ１，ａ３が「１」であり、他の入力信号ａ２，ａ４〜ａ７が「０」であるとする。セレクタ１１１〜１１４は出力端ｙから「１」を出力し、セレクタ１２１〜１２３は出力端ｙからそれぞれ「０」，「１」，「１」を出力し、セレクタ１３１，１３２は出力端ｙからそれぞれ「０」，「０」を出力し、セレクタ１４１は出力端ｙから「０」を出力する。
【００４２】
セレクタ１１５〜１１７は出力端ｙからそれぞれ「０」，「０」，「０」を出力し、セレクタ１２４，１２５，１３３は出力端ｙからそれぞれ「０」，「０」，「０」を出力する。ＡＮＤゲート８１〜８３はそれぞれ「０」を出力し、ＯＲゲートも「０」を出力するので、「１」が出力されるのは４個以下であることを示す。
【００４３】
次に、例えば入力信号ａ２〜ａ６が「１」であり、入力信号ａ１，ａ７が「０」のときは、セレクタ１１１〜１１４の出力端ｙから「０」，「１」，「１」，「１」が出力され、セレクタ１２１〜１２３から「０」，「１」，「１」が出力され、セレクタ１３１，１３２の出力端ｙから「０」，「１」が出力され、セレクタ１４１の出力端ｙから「０」が出力される。セレクタ１１５〜１１７の出力端ｙから「１」，「１」，「１」が出力され、セレクタ１２４，１２５の出力端ｙから「１」，「１」が出力され，セレクタ１３３の出力端ｙから「１」が出力される。その結果、ＡＮＤゲート８２，８３の出力は「１」になるのでＯＲゲート８４から「１」が出力され、「１」が出力されるのは４個以上であることを示す。
【００４４】
したがって、この実施形態においても、入力信号ａ１〜ａ７に含まれている「１」または「０」の数が所定個数であるか否かを特定するしきい値判別信号を出力することができる。また、判別回路を２分割しているので、処理を並列的に行うことができ、処理速度を速くすることができる。
【００４５】
図５はこの発明のさらに他の実施形態における個数判別回路を示す回路図である。図１〜図４に示した実施形態では、入力信号ａ１〜ａ７のうち「１」の個数が所定個数以上／「１」の個数が所定個数以下を示すしきい値判別信号を出力するようにしたが、この実施形態では入力信号ａ１〜ａ７のうち「１」の個数が所定個数／「１」の個数が所定個数以下を示す個数判別信号を出力するものである。
【００４６】
この例ではＮ＝７に選んでおり、セレクタ１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１は，図１と同様にして配列されており、新たにセレクタ１８１〜１８７が設けられている。これらのセレクタ１８１〜１８７はそれぞれの入力端ａが接地されており、セレクタ１８１の入力端ｂには電源＋Ｖが与えられている。セレクタ１８１〜１８６の出力端ｙはセレクタ１８２〜１８７の入力端ｂに接続されるとともに、次段のセレクタ１１２〜１１７の入力端ｂに接続されている。
【００４７】
図１の説明と同様にして、例えば入力信号ａ１，ａ２のみが「１」であり、ａ３〜ａ７がそれぞれ「０」であるとすると、セレクタ１８１〜１８７の出力端ｙはいずれも「０」になる。セレクタ１１１〜１１７は「１」，「１」，「０」，「０」，「０」，「０」，「０」を出力し、セレクタ１２１〜１２６は、「０」，「１」，「１」，「１」，「１」，「１」を出力する。それ以外のセレクタ１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１は、いずれも「０」を出力する。セレクタ１２６のみから「１」が出力されるので「１」が２個含まれていることを示す個数判別信号を出力できる。
【００４８】
図１に示した実施形態では、セレクタ１１７から「１」の個数が１個以上であることを示すしきい値判別信号と、セレクタ１２６から「１」の個数が２個以上であることを示すしきい値判別信号を出力したのに対して、図５に示した実施形態では、セレクタ１２６から「１」の個数が２個であることを特定する個数判別信号を出力できる点で区別される。
【００４９】
図６は図５に示した実施形態の変形例を示す個数判別回路の回路図である。図５に示した個数判別回路は、入力信号ａ１〜ａ７のうち「１」が１個〜７個であるかを示す個別の個数判別信号を出力するようにしたが、この例はＮ＝７，Ｐ＝４に選んだものである。すなわち、４個のみの個数判別信号を出力したい場合は、図５の点線で示す３個（Ｐ−１個）のセレクタ１８１〜１８３と、４個のセレクタ１１１〜１１４，１２１〜１２４，１３１〜１３４，１４１〜１４４を４行配列したものであり、個数判別信号をセレクタ１４４のみから出力する。このように構成することでセレクタの個数を減らすことができ、レイアウト面積も減少できる。
【００５０】
また、「１」が１個のみの個数判別信号を出力したい場合は、図５のセレクタ１８１〜１８７，１１１〜１１７のみを配列すればよい。
【００５１】
図７はこの発明のさらに他の実施形態における個数判別回路の回路図である。この例は前述の図３に対応しており、入力信号ａ１〜ａ７のうち、「１」が３個あるいは５個であるとき「１」を個別に出力し、３個あるいは５個以下であるとき「０」を個別に出力するものである。
【００５２】
図７において、セレクタ１８１〜１８４，１１１〜１１５，１２１〜１２６，１３１〜１３５と、セレクタ１４１〜１４３，１５１〜１５３は、図１と同様にして接続されており、「１」が３個あるいは「１」が３個以下を示す個数判別信号をセレクタ１３５から出力し、「１」が５個あるいは「１」が５個以下を示す個数判別信号をセレクタ１５３から出力する。
【００５３】
図８は個数判別回路の前段に設けられる前処理回路を示す図である。前述の図１〜図７に示した実施形態では、入力信号ａ１〜ａ７はそれぞれの重みが等しく「１」に選定されて７個（Ｎ個）含まれているのに対して、この実施形態は入力信号ａ１〜ａ７を前処理回路９０に入力し、各入力信号を重みの合計値が変わらないように、入力信号７個から５個に減らすことでセレクタの数も減らすものである。
【００５４】
前処理回路９０は例えば全加算器９１，９２から構成されるが、全加算器９１，９２に代えて４：２コンプレッサなどを用いてもよい。入力信号ａ１〜ａ３は全加算器９１に入力されて、重みが「２」のｃ１と、重みが「１」のｓ１とに変換される。同様にして、入力信号ａ４〜ａ６は全加算器９２に入力されて、重みが「２」のｃ２と、重みが「１」のｓ２とに変換される。
【００５５】
入力信号ａ７は重み変換が行われず、重みが「１」のまま使用される。この例を適用して図１に示したしきい値回路に適用すると、セレクタは７列（Ｎ列）必要であったものが５列（Ｍ列）に減らすことができる。その結果、回路を配置したときの面積を減らすことができるばかりでなく、回路数の減少に伴って回路を配置したときの面積も減少でき、速度を高速化できる。
【００５６】
図９は図１に示したしきい値回路における入力信号を図８に示した前処理回路で重み付けを変えて入力する例を示す回路図である。
【００５７】
図９において、図１に示した４列目のセレクタ１１４，１２３，１３２，１４１と、６列目の１１６，１２５，１３４，１４３，１５２，１６１が省略されている。セレクタ１１３，１１５の出力端ｙは、それぞれセレクタ１１５，１１７の入力端ｂに接続されているとともに、２行後のセレクタ１３３，１３５の入力端ａに接続されている。セレクタ１２２，１２４の出力端ｙは、それぞれセレクタ１２４，１２５の入力端ｂに接続されるとともに、２行後のセレクタ１４２，１４４の入力端ａに接続されている。
【００５８】
そして、セレクタ１１１には入力信号ａ７が入力され、セレクタ１１２，１２１には重みが「１」の入力信号ｓ１が与えられており，セレクタ１１３，１２２，１３１には重みが「１」の入力信号ｓ２が与えられており、セレクタ１１５，１２４，１３３，１４２，１５１には重みが「２」の入力信号ｃ１が与えられており、セレクタ１１７，１２６，１３５，１４４，１５３，１６２，１７１には重みが「２」の入力信号ｃ２が入力されている。
【００５９】
入力信号ｃ１のみが「１」であり、他の入力信号ａ１，ｓ１，ｓ２，ｃ２が「０」であるとすると、セレクタ１１１，１１２，１１３の出力端ｙは、「０」であり、セレクタ１１５，１１７の出力端ｙは「１」になっており、セレクタ１２１，１２２の出力端ｙは「０」であり、セレクタ１２４，１２６の出力端ｙは「１」になっている。その他のセレクタ１３１，１３３，１３５，１４２，１４４，１５１，１５３，１７１の出力端ｙは「０」になっている。これにより、重みの合計が１以上および２以上であることを示すしきい値判別信号と、重みの合計が２以下〜６以下であることを示すしきい値判別信号を出力できる。この実施形態では、２値信号の重み付けを変更することで、回路構成を簡略化でき、回路配置スペースも小さくできる。
【００６０】
なお、図５に示した個数判別回路の入力信号側に前処理回路９０を配置するようにしてもよい。
【００６１】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００６２】
この発明のしきい値回路および個数判別回路は、複数の２値信号が入力されたときに、「１」または「０」の信号の個数がいくつ以上であるかを示すしきい値判別信号あるいは「１」または「０」の個数を示す個数判別信号を出力する回路として利用できる。
【図面の簡単な説明】
【００６３】
【図１】この発明の一実施形態のしきい値回路の回路図である。
【図２】この発明の一実施形態のしきい値回路の変形例を示す回路図である。
【図３】この発明の他の実施形態におけるしきい値回路を示す回路図である。
【図４】この発明のさらに他の実施形態におけるしきい値回路の回路図である。
【図５】この発明のさらに他の実施形態における個数判別回路を示す回路図である。
【図６】図５に示した実施形態の変形例を示す個数判別回路の回路図である。
【図７】この発明のさらに他の実施形態における個数判別回路の回路図である。
【図８】しきい値回路あるいは個数判別回路の前段に設けられる前処理回路を示す図である。
【図９】図１に示したしきい値回路における入力信号を図８に示した前処理回路で重み付けを変えて入力する例を示す回路図である。
【図１０】７入力ＯＲ回路１を用いた従来の回路を示す回路図である。
【図１１】２入力ＡＮＤ回路と多入力ＯＲ回路を用いた従来の回路を示す回路図である。
【図１２】３入力ＡＮＤ回路と多入力ＯＲ回路とを用いた従来の回路を示す図である。
【図１３】７入力ＡＮＤ回路を用いた従来の回路を示す図である。
【符号の説明】
【００６４】
１１１〜１１７，１２１〜１２６，１３１〜１３５，１４１〜１４４，１５１〜１５３，１６１，１６２，１７１，１８１〜１８７  セレクタ、８１〜８３  ＡＮＤゲート、８４  ＯＲゲート、９０  前処理回路、９１，９２  全加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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