(57)【要約】【課題】  効率的な省電力化を実現できるトランシーバ、表示ドライバ及び電子機器を提供すること。【解決手段】  トランシーバは、差動データ信号線を介してデータを受信するデータ用レシーバ回路３２と、クロック信号線を介してクロックを受信するクロック用レシーバ回路３４と、クロックＣＬＫに基づいて、データ用レシーバ回路３２が受信したデータをサンプリングするためのサンプリングクロックＳＣＫを生成するＰＬＬ回路４２と、ＰＬＬ回路４２が含むＶＣＯ９６に入力されるＶＣＯ用バイアス電圧ＶＣＩＮに基づいて、データ用レシーバ回路３２が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧ＶＢを出力するバイアス回路４４を含む。【選択図】        図６
2006319647.tif 000002
【特許請求の範囲】
【請求項１】
差動データ信号線を介してデータを受信するデータ用レシーバ回路と、
クロック信号線を介してクロックを受信するクロック用レシーバ回路と、
前記クロック用レシーバ回路により受信されたクロックに基づいて、前記データ用レシーバ回路で受信されたデータをサンプリングするためのサンプリングクロックを生成するＰＬＬ（Phase Locked Loop)回路と、
前記ＰＬＬ回路が含むＶＣＯ（Voltage Controlled Oscillator）に入力されるＶＣＯ用バイアス電圧に基づいて、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を出力するバイアス回路とを含むことを特徴とするトランシーバ。
【請求項２】
請求項１において、
前記データ用レシーバ回路からのシリアルのデータをサンプリングし、パラレルデータに変換して出力するシリアル／パラレル変換回路を含み、
前記データ用レシーバ回路は、
前記クロック用レシーバ回路により受信されたクロックの１クロックサイクル期間において、Ｎビットのシリアルのデータを受信し、
前記ＰＬＬ回路は、
前記サンプリングクロックとして、周波数が同一で位相が互いに異なる多相の第１〜第Ｎのサンプリングクロックを、前記シリアル／パラレル変換回路に出力し、
前記シリアル／パラレル変換回路は、
前記第１〜第Ｎのサンプリングクロックに基づいて、前記データ用レシーバ回路からのシリアルのデータをサンプリングすることを特徴とするトランシーバ。
【請求項３】
請求項１又は２において、
前記ＰＬＬ回路は、
前記クロック用レシーバ回路からのクロックと前記ＶＣＯからの帰還クロックとの位相比較を行う位相比較器を含むことを特徴とするトランシーバ。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記バイアス回路は、
前記ＰＬＬ回路からの前記ＶＣＯ用バイアス電圧をレベル変換し、レベル変換後の電圧をバイアス電圧として前記データ用レシーバ回路に出力することを特徴とするトランシーバ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記クロック信号線は差動クロック信号線であり、
前記クロック用レシーバ回路は、前記差動クロック信号線を介してクロックを受信し、
前記バイアス回路は、
前記ＶＣＯ（Voltage Controlled Oscillator）用バイアス電圧に基づいて、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を出力することを特徴とするトランシーバ。
【請求項６】
請求項５において、
前記ＰＬＬ回路は、前記ＶＣＯ用バイアス電圧が出力されるバイアス電圧ノードと第１の電源との間に設けられるフィルタ回路を含み、
トランシーバの動作イネーブル信号が非アクティブである場合に、前記バイアス電圧ノードが第２の電源の電圧に設定されることを特徴とするトランシーバ。
【請求項７】
請求項６において、
前記ＰＬＬ回路は、位相比較器とチャージポンプ回路を含み、
前記チャージポンプ回路は、
前記位相比較器からのアップ信号がアクティブになった場合にオンになり、前記ＶＣＯ用バイアス電圧を第２の電源側の電圧に変化させるアップ用トランジスタと、
前記位相比較器からのダウン信号がアクティブになった場合にオンになり、前記ＶＣＯ用バイアス電圧を第１の電源側の電圧に変化させるダウン用トランジスタとを含み、
前記動作イネーブル信号が非アクティブである場合に、前記アップ用トランジスタ及び前記ダウン用トランジスタがオフに設定されることを特徴とするトランシーバ。
【請求項８】
差動データ信号線を介してデータを受信するデータ用レシーバ回路と、
クロック信号線を介してクロックを受信するクロック用レシーバ回路と、
前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するバイアス回路とを含み、
高速動作時には、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流が大きくなり、低速動作時には、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流が小さくなるように、バイアス電流の制御が行われることを特徴とするトランシーバ。
【請求項９】
請求項８において、
前記クロック信号線は差動クロック信号線であり、
前記クロック用レシーバ回路は、前記差動クロック信号線を介してクロックを受信し、
高速動作時には、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流が大きくなり、低速動作時には、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流が小さくなるように、バイアス電流の制御が行われることを特徴とするトランシーバ。
【請求項１０】
請求項１乃至９のいずれかに記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、
表示パネルを駆動するドライバ回路とを含むことを特徴とする表示ドライバ。
【請求項１１】
請求項１０に記載の表示ドライバと、
前記表示ドライバにより駆動される前記表示パネルと、
前記ホストデバイスとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランシーバ、表示ドライバ及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、小振幅の差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
【０００４】
ところで、このような高速シリアル転送のインターフェース規格では、動作周波数（クロック周波数、転送速度）として、例えば１０ＭＨｚ〜１００ＭＨｚというような広域な帯域の仕様を要求される場合が多い。
【０００５】
一方、このような高速シリアルインターフェースのレシーバ回路のバイアス電流源では、バイアス回路からのバイアス電圧に基づいて一定電流が流れている。そしてこのバイアス電流源での電流値は、高速動作時（高周波数領域）において適正に動作するために設計されている。従って、低速動作時（低周波数領域）においては、このバイアス電流源において無駄な電流が流れ、必要以上に電力を消費しているという課題がある。
【特許文献１】特開２０００−１８３７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、効率的な省電力化を実現できるトランシーバ、表示ドライバ及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、差動データ信号線を介してデータを受信するデータ用レシーバ回路と、クロック信号線を介してクロックを受信するクロック用レシーバ回路と、前記クロック用レシーバ回路により受信されたクロックに基づいて、前記データ用レシーバ回路で受信されたデータをサンプリングするためのサンプリングクロックを生成するＰＬＬ（Phase Locked Loop)回路と、前記ＰＬＬ回路が含むＶＣＯ（Voltage Controlled Oscillator）に入力されるＶＣＯ用バイアス電圧に基づいて、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を出力するバイアス回路とを含むトランシーバに関係する。
【０００８】
本発明によれば、クロック用のレシーバ回路で受信されたクロックに基づいてＰＬＬ回路によりサンプリングクロックが生成される。このためＶＣＯ用バイアス電圧は、クロック周波数に応じて変化するようになる。そして本発明では、このようにクロック周波数に応じて変化するＶＣＯ用バイアス電圧に基づいて、データ用レシーバ回路などが含むコンパレータ回路のバイアス電流が制御される。従って、クロック周波数に応じた最適なバイアス電流でコンパレータ回路を動作させることが可能になり、効率的な省電力化を実現できる。
【０００９】
また本発明では、前記データ用レシーバ回路からのシリアルのデータをサンプリングし、パラレルデータに変換して出力するシリアル／パラレル変換回路を含み、前記データ用レシーバ回路は、前記クロック用レシーバ回路により受信されたクロックの１クロックサイクル期間において、Ｎビットのシリアルのデータを受信し、前記ＰＬＬ回路は、前記サンプリングクロックとして、周波数が同一で位相が互いに異なる多相の第１〜第Ｎのサンプリングクロックを、前記シリアル／パラレル変換回路に出力し、前記シリアル／パラレル変換回路は、前記第１〜第Ｎのサンプリングクロックに基づいて、前記データ用レシーバ回路からのシリアルのデータをサンプリングするようにしてもよい。
【００１０】
このようにすれば、ＰＬＬ回路のＶＣＯの出力を有効利用して、シリアルデータをサンプリングするための多相の第１〜第Ｎのサンプリングクロックを生成できるようになる。そしてＮビットのシリアルデータを１つの単位としてパラレルデータに変換することが可能になる。
【００１１】
また本発明では、前記ＰＬＬ回路は、前記クロック用レシーバ回路からのクロックと前記ＶＣＯからの帰還クロックとの位相比較を行う位相比較器を含むようにしてもよい。
【００１２】
このようにすれば、クロック用レシーバ回路からのクロックに帰還クロックを位相同期させることが可能になり、クロック周波数に応じた周波数でＶＣＯを発振動作させることが可能になる。
【００１３】
また本発明では、前記バイアス回路は、前記ＰＬＬ回路からの前記ＶＣＯ用バイアス電圧をレベル変換し、レベル変換後の電圧をバイアス電圧として前記データ用レシーバ回路に出力するようにしてもよい。
【００１４】
このようにバイアス電圧のレベル変換を行えば、レシーバ回路のコンパレータ回路に流れるバイアス電流値を最適な値に調整できる。
【００１５】
また本発明では、前記クロック信号線は差動クロック信号線であり、前記クロック用レシーバ回路は、前記差動クロック信号線を介してクロックを受信し、前記バイアス回路は、前記ＶＣＯ（Voltage Controlled Oscillator）用バイアス電圧に基づいて、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧を出力するようにしてもよい。
【００１６】
このようにすれば、クロック周波数に応じた最適なバイアス電流でクロック用レシーバ回路のコンパレータ回路を動作させることが可能になり、効率的な省電力化を実現できる。
【００１７】
また本発明では、前記ＰＬＬ回路は、前記ＶＣＯ用バイアス電圧が出力されるバイアス電圧ノードと第１の電源との間に設けられるフィルタ回路を含み、トランシーバの動作イネーブル信号が非アクティブである場合に、前記バイアス電圧ノードが第２の電源の電圧に設定されるようにしてもよい。
【００１８】
このようにすれば、トランシーバの動作開始時に、バイアス電圧ノードの電圧レベルを第２の電源の電圧レベルからスタートできるようになり、周波数自動調整機能を適正に働かせることが可能になる。
【００１９】
また本発明では、前記ＰＬＬ回路は、位相比較器とチャージポンプ回路を含み、前記チャージポンプ回路は、前記位相比較器からのアップ信号がアクティブになった場合にオンになり、前記ＶＣＯ用バイアス電圧を第２の電源側の電圧に変化させるアップ用トランジスタと、前記位相比較器からのダウン信号がアクティブになった場合にオンになり、前記ＶＣＯ用バイアス電圧を第１の電源側の電圧に変化させるダウン用トランジスタとを含み、前記動作イネーブル信号が非アクティブである場合に、前記アップ用トランジスタ及び前記ダウン用トランジスタがオフに設定されるようにしてもよい。
【００２０】
このようにすれば、アップ用トランジスタやダウン用トランジスタを介して貫通電流等が流れる事態を適正に防止できる。
【００２１】
また本発明は、差動データ信号線を介してデータを受信するデータ用レシーバ回路と、クロック信号線を介してクロックを受信するクロック用レシーバ回路と、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流を制御するバイアス回路とを含み、高速動作時には、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流が大きくなり、低速動作時には、前記データ用レシーバ回路が含むコンパレータ回路のバイアス電流が小さくなるように、バイアス電流の制御が行われるトランシーバに関係する。
【００２２】
本発明によれば、高速動作時には、コンパレータ回路のバイアス電流が大きくなり、コンパレータ回路の応答速度を高めることができる。一方、低速動作時には、コンパレータ回路のバイアス電流が小さくなり、無駄な電力が消費されるのを防止できる。これにより、動作周波数に応じた適正なバイアス電流でコンパレータ回路を動作せせることが可能になり、効率的な省電力化を実現できる。
【００２３】
また本発明では、前記クロック信号線は差動クロック信号線であり、前記クロック用レシーバ回路は、前記差動クロック信号線を介してクロックを受信し、高速動作時には、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流が大きくなり、低速動作時には、前記クロック用レシーバ回路が含むコンパレータ回路のバイアス電流が小さくなるように、バイアス電流の制御が行われるようにしてもよい。
【００２４】
このようにすれば、クロック用レシーバ回路が含むコンパレータ回路に流れるバイアス電流を最適化でき、省電力化を図れる。
【００２５】
また本発明は、上記のいずれかに記載のトランシーバを有し、ホストデバイスとの間のインターフェース処理を行うシリアルインターフェース回路と、表示パネルを駆動するドライバ回路とを含む表示ドライバに関係する。
【００２６】
また本発明は、上記に記載の表示ドライバと、前記表示ドライバにより駆動される前記表示パネルと、前記ホストデバイスとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
１．電子機器
図１に、本実施形態のトランシーバ３０を含む表示ドライバ１０と、この表示ドライバ１０を含む電子機器の一例を示す。なお電子機器は図１の構成に限定されず、図１に示されるもの以外の構成要素（例えばカメラ、操作部又は電源回路等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末などであってもよい。またトランシーバ３０は、レシーバ回路とトランスミッタ回路の少なくとも１つを含むものである。
【００２９】
図１においてホストデバイス５は、例えばＭＰＵ（Micro Processer Unit）、ベースバンドエンジン（ベースバンドプロセッサ）又は表示コントローラ（画像処理コントローラ）などである。このホストデバイス５（ホストプロセッサ）は表示ドライバ１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。
【００３０】
表示パネル６は、複数のデータ線（信号線）と、複数の走査線と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル６としては、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や薄膜ダイオード（Thin Film Diode：ＴＦＤ）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルを採用できる。或いは表示パネル６として、単純マトリクス方式のパネルを採用したり、液晶パネル以外のパネル（例えば有機ＥＬパネル）を採用してもよい。
【００３１】
表示ドライバ１０は、ホストデバイス５との間のインターフェース処理を行うシリアルインターフェース回路２０（高速シリアルインターフェース）と、表示パネル６を駆動するドライバ回路７０を含む。
【００３２】
具体的にはシリアルインターフェース回路２０は、ホストデバイス５からシリアルバス（差動信号線）を介してコマンドやデータを含むパケットを受信する。そして受信したパケットを解析し、パケットに含まれるコマンドやデータ（パラメータ、表示データ）をドライバ回路７０に出力する。このシリアルインターフェース回路２０は、トランシーバ３０、リンクコントローラ５０、ドライバインターフェース回路６０を含む。
【００３３】
トランシーバ３０は、差動信号（差動データ信号、差動クロック信号、差動ストローブ信号）を用いてシリアルバスを介してパケット（コマンド、データ）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を駆動（電流駆動又は電圧駆動）することによりパケットの送受信が行われる。このトランシーバ３０は、差動信号線を駆動する物理層回路（アナログフロントエンド回路）や高速ロジック回路（シリアル／パラレル変換回路、パラレル／シリアル変換回路）などを含むことができる。なおシリアルバスの差動信号線は多チャンネル構成であってもよい。
【００３４】
リンクコントローラ５０はシリアル転送のリンク層（トランザクション層）の処理を行う。具体的には、シリアルバスを介してホストデバイス５からトランシーバ３０がパケットを受信した場合には、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ５０は、シリアルバスを介してホストデバイス５にパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、トランシーバ３０に指示する。
【００３５】
ドライバインターフェース回路６０は、シリアルインターフェース回路２０とドライバ回路７０との間のインターフェース処理を行う。シリアルインターフェース回路２０とドライバ回路７０は例えばホストインターフェースバスにより接続される。そしてドライバインターフェース回路６０は、リード信号、ライト信号、データ信号などを含むホストインターフェース信号を生成してドライバ回路７０に出力する。
【００３６】
ドライバ回路７０は、シリアルインターフェース回路２０から出力されたコマンドやデータに基づいて、表示パネル６を駆動する。具体的にはドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けたコマンドやパラメータに基づいて、表示パネル６の駆動条件（表示特性制御パラメータ）等を設定する。例えば表示データのフォーマット形式、表示ライン数、表示範囲、表示データの書き込み開始位置又は駆動方法などを設定する。そしてドライバ回路７０は、ホストデバイス５からシリアルインターフェース回路２０を介して受けた表示データに基づいて、設定された駆動条件に従って表示パネル６のデータ線等を駆動する。
【００３７】
図１において、ホストデバイス５は、携帯電話の電話番号ボタン等が設けられる第１の機器部分（第１の回路基板）に実装することができる。一方、表示ドライバ１０、表示パネル６は、携帯電話の第２の機器部分（第２の回路基板）に実装することができる。従って、ホストデバイス５と表示ドライバ１０との間で高速シリアルバスを介してパケット転送を行えば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。また第１、第２の機器部分を接続するヒンジなどの接続部分に通る信号線をシリアル信号線にすることが可能になり、機器の実装の容易化を図れる。
【００３８】
２．トランシーバ
図２に本実施形態のトランシーバ３０の構成例を示す。なお本実施形態のトランシーバ３０は図２の構成に限定されず、その接続形態を変更したり、他の回路要素を追加するなどの種々の変形実施が可能である。例えばクロック用レシーバ回路３４として、差動信号を用いない通常のＣＭＯＳタイプのレシーバ回路を採用してもよい。或いはＰＬＬ回路４２等を省略する構成としてもよい。
【００３９】
データ用のレシーバ回路３２は、差動データ信号線（広義には差動信号線）を介してデータ（差動データ信号）を受信する。この差動データ信号線は第１、第２のデータ信号線ＤＰ（ＤＡＴＡ＋）、ＤＭ（ＤＡＴＡ−）により構成できる。そしてレシーバ回路３２は、例えばＤＰ、ＤＭ間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータＳＤＡＴＡを後段のシリアル／パラレル変換回路４０に出力する。なお差動データ信号線は多チャンネル構成であってもよい。
【００４０】
クロック用のレシーバ回路３４は、差動クロック信号線（広義には差動信号線）を介してクロック（差動クロック信号）を受信する。この差動クロック信号線は第１、第２のクロック信号線ＣＫＰ（ＣＬＫ＋）、ＣＫＭ（ＣＬＫ−）により構成できる。そしてレシーバ回路３４は、例えばＣＫＰ、ＣＫＭ間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックＣＬＫを後段のＰＬＬ回路４２に出力する。なおクロック用のレシーバ回路３４で受信されるクロックは、例えばＭＤＤＩ（Mobile Display Digital Interface）規格におけるストローブ（ＳＴＢ＋、ＳＴＢ−）などであってもよい。即ちデータとの間で排他的論理和などをとることでサンプリングクロックを生成できるようなストローブも、本実施形態におけるクロックに含めることができる。
【００４１】
シリアル／パラレル変換回路４０は、データ用レシーバ回路３２からのシリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡに変換して出力する。
【００４２】
ＰＬＬ（Phase Locked Loop)回路４２は、クロック用レシーバ回路３４により受信されたクロックＣＬＫに基づいて、データ用レシーバ回路３２で受信されたデータをサンプリングするためのサンプリングクロック（サンプリングパルス）ＳＣＫを生成する。
【００４３】
具体的には例えば図３（Ａ）に示すように、データ用レシーバ回路３２は、クロック用レシーバ回路３４により受信されたクロック（ＣＫＰ、ＣＫＭ、ＣＬＫ）の１クロックサイクル期間において、Ｎビットのシリアルデータ（ＤＰ、ＤＭ、ＳＤＡＴＡ）を受信する。この場合のＮビットのシリアルデータは、例えば１画素分のデータである。なお図３（Ａ）ではＤＰ、ＤＭの周波数に比べて、ＣＫＰ、ＣＫＭの周波数が低く設定されているが、これらを同じ周波数に設定してもよい。
【００４４】
そしてＰＬＬ回路４２は、クロック用レシーバ回路３４により受信されたクロックＣＬＫに基づきサンプリングクロックＳＣＫを生成し、シリアル／パラレル変換回路４０に出力する。即ちＰＬＬ回路４２が含むＶＣＯがＣＬＫの周波数のＮ倍の周波数で発振して、ＳＣＫを出力する。そしてシリアル／パラレル変換回路４０は、サンプリングクロックＳＣＫに基づいて、データ用レシーバ回路３２からのＮビットのシリアルデータＳＤＡＴＡをサンプリングする。そして例えばＮビットのパラレルデータＰＤＡＴＡを後段の回路（リンクコントローラ等）に出力する。
【００４５】
更に具体的には図３（Ｂ）に示すようにＰＬＬ回路４２（ＤＬＬ）は、サンプリングクロックＳＣＫとして、周波数が同一で位相が互いに異なる多相のサンプリングクロックＳＣＫ１〜ＳＣＫ８（広義には第１〜第Ｎのサンプリングクロック）を、シリアル／パラレル変換回路４０に出力する。そしてシリアル／パラレル変換回路４０は、この多相のサンプリングクロックＳＣＫ１〜ＳＣＫ８を用いて、データ用レシーバ回路３２からのシリアルデータＳＤＡＴＡ（Ｄ１〜Ｄ８）をサンプリングする。そしてサンプリングにより得られたパラレルデータＰＤＡＴＡ（８ビットのパラレルデータ）を出力する。なおサンプリングクロックＳＣＫは図３（Ｂ）のような多相のクロックには限定されず、他の態様のクロックであってもよい。
【００４６】
バイアス回路４４は、バイアス電流を制御するためのバイアス電圧ＶＢを生成して、レシーバ回路３２、３４等に出力する。なおレシーバ回路３４がＣＭＯＳ電圧レベルでクロック信号を受信するタイプの回路である場合には、レシーバ回路３４へのバイアス電圧ＶＢの供給は不要になる。
【００４７】
本実施形態では、ＰＬＬ回路４２が含むＶＣＯ（Voltage Controlled Oscillator）に入力されるＶＣＯ用バイアス電圧ＶＣＩＮに基づいて、データ用レシーバ回路３２やクロック用レシーバ回路３４が含むコンパレータ回路（演算増幅器）のバイアス電流を制御している。具体的にはバイアス回路４４は、ＶＣＯ用バイアス電圧ＶＣＩＮに基づいて、レシーバ回路３２や３４が含むコンパレータ回路のバイアス電流を制御するためのバイアス電圧ＶＢを出力する。この場合、バイアス回路４４は、ＶＣＯ用バイアス電圧ＶＣＩＮを、そのままバイアス電圧ＶＢとして出力してもよいし、ＶＣＯ用バイアス電圧ＶＣＩＮをレベル変換し、レベル変換後の電圧をバイアス電圧ＶＢとして出力してもよい。
【００４８】
図４にレシーバ回路３２の構成例を示す。なおクロック用レシーバ回路３４の構成もデータ用レシーバ回路３２と同様である。
【００４９】
レシーバ回路３２（３４）は、第１〜第３のコンパレータ回路８０、８２、８４を含む。またインバータ回路８６を含む。そしてコンパレータ回路８０、８２、８４は、そのゲートにバイアス電圧ＶＢが入力されバイアス電流源として機能するトランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４を含む。またバイアス回路４４は、そのゲート及びドレインにバイアス電圧ＶＢのノードが接続されるトランジスタＴＲＡ１を含む。なお本実施形態では、バイアス電流源となるトランジスタが、ＶＳＳ（広義には第１の電源）側に設けられるＮ型（広義には第１導電型）のトランジスタである場合について説明するが、ＶＤＤ側に設けられるＰ型（広義には第２導電型）のトランジスタであってもよい。
【００５０】
バイアス電圧ＶＢは、バイアス回路４４が含むトランジスタＴＲＡ１に基準電流を流すことで生成される。例えば基準電流が大きくなればバイアス電圧ＶＢは高くなり、基準電流が小さくなればバイアス電圧ＶＢは低くなる。
【００５１】
そしてコンパレータ回路８０、８２、８４に流れるバイアス電流は、このバイアス電圧ＶＢに基づいて制御される。例えばバイアス電圧ＶＢが高くなれば、バイアス電流も大きくなり、バイアス電圧ＶＢが小さくなれば、バイアス電流も小さくなる。そしてバイアス電流が大きくなれば、コンパレータ回路８０、８２、８４の応答速度が速くなり、高い動作周波数（クロック周波数、転送速度）にも対応できるようになる。一方、バイアス電流が小さくなれば、コンパレータ回路８０、８２、８４の応答速度は低くなるものの、消費電力を低減できる。
【００５２】
高速シリアル転送のインターフェース規格では、動作周波数として、例えば１０ＭＨｚ〜１００ＭＨｚというような広域な帯域の仕様を要求される場合がある。そしてバイアス回路４４からのバイアス電圧ＶＢは、高速動作時（高周波数領域）においてコンパレータ回路８０、８２、８４が適正に動作するような電圧に設定されている。即ちコンパレータ回路８０、８２、８４のバイアス電流源であるトランジスタＴＲＡ２〜ＴＲＡ４に流れるバイアス電流が大きくなるように、バイアス電圧ＶＢが設定されている。
【００５３】
ところが、このように高速動作用に設定されたバイアス電圧ＶＢに基づいて、低速動作時（低周波数領域）においてもトランジスタＴＲＡ２〜ＴＲＡ４に大きなバイアス電流を流すと、無駄な電力の消費となる。
【００５４】
そこで本実施形態では、図２に示すように、ＰＬＬ回路４２のＶＣＯ（電圧制御発振器）に入力されるＶＣＯ用バイアス電圧ＶＣＩＮに基づいて、バイアス電圧ＶＢを設定し、レシーバ回路３２、３４のバイアス電流を制御している。
【００５５】
このようにすれば、例えば動作周波数が高くなりＣＬＫの周波数が高くなると、このＣＬＫに対して発振クロックを位相同期させているＰＬＬ回路４２のＶＣＯの発振周波数も高くなる。そしてＶＣＯの発振周波数が高くなると、バイアス電圧ＶＣＩＮも高くなり、バイアス電圧ＶＢも高くなる。これにより、レシーバ回路３２、３４（コンパレータ回路）に流れるバイアス電流も大きくなり、高周波数での動作が可能になる。即ちＣＬＫの周波数に適合したバイアス電圧ＶＢを供給することが可能になり、ＣＬＫの周波数に応じた最適なバイアス電流をレシーバ回路３２、３４に流すことができる。これにより、高速動作時にはバイアス電流が多くなり、低速動作時にはバイアス電流が小さくなるというように、消費電力を最適化できる。
【００５６】
なお図５に、レシーバ回路３２（３４）の詳細な構成例を示す。コンパレータ回路８０は、負荷用の抵抗素子ＲＢ１、ＲＢ２と、ＤＰ、ＤＭがそのゲートに接続される差動対トランジスタＴＲＢ１、ＴＲＢ２と、バイアス電流源となるトランジスタＴＲＢ３を含む。コンパレータ回路８２-1は、トランジスタＴＲＢ４、ＴＲＢ５と、コンパレータ回路８０の出力（正転出力、反転出力）が入力される差動対トランジスタＴＲＢ６、ＴＲＢ７と、バイアス電流源となるトランジスタＴＲＢ８を含む。コンパレータ回路８２-2は、トランジスタＴＲＢ９、ＴＲＢ１０と、コンパレータ回路８０の出力が入力される差動対トランジスタＴＲＢ１１、ＴＲＢ１２と、バイアス電流源となるトランジスタＴＲＢ１３を含む。コンパレータ回路８４は、トランジスタＴＲＢ１４、ＴＲＢ１５と、コンパレータ回路８２-1、８２-2の出力が入力される差動対トランジスタＴＲＢ１６、ＴＲＢ１７と、バイアス電流源となるトランジスタＴＲＢ１８を含む。図５のトランジスタＴＲＢ３、ＴＲＢ８及びＴＲＢ１３、ＴＲＢ１８が、図４のＴＲＡ２、ＴＲＡ３、ＴＲＡ４に相当することになる。
【００５７】
３．ＰＬＬ回路
図６に本実施形態のＰＬＬ回路４２の構成例を示す。このＰＬＬ回路４２は、位相比較器９０、チャージポンプ回路９２、フィルタ回路９４、ＶＣＯ（サンプリングクロック生成回路）９６を含む。なお本実施形態のＰＬＬ回路４２は図６の構成に限定されず、その接続形態を変更したり、他の回路要素を追加するなどの種々の変形実施が可能である。例えばチャージポンプ回路９２やフィルタ回路９４の構成として図６とは異なる構成を採用してもよい。
【００５８】
位相比較器９０は、基準クロックＲＥＦＣＫと帰還クロックＦＢＫＣＫの位相を比較し、位相進み信号であるアップ信号ＵＰと、位相遅れ信号であるダウン信号ＤＮを出力する。ここで位相比較器９０には、基準クロックＲＥＦＣＫとして、クロック用レシーバ回路３４からのクロックＣＬＫが入力される。また帰還クロックＦＢＫＣＫとして、ＶＣＯ９６での発振クロック（サンプリングクロックＳＣＫの１つ）が入力される。
【００５９】
チャージポンプ回路９２は、位相比較器９０からの信号ＵＰ、ＤＮに基づいてチャージポンプ動作を行う。具体的には信号ＵＰ、ＤＮに基づいて、フィルタ回路９４が含むキャパシタＣＣを充電する動作や、放電する動作を行う。
【００６０】
チャージポンプ回路９２は、ＶＤＤ、ＶＳＳ間に直列に接続されたアップ用トランジスタＴＲＣ４とダウン用トランジスタＴＲＣ５を含み、ＴＲＣ４、ＴＲＣ５のゲートには信号ＵＰ、ＤＮが入力される。そして信号ＵＰがアクティブになるとトランジスタＴＲＣ４がオンになる。これによりバイアス電圧ＶＣＩＮが、ＶＤＤ（第２の電源）側に変化する（上昇する）。即ちフィルタ回路９４が含むキャパシタＣＣに電荷を充電する動作が行われる。一方、信号ＤＮがアクティブになるとトランジスタＴＲＣ５がオンになる。これによりバイアス電圧ＶＣＩＮがＶＳＳ（第１の電源）側に変化する（下降する）。即ちキャパシタＣＣから電荷を放電する動作が行われる。
【００６１】
フィルタ回路９４は、バイアス電圧ＶＣＩＮが出力されるバイアス電圧ノードＮＣ１と、ＶＳＳ（第１の電源）との間に設けられる。このフィルタ回路９４は抵抗素子ＲＣ、キャパシタＣＣを含む。そしてノードＮＣ１に出力されるバイアス電圧ＶＣＩＮの平滑化を行う。
【００６２】
ＶＣＯ（電圧制御発振器）９６は、バイアス電圧ＶＣＩＮに応じてその発振周波数が可変に制御される発振動作を行い、サンプリングクロックＳＣＫや帰還クロックＦＢＫＣＫを出力する。例えばバイアス電圧ＶＣＩＮが高くなると発振周波数も高くなり、バイアス電圧ＶＣＩＮが低くなると発振周波数も低くなる。
【００６３】
バイアス回路４４は、ＰＬＬ回路４２からのバイアス電圧ＶＣＩＮが入力され、レシーバ回路３２、３４のバイアス電流を制御するためのバイアス電圧ＶＢを出力する。この場合に例えばバイアス回路４４は、ＰＬＬ回路４２からのバイアス電圧ＶＣＩＮをレベル変換し、レベル変換後の電圧をバイアス電圧ＶＢとしてレシーバ回路３２、３４に出力することができる。
【００６４】
図７にバイアス回路４４の構成例を示す。トランジスタＴＲＤ３のゲートにはバイアス電圧ＶＣＩＮが入力され、ＴＲＤ３のドレインにはトランジスタＴＲＤ１のゲート及びドレインとトランジスタＴＲＤ２のゲートが接続される。トランジスタＴＲＤ２のドレインには、トランジスタＴＲＤ４のゲート及びドレインが接続され、バイアス電圧ＶＢが出力される。
【００６５】
例えば図７のトランジスタＴＲＤ１とＴＲＤ２のトランジスタサイズ比を変更することで、バイアス電圧ＶＣＩＮをレベル変換して、バイアス電圧ＶＢとして出力できるようになる。即ちバイアス電圧ＶＢをバイアス電圧ＶＣＩＮとは異なった電圧にレベル変換できる。こうすることで、レシーバ回路３２、３４に流れる電流値を最適な値に調整できるようになる。
【００６６】
なおバイアス回路４４の構成は図７に限定されない。例えば図８にバイアス回路４４の他の構成例を示す。直列に接続されるＰ型のトランジスタＴＲＥ１、ＴＲＥ２、ＴＲＥ３、ＴＲＥ４のゲートにはバイアス電圧ＶＣＩＮが入力される。そしてトランジスタＴＲＥ４のドレインには、Ｎ型のトランジスタＴＲＥ５のゲート及びドレインが接続され、バイアス電圧ＶＢが出力される。またトランジスタＴＲＥ６のゲートには、システム（リンクコントローラ、ホストデバイス）からのイネーブル信号ＥＮＸ（Ｘは負論理を意味する）が入力され、ＥＮＸがハイレベルになると、バイアス電圧ＶＢがＶＳＳの電圧レベル（０Ｖ）に設定される。
【００６７】
図９に位相比較器９０の構成例を示す。Ｄフリップフロップ９７、９８のクロック端子には、各々、基準クロックＲＥＦＣＫ、帰還クロックＦＢＫＣＫが入力される。またＤフリップフロップ９７、９８のデータ端子には電源ＶＤＤの電圧が入力される。そしてＤフリップフロップ９７、９８の出力が、各々、アップ信号ＵＰ、ダウン信号ＤＮになる。また信号ＵＰ、ＤＮはアンド回路９９に入力され、アンド回路９９の出力は、Ｄフリップフロップ９７、９８のリセット端子に入力される。
【００６８】
例えば帰還クロックＦＢＫＣＫの立ち上がりエッジの方が、基準クロックＲＥＦＣＫの立ち上がりエッジよりも時間的に早ければ、その位相差に応じたパルス状の信号ＤＮが出力される。これにより、キャパシタＣＣからの電荷の放電が行われ、バイアス電圧ＶＣＩＮが下降する。一方、帰還クロックＦＢＫＣＫの立ち上がりエッジの方が、基準クロックＲＥＦＣＫの立ち上がりエッジよりも時間的に遅ければ、その位相差に応じたパルス状の信号ＵＰが出力される。これにより、キャパシタＣＣへの電荷の充電が行われ、バイアス電圧ＶＣＩＮが上昇する。
【００６９】
図１０にＶＣＯ（＆サンプリングクロック生成回路）９６の構成例を示す。ＶＣＯ９６は、差動入力・差動出力のコンパレータ回路（バッファ回路）１００-1〜１００-Nを含む。これらのコンパレータ回路１００-1〜１００-Nは、前段のコンパレータ回路の出力が後段のコンパレータ回路に入力されるように接続されると共に、最終段のコンパレータ回路１００-Nの出力が帰還ラインを介して先頭のコンパレータ回路１００-1に入力される。そしてＶＣＯ９６は、基準クロックＲＥＦＣＫのＮ倍の周波数で発振するようになっている。またコンパレータ回路１００-1〜１００-Nの段数を、図３（Ａ）に示すシリアルデータのビット数Ｎと同じにすることで、図３（Ｂ）に示すように、各コンパレータ回路１００-1〜１００-Nの出力をシリアルデータのサンプリングクロックＳＣＫ１〜ＳＣＫＮとして使用できるようになる。
【００７０】
ＶＣＯ９６は、バイアス電圧ＶＣＩＮが入力され、バイアス電圧ＶＰＢ、ＶＮＢを出力するバイアス回路１０２を含む。このバイアス回路１０２はトランジスタＴＲＧ１、ＴＲＧ２、ＴＲＧ３、ＴＲＧ４を含む。そしてトランジスタＴＲＧ３のゲートにはバイアス電圧ＶＣＩＮが入力され、ＴＲＧ３のドレインにはトランジスタＴＲＧ１のゲート及びドレインとトランジスタＴＲＧ２のゲートが接続される。またトランジスタＴＲＧ２のドレインにはトランジスタＴＲＧ４のゲート及びドレインが接続される。このバイアス回路１０２を用いることで、ＶＣＯ９６の発振周波数を調整でき、例えば基準クロックＲＥＦＣＫのＮ倍の周波数でＶＣＯ９６を発振させることが可能になる。
【００７１】
図１１にコンパレータ回路１００-1〜１００-Nの各コンパレータ回路（バッファ回路）の構成例を示す。図１１に示すように各コンパレータ回路は、前段のコンパレータ回路の出力Ｐ、Ｎが入力される差動対トランジスタＴＲＨ１、ＴＲＨ２と、ＴＲＨ２のドレインにそのゲートが接続されるトランジスタＴＲＨ３と、ＴＲＨ１のドレインにそのゲートが接続されるトランジスタＴＲＨ４を含む。またバイアス電圧ＰＢ、ＮＢがそのゲートに接続され、バイアス電流源となるトランジスタＴＲＨ５、ＴＲＨ６を含む。
【００７２】
図６において、レシーバ回路３４で受信されたクロックＣＬＫである基準クロックＲＥＦＣＫの周波数が高くなると、ノードＮＣ１でのバイアス電圧ＶＣＩＮが高くなる。すると図１０のバイアス電圧ＶＰＢが低くなり、バイアス電圧ＶＮＢが高くなる。従って図１１のコンパレータ回路に流れるバイアス電流が大きくなり、ＶＣＯ９６の発振周波数が高くなる。この結果、ＶＣＯ９６からの帰還クロックＦＢＫＣＫ（ＳＣＫ１）の周波数が高くなり、基準クロックＲＥＦＣＫに帰還クロックＦＢＫＣＫを位相同期させることが可能になる。
【００７３】
この時、バイアス電圧ＶＣＩＮが高くなるため、レシーバ回路３２、３４に出力されるバイアス電圧ＶＢも高くなる。従ってレシーバ回路３２、３４に流れるバイアス電流が大きくなり、高速なクロックやデータを適正に受信できるようになる。
【００７４】
一方、図６において、基準クロックＲＥＦＣＫの周波数が低くなると、バイアス電圧ＶＣＩＮが低くなる。すると図１０のバイアス電圧ＶＰＢが高くなり、バイアス電圧ＶＮＢが低くなる。従って図１１のコンパレータ回路に流れるバイアス電流が小さくなり、ＶＣＯ９６の発振周波数が低くなる。この結果、ＶＣＯ９６からの帰還クロックＦＢＫＣＫの周波数が低くなり、基準クロックＲＥＦＣＫに帰還クロックＦＢＫＣＫを位相同期させることが可能になる。
【００７５】
この時、バイアス電圧ＶＣＩＮが低くなるため、レシーバ回路３２、３４に出力されるバイアス電圧ＶＢも低くなる。従って、レシーバ回路３２、３４に流れるバイアス電流が小さくなり、レシーバ回路３２、３４で電力が無駄に消費されるのを防止できる。
【００７６】
４．第１の変形例
図６においてトランシーバの動作開始時に、ノードＮＣ１のバイアス電圧ＶＣＩＮがハイレベル（ＶＤＤ）になっていないと、レシーバ回路３２、３４の動作を開始できなくなってしまう。従ってクロックＣＬＫを受信できなくなり、周波数自動調整機能も働かなくなってしまう。このような問題を解決する本実施形態の第１の変形例を図１２に示す。図１２では、図６と比べて、ＰＬＬ回路４２やバイアス回路４４の構成が異なっている。
【００７７】
図１２において動作ネーブル信号ＥＮは、システムがトランシーバの動作をイネーブルしたり、ディスエーブルするための信号である。そして図１２において動作イネーブル信号ＥＮがローレベル（非アクティブ）である場合には、トランジスタＴＲＣ６がオンする。これによりノードＮＣ１がハイレベル（ＶＤＤの電圧）に設定される。従って、トランシーバの動作開始時に、ノードＮＣ１のバイアス電圧ＶＣＩＮをハイレベルの状態からスタートできるようになる。この結果、レシーバ回路３４がクロックＣＬＫを受信できるようになり、周波数自動調整機能も適正に働くようになる。即ちクロックＣＬＫが受信されると、そのＣＬＫに位相同期するようにＶＣＯ９６が発振動作を開始する。そしてノードＮＣ１のバイアス電圧ＶＣＩＮが、ＣＬＫの周波数に応じた適正な値に自動調整されると共に、レシーバ回路３２、３４のバイアス電流も、ＣＬＫの周波数に応じた適正な値に設定されるようになる。
【００７８】
なおトランジスタＴＲＣ６がオンになった時に、チャージポンプ回路９２のアップ用トランジスタＴＲＣ４、ダウン用トランジスタＴＲＣ５がオン状態であると、貫通電流等の不具合が発生するおそれがある。そこで図１２では、動作イネーブル信号ＥＮがローレベル（非アクティブ）である場合に、アップ用トランジスタＴＲＣ４、ダウン用トランジスタＴＲＣ５をオフに設定している。具体的には動作イネーブル信号ＥＮがローレベルになり、信号ＥＮＸがハイレベルになると、トランジスタＴＲＣ７、ＴＲＣ８がオンになる。これによりノードＮＣ２、ＮＣ３が、各々、ＶＤＤ、ＶＳＳの電圧に設定され、これによりアップ用トランジスタＴＲＣ４、ダウン用トランジスタＴＲＣ５がオフになる。こうすることで、トランジスタＴＲＣ６からトランジスタＴＲＣ４やＴＲＣ５を介して貫通電流等が流れる事態を防止できる。
【００７９】
また動作イネーブル信号ＥＮがローレベル（０Ｖ）であり、信号ＥＮＸがハイレベルである場合には、トランジスタＴＲＤ５、ＴＲＤ６がオンになり、バイアス電圧ＶＢがローレベルになる。これにより、動作のディスエーブル時に、レシーバ回路３２、３４やバイアス回路４４においてバイアス電流が流れて無駄に電力が消費される事態が防止される。
【００８０】
そして動作イネーブル信号ＥＮがローレベルからハイレベルになり、信号ＥＮＸがハイレベルからローレベルに変化すると、トランジスタＴＲＤ５、ＴＲＤ６はオフになる。そしてハイレベルに設定されたバイアス電圧ＶＣＩＮは、ハイレベルからローレベル側に徐々に変化し、チャージポンプ回路９２によるチャージポンプ動作により、ＣＬＫの周波数に応じた適正な電圧に設定されるようになる。
【００８１】
５．第２の変形例
図１３、図１４に本実施形態の第２の変形例を示す。図６では、ＰＬＬ回路４２からのバイアス電圧ＶＣＩＮに基づいて、レシーバ回路３２、３４のバイアス電流を自動調整していた。これに対して図１３、図１４ではバイアス回路４４が、レシーバ回路３２（３４）のバイアス電流を、動作速度（クロック周波数、転送速度）に応じた値になるように制御している。即ち、高速動作の場合には、レシーバ回路３２（３４）が含むコンパレータ回路のバイアス電流を大きくなり、低速動作の場合には、レシーバ回路３２（３４）が含むコンパレータ回路のバイアス電流を小さくなるように、バイアス電流を制御する。
【００８２】
例えば図１３において、クロックＣＬＫの周波数が高い高速動作時には、スイッチＳＷ１がオンになる。するとバイアス回路４４からのバイアス電圧ＶＢにより、トランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４に加えて、トランジスタＴＲＡ５、ＴＲＡ６、ＴＲＡ７においてもバイアス電流が流れるようになる。この結果、コンパレータ回路８０、８２、８４のバイアス電流が増加し、高速動作に対応できるようになる。
【００８３】
一方、クロックＣＬＫの周波数が低い低速動作時には、スイッチＳＷ１がオフになる。するとバイアス回路４４からのバイアス電圧ＶＢにより、トランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４だけにバイアス電流が流れるようになる。この結果、コンパレータ回路８０、８２、８４のバイアス電流が、高速動作時に比べて減少し、無駄に電力が消費されてしまう事態を防止できる。
【００８４】
また図１４において、高速動作時には、スイッチＳＷ２がオンになる。するとバイアス電圧ＶＢ１に加えてバイアス電圧ＶＢ２もレシーバ回路３２（３４）に出力されるようになる。従って、バイアス回路４４からのバイアス電圧ＶＢ１、ＶＢ２により、トランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４に加えて、トランジスタＴＲＡ５、ＴＲＡ６、ＴＲＡ７においてもバイアス電流が流れるようになる。この結果、コンパレータ回路８０、８２、８４のバイアス電流が増加し、高速動作に対応できるようになる。
【００８５】
一方、低速動作時には、スイッチＳＷ２がオフになる。するとバイアス回路４４からのバイアス電圧ＶＢ１により、トランジスタＴＲＡ２、ＴＲＡ３、ＴＲＡ４だけにバイアス電流が流れるようになる。この結果、コンパレータ回路８０、８２、８４のバイアス電流が、高速動作時に比べて減少し、無駄に電力が消費されてしまう事態を防止できる。
【００８６】
このように図１３、図１４の第２の変形例によれば、クロックＣＬＫの周波数に応じた最適なバイアス電流をレシーバ回路３２（３４）に流すことができる。これにより、高速動作時にはバイアス電流が多くなり、低速動作時にはバイアス電流が小さくなるというように、消費電力を最適化できる。
【００８７】
なお図１３、図１４は、高速動作と低速動作の２段階で制御する場合について示している。しかしながら、スイッチＳＷ１、ＳＷ２の個数を増やすことなどにより、動作周波数に応じた多段階の制御を行う場合も、本実施形態の範囲に含まれる。このようにすることにより、消費電力を更に最適化できる。
【００８８】
またスイッチＳＷ１、ＳＷ２のオン、オフは、例えば図１のホストデバイス５からの指示等によって制御することができる。具体的には、ホストデバイス５とトランシーバ３０との間に、コマンドを送信するためのコマンドラインを設ける。そしてホストデバイス５が、このコマンドラインを介して動作周波数の指示コマンドを送信する。そしてホストデバイス５が高速動作を指示し、図示しないスイッチ制御レジスタに例えば「１」が設定されると、スイッチＳＷ１やＳＷ２がオンになり、レシーバ回路３２（３４）のバイアス電流が増加する。一方、スイッチ制御レジスタに「０」が設定されると、スイッチＳＷ１やＳＷ２がオフになり、レシーバ回路３２（３４）のバイアス電流が減少する。
【００８９】
或いは、このような動作周波数の指示コマンドを、差動信号線を介して転送されるパケットに埋め込んで、ホストデバイス５からトランシーバ３０側に送信してもよい。この場合には、リンクコントローラ４０が受信したパケットを解析し、パケットから抽出された動作周波数の指示コマンドに基づいて、スイッチ制御レジスタへの「１」や「０」の設定を行うことになる。
【００９０】
また図１３、図１４の第２の変形例においても、クロック用レシーバ回路３４として、差動信号を用いない通常のＣＭＯＳタイプのレシーバ回路を採用してもよいし、差動信号を用いるタイプのレシーバ回路を採用してもよい。そしてクロック用レシーバ回路３４として差動信号のレシーバ回路を採用した場合には、高速動作時には、クロック用レシーバ回路３４が含むコンパレータ回路のバイアス電流が大きくなり、低速動作時には、コンパレータ回路のバイアス電流が小さくなるように制御を行えばよい。
【００９１】
なお図１５に、図１３、図１４のバイアス回路４４が含む基準電流生成回路の例を示す。この基準電流生成回路は、トランジスタＴＲＦ１、ＴＲＦ２、ＴＲＦ３、ＴＲＦ４、ＴＲＦ５と、抵抗素子ＲＦと、バイポーラトランジスタＱ１、Ｑ２を含む。
【００９２】
そして図１５の基準電流生成回路では、バイポーラトランジスタＱ１、Ｑ２の面積比を１：Ｍとした場合に、基準電流ＩＲＥＦとして、ＶＴ／Ｒ＊Ｉｎ（Ｍ）に比例した電流を生成できる。ここでＶＴは熱電圧（＝ｋＴ／ｑ）である。この基準電流生成回路によれば、温度依存、電源電圧依存が少ない基準電流を生成でき、レシーバ回路３２、３４に流れるバイアス電流を更に最適化できる。
【００９３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１導電型、第２導電型等）と共に記載された用語（ＶＳＳ、ＶＤＤ、Ｎ型、Ｐ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００９４】
またトランシーバや表示ドライバや電子機器の構成や動作も、本実施形態で説明した構成や動作に限定されない。またシリアルバスでのシリアル転送手法等も本実施形態で説明した手法に限定されない。
【図面の簡単な説明】
【００９５】
【図１】表示ドライバ、電子機器の構成例。
【図２】本実施形態のトランシーバの構成例。
【図３】図３（Ａ）（Ｂ）はトランシーバの動作説明図。
【図４】レシーバ回路の構成例。
【図５】レシーバ回路の詳細な構成例。
【図６】ＰＬＬ回路の構成例。
【図７】バイアス回路の構成例。
【図８】バイアス回路の他の構成例。
【図９】位相比較器の構成例。
【図１０】ＶＣＯの構成例。
【図１１】ＶＣＯが含むコンパレータ回路の構成例。
【図１２】本実施形態の第１の変形例。
【図１３】本実施形態の第２の変形例。
【図１４】本実施形態の第２の変形例。
【図１５】基準電流生成回路の構成例。
【符号の説明】
【００９６】
５  ホストデバイス、６  表示パネル、１０  表示ドライバ、
２０  シリアルインターフェース回路、３０  トランシーバ、
３２  データ用レシーバ回路、３４  クロック用レシーバ回路、
４０  シリアル／パラレル変換回路、４２  ＰＬＬ回路、４４  バイアス回路、
５０  リンクコントローラ、６０  ドライバインターフェース回路、
７０  ドライバ回路、８０、８２、８４  コンパレータ回路、８６  インバータ回路、
９０  位相比較器、９２  チャージポンプ回路、９４  フィルタ回路、
９６  ＶＣＯ、９７、９８  Ｄフリップフロップ、９９  アンド回路、
１００-1〜１００-N  コンパレータ回路、１０２  バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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