(57)【要約】【課題】大量のデータ処理を実現しつつ、セル面積の縮小を図る。【解決手段】不揮発性半導体記憶装置は、第１のメモリセル１Ｍと、第１のメモリセル１Ｍへ書き込む第１のデータを転送する第１のスイッチ５１Ｍと、第１のスイッチ５１Ｍから出力された信号を保持するラッチ回路５０Ｍと、ラッチ回路５０Ｍから出力された信号を転送する第１のセレクタ３３Ｍと、第１のセレクタ３３Ｍから出力された信号を受ける第１のビット線ＢＬと、第２のメモリセル１Ｓと、第２のメモリセル１Ｓへ書き込む第２のデータを転送する第２のスイッチ５１Ｓと、第２のスイッチ５１Ｓに接続された第２のセレクタ３３Ｓと、第２のセレクタ３３Ｓから出力された信号を受ける第２のビット線ＢＬとを具備する。【選択図】      図２
2006024342.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリセルと、
前記第１のメモリセルへ書き込む第１のデータを転送する第１のスイッチと、
前記第１のスイッチから出力された信号を保持するラッチ回路と、
前記ラッチ回路から出力された信号を転送する第１のセレクタと、
前記第１のセレクタから出力された信号を受ける第１のビット線と、
第２のメモリセルと、
前記第２のメモリセルへ書き込む第２のデータを転送する第２のスイッチと、
前記第２のスイッチに接続された第２のセレクタと、
前記第２のセレクタから出力された信号を受ける第２のビット線と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のメモリセルは、前記第１のメモリセルの不良アドレスを記憶する不良アドレス記憶回路又はＬＳＩの機能を設定するレジスタ回路として使用することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１及び第２のメモリセルは２トランジスタ型セルである場合、前記第１及び第２のメモリセルは１トランジスタ型セルである場合、前記第１のメモリセルは前記２トランジスタ型セルでありかつ前記第２のメモリセルは前記１トランジスタ型セルである場合のいずれかであり、
前記２トランジスタ型セルは、選択トランジスタとこの選択トランジスタと直列接続されたセルトランジスタとで構成され、
前記１トランジスタ型セルは、セルトランジスタで構成される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のビット線は、
前記第１のセレクタから出力された前記信号を受ける第１のグローバルビット線と、
前記第１のグローバルビット線及び前記第１のメモリセルに接続された第１のローカルビット線と
を有し、
前記第２のビット線は、
前記第２のセレクタから出力された前記信号を受ける第２のグローバルビット線と、
前記第２のグローバルビット線及び前記第２のメモリセルに接続された第２のローカルビット線と
を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のスイッチは、並列接続された２つのトランジスタで構成され、
前記第２のスイッチは、１つのトランジスタで構成される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
第１のメモリセルと第２のメモリセルとを有する不揮発性半導体装置の書き込み方法であって、
前記第１のメモリセルの書き込み方法は、
第１のデータを第１のスイッチが転送する工程と、
前記第１のスイッチから出力された信号をラッチ回路が保持する工程と、
前記ラッチ回路で保持された信号を前記第１のメモリセルに書き込む工程と
を具備し、
前記第２のメモリセルの書き込み方法は、
第２のデータを第２のスイッチが転送する工程と、
前記第２のスイッチから出力された信号をラッチせずに第２のメモリセルに直接書き込む工程と
を具備することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
請求項１乃至５のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするメモリカード。
【請求項８】
前記不揮発性半導体記憶装置を制御するコントローラをさらに含むことを特徴とする請求項７に記載のメモリカード。
【請求項９】
請求項１乃至５のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びＩＣカードに関する。
【背景技術】
【０００２】
従来から、不揮発性の半導体メモリの一種として、電気的に一括又はブロック単位でデータの消去を行うことができるフラッシュメモリが提案されている。
【０００３】
このフラッシュメモリにおいて、ページ単位で書き込みを行う場合には、内部バスよりも多くのデータをメモリセルにセットする必要がある。例えば、内部バスが３２ビットで、外部からのデータが３２ビット×６４ワード＝２０４８ビットである場合、この２０４８ビットのデータは同一ワード線上にあり、このデータをメモリセルに一度に書き込まなければならない。このため、メモリセルにおける書き込み系回路には、多くのデータを保持するために、書き込み用のラッチ回路を備える必要があった（例えば、特許文献１の図２等参照）。しかし、書き込み用のラッチ回路を設けると、このラッチ回路の分だけセル面積が増大してしまう。
【０００４】
このように、従来の半導体記憶装置では、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが困難であった。
【特許文献１】特開平１０−５５６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが可能な不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びＩＣカードを提供する。
【課題を解決するための手段】
【０００６】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００７】
本発明の第１の視点による不揮発性半導体記憶装置は、第１のメモリセルと、前記第１のメモリセルへ書き込む第１のデータを転送する第１のスイッチと、前記第１のスイッチから出力された信号を保持するラッチ回路と、前記ラッチ回路から出力された信号を転送する第１のセレクタと、前記第１のセレクタから出力された信号を受ける第１のビット線と、第２のメモリセルと、前記第２のメモリセルへ書き込む第２のデータを転送する第２のスイッチと、前記第２のスイッチに接続された第２のセレクタと、前記第２のセレクタから出力された信号を受ける第２のビット線とを具備することを特徴とする半導体記憶装置。
【０００８】
本発明の第２の視点による不揮発性半導体記憶装置の書き込み方法は、第１のメモリセルと第２のメモリセルとを有する不揮発性半導体装置の書き込み方法であって、前記第１のメモリセルの書き込み方法は、第１のデータを第１のスイッチが転送する工程と、前記第１のスイッチから出力された信号をラッチ回路が保持する工程と、前記ラッチ回路で保持された信号を前記第１のメモリセルに書き込む工程とを具備し、前記第２のメモリセルの書き込み方法は、第２のデータを第２のスイッチが転送する工程と、前記第２のスイッチから出力された信号をラッチせずに第２のメモリセルに直接書き込む工程とを具備する。
【発明の効果】
【０００９】
本発明によれば、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが可能な不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びＩＣカードを提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
（１）不揮発性半導体記憶装置の概要
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の半導体チップの概略的なブロック図を示す。以下に、第１の実施形態に係る不揮発性半導体記憶装置の概要について説明する。
【００１２】
図１に示すように、第１の実施形態に係る不揮発性半導体記憶装置の半導体チップは、第１の領域Ａと第２の領域Ｂとを具備する。
【００１３】
前記第１の領域Ａは、第１のメモリセルアレイ１０Ｍ、第１の書き込み回路２０Ｍ、第１の読み出し回路３０Ｍ、デコーダ４０ａＭ，４０ｂＭ，４０ｃＭを含むグループＧＰｘｙ（ｘ＝１，２，３，…ｍ、ｙ＝１，２，３，…ｎ）を複数個有している。
【００１４】
前記第２の領域Ｂは、第２のメモリセルアレイ１０Ｓ、第２の書き込み回路２０Ｓ、第２の読み出し回路３０Ｓ、デコーダ４０ａＳ，４０ｂＳ，４０ｃＳを含むグループＧＰを有している。
【００１５】
前記第１の書き込み回路２０Ｍ及び前記第１の読み出し回路３０Ｍは、第１のメモリセルアレイ１０Ｍのセルに対する書き込み及び読み出し動作に使用される。前記第２の書き込み回路２０Ｓ及び前記第２の読み出し回路３０Ｓは、第２のメモリセルアレイ１０Ｓのセルに対する書き込み及び読み出し動作に使用される。前記デコーダ４０ａＭ，４０ａＳは、第１及び第２のメモリセルアレイ１０Ｍ，１０Ｓのセルの選択にそれぞれ使用される。前記デコーダ４０ｂＭ，４０ｂＳは、第１及び第２の書き込み回路２０Ｍ，２０Ｓの後述するライトセレクタ３３Ｍ，３３Ｓの選択にそれぞれ使用される。前記デコーダ４０ｃＭ，４０ｃＳは、第１及び第２の読み出し回路３０Ｍ，３０Ｓの後述するリードセレクタ２９Ｍ，２９Ｓの選択にそれぞれ使用される。
【００１６】
図２（ａ）は、図１の半導体チップの第１の領域の１グループＧＰｘｙの概略的な回路図を示す。図２（ｂ）は、図１の半導体チップの第２の領域の１グループＧＰの概略的な回路図を示す。以下に、第１及び第２の領域の１グループＧＰｘｙ，ＧＰの概要について説明する。
【００１７】
図２（ａ）及び（ｂ）に示すように、第１のメモリセルアレイ１０Ｍは、複数の第１のメモリセル１Ｍを有し、第２のメモリセルアレイ１０Ｓは、複数の第２のメモリセル１Ｓを有する。ここで、複数の第１のメモリセル１Ｍの構成はそれぞれ同じであり、複数の第２のメモリセル１Ｓの構成はそれぞれ同じである。
【００１８】
第１の書き込み回路２０Ｍは、ライトセレクタ３３Ｍ、ライト禁止回路３７Ｍ、ラッチ回路５０Ｍ、書き込み用スイッチ５１Ｍ、及びインバータ５２Ｍを有する。一方、第２の書き込み回路２０Ｓは、ライトセレクタ３３Ｓ、ライト禁止回路３７Ｓ、書き込み用スイッチ５１Ｓ、及びインバータ５２Ｓを有する。従って、第１の書き込み回路２０Ｍはラッチ回路５０Ｍを備えているが、第２の書き込み回路２０Ｓはラッチ回路を備えていない。
【００１９】
第１の読み出し回路３０Ｍは、センスアンプ回路２７Ｍ、リードセレクタ２９Ｍ、及びアイソレーショントランジスタ３１Ｍを有する。同様に、第２の読み出し回路３０Ｓは、センスアンプ回路２７Ｓ、リードセレクタ２９Ｓ、及びアイソレーショントランジスタ３１Ｓを有する。
【００２０】
尚、図２（ａ）に示すように、それぞれのグループＧＰｘｙは、複数のブロック、例えば２５６個のブロックＢＫ１乃至ＢＫ２５６を有する。それぞれのブロックＢＫａ（ａ＝１，２，３，…２５６）は、第１のメモリセルアレイ１０Ｍ、第１の書き込み回路２０Ｍ、第１の読み出し回路３０Ｍを有する。ブロックＢＫａ内の第１のメモリセルアレイ１０Ｍは、それぞれ同じ回路構成を有している。ブロックＢＫａ内の第１の書き込み回路２０Ｍは、それぞれ同じ回路構成を有している。ブロックＢＫａ内の第１の読み出し回路３０Ｍは、それぞれ同じ回路構成を有している。
【００２１】
また、図２（ｂ）に示すように、グループＧＰは、複数のブロック、例えば２個のブロックＢＫ１及びＢＫ２を有する。それぞれのブロックＢＫｂ（ｂ＝１，２）は、第２のメモリセルアレイ１０Ｓ、第２の書き込み回路２０Ｓ、第２の読み出し回路３０Ｓを有する。ブロックＢＫｂ内の第２のメモリセルアレイ１０Ｓは、それぞれ同じ回路構成を有している。ブロックＢＫｂ内の第２の書き込み回路２０Ｓは、それぞれ同じ回路構成を有している。ブロックＢＫｂ内の第２の読み出し回路３０Ｓは、それぞれ同じ回路構成を有している。
【００２２】
そして、１ブロックＢＫａは、例えば４本のビット線ＢＬで構成され、１ブロックＢＫｂは、例えば４本のビット線ＢＬで構成される。このビット線ＢＬは、グローバルビット線ＷＧＢＬ，ＺＧＢＬとローカルビット線ＬＢＬとを有し、２重ビット線構造となっている。ローカルビット線ＬＢＬはセル毎に使用され、グローバルビット線ＷＧＢＬ，ＺＧＢＬは複数のセルで共有して使用されている。
【００２３】
図２（ａ）に示すように、書き込み用グローバルビット線ＷＧＢＬは書き込み回路２０Ｍに接続され、読み出し用グローバルビット線ＺＧＢＬは読み出し回路３０Ｍに接続され、ローカルビット線ＬＢＬはグローバルビット線ＷＧＢＬ，ＺＧＢＬ及びメモリセル１Ｍに接続されている。書き込み用グローバルビット線ＷＧＢＬは、書き込み端子Ｄｉｎ上の書き込みデータを、ライトセレクタ３３Ｍを介してメモリセル１Ｍに送る。読み出し用グローバルビット線ＺＧＢＬは、読み出しデータを、リードセレクタ２９Ｍを介してセンスアンプ２７Ｍに送る。
【００２４】
図２（ｂ）に示すように、書き込み用グローバルビット線ＷＧＢＬは書き込み回路２０Ｓに接続され、読み出し用グローバルビット線ＺＧＢＬは読み出し回路３０Ｓに接続され、ローカルビット線ＬＢＬはグローバルビット線ＷＧＢＬ，ＺＧＢＬ及びメモリセル１Ｓに接続されている。書き込み用グローバルビット線ＷＧＢＬは、書き込み端子Ｄｉｎ上の書き込みデータを、ライトセレクタ３３Ｓを介してメモリセル１Ｓに送る。読み出し用グローバルビット線ＺＧＢＬは、読み出しデータを、リードセレクタ２９Ｓを介してセンスアンプ２７Ｓに送る。
【００２５】
ここで、第１のメモリセルアレイ１０Ｍは、例えば、２５６ブロックＢＫ１乃至ＢＫ２５６を有し、合計で１０２４本のビット線ＢＬを有する。第１のメモリセルアレイ１０Ｍは、例えば１６メガビットの記憶容量を有し、数十〜数百万個に及ぶメモリセル１Ｍを備える。
【００２６】
一方、第２のメモリセルアレイ１０Ｓは、例えば、２ブロックＢＫ１及びＢＫ２を有し、合計で８本のビット線ＢＬを有する。第２のメモリセルアレイ１０Ｓは、数ビット（例えば３０ビット）存在する。また、書き込み回路２０Ｓにラッチ回路を備えないので、第２のメモリセルアレイ１０Ｓには、書き込みデータが保持されずに、１ビット毎に直接書き込まれる。
【００２７】
また、第２のメモリセルアレイ１０Ｓは、例えば、第１のメモリセルアレイ１０Ｍよりも記憶容量が小さい。そして、第２のメモリセルアレイ１０Ｓは、例えば、以下のように、（ａ）不良アドレス記憶回路や、（ｂ）レジスタ回路として使用される。
【００２８】
まず、第２のメモリセルアレイ１０Ｓが、（ａ）不良アドレス記憶回路として使用される場合について説明する。半導体チップには、通常使用するメモリセル（第１のメモリセルアレイ１０Ｍ）とは別に、予備のリダンダントセルを備えることがある。これは、第１のメモリセルアレイ１０Ｍのいくつかの第１のメモリセル１Ｍが不良になったとき、不良となったいくつかの第１のメモリセル１Ｍをリダンダントセルに置き換えるためであり、いわゆるリダンダンシ技術と呼ばれるものである。このリダンダンシ技術において、例えば、不良となったいくつかの第１のメモリセル１Ｍを特定するには、不良アドレスを特定しなければならない。これは、不良アドレスが不明であると、リダンダントセルへの置き換えができないためである。そこで、この不良アドレスが、第２のメモリセルアレイ１０Ｓに記憶される。このように、本実施形態における第２のメモリセルアレイ１０Ｓは、不良セルと置き換えるための置き換えセルとして使用するのではなく、不良となったいくつかの第１のメモリセル１Ｍのアドレスを記憶する不良アドレス記憶回路として使用する場合がある。
【００２９】
次に、第２のメモリセルアレイ１０Ｓが、（ｂ）レジスタ回路として使用される場合について説明する。レジスタ回路は、例えばマイクロプロセッサの内部に設けられ、データやアドレスを一時的に保存しておくために用いる小容量メモリである。例えば、マイクロプロセッサを構成するハードウエア機能毎に、特定の目的のために使用されるレジスタ回路がある。このレジスタ回路に格納されるデータの意味は、対応するハードウエア機能によって一意に決まる。本実施形態に係る不揮発性半導体記憶装置や例えばＣＰＵ（中央処理装置）などを搭載したＬＳＩ（Large-Scale Integration：大規模集積回路）において、本実施形態における第２のメモリセルアレイ１０Ｓは、前記不揮発性半導体記憶装置以外の回路のデータ（例えば、前記ＣＰＵの演算途中の結果など）を一時的に記憶するなど、不揮発性半導体記憶装置以外のＬＳＩ内の機能を設定するレジスタ回路として使用する場合がある。尚、例えば、ユーザが、フラッシュマクロの書き込み禁止の設定を、レジスタ回路に記憶しておく場合がある。
【００３０】
（２）第１のメモリセル及びその周辺回路
図３は、本発明の第１の実施形態に係る２トランジスタ型の第１のメモリセル及びその周辺回路の構成図を示す。以下に、第１の実施形態に係る第１のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
【００３１】
図３に示すように、第１のメモリセル１Ｍの周辺には、センスアンプ回路２７Ｍ、リードセレクタ２９Ｍ、アイソレーショントランジスタ３１Ｍ、ライトセレクタ３３Ｍ、ライト禁止回路３７Ｍ、ライトデコーダ３９Ｍ、セレクトゲートデコーダ４５Ｍ、ラッチ回路５０Ｍ、書き込み用スイッチ５１Ｍ、及びインバータ５２Ｍが設けられている。
【００３２】
前記第１のメモリセル１Ｍは、２トランジスタ型のフラッシュメモリセルであり、選択トランジスタ３Ｍとこの選択トランジスタ３Ｍと直列接続されたセルトランジスタ５Ｍとを有する。
【００３３】
前記選択トランジスタ３Ｍは、通常のトランジスタである。この選択トランジスタ３Ｍにおいて、ソースはソース線ＳＬｉに接続され、ドレインはセルトランジスタ５Ｍのソースに接続され、ゲートはセレクトゲート線ＳＧＭｉに接続される。
【００３４】
前記セルトランジスタ５Ｍは、浮遊ゲート（電荷蓄積層）ＦＧと制御ゲートＣＧとを有する。このセルトランジスタ５Ｍにおいて、ドレインはローカルビット線ＬＢＬｉに接続され、ゲートはワード線ＷＬＭｉに接続される。
【００３５】
前記セレクトゲート線ＳＧＭｉはセレクトゲートデコーダ４５Ｍに接続され、前記ワード線ＷＬＭｉはライトデコーダ３９Ｍに接続される。
【００３６】
前記ローカルビット線ＬＢＬｉは、リードセレクタ２９Ｍの電流経路の一端に接続され、このリードセレクタ２９Ｍの電流経路の他端は、読み出し用グローバルビット線ＺＧＢＬｉに接続される。また、前記ローカルビット線ＬＢＬｉは、ライトセレクタ３３Ｍの電流経路の一端に接続され、このライトセレクタ３３Ｍの電流経路の他端は、書き込み用グルーバルビット線ＷＧＢＬｉに接続される。さらに、前記ローカルビット線ＬＢＬｉは、ライト禁止回路３７Ｍの電流経路の一端に接続され、このライト禁止回路３７Ｍの電流経路の他端は、インヒビット線ＩＢＬｉに接続される。
【００３７】
前記読み出し用グローバルビット線ＺＧＢＬｉは、アイソレーショントランジスタ３１Ｍを介して、センスアンプ回路２７Ｍに接続される。
【００３８】
前記書き込み用グローバルビット線ＷＧＢＬｉは、ラッチ回路５０Ｍに接続される。このラッチ回路５０Ｍは書き込み用スイッチ５１Ｍに接続され、この書き込み用スイッチ５１Ｍの一端はインバータ５２Ｍの出力端に接続される。書き込み用スイッチ５１Ｍは並列接続された２つのトランジスタ（例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタ）で構成され、一方のトランジスタの電流経路の両端が他方のトランジスタの電流経路の両端に接続されている。
【００３９】
このような第１のメモリセル１Ｍの周辺回路において、前記リードセレクタ２９Ｍのゲートには、読み出し用カラムセレクト信号ＺＨｉが供給される。そして、読み出し動作時、読み出し用カラムセレクト信号ＺＨｉが、例えば、“Ｈ”レベルとなったとき、リードセレクタ２９Ｍはオンし、ローカルビット線ＬＢＬｉは選択される。反対に、読み出し用カラムセレクト信号ＺＨｉが、例えば、“Ｌ”レベルとなったとき、リードセレクタ２９Ｍはオフし、ローカルビット線ＬＢＬｉは非選択となる。
【００４０】
前記ライトセレクタ３３Ｍのゲートには、書き込み用カラムセレクト信号ＷＨｉが供給される。そして、書き込み動作時、書き込み用カラムセレクト信号ＷＨｉが、例えば、“Ｈ”レベルとなったとき、ライトセレクタ３３Ｍはオンし、ローカルビット線ＬＢＬｉは選択される。反対に、書き込み用カラムセレクト信号ＷＨｉが、例えば、“Ｌ”レベルとなったとき、ライトセレクタ３３Ｍはオフし、ローカルビット線ＬＢＬｉは非選択となる。
【００４１】
前記ライト禁止回路３７Ｍは、ライト禁止電圧ＰＩｉをローカルビット線ＬＢＬｉに与える。ライト禁止回路３７Ｍのゲートには、ライト禁止セレクト信号ＷＰＩｉが供給される。書き込み動作時においてライトセレクタ３３Ｍがオフした時、ライト禁止セレクト信号ＷＰＩｉは、例えば、“Ｈ”レベルとなり、ライト禁止回路３７Ｍをオンさせる。ライト禁止回路３７Ｍがオンすることによって、非選択のローカルビット線ＬＢＬｉには、ライト禁止電圧ＰＩｉが供給される。ライト禁止電圧ＰＩｉは、セルトランジスタ５Ｍのしきい値を変化させない電圧であれば良く、例えば、データ“１”を書き込む時の電圧と同じでよい。本例では、０Ｖである。
【００４２】
前記アイソレーショントランジスタ３１Ｍは、高耐圧型トランジスタであり、そのゲートにはアイソレーション信号Ｄｉが供給される。そして、このアイソレーション信号Ｄｉは、高電圧を用いる動作の時、例えば、消去動作、及び書き込み動作の時に“Ｌ”レベルとなり、アイソレーショントランジスタ３１Ｍをオフさせる。このように、アイソレーショントランジスタ３１Ｍがオフすることで、センスアンプ回路２７Ｍに高電圧が印加されることを防ぐ。
【００４３】
前記センスアンプ回路２７Ｍは、第１のメモリセル１Ｍから読み出し用グローバルビット線ＺＧＢＬｉに読み出されたデータを増幅する。
【００４４】
前記ラッチ回路５０Ｍは、例えば２つのインバータで構成され、書き込み端子Ｄｉｎ上の書き込みデータをラッチ（保持）する。この書き込みデータのラッチ回路５０Ｍへの入力は、書き込み用スイッチ５１Ｍをオン又はオフすることで制御される。この書き込み用スイッチ５１Ｍは、活性化信号ＡＣＴを用いて制御され、書き込みデータを転送する。
【００４５】
前記セレクトゲートデコーダ４５Ｍは、読み出し動作時、アドレス信号をデコードし、セレクトゲート線ＳＧＭｉの選択／非選択を決定する。セレクトゲート線ＳＧＭｉの電位が“Ｈ”レベルになると、セレクトゲート線ＳＧＭｉが選択され、反対に、セレクトゲート線ＳＧＮｉの電位が“Ｌ”レベルになると、セレクトゲート線ＳＧＭｉは非選択となる。
【００４６】
前記ライトデコーダ３９Ｍは、書き込み動作時、アドレス信号をデコードし、ワード線ＷＬＭｉの選択／非選択を決定する。ワード線ＷＬＭｉの電位が“Ｈ”レベル、例えば、書き込み電位ＶＰＰ（例えば、１２Ｖ）になると、ワード線ＷＬＭｉが選択され、反対に、ワード線ＷＬＭｉの電位が“Ｌ”レベル、例えば、０Ｖになると、ワード線ＷＬＭｉは非選択となる。
【００４７】
（３）第２のメモリセル及びその周辺回路
図４は、本発明の第１の実施形態に係る２トランジスタ型の第２のメモリセル及びその周辺回路の構成図を示す。以下に、第１の実施形態に係る第２のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
【００４８】
図４に示すように、第２のメモリセル１Ｓの周辺には、センスアンプ回路２７Ｓ、リードセレクタ２９Ｓ、アイソレーショントランジスタ３１Ｓ、ライトセレクタ３３Ｓ、ライト禁止回路３７Ｓ、ライトデコーダ３９Ｓ、セレクトゲートデコーダ４５Ｓ、書き込み用スイッチ５１Ｓ、及びインバータ５２Ｓが設けられている。
【００４９】
すなわち、第２のメモリセル１Ｓの周辺回路において、上記第１のメモリセル１Ｍの周辺回路と異なる点は、書き込み用のラッチ回路を設けない点である。従って、書き込み端子Ｄｉｎ上のデータが入力される書き込み用スイッチ５１Ｍは、書き込み用グローバルビット線ＷＧＢＬｊに直接接続されている。これらの点以外については、第２のメモリセル１Ｓ及びその周辺回路において、上記第１のメモリセル１Ｍ及びその周辺回路と同様の構成及び動作をするため、説明は省略する。
【００５０】
尚、上記第１のメモリセル１Ｍでは、ページ単位での大容量のデータ処理が要求されるが、第２のメモリセル１Ｓでは、ページ単位での書き込みは行わない。このため、第２のメモリセル１Ｓには、書き込み用のラッチ回路は必要とならない。
【００５１】
（４）読み出し動作／書き込み動作／消去動作
次に、読み出し動作／書き込み動作／消去動作の概略について説明する。尚、この説明では、第１及び第２のメモリセル１Ｍ，１Ｓの両方の動作を説明するため、参照符号における“Ｍ”や“Ｓ”等の記号は省略する。
【００５２】
（読み出し動作）
図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る読み出し動作を説明するための図である。
【００５３】
データ読み出し時、データを読み出したいメモリセル１を選択する。メモリセル１は、セレクトゲート線ＳＧの電位を制御することで選択する。例えば、図５（ａ）に示すように、セレクトゲート線ＳＧの電位が“Ｈ”レベルになると選択トランジスタ３がオンし、そのメモリセル１は選択される。反対に、セレクトゲート線ＳＧの電位が“Ｌ”であれば選択トランジスタ３はオフし、そのメモリセル１は非選択となる。
【００５４】
データ読み出し時、図５（ａ）に示すように、全てのワード線ＷＬの電位Ｖｗｌは“Ｌ”レベル、例えば、０Ｖにされる。このとき、セルトランジスタ５のしきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位Ｖｗｌ未満、例えば、“Ｖｔｈｃｅｌｌ＜０Ｖ”であれば、セルトランジスタ５はオン状態となる（図５（ｂ）参照）。反対に、しきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位Ｖｗｌを超える、例えば、“Ｖｔｈｃｅｌｌ＞０Ｖ”であれば、セルトランジスタ５はオフ状態となる（図５（ｂ）参照）。選択トランジスタ３がオンしたとき、ビット線ＢＬとソース線ＳＬとの間に流れる電流量は、セルトランジスタ５がオン状態であるかオフ状態であるかに応じて変化する。この変化を、例えばセンスアンプ回路２７で検知し、読み出したデータが“１”であるか“０”であるかが判断される。
【００５５】
尚、ここでは、“Ｖｔｈｃｅｌｌ＜０Ｖ”のときのデータを“１”とし、“Ｖｔｈｃｅｌｌ＞０Ｖ”のときのデータを“０”とする。
【００５６】
（書き込み動作）
データ書き込み時、データを書き込みたいメモリセル１を選択する。メモリセル１は、ワード線ＷＬの電位を制御することで選択する。例えば、ワード線ＷＬの電位を書き込み電位ＶＰＰ（例えば、１２Ｖ）とすると、そのワード線ＷＬに接続されたメモリセル１は選択される。反対に、ワード線ＷＬの電位を“Ｌ”（例えば、０Ｖ）とすると、そのワード線ＷＬに接続されたメモリセル１は非選択となる。
【００５７】
データ書き込み時、セレクトゲート線ＳＧは、メモリセル１の選択には使用しない。データ書き込み時、全てのセレクトゲート線ＳＧの電位は、負電位ＶＢＢ、例えば、−８Ｖにされる。この結果、全ての選択トランジスタ３はオフ状態となる。
【００５８】
書き込みデータは、ビット線ＢＬからメモリセル１に与えられる。書き込みデータが“１”であるときは、ビット線ＢＬの電位は“１”レベル（例えば、０Ｖ）となり、セルトランジスタ５のドレインの電位は０Ｖとなる。書き込み選択されたメモリセル１のセルトランジスタ５のゲートの電位は１２Ｖであるから、書き込み選択されたセルトランジスタ５のゲートの電位とドレイン及びチャネルの電位との電位差は１２Ｖとなる。
【００５９】
反対に、書き込みデータが“０”であるときは、ビット線ＢＬの電位は“０”レベル（例えば、−８Ｖ）となり、セルトランジスタ５のドレイン及びチャネルの電位は−８Ｖとなる。書き込み選択されたセルトランジスタ５のゲートの電位とドレイン及びチャネルの電位との電位差は、２０Ｖとなる。
【００６０】
ここで、セルトランジスタ５の特性を、２０Ｖの電位差ではＦＮ（Fowler-Nordheim）トンネル電流が浮遊ゲートＦＧに向かって流れ、反対に、１２Ｖの電位差では流れないように設定しておけば、“１”データと“０”データとを書き分けることができる。本例では、書き込みデータが“１”のとき、電子が浮遊ゲートＦＧに注入されないので、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＜０Ｖ”を保つ。反対に、書き込みデータが“０”のとき、電子が浮遊ゲートＦＧに注入されるので、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＞０Ｖ”となる。
【００６１】
尚、上述する書き込み動作において、第１の書き込み回路２０Ｍはラッチ回路５０Ｍを有する。このため、書き込みデータは、ラッチ回路５０Ｍで一旦ラッチされた後、ライトセレクタ３３Ｍによって転送され、第１のメモリセル１Ｍに書き込まれる。
【００６２】
一方、第２の書き込み回路２０Ｓはラッチ回路を有しない。このため、書き込みデータは、ラッチされずに、ライトセレクタ３３Ｓによって転送され、第２のメモリセル１Ｓに直接書き込まれる。ここで、書き込みデータは、第２のメモリセル１Ｓが選択されると、自動的にセットされる。すなわち、活性化信号ＡＣＴが書き込み回路（書き込み用スイッチ５１Ｍ、インバータ５２Ｍ）に入力される。
【００６３】
（消去動作）
データ消去時、データを消去したいメモリセル１を選択する。メモリセル１は、ワード線ＷＬの電位を制御することで選択する。例えば、ワード線ＷＬの電位を負電位ＶＢＢ、例えば、−８Ｖとすると、そのワード線ＷＬに接続されたメモリセル１は選択される。一方、ワード線ＷＬをフローティングにすると、そのワード線ＷＬに接続されたメモリセル１は非選択となる。
【００６４】
データ消去時、セレクトゲート線ＳＧは、メモリセル１の選択には使用しない。データ消去時、全てのセレクトゲート線ＳＧは、フローティングにされる。
【００６５】
データ消去時、選択トランジスタ３、及びセルトランジスタ５が形成されるウェル領域の電位は、消去電位ＶＥＥ、例えば、２０Ｖとされる。消去選択されたセルトランジスタ５のゲート電位は−８Ｖであるから、消去選択されたセルトランジスタ５のゲートの電位とチャネル（ウェル領域）の電位との電位差は２８Ｖとなる。
【００６６】
一方、非選択セルトランジスタ５のゲートはフローティングであるから、非選択セルトランジスタ５のゲート電位は、ウェル領域とのカップリングによってウェル領域と同じ２０Ｖとなる。非選択セルトランジスタ５のゲートとチャネル（ウェル領域）との間には電位差が無い。
【００６７】
従って、２８Ｖの電位差をゲートとチャネル（ウェル領域）との間に生じたセルトランジスタ５においては、ウェル領域に向かってＦＮトンネル電流が流れ、セルトランジスタ５は“Ｖｔｈｃｅｌｌ＜０Ｖ”となる。データは“１”であり、データは消去されたことになる。ゲートとチャネル（ウェル領域）との間に電位差が無いセルトランジスタ５においては、ＦＮトンネル電流が流れないので、データ“１”、又はデータ“０”を保つ。
【００６８】
以上のような本発明の第１の実施形態によれば、大容量が必要とされる第１のメモリセルアレイ１０Ｍと小容量で十分な第２のメモリセルアレイ１０Ｓとに分け、第１のメモリセルアレイ１０Ｍの第１の書き込み回路２０Ｍにはラッチ回路５０Ｍを備えるが、第２のメモリセルアレイ１０Ｓの第２の書き込み回路２０Ｓには書き込み用のラッチ回路が備えない。このため、第１のメモリセルアレイ１０Ｍでは、ラッチ回路５０Ｍでデータを保持することで、ページ単位で書き込む場合等の大容量のデータ処理を実現しつつ、第２のメモリセルアレイ１０Ｓでは、ラッチ回路を備えた場合と比べてセル面積を縮小することが可能である。さらに、第２のメモリセルアレイ１０Ｓでは、ラッチ回路を設けた場合と比べて、消費電流を減少でき、書き込み速度も向上できる。
【００６９】
［第２の実施形態］
第２の実施形態は、第１及び第２のメモリセルアレイの双方に１トランジスタ型メモリセルを備えた例である。
【００７０】
（１）第１及び第２のメモリセルとそれらの周辺回路
図６は、本発明の第２の実施形態に係る１トランジスタ型の第１のメモリセル及びその周辺回路の構成図を示す。図７は、本発明の第２の実施形態に係る１トランジスタ型の第２のメモリセル及びその周辺回路の構成図を示す。以下に、第２の実施形態に係る第１及び第２のメモリセルとそれらの周辺回路について説明する。
【００７１】
図６及び図７に示すように、第２の実施形態において、第１の実施形態と異なる点は、１トランジスタ型メモリセルである点、ライト禁止回路及びセレクトゲートデコーダを設けない点である。
【００７２】
具体的には、第２の実施形態のメモリセル１Ｍ，１Ｓは、１トランジスタ型のフラッシュメモリセルであり、選択トランジスタは設けずにセルトランジスタ５Ｍ，５Ｓで構成されている。このため、選択トランジスタを制御するセレクトゲートデコーダは設けなくてもよい。ここで、１トランジスタ型メモリセルは、浮遊ゲートＦＧに電子を注入するか否かでしきい値を変え、このしきい値の変化に応じて“０”か“１”かのデータを記憶する。
【００７３】
また、ローカルビット線ＬＢＬに接続するライト禁止回路を設けていない。これは、１トランジスタ型メモリセルの場合、書き込み時に、非選択メモリセルにおいて、メモリセルのドレインがフローティング状態になっても、誤書き込みが起こらないからである。
【００７４】
（２）読み出し動作
図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る読み出し動作を説明するための図である。
【００７５】
データ読み出し時、データを読み出したいメモリセル１は、ワード線ＷＬを用いて選択される。図８（ａ）に示すように、選択されたワード線ＷＬの電位Ｖｗｌは、所定の正電位、例えば３Ｖに設定し、非選択のワード線ＷＬの電位Ｖｗｌは、“Ｌ”レベル、例えば０Ｖにされる。このとき、セルトランジスタ５のしきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位Ｖｗｌ未満、例えば、“Ｖｔｈｃｅｌｌ＜Ｖｗｌ”であれば、セルトランジスタ５はオン状態となる（図８（ｂ）参照）。反対に、しきい値Ｖｔｈｃｅｌｌがワード線ＷＬの電位Ｖｗｌを超える、例えば、“Ｖｔｈｃｅｌｌ＞Ｖｗｌ”であれば、セルトランジスタ５はオフ状態となる（図８（ｂ）参照）。ここで、ビット線ＢＬとソース線ＳＬとの間に流れる電流量は、セルトランジスタ５がオン状態であるかオフ状態であるかに応じて変化する。この変化を、例えばセンスアンプ回路２７で検知し、読み出したデータが“１”であるか“０”であるかが判断される。
【００７６】
尚、ここでは、“Ｖｔｈｃｅｌｌ＜Ｖｗｌ”のときのデータを“１”とし、“Ｖｔｈｃｅｌｌ＞Ｖｗｌ”のときのデータを“０”とする。
【００７７】
以上のような本発明の第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００７８】
さらに、メモリセル１Ｍ，１Ｓを１トランジスタ型にすることで、セル面積をさらに縮小することが可能である。
【００７９】
［第３の実施形態］
第３の実施形態では、第１のメモリセルと第２のメモリセルとで異なるメモリセル構造にした例である。
【００８０】
すなわち、第１のメモリセル１Ｍは、大容量データを扱うため書き込み速度が要求されるので、１トランジスタ型に比べてデータ書き込み速度が速い２トランジスタ型を採用し、第２のメモリセル１Ｓは、小容量データを扱うため書き込み速度がそれほど要求されないので、２トランジスタ型に比べてレイアウト面積を縮小できる１トランジスタ型を採用する。
【００８１】
ここで、２トランジスタ型メモリセルが、１トランジスタ型メモリセルに比べてデータ書き込み速度が速いのは、次の理由による。
【００８２】
１トランジスタ型メモリセルは、通常、“１”データのしきい値分布、及び“０”データのしきい値分布を、それぞれ０Ｖ以上の正電位とする（図８（ｂ）参照）。このため、“１”データのしきい値分布ΔＶｔｈｃｅｌｌは、“非選択ワード線電位（例えば、０Ｖ）＜ΔＶｔｈｃｅｌｌ＜選択ワード線電位（例えば、３Ｖ）”の狭い範囲に厳密に調整しなければならない。このため、書き込みシーケンスにおいては、ベリファイ読み出しを繰り返し、“１”データのしきい値分布ΔＶｔｈｃｅｌｌを、上記狭い範囲内に追い込んでいく。具体的には、書き込みシーケンスは、次の３工程で構成される。
【００８３】
（１）プリプログラム工程（全てのメモリセルの浮遊ゲートに電荷を注入し、全てのメモリセルのデータを“０”に揃える）
（２）消去工程（全てのメモリセルの浮遊ゲートから電荷を抜き、全てのメモリセルのデータを“１”にする）
（３）プログラム工程（データ“０”を書き込むメモリセルの浮遊ゲートにのみ、電荷を注入する）
前記消去工程及び前記プログラム工程は、ベリファイ読み出しを行い、しきい値をベリファイしながら行う。これは、“１”データのしきい値分布を上記狭い範囲内に追い込んでいくためである。さらに、前記消去工程は、過消去（over erase）を回避するために、セルフコンバージェンスを行い、しきい値を、例えば、非選択ワード線電位においてオフするレベルまで戻す必要がある。このようなことから、１トランジスタ型メモリセルは、データ書き込みに時間がかかる。
【００８４】
これに対して、２トランジスタ型メモリセルの書き込みシーケンスは、次の２工程で構成される。
【００８５】
（１）消去工程
（２）プログラム工程
２トランジスタ型メモリセルは、メモリセルの選択及び非選択を、選択トランジスタが行う。従って、“１”データのしきい値分布は、読み出し時のワード線電位、例えば、０Ｖ以下の負電位とし、“０”データのしきい値分布は、読み出し時のワード線電位、例えば、０Ｖ以上の正電位とすればよい（図５（ｂ）参照）。特に、“１”データのしきい値分布ΔＶｔｈｃｅｌｌは、１トランジスタ型メモリセルのように狭い範囲に厳密に調整する必要はなく、単純に、“ΔＶｔｈｃｅｌｌ＜読み出し時のワード線電位（例えば、０Ｖ）”にすればよい。このため、消去工程時の２トランジスタ型メモリセルのベリファイ読み出しは、メモリセルのしきい値が読み出し時のワード線電位以下になったか否かだけが判断されればよい。１トランジスタ型メモリセルのように、メモリセルのしきい値が選択ワード線電位以下になったこと、かつ、メモリセルのしきい値が非選択ワード線電位以上なったことの２つを判断する必要は無い。さらに、２トランジスタ型メモリセルは過消去も無いので、セルフコンバージェンスも実行しなくてよい。このようなことから、２トランジスタ型メモリセルは、１トランジスタ型メモリセルに比べてデータ書き込み速度が速い。
【００８６】
以上のような本発明の第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００８７】
さらに、第１のメモリセル１Ｍにおいては、２トランジスタ型メモリセルを用いる。これにより、１トランジスタ型メモリセルを用いた場合よりもデータ書き込み速度を向上できる。また、データ書き込みの際、ＦＮトンネル電流を用いて電子を浮遊ゲートに注入するので、大電流を必要としない。従って、１トランジスタ型メモリセルを用いた場合に比較して低消費電力化が可能である。
【００８８】
一方、第２のメモリセル１Ｓにおいては、１トランジスタ型メモリセルを用いることで、２トランジスタ型メモリセルを用いた場合よりもセル面積を縮小できる。
【００８９】
尚、上記第１乃至第３の実施形態における不揮発性半導体記憶装置は、図示した構成に限定されず、例えば次のように種々変更することが可能である。
【００９０】
（ａ）上記各実施形態では、多重ビット線構造である。すなわち、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとからなる２重ビット線構造としている。従って、ローカルビット線ＬＢＬは各セル内に配置され、グローバルビット線ＧＢＬは複数のセル（セルアレイ）に跨って配置されている。これは、複数のセルで１つのセンスアンプ２７を共有することになり、セル面積を縮小することができるからである。
【００９１】
しかし、上記各実施形態では、２重ビット線構造に限定されず、例えば、グローバルビット線ＧＢＬを設けずにローカルビット線ＬＢＬをセンスアンプ２７に接続することも可能である。
【００９２】
（ｂ）上記各実施形態では、第１及び第２の書き込み回路２０Ｍ，２０Ｓの書き込み用スイッチ５１は、同じ構成であり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有する。これは、両者の構成を同じにすることで、簡易な製造プロセスを実現できるからである。
【００９３】
しかし、上記各実施形態では、第１及び第２の書き込み回路２０Ｍ，２０Ｓにおける書き込み用スイッチ５１を同じ構成にすることに限定されず、異なる構成にすることも可能である。例えば、データを保持する等の書き込みの制御が厳しい第１の書き込み回路２０Ｍでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる２つのトランジスタでスイッチ５１Ｍを形成し、データの保持が不要な第２の書き込み回路２０Ｓでは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタの１つのトランジスタでスイッチ５１Ｍを形成してもよい。
【００９４】
（ｃ）上記各実施形態では、例えば第１の書き込み回路２０Ｍの場合、書き込み用スイッチ５１Ｍに、第１のメモリセル１Ｍに書き込まれる書き込みデータ信号と、書き込み用スイッチ５１のオン／オフを制御する活性化信号ＡＣＴとが入力される。ここで、書き込みデータ信号及び活性化信号ＡＣＴは、別々の端子から入力され、別々の入力信号により生成される。
【００９５】
しかし、上記各実施形態では、書き込みデータ信号及び活性化信号ＡＣＴの入力方法は、上述の方法に限定されず、セルが１ビットか多ビットかによって入力方法を変えてもよい。すなわち、例えば第１の書き込み回路２０Ｍの場合で説明すると、第１のメモリセルアレイ１０Ｍが多ビットの場合は、図３に示すように、書き込みデータ信号及び活性化信号ＡＣＴは、別々の端子Ｘ，Ｙから別々の入力信号により生成する。一方、第１のメモリセルアレイ１０Ｍが１ビットの場合は、図３の点Ｐを電気的に接続し、書き込みデータ信号及び活性化信号ＡＣＴを同じ端子Ｘから１つの入力信号により生成するようにしてもよい。
【００９６】
（ｄ）上記各実施形態では、書き込み／読み出し動作時にアドレス信号をデコードするライトデコーダ３９Ｍやセレクトゲートデコーダ４５Ｍを用いたが、このような構成のデコーダに限定されない。
【００９７】
（ｅ）以下に、上記各実施形態に係る不揮発性半導体記憶装置に関するアプリケーションについて説明する。
【００９８】
図９は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの例を示す。
【００９９】
図９に示すように、メモリカード６０は、前述の特徴を有する不揮発性半導体記憶装置１００を有している。不揮発性半導体記憶装置１００は、図示せぬ外部装置から所定の制御信号及びデータを受け取り、また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０１００】
信号線（ＤＡＴ）、コマンドラインイネーブル信号線（ＣＬＥ）、アドレスラインイネーブル信号線（ＡＬＥ）、及びレディ／ビジー信号線（Ｒ／Ｂ）は、不揮発性半導体記憶装置１００に接続される。前記信号線（ＤＡＴ）は、データ信号、アドレス信号、又はコマンド信号を転送する。前記コマンドラインイネーブル信号線（ＣＬＥ）は、信号線（ＤＡＴ）にコマンド信号が転送されたことを示す信号を転送する。前記アドレスラインイネーブル信号線（ＡＬＥ）は、信号線（ＤＡＴ）にアドレス信号が転送されたことを示す信号を転送する。前記レディ／ビジー信号線（Ｒ／Ｂ）は、不揮発性半導体記憶装置１００が動作可能か否かを示す信号を転送する。
【０１０１】
図１０は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの別の例を示す。
【０１０２】
図１０に示すメモリカード６０において、上記図９に示すメモリカード６０と異なる点は、不揮発性半導体記憶装置１００を制御し、図示せぬ外部装置と所定の信号を送受信するコントローラ７０を有している点である。
【０１０３】
コントローラ７０は、インターフェース部（Ｉ／Ｆ）７１、７２、マイクロプロセッサ部（ＭＰＵ）７３、バッファＲＡＭ７４、及び誤り訂正部（ＥＣＣ）７５を有している。前記インターフェース部（Ｉ／Ｆ）７１は、図示せぬ外部装置から所定の信号を受信、又は前記外部装置へ所定の信号を出力する。前記インターフェース部（Ｉ／Ｆ）７２は、不揮発性半導体記憶装置１００と信号を送受信する。前記マイクロプロセッサ部（ＭＰＵ）７３は、前記外部装置から入力された論理アドレスを物理アドレスに変換するための所定の計算を行う。前記バッファＲＡＭ７４は、データを一時的に記憶する。前記誤り訂正部（ＥＣＣ）７５は、誤り訂正符合を生成する。また、コマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、及び信号線（ＤＡＴ）は、メモリカード６０に接続される。
【０１０４】
尚、上記メモリカード６０において、制御信号線の本数、信号線（ＤＡＴ）のビット幅、又はコントローラ７０の構成は、種々の変形が可能である。
【０１０５】
図１１は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードとカードフォルダの一例を示す。
【０１０６】
図１１に示すように、前記メモリカード６０は、カードフォルダ８０に挿入される。このカードフォルダ８０は、図示せぬ電子装置に接続され、前記電子装置とメモリカード６０との間のインターフェースとして機能する。尚、カードフォルダ８０は、図１０に示すコントローラ７０の機能の一部を有していてもよい。
【０１０７】
図１２は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置の一例を示す。
【０１０８】
図１２に示すように、メモリカード６０又はメモリカード６０が挿入されたカードフォルダ８０が接続装置９０に挿入される。この接続装置９０は、接続配線９２及びインターフェース回路９３を介して、ボード９１に接続される。ボード９１は、ＣＰＵ（中央処理装置）９４及びバス９５を有している。
【０１０９】
図１３は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置をＰＣ（パーソナルコンピュータ）に接続した例を示す。
【０１１０】
図１３に示すように、メモリカード６０又はメモリカード６０が挿入されたカードフォルダ８０が接続装置９０に挿入される。この接続装置９０は、接続配線９２を介して、ＰＣ（パーソナルコンピュータ）３００に接続される。
【０１１１】
図１４及び図１５は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するＩＣカードの一例を示す。
【０１１２】
図１４及び図１５に示すように、ＩＣ（集積回路）カード５００は、ＭＰＵ（マイクロプロセッシングユニット）４００及び接続端子６００を有している。前記ＭＰＵ４００は、前記不揮発性半導体記憶装置１００、ＲＯＭ（読み出し専用メモリ）４１０、ＲＡＭ（ランダムアクセスメモリ）４２０、ＣＰＵ（中央処理装置）４３０を有している。前記ＣＰＵ４３０は、演算部４３１及び制御部４３２を有している。前記接続端子６００は、外部の電子装置に接続するための電極を有している。
【０１１３】
ＩＣカード５００のＭＰＵ４００は、接続端子６００を介して、外部の電子装置に接続される。ＣＰＵ４３０の制御部４３２は、不揮発性半導体記憶装置１００、ＲＯＭ４１０及びＲＡＭ４２０に接続されている。尚、ＭＰＵ４００は、例えば、接続端子６００の裏側に配置される。
【０１１４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の半導体チップを示す概略的なブロック図。
【図２】図１の半導体チップの第１及び第２の領域の１グループを示す概略的な回路図。
【図３】本発明の第１の実施形態に係わる２トランジスタ型の第１のメモリセル及びその周辺回路を示す構成図。
【図４】本発明の第１の実施形態に係わる２トランジスタ型の第２のメモリセル及びその周辺回路を示す構成図。
【図５】本発明の第１の実施形態に係る読み出し動作を説明するための図。
【図６】本発明の第２の実施形態に係わる１トランジスタ型の第１のメモリセル及びその周辺回路を示す構成図。
【図７】本発明の第２の実施形態に係わる１トランジスタ型の第２のメモリセル及びその周辺回路を示す構成図。
【図８】本発明の第２の実施形態に係る読み出し動作を説明するための図。
【図９】本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの例を示すブロック図。
【図１０】本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの別の例を示すブロック図。
【図１１】本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードとカードフォルダの一例を示す図。
【図１２】本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置の一例を示す図。
【図１３】本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置をＰＣ（パーソナルコンピュータ）に接続した例を示す図。
【図１４】本発明の各実施形態に係る不揮発性半導体記憶装置を有するＩＣカードの一例を示す図。
【図１５】本発明の各実施形態に係る不揮発性半導体記憶装置を有するＩＣカードの内部構造の一例を示す図。
【符号の説明】
【０１１６】
１…メモリセル、３…選択トランジスタ、５…セルトランジスタ、１０…メモリセルアレイ、２０…書き込み回路、２７…センスアンプ、２９…リードセレクタ、３０…読み出し回路、３１…アイソレーショントランジスタ、３３…ライトセレクタ、３７…ライト禁止回路、３９…ライトデコーダ、４０ａＭ，４０ｂＭ，４０ｃＭ，４０ａＳ，４０ｂＳ，４０ｃＳ…デコーダ、４５…セレクトゲートデコーダ、５０…ラッチ回路、５１…書き込み用スイッチ、５２…インバータ、６０…メモリカード、７０…コントローラ、７１，７２…インターフェース部（Ｉ／Ｆ）、７３…マイクロプロセッサ部（ＭＰＵ）、７４…バッファＲＡＭ、７５…誤り訂正部（ＥＣＣ）、８０…カードフォルダ、９０…接続装置、９１…ボード、９２…接続配線、９３…インターフェース回路、９４…ＣＰＵ（中央処理装置）、９５…バス、１００…不揮発性半導体記憶装置、３００…ＰＣ（パーソナルコンピュータ）、４００…ＭＰＵ、４１０…ＲＯＭ（読み出し専用メモリ）、４２０…ＲＡＭ（ランダムアクセスメモリ）、４３０…ＣＰＵ（中央処理装置）、４３１…演算部、４３２…制御部、５００…ＩＣカード、６００…接続端子、Ｃ…セル、ＬＢＬ…ローカルビット線、ＷＧＢＬ…書き込み用グローバルビット線、ＺＧＢＬ…読み出し用グローバルビット線、ＩＢＬ…インヒビット線、ＳＧ…セレクトゲート線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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