(57)【要約】【課題】  置換前に冗長行および列のアクセスが可能なＤＲＡＭを提供する。【解決手段】  メモリセルアレイ１００、冗長ロウメモリセルアレイ１０１、冗長カラムメモリセルアレイ１０２、冗長カラムロウメモリセルアレイ１０３を設ける。制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレスキー信号Ａ１〜Ａ５に応答して冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２が活性化される。冗長ロウテストモードでは、ロウアドレス信号ＲＡｓ１，ＲＡｓ２に応答して冗長ワード線が選択的に駆動される。冗長カラムテストモードでは、カラムアドレス信号ＣＡｓ１，ＣＡｓ２に応答して冗長カラム選択線が選択的に駆動される。【選択図】        図１
2006019016.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のワード線、
（ｂ）前記ワード線に交差して配置される複数の通常ビット線対、
（ｃ）前記ワード線と前記通常ビット線対との交点に対応して配置される複数の通常メモリセル、
（ｄ）前記通常ビット線対に対応して設けられ、各々が対応する通常ビット線対に接続される複数の通常列選択ゲート対、
（ｅ）前記ワード線に交差して配置される第１および第２の冗長ビット線対、
（ｆ）前記ワード線と前記第１および第２の冗長ビット線対との交点に対応して配置される複数の冗長メモリセル、
（ｇ）前記第１の冗長ビット線対に接続される第１の冗長列選択ゲート対、および
（ｈ）前記第２の冗長ビット線対に接続される第２の冗長列選択ゲート対をそれぞれ含む
複数のブロック、
前記複数の通常列選択ゲート対に対応して設けられ、各々が対応する複数のブロックにおける通常列選択ゲート対の各々の制御電極に接続される複数の通常列選択線、
前記複数のブロックにおける第１の冗長列選択ゲート対の各々の制御電極に接続される第１の冗長列選択線、
前記複数のブロックにおける第２の冗長列選択ゲート対の各々の制御電極に接続される第２の冗長列選択線、
外部から与えられる列アドレス信号に応答して前記通常列選択線のいずれかを選択する通常列選択手段、
第１の列置換アドレスがプログラム可能であって外部から与えられる列アドレス信号が前記第１の列置換アドレスに一致するとき第１の一致信号を発生する第１のプログラム手段、
前記第１のプログラム手段から与えられる第１の一致信号に応答して第１の冗長列活性化信号を発生する第１の検知手段、
第２の列置換アドレスがプログラム可能であって前記列アドレス信号が前記第２の列置換アドレスに一致するとき第２の一致信号を発生する第２のプログラム手段、
前記第２のプログラム手段から与えられる第２の一致信号に応答して第２の冗長列活性化信号を発生する第２の検知手段、
第１の冗長列活性化信号に応答して前記第１の冗長列選択線を選択し、前記第２の冗長列活性化信号に応答して前記第２の冗長列選択線を選択する冗長列選択手段、および
前記第１および第２の一致信号のいずれかに応答して前記通常列選択手段を不活性化する不活性化手段を備え、
前記第１のプログラム手段は、前記複数のブロックのいずれの通常ビット線対とも前記第１の冗長ビット線対と置き換え可能であり、
前記第２のプログラム手段は、前記複数のブロックのいずれの通常ビット線対とも前記第２の冗長ビット線対と置き換え可能である、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、さらに詳しくは、置換前にアクセス可能な冗長行および列を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の製造歩留りを向上させる技術として、冗長技術が知られている。この冗長技術は、半導体チップ上に形成された多結晶ポリシリコンのヒューズ素子をレーザビームなどで溶断することにより特定アドレスを冗長回路にプログラムし、これにより通常メモリセルを冗長メモリセルに置換するものである。
【０００３】
しかしながら、近年の高集積化に伴って、置換されるべき冗長メモリセルの中に不良が存在するため、製造された半導体記憶装置を良品として救済することができないという問題が発生するようになった。このような問題を解決する方法として、たとえば特公平４−６８７１９号公報には救済処理に先立って予め予備のメモリセルの検査が可能な半導体記憶装置の一例が開示されている。
【０００４】
図３１は、上記公報に開示された半導体記憶装置の構成を示すブロック図である。図３１を参照して、この半導体記憶装置は、複数のメモリセルを含む本体メモリ１と、行アドレスＡＲに応答してワード線ＷＬの１つを選択する行デコーダ３と、列アドレスＡＣに応答してビット線ＢＬの１つを選択する列デコーダ５と、本体メモリ１から読出されたデータを増幅するセンスアンプ６と、出力バッファ７とを備える。この半導体記憶装置はさらに、複数の予備のメモリセルを含む予備メモリ２と、予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４またはテスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して予備メモリワード線ＳＷＬのつ１を選択する予備デコーダ４０と、置換アドレスがプログラム可能であって行アドレスＡＲがそのプログラムされた置換アドレスに一致するとき上記予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４を発生する不良アドレス検知回路８０とを備える。
【０００５】
通常動作では、外部から与えられる行アドレスＡＲに応答して行デコーダ３がワード線ＷＬの１つを選択する。これによりそのワード線に接続されたメモリセルからデータがビット線ＢＬ上に読出される。次いで外部から与えられた列アドレスＡＣに応答して列デコーダ５がビット線ＢＬの１つを選択する。これによりそのビット線上のデータがセンスアンプ６によって増幅され、さらに出力バッファ７を介して外部に出力される。このような通常動作では、不良アドレス検知回路８０は不活性状態にあり、予備デコーダ４０もまた不活性状態にある。したがって、予備メモリワード線ＳＷＬは非選択状態にある。
【０００６】
一方、予備メモリセルのアクセス動作では、不良メモリセルのアドレスがヒューズ素子を含む基本回路８１に予めプログラムされている。このような不良アドレスが検知されたとき、基本回路８１からの予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４がＨレベルとなり、これにより予備デコーダ４０が活性化される。また、これと同時に行デコーダ３は不活性化される。活性化された予備デコーダ４０は予備メモリワード線ＳＷＬの１つを選択する。これによりその予備メモリワード線ＳＷＬに接続された予備メモリセルからデータがビット線ＢＬ上に読出される。次いで通常動作と同様に、外部から与えられた列アドレスＡＣに応答して列デコーダ５がビット線ＢＬの１つを選択し、その選択されたビット線ＢＬ上のデータがセンスアンプ６によって増幅され、さらに出力バッファ７を介して外部に出力される。
【０００７】
次に、この半導体記憶装置による予備メモリ２の検査方法について説明する。図３２は、この半導体記憶装置に用いられるテストモード検知回路を示す。このテストモード検知回路は、アドレス信号が与えられる入力パッドＰＤと、入力パッドＰＤに与えられた信号を反転して内部アドレスバックアップに供給するインバータ３６と、内部テスト信号生成用のインバータ３７とを備える。このインバータ３７は、負荷用のＰチャネルＭＯＳトランジスタ３８と、駆動用のＮチャネルフィールドトランジスタ３９とから構成される。Ｎチャネルフィールドトランジスタ３９のしきい値電圧は電源電圧Ｖｃｃよりも高い値（９Ｖ程度）に設定されている。
【０００８】
図３３は、内部テスト信号ＴＥＳＴと行アドレス信号の相補信号Ａ０，／Ａ０，Ａ１，／Ａ１に応答して内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′を発生するテスト信号デコーダ回路を示す。このような４つの相補信号Ａ０，／Ａ０，Ａ１，／Ａ１の組合せに従って４つの予備メモリワード線ＳＷＬ１〜ＳＷＬ４が選択的に駆動される。
【０００９】
図３４は、図３１中の基本回路８１の構成を示す。この基本回路８１は、互いに並列に接続された複数のＮチャネルＭＯＳトランジスタ１２〜１６と、各々が対応するＮチャネルＭＯＳトランジスタと直列に接続された複数のヒューズ素子１８〜２２と、これらヒューズ素子１８〜２２と共通に接続されたＰチャネルＭＯＳトランジスタ１７とを備える。
【００１０】
予備メモリのテスト動作では、Ｎチャネルフィールドトランジスタ３９のしきい値電圧よりも高い電圧（たとえば１０Ｖ）が入力パッドＰＤに与えられる。これにより、インバータ３７の出力信号（内部テスト信号／ＴＥＳＴ）は低電位になる。この反転信号ＴＥＳＴがテスト信号デコーダ回路に与えられ、これによりアドレス信号Ａ０，Ａ１に応答してテスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′のうち１つが活性化される。
【００１１】
たとえば（Ａ０，Ａ１）＝（１，１）のときは、テスト信号ＴＥＳＴ１′がＨレベルとなり、他のテスト信号ＴＥＳＴ２′〜ＴＥＳＴ４′はＬレベルのまま維持される。したがって、このような内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して１つの予備メモリワード線ＳＷＬ１が選択される。また、この内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′に応答して通常の行デコーダ３は不活性化される。これ以降の動作は、予備のメモリセルがアクセスされた場合と同様である。そのため、このような半導体記憶装置によれば、ヒューズ素子を溶断することなく、予備のメモリセルをテストすることができる。
【特許文献１】特公平４−６８７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の半導体記憶装置では、１つの予備メモリワード線を選択する１つのＯＲゲート４１に対して１つの内部テスト信号が必要であるため、そのための信号線が多数必要である。したがって、その信号線のために広い領域が必要とされるので、チップサイズが大きくなるという問題がある。
【００１３】
また、予備行イネーブル信号ＳＰＥ１〜ＳＰＥ４および内部テスト信号ＴＥＳＴ１′〜ＴＥＳＴ４′が与えられるＮＯＲゲート８２のサイズが大きくなるという問題がある。仮にこのＮＯＲゲート８２を分割したとしても、選択されるべき予備のメモリセルが増加するに従って論理ゲートの数が多くなるので、やはりチップサイズが大きくなるという問題が生じる。
【００１４】
また、近年の高集積化された半導体記憶装置（たとえば１６ＭビットのダイナミックＲＡＭ）では、予備のメモリセルが行方向だけでなく列方向にも多数配置されているので、このような構成では置換に先立って単純に行および列の両方をアクセスすることはできない。
【００１５】
特に、行および列の両方向に予備のメモリセルが設けられている場合は、冗長行および冗長列を同時に置き換えるために冗長行および冗長列の交点に位置する予備のメモリセルをテストする必要があるが、このような構成ではそのようなテストを行なうことができない。
【００１６】
また、図３２のテストモード検知回路では、予備メモリのテストモード中の全期間にわたって入力パッドＰＤに高電圧を与え続けなければならない。そのため、入力パッドＰＤは予備のメモリセルを選択するために使用するアドレスピンを使用できず、予備のメモリセルに対して個別に設けられる必要がある。
【００１７】
分割動作が可能な半導体記憶装置において各メモリアレイブロックに上述した検知回路８０が配置されたとすると、動作させるためのメモリアレイブロックを選択するアドレスをも用いて予備のメモリセルのための機能テストを行なわなければならない。そのため、ブロック選択のために使用するアドレスと予備のメモリセルのためのアドレスとの関係を考慮する必要がある。
【００１８】
それゆえに、この発明の目的は、置換に先立ってアクセス可能な冗長行および冗長列を有する半導体記憶装置を提供することである。
【００１９】
この発明の他の目的は、制御信号の特殊な組合せに応答して冗長行および冗長列をテストするモードを有する半導体記憶装置を提供することである。
【００２０】
この発明のさらに他の目的は、マルチビットテストの可能な冗長行および冗長列を有する半導体記憶装置を提供することである。
【００２１】
置換に先立ってアクセス可能な冗長行を有する半導体記憶装置をチップ面積の増大を抑えて実現することである。
【００２２】
この発明のさらに他の目的は、置換に先立ってアクセス可能な冗長列を有する半導体記憶装置をチップ面積の増大を抑えて実現することである。
【課題を解決するための手段】
【００２３】
この発明による半導体記憶装置は、複数の通常ワード線、上記通常ワード線に交差して配置される複数の通常ビット線対、上記通常ワード線と上記通常ビット線対との交点に対応して配置される複数の通常メモリセル、外部から与えられる行アドレス信号に応答して上記通常ワード線のいずれかを選択する通常行選択手段、外部から与えられる列アドレス信号に応答して上記通常ビット線対のいずれかを選択する通常列選択手段、上記通常ビット線対に交差して配置される冗長ワード線、上記通常ワード線と上記冗長ワード線とに交差して配置される冗長ビット線対、上記冗長ワード線と上記通常ビット線対との交点に対応して配置される複数の冗長行メモリセル、上記冗長ビット線対と上記通常ワード線との交点に対応して配置される複数の冗長列メモリセル、上記冗長ワード線と上記冗長ビット線対との交点に対応して配置される冗長行列メモリセル、上記冗長ワード線を選択する冗長行選択手段、上記通常行選択手段に与えられるべき行アドレス信号が予め定められた行置換アドレスを示すとき上記通常行選択手段を不活性化するとともに上記冗長行選択手段を活性化する行置換手段、予め定められた行テスト信号に応答して上記通常行選択手段を不活性化するとともに上記冗長行選択手段を活性化するよう上記行置換手段を強制的に制御する行置換制御手段、上記冗長ビット線対を選択する冗長列選択手段、上記通常列選択手段に与えられるべき列アドレス信号が予め定められた列置換アドレスを示すとき上記通常列選択手段を不活性化するとともに上記冗長列選択手段を活性化する列置換手段、および予め定められた列テスト信号に応答して上記通常列選択手段を不活性化するとともに上記冗長列選択手段を活性化するよう上記列置換手段を強制的に制御する列置換制御手段を備える。
【００２４】
上記半導体記憶装置は、３つのテストモードを有する。第１のテストモードでは、行テスト信号に応答して通常行選択手段が不活性化されるとともに冗長行選択手段が活性化されるので、置換に先立って冗長行メモリセルのアクセスが可能である。第２のテストモードでは、列テスト信号に応答して通常列選択手段が不活性化されるとともに冗長列選択手段が活性化されるので、置換に先立って冗長列メモリセルのアクセスが可能である。第３のテストモードでは、行テスト信号に応答して通常行選択手段が不活性化されるとともに冗長行選択手段が活性化され、かつ列テスト信号に応答して通常列選択手段が不活性化されるとともに冗長列選択手段が活性化されるので、置換に先立って冗長行列メモリセルのアクセスが可能である。
【００２５】
好ましくは、半導体記憶装置は、上記の構成に加えて、外部から与えられる制御信号に応答して上記行テスト信号および／または上記列テスト信号を発生するテスト信号発生手段をさらに備える。
【００２６】
上記半導体記憶装置においては、上記請求項１の作用に加えて、行アドレスストローブ信号、列アドレスストローブ信号、書込イネーブル信号、アドレスキー信号などの制御信号に応答して行テスト信号および列テスト信号の一方または双方が内部的に生成されるので、モールドされた半導体記憶装置であっも冗長行および冗長列の機能テストが可能である。
【００２７】
さらに好ましくは、半導体記憶装置は、上記の構成に加えて、１つの行アドレス信号と１つの列アドレス信号に応答して、上記通常メモリセルのいずれかから複数のデータを複数のデータを並列的に読出す並列読出手段、および予め定められたマルチビットテスト信号に応答して上記並列読出手段によって読出されたデータのすべてが互いに一致するか否かを検出し、上記データのすべてが互いに一致するとき第１の値を示し上記データの１つが他のデータと一致しないとき上記第１の値と異なる第２の値を示す一致／不一致検出信号を発生する一致／不一致検出手段をさらに備え、上記テスト信号発生手段はさらに、外部から与えられる制御信号に応答して上記マルチビットテスト信号を発生する。
【００２８】
上記半導体記憶装置においては、上記請求項２の作用に加えて、１つの行アドレス信号と１つの列アドレス信号に応答して複数のデータが並列的に読出され、さらにその読出されたデータのすべてが互いに一致するか否かが検出されるので、冗長行および冗長列のマルチビットテストが可能である。
【００２９】
この発明の他の構成による半導体記憶装置は、複数のブロック、通常ワード線選択手段、第１のプログラム手段、第１の検知手段、第１の行置換制御手段、第２のプログラム手段、第２の検知手段、第２の行置換制御手段、冗長ワード線選択手段、および不活性化手段を備える。上記複数のブロックの各々は、複数の通常ワード線、複数の通常行デコーダ、第１および第２の冗長ワード線、冗長行デコーダ、複数のビット線対、複数の通常メモリセル、ならびに複数の冗長メモリセルを含む。複数の通常行デコーダの各々は、上記複数の通常ワード線のうち第１の数の通常ワード線に対応して設けられ、対応する第１の数の通常ワード線に対応して与えられる第１の数の通常ワード線駆動信号に応答して対応する第１の数の通常ワード線を選択的に駆動する。上記冗長行デコーダ、上記第１および第２の冗長ワード線に対応して設けられ、第１の冗長ワード線駆動信号に応答して第１の冗長ワード線を駆動し、第２の冗長ワード線駆動信号に応答して第２の冗長ワード線を駆動する。上記複数のビット線対は上記複数の通常ワード線と上記第１および第２の冗長ワード線とに交差して配置される。上記複数の通常メモリセルは、上記通常ワード線と上記ビット線対との交点に対応して配置される。複数の冗長メモリセルは上記第１および第２の冗長ワード線と上記ビット線対との交点に対応して配置される。上記通常ワード線選択手段は、外部から与えられ行アドレス信号に応答して上記複数のブロックにおける通常行デコーダの各々に上記第１の数の通常ワード線駆動信号を供給する。上記第のプログラム手段には第１の行置換アドレスがプログラム可能である。上記第１の検知手段は、上記行アドレス信号が上記第１のプログラム手段にプログラムされた上記第１の行置換アドレスに一致するか否かを検知し、一致するとき第１の冗長行活性化信号を発生する。上記第１の行置換制御手段は、予め定められた行テスト信号と上記行アドレス信号とに応答して上記第１の冗長行活性化信号を発生するよう上記第１の検知手段を強制的に制御する。上記第２のプログラム手段には第２の行置換アドレスがプログラム可能である。上記第２の検知手段は、上記行アドレス信号が上記第２のプログラム手段にプログラムされた上記第２の行置換アドレスに一致するか否かを検知し、一致するとき第２の冗長行活性化信号を発生する。上記第２の行置換制御手段は、上記行テスト信号と上記行アドレス信号とに応答して上記第２の冗長行活性化信号を発生するよう上記第２の検知手段を強制的に制御する。冗長ワード線選択手段は、上記第１の検知手段から与えられる上記第１の冗長行活性化信号に応答して上記複数のブロックにおける冗長行デコーダの各々に上記第１の冗長ワード線駆動信号を供給し、上記第２の検知手段から与えられる上記第２の冗長行活性化信号に応答して上記複数のブロックにおける冗長行デコーダの各々に上記第２の冗長ワード線駆動信号を供給する。上記不活性化手段は、上記第１および第２の冗長行活性化信号のいずれかに応答して上記通常ワード線選択手段を不活性化する。
【００３０】
上記半導体記憶装置においては、行テスト信号と行アドレス信号とに応答して第１または第２の冗長行活性化信号が生成され、これにより通常ワード線選択手段が不活性化されるとともに第１および第２の冗長ワード線が選択的に駆動される。このように冗長行は２系統に集約され、かつプログラムされている行アドレスに応答して通常行と置換されるので、多数の信号線が必要とされず、チップ面積の増大が抑えられる。
【００３１】
この発明の他の構成による半導体記憶装置は、複数のブロック、複数の通常列選択線、第１の冗長列選択線、第２の冗長列選択線、通常列選択手段、第１のプログラム手段、第１の検知手段、第１の列置換制御手段、第２のプログラム手段、第２の検知手段、第２の列置換制御手段、冗長列選択手段、および不活性化手段を備える。上記複数のブロックの各々は、複数のワード線、複数の通常ビット線対、複数の通常メモリセル、複数の通常列選択ゲート対、第１および第２の冗長ビット線対、複数の冗長メモリセル、第１の冗長列選択ゲート対、および第２の冗長列選択ゲート対を含む。上記複数の通常ビット線対は上記ワード線に交差して配置される。上記複数の通常メモリセルは上記ワード線と上記通常ビット線対との交点に対応して配置される。上記複数の通常の列選択ゲート対は上記通常ビット線対に対応して設けられる。通常列選択ゲート対の各々は対応する通常ビット線対に接続される。上記第１および第２の冗長ビット線対は上記ワード線に交差して配置される。上記複数の冗長メモリセルは上記ワード線と上記第１および第２の冗長ビット線対との交点に対応して配置される。上記第１の冗長列選択ゲート対は上記第１の冗長ビット線対に接続される。上記第２の冗長列選択ゲート対は上記第２の冗長ビット線対に接続される。上記複数の通常列選択線は上記複数の通常列選択ゲート対に対応して設けられる。通常列選択線の各々は対応する複数のブロックにおける通常列選択ゲート対の各々の制御電極に接続される。上記第１の冗長列選択線は上記複数のブロックにおける第１の冗長列選択ゲート対の各々の制御電極に接続される。上記第２の冗長列選択線は上記複数のブロックにおける第２の冗長列選択ゲート対の各々の制御電極に接続される。通常列選択手段は外部から与えられる列アドレス信号に応答して上記通常列選択線のいずれかを選択する。上記第１のプログラム手段には第１の列置換アドレスがプログラム可能である。上記第１のプログラム手段は外部から与えられる列アドレス信号が上記第１の列置換アドレスに一致するとき第１の一致信号を発生する。上記第１の検知手段は上記第１のプログラム手段から与えられる第１の一致信号に応答して第１の冗長列活性化信号を発生する。上記第１の列置換制御手段は、予め定められた列テスト信号と上記列アドレス信号とに応答して上記第１の冗長列活性化信号を発生するよう上記第１の検知手段を強制的に制御する。上記第２のプログラム手段には第２の列置換アドレスがプログラム可能である。上記第２のプログラム手段は、上記列アドレス信号が上記第２の列置換アドレスに一致するとき第２の一致信号を発生する。上記第２の検知手段は、上記第２のプログラム手段から与えられる第２の一致信号に応答して第２の冗長列活性化信号を発生する。第２の列置換制御手段は、上記列テスト信号と上記列アドレス信号とに応答して上記第２の冗長列活性化信号を発生するよう上記第２の検知手段を強制的に制御する。上記冗長列選択手段は、上記第１の検知手段から与えられる第１の冗長列活性化信号に応答して上記第１の冗長列選択線を選択し、上記第２の検知手段から与えられる第２の冗長列活性化信号に応答して上記第２の冗列選択線を選択する。活性化手段は、上記第１および第２の一致信号ならびに上記列テスト信号のいずれかに応答して上記通常列選択手段を不活性化する。
【００３２】
上記半導体記憶装置においては、列テスト信号と列アドレス信号とに応答して第１または第２の冗長列活性化信号が生成され、これにより通常列選択手段が不活性化されるとともに第１または第２の冗長列選択線が選択される。このように冗長列が２系統に集約され、かつプログラムされている列アドレスに応答して通常列と置換されるので、多数の信号線が必要とされず、チップ面積の増大が抑えられる。
【００３３】
この発明の他の構成による半導体記憶装置は、複数のブロック、通常ワード線選択手段、切換パッド、第１のプログラム手段、第１の検知手段、第１の行置換制御手段、第２のプログラム手段、第２の検知手段、第２の行置換制御手段、冗長ワード線選択手段、および不活性化手段を備える。上記複数のブロックの各々は上記請求項４と同様に構成される。上記通常ワード線選択手段、第１のプログラム手段第１の検知手段、第２のプログラム手段、第２の検知手段、冗長ワード線選択手段、および活性化手段もまた、上記請求項４と同様の機能を有する。ただし、上記第１の行置換制御手段は、予め定められた行テスト信号と上記切換パッドの第１の電位とに応答して上記第１の冗長行活性化信号を発生するよう上記第１の検知手段を強制的に制御する。上記第２行置換制御手段は、上記行テスト信号と上記切換パッドの上記第１の電位と異なる第２の電位とに応答して上記第２の冗長行活性化信号を発生するよう上記第２の検知手段を強制的に制御する。
【００３４】
上記半導体記憶装置においては、行テスト信号と切換パッドの電位とに応答して第１または第２の冗長行活性化信号が生成され、これにより通常ワード線選択手段が不活性化されるとともに第１および第２の冗長ワード線が選択的に駆動される。したがって、チップ面積の増大が抑えられるとともに、切換パッドによって冗長行が通常行と置換され得る。
【００３５】
この発明の他の構成による半導体記憶装置は、複数のブロック、複数の通常列選択線、第１の冗長列選択線、第２の冗長列選択線、通常列選択手段、切換パッド、第１のプログラム手段、第１の検知手段、第１の列置換制御手段、第２のプログラム手段、第２の検知手段、第２の列置換制御手段、冗長列選択手段、および不活性化手段を備える。ブロックの各々は上記請求項５と同様に構成される。上記複数の通常列選択線、第１の冗長列選択線、第２の冗長列選択線、通常列選択手段、第１のプログラム手段、第１検知手段、第２のプログラム手段、第２の検知手段、冗長列選択手段、および不活性化手段は、上記請求項５と同様の機能を有する。ただし、上記第１の列置換制御手段は、予め定められた列テスト信号と上記切換パッドの第１の電位とに応答して上記第１の冗長列活性化信号を発生するよう上記第１の検知手段を強制的に制御する。上記第２の列置換制御手段は、上記列テスト信号と上記切換パッドの上記第１の電位と異なる第２の電位とに応答して上記第２の冗長列活性化信号を発生するよう上記第２の検知手段を強制的に制御する。
【００３６】
上記半導体記憶装置においては、列テスト信号と切換パッドとの電位とに応答して第１または第２の冗長列活性化信号が生成され、これにより通常列選択手段が不活性化されるとともに第１または第２の冗長列選択線が選択される。したがって、チップ面積の増大が抑えられるとともに、切換パッドによって冗長列が通常列と置換され得る。
【発明の効果】
【００３７】
本発明に係る半導体記憶装置によれば、予め定められた行テスト信号に応答して冗長行選択手段が活性化され、また予め定められた列テスト信号に応答して冗長列選択手段が活性化されるため、欠陥を伴なう通常行を冗長行と置換する前にその冗長行の良否判別テストを行なうことができるとともに、欠陥をともなう通常列を冗長列と置換する前にその冗長列の良否判別テストを行なうことができる。したがって、通常行を冗長行に、または通常列を冗長列に置換することにより確実にその半導体記憶装置を救済することができるため、製造歩留りをさらに向上させることができる。
【００３８】
さらに、外部から与えられる制御信号に応答して行テスト信号および列テスト信号の一方または双方が内部的に生成されるため、この半導体記憶装置を樹脂モールドによりパッケージングした後であっても冗長行および冗長列の良否判別テストを行なうことができる。
【００３９】
さらに、冗長行および冗長列から読出されたデータのマルチビットテストを行なうことができるため、上記のような良否判別テストの所要時間が短縮される。
【００４０】
本発明に係る半導体記憶装置によれば、予め定められた行テスト信号と行アドレス信号とに応答して第１および第２の冗長ワード線が選択的に駆動されるため、通常ワード線を冗長ワード線と置換する前にその冗長ワード線の良否判別テストを行なうことができる。しかも複数の冗長ワード線が２系統に集約され、複数の冗長ワード線を個別的に駆動していないため、テスト時に冗長ワード線を駆動するための信号線によってチップ面積が増大することはない。
【００４１】
また、本発明に係る半導体記憶装置によれば、予め定められた列テスト信号と列アドレス信号とに応答して第１および第２の冗長列選択線が選択的に駆動されるため、通常ビット線対を冗長ビット線対と置換する前にその冗長ビット線対の良否判別テストを行なうことができる。しかも複数の冗長ビット線対を選択するための信号が２系統に集約されているため、そのための信号線によってチップ面積が増大することはない。
【００４２】
あるいは、本発明に係る半導体記憶装置によれば、予め定められた行テスト信号と切換パッドの電位とに応答して第１および第２の冗長ワード線が選択的に駆動されるため、通常ワード線を冗長ワード線と置換する前にその冗長ワード線の良否判別テストを行なうことができる。しかも複数の冗長ワード線の選択が２系統に集約され、かつ外部アドレス信号を与えることで切換パッドの電圧を制御することによってその２系統を選択できるため、そのような選択のための信号線によるチップ面積の増大が抑えられるとともに、良否判別テストがさらに容易となる。
【００４３】
また、本発明に係る半導体記憶装置によれば、予め定められた列テスト信号と切換パッドの電位とに応答して第１および第２の冗長列選択線が選択的に駆動されるため、通常ビット線対を冗長ビット線対と置換する前にその冗長ビット線対の良否判別テストを行なうことができる。しかも複数の冗長ビット線対は２系統に集約され、かつ切換パッドの電圧を制御することによって、２系統に切換えられるため、冗長ビット線対を駆動するための信号線によるチップ面積の増大が抑えられ、かつそのような良否判別テストがさらに容易となる。
【発明を実施するための最良の形態】
【００４４】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４５】
［実施の形態１］
（１）  半導体記憶装置の全体構成（図１）
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示すブロック図である。図１を参照して、この半導体記憶装置は、複数の通常メモリセル（以下、単に「メモリセル」というときは「通常メモリセル」を表わす）を含む通常メモリセルアレイ（以下、単に「メモリセルアレイ」というときは「通常メモリセルアレイ」を表わす）１００と、複数の冗長ロウメモリセルを含む冗長ロウメモリセルアレイ１０１と、複数の冗長カラムメモリセルを含む冗長カラムメモリセルアレイ１０２と、複数の冗長カラムロウメモリセルを含む冗長カラムロウメモリセルアレイ１０３とを備える。また、メモリセルアレイ１００および冗長カラムメモリセルアレイ１０２にわたって複数の通常ワード線（以下、単に「ワード線」というときは「通常ワード線」を表わす）ＷＬ０〜ＷＬｎが配置され、冗長ロウメモリセルアレイ１０１および冗長カラムロウメモリセルアレイ１０３にわたって複数の冗長ワード線ＳＷＬ０〜ＳＷＬｍが配置されている。他方、メモリセルアレイ１００および冗長ロウメモリセルアレイ１０１にわたって複数のカラム選択線ＣＳＬ０〜ＣＳＬｊが配置され、冗長カラムメモリセルアレイ１０２および冗長カラムロウメモリセルアレイ１０３にわたって複数の冗長カラム選択線ＳＣＳＬ０〜ＳＣＳＬｉが配置されている。
【００４６】
この半導体記憶装置はさらに、メモリセルアレイ１００および冗長ロウメモリセルアレイ１０１から読出されたデータを増幅するとともにデータの入出力を制御するセンスリフレッシュアンプ入出力制御回路１０４と、冗長カラムメモリセルアレイ１０２および冗長カラムロウメモリセルアレイ１０３から読出されたデータを増幅するとともにデータの入出力を制御する冗長センスリフレッシュアンプ入出力制御回路１０５とを備える。
【００４７】
この半導体記憶装置はさらに、内部ロウアドレス信号ＲＡ０〜ＲＡｐおよびその相補的な信号／ＲＡ０〜／ＲＡｐに応答してワード線ＷＬ０〜ＷＬｎのうちいずれかを選択するロウデコーダ１０６と、ワード線ＷＬ０〜ＷＬｎのいずれかに不良が存在するときかあるいは冗長ロウの機能がテストされるときかに冗長ワード線ＳＷＬ０〜ＳＷＬｍのうちいずれかを選択する冗長ロウデコーダ１０７を備える。
【００４８】
この半導体記憶装置はさらに、内部カラムアドレス信号ＣＡ０〜ＣＡｑおよびその相補的な信号／ＣＡ０〜／ＣＡｑに応答してカラム選択線ＣＳＬ０〜ＣＳＬｊのうちいずれかを選択するカラムデコーダ１０８と、カラム選択線ＣＳＬ０〜ＣＳＬｊのいずれかに不良が存在するときかあるいは冗長カラムの機能がテストされるときかに冗長カラム選択線ＳＣＳＬ０〜ＳＣＳＬｉのいずれかを選択する冗長カラムデコーダ１０９とを備える。
【００４９】
この半導体記憶装置はさらに、外部から与えられたアドレス信号Ａ０〜Ａｐに応答して内部ロウアドレス信号ＲＡ０〜ＲＡｐ，／ＲＡ０〜／ＲＡｐをロウデコーダ１０６および冗長ロウデコーダ１０７に供給するとともに、内部カラムアドレス信号ＣＡ０〜ＣＡｑ，／ＣＡ０〜／ＣＡｑをカラムデコーダ１０８および冗長カラムデコーダ１０９に供給するロウおよびカラムアドレスバッファ１１０と、ロウアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳに応答して種々の内部制御信号を発生するクロック発生回路１１１と、書込イネーブル信号／ＷＥを受ける論理ゲート１１７と、この論理ゲート１１７の出力信号に応答して外部から与えられたデータＤＱ０〜ＤＱｒをセンスリフレッシュアンプ入出力制御回路１０４および冗長センスリフレッシュアンプ入出力制御回路１０５に供給する入力バッファ１１４と、この論理ゲート１１７の出力信号および出力イネーブル信号／ＯＥに応答してセンスリフレッシュアンプ入出力制御回路１０４および冗長センスリフレッシュアンプ入出力制御回路１０５から外部にデータを出力する出力バッファ１１５と、ＪＥＤＥＣ標準のマルチビットテストを行なうためのデータ縮退回路１１６とを備える。
【００５０】
そしてこの発明の特徴として、この半導体記憶装置はさらに、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書込イネーブル信号／ＷＥ、外部アドレス信号Ａ１，Ａ２、およびテスト用のアドレスキー信号ＴＡ３〜ＴＡ５に応答して、冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２、およびマルチビットテスト活性化信号ＴＭＢを選択的に発生するテストモード制御回路１１２と、冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２、補助ロウアドレス信号ＲＡｓ１，ＲＡｓ２、および補助カラムアドレス信号ＣＡｓ１，ＣＡｓ２に応答して、冗長ロウデコーダ活性化信号ＳＲＦ０，ＳＲＦ１、冗長カラムデコーダ活性化信号ＳＣＥ０〜ＳＣＥｉを発生する冗長メモリ制御回路１１３とを備える。ここで、外部アドレス信号Ａ１およびＡ２は直接テストモード制御回路１１２に与えられる。また、ロウおよびカラムアドレスバッファ１１０は、外部アドレス信号Ａ３〜Ａ５（図示せず）に応答してテストモードを選択するためのアドレスキー信号ＴＡ３〜ＴＡ５をテストモード制御回路１１２に供給する。冗長メモリ制御回路１１３は、従来通り置換アドレスがプログラム可能なプログラム回路およびそのアドレス検知回路を含むとともに、新たに冗長ロウテスト活性化信号ＴＥＳＴ１が与えられたとき補助ロウアドレス信号ＲＡｓ１，ＲＡｓ２に応答して冗長ロウデコーダ活性化信号ＳＲＦ０およびＳＲＦ１を選択的に活性化し、さらに冗長カラムテスト活性化信号／ＴＥＳＴ２が与えられたとき補助カラムアドレス信号ＣＡｓ１，ＣＡｓ２に応答して冗長カラムデコーダ活性化信号ＳＣＥ０〜ＳＣＥｉを選択的に活性化する。
【００５１】
（２）  テストモード制御回路（図２）
図２は、図１中のテストモード制御回路１１２の構成を示すブロック図である。図２を参照して、このテストモード制御回路１１２は、外部から与えられたロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および書込イネーブル信号／ＷＥの所定タイミングを検出し、テストモード活性化信号ＦＥ、アドレスキーラッチ制御信号ＦＳＥ、およびテストモードリセット信号／ＦＲを発生する外部クロック検出回路１２２と、これらの信号ＦＥ、ＦＳＥおよび／ＦＲに応答してアドレスピンＡ１およびＡ２の状態を検出し、特殊テストグループ信号／ＴＧＡおよび／ＴＧＢを発生するテストグループ検出回路１２０と、信号ＦＳＥおよび／ＦＲに応答してアドレスキー信号ＴＡ３〜ＴＡ５をラッチするアドレスキーラッチ回路１２１と、そのラッチされた信号ＬＶ３，ＬＶ４，ＨＶ３，ＨＶ４をプリデコードするアドレスキープリデコーダ１２３と、特殊テストグループ信号／ＴＧＡ，／ＴＧＢ、アドレスキープリデコーダ１２３からのアドレスキープリデコード信号Ｈ３Ｈ４，Ｈ３Ｌ４，Ｌ３Ｈ４，Ｌ３Ｌ４、およびアドレスキーラッチ回路１２１にラッチされた信号ＨＶ５をデコードし、これにより冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２、およびマルチビットテスト活性化信号ＴＭＢを発生する特殊テストモードクロックデコーダ１２８とを備える。
【００５２】
ここで、テストグループ検出回路１２０は、アドレスピンＡ１，Ａ２に与えられる電圧がＨレベルであるか、Ｌレベルであるか、あるいはスーパーＨレベル（スーパーＨレベルは通常のＨレベルよりも高い）であるかを検知し、これによりテストグループ信号／ＴＧＡおよび／ＴＧＢを出力する。アドレスキーラッチ回路１２１は、アドレスキー信号ＴＡ３〜ＴＡ５に対応するアドレスピンに与えられる電圧がＨレベルであるか、あるいはＬレベルであるかを検知し、その電圧がＨレベルであるときＨレベルのアドレスキーラッチ信号ＨＶ３〜ＨＶ５を出力するとともに、その電圧がＬレベルであるときＨレベルのアドレスキーラッチ信号ＬＶ３〜ＬＶ５を出力する。アドレスキープリデコーダ１２３は４つのＮＯＲゲート１２４〜１２７を備え、アドレスキーラッチ信号ＨＶ３，ＨＶ４，ＬＶ３，ＬＶ４に応答してアドレスキープリデコード信号Ｈ３Ｈ４，Ｈ３Ｌ４，Ｌ３Ｈ４，Ｌ３Ｌ４を出力する。たとえばプリデコード信号Ｈ３Ｈ４は、アドレスキーラッチ信号ＨＶ３がＨレベルでありかつアドレスキーラッチ信号ＨＶ４がＨレベルであるときＨレベルとなる。アドレスキープリデコーダ１２３では相補的なアドレスキーラッチ信号ＬＶ３，ＨＶ３またはＬＶ４，ＨＶ４が使用されているので、１つのＮＯＲゲートが１つのプリデコード信号を生成する。
【００５３】
（２．１）  外部クロック検出回路（図３）
図３は、図２中の外部クロック検出回路の構成を示す回路図である。この外部クロック検出回路１２２は、マルチビットテストモードのセットタイミングであるＷＣＢＲ（／ＷＥ，／ＣＡＳビフォア／ＲＡＳ）タイミングと、リセットタイミングであるＲＯＲ（／ＲＡＳオンリリフレッシュ）またはＣＢＲ（／ＣＡＳビフォア／ＲＡＳ）リフレッシュタイミングを検出する。
【００５４】
図３を参照して、この外部クロック検出回路１２２は、遅延回路１２２１ａと、ＮＡＮＤゲート１２２１ｂａ、インバータ１２２１ｂｂおよび１２２１ｂｃを有するクロックトインバータ制御回路１２２１ｂと、ＷＢＲ（／ＷＥビフォア／ＲＡＳ）検出回路１２２１ｃとを備える。遅延回路１２２１ａは、ロウアドレスストローブ信号／ＲＡＳの遅延信号Ｄ／ＲＡＳを出力する。クロックトインバータ制御回路１２２１ｂは、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がってから、遅延信号Ｄ／ＲＡＳがロウアドレスストローブ信号／ＲＡＳから遅れてＨレベルに立ち上がるまでＬレベルとなるクロックトインバータ制御信号ＣＬＣおよびその反転信号／ＣＬＣを出力する。ＮＡＮＤゲート１２２１ｂａは、ロウアドレスストローブ信号／ＲＡＳおよび遅延信号Ｄ／ＲＡＳがともにＨレベルになるとＬレベルの信号を出力する。ＷＢＲ検出回路１２２１ｃは、書込イネーブル信号／ＷＥ、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣを受け、書込イネーブル信号／ＷＥが先にＬレベルとなって、ロウアドレスストローブ信号／ＲＡＳがＬレベルになるとＬレベルとなるＷＢＲ検出信号／ＷＢＲを出力する。このＷＢＲ検出回路１２２１ｃは、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＨレベルおよびＬレベルのとき、ＷＢＲ検出信号／ＷＢＲを書込イネーブル信号／ＷＥと同じ論理とし、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＬレベルおよびＨレベルになると、その時点でのＷＢＲ検出信号／ＷＢＲを保持する。
【００５５】
この外部クロック検出回路１２２はさらに、コラムアドレスストローブ信号／ＣＡＳ、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣを受け、コラムアドレスストローブ信号／ＣＡＳが先にＬレベルとなって、ロウアドレスストローブ信号／ＲＡＳがＬレベルになるとＬレベルとなるＣＢＲ検出信号／ＣＢＲを出力するＣＢＲ検出回路１２２１ｄを備える。このＣＢＲ検出回路１２２１ｄは、クロックトインバータ１２２１ｄａ、インバータ１２２１ｄｂおよびクロックトインバータ１２２１ｄｃを有する。このＣＢＲ検出回路１２２１ｄは、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＨレベルおよびＬレベルのとき、ＣＢＲ検出信号／ＣＢＲを書込イネーブル信号／ＷＥと同じ論理とし、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＬレベルおよびＨレベルになると、その時点でのＣＢＲ検出信号／ＣＢＲを保持する。
【００５６】
この外部クロック検出回路１２２はさらに、ロウアドレスストローブ信号／ＲＡＳ、その遅延信号Ｄ／ＲＡＳ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ検出信号／ＣＢＲを受け、ＷＣＢＲタイミング検出信号ＷＣＢＲを出力するＷＣＢＲタイミング検出回路１２２１ｅを備える。このＷＣＢＲタイミング検出回路１２２１ｅは、ロウアドレスストローブ信号／ＲＡＳおよびその遅延信号Ｄ／ＲＡＳが共にＬレベルのときＨレベルの信号を出力するＮＯＲゲート１２２１ｅａと、インバータ１２２１ｅｂと、ＮＡＮＤゲート１２２１ｅｃと、ＮＯＲゲート１２２１ｅｄとを有する。したがって、このＷＣＢＲタイミング検出回路１２２１ｅは、ＷＢＲ検出回路／ＷＢＲおよびＣＢＲ検出信号／ＣＢＲがＬレベル、つまりロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＷＣＢＲタイミングで入力されると、遅延信号Ｄ／ＲＡＳがロウアドレスストローブ信号／ＲＡＳに続いてＬレベルになったのに応じてＨレベルにセットされ、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がるとＬレベルにリセットされるＷＣＢＲタイミング検出信号ＷＣＢＲを出力する。
【００５７】
この外部クロック検出回路１２２はさらに、ロウアドレスストローブ信号／ＲＡＳ、その遅延信号Ｄ／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ検出信号／ＣＢＲを受け、リセットタイミング検出信号／ＲＳＴを出力するリセットタイミング検出回路１２２１ｆを備える。このリセットタイミング検出信号／ＲＳＴは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＣＢＲリフレッシュタイミングで入力されてＷＢＲ検出信号／ＷＢＲがＨレベルでかつＣＢＲ検出信号／ＣＢＲがＬレベルになるか、またはロウアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳがＲＯＰタイミングで入力されると、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がってから所定期間Ｌレベルとなる。
【００５８】
このリセットタイミング検出回路１２２１ｆは、ロウアドレスストローブ信号／ＲＡＳ、その遅延信号Ｄ／ＲＡＳ、ＷＢＲ検出信号／ＷＢＲおよびＣＢＲ検出信号／ＣＢＲを受け、ＣＢＲリフレッシュタイミング検出信号ＣＢＲＲを出力するＣＢＲリフレッシュタイミング検出回路１２２１ｇを有する。このＣＢＲリフレッシュタイミング検出信号ＣＢＲＲは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＣＢＲリフレッシュタイミングで入力されてＷＢＲ検出信号／ＷＢＲがＨレベルでかつＣＢＲ検出信号／ＣＢＲがＬレベルになると、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がってから所定期間Ｈレベルになる。このＣＢＲリフレッシュタイミング検出回路１２２１ｇは、インバータ１２２１ｇａ、ＮＯＲゲート１２２１ｇｂ、インバータ１２２１ｇｃ、ＮＯＲゲート１２２１ｇｄ、ＮＯＲゲート１２２１ｇｅ、ＮＯＲゲート１２２１ｇｆおよびＮＯＲゲート１２２１ｇｇを有する。ＮＯＲゲート１２２１ｇｅおよび１２２１ｇｆはフリップフロップ回路を構成する。
【００５９】
このリセットタイミング検出回路１２２１ｆはさらに、ＲＯＲリフレッシュタイミング検出回路１２２１ｈと、ＮＯＲゲート１２２１ｆａとを有する。このＲＯＲリフレッシュタイミング検出回路１２２１ｈは、インバータ１２２１ｈａ、ＮＡＮＤゲート１２２１ｈｂ、ＮＯＲゲート１２２１ｈｃ、ＮＯＲゲート１２２１ｈｄ、ＮＯＲゲート１２２１ｈｅ、インバータ１２２１ｈｆおよびＮＯＲゲート１２２１ｈｇを有する。ＮＯＲゲート１２２１ｈｄおよび１２２１ｈｅはフリップフロップ回路を構成する。ＲＯＲリフレッシュタイミング検出回路１２２１ｈは、ロウアドレスストローブ信号／ＲＡＳ、その遅延信号Ｄ／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳを受け、ＲＯＲタイミング検出信号ＲＯＲを出力する。このＲＯＲタイミング検出信号ＲＯＲは、ロウアドレスストローブ信号／ＲＡＳおよびカラムアドレスストローブ信号／ＣＡＳがＲＯＲタイミングで入力されると、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がってから所定期間Ｈレベルになる。また、ＮＯＲゲート１２２１ｆａは、ＣＢＲリフレッシュタイミング検出信号ＣＢＲＲおよびＲＯＲタイミング検出信号ＲＯＲを受け、リセットタイミング検出信号／ＲＳＴを出力する。このリセットタイミング検出信号／ＲＳＴは、ＣＢＲリフレッシュタイミング検出信号ＣＢＲＲおよびＲＯＲタイミング検出信号ＲＯＲのうち少なくとも一方がＨレベルであると、Ｌレベルとなる。
【００６０】
この外部クロック検出回路１２２はさらに、ＷＣＢＲタイミング検出信号ＷＣＢＲおよびリセットタイミング検出信号／ＲＳＴを受け、タイミング検出信号ＴＤＡを出力するセット／リセット回路１２２１ｉを備える。このセット／リセット回路１２２１ｉは、インバータ１２２１ｉａ、ＮＡＮＤゲート１２２１ｉｂおよびＮＡＮＤゲート１２２１ｉｃを有する。ＮＡＮＤゲート１２２１ｉｂおよび１２２１ｉｃはフリップフロップ回路を構成する。したがって、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＷＣＢＲタイミングで入力されてＷＣＢＲタイミング検出信号ＷＣＢＲがＨレベルでリセットタイミング検出信号／ＲＳＴがＨレベルになると、タイミング検出信号ＴＤＡはＨレベルにセットされる。他方、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＣＢＲリフレッシュタイミングまたはＲＯＲタイミングで入力されて、ロウアドレスストローブ信号／ＲＡＳのＨレベルへの立上がりでＷＣＢＲタイミング検出信号ＷＣＢＲがＬレベルでリセットタイミング検出信号／ＲＳＴがＬレベルになると、タイミング検出信号ＴＤＡはＬレベルにリセットされる。
【００６１】
この外部クロック検出回路１２２はさらに、タイミング検出信号ＴＤＡ、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣを受け、タイミング検出ラッチ信号ＬＴＤＡを出力するタイミング検出信号ラッチ回路１２２１ｊを備える。このタイミング検出ラッチ回路１２２１ｊは、クロックトインバータ１２２１ｊａ、インバータ１２２１ｊｂおよびクロックトインバータ１２２１ｊｃを有する。したがって、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＨレベルおよびＬレベルのとき、タイミング検出ラッチ信号ＬＴＤＡはタイミング検出信号ＴＤＡと同じ論理となる。他方、クロックトインバータ制御信号ＣＬＣおよび／ＣＬＣがそれぞれＬレベルおよびＨレベルになると、その時点でのタイミング検出ラッチ信号ＬＴＤＡが保持される。
【００６２】
この外部クロック検出回路１２２はさらに、ロウアドレスストローブ信号／ＲＡＳを受け、パルス信号／ＦＳＥＸを出力するパルス発生回路１２２１ｋを備える。このパルス発生回路１２２１ｋは、遅延回路１２２１ｋａ、インバータ１２２１ｋｂ、遅延回路１２２１ｋｃおよびＮＡＮＤゲート１２２１ｋｄを有する。したがって、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がってから所定時間経過後、パルス信号／ＦＳＥＸは所定時間だけＬレベルに立下がる。
【００６３】
この外部クロック検出回路１２２はさらに、タイミング検出信号ＴＤＡ、タイミング検出ラッチ信号ＬＴＤＡおよびパルス信号／ＦＳＥＸを受け、テストモードリセット信号／ＦＲ、アドレスキーラッチ制御信号ＦＳＥおよびテストモード活性化信号ＦＥを出力するタイミング検出信号発生回路１２２１ｍを備える。このタイミング検出信号発生回路１２２１ｍは、インバータ１２２１ｍａ、１２２１ｍｂ、ＮＡＮＤゲート１２２１ｍｃ、インバータ１２２１ｍｄ、１２２１ｍｅおよび１２２１ｍｆを有する。したがって、テストモードリセット信号／ＦＲは、タイミング検出信号ＴＤＡの反転信号である。アドレスキーラッチ制御信号ＦＳＥは、タイミング検出信号ＴＤＡがＨレベル、パルス信号／ＦＳＥＸがＬレベル、タイミング検出ラッチ信号ＬＴＤＡがＬレベルであると、Ｈレベルとなる。テストモード活性化信号ＦＥは、タイミング検出ラッチ信号ＬＴＤＡと同じ論理である。
【００６４】
図４は、ＷＣＢＲタイミングでの外部クロック検出回路１２２のセット動作を示すタイミングチャートである。図５は、ＣＢＲリフレッシュタイミングまたはＲＯＲタイミングでの外部クロック検出回路１２２のリセット動作を示すタイミングチャートである。図４に示されるように、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＷＣＢＲタイミングで入力されると、テストモードリセット信号／ＦＲはＬレベルにセットされる。他方、図５に示されるように、これらの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＣＢＲリフレッシュタイミングまたはＲＯＲタイミングで入力されると、ロウアドレスストローブ信号／ＲＡＳのＨレベルへの立上がりに応じて、テストモードリセット信号／ＦＲはＨレベルにリセットされる。
【００６５】
また、図４に示されるように、これらの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＷＣＢＲタイミングで入力されると、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がってから所定時間経過後に、アドレスキーラッチ制御信号ＦＳＥが所定期間だけＨレベルとなる。
【００６６】
また、図４に示されるように、これらの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＷＣＢＲタイミングで入力されると、テストモード活性化信号ＦＥは、ロウアドレスストローブ信号／ＲＡＳのＨレベルへの立上がりに応答してＨレベルとなる。他方、図５に示されるように、これらの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがＣＢＲリフレッシュタイミングまたはＲＯＲタイミングで入力されると、ロウアドレスストローブ信号／ＲＡＳのＨレベルへの立上がりに応じて、テストモード活性化信号ＦＥはＬレベルとなる。
【００６７】
（２．２）  テストグループ検出回路（図６）
図６は、図２中のテストグループ検出回路１２０の構成を示すブロック図である。図６を参照して、このテストグループ検出回路１２０は、高電圧検出回路１３０および１３２と、ロウアドレスバッファ１３１および１３３と、テストグループデコーダ１３４とを備える。高電圧検出回路１３０は、アドレスピンＡ１の電圧がスーパーＨレベル以上であるか否かを検出し、その電圧がスーパーＨレベル以上であるときＨレベルの高電圧検知信号ＳＶ１Ｆを出力する。高電圧検出回路１３２も、この高電圧検出回路１３０と同様に動作する。ロウアドレスバッファ１３１はアドレス信号Ａ１を受け、出力信号／ＲＡ１ＦＡを出力する。ロウアドレスバッファ１３３も、このロウアドレスバッファ１３１と同様に動作する。テストグループデコーダ１３４は、アドレスラッチ制御信号ＦＳＥがＨレベルのとき高電圧検知信号ＳＶ１ＦおよびＳＶ２Ｆを取込み、特殊テストグループ信号／ＴＧＡおよび／ＴＧＢを出力する。
【００６８】
（２．２．１）  高電圧検出回路（図７）
図７は、図６中の高電圧検出回路１３０の一例を示す回路図である。図７を参照して、この高電圧検出回路１３０は、ダイオード接合されたｎ個のＮチャネルＭＯＳトランジスタ１３０１と、ＮチャネルＭＯＳトランジスタ１３０２とを備える。ＮチャネルＭＯＳトランジスタ１３０１はしきい値Ｖｔを有する。したがって、アドレスピンＡ１に電源電圧Ｖｃｃよりもｎ×Ｖｔだけ高い電圧（スーパーＨレベル）が与えられると、高電圧検知信号ＳＶ１Ｆが通常のＨレベルとなる。
【００６９】
（２．２．２）  テストグループデコーダ（図８）
図８は、図６中のテストグループデコーダ１３４の構成を示す回路図である。図８を参照して、このテストグループデコーダ１３４は、インバータ１３４１、１３４５、１３４７、１３５３、１３５５、クロックトインバータ１３４２、１３４３、１３５０、１３５１、ＮＯＲゲート１３４４、１３４６、１３４８、１３４９、１３５２、１３５４、ＮＡＮＤゲート１３５６および１３５７を備える。ＮＯＲゲート１３４４およびインバータ１３４５、ＮＯＲゲート１３４６およびインバータ１３４７、ＮＯＲゲート１３５２およびインバータ１３５３、ならびにＮＯＲゲート１３５４およびインバータ１３５５は、それぞれラッチ回路を構成する。
【００７０】
Ｈレベルのアドレスラッチ制御信号ＦＳＥに応答してクロックトインバータ１３４２、１３４３、１３５０および１３５１が動作する。これにより、高電圧検知信号ＳＶ１ＦがＨレベルのときアドレスキーラッチ信号ＳＶ１がＨレベルとなり、高電圧検知信号ＳＶ２ＦがＨレベルのときアドレスキーラッチ信号ＳＶ２がＨレベルとなる。また、ロウアドレスバッファ１３１の出力信号／ＲＡ１ＦＡがＨレベルのときアドレスキーラッチ信号ＨＶ１がＨレベルとなり、ロウアドレスバッファ１３３の出力信号／ＲＡ２ＦＡがＨレベルのときアドレスキーラッチ信号ＨＶ２がＨレベルとなる。したがって、アドレスキーラッチ信号ＳＶ１，ＳＶ２，ＨＶ１，ＨＶ２の組合せによって、アドレスピンに与えられる電圧の３つの状態が検知され得る。たとえばアドレスキーラッチ信号ＳＶｎ（ｎ＝１，２）がＨレベルでかつアドレスキーラッチ信号ＨＶｎ（ｎ＝１，２）がＬレベルのとき、アドレスピンの電圧はスーパーＨレベルである。また、アドレスキーラッチ信号ＳＶｎがＬレベルでかつアドレスキーラッチ信号ＨＶｎがＨレベルのとき、アドレスピンの電圧は通常のＨレベルである。さらに、アドレスキーラッチ信号ＳＶｎがＬレベルでかつアドレスキーラッチ信号ＨＶｎがＬレベルのとき、アドレスピンの電圧はＬレベルである。なお、アドレスキーラッチ信号ＳＶｎおよびＨＶｎが同時にＨレベルとなることはない。
【００７１】
特殊テストグループ信号／ＴＧＡおよび／ＴＧＢは、これらのアドレスキーラッチ信号ＳＶｎ，ＨＶｎの組合せに従って生成される。特殊テストグループ信号／ＴＧＡは、テストモード活性化信号ＦＥ、アドレスキーラッチ信号ＳＶ１およびＨＶ２がすべてＨレベルのとき、Ｌレベルとなる。特殊テストグループ信号／ＴＧＢは、テストモード活性化信号ＦＥ、アドレスキーラッチ信号ＳＶ２およびＨＶ１がすべてＨレベルのとき、Ｌレベルとなる。
【００７２】
したがって、特殊テストグループ信号／ＴＧＡ，／ＴＧＢは、２つのアドレスピンに２種類の電圧が与えられたとき活性化される。このうち１種類の電圧が通常の使用範囲内のＬレベルであればもう１種類の電圧がスーパーＨレベルであっても、特殊テストグループ信号／ＴＧＡ，／ＴＧＢは活性化されない。さらに、１種類の電圧だけが印加される場合は、いかなるレベルであっても特殊テストグループ信号／ＴＧＡ，／ＴＧＢは活性化されない。そのため、アドレスピンに間違って高い電圧が印加されてもこの半導体記憶装置は特殊テストモードに入ることはない。
【００７３】
（２．３）  アドレスキーラッチ回路（図９）
図９は、図２中のアドレスキーラッチ回路１２１の構成を示す回路図である。図９を参照して、このアドレスキーラッチ回路１２１は、インバータ１２１１、１２１６、１２１８、１２２０、１２２１〜１２２３、クロックトインバータ１２１２〜１２１４、ＮＯＲゲート１２１５、１２１７および１２１９を備える。ＮＯＲゲート１２１５およびインバータ１２１６、ＮＯＲゲート１２１７およびインバータ１２１８、ならびにＮＯＲゲート１２１９およびインバータ１２２０は、それぞれラッチ回路を構成する。
【００７４】
このアドレスキーラッチ回路１２１はさらに、アドレスキー信号ＴＡ３〜ＴＡ５をそれぞれ受け、その反転信号／ＲＡ３ＦＡ〜／ＲＡ５ＦＡをそれぞれ出力する３つのロウアドレスバッファ（図示せず）を備える。
【００７５】
アドレスラッチ制御信号ＦＳＥがＨレベルにある間、アドレスバッファの出力信号／ＲＡ３ＦＡ〜／ＲＡ５ＦＡがそれぞれ取込まれ、これによりアドレスキーラッチ信号ＨＶ３〜ＨＶ５，ＬＶ３〜ＬＶ５がラッチされる。これらの信号は、テストモードリセット信号／ＦＲがＨレベルになるまでラッチされ続ける。また、ロウアドレスバッファの出力信号／ＲＡｎＦＡ（Ｎ＝３，４，５）は、アドレスピンにＨレベルが与えられるとＬレベルとなり、アドレスピンにＬレベルが与えられるとＨレベルとなる。したがって、アドレスピンにＨレベルが与えられると、アドレスキーラッチ信号ＨＶｎはＨレベルとなり、アドレスキーラッチ信号ＬＶｎはＬレベルとなる。他方、アドレスピンにＬレベルが与えられると、アドレスキーラッチ信号ＨＶｎはＬレベルとなり、アドレスキーラッチ信号ＬＶｎはＨレベルとなる。
【００７６】
（２．４）  特殊テストモードクロックデコーダ（図１０）
図１０は、図２中の特殊テストモードクロックデコーダ１２８の構成を示す回路図である。図１０を参照して、この特殊テストモードクロックデコーダ１２８は、マルチビットテスト活性化信号ＴＭＢを発生する回路と、冗長ロウテスト活性化信号ＴＥＳＴ１および冗長カラムテスト活性化信号／ＴＥＳＴ２を発生する回路とを備える。このマルチビットテスト活性化信号発生回路は、インバータ１２８１、１２８４、１２８８、１２８９、ＮＡＮＤゲート１２８２、１２８５、１２８６、１２８７、およびＮＯＲゲート１２８３とを備える。他方、この冗長ロウおよび冗長カラムテスト活性化信号発生回路は、ＮＯＲゲート１２９０、１２９１、１２９２、１２９３、インバータ１２９４、１２９４５および１２９６を備える。
【００７７】
アドレスピンＡ１，Ａ２に通常の範囲内のＬレベルの電圧とスーパーＨレベルとが与えられ、かつ信号／ＲＡＳ，／ＣＡＳ，／ＷＥがＷＣＢＲタイミングで入力されると、マルチビットテスト活性化信号ＴＭＢは必ずＨレベルに活性化され、この半導体記憶装置が特殊テストモードに入ることはない。また、特殊テストモードでこの半導体記憶装置の特性評価を行なう場合に、マルチビットテストモードでこの半導体記憶装置のマージン評価を行なえば、テスト時間が大幅に短縮される。したがって、特殊テストモードでもマルチビットテストを可能とするために、アドレスキーによってもマルチビットテストモードが設定可能とされている。この実施の形態では、アドレスピンＡ１，Ａ２，Ａ５の電圧がそれぞれスーパーＨレベル、ＨレベルおよびＨレベルであるか、またはＨレベル、スーパーＨレベルおよびＨレベルであるとき、マルチビットテストが可能となる。
【００７８】
図１１は、ＷＣＢＲタイミングにより冗長ロウ活性化信号ＴＥＳＴ１、冗長カラム活性化信号／ＴＥＦＴ２およびマルチビットテスト活性化信号ＴＭＢのすべてが活性状態となるテストモード制御回路のセット動作を示すタイミングチャートである。図１１（ｄ）〜（ｈ）に示されるように、アドレスピンＡ１にスーパーＨレベル（図１１ではＳで示される）が与えられ、かつアドレスピンＡ２〜Ａ５にＨレベルの電圧がそれぞれ与えられている場合において、図１１（ａ）〜（ｃ）に示されるように、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＷＣＢＲタイミングで入力されると、アドレスキーラッチ信号ＳＶ１はＨレベルとなり、アドレスキーラッチ信号ＨＶ１がＬレベルとなり、アドレスキーラッチ信号ＳＶ２はＬレベルとなり、アドレスキーラッチ信号ＨＶ２はＨレベルとなり、アドレスキーラッチ信号ＨＶ３はＨレベルとなり、アドレスキーラッチ信号ＬＶ３はＬレベルとなり、アドレスキーラッチ信号ＨＶ４はＨレベルとなり、アドレスキーラッチ信号ＬＶ４はＬレベルとなり、アドレスキーラッチ信号ＨＶ５はＨレベルとなり、さらにアドレスキーラッチ信号ＬＶ５はＬレベルとなる。これにより、特殊テストグループ信号／ＴＧＡが活性状態となる準備が整う。
【００７９】
これらのアドレスキーラッチ信号はアドレスキープリデコーダ１２３によってプリデコードされ、さらに特殊モードクロックデコーダ１２８によってデコードされる。そして、ロウアドレスストローブ信号／ＲＡＳの立上りに応答してテストモード活性化信号ＦＥが立上ると、特殊テストグループ信号／ＴＧＡが活性状態（Ｌレベル）となり、これにより冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２およびマルチビットテスト活性化信号ＴＭＢが順次活性状態となる。
【００８０】
図１２は、ＲＯＲまたはＣＢＲリフレッシュタイミングにより冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２およびマルチビットテスト活性化信号ＴＭＢのすべてが不活性状態となるテストモード制御回路のリセット動作を示すタイミングチャートである。図１２（ａ）〜（ｃ）に示されるように、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳおよび書込イネーブル信号／ＷＥがＲＯＲまたはＣＢＲリフレッシュタイミングで入力され、その後ロウアドレスストローブ信号／ＲＡＳが立上ると、テストモードリセット信号／ＦＲが図１２（ｄ）に示されるようにＨレベルとなる。テストモードリセット信号／ＦＲがＨレベルになると、すべてのアドレスキーラッチ信号がＬレベルとなるので、図１２（ｅ）に示されるようにテストモード活性化信号ＦＥもＬレベルとなる。したがって、図１２（ｆ）〜（ｈ）に示されるように、冗長ロウテスト活性化信号ＴＥＳＴ１、冗長カラムテスト活性化信号／ＴＥＳＴ２およびマルチビットテスト活性化信号ＴＭＢのすべてが不活性状態となる。
【００８１】
以上の説明をまとめると、テストモード制御回路１１２のデコード表は次の表１のとおりである。表１中、ＳはスーパーＨレベルを示し、Ｈは通常のＨ（論理ハイ）レベルを示し、ＬがＬ（論理ロウ）レベルを示す。
【００８２】
【表１】
2006019016.tif 000003
【００８３】
なお、この実施の形態では特殊テストグループ信号／ＴＧＢで設定可能な特殊テストモードはマルチビットテストモードだけであるが、これ以外の特殊テストモードが設定可能であっても構わない。また、アドレスキーの組合せは任意に設定可能であることは言うまでもない。
【００８４】
（３）  メモリセルアレイおよびその周辺回路（図１３，図１４）
図１３は、図１中のメモリセルアレイ１００〜１０３およびその周辺回路の構成を詳細に示すブロック図である。図１３を参照して、図１中のメモリセルアレイ１００および冗長ロウメモリセルアレイ１０１は、１６個のメモリセルアレイブロックＭＣＡ１〜ＭＣＡ１６に分割されている。図１中の冗長カラムメモリセルアレイおよび冗長カラムロウメモリセルアレイ１０３は、１６個の冗長カラムメモリセルアレイブロックＳＭＣＡ１〜ＳＭＣＡ１６に分割されている。図１中のセンスリフレッシュアンプ入出力制御回路１０４は、１７個のセンスリフレッシュアンプ入出力制御回路ブロックＳＡ１Ａ〜ＳＡ１７Ａに分割されている。図１中の冗長センスリフレッシュアンプ入出力制御回路１０５は、１７個の冗長センスリフレッシュアンプ入出力制御回路ブロックＳＳＡ１Ａ〜ＳＳＡ１７Ａに分割されている。
【００８５】
図１中のロウデコーダ１０６は、１６個のロウデコーダＲＤＣ１〜ＲＤＣ１６と、１６個のレベル変換回路ＬＣ１〜ＬＣ１６とを備える。図１中の冗長ロウデコーダ１０７は、１６個の冗長ロウデコーダＳＲＤＣ１〜ＳＲＤＣ１６と、１６個の冗長レベル変換回路ＳＬＣ１〜ＳＬＣ１６とを備える。ロウデコーダＲＤＣ１〜ＲＤＣ１６および冗長ロウデコーダＳＲＤＣ１〜ＳＲＤＣ１６は、メモリセルアレイＭＣＡ１〜ＭＣＡ１６に対応して配置される。ロウデコーダＲＤＣ１〜ＲＤＣ１６の各々は４つの通常ワード線ＷＬｉと接続され、ワード線駆動信号ＲＸ０〜ＲＸ３に応答してその４つの通常ワード線のうち１つを駆動する。冗長ロウデコーダＳＲＤＣ１〜ＳＲＤＣ１６の各々は２本の冗長ワード線ＳＷＬｊと接続され、冗長ワード線駆動信号ＳＲＸ０，ＳＲＸ１に応答してその２つの冗長ワード線のうち１つを駆動する。
【００８６】
レベル変換回路ＬＣ１〜ＬＣ１６の各々は電源電圧レベルのワード線駆動信号ＲＸＦ０〜ＲＸＦ３を昇圧電圧レベルのワード線駆動信号ＲＸ０〜ＲＸ３に変換し、それらを対応するロウデコーダに供給する。冗長レベル変換回路ＳＬＣ１〜ＳＬＣ１６の各々は、電源電圧レベルの冗長ワード線駆動信号ＳＲＦ０，ＳＲＦ１を昇圧電圧レベルの冗長ワード線駆動信号ＳＲＸ０，ＳＲＸ１に変換し、それらを対応する冗長ロウデコーダに供給する。
【００８７】
ワード線駆動信号ＲＸＦ０〜ＲＸＦ３は図１３に示されたＲＸデコーダ１４２によって生成される。冗長ワード線駆動信号ＳＲＦ０，ＳＲＦ１は図１３に示された冗長ＲＸデコーダ１４３によって生成される。ＲＸデコーダ１４２は、ＲＸデコーダ活性化信号／ＲＸＴに応答して活性化され、これにより相補ロウアドレス信号ＲＡＤ０，／ＲＡＤ０およびＲＡＤ１，／ＲＡＤ１に従って１つのワード線駆動信号を生成する。ここで、ＲＣデコーダ活性化信号／ＲＸＴは、ロウアドレスストローブ信号／ＲＡＳを遅延させることにより生成される。また、冗長ＲＸデコーダ１４３は、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢに従って１つの冗長ワード線駆動信号を生成する。
【００８８】
図１中のカラムデコーダ１０８は、図１３に示されたＹ上位プリデコーダ１４０と、Ｙ下位プリデコーダ１４１と、カラムデコーダＣＤＣを含む。Ｙ下位プリデコーダ１４１は、相補カラムアドレス信号ＣＤＡ２，／ＣＤＡ２〜ＣＡＤ６，／ＣＡＤ６をプリデコードすることによりプリデコード信号Ｙ４〜Ｙ１５を生成する。Ｙ上位プリデコーダ１４０は、カラムデコーダ活性化信号ＣＤＥ、通常カラム活性化信号ＮＣＥＡおよびＮＣＥＢに応答して活性化され、さらに相補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７およびＣＡＤ８，／ＣＡＤ８をプリデコードすることによりプリデコード信号Ｙ１６〜Ｙ２３を生成する。カラムデコーダＣＤＣは、これらのプリデコード信号Ｙ４〜Ｙ２３に応答してカラム選択線ＣＳＬｉのうちいずれか１つを活性化する。
【００８９】
冗長カラムデコーダＳＣＤＣは４つの冗長カラム選択線ＳＣＳＬＡ，ＳＣＳＬＢ，ＳＣＳＬＣおよびＳＣＳＬＤと接続され、４つの冗長カラム活性化信号ＳＣＥＡ，ＳＣＥＢ，ＳＣＥＣおよびＳＣＥＤに応答して２つの冗長カラム選択線を活性化する。ここでは、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣは同時にＨレベルとなるので、対応する冗長カラム選択線ＳＣＳＬＡおよびＳＣＳＬＣが同時に活性化される。また、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤは同時にＨレベルとなるので、対応する冗長カラム選択線ＳＣＳＬＢおよびＳＣＳＬＤが同時に活性化される。
【００９０】
図１４は、図１３中のブロックＭＣＡ１，ＳＭＣＡ１，ＳＡ１Ａ，ＳＳＡ１Ａ〜ＭＣＡ１６，ＳＭＣＡ１６，ＳＡ１７Ａ，ＳＳＡ１７Ａのうち１つのブロックを示す配線図である。図１４を参照して、複数のワード線ＷＬ０〜ＷＬ８および４つの冗長ワード線ＳＷＬ０〜ＳＷＬ３と交差して複数のビット線対ＢＬ，／ＢＬが配置されている。
【００９１】
通常ビット線対ＢＬ，／ＢＬと通常ワード線ＷＬ０〜ＷＬ８の交点に対応して複数の通常メモリセルＭＣが配置されている。通常メモリセルＭＣはハッチングのない○で表わされる。また、通常ビット線対ＢＬ，／ＢＬと冗長ワード線ＳＷＬ０〜ＳＷＬ３との交点に対応して複数の冗長ロウメモリセルＲＭＣが配置されている。冗長ロウメモリセルＲＭＣは水平方向にハッチングされた○で表わされる。また、冗長ビット線対ＢＬ／ＢＬと通常ワード線ＷＬ０〜ＷＬ８との交点に対応して複数の冗長カラムメモリセルＣＭＣが配置されている。冗長カラムメモリセルＣＭＣは垂直方向にハッチングされた○で表わされる。さらに、冗長ビット線対ＢＬ，／ＢＬと冗長ワード線ＳＷＬ０〜ＳＷＬ３との交点に対応して複数の冗長ロウカラムメモリセルＲＣＭＣが配置されている。冗長ロウカラムメモリセルＲＣＭＣは水平および垂直方向にハッチングされた○で表わされる。
【００９２】
また、複数の通常ビット線対ＢＬ，／ＢＬに対応して複数の通常センスリフレッシュアンプＳＡ０〜ＳＡ３が配置されている。また、冗長ビット線対ＢＬ，／ＢＬに対応して複数の冗長センスリフレッシュアンプＳＳＡ０〜ＳＳＡ３が配置されている。
【００９３】
このようなメモリセルアレイの一方側には２つのローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ３，／ＬＩＯ３が配置され、その他方には２つのローカル入出力線対ＬＩＯ０，／ＬＩＯ０およびＬＩＯ２，／ＬＩＯ２が配置されている。通常センスリフレッシュアンプＳＡ０〜ＳＡ３の各々に対応して２つのカラム選択ゲートＣＳが配置されている。また、冗長センスリフレッシュアンプＳＳＡ０〜ＳＳＡ３の各々に対応して２つの冗長カラム選択ゲートＣＳが配置されている。
【００９４】
また、４つの通常センスリフレッシュアンプＳＡ０〜ＳＡ３に対応して１つの通常カラム選択線ＣＳＬ２５５が配置され、４つの冗長センスリフレッシュアンプＳＳＡ０〜ＳＳＡ３に対応して１つの冗長カラム選択線ＳＣＳＬ１が配置されている。
【００９５】
なお、ワード線ＷＬ０に沿って形状ダミーワード線ｄｍｙが配置され、冗長ワード線ＳＷＬ３に沿って形状ダミーワード線ｄｍｙが配置されている。
【００９６】
（４）  ロウ系回路
（４．１）  ロウデコーダ（図１５）
図１５は、図１３中のロウデコーダＲＤＣ１〜ＲＤＣ１６の１つの構成を示す回路図である。図１５を参照して、１つのロウデコーダは、対応する４つのワード線ＷＬ０〜ＷＬ３とそれぞれ接続される４つの駆動回路１５０と、ＮチャネルＭＯＳトランジスタ１５２〜１５５，１５８と、ＰチャネルＭＯＳトランジスタ１５１，１５６，１５７とを備える。各駆動回路１５０は、ＮチャネルＭＯＳトランジスタ１５９〜１６１を備える。ＰチャネルＭＯＳトランジスタ１５１のゲート電極にはロウデコーダプリチャージ信号／ＲＤＰが与えられる。ＮチャネルＭＯＳトランジスタ１５５のゲート電極にはブロックセレクト信号ＲＢＳが与えられる。ＮチャネルＭＯＳトランジスタ１５２〜１５４のゲート電極にはそれぞれＸプリデコード信号ＸＣ，ＸＡ，ＸＢが与えられる。
【００９７】
ここで、ロウデコーダプリチャージ信号／ＲＤＰがロウ系のプリチャージ期間にＬレベルになると、ノードＮＡは昇圧電圧Ｖｐｐレベルにプリチャージされる。これによりすべてのワード線ＷＬ０〜ＷＬ３は不活性状態となる。次いでロウアドレスストローブ信号／ＲＡＳがＬレベルになると、ロウデコーダプリチャージ信号／ＲＤＰがＨレベルとなるので、ブロックセレクト信号ＲＢＳ、およびＸプリデコード信号ＸＡ〜ＸＣの組合せに応じて特定のロウデコーダが選択される。そして、選択的に供給されるワード線活性化信号ＲＸ０〜ＲＸ３に応じて対応する１つのワード線が選択される。たとえばワード線駆動信号ＲＸ０が供給されたときは、対応するワード線ＷＬ０の電圧が昇圧電圧Ｖｐｐレベルまで上昇する。
【００９８】
（４．２）冗長ロウデコーダ（図１６）
図１６は、図１３中の冗長ロウデコーダＳＲＤＣ１〜ＳＲＤＣ１６の１つの構成を示す回路図である。図１６を参照して、この１つの冗長ロウデコーダは、対応する２つの冗長ワード線ＳＷＬ０およびＳＷＬ１にそれぞれ接続される２つの駆動回路１６２と、ＮチャネルＭＯＳトランジスタ１６７，１６８，１７１と、ＰチャネルＭＯＳトランジスタ１６６，１６９，１７０とを備える。各駆動回路１６２は、ＮチャネルＭＯＳトランジスタ１６３〜１６５を備える。ここで、ＮチャネルＭＯＳトランジスタ１６７のゲート電極には、偶数または奇数を示す信号ＲＡＤＥ０が与えられる。冗長ロウデコーダＳＲＤＣ１〜ＳＲＤＣ１６は、通常のデコーダＲＤＣ１〜ＲＤＣ１６とほぼ同様に動作する。通常ワード線を選択する場合は、冗長ワード線駆動信号ＳＲＸ０およびＳＲＸ１がともにＬレベルのまま維持されるので、冗長ワード線ＳＷＬ０，ＳＷＬ１が活性化されることはない。しかしながら、後述する冗長ロウアドレス検知回路が外部から与えられたロウアドレス信号とプログラムされた置換アドレスとの一致を検知すると、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢのいずれかがＨレベルになるとともに、ＲＸデコーダ１４２が不活性化される。したがって、通常ワード線駆動信号ＲＸＦ０〜ＲＸＦ３はすべてＬレベルとなる。他方、冗長ロウアドレス検知信号ＳＲＡがＨレベルになると、対応する冗長ワード線駆動信号ＳＲＦ０がＨレベルとなり、冗長ロウアドレス検知信号ＳＲＢがＨレベルになると、対応する冗長ワード線駆動信号ＳＲＦ１がＨレベルとなる。したがって、選択されたメモリセルアレイブロック内の４つの冗長ワード線が信号ＲＡＤＥ０に応答して２つずつ活性化される。
【００９９】
（４．３）  ＲＸデコーダおよび冗長ＲＸデコーダ（図１７）
図１７は、図１３中のＲＸデコーダ１４２および冗長ＲＸデコーダ１４３の構成を示す回路図である。図１７を参照して、ＲＸデコーダ１４２は、ＮＡＮＤゲート１４２１〜１４２４，１４２９〜１４３２、ＮＯＲゲート１４２５〜４２８、およびインバータ１４３３〜１４３６を備える。ＮＡＮＤゲート１４２９〜１４３２の一方入力ノードには、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢを受けるＮＯＲゲート１４３７が接続される。
【０１００】
したがって、このＲＸデコーダ１４２は、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢがともにＬレベルのとき活性化される。そして、ＲＸデコーダ活性化信号／ＲＸＴがＬレベルに立下ると、ＮＡＮＤゲート１４２１〜１４２４にそれぞれ与えられるロウアドレス信号／ＲＡＤ０，／ＲＡＤ１、ＲＡＤ０，／ＲＡＤ１、／ＲＡＤ０，ＲＡＤ１およびＲＡＤ０，ＲＡＤ１に従ってワード線駆動信号ＲＸＦ０〜ＲＸＦ３のいずれか１つがＨレベルに活性化される。
【０１０１】
また、冗長ＲＸデコーダ１４３は、インバータ１４３８，１４４１，１４４２、およびＮＡＮＤゲート１４３９，１４４０を備える。したがって、冗長ロウアドレス検知信号ＳＲＡがＨレベルになると、ＲＸデコーダ活性化信号／ＲＸＴに応答して対応する冗長ワード線駆動信号ＳＲＦ０がＨレベルに活性化される。このＨレベルの冗長ロウアドレス検知信号ＳＲＡはＮＯＲゲート１４３７にも与えられるので、ＲＸデコーダ１４２は不活性化される。他方、冗長ロウアドレス検知信号ＳＲＢがＨレベルになると、ＲＸデコーダ活性化信号／ＲＸＴに応答して対応する冗長ワード線駆動信号ＳＲＦ１がＨレベルに活性化される。このＨレベルの冗長ロウアドレス検知信号ＳＲＰはＮＯＲゲート１４３７にも与えられるので、ＲＸデコーダ１４２は不活性化される。
【０１０２】
（４．４）  冗長ロウアドレスプログラム回路および冗長ロウアドレス検知回路（図１８〜図２０）
図１８は、図１の冗長メモリ制御回路１１３に含まれる冗長ロウアドレスプログラム回路の構成を示す回路図である。図１８を参照して、この冗長ロウアドレスプログラム回路は、８つのプログラム部１８０を備える。プログラム部１８０の各々は、１つのリンク信号のための信号線と共通に接続された１４個のヒューズ素子１８１と、各々が対応するヒューズ素子１８１と直列に接続された１４個のＮチャネルＭＯＳトランジスタ１８２とを備える。これらＮチャネルＭＯＳトランジスタ１８２のゲート電極には、ロウアドレス信号ＲＡＤ１，／ＲＡＤ１〜ＲＡＤ７，／ＲＡＤ７がそれぞれ与えられる。
【０１０３】
各リンク信号線と接地ノードとの間には３つのＮチャネルＭＯＳトランジスタ１８３または１８４、１８５または１８６、および１８７または１８８が接続されている。ＮチャネルＭＯＳトランジスタ１８３の各々のゲート電極にはロウアドレス信号／ＲＡＤ８が与えられる。ＮチャネルＭＯＳトランジスタ１８４の各々のゲート電極にはロウアドレス信号ＲＡＤ８が与えられる。リンク信号ＲＩＮＫ０，ＬＩＮＫ１に対応するＮチャネルＭＯＳトランジスタ１８５および１８６のゲート電極にはロウアドレス信号／ＲＡＤ９が与えられる。リンク信号ＬＩＮＫ０，ＬＩＮＫ１に対応するＮチャネルＭＯＳトランジスタ１８７および１８８のゲート電極にはロウアドレス信号／ＲＡＤ１０が与えられる。リンク信号ＬＩＮＫ２，ＬＩＮＫ３に対応するＮチャネルＭＯＳトランジスタ１８５および１８６のゲート電極にはロウアドレス信号ＲＡＤ９が与えられる。リンク信号ＬＩＮＫ２，ＬＩＮＫ３に対応するＮチャネルＭＯＳトランジスタ１８７および１８８のゲート電極にはロウアドレス信号／ＲＡＤ１０が与えられる。リンク信号ＬＩＮＫ４，ＬＩＮＫ５に対応するＮチャネルＭＯＳトランジスタ１８５および１８６のゲート電極にはロウアドレス信号／ＲＡＤ９が与えられる。リンク信号ＬＩＮＫ４，ＬＩＮＫ５に対応するＮチャネルＭＯＳトランジスタ１８７および１８８のゲート電極にはロウアドレス信号ＲＡＤ１０が与えられる。リンク信号ＬＩＮＫ６，ＬＩＮＫ７に対応するＮチャネルＭＯＳトランジスタ１８５および１８６のゲート電極にはロウアドレス信号ＲＡＤ９が与えられる。リンク信号ＬＩＮＫ６，ＬＩＮＫ７に対応するＮチャネルＭＯＳトランジスタ１８７および１８８のゲート電極にはロウアドレス信号ＲＡＤ１０が与えられる。
【０１０４】
図１９は、図１の冗長メモリ制御回路１１３に含まれる第１の冗長ロウアドレス検知回路の構成を示す回路図である。この冗長ロウアドレス検知回路は、図１８に示された冗長ロウアドレスプログラム回路に対応して設けられる。図１９を参照して、この冗長ロウアドレス検知回路は、２つの検知部１９０を備える。検知部１９０の各々は、ＰチャネルＭＯＳトランジスタ１９０１，１９０２、インバータ１９０３およびＮＯＲゲート１９０４を備える。この冗長ロウアドレス検知回路はさらに、ＮＡＮＤゲート１９１、インバータ１９２，１９４、およびＮＯＲゲート１９３を備える。ＮＡＮＤゲート１９１にはロウアドレス信号ＲＡＤ６，／ＲＡＤ７が与えられ、インバータ１９２には冗長ロウテスト活性化信号ＴＥＳＴ１が与えられる。
【０１０５】
この冗長ロウアドレス検知回路はさらに、２つのＮＯＲゲート１９０４の出力およびインバータ１９４の出力を受けるＮＡＮＤゲート１９５を備える。このＮＡＮＤゲート１９５は冗長ロウアドレス検知信号ＳＲＡを出力する。
【０１０６】
図２０は、図１の冗長メモリ制御回路１１３に含まれる第２の冗長ロウアドレス検知回路の構成を示す回路図である。この冗長ロウアドレス検知回路は、冗長メモリ制御回路１１３に含まれるもう１つの冗長ロウアドレスプログラム回路に対応して設けられる。図２０を参照して、この第２の冗長ロウアドレス検知回路は、図１９に示された第１の冗長ロウアドレス検知回路とほぼ同様に構成される。但し、ＮＡＮＤゲート１９１にはロウアドレス信号／ＲＡＤ６およびＲＡＤ７が与えられる。また、ＮＡＮＤゲート１９５は、冗長ロウアドレス検知信号ＳＲＢを出力する。
【０１０７】
図１９および図２０に示された冗長ロウプリチャージ信号ＳＲＰＣは、ロウアドレスストローブ信号／ＲＡＳの立上りに応答してＬレベルとなり、これによりすべてのリンク信号ＬＩＮＫ０〜ＬＩＮＫ７のための信号線が電源電圧Ｖｃｃレベルにプリチャージされる。そのため、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢはともにＨレベルとなる。
【０１０８】
図１８に示されたヒューズ素子１８１のすべてが溶断されていない状態、つまり置換アドレスが全くプログラムされていない状態では、どのようなアドレス信号が与えられてもリンク信号ＬＩＮＫ０〜ＬＩＮＫ７はすべてＬレベルとなる。他方、相補ロウアドレス信号ＲＡＤ１，／ＲＡＤ１〜ＲＡＤ７，／ＲＡＤ７の各々の一方に対応するヒューズ素子１８１が溶断されている状態、つまり置換アドレスがプログラムされている状態では、プログラムされていないアドレスが与えられたときはすべてのリンク信号ＬＩＮＫ０〜ＬＩＮＫ７がＬレベルとなるが、プログラムされているアドレスが与えられるとリンク信号ＬＩＮＫ０〜ＬＩＮＫ７はＨレベルのまま維持される。それは、ヒューズ素子１８１が溶断されていると、そのヒューズ素子１８１に対応するＮチャネルＭＯＳトランジスタ１８２がオン状態となってもリンク信号のための信号線が放電されることがないからである。
【０１０９】
以上のように、冗長ロウテストモードに設定されていない場合（冗長ロウテスト活性化信号ＴＥＳＴ１がＬレベルの場合）は、リンク信号ＬＩＮＫ０〜ＬＩＮＫ７に応じて冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢの一方が活性化され、他方が不活性化される。したがって、プログラムされていないアドレス信号が与えられると、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢの一方がＬレベルとなり、他方、プログラムされているアドレス信号が与えられると冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢの一方がＨレベルのまま維持される。
【０１１０】
次に、冗長ロウテストモードに設定されている場合（冗長ロウテスト活性化信号ＴＥＳＴ１がＨレベルの場合）の動作について説明する。この場合は、リンク信号ＬＩＮＫ０〜ＬＩＮＫ７に関係なく、図１９中のＮＡＮＤゲート１９１に与えられるロウアドレス信号／ＲＡＤ７およびＲＡＤ６がともにＨレベルならば冗長ロウアドレス検知信号ＳＲＡがＨレベルに活性化される。このとき、図２０中のＮＡＮＤゲート１９１にはともにＬレベルのロウアドレス信号ＲＡＤ７および／ＲＡＤ６が与えられるので、冗長ロウアドレス検知信号ＳＲＢはＬレベルに不活性化される。
【０１１１】
一方、図２０中のＮＡＮＤゲート１９１に与えられるロウアドレス信号ＲＡＤ７および／ＲＡＤ６がともにＨレベルならば冗長ロウアドレス検知信号ＳＲＢはＨレベルに活性化される。このとき、図１９中のＮＡＮＤゲート１９１にはともにＬレベルのロウアドレス信号／ＲＡＤ７およびＲＡＤ６が与えられるので、冗長ロウアドレス検知信号ＳＲＡはＬレベルに不活性化される。
【０１１２】
ここで、プログラム部１８０に使用している相補ロウアドレス信号ＲＡＤ６，／ＲＡＤ６およびＲＡＤ７，／ＲＡＤ７をこのような冗長ロウテストモードの検知にも使用しているのは、冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢを強制的に活性化することによりプログラムすべきアドレスが不要となるからである。したがって、この不要となるアドレスに応じて冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢを選択する冗長ＲＸデコーダ１４３が設けられているため、外部から与えられるアドレスの組合せによって冗長ロウと冗長カラムとの交点に位置する冗長ロウメモリセルを除いたすべての冗長ロウメモリセルの機能テストを行なうことができる。
【０１１３】
この実施の形態では、２つの冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢを使用する場合について説明したが、ここでは７つのプログラム用ロウアドレスＲＡＤ１〜ＲＡＤ７が用いられているので、これらの外部から与えられたアドレスに応じて２7 個の冗長ロウアドレス検知信号を選択的に活性化することができる。但し、冗長ロウデコーダに与えられる主クロックに等しい数の冗長ロウアドレス検知信号を用いた構成が最適である。このような構成が新たな制御信号の追加を必要とせず、しかもロウデコーダ、冗長ロウデコーダ、カラムデコーダ、冗長カラムデコーダなどといったレイアウト面積の制約が最も多い繰返し回路に対しても面積の増大をもたらさないからである。
【０１１４】
（５）  カラム系回路
（５．１）  Ｙ下位プリデコーダ（図２１）
図２１は、図１３中のＹ下位プリデコーダ１４１の構成を示す回路図である。図２１を参照して、このＹ下位プリデコーダ１４１は、６つのプリデコード部２００，２０１を備える。プリデコード部２００の各々は、ＮＡＮＤゲート２００１，２００２、およびインバータ２００３〜２００８を備える。プリデコード部２０１の各々は、ＮＡＮＤゲート２０１１，２０１２、およびインバータ２０１３〜２０１８を備える。したがって、このＹ下位プリデコーダ１４１は、相補カラムアドレス信号ＣＡＤ２，／ＣＡＤ２〜ＣＡＤ６，／ＣＡＤ６に応答してプリデコード信号Ｙ４〜Ｙ１５を生成する。
【０１１５】
（５．２）  Ｙ上位プリデコーダ（図２２）
図２２は、図１３中のＹ上位プリデコーダ１４０の構成を示す回路図である。図２２を参照して、このＹ上位プリデコーダ１４０は、２つのプリデコード部２０２を備える。プリデコード部２０２の各々は、ＮＡＮＤゲート２０２１〜２０２４，２０２９〜２０３２、およびインバータ２０２５〜２０２８，２０３３〜２０３６を備える。これらのプリデコード部２０２はともに、ロウアドレスストローブ信号ＲＡＳが遅延させられたカラムデコード活性化信号ＣＤＥに応答して活性化される。また、プリデコード部２０２の一方は、冗長ロウアドレスの未検知時に生成される通常カラム活性化信号ＮＣＥＡに応答して活性化され、他方のプリデコード部２０２は、通常カラム活性化信号ＮＣＥＢに応答して活性化される。したがって、このＹ上位プリデコーダ１４０は、カラムデコード活性化信号ＣＤＥ、通常カラム活性化信号ＮＣＥＡおよびＮＣＥＢがＨレベルのとき、与えられた相補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７〜ＣＡＤ９，／ＣＡＤ９に応答してプリデコード信号Ｙ１６〜Ｙ２３を生成する。後述する冗長カラムアドレス検知回路が後述する冗長カラムアドレスプログラム回路にプログラムされた置換アドレスを検知すると、通常カラム活性化信号ＮＣＥＡまたはＮＣＥＢがＬレベルとなり、これによりプリデコード信号Ｙ１６〜Ｙ１９またはＹ２０〜Ｙ２３がＬレベルとなる。
【０１１６】
（５．３）  冗長カラムアドレス検知回路および冗長カラムアドレスプログラム回路（図２３，図２４）
図２３は、図１の冗長メモリ制御回路１１３に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。図２３を参照して、この冗長カラムアドレス検知回路は、ＮＡＮＤゲート２０４１，２０４２，２０４６〜２０５１、インバータ２０４４，２０４５，２０５２〜２０５４、およびＮＯＲゲート２０４３を備える。この冗長カラムアドレス検知回路では、後述する冗長カラムアドレスプログラム回路から与えられる不良カラムアドレス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１，／ＳＣＥＢ０，／ＳＣＥＢ１および冗長カラムテスト活性化信号／ＴＥＳＴ２に応答して通常カラム活性化信号ＮＣＥが生成される。また、不良カラムアドレス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１，／ＳＣＥＢ０，／ＳＣＥＢ１、相補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７，ＣＡＤ８，／ＣＡＤ８および冗長カラムテスト活性化信号／ＴＥＳＴ２に応答して冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢが生成される。
【０１１７】
図２４は、図１の冗長メモリ制御回路１１３に含まれる冗長カラムアドレスプログラム回路の構成を示す回路図である。図２４を参照して、冗長カラムアドレスプログラム回路は、３つの検知部２０６を備える。検知部２０６の各々は、２つのプログラム部２０７、およびＮＯＲゲート２０６１を備える。プログラム部の各々は、ＰチャネルＭＯＳトランジスタ２０７１，２０７５，２０７９、ＮチャネルＭＯＳトランジスタ２０７２，２０７３，２０７６，２０７７、およびヒューズ素子２０７４，２０７８を備える。この冗長カラムアドレスプログラム回路はさらに、ＰチャネルＭＯＳトランジスタ２０８１，２０９１，２０９４，２０９８、ヒューズ素子２０８２，２０８５，２０８７，２０８９，２０９７、ＮチャネルＭＯＳトランジスタ２０８３，２０８４，２０８６，２０８８，２０９０，２０９５，２０９６、インバータ２０９２，２０９３、プログラム部２０７、ＮＯＲゲート２０９９、およびＮＡＮＤゲート２１００を備える。ＰチャネルＭＯＳトランジスタ２０８１およびＮチャネルＭＯＳトランジスタ２０８４のゲート電極には冗長カラムプリチャージ信号／ＳＣＰＣが与えられる。プログラムされるアドレスは、相補カラムアドレス信号ＣＡＤ２，／ＣＡＤ〜ＣＡＤ９，／ＣＡＤ９および相補ロウアドレス信号ＲＡＤ８，／ＲＡＤ，ＲＡＤ９，／ＲＡＤに応答して生成されるプリデコード信号Ｘ２４〜Ｘ２６から構成される。これは、プリデコード信号Ｘ２４〜Ｘ２６に応答して１つの冗長カラム選択線に接続される冗長カラムメモリセルを４つに分割して使用することに相当する。センスリフレッシュアンプ帯によって挟まれたメモリセルアレイブロックを越えて同一のＹラインで不良が生じる確率は低いので、ランダムなＹラインには自由度が多い分だけ歩留り向上には有利である。また、プリデコード信号Ｘ２４〜Ｘ２７に対応するヒューズ素子２０８２，２０８５，２０８７，２０９７を同時に溶断すればカラムデコーダの不良にも対処可能である。冗長カラムテストモードでない場合において、置換アドレスがプログラムされていない場合または置換アドレスとは異なるアドレスが与えられたとき、不良カラムアドレス検知信号／ＳＣＥがすべてＨレベルとなり、さらにＮＡＮＤゲート２０４６の出力信号／ＴＡＣおよびＮＡＮＤゲート２０４７の出力信号／ＴＢＤはともにＨレベルとなる。したがって、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢはともにＬレベルとなる。このとき、通常カラム活性化信号ＮＣＥはＨレベルのまま活性化されている。
【０１１８】
冗長カラムテストモードでない場合（冗長カラムテスト活性化信号／ＴＥＳＴ２がＨレベルの場合）は、与えられたアドレス信号がプログラムされたアドレスと一致したとき、不良カラムアドレス検知信号／ＳＣＥがＬレベルとなる。これにより冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢのいずれか１つがＨレベルに活性化される。
【０１１９】
次に、冗長カラムテストモードの場合（冗長カラムテスト活性化信号／ＴＥＳＴ２がＬレベルの場合）について説明する。この場合は、カラムアドレス信号／ＣＡＤ７およびＣＡＤ８がともにＨレベルのとき、ＮＡＮＤゲート２０４６の出力信号／ＴＡＣがＬレベルとなり、これにより冗長カラム活性化信号ＳＣＥＡがＨレベルに活性化される。他方、カラムアドレス信号ＣＡＤ７および／ＣＡＤ８がともにＨレベルのとき、ＮＡＮＤゲート２０４７の出力信号／ＴＢＤがＬレベルとなり、これにより冗長カラム活性化信号ＳＣＥＢがＨレベルに活性化される。これと同時に、通常カラム活性化信号ＮＣＥはＬレベルとなり、これにより通常カラム選択線ＣＳＬｉは非選択状態となる。
【０１２０】
ここで、相補ロウアドレスＣＡＤ７，／ＣＡＤ７，ＣＡＤ８，／ＣＡＤ８を使用する理由は上述した冗長ロウテストモードと同様である。冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢを強制的に活性化することによりプログラムすべきアドレスは不要となる。したがって、不要となるアドレスによって冗長カラム活性化信号ＳＣＥＡ，ＳＣＥＢを選択するデコード回路を備えることによって外部から与えられるアドレス信号の組合せのみによって冗長ロウと冗長カラムとの交点に位置する冗長カラムメモリセルを除くすべての冗長カラムメモリセルの機能テストを行なうことができる。また、ここでは、冗長カラム活性化信号ＳＣＥＡ，ＳＣＥＢおよびＳＣＥＣ，ＳＣＥＤによって選択されるメモリセルアレイブロックは互いに異なるメモリプレーンに属するので、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣが同時に強制的に活性化されても選択されたメモリセルアレイブロックが競合することはない。ここで、メモリプレーンは、図２４に示されたＰチャネルＭＯＳトランジスタ２０９４およびＮチャネルＭＯＳトランジスタ２０９６のゲート電極に与えられるカラムアドレス信号ＣＡＤ９または／ＣＡＤ９によって切換えられる。また、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣと同様に、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤが同時に強制的に活性化されても何ら支障はない。
【０１２１】
このように、冗長ロウテスト活性化信号／ＴＥＳＴ２がＬレベルになると、不良カラムアドレス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１、ＳＣＥＢ０，／ＳＣＥＢ１と関係なく、通常カラム活性化信号ＮＣＥが強制的にＬレベルとなる。また、冗長カラムテスト活性化信号／ＴＥＳＴ２がＬレベルになると、不良カラムアドレス検知信号／ＳＣＥＡ０，／ＳＣＥＡ１，／ＳＣＥＢ０，／ＳＣＥＢ１と関係なく、相補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７，ＣＡＤ８，／ＣＡＤ８に従って冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＢが選択的に活性化される。
【０１２２】
ここでは、冗長カラム活性化信号ＳＣＥＡ〜ＳＣＥＤが４つの場合について説明したが、ここでは７つのプログラム用アドレスＣＡＤ２，／ＣＡＤ２〜ＣＡＤ８，／ＣＡＤ８が使用されているので、外部から与えられるアドレス信号に従って２7 個の冗長カラム活性化信号が選択可能である。但し、冗長カラムデコーダＳＣＤＣに与えられる冗長カラム活性化信号の数に等しい数のカラムアドレス信号を用いた構成が最適である。また、上記のように異なるカラムのプレーンに対応する組合せとして冗長カラム活性化信号が存在しているのならばそのプレーンの数をＮとすると１／Ｎ個の冗長カラム活性化信号を用いる構成が可能となる。このように冗長カラム活性化信号の数を最適化すれば新たな制御信号の追加が必要とされず、それによりカラムデコーダ面積の増大を抑えることができる。
【０１２３】
（５．４）  カラムデコーダおよび冗長カラムデコーダ（図２５，図２６）
図２５は、１つのカラムデコーダの構成を示す回路図である。このカラムデコーダはＮＡＮＤゲート２１０およびインバータ２１１を備える。したがって、３つのＹプリデコード信号Ｙｈ，Ｙｊ，Ｙｋに応答して対応するカラム選択線ＣＳＬが活性化される。
【０１２４】
図２６は、図３中の冗長カラムデコーダＳＣＤＣの構成を示す回路図である。図２６を参照して、冗長カラムデコーダＳＣＤＣは、８つのインバータ２１２，２１３を備える。したがって、冗長カラム活性化信号ＳＣＥＡ〜ＳＣＥＤのいずれかが活性化されると、冗長カラム選択線ＳＣＳＬＡ〜ＳＣＳＬＤのうちその活性化された冗長カラム活性化信号に対応する冗長カラム選択線が活性化される。図１３および図１４に示された冗長ロウメモリセルＲＭＣは、同じメモリセルアレイブロック内で通常メモリセルＭＣと置換されるので、いずれのメモリセルからのデータも同じローカル入出力線対を通して入出力される。これと同様に、冗長カラムメモリセルＣＭＣもまた同一のメモリセルアレイブロック内で通常メモリセルＭＣと置換されるので、いずれのメモリセルからのデータも同じローカル入出力線対を通して入出力される。したがって、これ以降のデータの階層構成に関係なく、つまりたとえこれらローカル入出力線対がグローバル入出力線に接続されていても、通常メモリセル、冗長メモリセル、リード系およびライト系のいずれも構成の変更を全く必要としない。そのため、ＪＥＤＣ標準となっているマルチビットテストをする場合にも容易にデータの縮退を行なうことが可能であるので、３通りの冗長メモリセルテスト（冗長ロウメモリセルテスト、冗長カラムメモリセルテスト、冗長ロウカラムメモリセルテスト）のいずれにもマルチビットテストの適用が可能である。
【０１２５】
（６）  冗長メモリセルの機能テスト方法
以下、ダイソートテストにおける冗長メモリセルの機能テスト方法について×８ビット構成で２Ｋリフレッシュサイクルの１６ＭＤＲＡＭを例にとって説明する。またここでは、冗長ロウは２系統の冗長ロウアドレス検知信号ＳＲＡおよびＳＲＢによって制御され、冗長カラムは４系統の冗長カラム活性化信号ＳＣＥＡ〜ＳＣＥＤによって制御されている。そして、冗長カラム活性化信号ＳＣＥＡ，ＳＣＥＢと冗長カラム活性化信号ＳＣＥＣ，ＳＣＥＤは互いに異なったカラムアドレス空間に対応する。すなわち、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣを同時に強制的に活性化しても、これらの信号は互いに異なったカラムアドレス空間を制御するので何らの問題も生じない。これと同様に、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤを同時に強制的に活性化しても、これらの信号は互いに異なったカラムアドレス空間を制御するので何らの問題も生じない。したがって、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣを組合せるとともに、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤを組合せ、これにより冗長カラムを２系統に集約しても差支えない。
【０１２６】
（６．１）まず、冗長メモリセルのテスト方法について説明する。
（６．１．１）  ＷＣＢＲタイミングでアドレスピンＡ１〜Ａ５にそれぞれスーパーＨレベル、Ｈレベル、Ｈレベル、Ｌレベル、Ｌレベルを入力し、冗長ロウメモリテストモードにセットする。
【０１２７】
（６．１．２）  次いで、冗長ロウアドレス検知信号ＳＲＡによって制御される冗長メモリセルをテストする。ここでは、プログラムに使用するアドレス以外を使用するので、ロウアドレス信号ＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０，ＲＡ１１をＬレベルとし、ロウアドレス信号ＲＡ６をＨレベルとする。またここでは、すべてのカラムアドレスＣＡ０〜ＣＡ９を使用する。このような限定されたアドレス空間で通常のＨレベルおよびＬレベルを用いて機能テストを行なう。このとき、冗長ロウメモリセルに不良があればその不良となったロウアドレスをメモリする。たとえば、この不良アドレスをＸＡ１とする。
【０１２８】
（６．１．３）  次いで、冗長ロウアドレス検知信号ＳＲＢによって制御される冗長メモリセルがテストされる。上記（６．１．２）で説明した全アドレス空間にわたる機能テストの終了後、ロウアドレス信号ＲＡ７をＨレベルとし、ロウアドレス信号ＲＡ６をＬレベルとし、さらにその他のロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０およびすべてのカラムアドレスＣＡ０〜ＣＡ９を用いて機能テストを行なう。このとき不良があれば、その不良となったロウアドレスをメモリする。たとえばこの不良アドレスをＸＢ１とする。
【０１２９】
（６．１．４）  冗長ロウテストモードをリセットする。ＲＯＲタイミングまたはＣＢＲタイミングを入力する。
【０１３０】
（６．２）  次に、冗長カラムメモリセルのテスト方法について説明する。
（６．２．１）  まず、冗長カラムテストモードにセットする。ＷＣＢＲタイミングでアドレスピンＡ１〜Ａ５にそれぞれスーパＨレベル、通常のＨレベル、Ｌレベルを入力する。このアドレスキーによって冗長カラムメモリテストモードにセットされる。
【０１３１】
（６．２．２）  次いで、冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＤによって制御される冗長カラムメモリセルをテストする。プログラムに使用するアドレス以外を使用するので、カラムアドレスＣＡ８をＨレベルとし、カラムアドレスＣＡ７をＬレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９を使用するとともに、すべてのロウアドレスＲＡ０〜ＲＡ１０を使用する。このような限定されたアドレス空間で通常のＨレベルおよびＬレベルを使用して機能テストを行なう。このとき不良があれば、その不良となったカラムアドレスをメモリする。たとえばこの不良アドレスを（Ｘ２５，ＸＡＣ１）とする。
【０１３２】
（６．２．３）  次いで、冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤによって制御される冗長カラムメモリセルをテストする。上記（６．２．２）で説明した全アドレス空間にわたる機能テストの終了後、カラムアドレスＣＡ８をＬレベルとし、カラムアドレスＣＡ７をＨレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９と、すべてのロウアドレスＲＡ０〜ＲＡ１０を用いて機能テストを行なう。このとき不良があれば、その不良となったカラムアドレスをメモリする。たとえばこの不良アドレスを（Ｘ２６，ＸＢＤ１）とする。
【０１３３】
（６．２．４）  最後に、ＲＯＲタイミングまたはＣＢＲタイミングを入力することによって冗長カラムテストモードをリセットする。
【０１３４】
（６．３）  次に、冗長ロウおよび冗長カラムの交点に位置するメモリセルのテスト方法について説明する。
【０１３５】
（６．３．１）  まず、冗長ロウテストモードと冗長カラムテストモードとを同時にセットする。ＷＣＢＲタイミングでアドレスピンＡ１〜Ａ５にそれぞれスーパＨレベル、通常のＨレベル、通常のＨレベル、通常のＨレベル、Ｌレベルを入力する。このアドレスキーによって冗長ロウテストモードと冗長カラムテストモードとを同時にセットすることができる。
【０１３６】
（６．３．２）  冗長ロウアドレス検知信号ＳＲＡによって制御されるメモリセルのうち冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣで制御される交点メモリセルをテストする。この場合、上記（６．１．２）および（６．２．３）で説明したアドレス空間のアンドと選択アドレス（ＲＡ８，ＲＡ７，ＣＡ８，ＣＡ７）が使用するアドレス空間である。ロウアドレスＲＡ７はＬレベルとし、ロウアドレスＲＡ６はＨレベルとし、さらにロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０を使用する。また、カラムアドレスＣＡ８はＨレベルとし、カラムアドレスＣＡ７はＬレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９を使用する。このような限定されたアドレス空間で通常のＨレベルおよびＬレベルを使用して機能テストを行なう。このとき不良アドレスがあれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを（Ｘ＊Ａ１，Ｙ＊ＡＣ１）とする。
【０１３７】
（６．３．３）  次いで、冗長ロウアドレス検知信号によって制御されるメモリセルのうち冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤによって制御される交点メモリセルをテストする。上記（６．３．２）で記載した全アドレス空間にわたる機能テストの終了後、ロウアドレスＲＡ７をＬレベルとし、ロウアドレスＲＡ６をＨレベルとし、さらにロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０を使用するとともに、カラムアドレスＣＡ８をＬレベルとし、カラムアドレスＣＡ７をＨレベルとし、カラムアドレスＣＡ０，ＣＡ１，ＣＡ９のすべての空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを（Ｘ＊Ａ２，Ｙ＊ＢＤ１）とする。
【０１３８】
（６．３．４）  次いで、冗長ロウアドレス検知信号ＳＲＢによって制御されるメモリセルのうち冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣによって制御される交点メモリセルをテストする。上記（６．３．３）で説明した全空間に対する機能テストの終了後、ロウアドレスＲＡ７をＨレベルとし、ロウアドレスＲＡ６をＬレベルとし、ロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０を使用するとともに、カラムアドレスＣＡ８をＨレベルとし、カラムアドレスＣＡ７をＬレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９の全空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスをメモリする。たとえばこの不良アドレスを（Ｘ＊Ｂ１，Ｙ＊ＡＣ２）とする。
【０１３９】
（６．３．５）  次いで、冗長ロウアドレス検知信号ＳＲＢによって制御されるメモリセルのうち冗長カラム活性化信号ＳＣＥＢおよびＳＣＥＤによって制御される交点メモリセルをテストする。上記（６．３．４）で説明した全空間にわたる機能テストの終了後、ロウアドレスＲＡ７をＨレベルとし、ロウアドレスＲＡ６をＬレベルとし、さらにロウアドレスＲＡ０，ＲＡ８，ＲＡ９，ＲＡ１０を使用するとともに、カラムアドレスＣＡ８をＬレベルとし、カラムアドレスＣＡ７をＨレベルとし、さらにカラムアドレスＣＡ０，ＣＡ１，ＣＡ９を使用することによりすべてのアドレス空間について機能テストを行なう。このとき不良があれば、その不良となったロウアドレスとカラムアドレスとをメモリする。たとえばこの不良アドレスを（Ｘ＊Ｂ２，Ｙ＊ＢＤ２）とする。
【０１４０】
（６．３．６）  最後に、ＲＯＲタイミングまたはＣＢＲタイミングを入力することにより、冗長ロウテストモードと冗長カラムテストモードとをリセットする。
【０１４１】
（６．３．７）  次に、得られた不良アドレス情報に従って使用可能な冗長ロウおよび冗長カラムを決定する。
【０１４２】
（６．３．８）  次いで、通常メモリセルの全アドレス空間で機能テストを行なう。このとき不良があれば、その不良となったアドレスをＸライン不良、Ｙ
ライン不良とし、そのアドレス情報をメモリする。たとえばこのＸライン不良を／Ｘ１，／Ｘ２，（Ｘ２５，／Ｙ１），（Ｘ２６，／Ｙ２）とする。
【０１４３】
（６．３．９）  次いで、使用可能な冗長ロウと冗長カラムの範囲内で上記（６．３．８）の結果を解析する。そして、救済可能ならば救済コードを出力する。
【０１４４】
（６．３．１０）  次いで、出力された救済コードに従ってレーザトリマによってプログラムする。
【０１４５】
（６．３．１１）  最後に、全チップに対して機能テストを実施し、良品、不良品の判別を行なう。
【０１４６】
（６．３．１２）  上述した手順は一例であって、マルチビットテストモードにて機能テストを実施することもできる。このマルチビットテストモードを使用すれば、テスト時間が短縮されるので、非常に効果的である。また、各種のテストモードの順番はどのような順番であっても構わない。
【０１４７】
（７）  実施の形態１による効果
（７．１）  特殊テストモードの設定は、アドレスキーをラッチすることによって行なわれる。それぞれの特殊テストモード活性化信号をラッチ回路を使用して保持するので、出力論理ゲートの最終で組めばそれだけ大きなサイズの論理ゲートが必要になる（立上がりおよび立下がり速度も考慮にいれる）。ところが、最も前段に近いところでラッチ回路を使用しているので、小さなサイズの論理ゲートですみ、面積を小さくすることができる。
【０１４８】
（７．２）  さらに、最終的に活性化信号を出力させるのは、ロウアドレスストローブ信号／ＲＡＳの立上がりによって出力されるテストモード活性化信号ＦＥであるので、それまでに活性化すべき特殊テストモード主クロック信号の出力準備がされているので、誤設定されにくい。
【０１４９】
（７．３）  ＪＥＤＥＣ標準のマルチビットテストの設定はＷＣＢＲのみだけではなくアドレスキー入力による設定も可能としたので、マルチビットテストとの複合特殊テストモードも容易に実現することができる。
【０１５０】
（７．４）  特殊テストモードにおけるテストグループ信号は２つの通常Ｈレベル、すなわち通常のＨレベルとスーパＨレベルによって活性化されるので、実装されたときにデバイスの出力バッファ信号とアドレス発生回路などの他のドライバのレベルの違いによる誤設定はされにくい。
【０１５１】
（７．５）  冗長ロウテストモードと冗長カラムテストモードとを備え、さらにこの２つのモードを同時に設定することができるので、冗長ロウと冗長カラムの交点メモリセルの機能テストを実現することができる。したがって、すべての冗長メモリセルの機能テストを行なうことができるので、ダイソートテスト時に救済処理前（ヒューズ素子の溶断前）に予めすべてのメモリセルの機能チェックを行なうことができる。そのため、確実に歩留りを上げることができる。
【０１５２】
（７．６）  センスリフレッシュアンプ帯に挟まれたメモリセルアレイブロック中に冗長ロウメモリセルと冗長カラムメモリセルとが存在し、冗長ロウデコーダ、冗長カラムデコーダ、冗長センスリフレッシュアンプ帯を備え、通常メモリセルと冗長ロウメモリセルは同一のビット線上に存在し、通常メモリセルと冗長カラムメモリセルとは同一のワード線上に存在し、メモリセルのデータは同一のローカル入出力線対を通して入出力されるので、マルチビットテストによって冗長メモリセルの機能テストを容易に行なうことが可能である。
【０１５３】
（７．７）  冗長ロウを選択するのに冗長ワード線駆動信号を利用して選択し、さらに２つの系統に集約し、この２つの系統の選択を、使用する必要のないプログラムアドレス信号の組合せで行なうようにしたので、切換用の信号を多数使用する必要がない。また、配線を増大させることもない。
【０１５４】
（７．８）  冗長カラムを選択するのに冗長カラム活性化信号を利用して選択するようにし、さらに４系統の信号を同一メモリセルアレイブロックを担当しない、つまり競合しない信号を同時に選択するようにし、２系統に集約した。さらに、この２系統の選択を使用する必要のないプログラムアドレス信号の組合せで行なうようにしたので、切換用の信号を多数使用する必要がない。また、配線を増加させることもない。
【０１５５】
（７．９）  テストモードの判定、リセット、選択、切換もすべて外部の信号／ＲＡＳ，／ＣＡＳ，／ＷＥと、アドレスピンの状態によって行なうので、たとえモールド品であっても機能テストを行なうことができる。この場合は、冗長メモリセルのアクセスを特に調べたり、メモリセルアレイの端にある冗長メモリセルを調べることによって後工程のモールドなどによるチップの影響を調べることができる。したがって、製造マージンを向上させることができる。
【０１５６】
（７．１０）  外部のピンと接続するクロックピンとアドレスピンを利用し、他のパッドを利用しないので、多ビット品など、パッドがチップの増大にすぐに結びつくようなものにはチップ面積の増大を抑えることが可能である。
【０１５７】
［実施の形態２］
図２７は、この発明の実施の形態２による半導体記憶装置の全体構成を示すブロック図である。図１の実施の形態１と異なりこの実施の形態２では、冗長ワード線駆動信号ＳＲＦ０およびＳＲＦ１を選択するためのアドレス信号ＲＡｓ１およびＲＡｓ２の代わりに外部パッド２１４に切換用の電圧ＰＲが与えられている。したがって、２系統の冗長ロウは、この外部パッド２１４の電圧ＰＲに応じて切換えられる。また、冗長カラム活性化信号ＳＣＥ０〜ＳＣＥｉを選択するためのアドレス信号ＣＡｓ１およびＣＡｓ２の代わりに外部パッド２１５に切換用の電圧ＰＣが与えられている。したがって、この外部パッド２１５の電圧ＰＣに応じて２系統の冗長カラムが切換えられる。
【０１５８】
図２８は、図１９に示された実施の形態１の冗長ロウアドレス検知回路の代わりに用いられる冗長ロウアドレス検知回路の構成を示す回路図である。図１９の実施の形態１と異なりこの実施の形態２では、外部パッド２１４と、外部パッド２１４とノードＰＲＲとの間に接続される抵抗２１６と、外部電源電圧ＥＶｃｃが与えられるノードとノードＰＲＲとの間に接続されるＰチャネルＭＯＳトランジスタ２１７と、ノードＰＲＲの電圧と冗長ロウテスト活性化信号ＴＥＳＴ１とを受けるＮＡＮＤゲート２１８とを備える。このＰチャネルＭＯＳトランジスタのサイズは小さく、そのソース電極には外部電源電圧ＥＶｃｃが与えられ、そのゲート電極には接地電圧が与えられる。したがって、トランジスタ２１７は、パッド２１４がフローティング状態のときにノードＰＲＲの電圧をＨレベルにつり上げている。ＮＡＮＤゲート２１８の出力信号はＮＡＮＤゲート１９５の１つの入力ノードに与えられる。
【０１５９】
このような半導体記憶装置において、冗長ロウテストモードに入っていないとき、冗長ロウテスト活性化信号ＴＥＳＴ１はＬレベルとなっているので、ＮＡＮＤゲート２１８の出力信号はＨレベルとなる。したがって、与えられたアドレスがプログラムされた置換アドレスと一致すれば、冗長ロウアドレス検知信号ＳＲＢがＨレベルに活性化される。他方、与えられたアドレスがプログラムされた置換アドレスと一致しないか、または置換アドレスがプログラムされていないときは、冗長ロウアドレス検知信号ＳＲＢはＬレベルに不活性化される。
【０１６０】
図２９は、図１９に示された実施の形態１の冗長ロウアドレス検知回路の代わりに用いられる冗長ロウアドレス検知回路の全体構成を示す回路図である。図１９に示された冗長ロウアドレス検知回路と異なり、この実施の形態２の冗長ロウアドレス検知回路はインバータ２１９とＮＡＮＤゲート２２０とを備える。図２９に示されたノードＰＲＲの電圧はインバータ２１９を介してＮＡＮＤゲート２２０の一方入力ノードに与えられる。冗長ロウテスト活性化信号ＴＥＳＴ１はＮＡＮＤゲート２２０の他方入力ノードに与えられる。ＮＡＮＤゲート２２０の出力信号はＮＡＮＤゲート１９５の１つの入力ノードに与えられる。したがって、冗長ロウテストモードに入っていないとき、この図２９に示された冗長ロウアドレス検知回路は図２８に示された冗長ロウアドレス検知回路と同様に動作する。  
【０１６１】
次いで、冗長ロウテストモードに入ると、冗長ロウテスト活性化信号ＴＥＳＴ１がＨレベルとなる。外部パッド２１４がフローティング状態か、あるいは外部パッド２１４にＨレベルが与えられると、冗長ロウアドレス検知信号ＳＲＢがＨレベルに活性化され、他方、冗長ロウアドレス検知信号ＳＲＡはＬレベルのまま不活性化されている。次に、外部パッド２１４にＬレベルが与えられると、冗長ロウアドレス検知信号ＳＲＡがＨレベルに活性化され、冗長ロウアドレス検知信号ＳＲＢはＬレベルに不活性化される。したがって、このような回路構成を採用しても２系統の冗長ロウアドレス検知信号ＳＲＡ，ＳＲＢを強制的に切換えることが可能である。このようにして２系統の冗長ロウアドレス検知信号ＳＲＡ，ＳＲＢを外部パッド２１４によって切換え、さらに外部からアドレス信号を入力することにより冗長カラムとの交点以外のすべての冗長ロウメモリセルの機能テストが可能となる。
【０１６２】
図３０は、図２３に示された冗長カラムアドレス検知回路の代わりに用いられる冗長カラムアドレス検知回路の構成を示す回路図である。図２３の実施の形態１と異なり、この実施の形態２の冗長カラムアドレス検知回路は、外部パッド２１５、インバータ２２２２，２２２５、ＰチャネルＭＯＳトランジスタ２２２３、抵抗２２２４、およびＮＡＮＤゲート２２２６，２２２７を備える。外部パッド２１５の電圧ＰＣは抵抗２２２４を介してＮＡＮＤゲート２２２６の一方入力ノードに与えられ、かつインバータ２２２５を介してＮＡＮＤゲート２２２７の一方入力ノードにも与えられる。ＰチャネルＭＯＳトランジスタ２２２３のサイズは小さく、そのソース電極には外部電源電圧ＥＶｃｃが与えられ、そのゲート電極には接地電圧が与えられている。したがって、外部パッド２１５がフローティング状態のとき、このＰチャネルＭＯＳトランジスタはノードＰＣＣの電圧をＨレベルにつり上げる。
【０１６３】
冗長カラムテストモードに入ると、冗長カラムテスト活性化信号／ＴＥＳＴ２がＬレベルとなり、これによりＮＡＮＤゲート２２２６および２２２７はともに活性化される。このとき、外部パッド２１５がフローティング状態か、あるいは外部パッド２１５にＨレベルが与えられると、ＮＡＮＤゲート２２２６の出力信号／ＴＡＣがＬレベルとなる。したがって、カラムデコード活性化信号ＣＤＥがＨレベルになると、冗長カラム活性化信号ＳＣＥＡがＨレベルに活性化される。他方、外部パッド２１５にＬレベルが与えられると、ＮＡＮＤゲート２２２６の出力信号／ＴＡＣがＨレベルとなりかつＮＡＮＤゲートの出力信号／ＴＢＤがＬレベルとなる。したがって、カラムデコード活性化信号ＣＤＥがＨレベルになると、冗長カラム活性化信号ＳＣＥＢがＨレベルに活性化される。また、冗長カラムテスト活性化信号／ＴＥＳＴ２がＬレベルになると、冗長カラム活性化信号ＮＣＥは直ちにＬレベルとなる。
【０１６４】
このようにして２系統の冗長カラム活性化信号ＳＣＥＡおよびＳＣＥＣと、冗長カラム活性化信号ＳＥＣＢおよびＳＣＥＤとが外部パッド２１５によって切換えられるので、外部からアドレスを与えれば冗長ロウとの交点以外のすべての冗長カラムメモリセルの機能テストを行なうことができる。
【０１６５】
さらに冗長ロウテストモードと冗長カラムテストモードとに同時に入った場合に、外部パッド２１４および２１５の印加電圧ＰＲおよびＰＣを変化させ、さらにメモリセルアレイブロックの選択に必要なアドレスおよび下位アドレスを入力することにより冗長ロウおよび冗長カラムの交点に位置する冗長メモリセルの機能テストを行なうことができる。
【０１６６】
この実施の形態２では冗長ロウテストモードと冗長カラムテストモードとのどちらにも外部パッド２１４および２１５による切換が可能な構成を説明したが、冗長ロウテストモードは外部パッドによって切換可能とし、冗長カラムテストモードは実施の形態１のように外部から与えられるアドレスによって切換可能としても、上記実施の形態１および２と同様にすべての冗長メモリセルをテストすることができる。
【０１６７】
また、冗長ロウテストモードは外部から与えられるアドレスによって切換可能とし、冗長カラムテストモードは外部パッドによって切換可能としても、上記実施の形態１および２と同様にすべての冗長メモリセルをテストすることができる。この実施の形態２による半導体記憶装置によれば、上述した実施の形態１による効果（７．１）〜（７．８）と同様の効果を奏する以外に、冗長ロウおよび冗長カラムの各系統の切換用外部パッドに直接プローブなどをあてることによりダイソートテスト時に冗長メモリセルの機能テストを行なうことができる。したがって、より簡単でかつ確実な冗長系統の切換が可能となる。
【図面の簡単な説明】
【０１６８】
【図１】この発明の実施の形態１による半導体記憶装置の全体構成を示すブロック図である。
【図２】図１中のテストモード制御回路の構成を示すブロック図である。
【図３】図２中の外部クロック検出回路の構成を示すブロック図である。
【図４】図３の外部クロック検出回路１２２のＷＣＢＲによるセット動作を示すタイミングチャートである。
【図５】図３の外部クロック検出回路のＲＯＲまたはＣＢＲによるリセット動作を示すタイミングチャートである。
【図６】図２中のテストグループ検出回路の構成を示すブロック図である。
【図７】図６中の高電圧検出回路の構成を示す回路図である。
【図８】図６中のテストグループデコーダの構成を示す回路図である。
【図９】図２中のアドレスキーラッチ回路の構成を示す回路図である。
【図１０】図２中の特殊テストモードクロックデコーダの構成を示す回路図である。
【図１１】図２のテストモード制御回路によるセット動作を示すタイミングチャートである。
【図１２】図２のテストモード制御回路によるリセット動作を示すタイミングチャートである。
【図１３】図１中のメモリセルアレイ、冗長ロウメモリセルアレイ、冗長カラムメモリセルアレイ、および冗長カラムロウメモリセルアレイならびにその周辺回路の構成を示すブロック図である。
【図１４】図１３中のメモリセルアレイブロックの各々の構成を示す配線図である。
【図１５】図１３中の各ロウデコーダの構成を示す回路図である。
【図１６】図１３中の各冗長ロウデコーダの構成を示す回路図である。
【図１７】図１３中のＲＸデコーダおよび冗長ＲＸデコーダの構成を示す回路図である。
【図１８】図１中の冗長メモリ制御回路に含まれる冗長ロウアドレスプログラム回路の構成を示す回路図である。
【図１９】図１中の冗長メモリ制御回路に含まれる冗長ロウアドレス検知回路の構成を示す回路図である。
【図２０】図１中の冗長メモリ制御回路に含まれるもう１つの冗長ロウアドレス検知回路の構成を示す回路図である。
【図２１】図１３中のＹ下位プリデコーダの構成を示す回路図である。
【図２２】図１３中のＹ上位プリデコーダの構成を示す回路図である。
【図２３】図１中の冗長メモリ制御回路に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。
【図２４】図１中の冗長メモリ制御回路に含まれる冗長カラムアドレスプログラム回路の構成を示す回路図である。
【図２５】図１中のカラムデコーダの一部を示す回路図である。
【図２６】図１中の冗長カラムデコーダの構成を示す回路図である。
【図２７】この発明の実施の形態２による半導体記憶装置の全体構成を示すブロック図である。
【図２８】図２７中の冗長メモリ制御回路に含まれる冗長ロウアドレス検知回路の構成を示す回路図である。
【図２９】図２７中の冗長メモリ制御回路に含まれるもう１つの冗長ロウアドレス検知回路の構成を示す回路図である。
【図３０】図２７中の冗長メモリ制御回路に含まれる冗長カラムアドレス検知回路の構成を示す回路図である。
【図３１】置換前に予備メモリの良否判別テストが可能な従来の半導体記憶装置の構成を示すブロック図である。
【図３２】図３１の半導体記憶装置に使用されるテストモード検知回路の構成を示す回路図である。
【図３３】図３１の半導体記憶装置に使用されるテスト信号デコーダ回路の構成を示す回路図である。
【図３４】図３１中の１つの基本回路の構成を示す回路図である。
【符号の説明】
【０１６９】
１００  通常メモリセルアレイ、１０１  冗長ロウメモリセルアレイ、１０２  冗長カラムメモリセルアレイ、１０３  冗長カラムロウメモリセルアレイ、１０６，ＲＤＣ１〜ＲＤＣ１６  ロウデコーダ、１０７，ＳＲＤＣ１〜ＳＲＤＣ１６  冗長ロウデコーダ、１０８，ＣＤＣ  スペースカラムデコーダ、１０９，ＳＣＤＣ  冗長カラムデコーダ、ＷＬ０〜ＷＬｎ  ワード線、ＳＷＬ０〜ＳＷＬｍ  冗長ワード線、ＣＳＬ０〜ＣＳＬｊ  カラム選択線、ＳＣＳＬ０〜ＳＣＳＬｉ，ＳＣＳＬＡ，ＳＣＳＬＢ，ＳＣＳＬＣ，ＳＣＳＬＤ  冗長カラム選択線、１１２  テストモード制御回路、１１３  冗長メモリ制御回路、ＢＬ，／ＢＬ  ビット線対、ＳＡ１〜ＳＡ３  センスリフレッシュアンプ、ＳＳ０〜ＳＳＡ３  冗長センスリフレッシュアンプ、ＣＳ  カラム選択ゲート、ＭＣ  メモリセル、ＲＭＣ  冗長ロウメモリセル、ＣＭＣ  冗長カラムメモリセル、ＲＣＭＣ  冗長ロウカラムメモリセル、１８０，２０７  プログラム部、１９０，２０６  検知部、２１４，２１５  外部パッド、ＴＥＳＴ１  冗長ロウテスト活性化信号、／ＴＥＳＴ２  冗長カラムテスト活性化信号、ＴＭＢ  マルチビットテスト活性化信号、ＳＲＡ，ＳＲＢ  冗長ロウアドレス検知信号、ＳＣＥＡ，ＳＣＥＢ，ＳＣＥＣ，ＳＣＥＤ  冗長カラム活性化信号、ＲＸＦ０，ＲＸＦ１  通常ワード線駆動信号、ＳＲＸＦ０，ＳＲＸＦ１  冗長ワード線駆動信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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