(57)【要約】【課題】  パーティクルの発生を低減できる半導体基板を提供する。【解決手段】  支持基板１３、埋め込み酸化膜１２、及びＳＯＩ層１１を有するチップ領域１と、チップ領域１の周辺を囲み、外周面がベベル面と側面のみで形成されたバルク領域からなる基板端縁部１４とを備え、バルク領域は支持基板１３と一体化し、埋め込み酸化膜１２の端部が基板端縁部１４に接している。【選択図】      図１
2006203063.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、埋め込み酸化膜、及びＳＯＩ層を有するチップ領域と、
前記チップ領域の周辺を囲み、外周面がベベル面と側面のみで形成されたバルク領域からなる基板端縁部
とを備え、前記バルク領域は前記支持基板と一体化し、前記埋め込み酸化膜の端部が前記基板端縁部に接していることを特徴とする半導体基板。
【請求項２】
シリコンを含む母材基板を用意するステップと、
チップ領域の周辺を囲み、外周面がベベル面と側面のみで形成された母材基板の一部からなる基板端縁部を覆うように、前記母材基板の表面にマスク膜を形成するステップと、
前記マスク膜をマスクとして用いて、前記マスク膜で覆われない前記チップ領域の前記母材基板中に酸化種となるイオンを注入するステップと、
酸化雰囲気中で熱処理を行い、前記酸化種と前記シリコンとの反応を用いて前記チップ領域の前記母材基板中に前記基板端縁部に端部が接するように埋め込み酸化膜を形成するステップ
とを含むことを特徴とする半導体基板の製造方法。  
【請求項３】
前記マスク膜を形成するステップは、前記チップ領域の一部を更に覆うように前記マスク膜を形成し、
前記埋め込み酸化膜を形成するステップは、前記チップ領域に、前記埋め込み酸化膜が埋め込まれたＳＯＩ領域と、前記ＳＯＩ領域に隣接するバルク領域の非ＳＯＩ領域を形成する
ことを含むことを特徴とする請求項２に記載の半導体基板の製造方法。
【請求項４】
前記マスク膜を形成するステップは、
前記母材基板上に第１マスク膜を堆積し、
前記第１マスク膜上に第２マスク膜を堆積し、
前記第２マスク膜の一部を選択的に除去し、
前記第２マスク膜をマスクとして用いて、前記第１マスク膜の一部を選択的に除去し、前記第１マスク膜及び前記第２マスク膜からなる前記マスク膜を形成することを含むことを特徴とする請求項２又は３に記載の半導体基板の製造方法。
【請求項５】
前記埋め込み酸化膜を形成するステップは、
前記第２マスク膜を除去した後に、前記埋め込み酸化膜を形成すると同時に前記母材基板の上面に熱酸化膜を形成し、
前記熱酸化膜を除去する
ことを含むことを特徴とする請求項４に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に関し、ＳＯＩ（Silicon on Insulator）技術を用いた半導体基板及び半導体基板の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ技術を用いた半導体基板を製造する手法として、サイモックス（ＳＩＭＯＸ）法が知られている。ＳＩＭＯＸ法では、酸化種となる酸素イオン（Ｏ＋）をシリコン（Ｓｉ）を含む母材基板中に注入する。そして、酸化雰囲気中で熱処理（高温アニール）を行い、酸化種（Ｏ）とＳｉとの反応を用いて母材基板中に埋め込み酸化膜（ＢＯＸ層）を形成する。この結果、埋め込み酸化膜上に、半導体素子が形成されるＳＯＩ層が形成される。その後、ウェット処理を行い、高温アニールにより母材基板の上面に形成された熱酸化膜を除去する。
【０００３】
ＳＯＩ技術を用いた半導体基板の製造に用いる母材基板は、ＳＯＩ層を有する中央部と、中央部の周囲に配置されＳＯＩ層の上面に対して傾斜したベベル面を有する基板端縁部を有する。Ｏ＋の注入時には、基板端縁部のベベル面ではＯ＋が斜めから注入されるため、中央部と比べて実効ドーズ量や実効加速電圧が低下して、ＳＯＩ層やＢＯＸ層の膜厚が薄くなる傾向にある。また、ベベル面表面は一般的に凹凸を有するため、ところどころ、ＢＯＸ層が分断されたり、表面に露出したり、更に、熱酸化膜を除去する際に、基板端縁部において露出した埋め込み酸化膜の一部がウェット処理により除去され空洞化する場合がある。空洞化した埋め込み酸化膜上の薄くなったＳＯＩ層は脆弱となり、欠けによるパーティクルの発生要因となる。基板端縁部で発生したパーティクルがＳＯＩ層の上面に付着すると、半導体素子の形成不良の原因となり、歩留まりの低下が懸念される。
【０００４】
また、半導体基板の基板端縁部や中央部の端部には、半導体基板を識別するためのマークが形成される。マークの形成時には、半導体基板にレーザ光を照射して、半導体基板の上面の一部をスポット状に溶融・除去して、マークとなる複数のドットマークを形成する。ここで、除去されたＳｉ等がドットマークの周辺に飛散したり、半導体素子を形成するときにドットマークの凹凸部に残った膜が剥がれたりすることが、パーティクルの発生要因となる。特にＳＯＩ層は、バルク領域に比べて、レーザ光照射時の熱が蓄積されやすいために損傷が増大したり、埋め込み酸化膜中でのレーザ拡散によりレーザ損傷領域が拡大したりする。このため、ＳＯＩ層ではバルク領域に比べてマーク形成時の損傷の度合いが大きく、パーティクルが発生し易い（例えば、特許文献１及び２参照。）。
【０００５】
パーティクルの発生の対策として、半導体素子を形成する前に、基板端縁部の一部や、中央部の端部のＳＯＩ層及び埋め込み酸化膜の一部を予め除去して空洞やマーク損傷を除去するプロセスが採られる（例えば、特許文献２参照。）。しかし、基板端縁部の一部や、中央部の端部のＳＯＩ層及び埋め込み酸化膜の一部を除去することで、母材基板の上面には段差が形成される。半導体素子を形成するときに段差部分に膜残りが生じ、パーティクルとなり得る。特に、Ｓｉや酸化膜をエッチングする際には、段差側面に露出したＳＯＩ層及びＳｉ基板や埋め込み酸化膜が後退して、それぞれ埋め込み酸化膜やＳＯＩ層がオーバーハング状態となるため、オーバーハング部への膜残りや、オーバーハング部の欠けによりパーティクルの発生を促進する懸念がある。別の対策として、傾斜したベベル面に酸化膜を形成して注入酸素をマスクして、ＢＯＸ層が形成されないようにするプロセスがある（例えば、特許文献３参照。）。しかし、酸化膜の形成方法として、半導体基板表面に形成した酸化膜をレジストをマスクとしたウエットエッチングで除去する方法のため、エッチング面はテーパ形状となり、傾斜したベベル面でなくても注入された酸素の分布がマスク酸化膜端部で表面側に裾を引くことで、結局ＢＯＸ層が表面に露出してしまい、ウエット処理にて露出したＢＯＸ部がエッチングを受けるためパーティクルの発生しやすい状況は解消しないと考えられる。
【特許文献１】特開２００２−２８９４９０号公報
【特許文献２】特開２００２−３５３０８０号公報
【特許文献３】国際公開番号ＷＯ０１／００３１９１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、パーティクルの発生を低減できる半導体基板及び半導体基板の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、（イ）支持基板、埋め込み酸化膜、及びＳＯＩ層を有するチップ領域と、（ロ）チップ領域の周辺を囲み、外周面がベベル面と側面のみで形成されたバルク領域からなる基板端縁部とを備え、バルク領域は支持基板と一体化している半導体基板であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）シリコンを含む母材基板を用意するステップと、（ロ）チップ領域の周辺を囲み、外周面がベベル面と側面のみで形成された母材基板の一部からなる基板端縁部を覆うように、母材基板の表面にマスク膜を形成するステップと、（ハ）マスク膜をマスクとして用いて、マスク膜で覆われないチップ領域の母材基板中に酸化種となるイオンを注入するステップと、（ニ）酸化雰囲気中で熱処理を行い、酸化種とシリコンとの反応を用いてチップ領域の母材基板中に基板端縁部に接するように埋め込み酸化膜を形成するステップとを含む半導体基板の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、パーティクルの発生を低減できる半導体基板及び半導体基板の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す本発明の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の実施の形態に係る半導体基板は、図１〜図３に示すように、支持基板１３、埋め込み酸化膜１２、及びＳＯＩ層１１を有する中央部１０内のチップ領域１と、中央部１０内のチップ領域１の周辺を囲み、外周面がベベル面と側面のみで形成されたバルク領域からなる基板端縁部１４とを備える（図３において、ウエーハの結晶方位を示すノッチの表示は省略している。）。図１に示すように、基板端縁部１４のバルク領域は支持基板１３と一体化し、埋め込み酸化膜１２の端部の少なくとも一部が基板端縁部１４に接している。
【００１２】
半導体基板の直径（口径）は、２００〜３００ｍｍ程度である。中央部１０には、ＳＯＩ層１１を活性層とする複数のチップ領域１が設けられる。中央部１０内のチップ領域１の支持基板１３及びＳＯＩ層１１や、基板端縁部１４の材料としては、単結晶Ｓｉ、多結晶Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）又はシリコンカーバイド（ＳｉＣ）等が使用可能である。埋め込み酸化膜１２としては、シリコン酸化膜（ＳｉＯ2膜）が用いられる。埋め込み酸化膜１２の厚さは、０．０５〜０．５μｍ程度である。ＳＯＩ層１１の厚さは、０．０５〜０．３μｍ程度である。
【００１３】
ＳＯＩ層１１、埋め込み酸化膜１２及び支持基板１３の端部はチップ領域１の端部と概略一致し、図３のＡ−Ａ方向に沿った断面では図１に示すように基板端縁部１４と略接し、図３のＢ−Ｂ方向に沿った断面などでは図２に示すように僅かな非チップ領域１５を挟んで更に距離Ｗ２を有することになる。基板端縁部１４は、ＳＯＩ層１１の上面と連続したベベル面を有する。基板端縁部１４の幅Ｗ１は、ウエーハ形成プロセスの中で適宜設定可能であるが例えば３００μｍ程度である。
【００１４】
第１の比較例では、図２４に示すように、ウエーハの各端部において埋め込み酸化膜１１２が中央部１１０から基板端縁部１１４まで延在している点が、図１に示した本発明の実施の形態に係る半導体基板と異なる。基板端縁部１１４において、埋め込み酸化膜１１２が複数に分断されている。基板端縁部１１４には、ベベル面に露出した埋め込み酸化膜１１２が除去されて形成された空洞１０１がある。基板端縁部１１４における埋め込み酸化膜１１２の分断や空洞１０１のために、半導体基板が脆弱となり、ＳＯＩ層１１１に半導体素子を形成するときに半導体基板の欠けによるパーティクルの発生要因となる。これに対して、図１に示した本発明の実施の形態に係る半導体基板によれば、基板端縁部１４がバルク領域なので、基板端縁部１４において図２４に示すような分断された埋め込み酸化膜や空洞が無い。したがって、ＳＯＩ層１１に半導体素子を形成するときの基板端縁部１４におけるパーティクルの発生を低減することができる。
【００１５】
また、第２の比較例では、図２５に示すように、図２４に示した空洞１０１や分断された埋め込み酸化膜１１２等を除去するために、基板端縁部１１４及び中央部１１０の一部を除去して段差１０３が形成されている。段差１０３には、ＳＯＩ層１１１に半導体素子を形成するときに膜残りが生じ、パーティクルとなり得る。また、ＳＯＩ層１１１や埋め込み酸化膜１１２のエッチング時や後処理により、段差１０３側面に露出した埋め込み酸化膜１１２が後退してＳＯＩ層１１１がオーバーハング状態となる。
【００１６】
このため、膜残りや半導体基板の欠けによるパーティクルの発生を促進する懸念がある。これに対して、図１に示した本発明の実施の形態に係る半導体基板によれば、図２５に示すような段差がないので、パーティクルの発生を低減することができる。更に、半導体基板上面の平坦性を改善することができ、歩留まりが向上可能となる。
【００１７】
また、図１に示すように、埋め込み酸化膜１２の端部の少なくとも一部が基板端縁部１４に接しているので、チップ領域１を広くとることができる。
【００１８】
次に、本発明の実施の形態に係る半導体基板の製造方法を、図１、図２、図４〜図６を用いて説明する。
【００１９】
（イ）まず、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ又はＳｉＣ等の外周面をベベル面とするＳｉを含む母材基板２を用意する。母材基板２は、図４に示すように、中央部１０と、中央部１０の周囲を囲み、外周面をベベル面とする基板端縁部１４を有する。
【００２０】
（ロ）次に、図４に示すように、熱酸化法や化学気相成長法（ＣＶＤ法）等により、母材基板２上にＳｉＯ2膜等のマスク膜３を堆積する。そして、マスク膜３上にレジスト膜を塗布し、リソグラフィ技術を用いてチップ領域のレジスト膜を垂直側面形状にパターニング除去する。引き続き、パターニングされたレジスト膜をマスクとして用いて、反応性イオンエッチング法（ＲＩＥ法）等により、母材基板２の基板端縁部１４及び中央部の非チップ領域を覆うようにマスク膜３の一部を選択的に除去する。残存したレジスト膜はレジストリムーバ等を用いて除去される。なお、図４では、母材基板２の側面及び裏面のマスク材が除去されているが、これはＳＩＭＯＸ工程の際に要求される母材基板の構造として必要な場合に行うこととして、上記のパターニング工程とは別に、ＨＦ溶液により裏面及び側面を選択的にエッチングする装置を用いたり、レジストを基板端縁部１４及び中央部に塗布した状態でＨＦ溶液に浸すことで除去可能であることを示すもので、マスク材のパターニングの後で行うことも可能である。
【００２１】
（ハ）次に、図５及び図６に示すように、マスク膜３をマスクとして用いて、例えば注入エネルギ１５０〜２００ｋｅＶ、ドーズ量４ｅ１７／ｃｍ2で、酸化種（Ｏ）となるＯ＋を母材基板２の中央部１０内のチップ領域１中に注入する。その後、必要であればフッ酸（ＨＦ）や、ＨＦにフッ化アンモニウム（ＮＨ4Ｆ）を混合した緩衝ＨＦ液（ＢＨＦ）等を用いてマスク膜３を部分的あるいは全体を除去する。そして、酸化雰囲気中、１３００〜１４００度で熱処理（高温アニール）を行い、酸化種（Ｏ）とＳｉとの反応を用いて、中央部１０中に埋め込み酸化膜１２を図１や図２に示すように形成する。この結果、埋め込み酸化膜１２上にＳＯＩ層１１が形成される。なお、母材基板２の上面に形成された熱酸化膜は、ＨＦ等を用いて除去される。
【００２２】
以上説明した手順により、図１〜図３に示した本発明の実施の形態に係る半導体基板が実現可能となる。ここで、第１の比較例の製造方法では、図２６に示すようにＳＯＩ層１１１及び基板端縁部１１４の上面にＯ＋を注入し、高温アニールを行う。この結果、図２７に示すように埋め込み酸化膜１１２が分断される場合がある。その後、熱酸化膜を除去するためのウェット処理時に、基板端縁部１１４において上面に露出した埋め込み酸化膜１１２が除去されて図２４に示した空洞１０１が生じる場合がある。
【００２３】
これに対して、本発明の実施の形態に係る半導体基板の製造方法によれば、Ｏ＋の注入時には図５及び図６に示すように基板端縁部１４をマスク膜３で覆うので、基板端縁部１４には埋め込み酸化膜１２が形成されず基板端縁部１４はバルク領域からなるままである。したがって、図１及び図２に示すように、埋め込み酸化膜１２の分断や空洞化が起こらず、パーティクルの発生を低減することができる。更に、基板端縁部１４をマスク膜３で覆うので、基板端縁部１４に端部が接するように埋め込み酸化膜１２を形成することができ、チップ領域１を広くとることができる。
【００２４】
次に、本発明の実施の形態に係る半導体装置を説明する。本発明の実施の形態に係る半導体装置は、図７に示すように、支持基板１３、埋め込み酸化膜１２、ＳＯＩ層１１、及びＳＯＩ層１１に形成された半導体素子２０，２１を有する中央部１０内のチップ領域１と、中央部１０内のチップ領域１の周辺を囲み、外周面をベベル面とするバルク領域からなる基板端縁部１４とを備え、バルク領域は支持基板１３と一体化している。なお、図７は、チップ領域１が基板端縁部１４境界に概略一致するまで形成された領域の図であり、図１の基板状態に対応するものである。図２で示した状態に相当する部分も存在するがここでは省略する。
【００２５】
半導体素子２０，２１は例えばＳＯＩＭＯＳＦＥＴであり、素子分離領域３０により互いに分離される。半導体素子２０，２１は、ＳＯＩ層１１、ＳＯＩ層１１に互いに対向して配置され、ＳＯＩ層の導電型と反対導電型のソース・ドレイン不純物拡散層５１〜５４、不純物拡散層５１〜５４間のチャネル形成領域上に配置されたゲート絶縁膜４１、及びゲート絶縁膜４１上に配置されたゲート電極４０を備える。なお、配線やコンタクト孔などの詳細構造については省略している。
【００２６】
次に、本発明の実施の形態に係る半導体装置の製造方法を、図１〜図１２を用いて説明する。
【００２７】
（イ）図４〜図６に示した手順と同様の手順を用いて、図１〜図３に示した半導体基板を用意する。通常は図８に示すように基板上にマスク材４を形成した後に、フォトリソグラフィ技術及びエッチング技術を用いて、マスク材４、ＳＯＩ層１１及び埋め込み酸化膜１２を除去するように、中央部１０内チップ領域１にＳＯＩ層１１及び埋め込み酸化膜１２を貫通する溝５を図９に示すように形成する。その後、ＣＶＤ法等により絶縁膜を溝５に埋め込む。その後、化学的機械研磨（ＣＭＰ）等によりマスク材４上の絶縁膜を選択的に除去し、さらにマスク材４も除去して、図１０に示すように、素子分離領域３０が形成される。素子分離領域３０の表面とＳＯＩ層１１の表面は、デバイス形成に際して影響がない数１０ｎｍ程度のレベル差を有していても良い。
【００２８】
（ロ）次に、熱酸化法やＣＶＤ法等により、ＳＯＩ層１１上にゲート絶縁膜４１を形成する。そして、ＣＶＤ法等により、ゲート絶縁膜４１上に、ポリシリコン等のゲート電極４０を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用いて、図１１に示すようにゲート電極４０及びゲート絶縁膜４１の一部を除去する。なお、通常はｎ型ＭＯＳＦＥＴを形成するＳＯＩ層１１はｐ型、ｐ型ＭＯＳＦＥＴを形成するＳＯＩ層１１はｎ型になるように、必要に応じて、それぞれボロンイオン（Ｂ+）及びリンイオン（Ｐ-）などの不純物イオンを注入しておく。
【００２９】
（ハ）次に、ゲート電極４０をマスクとして用いて、ＳＯＩ層１１にソース・ドレイン形成のための不純物イオンを注入する。ここで、ｎ型ＭＯＳＦＥＴ形成領域であれば、砒素イオン（Ａｓ-）やＰ-等のｎ型の不純物イオンを注入する。或いは、ｐ型ＭＯＳＦＥＴ形成領域であれば、Ｂ+等のｐ型の不純物イオンを注入する。その後、熱処理を行い不純物を活性化させ、図７に示すようにＳＯＩ層１１に不純物拡散層５１〜５４が自己整合的に形成され、半導体素子２０，２１が形成される。その後、必要に応じて絶縁膜の堆積、及び配線を行い、半導体装置が完成する。
【００３０】
本発明の実施の形態に係る半導体装置の製造方法によれば、母材基板２の基板端縁部１４がバルク領域であるので、基板端縁部１４におけるパーティクルの発生を低減することができ、半導体装置の歩留まりを向上可能となる。
【００３１】
なお、本発明の実施の形態に係る半導体装置は、図１２に示すように、素子分離領域３０の一部が、中央部１０から基板端縁部１４の端部まで延在していても良い。図１２に示した半導体装置の製造方法では、フォトリソグラフィ技術及びエッチング技術を用いて図９に示したＳＯＩ層１１及び埋め込み酸化膜１２を貫通する溝５を形成するときに、基板端縁部１４の一部も選択的に除去して溝を形成すれば良い。なお、フォトリソグラフィ技術において、ウエーハを回転させてレジストを塗布する際に、ウエーハ外周に溶剤をかけることでウエーハ外周のレジストを除去するプロセスは一般的であるので、詳細は省略する。
【００３２】
また、本発明の実施の形態に係る半導体基板は、図１３及び図１４に示すように、母材基板２が、中央部１０と基板端縁部１４との間にバルク領域からなる周辺部（非チップ領域）１６を更に備えていても良い。周辺部１６及び中央部１０が、互いに実質的に同一水平レベルの上面を有する。周辺部１６の幅Ｗ３は、例えば０．１〜３ｍｍ程度である。本発明の実施の形態の第２の変形例によれば、中央部１０と基板端縁部１４の間に、バルク領域からなる周辺部１６を更に備える場合でも、基板端縁部１４のパーティクルの低減や平坦性改善により歩留まりが向上可能となる。
【００３３】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る半導体基板は、図１５に示すように、複数のマーク６１〜６４を更に備える点が、図２に示した本発明の実施の形態に係る半導体基板と異なる。マーク６１〜６４は、製造履歴を示す番号及び記号で構成される。マーク６１，６４は、周辺部１６の上面及び下面にそれぞれ配置される。マーク６２，６３は、基板端縁部１４の側面及びベベル面に配置される。
【００３４】
図２４に示した第１の比較例では、中央部１１０のＳＯＩ層１１１にマークが形成されている。ＳＯＩ層１１１ではバルク領域に比べてマーク形成時の損傷の度合いが大きく、パーティクルが発生し易い。第１の変形例によれば、基板端縁部１４及び周辺部１６はバルク領域なので、基板端縁部１４及び周辺部１６にマーク６１〜６４を形成すれば、ＳＯＩ層１１にマークを形成する場合と比べて表面マーカーによるダストを低減することができる。この結果、基板端縁部１４及び周辺部１６においてパーティクルの発生を低減することができ、歩留まりを向上可能となる。なお、マークの数は限定されず、基板端縁部１４のみ、或いは中央部１０の下面のみなど単一のマークが形成されても良い。
【００３５】
本発明の実施の形態の第１の変形例に係る半導体基板の製造方法は、レーザ光源として例えばＮｄ−ＹＡＧレーザ（波長１．０６μｍ）を用いて、レーザ出力３〜５Ｗ程度で、真空中でレーザ光を図２に示した半導体基板の基板端縁部１４及び周辺部１６に照射する。この結果、半導体基板の上面の一部をスポット状に溶融除去されてドットマークが形成される。ドットマークを複数形成することにより、複数のドットマークからなるマーク６１〜６４が形成される。他の手順は、本発明の実施の形態の手順と実質的に同様であるので、重複した説明を省略する。
【００３６】
第１の比較例では、図２４に示すように、埋め込み酸化膜１１２上のＳＯＩ層１１１にマーク１０２を形成する。ＳＯＩ層１１１では、バルクよりもレーザ損傷が大きくパーティクルが発生し易い。これに対して、第１の変形例に係る半導体基板の製造方法によれば、バルク領域からなる基板端縁部１４及び周辺部１６にレーザ光を照射するので、マーク６１〜６４の形成時のパーティクルの発生を低減することができる。
【００３７】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体基板は、図１６及び図１７に示すように、中央部１０内の各チップ領域が、ＳＯＩ層１１を有するＳＯＩ領域と、バルク領域を有するハイブリッド構造のＳＯＩ基板（部分ＳＯＩ基板）である点が、図１及び図２に示した半導体基板と異なる。ＳＯＩ領域には、高速性能・低消費電力性能が必要とされるロジック回路等の素子が形成可能である。バルク領域には、ＤＲＡＭセルや周辺回路が形成される。本発明の実施の形態の第２の変形例に係る半導体基板によれば、半導体基板が部分ＳＯＩ基板の場合にも、基板端縁部１４がバルク領域なので、基板端縁部１４におけるパーティクルの発生を低減できる。
【００３８】
本発明の実施の形態の第２の変形例に係る半導体基板の製造方法は、図１８及び図１９に示すように、母材基板２上に、基板端縁部１４及び中央部１０内チップ領域のバルク領域となる部分を覆うようにマスク膜３を形成する点が、図４〜図６に示した手順と異なる。他の手順は、図４〜図６に示した手順と実質的に同様であるので、重複した説明を省略する。
【００３９】
第３の比較例では、部分ＳＯＩを形成するために半導体基板上にマスク膜を堆積し、マスク膜上にレジスト膜を塗布する。ここで、塗布の際に裏面に回りこんだレジストを除去する等のため、ベベル面を有する基板端縁部を含む半導体基板の端部から通常３ｍｍ程度までに塗布されたレジスト膜を除去する。このため、基板端縁部上のマスク膜が除去されて、基板端縁部において埋め込み酸化膜が形成される。
【００４０】
これに対して、本発明の実施の形態の第２の変形例によれば、基板端縁部１４を覆うようにすることにより、基板端縁部１４には埋め込み酸化膜１２が形成されず、基板端縁部１４がバルクのままなので、埋め込み酸化膜の分断や空洞化が生じない。したがって、基板端縁部１４におけるパーティクルの発生を低減可能となる。更に、本発明の実施の形態の第２の変形例に係る半導体基板の製造方法によれば、基板端縁部１４と中央部１０のバルク領域となる部分を同時に覆うマスク膜３を形成することで、工程数を増やすことなく部分ＳＯＩ基板を製造できる。
【００４１】
（第３の変形例）
本発明の実施の形態の第３の変形例として、複数層のマスク膜を積層して用いて図１６に示した半導体基板の製造方法の他の一例を、図２０〜図２３を用いて説明する。
【００４２】
（イ）まず、図２０に示すように、Ｓｉを含む母材基板２を用意する。そして、ＣＶＤ法や熱酸化法等により、母材基板２上にＳｉＯ2膜等のマスク膜（第１マスク膜）３ｘを２００ｎｍ程度堆積する。第１マスク膜３ｘは、Ｏや水（Ｈ2Ｏ）等の酸化種を透過させる膜である。引き続き、ＣＶＤ法等により、第１マスク膜３ｘ上にマスク膜（第２マスク膜）６を１０００ｎｍ程度堆積する。第２マスク膜６としては、第１マスク膜３ｘをエッチングストップ層としてＲＩＥ加工が可能で、且つ第１マスク膜３ｘ及び母材基板２の表面に対して損傷を与えずに選択的に除去可能な膜が好ましい。例えば母材基板２が単結晶Ｓｉからなり、第１マスク膜３ｘがＳｉＯ2膜である場合には、第２マスク膜６の材料としては窒化シリコン（ＳｉＮ）、ホウケイ酸ガラス（ＢＳＧ）やホウ素燐ケイ酸ガラス（ＢＰＳＧ）等を用いれば良い。
【００４３】
（ロ）次に、第２マスク膜６上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて、ＲＩＥ法等により、ＳＯＩ領域側の第２マスク膜６を選択的に除去する。このとき、選択比やエッチング時間を最適化することで、第１マスク膜３ｘが受けるオーバーエッチング量を第１マスク膜３ｘの範囲で制御することにより、母材基板２に対するＲＩＥ損傷を防止できる。例えば母材基板２が単結晶Ｓｉ、第１マスク膜３ｘが膜厚２００ｎｍのＳｉＯ2膜、第２マスク膜６が膜厚１０００ｎｍのＳｉＮ膜、ＢＳＧ膜やＢＰＳＧ膜であれば、ＲＩＥの時間調整で、母材基板２の表面が露出しないように第２マスク膜６を除去可能である。残存したレジスト膜はアッシングや硫酸過水液等を用いて除去される。この結果、図２１に示すようにＳＯＩ領域側に垂直側壁を有する窓部７が形成される。なお、第２マスク膜６をＲＩＥ法で加工すると窓部７の垂直側壁は、８５度程度以上の急峻なテーパ角形状が可能である。なお、ここでは、リソグラフィ技術として単層のレジスト材を用いた例を示しているが、多層レジストプロセスなど適宜適用して構わない。
【００４４】
（ハ）次に、ウェットエッチング等により、第１マスク膜３ｘの露出した一部を、図２２に示すように、第２マスク膜６の端部から好ましくははみ出ないように、選択的に除去する。ここで、母材基板２の表面への損傷や汚染の混入を防ぎ、且つ第２マスク膜６に対する選択比を十分確保できるウェットエッチングや気相エッチングやドライエッチングが好ましい。これらは基本的に等方性エッチングであり、膜構成に最適な手法を選択すべきである。例えば第１マスク膜３ｘがＳｉＯ2であり、第２マスク膜６がＳｉＮやＢＳＧであれば、ＢＨＦを用いたウェットエッチングにより、母材基板２及び第２マスク膜６に大きな損傷を与えることなく第１マスク膜３ｘを後退させることができる。また、ウェットエッチング等の等方性エッチングのエッチング量を制御することで、ＳＯＩ領域とバルク領域の境界部となる第２マスク膜６の端部と第１マスク膜３ｘの端部の位置関係を調整でき、境界付近のＳＯＩ層や埋め込み酸化膜の膜厚など半導体ウエーハ形状を容易に調節可能となる。
【００４５】
（ニ）次に、図２２に示すように、第２マスク膜６をマスクとして用いて、窓部７を介してＳＯＩ領域側の母材基板２に酸化種（Ｏ）となるＯ+を注入しする。ここで、例えば１００ｎｍ程度の厚さの薄膜ＳＯＩ層を形成する場合には、第２マスク膜６の厚さが１０００ｎｍ程度あれば、バルク領域側は十分にマスクされる。その後、熱リン酸（Ｈ3ＰＯ4）やＨＦガスを用いて第２マスク膜６を除去する。ここで、第２マスク膜６がＳｉＮ膜であればＨ3ＰＯ4を用い、ＢＳＧ膜であればＨＦガスを用いれば、第２マスク膜６を母材基板２及び第１マスク膜３ｘに対して高選択比で除去することができる。したがって、第２マスク膜６を除去する際の、母材基板２及び第１マスク膜３ｘに対する損傷を防止できる。
【００４６】
（ホ）引き続き、バルク領域側の第１マスク膜３ｘを残した状態で、酸化雰囲気下、１３００〜１４００度程度で熱処理（高温アニール）を行い、ＳＯＩ領域側の注入領域４の酸化種（Ｏ）と母材基板２のＳｉとの反応を用いて、図２３に示すように埋め込み酸化膜１２を形成する。このとき、埋め込み酸化膜１２形成時の体積膨張により、ＳＯＩ領域側の母材基板２の表面が盛り上がる。同時に、酸化雰囲気に含まれるＯ等の酸化種により、図２３に示すように母材基板２の表面に熱酸化膜８が形成される。ここで、ＳＯＩ領域においては、通常の酸化工程と同様にして表面の酸化膜の膜厚が薄い最初は母材基板２の表面への酸化種の供給が充分であるため反応律速で母材基板２の表面の酸化が略一定速度で進み、表面に形成される酸化膜の厚さが増すとともに、徐々に酸化膜中を酸化種が拡散する現象が支配的となる。拡散律速では酸化速度は時間の平方根に逆比例して減少する傾向となる。一方、バルク領域においては第１マスク膜３ｘが母材基板２上にあるため、より早い段階で（あるいは最初から）拡散律速による酸化条件となるので、ＳＯＩ領域に比べて母材基板２の表面酸化が抑制される。したがって、バルク領域側の母材基板２の第１マスク膜３ｘ直下の表面の酸化により消費される母材基板２の膜厚を、ＳＯＩ領域側の母材基板２の露出した表面から始まる母材基板２の消費膜厚よりも埋め込み酸化膜１２の形成による盛り上がり分だけ抑制するように第１マスク膜３ｘの膜厚を設定することにより、ＳＯＩ領域側の母材基板２の露出した表面、及びバルク領域側の母材基板２の第１マスク膜３ｘ直下の表面の水平レベルを互いに略等しくすることができる。なお、バルク領域の母材基板２表面の酸化量のばらつきを抑制しレベル差を制御性良く設定するためには、酸化が充分拡散律速となるような第１マスク膜３ｘの膜厚と高温アニール条件を設定することがより好ましい。その後、ＨＦ等を用いて第１マスク膜３ｘ及び熱酸化膜８を除去する。
【００４７】
本発明の実施の形態の第３の変形例に係る半導体基板の製造方法によれば、図１６に示した半導体基板を実現可能である。なお、第１マスク膜３ｘの膜厚を適宜調整することで、バルク領域側の熱酸化膜８の厚さを調整できる。
【００４８】
なお、最適な第１マスク膜３ｘの膜厚が薄くなると、図２１に示したように第２マスク膜６のＲＩＥのオーバーエッチングを第１マスク膜３ｘの途中でストップさせることが困難に成りえる。この場合には、第２マスク膜６と第１マスク膜３ｘの間に、第２マスク膜６のＲＩＥに対して充分ストッパ膜として機能する膜を介在させるのが好ましい。例えば、ＳｉＯ2としての第１マスク膜３ｘの膜厚が数１０ｎｍであり、第２マスク膜６が１０００ｎｍ程度の膜厚のＢＳＧであっても、さらに第１マスク膜３ｘと第２マスク膜６との間にＳｉＮ膜を１００ｎｍ程度介在させることで、第２マスク膜６としてのＢＳＧのＲＩＥのオーバーエッチングをＳｉＮでストップ可能であり、この後ＳＯＩ領域のＳｉＮをＨ3ＰＯ4液など等方性エッチングで側面がＢＳＧの側面から横方向に後退するように除去し、さらに露出したＳＯＩ領域の第１マスク膜３ｘとしてのＳｉＯ2もＢＨＦ溶液などの等方性エッチングにより側面がＢＳＧの側面から横方向に後退するように除去することで、母材基板２にダメージを入れずに第２マスク膜６を加工することが可能である。
【００４９】
（その他の本発明の実施の形態）
本発明は本発明の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替本発明の実施の形態、実施例及び運用技術が明らかとなろう。
【００５０】
例えば、図１〜図６で述べた実施例では、半導体基板の中央部チップ領域以外の基板表面側がバルク領域となる様にマスク材を加工したが、変形例として、表面側の中央部にはマスク材を一切残さず、ベベル面だけ、もしくはベベル面と側面あるいは裏面側にだけマスク材を残すようにしても良い（すなわち、Ｂ−Ｂ断面においても、図５や図１の断面構造となる。）。この場合でも、ベベル面のＳＯＩ化が防げるため、ベベル面部でのパーティクル発生を抑制する効果はあり、さらにこの場合には、中央部は全てＳＯＩ構造になるため（すなわち、図３のＷ1の幅の点線で示したウエーハ外周部のベベルのみがバルク構造となっている。）、いかなるチップサイズの製品にもＳＯＩ化されたチップを得ることが可能となる。なお、この際には、マスク材を中央部には残さず、ベベル部には残すような加工が必要となるが、これは例えば、マスク材の加工用レジストとしてネガ型レジスト（露光された領域がレジストパターンとして残る）を用い、ウエーハ面を回転させながら、端部のベベル部のみが露光される用にすることで容易に実現可能となる。
【００５１】
このほか既に述べた本発明の実施の形態の説明においてはＳＩＭＯＸ法を用いて半導体基板を製造する一例を説明したが、ＳＩＭＯＸ法に限定されるものではなく、同様の構造が可能であれば貼りあわせ法等を用いて製造しても良い。また、図７に示した本発明の実施の形態に係る半導体装置においては、半導体素子の配置や数は特に限定されず適宜選択可能である。このように、本発明はここでは記載していない様々な本発明の実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係る半導体基板の一例を示す断面図（図３のＡ−Ａ方向）である。
【図２】本発明の実施の形態に係る半導体基板の一例を示す断面図（図３のＢ−Ｂ方向）である。
【図３】本発明の実施の形態に係る半導体基板の一例を示す上面図である。
【図４】本発明の実施の形態に係る半導体基板の製造方法の一例を説明するための工程断面図（図３のＡ−Ａ方向及びＢ−Ｂ方向共通の断面図）である。
【図５】本発明の実施の形態に係る半導体基板の製造方法の一例を説明するための図４に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図６】本発明の実施の形態に係る半導体基板の製造方法の一例を説明するための図４に引き続く工程断面図（図３のＢ−Ｂ方向の断面図）である。
【図７】本発明の実施の形態に係る半導体装置の一例を示す断面図（図３のＡ−Ａ方向の断面図）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図（図３のＡ−Ａ方向の断面図）である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図８に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図９に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図１０に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図１２】本発明の実施の形態に係る半導体装置の他の一例を示す断面図（図３のＡ−Ａ方向の断面図）である。
【図１３】本発明の実施の形態に係る半導体装置の他の一例を示す断面図（図１４のＣ−Ｃ方向の断面図）である。
【図１４】本発明の実施の形態に係る半導体基板の他の一例を示す上面図である。
【図１５】本発明の実施の形態の第１の変形例に係る半導体基板の一例を示す断面図（図３のＢ−Ｂ方向の断面図）である。
【図１６】本発明の実施の形態の第２の変形例に係る半導体基板の一例を示す断面図（図３のＡ−Ａ方向の断面図）である。
【図１７】本発明の実施の形態の第２の変形例に係る半導体基板の一例を示す断面図（図３のＢ−Ｂ方向の断面図）である。
【図１８】本発明の実施の形態の第２の変形例に係る半導体基板の製造方法の一例を説明するための工程断面図（図３のＡ−Ａ方向の断面図）である。
【図１９】本発明の実施の形態の第２の変形例に係る半導体基板の製造方法の一例を説明するための工程断面図（図３のＢ−Ｂ方向の断面図）である。
【図２０】本発明の実施の形態の第３の変形例に係る半導体基板の製造方法の一例を説明するための工程断面図（図３のＡ−Ａ方向の断面図）である。
【図２１】本発明の実施の形態の第３の変形例に係る半導体基板の製造方法の一例を説明するための図２０に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図２２】本発明の実施の形態の第３の変形例に係る半導体基板の製造方法の一例を説明するための図２１に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図２３】本発明の実施の形態の第３の変形例に係る半導体基板の製造方法の一例を説明するための図２２に引き続く工程断面図（図３のＡ−Ａ方向の断面図）である。
【図２４】第１の比較例に係る半導体基板を示す断面図である。
【図２５】第２の比較例に係る半導体基板を示す断面図である。
【図２６】第１及び第２の比較例に係る半導体基板の製造方法を説明するための工程断面図である。
【図２７】第１及び第２の比較例に係る半導体基板の製造方法を説明するための図２６に引き続く工程断面図である。
【符号の説明】
【００５３】
１…チップ領域
２…母材基板
３，３ｘ，６…マスク膜
１０…中央部
１１…ＳＯＩ層
１２…埋め込み酸化膜
１３…支持基板
１４…基板端縁部
１５…非チップ領域
１６…周辺部
２０，２１…半導体素子
３０…素子分離領域
４０…ゲート電極
４１…ゲート絶縁膜
５１〜５４…不純物拡散層
６１〜６４…マーク
１０１…空洞
１０２…マーク
１０３…段差
【図１】
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【図２】
2006203063.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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