(57)【要約】【課題】ＦＵＳＥ素子等を有する１回だけ書き込みが可能な記憶素子を用いて複数回の書き込みを可能にするとともに、回路規模を低減する。【解決手段】セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。そこで、何れかのトランスファゲート２２１・２２３が導通状態になって、データの書き込みや読み出しの行われるデータビットセル群２０１ａ〜２０１ｃが選択される。したがって、セル群指定回路２０２内のＦＵＳＥ素子を順次切断することによって、記憶データを複数回書き換えることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
１回だけデータを書き込むことが可能な複数のデータ記憶セルと、
１回だけデータを書き込むことが可能な選択用記憶セルを有し、その選択用記憶セルに書き込まれた内容に応じて、上記複数のデータ記憶セルのうちの何れかを選択して、選択されたデータ記憶セルに書き込まれた内容に応じてデータを出力する読み出し選択回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記読み出し選択回路は、上記複数のデータ記憶セルから出力される信号のうちの何れかを選択して出力するように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
上記読み出し選択回路は、上記複数のデータ記憶セルのうちの何れかを選択して読み出し信号を与えるように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置であって、さらに、
１回だけデータを書き込むことが可能な選択用記憶セルを有し、上記選択用記憶セルに書き込まれた内容に応じて、上記複数のデータ記憶セルのうちの何れかを選択してデータを書き込む書き込み選択回路を備えたことを特徴とする半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置であって、
上記読み出し選択回路と上記書き込み選択回路とが同一の上記選択用記憶セルを兼用するように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項４の半導体記憶装置であって、
上記兼用される読み出し選択回路および書き込み選択回路は、読み出しが行われるデータ記憶セルとは異なるデータ記憶セルを書き込み用に選択するように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項４の半導体記憶装置であって、
上記書き込み選択回路の選択用記憶セルは複数設けられ、上記書き込み選択回路は、上記選択用記憶セルに書き込まれた内容に応じて、書き込みの行われるデータ記憶セルと供に、書き込み選択回路の選択用記憶セルを選択するように構成されていることを特徴とする半導体記憶装置。
【請求項８】
１回だけデータを書き込むことが可能な複数のデータ記憶セルと、
上記複数のデータ記憶セルのうちの何れかを選択してデータを書き込む書き込み選択回路と、
上記データ記憶セルの数に応じたパルスを含むパルス信号における上記パルスごとに、各データ記憶セルへの書き込みの有無に応じて出力信号を反転させるフリップフロップ回路を有し、上記複数のデータ記憶セルのうち、書き込みが行われたデータ記憶セルの数に応じたデータを出力する読み出し回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置であって、
上記書き込み選択回路は、上記読み出し回路から出力されるデータを異ならせる場合に、上記データ記憶セルに書き込まれている内容に基づいて、データの書き込まれるデータ記憶セルを選択するように構成されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項８の半導体記憶装置であって、
上記書き込み選択回路は、所定の順序で隣り合うデータ記憶セルの１方がデータの書き込みがなされたデータ記憶セルであり、他方がデータの書き込みがなされていないデータ記憶セルである場合に、上記他方のデータ記憶セルを選択するように構成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１および請求項８のうちの何れか１項の半導体記憶装置であって、
上記複数のデータ記憶セルを複数組備え、所定ビット長のデータを出力し得るように構成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１の半導体記憶装置であって、
上記所定ビット長分のデータ記憶セルをさらに複数ワード分備え、上記読み出し選択回路は、アドレス信号に応じたワードのデータを出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１３】
各々１回だけデータを書き込むことが可能な複数のデータ記憶セルからなる複数のデータ記憶セル群と、
各々１回だけデータを書き込むことが可能な複数の選択用記憶セルと、
上記複数の選択用記憶セルの出力をデコードするデコード回路と、
を有し、上記デコード回路の出力に応じて、上記複数のデータ記憶セル群のうちの何れかのデータ記憶セル群を選択して、選択されたデータ記憶セル群に書き込まれた内容に応じてデータを出力する読み出し選択回路と、
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＵＳＥ素子を用いて１回だけ記憶情報の書き換えが可能なＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）素子等と称される記憶素子を用いた不揮発メモリに関するものである。
【背景技術】
【０００２】
近年、半導体の技術としては製造プロセスの微細化が進むとともに、ゲート酸化膜の薄膜化やゲート電極材料等の改変が進み、また、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の書き換え用途デバイス等も大規模化、高集積化を遂げて技術的な進展をみている。この種のいわゆる不揮発メモリは、通常、長期間に亘る保持データの信頼性に対する要求が高く、また、フローティングゲートの形成などに、標準ＣＭＯＳプロセス以外の特殊な専用プロセスを必要とするため、製造コストも高くなりがちである。
【０００３】
一方、半導体デバイスを使用するシステム分野でも、必要とするデバイスの用途が変わりつつある分野もあり、セキュリテイー用途製品やＩＣ−ＴＡＧ等のように不揮発メモリ素子またはＯＴＰ素子を内部に混載するケースも増加している。また、既存のシステムで言えば、システムＬＳＩに混載するメモリ、アナログデバイス等においても冗長性付与またはアナログ回路のキャリブレーションなどのように、ウエハ工程でのＦＵＳＥ素子での冗長救済や調整自体を組立工程以後に再調整することが必要とされる場合がある。特に素子の周波数におけるパフォーマンスが高い場合には、ウエハでのプローブ工程における低周波数テストから組立て後の実周波数テストでのミスマッチから後工程での調整を余儀なくされる場合が存在する。すなわち、プローブを当てること自体の影響による調整精度の低下を補うために、パッケージング後に微調整を行うことが有効な場合もある。
【０００４】
上記のような用途に用いられる最近のＯＴＰ用ＦＵＳＥ素子としては、書き込み回数が１回に限定される一方で、標準ＣＭＯＳプロセスでの製造が可能であるとともに、書き込みデータに対する信頼性が高いという利点などから、既存のメタルまたはポリシリコンをレーザーリペア装置で切断するレーザーＦＵＳＥや、ＦＵＳＥ素子部分に電流を流して切断する電気ＦＵＳＥ等が用いられつつある（例えば、特許文献１参照。）。
【０００５】
また、上記のようなＯＴＰ素子の利点を活かしつつ複数回の書き込みを可能にする技術として、複数のＯＴＰ素子の排他的論理和（ＸＯＲ）演算を行うことにより、一旦書き込んだ状態を反転させることができるようにしたものも知られている（例えば、特許文献２参照。）。
【特許文献１】米国特許第６３８４６６４号明細書
【特許文献２】米国特許第５９６６３３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のように複数回の書き込みを可能にするためにＸＯＲ演算を行う構成では、書き込み可能な回数やビット数に応じた数のＸＯＲ回路を必要とするため、回路規模が大きくなるという問題点を有している。
【課題を解決するための手段】
【０００７】
上記の点に鑑み、本発明は、回路規模の大幅な増加を招くことなく、複数回の書き込みを可能にすることを目的とする。
【０００８】
上記の課題を解決するため、請求項１の発明は、半導体記憶装置であって、
１回だけデータを書き込むことが可能な複数のデータ記憶セルと、
１回だけデータを書き込むことが可能な選択用記憶セルを有し、その選択用記憶セルに書き込まれた内容に応じて、上記複数のデータ記憶セルのうちの何れかを選択して、選択されたデータ記憶セルに書き込まれた内容に応じてデータを出力する読み出し選択回路と、
を備えたことを特徴とする。
【０００９】
また、請求項２の発明は、
請求項１の半導体記憶装置であって、
上記読み出し選択回路は、上記複数のデータ記憶セルから出力される信号のうちの何れかを選択して出力するように構成されていることを特徴とする。
【００１０】
また、請求項３の発明は、
請求項１の半導体記憶装置であって、
上記読み出し選択回路は、上記複数のデータ記憶セルのうちの何れかを選択して読み出し信号を与えるように構成されていることを特徴とする。
【００１１】
これにより、選択用記憶セルへの書き込みを行うことによって、異なるデータ記憶セルが選択されるようになるので、読み出されるデータ、すなわち記憶内容を例えば所定の回数だけ書き換えることが容易にできる。しかも、データ記憶セルごとにＸＯＲ回路などを設ける場合に比べて、回路規模は小さく抑えられる。
【００１２】
また、請求項４の発明は、
請求項１の半導体記憶装置であって、さらに、
１回だけデータを書き込むことが可能な選択用記憶セルを有し、上記選択用記憶セルに書き込まれた内容に応じて、上記複数のデータ記憶セルのうちの何れかを選択してデータを書き込む書き込み選択回路を備えたことを特徴とする。
【００１３】
また、請求項５の発明は、
請求項４の半導体記憶装置であって、
上記読み出し選択回路と上記書き込み選択回路とが同一の上記選択用記憶セルを兼用するように構成されていることを特徴とする。
【００１４】
これにより、選択用記憶セルへの書き込みを行うことによってデータの読み出されるデータ記憶セルが選択されるのと同様に、データを書き込むデータ記憶セルを選択することができる。
【００１５】
また、請求項６の発明は、
請求項４の半導体記憶装置であって、
上記兼用される読み出し選択回路および書き込み選択回路は、読み出しが行われるデータ記憶セルとは異なるデータ記憶セルを書き込み用に選択するように構成されていることを特徴とする。
【００１６】
これにより、次に書き込まれるデータ記憶セルが選択されることによって、データの読み出されるデータ記憶セルへの書き込みができなくなるので、不用意に記憶内容が書き換わることが確実に防止される。
【００１７】
また、請求項７の発明は、
請求項４の半導体記憶装置であって、
上記書き込み選択回路の選択用記憶セルは複数設けられ、上記書き込み選択回路は、上記選択用記憶セルに書き込まれた内容に応じて、書き込みの行われるデータ記憶セルと供に、書き込み選択回路の選択用記憶セルを選択するように構成されていることを特徴とする。
【００１８】
これにより、書き込み選択回路の複数の選択用記憶セルのうちの何れかに対する選択的な書き込みが容易にできる。
【００１９】
また、請求項８の発明は、半導体記憶装置であって、
１回だけデータを書き込むことが可能な複数のデータ記憶セルと、
上記複数のデータ記憶セルのうちの何れかを選択してデータを書き込む書き込み選択回路と、
上記データ記憶セルの数に応じたパルスを含むパルス信号における上記パルスごとに、各データ記憶セルへの書き込みの有無に応じて出力信号を反転させるフリップフロップ回路を有し、上記複数のデータ記憶セルのうち、書き込みが行われたデータ記憶セルの数に応じたデータを出力する読み出し回路と、
を備えたことを特徴とする。
【００２０】
これにより、各データ記憶セルへの書き込みが行われるごとに、出力信号が反転するので、やはり、読み出されるデータ、すなわち記憶内容を容易に書き換えることができる。しかも、回路規模も、やはり、データ記憶セルごとにＸＯＲ回路などを設ける場合に比べて小さく抑えられる。さらに、書き換えの前後で出力が異なるビットについてだけ書き込みを行えばよいので、より柔軟な回数だけ書き換えをすることができる。
【００２１】
また、請求項９の発明は、
請求項８の半導体記憶装置であって、
上記書き込み選択回路は、上記読み出し回路から出力されるデータを異ならせる場合に、上記データ記憶セルに書き込まれている内容に基づいて、データの書き込まれるデータ記憶セルを選択するように構成されていることを特徴とする。
【００２２】
また、請求項１０の発明は、
請求項８の半導体記憶装置であって、
上記書き込み選択回路は、所定の順序で隣り合うデータ記憶セルの１方がデータの書き込みがなされたデータ記憶セルであり、他方がデータの書き込みがなされていないデータ記憶セルである場合に、上記他方のデータ記憶セルを選択するように構成されていることを特徴とする。
【００２３】
これにより、所定の読み出しデータを得るための書き込みの必要性の有無や、書き込む必要のあるデータ記憶セルの選択が自動的に行われる。
【００２４】
また、請求項１１の発明は、
請求項１および請求項８のうちの何れか１項の半導体記憶装置であって、
上記複数のデータ記憶セルを複数組備え、所定ビット長のデータを出力し得るように構成されていることを特徴とする。
【００２５】
また、請求項１２の発明は、
請求項１１の半導体記憶装置であって、
上記所定ビット長分のデータ記憶セルをさらに複数ワード分備え、上記読み出し選択回路は、アドレス信号に応じたワードのデータを出力するように構成されていることを特徴とする。
【００２６】
これにより、例えばビット長が十数ビット〜１０２４ビットなどの半導体記憶装置や、さらに複数ワード分のデータを読み書き可能にすることができる。しかも、データ記憶セルごとにＸＯＲ回路などを設ける場合であれば、ビット長とワード数との積に応じた数だけのＸＯＲ回路などが必要となるのに比べて、概ね、ビット長に応じた数の素子と、ワード数に応じた数の素子とが必要となるだけなので、回路規模は大幅に小さく抑えられる。
【００２７】
また、請求項１３の発明は、
各々１回だけデータを書き込むことが可能な複数のデータ記憶セルからなる複数のデータ記憶セル群と、
各々１回だけデータを書き込むことが可能な複数の選択用記憶セルと、
上記複数の選択用記憶セルの出力をデコードするデコード回路と、
を有し、上記デコード回路の出力に応じて、上記複数のデータ記憶セル群のうちの何れかのデータ記憶セル群を選択して、選択されたデータ記憶セル群に書き込まれた内容に応じてデータを出力する読み出し選択回路と、
を備えたことを特徴とする。
【００２８】
これにより、やはり、各々１回だけデータを書き込むことが可能な複数の選択用記憶セルによって、各々の選択用記憶セルは１回限りしかデータを書き込めないが、次々と異なるセルにデータを書き込んでいくことによって、データを書き込む度に、複数の選択用記憶セル全体として異なる選択状態に対応させることができ、このデータに基づいて、デコード回路を介して複数のデータ記憶セル群のうちの何れかを選択することができ、新たにデータが書き込まれたデータ記憶セル群からのデータを選択的に読み出すことが可能になる。また、データ記憶セルごとにＸＯＲ回路などを設ける場合に比べて、回路規模は小さく抑えられる。
【発明の効果】
【００２９】
本発明によれば、いわゆるＯＴＰセルを有する半導体記憶装置において、回路規模の大幅な増加を招くことなく、複数回の書換を実施することができ、全ビット書換、個別ビット追記、アレイ型の書換を行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００３１】
《発明の実施形態１》
まず、図１に基づいて、本実施形態１の半導体記憶装置に用いられるビットセル１００の例について説明する。同図において、
１０１は、所定の大きさの電流を流すことによって切断が可能なＦＵＳＥ素子である。
【００３２】
１０２は、書き込み信号（ＷＴ信号）がＨｉｇｈ（ハイレベル）になったときに、ＦＵＳＥ素子１０１に所定の大きさの電流を流して同素子を切断するＮｃｈの書き込みトランジスタである。
【００３３】
１０３は、読み出し信号（ＲＤ信号）がＨｉｇｈになったときに、ＦＵＳＥ素子１０１の切断の有無に応じた電位をドレイン端子に生じさせるための読み出しトランジスタである。
【００３４】
１０４は、上記ＲＤ信号の反転信号を出力するＮＯＴ回路である。
【００３５】
１０５は、ＲＤ信号がＨｉｇｈである場合にＯＮ（導通状態）になる一方、Ｌｏｗ（ローレベル）である場合にＯＦＦ（遮断状態）になるトランスファゲート回路である。
【００３６】
１０６は、ＲＤ信号がＨｉｇｈになったときに書き込みトランジスタ１０２のドレイン端子に生じる電位に応じた信号レベル、すなわちＦＵＳＥ素子１０１の切断の有無に応じた信号レベル（書き込みデータ）を上記ＲＤ信号がＬｏｗの間ラッチし、ＯＵＴ信号として出力するラッチ回路である。なお、このラッチ回路１０６は必ずしも設けなくてもよく、その場合でもＲＤ信号をＨｉｇｈにしている間は書き込みデータを読み出せるが、ラッチ回路１０６を設け、初期化動作として書き込みデータをラッチさせることによって、読み出しごとにＦＵＳＥ素子１０１に電流を流す必要がなくなるので、消費電力の低減が容易になる。
【００３７】
上記のように構成されたビットセル１００では、ＷＴ信号がＨｉｇｈにされることによって、ＦＵＳＥ素子１０１が切断される。
【００３８】
また、ＲＤ信号が一旦Ｈｉｇｈにされた後にＬｏｗにされると（初期化動作）、ＦＵＳＥ素子１０１が切断されていない場合には、読み出しトランジスタ１０３のドレイン端子がＨｉｇｈでＯＵＴ信号がＬｏｗになる一方、ＦＵＳＥ素子１０１が切断されている場合には、読み出しトランジスタ１０３のドレイン端子がＬｏｗになってＯＵＴ信号がＨｉｇｈになる。
【００３９】
すなわち、上記のようなビットセル１００によって、１回だけ書き込み（書き換え）が可能な１ビットの不揮発メモリセルが構成される。
【００４０】
図２は、上記ビットセル１００（ＣＥＬＬ）を３×（ｎ＋１）個用いて、ｎビットのデータを３回書き込むことができるように構成された半導体記憶装置の例を示す回路図である。同図において、
２０１ａ〜２０１ｃは、それぞれ、ｎ個のビットセル１００を含むデータビットセル群である。各ビットセル１００のＲＤ信号としては、外部から供給されるＲＤＣ信号が共通に入力されるようになっている。
【００４１】
２０２は、３つのビットセル１００を含み、上記データビットセル群２０１ａ〜２０１ｃのうち、書き込みが有効なもの、および読み出しが有効なものを指定するセル群指定回路である。上記セル群指定回路２０２に含まれる各ビットセル１００のＲＤ信号としては、外部から供給されるＲＳＴ信号が共通に入力されるようになっている。
【００４２】
２０３は、セル群指定回路２０２の出力をデコードして、選択信号２１１〜２１４、およびこれらの反転信号を出力するデコード回路である（なお、以下、反転信号についての説明は適宜省略する。）。
【００４３】
２０４は、デコード回路２０３から出力される選択信号２１１〜２１４に応じてトランスファゲート２２１〜２２３がＯＮ／ＯＦＦすることによって、データを書き込むビットセル１００、および読み出すビットセル１００を選択するセレクタ回路である。
【００４４】
上記のように構成された半導体記憶装置では、まず、各ビットセル１００に入力されるＲＳＴ信号およびＲＤＣ信号がＨｉｇｈにされることによって初期化動作が行われ、各ビットセル１００からＦＵＳＥ素子１０１の状態に応じたＯＵＴ信号が出力される。
【００４５】
これによって、セル群指定回路２０２では、例えば何れのビットセル１００もＦＵＳＥ素子１０１が切断されていなかったとすると、各ビットセル１００からＬｏｗのＯＵＴ信号が出力されるので、これらのＯＵＴ信号がデコード回路２０３でデコードされて、選択信号２１１がＨｉｇｈになる。
【００４６】
上記選択信号２１１がＨｉｇｈの状態で、書き込み制御信号ＷＴＣがＨｉｇｈになるとともに、書き込みデータ信号Ｄ０〜Ｄｎ−１（のうちの少なくとも一部）がＨｉｇｈになると、ＡＮＤ回路２２４およびセレクタ回路２０４のトランスファゲート２２１からデータビットセル群２０１ａに入力されるＷＴ信号のうち、Ｈｉｇｈになった書き込みデータ信号Ｄ０〜Ｄｎ−１に対応するＷＴ信号がＨｉｇｈになる。そこで、データビットセル群２０１ａに含まれるビットセル１００のＦＵＳＥ素子１０１が切断されることによって、データの書き込みが行われる。
【００４７】
また、同様に、上記データビットセル群２０１ａへの書き込みと同時に、または別途、書き込み制御信号ＷＴＣがＨｉｇｈになるとともに書き込み完了信号ＡがＨｉｇｈになると、ＡＮＤ回路２２４およびセレクタ回路２０４のトランスファゲート２２２から、セル群指定回路２０２における図２の一番下側のビットセル１００に入力されるＷＴ信号がＨｉｇｈになる。そこで、上記ビットセル１００のＦＵＳＥ素子１０１が切断され、その後ＲＳＴ信号による初期化が行われると、ＯＵＴ信号がＨｉｇｈになり、デコード回路２０３から出力される選択信号２１２がＨｉｇｈになる。これによって、データビットセル群２０１ａの各ビットセル１００から出力されるＯＵＴ信号が、セレクタ回路２０４のトランスファゲート２２３を介して、読み出しデータ信号Ｒ０〜Ｒｎ−１として出力される。
【００４８】
また、上記のように選択信号２１２がＨｉｇｈになった状態では、書き込み制御信号ＷＴＣがＨｉｇｈになると、書き込みデータ信号Ｄ０〜Ｄｎ−１に応じたデータが、データビットセル群２０１ｂに書き込まれる。
【００４９】
以下、同様に、セル群指定回路２０２における各ビットセル１００のＦＵＳＥ素子１０１の切断に応じて、データビットセル群２０１ｂからの書き込みデータの読み出し、データビットセル群２０１ｃへの書き込み等が行われ、合計で３回のデータの書き込みをすることができる。
【００５０】
《発明の実施形態２》
本実施形態２の半導体記憶装置で記憶データの保持に用いられるビットセル１１０は、図３に示すように、ＯＵＴ信号として、前記実施形態１のビットセル１００と同様の回路にトランスファゲート１１１が接続され、ＲＤ信号がＨｉｇｈレベルの場合にだけ、ラッチ回路１０６に保持されている信号が出力されるようになっている。
【００５１】
半導体記憶装置には、図４に示すように、上記ビットセル１１０（ＣＥＬＬａ）を３×ｎ個有するデータビットセル群３０１ａ〜３０１ｃが設けられている。これらに対して書き込みおよび読み出しが有効なものを指定するセル群指定回路２０２は、前記実施形態１と同じものである。
【００５２】
デコード回路３０３は、実施形態１のデコード回路２０３と同様の構成を有しているが、反転信号は出力されない点が異なる。
【００５３】
上記デコード回路３０３からの出力に応じたデータビットセル群３０１ａ〜３０１ｃの書き込みや読み出し、およびセル群指定回路２０２の書き込みの制御は、ＡＮＤ回路３２１〜３２３から出力されるＷＴ信号およびＲＤ信号によって行われるようになっている。
【００５４】
また、データビットセル群３０１ａ〜３０１ｃのうちの何れかのビットセル１１０から出力されるＯＵＴ信号は、ラッチ回路３３１によって保持されるようになっている。
【００５５】
上記のように構成された半導体記憶装置では、セル群指定回路２０２の初期化時の動作、および各ビットセル１００・１１０にデータが書き込まれるときの動作は、実施形態１の半導体記憶装置とほぼ同様である。すなわち、セル群指定回路２０２の各ビットセル１００は、ＲＤ信号として入力されるＲＳＴ信号がＨｉｇｈになると初期化されて記憶データを出力し、これに基づいて、デコード回路３０３から出力される何れかの選択信号がＨｉｇｈになる。そこで、書き込み制御信号ＷＴＣがＨｉｇｈになるとともに、書き込みデータ信号Ｄ０〜Ｄｎ−１または書き込み完了信号ＡがＨｉｇｈになると、ＡＮＤ回路３２１・３２２からデータビットセル群３０１ａ〜３０１ｃまたはセル群指定回路２０２のビットセル１１０・１００に入力されるＷＴ信号がＨｉｇｈになる。そこで、上記ビットセル１１０・１００のＦＵＳＥ素子１０１が切断されることによって、データの書き込みが行われる。
【００５６】
一方、記憶データの読み出しのための初期化動作が行われるときには、ＲＤＣ信号がＨｉｇｈにされると、デコード回路３０３から出力される選択信号のうちＨｉｇｈになる選択信号が入力されるＡＮＤ回路３２３から出力されるＲＤ信号がＨｉｇｈになる。すなわち、データビットセル群３０１ａ〜３０１ｃのうちの何れかに含まれるビットセル１１０だけに入力されるＲＤ信号がＨｉｇｈになる。そこで、そのビットセル１１０におけるＦＵＳＥ素子１０１の切断の有無に応じたＯＵＴ信号が出力され、図示しないラッチ信号に応じてラッチ回路３３１にラッチされることにより、読み出しデータ信号Ｒ０〜Ｒｎ−１として半導体記憶装置から出力される。
【００５７】
上記のように、記憶データ読み出しのための初期化動作時に、全てのビットセル１１０に入力されるＲＤ信号がＨｉｇｈにされるのではなく、デコード回路３０３による選択に応じたデータビットセル群２０１ａ〜２０１ｃの何れかのビットセル１１０に入力されるＲＤ信号だけがＨｉｇｈにされることによって、初期化動作時に流れる電流を小さく抑えることができる。
【００５８】
《発明の実施形態３》
図５は、実施形態３の半導体記憶装置の構成を示す回路図である。この半導体記憶装置は、各ビットごとに、３つのビットセル１１０のうちで何本のＦＵＳＥ素子１０１が切断されているかによって、データが記憶されるようになっている。
【００５９】
具体的には、この半導体記憶装置には、実施形態２の半導体記憶装置と同じく３×ｎ個のビットセル１１０が設けられ、図５で上下方向に並べて示す３個ずつのビットセル１１０から出力されるＯＵＴ信号がＴフリップフロップ４３１に入力されるようになっている。上記各ビットセル１１０には、ＲＤ信号として、クロック発生回路４２１から出力されるクロック信号ＣＬＫａ〜ＣＬＫｃが入力される一方、Ｔフリップフロップ４３１には、上記クロック信号ＣＬＫａ〜ＣＬＫｃが合成されたクロック信号ＣＬＫＡＬＬが入力されるようになっている。
【００６０】
上記クロック発生回路４２１は、詳しくは、例えば図６に示すように、遅延回路４２１ａ、ＮＯＴ回路４２１ｂ、ＡＮＤ回路４２１ｃ、遅延回路４２１ｄ・４２１ｅ、およびＯＲ回路４２１ｆを備えて構成され、図７に示すように、所定の期間ＨｉｇｈになるＲＤＣ信号に基づいて、１ショットパルスの生成、遅延、およびこれらの合成によって、各クロック信号を出力するようになっている。
【００６１】
また、各ビットセル１１０のＷＴ信号としては、ＡＮＤ回路４１１の出力が用いられている。上記ＡＮＤ回路４１１には、ＷＴＣ信号と書き込みデータ信号Ｄ０〜Ｄｎ−１との論理積、および選択信号Ｓ０〜Ｓ２が入力されるようになっている。
【００６２】
上記のように構成された半導体記憶装置の動作について、まず、読み出し動作を説明する。遅延回路４２１ａに入力されるＲＤＣ信号がＨｉｇｈになると、クロック信号ＣＬＫａ〜ＣＬＫｃが順次Ｈｉｇｈになり、データビットセル群３０１ａ〜３０１ｃに含まれるビットセル１１０が順に出力状態となる。すなわち、各ビットセル１１０からは、ＦＵＳＥ素子１０１が切断されている場合に、ＨｉｇｈのＯＵＴ信号が出力される。Ｔフリップフロップ４３１は、クロック信号ＣＬＫＡＬＬが立ち上がる際に上記ＯＵＴ信号がＨｉｇｈであるごとに、反転された信号を出力する。そこで、各３個のビットセル１１０のうちのＦＵＳＥ素子１０１が切断されている数に応じたレベルの読み出しデータ信号Ｒ０〜Ｒｎ−１が出力される。
【００６３】
一方、この半導体記憶装置への書き込みは、出力される信号のレベルを反転させようとするビットの書き込みデータ信号Ｄ０〜Ｄｎ−１、およびＷＴＣ信号をＨｉｇｈにするとともに、各ビット用の３つのビットセル１１０のうち、未だＦＵＳＥ素子１０１が切断されていないビットセル１１０に対応する選択信号Ｓ０〜Ｓ２をＨｉｇｈにして、ＡＮＤ回路４１１から出力されるＷＴ信号をＨｉｇｈにすることによって行われる。すなわち、前記のように、読み出しデータ信号Ｒ０〜Ｒｎ−１のレベルは各３個のビットセル１１０のうちの何本のＦＵＳＥ素子１０１が切断されているかによって定まり、何れのＦＵＳＥ素子１０１が切断されているかには直接関わらないので、各ビットごとに３回まで、出力される信号が反転されるように書き換えることができる。
【００６４】
上記のように、各ビットごとに切断したＦＵＳＥ素子１０１の数によってデータを記憶させることにより、書き換え回数がより柔軟になる。また、各ビットごとの書き換え回数に応じた数のビットセル１１０と、その数だけの相数のクロック信号が生成されるようなクロック発生回路とを設ければよいので、回路規模、および半導体基板の面積を小さく抑えることが容易にできる。
【００６５】
《発明の実施形態４》
上記実施形態３の半導体記憶装置のように、切断したＦＵＳＥ素子の数によってデータを記憶させる場合、書き込みの前後で出力信号が反転するビットについてのＦＵＳＥ素子が切断されればよい。そこで、書き込み前に出力される信号レベルと、書き込み後に出力されるべき信号レベルとを比較して、両者が相違する場合にだけＷＴ信号がＨｉｇｈになるようにすれば、書き込み後に出力されるべき信号レベルを指定するだけで（書き込み前の状態をユーザが考慮することなく）、適切な書き込みを行わせることができる。また、出力信号を反転させる場合には、未切断のＦＵＳＥのうちの何れかが切断されればよいので、各ビットセルのＦＵＳＥ切断の有無に応じて、自動的に、次に切断するビットセルに入力されるＷＴ信号がＨｉｇｈになるようにすることにより、選択信号Ｓ０〜Ｓ２を入力することなく、すなわち、何れのビットセルのＦＵＳＥを切断するかをユーザが意識することなく、書き込みを行えるようにすることができる。
【００６６】
具体的には、本実施形態４の半導体記憶装置で記憶データの保持に用いられるビットセル１２０は、図８に示すように、実施形態２（図３）のビットセル１１０におけるラッチ回路１０６の出力が（トランスファゲート１１１を介さずに）ＬＯＵＴ信号として出力されるようにしたものである。
【００６７】
上記ビットセル１２０（ＣＥＬＬｂ）が用いられる半導体記憶装置は、図９に示すように、各ビットごとに、ＡＮＤ回路２２４の出力とＴフリップフロップ４３１の出力とがＸＯＲ回路５１３に入力され、両者が相違する場合にＨｉｇｈになる信号が生成されるようになっている。
【００６８】
また、上記ＸＯＲ回路５１３の出力と、各ビットセル１２０のＬＯＵＴ信号がＮＯＴ回路５１２で反転された信号と、前段の（図９で各１つ下側に示す）ビットセル１２０のＬＯＵＴ信号とが、ＡＮＤ回路５１１に入力されて、ＷＴ信号が生成されるようになっている。
【００６９】
上記のように構成されることによって、各ビットごとに、現時点の読み出しデータと書き込みデータとが異なる場合に、ＦＵＳＥ素子１０１の切断が行われる。また、各ビット用のビットセル１２０のうち、切断が行われるビットセル１２０としては、ＦＵＳＥ素子１０１が未切断のビットセル１２０であって、前段のビットセル１２０のＦＵＳＥ素子１０１が既に切断されているものが選択される。したがって、書き込むべきデータが入力されるだけで、自動的に適切なビットセル１２０のＦＵＳＥ素子１０１が切断されて、追加書き込みが完了する。
【００７０】
上記のようにしてデータが書き込まれた場合の各ビットセル１２０の状態は、前記実施形態３の半導体記憶装置の場合と同様であり、読み出し動作は、やはり同様にＲＤＣ信号がＨｉｇｈになることによって行われる。
【００７１】
《発明の実施形態５》
前記各実施形態では、ｎビットのデータが記憶、読み出しされる半導体記憶装置の例を示したが、同様のデータビットセル群を複数組設け、アドレス信号に応じて複数ワードのデータが選択的に記憶、読み出しされるようにしてもよい。
【００７２】
具体的には例えば図１０に示すように、実施形態５の半導体記憶装置のメモリセルアレイ１０１０には、３回書き込み可能なデータビットセル群１０１１がｎ個（ｎビット）×ｍ組設けられている。各データビットセル群１０１１は、それぞれ３つずつのＦＵＳＥ素子１００１、ＡＮＤ回路１００２、読み出しトランジスタ１００３・１００４、および書き込みトランジスタ１００５を備えて構成されている。
【００７３】
上記ｎ個×ｍ組のデータビットセル群１０１１のうちの何れの組のデータビットセル群１０１１が選択されるかは、デコード回路１０２１によるアドレス信号ＡＸ０−ｒのデコード結果に基づいて行われるようになっている。また、各データビットセル群１０１１内で何れのビットセルが用いられるかの選択は、実施形態１、２と同様に、セル群指定回路１０３１およびデコード回路１０３２によって生成される選択信号により行われるようになっている。すなわち、上記デコード回路１０３２から出力される選択信号とデコード回路１０２１から出力されるデコード信号とがＡＮＤ回路１０３３・１０３４に入力されて、書き込み信号ＷＷＬ０，０または読み出し信号ＲＷＬ０，０等が生成されるようになっている。ここで、同図の例では、セル群指定回路１０３１内のビットセルのＷＴ信号としては、外部から入力される書き込み信号Ｔ０〜Ｔ２が用いられる例を示しているが、これに限らず、実施形態１、２と同様にデコード回路１０３２のデコード結果に応じて自動的に選択されるようにしてもよい。
【００７４】
記憶データの読み出し時に、上記読み出し信号ＲＷＬ０，０等により選択されたビットセルから、読み出しトランジスタ１００３を介してビット線に出力された電圧は、例えばＹ信号線により駆動される（活性・非活性が決められる）センスアンプ列１０２２によって所定の電位に増幅され、コラムＩＯ回路１０２３を介してデコードやバッファリングされて、読み出しデータ信号Ｒ０〜Ｒｎ−１として出力されるようになっている。
【００７５】
また、データの書き込み時に上記書き込み信号ＷＷＬ０，０等により選択されたビットセルのＦＵＳＥ素子１００１は、コラムＩＯ回路１０２３を介して入力された書き込みデータ信号Ｄ０〜Ｄｎ−１に基づき書き込みトランジスタ１００５を介して流れる電流により切断されるようになっている。
【００７６】
上記のように、ビットセルをアレイ化することによって、実施形態１、２と同様にデータを３回書き込むことができるとともに、アドレス信号に応じて、ｍ組のｎビットデータのうちの何れかを選択的に読み出すことができる。
【００７７】
なお、前記各実施形態や下記の変形例で説明する構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態３、４で説明したようなＦＵＳＥ素子１０１の切断本数に応じたデータを出力するビットセル１２０をアレイ化して、実施形態５のようにアドレス信号に応じてデータを読み出せるようにしてもよい。
【００７８】
また、実施形態１において、実施形態２と同様に、データビットセル群２０１ａ〜２０１ｃのうち選択信号２１１〜２１４に応じたものだけに、初期化のためのＲＤＣ信号が入力されるようにしてもよい。
【００７９】
また、実施形態１、２においては、ビットセル１００・１１０に入力されるＷＴ信号を生成する素子として、実施形態１ではトランスファゲート２２１等が用いられ、実施形態２ではＡＮＤ回路３２１等が用いられる例を示したが、実施形態１にＡＮＤ回路が用いられるようにしたり、実施形態２にトランスファゲートが用いられるようにしたりしてもよい。
【００８０】
また、セル群指定回路２０２内のＦＵＳＥ素子１０１は、書き込み完了信号ＡをＨｉｇｈにしたときに切断されるようにした例を示したが、書き込み完了信号ＡをＨｉｇｈに固定して、またはＷＴＣ信号（もしくは書き込み完了信号Ａ）がトランスファゲート２２２に直接入力されるようにして、ＷＴＣ信号等をＨｉｇｈにするだけで切断できるようにしてもよい。また、書き込みデータ信号Ｄ０〜Ｄｎ−１についても、直接トランスファゲート２２１等に入力されるようにして、これらの書き込みデータ信号Ｄ０〜Ｄｎ−１がＨｉｇｈにされるだけで書き込みが行われるようにしてもよい。
【００８１】
また、読み出しデータ信号Ｒ０〜Ｒｎ−１と書き込みデータ信号Ｄ０〜Ｄｎ−１とが別個に設けられる例を示したが、これに限らず、ＷＴＣ信号などに応じて、書き込みデータ信号線または読み出しデータ信号線に切り換わる兼用のデータ線を用いるなどしてもよい。
【００８２】
また、上記のようにデータビットセル群２０１ａ〜２０１ｃのうち、データが書き込まれるものと読み出されるものとが異なるように構成する場合には、一旦、読み出される状態にすれば、不用意に記憶内容が書き換わることは確実に防止されるが、これに限らず、同じデータビットセル群に対して書き込みおよび読み出しがなされるようにしてもよい。その場合には、切断されるＦＵＳＥ素子１０１を増加させるような書き換えの場合には、新たなデータビットセル群２０１ａ〜２０１ｃに切り換えることなく（書き換え可能な回数に関係なく）書き換えることができる。また、上記の例のように書き換え回数が３回であれば、セル群指定回路２０２には２つのビットセル１００を設けるだけでもよい。さらに、必ずしも読み出しと書き込みとで同じセル群指定回路２０２が用いられなくてもよい。
【００８３】
また、デコード回路２０３の構成は図２等に示すものに限るものではない。特に、セル群指定回路２０２の各ビットセル１００から出力される信号は、ＦＵＳＥ素子１０１の切断に伴って１回反転するだけで、デコード回路２０３に入力される信号のパターンは４通りしかないので、実際には、より簡略化することもできる。
【００８４】
また、実施形態２のように各ビットセル１１０の出力に接続されるラッチ回路３３１が設けられる場合には、ビットセル１１０内にラッチ回路１０６を設けずに、インバータやバッファなどを設けるだけでもよい。
【００８５】
また、実施形態３では、ビットセル１１０が用いられ、それらの出力が互いに接続されてＴフリップフロップ４３１に（データとして）入力される例を示したが、例えばビットセル１００を用い、これらの出力がＯＲ回路で合成されて入力されるようにしてもよい。また、ＦＵＳＥ素子１０１が切断されているビットセル１００等の数をカウントするためには、上記のような合成された信号がＴフリップフロップ４３１のクロック信号として入力されるようにしたりしてもよい。
【００８６】
また、クロック発生回路４２１は図６に示すようなものに限らず、例えばＲＤＣ信号に代えて、ＡＮＤ回路４２１ｃから出力されるのと同じようなワンショットパルスが入力されるようにしたり、また、シフトレジスタを用いるなどしてもよく、さらに、クロック発生回路を設けずに、ＣＬＫａ〜ＣＬＫｃ等がそれぞれ入力されるようにしてもよい。
【００８７】
また、実施形態４では、ＸＯＲ回路５１３によるＦＵＳＥ素子１０１切断要否の判定、およびＡＮＤ回路５１１による切断されるビットセル１２０の選択がともに行われる例を示したが、何れか一方が、実施形態３と同じように外部から与えられる信号によって決定されるようにしてもよい。
【００８８】
また、実施形態５では、ｎ個×ｍ組のデータビットセル群１０１１を設けて、ｎビットのデータが出力される例を示したが、ｎビットより小さく分割されたビット数のデータが、例えばアドレス信号ＡＸ０−ｒの他に入力されるアドレス信号ＡＹ０−ｐによって選択されるようにしたりしてもよい。
【００８９】
また、例えば実施形態１のセル群指定回路２０２等に含まれるビットセル１００の出力が半導体記憶装置の外部から参照できるようにして、書き込みが何回行われたかなどを容易に判別できるようにしてもよい。
【００９０】
また、米国特許５９６６３３９号明細書に記載されているように、ＦＵＳＥ素子の切断数に応じたデータを出力させるために複数のビットセル等の出力がＸＯＲ回路に入力されるようにするのに代えて、一方の入力信号が反転されるＡＮＤ回路に入力されるようにするなどしてもよい。すなわち、例えば２つのビットセルにおけるＦＵＳＥ素子の切断される順序が決まっていれば、一方だけが切断された状態と他方だけが切断された状態とを両方とも考慮する必要はないので、ＸＯＲ回路よりも論理を簡素化することができる。
【産業上の利用可能性】
【００９１】
本発明にかかる半導体記憶装置は、いわゆるＯＴＰセルを有する半導体記憶装置において、回路規模の大幅な増加を招くことなく、複数回の書換を実施することができ、全ビット書換、個別ビット追記、アレイ型の書換を行うことができる効果を有し、ＦＵＳＥ素子を用いて１回だけ記憶情報の書き換えが可能なＯＴＰ素子等と称される記憶素子を用いた不揮発メモリ等として有用である。
【図面の簡単な説明】
【００９２】
【図１】実施形態１の半導体記憶装置等に用いられるビットセル１００の構成を示す回路図である。
【図２】実施形態１の半導体記憶装置の構成を示す回路図である。
【図３】実施形態２の半導体記憶装置に用いられるビットセル１１０の構成を示す回路図である。
【図４】実施形態２の半導体記憶装置の構成を示す回路図である。
【図５】実施形態３の半導体記憶装置の構成を示す回路図である。
【図６】実施形態３の半導体記憶装置のクロック発生回路４２１の構成を示す回路図である。
【図７】実施形態３の半導体記憶装置のクロック発生回路４２１の動作を示すタイミングチャートである。
【図８】実施形態４の半導体記憶装置に用いられるビットセル１２０の構成を示す回路図である。
【図９】実施形態４の半導体記憶装置の構成を示す回路図である。
【図１０】実施形態５の半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００９３】
Ｓ０〜Ｓ２      選択信号
Ｔ０〜Ｔ２      書き込み信号
１００      ビットセル
１０１      ＦＵＳＥ素子
１０２      書き込みトランジスタ
１０３      読み出しトランジスタ
１０４      ＮＯＴ回路
１０５      トランスファゲート回路
１０６      ラッチ回路
１１０      ビットセル
１１１      トランスファゲート
１２０      ビットセル
２０１ａ〜２０１ｃ      データビットセル群
２０２      セル群指定回路
２０３      デコード回路
２０４      セレクタ回路
２１１〜２１４    選択信号
２２１〜２２３    トランスファゲート
２２４            ＡＮＤ回路
３０１ａ〜３０１ｃ      データビットセル群
３０３      デコード回路
３２１〜３２３    ＡＮＤ回路
３３１      ラッチ回路
４１１      ＡＮＤ回路
４２１      クロック発生回路
４２１ａ    遅延回路
４２１ｂ    ＮＯＴ回路
４２１ｃ    ＡＮＤ回路
４２１ｄ・４２１ｅ      遅延回路
４２１ｆ    ＯＲ回路
４３１      Ｔフリップフロップ
５１１      ＡＮＤ回路
５１２      ＮＯＴ回路
５１３      ＸＯＲ回路
１００１      ＦＵＳＥ素子
１００２      ＡＮＤ回路
１００３・１００４  読み出しトランジスタ
１００５      書き込みトランジスタ
１０１０      メモリセルアレイ
１０１１      データビットセル群
１０２１      デコード回路
１０２２      センスアンプ列
１０２３      コラムＩＯ回路
１０３１      セル群指定回路
１０３２      デコード回路
１０３３・１０３４  ＡＮＤ回路
【図１】
2006155710.tif 000003
【図２】
2006155710.tif 000004
【図３】
2006155710.tif 000005
【図４】
2006155710.tif 000006
【図５】
2006155710.tif 000007
【図６】
2006155710.tif 000008
【図７】
2006155710.tif 000009
【図８】
2006155710.tif 000010
【図９】
2006155710.tif 000011
【図１０】
2006155710.tif 000012