(57)【要約】【課題】パターンの解像度よりもチャネル長を短くすることが容易で、これにより低コストで取り扱い電流量を増加させることが可能な薄膜トランジスタを提供する。【解決手段】基板３上に、ゲート電極５、これを覆うゲート絶縁膜７、このゲート絶縁膜７を介してゲート電極５を覆うチャネル層（チャネル部半導体薄膜）１１がこの順またはこれと逆の順に積層され、チャネル層１１の表面側と裏面側とに、ソース電極９とドレイン電極１５とが分け置かれていることを特徴としている。【選択図】図１
2006024610.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート電極、当該ゲート電極を覆うゲート絶縁膜、および当該ゲート絶縁膜を介して前記ゲート電極を覆うチャネル部半導体薄膜がこの順またはこれと逆の順に積層され、
前記チャネル部半導体薄膜の表面側と裏面側とに、ソース電極とドレイン電極とが分け置かれている
ことを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
前記ソース電極とドレイン電極とは、前記ゲート電極の上方に所定間隔を有して配置されている
ことを特徴とする薄膜トランジスタ。
【請求項３】
請求項１記載の薄膜トランジスタにおいて、
前記ゲート電極上における前記ソース電極およびドレイン電極の何れか一方に挟まれた位置に、当該ソース電極およびドレイン電極の他方が配置されている
ことを特徴とする薄膜トランジスタ。
【請求項４】
薄膜トランジスタと、当該薄膜トランジスタに接続された表示素子とを基板上に設けてなる表示装置において、
前記薄膜トランジスタは、
基板上に、ゲート電極、当該ゲート電極を覆うゲート絶縁膜、および当該ゲート絶縁膜を介して前記ゲート電極を覆うチャネル部半導体薄膜がこの順またはこれと逆の順に積層され、かつ当該チャネル部半導体薄膜の表面側と裏面側とに、ソース電極とドレイン電極とが分け置かれてなる
ことを特徴とする表示装置。
【請求項５】
請求項４記載の表示装置において、
前記表示素子は有機電界発光素子である
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機電界発光素子のような電流駆動型素子を用いた表示装置の駆動用に適する薄膜トランジスタ、およびこの薄膜トランジスタを用いた表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリックス方式の液晶表示装置や有機ＥＬ表示装置などの駆動用素子には、薄膜半導体層を用いた薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。これらの表示装置に用いられる薄膜トランジスタの１つとして、逆スタガー構造（いわゆるボトムゲート型）の薄膜トランジスタの概略断面図を図７に示す。
【０００３】
この図に示すように、逆スタガー構造の薄膜トランジスタ１００においては、ガラスなどの絶縁基板１０１上にゲート電極１０２が形成され、これを覆う状態でゲート絶縁膜１０３、チャネル部半導体薄膜１０４がこの順に設けられている。またゲート電極１０２の上方におけるチャネル部半導体薄膜１０４の中央部上には、絶縁性のチャネル保護膜１０５が設けられている。そして、このチャネル保護膜１０５上において分離される形状で、チャネル保護膜１０５上からチャネル保護膜１０５から露出されているチャネル部半導体薄膜１０４上にわたって、ｎ型半導体薄膜からなるソース電極１０６ｓ／ドレイン電極１０６ｄが設けられている。これらのソース電極１０６ｓ／ドレイン電極１０６ｄには、ゲート絶縁膜１０３上において配線されたソース配線１０７ｓ／ドレイン配線１０７ｄの先端が積層されている。
【０００４】
尚、上述した絶縁基板１０１上における各部材の積層順を逆にした構成が、スタガー構造（いわゆるトップゲート型）の薄膜トランジスタとなる。
【０００５】
ここで、上述した構成の薄膜トランジスタにおいては、ゲート絶縁膜１０３を誘電体として、ゲート電極１０２−ソース電極１０６ｓ間、およびゲート電極１０２−ドレイン電極１０６ｄ間にそれぞれ寄生容量が形成されることが知られている。これらの寄生容量には、ソース電極１０６ｓ／ドレイン電極１０６ｄに対するゲート電極１０２のパターンずれによって大きなばらつきが生じるため、基板内あるいは基板間における回路定数を一定とすることが困難となる。このような寄生容量のばらつきは、このような薄膜トランジスタを駆動素子として用いた表示装置の表示品質にばらつきを及ぼす原因となっている。
【０００６】
そこで、同一層において、２つのドレイン電極間にソース電極を挟んだ構成とすることにより、ゲート電極の位置ずれによらず、ゲート電極−ソース電極間の寄生容量、およびゲート電極−ドレイン電極間の寄生容量を一定とする構成が提案されている（以上、下記特許文献１参照）。
【０００７】
【特許文献１】特開平２−７９４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述した各構成の薄膜トランジスタを駆動用素子として用いる表示装置のうち、有機電界発光素子を発光素子として配列してなる表示装置は、色再現性、広視野角、高速応答性、高コントラスト等の多くの優れた特徴を有する。このような表示装置においては、有機電界発光素子が電流駆動型の素子であるため、これを駆動する薄膜トランジスタの輝度を向上させるためには取り扱い電流量の増加が要求されている。
【０００９】
取り扱い電流量を増加させるためには、薄膜トランジスタのチャネル幅を広げるか、またはチャネル長を短くすることが有効である。しかしながら、単にチャネル幅を広げた場合には薄膜トランジスタの専有面積が拡大する。このため、製造工程中におけるダストの付着により、歩留まりの低下を招く要因となる。
【００１０】
一方、チャネル長を短くする場合には、例えば図７を用いて説明した構成の薄膜トランジスタ１００においては、チャネル長Ｌがチャネル保護膜１０５のパターン幅によって決められるため、チャネル保護膜１０５のパターン幅を狭くすれば良い。ところが、このチャネル保護膜１０５は、リソグラフィー処理によって形成されたレジストパターンをマスクに用いたエッチングによってパターン形成される。このため、よりパターン幅の狭いチャネル保護膜１０５を形成するには、リソグラフィーにおけるパターン露光の際に、解像限界の高い（小さい）露光装置を用いる必要が生じる。ところが、解像限界の高い（小さい）露光装置は高価であり、表示装置のコストを上昇させる要因となる。
【００１１】
これは、同一層において、２つのドレイン電極間にソース電極を挟んだ構成の（上記特許文献１に記載の）薄膜トランジスタでも同様である。すなわち、このような構成においては、絶縁基板上の同一レイヤーに設けられたソース電極とドレイン電極との間隔がチャネル長となる。このため、よりチャネル長の短い薄膜トランジスタを得るためには、これらのソース電極およびドレイン電極をパターン形成する際に、解像限界の高い（小さい）露光装置を用いる必要が生じるのである。
【００１２】
そこで本発明は、パターンの解像度に影響されることなくチャネル長を短くすることが容易で、これにより取り扱い電流量の増加を図ることが可能な薄膜トランジスタを提供すること、またこの薄膜トランジスタを用いることにより輝度が高く表示特性に優れた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した目的を達成するための本発明の薄膜トランジスタは、基板上に、ゲート電極、これを覆うゲート絶縁膜、このゲート絶縁膜を介してゲート電極を覆うチャネル部半導体薄膜がこの順またはこれと逆の順に積層されている。そして、チャネル部半導体薄膜の表面側と裏面側とに、ソース電極とドレイン電極とが分け置かれていることを特徴としている。
【００１４】
このような構成の薄膜トランジスタでは、ソース電極とドレイン電極とがチャネル部半導体薄膜を隔ててその表面側と裏面側とに分け置かれている。このため、ソース電極−ドレイン電極間のチャネル長は、パターンの解像度に依存することなく、チャネル部半導体薄膜の一方の面に設けられたソース電極に対しての、当該チャネル部半導体薄膜の他方の面に設けられたドレイン電極の位置合わせのみによって設定されている。したがって、パターンの解像度を越えてチャネル長を短くできる。
【００１５】
また本発明は、このような構成の薄膜トランジスタを用いた表示装置でもあり、絶縁基板上に、上記構成の薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを備えたことを特徴としている。表示素子としては、例えば有機電界発光素子のような電流駆動型の発光素子が挙げられる。
【００１６】
このような構成の表示装置では、上述した薄膜トランジスタを表示素子に接続させたことにより、パターンの解像度に依存することなくチャネル長を短くした薄膜トランジスタによって、表示素子の駆動が行われるようになる。
【発明の効果】
【００１７】
以上説明したように、本発明の薄膜トランジスタによれば、ソース電極に対するドレイン電極の位置合わせのみによってチャネル長を設定することが可能であるため、パターンの解像度に依存することなく、すなわち解像度の高い露光装置を用いることなくチャネル長を短くすることができる。これによりほとんど専有面積を広げることなく取り扱い電流量を増加させた薄膜トランジスタを低コストで提供することが可能になる。
【００１８】
そして、本発明の表示装置によれば、このように取り扱い電流量を増加させた薄膜トランジスタを表示素子に接続されたことにより、低コストで表示特性の向上（具体的には輝度の項上）を図ることが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。以下においては、薄膜トランジスタの実施形態、表示装置の実施形態の順に説明を行う。
【００２０】
＜第１実施形態＞
図１には、第１実施形態における薄膜トランジスタの構成を示す。尚、図１（ａ）は薄膜トランジスタを上方向から見た平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ'断面図である。また、平面図においては説明のため部材の一部を切り欠いて図示している。
【００２１】
これらの図に示す薄膜トランジスタ１は、逆スタガー（いわゆるボトムゲート型）構造の薄膜トランジスタ１であり、絶縁性の基板３の上部に、下層側から順に、ゲート電極５、ゲート絶縁膜７（断面図のみに図示）、ソース配線８、ソース電極９、チャネル部半導体薄膜（以下、チャネル層）１１、チャネル保護膜１３、ドレイン電極１５およびドレイン配線１７が積層された構成となっている。
【００２２】
このうち、基板３は、ガラス、石英、サファイア、プラスチック等の絶縁性材料からなる。
【００２３】
この基板３の上部にパターン形成されたゲート電極５は、ゲート配線部分５ａ（平面図参照）から延設された先端部を所定の幅に整形してなり、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）などの金属材料で構成されている。このゲート電極５は、スパッタ装置などを用いて堆積成膜された金属材料膜を、リソグラフィー法によって形成したレジストパターンをマスクに用いてドライエッチングまたはウェットエッチングすることによりパターニングしてなる。
【００２４】
また、このゲート電極５を覆うゲート絶縁膜７は、例えばシリコン窒化膜、シリコン酸化膜等からなり、基板３の全面を覆う状態で設けられている。
【００２５】
そしてゲート絶縁膜７の上部に設けられたソース配線８は、金属材料や酸化インジウム錫（ＩＴＯ；Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電材料からなり、堆積成膜された材料膜を、レジストパターンをマスクに用いてドライエッチングまたはウェットエッチングすることによりパターン形成されている。
【００２６】
このようなソース配線８の上部に設けられたソース電極９は、例えばｎ型不純物を導入した非晶質シリコンなどの半導体層からなる。このソース電極９は、ソース配線８から延設された先端部をゲート電極５の縁部上に積層させるようにパターン形成されると共に、ソース配線８の上部および側壁を覆う状態で設けられ、この上部に設けられたチャネル層１１とソース配線８とが接することのないように分離することが重要である。
【００２７】
このようなソース電極９は、ｎ型不純物が導入された半導体膜を、レジストパターンをマスクに用いてドライエッチングまたはウェットエッチングすることによりパターン形成されている。尚、ｎ型不純物は、半導体膜の成膜時に導入しても良く、イオン注入によってソース配線８に導入したｎ型不純物を、熱拡散によりソース電極９を構成する半導体膜に拡散させても良い。
【００２８】
そしてソース電極９の上層に設けられたチャネル層１１は、不純物を含有しない非晶質シリコンなどの半導体層からなる。このチャネル層１１は、ゲート電極５上に重ねられているソース電極９の先端縁部分を含むゲート電極５の上方を覆う状態でパターン形成されている。尚、平面図においては、チャネル層１１の下層を示すため、チャネル層１１の一部を切り欠いているが、このチャネル層１１は、ソース電極９の先端縁部分を覆う矩形形状であることとする。
【００２９】
そして、チャネル層１１の上層に設けられたチャネル保護膜１３は、例えばシリコン窒化膜やシリコン酸化膜からなり、ゲート電極５上に重ねられているソース電極９の先端部からゲート電極５の中央部上に掛けてを覆う形状にパターン形成されていることとする。このチャネル保護膜１３は、ソース電極９に対して所定状態となるように位置合わせされた状態で設けられている。すなわち、ゲート電極５上に重ねられているソース電極９の先端の辺Ｓ１（平面図参照）に対して、チャネル層１１上に位置するチャネル保護膜１３の対向辺Ｓ２（平面図参照）が、平行でかつ所定の距離Ｌに保たれるように位置合わせされているのである。尚、平面図においては、チャネル保護膜１３の下層を示すためにその一部を切り欠いているが、このチャネル保護膜１３は、ソース電極９の先端縁部分を覆う矩形形状であることとする。
【００３０】
さらに、このチャネル保護膜１３の上層に設けられたドレイン電極１５は、例えばソース電極９と同様にｎ型不純物を導入した非晶質シリコンなどの半導体層からなり、チャネル保護膜１３を挟んでソース電極９と対向する位置に配置されている。すなわち、このドレイン電極１５は、チャネル保護膜１３における対向辺Ｓ２を含む端縁上に先端部を積層させた状態で、このチャネル保護膜１３から露出しているチャネル層１１上を覆う形状にパターン形成されていることとする。
【００３１】
このようなドレイン電極１５は、ｎ型不純物が導入された半導体膜を、レジストパターンをマスクに用いてドライエッチングまたはウェットエッチングすることによりパターン形成されている。
【００３２】
そして、ドレイン電極１５の上層に設けられたドレイン配線１７は、ドレイン電極１５の上部に広く重なるようにパターン形成され、ゲート電極５の下方において引き回して配線されている。このドレイン配線１７は、スパッタ装置などを用いて堆積成膜された金属材料膜や透明導電材料膜を、リソグラフィー法によって形成したレジストパターンをマスクに用いてドライエッチングまたはウェットエッチングすることによりパターン形成されている。
【００３３】
以上のような構成の薄膜トランジスタ１では、ソース電極９とドレイン電極１５とがチャネル層１１およびチャネル保護膜１３を隔ててその表面側と裏面側とに分け置かれている。このような構成の薄膜トランジスタ１においては、ソース電極９と、ドレイン電極１５においてチャネル層１１に接している部分との距離、すなわちソース電極９の辺Ｓ１とチャネル保護膜１３の対向辺Ｓ２との距離Ｌがチャネル長Ｌとなる。
【００３４】
このため、この薄膜トランジスタ１におけるチャネル長Ｌは、ソース電極９、チャネル保護膜１３、およびドレイン電極１５を形成する際のパターンの解像度によらず、ソース電極９に対しての、チャネル保護膜１３の配置状態によって設定された値となる。
【００３５】
したがって、パターンの解像度に依存することなく、ソース電極９に対してのチャネル保護膜１３の配置位置の設定によってチャネル長Ｌを短くすることが可能になる。この結果、専有面積を広げることなく、しかも解像度の高いリソグラフィー処理を行うことなく低コストで、薄膜トランジスタ１の取り扱い電流量の増加を図ることが可能になる
【００３６】
＜第２実施形態＞
図２には、第２実施形態における薄膜トランジスタの構成を示す。尚、図２（ａ）は薄膜トランジスタを上方向から見た平面図、図２（ｂ）は図２（ａ）におけるＡ−Ａ'断面図である。これらの図に示す第２実施形態の薄膜トランジスタ２０が、図１を用いて説明した第１実施形態の薄膜トランジスタと異なる点は、ゲート電極５上におけるソース電極９とドレイン電極１５ａ，１５ｂの平面的な配置状態にあり、積層順や部材の材質を含む他の構成は第１実施形態と同様であることとする。
【００３７】
すなわち、第２実施形態の薄膜トランジスタ２０においては、ゲート電極５の上方において、２つのドレイン電極１５ａ，１５ｂ間に挟まれた平面位置に、ソース電極９が配置されているのである。
【００３８】
このような構成において、ソース配線８を覆うソース電極９の先端は、ゲート絶縁膜７（断面図のみに図示）を介してゲート電極５の中央部上に積層配置されている。
【００３９】
この場合、チャネル層１１の上層に設けられたチャネル保護膜１３は、ゲート電極５上に重ねられているソース電極９の先端部を含むゲート電極５の中央部上を覆う形状にパターン形成されていることとする。このチャネル保護膜１３は、ソース電極９に対して所定状態となるように位置合わせされた状態で設けられている。すなわち、ゲート電極５上に重ねられているソース電極９においてドレイン電極１５ａ，１５ｂと対向配置される２つの辺Ｓ１，Ｓ１（平面図参照）と、これらの辺Ｓ１，Ｓ１に対向配置されたチャネル層１１上のチャネル保護膜１３の２つの対向辺Ｓ２，Ｓ２（平面図参照）が、平行でかつ所定の距離Ｌ１，Ｌ２に保たれるように位置合わせされているのである。尚、平面図においては、チャネル保護膜１３の下層を示すためにその一部を切り欠いているが、このチャネル保護膜１３は、ソース電極９の先端縁部分を覆う矩形形状であることとする。
【００４０】
そして、２つのドレイン電極１５ａ，１５ｂは、ソース電極９およびチャネル保護膜１３を挟んで対向する位置に配置されている。すなわち、これらのドレイン電極１５ａ，１５ｂは、チャネル保護膜１３における対向辺Ｓ２，Ｓ２を含む端縁上に先端部を積層させた状態で、このチャネル保護膜１３から露出しているチャネル層１１上を覆う形状にパターン形成されていることとする。
【００４１】
以上のような第２実施形態の薄膜トランジスタ２０も、図１を用いて説明した第１実施形態の薄膜トランジスタと同様に、ソース電極９とドレイン電極１５ａ，１５ｂとがチャネル層１１およびチャネル保護膜１３を隔ててその表面側と裏面側とに分け置かれている。このような構成の薄膜トランジスタ２０においても、ソース電極９と、ドレイン電極１５ａ，１５ｂにおいてチャネル層１１に接している部分との距離、すなわちソース電極９の辺Ｓ１とチャネル保護膜１３の対向辺Ｓ２との距離Ｌ１，Ｌ２がチャネル長Ｌ１，Ｌ２となる。
【００４２】
このため、この薄膜トランジスタ２０におけるチャネル長Ｌ１，Ｌ２は、ソース電極９に対してのチャネル保護膜１３のはみ出し幅を狭くすることで、ソース電極９やドレイン電極１５形成の際のパターン解像度よりも小さい値に設定できる。したがって、パターンの解像度によらずにチャネル長Ｌ１，Ｌ２を短くできるため、第１実施形態と同様に、解像度の高いリソグラフィー処理を行うことなく低コストで、薄膜トランジスタ２０の取り扱い電流量の増加を図ることが可能になる
【００４３】
さらに、このような構成の薄膜トランジスタ２０は、２つのドレイン電極１５ａ，１５ｂを同電位にすることにより、チャネル長Ｌ１，チャネル幅Ｗ１のトランジスタと、チャネル長Ｌ２，チャネル幅Ｗ２のトランジスタとが並列に接続されたものと等価になる。
【００４４】
この場合、ソース電極９の辺Ｓ１−Ｓ１間の幅と、チャネル保護膜１３の対向辺Ｓ２−Ｓ２間の幅が保たれていれば、ソース電極９に対するチャネル保護膜１３の位置ずれが生じてチャネル長Ｌ１，Ｌ２がばらついた場合であっても、上述した２つのトランジスタの合計の取り扱い電流量をほぼ一定に保つことができる。また、第１実施形態の薄膜トランジスタと比較してチャネル幅が増加した分だけ取り扱い電流量の増加するが、この取り扱い電流量を一定とした場合には、チャネル幅が増加した分だけ電流密度を低下させることができ、これにより薄膜トランジスタ２０のしきい値シフトを小さく抑える効果を得ることができる。
【００４５】
＜第３実施形態＞
図３には、第３実施形態の薄膜トランジスタの断面図を示す。この図に示す第３実施形態の薄膜トランジスタ２１が、図１を用いて説明した第１実施形態の薄膜トランジスタと異なる点は、チャネル層１１上にチャネル保護膜（１３）を設けずにドレイン電極１５ａ，１５ｂを積層させた点にあり、他の構成は第１実施形態と同様であることとする。すなわち、本第３実施形態の薄膜トランジスタ２１はチャネルエッチ型として構成されているのである。
【００４６】
このような構成の薄膜トランジスタ２１においては、ソース電極９と、ドレイン電極１５ａ，１５ｂにおいてチャネル層１１に接している部分との距離がチャネル長Ｌ１，Ｌ２となる。
【００４７】
そして、このような構成の薄膜トランジスタ２１においては、ソース電極９とドレイン電極１５ａ，１５ｂとがチャネル層１１を隔ててその表面側と裏面側とに分け置かれている。このため、この薄膜トランジスタ２１におけるチャネル長Ｌ１，Ｌ２は、ソース電極９に対してのドレイン電極１５ａ，１５ｂの距離を狭くすることで、ソース電極９やドレイン電極１５１５ａ，１５ｂ形成の際のパターン解像度よりも小さい値に設定できる。したがって、上述した第２実施形態と同様に、パターンの解像度によらずにチャネル長Ｌ１，Ｌ２を短くでき、取り扱い電流量を増加させた薄膜トランジスタ２１を低コストで得ることが可能になる。
【００４８】
また、第２実施形態の薄膜トランジスタと同様に、２つのドレイン電極１５ａ，１５ｂを同電位にすることにより、チャネル長Ｌ１，チャネル幅Ｗ１のトランジスタと、チャネル長Ｌ２，チャネル幅Ｗ２のトランジスタとが並列に接続されたものと等価になるため、しきい値シフトを小さくすることが可能である。
【００４９】
＜第４実施形態＞
図４には、第４実施形態の薄膜トランジスタの平面図を示す。この図に示す第４実施形態の薄膜トランジスタ２２が、図２を用いて説明した第２実施形態の薄膜トランジスタと異なる点は、ソース電極９を挟んで配置されるドレイン電極１５を連続させた一体構成としたところにあり、他の構成は同様であることとする。尚、図４においては、チャネル保護膜１３の下層を示すためにその一部を切り欠いているが、このチャネル保護膜１３は、ソース電極９の先端縁部分を覆う矩形形状であることとする。
【００５０】
このような構成の薄膜トランジスタ２２であっても、第２実施形態の薄膜トランジスタと同様に、ソース電極９とドレイン電極１５とがチャネル層１１およびチャネル保護膜１３を隔ててその表面側と裏面側とに分け置かれているため、ソース電極９に対してのチャネル保護膜１３のはみ出し幅を狭くすることで、ソース電極９やドレイン電極１５形成の際のパターン解像度よりもチャネル長を小さい値に設定できる。したがって、パターンの解像度によらずにチャネル長を短くでき、取り扱い電流量を増加させた薄膜トランジスタ２２を低コストで得ることが可能になる。また、チャネル幅が増加した分だけ、しきい値シフトを低下させることも可能である。
【００５１】
尚、このような構成の薄膜トランジスタ２２においては、チャネル層１１上においてソース電極９を囲む状態でドレイン電極１５が対向配置される部分に、チャネルが形成されることになる。例えば、図においてはソース電極９をドレイン電極１５が「コの字型」に囲む部分にチャネルが形成されることになる。この場合、「コの字型」の角部でチャネル長が長くなるため、ソース電極９を円形の平面にし、この円形に沿った平面形状のドレイン電極１５でソース電極９を囲む構成とすることで、ソース電極９の周囲にわたってチャネル長をほぼ一定にすることができる。
【００５２】
＜第５実施形態＞
図５は、第５実施形態の薄膜トランジスタの平面図を示す。この図に示す第５実施形態の薄膜トランジスタ２３は、図４に示した第４実施形態の薄膜トランジスタをさらに発展させたものであり、ソース電極９に複数の突出部を設け、これらの突出部を挟むようにドレイン電極１５に複数の突出部を設けた構成としたものである。
【００５３】
このような構成とすることにより、より小さな寸法で長いチャネル幅を有し、取り扱い電流量が大きく、かつしきい値シフトを抑えることが可能な薄膜トランジスタ構成とすることができる。
【００５４】
以上説明した第１実施形態〜第５実施形態においては、逆スタガー構造の薄膜トランジスタに本発明を適用した各実施形態を説明したが、本発明は、スタガー構造の薄膜トランジスタへの適用も可能である。この場合、上述した実施形態における基板３上の積層順を逆にすれば良い。このような構成の薄膜トランジスタであっても、各実施形態と同様の効果を得ることができる。
【００５５】
また、上述の第１実施形態〜第５実施形態においては、ソース電極とドレイン電極とを逆に入れ換えても良く、どちらをソース電極とするかは、各実施形態の薄膜トランジスタを用いる回路によって適切に選択されることとする。
【００５６】
さらに、図１を用いて説明した第１実施形態、および図４を用いて説明した第４実施形態は、第３実施形態と組み合わせることも可能であり、それぞれチャネル保護膜１３の用いない構成であっても良い。さらに、図５を用いて説明した第５実施形態の薄膜トランジスタ２３にチャネル保護膜１３を設けても良い。
【００５７】
＜第６実施形態＞
次に、第６実施形態として、上述した本発明の薄膜トランジスタを用いた表示装置の実施形態を図６に基づいて説明する。
【００５８】
図６に示す表示装置３０は、各実施実形態において説明した薄膜トランジスタとして、例えば図２を用いて説明した第２実施形態の薄膜トランジスタ２０が配列形成された基板３を用いて構成されている。このような基板３において、薄膜トランジスタ２０の形成面側が層間絶縁膜３１で覆われており、この層間絶縁膜３１上に、各薄膜トランジスタ２０に接続させた複数の有機電界発光素子（いわゆる有機ＥＬ素子）３２が設けられている。尚、図６においては表示装置の１画素分のみを図示した。
【００５９】
この表示装置３０に設けられている有機電界発光素子３２は、層間絶縁膜３１に設けた接続孔３１ａを介して薄膜トランジスタ２０のドレイン電極に接続された下部電極３３を備えている。この下部電極３３は、画素毎にパターニングされており、その周囲が絶縁膜パターン３４で覆われて中央部のみが広く露出した状態となっている。また、各下部電極３３の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層３５が積層されている。この有機層３５に設けられる発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層３５と絶縁膜パターン３４との上方に、下部電極３５との間に絶縁性が保たれた状態で上部電極３６が配置形成されている。この上部電極３６は、各有機電界発光素子３２に共通の電極として形成されて良い。
【００６０】
この表示装置３０において、下部電極３３は陽極（または陰極）として用いられ、上部電極３６は陰極（または陽極）として用いられる。そして、下部電極３３と上部電極３６との間に狭持された有機層３５に、下部電極３３と上部電極３６とから正孔と電子とを注入することにより、有機層３５の発光層部分において発光が生じる構成となっている。尚、この表示装置３０が、上部電極３６側から発光光を取り出す上面発光型である場合、上部電極３６は光透過性の高い材料を用いて構成されることとする。一方、この表示装置３０が、基板３側から発光光を取り出す透過型である場合、基板３および下部電極３３は光透過性の高い材料を用いて構成されることとする。
【００６１】
このような構成の表示装置３０は、上述した実施形態の構成の薄膜トランジスタ２０、すなわち取り扱い電流量を増加させた薄膜トランジスタ２０を有機電界発光素子３２に接続させている。これにより、表示装置３０における表示特性（輝度）の向上を図ることができる。
【図面の簡単な説明】
【００６２】
【図１】第１実施形態の薄膜トランジスタの構成を示す図である。
【図２】第２実施形態の薄膜トランジスタの構成を示す図である。
【図３】第３実施形態の薄膜トランジスタの構成を示す図である。
【図４】第４実施形態の薄膜トランジスタの構成を示す図である。
【図５】第５実施形態の薄膜トランジスタの構成を示す図である。
【図６】第６実施形態の表示装置の構成を示す図である。
【図７】従来の薄膜トランジスタの構成を示す図である。
【符号の説明】
【００６３】
１，２０，２１，２２，２３…薄膜トランジスタ、３…基板、５…ゲート電極、７…ゲート絶縁膜、９…ソース電極、１１…チャネル部半導体薄膜、１５，１５ａ，１５ｂ…ドレイン電極、３０…表示装置、３２…有機電界発光素子（表示素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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