(57)【要約】【課題】共通ゲートを備える相補型金属酸化物半導体トランジスタ、それを備える論理素子及びそのトランジスタの製造方法を提供することである。【解決手段】ベース基板及びベース基板上に備えられた所定形態のシリコン層を備えるが、シリコン層にＰ−チャンネルトランジスタ、及びそれと交差しつつ、ゲートを共有するＮ−チャンネルトランジスタが形成されており、Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするＣＭＯＳ薄膜トランジスタである。【選択図】図１
2006173632.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板上に備えられた所定形態のシリコン層と、を備え、
前記シリコン層にＰ−チャンネルトランジスタ及びそれと交差しつつ、ゲートを共有するＮ−チャンネルトランジスタが形成されており、
前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするＣＭＯＳ薄膜トランジスタ。
【請求項２】
前記ショットキー障壁誘発物質層は、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタ。
【請求項３】
前記ゲートは、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタ。
【請求項４】
ＣＭＯＳ薄膜トランジスタを備えるインバータにおいて、
前記ＣＭＯＳ薄膜トランジスタは、Ｐ−チャンネルトランジスタと、
前記Ｐ−チャンネルトランジスタと交差しつつ、ゲートを共有するＮ−チャンネルトランジスタと、
ベース基板と、
前記ベース基板上に備えられた所定形態のシリコン層と、を備え、
前記シリコン層に前記Ｐ−チャンネルトランジスタ及び前記Ｎ−チャンネルトランジスタが形成されており、
前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするインバータ。
【請求項５】
前記ショットキー障壁誘発物質層は、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項４に記載のインバータ。
【請求項６】
前記ゲートは、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項４に記載のインバータ。
【請求項７】
ＣＭＯＳ薄膜トランジスタ２つを備えるＮＯＲ型論理素子において、
前記ＣＭＯＳ薄膜トランジスタは、
Ｐ−チャンネルトランジスタと、
前記Ｐ−チャンネルトランジスタと交差し、ゲートを共有するＮ−チャンネルトランジスタと、
ベース基板と、
前記ベース基板上に備えられた所定形態のシリコン層と、を備え、
前記シリコン層に前記Ｐ−チャンネルトランジスタ及び前記Ｎ−チャンネルトランジスタが形成されており、
前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするＮＯＲ型論理素子。
【請求項８】
前記ショットキー障壁誘発物質層は、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項７に記載のＮＯＲ型論理素子。
【請求項９】
前記ゲートは、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項７に記載のＮＯＲ型論理素子。
【請求項１０】
ＣＭＯＳ薄膜トランジスタ２つを備えるＮＡＮＤ型論理素子において、
前記ＣＭＯＳ薄膜トランジスタは、
Ｐ−チャンネルトランジスタと、
前記Ｐ−チャンネルトランジスタと交差し、ゲートを共有するＮ−チャンネルトランジスタベース基板と、
前記ベース基板上に備えられた所定形態のシリコン層と、を備え、
前記シリコン層に前記Ｐ−チャンネルトランジスタ及び前記Ｎ−チャンネルトランジスタが形成されており、
前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするＮＡＮＤ型論理素子。
【請求項１１】
前記ショットキー障壁誘発物質層は、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項１０に記載のＮＡＮＤ型論理素子。
【請求項１２】
前記ゲートは、白金層及びエルビウム層のうち、何れか１つであることを特徴とする請求項１０に記載のＮＡＮＤ型論理素子。
【請求項１３】
ベース基板上にシリコン層を形成する第１段階と、
前記シリコン層にＰ−チャンネルトランジスタが形成される第１領域と、前記第１領域に交差し、Ｎ−チャンネルトランジスタが形成される第２領域を限定する第２段階と、
前記シリコン層を、前記限定された第１及び第２領域でパターニングする第３段階と、
前記第１及び第２領域に各々Ｐ−チャンネル及びＮ−チャンネルトランジスタを形成するが、前記Ｐ−チャンネルトランジスタとＮ−チャンネルトランジスタのうち、選択された何れか１つのトランジスタのソース及びドレイン表面にショットキー障壁誘発物質層を形成し、前記Ｐ−チャンネル及びＮ−チャンネルトランジスタが交差する領域に共通ゲートを形成する第４段階と、を含むことを特徴とする半導体素子の形成方法。
【請求項１４】
前記ショットキー障壁誘発物質層は、白金層及びエルビウム層のうち、何れか１つで形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記ゲートは、白金層及びエルビウム層のうち、何れか１つで形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１６】
前記ショットキー障壁誘発物質層を形成した後、その結果物をアニーリングすることを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１７】
前記半導体素子はＣＭＯＳ薄膜トランジスタであることを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１８】
前記半導体素子はインバータであることを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１９】
前記半導体素子はＮＯＲ型論理素子であることを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項２０】
前記半導体素子はＮＡＮＤ型論理素子であることを特徴とする請求項１３に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、より詳細には、共通ゲートを備える相補型金属酸化物半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ：ＣＭＯＳ）トランジスタ、それを備える論理素子及び前記ＣＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを１つの基板に構成し、それぞれの短所を相互補完するためのものである。したがって、ＣＭＯＳトランジスタを利用すれば、駆動電力は低く、動作速度は相対的に速くなった半導体素子を具現しうる。
【０００３】
ＣＭＯＳトランジスタは、通常共通ゲートを使用する。すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのうち、何れか１つを駆動させる時、前記両トランジスタのゲートいずれにも駆動電圧が印加される。
【０００４】
ところが、このような駆動過程で何れか１つのトランジスタ、例えば、ＮＭＯＳトランジスタが駆動される時、オフ状態になければならないＰＭＯＳトランジスタが駆動されうる問題点を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前記問題点を改善するために案出されたものであって、その技術的課題は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の駆動が連係されることを防止しうるＣＭＯＳ薄膜トランジスタを提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、前記ＣＭＯＳ薄膜トランジスタを備える論理素子を提供することである。
本発明が解決しようとするさらに他の技術的課題は、前記ＣＭＯＳ薄膜トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するために本発明は、ベース基板及び前記ベース基板上に備えられた所定形態のシリコン層を備えるが、前記シリコン層にＰ−チャンネルトランジスタ及びこれと交差しつつ、ゲートを共有するＮ−チャンネルトランジスタが形成されており、前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層（Schottky barrier inducing material layer）が形成されたことを特徴とするＣＭＯＳ薄膜トランジスタを提供する。
【０００８】
前記ショットキー障壁誘発物質層は、白金（Ｐｔ）層またはエルビウム（Ｅｒ）層でありうる。
前記ゲートは、白金層またはエルビウム層でありうる。
前記他の技術的課題を達成するために本発明は、ＣＭＯＳ薄膜トランジスタを備えるインバータにおいて、前記ＣＭＯＳ薄膜トランジスタは、Ｐ−チャンネルトランジスタと、前記Ｐ−チャンネルトランジスタと交差してゲートを共有するＮ−チャンネルトランジスタと、ベース基板と前記ベース基板上に備えられた所定形態のシリコン層と、を備えるが、前記シリコン層に前記Ｐ−チャンネルトランジスタ及び前記Ｎ−チャンネルトランジスタが形成されており、前記Ｐ−チャンネル及びＮ−チャンネルトランジスタのうち、選択されたいずれか１つのソース及びドレイン表面にショットキー障壁誘発物質層が形成されたことを特徴とするインバータを提供する。
【０００９】
前記他の技術的課題を達成するために本発明は、ＣＭＯＳ薄膜トランジスタ２つを備えるＮＯＲ型論理素子において、前記ＣＭＯＳ薄膜トランジスタの構成が、前記インバータの場合と同じであることを特徴とするＮＯＲ型論理素子を提供する。
前記他の技術的課題を達成するために本発明はまた、Ｐ−チャンネル及びＮ−チャンネルトランジスタで構成されたＣＭＯＳ薄膜トランジスタ２つを備えるＮＡＮＤ型論理素子において、前記ＣＭＯＳ薄膜トランジスタが、前記インバータの場合と同じであることを特徴とするＮＡＮＤ型論理素子を提供する。
【００１０】
前記インバータとＮＯＲ及びＮＡＮＤ型論理素子において、前記ショットキー障壁誘発物質層とゲートは、白金層またはエルビウム層でありうる。
前記さらに他の技術的課題を達成するために本発明は、ベース基板上にシリコン層を形成する第１段階、前記シリコン層にＰ−チャンネルトランジスタが形成される第１領域と前記第１領域に交差してＮ−チャンネルトランジスタが形成される第２領域を限定する第２段階、前記シリコン層を前記限定された第１及び第２領域でパターニングする第３段階、前記第１及び第２領域に各々Ｐ−チャンネル及びＮ−チャンネルトランジスタを形成するが、前記Ｐ−チャンネルトランジスタとＮ−チャンネルトランジスタとのうち、選択された何れか１つトランジスタのソース及びドレイン表面にショットキー障壁誘発物質層を形成し、前記Ｐ−チャンネル及びＮ−チャンネルトランジスタが交差する領域に共通ゲートを形成する第４段階を含むことを特徴とするＣＭＯＳ薄膜トランジスタの形成方法を提供する。
【００１１】
この方法で、前記ショットキー障壁誘発物質層は、白金層またはエルビウム層で形成しうる。そして、前記ゲートも白金層またはエルビウム層で形成しうる。
また、前記ショットキー障壁誘発物質層を形成した後、その結果物を所定の温度でアニーリングしうる。
【００１２】
このような本発明を利用すれば、ＣＭＯＳトランジスタでＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の駆動連係を防止でき、ＣＭＯＳ素子の信頼性を高めうる。また、１つあるいは２つの素子を使用して論理素子を具現できるので、集積度を高めることができる。
【発明の効果】
【００１３】
本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを１つのシリコン層に交差して形成し、交差される領域上に共通ゲートを備える。また、ＰＭＯＳトランジスタのソース及びドレイン表面にショットキー障壁誘発物質層がさらに備えられている。
これにより、ＰＭＯＳトランジスタの正のスレショルド電圧がＮＭＯＳトランジスタのスレショルド電圧より高まって、ＮＭＯＳトランジスタの駆動時に、ＰＭＯＳトランジスタが共に駆動されることを防止しうる。このようにして、本発明のＣＭＯＳトランジスタ自体の信頼性はもとより、これが使われる論理素子、例えば、ＮＯＴゲート、ＮＯＲゲートまたはＮＡＮＤゲートの信頼性も高めることができる。また、１つまたは２つの素子を使用して前記論理素子を具現できるので、集積度を高めうる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態による共通ゲートを備えるＣＭＯＳ薄膜トランジスタ（以下、ＣＭＯＳトランジスタ）とそれを備える論理素子と前記ＣＭＯＳトランジスタの製造方法を、添付した図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示した。添付された各図面において、右側図面は、左側図面の右側面図である。
【００１５】
図１を参照すれば、ベース基板Ｓ１上にＰ−チャンネルトランジスタ、すなわち、ＰＭＯＳトランジスタＰＴが備えられており、これに直交するＮ−チャンネルトランジスタ、すなわち、ＮＭＯＳトランジスタＮＴが備えられている。ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴとが交差する地点に共通ゲートＧが存在する。ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴは、単一体である。例えば、ＰＭＯＳトランジスタＰＴとＮＭＯＳトランジスタＮＴは、所定厚さを有する単一シリコン層に備えられたものである。
【００１６】
図２は、図１を２−２’方向に切開した断面を示す図面である。
図２を参照すれば、ベース基板Ｓ１は、半導体基板４０と酸化膜４２が順次に積層されたＳＯＩ基板である。酸化膜４２は、シリコン酸化膜であり得る。酸化膜４２上にシリコン層４４が存在する。シリコン層４４は、ｐ型導電性不純物がドーピングされたソースＰＳ、ドレインＰＤを備える。ソースＰＳとドレインＰＤとの間にチャンネルが形成されている。ソースＰＳ、ドレインＰＤの表面にショットキー障壁誘発物質層４６が存在する。この物質層４６は、例えば、２００Åの厚さを有するＰｔ層またはＥｒ層でありうる。ソースＰＳとドレインＰＤとの間のシリコン層４４上にゲート絶縁膜５２及び共通ゲートＧが順次に積層されている。ゲート絶縁膜５２は、シリコン酸化膜であり得る。共通ゲートＧは、所定厚さ、例えば、２００Å程度の厚さを有するＰｔ層またはＥｒ層でありうる。
【００１７】
図３は、図１を３−３’方向に切開した断面図である。
図３を参照すれば、シリコン層４４のＮＭＯＳトランジスタＮＴとして使われる部分は、ｎ型導電性不純物がドーピングされたソースＮＳ及びドレインＮＤを含んでいる。ソースＮＳとドレインＮＤとの間のシリコン層４４は、チャンネルとして使われる。
【００１８】
このように、ＰＭＯＳトランジスタＰＴのソースＰＳ及びドレインＰＤとチャンネル上にショットキー障壁誘発物質層４６が備えられたところ、図１に示した本発明によるＣＭＯＳトランジスタでＰＭＯＳトランジスタＰＴの正のスレショルド電圧は、ＮＭＯＳトランジスタＮＴの正のスレショルド電圧より高まる。したがって、本発明によるＣＭＯＳトランジスタを利用することによって、ＮＭＯＳトランジスタを駆動させる過程でＰＭＯＳトランジスタが共に駆動される従来の問題点が解消されうる。
【００１９】
次いで、図１に図示した本発明のＣＭＯＳトランジスタの多様な応用例について説明する。
図４は、１つのＰＭＯＳトランジスタＰＴと１つのＮＭＯＭトランジスタＮＴとで構成されたインバータ回路を示す。そして、図５は、図４のインバータを図１に図示した本発明のＣＭＯＳトランジスタで構成した例を示す。
【００２０】
図５を参照すれば、ＰＭＯＳトランジスタＰＴのドレインＰＤに連結されたコンタクトパッドＰ２とＮＭＯＳトランジスタＮＴのドレインＮＤに連結されたコンタクトパッドＮ２は、導電性配線５０に連結されている。導電性配線５０は、外部のセンシング手段に連結される。ＰＭＯＳトランジスタＰＴのソースＰＳには、コンタクトパッドＰ１を通じて電源電圧Ｖｄｄが印加される。また、ＮＭＯＳトランジスタＮＴのソースＮＳにグラウンド電圧ＶＧＮＤが印加される。ソース及びドレインにショットキー障壁誘発物質がドーピングされたＰＭＯＳトランジスタＰＴはショットキー障壁を有するが、前記ショットキー障壁誘発物質としてＰｔがドーピングされており、チャンネルにｐ型導電性不純物がドーピングされている場合、ＰＭＯＳトランジスタＰＴのスレショルド電圧は、０．９Ｖ程度に高まる。したがって、図５に示したインバータの共通ゲートＧにＮＭＯＳトランジスタＮＴのスレショルド電圧（例えば、０．５Ｖ）より高く、ＰＭＯＳトランジスタＰＴのスレショルド電圧０．９Ｖより低い所定の電圧（例えば、０．７Ｖ）が入力電圧に印加される場合、ＮＭＯＳトランジスタＮＴは、オン（ＯＮ）状態になるが、ＰＭＯＳトランジスタＰＴはオフ（ＯＦＦ）状態となる。これにより、グラウンド電圧ＶＧＮＤがそのまま出力される。
【００２１】
一方、共通ゲートＧに負の電圧（例えば、−１Ｖ）が印加される場合、ＮＭＯＳトランジスタＮＴは、オフ状態になるが、ＰＭＯＳトランジスタＰＴは、オン状態となる。したがって、図５のインバータで電源電圧Ｖｄｄが出力される。
図６は、ＮＯＲゲート回路を示す。図６を参照すれば、ＮＯＲゲートは、第１及び第２ＰＭＯＳトランジスタＰＴ１、ＰＴ２と第１及び第２ＮＭＯＳトランジスタＮＴ１、ＮＴ２で構成される。図７は、図６のＮＯＲゲートを図１に図示した本発明のＣＭＯＳ２つで構成した例を示す。図７において参照符号ＣＴ１とＣＴ２は、本発明による第１及び第２ＣＭＯＳトランジスタを示す。
【００２２】
図７を参照すれば、第１ＣＭＯＳトランジスタＣＴ１に含まれた第１ＰＭＯＳトランジスタＰＴ１のソースＰＳ１には、コンタクトパッドＰ２を通じてＶｄｄが連結される。第１ＰＭＯＳトランジスタＰＴ１のドレインＰＤ１に連結されたコンタクトパッドＰ１と第２ＰＭＯＳトランジスタＰＴ２のソースＰＳ２に連結されたコンタクトパッドＰ１１は、導電性配線６０に連結されている。第１ＮＭＯＳトランジスタＮＴ１のソースＮＳ１に連結されたコンタクトパッドＮ１と第２ＮＭＯＳトランジスタＮＴ２のソースＮＳ２に連結されたコンタクトパッドＮ１１には、グラウンド電圧ＶＧＮＤが印加される。第１ＮＭＯＳトランジスタＮＴ１と第２ＮＭＯＳトランジスタＮＴ２との共通ドレインＣＤに連結されたコンタクトパッドＮＣと第２ＰＭＯＳトランジスタＰＴ２のドレインＰＤ２に連結されたコンタクトパッドＰ２２は、導電性配線６４で連結されている。また、第２ＰＭＯＳトランジスタＰＴ２のドレインＰＤ２に連結されたコンタクトパッドＰ２２は、他の導電性配線６２を通じて外部センシング手段（図示せず）に連結される。
【００２３】
このような状態で第１ＣＭＯＳトランジスタＣＴ１のゲートＧ１と第２ＣＭＯＳトランジスタＣＴ２のゲートＧ２に各々入力Ａと入力Ｂが与えられれば、導電性配線６２を通じて出力される値は前記入力Ａ、Ｂに対してＮＯＲ演算を満足する値となる。
図８は、ＮＡＮＤゲート回路を示す。図９は、図１に図示した本発明のＣＭＯＳトランジスタ２つを用いて図８に図示したＮＡＮＤゲート回路を構成した例を示す。
【００２４】
図９を参照すれば、第１ＰＭＯＳトランジスタＰＴ１のソースＰＳ１に連結されたコンタクトパッドＰ２と第２ＰＭＯＳトランジスタＰＴ２のソースＰＳ２に連結されたコンタクトパッドＰ１１は導電性配線７０に連結されている。導電性配線７０を通じて第１ＰＭＯＳトランジスタＰＴ１のソースＰＳ１及び第２ＰＭＯＳトランジスタＰＴ２のソースＰＳ２に電源電圧Ｖｄｄが印加される。第１ＮＭＯＳトランジスタＮＴ１のソースＮＳ１に連結されたコンタクトパッドＮ１にグラウンド電圧ＶＧＮＤが印加される。第１ＰＭＯＳトランジスタＰＴ１のドレインＰＤ１に連結されたコンタクトパッドＰ１と第２ＰＭＯＳトランジスタＰＴ２のドレインＰＤ２に連結されたコンタクトパッドＰ２２は、導電性配線７２で連結されている。また、第２ＰＭＯＳトランジスタＰＴ２のドレインＰＤ２に連結されたコンタクトパッドＰ２２と第２ＮＭＯＳトランジスタＮＴ２のドレインＮＤ２に連結されたコンタクトパッドＮ１１は、導電性配線７４で連結されている。第２ＮＭＯＳトランジスタＮＴ２のドレインＮＤ２は、他の導電性配線７６を通じて外部センシング手段に連結されている。このような状態で、第１及び第２ゲートＧ１、Ｇ２に各々入力Ａ、Ｂが与えられれば、第２ＮＭＯＳトランジスタＮＴ２のドレインＮＤ２から出力される値は前記入力Ａ、Ｂに対するＮＡＮＤ演算を満足する値となる。
【００２５】
次いで、図１に図示した本発明のＣＭＯＳトランジスタの製造方法を説明する。図１０において、左側は図１を２−２’方向に切開した断面を、右側は３−３’方向に切開した断面を示す。
図１０を参照すれば、ベース基板Ｓ１上にシリコン層４４を形成する。ベース基板Ｓ１は、半導体基板４０と酸化膜４２とを順次に積層して形成しうる。この際、半導体基板４０は、５００Å程度の厚さを有するＮ型またはＰ型シリコン基板でありうる。酸化膜４２は、シリコン酸化膜で形成しうる。また、シリコン層４４は、例えば、２，０００ｎｍ（２μｍ）の厚さに形成しうる。ベース基板Ｓ１は、単一半導体基板でもあり得る。
【００２６】
次いで、電子ビームを利用してシリコン層４４を、ＭＯＳトランジスタの形成に適するように所定の幅（例えば、１００ｎｍ）と所定の長さを有するようにパターニングする。  図１１は、前記パターニング以後のシリコン層４４の平面を示す。
図１１において、参照符号Ａ１とＡ２は、各々ＰＭＯＳトランジスタが形成される領域（以下、第１領域）とＮＭＯＳトランジスタが形成される領域（以下、第２領域）とを示す。前記２領域は、入れ替わっても良い。
【００２７】
図１２ないし図１８において、左側は図１１をＡ−Ａ’方向に切開した断面図であり、右側は図１２をＢ−Ｂ’方向に切開した断面図である。
図１２を参照すれば、シリコン層４４上に第１領域Ａ１を覆うマスクＭ１を形成する。この状態で、シリコン層４４の全面にＮ＋導電性不純物１００をイオン注入する。次いで、マスクＭ１を除去する。その結果、図１３に示したように、シリコン層４４の第２領域Ａ２のうち、マスクＭ１で覆われていない部分にＮ＋導電性不純物が注入され、シリコン層４４にソースＮＳ及びドレインＮＤが形成される。
【００２８】
次いで、図１４を参照すれば、シリコン層４４上に第２領域Ａ２を覆うマスクＭ２を形成する。次いで、シリコン層４４の全面にＰ＋導電性不純物１０２をイオン注入する。そして、マスクＭ２を除去する。前記２番目のイオン注入の結果、図１５に示したように、シリコン層４４の第１領域Ａ１にＰ＋導電性不純物がドーピングされたソースＰＳ及びドレインＰＤが与えられた間隔で形成される。次いで、ソースＰＳ及びドレインＰＤ間のシリコン層４４にチャンネル形成のためのＰ＋ドーピングを実施する。
【００２９】
次いで、図１６に図示したように、シリコン層４４の第２領域Ａ２をマスクＭ３で覆う。図１１から分かるように、第１及び第２領域Ａ１、Ａ２は相互に交差し、交差する部分で二領域は所定領域を共有する。これにより、マスクＭ３を形成する過程でシリコン層４４の第１領域Ａ１であって、第２領域Ａ２と共有するとともに後でゲートの形成される領域も、マスクＭ３で覆われる。したがって、マスクＭ３が形成された後、シリコン層４４の上部面で露出される部分は第１領域Ａ１のソースＰＳ及びドレインＰＤだけである。マスクＭ３を形成した後、第１領域Ａ１のソースＰＳ及びドレインＰＳ上にショットキー障壁誘発物質層４６を形成する。ショットキー障壁誘発物質層４６は、所定の蒸着方法、例えば、スパッタリング方法を用いてショットキー障壁を形成しうる所定の物質、例えば、ＰｔまたはＥｒなどをソースＰＳ及びドレインＰＤ表面に蒸着させて形成されるＰｔ層またはＥｒ層でありうる。この際、ショットキー障壁誘発物質層４６は、所定厚さ、例えば、２００Å程度の厚さに形成しうる。このように、ショットキー障壁誘発物質層４６を形成した後、物質層４６が形成された結果物を所定の温度、例えば、５００℃で所定時間アニーリングする。次いで、マスクＭ３を除去する。必要な場合、マスクＭ３は前記アニーリング前に除去しても良い。
【００３０】
次いで、図１７を参照すれば、マスクＭ３を除去した後、シリコン層４４の第１及び第２領域Ａ１、Ａ２が交差する領域、すなわちゲートが形成される領域上にゲート絶縁膜５２を形成する。ゲート絶縁膜５２は、シリコン酸化膜で形成しうる。引き続き、電子ビームを用いた写真エッチング工程を用いてベース基板Ｓ１上にゲート絶縁膜５２が露出されるマスクＭ４を形成する。露出されたゲート絶縁膜５２上に所定の導電性物質、例えば、ＰｔまたはＥｒを積層してゲートＧを形成する。この際、ゲートＧは、所定厚さ、例えば、２００Å程度に形成しうる。ゲートＧを形成する過程でＰｔやＥｒはスパッタリング方法で積層しうる。このようにＰｔまたはＥｒでゲートＧを形成した後には、ベース基板Ｓ１を所定の温度、例えば、５００℃で所定時間アニーリングする。アニーリング後、あるいはアニーリング前にマスクＭ４を除去する。こうして、シリコン層４４の第１領域Ａ１にショットキー障壁を有するＰＭＯＳ薄膜トランジスタが形成され、第２領域Ａ２にＮＭＯＳ薄膜トランジスタが形成される。
【００３１】
前記のようにアニーリング工程を実施し、マスクＭ４を除去した後、図１８に示したように、ベース基板Ｓ１上にシリコン層４４とその上に形成された積層物を覆う層間絶縁層５６を形成する。層間絶縁層５６にシリコン層４４の第１領域Ａ１のソースＰＳ、ドレインＰＤ、第２領域Ａ２のソースＮＳ及びドレインＮＤが露出されるビアホールｈを形成する。次いで、層間絶縁層５６上にビアホールｈを通じて第１領域Ａ１のソースＰＳに連結されるコンタクトパッドＰ１、ドレインＰＤに連結されるコンタクトパッドＰ２、第２領域Ａ２のソースＮＳに連結されるコンタクトパッドＮ１、ドレインＮＤに連結されるコンタクトパッドＮ２を形成する。前記コンタクトパッドＰ１、Ｐ２、Ｎ１、Ｎ２は、所定の金属、例えば、アルミニウムを使用して１，０００Åの厚さに形成しうる。この際、結果物は、水素雰囲気で４５０℃でアニーリングしうる。
【００３２】
一方、ゲートＧコンタクトのためのコンタクトパッドは、後続工程で、これと別途に形成しうる。
前記説明で多くの事項を具体的に記述したが、そのような記述は本発明の範囲を限定するよりは、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野で当業者ならば、ベース基板Ｓ１をＳＯＩ基板の代わりに、一般の半導体基板を使用し、前記一般の半導体基板に薄膜トランジスタではない、通常のトランジスタを前述した本発明の技術的思想によって形成しうる。また、ショットキー障壁誘発物質層として、ＰｔやＥｒの代わりに、他の物質を使用しうる。よって、本発明の範囲は、説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００３３】
相補性を有するトランジスタが使われるあらゆる製品、例えば、メモリ装置、コンピュータ、家電製品、ディスプレー、携帯電話、携帯用マルチメディア機器などに使われうる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態による共通ゲートを備える相補型金属酸化物半導体薄膜トランジスタの平面図である。
【図２】図１を２−２’方向に切開した断面図である。
【図３】図１を３−３’方向に切開した断面図である。
【図４】インバータ回路を示す図面である。
【図５】図１のＣＭＯＳトランジスタを用いて図４のインバータを具現した例を示す平面図である。
【図６】ＮＯＲゲートの回路図である。
【図７】図１のＣＭＯＳトランジスタを用いて図６のＮＯＲゲートを具現した例を示す平面図である。
【図８】ＮＡＮＤゲートの回路図である。
【図９】１のＣＭＯＳトランジスタを用いて図８のＮＡＮＤゲートを具現した例を示す平面図である。
【図１０】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１１】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１２】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１３】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１４】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１５】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１６】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１７】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【図１８】図１のＣＭＯＳトランジスタの製造方法を段階別に示す断面図である。
【符号の説明】
【００３５】
４０    半導体基板
４２    酸化膜
４４    シリコン層
４６    ショットキー障壁誘発物質層
５２    ゲート絶縁膜
Ｇ    共通ゲート
ＰＳ      ソース
ＰＤ    ドレイン
Ｓ１    ベース基板
ＰＴ    ＰＭＯＳトランジスタ
ＮＴ    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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