(57)【要約】【課題】  チップサイズの縮小化と共になるべく多数の外部端子が配置できる半導体装置及びその製造方法を提供する。【解決手段】  ＩＣチップ１０は、半導体基板１１上に図示しない素子及び層間絶縁膜を介して素子に関係する回路配線が設けられ、ＩＣチップ内部領域１２が構成されている。このＩＣチップ内部領域１２中の対角線に沿うように、トランジスタ、抵抗、容量等の素子の形成を禁止する素子禁止領域１３が設けられている。ＩＣチップ１０最上層は保護膜１４が形成され、素子禁止領域１３上方には保護膜１４が開口され外部端子１５が配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に素子及び層間絶縁膜を介して前記素子に関係する回路配線が設けられているＩＣチップ内部領域と、
前記ＩＣチップ内部領域中に設けられた前記素子の形成を禁止する素子禁止領域と、
前記素子禁止領域上方に設けられた外部端子領域と、
を含む半導体装置。
【請求項２】
前記外部端子領域は、前記ＩＣチップ内部領域の対角線に沿うように前記素子禁止領域が設定され、互いに異なる方向より外部からの接続線が設けられるよう２列で配置された外部パッドを有する請求項１記載の半導体装置。
【請求項３】
前記回路配線は、その一部が前記素子禁止領域を横切っている請求項１または２記載の半導体装置。
【請求項４】
半導体基板上に素子及び層間絶縁膜を介して前記素子に関係する回路配線が設けられているＩＣチップ内部領域と、
前記ＩＣチップ内部領域において、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って設定された前記素子の形成を禁止する素子禁止領域と、
前記素子禁止領域上方に設けられた外部端子領域と、
を含む半導体装置。
【請求項５】
前記外部端子領域は、互いに異なる方向より外部からの接続線が設けられるよう２列で配置された外部パッドまたはバンプ電極を有する請求項４記載の半導体装置。
【請求項６】
前記外部端子領域は、２列で配置された外部パッドを有し、前記外部パッドはそれぞれ互いに異なる方向から伸びるボンディングワイヤにより接続される請求項４記載の半導体装置。
【請求項７】
前記外部端子領域は、２列で配置されたバンプ電極を有し、前記バンプ電極はそれぞれフレキシブル配線基板における配線パターンに接続される請求項４記載の半導体装置。
【請求項８】
前記回路配線は、多層配線であり所定層の一部の配線が前記素子禁止領域を横切っている請求項４〜７いずれか一つに記載の半導体装置。
【請求項９】
半導体基板上にＩＣチップに必要な素子及び層間絶縁膜を介して前記素子に関係する回路配線を設ける半導体装置の製造方法において、
前記ＩＣチップの内部領域中で、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って前記素子の形成を禁止する素子禁止領域を形成する工程と、
前記素子禁止領域上方に外部端子領域を設ける工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部端子数が多く、かつチップサイズの縮小化が要求される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路チップは、一般にチップ４辺の外周部に沿ってパッドをレイアウトしている。パッドをチップ外周部４辺に沿って所定間隔で配置していくと、チップサイズの制限から、設けられ得る最大パッド数が決まってくる。この最大パッド数をさらに増やすには、チップサイズを大きくするしかない。すなわち、素子の微細化に比べて個々のパッドは、外部接続部としてあまり小さくはできない。
【０００３】
従来、信号端子数を増やし、電源供給能力を高めるために内部素子領域に高電位電源パッドと低電位電源パッドを設ける構成が開示されている（例えば、特許文献１参照）。複数の高電位電源パッド、低電位電源パッドそれぞれは、内部電源端子として同層の配線で接続され、重なり合わないようレイアウトされる。
【特許文献１】特開平２００３−１２４３１８号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
内部電源端子に限ってではなく、その他の信号端子を含めた外部端子を構成するものとしてパッド数のより多いチップ製品を形成するとなると、パッド領域を外周部周辺に設けるためにチップサイズの拡大はやむを得ない。すると、一製品当りの材料が多くなり、ウェハ１枚から得られる製品数が減少する。これにより、製品のコストアップ、歩留り低下を招く懸念がある。
【０００５】
本発明は上記のような事情を考慮してなされたもので、チップサイズの縮小化と共になるべく多数の外部端子が配置できる半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板上に素子及び層間絶縁膜を介して前記素子に関係する回路配線が設けられているＩＣチップ内部領域と、前記ＩＣチップ内部領域中に設けられた前記素子の形成を禁止する素子禁止領域と、前記素子禁止領域上方に設けられた外部端子領域と、を含む。
【０００７】
上記本発明に係る半導体装置によれば、素子禁止領域はＩＣチップ内部領域中に設けられ、素子禁止領域上方に外部端子領域を設ける。すなわち、外部端子領域はＩＣチップ外周部に限定することをやめ、より多くの外部端子が得られるよう素子禁止領域のパターンをＩＣ内部領域中に確保する。
【０００８】
なお、上記本発明に係る半導体装置において、前記外部端子領域は、前記ＩＣチップ内部領域の対角線に沿うように前記素子禁止領域が設定され、互いに異なる方向より外部からの接続線が設けられるよう２列で配置された外部パッドを有することを特徴とする。ＩＣチップ内部領域の負担の軽減や外部接続の容易さを考慮しつつ、チップサイズを大きくせずにパッド数を最大にする形態の一つである。
また、上記本発明に係る半導体装置において、前記回路配線は、その一部が前記素子禁止領域を横切っていることを特徴とする。素子禁止領域上に外部接続の衝撃に支障がない程度に回路配線を設け、素子禁止領域で分離された素子領域間を内部で配線することもできる。
【０００９】
本発明に係る半導体装置は、半導体基板上に素子及び層間絶縁膜を介して前記素子に関係する回路配線が設けられているＩＣチップ内部領域と、前記ＩＣチップ内部領域において、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って設定された前記素子の形成を禁止する素子禁止領域と、前記素子禁止領域上方に設けられた外部端子領域と、を含む。
【００１０】
上記本発明に係る半導体装置によれば、素子禁止領域は、ＩＣチップ内部領域においてＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って設定される。つまり、ＩＣチップの４辺より長い距離の領域をＩＣチップ内部領域中に求める。これにより、外部端子はＩＣチップ外周部で限定されることなく、より多くの外部端子が得られるようになる。
【００１１】
なお、上記本発明に係る半導体装置において、次のいずれかの特徴を有することによって外部端子領域として安定した接続部を形成することができる。チップサイズを大きくしなくても、ＩＣチップ内部領域の負担の軽減、外部接続の容易さを考慮しつつ、外部端子数をより多く配置することができる。
前記外部端子領域は、互いに異なる方向より外部からの接続線が設けられるよう２列で配置された外部パッドまたはバンプ電極を有することを特徴とする。
前記外部端子領域は、２列で配置された外部パッドを有し、前記外部パッドはそれぞれ互いに異なる方向から伸びるボンディングワイヤにより接続されることを特徴とする。
前記外部端子領域は、２列で配置されたバンプ電極を有し、前記バンプ電極はそれぞれフレキシブル配線基板における配線パターンに接続されることを特徴とする。
また、上記本発明に係る半導体装置において、前記回路配線は、多層配線であり所定層の一部の配線が前記素子禁止領域を横切っていることを特徴とする。素子禁止領域上に外部接続の衝撃に支障がない程度に回路配線を設け、素子禁止領域で分離された素子領域間を内部で配線することもできる。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板上にＩＣチップに必要な素子及び層間絶縁膜を介して前記素子に関係する回路配線を設ける半導体装置の製造方法において、前記ＩＣチップの内部領域中で、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って前記素子の形成を禁止する素子禁止領域を形成する工程と、前記素子禁止領域上方に外部端子領域を設ける工程と、を含む。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、素子禁止領域は、ＩＣチップ内部領域においてＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って設定される。つまり、ＩＣチップの４辺より長い距離の領域をＩＣチップ内部領域中に求める。これにより、外部端子はＩＣチップ外周部で限定されることなく、より多くの外部端子が得られるようになる。
【発明を実施するための形態】
【００１４】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す平面図である。ＩＣチップ１０は、半導体基板１１上に図示しない素子及び層間絶縁膜を介して素子に関係する回路配線が設けられ、ＩＣチップ内部領域１２が構成されている。このＩＣチップ内部領域１２中の対角線に沿うように、トランジスタ、抵抗、容量等の素子の形成を禁止する素子禁止領域１３が設けられている。ＩＣチップ１０最上層は保護膜１４が形成され、素子禁止領域１３上方には保護膜１４が開口され外部端子１５が配置されている。
【００１５】
図２は、図１の素子禁止領域１３付近の第１例を示す断面図である。素子禁止領域１３として機能する素子分離用絶縁膜２１上に多層配線層のための層間絶縁膜２２が形成されている。層間絶縁膜２２上にはＩＣチップ１０最上層の保護膜１４が形成されている。素子禁止領域１３上方には最上層配線が伸長され保護膜１４の開口部に外部端子１５としての電極パッドＰＡＤが形成されている。電極パッドＰＡＤは、図１に示すように２列で配置され、互いに異なる方向より外部からの接続線が設けられるようになっている。
【００１６】
図３は、図１の素子禁止領域１３付近の第２例を示す断面図である。素子禁止領域１３として機能する素子分離用絶縁膜２１上に多層配線層のための層間絶縁膜２２が形成されている。層間絶縁膜２２中には素子分離用絶縁膜２１上方を横切る素子間の回路配線２３が形成されている。層間絶縁膜２２上にはＩＣチップ１０最上層の保護膜１４が形成されている。素子禁止領域１３上方には最上層配線が伸長され保護膜１４の開口部に外部端子１５としての電極パッドＰＡＤが形成されている。電極パッドＰＡＤは、図１に示すように２列で配置され、互いに異なる方向より外部からの接続線が設けられるようになっている。
【００１７】
上記第１実施形態に係る半導体装置の製造方法を説明する。半導体基板１１上にＩＣチップ１０に必要な図示しない素子及び層間絶縁膜を介して素子に関係する回路配線を設けるのであるが、素子禁止領域１３を設ける設計を予め行い、実行する。すなわち、ＩＣチップ１０の内部領域中で、ＩＣチップ１０の４隅部分からＩＣチップの４辺より遠ざける線、例えば対角線上に沿って素子の形成を禁止する素子禁止領域１３を設定し、これに合わせて回路素子が組まれる。素子禁止領域１３上方は、図２の構成、必要に応じて図３のような構成をとる。素子禁止領域１３上方には保護膜１４を開口し、外部端子１５を配置する。
【００１８】
上記実施形態の構成及び製造方法によれば、素子禁止領域１３はＩＣチップ１０の内部領域中に設けられ、素子禁止領域１３上方に外部端子１５の領域を設ける。すなわち、外部端子１５の領域はＩＣチップ１０外周部に限定することをやめ、より多くの外部端子１５が得られるよう素子禁止領域１３のパターンをＩＣ内部領域中に確保している。ＩＣチップ１０外周部付近もＩＣチップ１０の内部領域に含まれるようになる。外部端子１５の領域は、ＩＣチップ１０の内部領域の対角線に沿うように素子禁止領域１３が設定され、互いに異なる方向より外部からの接続線が設けられるよう２列で配置された外部パッドＰＡＤを有する。すなわち、ＩＣチップ１０内部領域の負担の軽減や外部接続の容易さを考慮しつつ、チップサイズを大きくせずに外部端子数（パッド数）を最大にする一形態ができる。
【００１９】
また、回路配線は、その一部が回路配線２３のように素子禁止領域１３を横切っていてもよい。素子禁止領域１３上に外部接続の衝撃に支障がない程度に回路配線２３を設け、素子禁止領域１３で分離された素子領域間を内部で配線することもできる。また、回路配線２３を介在させずにＩＣチップ１０の内部領域中の各素子領域を素子禁止領域１３で完全に分離した構成をとってもよい。これにより、外部端子１５からのノイズの影響を受け難くなる。その場合、一部の外部端子１５どうしを配線接続させて回路配線２３の機能を持たせることもできる。
【００２０】
図４は、本発明の第２実施形態に係る半導体装置の要部構成を示す平面図である。第１実施形態の構成を適用した応用形態であり、図１と同様の箇所には同一の符号を付す。ＩＣチップ１０における外部端子１５（外部パッドＰＡＤ）がワイヤボンディングされた構成となっている。２列で配置された外部パッドＰＡＤ各々は、四方から伸びるボンディングワイヤ４１に接続されている。その他の構成は図１と同様であるので説明は省略する。また、外部パッドＰＡＤとボンディングワイヤ４１の接続部分及びボンディングワイヤ４１のＩＣチップ１０周辺までを図示しない液状樹脂による保護部材で保護してもよい。これにより、外部接続部分の安定化が図れる。
【００２１】
図５は、本発明の第３実施形態に係る半導体装置の要部構成を示す平面図である。第１実施形態の構成を適用した応用形態であり、図１と同様の箇所には同一の符号を付す。ＩＣチップ１０における外部端子１５がバンプ電極ＢＭＰで構成されている。ＩＣチップ１０は、半導体基板１１上に図示しない素子及び層間絶縁膜を介して素子に関係する回路配線が設けられ、ＩＣチップ内部領域１２が構成されている。このＩＣチップ内部領域中１２の対角線に沿うように素子の形成を禁止する素子禁止領域１３が設けられている。ＩＣチップ１０最上層は保護膜１４が形成され、素子禁止領域１３上方には保護膜１４が開口され外部端子１５が配置されている。外部端子１５はここではバンプ電極ＢＭＰであり、各々外部パッド上に設けられている。
【００２２】
図６は、図５の素子禁止領域１３付近の第１例を示す断面図である。素子禁止領域１３として機能する素子分離用絶縁膜２１上に多層配線層のための層間絶縁膜２２が形成されている。層間絶縁膜２２上にはＩＣチップ１０最上層の保護膜１４が形成されている。素子禁止領域１３上方には最上層配線が伸長され保護膜１４の開口部に電極パッドＰＡＤ、この電極パッドＰＡＤ上に図示しないバリアメタルを介してバンプ電極ＢＭＰが形成され、外部端子１５となっている。バンプ電極ＢＭＰは、図５に示すように２列で配置され、互いに異なる方向より外部からの接続線が設けられるようになっている。
【００２３】
図７は、図５の素子禁止領域１３付近の第２例を示す断面図である。素子禁止領域１３として機能する素子分離用絶縁膜２１上に多層配線層のための層間絶縁膜２２が形成されている。層間絶縁膜２２中には素子分離用絶縁膜２１上方を横切る素子間の回路配線２３が形成されている。層間絶縁膜２２上にはＩＣチップ１０最上層の保護膜１４が形成されている。素子禁止領域１３上方には最上層配線が伸長され保護膜１４の開口部に電極パッドＰＡＤ、この電極パッドＰＡＤ上にバンプ電極ＢＭＰが形成され、外部端子１５となっている。バンプ電極ＢＭＰは、図５に示すように２列で配置され、互いに異なる方向より外部からの接続線が設けられるようになっている。
【００２４】
上記実施形態の構成においても、第１実施形態と同様の効果が得られる。すなわち、外部端子１５の領域はＩＣチップ１０外周部に限定することをやめ、より多くの外部端子１５が得られるよう素子禁止領域１３のパターンをＩＣ内部領域中に確保している。ＩＣチップ１０外周部付近もＩＣチップ１０の内部領域に含まれるようになる。外部端子１５の領域は、ＩＣチップ１０の内部領域の対角線に沿うように素子禁止領域１３が設定され、互いに異なる方向より外部からの接続線が設けられるよう２列で配置されたバンプ電極ＢＭＰを有する。すなわち、ＩＣチップ１０内部領域の負担の軽減や外部接続の容易さを考慮しつつ、チップサイズを大きくせずに外部端子数（バンプ数）を最大にする一形態ができる。
【００２５】
また、回路配線は、その一部が回路配線２３のように素子禁止領域１３を横切っていてもよい。素子禁止領域１３上に外部接続の衝撃に支障がない程度に回路配線２３を設け、素子禁止領域１３で分離された素子領域間を内部で配線することもできる。また、回路配線２３を介在させずにＩＣチップ１０の内部領域中の各素子領域を素子禁止領域１３で完全に分離した構成をとってもよい。これにより、外部端子１５からのノイズの影響を受け難くなる。その場合、一部の外部端子１５どうしを配線接続させて回路配線２３の機能を持たせることもできる。
【００２６】
図８は、本発明の第４実施形態に係る半導体装置の要部構成を示す平面図である。第３実施形態の構成を適用した応用形態であり、図７と同様の箇所には同一の符号を付す。ＩＣチップ１０がフレキシブル配線基板８０にフリップチップ実装された構成をフレキシブル配線基板８０の裏面側から表している。フレキシブル配線基板８０は、ポリイミド等でなる配線基材８１にリード８２を有する配線パターンが形成されている。ＩＣチップ１０における２列で配置されたバンプ電極ＢＭＰ各々は、フレキシブル配線基板８０の四方から伸びる配線パターンのリード８１先端に接続されている。バンプ電極ＢＭＰとリード８１の接続は、異方性導電膜や非導電性ペースト等を利用するものや、ハンダまたは超音波を用いた金属接合が考えられる。後者の金属接合の場合、ＩＣチップ１０周辺までを図示しない液状樹脂による保護部材で保護することが考えられる。その他の構成は図７と同様であるので説明は省略する。
【００２７】
上記各実施形態によれば、ＩＣチップ１０が正方形とすると、ＩＣチップ一辺当りに置くことのできる外部端子１５（電極パッドＰＡＤまたはバンプ電極ＢＭＰ）の領域は、ＩＣチップ一辺の長さの√２倍の長さに相当する領域が与えられることになる。従って、外部端子１５の配置数増大に寄与する。
【００２８】
なお、上記各実施形態では、素子禁止領域１３は、ＩＣチップ内部領域１２中の対角線に沿うように設けられたが、これに限らない。ＩＣチップの内部領域中で、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って素子の形成を禁止する素子禁止領域を形成すればよい。このような構成によって、チップサイズを大きくせずに外部端子数（パッドまたはバンプの数）を増やせる一形態ができる。以下、一例を示す。
【００２９】
図９は、本発明の第５実施形態に係る半導体装置の要部構成を示す平面図である。ＩＣチップ９０は、半導体基板９１上に図示しない素子及び層間絶縁膜を介して素子に関係する回路配線が設けられ、ＩＣチップ内部領域９２が構成されている。このＩＣチップ内部領域９２中で、ＩＣチップの４隅部分からＩＣチップの４辺より遠ざける所定線上に沿って素子の形成を禁止する素子禁止領域９３が設けられている。ＩＣチップ１０最上層は保護膜９４が形成され、素子禁止領域９３上方には保護膜９４が開口され外部端子９５が配置されている。外部端子９５の配列は２列で、それぞれＩＣチップの４隅部分の辺から斜め略４５°のレイアウトで構成され、中央では直線的に配列される領域がある。
【００３０】
また、図１０は、本発明の第６実施形態に係る半導体装置の要部構成を示す平面図であり、図９の変形例である。図９と同様の箇所に同一の符号を付している。外部端子９５の配列は２列で、それぞれＩＣチップの４隅部分の辺から斜め略４５°のレイアウトで構成され、中央でさらに斜め略４５°のパターンを有する。
【００３１】
上記図９や図１０の構成によれば、チップ形状に応じた好ましい外部端子９５のレイアウトが実現される。従って、前記図１と同様な効果が得られる。よって、前記上記図９や図１０の構成においても、前記図２、図３の形態が適用可能である。また、前記図４の形態や前記図５、図６、図７の形態、前記図８の形態も適用可能である。
【００３２】
以上説明したように本発明によれば、外部端子領域はＩＣチップ外周部に限定することをやめる。すなわち、より多くの外部端子が得られるよう素子禁止領域のパターンをＩＣ内部領域中に確保する。素子禁止領域は、ＩＣチップ内部領域においてＩＣチップの４隅部分からＩＣチップの４辺より遠ざける線上に沿って設定される。また、素子禁止領域は、ＩＣチップ内部領域の対角線に沿うように設定される。互いに異なる方向より外部からの接続線が設けられるよう２列で外部端子を配置する。これにより、ＩＣチップ内部領域の負担の軽減や外部接続の容易さを考慮しつつ、チップサイズを大きくせずに外部端子数を増やすことができる。従って、一製品当りの材料費が嵩むことなく、ウェハ１枚から得られる製品数は多くなる。これにより、製品のコスト、歩留りの点で優位性が得られる。この結果、チップサイズの縮小化と共になるべく多数の外部端子が配置できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置の要部構成を示す平面図。
【図２】図１の素子禁止領域付近の第１例を示す断面図。
【図３】図１の素子禁止領域付近の第２例を示す断面図。
【図４】第２実施形態に係る半導体装置の要部構成を示す平面図。
【図５】第３実施形態に係る半導体装置の要部構成を示す平面図。
【図６】図５の素子禁止領域付近の第１例を示す断面図。
【図７】図５の素子禁止領域付近の第２例を示す断面図。
【図８】第４実施形態に係る半導体装置の要部構成を示す平面図。
【図９】第５実施形態に係る半導体装置の要部構成を示す平面図。
【図１０】第６実施形態に係る半導体装置の要部構成を示す平面図。
【符号の説明】
【００３４】
１０，９０…ＩＣチップ、１１，９１…半導体基板、１２，９２…ＩＣチップ内部領域、１３，９３…素子禁止領域、１４，９４…保護膜、１５…外部端子、２１…素子分離用絶縁膜、２２…層間絶縁膜、２３…回路配線、４１…ボンディングワイヤ、８０…フレキシブル基板、８１…配線基材、８２…リード、ＰＡＤ…電極パッド、ＢＭＰ…バンプ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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