(57)【要約】      （修正有）【課題】実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供する。【解決手段】半導体基板１０と、半導体基板１０の表面１１に配列して形成される少なくとも一つ以上の配線パターン１３と、半導体基板１０の裏面に配列して形成される少なくとも一つ以上の配線パターン１４と、表面側及び裏面側の配線パターン１３，１４の夫々の面内に形成される、表面１１から裏面１２に貫通する少なくとも一つ以上の貫通電極１５と、を有し、配線パターン１３と配線パターン１４とを貫通電極１５を介して螺旋状に接続することにより形成される螺旋状インダクタ１６を有する半導体装置１を提供する。【選択図】図１Ａ
2006173525.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に配列して形成される少なくとも一つ以上の配線パターンと、
前記半導体基板の裏面に配列して形成される少なくとも一つ以上の配線パターンと、
前記表面側及び裏面側の前記配線パターンの夫々の面内に形成される前記半導体基板の表面から裏面に貫通する少なくとも一つ以上の貫通電極と、
を有し、
前記表面側の配線パターンと前記裏面側の配線パターンとを前記貫通電極を介して螺旋状に接続することにより形成される螺旋状インダクタを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記貫通電極は、前記表面側の配線パターン及び前記裏面側の配線パターンの端部に形成されており、前記螺旋状インダクタは、前記端部同士を前記貫通電極を介して接続することにより形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記表面側の前記各配線パターンの形状は同一であり、
前記裏面側の前記各配線パターンの形状は同一であり、
前記表面側の前記各配線パターンは所定の間隔で一列に配置されており、
前記裏面側の前記各配線パターンは所定の間隔で一列に配置されていること
を特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
巻回軸が一致する複数の前記螺旋状インダクタを有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記各螺旋状インダクタを構成している前記表面側の前記各配線パターンが、前記螺旋状インダクタごとに交互に繰り返し配列されており、前記各螺旋状インダクタを構成している前記裏面側の前記各裏面パターンが、前記螺旋状インダクタごとに交互に繰り返し配列されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記半導体基板の表面側に形成される多層配線構造を有し、
前記表面側の配線パターンは、前記多層配線構造として形成されていること
を特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一項記載の半導体装置であって、
前記半導体基板は、シリコン基板であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、とくにインダクタを半導体基板に実装する技術に関する。
【背景技術】
【０００２】
例えば特許文献１にはその表面にめっきや金属蒸着を施すことにより形成された平面渦巻状のインダクタ（スパイラルインダクタ）を有する半導体基板が開示されている。
【特許文献１】特開平８−９７３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のようなスパイラルインダクタによって所望の大きさのインダクタンスを得ようとすれば、必然的にコイル径を拡大せざるを得ず、それによりインダクタの実装面積が拡がって他の素子や回路を実装するための面積が圧迫されてしまうこととなる。また携帯機器等の対象機器への実装上の問題から、可能なチップサイズに限界がある場合には、回路に要求されるインダクタンス値を得ることができなくなる。さらに、スパイラルインダクタは、その形態上の制約から全体としてコイル径を一定に保つことができないため、共振周波数等の性能に製造ばらつきが生じやすいという問題がある。
【０００４】
本発明はこのような事情に鑑みてなされたもので、実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明のうちの主たる発明は、半導体装置であって、半導体基板と、前記半導体基板の表面に配列して形成される少なくとも一つ以上の配線パターンと、前記半導体基板の裏面に配列して形成される少なくとも一つ以上の配線パターンと、  前記表面側及び裏面側の前記配線パターンの夫々の面内に形成される前記半導体基板の表面から裏面に貫通する少なくとも一つ以上の貫通電極と、を有し、前記表面側の配線パターンと前記裏面側の配線パターンとを前記貫通電極を介して螺旋状に接続することにより形成される螺旋状インダクタを有することとする。
【０００６】
本発明の半導体装置に形成されている螺旋状インダクタは、その一部の構造が貫通電極によって形成されている。このため、従来の平面渦巻状インダクタ等に比べて、半導体基板の表面や裏面に露出する配線パターンの面積が少なくて済むという利点を有する。また従来の平面渦巻状インダクタと異なり、コイル径が一定であるため、共振周波数等の特性の製造ばらつきを生じにくく、品質の安定したインダクタを供給できるという利点を有する。また螺旋状インダクタは、その構造によって半導体基板そのものが磁心（コア）として機能することになるため、必要な大きさのインダクタンスを得やすいという利点を有する。
【発明の効果】
【０００７】
本発明によれば、実装面積が小さく性能ばらつきの少ないインダクタを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
図１Ａ、図１Ｂ、及び図１Ｃに本発明の一実施形態として説明する半導体装置１を示している。図１Ａは本実施形態にかかる半導体装置１の斜視図であり、図１Ｂは半導体装置１を、半導体基板１０の表面１１側から眺めた表面図であり、図１Ｃは半導体装置１を裏面１２側から眺めた裏面図である。
【０００９】
図１Ｃに示すように、半導体基板１０の裏面１２には、矩形の複数の配線パターン（以下、裏面パターン１４（１）〜１４（６）という）が、平行かつ一列に配列されて形成されている。また図１Ｂに示すように、半導体基板１０の表面１１には、その長辺が上記裏面パターン１４対して所定角度傾斜する平行四辺形の複数の配線パターン（以下、表面パターン１３（１）〜１３（６）という）が、平行かつ一列に配列されて形成されている。上記表面パターン１３及び裏面パターン１４は導電体である。導電体の素材は、例えば銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、もしくはこれらの合金等である。
【００１０】
図１Ａ乃至図１Ｃに示すように、表面パターン１３及び裏面パターン１４の夫々の端部には、半導体基板１０の表面１１側から裏面１２側に貫通する貫通電極１５（０）〜１５（１１）が形成されている。この貫通電極１５の断面構造を図２に示している。同図に示すように、貫通電極１５を構成する円筒状の貫通孔１５１の内側面には、絶縁膜１５７が形成されている。また絶縁膜１７の上には、ＴｉＮ／Ｃｕ等からなるバリア層１５２が形成されている。そしてこのバリア層１５２の表面には、導電材１５３がめっきされている。なお、導電材１５３の素材としては、例えば銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、もしくはこれらの合金等が用いられる。
【００１１】
半導体基板１０の裏面１２に形成されている複数の裏面パターン１４（１）〜（６）のうち、裏面パターン１４（１）は、裏面パターン１４（１）の一端に形成されている貫通電極１５（１）を介して、表面パターン１３（１）に接続している。一方、半導体基板１０の表面１１に形成されている複数の表面パターン１３（１）〜（５）のうちの表面パターン１３（１）は、当該表面パターン１３（１）の他端に形成されている貫通電極１５（２）を介して裏面パターン１４（２）に接続している。さらにこの裏面パターン１４（２）は、当該裏面パターン１４（２）の一端に形成されている貫通電極１５（３）を介して表面パターン１３（２）に接続している。またこの表面パターン１３（２）は、当該表面パターン１３（２）の他端に形成されている貫通電極１５（４）を介して裏面パターン１４（３）に接続している。このように、表面パターン→貫通電極→裏面パターン→貫通電極→表面パターンの繋がりが繰り返されることによって、半導体基板１０には、貫通電極１５（０）と貫通電極１５（１１）とを両端とする螺旋状インダクタ１６が形成されている。
【００１２】
上記螺旋状インダクタ１６は、その一部の構造が貫通電極１５によって形成されている。このため、例えば従来の平面渦巻状インダクタに比べて、半導体基板１０の表面１１や裏面１２に露出する配線パターンの面積が少なくて済むという利点を有する。また従来の平面渦巻状インダクタと異なり、半導体基板１０の厚みが一様である限り、コイル径は一定となり、共振周波数等の特性の製造ばらつきを生じにくく、品質の安定したインダクタを供給できるという利点を有する。また螺旋状インダクタは、その構造上、半導体基板１０が磁心（コア）として機能するため、必要な大きさのインダクタンスを得やすいという利点を有する。
【００１３】
なお、本実施形態の螺旋状インダクタ１６は、例えば半導体基板１０に設けられた他の回路や素子に接続して用いられる。また螺旋状インダクタ１６は、例えば半導体装置１０の外部の回路に接続して用いられる。螺旋状インダクタ１６を構成する表面パターン１３や裏面パターン１４、又は貫通電極１５の所定位置に、電極パッドが設けられるか、もしくは、配線パターンやボンディングワイヤーが接続される。
【００１４】
次に半導体装置１の製造方法について説明する。なお、半導体基板１０としては、シリコン基板を用いるものとする。またベースとなるウェハとしては、表面１１及び裏面１２に熱酸化法やプラズマＣＶＤ（Plasma Chemical Vapor Deposition）、スパッタリング法等により５μｍ厚のシリコン酸化膜（ＳｉＯ２）による絶縁層１５５，１５６が施された１３０μｍ厚のシリコンウェハを用いるものとする。
【００１５】
図３に半導体基板１０に貫通電極１５を形成するためのプロセスを示している。まず半導体基板１０の表面１１のうち、貫通電極１５が形成される部分（４０μｍ径）以外の部分にフォトレジストを施した後、四フッ化炭素（ＣＦ４）等のエッチングガスを用いてエッチングを行って、貫通電極１５が形成される部分に形成されている絶縁層１５５を除去する。貫通電極１５が形成される部分に形成されている絶縁層１５５が除去された後の状態を図３（ａ）に示している。
【００１６】
次に六フッ化炭素（ＣＦ６）等のエッチングガスを用いてエッチングを行うことにより、半導体基板１０に貫通孔１５１を形成する（図３（ｂ））。これにより貫通孔１５１の底部に絶縁層１５６が露出する。次に四フッ化炭素（ＣＦ４）等のエッチングガスを用いてエッチングを行い、貫通孔１５１の底部に露出する部分となる部分の絶縁層１５６を除去する（図３（ｃ））。
【００１７】
次に貫通孔１５１の内側面に露出しているシリコン表面を絶縁すべく、貫通孔１５１の内側面にＣＶＤ（Chemical Vapor Deposition）、熱酸化法、スパッタ等の方法により、ＳｉＯ２からなる絶縁膜１５７を形成する（図３（ｄ））。なお、この工程を行うことにより貫通孔１５１の底部に再びＳｉＯ２１５８が付着してしまうこととなる。
【００１８】
次に貫通孔１５１の底部に付着したＳｉＯ２１５８を除去する。この際、貫通孔１５１の表面１１近傍に形成されている絶縁膜１５７が剥がれないようにするために、あらかじめＣＶＤ、熱酸化法、スパッタ等により貫通孔１５１の表面１１近傍に保護膜１５９を形成しておく（図３（ｅ））。そして保護膜１５９を形成した後、表面１１からエッチバックを行う。これにより貫通孔１５１の底部に形成されているＳｉＯ２１５８が除去される。図３（ｆ）にＳｉＯ２１５８が除去された後の状態を示す。
【００１９】
次にＣＶＤによって貫通孔１５１の内側面に下から順にＴｉＮ、Ｃｕを形成してなるバリア層１５２（バリアシード層）を形成する（図３（ｇ））。次にバリア層１５２の表面に半導体基板１０の第２面側から導電材１５３をめっきする（図３（ｈ））。以上の工程を経ることにより半導体基板１０に貫通電極１５が形成される。
【００２０】
次に以上のようにした貫通電極１５が形成された半導体基板１０の裏面１２に裏面パターン１４を形成する。図４に裏面パターン１４を形成する際のプロセスフローを示している。なお、同図では貫通電極１５は省略している。裏面パターン１４の形成に際しては、まず半導体基板１０の裏面１２全面に導電材となるＣｕをめっきする（Ｓ４１０）。次に裏面１２の全面にフォトレジストを施し（Ｓ４１１）、露光・現像を行って裏面パターン１４となる部分をマスクする（Ｓ４１２）。次にエッチングを行って、裏面パターン１４となる部分以外の部分のＣｕを除去する（Ｓ４１３）。次にフォトレジストを除去する（Ｓ４１４）。以上により半導体基板１０の第２面に裏面パターン１４が形成される。
【００２１】
次に半導体基板１０の表面１１に表面パターン１３を形成する。図５に表面パターン１３を形成する際のプロセスフローを示している。なお、同図では貫通電極１５は省略している。表面パターン１３の形成に際しては、まず半導体基板１０の表面１１全面に導電材となるＣｕをめっきする（Ｓ５１０）。次に表面１１にフォトレジストを施して（Ｓ５１１）、露光・現像を行うことにより表面パターン１３を形成する部分をマスクする（Ｓ５１２）。次にエッチングを行って表面パターン１３を形成する部分以外の部分に施されているＣｕを除去する（Ｓ５１３）。そして更にフォトレジストを除去する（Ｓ５１４）。以上により半導体基板１０の表面１１に表面パターン１３が形成される。
【００２２】
以上のプロセスを経た後、半導体基板１０の表面１１側にはソルダーレジストが施され、さらに半田ボールが形成される。その後、さらにダイシングを行ってチップ化することにより、螺旋状インダクタ１６を有する半導体基板１０が完成する。なお、このようにして感性した半導体基板１０には、通常は以上のプロセスに加えて、トランジスタやダイオード、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、リニア（バイポーラ）、バイＣＭＯＳ、ＭＯＳ、ディスクリート等の素子や集積回路等の電子デバイスを形成するためのプロセスが施される。
【００２３】
ところで、以上に説明した構造からなる螺旋状インダクタの構成を多層配線構造からなる半導体装置１に設けることもできる。図６は螺旋状インダクタ１６を多層配線構造からなる半導体装置１に設けた場合の一例である。同図に示す半導体装置１は、半導体基板１０の表面に、第１の絶縁層２１及び第２の絶縁層２２を順に積層してなるものである。
【００２４】
多層配線構造を構成している第１の絶縁層２１や第１の絶縁層２１と第２の絶縁層２２の境界部分、及び第２の絶縁層２２と半導体基板１０の境界部分等には、導電材からなる配線パターン２５（１）〜２５（５）が形成されている。また第２の絶縁層２２の表面には、導電材からなる配線パターン２５（６）が形成されている。また半導体基板１０の裏面１２側には、平行四辺形の複数の配線パターン２５（７）が形成されている。
【００２５】
ここで第２の絶縁層２２の上、すなわち同図に示す半導体装置１の表面に露出している配線パターン２５（６）と、半導体基板１０の裏面１２側に設けられている配線パターン２５（７）とは、貫通電極１５を介して接続している。そして、半導体基板１０には、このような組み合わせからなる配線パターン２５（６）と配線パターン２５（７）と同様の構成が複数の貫通電極１５を介して一つながりに接続されており、これにより全体として一つの螺旋状インダクタ１６が形成されている。なお、このように配線パターン２５（６）と配線パターン２５（７）を貫通電極１５で接続する構成以外にも、例えば配線パターン２５（５）と配線パターン２５（７）の組み合わせや、配線パターン２５（３）と配線パターン２５（７）の組み合わせを貫通電極１５を介して接続することによっても、多層配線構造の半導体装置１に螺旋状インダクタ１６を設けることができる。
【００２６】
なお、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。
【００２７】
例えば、螺旋状インダクタ１６を構成している表面パターン１３や裏面パターン１４の形状は、上述した形状に限られない。
【００２８】
また例えば、半導体装置１に上述した構造からなる、巻数が異なる螺旋状インダクタを複数個設け、これにより半導体基板１０にトランスを形成することができる。図７Ａは巻回軸を一致させて設けた螺旋状インダクタ１６、及び螺旋状インダクタ１７によってトランスが形成された半導体装置１の一例を示す斜視図である。また図７Ｂは、図７Ａに示す半導体装置１を表面方向から見た図である。図７Ｃは、図７Ａに示す半導体装置１を裏面方向から見た図である。これらの図に示しているように、各螺旋状インダクタ１６，１７を構成している表面１１側の各配線パターンが、螺旋状インダクタ１６，１７ごとに交互に繰り返し配列されている。また各螺旋状インダクタ１６，１７を構成している裏面１２側の各配線パターンが、螺旋状インダクタ１６，１７ごとに交互に繰り返し配列されている。
【００２９】
また他の応用例として、一つの半導体装置１に複数の螺旋状インダクタを設け、これら螺旋状インダクタ間の電磁誘導を利用して、２つの回路間で通信を行うようにすることができる。そしてこの場合には電気的な結合を介さずに通信を行うようにすることもできる。またそれぞれに螺旋状インダクタが形成された複数個の半導体装置１を並べて配置し、各半導体装置１に形成されている螺旋状インダクタ間の電磁誘導を利用して通信を行うようにすることもできる。この場合には、平面状の回路基板に半導体装置１を横並びに配置するレイアウトによって螺旋状インダクタ間の磁束を結合させるという、従来のスパイラルインダクタの構成ではできなかった回路設計が可能となる。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明の一実施形態として説明する半導体装置１の構造を示す斜視図である。
【図１Ｂ】本発明の一実施形態として説明する半導体装置１の構造を示す表面図である。
【図１Ｃ】本発明の一実施形態として説明する半導体装置１の構造を示す裏面図である。
【図２】本発明の一実施形態として説明する貫通電極１５の断面構造を示す図である。
【図３】本発明の一実施形態として説明する半導体基板１０に貫通電極１５を形成するためのプロセスを説明する図である。
【図４】本発明の一実施形態として説明する裏面パターン１４を形成するためのプロセスフローである。
【図５】本発明の一実施形態として説明する表面パターン１３を形成するためのプロセスフローである。
【図６】本発明の一実施形態として説明する多層配線構造を有する半導体装置１の断面図である。
【図７Ａ】本発明の一実施形態として説明する半導体装置１の構造を示す斜視図である。
【図７Ｂ】本発明の一実施形態として説明する半導体装置１の構造を示す表面図である。
【図７Ｃ】本発明の一実施形態として説明する半導体装置１の構造を示す裏面図である。
【符号の説明】
【００３１】
１      半導体装置          １０    半導体基板
１１    表面                １２    裏面
１３    表面パターン        １４    裏面パターン
１５    貫通電極            １５１  貫通孔
１５２  バリア層            １５３  導電材
１６    螺旋状インダクタ    １７    螺旋状インダクタ
【図１Ａ】
2006173525.tif 000003
【図１Ｂ】
2006173525.tif 000004
【図１Ｃ】
2006173525.tif 000005
【図４】
2006173525.tif 000006
【図５】
2006173525.tif 000007
【図６】
2006173525.tif 000008
【図７Ａ】
2006173525.tif 000009
【図７Ｂ】
2006173525.tif 000010
【図７Ｃ】
2006173525.tif 000011
【図２】
2006173525.tif 000012
【図３】
2006173525.tif 000013