(57)【要約】【課題】  GaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流低減効果とを実現することができ、しかも、高品質絶縁膜の作製が容易である、汎用性の高い絶縁膜を用いることができる半導体装置を提供する。【解決手段】  窒化物半導体を用いたＨＦＥＴ基板の表面に形成されたSi３Ｎ４膜４１Ａと、Si３Ｎ４膜４１Ａ上に形成されたSiＯ２膜４１Ｂと、SiＯ２膜４１Ｂ上に形成されたゲート電極４２とを備えている。また、Si３Ｎ４膜４１Ａの膜厚が、０.２８ｎｍ〜３ｎｍであり、SiＯ２膜４１Ｂの膜厚が、０.５ｎｍ〜７ｎｍである。【選択図】  図１
2006173294.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体を用いたＨＦＥＴ基板の表面に形成されたSi３Ｎ４膜（４１Ａ）と、
前記Si３Ｎ４膜（４１Ａ）上に形成されたSiＯ２膜（４１Ｂ）と、
前記SiＯ２膜（４１Ｂ）上に形成されたゲート電極（４２）と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記Si３Ｎ４膜（４１Ａ）の膜厚が、０.２８ｎｍ〜３ｎｍであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記SiＯ２膜（４１Ｂ）の膜厚が、０.５ｎｍ〜７ｎｍであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記Si３Ｎ４膜（４１Ａ）の膜厚が、成膜条件が原子層レベルで制御されて形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高温・高出力・高耐圧の半導体装置に関し、特に、半導体装置の中の超高周波化合物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
ヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）には、窒化物半導体を用いたＨＦＥＴ（GaＮ系ＨＦＥＴ）がある。GaＮ系ＨＦＥＴは、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、現在、実用化に向けて盛んに研究が行われている。
【０００３】
一方、ゲート電極下の基板表面上にSiＯ２やSiＮなどの絶縁膜を有する絶縁ゲートＨＦＥＴ構造がある。この絶縁ゲートＨＦＥＴ構造は、ゲート耐圧を増大して電流密度を増大させ、また、消費電力やノイズの増大をもたらすゲートリーク電流を低減する上で、非常に魅力的である。一般に、絶縁ゲートＨＦＥＴには次の課題がある。
（ｉ）絶縁膜と基板表面との間に界面準位が存在すると、ドレイン電流の不安定性（交流動作における電流低減）をもたらすため、このような効果の少ない適切な絶縁膜を選択する必要がある。
（ii）高い利得を得るためには、絶縁性の高い（禁制帯幅の大きい）適切な絶縁膜を用いて、絶縁膜厚を低減することが望ましい。
【０００４】
そこで、現在、高利得が得られる１０ｎｍ未満の薄層絶縁膜を用いた、良好な特性を示す絶縁ゲートＨＦＥＴ、つまり、ドレイン電流の不安定性を伴わず、かつ、十分なゲートリーク電流低減効果が得られる絶縁ゲートＨＦＥＴの開発が行われつつある（非特許文献１、２）。
【非特許文献１】N.Maeda, T, Tawara、 T. Saitoh,K. Tsubaki, and N. Kobayashi, PhysicaStatus Soldi (a) 200, 168 (2003).
【非特許文献２】N. Maeda, T. Makimura,C. Wang, M. Hiroki, T. Makimoto, T. Kobayashi, T. Enoki, Extended Abstracts of the 2004 InternationalConference on Solid State Devices and Materials, Tokyo, 2004, pp.324 (2004).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような背景のもと、薄層絶縁ゲートを用いた高利得・大電流絶縁ゲートＨＦＥＴとして、高品質絶縁膜の作製が容易であり、汎用性の高い絶縁膜を用いて作製可能な絶縁ゲートＨＦＥＴの開発が望まれていた。
【０００６】
本発明は、GaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流低減効果とを実現することができ、しかも、高品質絶縁膜の作製が容易である、汎用性の高い絶縁膜を用いることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、請求項１の発明は、窒化物半導体を用いたＨＦＥＴ基板の表面に形成されたSi３Ｎ４膜と、前記Si３Ｎ４膜上に形成されたSiＯ２膜と、前記SiＯ２膜上に形成されたゲート電極とを備えたことを特徴とする半導体装置である。
請求項２の発明は、請求項１記載の半導体装置において、前記Si３Ｎ４膜の膜厚が、０.２８ｎｍ〜３ｎｍであることを特徴とする。
請求項３の発明は、請求項１または２に記載の半導体装置において、前記SiＯ２膜の膜厚が、０.５ｎｍ〜７ｎｍであることを特徴とする。
請求項４の発明は、請求項１〜３のいずれか１項に記載の半導体装置において、前記Si３Ｎ４膜の膜厚が、成膜条件が原子層レベルで制御されて形成されていることを特徴とする。
【０００８】
本発明による半導体装置の作用は次のとおりである。本発明では、ゲート電極下の基板表面上に、膜厚０.２８ｎｍ〜３ｎｍのSi３Ｎ４膜と、膜厚０.５ｎｍ〜７ｎｍのSiＯ２膜とが、この順に積層されている２層絶縁膜を用いて、絶縁ゲートＨＦＥＴの構造とすることである。また、前記のSi３Ｎ４膜の膜厚が、原子層レベルで制御されて形成されている２層絶縁膜を用いて、絶縁ゲートＨＦＥＴの構造とすることである。
【０００９】
つまり、界面準位の少ない良好な絶縁膜／GaＮ系半導体界面を形成することの可能なSi３Ｎ４膜と、より大きな禁制帯幅を有するSiＯ２膜とをこの順で積層した２層絶縁膜を用いることにより、良好な界面形成によるドレイン電流の安定化と、高い絶縁性を用いた絶縁膜厚の低減との両立が可能となり、薄層絶縁ゲートを用いた高利得・大電流絶縁ゲートＨＦＥＴが実現される。
【００１０】
ここで、もし、良好な界面形成によるドレイン電流の安定化を望んでSi３Ｎ４膜のみを絶縁ゲート膜として用いた場合には、Si３Ｎ４膜の絶縁性がSiＯ２膜の絶縁性に比べて低いため、絶縁膜厚の低減は困難となる。一方、もし、高い絶縁性を用いることにより絶縁膜厚の低減を望んでSiＯ２膜のみを絶縁ゲート膜として用いた場合には、界面準位の少ない良好な界面を形成することが困難なため、ドレイン電流の安定化を得ることは困難になる。したがって、良好な界面形成によるドレイン電流の安定化と、高い絶縁性を用いた絶縁膜厚の低減との両立を得るためには、本発明が有効である。
【発明の効果】
【００１１】
本発明によれば、GaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流低減効果とが、高品質絶縁膜の作製が容易である汎用性の高い絶縁膜を用いて実現される。その結果、薄層絶縁ゲートを用いた高利得・大電流絶縁ゲートＨＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００１２】
つぎに、本発明の実施形態について、図面を参照して詳しく説明する。図１は、本発明の実施形態による半導体装置の一例を示す基本構成図である。図１の半導体装置は、２層絶縁膜を有する絶縁ゲートＨＦＥＴであり、この絶縁ゲートＨＦＥＴは、GaＮ系ＨＦＥＴ構造１０、ソース金属（ソース電極）２０、ドレイン金属（ドレイン電極）３０、および絶縁ゲート４０で構成されている。GaＮ系ＨＦＥＴ構造１０は、SiＣ基板１１、AlGaＮバッファー層１２、GaＮ層１３、およびAlGaＮ層１４で構成され、絶縁ゲート４０は、２層絶縁膜４１とゲート金属（ゲート電極）４２とで構成されている。さらに、２層絶縁膜４１は、Si3Ｎ4膜４１ＡとSiＯ2膜４１Ｂとで構成されている。
【００１３】
本実施形態について具体的に述べる。本実施形態による絶縁ゲートＨＦＥＴでは、SiＣ基板１１にAlGaＮバッファー層１２が形成されている。SiＣ基板１１の代わりに、サファイヤ基板を用いてもよい。AlGaＮバッファー層１２のAl組成が０.１〜１.０である。AlGaＮバッファー層１２にはGaＮ層１３が形成され、さらに、GaＮ層１３にはAlGaＮ層１４が形成されている。AlGaＮ層１４のAl組成が０.１〜１.０である。AlGaＮ層１４の表面には、ソース金属２０、ドレイン金属３０、および絶縁ゲート４０が形成されている。本実施形態では、有機金属気相成長法、あるいは分子線エピタキシー法という結晶成長法を用いて、GaＮ系ＨＦＥＴ構造１０を作製する。この後、素子作製プロセスによって、電極金属の取り付け等を行い、絶縁ゲートＨＦＥＴを作製する。
【００１４】
本実施形態では、絶縁ゲート４０が次のように形成されている。つまり、窒化物基板表面であるGaＮ系ＨＦＥＴ構造１０の表面に、膜厚１〜３ｎｍのSi3Ｎ4膜を積層することにより、界面準位の少ない良好な絶縁膜／半導体界面を形成することができた。あるいは、窒化物基板表面上に、膜厚が原子層レベルで制御された、０.２５〜２.０原子層のSi３Ｎ４膜（膜厚０.１４〜１.１２ｎｍに相当）を積層することにより、界面準位の少ない良好な絶縁膜／半導体界面を形成することができた。膜厚１〜３ｎｍのSi３Ｎ４膜を、原子層レベルでの制御を行って積層しても、差し支えなかった。
【００１５】
なお、Si３Ｎ４膜の主要な配向方向であるｃ軸方向の、Si３Ｎ４膜の格子定数は０.５６ｎｍであり、したがって、１原子層のSi３Ｎ４膜の厚さは、０.５６ｎｍである。ここで、Si３Ｎ４膜の１原子層は、４層の原子面から構成されているため、１／４原子層（０.２５原子層＝０.１４ｎｍ）が厚さの最小単位となる。ここで、膜厚の原子層レベルでの制御は、スパッタ法、ＣＶＤ（Chemical
Vapour Deposition）法等において成膜条件を制御することにより得られた。また、界面準位の少ない良好な絶縁膜／半導体界面を形成することができたことは、ドレイン電流の不安定性（交流動作における電流減少）が生じないことによって確認された。
【００１６】
素子の利得の点からは、Si3Ｎ4膜４１ＡであるSi３Ｎ４の膜厚は薄い方が望ましいが、膜厚が０.５原子層（０.２８ｎｍ）未満になると、ドレイン電流の不安定性が生じた。ドレイン電流の安定化は、Si３Ｎ４の膜厚を増大することにより得られたが、その臨界膜厚は、基板表面のGaＮ系半導体材料およびSi３Ｎ４膜の積層条件に依存し、原子層レベルでの制御を行った積層の場合は０.５〜２.０原子層（膜厚０.２８〜１.１２ｎｍに相当）の範囲内、原子層レベルでの制御を行わない汎用の積層の場合は膜厚１〜３ｎｍの範囲内であった。臨界膜厚以上では、ドレイン電流の動作に相異は見られなかった。図２に、これらの状況を模式的に示す。図２（ａ）は、Si３Ｎ４膜が膜厚０.２８より小さい場合であり、この状態ではドレイン電流に不安定性がある。また、図２（ｂ）は、原子層レベルの膜厚制御にてSi３Ｎ４膜が０.２８〜１.１２ｎｍであるか、汎用の膜厚制御にてSi３Ｎ４膜が１〜３ｎｍの場合であり、ドレイン電流に不安定性がない。このように、膜厚０.２８〜３ｎｍのSi３Ｎ４膜４１Ａによってドレイン電流の安定化が可能であり、この膜厚を用いることが素子利得上も有利である。
【００１７】
つぎに、絶縁膜によるゲートリーク電流の低減効果について説明する。ドレイン電流の安定化が可能な、膜厚０.２８〜３ｎｍのSi３Ｎ４膜４１Ａのみを絶縁ゲート膜として用いた場合には、絶縁効果は十分ではなく、ゲート電圧を正に印加した際のゲートリーク電流の低減は１桁未満であった。したがって、２桁以上の十分なゲートリーク電流の低減効果を得るためには、さらに、Si３Ｎ４膜４１Ａ上に絶縁膜を積層する必要があった。この際には、絶縁性のより高い、つまり、禁制帯幅のより大きい絶縁膜を用いることが、膜厚をできるだけ小さくする上で有利である。
【００１８】
SiＯ２膜は禁制帯幅が約９ｅＶであり、禁制帯幅約５ｅＶのSi３Ｎ４よりも絶縁性が高い。したがって、SiＯ２膜を用いることによって、より小さな膜厚で所定のゲートリーク電流低減効果を得ることができた。実際、ドレイン電流の安定化が可能な、膜厚０.２８〜３ｎｍのSi３Ｎ４膜４１Ａ上に、膜厚０.５ｎｍ以上のSiＯ２膜４１Ｂを積層した２層絶縁膜４１を用いることにより、２桁以上のゲートリーク電流低減効果を得ることが可能であった。図３に、この様子を模式的に示す。図３では、曲線ａが通常ゲートＨＦＥＴのゲートリーク電流の特性を示す。これに対して、膜厚０.２８〜３ｎｍのSi３Ｎ４膜４１Ａと膜厚０.５ｎｍのSiＯ２膜４１Ｂとによりゲートリーク電流低減効果を得た絶縁ゲートＨＦＥＴの特性を曲線ｂに示す。
【００１９】
一般に、正のゲート電圧印加時にゲートリーク電流の増大が顕著で、これを低減することが有効である。正のゲート電圧印加時のゲートリーク電流低減が２桁以上であれば、絶縁ゲートＨＦＥＴの正ゲート電圧印加時のゲート電流を、通常ゲートＨＦＥＴの負ゲート電圧印加時のゲート電流よりも小さくすることが可能であり、ゲートリーク電流低減効果は顕著であるということができる。
【００２０】
なお、半導体基板表面上に、単層のSiＯ２を積層した場合には、ドレイン電流低減効果が起きるため、ゲート絶縁膜として単層で用いることは適切ではないことが確認された。また、本発明におけるSiＯ２膜４１Ｂの最小膜厚は、ドレイン電流の安定化が可能な、膜厚０.２８〜３ｎｍのSi３Ｎ４膜４１Ａ上に積層した場合に、２桁以上のゲートリーク低減効果が認められるときの最小膜厚である０.５ｎｍとする。また、本発明におけるSiＯ２膜４１Ｂの最大膜厚は、上記Ｓｉ３Ｎ４膜４１Ａ上にSiＯ２膜４１Ｂを積層した場合に、ゲート絶縁膜の総膜厚が高利得の得られる１０ｎｍ未満であるので、最大膜厚である７ｎｍとする。
【００２１】
このように、界面準位の少ない良好な絶縁膜／GaＮ系半導体界面を形成することの可能なSi３Ｎ４膜４１Ａと、より大きな禁制帯幅を有するSiＯ２膜４１Ｂとをこの順で積層した２層絶縁膜４１を用いることにより、良好な界面形成によるドレイン電流の安定化と、高い絶縁性を用いた絶縁膜厚の低減との両立が可能となり、薄層絶縁ゲートを用いて高利得・大電流絶縁ゲートＨＦＥＴが実現された。
【００２２】
ここで、SiＯ２膜は、産業技術レベルの現状において、高品質膜を、比較的広い成膜条件下で安定に、高い膜厚制御性で作製することが容易な、半導体電子デバイス製造プロセスにおいて最も汎用性の高い絶縁膜である。このような特長のSiＯ２膜を、本発明の２層絶縁膜４１における上層の高絶縁性絶縁膜として用いることは、素子作製上の利点が大きい。実際、SiＯ２膜４１Ｂの代わりにAl２Ｏ３膜を用いることも可能であったが、スパッタ法において、高品質のAl２Ｏ３膜の作製のためには、成膜条件の厳密な制御が必要であったのに対して、高品質のSiＯ２膜４１Ｂの作製は広い範囲の成膜条件下で可能である。その結果、素子の繰り返し製造において、素子特性の高い再現性を得ることが可能であった。
【００２３】
こうして、本実施形態によれば、窒化物基板表面上に、膜厚１〜３ｎｍのSi３Ｎ４膜４１Ａを積層することにより、界面準位の少ない良好な絶縁膜／半導体界面を形成することができた。
【００２４】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれる。たとえば、基板のGaＮ系ＨＦＥＴ１０がいかなる層構造の場合でも、かかる２層絶縁膜４１を有する絶縁ゲートＨＦＥＴは本発明の範囲内である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による半導体装置の基本構成を示す基本構成図である。
【図２】本発明の実施形態による半導体装置の特性を模式化した図であり、ドレイン電流とドレイン電圧の関係を示す図である。
【図３】本発明の実施形態による半導体装置の特性を模式化した図であり、ゲートリーク電流とゲート電圧の関係を示す図である。
【符号の説明】
【００２６】
１０  GaＮ系ＨＦＥＴ構造
１１  SiＣ基板
１２  AlGaＮバッファー層
１３  GaＮ層
１４  AlGaＮ層
２０  ソース金属
３０  ドレイン金属
４０  絶縁ゲート
４１  ２層絶縁膜
４１Ａ  Si3Ｎ4膜
４１Ｂ  SiＯ2膜
４２  ゲート金属
【図１】
2006173294.tif 000003
【図２】
2006173294.tif 000004
【図３】
2006173294.tif 000005