(57)【要約】【課題】    ロックするまでの時間を短縮することができ、初期制御電圧を、回路の用途に応じて変更することができ、製造条件等により、ロックするまでの時間が変動することを防ぐことのできるＰＬＬ回路およびＤＬＬ回路を提供する。また、ジッタを迅速に低減することのできるＤＬＬ回路を提供する。【解決手段】    ＰＬＬ回路は、位相比較器３と、チャージポンプ４と、ループフィルタ５と、電圧制御発振器６と、選択信号に応じて制御電圧のレベルを選択する電圧設定回路１０と、複数個の選択信号のうち少なくとも１つを出力し、電圧制御発振器６において周波数の増減された出力クロックの、入力クロックに対する逓倍数を検出し、複数個の選択信号の中から最適な選択信号を特定し、電圧設定回路１０に出力する設定値判定回路９とを含み、各回路は、待機信号に応じて処理の開始および停止を行なう。【選択図】        図３
2006025131.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックおよび出力クロックの位相差を検出し、前記位相差に応じた位相差信号を出力する位相比較処理を行なう位相比較器と、
前記位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、
前記出力された制御電流を平滑化し、前記平滑化された制御電流を第１の制御電圧に変換し、出力するループフィルタと、
前記第１の制御電圧または第２の制御電圧に応じて前記出力クロックの周波数を増減し、出力する電圧周波数変換処理を行なう電圧制御発振器と、
入力される選択信号に応じて前記第２の制御電圧のレベルを選択し、出力する制御電圧出力処理を行なう電圧設定回路と、
前記電圧設定回路が出力する前記第２の制御電圧のレベルを設定するために、複数個の選択信号のうち少なくとも１つを前記電圧設定回路に出力し、前記選択信号により前記電圧設定回路が出力した前記第２の制御電圧に応じて前記電圧制御発振器が出力した前記出力クロックの、前記入力クロックに対する第１の逓倍数を検出し、前記第１の逓倍数にもとづいて前記複数個の選択信号の中から最適な選択信号を特定し、前記特定した選択信号を前記電圧設定回路に出力する選択信号として固定する設定値判定処理を行なう設定値判定回路とを含み、
前記チャージポンプ、前記電圧制御発振器、前記電圧設定回路および前記設定値判定回路は、待機信号に応じて前記位相差電流変換処理、前記電圧周波数変換処理、前記制御電圧出力処理および前記設定値判定処理の開始および停止を行なうＰＬＬ回路。
【請求項２】
前記待機信号を受けて第１の制御信号および第２の制御信号を生成するタイマと、
前記選択信号を保持する記憶素子とをさらに含み、
前記電圧設定回路は、前記選択信号を前記記憶素子から取得し、
前記チャージポンプは、前記待機信号が第１の論理レベルおよび前記第２の制御信号が第２の論理レベルである場合に前記位相差電流変換処理を行ない、前記待機信号が第２の論理レベルまたは前記第２の制御信号が第１の論理レベルである場合に前記位相差電流変換処理を停止し、
前記電圧制御発振器は、前記待機信号が第１の論理レベルまたは前記第１の制御信号が第１の論理レベルである場合に前記電圧周波数変換処理を行ない、前記待機信号および前記第１の制御信号が第２の論理レベルである場合に前記電圧周波数変換処理を停止し、
前記電圧設定回路は、前記第１の制御信号が第１の論理レベルまたは前記第２の制御信号が第１の論理レベルである場合に前記制御電圧出力処理を行ない、前記第１の制御信号および前記第２の制御信号が第２の論理レベルである場合に前記制御電圧出力処理を停止し、
前記設定値判定回路は、前記第１の制御信号が第１の論理レベルになると前記設定値判定処理を行ない、前記第１の制御信号が第２の論理レベルになると設定値判定処理を停止する請求項１記載のＰＬＬ回路。
【請求項３】
第１の期間は前記待機信号が第１の論理レベルから第２の論理レベルに変化してから、前記設定値判定回路が前記特定した選択信号を固定するのに十分な期間が経過するまでの期間であり、
前記第１の期間の次の期間である第２の期間は前記待機信号が第２の論理レベルから第１の論理レベルに変化するまでの期間であり、
前記第２の期間の次の期間である第３の期間は前記固定した選択信号に対応して周波数の増減された出力クロックが安定するのに十分な期間が経過するまでの期間であり、
前記第３の期間の次の期間である第４の期間は前記待機信号が第１の論理レベルから第２の論理レベルに変化するまでの期間であり、
前記タイマは、前記第１の期間では前記第１の制御信号を第１の論理レベルとし、かつ、前記第２の制御信号を第２の論理レベルとし、前記第２の期間では前記第１の制御信号および前記第２の制御信号を第２の論理レベルとし、前記第３の期間では前記第１の制御信号を第２の論理レベルとし、かつ、前記第２の制御信号を第１の論理レベルとし、前記第４の期間では前記第１の制御信号および前記第２の制御信号を第２の論理レベルとする請求項２記載のＰＬＬ回路。
【請求項４】
前記待機信号、前記第１の制御信号および前記第２の制御信号が第２の論理レベルである場合に前記記憶素子への電源供給を行なわせ、かつ、前記位相比較器、前記チャージポンプ、前記電圧制御発振器、前記電圧設定回路および前記設定値判定回路のうち少なくとも１つの電源供給を停止させる電源制御回路をさらに含む請求項２記載のＰＬＬ回路。
【請求項５】
前記設定値判定回路は、
前記入力クロックの１周期幅のパルスを定期的に生成し、出力するパルス生成回路と、
前記パルスを受けている期間、前記出力クロックのクロック数をカウントし、前記第１の逓倍数を出力するカウンタと、
前記第１の逓倍数を入力クロックの周期ごとに保持し、出力する第１のフリップフロップと、
前記電圧設定回路が出力する前記第２の制御電圧のレベルを設定するために、複数個の選択信号を順次前記電圧設定回路に出力し、前記複数個の選択信号に対応した複数個の第１の逓倍数の中で前記第２の逓倍数と最も近い第１の逓倍数に対応する前記選択信号を特定し、前記特定した選択信号を前記電圧設定回路に出力する選択信号として固定する制御回路とを含む請求項１記載のＰＬＬ回路。
【請求項６】
前記設定値判定回路は、
前記入力クロックの１周期幅のパルスを定期的に生成し、出力するパルス生成回路と、
前記パルスを受けている期間、前記出力クロックのクロック数をカウントし、前記第１の逓倍数を出力するカウンタと、
前記第１の逓倍数を入力クロックの周期ごとに保持し、出力する第１のフリップフロップと、
前記電圧設定回路に前記第２の制御電圧として第１のレベルを選択させる前記選択信号を出力し、前記第１のレベルに対応した前記第１のフリップフロップの出力する第１の逓倍数が、前記第２の逓倍数に対して所定の範囲内であれば前記第１のレベルを選択させる選択信号を、前記電圧設定回路に出力する選択信号として固定し、前記第１の逓倍数が前記所定の範囲より大きければ、前記電圧設定回路に前記第２の制御電圧として第２のレベルを設定させる前記選択信号を、前記電圧設定回路に出力する選択信号として固定し、前記第１の逓倍数が前記所定の範囲より小さければ、前記電圧設定回路に前記第２の制御電圧として第３のレベルを選択させる前記選択信号を、前記電圧設定回路に出力する選択信号として固定する制御回路とを含む請求項１記載のＰＬＬ回路。
【請求項７】
前記電圧設定回路は、
一端が第１の固定電圧に接続され、前記待機信号に応じてオン状態およびオフ状態を切り替える第１のスイッチと、
一端が前記第１のスイッチの他端に接続され、他端が第２の固定電圧に接続され、前記第１の固定電圧から前記第２の固定電圧の範囲において第１〜第ｎ（ｎは２以上の自然数）の電圧を供給する負荷と、
前記選択信号に応じて、前記第１〜前記第ｎの電圧のうちの１つを選択するセレクタと、
入力端が前記セレクタに接続され、前記第２の制御電圧を出力するアナログバッファと、
一端が前記アナログバッファの出力端に接続され、前記待機信号に応じてオン状態およびオフ状態を切り替える第２のスイッチとを含む請求項１記載のＰＬＬ回路。
【請求項８】
入力クロックおよび出力クロックの位相差を検出し、前記位相差に応じた位相差信号を出力する位相比較処理を行なう位相比較器と、
前記位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、
前記出力された制御電流を平滑化し、前記平滑化された制御電流を第１の制御電圧に変換し、出力するループフィルタと、
前記第１の制御電圧または第２の制御電圧に応じて前記入力クロックに与える遅延量を増減させた遅延クロックおよび前記出力クロックを生成し、出力する電圧遅延量変換処理を行なう電圧制御遅延回路と、
前記遅延クロックおよび前記出力クロックから前記入力クロックの逓倍クロックを生成し、出力するマルチプレクサと、
入力される選択信号に応じて前記第２の制御電圧のレベルを選択し、出力する制御電圧出力処理を行なう電圧設定回路と、
前記電圧設定回路が出力する前記第２の制御電圧のレベルを設定するために、複数個の選択信号のうち少なくとも１つを前記電圧設定回路に出力し、前記逓倍クロックの、前記入力クロックに対する第１の逓倍数を検出し、前記第１の逓倍数にもとづいて前記複数個の選択信号の中から最適な選択信号を特定し、前記特定した選択信号を前記電圧設定回路に出力する選択信号として固定する設定値判定処理を行なう設定値判定回路とを含み、
前記チャージポンプ、前記電圧制御遅延回路、前記電圧設定回路および前記設定値判定回路は、待機信号に応じて前記位相差電流変換処理、前記電圧遅延量変換処理、前記制御電圧出力処理および前記設定値判定処理の開始および停止を行なうＤＬＬ回路。
【請求項９】
前記待機信号を受けて第１の制御信号および第２の制御信号を生成するタイマと、
前記選択信号を保持する記憶素子とをさらに含み、
前記電圧設定回路は、前記選択信号を前記記憶素子から取得し、
前記チャージポンプは、前記待機信号が第１の論理レベルおよび前記第２の制御信号が第２の論理レベルである場合に前記位相差電流変換処理を行ない、前記待機信号が第２の論理レベルまたは前記第２の制御信号が第１の論理レベルである場合に前記位相差電流変換処理を停止し、
前記電圧制御遅延回路は、前記待機信号が第１の論理レベルまたは前記第１の制御信号が第１の論理レベルである場合に前記電圧遅延量変換処理を行ない、前記待機信号および前記第１の制御信号が第２の論理レベルである場合に前記電圧遅延量変換処理を停止し、
前記電圧設定回路は、前記第１の制御信号が第１の論理レベルまたは前記第２の制御信号が第１の論理レベルである場合に前記制御電圧出力処理を行ない、前記第１の制御信号および前記第２の制御信号が第２の論理レベルである場合に前記制御電圧出力処理を停止し、
前記設定値判定回路は、前記第１の制御信号が第１の論理レベルになると前記設定値判定処理を行ない、前記第１の制御信号が第２の論理レベルになると設定値判定処理を停止する請求項８記載のＤＬＬ回路。
【請求項１０】
第１の期間は前記待機信号が第１の論理レベルから第２の論理レベルに変化してから、前記設定値判定回路が前記特定した選択信号を固定するのに十分な期間が経過するまでの期間であり、
前記第１の期間の次の期間である第２の期間は前記待機信号が第２の論理レベルから第１の論理レベルに変化するまでの期間であり、
前記第２の期間の次の期間である第３の期間は前記固定した選択信号に対応して遅延量の増減された出力クロックが安定するのに十分な期間が経過するまでの期間であり、
前記第３の期間の次の期間である第４の期間は前記待機信号が第１の論理レベルから第２の論理レベルに変化するまでの期間であり、
前記タイマは、前記第１の期間では前記第１の制御信号を第１の論理レベルとし、かつ、前記第２の制御信号を第２の論理レベルとし、前記第２の期間では前記第１の制御信号および前記第２の制御信号を第２の論理レベルとし、前記第３の期間では前記第１の制御信号を第２の論理レベルとし、かつ、前記第２の制御信号を第１の論理レベルとし、前記第４の期間では前記第１の制御信号および前記第２の制御信号を第２の論理レベルとする請求項９記載のＤＬＬ回路。
【請求項１１】
前記待機信号、前記第１の制御信号および前記第２の制御信号が第２の論理レベルである場合に前記記憶素子への電源供給を行なわせ、かつ、前記位相比較器、前記チャージポンプ、前記電圧制御遅延回路、前記電圧設定回路および前記設定値判定回路のうち少なくとも１つの電源供給を停止させる電源制御回路をさらに含む請求項９記載のＤＬＬ回路。
【請求項１２】
前記設定値判定回路は、
前記入力クロックの１周期幅のパルスを定期的に生成し、出力するパルス生成回路と、
前記パルスを受けている期間、前記逓倍クロックのクロック数をカウントし、前記第１の逓倍数を出力するカウンタと、
前記第１の逓倍数を入力クロックの周期ごとに保持し、出力する第１のフリップフロップと、
前記電圧設定回路が出力する前記第２の制御電圧のレベルを設定するために、複数個の選択信号を順次前記電圧設定回路に出力し、前記複数個の選択信号に対応した複数個の第１の逓倍数の中で前記第２の逓倍数と最も近い第１の逓倍数に対応する前記選択信号を特定し、前記特定した選択信号を前記電圧設定回路に出力する選択信号として固定する制御回路とを含む請求項８記載のＤＬＬ回路。
【請求項１３】
前記設定値判定回路は、
前記入力クロックの１周期幅のパルスを定期的に生成し、出力するパルス生成回路と、
前記パルスを受けている期間、前記逓倍クロックのクロック数をカウントし、カウント結果を出力するカウンタと、
前記カウント結果を前記入力クロックの周期ごとに保持し、出力する第１のフリップフロップと、
前記電圧設定回路に前記第２の制御電圧として第１のレベルを選択させる前記選択信号を出力し、前記第１のレベルに対応した前記第１のフリップフロップの出力する第１の逓倍数が、前記第２の逓倍数に対して所定の範囲内であれば前記第１のレベルを設定させる選択信号を、前記電圧設定回路に出力する選択信号として固定し、前記第１の逓倍数が前記所定の範囲より大きければ、前記電圧設定回路に前記第２の制御電圧として第２のレベルを選択させる前記選択信号を、前記電圧設定回路に出力する選択信号として固定し、前記第１の逓倍数が前記所定の範囲より小さければ、前記電圧設定回路に前記第２の制御電圧として第３のレベルを選択させる前記選択信号を、前記電圧設定回路に出力する選択信号として固定する制御回路とを含む請求項８記載のＤＬＬ回路。
【請求項１４】
前記電圧設定回路は、
一端が第１の固定電圧に接続され、前記待機信号に応じてオン状態およびオフ状態を切り替える第１のスイッチと、
一端が前記第１のスイッチの他端に接続され、他端が第２の固定電圧に接続され、前記第１の固定電圧から前記第２の固定電圧の範囲において第１〜第ｎ（ｎは２以上の自然数）の電圧を供給する負荷と、
前記選択信号に応じて、前記第１〜前記第ｎの電圧のうちの１つを選択するセレクタと、
入力端が前記セレクタに接続され、前記第２の制御電圧を出力するアナログバッファと、
一端が前記アナログバッファの出力端に接続され、前記待機信号に応じてオン状態およびオフ状態を切り替える第２のスイッチとを含む請求項８記載のＤＬＬ回路。
【請求項１５】
入力クロックおよび出力クロックの位相差を検出し、前記位相差に応じた位相差信号を出力する位相比較器と、
前記位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、
前記出力された制御電流を平滑化し、前記平滑化された制御電流を制御電圧に変換し、出力するループフィルタと、
前記制御電圧に応じて前記入力クロックに与える遅延量を増減させた遅延クロックおよび前記出力クロックを生成し、出力する電圧遅延量変換処理を行なう電圧制御遅延回路と、
前記入力クロックおよび前記出力クロックの位相差を検出し、前記位相差に応じた選択信号を生成し、出力する位相差判定回路と、
前記選択信号に応じて前記遅延クロックおよび前記出力クロックに与える遅延量を増減させた補正遅延クロックおよび補正出力クロックを出力するジッタ補正回路と、
前記補正遅延クロックおよび前記補正出力クロックから前記入力クロックの逓倍クロックを生成し、出力するマルチプレクサとを含むＤＬＬ回路。
【請求項１６】
前記位相差判定回路は、第１の遅延素子〜第（２×ｎ−２）の遅延素子と（ｎは２以上の自然数）、第１のフリップフロップ〜第（２×ｎ−２）のフリップフロップとを含み、
前記第１の遅延素子の入力に前記入力クロックが接続され、
前記第１のフリップフロップのクロック端子に前記第１の遅延素子の出力が接続され、データ端子に前記出力クロックが接続され、
前記第ｈ（ｈは２≦ｈ≦（ｎ−１）を満たすすべての自然数）の遅延素子の入力に前記第（ｈ−１）の遅延素子の出力が接続され、
前記第ｈのフリップフロップのクロック端子に前記第ｈの遅延素子の出力が接続され、データ端子に前記出力クロックが接続され、
前記第ｎの遅延素子の入力に前記出力クロックが接続され、
前記第ｎのフリップフロップのクロック端子に前記第ｎの遅延素子の出力が接続され、データ端子に前記入力クロックが接続され、
前記第ｊ（ｊはｎ≦ｊ≦（２×ｎ−２）を満たすすべての自然数）の遅延素子の入力に前記第（ｊ−１）の遅延素子の出力が接続され、
前記第ｊのフリップフロップのクロック端子に前記第ｊの遅延素子の出力が接続され、データ端子に前記入力クロックが接続され、
位相差判定回路に前記第１のフリップフロップの出力〜前記第（２×ｎ−２）のフリップフロップの出力とが接続され、
前記位相差判定制御回路は、前記第１のフリップフロップの出力〜前記第（２×ｎ−２）のフリップフロップの出力とに応じた前記選択信号を生成し、出力する請求項１５記載のＤＬＬ回路。
【請求項１７】
前記ジッタ補正回路は、前記入力クロックに所定の遅延量を与えた第１の前記遅延クロックと、第ｉの前記遅延クロック（ｉは１≦ｉ≦（ｋ−１）を満たすすべての自然数、ｋは２以上の自然数）に前記所定の遅延量を与えた第（ｉ＋１）の前記遅延クロックとを受け、
前記第ｋの遅延クロックは前記出力クロックであり、
第１のセレクタ〜第ｊ（ｊは１≦ｊ≦ｋを満たすある自然数）のセレクタを含み、
前記第ｎ（ｎは１≦ｎ≦ｊを満たすすべての自然数）のセレクタは、前記第ｎの遅延クロックを複数本のディレイラインを介して受けて、前記選択信号に応じて前記複数本のディレイラインの中の１本を選択して、第ｎの前記補正遅延クロックとして出力し、
前記第ｎのセレクタに接続される前記複数本のディレイラインは、前記第１のセレクタ〜第ｊのセレクタについて共通の遅延量である定常遅延量を有するディレイラインと、前記定常遅延量よりも大きい遅延量を有するディレイラインと、前記定常遅延量よりも小さい遅延量を有するディレイラインとを含み、
ｊ≠ｋである場合は、前記第（ｊ＋１）〜第ｋの遅延クロックは、前記定常遅延量を有する１本のディレイラインを介して第（ｊ＋１）〜第ｋの前記補正遅延クロックとして出力され、
前記第ｋの補正遅延クロックは前記補正出力クロックである請求項１５記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびＤＬＬ回路に関し、特に、ロックするまでの時間を短縮するＰＬＬ回路およびＤＬＬ回路に関する。また、本発明は、ＤＬＬ回路に関し、特に、出力クロックの変動を抑えるＤＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（phase locked loop）回路およびＤＬＬ（delay locked loop）回路は、通信用ＬＳＩ、マイコン、ＤＳＰ（Digital Signal Processor）などのＩＣ（integrated circuit）に幅広く使用されている。
【０００３】
従来のＰＬＬ回路においては、スイッチングトランジスタのオン、オフにより、電源供給を必要に応じて間歇的に行なえるようにすると共に、そのスイッチングトランジスタをオンにして電源供給を開始した直後の一定時間において、急速充電回路によりコンデンサを急速充電し電圧制御発振器の制御電圧の立上りを急峻にし、間歇電源供給に伴なう欠点を克服する構成にしている（例えば、特許文献１参照）。
【０００４】
このようなＰＬＬ回路を携帯電話に使用することにより、待機モードでは消費電力の低減を図るためにＰＬＬ回路への電源供給を停止し、待機モードが解除され、電源供給を開始するとすぐにＰＬＬ回路がロックし、ＰＬＬ回路の動作を安定させることができる。
【０００５】
また、従来のＰＬＬ回路においては、あらかじめ使用する周波数に対応した電圧制御発振器の制御電圧を固定的に記憶しておき、周波数設定終了時に設定周波数に対応する記憶しておいた制御電圧のデジタル値をアナログ電圧に変換して電圧制御発振器に印加する構成にしている（例えば、特許文献２参照）。
【０００６】
また、従来のＤＬＬ回路においては、可変遅延回路は、リファレンスクロック信号を遅延させて制御クロック信号を生成する。ダミー回路は、制御クロック信号を遅延させて遅延クロック信号を生成する。位相比較回路は、遅延クロック信号とリファレンスクロック信号との位相を比較する。遅延制御回路は、位相比較回路による複数回の位相の比較結果を順次に受け、これ等複数回の位相の比較結果に基づいて可変遅延回路の遅延時間を調整し、遅延クロック信号とリファレンスクロック信号との位相を一致させる。遅延制御回路および可変遅延回路が余分に動作することが防止されるため、１回の位相調整における制御クロック信号の位相の進み量または遅れ量は、可変遅延回路が調整可能な最小単位になる。この結果、制御クロック信号のジッタ、すなわち位相雑音が低減される構成にしている（例えば、特許文献３参照）。
【０００７】
ここで、ロックとは、位相比較の対象となる２つのクロック、すなわち、ＰＬＬ回路およびＤＬＬ回路の入力クロックおよび出力クロックの位相が一致すること、または、入力クロックおよび出力クロックのいずれか一方または両方を分周したクロックの位相が一致することをいう。
【特許文献１】特開平５−１２９９４５号公報
【特許文献２】特開平６−６１８５２号公報
【特許文献３】特開２００１−２９０５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１記載のＰＬＬ回路では、電源供給を開始した後において、コンデンサを充電し、電圧制御発振器の制御電圧の立上りを急峻にする構成であり、コンデンサが充電され、所望の制御電圧に達するまではＰＬＬ回路がロックしないため、ＰＬＬ回路がロックするまでの時間を十分に短縮することができないという欠点があった。
【０００９】
また、特許文献２記載のＰＬＬ回路では、所望の周波数に対応した電圧制御発振器の制御電圧を固定的に記憶しておき、この制御電圧を電圧制御発振器に印加する構成であるため、待機モードの解除直後にロックを早めるための制御電圧（以下、初期制御電圧という）を、ＰＬＬ回路が使用されるＩＣの用途に応じて変更することができず、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことができないという欠点があった。
【００１０】
なぜならば、例えばマイコンは、動作周波数の設定変更、すなわち、ＰＬＬ回路における電圧制御発振器の出力クロックの周波数の設定変更が可能であるが、特許文献２記載のＰＬＬ回路のように、初期制御電圧を固定的に記憶しておく構成では、マイコンの動作周波数の設定変更に応じて、初期制御電圧を変更することができないからである。また、実際にＰＬＬ回路がロックする制御電圧は、製造条件や、温度などの周辺環境によって変動するため、特許文献２記載のＰＬＬ回路のように、初期制御電圧を固定的に記憶しておく構成では、これらの要因により、ロックするまでの時間が変動してしまうからである。
【００１１】
また、特許文献３記載のＤＬＬ回路は、位相比較回路における複数回の位相比較の結果を用いて遅延調整を行なう構成であるため、クロックに生じたジッタを迅速に低減することができないという欠点があった。
【００１２】
そこで、本発明は、ＰＬＬ回路およびＤＬＬ回路がロックするまでの時間を十分に短縮することができ、また、初期制御電圧を、ＰＬＬ回路およびＤＬＬ回路が使用されるＩＣの用途に応じて変更することができ、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことのできるＰＬＬ回路およびＤＬＬ回路を提供することを目的とする。
【００１３】
また、本発明は、クロックに生じたジッタを迅速に低減することのできるＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明のある局面に係るＰＬＬ回路は、入力クロックおよび出力クロックの位相差を検出し、位相差に応じた位相差信号を出力する位相比較処理を行なう位相比較器と、位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、出力された制御電流を平滑化し、平滑化された制御電流を第１の制御電圧に変換し、出力するループフィルタと、第１の制御電圧または第２の制御電圧に応じて出力クロックの周波数を増減し、出力する電圧周波数変換処理を行なう電圧制御発振器と、入力される選択信号に応じて第２の制御電圧のレベルを選択し、出力する制御電圧出力処理を行なう電圧設定回路と、電圧設定回路が出力する第２の制御電圧のレベルを設定するために、複数個の選択信号のうち少なくとも１つを電圧設定回路に出力し、選択信号により電圧設定回路が出力した第２の制御電圧に応じて電圧制御発振器が出力した出力クロックの、入力クロックに対する第１の逓倍数を検出し、第１の逓倍数にもとづいて複数個の選択信号の中から最適な選択信号を特定し、特定した選択信号を電圧設定回路に出力する選択信号として固定する設定値判定処理を行なう設定値判定回路とを含み、チャージポンプ、電圧制御発振器、電圧設定回路および設定値判定回路は、待機信号に応じて位相差電流変換処理、電圧周波数変換処理、制御電圧出力処理および設定値判定処理の開始および停止を行なう。
【００１５】
上記課題を解決するために、本発明のある局面に係るＤＬＬ回路は、入力クロックおよび出力クロックの位相差を検出し、位相差に応じた位相差信号を出力する位相比較処理を行なう位相比較器と、位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、出力された制御電流を平滑化し、平滑化された制御電流を第１の制御電圧に変換し、出力するループフィルタと、第１の制御電圧または第２の制御電圧に応じて入力クロックに与える遅延量を増減させた遅延クロックおよび出力クロックを生成し、出力する電圧遅延量変換処理を行なう電圧制御遅延回路と、遅延クロックおよび出力クロックから入力クロックの逓倍クロックを生成し、出力するマルチプレクサと、入力される選択信号に応じて第２の制御電圧のレベルを選択し、出力する制御電圧出力処理を行なう電圧設定回路と、電圧設定回路が出力する第２の制御電圧のレベルを設定するために、複数個の選択信号のうち少なくとも１つを電圧設定回路に出力し、逓倍クロックの、入力クロックに対する第１の逓倍数を検出し、第１の逓倍数にもとづいて複数個の選択信号の中から最適な選択信号を特定し、特定した選択信号を電圧設定回路に出力する選択信号として固定する設定値判定処理を行なう設定値判定回路とを含み、チャージポンプ、電圧制御遅延回路、電圧設定回路および設定値判定回路は、待機信号に応じて位相差電流変換処理、電圧遅延量変換処理、制御電圧出力処理および設定値判定処理の開始および停止を行なう。
【００１６】
また本発明のさらに別の局面に係るＤＬＬ回路は、入力クロックおよび出力クロックの位相差を検出し、位相差に応じた位相差信号を出力する位相比較器と、位相差信号に応じて制御電流を増減し、出力する位相差電流変換処理を行なうチャージポンプと、出力された制御電流を平滑化し、平滑化された制御電流を制御電圧に変換し、出力するループフィルタと、制御電圧に応じて入力クロックに与える遅延量を増減させた遅延クロックおよび出力クロックを生成し、出力する電圧遅延量変換処理を行なう電圧制御遅延回路と、入力クロックおよび出力クロックの位相差を検出し、位相差に応じた選択信号を生成し、出力する位相差判定回路と、選択信号に応じて遅延クロックおよび出力クロックに与える遅延量を増減させた補正遅延クロックおよび補正出力クロックを出力するジッタ補正回路と、補正遅延クロックおよび補正出力クロックから入力クロックの逓倍クロックを生成し、出力するマルチプレクサとを含む。
【発明の効果】
【００１７】
ＰＬＬ回路およびＤＬＬ回路において、ロックするまでの時間を短縮することができ、また、初期制御電圧を、ＰＬＬ回路およびＤＬＬ回路が使用されるＩＣの用途に応じて変更することができ、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことができ、また、ＤＬＬ回路において、クロックに生じたジッタを迅速に低減することができる。
【発明を実施するための最良の形態】
【００１８】
＜第１の実施の形態＞
〔従来から使用されていると想定されるＰＬＬ回路〕
まず、本実施の形態に係るＰＬＬ回路との比較のために、従来から使用されていると想定されるＰＬＬ回路について図面を用いて説明する。
【００１９】
［構成］
図１は、従来から使用されていると想定されるＰＬＬ回路の構成を示す。同図を参照して、このＰＬＬ回路は、分周器１と、分周器２と、位相比較器３と、チャージポンプ４と、ループフィルタ５と、電圧制御発振器６と、電圧設定回路７と、タイマ８とを含む。
【００２０】
［動作］
まず、このＰＬＬ回路の通常状態における動作を説明する。
【００２１】
分周器１は、リファレンスクロックＣＲを受け、これを１／Ｍに分周した分周クロックＣＲＭを出力する。分周器２は、電圧制御発振器６から出力クロックＣＯを受け、これを１／Ｎに分周した分周クロックＣＯＮを出力する。
【００２２】
ここで、分周器１および分周器２を設けているのは、マイコン等では通常リファレンスクロックＣＲを逓倍して動作クロック、すなわち出力クロックＣＯを生成しており、電圧制御発振器６の出力クロックＣＯとリファレンスクロックＣＲとの周波数が異なるため、両者の周波数を一致させてから位相比較を行なう必要があるからである。また、位相比較器３、チャージポンプ４およびループフィルタ５の動作周波数を小さくすることにより、設計の容易化を図るためである。
【００２３】
したがって、このＰＬＬ回路に設定される、出力クロックＣＯのリファレンスクロックＣＲに対する逓倍数は、Ｎ／Ｍとなる。
【００２４】
位相比較器３は、分周器１から送られた分周クロックＣＲＭおよび分周器２から送られた分周クロックＣＯＮの位相差を検出し、位相を一致させるために分周クロックＣＯＮの位相を進める必要がある場合はアップ信号ＳＵを出力し、位相を遅らせる必要がある場合はダウン信号ＳＤを出力する。
【００２５】
チャージポンプ４は、位相比較器３から送られたアップ信号ＳＵまたはダウン信号ＳＤに応じて出力電流ＩＣを増減し、出力する。
【００２６】
ループフィルタ５は、チャージポンプ４から送られた出力電流ＩＣを平滑化し、これに応じた制御電圧ＶＣを出力する。
【００２７】
電圧制御発振器６は、ループフィルタ５から送られた制御電圧ＶＣに応じて出力クロックＣＯの周波数を変化させる。
【００２８】
したがって、このＰＬＬ回路では、分周クロックＣＲＭおよび分周クロックＣＯＮの位相差に応じて分周クロックＣＯＮのもととなる出力クロックＣＯの周波数を変化させることにより、分周クロックＣＯＮの位相を変化させ、分周クロックＣＯＮおよび分周クロックＣＲＭの位相を一致させる、すなわち、ロックさせる制御が行なわれる。
【００２９】
ここで、ロックとは、上述のように、位相比較の対象である２つのクロックの位相が一致することであるが、毎クロック周期ごとに位相が一致するということは、両クロックの周波数が一致していることを意味する。したがって、ＰＬＬ回路のロックとは、位相比較の対象である２つのクロックの周波数が一致し、かつ、位相が一致していることを意味する。
【００３０】
次に、このＰＬＬ回路がリセット状態から通常状態に遷移する際の動作について説明する。
【００３１】
タイマ８は、外部から送られるリセット信号ＲＳＴが、リセット状態から通常状態を示す論理レベルに変化すると、リファレンスクロックＣＲの数周期分の幅を持つリセットパルスＲＳＴＰを生成し、出力する。
【００３２】
タイマ８からリセットパルスＲＳＴＰが送られると、チャージポンプ４は、リセットパルスＲＳＴＰを受けている期間、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を停止し、電圧設定回路７は、リセットパルスＲＳＴＰを受けている期間、一定の電圧を制御電圧ＶＣとして出力する。すなわち、この一定の電圧は、電圧制御発振器６が、所望の周波数の出力クロックＣＯを出力するような電圧である。
【００３３】
そして、リセットパルスＲＳＴＰが送られなくなると、チャージポンプ４は、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を開始し、電圧設定回路７は、制御電圧ＶＣの出力を停止する。
【００３４】
次に、このＰＬＬ回路における電圧設定回路７について図面を用いて説明する。
【００３５】
［構成］
図２は、このＰＬＬ回路における電圧設定回路７の構成を示す。同図を参照して、電圧設定回路７は、負荷１７と、アナログバッファ１３と、スイッチ１４と、スイッチ１５とを含む。
【００３６】
［動作］
タイマ８からリセットパルスＲＳＴＰを受けると、スイッチ１４およびスイッチ１５はオン状態となり、負荷１７によって分圧された電圧がアナログバッファ１３に印加され、制御電圧ＶＣとして出力される。
【００３７】
そして、タイマ８からリセットパルスＲＳＴＰが送られなくなると、スイッチ１４およびスイッチ１５は、オフ状態となり、制御電圧ＶＣの出力が停止する。
【００３８】
以上により、このＰＬＬ回路は、リセット状態から通常状態に遷移する際に、所望の周波数に対応した制御電圧ＶＣを電圧制御発振器６にあらかじめ印加することにより、リセット状態から通常状態に遷移した直後の出力クロックＣＯの周波数が、所望の周波数と大きく異なり、ＰＬＬ回路がロックするまでに長時間を要することを防止し、ロックするまでの時間を短縮することができる。
【００３９】
しかしながら、図１に示す従来から使用されていると想定されるＰＬＬ回路では、電圧設定回路７によって印加される制御電圧ＶＣが固定であるため、電圧制御発振器６の初期制御電圧を、ＰＬＬ回路が使用されるＩＣの用途に応じて変更することができず、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことができないという欠点があった。
【００４０】
次に、本発明の実施の形態について、図面を用いて説明する。
【００４１】
〔本発明のＰＬＬ回路〕
［構成］
図３は、第１の実施の形態に係るＰＬＬ回路の構成を示す。同図を参照して、このＰＬＬ回路は、図１に示す従来から使用されていると想定されるＰＬＬ回路に対して、さらに、設定値判定回路９を含み、電源制御回路１２を含み、電圧設定回路７の代わりに電圧設定回路１０を含み、タイマ８の代わりにタイマ１１を含む。
【００４２】
外部から送られた待機信号ＳＴＹは、タイマ１１、分周器１、分周器２、位相比較器３、チャージポンプ４および電圧制御発振器６に送られる。
【００４３】
タイマ１１は、外部から送られる待機信号ＳＴＹに応じて、待機信号ＳＴＹＰ１（第１の制御信号）および待機信号ＳＴＹＰ２（第２の制御信号）を生成し、待機信号ＳＴＹＰ１を電圧制御発振器６、設定値判定回路９および電圧設定回路１０へ出力し、待機信号ＳＴＹＰ２をチャージポンプ４および電圧設定回路１０へ出力する。
【００４４】
電源制御回路１２は、分周器１、分周器２、位相比較器３、チャージポンプ４、電圧制御発振器６、設定値判定回路９および電圧設定回路１０に接続され、各回路へ制御信号を出力することにより、各回路への電源供給を停止させる。
【００４５】
以下、各回路が受ける待機信号ＳＴＹ、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２の論理レベルに応じた各回路の動作の開始および停止について簡単に説明する。動作内容の詳細は後述する。
【００４６】
チャージポンプ４は、待機信号ＳＴＹが論理ハイレベル（以下、Ｈレベルとする）および待機信号ＳＴＹＰ２が論理ローレベル（以下、Ｌレベルとする）になると動作を開始する。また、チャージポンプ４は、待機信号ＳＴＹが論理ローレベルまたは待機信号ＳＴＹＰ２が論理ハイレベルになると動作を停止する。
【００４７】
ここで、「動作を停止する」とは、入力信号を回路内においてＨレベルまたはＬレベルに固定させることをいう。これにより、トランジスタのスイッチング動作等に伴う動的な消費電力を低減し、また、論理レベルを固定することにより、その回路の出力信号をＨレベルまたはＬレベルに固定させることにより、その回路の出力信号を受ける、後段の回路の動的な消費電力を低減する目的で行なわれる。
【００４８】
分周器１、分周器２および位相比較器３は、待機信号ＳＴＹがＨレベルになると動作を開始し、Ｌレベルになると動作を停止する。
【００４９】
電圧制御発振器６は、待機信号ＳＴＹおよび待機信号ＳＴＹＰ１の少なくともいずれか一方がＨレベルになると動作を開始し、両方がＬレベルになると動作を停止する。
【００５０】
設定値判定回路９は、待機信号ＳＴＹＰ１がＨレベルになると動作を開始し、Ｌレベルになると動作を停止する。
【００５１】
電圧設定回路１０は、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２の少なくともいずれか一方がＨレベルになると動作を開始し、両方がＬレベルになると動作を停止する。
【００５２】
その他の構成は、図１に示す従来から使用されていると想定されるＰＬＬ回路と同様である。
【００５３】
［動作］
次に、図４に示すタイムチャートを参照して、本実施の形態に係るＰＬＬ回路の動作を説明する。
【００５４】
このＰＬＬ回路は、図４の（ａ）以前および図４の（ｄ）以降は、通常状態であり、図１に示す従来から使用されていると想定されるＰＬＬ回路の通常状態と同様の動作を行なう。
【００５５】
待機信号ＳＴＹがＨレベルからＬレベルになると、このＰＬＬ回路は、待機モードに遷移する（図４の（ａ））。
【００５６】
まず、タイマ１１は、待機信号ＳＴＹがＨレベルからＬレベルに変化すると、待機信号ＳＴＹＰ１をＬレベルからＨレベルへ変化させる。
【００５７】
分周器１は、待機信号ＳＴＹがＬレベルになると、分周クロックＣＲＭの出力を停止する。
【００５８】
分周器２は、待機信号ＳＴＹがＬレベルになると、分周クロックＣＯＮの出力を停止する。
【００５９】
位相比較器３は、待機信号ＳＴＹがＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤの出力を停止する。
【００６０】
チャージポンプ４は、待機信号ＳＴＹがＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を停止する。
【００６１】
以上により、分周クロックＣＲＭおよび分周クロックＣＯＮの位相差が、制御電圧ＶＣ、すなわち、電圧制御発振器６の出力クロックＣＯの周波数に反映されなくなる。
【００６２】
このため、チャージポンプ４が動作を停止しているときは、分周器１、分周器２および位相比較器３の動作は出力クロックＣＯの周波数に影響を与えない。したがって、この場合、分周器１、分周器２および位相比較器３は必ずしも動作を停止する必要はない。
【００６３】
電圧設定回路１０は、待機信号ＳＴＹＰ１がＨレベルになると、設定値判定回路９から送られた選択信号ＳＶに応じた電圧を、制御電圧ＶＣとして電圧制御発振器６に出力する。すなわち、出力クロックＣＯの周波数は、チャージポンプ４から出力される制御電圧ＶＣではなく、電圧設定回路１０から出力される制御電圧ＶＣによって決まることになる。
【００６４】
設定値判定回路９は、待機信号ＳＴＹＰ１がＨレベルになると、選択信号ＳＶを変化させることによって、電圧設定回路１０から出力される制御電圧ＶＣを変化させ、出力クロックＣＯの周波数を変化させる。そして、この出力クロックＣＯおよびリファレンスクロックＣＲから、出力クロックＣＯの、リファレンスクロックＣＲに対する逓倍数を検出し、このＰＬＬ回路に設定されている所望の逓倍数との比較を行ない、両者が最も近くなる選択信号ＳＶを選択し、保持する。このとき、電圧設定回路１０には、この保持された選択信号ＳＶが出力される。
【００６５】
次に、タイマ１１は、設定値判定回路９が選択信号ＳＶを選択し、保持するのに十分な期間が経過すると、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させる（図４の（ｂ））。
【００６６】
設定値判定回路９は、待機信号ＳＴＹＰ１がＬレベルになると動作を停止するが、選択信号ＳＶは保持されたままであり、電圧設定回路１０に出力されている。
【００６７】
電圧設定回路１０は、待機信号ＳＴＹＰ１がＬレベルになると、制御電圧ＶＣの出力を停止する。
【００６８】
電圧制御発振器６は、待機信号ＳＴＹＰ１がＬレベルになると、出力クロックＣＯの出力を停止する。
【００６９】
次に、待機信号ＳＴＹがＬレベルからＨレベルになると、待機モードが解除される（図４の（ｃ））。
【００７０】
タイマ１１は、待機信ＳＴＹがＬレベルからＨレベルに変化すると、待機信号ＳＴＹＰ２をＬレベルからＨレベルに変化させる。
【００７１】
分周器１は、待機信号ＳＴＹがＨレベルになると、分周クロックＣＲＭの出力を開始する。
【００７２】
分周器２は、待機信号ＳＴＹがＨレベルになると、分周クロックＣＯＮの出力を開始する。
【００７３】
位相比較器３は、待機信号ＳＴＹがＨレベルになると、アップ信号ＳＵまたはダウン信号ＳＤの出力を開始する。
【００７４】
チャージポンプ４は、待機信号ＳＴＹＰ２がＨレベルであるため、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を停止したままである。
【００７５】
また、上述のような理由から、分周器１、分周器２および位相比較器３は必ずしも動作を開始する必要はない。
【００７６】
電圧設定回路１０は、待機信号ＳＴＹＰ２がＨレベルになると、制御電圧ＶＣの出力を開始する。このとき、制御電圧ＶＣは、設定値判定回路９が待機モードにおいて選択し、保持している選択信号ＳＶに対応する電圧となる。
【００７７】
電圧制御発振器６は、待機信号ＳＴＹがＨレベルになると、出力クロックＣＯの出力を開始する。ここで、チャージポンプ４は制御電圧ＶＣの出力を停止しているから、出力クロックＣＯの周波数は、電圧設定回路１０が出力する制御電圧ＶＣによって決まる。
【００７８】
次に、タイマ１１は、出力クロックＣＯの周波数が、電圧設定回路１０が出力する制御電圧ＶＣに対応した周波数に安定し、また、位相比較器３のアップ信号ＳＵおよびダウン信号ＳＤが安定するのに十分な期間が経過すると、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させる（図４の（ｄ））。
【００７９】
電圧設定回路１０は、待機信号ＳＴＹＰ２がＬレベルになると、制御電圧ＶＣの出力を停止する。
【００８０】
チャージポンプ４は、待機信号ＳＴＹＰ２がＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を開始する。
【００８１】
以後、このＰＬＬ回路は、通常状態となる。
【００８２】
次に、本実施の形態に係るＰＬＬ回路における電圧設定回路７について図面を用いて説明する。
【００８３】
［構成］
図５は、このＰＬＬ回路における電圧設定回路１０の構成を示す。同図を参照して、電圧設定回路１０は、負荷２７と、セレクタ２２と、アナログバッファ２３と、スイッチ２４と、スイッチ２５と、ＯＲゲート２６とを含む。
【００８４】
スイッチ２４に、第１の固定電圧Ｖｄｄおよび負荷２７が接続される。
【００８５】
負荷２７に、第２の固定電圧（接地電圧）が接続され、また、３つの分圧点から、ＶＨレベル、ＶＭレベルおよびＶＬレベルがセレクタ２２に出力される。
【００８６】
［動作］
待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２のうち少なくともいずれか一方がＨレベルになると、ＯＲゲート２６の出力がＨレベルとなり、スイッチ２４およびスイッチ２５はオン状態となり、負荷２７によって分圧された電圧がセレクタ２２を介してアナログバッファ２３に送られ、制御電圧ＶＣとして出力される。
【００８７】
ここで、セレクタ２２には、負荷２７によって分圧されたＶＨレベル、ＶＭレベルおよびＶＬレベルの電圧が送られており、セレクタ２２は、図３に示す第１の実施の形態に係るＰＬＬ回路における設定値判定回路９から送られた選択信号ＳＶに応じて、これらの電圧のうちの１つを選択し、出力する。
【００８８】
そして、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２の両方がＬレベルになると、ＯＲゲート２６の出力がＬレベルとなり、スイッチ２４およびスイッチ２５は、オフ状態となり、制御電圧ＶＣの出力が停止する。
【００８９】
次に、図３に示す本実施の形態に係るＰＬＬ回路における設定値判定回路９について図面を用いて説明する。
【００９０】
［構成］
図６は、図３に示す本実施の形態に係るＰＬＬ回路における設定値判定回路９の構成を示す。同図を参照して、この設定値判定回路９は、カウンタ３１と、ＦＦ（フリップフロップとも称す）３２と、制御回路３３と、ＦＦ３４と、パルス生成回路３５と、ＡＮＤゲート３６と、ＡＮＤゲート３７と、電源制御回路３８とを含む。
【００９１】
ＦＦ３２は、カウンタ３１から送られたカウント結果をリファレンスクロックＣＲの周期ごとに保持し、制御回路３３へ出力する。
【００９２】
ＦＦ３４は、制御回路３３から送られた選択信号ＳＶをリファレンスクロックＣＲの周期ごとに保持し、図３に示す本実施の形態に係るＰＬＬ回路における電圧設定回路１０へ出力する。
【００９３】
パルス生成回路３５は、ＡＮＤゲート３７からリファレンスクロックＣＲを受けると、リファレンスクロックＣＲの１周期幅のパルスを定期的に生成し、カウンタ３１へ出力する。
【００９４】
カウンタ３１は、ＡＮＤゲート３６から出力クロックＣＯを受け、パルス生成回路３５からパルスを受けている期間、出力クロックＣＯのクロック数をカウントし、カウント結果をＦＦ３２へ出力する。また、カウンタ３１は、パルス生成回路３５からパルスを受けなくなると、カウント結果を０に初期化する。
【００９５】
ここで、このカウント結果は、リファレンスクロックＣＲの１周期間の出力クロックＣＯのクロック数であるから、出力クロックＣＯのリファレンスクロックＣＲに対する逓倍数となる。
【００９６】
電源制御回路３８は、カウンタ３１と、ＦＦ３２と、制御回路３３と、ＦＦ３４と、パルス生成回路３５と、ＡＮＤゲート３６と、ＡＮＤゲート３７とに接続され、各回路へ制御信号を出力することにより、各回路への電源供給を停止させる。
【００９７】
［動作］
図３に示す本実施の形態に係るＰＬＬ回路が待機モードに遷移する、すなわち、待機信号ＳＴＹＰ１がＨレベルになると（図４の（ａ））、制御回路３３は、まず、図５に示す電圧設定回路１０がＶＨレベルの制御電圧ＶＣを出力するような選択信号ＳＶを出力し、また、パルス生成回路３５へ制御信号を出力する。
【００９８】
パルス生成回路３５は、制御回路３３が制御信号を出力している間、ＡＮＤゲート３７からリファレンスクロックＣＲを受けると、リファレンスクロックＣＲの１周期幅のパルスを定期的に生成し、カウンタ３１へ出力する。
【００９９】
カウンタ３１は、パルス生成回路３５からパルスを受けている期間、すなわち、リファレンスクロックＣＲの１周期間、ＡＮＤゲート３６から送られた出力クロックＣＯのクロック数をカウントし、カウント結果をＦＦ３２へ出力する。
【０１００】
制御回路３３は、ＦＦ３２が保持しているカウント結果を受けると、これを保持する。
【０１０１】
次に、制御回路３３は、図５に示す電圧設定回路１０がＶＭレベルの制御電圧ＶＣを出力するような選択信号ＳＶを出力する。
【０１０２】
カウンタ３１は、パルス生成回路３５からパルスを受けている期間、すなわち、リファレンスクロックＣＲの１周期間、ＡＮＤゲート３６から送られた出力クロックＣＯのクロック数をカウントし、カウント結果をＦＦ３２へ出力する。
【０１０３】
制御回路３３は、ＦＦ３２が保持しているカウント結果を受けると、これを保持する。
【０１０４】
次に、制御回路３３は、図５に示す電圧設定回路１０がＶＬレベルの制御電圧ＶＣを出力するような選択信号ＳＶを出力する。
【０１０５】
カウンタ３１は、パルス生成回路３５からパルスを受けている期間、すなわち、リファレンスクロックＣＲの１周期間、ＡＮＤゲート３６から送られた出力クロックＣＯのクロック数をカウントし、カウント結果をＦＦ３２へ出力する。
【０１０６】
制御回路３３は、ＦＦ３２が保持しているカウント結果を受けると、このＶＬレベルに対応するカウント結果と、保持していたＶＨレベルに対応するカウント結果と、保持していたＶＭレベルに対応するカウント結果のうち、ＰＬＬ回路に設定されている逓倍数に最も近いものを選択し、これに対応する選択信号ＳＶをＦＦ３４に出力する。なお、制御回路３３は、図３に示す本実施の形態に係るＰＬＬ回路における分周器１および分周器２の分周比が設定される際に、これらの分周比、すなわち、このＰＬＬ回路に設定される逓倍数を保持しているものとする。
【０１０７】
また、制御回路３３は、パルス生成回路３５への制御信号の出力を停止する。これにより、パルス生成回路３５は、カウンタ３１へのパルスの出力を停止する。
【０１０８】
ＦＦ３４は、制御回路３３から選択信号ＳＶを受けると、これを保持する。このとき、図５に示す電圧設定回路１０には、この保持された選択信号ＳＶが出力されている。
【０１０９】
したがって、特許文献１記載のＰＬＬ回路では、ＰＬＬ回路がロックするまでの時間を十分に短縮することができないという欠点があり、また、特許文献２記載のＰＬＬ回路では、電圧制御発振器に印加する初期制御電圧を、ＰＬＬ回路が使用されるＩＣの用途に応じて変更することができず、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことができないという欠点があったが、本実施の形態に係るＰＬＬ回路では、待機モードに遷移した後、ＶＨレベル、ＶＭレベルおよびＶＬレベルの制御電圧ＶＣを出力し、それぞれのレベルについて、出力クロックＣＯのリファレンスクロックＣＲに対する逓倍数を検出し、所望の逓倍数に最も近くなる選択信号ＳＶをあらかじめ選択し、ＦＦ３４に保持しておき、待機モードが解除された後、ＦＦ３４に保持していた選択信号ＳＶに対応した制御電圧ＶＣを電圧制御発振器６に一定期間出力することにより、待機モード解除後に、出力クロックＣＯのリファレンスクロックＣＲに対する逓倍数が、所望の逓倍数と大きく異なり、ＰＬＬ回路がロックするまでに長時間を要することを防止し、ロックするまでの時間を十分に短縮することができる。
【０１１０】
また、本実施の形態に係るＰＬＬ回路では、所望の逓倍数に対応した選択信号ＳＶを固定的に記憶するのではなく、待機モードに遷移する毎に選択信号ＳＶを選択するため、電圧制御発振器に印加する初期制御電圧を、ＰＬＬ回路が使用されるＩＣの用途に応じて変更することができ、また、製造条件および周辺環境の影響により、ロックするまでの時間が変動することを防ぐことができる。
【０１１１】
また、本実施の形態に係るＰＬＬ回路では、上述のように、待機モード遷移後の図４の（ａ）の時点または図４の（ｂ）の時点から、分周器１、分周器２、位相比較器３、チャージポンプ４、電圧制御発振器６、設定値判定回路９および電圧設定回路１０の動作を停止することにより、動的な消費電力を低減することができる。
【０１１２】
なお、設定値判定回路９において選択信号ＳＶが保持されていれば、待機モードの解除後において、本実施の形態に係るＰＬＬ回路における電圧制御発振器６に、所望の逓倍数に対応した初期制御電圧を印加することができる。
【０１１３】
すなわち、待機モード遷移後の図４の（ａ）の時点または図４の（ｂ）の時点から動作を停止する回路である、分周器１、分周器２、位相比較器３、チャージポンプ４、電圧制御発振器６、設定値判定回路９および電圧設定回路１０のうち、設定値判定回路９以外は、動作を停止させるだけでなく、電源供給を停止しても、待機モードが解除されてから、このＰＬＬ回路がロックするまでの時間に影響を与えない。したがって、これらの回路のうち、設定値判定回路９以外の回路の電源供給を停止することにより、動的な消費電力だけでなく、トランジスタの漏れ電流等に伴う静的な消費電力の低減を図ることができる。
【０１１４】
この場合は、待機信号ＳＴＹがＨレベルからＬレベルに変化すると（図４の（ａ））、電源制御回路１２が、分周器１、分周器２、位相比較器３およびチャージポンプ４へ制御信号を出力することにより、各回路への電源供給が停止される。そして、設定値判定回路９が選択信号ＳＶを選択し、保持するのに十分な期間が経過し、タイマ１１が、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させると（図４の（ｂ））、電源制御回路１２が、電圧制御発振器６および電圧設定回路１０へ制御信号を出力することにより、各回路への電源供給が停止される。そして、待機信号ＳＴＹがＬレベルからＨレベルになると（図４の（ｃ））、電源制御回路１２が、分周器１、分周器２、位相比較器３、電圧制御発振器６および電圧設定回路１０への制御信号の出力を停止することにより、これらの回路への電源供給が再開される。そして、タイマ１１が、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させると（図４の（ｄ））、電源制御回路１２が、チャージポンプ４への制御信号の出力を停止することにより、チャージポンプ４への電源供給が再開され、また、電源制御回路１２が、設定値判定回路９および電圧設定回路１０へ制御信号を出力することにより、これらの回路への電源供給が停止される。
【０１１５】
さらに、設定値判定回路９において、ＦＦ３４以外の回路は、動作を停止させるだけでなく、電源供給を停止しても、待機モードが解除されてから、このＰＬＬ回路がロックするまでの時間に影響を与えない。したがって、設定値判定回路９のうち、ＦＦ３４以外の回路の電源供給を停止することにより、静的な消費電力の低減をさらに図ることができる。
【０１１６】
この場合は、設定値判定回路９が選択信号ＳＶを選択し、保持するのに十分な期間が経過し、タイマ１１が、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させると（図４の（ｂ））、電源制御回路３８が、カウンタ３１と、ＦＦ３２と、制御回路３３と、パルス生成回路３５と、ＡＮＤゲート３６と、ＡＮＤゲート３７へ制御信号を出力することにより、各回路への電源供給が停止される。そして、待機信号ＳＴＹがＬレベルからＨレベルになっても（図４の（ｃ））、電源制御回路３８は、この状態を維持する。そして、タイマ１１が、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させると（図４の（ｄ））と、電源制御回路３８が、ＦＦ３４へ制御信号を出力することにより、ＦＦ３４への電源供給が停止される。
【０１１７】
＜第２の実施の形態＞
〔従来から使用されていると想定されるＤＬＬ回路〕
次に、ＤＬＬ回路についての、本発明の実施の形態を、図面を用いて説明する。
【０１１８】
まず、本実施の形態に係るＤＬＬ回路との比較のために、従来から使用されていると想定されるＤＬＬ回路について図面を用いて説明する。
【０１１９】
［構成］
図７は、従来から使用されていると想定されるＤＬＬ回路の構成を示す。同図を参照して、このＤＬＬ回路は、位相比較器２１と、チャージポンプ２２と、ループフィルタ２３と、電圧制御遅延回路２４と、マルチプレクサ２５とを含む。
【０１２０】
［動作］
位相比較器２１は、リファレンスクロックＣＲおよび出力クロックＣＯの位相差を検出し、位相を一致させるために、出力クロックＣＯの位相を遅らせる、すなわち、リファレンスクロックＣＲの遅延量を大きくする必要がある場合は、アップ信号ＳＵを出力し、また、位相を進める、すなわち、リファレンスクロックＣＲの遅延量を小さくする必要がある場合は、ダウン信号ＳＤを出力する。
【０１２１】
チャージポンプ２２は、位相比較器２１から送られたアップ信号ＳＵまたはダウン信号ＳＤに応じて出力電流ＩＣを増減し、出力する。
【０１２２】
ループフィルタ２３は、チャージポンプ２２から送られた出力電流ＩＣを平滑化し、これに応じた制御電圧ＶＣを出力する。
【０１２３】
電圧制御遅延回路２４は、ループフィルタ２３から送られた制御電圧ＶＣに応じて、出力クロックＣＯの遅延量、すなわち、リファレンスクロックＣＲに与える遅延量を変化させる。
【０１２４】
したがって、このＤＬＬ回路では、リファレンスクロックＣＲおよびこれを遅延させた出力クロックＣＯの位相差に応じて、出力クロックＣＯの遅延量を変化させることにより、出力クロックＣＯが、リファレンスクロックＣＲの１周期（以下、Ｔｓとする）だけ遅延して、リファレンスクロックＣＲと位相が一致する、すなわち、このＤＬＬ回路がロックするような制御が行なわれる。
【０１２５】
なお、出力クロックＣＯは、リファレンスクロックＣＲを遅延させたものであるから、位相比較の対象である、リファレンスクロックＣＲおよび出力クロックＣＯは同一周波数であるため、ＤＬＬ回路をロックさせるためには、出力クロックＣＯの遅延量を変化させ、両クロックの位相を一致させるだけで足りる。
【０１２６】
したがって、ＰＬＬ回路では、電圧制御発振器６の出力クロックＣＯの周波数が、所望の周波数と一致するような初期制御電圧を印加しても、位相比較器２１において、位相比較の対象である２つのクロックの位相が一致していない場合は、制御電圧ＶＣを変動させ、位相を一致させる必要がある。また、ＰＬＬ回路では、制御電圧ＶＣを変動させると、電圧制御発振器６の出力クロックＣＯの周波数が変動するため、ロックするまでに一定の時間を要することになる。しかしながら、ＤＬＬ回路では、出力クロックＣＯが、リファレンスクロックＣＲに対して、リファレンスクロックＣＲの１周期だけ遅延するような初期制御電圧を、電圧制御遅延回路２４に印加することにより、すぐにロックすることができる。
【０１２７】
次に、図７に示す従来から使用されていると想定されるＤＬＬ回路における電圧制御遅延回路２４について図面を用いて説明する。
【０１２８】
［構成］
図８は、図７に示す従来から使用されていると想定されるＤＬＬ回路における電圧制御遅延回路２４およびマルチプレクサ２５の構成を示す。同図を参照して、この電圧制御遅延回路２４は、遅延素子４１〜遅延素子４８と、バッファ５１〜バッファ５８と、バイアス生成回路４９とを含む。
【０１２９】
各バッファは、マルチプレクサ２５への出力の、電流駆動能力を向上させるために配置されているものであり、これらのバッファの入力信号に対する出力信号の遅延量は０であると仮定して説明を行なう。
【０１３０】
［動作］
バイアス生成回路４９は、図７に示す従来から使用されていると想定されるＤＬＬ回路におけるループフィルタ２３から送られた制御電圧ＶＣに応じて、バイアス電圧ＶＢを生成し、遅延素子４１〜遅延素子４８に出力する。
【０１３１】
遅延素子４１は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、外部から送られたリファレンスクロックＣＲを、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ１を遅延素子４２およびバッファ５１に出力する。
【０１３２】
遅延素子４２は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ１を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ２を遅延素子４３およびバッファ５２に出力する。
【０１３３】
遅延素子４３は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ２を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ３を遅延素子４４およびバッファ５３に出力する。
【０１３４】
遅延素子４４は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ３を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ４を遅延素子４５およびバッファ５４に出力する。
【０１３５】
遅延素子４５は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ４を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ５を遅延素子４６およびバッファ５５に出力する。
【０１３６】
遅延素子４６は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ５を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ６を遅延素子４７およびバッファ５６に出力する。
【０１３７】
遅延素子４７は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ６を、制御電圧ＶＢに応じた遅延量だけ遅延させた、遅延クロックＣ７を遅延素子４８およびバッファ５７に出力する。
【０１３８】
遅延素子４８は、制御電圧ＶＢに応じて遅延量を変化させる。これにより、遅延クロックＣ７を、制御電圧ＶＢに応じた遅延量だけ遅延させた、出力クロックＣＯを外部回路およびバッファ５８に出力する。
【０１３９】
なお、各遅延素子は、同一の特性を有する。また、制御電圧ＶＢは各遅延素子で共通であるから、各遅延素子は、同一の遅延量を入力信号に与えて、出力する。
【０１４０】
したがって、図７に示す本実施の形態に係るＤＬＬ回路がロックしているとき、すなわち、出力クロックＣＯが、リファレンスクロックＣＲに対して、Ｔｓだけ遅延しているときは、各遅延素子における遅延量は、Ｔｓを８等分した遅延量となる。
【０１４１】
つまり、図７に示す本実施の形態に係るＤＬＬ回路がロックしているときは、遅延クロックＣ１はリファレンスクロックＣＲに対してＴｓ／８位相が遅れ、遅延クロックＣ２はリファレンスクロックＣＲに対してＴｓ／４位相が遅れ、遅延クロックＣ３はリファレンスクロックＣＲに対して（３×Ｔｓ）／８位相が遅れ、遅延クロックＣ４はリファレンスクロックＣＲに対してＴｓ／２位相が遅れ、遅延クロックＣ５はリファレンスクロックＣＲに対して（５×Ｔｓ）／８位相が遅れ、遅延クロックＣ６はリファレンスクロックＣＲに対して（３×Ｔｓ）／４位相が遅れ、遅延クロックＣ７はリファレンスクロックＣＲに対して（７×Ｔｓ）／８位相が遅れる。
【０１４２】
次に、図９に示すタイムチャートを参照して、図７に示す従来から使用されていると想定されるＤＬＬ回路がロックしているときの電圧制御遅延回路２４およびマルチプレクサ２５の動作を説明する。
【０１４３】
同図を参照して、電圧制御遅延回路２４は、ループフィルタ２３から送られた制御電圧ＶＣに応じて、リファレンスクロックＣＲに与える遅延量を変化させ、上記のように、リファレンスクロックＣＲの１周期Ｔｓを８等分した位相をそれぞれもつ、遅延クロックＣ１、遅延クロックＣ２、遅延クロックＣ３、遅延クロックＣ４、遅延クロックＣ５、遅延クロックＣ６、遅延クロックＣ７および出力ロックＣＯを生成し、出力する。
【０１４４】
同図を参照して、マルチプレクサ２５は、電圧制御回路２４から、遅延クロックＣ１〜遅延クロックＣ７と、出力クロックＣＯとを受け、これらの８個の位相のクロックから、以下のようにして、リファレンスクロックＣＲの１逓倍の逓倍クロックＣＸ１、２逓倍の逓倍クロックＣＸ２および４逓倍の逓倍クロックＣＸ４を生成し、出力する。
【０１４５】
ここで、これらの逓倍クロックの、リファレンスクロックＣＲの１周期内におけるパルスを、リファレンスクロックＣＲの立ち上がりエッジから順にパルス＃０、パルス＃１、パルス＃２およびパルス＃３とすると、マルチプレクサ２５は、出力クロックＣＯの立ち上がりエッジから逓倍クロックＣＸ１のパルス＃０の立ち上がりエッジを生成し、遅延クロックＣ４の立ち上がりエッジから逓倍クロックＣＸ１のパルス＃０の立ち下がりエッジを生成する。
【０１４６】
また、マルチプレクサ２５は、それぞれ順に、出力クロックＣＯ、遅延クロックＣ４の立ち上がりエッジから逓倍クロックＣＸ２のパルス＃０、パルス＃１の立ち上がりエッジを生成し、遅延クロックＣ２、遅延クロックＣ６の立ち上がりエッジから逓倍クロックＣＸ２のパルス＃０、パルス＃１の立ち下がりエッジを生成する。
【０１４７】
また、マルチプレクサ２５は、それぞれ順に、出力クロックＣＯ、遅延クロックＣ２、遅延クロックＣ４、遅延クロックＣ６の立ち上がりエッジから逓倍クロックＣＸ４のパルス＃０、パルス＃１、パルス＃２、パルス＃３の立ち上がりエッジを生成し、遅延クロックＣ１、遅延クロックＣ３、遅延クロックＣ５、遅延クロックＣ７の立ち上がりエッジから逓倍クロックＣＸ４のパルス＃０、パルス＃１、パルス＃２、パルス＃３の立ち下がりエッジを生成する。
【０１４８】
ここで、逓倍クロックＣＸ１のパルス幅はＴｓ／２となり、逓倍クロックＣＸ２のパルス幅はＴｓ／４となり、逓倍クロックＣＸ４のパルス幅はＴｓ／８となる。
【０１４９】
次に、図１０に示すタイムチャートを参照して、このＤＬＬ回路において、リファレンスクロックＣＲに、位相が進むジッタが生じた場合、すなわち、本来であれば、リファレンスクロックＣＲの1周期毎に現れるはずのクロックが、1周期より早く現れた場合の、リファレンスクロックＣＲと逓倍クロックＣＸ４との関係について説明する。
【０１５０】
同図を参照して、リファレンスクロックＣＲの１クロック目に対して、２クロック目に、ジッタが生じている。
【０１５１】
図８に示す電圧制御遅延回路２４において生成される、逓倍クロックＣＸ４のパルス＃０、パルス＃１、パルス＃２およびパルス＃３のうち、リファレンスクロックＣＲの１クロック目に対応するものを、パルス＃０ａ、パルス＃１ａ、パルス＃２ａおよびパルス＃３ａとし、また、リファレンスクロックＣＲの２クロック目に対応するものを、パルス＃０ｂ、パルス＃１ｂ、パルス＃２ｂおよびパルス＃３ｂとする。
【０１５２】
Ｃ１ａ〜Ｃ７ａおよびＣＯａで示した矢印は、図８に示す電圧制御遅延回路２４において、リファレンスクロックＣＲの１クロック目を用いて生成される、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯの立ち上がりエッジである。
【０１５３】
Ｃ１ｂ〜Ｃ７ｂおよびＣＯｂで示した矢印は、図８に示す電圧制御遅延回路２４において、リファレンスクロックＣＲの２クロック目を用いて生成される、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯの立ち上がりエッジである。
【０１５４】
Ｃ１ｂ’〜Ｃ７ｂ’で示した矢印は、リファレンスクロックＣＲの２クロック目にジッタが生じなかったと仮定した場合の、図８に示す電圧制御遅延回路２４において、リファレンスクロックＣＲの２クロック目を用いて生成される、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯの立ち上がりエッジである。
【０１５５】
また、逓倍クロックＣＸ４において、実線が、リファレンスクロックＣＲの２クロック目にジッタが生じたことによる、逓倍クロックＣＸ４の位置であり、一点鎖線が、リファレンスクロックＣＲの２クロック目にジッタが生じなかったと仮定した場合の、逓倍クロックＣＸ４の位置である。
【０１５６】
リファレンスクロックＣＲの２クロック目にジッタが生じ、リファレンスクロックＣＲの周期よりＴｊだけ早くリファレンスクロックＣＲの２クロック目が現れると、逓倍クロックＣＸ４のパルス＃０ｂの立ち下がりエッジを決める、Ｃ１ｂは、Ｃ１ｂ’よりＴｊだけ早く現れ、また、逓倍クロックＣＸ４のパルス＃０ｂの立ち上がりエッジを決める、ＣＯａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響を受けないため、逓倍クロックＣＸ４のパルス＃０ｂのパルス幅は、本来のパルス幅であるＴｓ／８よりＴｊだけ短くなる。
【０１５７】
これは、逓倍クロックＣＸ２のパルス＃０および逓倍クロックＣＸ１のパルス＃０についても同様である。
【０１５８】
また、逓倍クロックＣＸ４のパルス＃１ｂの立ち上がりエッジを決める、Ｃ２ｂは、Ｃ２ｂ’よりＴｊだけ早く現れ、また、逓倍クロックＣＸ４のパルス＃１ｂの立ち下がりエッジを決める、Ｃ３ｂは、Ｃ３ｂ’よりＴｊだけ早く現れるため、逓倍クロックＣＸ４のパルス＃１ｂは、パルス開始位置がＴｊだけ早くなるが、パルス幅は変化せず、Ｔｓ／８となる。
【０１５９】
これは、逓倍クロックＣＸ２のパルス＃１についても同様である。
【０１６０】
また、逓倍クロックＣＸ４のパルス＃２ｂおよびパルス＃３ｂについても、パルス＃１ｂと同様に、パルス開始位置はＴｊだけ早くなるが、パルス幅は変化せず、Ｔｓ／８となる。
【０１６１】
一方、このＤＬＬ回路において、リファレンスクロックＣＲに、位相が遅れるジッタが生じた場合、すなわち、本来であれば、リファレンスクロックＣＲの1周期毎に現れるはずのクロックが、1周期より遅く現れた場合は、以下のようになる（図示しない）。
【０１６２】
リファレンスクロックＣＲの２クロック目にジッタが生じ、リファレンスクロックＣＲの周期よりＴｊだけ遅くリファレンスクロックＣＲの２クロック目が現れると、逓倍クロックＣＸ４のパルス＃０ｂの立ち下がりエッジを決める、Ｃ１ｂは、Ｃ１ｂ’よりＴｊだけ遅く現れ、また、逓倍クロックＣＸ４のパルス＃０ｂの立ち上がりエッジを決める、ＣＯａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響を受けないため、逓倍クロックＣＸ４のパルス＃０ｂのパルス幅は、本来のパルス幅であるＴｓ／８よりＴｊだけ長くなる。
【０１６３】
これは、逓倍クロックＣＸ２のパルス＃０および逓倍クロックＣＸ１のパルス＃０についても同様である。
【０１６４】
また、逓倍クロックＣＸ４のパルス＃１ｂの立ち上がりエッジを決める、Ｃ２ｂは、Ｃ２ｂ’よりＴｊだけ遅く現れ、また、逓倍クロックＣＸ４のパルス＃１ｂの立ち下がりエッジを決める、Ｃ３ｂは、Ｃ３ｂ’よりＴｊだけ遅く現れるため、逓倍クロックＣＸ４のパルス＃１ｂは、パルス開始位置がＴｊだけ遅くなるが、パルス幅は変化せず、Ｔｓ／８となる。
【０１６５】
これは、逓倍クロックＣＸ２のパルス＃１についても同様である。
【０１６６】
また、逓倍クロックＣＸ４のパルス＃２ｂおよびパルス＃３ｂについても、パルス＃１ｂと同様に、パルス開始位置はＴｊだけ遅くなるが、パルス幅は変化せず、Ｔｓ／８となる。
【０１６７】
したがって、図７に示す従来から使用されていると想定されるＤＬＬ回路では、リファレンスクロックＣＲにジッタが生じた場合、マルチプレクサ２５において生成される逓倍クロックのパルス＃０のパルス幅が、ジッタによるリファレンスクロックＣＲの変動分だけ変動するという欠点があった。
【０１６８】
次に、本発明の実施の形態について、図面を用いて説明する。
【０１６９】
〔本発明の実施の形態〕
［構成］
図１１は、第２の実施の形態に係るＤＬＬ回路の構成を示す。同図を参照して、このＤＬＬ回路は、図７に示す従来から使用されていると想定されるＤＬＬ回路に対して、さらに、設定値判定回路２６と、電圧設定回路２７と、タイマ２８と、電源制御回路２９とを含む。
【０１７０】
外部から送られた待機信号ＳＴＹは、タイマ２８、位相比較器２１、チャージポンプ２２および電圧制御遅延回路２４に送られる。
【０１７１】
タイマ２８は、外部から送られた待機信号ＳＴＹに応じて、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２を生成し、待機信号ＳＴＹＰ１を電圧制御遅延回路２４、設定値判定回路２６および電圧設定回路２７へ出力し、待機信号ＳＴＹＰ２をチャージポンプ２２および電圧設定回路２７へ出力する。
【０１７２】
設定値判定回路２６は、リファレンスクロックＣＲおよびマルチプレクサ２５で生成される逓倍クロックＣＸ４を受ける。
【０１７３】
電源制御回路２９は、位相比較器２１、チャージポンプ２２、電圧制御遅延回路２４、設定値判定回路２６および電圧設定回路２７に接続され、各回路へ制御信号を出力することにより、各回路への電源供給を停止させる。
【０１７４】
以下、各回路が受ける待機信号ＳＴＹ、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２の論理レベルに応じた各回路の動作の開始および停止について簡単に説明する。動作内容の詳細は後述する。
【０１７５】
位相比較器２１は、待機信号ＳＴＹがＨレベルになると動作を開始し、Ｌレベルになると動作を停止する。
【０１７６】
チャージポンプ２２は、待機信号ＳＴＹが論理ハイレベルおよび待機信号ＳＴＹＰ２が論理ローレベルになると動作を開始する。また、チャージポンプ２２は、待機信号ＳＴＹが論理ローレベルまたは待機信号ＳＴＹＰ２が論理ハイレベルになると動作を停止する。
【０１７７】
電圧制御遅延回路２４は、待機信号ＳＴＹおよび待機信号ＳＴＹＰ１の少なくともいずれか一方がＨレベルになると動作を開始し、両方がＬレベルになると動作を停止する。
【０１７８】
設定値判定回路２６は、待機信号ＳＴＹＰ１がＨレベルになると動作を開始し、Ｌレベルになると動作を停止する。
【０１７９】
電圧設定回路２７は、待機信号ＳＴＹＰ１および待機信号ＳＴＹＰ２の少なくともいずれか一方がＨレベルになると動作を開始し、両方がＬレベルになると動作を停止する。
【０１８０】
また、その他の構成は、図７に示す従来から使用されていると想定されるＤＬＬ回路と同様である。
【０１８１】
［動作］
次に、図１２に示すタイムチャートを参照して、第２の実施の形態に係るＤＬＬ回路の動作を説明する。
【０１８２】
このＤＬＬ回路は、図１２の（ａ）以前および図１２の（ｄ）以降は、通常状態であり、図７に示す従来から使用されていると想定されるＤＬＬ回路の通常状態と同様の動作を行なう。
【０１８３】
待機信号ＳＴＹがＨレベルからＬレベルになると、このＤＬＬ回路は、待機モードに遷移する（図１２の（ａ））。
【０１８４】
まず、タイマ２８は、待機信号ＳＴＹがＨレベルからＬレベルに変化すると、待機信号ＳＴＹＰ１をＬレベルからＨレベルへ変化させる。
【０１８５】
位相比較器２１は、待機信号ＳＴＹがＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤの出力を停止する。
【０１８６】
チャージポンプ２２は、待機信号ＳＴＹがＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を停止する。
【０１８７】
以上により、リファレンスクロックＣＲおよび出力クロックＣＯの位相差が、制御電圧ＶＣ、すなわち、電圧制御遅延回路２４における、出力クロックＣＯの遅延量に反映されなくなる。
【０１８８】
このため、チャージポンプ２２が動作を停止しているときは、位相比較器２１の動作は出力クロックＣＯの遅延量に影響を与えない。したがって、この場合、位相比較器２２は必ずしも動作を停止する必要はない。
【０１８９】
電圧設定回路２７は、待機信号ＳＴＹＰ１がＨレベルになると、設定値判定回路２６から送られた選択信号ＳＶに応じた電圧を、制御電圧ＶＣとして電圧制御遅延回路２４に出力する。すなわち、出力クロックＣＯの遅延量は、チャージポンプ２２から出力される制御電圧ＶＣではなく、電圧設定回路２７から出力される制御電圧ＶＣによって決まることになる。
【０１９０】
設定値判定回路２６は、待機信号ＳＴＹＰ１がＨレベルになると、選択信号ＳＶによって電圧設定回路２７から出力される制御電圧ＶＣを変化させ、出力クロックＣＯの遅延量を変化させる。そして、逓倍クロックＣＸ４の、リファレンスクロックＣＲに対する逓倍数を検出し、逓倍クロックＣＸ４の逓倍数との比較を行ない、両者が最も近くなる選択信号ＳＶを選択し、保持する。このとき、電圧設定回路２７には、この保持された選択信号ＳＶが出力されている。
【０１９１】
次に、タイマ２８は、設定値判定回路９が選択信号ＳＶを選択し、保持するのに十分な期間が経過すると、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させる（図１２の（ｂ））。
【０１９２】
設定値判定回路９は、待機信号ＳＴＹＰ１がＬレベルになると動作を停止するが、選択信号ＳＶは保持されたままであり、電圧設定回路２７に出力されている。
【０１９３】
電圧設定回路２７は、待機信号ＳＴＹＰ１がＬレベルになると、制御電圧ＶＣの出力を停止する。
【０１９４】
電圧制御遅延回路２４は、待機信号ＳＴＹＰ１がＬレベルになると、各クロックの出力を停止する。
【０１９５】
次に、待機信号ＳＴＹがＬレベルからＨレベルになると、待機モードが解除される（図１２の（ｃ））。
【０１９６】
タイマ２８は、待機信ＳＴＹがＬレベルからＨレベルに変化すると、待機信号ＳＴＹＰ２をＬレベルからＨレベルに変化させる。
【０１９７】
電圧設定回路２７は、待機信号ＳＴＹＰ２がＨレベルになると、制御電圧ＶＣの出力を開始する。このとき、制御電圧ＶＣは、設定値判定回路９が待機モードにおいて選択し、保持している選択信号ＳＶに対応する電圧となる。
【０１９８】
電圧制御遅延回路２４は、待機信号ＳＴＹがＨレベルになると、各クロックの出力を開始する。ここで、チャージポンプ２２は制御電圧ＶＣの出力を停止しているから、出力クロックＣＯの遅延量は、電圧設定回路２７が出力する制御電圧ＶＣによって決まる。
【０１９９】
位相比較器２１は、待機信号ＳＴＹがＨレベルになると、アップ信号ＳＵまたはダウン信号ＳＤの出力を開始する。
【０２００】
チャージポンプ２２は、待機信号ＳＴＹＰ２がＨレベルであるため、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を停止したままである。
【０２０１】
また、上述のような理由から、位相比較器２１は必ずしも動作を開始する必要はない。
【０２０２】
次に、タイマ２８は、出力クロックＣＯの位相が、電圧設定回路２７が出力する制御電圧ＶＣに対応した位相に安定し、また、位相比較器２１のアップ信号ＳＵおよびダウン信号ＳＤが安定するのに十分な期間が経過すると、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させる（図１２の（ｄ））。
【０２０３】
電圧設定回路２７は、待機信号ＳＴＹＰ２がＬレベルになると、制御電圧ＶＣの出力を停止する。
【０２０４】
チャージポンプ２２は、待機信号ＳＴＹＰ２がＬレベルになると、アップ信号ＳＵまたはダウン信号ＳＤに応じた出力電流ＩＣの増減および出力電流ＩＣの出力を開始する。
【０２０５】
以後、このＤＬＬ回路は、通常状態となる。
【０２０６】
なお、本実施の形態に係る電圧設定回路２７の他の構成および動作は、第１の実施の形態に係るＰＬＬ回路における電圧設定回路１０と同様である。
【０２０７】
次に、図１１に示す第２の実施の形態に係るＤＬＬ回路における設定値判定回路２６について図面を用いて説明する。
【０２０８】
［構成］
図１３は、図１１に示す第２の実施の形態に係るＤＬＬ回路における設定値判定回路２６の構成を示す。同図を参照して、この設定値判定回路２６は、カウンタ７１と、ＦＦ７２と、制御回路７３と、ＦＦ７４と、パルス生成回路７５と、ＡＮＤゲート７６と、ＡＮＤゲート７７と、電源制御回路７８とを含む。
【０２０９】
ＡＮＤゲート７６が逓倍クロックＣＸ４を受け、カウンタ７１が逓倍クロックＣＸ４のクロック数をカウントする以外は、本実施の形態に係る設定値判定回路２６の他の構成は、第１の実施の形態に係るＰＬＬ回路における設定値判定回路９と同様である。
【０２１０】
［動作］
図１１に示す第２の実施の形態に係るＤＬＬ回路が待機モードに遷移する、すなわち、待機信号ＳＴＹＰ１がＨレベルになるとき（図１２の（ａ））の動作について説明する。この動作は、第１の実施の形態に係るＰＬＬ回路における設定値判定回路９とほぼ同様のため、以下、動作の異なる点についてのみ説明する。
【０２１１】
電圧設定回路２７が出力する制御電圧ＶＣのＶＨレベルおよびＶＭレベルについて、カウンタ７１は、パルス生成回路７５からパルスを受けている期間、すなわち、リファレンスクロックＣＲの１周期間、ＡＮＤゲート７６から送られた逓倍クロックＣＸ４のクロック数をカウントし、ＶＨレベルおよびＶＭレベルに対応する２つのカウント結果を順次ＦＦ７２へ出力する。
【０２１２】
制御回路７３は、ＦＦ７２が保持しているＶＨレベルおよびＶＭレベルに対応する２つのカウント結果を受けると、これを保持する。
【０２１３】
次に、制御回路７３は、電圧設定回路２７がＶＬレベルの制御電圧ＶＣを出力するような選択信号ＳＶを出力する。
【０２１４】
カウンタ７１は、パルス生成回路７５からパルスを受けている期間、すなわち、リファレンスクロックＣＲの１周期間、ＡＮＤゲート７６から送られた逓倍クロックＣＸ４のクロック数をカウントし、カウント結果をＦＦ７２へ出力する。
【０２１５】
制御回路７３は、ＦＦ７２が保持しているカウント結果を受けると、このＶＬレベルに対応するカウント結果と、保持していたＶＨレベルに対応するカウント結果と、保持していたＶＭレベルに対応するカウント結果のうち、逓倍クロックＣＸ４の逓倍数に最も近いものを選択し、これに対応する選択信号ＳＶをＦＦ７４に出力する。なお、制御回路７３は、設定値判定回路２６に送られる逓倍クロックＣＸ４の逓倍数を、あらかじめ保持しているものとする。
【０２１６】
また、制御回路７３は、パルス生成回路７５への制御信号の出力を停止する。これにより、パルス生成回路７５は、カウンタ７１へのパルスの出力を停止する。
【０２１７】
ＦＦ７４は、制御回路７３から選択信号ＳＶを受けると、これを保持する。このとき、電圧設定回路２７には、この保持された選択信号ＳＶが出力されている。
【０２１８】
ここで、ＤＬＬ回路がロックしていない場合は、出力クロックＣＯの、リファレンスクロックＣＲに対する遅延がＴｓとならず、電圧制御遅延回路２４における各遅延素子の遅延量がＴｓ／８とならない。そして、逓倍クロックのパルスを決める各遅延クロックのエッジの間隔がＴｓ／８とならないため、マルチプレクサ２５で生成される逓倍クロックが、リファレンスクロックＣＲに対する所望の逓倍数から変動することになる。
【０２１９】
したがって、逓倍クロックＣＸ４の逓倍数に最も近い制御電圧ＶＣのレベルを選択することは、出力クロックＣＯの、リファレンスクロックＣＲに対する遅延がＴｓに最も近くなるような制御電圧ＶＣを選択することを意味する。
【０２２０】
したがって、特許文献１記載のＰＬＬ回路では、ＰＬＬ回路がロックするまでの時間を十分に短縮することができないという欠点があったが、本実施の形態に係るＤＬＬ回路でも、第１の実施の形態に係るＰＬＬ回路と同様に、待機モードに遷移した後、逓倍クロックＣＸ４のリファレンスクロックＣＲに対する逓倍数が、所望の逓倍数に最も近くなる選択信号ＳＶをあらかじめ選択し、保持しておき、待機モードが解除された後、この選択信号ＳＶに対応した制御電圧ＶＣを電圧制御遅延回路２４に一定期間出力することにより、待機モード解除後に、逓倍クロックＣＸ４のリファレンスクロックＣＲに対する逓倍数が、所望の逓倍数と異なり、ＤＬＬ回路がロックするまでに長時間を要することを防止し、ロックするまでの時間を十分に短縮することができる。
【０２２１】
また、本実施の形態に係るＤＬＬ回路では、第１の実施の形態に係るＰＬＬ回路と同様に、待機モード遷移後の図１２の（ａ）の時点または図１２の（ｂ）の時点から、位相比較器２１、チャージポンプ２２、電圧制御遅延回路２４、設定値判定回路２６および電圧設定回路２７の動作を停止することにより、動的な消費電力を低減することができる。
【０２２２】
なお、設定値判定回路２７において選択信号ＳＶが保持されていれば、待機モードの解除後において、本実施の形態に係るＤＬＬ回路における電圧制御遅延回路２４に、所望の遅延量に対応した初期制御電圧を印加することができる。
【０２２３】
すなわち、待機モード遷移後の図１２の（ａ）の時点または図１２の（ｂ）の時点から動作を停止する回路である、位相比較器２１、チャージポンプ２２、電圧制御遅延回路２４、設定値判定回路２６および電圧設定回路２７のうち、設定値判定回路２６以外は、動作を停止させるだけでなく、電源供給を停止しても、待機モードが解除されてから、このＤＬＬ回路がロックするまでの時間に影響を与えない。したがって、これらの回路のうち、設定値判定回路２６以外の回路の電源供給を停止することにより、動的な消費電力だけでなく、トランジスタの漏れ電流等に伴う静的な消費電力の低減を図ることができる。
【０２２４】
この場合は、待機信号ＳＴＹがＨレベルからＬレベルに変化すると（図１２の（ａ））、電源制御回路２９が、位相比較器２１およびチャージポンプ２２へ制御信号を出力することにより、各回路への電源供給が停止される。そして、設定値判定回路２６が選択信号ＳＶを選択し、保持するのに十分な期間が経過し、タイマ２８が、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させると（図１２の（ｂ））、電源制御回路２９が、電圧制御遅延回路２４および電圧設定回路２７へ制御信号を出力することにより、各回路への電源供給が停止される。そして、待機信号ＳＴＹがＬレベルからＨレベルになると（図１２の（ｃ））、電源制御回路２９が、位相比較器２１、電圧制御遅延回路２４および電圧設定回路２７への制御信号の出力を停止することにより、これらの回路への電源供給が再開される。そして、タイマ２８が、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させると（図１２の（ｄ））、電源制御回路２９が、チャージポンプ２２への制御信号の出力を停止することにより、チャージポンプ２２への電源供給が再開され、また、電源制御回路２９が、設定値判定回路２６および電圧設定回路２７へ制御信号を出力することにより、これらの回路への電源供給が停止される。
【０２２５】
さらに、設定値判定回路２６において、ＦＦ７４以外の回路は、動作を停止させるだけでなく、電源供給を停止しても、待機モードが解除されてから、このＤＬＬ回路がロックするまでの時間に影響を与えない。したがって、設定値判定回路２６のうち、ＦＦ７４以外の回路の電源供給を停止することにより、静的な消費電力の低減をさらに図ることができる。
【０２２６】
この場合は、設定値判定回路２６が選択信号ＳＶを選択し、保持するのに十分な期間が経過し、タイマ２８が、待機信号ＳＴＹＰ１をＨレベルからＬレベルへ変化させると（図１２の（ｂ））、電源制御回路７８が、カウンタ７１と、ＦＦ７２と、制御回路７３と、パルス生成回路７５と、ＡＮＤゲート７６と、ＡＮＤゲート７７へ制御信号を出力することにより、各回路への電源供給が停止される。そして、待機信号ＳＴＹがＬレベルからＨレベルになっても（図１２の（ｃ））、電源制御回路７８は、この状態を維持する。そして、タイマ２８が、待機信号ＳＴＹＰ２をＨレベルからＬレベルに変化させると（図１２の（ｄ））と、電源制御回路７８が、ＦＦ７４へ制御信号を出力することにより、ＦＦ７４への電源供給が停止される。
【０２２７】
次に、本発明の他の実施の形態について、図面を用いて説明する。
【０２２８】
＜第３の実施の形態＞
［構成］
図１４は、第３の実施の形態に係るＤＬＬ回路の構成を示す。同図を参照して、このＤＬＬ回路は、図７に示す従来から使用されていると想定されるＤＬＬ回路に対して、さらに、ジッタ補正回路２９および位相差判定回路３０を含む。
【０２２９】
［動作］
位相差判定回路３０は、外部からリファレンスクロックＣＲと、電圧制御遅延回路２４から出力クロックＣＯとを受け、リファレンスクロックＣＲに生じたジッタによる両クロックの位相差を検出し、この位相差に応じた選択信号ＳＰをジッタ補正回路２９に出力する。
【０２３０】
ジッタ補正回路２９は、位相差判定回路３０から送られた選択信号ＳＰに応じて、電圧制御遅延回路２４から送られた遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯの遅延量をそれぞれ変化させ、マルチプレクサ２５で生成される逓倍クロックの、リファレンスクロックＣＲに生じたジッタによる変動を防ぐ。
【０２３１】
その他の構成及び動作は、図７に示す従来から使用されていると想定されるＤＬＬ回路と同様である。
【０２３２】
次に、本実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９の構成および動作について、図面を用いて説明する。
【０２３３】
［構成］
図１５は、図１４に示す第３の実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９の構成を示す。同図を参照して、このジッタ補正回路２９は、セレクタ６１〜セレクタ６８を含む。
【０２３４】
ディレイラインＤ１０は、遅延クロックＣ１を、直接セレクタ６１へ出力するための経路であり、ディレイラインＤ１１は、固定の遅延量Ｔｄを有する遅延素子を１つ含み、遅延クロックＣ１をＴｄだけ遅延させてセレクタ６１へ出力するための経路であり、ディレイラインＤ１２は、固定の遅延量Ｔｄを有する遅延素子を２つ含み、遅延クロックＣ１を２×Ｔｄだけ遅延させてセレクタ６１へ出力するための経路であり、ディレイラインＤ１３は、固定の遅延量Ｔｄを有する遅延素子を３つ含み、遅延クロックＣ１を３×Ｔｄだけ遅延させてセレクタ６１へ出力するための経路であり、ディレイラインＤ１４は、固定の遅延量Ｔｄを有する遅延素子を４つ含み、遅延クロックＣ１を４×Ｔｄだけ遅延させてセレクタ６１へ出力するための経路であり、ディレイラインＤ１５は、固定の遅延量Ｔｄを有する遅延素子を５つ含み、遅延クロックＣ１を５×Ｔｄだけ遅延させてセレクタ６１へ出力するための経路であり、ディレイラインＤ１２は、固定の遅延量Ｔｄを有する遅延素子を６つ含み、遅延クロックＣ１を６×Ｔｄだけ遅延させてセレクタ６１へ出力するための経路である。
【０２３５】
上記と同様に、ディレイラインＤ２０は、遅延クロックＣ２を、直接セレクタ６２へ出力するための経路であり、また、ディレイラインＤ２１は、遅延クロックＣ２を、Ｔｄだけ遅延させ、また、ディレイラインＤ２２は、遅延クロックＣ２を、２×Ｔｄだけ遅延させ、また、ディレイラインＤ２３は、遅延クロックＣ２を、３×Ｔｄだけ遅延させ、また、ディレイラインＤ２４は、遅延クロックＣ２を、４×Ｔｄだけ遅延させ、また、ディレイラインＤ２５は、遅延クロックＣ２を、５×Ｔｄだけ遅延させ、また、ディレイラインＤ２６は、遅延クロックＣ２を、６×Ｔｄだけ遅延させ、それぞれセレクタ６２へ出力するための経路である。
【０２３６】
ディレイラインＤ３１は、遅延クロックＣ３を、Ｔｄだけ遅延させ、また、ディレイラインＤ３２は、遅延クロックＣ３を、２×Ｔｄだけ遅延させ、また、ディレイラインＤ３３は、遅延クロックＣ３を、３×Ｔｄだけ遅延させ、また、ディレイラインＤ３４は、遅延クロックＣ３を、４×Ｔｄだけ遅延させ、また、ディレイラインＤ３５は、遅延クロックＣ３を、５×Ｔｄだけ遅延させ、それぞれセレクタ６３へ出力するための経路である。
【０２３７】
ディレイラインＤ４１は、遅延クロックＣ４を、Ｔｄだけ遅延させ、また、ディレイラインＤ４２は、遅延クロックＣ４を、２×Ｔｄだけ遅延させ、また、ディレイラインＤ４３は、遅延クロックＣ４を、３×Ｔｄだけ遅延させ、また、ディレイラインＤ４４は、遅延クロックＣ４を、４×Ｔｄだけ遅延させ、また、ディレイラインＤ４５は、遅延クロックＣ４を、５×Ｔｄだけ遅延させ、それぞれセレクタ６４へ出力するための経路である。
【０２３８】
ディレイラインＤ５２は、遅延クロックＣ５を、２×Ｔｄだけ遅延させ、また、ディレイラインＤ４３は、遅延クロックＣ５を、３×Ｔｄだけ遅延させ、また、ディレイラインＤ４４は、遅延クロックＣ５を、４×Ｔｄだけ遅延させ、それぞれセレクタ６５へ出力するための経路である。
【０２３９】
ディレイラインＤ６２は、遅延クロックＣ６を、２×Ｔｄだけ遅延させ、また、ディレイラインＤ６３は、遅延クロックＣ６を、３×Ｔｄだけ遅延させ、また、ディレイラインＤ６４は、遅延クロックＣ６を、４×Ｔｄだけ遅延させ、それぞれセレクタ６６へ出力するための経路である。
【０２４０】
ディレイラインＤ７３は、遅延クロックＣ７を、３×Ｔｄだけ遅延させ、セレクタ６７へ出力するための経路である。
【０２４１】
ディレイラインＤ８３は、遅延クロックＣＯを、３×Ｔｄだけ遅延させ、セレクタ６８へ出力するための経路である。
【０２４２】
各セレクタには、少なくとも１つのディレイラインが接続されている。
【０２４３】
［動作］
セレクタ６１は、選択信号ＳＰに応じて選択するディレイラインを変更し、遅延クロックＣ１を遅延させた、遅延クロックＣ１Ｄをマルチプレクサ２５に出力する。
【０２４４】
上記と同様に、セレクタ６２は、遅延クロックＣ２を遅延させた、遅延クロックＣ２Ｄをマルチプレクサ２５に出力し、また、セレクタ６３は、遅延クロックＣ３を遅延させた、遅延クロックＣ３Ｄをマルチプレクサ２５に出力し、また、セレクタ６４は、遅延クロックＣ４を遅延させた、遅延クロックＣ４Ｄをマルチプレクサ２５に出力し、また、セレクタ６５は、遅延クロックＣ５を遅延させた、遅延クロックＣ５Ｄをマルチプレクサ２５に出力し、また、セレクタ６６は、遅延クロックＣ６を遅延させた、遅延クロックＣ６Ｄをマルチプレクサ２５に出力する。
【０２４５】
なお、セレクタ６７は、ディレイラインＤ７３のみが接続されているため、常にこれを選択して、遅延クロックＣ７を遅延させた、遅延クロックＣ７Ｄをマルチプレクサ２５へ出力する。
【０２４６】
また、セレクタ６８は、ディレイラインＤ８３のみが接続されているため、常にこれを選択して、遅延クロックＣＯを遅延させた、遅延クロックＣＯＤをマルチプレクサ２５へ出力する。
【０２４７】
次に、本実施の形態に係るＤＬＬ回路における位相差判定回路３０の構成および動作について、図面を用いて説明する。
【０２４８】
［構成］
図１６は、図１４に示す第３の実施の形態に係るＤＬＬ回路における位相差判定回路３０の構成を示す。同図を参照して、この位相差判定回路３０は、遅延素子８１〜遅延素子８６と、ＦＦ７１〜ＦＦ７６と、位相差判定制御回路７７とを含む。
【０２４９】
遅延素子８１〜遅延素子８６は、入力信号に対して出力信号をＴｄだけ遅延させる。
【０２５０】
遅延素子８１は、リファレンスクロックＣＲを受け、リファレンスクロックＣＲに対してＴｄだけ遅延した遅延クロックＣＲ１を遅延素子８２およびＦＦ７１に出力する。
【０２５１】
遅延素子８２は、遅延クロックＣＲ１を受け、遅延クロックＣＲ１に対してＴｄだけ遅延した遅延クロックＣＲ２を遅延素子８３およびＦＦ７２に出力する。
【０２５２】
遅延素子８３は、遅延クロックＣＲ２を受け、遅延クロックＣＲ２に対してＴｄだけ遅延した遅延クロックＣＲ３をＦＦ７３に出力する。
【０２５３】
遅延素子８４は、出力クロックＣＯを受け、出力クロックＣＯに対してＴｄだけ遅延した遅延クロックＣＯ１を遅延素子８５およびＦＦ７４に出力する。
【０２５４】
遅延素子８５は、遅延クロックＣＯ１を受け、遅延クロックＣＯ１に対してＴｄだけ遅延した遅延クロックＣＯ２を遅延素子８６およびＦＦ７５に出力する。
【０２５５】
遅延素子８６は、遅延クロックＣＯ２を受け、遅延クロックＣＯ２に対してＴｄだけ遅延した遅延クロックＣＯ３をＦＦ７６に出力する。
【０２５６】
ＦＦ７１は、出力クロックＣＯを遅延クロックＣＲ１の立ち上がりエッジに同期して保持し、サンプリング信号ＳＵ１を出力する。
【０２５７】
ＦＦ７２は、出力クロックＣＯを遅延クロックＣＲ２の立ち上がりエッジに同期して保持し、サンプリング信号ＳＵ２を出力する。
【０２５８】
ＦＦ７３は、出力クロックＣＯを遅延クロックＣＲ３の立ち上がりエッジに同期して保持し、サンプリング信号ＳＵ３を出力する。
【０２５９】
ＦＦ７４は、リファレンスクロックＣＲを遅延クロックＣＯ１の立ち上がりエッジに同期して保持し、サンプリング信号ＳＤ１を出力する。
【０２６０】
ＦＦ７５は、リファレンスクロックＣＲを遅延クロックＣＯ２の立ち上がりエッジに同期して保持し、サンプリング信号ＳＤ２を出力する。
【０２６１】
ＦＦ７６は、リファレンスクロックＣＲを遅延クロックＣＯ３の立ち上がりエッジに同期して保持し、サンプリング信号ＳＤ３を出力する。
【０２６２】
位相差判定制御回路７７は、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２、サンプリング信号ＳＤ３、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２およびサンプリング信号ＳＵ３から選択信号ＳＰを生成し、本実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９に出力する。
【０２６３】
［動作］
次に、図１７に示すタイムチャートを参照して、この位相差判定回路３０の動作を説明する。
【０２６４】
ＣＲ１、ＣＲ２およびＣＲ３の矢印は、それぞれ遅延クロックＣＲ１、遅延クロックＣＲ２および遅延クロックＣＲ３の立ち上がりエッジを示す。
【０２６５】
リファレンスクロックＣＲの立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＲ１の立ち上がりエッジが現れ、遅延クロックＣＲ１の立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＲ２の立ち上がりエッジが現れ、遅延クロックＣＲ２の立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＲ３の立ち上がりエッジが現れる。
【０２６６】
ＣＯ１、ＣＯ２およびＣＯ３の矢印は、それぞれ遅延クロックＣＯ１、遅延クロックＣＯ２および遅延クロックＣＯ３の立ち上がりエッジを示す。
【０２６７】
出力クロックＣＯの立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＯ１の立ち上がりエッジが現れ、遅延クロックＣＯ１の立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＯ２の立ち上がりエッジが現れ、遅延クロックＣＯ２の立ち上がりエッジに対してＴｄだけ遅れて、遅延クロックＣＯ３の立ち上がりエッジが現れる。
【０２６８】
図１７の（ａ）のように、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、２×Ｔｄ≦Ｔｊ＜３×Ｔｄである場合について説明する。
【０２６９】
リファレンスクロックＣＲの立ち上がりエッジからＴｄだけ遅く現れる、遅延クロックＣＲ１の立ち上がりエッジのタイミングでは、出力クロックＣＯはＬレベルであるから、ＦＦ７１の出力する、サンプリング信号ＳＵ１はＬレベルとなる。
【０２７０】
リファレンスクロックＣＲの立ち上がりエッジから２×Ｔｄだけ遅く現れる、遅延クロックＣＲ２の立ち上がりエッジのタイミングでは、出力クロックＣＯはＬレベルであるから、ＦＦ７２の出力する、サンプリング信号ＳＵ２はＬレベルとなる。
【０２７１】
リファレンスクロックＣＲの立ち上がりエッジから３×Ｔｄだけ遅く現れる、遅延クロックＣＲ３の立ち上がりエッジのタイミングでは、出力クロックＣＯはＨレベルであるから、ＦＦ７３の出力する、サンプリング信号ＳＵ３はＨレベルとなる。
【０２７２】
出力クロックＣＯの立ち上がりエッジからＴｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＨレベルであるから、ＦＦ７４の出力する、サンプリング信号ＳＤ１はＨレベルとなる。
【０２７３】
出力クロックＣＯの立ち上がりエッジから２×Ｔｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＨレベルであるから、ＦＦ７５の出力する、サンプリング信号ＳＤ２はＨレベルとなる。
【０２７４】
出力クロックＣＯの立ち上がりエッジから３×Ｔｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＨレベルであるから、ＦＦ７６の出力する、サンプリング信号ＳＤ３はＨレベルとなる。
【０２７５】
位相差判定制御回路７７は、サンプリング信号ＳＵ１およびサンプリング信号ＳＵ２がＬレベルであり、サンプリング信号ＳＵ３、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルであることから、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯより２×Ｔｄ以上、かつ、３×Ｔｄ未満だけ早く、リファレンスクロックＣＲが現れていると判断する。
【０２７６】
そして、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が５×Ｔｄだけ遅延するように、ディレイラインＤ１５を選択させ、かつ、遅延クロックＣ２が５×Ｔｄだけ遅延するように、ディレイラインＤ２５を選択させ、かつ、遅延クロックＣ３が４×Ｔｄだけ遅延するように、ディレイラインＤ３４を選択させ、かつ、遅延クロックＣ４が４×Ｔｄだけ遅延するように、ディレイラインＤ４４を選択させ、かつ、遅延クロックＣ５が３×Ｔｄだけ遅延するように、ディレイラインＤ５３を選択させ、かつ、遅延クロックＣ６が３×Ｔｄだけ遅延するように、ディレイラインＤ６３を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２７７】
上記と同様にして、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、３×Ｔｄ≦Ｔｊである場合は、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２およびサンプリング信号ＳＵ３がＬレベルとなり、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルとなる。
【０２７８】
この場合、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が６×Ｔｄだけ遅延するように、ディレイラインＤ１６を選択させ、かつ、遅延クロックＣ２が６×Ｔｄだけ遅延するように、ディレイラインＤ２６を選択させ、かつ、遅延クロックＣ３が５×Ｔｄだけ遅延するように、ディレイラインＤ３５を選択させ、かつ、遅延クロックＣ４が５×Ｔｄだけ遅延するように、ディレイラインＤ４５を選択させ、かつ、遅延クロックＣ５が４×Ｔｄだけ遅延するように、ディレイラインＤ５４を選択させ、かつ、遅延クロックＣ６が４×Ｔｄだけ遅延するように、ディレイラインＤ６４を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２７９】
上記と同様にして、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、Ｔｄ≦Ｔｊ＜２×Ｔｄである場合は、サンプリング信号ＳＵ１がＬレベルとなり、サンプリング信号ＳＵ２、サンプリング信号ＳＵ３、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルとなる。
【０２８０】
この場合、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が４×Ｔｄだけ遅延するように、ディレイラインＤ１４を選択させ、かつ、遅延クロックＣ２が４×Ｔｄだけ遅延するように、ディレイラインＤ２４を選択させ、かつ、遅延クロックＣ３が３×Ｔｄだけ遅延するように、ディレイラインＤ３３を選択させ、かつ、遅延クロックＣ４が３×Ｔｄだけ遅延するように、ディレイラインＤ４３を選択させ、かつ、遅延クロックＣ５が３×Ｔｄだけ遅延するように、ディレイラインＤ５３を選択させ、かつ、遅延クロックＣ６が３×Ｔｄだけ遅延するように、ディレイラインＤ６３を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２８１】
図１７の（ｃ）のように、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｊだけ遅く、リファレンスクロックＣＲが現れ、かつ、Ｔｄ≦Ｔｊ＜２×Ｔｄである場合について説明する。
【０２８２】
リファレンスクロックＣＲの立ち上がりエッジからＴｄだけ遅く現れる、遅延クロックＣＲ１の立ち上がりエッジのタイミングでは、出力クロックＣＯはＨレベルであるから、ＦＦ７１の出力する、サンプリング信号ＳＵ１はＨレベルとなる。
【０２８３】
リファレンスクロックＣＲの立ち上がりエッジから２×Ｔｄだけ遅く現れる、遅延クロックＣＲ２の立ち上がりエッジのタイミングでは、出力クロックＣＯはＨレベルであるから、ＦＦ７２の出力する、サンプリング信号ＳＵ２はＨレベルとなる。
【０２８４】
リファレンスクロックＣＲの立ち上がりエッジから３×Ｔｄだけ遅く現れる、遅延クロックＣＲ３の立ち上がりエッジのタイミングでは、出力クロックＣＯはＨレベルであるから、ＦＦ７３の出力する、サンプリング信号ＳＵ３はＨレベルとなる。
【０２８５】
出力クロックＣＯの立ち上がりエッジからＴｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＬレベルであるから、ＦＦ７４の出力する、サンプリング信号ＳＤ１はＬレベルとなる。
【０２８６】
出力クロックＣＯの立ち上がりエッジから２×Ｔｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＨレベルであるから、ＦＦ７５の出力する、サンプリング信号ＳＤ２はＨレベルとなる。
【０２８７】
出力クロックＣＯの立ち上がりエッジから３×Ｔｄだけ遅く現れる、遅延クロックＣＯ１の立ち上がりエッジのタイミングでは、リファレンスクロックＣＲはＨレベルであるから、ＦＦ７６の出力する、サンプリング信号ＳＤ３はＨレベルとなる。
【０２８８】
位相差判定制御回路７７は、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２およびサンプリング信号ＳＵ３がＨレベルであり、サンプリング信号ＳＤ１がＬレベルであり、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルであることから、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｄ以上、かつ、２×Ｔｄ未満だけ遅く、リファレンスクロックＣＲが現れていると判断する。
【０２８９】
そして、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が２×Ｔｄだけ遅延するように、ディレイラインＤ１４を選択させ、かつ、遅延クロックＣ２が２×Ｔｄだけ遅延するように、ディレイラインＤ２４を選択させ、かつ、遅延クロックＣ３が３×Ｔｄだけ遅延するように、ディレイラインＤ３３を選択させ、かつ、遅延クロックＣ４が３×Ｔｄだけ遅延するように、ディレイラインＤ４３を選択させ、かつ、遅延クロックＣ５が３×Ｔｄだけ遅延するように、ディレイラインＤ５３を選択させ、かつ、遅延クロックＣ６が３×Ｔｄだけ遅延するように、ディレイラインＤ６３を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２９０】
上記と同様にして、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｊだけ遅く、リファレンスクロックＣＲが現れ、かつ、３×Ｔｄ≦Ｔｊである場合は、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２およびサンプリング信号ＳＵ３がＨレベルとなり、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＬレベルとなる。
【０２９１】
この場合、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が遅延しないように、ディレイラインＤ１０を選択させ、かつ、遅延クロックＣ２が遅延しないように、ディレイラインＤ２０を選択させ、かつ、遅延クロックＣ３がＴｄだけ遅延するように、ディレイラインＤ３１を選択させ、かつ、遅延クロックＣ４がＴｄだけ遅延するように、ディレイラインＤ４１を選択させ、かつ、遅延クロックＣ５が２×Ｔｄだけ遅延するように、ディレイラインＤ５２を選択させ、かつ、遅延クロックＣ６が２×Ｔｄだけ遅延するように、ディレイラインＤ６２を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させるような選択信号ＳＰを生成し、出力する。
【０２９２】
上記と同様にして、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｊだけ遅く、リファレンスクロックＣＲが現れ、かつ、２×Ｔｄ≦Ｔｊ＜３×Ｔｄである場合は、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２およびサンプリング信号ＳＵ３がＨレベルとなり、サンプリング信号ＳＤ１およびサンプリング信号ＳＤ２がＬレベルとなり、サンプリング信号ＳＤ３がＨレベルとなる。
【０２９３】
この場合、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１がＴｄだけ遅延するように、ディレイラインＤ１１を選択させ、かつ、遅延クロックＣ２がＴｄだけ遅延するように、ディレイラインＤ２１を選択させ、かつ、遅延クロックＣ３が２×Ｔｄだけ遅延するように、ディレイラインＤ３２を選択させ、かつ、遅延クロックＣ４が２×Ｔｄだけ遅延するように、ディレイラインＤ４２を選択させ、かつ、遅延クロックＣ５が３×Ｔｄだけ遅延するように、ディレイラインＤ５３を選択させ、かつ、遅延クロックＣ６が３×Ｔｄだけ遅延するように、ディレイラインＤ６３を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２９４】
図１７の（ｂ）のように、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、０≦Ｔｊ＜Ｔｄである場合について説明する。
【０２９５】
位相差判定制御回路７７は、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、０≦Ｔｊ＜Ｔｄである場合は、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２、サンプリング信号ＳＵ３、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルであることから、リファレンスクロックＣＲおよび出力クロックＣＯの位相が一致していると判断する。
【０２９６】
そして、位相差判定制御回路７７は、図１５に示すジッタ補正回路２９に対して、遅延クロックＣ１が３×Ｔｄだけ遅延するように、ディレイラインＤ１３を選択させ、かつ、遅延クロックＣ２が３×Ｔｄだけ遅延するように、ディレイラインＤ２３を選択させ、かつ、遅延クロックＣ３が３×Ｔｄだけ遅延するように、ディレイラインＤ３３を選択させ、かつ、遅延クロックＣ４が３×Ｔｄだけ遅延するように、ディレイラインＤ４３を選択させ、かつ、遅延クロックＣ５が３×Ｔｄだけ遅延するように、ディレイラインＤ５３を選択させ、かつ、遅延クロックＣ６が３×Ｔｄだけ遅延するように、ディレイラインＤ６３を選択させ、かつ、遅延クロックＣ７が３×Ｔｄだけ遅延するように、ディレイラインＤ７３を選択させ、かつ、遅延クロックＣ８が３×Ｔｄだけ遅延するように、ディレイラインＤ８３を選択させる選択信号ＳＰを生成し、出力する。
【０２９７】
また、位相差判定制御回路７７は、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｊだけ遅く、リファレンスクロックＣＲが現れ、かつ、０≦Ｔｊ＜Ｔｄである場合およびリファレンスクロックＣＲにジッタが生じず、リファレンスクロックＣＲおよび出力クロックＣＯの位相が一致している場合には、サンプリング信号ＳＵ１、サンプリング信号ＳＵ２、サンプリング信号ＳＵ３、サンプリング信号ＳＤ１、サンプリング信号ＳＤ２およびサンプリング信号ＳＤ３がＨレベルであることから、リファレンスクロックＣＲおよび出力クロックＣＯの位相が一致していると判断し、上記と同様の動作を行なう。
【０２９８】
ジッタ補正回路２９および位相差判定回路３０以外の動作については、図７に示す従来から使用されていると想定されるＤＬＬ回路と同様である。
【０２９９】
次に、図１８に示すタイムチャートを参照して、本実施の形態に係るＤＬＬ回路において、リファレンスクロックＣＲに、位相が進むジッタが生じた場合、すなわち、本来であれば、リファレンスクロックＣＲの1周期毎に現れるはずのクロックが、1周期よりＴｊだけ早く現れ、かつ、３×Ｔｄ≦Ｔｊである場合の、ジッタ補正回路２９の動作およびリファレンスクロックＣＲと逓倍クロックＣＸ４との関係について説明する。
【０３００】
また、符号については、図１０に示すタイムチャートと異なるものについてのみ説明する。
【０３０１】
リファレンスクロックＣＲの１クロック目においては、リファレンスクロックＣＲにジッタが生じていないため、ジッタ補正回路２９は、位相差判定回路３０から送られた選択信号ＳＰにより、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯを３×Ｔｄだけ遅延させ、マルチプレクサ２５へ出力する。
【０３０２】
Ｃ１Ｄａ〜Ｃ７ＤａおよびＣＯＤａで示した矢印は、ジッタ補正回路２９において、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに、上記のような３×Ｔｄの遅延を与えた後の、各クロックの立ち上がりエッジである。
【０３０３】
また、Ｃ１Ｄｂ’〜Ｃ７Ｄｂ’で示した矢印は、リファレンスクロックＣＲの２クロック目にジッタが生じず、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯが、ジッタ補正回路２９において３×Ｔｄだけ遅延したと仮定した場合の、各遅延クロックの立ち上がりエッジである。また、逓倍クロックＣＸ４における一点鎖線が、この場合の逓倍クロックＣＸ４の位置である。
【０３０４】
まず、リファレンスクロックＣＲの２クロック目に位相が進むジッタが生じたにも関わらず、リファレンスクロックＣＲの１クロック目と同様に、ジッタ補正回路２９が、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯを３×Ｔｄだけ遅延させたと仮定した場合について説明する。
【０３０５】
この場合の、リファレンスクロックＣＲの２クロック目に対応する遅延クロックＣ１〜遅延クロックＣ７の立ち上がりエッジをＣ１Ｄｂｊ〜Ｃ７Ｄｂｊとする。また、この場合の、逓倍クロックＣＸ４を逓倍クロックＣＸ４ｊとする。また、逓倍クロックＣＸ４ｊの、リファレンスクロックＣＲの２クロック目に対応するパルスを、リファレンスクロックＣＲの立ち上がりエッジから順にパルス＃０ｂｊ、パルス＃１ｂｊ、パルス＃２ｂｊおよびパルス＃３ｂｊとする。
【０３０６】
そうすると、Ｃ１Ｄｂｊ〜Ｃ７Ｄｂｊは、それぞれＣ１Ｄｂ’〜Ｃ７Ｄｂ’に対してＴｊだけ早い位置に現れる。また、逓倍クロックＣＸ４ｊのパルス＃０ｂｊの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響を受けない。したがって、逓倍クロックＣＸ４ｊのパルス＃０ｂｊのパルス幅は、一点鎖線で表わした、ジッタが生じなかったと仮定した場合の逓倍クロックＣＸ４のパルス＃０ｂよりＴｊだけ短くなる。
【０３０７】
しかしながら、実際には、本実施の形態に係るＤＬＬ回路では、以下のように、位相差判定回路３０において、このジッタに応じた選択信号ＳＰを生成し、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに与える遅延量を調整することにより、逓倍クロックＣＸ４のパルス＃０ｂのパルス幅の変動を低減することができる。
【０３０８】
すなわち、リファレンスクロックＣＲの２クロック目においては、リファレンスクロックＣＲに位相が進むジッタが生じ、出力クロックＣＯよりＴｊだけ早く、リファレンスクロックＣＲが現れ、かつ、３×Ｔｄ≦Ｔｊであるため、ジッタ補正回路２９は、位相差判定回路３０から送られた選択信号ＳＰにより、遅延クロックＣ１を６×Ｔｄ、遅延クロックＣ２を６×Ｔｄ、遅延クロックＣ３を５×Ｔｄ、遅延クロックＣ４を５×Ｔｄ、遅延クロックＣ５を４×Ｔｄ、遅延クロックＣ６を４×Ｔｄ、遅延クロックＣ７を３×Ｔｄ、出力クロックＣＯを３×Ｔｄだけ遅延させ、マルチプレクサ２５へ出力する。
【０３０９】
ここで、Ｃ１Ｄｂ〜Ｃ７ＤｂおよびＣＯＤｂで示した矢印は、ジッタ補正回路２９において、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに、上記のような遅延を与えた後の、各クロックの立ち上がりエッジである。また、逓倍クロックＣＸ４における実線が、この場合の逓倍クロックＣＸ４の位置である。
【０３１０】
上述のようなジッタ補正回路２９の動作によって、遅延クロックＣ１は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が６×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃０ｂの立ち下がりを決める、Ｃ１Ｄｂは、Ｃ１Ｄｂ’よりＴｊ−３×Ｔｄだけ早く現れる。また、逓倍クロックＣＸ４のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ４のパルス＃０ｂの減少幅はＴｊ−３×Ｔｄとなる。
【０３１１】
また、遅延クロックＣ２は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が６×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃１ｂの立ち上がりを決める、Ｃ２Ｄｂは、Ｃ２Ｄｂ’よりＴｊ−３×Ｔｄだけ早く現れる。また、遅延クロックＣ３は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が５×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃１ｂの立ち下がりを決める、Ｃ３Ｄｂは、Ｃ３Ｄｂ’よりＴｊ−２×Ｔｄだけ早く現れる。したがって、逓倍クロックＣＸ４のパルス＃１ｂの減少幅はＴｄとなる。
【０３１２】
また、遅延クロックＣ４は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が５×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃２ｂの立ち上がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ早く現れる。また、遅延クロックＣ５は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が４×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃２ｂの立ち下がりを決める、Ｃ５Ｄｂは、Ｃ５Ｄｂ’よりＴｊ−Ｔｄだけ早く現れる。したがって、逓倍クロックＣＸ４のパルス＃２ｂの減少幅はＴｄとなる。
【０３１３】
また、遅延クロックＣ６は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が４×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃３ｂの立ち上がりを決める、Ｃ６Ｄｂは、Ｃ６Ｄｂ’よりＴｊ−Ｔｄだけ早く現れる。また、遅延クロックＣ７は、ジッタが生じない場合と同様に、３×Ｔｄだけ遅延するため、逓倍クロックＣＸ４のパルス＃３ｂの立ち下がりを決める、Ｃ７Ｄｂは、Ｃ７Ｄｂ’よりＴｊだけ早く現れる。したがって、逓倍クロックＣＸ４のパルス＃３ｂの減少幅はＴｄとなる。
【０３１４】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ４のパルス＃０ｂにおけるパルス幅の減少を、他のパルスに分散させることができる。すなわち、逓倍クロックＣＸ４のパルス＃０ｂが、Ｔｊ−３×Ｔｄだけ短くなり、パルス＃１ｂがＴｄだけ短くなり、パルス＃２ｂがＴｄだけ短くなり、パルス＃３ｂがＴｄだけ短くなる。
【０３１５】
また、逓倍クロックＣＸ２についても同様に、逓倍クロックＣＸ２のパルス＃０ｂの立ち下がりを決める、Ｃ２Ｄｂは、Ｃ２Ｄｂ’よりＴｊ−３×Ｔｄだけ早く現れる。また、逓倍クロックＣＸ２のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ２のパルス＃０ｂの減少幅はＴｊ−３×Ｔｄとなる。
【０３１６】
逓倍クロックＣＸ２のパルス＃１ｂの立ち上がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ早く現れる。また、逓倍クロックＣＸ２のパルス＃１ｂの立ち下がりを決める、Ｃ６Ｄｂは、Ｃ６Ｄｂ’よりＴｊ−Ｔｄだけ早く現れる。したがって、逓倍クロックＣＸ２のパルス＃１ｂの減少幅はＴｄとなる。
【０３１７】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ２のパルス＃０ｂにおけるパルス幅の減少を、他のパルスに分散させることができる。すなわち、逓倍クロックＣＸ２のパルス＃０ｂが、Ｔｊ−３×Ｔｄだけ短くなり、パルス＃１ｂがＴｄだけ短くなる。
【０３１８】
また、逓倍クロックＣＸ１についても同様に、逓倍クロックＣＸ１のパルス＃０ｂの立ち下がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ早く現れる。また、逓倍クロックＣＸ１のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ１のパルス＃０ｂの減少幅はＴｊ−２×Ｔｄとなる。
【０３１９】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ１のパルス＃０ｂにおけるパルス幅の減少を、ＴｊからＴｊ−２×Ｔｄに抑えることができる。
【０３２０】
次に、図１９に示すタイムチャートを参照して、本実施の形態に係るＤＬＬ回路において、リファレンスクロックＣＲに、位相が遅れるジッタが生じた場合、すなわち、本来であれば、リファレンスクロックＣＲの1周期毎に現れるはずのクロックが、1周期よりＴｊだけ遅く現れ、かつ、３×Ｔｄ≦Ｔｊである場合の、ジッタ補正回路２９の動作およびリファレンスクロックＣＲと逓倍クロックＣＸ４との関係について説明する。
【０３２１】
まず、リファレンスクロックＣＲの２クロック目に位相が遅れるジッタが生じたにも関わらず、リファレンスクロックＣＲの１クロック目と同様に、ジッタ補正回路２９が、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯが、ジッタ補正回路２９において３×Ｔｄだけ遅延させたと仮定した場合について説明する。
【０３２２】
Ｃ１Ｄｂｊ〜Ｃ７Ｄｂｊは、それぞれＣ１Ｄｂ’〜Ｃ７Ｄｂ’に対してＴｊだけ遅い位置に現れる。また、逓倍クロックＣＸ４ｊのパルス＃０ｂｊの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響を受けない。したがって、逓倍クロックＣＸ４ｊのパルス＃０ｂｊのパルス幅は、一点鎖線で表わした、ジッタが生じなかったと仮定した場合の逓倍クロックＣＸ４のパルス＃０ｂよりＴｊだけ長くなる。
【０３２３】
その他の符号の説明は、図１８に示すタイムチャートと同様である。
【０３２４】
しかしながら、実際には、本実施の形態に係るＤＬＬ回路では、以下のように、位相差判定回路３０において、このジッタに応じた選択信号ＳＰを生成し、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに与える遅延量を調整することにより、逓倍クロックＣＸ４のパルス＃０ｂのパルス幅の変動を低減することができる。
【０３２５】
すなわち、リファレンスクロックＣＲの２クロック目においては、リファレンスクロックＣＲに位相が遅れるジッタが生じ、出力クロックＣＯよりＴｊだけ遅く、リファレンスクロックＣＲが現れ、かつ、３×Ｔｄ≦Ｔｊであるため、ジッタ補正回路２９は、位相差判定回路３０から送られた選択信号ＳＰにより、遅延クロックＣ１を遅延させず、遅延クロックＣ２を遅延させず、また、遅延クロックＣ３をＴｄ、遅延クロックＣ４をＴｄ、遅延クロックＣ５を２×Ｔｄ、遅延クロックＣ６を２×Ｔｄ、遅延クロックＣ７を３×Ｔｄ、出力クロックＣＯを３×Ｔｄだけ遅延させ、マルチプレクサ２５へ出力する。
【０３２６】
上述のようなジッタ補正回路２９の動作によって、遅延クロックＣ１は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が０になるため、逓倍クロックＣＸ４のパルス＃０ｂの立ち下がりを決める、Ｃ１Ｄｂは、Ｃ１Ｄｂ’よりＴｊ−３×Ｔｄだけ遅く現れる。また、逓倍クロックＣＸ４のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ４のパルス＃０ｂの増加幅はＴｊ−３×Ｔｄとなる。
【０３２７】
また、遅延クロックＣ２は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が０になるため、逓倍クロックＣＸ４のパルス＃１ｂの立ち上がりを決める、Ｃ２Ｄｂは、Ｃ２Ｄｂ’よりＴｊ−３×Ｔｄだけ遅く現れる。また、遅延クロックＣ３は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延がＴｄになるため、逓倍クロックＣＸ４のパルス＃１ｂの立ち下がりを決める、Ｃ３Ｄｂは、Ｃ３Ｄｂ’よりＴｊ−２×Ｔｄだけ遅く現れる。したがって、逓倍クロックＣＸ４のパルス＃１ｂの増加幅はＴｄとなる。
【０３２８】
また、遅延クロックＣ４は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延がＴｄになるため、逓倍クロックＣＸ４のパルス＃２ｂの立ち上がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ遅く現れる。また、遅延クロックＣ５は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が２×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃２ｂの立ち下がりを決める、Ｃ５Ｄｂは、Ｃ５Ｄｂ’よりＴｊ−Ｔｄだけ遅く現れる。したがって、逓倍クロックＣＸ４のパルス＃２ｂの増加幅はＴｄとなる。
【０３２９】
また、遅延クロックＣ６は、ジッタが生じない場合に与えられていた３×Ｔｄの遅延が２×Ｔｄになるため、逓倍クロックＣＸ４のパルス＃３ｂの立ち上がりを決める、Ｃ６Ｄｂは、Ｃ６Ｄｂ’よりＴｊ−Ｔｄだけ遅く現れる。また、遅延クロックＣ７は、ジッタが生じない場合と同様に、３×Ｔｄの遅延が与えられるため、逓倍クロックＣＸ４のパルス＃３ｂの立ち下がりを決める、Ｃ７Ｄｂは、Ｃ７Ｄｂ’よりＴｊだけ遅く現れる。したがって、逓倍クロックＣＸ４のパルス＃３ｂの増加幅はＴｄとなる。
【０３３０】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ４のパルス＃０ｂにおけるパルス幅の増加を、他のパルスに分散させることができる。すなわち、逓倍クロックＣＸ４のパルス＃０ｂが、Ｔｊ−３×Ｔｄだけ長くなり、パルス＃１ｂがＴｄだけ長くなり、パルス＃２ｂがＴｄだけ長くなり、パルス＃３ｂがＴｄだけ長くなる。
【０３３１】
また、逓倍クロックＣＸ２についても同様に、逓倍クロックＣＸ２のパルス＃０ｂの立ち下がりを決める、Ｃ２Ｄｂは、Ｃ２Ｄｂ’よりＴｊ−３×Ｔｄだけ遅く現れる。また、逓倍クロックＣＸ２のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ２のパルス＃０ｂの増加幅はＴｊ−３×Ｔｄとなる。
【０３３２】
逓倍クロックＣＸ２のパルス＃１ｂの立ち上がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ遅く現れる。また、逓倍クロックＣＸ２のパルス＃１ｂの立ち下がりを決める、Ｃ６Ｄｂは、Ｃ６Ｄｂ’よりＴｊ−Ｔｄだけ遅く現れる。したがって、逓倍クロックＣＸ２のパルス＃１ｂの増加幅はＴｄとなる。
【０３３３】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ２のパルス＃０ｂにおけるパルス幅の増加を、他のパルスに分散させることができる。すなわち、逓倍クロックＣＸ２のパルス＃０ｂが、Ｔｊ−３×Ｔｄだけ長くなり、パルス＃１ｂがＴｄだけ長くなる。
【０３３４】
また、逓倍クロックＣＸ１についても同様に、逓倍クロックＣＸ１のパルス＃０ｂの立ち下がりを決める、Ｃ４Ｄｂは、Ｃ４Ｄｂ’よりＴｊ−２×Ｔｄだけ遅く現れる。また、逓倍クロックＣＸ１のパルス＃０ｂの立ち上がりを決める、ＣＯＤａは、リファレンスクロックＣＲの２クロック目に生じたジッタの影響は受けないため、ジッタが生じない場合と同じ位置となる。したがって、逓倍クロックＣＸ１のパルス＃０ｂの増加幅はＴｊ−２×Ｔｄとなる。
【０３３５】
以上のような動作によって、リファレンスクロックＣＲに生じたジッタに起因する、逓倍クロックＣＸ１のパルス＃０ｂにおけるパルス幅の増加を、ＴｊからＴｊ−２×Ｔｄに抑えることができる。
【０３３６】
したがって、特許文献３記載のＤＬＬ回路では、クロックに生じたジッタを迅速に低減することができないという欠点があったが、本実施の形態に係るＤＬＬ回路では、リファレンスクロックＣＲにジッタが生じた時には、すぐさま位相差判定回路３０においてジッタを検出し、選択信号ＳＰをジッタ補正回路２９に出力することにより、ジッタ補正回路２９において遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに与える遅延量を調整し、ジッタによる影響、すなわち、逓倍クロックのパルス＃０におけるパルス幅の変動を迅速に低減することができる。
【０３３７】
また、図７に示す従来から使用されていると想定されているＤＬＬ回路では、リファレンスクロックＣＲにジッタが生じた場合、マルチプレクサ２５において生成される逓倍クロックのパルス＃０のパルス幅が、ジッタによるリファレンスクロックＣＲの変動分だけ変動するという欠点があったが、本実施の形態に係るＤＬＬ回路では、ジッタ補正回路２９において遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに与える遅延量を調整することにより、逓倍クロックのパルス＃０のパルス幅の変動を低減することができる。
【０３３８】
［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【０３３９】
〔変形例１〕
本発明の第３の実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９では、図１５に示すような構成としたが、これに限定するものではない。
【０３４０】
図２０は、第３の実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９について、遅延素子の構成を変更したジッタ補正回路の構成を示す。同図を参照して、このジッタ補正回路２９は、図１５に示すジッタ補正回路２９のように、遅延クロックＣ１〜遅延クロックＣ７および出力クロックＣＯに与える遅延量ごとに、遅延素子を並行に配置するのではなく、遅延素子を直列に配置し、各遅延素子の出力をセレクタに接続している。ここで、各ディレイラインに含まれる遅延素子の数は、図１５に示すジッタ補正回路２９と同様である。
【０３４１】
したがって、本実施の形態に係るジッタ補正回路２９では、図１５に示すジッタ補正回路２９と比べて、バッファの数を削減することができる。
【０３４２】
〔変形例２〕
本発明の第１の実施の形態に係るＰＬＬ回路では、電圧設定回路１０がＶＨレベル、ＶＭレベルおよびＶＬレベルの３種類の制御電圧を出力する構成としたが、これに限定するものではない。ＰＬＬ回路が使用されるＩＣの用途に応じた、さらに多種類の電圧レベルを選択できるものであってもよい。このような構成により、より正確な初期制御電圧を電圧制御発振器６に与え、ＰＬＬ回路がロックするまでの時間を十分に短縮することができる。本発明の第２の実施の形態に係るＤＬＬ回路についても、上記と同様である。
【０３４３】
〔変形例３〕
本発明の第１の実施の形態に係るＰＬＬ回路の設定値判定回路９における制御回路３３では、ＰＬＬ回路が待機モードに遷移すると、ＶＨレベル、ＶＭレベルおよびＶＬレベルの順で、電圧設定回路１０が制御電圧ＶＣを出力するように選択信号ＳＶを出力し、リファレンスクロックＣＲの１周期間、出力クロックＣＯのクロック数をカウントし、これらのカウント結果のうち、ＰＬＬ回路に設定されている逓倍数に最も近いものを選択する構成としたが、これに限定するものではない。
【０３４４】
ＰＬＬ回路が待機モードに遷移すると、電圧設定回路１０が制御電圧ＶＣをＶＭレベルで出力するように選択信号ＳＶを出力し、リファレンスクロックＣＲの１周期間、出力クロックＣＯのクロック数をカウントし、そのカウント結果が、ＰＬＬ回路に設定されている逓倍数に対して一定の範囲内であればＶＭレベルを選択する。そして、カウント結果が、その一定の範囲より大きければ、より電圧の低いＶＬレベルを選択し、また、その一定の範囲より小さければ、より電圧の高いＶＨレベルを選択するものであってもよい。このような構成により、より少ない試行回数で最適な初期制御電圧を選択することができ、ＰＬＬ回路における各回路の停止または電源供給の停止を早めることができる。本発明の第２の実施の形態に係るＤＬＬ回路の設定値判定回路２６における制御回路７３についても、上記と同様である。
【０３４５】
〔変形例４〕
本発明の第１の実施の形態に係るＰＬＬ回路では、設定値判定回路９は、最適な選択信号ＳＶを選択し、保持する構成としたが、これに限定するものではない。設定値判定回路９が、最適な選択信号ＳＶを選択して固定することにより、設定値判定回路９が動作を停止した場合でも、電圧設定回路１０が、この選択信号ＳＶを受けることができればよい。本発明の第２の実施の形態に係るＤＬＬ回路における設定値判定回路２６についても、上記と同様である。
【０３４６】
〔変形例５〕
本発明の第１の実施の形態に係るＰＬＬ回路では、ＦＦ３４は、設定値判定回路９の出力に配置される構成としたが、これに限定するものではない。ＦＦ３４が、設定値判定回路９が出力する選択信号ＳＶを受けて、選択信号ＳＶを保持し、かつ、選択信号ＳＶを電圧設定回路１０に送ることが可能であればよい。すなわち、ＦＦ３４が電圧設定回路１０に含まれる構成としてもよいし、また、設定値判定回路９の出力および電圧設定回路１０の入力の間に配置される構成とすることも可能である。
【０３４７】
なお、このような場合には、電源制御回路１２がＦＦ３４に制御信号を送り、ＦＦ３４への電源供給を停止させる構成とすることができる。
【０３４８】
また、ＦＦ３４は、フリップフロップであるが、これに限定するものではない。選択信号ＳＶの書き込み、保持および読み出しが可能なその他の記憶素子を使用することができる。本発明の第２の実施の形態に係るＤＬＬ回路におけるＦＦ７４についても、上記と同様である。
【０３４９】
〔変形例６〕
また、本発明の第３の実施の形態に係るＤＬＬ回路では、電圧制御遅延回路２４がリファレンスクロックＣＲの１周期を８等分したクロックを生成し、出力する構成としたが、これに限定するものではない。リファレンスクロックＣＲの１周期を２×ｍ（ｍは１以上の自然数とする。）等分したクロックを生成するものであってもよい。このような構成により、マルチプレクサ２５において、リファレンスクロックＣＲのｍ逓倍のクロックを生成することができる。
【０３５０】
〔変形例７〕
本発明の第３の実施の形態に係るＤＬＬ回路におけるジッタ補正回路２９は、図１５に示すような構成に限定するものではない。
【０３５１】
ジッタ補正回路２９が、出力クロックＣＯおよび（ｋ−１）個（ｋは２以上の自然数）の遅延クロックを受ける。また、ジッタ補正回路２９は、ｊ個（ｊは１≦ｊ≦ｋを満たす自然数）のセレクタを含む。以下、符号を付さない「遅延クロック」の記載は、出力クロックＣＯを含むものとする。
【０３５２】
各セレクタは、それぞれ３本以上のディレイラインを介して、別々の遅延クロックを受ける。なお、各セレクタに接続されるディレイラインの本数は、同一でなくてもよい。
【０３５３】
各セレクタに接続される３本以上のディレイラインのうち少なくとも１本は、各セレクタ間で共通の遅延量を有するディレイラインである。この共通の遅延量は、リファレンスクロックＣＲにジッタが生じない場合に、各遅延クロックに与えられる遅延量である（以下、定常遅延量という）。
【０３５４】
また、位相が進むジッタおよび位相が遅れるジッタに対応するため、各セレクタには、定常遅延量よりも大きい遅延量を有するディレイラインと、定常遅延量よりも小さい遅延量を有するディレイラインとが接続される。
【０３５５】
また、１本のディレイラインにのみ接続される遅延クロックは、セレクタに接続される必要はない。また、このディレイラインの遅延量は、定常遅延量である。
【０３５６】
ここで、逓倍クロックのパルス＃０の変動を防ぐためには、遅延クロックＣ１を、３本以上のディレイラインを介してセレクタに接続することにより、遅延クロックＣ１に与える遅延量を、セレクタによって選択できるような構成とする必要がある。
【０３５７】
また、パルス＃０の変動をパルス＃１以降に分散させるためには、遅延クロックＣ２から始めて、遅延クロックＣ３，遅延クロックＣ４・・・と連続した遅延クロックについて与える遅延量を、セレクタによって選択できるような構成とする必要がある。また、連続する遅延クロックＣ２，遅延クロックＣ３・・・は、パルス＃０の変動を分散させたいパルス＃１，パルス＃２・・・に対応する範囲の遅延クロックをセレクタに接続し、それ以外の遅延クロックについては、定常遅延量を有する１本のディレイラインに接続すればよい。
【０３５８】
次に、ジッタ補正回路２９の動作について説明する。
【０３５９】
遅延クロックＣ１を受けるセレクタを第１のセレクタとし、遅延クロックＣ２を受けるセレクタを第２のセレクタとし、遅延クロックＣｊを受けるセレクタを第ｊのセレクタとする。
【０３６０】
まず、リファレンスクロックＣＲにジッタが生じない場合は、各セレクタは、定常遅延量のディレイラインを選択する。
【０３６１】
次に、位相が進むジッタが生じた場合は、第１のセレクタは、定常遅延量より大きい遅延量のディレイラインを選択し、第２〜第ｊのセレクタは、定常遅延量以上の遅延量のディレイラインを選択する。また、ジッタの影響を抑える制御を行なうためには、図１８に示すように、各セレクタが選択するディレイラインの遅延量が、遅延クロックＣ１，遅延クロックＣ２・・・遅延クロックＣ７，出力クロックＣＯの順で、単調減少することが望ましい。すなわち、各セレクタが選択するディレイラインの遅延量のうち、遅延クロックＣ１に与える遅延量が最大の遅延量となり、出力クロックＣＯに与える遅延量が最小の遅延量となる。
【０３６２】
ここで、単調減少とは、関数ｆ（ｘ）が、Ａ＜ａ＜ｂ＜Ｂなる任意のａ、ｂに対してｆ（ａ）≧ｆ（ｂ）を満たし、かつ、ｆ（Ａ）＞ｆ（Ｂ）を満たすような関係をいうものとする。すなわち、ＡからＢの範囲内において、ｆ（ｘ）が一定となる区間が存在しても良い。
【０３６３】
本発明の第３の実施の形態においては、ｘが、電圧制御遅延回路２４において、リファレンスクロックＣＲが通過する遅延素子の数である。また、遅延クロックＣ１は、リファレンスクロックＣＲについて、１個の遅延素子を通過させることにより得られるものである。したがって、遅延クロックＣ１がｘ＝１に対応し、また、リファレンスクロックＣＲが通過する遅延素子の数は、遅延クロックＣ１の場合が、各遅延クロックの中で最も少なくなるから、Ａ＝１である。また、出力クロックＣＯは、リファレンスクロックＣＲについて、８個の遅延素子を通過させることにより得られるものである。したがって、出力クロックＣＯがｘ＝８に対応し、また、リファレンスクロックＣＲが通過する遅延素子の数は、出力クロックＣＯの場合が、各遅延クロックの中で最も多くなるから、Ｂ＝８である。そして、ｆ（ｘ）が、各セレクタが選択するディレイラインの遅延量である。
【０３６４】
例えば、図１８に示すタイムチャートでは、ｆ（１）＝６×Ｔｄ、ｆ（２）＝６×Ｔｄ、ｆ（３）＝５×Ｔｄ、ｆ（４）＝５×Ｔｄ、ｆ（５）＝４×Ｔｄ、ｆ（６）＝４×Ｔｄ、ｆ（７）＝３×Ｔｄ、ｆ（８）＝３×Ｔｄである。
【０３６５】
次に、位相が遅れるジッタが生じた場合は、第１のセレクタは、定常遅延量より小さい遅延量のディレイラインを選択し、第２〜第ｊのセレクタは、定常遅延量以下の遅延量のディレイラインを選択する。また、ジッタの影響を抑える制御を行なうためには、図１９に示すように、各セレクタが選択するディレイラインの遅延量が、遅延クロックＣ１，遅延クロックＣ２・・・遅延クロックＣ７，出力クロックＣＯの順で、単調増加することが望ましい。すなわち、各セレクタが選択するディレイラインの遅延量のうち、遅延クロックＣ１に与える遅延量が最小の遅延量となり、出力クロックＣＯに与えられる遅延量が最大の遅延量となる。
【０３６６】
ここで、単調増加とは、関数ｆ（ｘ）が、Ａ＜ａ＜ｂ＜Ｂなる任意のａ、ｂに対してｆ（ａ）≦ｆ（ｂ）を満たし、かつ、ｆ（Ａ）＜ｆ（Ｂ）を満たすような関係をいうものとする。
【０３６７】
そして、本発明の第３の実施の形態に係るＤＬＬ回路の位相差判定回路３０における位相差判定制御回路７７が、ジッタ補正回路２９に対して、以上のようなディレイラインの選択をさせる選択信号ＳＰを生成することにより、逓倍クロックのパルス幅の変動を低減することができる。
【０３６８】
なお、本実施の形態では、ｋ＝８、ｊ＝６および定常遅延量が３×Ｔｄの場合について説明を行なった。なお、図１５ではセレクタは８個配置されているが、１本のディレイラインに接続されるセレクタ６７およびセレクタ６８は配置しなくてもよいものであるから、ｊ＝６となる。
【０３６９】
〔変形例８〕
本発明の第３の実施の形態に係るＤＬＬ回路では、位相差判定回路３０は、リファレンスクロックＣＲおよび出力クロックＣＯについて、それぞれ３個のバッファおよびフリップフロップを使用することにより、（３×Ｔｄ）以下の位相差を検出できる構成としたが、これに限定するものではない。マルチプレクサで生成される逓倍クロックの最大逓倍数をｎ（ｎは２以上の自然数）とすると、上記のように、リファレンスクロックＣＲの１周期を（２×ｎ）等分したクロックについて位相補正を行なうために、（２×ｎ−２）個のバッファおよびフリップフロップを使用することにより、（（ｎ−１）×Ｔｄ）以下の位相差を検出する構成とすることができる。
【０３７０】
なお、本実施の形態では、ｎ＝４の場合について説明を行なった。
【０３７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０３７２】
【図１】従来から使用されていると想定されるＰＬＬ回路の構成を示す図である。
【図２】図１に示すＰＬＬ回路における電圧設定回路７の構成を示す図である。
【図３】第１の実施の形態に係わるＰＬＬ回路の構成を示す図である。
【図４】第１の実施の形態に係わるＰＬＬ回路の動作を示すタイムチャートである。
【図５】第１の実施の形態に係わるＰＬＬ回路における電圧設定回路１０の構成を示す図である。
【図６】第１の実施の形態に係わるＰＬＬ回路における設定値判定回路９の構成を示す図である。
【図７】従来から使用されていると想定されるＤＬＬ回路の構成を示す図である。
【図８】図７に示すＤＬＬ回路における電圧制御遅延回路２４およびマルチプレクサ２５の構成を示す図である。
【図９】図８に示す電圧制御遅延回路２４およびマルチプレクサ２５の動作を示すタイムチャートである。
【図１０】図７に示すＤＬＬ回路の動作を示すタイムチャートである。
【図１１】第２の実施の形態に係わるＤＬＬ回路の構成を示す図である。
【図１２】第２の実施の形態に係わるＤＬＬ回路の動作を示すタイムチャートである。
【図１３】第２の実施の形態に係わるＤＬＬ回路における設定値判定回路２６の構成を示す図である。
【図１４】第３の実施の形態に係わるＤＬＬ回路の構成を示す図である。
【図１５】第３の実施の形態に係わるＤＬＬ回路におけるジッタ補正回路２９の構成を示す図である。
【図１６】第３の実施の形態に係わるＤＬＬ回路における位相差判定回路３０の構成を示す図である。
【図１７】図１６に示す位相差判定回路３０の動作を示すタイムチャートである。
【図１８】図１５に示すジッタ補正回路２９の動作を示すタイムチャートである。
【図１９】図１５に示すジッタ補正回路２９の動作を示すタイムチャートである。
【図２０】図１５に示すジッタ補正回路２９の他の構成を示す図である。
【符号の説明】
【０３７３】
１，２  分周器、３，２１  位相比較器、４，２２  チャージポンプ、５，２３  ループフィルタ、６  電圧制御発振器、７，１０，２７  電圧設定回路、８，１１，２８  タイマ、１７，２７  負荷、１３  アナログバッファ、１４，１５  スイッチ、９，２６  設定値判定回路、１２，２６，２９，３８，７８  電源制御回路、２２、６１，６２，６３，６４，６５，６６，６７，６８  セレクタ、２３  アナログバッファ、２４，２５  スイッチ、２６  ＯＲゲート、３１，７１  カウンタ、３２，３４，７１，７２，７３，７４、７５，７６  ＦＦ、３３，７３  制御回路、３５，７５  パルス生成回路、３６，３７，７６，７７  ＡＮＤゲート、２４  電圧制御遅延回路、２５  マルチプレクサ、４１，４２，４３，４４，４５，４６，４７，４８、８１，８２，８３，８４，８５，８６  遅延素子、５１、５２，５３，５４，５５，５６，５７，５８  バッファ、４９  バイアス生成回路、２９  ジッタ補正回路、３０  位相差判定回路、７７  位相差判定制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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