(57)【要約】【課題】  半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を提供する。【解決手段】  本発明の半導体装置は、１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、接地電位と半導体基板とを接続するサブコンタクトと、を有し、前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記第１のトランジスタとの最小距離よりも大きい。【選択図】  図１
2006019359.tif 000002
【特許請求の範囲】
【請求項１】
１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、
前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、
前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、
接地電位と半導体基板とを接続するサブコンタクトと、
を有し、
前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記第１のトランジスタとの最小距離よりも大きいことを特徴とする半導体装置。
【請求項２】
１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、
前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、
前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、
接地電位と半導体基板とを接続するサブコンタクトと、
を有し、
前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記ダミーアイランドとの最小距離よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記制御回路の回路ブロックとの最小距離よりも大きいことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタと、前記第２のトランジスタとが、ＭＯＳ型トランジスタであることを特徴とする請求項１から請求項３のいずれかの請求項に記載の半導体装置。
【請求項５】
前記第１のトランジスタと、前記第２のトランジスタとが、ＤＭＯＳ型トランジスタであることを特徴とする請求項１から請求項３のいずれかの請求項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に誘導性負荷駆動回路を含む半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、低消費電力化に伴い、これに搭載される半導体装置の小型化、低消費電力化が要求されている。例えば電源用、モータドライバ用等の半導体装置においては、パワートランジスタを内蔵し、小型パッケージにパッケージングすることで、その小型化を実現していた。また、パワートランジスタを制御する回路内の各バイアス電流の絶対値を下げることで、低消費電力化を実現していた。
【０００３】
しかし、このようなパワートランジスタを内蔵した半導体装置においては、コイル、モータ等の誘導性負荷を駆動する場合、寄生トランジスタの影響による制御回路６の誤動作という問題があった。前述のとおり、半導体装置の低消費電力化の実現のために制御回路内のバイアス電流の絶対値は減少していく一方で、パワートランジスタの出力電流能力はより高くなっていくという技術トレンドがある。つまり、半導体装置は、同レベルの寄生トランジスタの影響に対して、今後、ますます誤動作を起こしやすくなる傾向にある。
【０００４】
図２、図３を用いて、誘導性負荷駆動回路を内蔵する半導体装置における寄生トランジスタによる制御回路への影響について説明する。図２及び図３に示す半導体装置は、モータドライバを内蔵する。図２は、モータドライバ用の半導体装置の誘導性負荷駆動回路を示す回路図である。
【０００５】
図２において、２１は電源側出力トランジスタ、２２は接地側出力トランジスタ、３は誘導性負荷であるモータのステータコイルである。トランジスタ２１及び２２は、トーテムポール接続したＮＰＮバイポーラトランジスタであって、誘導性負荷駆動回路を構成する。２５は、２つのトランジスタ２１及び２２の出力端子である。典型的には、モータドライバ用の半導体装置は３組の誘導性負荷駆動回路を有する。
【０００６】
半導体装置に内蔵される制御回路（図示しない）が指示する第１の期間において電源側出力トランジスタ２１がＯＮし、接地側出力トランジスタ２２がＯＦＦする。第１の期間において、ステータコイル３の左端子に電源電圧Ｖｃｃが印加され、ステータコイル３には図２の左端子から右端子に向かって電流が流れる。制御回路が指示する第２の期間において電源側出力トランジスタ２１がＯＦＦし、接地側出力トランジスタ２２がＯＮする。ステータコイル３の左端子は接地され、安定状態においてステータコイル３には図２の左端子から右端子に向かって電流が流れなくなる。しかし、第１の期間から第２の期間に変化した時、ステータコイル３は第１の期間に蓄積した磁気エネルギーを電気エネルギーに変換して放出し、過渡的にステータコイル３に誘導起電力が発生する。ステータコイル３は、誘導起電力により左端子から右端子に向かって（図２）電流を流し続ける。この時、ステータコイル３の左端子（接地側出力トランジスタ２２の出力端子）は、過渡的に接地電位より低い負電位（接地電位−０．７Ｖ）になる。
【０００７】
図３は、図２のモータドライバ用の半導体装置の接地側出力トランジスタ２２及び制御回路６を含んだ面の断面図である。図３において、２２は接地側出力トランジスタ、３は誘導性負荷、４はＰ型半導体基板、５は寄生ＮＰＮトランジスタ、６は制御回路、１１は寄生コレクタ電流、１２はＰ型半導体基板４を接地電位に接続するサブコンタクト、２５は出力端子である。図３では、接地側出力トランジスタ２２と制御回路６とが隣接して配置されている。
【０００８】
上述のように、電源側出力トランジスタ２１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ２２では、誘導起電力により、Ｐ型半導体基板４と接地側出力トランジスタ２２のコレクタで形成されるＰＮ接合が順方向にバイアスされ、出力端子２５が負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。
【０００９】
すると、Ｐ型半導体基板４から接地側出力トランジスタ２２のコレクタを通じて誘導性負荷３に電流が流れる。これにより、エミッタを接地側出力トランジスタ２２のコレクタのＮ型領域、ベースをＰ型半導体基板４、コレクタを制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ５がＯＮする。寄生ＮＰＮトランジスタ５は制御回路６から寄生コレクタ電流１１を引くため、制御回路６は誤動作を引き起こす可能性がある。
【００１０】
上記の半導体装置の問題を改善する２つの技術が特開平７−１３５２９９号公報に開示されている。（以下従来例１、従来例２という）。
【００１１】
従来例１の技術を、図４を用いて説明する。従来例１の半導体装置は、接地側出力トランジスタと制御回路との間に、ダミーアイランドを設置したモータドライバ用の半導体装置である。図４は、従来例１の半導体装置の接地側出力トランジスタ、制御回路、及びダミーアイランドを含んだ面の断面図である。
【００１２】
図４に示す従来例１の半導体装置は、接地側出力トランジスタ２２と制御回路６との間にダミーアイランド７を設置した点で、図２、図３に示すモータドライバ用の半導体装置と異なる。ダミーアイランド７は、Ｎ型エピタキシャル層１０の表面からＮ型埋め込み層８に達する高濃度Ｎ型領域９を形成して作られる。ダミーアイランド７に電源電位Ｖｃｃを印加する。それ以外の点において、従来例１の半導体装置は図２、図３に示す半導体装置と同一であり、同一符号を付した要素についての詳細な説明は省略する。
【００１３】
図４の半導体装置の動作を説明する。電源側出力トランジスタ２１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。誘導性負荷３の誘導起電力によりＰ型半導体基板４と接地側出力トランジスタ２２のコレクタのＮ型領域で形成されるＰＮ接合が順方向にバイアスされ、出力端子２５が負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。Ｐ型半導体基板４から接地側出力トランジスタ２２のコレクタを通じて誘導性負荷３に電流が流れる。
【００１４】
これにより、エミッタを接地側出力トランジスタ２２のコレクタのＮ型領域、ベースをＰ型半導体基板４、コレクタをダミーアイランド７内の高濃度Ｎ型領域９、もしくは制御回路６のＮ型領域とする寄生ＮＰＮトランジスタ５がＯＮする。寄生ＮＰＮトランジスタ５は、ダミーアイランド７内の高濃度Ｎ型領域９、もしくは制御回路６のＮ型領域から寄生コレクタ電流１１を引こうとする。
【００１５】
一般に、寄生コレクタ電流１１は、寄生トランジスタの発生源からの距離が近い所にあるＮ型領域から多く供給され、逆に距離が遠い所にあるＮ型領域からはあまり供給されない。又、寄生コレクタ電流１１は、高電位のＮ型領域から多く供給され、低電位のＮ型領域からはあまり供給されない。ダミーアイランド７内の高濃度Ｎ型領域９には高電位である電源電位Ｖｃｃが印加されている。
【００１６】
したがって、寄生ＮＰＮトランジスタ５のコレクタ電流の大部分は電源電位Ｖｃｃからダミーアイランド７内の高濃度Ｎ型領域９を通じて供給され、制御回路６から寄生コレクタ電流１１はほとんど流れない。以上の構成により、寄生トランジスタによる制御回路６の誤動作を抑制することができる。
【００１７】
次に従来例２の技術を、図５を用いて説明する。従来例２は、接地側出力トランジスタと制御回路との間に電源側出力トランジスタを配置したモータドライバ用の半導体装置である。図５は、従来例２の半導体装置の電源側出力トランジスタ、接地側出力トランジスタ、及び制御回路を含んだ面の断面図である。
【００１８】
図５に示す従来例２の半導体装置は、接地側出力トランジスタ２２と制御回路６との間に電源側出力トランジスタ２１を配置した点で、図２、図３に示すモータドライバ用の半導体装置と異なる。それ以外の点において、従来例２の半導体装置は図２、図３に示す半導体装置と同一であり、同一符号を付した要素についての説明は省略する。
【００１９】
図５の半導体装置の動作を説明する。電源側出力トランジスタ２１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ２２では、誘導起電力により、Ｐ型半導体基板４と接地側出力トランジスタ２２のコレクタで形成されるＰＮ接合が順方向にバイアスされ、出力端子２５が負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。
【００２０】
すると、Ｐ型半導体基板４から接地側出力トランジスタ２２のコレクタを通じて誘導性負荷３に電流が流れる。これにより、エミッタを接地側出力トランジスタ２２のコレクタのＮ型領域、ベースをＰ型半導体基板４、コレクタを電源側出力トランジスタ２１のコレクタのＮ型領域もしくは制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ５がＯＮする。
【００２１】
寄生ＮＰＮトランジスタ５は、電源側出力トランジスタ２１のコレクタのＮ型領域もしくは制御回路６のＮ型領域から寄生コレクタ電流１１を引こうとする。
【００２２】
前述のように、寄生コレクタ電流１１は、高電位で距離が近い電源側出力トランジスタ２１のコレクタとなるＮ型領域から多く供給されるため、距離が遠い制御回路６のＮ型領域からはほとんど供給されない。この結果、寄生トランジスタに起因する制御回路６の誤動作を抑制できる。
【特許文献１】特開平７−１３５２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
近年、半導体装置の低消費電力化を実現するために、電源、モータドライバ用等パワー系の半導体装置に内蔵されるパワートランジスタは、ベース電流が不要で、ＯＮ抵抗を低くでき、電力損失が小さいＭＯＳ型トランジスタを使用することが主流になっている。従来例１、２ではバイポーラ型トランジスタを用いたが、ＭＯＳ型トランジスタを内蔵した半導体装置においても、従来例１、２の技術は適用可能である。
【００２４】
しかしながら、従来例１、２の技術では、誘導性負荷駆動回路と制御回路が接合分離による同一半導体基板上で構成される以上、寄生トランジスタが制御回路から引こうとする寄生電流を完全にシャットアウトすることは困難である。
【００２５】
半導体装置の低消費電力化の傾向はますます促進されているため、従来例１及び２の技術だけでは、寄生電流による制御回路の誤動作を完全に抑制できなくなってきており、この問題を解決する必要がある。
本発明は、従来例１、２の技術よりも、更に半導体装置の寄生効果による悪影響を低減し、半導体装置の低消費電力化を実現し、制御回路の誤動作を抑制できる半導体装置を提供することを目的とする。
本発明は、半導体装置の寄生効果による悪影響を低減し、半導体装置の低消費電力化を実現し、制御回路の誤動作を抑制できる、パワートランジスタにＤＭＯＳ型トランジスタを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
この目的を達成するために、本発明は以下の構成を有する。請求項１に記載の発明は、１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、接地電位と半導体基板とを接続するサブコンタクトと、を有し、前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記第１のトランジスタとの最小距離よりも大きいことを特徴とする半導体装置である。
【００２７】
本発明においては、従来例よりも更に半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できる。
【００２８】
請求項２に記載の発明は、１端を電源端子に接続し他端を出力端子に接続した第１のトランジスタと、１端を接地端子に接続し他端を出力端子に接続した第２のトランジスタと、からなり、誘導性負荷を駆動するための少なくとも１組のペアと、前記第１のトランジスタ及び前記第２のトランジスタを制御する制御回路の回路ブロックと、
前記ペアと前記制御回路の回路ブロックとの間に配設され、所定の電位を印加されるダミーアイランドと、接地電位と半導体基板とを接続するサブコンタクトと、を有し、前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記ダミーアイランドとの最小距離よりも大きいことを特徴とする半導体装置である。
【００２９】
本発明においては、従来例よりも更に半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できる。
【００３０】
請求項３に記載の発明は、前記第２のトランジスタと前記サブコンタクトとの最小距離が、前記第２のトランジスタと前記制御回路の回路ブロックとの最小距離よりも大きいことを特徴とする請求項１又は請求項２に記載の半導体装置である。
【００３１】
本発明においては、従来例よりも更に半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できる。
【００３２】
請求項４に記載の発明は、前記第１のトランジスタと、前記第２のトランジスタとが、ＭＯＳ型トランジスタであることを特徴とする請求項１から請求項３のいずれかの請求項に記載の半導体装置である。
【００３３】
本発明は、半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できる。
【００３４】
請求項５に記載の発明は、前記第１のトランジスタと、前記第２のトランジスタとが、ＤＭＯＳ型トランジスタであることを特徴とする請求項１から請求項３のいずれかの請求項に記載の半導体装置である。
【００３５】
本発明は、半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できる。
【発明の効果】
【００３６】
本発明によれば、従来例よりも更に半導体装置の寄生効果による影響を低減し、半導体装置を低消費電力化し、制御回路の誤動作を抑制する半導体装置を実現できるという有利な効果が得られる。
【発明を実施するための最良の形態】
【００３７】
《実施の形態１》
以下、本発明の実施の形態について説明する。
【００３８】
図１、図６〜図９及び図１１を用いて、本発明の実施の形態１に係る半導体装置の構成を説明する。本発明の実施の形態１の半導体装置は、モータドライバ用半導体装置である。図６は、本発明の実施の形態１のモータドライバ用半導体装置の誘導性負荷駆動回路を示す回路図である。実施の形態１の誘導性負荷駆動回路（図６）は、図２に示す半導体装置の誘導性負荷駆動回路のバイポーラ型トランジスタの代わりにＭＯＳ型トランジスタを用いている。
【００３９】
図６において、１は電源側出力トランジスタ、２は接地側出力トランジスタ、３は誘導性負荷であるモータのステータコイルである。トランジスタ１及び２は、トーテムポール接続したＮチャンネル型ＭＯＳトランジスタであって、誘導性負荷駆動回路を構成する。２５は、２つのトランジスタ１及び２の出力端子である。典型的には、モータドライバ用の半導体装置は３組の誘導性負荷駆動回路を有する。
【００４０】
半導体装置に内蔵される制御回路（図示しない）が指示する第１の期間において電源側出力トランジスタ１がＯＮし、接地側出力トランジスタ２がＯＦＦする。第１の期間において、ステータコイル３の左端子に電源電圧Ｖｃｃが印加され、ステータコイル３には図６の左端子から右端子に向かって電流が流れる。制御回路が指示する第２の期間において電源側出力トランジスタ１がＯＦＦし、接地側出力トランジスタ２がＯＮする。ステータコイル３の左端子は接地され、安定状態においてステータコイル３には図６の左端子から右端子に向かって電流が流れなくなる。しかし、第１の期間から第２の期間に変化した時、ステータコイル３は第１の期間に蓄積した磁気エネルギーを電気エネルギーに変換して放出し、過渡的にステータコイル３に誘導起電力が発生する。ステータコイル３は、誘導起電力により左端子から右端子に向かって（図２）電流を流し続ける。この時、ステータコイル３の左端子（接地側出力トランジスタ２の出力端子）は、過渡的に接地電位より低い負電位（接地電位−０．７Ｖ）になる。
【００４１】
図７は、従来例１、２の技術を用いた図６に示す回路のモータドライブ用半導体装置のマスクレイアウト平面図である（以下従来例３と呼ぶ。）。図７において、１は電源側出力トランジスタ、２は接地側出力トランジスタ、６は制御回路、７はダミーアイランド、１２はサブコンタクトである。ダミーアイランド７は、Ｎ型エピタキシャル層１０の表面からＮ型埋め込み層８に達する高濃度Ｎ型領域９を形成して作られる。ダミーアイランド７に電源電位Ｖｃｃを印加する。サブコンタクト１２は、Ｐ型半導体基板４を接地電位に接続する
【００４２】
図８、図９は、本発明の実施の形態１のモータドライブ用半導体装置のマスクレイアウト平面図の例である。図８、図９に示すように、実施の形態１の半導体装置は、図７に示す従来例３のマスクレイアウト平面図の接地側出力トランジスタ２の周りのサブコンタクト１２を取り除いた構成を有する。実施の形態１において、接地側出力トランジスタ２とサブコンタクト１２との最小距離を、接地側出力トランジスタ２と電源側出力トランジスタ１との最小距離よりも大きくし、且つ接地側出力トランジスタ２とダミーアイランド７との最小距離よりも大きくしている。又、図８、９において、電源側出力トランジスタ１及び接地側出力トランジスタ２と制御回路６との間にダミーアイランド７を設置している。接地側出力トランジスタ２と制御回路６との間に電源側出力トランジスタ１を配置している。
【００４３】
図８は、電源側出力トランジスタ１と接地側出力トランジスタ２とのペアを１組としたが、図９のように３組としてもよい。
【００４４】
図１は、本発明の実施の形態１のモータドライバ用半導体装置を、図９に示す点線Ａで切断した断面図である。図１において、１は電源側出力トランジスタ、２は接地側出力トランジスタ、３は誘導性負荷（例えばモータ）、４はＰ型半導体基板、６は制御回路、７は高濃度のＮ型領域９を含んだダミーアイランド、１２はサブコンタクト、１３は寄生ベース電流、１４はボディダイオード（トランジスタのボディで形成されるダイオード）、１５は接地側出力トランジスタ２のボディ、１６は寄生ＮＰＮトランジスタ、１７はＮ型埋め込み層、２０はＰ型半導体基板４の抵抗成分である。
【００４５】
電源側出力トランジスタ１は、ドレインを電源端子と接続し、ソースを出力端子２５に接続したＮチャンネル型ＭＯＳトランジスタである。接地側出力トランジスタ２は、ドレインを出力端子２５に接続し、ソースを接地端子に接続したＮチャンネル型ＭＯＳトランジスタである。サブコンタクト１２は、接地電位とＰ型半導体基板４とを接続する
【００４６】
図１を用いて、本発明の実施の形態１の半導体装置の動作を説明する。電源側出力トランジスタ１が、ＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ２では、誘導起電力により、接地側出力トランジスタ２のドレインとボディ１５で構成されるボディダイオード１４が順方向にバイアスされ、出力端子２５が負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。すると、接地電位ＧＮＤに接続されるボディ１５から接地側出力トランジスタ２のドレインを介して誘導性負荷３に電流が流れる。
【００４７】
これにより、エミッタを接地側出力トランジスタ２のドレインのＮ型領域、ベースをボディ１５のＰ型領域、コレクタをＮ型埋め込み層１７のＮ型領域とする寄生ＮＰＮトランジスタ１６がＯＮする。寄生ＮＰＮトランジスタ１６は、接地電位ＧＮＤからＮ型埋め込み層１７を通じて電流を引こうとする。
【００４８】
ここで、寄生ＮＰＮトランジスタ１６の寄生コレクタ電流が接地電位ＧＮＤからＮ型埋め込み層１７を通じて、全て流れるならば、制御回路６から寄生電流を引いて、制御回路６が誤動作をすることはない。しかし、実際にはＮ型埋め込み層１７には抵抗成分が存在するため、寄生コレクタ電流の全てを流すことはできない。
【００４９】
接地電位ＧＮＤからＮ型埋め込み層１７を通じて電流を引こうとすると、Ｎ型埋め込み層１７には抵抗成分が存在するため、Ｎ型埋め込み層１７は下記の電位まで下がろうとする。
Ｎ型埋め込み層１７の電位＝接地電位−Ｎ型埋め込み層１７の抵抗成分×寄生コレクタ電流
【００５０】
ところが、寄生電流が流れる以上、寄生ＮＰＮトランジスタ１６のコレクタ−エミッタ間の電圧が、飽和電圧より低下することはない。つまり、Ｎ型埋め込み層１７の電位は、下記の電位までしか低下しない。
接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）＋寄生ＮＰＮトランジスタ１６の飽和電圧
そのため、接地電位ＧＮＤからＮ型埋め込み層１７を通じて寄生ＮＰＮトランジスタ１６の寄生コレクタ電流の全てを供給することはできない。
【００５１】
このように、寄生ＮＰＮトランジスタ１６がＯＮしようとして、Ｎ型埋め込み層１７が、負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）＋寄生ＮＰＮトランジスタ１６の飽和電圧）まで下がると、寄生ＮＰＮトランジスタ１６がさらに電流を引こうとして、エミッタをＮ型埋め込み層１７、ベースをＰ型半導体基板４、コレクタをダミーアイランド７内の高濃度Ｎ型領域９または制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ１８がＯＮする。
【００５２】
寄生ＮＰＮトランジスタ１８は、ダミーアイランド内の高濃度のＮ型領域９または制御回路６内のＮ型領域より寄生電流を引こうとする。実施の形態１においては、接地側出力トランジスタ２の周りのサブコンタクトを取り除いてあり、寄生トランジスタ１８に寄生ベース電流１３を供給する経路となるサブコンタクト１２が近傍に存在しない。そのため、寄生トランジスタ１８の寄生ベース電流は、遠方にあるサブコンタクト１２から供給されることとなる。Ｐ型半導体基板の抵抗成分２０は、サブコンタクト１２と寄生ＮＰＮトランジスタ１８との間の距離が大きい程、大きくなるため、寄生ベース電流１３は小さくなる。
【００５３】
従って、寄生ＮＰＮトランジスタ１８には、従来例１、２の寄生ＮＰＮトランジスタ５（図５）と比較して、わずかな寄生ベース電流しか供給されない。それ故に、寄生ＮＰＮトランジスタ１８の動作は抑制される。このように寄生ＮＰＮトランジスタ１８から供給される寄生電流が減少した場合、不足した電流はボディダイオード１４から供給されることになる。
【００５４】
図１１を用いて、この動作を説明する。図１１は、図１に示す誘導性負荷駆動回路において、誘導性負荷駆動により誘導性負荷３に流れる電流の供給経路をモデル化したものである。図１１において、３は誘導性負荷、１４はボディダイオード、１９は寄生ＮＰＮトランジスタ１８のベース（Ｐ型半導体基板４）−エミッタ（高濃度のＮ型埋め込み層１７）で形成されるＰＮ接合（ダイオード）、２０はＰ型半導体基板４の抵抗成分である。
【００５５】
誘導性負荷３に流れる電流の総量Ｉはボディダイオード１４から供給される電流Ｉｄと、ダイオード１９から供給される電流Ｉｅの合計（Ｉ＝Ｉｄ＋Ｉｅ）である。誘導性負荷３に流れる電流の総量Ｉの値は、Ｉｄ、Ｉｅが独立に決まってから決定されるのではなく、誘導性負荷駆動時に最初に決定され、それがＩｄとＩｅにそれぞれ分配される。
【００５６】
ここで、図１１において寄生ＮＰＮトランジスタ１８のベース領域−エミッタ領域間をダイオード１９としてモデル化できる理由を以下に説明する。トランジスタの特性を表すパラメータhfeは、
hfe＝トランジスタの（コレクタ電流）／（ベース電流）
である。代表的な数値例として、図４や図５に示すように、寄生トランジスタの発生源と寄生トランジスタが寄生コレクタ電流を引くＮ領域が隣接している場合、寄生トランジスタの（寄生コレクタ電流／寄生エミッタ電流）は、およそ０．０１である。
【００５７】
この関係から寄生トランジスタの寄生コレクタ電流、寄生エミッタ電流、及びhfeの関係式を導出すると、
（寄生コレクタ電流／寄生エミッタ電流）＝hfe／（hfe＋１）≒０．０１
であるため、hfe≒１／９９≒０．０１となる。ここで、トランジスタのベース電流とエミッタ電流、及びhfeの関係式
ベース電流＝エミッタ電流／（１＋hfe）
にhfe＝０．０１を代入すると、
ベース電流≒０．９９×エミッタ電流
となり、寄生ＮＰＮトランジスタ１８のベース電流とエミッタ電流はほぼ同値と考えることができる。以上の見解から、寄生ＮＰＮトランジスタ１８のベース領域−エミッタ領域間をダイオード１９としてモデル化することができる。
【００５８】
図１１において、ベース電流の供給経路となるサブコンタクト１２が寄生トランジスタ１８の発生源（接地側出力トランジスタ２）から遠い所にあるほど、Ｐ型半導体基板４の抵抗成分２０が大きくなり、電流Ｉｅが小さくなる。誘導性負荷３を流れる電流Ｉの値は、誘導性負荷３を駆動開始した時に最初に決定され、その後不変であることから、Ｉｅが小さくなった分、ボディダイオード１４から供給される電流Ｉｄは大きくなる。
【００５９】
このように、本発明の実施の形態１においては、接地側出力トランジスタ２周辺のサブコンタクト１２を除去することにより、寄生ＮＰＮトランジスタ１８の動作を抑制して寄生電流を低減し、制御回路６の誤動作を抑制することができる。
【００６０】
《実施の形態２》
図１０、図１２を用いて、本発明の実施の形態２に係る半導体装置について説明する。本発明の実施の形態２の半導体装置は、モータドライバ用半導体装置である。実施の形態２のモータドライバ用半導体装置の誘導性負荷駆動回路の回路図は、実施の形態１と同一である（図６）。図１０は、本発明の実施の形態２のモータドライバ用半導体装置のマスクレイアウト平面図である。本発明の実施の形態２は、接地側出力トランジスタ２と制御回路６との距離を離すことが難しく、両者が隣接して配置されている。それ以外の点においては、同一であり、同一の符号を付した要素についての詳細な説明は省略する。
【００６１】
一般に大電流を供給するために使用される接地側出力パワートランジスタ２は、制御回路６への寄生トランジスタによる影響を減らすために、周辺の制御回路６となるべく隣接しないようにできるだけチップ端に配置する。しかし、前述のように近年の半導体装置の小型化、低消費電力化に伴い、制御回路６内のバイアス電流の絶対値は減少していく傾向にあり、これによりパワートランジスタ１、２がチップ内を占める面積の割合は縮小の傾向にある。そのため、パワートランジスタ１、２をチップ端に配置したとしても、図１０に示すように接地側出力トランジスタ２が制御回路６と隣接してしまう場合がある。
【００６２】
図１２は、本発明の実施の形態２のモータドライバ用半導体装置を、図１０に示す点線Ｂで切断した断面図である。図１２において、点線Ｂと平行な方向において、接地側出力トランジスタ２とダミーアイランド７との間に電源側出力トランジスタ１が配置されていない点で、実施の形態１（図１）とは異なる。それ以外の点においては、同一である。
【００６３】
図１０、１２に示すように、実施の形態２の半導体装置においては、接地側出力トランジスタ２の周りのサブコンタクト１２を取り除いた構成を有する。実施の形態２において、接地側出力トランジスタ２とサブコンタクト１２との最小距離を、接地側出力トランジスタ２と電源側出力トランジスタ１との最小距離よりも大きくし、接地側出力トランジスタ２とダミーアイランド７との最小距離よりも大きくし、且つ接地側出力トランジスタ２と制御回路６との最小距離よりも大きくしている。又、図１０、１２において、電源側出力トランジスタ１及び接地側出力トランジスタ２と制御回路６との間にダミーアイランド７を設置している。点線Ｂと直交する方向において、接地側出力トランジスタ２と制御回路６との間に電源側出力トランジスタ１を配置している。
【００６４】
電源側出力トランジスタ１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ２では、誘導起電力により、接地側出力トランジスタ２のボディ１５−接地側出力トランジスタ２のドレインで構成されるボディダイオード１４が順方向にバイアスされ、出力端子２５が負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。すると、接地電位に接続される接地側出力トランジスタ２のボディ１５から、接地側出力トランジスタ２のドレインを通じて誘導性負荷３に電流が流れる。
【００６５】
これにより、エミッタを接地側出力トランジスタ２のドレインのＮ型領域、ベースをボディ１５のＰ型領域、コレクタをＮ型埋め込み層１７とする寄生ＮＰＮトランジスタ１６がＯＮする。寄生ＮＰＮトランジスタ１６は、接地電位ＧＮＤからＮ型埋め込み層１７を通じて寄生コレクタ電流を流そうとする。
【００６６】
接地電位ＧＮＤからＮ型埋め込み層１７を通じて電流を引こうとすると、Ｎ型埋め込み層１７には抵抗成分が存在するため、高濃度Ｎ型埋め込み層１７は下記の電位まで下がろうとする。
Ｎ型埋め込み層１７の電位＝接地電位−Ｎ型埋め込み層１７の抵抗成分×寄生コレクタ電流
【００６７】
ところが、寄生電流が流れる以上、寄生ＮＰＮトランジスタ１６のコレクタ−エミッタ間電圧が、飽和電圧より低下することはない。つまり、Ｎ型埋め込み層１７の電位は、下記の電位までしか低下しない。
接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）＋寄生ＮＰＮトランジスタ１６の飽和電圧
そのため、接地電位ＧＮＤからＮ型埋め込み層１７を通じて寄生ＮＰＮトランジスタ１６の寄生コレクタ電流の全てを供給することはできない。
【００６８】
このように、寄生ＮＰＮトランジスタ１６がＯＮしようとして、Ｎ型埋め込み層１７が、負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）＋寄生ＮＰＮトランジスタ１６の飽和電圧）まで下がると、寄生ＮＰＮトランジスタ１６がさらに電流を引こうとして、エミッタを接地側出力トランジスタ２のＮ型埋め込み層１７、ベースをＰ型半導体基板４、コレクタをダミーアイランド７内の高濃度Ｎ型領域９または、制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ１８がＯＮする。
【００６９】
寄生ＮＰＮトランジスタ１８は、ダミーアイランド７内の高濃度Ｎ型領域９または制御回路６内のＮ型領域を通じて寄生コレクタ電流を流そうとする。実施の形態２においては、接地側出力トランジスタ２の周りのサブコンタクトを取り除いてあり、寄生トランジスタ１８に寄生ベース電流を供給する経路となるサブコンタクト１２が近傍に存在しない。そのため、寄生トランジスタ１８の寄生ベース電流は、遠方にあるサブコンタクト１２から供給されることとなる。なお、寄生ベース電流の供給経路となるサブコンタクトは図１２の断面図では確認できないが、図１０に示すように接地側出力トランジスタ２から離れた、電源側出力トランジスタ１周辺に存在しており、そこから寄生ベース電流が供給されることになる。
【００７０】
前述したように、寄生ベース電流を供給する経路となるサブコンタクト１２が寄生トランジスタの発生源（接地側出力トランジスタ２）から遠い所にあるほど基板の抵抗成分２０が大きくなるため、寄生ベース電流は小さくなる。従って、寄生ＮＰＮトランジスタ１８には、従来例１、２の寄生ＮＰＮトランジスタ５（図５）と比較して、わずかな寄生ベース電流しか供給されない。それ故に、寄生ＮＰＮトランジスタ１８の動作は抑制される。寄生ＮＰＮトランジスタ１８から誘導性負荷３へ供給される寄生電流は低減する。これにより不足した電流はボディダイオード１４から供給されることになり、寄生電流に起因する制御回路６の誤動作を抑制することができる。
【００７１】
本発明の実施の形態２によれば、接地側出力トランジスタ２と制御回路６が図１０のように隣接してしまう場合でも、誘導性負荷駆動により発生する寄生電流を低減させることができ、制御回路６の誤動作を抑制することができる。
【００７２】
《実施の形態３》
図６、８、９、１３、１４を用いて、本発明の実施の形態３の半導体装置を説明する。なお、図６、８、９において、電源側出力トランジスタの符号を１から１４１に置き換え、接地側出力トランジスタの符号を１から１４２に置き換える。本発明の実施の形態３の半導体装置は、モータドライバ用半導体装置である。実施の形態３のモータドライバ用半導体装置の誘導性負荷駆動回路の回路図は、実施の形態１と同一である（図６）。実施の形態３の半導体装置は、実施の形態１のＭＯＳ型トランジスタに代えてＤＭＯＳ型トランジスタを用いて構成したものである。それ以外の点においては、同一であり、同一の符号を付した要素についての詳細な説明は省略する。
【００７３】
図１３は、ＤＭＯＳ型トランジスタの断面図である。図１３において、１３１はボディのＰ型領域、１３２はソースのＮ型領域、１３３はドレインのＮ型領域である。ＤＭＯＳ型トランジスタは、ボディのＰ型領域１３１を拡散した後にソースのＮ型領域１３２を二重に拡散することで、ドレイン−ソース間のチャネル長を小さくして、トランジスタのＯＮ抵抗を小さくすることができる。さらに、トランジスタのドレインのＮ型領域１３３とソースのＮ型領域１３２の距離を大きくすることができるため、ＭＯＳ型トランジスタと比べ耐圧が大きい。
【００７４】
例えば電源用、モータドライバ用としてパワートランジスタを使用する場合、外部電源からパワートランジスタへ大電流が流れ込む。この時、パワートランジスタにはＯＮ抵抗が存在するため、流れる電流が大きいほどパワートランジスタの温度が上昇する。従って、ＯＮ抵抗が大きいパワートランジスタに大電流を流すと、発熱によりチップ温度が上昇してパッケージが損失する恐れがある。それ故に、パワートランジスタのＯＮ抵抗をできるだけ小さくする必要がある。また、モータ用等の半導体装置においては、外部電圧が１２Ｖ仕様といった大電圧にも対応できる高耐圧のパワートランジスタが必要となる。これら両方の要求を満たすＤＭＯＳ型トランジスタは、パワートランジスタとしてよく使用される素子である。
【００７５】
図８、図９は、本発明の実施の形態３のモータドライブ用半導体装置のマスクレイアウト平面図の例である。図８、図９に示すように、実施の形態３の半導体装置は、接地側出力トランジスタ１４２の周りのサブコンタクト１２を取り除いた構成を有する。実施の形態３において、接地側出力トランジスタ１４２とサブコンタクト１２との最小距離を、接地側出力トランジスタ１４２と電源側出力トランジスタ１４１との最小距離よりも大きくし、且つ接地側出力トランジスタ１４２とダミーアイランド７との最小距離よりも大きくしている。又、図８、９において、電源側出力トランジスタ１４１及び接地側出力トランジスタ１４２と制御回路６との間にダミーアイランド７を設置している。接地側出力トランジスタ１４２と制御回路６との間に電源側出力トランジスタ１４１を配置している。
【００７６】
図１４は、本発明の実施の形態３のモータドライバ用半導体装置を、図９に示す点線Ａで切断した断面図である。図１４を用いて、本発明の実施の形態３の半導体装置の動作を説明する。実施の形態３の半導体装置の電源側出力トランジスタ１４１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ２では、誘導起電力により、ボディ１３１−ドレイン１３３で構成されるボディダイオード１４３が順方向にバイアスされ、出力端子２５は負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。すると、接地電位ＧＮＤに接続される接地側出力トランジスタ１４２のボディ１３１から、接地側出力トランジスタ１４２のドレイン１３３を通じて誘導性負荷３に電流が流れる。
【００７７】
ＤＭＯＳ型トランジスタの場合、ドレインとなるＮ型領域１３３がボディ１３１の周囲を取り囲むように存在するので、電流は中心となるボディ１３１から周囲のドレインのＮ型領域１３３に分散して流れるが、電流の総量はＭＯＳ型トランジスタの場合（実施の形態１）と変わらない。
【００７８】
この時、接地電位ＧＮＤからもＮ型埋め込み層１７を通じて電流を流そうとする。ここで前記したように、Ｎ型埋め込み層１７の電位が、下記の電位まで下がろうとする。
Ｎ型埋め込み層１７の電位＝接地電位−（Ｎ型埋め込み層１７の抵抗成分×接地電位ＧＮＤからＮ型埋め込み層１７を通じて流れる電流）
【００７９】
しかし、実際にはＮ型埋め込み層１７の電位が、接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）まで降下すると、エミッタを接地側出力トランジスタ１４２の高濃度の埋め込み層１７のＮ型領域、ベースをＰ型半導体基板４、コレクタをダミーアイランド７内の高濃度のＮ型領域９または制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ１８がＯＮする。寄生ＮＰＮトランジスタ１８は、ダミーアイランド７内の高濃度のＮ型領域９または制御回路６内のＮ型領域から寄生コレクタ電流１３を流そうとする。
【００８０】
ここで、前述のように、接地側出力トランジスタ１４２の周りのサブコンタクトを取り除いてあり、寄生トランジスタ１８の寄生ベース電流１３を供給する経路となるサブコンタクト１２が近傍に存在しない。そのため、寄生トランジスタ１８の寄生ベース電流は、遠方にあるサブコンタクト１２から供給されることとなる。
【００８１】
前述したように、寄生ベース電流を供給する経路となるサブコンタクト１２が寄生トランジスタの発生源（接地側出力トランジスタ１４２）から遠い所にあるほど基板の抵抗成分２０が大きくなるため、寄生ベース電流は小さくなる。従って、寄生ＮＰＮトランジスタ１８には、従来例１、２の寄生ＮＰＮトランジスタ５（図５）と比較して、わずかな寄生ベース電流しか供給されない。それ故に、寄生ＮＰＮトランジスタ１８の動作は抑制される。寄生ＮＰＮトランジスタ１８から誘導性負荷３へ供給される寄生電流は低減する。これにより不足した電流はボディダイオード１４３から供給されることになり、寄生電流による制御回路６の誤動作を抑制することができる。
【００８２】
本発明の実施の形態３によれば、誘導性負荷駆動回路にＤＭＯＳ型トランジスタを使用した場合でも、誘導性負荷駆動により発生する寄生電流を低減させることができ、制御回路６の誤動作を抑制することができる。
【００８３】
《実施の形態４》
図６，１０、１５を用いて、本発明の実施の形態４に係る半導体装置について説明する。なお、図６、１０において、電源側出力トランジスタの符号を１から１４１に置き換え、接地側出力トランジスタの符号を１から１４２に置き換える。本発明の実施の形態４の半導体装置は、モータドライバ用半導体装置である。実施の形態４のモータドライバ用半導体装置の誘導性負荷駆動回路の回路図は、実施の形態２と同一である（図６）。実施の形態４の半導体装置は、実施の形態２のＭＯＳ型トランジスタに代えてＤＭＯＳ型トランジスタを用いて構成したものである。それ以外の点においては、同一であり、同一の符号を付した要素についての詳細な説明は省略する。
【００８４】
図１５は、本発明の実施の形態４のモータドライバ用半導体装置を、図１０に示す点線Ｂで切断した断面図である。図１５において、ＭＯＳ型の接地側出力トランジスタ２に代えてＤＭＯＳ型の接地側出力トランジスタ１４２を有する点において、実施の形態２の断面図（図１２）とは異なる。
【００８５】
図１０は、本発明の実施の形態４のモータドライブ用半導体装置のマスクレイアウト平面図の例である。本発明の実施の形態４は、接地側出力トランジスタ１４２と制御回路６との距離を離すことが難しく、両者が隣接して配置されている。
【００８６】
図１０、１５に示すように、実施の形態４の半導体装置においては、接地側出力トランジスタ１４２の周りのサブコンタクト１２を取り除いた構成を有する。実施の形態４において、接地側出力トランジスタ１４２とサブコンタクト１２との最小距離を、接地側出力トランジスタ１４２と電源側出力トランジスタ１４１との最小距離よりも大きくし、接地側出力トランジスタ１４２とダミーアイランド７との最小距離よりも大きくし、且つ接地側出力トランジスタ１４２と制御回路６との最小距離よりも大きくしている。又、図１０、１５において、電源側出力トランジスタ１４１及び接地側出力トランジスタ１４２と制御回路６との間にダミーアイランド７を設置している。点線Ｂと直交する方向において、接地側出力トランジスタ１４２と制御回路６との間に電源側出力トランジスタ１４１を配置している。
【００８７】
図１５を用いて、本発明の実施の形態４の半導体装置の動作を説明する。実施の形態４の電源側出力トランジスタ１４１がＯＮからＯＦＦに切り替わると、電磁誘導により誘導性負荷３に誘導起電力が発生する。接地側出力トランジスタ１４２では、誘導起電力により、ボディ１３１−ドレイン１３３で構成されるボディダイオード１４３が順方向にバイアスされ、出力端子２５は負電位（接地電位−０．７Ｖ（ダイオードの順方向電圧低下分））まで下がる。すると、接地電位ＧＮＤに接続される接地側出力トランジスタ１４２のボディ１３１から、接地側出力トランジスタ１４２のドレインを通じて誘導性負荷３に電流が流れる。
【００８８】
この時、接地電位ＧＮＤからもＮ型埋め込み層１７を通じて電流を流そうとする。ここで前記したように、Ｎ型埋め込み層１７の電位が、下記の電位まで下がろうとする。
Ｎ型埋め込み層１７の電位＝接地電位−（Ｎ型埋め込み層１７の抵抗成分×接地電位ＧＮＤから高濃度のＮ型埋め込み層１７を通じて流れる電流）
【００８９】
しかし、実際にはＮ型埋め込み層１７の電位が、接地電位−０．７Ｖ（ダイオードの順方向電圧低下分）まで降下すると、エミッタを接地側出力トランジスタ１４２の高濃度の埋め込み層１７のＮ型領域、ベースをＰ型半導体基板４、コレクタをダミーアイランド７内の高濃度のＮ型領域９または制御回路６内のＮ型領域とする寄生ＮＰＮトランジスタ１８がＯＮする。寄生ＮＰＮトランジスタ１８は、ダミーアイランド７内の高濃度のＮ型領域９または制御回路６内のＮ型領域から寄生コレクタ電流１３を流そうとする。
【００９０】
ここで、前述のように、接地側出力トランジスタ１４２の周りのサブコンタクトを取り除いてあり、寄生トランジスタ１８の寄生ベース電流１３を供給する経路となるサブコンタクト１２が近傍に存在しない。そのため、寄生トランジスタ１８の寄生ベース電流は、遠方にあるサブコンタクト１２から供給されることとなる。
【００９１】
前述したように、寄生ベース電流１３を供給する経路となるサブコンタクト１２が寄生トランジスタの発生源（接地側出力トランジスタ１４２）から距離が遠い所にあるほど基板の抵抗成分２０が大きくなるため、寄生ベース電流は小さくなる。従って、寄生ＮＰＮトランジスタ１８に従来例１、２の寄生ＮＰＮトランジスタ５（図５）と比較して、わずかな寄生ベース電流しか供給されない。それ故に、寄生ＮＰＮトランジスタ１８の動作は抑制される。寄生ＮＰＮトランジスタ１８から誘導性負荷３へ供給される寄生電流は低減する。これにより不足した電流はボディダイオード１４３から供給されることになり、寄生電流による制御回路６の誤動作を抑制することができる。
【００９２】
本発明の実施の形態４によれば、誘導性負荷駆動回路にＤＭＯＳ型トランジスタを用いて、接地側出力トランジスタと制御回路が隣接してしまう場合でも、誘導性負荷駆動により発生する寄生電流を低減させることができ、制御回路６の誤動作を抑制することができる。
【００９３】
上記の実施の形態において、電源側出力トランジスタ１と接地側出力トランジスタ２との間にダミーアイランド７を設置しても良い。
上記の実施の形態において、誘導性負荷駆動回路はＭＯＳ型トランジスタで構成された。これに代えて、誘導性負荷駆動回路をバイポーラ型トランジスタで構成しても良く、実施の形態と同様の効果が得られる。
上記の実施の形態において、半導体装置は、モータドライバ用半導体装置であった。しかしこれに限られるものではなく、半導体装置は、例えばスイッチング電源用駆動回路等の、他の誘導性負荷駆動回路を有していても良い。
【産業上の利用可能性】
【００９４】
本発明は、半導体装置に有用である。
【図面の簡単な説明】
【００９５】
【図１】実施の形態１の半導体装置の断面図
【図２】半導体装置の誘導負荷駆動回路を示す回路図
【図３】誘導負荷駆動による寄生効果を説明するための従来の半導体装置の断面図
【図４】従来例１の半導体装置の断面図
【図５】従来例２の半導体装置の断面図
【図６】実施の形態１〜４の半導体装置の誘導負荷駆動回路を示す回路図
【図７】従来例３の半導体装置のマスクレイアウト平面図
【図８】実施の形態１の半導体装置のマスクレイアウト平面図。
【図９】実施の形態１の半導体装置の他のマスクレイアウト平面図
【図１０】実施の形態２の半導体装置のマスクレイアウト平面図
【図１１】実施の形態１において寄生電流が流れる経路をモデル化した回路図
【図１２】実施の形態２の半導体装置の断面図
【図１３】ＤＭＯＳ型トランジスタの断面図
【図１４】実施の形態３の半導体装置の断面図
【図１５】実施の形態４の半導体装置の断面図
【符号の説明】
【００９６】
１、２１、１４１  電源側出力トランジスタ
２、２２、１４２  接地側出力トランジスタ
３  誘導性負荷
４  Ｐ型半導体基板
６  制御回路
７  ダミーアイランド
８  Ｎ型埋め込み層
９  高濃度Ｎ型領域
１０  Ｎ型エピタキシャル層
１１  寄生コレクタ電流
１２  サブコンタクト
１３  寄生ベース電流
１４、１４３  ボディダイオード
１５  ボディ
１６、１８  寄生ＮＰＮトランジスタ
１７  高濃度埋め込み層
１９  ダイオード
２０  Ｐ型半導体基板の抵抗成分
１３１  ボディのＰ型領域
１３２  ソースのＮ型領域
１３３  ドレインのＮ型領域
２５  出力端子
【図１】
2006019359.tif 000003
【図２】
2006019359.tif 000004
【図３】
2006019359.tif 000005
【図４】
2006019359.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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