(57)【要約】【課題】膜厚の異なる複数のゲート絶縁膜を備えた半導体集積回路装置において、ゲート絶縁膜の信頼性向上、ＭＯＳトランジスタの特性向上を図る。【解決手段】第１の領域Ｒ１及び第３の領域Ｒ３のＳｉＯ２膜８上にホトレジスト層９を選択的に形成し、第２の領域Ｒ２のＳｉＯ２膜８をエッチングにより除去する。次に、ホトレジスト層９を除去した後に、シリコン基板１を熱酸化して第２の領域Ｒ２に第１のゲート絶縁膜８ａよりも薄いＳｉＯ２膜８ｂを形成する。次に、第３の領域Ｒ３のＳｉＯ２膜８ｂをエッチング除去する。次に、ホトレジスト層１０を除去した後に、シリコン基板１を熱酸化し第３の領域Ｒ３に第２のゲート絶縁膜８ｂよりも薄いＳｉＯ２膜８ｃを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に、少なくとも第１の膜厚を有する第１のゲート絶縁膜、第２の膜厚を有する第２のゲート絶縁膜、第３の膜厚を有する第３のゲート絶縁膜を備える半導体集積回路装置の製造方法において、
前記半導体基板の第１、第２及び第３の各領域の一部にフィールド絶縁膜を形成する工程と、
前記第１、第２及び第３の各領域に前記フィールド絶縁膜に隣接して、絶縁膜を形成し、前記第１の領域に形成された前記絶縁膜を第１のゲート絶縁膜とする工程と、
前記第２の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第２の絶縁膜を形成する工程と、
前記第３の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第３の絶縁膜を形成する工程と、を備えることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記第１の絶縁膜の第１の膜厚をＴ１、前記第２の絶縁膜の第２の膜厚をＴ２、前記第３の絶縁膜の第３の膜厚をＴ３とすると、
Ｔ１＞Ｔ２＞Ｔ３  なる関係を満たすことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
フィールド絶縁膜はトレンチ絶縁膜であることを特徴とする請求項１に記載の半導体装置集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に膜厚の異なる複数のゲート絶縁膜を備えた半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化と高機能化が図られ、例えば、フラッシュメモリ等のメモリや高耐圧ＭＯＳトランジスタを内蔵したシステムＬＳＩが開発されている。
【０００３】
係る半導体集積回路装置において、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタとを同一半導体基板上に集積化する場合に、低耐圧のＭＯＳトランジスタではゲート絶縁膜が薄く形成されることで微細化が図られ、一方、高耐圧のＭＯＳトランジスタでは高いゲート絶縁耐圧を確保するために、ゲート絶縁膜の膜厚が厚く形成されていた。
同一半導体基板上に、膜厚の異なる複数のゲート絶縁膜を形成する場合には、一般に、厚いゲート絶縁膜を形成し、その厚いゲート絶縁膜のある領域を選択的にエッチングして、再度、熱酸化をして薄いゲート絶縁膜を形成するという方法が知られている。
【特許文献１】特開２００３−６００７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のようなエッチングと熱酸化を何度も繰り返すと、ゲート絶縁膜の信頼性が悪化したり、フィールド酸化膜がエッチングされて薄くなり、トランジスタ特性に悪影響を及ぼすなどの問題が生じる。
【課題を解決するための手段】
【０００５】
そこで、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に、第１の膜厚を有する第１のゲート絶縁膜、第２の膜厚を有する第２のゲート絶縁膜、第３の膜厚を有する第３のゲート絶縁膜を備える半導体集積回路装置の製造方法において、前記半導体基板の第１、第２及び第３の各領域の一部にフィールド絶縁膜を形成する工程と、前記第１、第２及び第３の各領域に前記フィールド絶縁膜に隣接して、絶縁膜を形成し、前記第１の領域に形成された前記絶縁膜を第１のゲート絶縁膜とする工程と、前記第２の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第２の絶縁膜を形成する工程と、前記第３の領域の前記絶縁膜をエッチングし、前記半導体基板を熱酸化して第３の絶縁膜を形成する工程と、を備えることを特徴とする
ものである。
【発明の効果】
【０００６】
本発明によれば、第１のゲート絶縁膜については、最初に形成された絶縁膜をそのまま利用して形成され、第２及び第３のゲート絶縁膜を形成するためのエッチングは１回だけなので、エッチング回数は最小限で済み、膜厚の異なる第１，第２，第３のゲート絶縁膜の信頼性が向上するとともに、フィールド酸化膜のエッチング量も最小限にすることができるので、フィールド絶縁膜のプロセスマージンも増加する。
【０００７】
さらに、フィールド絶縁膜が過度に削られることにより生じるＭＯＳトランジスタの特性悪化（例えば、逆狭チャネル効果やドレイン電流特性のキンク）を防止することができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施形態に係る半導体集積回路装置の製造方法について、図面を参照しながら説明する。まず、実施形態に係る半導体集積回路装置の製造方法と対比される参考例について説明する。
【０００９】
図１に示すように、図１（ａ）に示すように、Ｐ型のシリコン基板１の表面に約１０ｎｍのＳｉＯ２膜２（二酸化シリコン膜）を熱酸化により形成する。これに続いて、ＳｉＯ２膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３(Polysilicon film)、１２０ｎｍの膜厚を有するＳｉ３Ｎ４膜４(Silicon  Nitride Film)を形成する。さらに、Ｓｉ３Ｎ４膜４上に、複数の開口部５ｈを有するホトレジスト層５を形成する。
【００１０】
次に、図１（ｂ）に示すように、複数の開口部５ｈを有するホトレジスト層５をマスクとして、開口部５ｈに露出されたＳｉ３Ｎ４膜４、ポリシリコン膜３、ＳｉＯ２膜２を順番にエッチングし、さらに、Ｐ型シリコン基板１の表面をエッチングして、トレンチ溝６ａ，６ｂ，６ｃを形成する。いわゆるシャロウ・トレンチ・アイソレーション（Shallow Trench Isolation）において、トレンチ溝６の深さは１μｍ以下であることが好ましい。
【００１１】
次に、図１（ｃ）に示すように、ＣＶＤ法によりＳｉＯ２膜７（例えば、ＴＥＯＳ膜）を、トレンチ溝６ａ，６ｂ，６ｃ内を含めて全面に堆積する。そして、図１（ｄ）に示すように、ＣＭＰ法（Chemical Mechanical Polishing Method）を用いて、ＳｉＯ２膜７の表面をポリッシングする。このとき、Ｓｉ３Ｎ４膜４はＣＭＰの終点検出膜として働き、Ｓｉ３Ｎ４膜４が露出したことを光学的手法により検出した時点でＣＭＰを停止する。このようにして、トレンチ溝６ａ、６ｂ、６ｃにそれぞれ選択的に埋め込まれたトレンチ絶縁膜７ａ，７ｂ，７ｃがフィールド絶縁膜として形成される。
【００１２】
その後、図２（ａ）に示すように、Ｓｉ３Ｎ４膜４をホット燐酸などの薬品を用いて除去し、ポリシリコン膜３をドライエッチングにより除去し、さらにＳｉＯ２膜２を必要に応じてエッチング除去する。これにより、素子分離構造として微細化に適した、シャロウ・トレンチ・アイソレーション構造が形成される。
【００１３】
次に、図２（ｂ）に示すように、トレンチ絶縁膜７ａ，７ｂ，７ｃが形成されたシリコン基板１の表面に、各トレンチ絶縁膜７ａ，７ｂ，７ｃに隣接してＳｉＯ２膜８（例えば熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜）を例えば、２０ｎｍの膜厚に形成する。
【００１４】
次に、図２（ｃ）に示すように、第１の領域Ｒ１のＳｉＯ２膜８上に露光及び現像処理によりホトレジスト層９を選択的に形成し、このホトレジスト層９をマスクとして、これと隣接する第２の領域Ｒ２及び第３の領域Ｒ３のＳｉＯ２膜８をエッチングにより除去して、シリコン基板１の表面を露出する。第１の領域Ｒ１に残存したＳｉＯ２膜８ａが、第１のゲート絶縁膜８ａ（膜厚Ｔ１＝２０ｎｍ）となる。このエッチング時に、第２の領域Ｒ２のトレンチ絶縁膜７ｂ及び第３の領域Ｒ３のトレンチ絶縁膜７ｃがエッチングされ、シリコン基板１の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられる。
【００１５】
次に、図２（ｄ）に示すように、ホトレジスト層９を除去した後に、シリコン基板１を熱酸化して、第２の領域Ｒ２及び第３の領域Ｒ３に、第１のゲート絶縁膜８ａよりも薄い、例えば７ｎｍのＳｉＯ２膜８ｂを形成する。第２の領域Ｒ２に形成されたＳｉＯ２膜８ｂはそのまま第２のゲート絶縁膜８ｂ（膜厚Ｔ２＝７ｎｍ）となる。
【００１６】
次に、図３（ａ）に示すように、第１の領域Ｒ１及び第２の領域Ｒ２上をホトレジスト１０で被覆して、第３の領域Ｒ３のＳｉＯ２膜８ｂをエッチング除去して、シリコン基板１を露出する。
【００１７】
次に、図３（ｂ）に示すように、ホトレジスト層１０を除去した後に、シリコン基板１を熱酸化し、第３の領域Ｒ３に第２のゲート絶縁膜８ｂよりも薄い、例えば３ｎｍのＳｉＯ２膜８ｃを形成する。これが、第３のゲート絶縁膜８ｃ（膜厚Ｔ３＝３ｎｍ）となる。その後、第１のゲート絶縁膜８ａ上にゲート電極１１ａ、第２のゲート絶縁膜８ｂ上にゲート電極１１ｂ、第３のゲート絶縁膜８ｃ上にゲート電極１１ｃを形成する。その後、各ゲート電極１１ａ，１１ｂ，１１ｃに隣接してソース層及びドレイン層を形成する。これにより、第１の領域Ｒ１には高耐圧のＭＯＳトランジスタが形成され、第２の領域Ｒ２には中耐圧のＭＯＳトランジスタが形成され、第３の領域Ｒ３には低耐圧のＭＯＳトランジスタが形成される。
【００１８】
しかしながら、上述した参考例の半導体集積回路装置の製造方法によれば、第３の領域Ｒ３は２回のエッチングを受けるため、特に第３のゲート絶縁膜８ｃの信頼性に問題がある。また、この第３の領域Ｒ３のトレンチ絶縁膜７ｃも２回のエッチング工程で削られ、シリコン基板１の表面から上の部分の高さが、第１の領域Ｒ１のトレンチ絶縁膜７ａや第２の領域Ｒ２のトレンチ絶縁膜７ｂに比して、相当低くなり素子分離特性が劣化する。このため、その対策として予めトレンチ絶縁膜７ａ，７ｂ，７ｃを厚く形成しておくことも考えられるが、そうすると、エッチングを受けない第１の領域Ｒ１のトレンチ絶縁膜７ａが高くなりすぎ、ゲート電極形成時に、トレンチ絶縁膜７ａの側壁にゲート電極材料（例えば、ポリシリコン）のストリンガーが生じてしまうという問題があった。
【００１９】
また、前記２回のエッチング時に、第３の領域Ｒ３のトレンチ絶縁膜７ｃのエッジも大きくえぐられ、凹部７ｄが形成されてしまう。図４は、第３の領域に形成された低耐圧のＭＯＳトランジスタを示す図であり、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線に沿った断面図である。
【００２０】
図４（ａ）（ｂ）において、１２ｃはソース層、１３ｃはドレイン層、１４ｃはチャネル領域である。図４（ａ）（ｂ）から明らかなように、このＭＯＳトランジスタはゲート電極１１ｃの一部がトレンチ絶縁膜７ｃの凹部７ｄに入り込んだ構造となる。そうするとこのＭＯＳトランジスタは図５（ａ）に示すように、チャネル幅ＧＷが小さくなると、しきい値Ｖｔが低下するという逆狭チャネル効果が生じてしまう。また、図５（ｂ）に示すように、ドレイン電流（Ｉｄ）特性にキンクが生じるという問題があった。
【００２１】
そこで、次に、本発明の実施形態に係る半導体集積回路装置の製造方法について、図面を参照しながら説明する。本実施形態では、参考例の問題を解決するために、複数のゲート絶縁膜を形成するためのエッチング回数を最小限に制限したものである。
【００２２】
図６（ａ）に示すように、参考例と同じ方法で、Ｐ型のシリコン基板１の表面にトレンチ絶縁膜７ａ，７ｂ，７ｃを形成する。次に、図６（ｂ）に示すように、トレンチ絶縁膜７ａ，７ｂ，７ｃに隣接してＳｉＯ２膜８（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜）を例えば、２０ｎｍの膜厚に形成する。
【００２３】
次に、図６（ｃ）に示すように、第１の領域Ｒ１及び第３の領域Ｒ３のＳｉＯ２膜８上に、露光及び現像処理によりホトレジスト層９を選択的に形成し、このホトレジスト層９をマスクとして、これと隣接する第２の領域Ｒ２のＳｉＯ２膜８をエッチングにより除去して、シリコン基板１の表面を露出する。第１の領域Ｒ１に残存したＳｉＯ２膜８ａが、第１のゲート絶縁膜８ａ（膜厚Ｔ１＝２０ｎｍ）となる。このエッチング時に、第２の領域Ｒ２のトレンチ絶縁膜７ｂがエッチングされ、シリコン基板１の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられるが、第１の領域Ｒ１のトレンチ絶縁膜７ａ、第３の領域Ｒ３のトレンチ絶縁膜７ｃについてはホトレジスト層９で覆われているためにエッチングを受けない。
【００２４】
次に、図６（ｄ）に示すように、ホトレジスト層９を除去した後に、シリコン基板１を熱酸化して、第２の領域Ｒ２に、第１のゲート絶縁膜８ａよりも薄い、例えば７ｎｍのＳｉＯ２膜８ｂを形成する。第２の領域Ｒ２に形成されたＳｉＯ２膜８ｂはそのまま第２のゲート絶縁膜８ｂ（膜厚Ｔ２＝７ｎｍ）となる。
【００２５】
次に、図７（ａ）に示すように、第１の領域Ｒ１及び第２の領域Ｒ２上をホトレジスト１０で被覆して、第３の領域Ｒ３のＳｉＯ２膜８ｂをエッチング除去して、シリコン基板１を露出する。このエッチング時に、第３の領域Ｒ３のトレンチ絶縁膜７ｃがエッチングされ、シリコン基板１の表面から上の部分の高さが低くなるとともに、そのエッジがえぐられるが、参考例とは異なり、１回のエッチングだけなので、えぐられる量も比較的小さい。
【００２６】
次に、図７（ｂ）に示すように、ホトレジスト層１０を除去した後に、シリコン基板１を熱酸化し、第３の領域Ｒ３に第２のゲート絶縁膜８ｂよりも薄い、例えば３ｎｍのＳｉＯ２膜８ｃを形成する。これが、第３のゲート絶縁膜８ｃ（膜厚Ｔ３＝３ｎｍ）となる。その後は参考例と同様に、第１のゲート絶縁膜８ａ上にゲート電極１１ａ、第２のゲート絶縁膜８ｂ上にゲート電極１１ｂ、第３のゲート絶縁膜８ｃ上にゲート電極１１ｃを形成する。その後、各ゲート電極１１ａ，１１ｂ，１１ｃに隣接してソース層及びドレイン層を形成する。これにより、第１の領域Ｒ１には高耐圧のＭＯＳトランジスタが形成され、第２の領域Ｒ２には中耐圧のＭＯＳトランジスタが形成され、第３の領域Ｒ３には低耐圧のＭＯＳトランジスタが形成される。
【００２７】
本実施形態によれば、第１の領域Ｒ１はエッチングされず、第２の領域Ｒ２及び第３の領域Ｒ３のエッチングは１回だけなので、参考例のような第３のゲート絶縁膜８ｃの信頼性の問題を解消できる。また、トレンチ絶縁膜７ｃのエッチング量も減少するため、素子分離特性が向上する。さらに、トレンチ絶縁膜７ｃが過度に削られることにより生じるＭＯＳトランジスタの特性悪化例えば、参考例のＭＯＳトランジスタで現れた、逆狭チャネル効果やドレイン電流特性のキンクの発生を防止することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の参考例に係る半導体集積回路装置の製造方法を示す断面図である。
【図２】本発明の参考例に係る半導体集積回路装置の製造方法を示す断面図である。
【図３】本発明の参考例に係る半導体集積回路装置の製造方法を示す断面図である。
【図４】本発明の参考例に係る半導体集積回路装置のＭＯＳトランジスタの構造を示す図である。
【図５】本発明の参考例に係る半導体集積回路装置のＭＯＳトランジスタの特性を示す図である。
【図６】本発明の実施形態に係る半導体集積回路装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体集積回路装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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