(57)【要約】【課題】  複数のワード線を同時に選択してセルフリフレッシュを行うことで消費電力の低減を可能にする。【解決手段】  メモリセルアレイの下位と上位のロウアドレスに対応する相補のラッチ信号を発生する第１、第２のロウアドレスラッチ回路を設け、セルフリフレッシュ期間中、第１のロウアドレスラッチ回路の相補のラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第２のロウアドレスラッチ回路からの相補のラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ロウアドレスラッチ回路で発生する相補のロウアドレスラッチ信号を用いて所定の周期でメモリセルアレイの対応するワード線を活性化するリフレッシュを行う半導体記憶装置のセルフリフレッシュ制御回路において、メモリセルアレイのロウアドレスを上位と下位に分け、下位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第１のロウアドレスラッチ回路と、上位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第２のロウアドレスラッチ回路とを設け、セルフリフレッシュ期間中、前記第１のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第２のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化することを特徴とするセルフリフレッシュ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特に回路の低消費電力化を可能にするセルフリフレッシュ機能を与えるセルフリフレッシュ制御回路に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のメモリセルはアクセストランジスタとキャパシタの対で構成され、保存されたデータはキャパシタに蓄積されている電荷量によって決る。このキャパシタに保存されている電荷は種々の原因によって漏洩しやすく、電荷量の減少は保存データの紛失につながる。そこで、データの紛失に至る前に、キャパシタの電荷量を復元してやる必要がある。この復元動作をリフレッシュと呼んでいる。したがって、ＤＲＡＭのような揮発性メモリに含まれるすべてのメモリセルでは、所定の周期（リフレッシュ周期）ごとに少なくとも一回以上リフレッシュ動作を行うようにしている。このリフレッシュ動作にはロウアドレスを用いるが、ＤＲＡＭの動作形態により外部からロウアドレスを入力する方法と内部でロウアドレスを発生させる方法とがある。この分野で、後者の方法はセルフリフレッシュと呼ばれている。
【０００３】
ところで、近年、バッテリ駆動の情報機器が普及しているが、低消費電力化が高まっている。このような情報機器に内蔵される半導体記憶装置に保存されたデータのバックアップもバッテリに依存するため、消費電力の低減が求められている。セルフリフレッシュ制御回路の低消費電力化は待機時電流（セルフリフレッシュ電流）の低減により図れるが、そのためにリフレッシュ周期を長周期化させる方法がある。しかし、微細化加工技術が進むにつれ、リフレッシュ特性の向上が困難になってきており、リフレッシュ周期を長周期化することも困難になってきた。加えて、セルフリフレッシュ電流のうち、セルフリフレッシュ時に動作するセルフリフレッシュ制御回路で消費する電流の占める割合が大きくなってきており、今後セルフリフレッシュ電流を低減させるためには周辺回路で消費する電流を低減させる必要がある。
【０００４】
図５は従来の半導体記憶装置におけるセルフリフレッシュを行うセルフリフレッシュ制御回路の構成を示すブロック図である。
入力バッファ回路１は、外部クロック信号ＥＸ＿ＣＬＫ、外部チップセレクト信号ＥＸ＿ＺＣＳ、外部ロウアドレスストローブ信号ＥＸ＿ＺＲＡＳ、外部コラムアドレスストローブ信号ＥＸ＿ＺＣＡＳ、外部ライトイネーブル信号ＥＸ＿ＺＷＥ、外部クロックイネーブル信号ＥＸ＿ＣＫＥ、および外部アドレス信号ＥＸ＿ＡＤＤ＜ｍ：０＞が入力され、外部クロックイネーブル信号ＥＸ＿ＣＫＥの反転信号ＺＩＮＴＣＫＥ、内部ロウアドレスストローブ信号ＲＡＳ、内部コラムアドレスストローブ信号ＣＡＳ、内部ライトイネーブル信号ＺＷＥ、内部クロックイネーブル信号ＺＣＫＥ、および外部アドレスを外部クロック信号ＥＸ＿ＣＬＫでラッチした信号ＡＤＤ＜ｍ：０＞を出力する。入力バッファ回路１の構成例は図６に示されるが、インバータ回路２０〜４２、クロックドインバータ回路４３〜４８およびＮＡＮＤ回路４９〜５４で構成されている。
【０００５】
コマンドデコーダ回路２には、入力バッファ回路１からＺＩＮＴＣＫＥ信号、ＲＡＳ信号、ＣＡＳ信号、ＺＷＥ信号、ＣＳ信号、ＺＣＫＥ信号が入力され、リングオシレータ３からセルフリフレッシュ周期毎に発生するＰＨＹＳ信号が入力され、リフレッシュ制御信号発生回路４からリフレッシュイネーブルを表すＲＥＦ信号が入力され、セルフレフレッシュコマンド入力された時もしくはセルフレフレッシュ期間中ＰＨＹＳ信号が発生した時、リフレッシュ制御信号発生回路４へロウ系を活性化するためのトリガ信号ＺＡＣＴを出力する。コマンドデコーダ回路２の構成例は図７に示されるが、インバータ回路６０〜６２、ＮＡＮＤ回路６３〜６９およびＮＯＲ回路７０で構成されている。
【０００６】
リングオシレータ回路３は、セルフリフレッシュ期間中、ワンショットパルスであるＰＨＹＳ信号を一定周期で発生し、コマンドデコーダ回路２に出力する。
リフレッシュ制御信号発生回路４は、トリガ信号ＺＡＣＴＳが入力されると、ロウアドレスをラッチするためのＲＡＬ信号、内部アドレスをカウントアップするためのＱＣＵ信号、内部アドレスをロウアドレス信号として選択するＱＡＤＳＥＬ信号、リフレッシュイネーブルを表すＲＥＦ信号、センスアンプを活性化させるＳＥＮＳＥ信号およびＺＳＥＮＳＥ信号、ロウ系を活性化するためのＲＡＳＥ信号を出力する。リフレッシュ制御信号発生回路４の構成例は図８に示されるが、インバータ回路８０〜８８，１０４、ＮＡＮＤ回路８９〜１００および遅延段１０１〜１０３で構成されている。
【０００７】
内部アドレスカウンタ５は、入力されたＱＣＵ信号で内部アドレスをカウントアップすると同時に、内部アドレスを表すＱＡＤ＜ｍ：０＞信号を発生する。
ロウアドレス発生回路６は、入力されたＱＡＤＳＥＬ信号、ＱＡＤ＜ｍ：０＞信号およびＡＤＤ＜ｍ：０＞信号に基づいてロウアドレスを表すＲＡ＜ｍ：０＞信号を生成し出力する。ロウアドレス発生回路６の構成例は図９に示されるが、インバータ回路１１０〜１１２、Ｐチャネルトランジスタ１１３，１１４およびＮチャネルトランジスタ１１５，１１６から構成されている。
【０００８】
ロウアドレスラッチ回路７は、入力されたロウアドレスを表すＲＡ＜ｍ：０＞信号をＲＡＬ信号によりラッチし、ロウアドレスラッチ信号ＲＡＤ＜ｍ：０＞およびロウアドレスラッチ信号の反転信号ＺＲＡＤ＜ｍ：０＞を生成し出力する。ロウアドレスラッチ回路７の構成例は図１０に示されるが、インバータ回路１７０〜１７６、クロックドインバータ回路１７７、ＮＡＮＤ回路１７８，１７９、Ｐチャネルトランジスタ１８０，１８１およびＮチャネルトランジスタ１８２，１８３から構成されている。
【０００９】
ロウアドレスデコーダ回路８は、入力されたロウアドレスラッチ信号ＲＡＤ＜ｍ：０＞およびその反転信号ＺＲＡＤ＜ｍ：０＞に基づいてロウアドレスデコード信号Ｘ＜２（ｍ＋１）−１：０＞を生成し出力する。ロウアドレスデコーダ回路８の構成例は図１１に示されるが、インバータ回路１３０〜１３２およびＮＡＮＤ回路１３３〜１３５から構成されている。
ワード線活性化回路９は、リフレッシュ制御信号発生回路４から入力されたＲＡＳＥ信号とロウアドレスデコード信号Ｘ＜２（ｍ＋１）−１：０＞に基づいて、ワード線を活性化するＷＬ＜２（ｍ＋１）−１：０＞信号を生成し、メモリセルアレイ１２に出力する。ワード線活性化回路９の構成例は図１２に示されるが、インバータ回路１４０、Ｐチャネルトランジスタ１４１，１４２およびＮチャネルトランジスタ１４３，１４４から構成されている。
【００１０】
メモリセルアレイ１２の構成は図１４に示されるが、ここでは説明の便宜上、ワード線ＷＬ＜０＞〜ＷＬ＜１０２３＞のメモリセルアレイについて示している。２００は情報を蓄えるＤＲＡＭセルであり、２０１はＤＲＡＭセルの情報を増幅するためのセンスアンプである。センスアンプ２０１には、このアンプを活性化するためのＳＥＮＳＥ信号とその反転信号であるＺＳＥＮＳＥ信号が加えられ、ビット線ＢＬと反転ビット線ＺＢＬが接続されている。
センスアンプの回路構成は図１５に示されるが、２１０〜２１２はＰチャネルトランジスタ、２１３〜２１８はＮチャネルトランジスタである。ＳＥＮＳＥ信号が“Ｈ”レベル、ＺＳＥＮＳＥ信号が“Ｌ”レベルになるとこのセンスアンプは活性化する。一方、ＳＥＮＳＥ信号が“Ｌ”レベル、ＺＳＥＮＳＥ信号が“Ｈ”レベルになるとセンスアンプは非活性となると同時に、ビット線ＢＬと反転ビット線ＺＢＬはＶＢＬレベルにプリチャージされる。
ＤＲＡＭセルの構成は図１６に示されるが、２２０はＮチャネルトランジスタで、メモリセルトランジスタと呼ばれている。また、２２１はキャパシタで、メモリセルと呼ばれている。Ｎチャネルトランジスタ２２０のソース側をストレージノードＳＮと呼び、その電位をＶＳＮとする。また、キャパシタ２２１を介した側をセルプレートＣＰと呼び、その電位をＶＣＰとする。ＶＢＬとＶＣＰはセンスアンプの電源電圧Ｖｄｄの１／２に設定されている。
【００１１】
図５のセルフリフレッシュ制御回路の動作について、図１３のタイムチャートを用いて説明する。
セルフリフレッシュの動作は、セルフリフレッシュコマンドにより開始される。ここで、外部ロウアドレスストローブ信号ＥＸ＿ＺＲＡＳ＝“Ｌ”、外部コラムアドレスストローブ信号ＥＸ＿ＺＣＡＳ＝“Ｌ”、外部ライトイネーブル信号ＥＸ＿ＺＷＥ＝“Ｈ”、外部チップセレクト信号ＥＸ＿ＺＣＳ＝“Ｌ”、外部クロックイネーブル信号ＥＸ＿ＣＫＥ＝“Ｌ”の組み合わせでセルフリフレッシュコマンドになる。一方、外部クロックイネーブル信号ＥＸ＿ＣＫＥを“Ｌ”から“Ｈ”レベルにすることによりセルフリフレッシュ動作を終了する。この２つの動作によりセルフリフレッシュ期間が形成されることになる。
【００１２】
図１３において、時刻ｔ１に入力バッファ回路１にセルフリフレッシュコマンドが入力されると、コマンドデコーダ回路２により、セルフリフレッシュイネーブル（セルフリフレッシュ期間中、アクティブ）を表すＺＳＲＥＦ信号が“Ｌ”レベルに活性化する。同時にＺＡＣＴＳ信号が一時的に“Ｌ”レベルになる。ＺＡＣＴＳ信号の“Ｌ”レベルを受けて、リフレッシュ制御信号発生回路４からのＲＡＳＥ信号およびＲＡＬ信号が“Ｈ”レベルになる。ＲＡＬ信号の“Ｈ”レベルで、かつＳＥＮＳＥ信号の“Ｌ”レベルの期間、ＱＡＤＳＥＬ信号は“Ｈ”レベルとなり、内部アドレスカウンタ５で発生したＱＡＤ＜ｍ：０＞信号が選択され、ロウアドレス発生回路６からロウアドレスを表すＲＡ＜ｍ：０＞信号として出力される。ＲＡ＜ｍ：０＞信号はロウアドレスラッチ回路７でＲＡＬ信号によりラッチされ、ロウアドレスラッチ信号ＲＡＤ＜ｍ：０＞およびその反転信号ＺＲＡＤ＜ｍ：０＞として出力される。このＲＡＤ＜ｍ：０＞信号およびＺＲＡＤ＜ｍ：０＞信号は、ロウアドレスデコーダ回路８によってロウアドレスデコード信号Ｘ＜２（ｍ＋１）−１：０＞にデコードされる。この信号によってワード線活性化回路９は所望のワード線であるＷＬ＜０＞を活性化する。
【００１３】
図１７はメモリセルのリフレッシュ動作を示すタイムチャートである。ここで、ワード線ＷＬ＜０＞につながるメモリセルのリフレッシュ動作について、図１４〜図１７を用いて説明する。
図１７において、ｔ１０でワード線ＷＬ＜０＞が活性化されると、ＣＰ−ＳＮ間に蓄積されていた電荷（最初にＳＮに“Ｈ”レベルが書かれているものとする）がビット線ＢＬに放電される。ビット線ＢＬと反転ビット線ＺＢＬのプリチャージ電位をＶＢＬ、ビット線ＢＬの容量をＣｂ、メモリセルの容量をＣｓとすると、ビット線ＢＬと反転ビット線ＺＢＬ信号の電位差ΔＶ＝ＶＢＬ／（１＋Ｃｂ／Ｃｓ）がｔ１０に発生する。一般的にはΔＶは１００ｍＶ〜２００ｍＶの微小電位であるが、これはｔ１１でＳＥＮＳＥ信号を“Ｈ”レベル、ＺＳＥＮＳＥ信号を“Ｌ”レベルにすることによって活性化されるセンスアンプにより増幅される。増幅されたビット線ＢＬのレベルをＳＮにリストアし、ｔ１２でＷＬを非活性にすることでメモリセルにデータ保持させる。ｔ１３でＺＳＥＮＳＥ信号が“Ｈ”レベルになると、ＢＬ／ＺＢＬ信号がＶＢＬレベルにプリチャージされ、センスアンプが非活性になる。
【００１４】
また、ＲＡＳＥ信号の“Ｈ”レベルを受けて、リフレッシュ制御信号発生回路４によりこれを遅延して得たＳＥＮＳＥ信号が“Ｈ”レベルとなり、センスアンプが動作することによって、ワード線ＷＬ＜０＞に接続されたメモリセルがリフレッシュされる。リフレッシュ制御信号発生回路４内において、ＳＥＮＳＥ信号の“Ｈ”レベルを受けて、ＱＣＵ信号が“Ｈ”レベルとなり、内部アドレスカウンタ５に入力され、ＱＡＤ＜ｍ：０＞信号がカウントアップされる。また、リフレッシュ制御信号発生回路４内において、ＳＥＮＳＥ信号“Ｈ”レベルを受けて、遅延段１０１で遅延後、ＺＳＰＲＥ信号を“Ｌ”レベルにする。ＺＳＰＲＥ信号の“Ｌ”レベルを受けて、ＲＡＳＥ信号が“Ｌ”レベルになった後、遅延段１０３で遅延後、ＳＥＮＳＥ信号が“Ｌ”レベルとなり、センスアンプの動作が終了し、メモリセルへのリストアが終了する。ＳＥＮＳＥ信号“Ｌ”レベルおよびＲＡＳＥ信号“Ｌ”レベルを受けて、ＲＡＬ信号、ＲＥＦ信号およびＱＣＵ信号が“Ｌ”レベルになり、ワード線ＷＬ＜０＞に対するリフレッシュ動作が終了する。
【００１５】
時刻ｔ２付近において、リングオシレータ３により一定周期で発生するワンショットパルスのＰＨＹＳ信号を受けると、コマンドデコーダ回路２のＺＡＣＴ信号が“Ｌ”レベルになる。ＺＡＣＴ信号“Ｌ”レベルを受けて、ワード線ＷＬ＜１＞に対するリフレッシュ動作が自動的に開始される。
時刻ｔ３でセルフリフレッシュが終了するために、ＥＸ＿ＣＫＥ信号が“Ｌ”レベルから“Ｈ”レベルになるが、ワード線ＷＬ＜２＞のリフレッシュが実施中であるため、ＲＥＦ信号の“Ｌ”レベルを待ってから、ＺＳＲＥＦ信号が“Ｈ”レベルとなり、セルフリフレッシュ動作を終了する。
【００１６】
以上説明したように、セルフリフレッシュ期間中は、内部アドレスカウンタ５で発生したアドレスに対応するワード線を一定周期で自動的に活性化させ、メモリセルのリフレッシュを行うモードである。例えばリフレッシュサイクルが８１９２のＤＲＡＭにおいては、図４の上段に示すように、セルフリフレッシュ期間中にリフレッシュ動作が８１９２回行われ、内部カウンタが一周して、全てのメモリセルがリフレッシュされる。しかし、リフレッシュ動作の度に、図５の符号１〜８で示される、セルフリフレッシュを制御するための回路で電流を消費する。よって、今後セルフリフレッシュ電流を低減させるためには、セルフリフレッシュ時に動作する制御回路の消費電流をいかに小さくするかが重要となる。
【００１７】
上記の課題を解決する方法として、半導体記憶装置で一度に複数のワード線を選択してリフレッシュ電流を低減させることが示唆されている（例えば、特許文献１参照）。
【００１８】
【特許文献１】特開平１０−１８８５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記特許文献１における半導体記憶装置に関するリフレッシュ電流を低減方法は、その方法のみの記載はあるが、具体的にいかなる回路によって行うかについての記載は見られない。
【００２０】
この発明は、上記問題点を解決するためになされたもので、セルフリフレッシュ機能を有する半導体記憶装置において、複数のワード線を同時に選択してセルフリフレッシュを行うことで消費電力の低減を可能にするセルフリフレッシュ制御回路を得ることを目的とする。
【課題を解決するための手段】
【００２１】
この発明に係るセルフリフレッシュ制御回路は、ロウアドレスラッチ回路で発生する相補のロウアドレスラッチ信号を用いて所定の周期でメモリセルアレイの対応するワード線を活性化するリフレッシュを行う半導体記憶装置のセルフリフレッシュ制御回路において、メモリセルアレイのロウアドレスを上位と下位に分け、下位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第１のロウアドレスラッチ回路と、上位ロウアドレスに対応する相補のロウアドレスラッチ信号を発生する第２のロウアドレスラッチ回路とを設け、セルフリフレッシュ期間中、第１のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号と、セルフリフレッシュイネーブル信号の活性化により第２のロウアドレスラッチ回路から発生した相補のロウアドレスラッチ信号をロウアドレスレコーダ回路によりデコードして、順次上位と下位のロウアドレスに対応したメモリセルアレイの複数のワード線を選択するロウアドレスデコード信号を生成し、ワード線活性化回路により前記ロウアドレスデコード信号に従ってメモリセルアレイの対応する複数のワード線を同時に活性化するものである。
【発明の効果】
【００２２】
この発明によれば、複数のワード線を同時に選択してセルフリフレッシュを行うことでリフレッシュ電流の低減を可能にし、セルフリフレッシュ制御回路の消費電力の低減を可能にする効果がある。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置のセルフリフレッシュ制御回路の構成を示すブロック図である。図において、図５に相当する部分には同一符号を付して示す。図１では破線ブロックで示す部分を、ワード線制御回路１１としており、従来と同様なロウアドレスラッチ回路（第１のロウアドレスラッチ回路）７とロウアドレスデコーダ回路８、新たに加えられたロウアドレスラッチ回路（第２のロウアドレスラッチ回路）１０を備えている。
ロウアドレスラッチ回路１０には、リフレッシュ制御信号発生回路４のＲＡＬ信号、ロウアドレス発生回路６からのロウアドレスｍを表すＲＡ＜ｍ＞信号およびコマンドデコーダ回路２からのＺＳＲＥＦ信号が入力されるようになっている。これらの信号に基づいてロウアドレスデコーダ回路８へロウアドレスラッチ信号ＲＡＤ＜ｍ＞およびその反転信号ＺＲＡＤ＜ｍ＞からなる相補の信号を出力する。ロウアドレスラッチ回路１０の回路構成例は図２に示されるが、インバータ回路１５０〜１５４、クロックドインバータ回路１５５、ＮＡＮＤ回路１５６〜１５９、Ｐチャネルトランジスタ１６０〜１６２およびＮチャネルロランジスタ１６３〜１６５で構成されている。
【００２４】
この実施の形態１のセルフリフレッシュ制御回路の動作について、図３のタイミングチャートを用いて説明する。ここで、説明を分り易くするために、アドレス最上位をｍ＝１２とし、リフレッシュサイクルを８１９２とする。
セルフリフレッシュコマンド入力からＲＡ＜１２：０＞信号発生までの動作は従来の技術で説明したものと同様であるので省略する。ロウアドレスラッチ回路１０において、ＲＡ＜１１：０＞信号はＲＡＬ信号によりラッチされ、ＲＡＤ＜１１：０＞信号およびＺＲＡＤ＜１１：０＞信号として出力される。一方、図２において、ＺＳＲＥＦ信号の“Ｌ”レベルを受けて、Ｐチャネルトランジスタ１６０がオンし、ＮＡＮＤ回路１５９の出力信号が“Ｈ”レベルになる。それらを受けて、Ｐチャネルトランジスタ１６２もドレイン側が“Ｈ”レベルになる。さらに、ＺＳＲＥＦ信号の“Ｌ”レベルを受けて、ＮＡＮＤ回路１５６の出力が“Ｈ”レベルになる。この状態で、ＲＡＬ信号が“Ｈ”レベルになると、相補のロウアドレスラッチ信号ＺＲＡＤ＜１２＞およびＲＡＤ＜１２＞がともに“Ｈ”レベルに固定される。よって、ＺＲＡＤ＜１２＞およびＲＡＤ＜１２＞のアドレス空間で同時にワード線が活性化されることによってリフレッシュサイクルが従来の半分の４０９６になる。したがって、全てのメモリセルをリフレッシュするためには、４０９６回リフレッシュを実施すればよい。このときの状態は図４の下段に示される。
【００２５】
この実施の形態１では、ワード線ＷＬ＜０＞とワード線ＷＬ＜４０９６＞を同時活性化し、ワード線ＷＬ＜１＞とワード線ＷＬ＜４０９７＞を同時活性化し、ワード線ＷＬ＜２＞とワード線ＷＬ＜４０９８＞を同時活性化するというように順次に複数のワード線のリフレッシュを行う。また、リングオシレータ３の周期、すなわちセルフリフレッシュ周期を従来の２倍にすることで、単位時間当たりのセルフリフレッシュ制御回路の消費電流を従来の１／２程度にすることができ、セルフリフレッシュ電流を低減できる。
【００２６】
以上のように、この実施の形態１によれば、セルフリフレッシュ期間中のみロウアドレスを上位と下位に分け、下位アドレスに対応するロウアドレスラッチ信号ＲＡＤ＜ｍ−１：０＞をロウアドレスラッチ回路７で受け持ち、上位アドレスに対応するロウアドレスラッチ信号ＲＡＤ＜ｍ＞を新たに設けたロウアドレスラッチ回路１０で受け持ち、各回路が順次受け持つロウアドレスラッチ信号につながる複数のワード線が同時に選択し、リフレッシュするようにしたので、セルフリフレッシュ周期を増やすことで、単位時間当たりのセルフリフレッシュ制御回路の消費電流を大幅に低減することができ、セルフリフレッシュ電流を低減できる。さらに、通常動作との切り換えはＺＳＲＥＦ信号のみで切り替え可能であるため制御が容易である。さらに、ロウアドレスラッチ回路１０は、従来から用いているロウアドレスラッチ回路７の少数の素子を変更するだけで構成できるため、回路構成上の展開が容易である。
【００２７】
また、今回の実施の形態１では、リフレッシュサイクルを１／２にする例で説明したが、実施の形態１よりもロウアドレスラッチ回路１０を使用する上位アドレスを増やせば、同時に活性化されるワード線が増える。このことを図１８により説明する。
アドレス最上位をｍ＝１２、ロウアドレスブロックを決定するロウアドレスラッチ信号をＲＡＤ＜１２：１０＞、ＺＲＡＤ＜１２：１０＞とする。例えば、上位アドレスに対応するＲＡＤ＜１２：１１＞信号およびＺＲＡＤ＜１２：１１＞信号の発生にロウアドレスラッチ回路１０を使用し、下位アドレスに対応するＲＡＤ＜１０：０＞信号およびＺＲＡＤ＜１０：０＞信号の発生にロウアドレスラッチ回路７を使用すると、ロウアドレスブロック０とロウアドレスブロック２とロウアドレスブロック４とロウアドレスブロック６でワード線が同時活性、もしくはロウアドレスブロック１とロウアドレスブロック３とロウアドレスブロック５とロウアドレスブロック７でワード線が同時活性することによって、リフレッシュサイクルが２０４８となり、従来例と比較すると１／４になる。さらに、上位アドレスに対応するＲＡＤ＜１２：１０＞信号およびＺＲＡＤ＜１２：１０＞信号の発生にロウアドレスラッチ回路１０を使用し、下位アドレスに対応するＲＡＤ＜９：０＞信号およびＺＲＡＤ＜９：０＞信号の発生にロウアドレスラッチ回路７を使用すると、ロウアドレスブロック０からロウアドレスブロック７まで全てのロウアドレスブロックでワード線が同時活性することによって、リフレッシュサイクルが１０２４となり、従来例と比較すると１／８になる。
【図面の簡単な説明】
【００２８】
【図１】この発明の実施の形態１によるセルフリフレッシュ制御回路の構成を示すブロック図である。
【図２】この発明の実施の形態１に係るロウアドレスラッチ回路の構成を示す回路図である。
【図３】この発明の実施の形態１に係るセルフリフレッシュ制御回路の動作を示すタイムチャートである。
【図４】この発明の実施の形態１と従来のセルフリフレッシュ動作を対比する説明図である。
【図５】従来のセルフリフレッシュ制御回路の構成を示すブロック図である。
【図６】入力バッファ回路の構成例を示す回路図である。
【図７】コマンドデコーダ回路の構成例を示す回路図である。
【図８】セルフリフレッシュ制御信号発生回路の構成例を示す回路図である。
【図９】ロウアドレス発生回路の構成例を示す回路図である。
【図１０】ロウアドレスラッチ回路の構成例を示す回路図である。
【図１１】ロウアドレスデコーダ回路の構成例を示す回路図である。
【図１２】ワード線活性化回路の構成例を示す回路図である。
【図１３】従来のセルフリフレッシュ制御回路の動作に係るタイムチャートである。
【図１４】メモリセルアレイの構成を示す説明図である。
【図１５】センスアンプの構成を示す回路図である。
【図１６】ＤＲＡＭセルの詳細構成を示す回路図である。
【図１７】メモリセルのリフレッシュ動作を示すタイムチャートである。
【図１８】この発明の実施の形態１に係るロウアドレスラッチ回路を使用する上位アドレスの増加と同時に活性化されるワード線の増加の関係を表す説明図である。
【符号の説明】
【００２９】
１  入力バッファ回路、２  コマンドデコーダ回路、３  リングオシレータ、４  リフレッシュ制御信号発生回路、５  内部アドレスカウンタ、６  ロウアドレス発生回路、７，１０  ロウアドレスラッチ回路、８  ロウアドレスデコーダ回路、９  ワード線活性化回路、１１  ワード線制御回路、１２  メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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