(57)【要約】【課題】  ＡＤ変換器に含まれる増幅回路のセトリングタイムを縮小し、高速化する。【解決手段】  第１増幅回路１２は、入力されるアナログ信号をサンプルし、所定の期間、ホールドする。第１ＡＤ変換回路１４は、入力されるアナログ信号をサンプルし、所定ビット数のデジタル値に変換する。第１ＤＡ変換回路１６は、第１ＡＤ変換回路１４の出力信号をアナログ信号に変換する。第１減算増幅回路２２は、入力側に接続された容量の一端で入力される信号を受け、容量の他端に現れるその信号をサンプルする容量結合入力型であり、第１増幅回路１２の出力信号から第１ＤＡ変換回路１６の出力信号を減算し、所定の増幅率で増幅する。第１ＤＡ変換回路１６は、第１スイッチＳＷ１２がオンする前に、その容量に蓄えられた電荷量を調整するため、変換したアナログ信号を上記容量に入力する。【選択図】  図１
2006173807.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、
入力されるアナログ信号を所定の増幅率で増幅する増幅回路と、
入力側に接続された容量の一端で前記増幅回路の出力信号を受け、前記容量の他端に現れる前記出力信号をサンプルする容量結合入力型の回路素子と、を備え、
前記出力信号が前記容量に入力される前に、その容量に蓄えられた電荷量を調整するための電圧を前記容量に印加することを特徴とするアナログデジタル変換器。
【請求項２】
前記増幅回路と前記回路素子との間の経路をオンオフ制御するスイッチをさらに備え、
前記スイッチがオンする前に、前記電圧を前記容量に印加することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記回路素子がサンプルする前記出力信号の電圧を予測する予測部をさらに備え、
前記予測部は、前記電荷量を調整するための電圧として、予測した電圧を前記容量に印加することを特徴とする請求項１または２に記載のアナログデジタル変換器。
【請求項４】
入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、
入力されるアナログ信号をサンプルし、所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力信号をアナログ信号に変換するＤＡ変換回路と、
前記ＡＤ変換回路と並列に設けられ、前記ＡＤ変換回路がサンプルするアナログ信号を所定の増幅率で増幅する第１増幅回路と、
入力側に接続された容量の一端で入力される信号を受け、前記容量の他端に現れる当該信号をサンプルする容量結合入力型であり、前記第１増幅回路の出力信号から前記ＤＡ変換回路の出力信号を減算し、所定の増幅率で増幅する減算増幅回路と、を備え、
前記第１増幅回路の出力信号が前記容量に入力される前に、前記前記ＤＡ変換回路の出力信号を前記容量に印加することを特徴とするアナログデジタル変換器。
【請求項５】
前記第１増幅回路と前記減算増幅回路との間の経路をオンオフ制御するスイッチをさらに備え、
前記スイッチがオンする前に、前記ＤＡ変換回路の出力信号を前記容量に印加することを特徴とする請求項４に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関し、特に、アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、循環型の変換ブロックを含む２ブロックからなるＡＤ変換器が開示されている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の第１図に示されたＡＤ変換器は、第１のＡＤ／ＤＡブロックのサンプル・ホールド回路Ｓ／Ｈ２と、第２のＡＤ／ＤＡブロックのサンプル・ホールド回路Ｓ／Ｈ３および並列型Ａ／Ｄ変換器ＡＤ２との間に、第１のスイッチＳＷ１が設けられている。
【０００４】
本発明者は、このようなＡＤ変換器において、サンプル・ホールド回路Ｓ／Ｈ３などにスイッチトキャパシタ型オペアンプなどの容量結合入力型の回路を使用した場合、サンプル・ホールド回路Ｓ／Ｈ２に使用するオペアンプの出力が、その入力端子に接続された容量に蓄えられた電荷により影響を受けて、セトリングタイムが遅くなってしまうという課題を見いだした。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、回路要素として用いられる増幅回路のセトリングタイムを縮小し、高速化することが可能なアナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、入力されるアナログ信号を所定の増幅率で増幅する増幅回路と、入力側に接続された容量の一端で増幅回路の出力信号を受け、容量の他端に現れる出力信号をサンプルする容量結合入力型の回路素子と、を備える。出力信号が容量に入力される前に、その容量に蓄えられた電荷量を調整するための電圧を容量に印加する。「回路素子」は、サンプルしたアナログ信号を増幅する増幅回路、また、サンプルしたアナログ信号を所定のビッツ数のデジタル信号に変換するＡＤ変換回路であってもよい。
【０００７】
この態様によると、増幅回路が回路素子に出力信号を入力する際、その信号に発生することがある歪みを低減し、セトリングタイムを早くすることができる。よって、ＡＤ変換器全体を高速化することができる。
【０００８】
増幅回路と回路素子との間の経路をオンオフ制御するスイッチをさらに備えてもよい。スイッチがオンする前に、前記電圧を容量に印加してもよい。この態様によると、スイッチをオンしたとき、増幅回路の出力信号に発生することがある歪みを低減することができる。
【０００９】
回路素子がサンプルする出力信号の電圧を予測する予測部をさらに備えてもよい。予測部は、電荷量を調整するための電圧として、予測した電圧を容量に印加してもよい。「予測した電圧」は、上記回路素子がサンプルする出力信号の電圧に近似する電圧であってもよいし、一定の電圧であってもよい。この態様によれば、増幅回路が回路素子に出力信号を入力する際、その信号の電圧と容量に蓄えられた電圧との差を低減することができ、その信号に発生することがある歪みを低減することができる。
【００１０】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、入力されるアナログ信号をサンプルし、所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力信号をアナログ信号に変換するＤＡ変換回路と、ＡＤ変換回路と並列に設けられ、ＡＤ変換回路がサンプルするアナログ信号を所定の増幅率で増幅する第１増幅回路と、入力側に接続された容量の一端で入力される信号を受け、前記容量の他端に現れる当該信号をサンプルする容量結合入力型であり、第１増幅回路の出力信号からＤＡ変換回路の出力信号を減算し、所定の増幅率で増幅する減算増幅回路と、を備える。第１増幅回路の出力信号が容量に入力される前に、ＤＡ変換回路の出力信号を容量に印加する。「第１増幅回路」の「増幅率」は実質的に１倍であってもよく、「第１増幅回路」は、サンプル・ホールド回路として機能してもよい。「減算増幅回路」は、スイッチトキャパシタ型オペアンプで構成してもよい。「第１増幅回路の出力信号が容量に入力される前に」、その容量に蓄えられた電荷量を調整するために、ＤＡ変換回路の出力信号を容量に印加してもよい。
【００１１】
この態様によると、第１増幅回路が減算増幅回路に出力信号を入力する際、その信号に発生することがある歪みを低減し、セトリングタイムを早くすることができる。よって、ＡＤ変換器全体を高速化することができる。
【００１２】
第１増幅回路と減算増幅回路との間の経路をオンオフ制御するスイッチをさらに備えてもよい。スイッチがオンする前に、ＤＡ変換回路の出力信号を容量に入力してもよい。「減算増幅回路」は、複数ステージの減算増幅を担当する共用のものあってもよい。「スイッチ」は、第１増幅回路の出力信号と上記ＤＡ変換回路の出力信号との減算増幅を行う際に、オンしてもよい。この態様によると、スイッチをオンした際、増幅回路の出力信号に発生することがある歪みを低減することができる。
【００１３】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、コンピュータプログラム、記録媒体などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、ＡＤ変換器に含まれる増幅回路のセトリングタイムを縮小し、高速化することが可能となる。
【発明を実施するための最良の形態】
【００１５】
（実施形態１）
実施形態１は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器１の例であり、前段と後段とで、第１ＤＡ変換回路１６、第１減算回路１８、および第２増幅回路２０を共用する構成である。
【００１６】
図１は、実施形態１におけるＡＤ変換器１の構成を示す。このＡＤ変換器１において、まず、前段ステージについて説明する。初期状態においては、第１スイッチＳＷ１２および第２スイッチＳＷ１４がオン、第３スイッチＳＷ１６および第４スイッチＳＷ１８がオフ状態である。入力アナログ信号Ｖｉｎは、第１増幅回路１２および第１ＡＤ変換回路１４に入力される。第１増幅回路１２および第１ＡＤ変換回路１４は、同じタイミングで入力アナログ信号Ｖｉｎをサンプルする。第１ＡＤ変換回路１４は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１４は、サンプルしたアナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第２スイッチＳＷ１４を介して第１ＤＡ変換回路１６に出力する。第１ＤＡ変換回路１６は、第１ＡＤ変換回路１４により変換されたデジタル値をアナログ値に変換する。後述するように、第１ＡＤ変換回路１４および第１ＤＡ変換回路１６は、第１増幅回路１２がサンプルした入力アナログ信号Ｖｉｎを予測する予測部としても機能する。
【００１７】
第１増幅回路１２は、サンプルした入力アナログ信号Ｖｉｎを所定の期間ホールドし、所定のタイミングで、第１スイッチＳＷ１２を介して第１減算回路１８に出力する。第１増幅回路１２は、１倍の増幅率、サンプル・ホールド回路として機能している。第１減算回路１８は、第１増幅回路１２の出力から、第１ＤＡ変換回路１６の出力を減算する。第２増幅回路２０は、第１減算回路１８の出力を２倍に増幅する。なお、第１減算回路１８および第２増幅回路２０は、一体型の第１減算増幅回路２２であってもよい。これによれば、回路を簡素化することができる。
【００１８】
次に、後段ステージについて説明する。第２増幅回路２０の出力アナログ信号は、第３増幅回路２４および第２ＡＤ変換回路２６に入力される。第３増幅回路２４および第２ＡＤ変換回路２６は、同じタイミングで当該アナログ信号をサンプルする。第２ＡＤ変換回路２６も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路２６を構成している図示しないコンパレータに供給されるリファレンス電圧は、第１ＡＤ変換回路１４を構成している図示しないコンパレータに供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路２６は２ビット変換のため、本来、第１ＡＤ変換回路１４での変換後のアナログ信号は実質４（２の２乗）倍に増幅されていなければならない。この点、第２増幅回路２０が２倍の増幅率であるため、上述したようにリファレンス電圧を１／２にすることにより、調整している。
【００１９】
この段階において、第１スイッチＳＷ１２および第２スイッチＳＷ１４がオフ、第３スイッチＳＷ１６および第４スイッチＳＷ１８がオン状態に遷移する。第２ＡＤ変換回路２６は、サンプルしたアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第４スイッチＳＷ１８を介して第１ＤＡ変換回路１６に出力する。第１ＤＡ変換回路１６は、第２ＡＤ変換回路２６により変換されたデジタル値をアナログ値に変換する。
【００２０】
第３増幅回路２４は、サンプルしたアナログ信号を２倍に増幅して、第３スイッチＳＷ１６を介して第１減算回路１８に出力する。第１減算回路１８は、第３増幅回路２４の出力から、第１ＤＡ変換回路１６の出力を減算して、第２増幅回路２０に出力する。ここで、第１ＤＡ変換回路１６の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路２６の基準電圧レンジと、第１ＤＡ変換回路１６の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路２６の入力をシングルで行い、第１ＤＡ変換回路１６の出力を差動で構成すれば、１：２に設定することができる。このように、周回により第１ＤＡ変換回路１６の増幅の有無を制御する機構が必要になる。
【００２１】
第２増幅回路２０は、第１減算回路１８の出力を２倍に増幅する。第２増幅回路２０において増幅されたアナログ信号は、第３増幅回路２４および第２ＡＤ変換回路２６に入力される。以下、上記の処理が繰り返され、第２ＡＤ変換回路２６は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。
【００２２】
図２は、実施形態１におけるＡＤ変換器１の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。２つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２を示す。第１クロック信号ＣＬＫ１は、第１増幅回路１２および第１ＡＤ変換回路１４の動作を制御する。第２クロック信号ＣＬＫ２は、第１ＤＡ変換回路１６、第２増幅回路２０、第３増幅回路２４、および第２ＡＤ変換回路２６の動作を制御する。
【００２３】
第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ（Phase Locked Loop）などを用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち下がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期する。
【００２４】
第１増幅回路１２および第１ＡＤ変換回路１４は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路１２は、第１クロック信号ＣＬＫ１がハイレベルの信号（以下、Ｈｉと表記する。）のときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がローレベルの信号（以下、Ｌｏと表記する。）のときにオートゼロ動作をする。第２増幅回路２０は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅して、第３増幅回路２４および第２ＡＤ変換回路２６に出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。また、第２増幅回路２０の代わりに第１減算増幅回路２２を用いた場合は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を減算増幅する。
【００２５】
第１ＡＤ変換回路１４は、第１クロック信号ＣＬＫ１がＨｉのときに、サンプルした入力アナログ信号Ｖｉｎをデジタル値Ｄ９〜Ｄ６に変換し、第１クロック信号ＣＬＫ１がＬｏのときに、オートゼロ動作をする。第１ＤＡ変換回路１６は、第２クロック信号ＣＬＫ２がＨｉのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＬｏのときは不定状態となる。ただし、第２ＡＤ変換回路２６が出力したデジタル値Ｄ３〜２を変換する際は、第２クロック信号ＣＬＫ２のＨｉ期間の途中まで、変換確定データを保持し、そのＨｉ期間の残りの期間、不定状態となる。それに続く、第２クロック信号ＣＬＫ２の一周期の間、第１ＡＤ変換回路１４の出力したデジタル値Ｄ９〜６の変換確定データを保持する。
【００２６】
第１スイッチＳＷ１２、第２スイッチＳＷ１４、第３スイッチＳＷ１６、および第４スイッチＳＷ１８は、所定のスイッチ信号によりそれぞれオンオフ制御される。第３スイッチＳＷ１６および第４スイッチＳＷ１８は、同様のタイミングでオンオフ動作する。第２スイッチＳＷ１４は、第２増幅回路２０の容量に蓄えられた電荷量を調整するため、その増幅期間終了後、第１スイッチＳＷ１２がオンする前までの期間にオンする。その後、第１スイッチＳＷ１２がオンする。さらにその後、第２スイッチＳＷ１４は、減算用のアナログ信号を出力するために、再度オンする。第２増幅回路２０の増幅期間終了後、第１スイッチＳＷ１２および第２スイッチＳＷ１４はオフする。なお、第１スイッチＳＷ１２オンした後に、第２スイッチＳＷ１４が再度オンする際は、第１ＤＡ変換回路１６の出力電圧が第２増幅回路２０の入力端子の電圧と近似した値となるため、その出力電圧の歪みは軽微なものとなる。
【００２７】
第３増幅回路２４および第２ＡＤ変換回路２６は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路２４は、第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＡＤ変換回路２６が最下位ビットＤ１〜０を変換する期間は、増幅しなくてもよい。第２ＡＤ変換回路２６は、第２クロック信号ＣＬＫ２がＬｏのときに変換動作をして、冗長ビット分を含まず２ビットを出力し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。
【００２８】
第１増幅回路１２、第２増幅回路２０、第３増幅回路２４、第１ＡＤ変換回路１４および第２ＡＤ変換回路２６のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路２６がＤ３〜Ｄ２およびＤ１〜Ｄ０を変換処理する間、第１ＡＤ変換回路１４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器１全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００２９】
図３（ａ）は、実施形態１におけるＡＤ変換器１の第１増幅回路１２と第１スイッチＳＷ１２の動作を説明する図である。図３（ａ）におけるアナログ波形は、第１増幅回路１２の出力信号の波形を示す。第１増幅回路１２の増幅期間に、図２ではホールド期間に平行して、第１ＡＤ変換回路１４は、サンプルしたアナログ信号から上位４ビットのデジタル値を取り出し、第１ＤＡ変換回路１６は、そのデジタル値をアナログ信号に変換する。第２スイッチＳＷ１４は、第１スイッチＳＷ１２がオンする前にオンし、第１ＤＡ変換回路１６は、変換したアナログ信号を第１減算増幅回路２２に出力する。
【００３０】
第１減算増幅回路２２は、後述するスイッチトキャパシタ型オペアンプで構成される場合、入力されるアナログ信号をチョッパして、所定の時刻のアナログ信号をサンプルするために、その入力端子に接続された容量に電荷が蓄えられる。その状態で第１スイッチＳＷ１２をオンすると、後述する図３（ｂ）に示す波形のように、その電荷が第１増幅回路１２に流れ込んだりなど、その電荷がノイズ成分となり、第１増幅回路１２の出力波形が大きく歪んでしまう。この点、第１増幅回路１２の出力電圧に近似する電圧をその容量に予め出力することにより、そのノイズ成分を低減することができる。
【００３１】
第１ＤＡ変換回路１６の出力値は、第１増幅回路１２がサンプルしたアナログ信号の上位のビット成分であるため、第１増幅回路１２の出力と近似した値といえる。換言すれば、第１増幅回路１２から第１減算増幅回路２２に入力される値を、所定の精度で予測した値といえる。所定の精度は、第１ＡＤ変換回路１４の分解能により異なる。分解能が細かくなるほど精度が高くなる。例えば、第１ＡＤ変換回路１４の分解能は４ビットであるため、他の条件を考慮しなければ、予測すべき信号のピーク間の１／１６の精度で予測することができる。図３（ａ）に示すように、上記容量の電荷量を調整してから第１スイッチＳＷ１２をオンすると、ノイズ成分が低減されているため、第１増幅回路１２の出力波形の歪みａ１が低減される。
【００３２】
図３（ｂ）は、比較例におけるＡＤ変換器１の第１増幅回路１２と第１スイッチＳＷ１２の動作を説明する図である。このＡＤ変換器１は、図２に示した第２スイッチＳＷ１４のオンのタイミングと同タイミングで、第１スイッチＳＷ１２をオンしている。したがって、第１減算増幅回路２２の上記容量は、前回の減算増幅期間の残留電荷など、値の分からない電荷が蓄えられた状態で第１スイッチＳＷ１２がオンされる。その際、図３（ｂ）に示すように、その容量に蓄えられた電荷がノイズ成分となり、第１増幅回路１２の出力波形に大きな歪みａ２が発生する。
【００３３】
図４は、実施形態１におけるＡＤ変換器１の第１ＤＡ変換回路１６および第１減算増幅回路２２の構成例１を示す図である。構成例１は、第１減算増幅回路２２をシングルエンドのスイッチトキャパシタ型の増幅回路で構成する例である。オペアンプ１００の反転入力端子には、１個以上の入力用容量Ｃ１〜Ｃｎが接続されている。各入力用容量Ｃ１〜Ｃｎには、入力信号Ｖｉｎの入力をオン／オフ制御するＶｉｎ用スイッチＳＷ１ｉｎ〜ＳＷｎｉｎ、高電位側基準電圧ＶＲＴの入力をオン／オフ制御するＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴ、および低電位側基準電圧ＶＲＢの入力をオン／オフ制御するＶＲＢ用スイッチＳＷ１Ｂ〜ＳＷｎＢが接続されている。
【００３４】
ここで、１個以上の入力用容量Ｃ１〜Ｃｎ、ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴ、およびＶＲＢ用スイッチＳＷ１Ｂ〜ＳＷｎＢは、第１ＤＡ変換回路１６を構成する。また、Ｖｉｎ用スイッチＳＷ１ｉｎ〜ＳＷｎｉｎは、図１および図２に示した第１スイッチＳＷ１２に相当し、ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴおよびＶＲＢ用スイッチＳＷ１〜ｎＢは、第２スイッチＳＷ１４に相当する。なお、第２スイッチＳＷ１４は、Ｖｉｎ用スイッチＳＷ１〜ｎおよびＶＲＢ用スイッチＳＷ１〜ｎＢと、入力用容量Ｃ１〜Ｃｎとの間に別個に設けてもよい。
【００３５】
オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用容量Ｃ１０を介して接続されている。また、それと並列にオートゼロ用スイッチＳＷ１０が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。
【００３６】
次に、図４に示したシングルエンドのスイッチトキャパシタ型増幅回路の動作を説明する。まず、Ｖｉｎ用スイッチＳＷ１ｉｎ〜ＳＷｎｉｎがオン、ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴがオフ、ＶＲＢ用スイッチＳＷ１〜ｎＢがオフ、およびオートゼロ用スイッチＳＷ１０がオンしたとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。
【００３７】
ＱＡ＝Ｃ１〜Ｃｎ（Ｖｉｎ−Ｖａｇ）…（Ａ１）
Ｃ１〜Ｃｎは容量Ｃ１〜Ｃｎの合成容量値、Ｖａｇはオペアンプ１００のオートゼロ電位を表す。
【００３８】
次に、Ｖｉｎ用スイッチＳＷ１ｉｎ〜ＳＷｎｉｎがオフ、オートゼロ用スイッチＳＷ１０がオフし、ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴおよびＶＲＢ用スイッチＳＷ１〜ｎＢが有効に動作したとき、仮想接地した入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴおよびＶＲＢ用スイッチＳＷ１〜ｎＢは、第１ＡＤ変換回路１４の出力に応じてオンオフし、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが入力用容量Ｃ１〜Ｃｎに印加される個数が決まる。
【００３９】
ＱＢ＝Ｃ１〜Ｃｎ（Ｖｒｅｆ−Ｖａｇ）＋Ｃ１０（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）
Ｖｒｅｆは高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢの少なくとも一方により生成されるリファレンス電圧、Ｃ１０は帰還用容量Ｃ１０の容量値を表す。
【００４０】
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。
【００４１】
Ｖｏｕｔ＝Ｃ１０／Ｃ１〜Ｃｎ（Ｖｉｎａ−Ｖｒｅｆ）＋（Ｃ１Ｖａｇ）…（Ａ３）
【００４２】
したがって、当該シングルエンドのスイッチトキャパシタ型増幅回路は、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力信号Ｖｉｎからリファレンス電圧Ｖｒｅｆを減算した値を、入力用容量Ｃ１〜Ｃｎと帰還用容量Ｃ１０との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。
【００４３】
構成例１にて、第１ＡＤ変換回路１４は、第１増幅回路１２がサンプルしたアナログ信号を４ビットのデジタル値に変換する。このデジタル値により、４ビット精度で第１増幅回路１２のセトリング時の電圧が予測可能である。ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷｎＴおよびＶＲＢ用スイッチＳＷ１〜ｎＢのオンオフする個数を調節して、第１増幅回路１２のセトリング時の出力電圧に近似する値を、入力用容量Ｃ１〜Ｃｎに入力する。これにより、第１増幅回路１２と第１減算増幅回路２２とを繋いだ際に、第１増幅回路１２の出力電圧と、第１減算増幅回路２２の入力用容量Ｃ１〜ｎに蓄えられた電圧が略同程度になる。よって、第１増幅回路１２の出力は、ノイズの影響が低減され、セトリングを早く行うことが可能である。
【００４４】
図５は、実施形態１におけるＡＤ変換器１の第１ＤＡ変換回路１６および第１減算増幅回路２２の構成例２を示す図である。構成例２も、第１減算増幅回路２２をシングルエンドのスイッチトキャパシタ型の増幅回路で構成する例である。構成例２は、構成例１に新たな構成を付加したものである。以下、付加された部分について説明する。
【００４５】
図５では、所定の固定電位間、例えば、電源電位ＶＤＤとグランド電位ＶＳＳとの間に、抵抗ストレングスＲ１〜Ｒｎが設けられる。抵抗ストレングスＲ１〜Ｒｎを構成する、隣合う抵抗同士の間のノードからリフレッシュ電圧生成用スイッチＳＷＡ１〜ＳＷＡｎおよびリフレッシュ電圧供給用スイッチＳＷ１Ａ〜ＳＷｎＡを介して、入力用容量Ｃ１〜Ｃｎに電圧を供給可能な構成である。ここで、リフレッシュ電圧とは、入力用容量Ｃ１〜Ｃｎに蓄えられた電荷の影響を低減するために供給する電圧を指す。例えば、第１抵抗Ｒ１と第２抵抗Ｒ２とのノードは、第１リフレッシュ電圧生成用スイッチＳＷＡ１に接続され、それらの抵抗Ｒ１、Ｒ２により分圧された電圧が入力用容量Ｃ１〜Ｃｎに供給可能となる。
【００４６】
リフレッシュ電圧生成用スイッチＡ１〜ｎは、第１ＡＤ変換回路１４の出力デジタル値Ｄ９〜Ｄ６を基に、いずれかがオンされることにより所定のリフレッシュ用電位を生成する。リフレッシュ電圧供給用スイッチＳＷ１Ａ〜ＳＷｎＡも、当該出力デジタル値Ｄ９〜Ｄ６を基にオンオフ制御され、入力用容量Ｃ１〜Ｃｎに所定の電圧が供給される。ここで、この電圧は、リフレッシュ電圧生成用スイッチＳＷＡ１〜ＳＷＡｎの選択により生成されるリフレッシュ用電位、およびリフレッシュ電圧供給用スイッチＳＷ１Ａ〜ＳＷｎＡのオンの数により決定される。
【００４７】
第１ＡＤ変換回路１４の出力デジタル値を、これらスイッチのオンオフに対応付けておけば、入力用容量Ｃ１〜Ｃｎに所望の電圧を供給することができる。即ち、第１ＡＤ変換回路１４から出力される上記４ビットのデジタル値を基に、第１増幅回路１２の出力電圧を予測して、リフレッシュ電圧生成用スイッチＳＷＡ１〜ＳＷＡｎおよびリフレッシュ電圧供給用スイッチＳＷ１Ａ〜ＳＷｎＡを設定すればよい。その際、その上位４ビットに対応する電圧と略同等の電圧を設定してもよいし、下位６ビットの中央値を加えた電圧を設定してもよいし、先に変換した下位６ビットの出力値の平均値を加えた電圧を設定してもよい。
【００４８】
構成例２も、構成例１と同様の効果を奏し、その効果に加えて、よりきめ細かく第１増幅回路１２の出力電圧を予測することができる。よって、第１増幅回路１２の出力電圧が第２増幅回路２０または第１減算増幅回路２２から受けるノイズの影響をさらに低減することができ、セトリングタイムをより早くすることができる。
【００４９】
以上説明したように実施形態１によれば、第１増幅回路１２と第１減算増幅回路２２とを繋いだ際に発生する第１増幅回路１２の出力電圧の歪みを低減することができ、第１増幅回路１２の出力信号のセトリングタイムを早くすることができる。よって、ＡＤ変換器１全体を高速化することができる。また、既存の第１ＡＤ変換回路１４および第１ＤＡ変換回路１６を利用することができ、回路面積を増大させずに、それを実現することができる。
【００５０】
（実施形態２）
第２実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で３ビットずつ変換し、後段が３周回することにより合計１３ビットを出力するＡＤ変換器２の例である。
【００５１】
図６は、実施形態２におけるＡＤ変換器２の構成を示す。このＡＤ変換器２において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第４増幅回路３２および第３ＡＤ変換回路３４に入力される。第３ＡＤ変換回路３４は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第３ＡＤ変換回路３４は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ１２〜Ｄ９）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路３６に出力する。第２ＤＡ変換回路３６は、第３ＡＤ変換回路３４により変換されたデジタル値をアナログ値に変換する。第４増幅回路３２は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第２減算回路３８に出力する。第４増幅回路３２は、１倍の増幅率、即ち、サンプル・ホールド回路として機能している。第２減算回路３８は、第４増幅回路３２の出力から、第２ＤＡ変換回路３６の出力を減算する。第５増幅回路４０は、第２減算回路３８の出力を８倍に増幅する。なお、第２減算回路３８および第５増幅回路４０は、一体型の第２減算増幅回路４２であってもよい。これによれば、回路を簡素化することができる。
【００５２】
第５ＡＤ変換回路５６は、第５増幅回路４０のサンプルタイミングと同様のタイミングで、第２減算回路３８の出力をサンプルする。入力されるアナログ信号をデジタル値に変換し、第４ＤＡ変換回路５８に出力する。第４ＤＡ変換回路５８は、第５ＡＤ変換回路５６により変換されたデジタル値をアナログ値に変換し、第６増幅回路４４に出力する。ここで、第４ＤＡ変換回路５８の出力は、実質８倍に増幅されている。後述するように、第５ＡＤ変換回路５６および第４ＤＡ変換回路５８は、第５増幅回路４０がサンプルしたアナログ信号を予測する予測部としても機能する。
【００５３】
次に、後段ステージについて説明する。第５スイッチＳＷ２２および第６スイッチＳＷ２４は、交互にオンオフするスイッチである。第５スイッチＳＷ２２がオン、第６スイッチＳＷ２４がオフの状態において、前段ステージから第５スイッチＳＷ２２を介して入力されるアナログ信号は、第６増幅回路４４および第４ＡＤ変換回路４６に入力される。第４ＡＤ変換回路４６も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含まないビット数は３ビットである。第４ＡＤ変換回路４６は、入力されるアナログ信号をデジタル値に変換し、上位から５〜７ビット、冗長ビットを含まずに３ビット分（Ｄ８〜Ｄ６）を取り出し、図示しないエンコーダおよび第３ＤＡ変換回路４８に出力する。第３ＤＡ変換回路４８は、第４ＡＤ変換回路４６により変換されたデジタル値をアナログ値に変換する。
【００５４】
第６増幅回路４４は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第３減算回路５０に出力する。第６増幅回路４４は、１倍の増幅率、即ち、サンプル・ホールド回路として機能している。第３減算回路５０は、第６増幅回路４４の出力から、第３ＤＡ変換回路４８の出力を減算して、第７増幅回路５２に出力する。
【００５５】
第７増幅回路５２は、第３減算回路５０の出力を８倍に増幅する。この段階において、第４スイッチＳＷ２２がオフ、第５スイッチＳＷ２４がオンの状態に遷移している。第７増幅回路５２において増幅されたアナログ信号は、第５スイッチＳＷ２４を介して第６増幅回路４４および第４ＡＤ変換回路４６へフィードバックされる。なお、第３減算回路５０および第７増幅回路５２は、一体型の第３減算増幅回路５４を用いてもよい。以下、上記の処理が繰り返され、第４ＡＤ変換回路４６は、上位から８〜１０ビット、冗長ビットを含まずに３ビット分（Ｄ５〜Ｄ３）および上位から１１〜１３ビット、冗長ビットを含まずに３ビット分（Ｄ２〜Ｄ０）を取り出す。このようにして、１３ビットのデジタル値を得ている。上位から５〜１３ビットをサイクリック型の後段ステージにより得ている。
【００５６】
図７は、実施形態２におけるＡＤ変換器２の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第３クロック信号ＣＬＫ３、第４クロック信号ＣＬＫ４およびスイッチ信号ＣＬＫＳＷを示す。第３クロック信号ＣＬＫ３は、第４増幅回路３２、第５増幅回路４０、第３ＡＤ変換回路３４、および第２ＤＡ変換回路３６の動作を制御する。第４クロック信号ＣＬＫ４は、第６増幅回路４４、第７増幅回路５２、第４ＡＤ変換回路４６、第３ＤＡ変換回路４８、第５ＡＤ変換回路５６、および第４ＤＡ変換回路５８の動作を制御する。スイッチ信号ＣＬＫＳＷは、第５スイッチＳＷ２２および第６スイッチＳＷ２４のオンオフ制御を行う。
【００５７】
第４クロック信号ＣＬＫ４の周波数は、第３クロック信号ＣＬＫ３の周波数の３倍である。第４クロック信号ＣＬＫ４は、第３クロック信号ＣＬＫ３を基本にＰＬＬ等を用いて逓倍して生成してもよい。第４クロック信号ＣＬＫ４は、その立ち上がりが第３クロック信号ＣＬＫ３の立ち上がりと同期した後、次の２回目の立ち下がりが第３クロック信号ＣＬＫ３の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第３クロック信号ＣＬＫ３の次の立ち上がりと同期する。第４クロック信号ＣＬＫ４の周波数は第３クロック信号ＣＬＫ３の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅などのアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。
【００５８】
第４増幅回路３２および第３ＡＤ変換回路３４は、第３クロック信号ＣＬＫ３の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第４増幅回路３２は、第３クロック信号ＣＬＫ３がＨｉのときにサンプルしたアナログ信号をホールドし、第３クロック信号ＣＬＫ３がＬｏのときにオートゼロ動作をする。第５増幅回路４０は、第３クロック信号ＣＬＫ３の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第３クロック信号ＣＬＫ３がＬｏのときにサンプルしたアナログ信号を増幅して、第６増幅回路４４および第５ＡＤ変換回路５６に出力し、第３クロック信号ＣＬＫ３がＨｉのときにオートゼロ動作をする。また、第５増幅回路４０の代わりに第２減算増幅回路４２を用いた場合は、第３クロック信号ＣＬＫ３がＬｏのときにサンプルしたアナログ信号を減算増幅する。第３ＡＤ変換回路３４は、第３クロック信号ＣＬＫ３がＨｉのときに変換動作をしてデジタル値Ｄ１２〜Ｄ９を出力し、第３クロック信号ＣＬＫ３がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路３６は、第３クロック信号ＣＬＫ３がＬｏのときに変換確定データを保持し、第３クロック信号ＣＬＫ３がＨｉのときは不定状態となる。
【００５９】
第５ＡＤ変換回路５６は、第５増幅回路４０のサンプルタイミングと同期して、入力されるアナログ信号をサンプルする。第５ＡＤ変換回路５６の変換動作期間は、第５増幅回路４０の増幅期間より短く設定してもよい。例えば、第５ＡＤ変換回路５６は、第４クロック信号ＣＬＫ４がＬｏのときに変換動作をしてデジタル値を第４ＤＡ変換回路５８に出力し、第４クロック信号ＣＬＫ４がＨｉのときにオートゼロ動作をする。第４ＤＡ変換回路５８は、第４クロック信号ＣＬＫ４がＨｉのときに変換確定データを保持し、第４クロック信号ＣＬＫ４がＬｏのときに不定状態となる。なお、第４ＤＡ変換回路５８は、第５ＡＤ変換回路５６の変換動作期間に続く期間に、変換確定データを保持すればよい。
【００６０】
第５スイッチＳＷ２２は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第６スイッチＳＷ２４は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。
【００６１】
第６増幅回路４４および第４ＡＤ変換回路４６は、第４クロック信号ＣＬＫ４の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第６増幅回路４４は、第４クロック信号ＣＬＫ４がＨｉのときにサンプルしたアナログ信号をホールドし、第４クロック信号ＣＬＫ４がＬｏのときにオートゼロ動作をする。第４ＡＤ変換回路４６が最下位ビットＤ２〜０を変換する期間は、ホールドしない。第７増幅回路５２は、第４クロック信号ＣＬＫ４の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第４クロック信号ＣＬＫ４がＬｏのときにサンプルしたアナログ信号を増幅し、第４クロック信号ＣＬＫ４がＨｉのときにオートゼロ動作をする。第７増幅回路５２の代わりに第３減算増幅回路５４を用いた場合は、第４クロック信号ＣＬＫ４がＬｏのときにサンプルしたアナログ信号を減算増幅する。第４ＡＤ変換回路４６がＤ２〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。
【００６２】
第４ＡＤ変換回路４６は、第４クロック信号ＣＬＫ４がＨｉのときに変換動作をして冗長ビット分を含まずに３ビットを出力し、第４クロック信号ＣＬＫ４がＬｏのときにオートゼロ動作をする。第３ＤＡ変換回路４８は、第４クロック信号ＣＬＫ４がＬｏのときに変換確定データを保持し、第４クロック信号ＣＬＫ４がＨｉのときは不定状態となる。第４ＡＤ変換回路４６の出力がＤ２〜Ｄ０のときは変換動作を行わない。
【００６３】
第４増幅回路３２、第５増幅回路４０、第６増幅回路４４、第７増幅回路５２、第３ＡＤ変換回路３４および第４ＡＤ変換回路４６のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第４ＡＤ変換回路４６がＤ８〜Ｄ６およびＤ５〜Ｄ３を変換処理する間、第３ＡＤ変換回路３４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器２全体としては第３クロック信号ＣＬＫ３を基準として１周期に１回、１３ビットのデジタル値を出力することができる。
【００６４】
本実施形態を構成するＡＤ変換器２の第６増幅回路４４は、上記図４、図５に説明したようなスイッチトキャパシタ型増幅回路で構成することができる。また、第５ＡＤ変換回路５６は、第５増幅回路４０がサンプルするアナログ信号を所定ビット数のデジタル値に変換し、第４ＤＡ変換回路５８は、それをアナログ信号に変換する。このアナログ信号は、第６増幅回路４４の増幅率に合わせて、８倍に増幅されている。第４ＤＡ変換回路５８は、第６増幅回路４４の前回の増幅期間終了後、第５スイッチＳＷ２２がオンする前に、第６増幅回路４４に変換したアナログ信号を出力する。
【００６５】
これにより、第５スイッチＳＷ２２をオンして、第５増幅回路４０と第６増幅回路４４とを繋いだ際に、第６増幅回路４４の入力用容量に蓄えられたた電圧と、第５増幅回路４０の出力値とが略同程度の値になる。よって、第５増幅回路４０の出力電圧は、ノイズの影響が低減され、セトリングを早く行うことが可能となる。また、第５ＡＤ変換回路５６の変換ビット数を多くすれば、より正確に第５増幅回路４０の出力電圧を予測することができ、ノイズの影響をさらに低減することができる。
【００６６】
なお、実施形態２の以上の説明では、第５ＡＤ変換回路５６は、第２減算回路３８の出力をサンプルした。この点、第５増幅回路４０の出力をサンプルしてもよい。この場合、第２減算回路３８の出力をサンプルする場合より時間的余裕が少なくなるが、第４ＤＡ変換回路５８の出力を８倍に増幅する必要がなくなる。
【００６７】
（実施形態３）
実施形態３は、パイプライン型のＡＤ変換器３の例であり、後述する図８にはその一部分が示されている。本実施形態のＡＤ変換器３は２系統入力である。なお、第４減算増幅回路７４以降の構成は、任意に設計可能である。例えば、実施形態１、２で説明したサイクリック型のステージを設けてもよい。
【００６８】
図８は、実施形態３におけるＡＤ変換器３の構成を示す。このＡＤ変換器３において、第１入力アナログ信号Ｖｉｎ１は、第８増幅回路６２でサンプルされる。第８増幅回路６２は、サンプルした第１入力アナログ信号Ｖｉｎ１を所定の期間ホールドして、第７スイッチＳＷ３２を介して、第６ＡＤ変換回路６６および第４減算増幅回路７４に出力する。第８増幅回路６２は、１倍の増幅率、即ち、サンプル・ホールド回路として機能している。
【００６９】
この構成と同様に、第２入力アナログ信号Ｖｉｎ２は、第９増幅回路６４でサンプルされる。第９増幅回路６４は、サンプルした第２入力アナログ信号Ｖｉｎ２を所定の期間ホールドして、第８スイッチＳＷ３４を介して、第６ＡＤ変換回路６６および第４減算増幅回路７４に出力する。第９増幅回路６４も、第８増幅回路６２と同様に、サンプル・ホールド回路として機能している。
【００７０】
第６ＡＤ変換回路６６は、入力されるアナログ信号を所定の分解能でデジタル値に変換する。第６ＡＤ変換回路６６は、複数のコンパレータを備えるフラッシュ型である。この複数のコンパレータには、ＬＳＢ（Least Significant Bit）に相当する電圧毎のリファレンス電圧が供給される。各コンパレータは、当該リファレンス電圧と、入力されるアナログ信号とを比較し、Ｈｉ／Ｌｏの信号を出力する。
【００７１】
第５ＤＡ変換回路６８は、第６ＡＤ変換回路６６のコンパレータの出力をアナログ信号に変換する。第４減算増幅回路７４は、サンプルしたアナログ信号から、第５ＤＡ変換回路６８の出力アナログ信号を減算し、所定の増幅率、図８では２倍に増幅する。第４減算増幅回路７４は、上記図４、図５で説明したようなスイッチトキャパシタ型増幅回路で構成することができる。
【００７２】
第７ＡＤ変換回路７０は、第８増幅回路６２のサンプルタイミングと同様のタイミングで、第１入力アナログ信号Ｖｉｎ１をサンプルする。第７ＡＤ変換回路７０は、サンプルした第１入力アナログ信号Ｖｉｎ１を所定ビット数のデジタル値に変換し、第６ＤＡ変換回路７２に出力する。第６ＤＡ変換回路７２は、第７ＡＤ変換回路７０により変換されたデジタル値をアナログ値に変換し、第４減算増幅回路７４に出力する。この出力するタイミングは、第４減算増幅回路７４の増幅期間が終わった後、第７スイッチＳＷ３２がオンになる前の期間内であればよく、第７スイッチＳＷ３２がオンになる直前が好ましい。このように、第７ＡＤ変換回路７０および第６ＤＡ変換回路７２は、第８増幅回路６２がサンプルしたアナログ信号を予測する予測部としても機能する。
【００７３】
次に、本実施形態におけるＡＤ変換器３の動作タイミングを簡単に説明すると、第６ＡＤ変換回路６６は、第４減算増幅回路７４のオートゼロ期間に、比較動作を行い、第４減算増幅回路７４の減算増幅期間に、オートゼロ動作を行う。第５ＤＡ変換回路６８は、第４減算増幅回路７４の減算増幅期間に、変換確定データを保持し、第４減算増幅回路７４のオートゼロ期間に、不定状態となる。
【００７４】
このように、第６ＡＤ変換回路６６と並列にサンプル・ホールド回路が設けられない場合、第６ＡＤ変換回路６６のコンパレータに閾値電圧を先に入力し、比較動作期間にアナログ信号を入力するとよい。これによれば、第４減算増幅回路７４は、アナログ信号を第６ＡＤ変換回路６６と同時にサンプルする場合と比較して、アナログ信号のサンプルタイミングを急ぐ必要がなくなり、オートゼロ期間を長くとることができる。また、第６ＡＤ変換回路６６の比較期間も長くとることができる。第８ＡＤ変換回路７６は、第９増幅回路６４のサンプルタイミングと同様のタイミングで、第２入力アナログ信号Ｖｉｎ２をサンプルする。第８ＡＤ変換回路７６は、サンプルした第２入力アナログ信号Ｖｉｎ２を所定ビット数のデジタル値に変換し、第７ＤＡ変換回路７８に出力する。なお、第８ＡＤ変換回路７６および第７ＤＡ変換回路７８の動作は、第７ＡＤ変換回路７０および第６ＤＡ変換回路７２の動作と同様である。
【００７５】
以上説明したように、本発明は、実施形態１および２で説明した以外の構成でも、例えば実施形態３に説明した第８増幅回路６２と第４減算増幅回路７４とが第７スイッチＳＷ３２を介して接続されているような構成を含むＡＤ変換器にも適用可能な技術である。実施形態３によれば、第８増幅回路６２と第４減算増幅回路７４とを繋いだ際に、第８増幅回路６２の出力電圧に発生する歪みを低減し、第８増幅回路６２の出力電圧のセトリングを早く行うことが可能である。第９増幅回路６４についても同様である。
【００７６】
なお、第８増幅回路６２と第９増幅回路６４のサンプルタイミングが大きく異なるアプリケーションでは、第８増幅回路６２と第９増幅回路６４で第７ＡＤ変換回路７０と第６ＤＡ変換回路７２を共用してもよい。これらも、同様に、第８増幅回路６２および第９増幅回路６４のセトリングタイムを早くすることが可能である。
【００７７】
（実施形態４）
実施形態４は、パイプライン型のＡＤ変換器４の例であり、後述する図９にはその一部分が示されている。入力されるアナログ信号をチョッパするための容量が第９ＡＤ変換回路８４の入力端子に接続される場合、第１０増幅回路８２から第９ＡＤ変換回路８４にアナログ信号を入力する際に第１０増幅回路８２の出力電圧が当該容量に蓄えられた電荷により影響を受ける。実施形態４は、このような容量に蓄えられた電荷によるノイズの影響を低減する。
【００７８】
図９は、実施形態４におけるＡＤ変換器４の構成を示す。このＡＤ変換器４において、入力アナログ信号Ｖｉｎは、第１０増幅回路８２でサンプルされる。第１０増幅回路８２は、サンプルした入力アナログ信号Ｖｉｎを所定の期間ホールドして、第９ＡＤ変換回路８４および第５減算増幅回路９２に出力する。第１０増幅回路８２は、サンプルしたアナログ信号を増幅せず、サンプル・ホールド回路として機能している。
【００７９】
第９ＡＤ変換回路８４は、入力されるアナログ信号を所定の分解能でデジタル値に変換する。図１０は、第９ＡＤ変換回路８４の一構成例を示す。第９ＡＤ変換回路８４は、複数のコンパレータを備えるフラッシュ型である。図１０では、簡略化のため２つのコンパレータ２００、２０ｎを示している。コンパレータ２００の反転入力端子および非反転入力端子には、入力用容量Ｃ２１ａ、Ｃ２１ｂの一端が接続される。入力用容量Ｃ２１ａの他端には、Ｖｉｎ用スイッチＳＷ２１ｉｎ、閾値電圧用スイッチＳＷ２１Ｔｈ、およびＤＡＣ（Digital Analog Converter)出力用スイッチＳＷ２１Ｄが並列に接続される。Ｖｉｎ用スイッチＳＷ２１ｉｎは、第１０増幅回路８２と入力用容量Ｃ２１ａとの経路をオンオフ制御する。閾値電圧用スイッチＳＷ２１Ｔｈは、コンパレータ２００を構成するトランジスタの閾値電圧Ｖｔｈと同等の電圧を生成する電圧源と入力用容量Ｃ２１ａとの経路をオンオフ制御する。ＤＡＣ出力用スイッチＳＷ２１Ｄは、後述する第９ＤＡ変換回路９０と入力用容量Ｃ２１ａとの経路をオンオフ制御する。
【００８０】
コンパレータ２００の他方の端子に接続された入力用容量Ｃ２１ｂの他端は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢと間の抵抗ストレングス回路により、ＬＳＢに相当する電圧毎に生成されるリファレンス電位に接続される。各コンパレータ２００〜２０ｎは、当該リファレンス電圧、入力されるアナログ信号とを比較し、Ｈｉ／Ｌｏの信号を出力する。
【００８１】
第８ＤＡ変換回路８６は、第９ＡＤ変換回路８４のコンパレータ２００〜２０ｎの出力をアナログ信号に変換する。第５減算増幅回路９２は、サンプルしたアナログ信号から、第８ＤＡ変換回路８６の出力アナログ信号を減算し、所定の増幅率、図９では２倍に増幅する。
【００８２】
第１０ＡＤ変換回路８８は、第１０増幅回路８２のサンプルタイミングと同様のタイミングで、入力アナログ信号Ｖｉｎをサンプルする。第１０ＡＤ変換回路８８は、サンプルした入力アナログ信号Ｖｉｎを所定ビット数のデジタル値に変換し、第９ＤＡ変換回路９０に出力する。第９ＤＡ変換回路９０は、第１０ＡＤ変換回路８８により変換されたデジタル値をアナログ値に変換し、第９ＡＤ変換回路８４に出力する。後述するように、第１０ＡＤ変換回路８８および第９ＤＡ変換回路９０は、第１０増幅回路８２がサンプルした入力アナログ信号Ｖｉｎを予測する予測部としても機能する。
【００８３】
次に、本実施形態におけるＡＤ変換器４の動作タイミングを簡単に説明すると、第９ＡＤ変換回路８４は、第５減算増幅回路９２のオートゼロ期間に、比較動作を行い、第５減算増幅回路９２の減算増幅期間に、オートゼロ動作を行う。第９ＡＤ変換回路８４は、オートゼロ動作に遷移すると、閾値電圧用スイッチＳＷ２１Ｔｈ〜ＳＷ２ｎｔｈをオンして、Ｖｉｎ用スイッチＳＷ２１ｉｎ〜ＳＷ２ｎｉｎ、およびＤＡＣ出力用スイッチＳＷ２１Ｄ〜ＳＷ２ｎＤをオフして、入力用容量Ｃ２１ａ〜Ｃ２ｎａに上記閾値電圧を印加する。コンパレータ２００〜２０ｎは、入力用容量Ｃ２１ａ〜Ｃ２ｎａによりチョッパされた閾値電圧をサンプルする。
【００８４】
第９ＡＤ変換回路８４は、比較動作期間に遷移する前に、ＤＡＣ出力用スイッチＳＷ２１Ｄ〜ＳＷ２ｎＤをオンして、閾値電圧用スイッチＳＷ２１Ｔｈ〜ＳＷ２ｎｔｈをオフにして、第１０ＡＤ変換回路８８の出力電圧を入力用容量Ｃ２１ａ〜Ｃ２ｎａに印加して、入力用容量Ｃ２１ａ〜Ｃ２ｎａの電荷を調整する。
【００８５】
次に、第９ＡＤ変換回路８４は、比較動作期間に遷移すると、Ｖｉｎ用スイッチＳＷ２１ｉｎ〜ＳＷ２ｎｉｎをオンして、ＤＡＣ出力用スイッチＳＷ２１Ｄ〜ＳＷ２ｎＤをオフして、第１０増幅回路８２の出力電圧を入力用容量Ｃ２１ａ〜Ｃ２ｎａに印加する。コンパレータ２１〜２ｎは、入力用容量Ｃ２１ａ〜Ｃ２ｎａによりチョッパされた当該電圧をサンプルし、他端に入力されるリファレンス電圧と比較して、その結果を出力する。
【００８６】
第８ＤＡ変換回路８６は、第５減算増幅回路９２の減算増幅期間に、変換確定データを保持し、第５減算増幅回路９２のオートゼロ期間に、不定状態となる。
【００８７】
実施形態３と同様に、第９ＡＤ変換回路８４と並列にサンプル・ホールド回路が設けられない場合、第９ＡＤ変換回路８４と第５減算増幅回路９２とが同じタイミングで第１０増幅回路８２の出力をサンプルしない。したがって、Ｖｉｎ用スイッチＳＷ２１ｉｎ〜ＳＷ２ｎｉｎがオンして、第１０増幅回路８２と第９ＡＤ変換回路８４とが繋がった際に、入力用容量Ｃ２１ａ〜Ｃ２ｎａに蓄えられた、値の分からない電荷の影響により、第１０増幅回路８２の出力電圧が大きく歪む可能性がある。
【００８８】
これに対し、Ｖｉｎ用スイッチＳＷ２１ｉｎ〜ＳＷ２ｎｉｎをオンする前に、第９ＡＤ変換回路８４の入力用容量Ｃ２１ａ〜Ｃ２ｎａに第１０ＡＤ変換回路８８の出力電圧を印加することにより、第１０増幅回路８２と第９ＡＤ変換回路８４とを繋いだ際に、第１０増幅回路８２の出力値と、当該入力用容量Ｃ２１ａ〜Ｃ２ｎａに蓄えられている電圧が略同程度の値になる。よって、第１０増幅回路８２の出力は、ノイズの影響が低減され、セトリングを早く行うことが可能である。
【００８９】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９０】
上記図４、図５において、シングルエンドのスイッチトキャパシタ型増幅回路を説明した。この点、完全差動方式のスイッチトキャパシタ型増幅回路にも適用可能である。その場合、オペアンプ１００の両入力端子に、入力用容量Ｃ１〜Ｃｎが接続されることになる。完全差動方式のスイッチトキャパシタ型増幅回路は、シングルエンドのものより、ノイズに強い。
【００９１】
また、実施形態３の第７ＡＤ変換回路７０および第６ＤＡ変換回路７２の代わりに、サンプル・ホールド回路を用いてもよい。第８ＡＤ変換回路７６および第７ＤＡ変換回路７８についても同様である。また、実施形態４の第１０ＡＤ変換回路８８および第９ＤＡ変換回路９０の代わりに、サンプル・ホールド回路を用いてもよい。これらによっても、第８増幅回路６２、第９増幅回路６４または第１０増幅回路８２の出力電圧の歪みを低減することができる。
【００９２】
また、容量に蓄えられた電荷量を調整するための電圧として、常に所定の電圧を入力して、同じ影響を与えるようにしてもよい。例えば、増幅回路の出力電圧がプラスの場合で、後段回路素子の入力用容量にマイナスの電荷が蓄えられている場合、調整用の電圧として０Ｖ近傍の電圧を入力すれば、それをしない場合より歪みを低減することができる。
【００９３】
さらに、各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。
【図面の簡単な説明】
【００９４】
【図１】実施形態１におけるＡＤ変換器の構成を示す図である。
【図２】実施形態１におけるＡＤ変換器の動作過程を示すタイムチャートである。
【図３】図３（ａ）は、実施形態１におけるＡＤ変換器の第１増幅回路と第１スイッチの動作を説明する図であり、図３（ｂ）は、比較例におけるＡＤ変換器の第１増幅回路と第１スイッチの動作を説明する図である。
【図４】実施形態１におけるＡＤ変換器の第１ＤＡ変換回路および第１減算増幅回路の構成例１を示す図である。
【図５】実施形態１におけるＡＤ変換器の第１ＤＡ変換回路および第１減算増幅回路の構成例２を示す図である。
【図６】実施形態２におけるＡＤ変換器の構成を示す図である。
【図７】実施形態２におけるＡＤ変換器の動作過程を示すタイムチャートである。
【図８】実施形態３におけるＡＤ変換器の構成を示す図である。
【図９】実施形態４におけるＡＤ変換器の構成を示す図である。
【図１０】第９ＡＤ変換回路の一構成例を示す図である。
【符号の説明】
【００９５】
１  ＡＤ変換器、  Ｃ１〜Ｃｎ  入力用容量、  ＳＷ１ｉｎ〜ＳＷｎｉｎ  Ｖｉｎ用スイッチ、  ＳＷ１Ｔ〜ＳＷｎＴ  ＶＲＴ用スイッチ、  ＳＷ１Ｂ〜ＳＷｎＢ  ＶＲＢ用スイッチ、  Ｃ１０  帰還用容量、  ＳＷ１０  オートゼロ用スイッチ、  １２  第１増幅回路、  ＳＷ１２  第１スイッチ、  １４  第１ＡＤ変換回路、  ＳＷ１４  第２スイッチ、  １６  第１ＤＡ変換回路、  ＳＷ１６  第３スイッチ、  １８  第１減算回路、  ＳＷ１８  第４スイッチ、  ２０  第２増幅回路、  ２２  第１減算増幅回路、  ２４  第３増幅回路、  ２６  第２ＡＤ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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