(57)【要約】【課題】  本発明は、リーク電流を抑制して半導体装置の信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。【解決手段】  半導体基板１０上に第１の絶縁膜２０を形成するステップと、第１の絶縁膜２０上に第１の導電層３０を形成するステップと、外界と隔離された第１の処理室内において、第１の導電層３０上に第２の絶縁膜７０を形成するステップと、第１の処理室内において、第２の絶縁膜７０に対して改質処理を行った後、第１の処理室から半導体基板１０を外界に搬出するステップと、第２の処理室内において、第２の絶縁膜７０に対して熱アニール処理を行うステップと、第２の絶縁膜７０上に第２の導電層８０を形成するステップとを備えることを特徴とする【選択図】  図５
2006203120.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に第１の導電層を形成するステップと、
外界と隔離された第１の処理室内において、前記第１の導電層上に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと、
前記第２の絶縁膜上に第２の導電層を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第1の処理室は、単一の処理容器からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜は、比誘電率が４以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
外界と隔離された第１の処理室内に半導体基板を搬入し、前記第１の処理室内において、前記半導体基板の表面上に、絶縁膜を形成するステップと、
前記第１の処理室内において、前記絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記絶縁膜に対して熱アニール処理を行うステップと、
前記絶縁膜上に導電層を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第1の処理室は、単一の処理容器からなることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとして、ＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とが積層された構造を有する。
【０００３】
近年では、セルサイズの微細化を図るため、電極間絶縁膜として、従来のＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された積層膜）に代えて、アルミナ（Ａｌ２Ｏ３）膜を使用することが提案されている（非特許文献１参照）。
【０００４】
アルミナ（Ａｌ２Ｏ３）膜は、ＯＮＯ膜より比誘電率が高い高誘電率膜であるため、当該電極間絶縁膜の面積を縮小することができ、これによりセルサイズの微細化を図ることができる。
【０００５】
ところで、ＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極から半導体基板に電子を放出することにより、メモリセルトランジスタに“１”データを記憶し、半導体基板から浮遊ゲート電極に電子を注入することにより、メモリセルトランジスタに“０”データを記憶する。
【０００６】
しかし、高誘電率膜は密度が低いため、電極間絶縁膜として高誘電率膜を使用した場合には、制御ゲート電極及び半導体基板の間に所定レベルの電界を加え、半導体基板から浮遊ゲート電極に電子を注入すると、当該浮遊ゲート電極に注入された電子が電極間絶縁膜を突き抜けて制御ゲート電極に流れるリーク電流が増大する。
【０００７】
そこで、浮遊ゲート電極となる導電層上に高誘電率膜を堆積した後、当該高誘電率膜に対して所定の熱処理（アニール）を行って、当該高誘電率膜を改質することにより、リーク電流を抑制する必要がある。
【０００８】
以下、電極間絶縁膜としてアルミナ（Ａｌ２Ｏ３）膜を使用した場合に関する文献名を記載する。
【非特許文献１】Symposium on VLSI Technology Digest of Technical Papers,p.117,1997
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、リーク電流を抑制して半導体装置の信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に第１の導電層を形成するステップと、
外界と隔離された第１の処理室内において、前記第１の導電層上に第２の絶縁膜を形成するステップと、
前記第１の処理室内において、前記第２の絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記第２の絶縁膜に対して熱アニール処理を行うステップと、
前記第２の絶縁膜上に第２の導電層を形成するステップと
を備えることを特徴とする。
【００１１】
また本発明の一態様による半導体装置の製造方法は、
外界と隔離された第１の処理室内に半導体基板を搬入し、前記第１の処理室内において、前記半導体基板の表面上に、絶縁膜を形成するステップと、
前記第１の処理室内において、前記絶縁膜に対して改質処理を行った後、前記第１の処理室から前記半導体基板を外界に搬出するステップと、
第２の処理室内において、前記絶縁膜に対して熱アニール処理を行うステップと、
前記絶縁膜上に導電層を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、リーク電流を抑制して半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）第１の実施の形態
図１〜図６に、本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの製造方法を示す。なお、図１〜図５のうち、図１（ａ）〜図５（ａ）は、各工程別素子における、ビット線に沿って切断した場合の縦断面図を示し、図１（ｂ）〜図５（ｂ）は、各工程別素子における、ワード線に沿って切断した場合の縦断面図を示す。
【００１５】
まず図１（ａ）及び（ｂ）に示すように、熱酸化法及び熱窒化法によって、所定の不純物がドーピングされた半導体基板１０上に、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２０を１０ｎｍ程度形成した後、ＣＶＤ（Chemical Vapor Deposition）法によって、浮遊ゲート電極となる、リン（Ｐ）をドーピングしたポリシリコン層３０及びマスク材４０を順次堆積する。なお、この場合、リン（Ｐ）ではなく、例えばヒ素（Ａｓ）など、他の種々の不純物をポリシリコン層３０にドーピングしても良い。
【００１６】
リソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、マスク材４０、ポリシリコン層３０及びシリコン酸窒化（ＳｉＯＮ）膜２０に順次パターニングを行う。さらにマスク材４０をマスクとして、半導体基板１０にエッチングを行うことにより、半導体基板１０の表面からの深さが１００ｎｍ程度の素子分離溝５０を形成する。
【００１７】
図２（ａ）及び（ｂ）に示すように、素子分離溝５０を埋め込むように、半導体基板１０及びマスク材４０の全面に、シリコン酸化膜６０を堆積した後、当該シリコン酸化膜６０をＣＭＰ（Chemical Mechanical Polishing）法によって研磨して表面を平坦化することにより、素子分離絶縁膜となるシリコン酸化膜６０を形成する。
【００１８】
図３（ａ）及び（ｂ）に示すように、希フッ酸溶液を用いてシリコン酸化膜６０の表面部分にエッチングを行って所定量除去することより、ポリシリコン層３０の側面を５０ｎｍ程度露出させた後、露出したマスク材４０に対して選択的にエッチングを行うことにより、当該マスク材４０を除去する。
【００１９】
さらに、希フッ酸を用いて、ポリシリコン層３０の表面に形成された自然酸化膜を除去する。その後、半導体基板１０を、単一の処理容器からなる処理室である炉と呼ばれる図７に示すバッチ式の堆積／改質処理装置６５に搬入し、当該堆積／改質処理装置６５において、シリコン酸化膜６０及びポリシリコン層３０の全面に、４００℃の温度で電極間絶縁膜となるアルミナ（Ａｌ２Ｏ３）膜７０を堆積する。なお、堆積／改質処理装置６５には、図示しない排気機構及びガス供給源が設けられ、これにより堆積／改質処理装置６５は、所望の雰囲気を形成することができる。
【００２０】
因みに、この場合、電極間絶縁膜として、アルミナ（Ａｌ２Ｏ３）膜７０を堆積したが、例えばハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＺｒＳｉＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）などの酸化膜や、当該酸化膜に不純物をドーピングした酸化膜など、比誘電率が４以上の他の種々の高誘電率膜を堆積させれば良い。
【００２１】
ところで、本実施の形態のように、電極間絶縁膜として、高誘電率膜であるアルミナ（Ａｌ２Ｏ３）膜７０を使用する場合には、アルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流を抑制するため、アルミナ（Ａｌ２Ｏ３）膜７０に対して高い温度の熱処理を行って、アルミナ（Ａｌ２Ｏ３）膜７０を緻密化する必要がある。
【００２２】
しかし、アルミナ（Ａｌ２Ｏ３）膜７０を堆積した堆積／改質処理装置６５では、高い温度の熱処理を行うことができない。そこで、堆積／改質処理装置６５から半導体基板１０を一旦取り出した上で、当該半導体基板１０を、高い温度の熱処理を行うことができる図７に示す熱処理装置７５に搬入し、当該熱処理装置７５において、高い温度の熱処理を行ってアルミナ（Ａｌ２Ｏ３）膜７０を緻密化する必要がある。
【００２３】
しかし、堆積／改質処理装置６５から半導体基板１０を取り出した後、熱処理装置７５に搬入するまでの間に、半導体基板１０を大気に曝すと、アルミナ（Ａｌ２Ｏ３）膜７０が水分を吸収する。
【００２４】
その結果、水分を吸収したアルミナ（Ａｌ２Ｏ３）膜７０に対して熱処理を行うと、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、低誘電率のシリコン酸化膜が形成され、これによってアルミナ（Ａｌ２Ｏ３）膜７０の実効比誘電率が低下するという問題が生じる。
【００２５】
そこで、本実施の形態では、アルミナ（Ａｌ２Ｏ３）膜７０を堆積した堆積／改質処理装置６５において、例えば温度が８００℃の窒素雰囲気中で６０分間、当該アルミナ（Ａｌ２Ｏ３）膜７０に対して熱処理を行うことにより、半導体基板１０を大気に曝した際に、アルミナ（Ａｌ２Ｏ３）膜７０が水分を吸収しない程度の改質処理、例えば緻密化処理を行う。
【００２６】
なお、熱処理のための温度は、アルミナ（Ａｌ２Ｏ３）膜７０を堆積したときの温度以上の高い温度、例えば６００〜９００℃の範囲内であれば良いが、高温である程、緻密化効果が大きく望ましい。また熱処理は酸化性雰囲気で行っても良く、熱処理に要する時間は３０分程度でも良い。
【００２７】
その後、堆積／改質処理装置６５から半導体基板１０を取り出し、当該半導体基板１０を図７に示す熱処理装置７５に搬入する。その際、半導体基板１０は大気に曝されるが、アルミナ（Ａｌ２Ｏ３）膜７０が水分を吸収すること、すなわちアルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制することができる。
【００２８】
そして熱処理装置７５において、アルミナ（Ａｌ２Ｏ３）膜７０の吸湿を避けるため薬液処理を行うことなく、上述したアルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制するための熱処理より高い温度、例えば１０３５℃程度の酸化性雰囲気で、当該アルミナ（Ａｌ２Ｏ３）膜７０に対して熱処理（すなわち熱アニール処理）を行うことにより、アルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行う。その後、熱処理装置７５から半導体基板１０を取り出す。
【００２９】
なお、トンネル絶縁膜として、高誘電率膜を堆積した場合には、上述の緻密化処理を当該トンネル絶縁膜に適用することも可能である。
【００３０】
図４（ａ）及び（ｂ）に示すように、ＣＶＤ法によって、後に制御ゲート電極となる、例えばポリシリコン層及びタングステン（Ｗ）シリサイド層を含む２層構造の導電層８０を１００ｎｍ程度堆積した後、さらにマスク材９０を堆積する。
【００３１】
リソグラフィ及びＲＩＥによって、マスク材９０、導電層８０、アルミナ（Ａｌ２Ｏ３）膜７０、ポリシリコン層３０及びシリコン酸窒化（ＳｉＯＮ）膜２０に順次パターニングを行って、スリット部１００を形成することにより、ポリシリコン層３０からなる浮遊ゲート電極と、導電層８０からなる制御ゲート電極を形成する。
【００３２】
図５（ａ）及び（ｂ）に示すように、半導体基板１０、シリコン酸窒化（ＳｉＯＮ）膜２０、ポリシリコン層３０、アルミナ（Ａｌ２Ｏ３）膜７０、導電層８０及びマスク材９０のうち、露出している面に、電極側壁絶縁膜となるシリコン酸化膜１００を熱酸化法によって形成する。その後、イオン注入法によって、ソース領域１１０Ａ及びドレイン領域１１０Ｂを形成し、さらにＣＶＤ法によって、シリコン酸化膜１００の全面に層間絶縁膜１２０を形成する。そして、図示しない配線層などを形成することにより、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタを製造する。
【００３３】
図６（ａ）に、以上の方法により製造されたメモリセルトランジスタＭＣがマトリクス状に配置されたＮＡＮＤ型フラッシュメモリ２００を、ビット線ＢＬに沿って切断した場合の縦断面図を示し、図６（ｂ）に、図６（ａ）に示す縦断面図に対応するＮＡＮＤ型フラッシュメモリ２００の回路図を示す。
【００３４】
これら図６（ａ）及び（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリ２００は、図示しない２つの選択トランジスタの間に、複数のメモリセルトランジスタＭＣのソース領域１１０Ａ及びドレイン領域１１０Ｂを直列に接続し、一方の選択トランジスタをビット線ＢＬに接続すると共に、他方の選択トランジスタを図示しないソース線に接続する。また、各メモリセルトランジスタＭＣの導電層８０からなる制御ゲート電極には、ワード線ＷＬがそれぞれ接続されている。
【００３５】
なお、この場合、フラッシュメモリとして、ＮＡＮＤ型フラッシュメモリ２００を製造したが、例えばＮＯＲ型やＡＮＤ型など、浮遊ゲート電極と制御ゲート電極が積層された構造を有する他の種々のフラッシュメモリを製造しても良い。さらに、絶縁膜とゲート電極の積層であって、絶縁膜とゲート電極からなる層が3層以上形成された構造でも良い。
【００３６】
ここで、図８（ａ）に、本実施の形態によるＮＡＮＤ型フラッシュメモリ２００のメモリセルトランジスタＭＣの構成を示し、図８（ｂ）に、比較例として、アルミナ（Ａｌ２Ｏ３）膜７０を堆積した後、当該アルミナ（Ａｌ２Ｏ３）膜７０を緻密化することなく、大気に曝した上で緻密化することによって、ポリシリコン層３０からなる浮遊ゲート電極と、アルミナ（Ａｌ２Ｏ３）膜７０からなる電極間絶縁膜との界面に、低誘電率のシリコン酸化膜２１０が形成された場合のメモリセルトランジスタＭＣ１０の構成を示す。
【００３７】
比較例のメモリセルトランジスタＭＣ１０では、ポリシリコン層３０からなる浮遊ゲート電極と、アルミナ（Ａｌ２Ｏ３）膜７０からなる電極間絶縁膜との界面に、低誘電率のシリコン酸化膜２１０が形成されることにより、電極間絶縁膜の実効比誘電率が低下するという問題があった。
【００３８】
これに対して、本実施の形態によれば、堆積／改質処理装置６５において、アルミナ（Ａｌ２Ｏ３）膜７０を堆積した後、大気に曝す前に、アルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制し得る程度の緻密化処理を行うことにより、熱処理装置７５において、アルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行っても、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、低誘電率のシリコン酸化膜２１０が形成されることを抑制することができ、従って高誘電率膜であるアルミナ（Ａｌ２Ｏ３）膜７０の実効比誘電率の低下を抑制することが可能となる。
【００３９】
また、図８（ｂ）に示すように、比較例のメモリセルトランジスタＭＣ１０のように、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、低誘電率のシリコン酸化膜２１０が形成されると、当該シリコン酸化膜２１０の存在によって、電極間絶縁膜であるアルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流が増大する（図中矢印Ａ１０）。
【００４０】
すなわち、制御ゲート電極である導電層８０と半導体基板１０との間に所定レベルの電界を加え、半導体基板１０から浮遊ゲート電極であるポリシリコン層３０に電子を注入すると（図中矢印Ａ２０）、当該ポリシリコン層３０に注入された電子が、シリコン酸化膜２１０及びアルミナ（Ａｌ２Ｏ３）膜７０を突き抜けて導電層８０に流れるリーク電流が増大する（図中矢印Ａ１０）。
【００４１】
これに対して、図８（ａ）に示すように、本実施の形態によれば、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、低誘電率のシリコン酸化膜２１０が形成されることを抑制することができ、これにより、導電層８０と半導体基板１０との間に所定レベルの電界を加え、半導体基板１０からポリシリコン層３０に電子を注入しても（図中矢印Ａ３０）、アルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流を抑制することができる。
【００４２】
また、図９に示すように、比較例のメモリセルトランジスタＭＣ１０では、浮遊ゲート電極であるポリシリコン層３０と、電極間絶縁膜であるアルミナ（Ａｌ２Ｏ３）膜７０との界面に沿って、シリコン酸化膜２１０がコ字状に形成される。
【００４３】
このように、ポリシリコン層３０の表面のうち、ワード線ＷＬ方向の長さＷが、シリコン酸化膜２１０の膜厚の分だけ短くなることにより、ポリシリコン層３０の表面の面積が小さくなり、その結果、導電層８０及びポリシリコン層３０間のキャパシタの容量が小さくなる。
【００４４】
これにより、制御ゲート電極である導電層８０の閾値電圧が小さくなり、メモリセルトランジスタ特性が変化するという不都合が生じる。
【００４５】
なお、近年では、セルサイズの微細化によって、ポリシリコン層３０の表面のうち、ワード線ＷＬ方向の長さ（すなわちチャネル幅）Ｗが、１００ｎｍ以下、望ましくは５０ｎｍ以下になるように形成される。
【００４６】
これにより、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０の界面に沿って、シリコン酸化膜２１０が形成されると、当該シリコン酸化膜２１０によるポリシリコン層３０の表面積に対する影響が大きくなり、従ってメモリセルトランジスタ特性が大きく変化する。
【００４７】
これに対して、本実施の形態によれば、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に沿って、シリコン酸化膜２１０が形成されることを抑制することができ、これにより、メモリセルトランジスタ特性が変化することを抑制することが可能となる。
【００４８】
また、図１０に示すように、比較例のメモリセルトランジスタＭＣ１０のように、浮遊ゲート電極であるポリシリコン層３０と、電極間絶縁膜であるアルミナ（Ａｌ２Ｏ３）膜７０との界面に沿って、シリコン酸化膜２１０がコ字状に形成される際、ポリシリコン層３０の上端の角部３０Ａは、酸化速度が遅く突角化する。
【００４９】
このため、制御ゲート電極である導電層８０と、浮遊ゲート電極であるポリシリコン層３０との間に、高電界が加えられると、ポリシリコン層３０の上端の角部３０Ａが突角化していることによって、当該角部３０Ａにおいて電界集中が発生し、絶縁破壊が起こり易くなる。
【００５０】
これに対して、本実施の形態によれば、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に沿って、シリコン酸化膜２１０が形成されることを抑制することができ、従って、ポリシリコン層３０の上端の角部３０Ａにおいて電界集中が発生することにより、絶縁破壊が起こることを抑制することができる。
【００５１】
また、浮遊ゲート電極となるポリシリコン層３０は、電界が加えられた際に、空乏層が形成されることを抑制するため、ドーピングされたリン（Ｐ）などの不純物濃度が、例えば１.０×１０２０／ｃｍ３以上の高濃度になるように形成されている。
【００５２】
この場合、比較例のメモリセルトランジスタＭＣ１０のように、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、不純物濃度が高いシリコン酸化膜２１０が形成されると、不純物濃度が低いシリコン酸化膜が形成される場合と比較して、電極絶縁膜であるアルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流が増大する。
【００５３】
これに対して、本実施の形態によれば、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、不純物濃度が高いシリコン酸化膜２１０が形成されることを抑制することができ、これにより、電極絶縁膜であるアルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流が増大することを抑制することができる。
【００５４】
また、図１１に示すように、浮遊ゲート電極となるポリシリコン層３０は、複数の単結晶粒３０Ｂを有する多結晶シリコンである。このため、図１２に示すように、比較例のメモリセルトランジスタＭＣ１０のように、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、シリコン酸化膜２１０が形成される際、酸素が粒界３０Ｃに沿って拡散し、これによりシリコン酸化膜２１０には、粒界３０Ｃに沿って鋭く突出した突出部２１０Ａが形成される。
【００５５】
従って、制御ゲート電極である導電層８０と、浮遊ゲート電極であるポリシリコン層３０との間に、電界が加えられると、シリコン酸化膜２１０のうち、突出部２１０Ａにおいて電界集中が発生することにより、リーク電流が増大する。
【００５６】
これに対して、本実施の形態によれば、ポリシリコン層３０とアルミナ（Ａｌ２Ｏ３）膜７０との界面に、シリコン酸化膜２１０が形成されることを抑制することができ、従って単結晶粒３０Ｂの粒界３０Ｃ付近で電界集中が発生してリーク電流が増大することを抑制することができる。
【００５７】
なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば炉と呼ばれるバッチ式の堆積／改質処理装置６５において、アルミナ（Ａｌ２Ｏ３）膜７０の堆積と、当該アルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制するための熱処理を行ったが、図１３に示すクラスターチャンバと呼ばれる枚葉式の堆積／改質処理装置２２０において、アルミナ（Ａｌ２Ｏ３）膜７０の堆積と吸湿を抑制するための熱処理とを行っても良い。
【００５８】
このクラスターチャンバと呼ばれる処理室としての堆積／改質処理装置２２０の中央部付近には、搬送室２３０が配置され、当該搬送室２３０の周囲には、搬入室２４０と、搬出室２５０と、処理容器である堆積室２６０及び熱処理室２７０が配置されている。
【００５９】
搬送室２３０の中央部付近には、例えばアームからなる搬送機構２８０が配置され、当該搬送機構２８０は、各室２４０〜２７０間における半導体基板１０の搬送を行う。また搬送室２３０には、図示しない排気機構及びガス供給源が設けられ、搬送室２３０を所望の雰囲気にすることにより、半導体基板１０を大気に曝すことなく所望の室に搬送することができる。
【００６０】
すなわち、搬送室２３０の搬送機構２８０は、搬入室２４０から搬入された半導体基板１０を堆積室２６０に搬送し、当該堆積室２６０においてアルミナ（Ａｌ２Ｏ３）膜７０の堆積を行う。その後、堆積室２６０から搬送室２３０を介して熱処理室２７０に半導体基板１０を搬送し、当該熱処理室２７０において、アルミナ（Ａｌ２Ｏ３）膜７０に対して熱処理を行うことにより、当該アルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制することができる程度の緻密化処理を行う。
【００６１】
そして、熱処理室２７０から搬送室２３０を介して搬出室２５０に半導体基板１０を搬送することにより、堆積／改質処理装置２２０から半導体基板１０を取り出し、当該半導体基板１０を図１３に示す熱処理装置２９０に搬入する。その際、上述の第１の実施の形態と同様に、半導体基板１０は大気に曝されるが、アルミナ（Ａｌ２Ｏ３）膜７０の吸湿を抑制することができる。
【００６２】
そして熱処理装置２９０において、高い温度でアルミナ（Ａｌ２Ｏ３）膜７０に対して熱処理を行うことにより、アルミナ（Ａｌ２Ｏ３）膜７０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行う。
【００６３】
（２）第２の実施の形態
図１４〜図１８に、本発明の第２の実施の形態によるＭＯＳＦＥＴの製造方法を示す。まず図１４に示すように、半導体基板３００上に素子分離絶縁膜３１０Ａ及び３１０Ｂを形成した後、希フッ酸を用いて洗浄を行うことにより、半導体基板３００上に形成されている自然酸化膜を除去する。
【００６４】
図１５に示すように、半導体基板３００を、単一の処理容器からなる処理室である炉と呼ばれる図７に示すバッチ式の堆積／改質処理装置６５に搬入し、当該堆積／改質処理装置６５において、半導体基板３００の基板表面上に、４００℃の温度でゲート絶縁膜となるハフニア（ＨｆＯ２）膜３２０を堆積する。なお、堆積／改質処理装置６５には、排気機構及びガス供給源が設けられ、これにより堆積／改質処理装置６５は、所望の雰囲気を形成することができる。
【００６５】
因みに、この場合、ゲート絶縁膜として、ハフニア（ＨｆＯ２）膜３２０を堆積したが、例えば、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）、ハフニウムシリケート（ＺｒＳｉＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）などの酸化膜や、当該酸化膜に不純物をドーピングした酸化膜など、比誘電率が４以上の他の種々の高誘電率膜を堆積させれば良い。
【００６６】
そして、第１の実施の形態と同様に、ハフニア（ＨｆＯ２）膜３２０を堆積した堆積／改質処理装置６５において、例えば温度が８００℃の窒素雰囲気中で、当該ハフニア（ＨｆＯ２）膜３２０に対して熱処理を行うことにより、半導体基板３００を大気に曝した際に、ハフニア（ＨｆＯ２）膜３２０が水分を吸収しない程度の緻密化処理を行う。
【００６７】
なお、熱処理のための温度は、第１の実施の形態と同様に、ハフニア（ＨｆＯ２）膜３２０を堆積したときの温度以上の高い温度、例えば６００〜９００℃の範囲内であれば良いが、高温である程、緻密化効果が大きく望ましい。また熱処理は酸化性雰囲気で行っても良い。
【００６８】
その後、堆積／改質処理装置６５から半導体基板３００を取り出し、当該半導体基板３００を図７に示す熱処理装置７５に搬入する。その際、半導体基板３００は大気に曝されるが、ハフニア（ＨｆＯ２）膜３２０が水分を吸収すること、すなわちハフニア（ＨｆＯ２）膜３２０の吸湿を抑制することができる。
【００６９】
そして熱処理装置７５において、薬液処理を行うことなく、上述したハフニア（ＨｆＯ２）膜３２０の吸湿を抑制するための熱処理より高い温度、例えば１０００℃程度の酸化性雰囲気で、当該ハフニア（ＨｆＯ２）膜３２０に対して熱処理（すなわち熱アニール処理）を行うことにより、ハフニア（ＨｆＯ２）膜３２０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行う。その後、熱処理装置７５から半導体基板３００を取り出す。
【００７０】
図１６に示すように、ＣＶＤ法によって、ゲート電極となるポリシリコン層３３０を堆積する。図１７に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン層３３０及びハフニア（ＨｆＯ２）膜３２０に順次パターンニングを行うことにより、ハフニア（ＨｆＯ２）膜３２０からなるゲート絶縁膜と、ポリシリコン層３３０からなるゲート電極とを形成する。図１８に示すように、イオン注入法によって、ソース領域３４０Ａ及びドレイン領域３４０Ｂを形成することにより、ＭＯＳＦＥＴ４００を製造する。
【００７１】
ここで、図１９（ａ）に、本実施の形態によるＭＯＳＦＥＴ４００の構成を示し、図１９（ｂ）に、比較例として、ハフニア（ＨｆＯ２）膜３２０を堆積した後、当該ハフニア（ＨｆＯ２）膜３２０を緻密化することなく、大気に曝した上で緻密化することによって、ハフニア（ＨｆＯ２）膜３２０からなるゲート絶縁膜と、半導体基板３００との界面に、低誘電率のシリコン酸化膜５１０が形成された場合のＭＯＳＦＥＴ５００の構成を示す。
【００７２】
比較例のＭＯＳＦＥＴ５００では、ハフニア（ＨｆＯ２）膜３２０からなるゲート絶縁膜と、半導体基板３００との界面に、低誘電率のシリコン酸化膜５１０が形成されることにより、ゲート絶縁膜の実効比誘電率が低下するという問題があった。
【００７３】
これに対して、本実施の形態によれば、第１の実施の形態と同様に、堆積／改質処理装置６５において、ハフニア（ＨｆＯ２）膜３２０を堆積した後、大気に曝す前に、ハフニア（ＨｆＯ２）膜３２０の吸湿を抑制し得る程度の緻密化処理を行うことにより、熱処理装置７５において、ハフニア（ＨｆＯ２）膜３２０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行っても、ハフニア（ＨｆＯ２）膜３２０と半導体基板３００との界面に、低誘電率のシリコン酸化膜５１０が形成されることを抑制することができ、従って高誘電率膜であるハフニア（ＨｆＯ２）膜３２０の実効比誘電率の低下を抑制することが可能となる。
【００７４】
また、図１９（ｂ）に示すように、比較例のＭＯＳＦＥＴ５００のように、ハフニア（ＨｆＯ２）膜３２０と半導体基板３００との界面に、低誘電率のシリコン酸化膜５１０が形成されると、当該シリコン酸化膜５１０の存在によって、ゲート絶縁膜であるハフニア（ＨｆＯ２）膜３２０におけるリーク電流が増大する（図中矢印Ａ１０）。
【００７５】
すなわち、ゲート電極であるポリシリコン層３３０と半導体基板３００との間に所定レベルの電界を加え、電子が半導体基板３００の表面に引き寄せられると、当該引き寄せられた電子が、シリコン酸化膜５１０及びハフニア（ＨｆＯ２）膜３２０を突き抜けてポリシリコン層３３０に流れるリーク電流が増大する（図中矢印Ａ１００）。
【００７６】
これに対して、図１９（ａ）に示すように、本実施の形態によれば、ハフニア（ＨｆＯ２）膜３２０と半導体基板３００との界面に、低誘電率のシリコン酸化膜５１０が形成されることを抑制することができ、これにより、ハフニア（ＨｆＯ２）膜３２０におけるリーク電流を抑制することができる。
【００７７】
なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば炉と呼ばれるバッチ式の堆積／改質処理装置６５において、ハフニア（ＨｆＯ２）膜３２０の堆積と、当該ハフニア（ＨｆＯ２）膜３２０の吸湿を抑制するための熱処理を行ったが、第１の実施の形態における他の実施の形態と同様に、図１３に示すクラスターチャンバと呼ばれる枚葉式の堆積／改質処理装置２２０において、ハフニア（ＨｆＯ２）膜３２０の堆積と、吸湿を抑制するための熱処理とを行っても良い。
【００７８】
この場合も、第１の実施の形態における他の実施の形態と同様に、複数の処理容器を有する処理室である堆積／改質処理装置２２０から半導体基板３００を取り出し、当該半導体基板３００を図１３に示す熱処理装置２９０に搬入する。その際、半導体基板３００は大気に曝されるが、ハフニア（ＨｆＯ２）膜３２０の吸湿を抑制することができる。
【００７９】
そして熱処理装置２９０において、高い温度でハフニア（ＨｆＯ２）膜３２０に対して熱処理を行うことにより、ハフニア（ＨｆＯ２）膜３２０におけるリーク電流の抑制が可能になる程度にまで緻密化処理を行う。
【００８０】
（３）他の実施の形態
なお上述の第１及び第２の実施の形態は一例であって、本発明を限定するものではない。例えばアルミナ（Ａｌ２Ｏ３）膜７０及びハフニア（ＨｆＯ２）膜３２０の吸湿を抑制するための改質処理として、４００℃の温度で酸素ラジカル処理を行っても良い。なお、この場合、温度は、室温〜９００℃の範囲内であれば良いが、高温である程、改質効果が大きく望ましい。
【００８１】
ここで、酸素ラジカルとは、例えば中性の原子状酸素、又は電子励起状態の分子状酸素であり、酸素ガスをアルゴンガスで１〜１０％に希釈した混合ガスを、マイクロ波でプラズマ化することにより生成される。この酸素ラジカルをアルミナ（Ａｌ２Ｏ３）膜７０及びハフニア（ＨｆＯ２）膜３２０に吸収させる酸素ラジカル処理を行うことにより、アルミナ（Ａｌ２Ｏ３）膜７０及びハフニア（ＨｆＯ２）膜３２０を改質する。
【００８２】
なお、この場合、酸素ラジカルと酸素イオンが混在する雰囲気で酸素ラジカル処理を行っても良い。また、酸素ガスを、例えばヘリウム、ネオン、クリプトン、キセノンなどの他の種々の希ガスによって希釈しても良い。また希ガスによる希釈量を減らして酸素ガスの割合を高くしても良く、さらに希ガスで希釈せずに、酸素ガスの割合を１００％にしても良い。
【００８３】
また、混合ガスに水素ガスを添加しても良いが、１〜１０％程度の低い割合で添加することが望ましい。また混合ガスは、マイクロ波ではなく、高周波でプラズマ化しても良く、ＮＯガスやＮ２Ｏガスによってプラズマ化しても良い。また、酸素ラジカルは、酸素ガスと水素ガスを反応させることにより生成しても良い。
【００８４】
また、酸素ラジカルを生成する方法と同様の方法によって、窒素ガスと希ガスの混合ガス又は窒素ガス１００％をプラズマ化することにより、窒素ラジカルを生成し、窒素ラジカル処理を行っても良い。また、酸素ガスと窒素ガスの混合ガスをプラズマ化することにより、酸素ラジカルと窒素ラジカルを同時に生成し、酸素ラジカルと窒素ラジカルによって同時に処理を行っても良い。
【００８５】
さらに、アルミナ（Ａｌ２Ｏ３）膜７０及びハフニア（ＨｆＯ２）膜３２０の吸湿を抑制するための改質処理として、室温の窒素雰囲気で、紫外光をアルミナ（Ａｌ２Ｏ３）膜７０及びハフニア（ＨｆＯ２）膜３２０に照射する紫外光照射処理を行っても良い。
【００８６】
なお、この場合、例えば可視光、赤外光、白色光など他の種々の光を照射する光照射処理を行っても良い。
【００８７】
その際、半導体基板１０及び３００の上方に点光源を配置し、当該点光源から発せられる光を、光反射板を用いて、均一の強度で半導体基板１０及び３００に照射すれば良く、また半導体基板１０及び３００の上方に複数の光源を配置することにより、当該複数の光源から発せられる光を、均一の強度で半導体基板１０及び３００に照射しても良い。
【００８８】
また、温度は、室温〜９００℃の範囲内であれば良いが、高温である程、改質効果が大きく望ましい。また窒素雰囲気ではなく、酸素雰囲気や真空中で光照射処理を行っても良い。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同ＮＡＮＤ型フラッシュメモリの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】バッチ式の堆積／改質処理装置及び熱処理装置の構成を示すブロック図である。
【図８】本発明の第１の実施の形態によるメモリセルトランジスタと、比較例のメモリセルトランジスタとの断面構造を示す縦断面図である。
【図９】比較例のメモリセルトランジスタにおける浮遊ゲート電極付近の断面構造を示す縦断面図である。
【図１０】比較例のメモリセルトランジスタにおける浮遊ゲート電極の上端の角部付近の断面構造を示す縦断面図である。
【図１１】メモリセルトランジスタにおける浮遊ゲート電極の断面構造を示す縦断面図である。
【図１２】比較例のメモリセルトランジスタにおける、浮遊ゲート電極と電極間絶縁膜の界面付近の断面構造を示す縦断面図である。
【図１３】枚葉式の堆積／改質処理装置及び熱処理装置の構成を示すブロック図である。
【図１４】本発明の第２の実施の形態によるＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同ＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】本発明の第２の実施の形態によるＭＯＳＦＥＴと、比較例のＭＯＳＦＥＴとの断面構造を示す縦断面図である。
【符号の説明】
【００９０】
１０、３００  半導体基板
２０  シリコン酸窒化膜
３０  ポリシリコン層
６０  シリコン酸化膜
７０  アルミナ（Ａｌ２Ｏ３）膜  
８０  導電層
９０  マスク材
１１０、３４０  ソース領域、ドレイン領域
１２０  層間絶縁膜
２００  ＮＡＮＤ型フラッシュメモリ
３２０  ハフニア（ＨｆＯ２）膜
３３０  ポリシリコン層
４００  ＭＯＳＦＥＴ
【図１】
2006203120.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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