(57)【要約】【課題】  電圧制御発振器の小型・低価格化を図りつつ、優れた発振特性が得られるようにする。【解決手段】  電界効果型トランジスタＴ１、Ｔ２、可変容量素子Ｐ１、Ｐ２、バッファＢ１、Ｂ２および定電流源Ｇ１を半導体チップＫ１に形成し、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２は低温焼成セラミック基板Ｋ２に形成し、低温焼成セラミック基板Ｋ２上に半導体チップＫ１をフェースダウン実装することにより、電界効果型トランジスタＴ１、Ｔ２、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２にてコルビッツ差動型共振器を構成する。【選択図】      図１
2006211529.tif 000002
【特許請求の範囲】
【請求項１】
インダクタが形成された低温焼成セラミック基板と、
前記低温焼成セラミック基板に実装され、増幅器が形成された半導体チップと、
前記低温焼成セラミック基板に形成され、前記インダクタを共振素子として前記増幅器に接続する接続部とを備えることを特徴とする電圧制御発振器。
【請求項２】
インダクタおよびキャパシタが形成された低温焼成セラミック基板と、
前記低温焼成セラミック基板に実装され、増幅器が形成された半導体チップと、
前記低温焼成セラミック基板に形成され、前記インダクタおよびキャパシタを共振素子として前記増幅器に接続する接続部とを備えることを特徴とする電圧制御発振器。
【請求項３】
前記インダクタは前記低温焼成セラミック基板内に積層されていることを特徴とする請求項１または２記載の電圧制御発振器。
【請求項４】
前記インダクタはスパイラル形状を持つことを特徴とする請求項１から３のいずれか１項記載の電圧制御発振器。
【請求項５】
前記半導体チップに形成され、前記インダクタと並列接続されるとともに、制御電圧が入力される可変容量素子を備えることを特徴とする請求項１から４のいずれか１項記載の電圧制御発振器。
【請求項６】
半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還されたトランジスタ対と、
前記半導体チップが実装された低温焼成セラミック基板に形成され、前記トランジスタ対の出力端子にそれぞれ接続されたインダクタと、
前記半導体チップに形成され、前記トランジスタ対の出力端子にそれぞれ接続されるとともに、制御電圧が入力される可変容量素子とを備えることを特徴とする電圧制御発振器。
【請求項７】
前記低温焼成セラミック基板に形成され、前記トランジスタ対の出力端子にそれぞれ接続されたキャパシタとを備えることを特徴とする請求項６記載の電圧制御発振器。
【請求項８】
半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還された第１トランジスタ対と、
前記半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還されるとともに、前記第１トランジスタ対に対称に接続された第２トランジスタ対と、
前記半導体チップが実装された低温焼成セラミック基板に形成され、前記第１トランジスタ対の出力端子間に接続されたインダクタと、
前記半導体チップに形成され、前記第１トランジスタ対の出力端子にそれぞれ接続されるとともに、制御電圧が入力される可変容量素子とを備えることを特徴とする電圧制御発振器。
【請求項９】
前記低温焼成セラミック基板に形成され、前記第１トランジスタ対の出力端子にそれぞれ接続されたキャパシタとを備えることを特徴とする請求項８記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧制御発振器に関し、特に、受動素子が低温焼成セラミック基板に組み込まれた電圧制御発振器に適用して好適なものである。
【背景技術】
【０００２】
従来の電圧制御発振器では、ＩＣチップ上にすべての部品をモノリシックに形成した電圧制御発振器や表面弾性波素子を用いた電圧制御発振器などがある。
また、例えば、特許文献１には、低温焼成可能な誘電体層が複数積層された基板本体にトリプレート構造を有するストリップライン構造を形成し、このストリップライン構造を電圧制御発振器の共振器部として用いることにより、高周波特性を向上させる方法が開示されている。
【０００３】
また、例えば、特許文献２には、半導体基板上に同心円状に平行に形成されたスパイラル電極と、このスパイラル電極に接続された渦巻き形状のｐｎ接合層とでＬＣ素子を構成することにより、正弦波発振回路の構成部品を半導体基板上に形成する方法が開示されている。
また、例えば、特許文献３には、ＳＡＷフィルタとＳＡＷ共振子とを一体に集積化して１チップ上に形成し、さらに外付けの能動素子と受動素子とを付加することにより、フィルタ内蔵型のＳＡＷ発振器を構成する方法が開示されている。
【０００４】
また、例えば、特許文献４には、能動素子、抵抗素子、容量素子のみを半導体基板上に形成し、整合回路に不可欠なスパイラルインダクタンス素子を高抵抗誘電体基板上に形成する方法が開示されている。
また、例えば、特許文献５には、ＶＣＯ回路を構成するコイルおよびコンデンサなどの素子のうち、コイル以外の素子を半導体チップ内に形成し、コイルをパッケージ基板上にプリント配線として形成する
する方法が開示されている。
【特許文献１】特開平６−１５２２４１号公報
【特許文献２】特開平７−３３６１３７号公報
【特許文献３】特開２００２−１１１４３１号公報
【特許文献４】特開平５−２５１６２９号公報
【特許文献５】特開２００２−２５２３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップ上にすべての部品をモノリシックに形成した電圧制御発振器では、低価格化を図ることができるが、十分な特性を持つインダクタやキャパシタをＩＣチップ内に形成することができないため、発振特性に劣るという問題があった。また、表面弾性波素子を用いた電圧制御発振器では、発振特性に優れるものの、高価であるという問題があった。
【０００６】
また、特許文献１に開示された方法では、ストリップライン構造を電圧制御発振器の共振器部として用いることで、Ｑ値の高い電圧制御発振器を実現することができるが、所望の共振周波数を得るには、実効波長の１／４の長さのストリップ線路を要し、共振周波数が低くなると、電圧制御発振器のサイズが増大するという問題があった。
また、特許文献２に開示された方法では、ＬＣ素子を半導体基板上に形成するので、正弦波発振回路の小型・低価格化を図ることができるが、ＬＣ素子が半導体プロセスにて形成されるため、ＬＣ素子による共振回路の導体損失が大きくなり、電圧制御発振器のＱ値が低く、発振特性の高精度化が難しいという問題があった。
【０００７】
また、特許文献３に開示された方法では、ＳＡＷ共振子を用いるため、高品質な電圧制御発振器を実現することができるが、高価であるという問題があった。
また、特許文献４、５に開示された方法では、インダクタンス素子が単一平面上に形成されるため、インダクタンス値を高くするには、インダクタンスの巻き数を増やす必要があり、基板面積が増大するという問題があった。
【０００８】
そこで、本発明の目的は、小型・低価格化を図りつつ、優れた発振特性を得ることが可能な電圧制御発振器を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る電圧制御発振器によれば、インダクタが形成された低温焼成セラミック基板と、前記低温焼成セラミック基板に実装され、増幅器が形成された半導体チップと、前記低温焼成セラミック基板に形成され、前記インダクタを共振素子として前記増幅器に接続する接続部とを備えることを特徴とする。
これにより、電圧制御発振器の共振素子として作用するインダクタを低温焼成セラミック基板に作り込むことが可能となり、インダクタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタを形成することができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００１０】
また、本発明の一態様に係る電圧制御発振器によれば、インダクタおよびキャパシタが形成された低温焼成セラミック基板と、前記低温焼成セラミック基板に実装され、増幅器が形成された半導体チップと、前記低温焼成セラミック基板に形成され、前記インダクタおよびキャパシタを共振素子として前記増幅器に接続する接続部とを備えることを特徴とする。
【００１１】
これにより、電圧制御発振器の共振素子として作用するインダクタおよびキャパシタを低温焼成セラミック基板に作り込むことが可能となり、インダクタおよびキャパシタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタおよびキャパシタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタおよびキャパシタを形成することができる。このため、小型・低価格化を図りつつ、共振素子のＱ値を高めることが可能となり、発振特性に優れた電圧制御発振器を実現することができる。
【００１２】
また、本発明の一態様に係る電圧制御発振器によれば、前記インダクタは前記低温焼成セラミック基板内に積層されていることを特徴とする。
これにより、セラミック層を積層することで、インダクタンス値を高くすることが可能となり、基板面積を増大させることなく、Ｑ値を高くすることができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００１３】
また、本発明の一態様に係る電圧制御発振器によれば、前記インダクタはスパイラル形状を持つことを特徴とする。
これにより、基板面積の増大を抑制しつつ、インダクタンス値を高くすることが可能となり、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００１４】
また、本発明の一態様に係る電圧制御発振器によれば、前記半導体チップに形成され、前記インダクタと並列接続されるとともに、制御電圧が入力される可変容量素子を備えることを特徴とする。
これにより、制御電圧に基づいて可変容量素子の容量を効率よく変化させることが可能となり、発振周波数の可変幅を大きくとることを可能としつつ、電圧制御発振器の発振周波数を変化させることが可能となる。
【００１５】
また、本発明の一態様に係る電圧制御発振器によれば、半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還されたトランジスタ対と、前記半導体チップが実装された低温焼成セラミック基板に形成され、前記トランジスタ対の出力端子にそれぞれ接続されたインダクタと、前記半導体チップに形成され、前記トランジスタ対の出力端子にそれぞれ接続されるとともに、制御電圧が入力される可変容量素子とを備えることを特徴とする。
【００１６】
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタを低温焼成セラミック基板に作り込むことが可能となる。このため、インダクタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタを形成することが可能となるとともに、制御電圧に基づいて可変容量素子の容量を効率よく変化させることが可能となり、発振周波数の可変幅を大きくとることができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することが可能となる。
【００１７】
また、本発明の一態様に係る電圧制御発振器によれば、前記低温焼成セラミック基板に形成され、前記トランジスタ対の出力端子にそれぞれ接続されたキャパシタとを備えることを特徴とする。
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタおよびキャパシタを低温焼成セラミック基板に作り込むことが可能となる。このため、インダクタおよびキャパシタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタおよびキャパシタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタおよびキャパシタを形成することが可能となる。このため、小型・低価格化を図りつつ、共振素子のＱ値を高めることが可能となり、発振特性に優れた電圧制御発振器を実現することが可能となる。
【００１８】
また、本発明の一態様に係る電圧制御発振器によれば、半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還された第１トランジスタ対と、前記半導体チップに形成され、一方のトランジスタの出力端子が他方のトランジスタの入力端子に帰還されるとともに、前記第１トランジスタ対に対称に接続された第２トランジスタ対と、前記半導体チップが実装された低温焼成セラミック基板に形成され、前記第１トランジスタ対の出力端子間に接続されたインダクタと、前記半導体チップに形成され、前記第１トランジスタ対の出力端子にそれぞれ接続されるとともに、制御電圧が入力される可変容量素子とを備えることを特徴とする。
【００１９】
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタを低温焼成セラミック基板に作り込むことが可能となる。このため、インダクタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタを形成することが可能となるとともに、制御電圧に基づいて可変容量素子の容量を効率よく変化させることが可能となり、発振周波数の可変幅を大きくとることができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することが可能となる。
【００２０】
また、本発明の一態様に係る電圧制御発振器によれば、前記低温焼成セラミック基板に形成され、前記第１トランジスタ対の出力端子にそれぞれ接続されたキャパシタとを備えることを特徴とする。
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタおよびキャパシタを低温焼成セラミック基板に作り込むことが可能となる。このため、インダクタおよびキャパシタを構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタおよびキャパシタを半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタおよびキャパシタを形成することが可能となる。このため、小型・低価格化を図りつつ、共振素子のＱ値を高めることが可能となり、発振特性に優れた電圧制御発振器を実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る電圧制御発振器について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る電圧制御発振器の回路構成を示す図である。
図１において、電界効果型トランジスタＴ１、Ｔ２のソースは定電流源Ｇ１を介して接地され、電界効果型トランジスタＴ１のゲートは電界効果型トランジスタＴ２のドレインに接続され、電界効果型トランジスタＴ２のゲートは電界効果型トランジスタＴ１のドレインに接続され、電界効果型トランジスタＴ１、Ｔ２のドレインは、インダクタＬ１、Ｌ２をそれぞれ介して電源電圧Ｖｄｄに接続されている。また、電界効果型トランジスタＴ１、Ｔ２のドレインは、キャパシタＣ１、Ｃ２をそれぞれ介して接地されている。また、電界効果型トランジスタＴ１、Ｔ２のドレインは、バッファＢ１、Ｂ２をそれぞれ介して出力端子ＯＵＴＮ、ＯＵＴに接続されている。さらに、電界効果型トランジスタＴ１、Ｔ２のドレインは、可変容量素子Ｐ１、Ｐ２をそれぞれ介して制御電圧Ｖｃに接続されている。なお、可変容量素子Ｐ１、Ｐ２としては、例えば、バリキャプなどを用いることができる。
【００２２】
そして、電界効果型トランジスタＴ１、Ｔ２、インダクタＬ１、Ｌ２、キャパシタＣ１、Ｃ２および可変容量素子Ｐ１、Ｐ２にて差動型のＬＣ発振回路を構成することができる。そして、制御電圧Ｖｃを可変容量素子Ｐ１、Ｐ２に印加することにより、可変容量素子Ｐ１、Ｐ２の容量を変化させ、出力端子ＯＵＴＮ、ＯＵＴから出力される発振信号の周波数を変化させることができる。
【００２３】
ここで、電界効果型トランジスタＴ１、Ｔ２、可変容量素子Ｐ１、Ｐ２、バッファＢ１、Ｂ２および定電流源Ｇ１は半導体チップＫ１に形成され、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２は低温焼成セラミック基板Ｋ２に形成されている。
図２は、図１の電圧制御発振器に設けられた半導体チップＫ１および低温焼成セラミック基板Ｋ２上の接続端子の配置例を示す平面図である。
【００２４】
図２において、半導体チップＫ１の表面には内部接続端子Ｄ１、Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，ＤＬ１，ＤＲ１が形成され、低温焼成セラミック基板Ｋ２の表面には、半導体チップＫ１の内部接続端子に対応して配置された内部接続端子Ｄ２１ａ，Ｄ２２ａ，Ｄ２３ａ，Ｄ２４ａ，Ｄ２５ａ，Ｄ２６ａ、ＤＬ２、ＤＲ２が形成されている。また、低温焼成セラミック基板Ｋ２の裏面には、外部接続端子Ｄ２１ｂ、Ｄ２２ｂ、Ｄ２３ｂ、Ｄ２４ｂ、Ｄ２５ｂ、Ｄ２６ｂが形成されている。
【００２５】
図３は、図２の半導体チップＫ１の低温焼成セラミック基板Ｋ２上への実装方法を示す斜視図である。
図３において、半導体チップＫ１の表面に形成された内部接続端子Ｄ１、Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，ＤＬ１，ＤＲ１は、低温焼成セラミック基板Ｋ２の表面に形成された内部接続端子Ｄ２１ａ、Ｄ２２ａ、Ｄ２３ａ、Ｄ２４ａ、Ｄ２５ａ、Ｄ２６ａ、ＤＬ２、ＤＲ２に接合されることにより、低温焼成セラミック基板Ｋ２上に半導体チップＫ１がフェースダウン実装され、電圧制御発振器が構成されている。
【００２６】
図１〜３を用いて端子配置の一例を示す。電圧Ｖｄｄは外部接続端子Ｄ２２ｂより印加され、低温焼成基板Ｋ２内部を経て内部接続端子Ｄ２２ａ、ＤＲ２，ＤＬ２に接続される。ＤＲ２，ＤＬ２への接続はそれぞれ図１で示す回路図中のインダクタ素子Ｌ１、Ｌ２を介して行われる。Ｄ２２ａ、ＤＲ２、ＤＬ２はそれぞれ半導体チップＫ１表面の内部接続端子Ｄ２、ＤＲ１、ＤＬ１と接続される。半導体チップＫ１の内部接続端子Ｄ２より印加された電圧は図１の回路図中に示す定電流源Ｇ１への電圧供給源となる。半導体チップＫ１内で増幅された発振信号は内部接続端子Ｄ１、Ｄ３より出力される。内部接続端子Ｄ１より出力された信号は低温焼成セラミック基板Ｋ２表面上の内部接続端子Ｄ２１ａから低温焼成セラミック基板内を経て外部出力端子Ｄ２１ｂより発振信号として出力される。同様に、Ｄ３より出力された信号はＤ２３ａ、Ｄ２３ｂを経て出力される。
【００２７】
次に図１の回路図中のＶｃへの電圧印加経路、半導体チップＫ１および低温焼成セラミック基板Ｋ２内に構成される回路のグランド電位への接続方法の一例を示す。
図１の回路図中のＶｃへの電圧印加は、低温焼成セラミック基板Ｋ２の外部接続端子Ｄ２５ｂから行われ、低温焼成セラミック基板Ｋ２内部経路を経て内部接続端子Ｄ２５ａから半導体チップＫ１の内部接続端子Ｄ５を介して行われる。
【００２８】
また、半導体チップＫ１と低温焼成セラミック基板Ｋ２内の回路のグランド電位への接地は、Ｄ２６ｂ、Ｄ２６ａ、Ｄ６の経路とＤ２４ｂ、Ｄ２４ａ、Ｄ４の経路で行われる。
これにより、電圧制御発振器の共振素子として作用するインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２を低温焼成セラミック基板Ｋ２に作り込むことが可能となり、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２を構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２を半導体チップＫ１に作り込む必要がなくなり、半導体チップＫ１のサイズの増大を抑制しつつ、十分な特性を持つインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２を形成することができる。このため、小型・低価格化を図りつつ、共振素子のＱ値を高めることが可能となり、発振特性に優れた電圧制御発振器を実現することができる。
【００２９】
なお、図３の実施形態では、低温焼成セラミック基板Ｋ２上に半導体チップＫ１をフェースダウン実装する方法について説明したが、低温焼成セラミック基板Ｋ２上に半導体チップＫ１をフェースアップ実装し、半導体チップＫ１と低温焼成セラミック基板Ｋ２とをワイヤーボンドにて電気的に接続するようにしてもよい。また、図３の実施形態では、低温焼成セラミック基板Ｋ２上に半導体チップＫ１を表面実装する方法について説明したが、低温焼成セラミック基板Ｋ２に凹部を形成し、その凹部内に半導体チップＫ１を配置するようにしてもよい。この実施形態の場合、低温焼成セラミック基板の凹部を金属ケース等で覆うことによりシールド効果も期待できる。
【００３０】
図４は、図３の低温焼成セラミック基板Ｋ２の積層構造を示す斜視図である。なお、図４（ａ）は、図１の電圧制御発振器に含まれるインダクタＬ１、Ｌ２を多層構造とした例を示す斜視図、図４（ｂ）は、図１の電圧制御発振器に含まれるインダクタＬ１、Ｌ２をスパイラル形状とした例を示す斜視図である。
図４（ａ）において、低温焼成セラミック基板Ｋ２には、セラミック層１〜４が設けられている。ここで、セラミック層１には、キャパシタ電極ＣＤ１、ＣＤ２が形成されている。また、セラミック層２には、キャパシタ電極ＣＤ１、ＣＤ２とそれぞれ対向配置されたキャパシタ電極ＣＤ３、ＣＤ４が形成されるとともに、インダクタパターンＣＰ１、ＣＰ２が形成されている。また、セラミック層３には、インダクタパターンＣＰ１、ＣＰ２上に積層配置されたインダクタパターンＣＰ３が形成されている。また、セラミック層４には、半導体チップＫ１へ入力信号ＤＬ、ＤＲを入力する内部接続端子ＤＬ２、ＤＲ２が形成されている。なお、入力信号ＤＬ、ＤＲは、図１の電界効果型トランジスタＴ１、Ｔ２のドレインに入力される。
【００３１】
そして、キャパシタ電極ＣＤ１は、ビアホールＨ１を介してインダクタパターンＣＰ１の一端に接続されるとともに、ビアホールＨ２、Ｈ６を介して入力信号ＤＬを入力する内部接続端子ＤＬ２に接続されている。また、キャパシタ電極ＣＤ２は、ビアホールＨ３を介してインダクタパターンＣＰ２の一端に接続されるとともに、ビアホールＨ４、Ｈ７を介して入力信号ＤＲを入力する内部接続端子ＤＲ２に接続されている。
【００３２】
また、インダクタパターンＣＰ１の他端は、ビアホールＨ５を介してインダクタパターンＣＰ３の一端に接続され、インダクタパターンＣＰ２の他端は、ビアホールＨ８を介してインダクタパターンＣＰ３の他端に接続されている。また、キャパシタ電極ＣＤ３、ＣＤ４はそれぞれ接地され、インダクタパターンＣＰ３の中央は電源電圧Ｖｄｄに接続されている。
【００３３】
そして、これらのセラミック層１〜４が積層されることにより、図１のインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２が内蔵された低温焼成セラミック基板Ｋ２を構成することができる。
なお、キャパシタ電極ＣＤ１〜ＣＤ４、インダクタパターンＣＰ１〜ＣＰ３および内部接続端子ＤＬ２、ＤＲ２、図２および図３中で示すＤ２１ａ〜Ｄ２６ａは、セラミックグリーンシート上にＡｇペーストを印刷し、このＡｇペーストが印刷されたセラミックグリーンシートを焼成することにより形成することができる。また、ビアホールＨ１〜Ｈ８は、セラミックグリーンシートに形成された貫通孔にＡｇペーストを埋め込むことにより形成することができる。
【００３４】
これにより、セラミック層１〜４を積層することで、インダクタＬ１、Ｌ２の積層構造をそれぞれ形成することが可能となり、基板面積を大きくすることなくインダクタＬ１、Ｌ２のインダクタンス値を高くすることが可能となる。また、低温焼成セラミックプロセスを用いることでインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の材質として導電率に優れたＡｇを用いることが可能となるとともに、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の導体厚を厚くすることができ、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の導体損失を低減することが可能となる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００３５】
また、図４（ｂ）において、低温焼成セラミック基板Ｋ２には、セラミック層１１〜１５が設けられている。ここで、セラミック層１１には、キャパシタ電極ＣＤ１１、ＣＤ１２が形成されている。また、セラミック層１２には、キャパシタ電極ＣＤ１１、ＣＤ１２とそれぞれ対向配置されたキャパシタ電極ＣＤ１３、ＣＤ１４が形成されている。また、セラミック層１３には、配線層Ｓ１１、Ｓ１２が形成されている。また、セラミック層１４には、スパイラル状に構成されたインダクタパターンＣＰ１１が形成されている。また、セラミック層１５には、半導体チップＫ１へ入力信号ＤＬ、ＤＲを入力する内部接続端子ＤＬ１２、ＤＲ１２が形成されている。
【００３６】
そして、キャパシタ電極ＣＤ１３は、ビアホールＨ１１を介してインダクタパターンＣＰ１１の一端に接続されるとともに、ビアホールＨ１１、Ｈ１４および配線層Ｓ１１を介して入力信号ＤＬを入力する内部接続端子ＤＬ１２に接続されている。また、キャパシタ電極ＣＤ１４は、ビアホールＨ１２を介してインダクタパターンＣＰ１１の他端に接続されるとともに、ビアホールＨ１２、Ｈ１５および配線層Ｓ１２を介して入力信号ＤＲを入力する内部接続端子ＤＲ１２に接続されている。また、キャパシタ電極ＣＤ１１、ＣＤ１２はそれぞれ接地され、インダクタパターンＣＰ１１の中央は電源電圧Ｖｄｄに接続されている。
【００３７】
そして、これらのセラミック層１１〜１５が積層されることにより、図１のインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２が内蔵された低温焼成セラミック基板Ｋ２を構成することができる。
これにより、セラミック層１１〜１５を積層することで、基板面積は抑えつつインダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の占有面積を増大させることが可能となる。このため、インダクタＬ１、Ｌ２のＱ値を高くすることができると共にキャパシタＣ１、Ｃ２についても十分な容量値を得ることができる。また、低温焼成セラミックプロセスを用いることにより、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の材質として導電率に優れたＡｇを用いることが可能となるとともに、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の導体厚を厚くすることができ、インダクタＬ１、Ｌ２およびキャパシタＣ１、Ｃ２の導体損失を低減することが可能となる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００３８】
図５は、図１の電圧制御発振器に含まれるインダクタの形状を示す平面図である。
図５において、インダクタＬ１、Ｌ２をスパイラル状に構成する場合、矩形状に構成されたスパイラルインダクタパターンＣＰ１２を用いてもよいし、円形状に構成されたスパイラルインダクタパターンＣＰ１３を用いてもよい。また、六角形や八角形などの多角形の形状を用いるようにしてもよい。また、同様にインダクタを多層構成する場合でも各層のパターンには円弧や多角形の一部を用いるようにしてもよい。
【００３９】
図６は、本発明の第２実施形態に係る電圧制御発振器の回路構成を示す図である。
図６において、電界効果型トランジスタＴ１１、Ｔ１２のソースは定電流源Ｇ１１を介して接地され、電界効果型トランジスタＴ１１のゲートは電界効果型トランジスタＴ１２のドレインに接続され、電界効果型トランジスタＴ１２のゲートは電界効果型トランジスタＴ１１のドレインに接続され、電界効果型トランジスタＴ１１、Ｔ１２のドレインは、インダクタＬ１１、Ｌ１２をそれぞれ介して電源電圧Ｖｄｄに接続されている。また、電界効果型トランジスタＴ１１、Ｔ１２のドレインは、バッファＢ１１、Ｂ１２をそれぞれ介して出力端子ＯＵＴＮ、ＯＵＴに接続されている。さらに、電界効果型トランジスタＴ１１、Ｔ１２のドレインは、可変容量素子Ｐ１１、Ｐ１２をそれぞれ介して制御電圧Ｖｃに接続されている。
【００４０】
ここで、電界効果型トランジスタＴ１１、Ｔ１２、可変容量素子Ｐ１１、Ｐ１２、バッファＢ１１、Ｂ１２および定電流源Ｇ１１は半導体チップＫ１１に形成され、インダクタＬ１１、Ｌ１２は低温焼成セラミック基板Ｋ１２に形成されている。そして、低温焼成セラミック基板Ｋ１２上に半導体チップＫ１１をフェースダウン実装することにより、電圧制御発振器が構成されている。
【００４１】
そして、電界効果型トランジスタＴ１１、Ｔ１２、インダクタＬ１１、Ｌ１２および可変容量素子Ｐ１１、Ｐ１２にて差動型のＬＣ発振回路を構成することができる。そして、制御電圧Ｖｃを可変容量素子Ｐ１１、Ｐ１２に印加することにより、可変容量素子Ｐ１１、Ｐ１２の容量を変化させ、出力端子ＯＵＴＮ、ＯＵＴから出力される発振信号の周波数を変化させることができる。
【００４２】
これにより、電圧制御発振器の共振素子として作用するインダクタＬ１１、Ｌ１２を低温焼成セラミック基板Ｋ１２に作り込むことが可能となり、インダクタＬ１１、Ｌ１２を構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタＬ１１、Ｌ１２を半導体チップＫ１１に作り込む必要がなくなり、半導体チップＫ１１のサイズの増大を抑制しつつ、十分な特性を持つインダクタＬ１１、Ｌ１２を形成することができる。また、低温焼成セラミック基板１２にインダクタＬ１１、Ｌ１２のみを形成することにより、可変容量素子Ｐ１１、Ｐ１２に並列接続される容量をグランドパターンとの寄生容量のみとすることができ、可変容量素子Ｐ１１、Ｐ１２に並列接続される容量を低減することができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することが可能となるとともに、制御電圧Ｖｃに基づいて可変容量素子Ｐ１１、Ｐ１２の容量を効率よく変化させることが可能となり、発振周波数の可変幅を大きくとることができる。
【００４３】
図７は、図６の低温焼成セラミック基板Ｋ１２の積層構造を示す斜視図である。なお、図７（ａ）は、図６の電圧制御発振器に含まれるインダクタＬ１１、Ｌ１２を多層構造とした例を示す斜視図、図７（ｂ）は、図６の電圧制御発振器に含まれるインダクタＬ１１、Ｌ１２をスパイラル形状とした例を示す斜視図である。
図７（ａ）において、低温焼成セラミック基板Ｋ１２には、セラミック層２１〜２４が設けられている。ここで、セラミック層２１には、配線層Ｓ２１、Ｓ２２が形成されている。また、セラミック層２２には、インダクタパターンＣＰ２１、ＣＰ２２が形成されている。また、セラミック層２３には、インダクタパターンＣＰ２１、ＣＰ２２上に積層配置されたインダクタパターンＣＰ２３が形成されている。また、セラミック層２４には、半導体チップＫ１１へ入力信号ＤＬ、ＤＲを入力する内部接続端子ＤＬ２２、ＤＲ２２が形成されている。なお、入力信号ＤＬ、ＤＲは、図６の電界効果型トランジスタＴ１１、Ｔ１２のドレインに入力される。
【００４４】
そして、インダクタパターンＣＰ２１の一端は、ビアホールＨ２１、Ｈ２２、Ｈ２６および配線層Ｓ２１を介して入力信号ＤＬを入力する内部接続端子ＤＬ２２に接続されるとともに、インダクタパターンＣＰ２１の他端は、ビアホールＨ２５を介してインダクタパターンＣＰ２３の一端に接続されている。また、インダクタパターンＣＰ２２の一端は、ビアホールＨ２３、Ｈ２４、Ｈ２７および配線層Ｓ２２を介して入力信号ＤＲを入力する内部接続端子ＤＲ２２に接続されるとともに、インダクタパターンＣＰ２２の他端は、ビアホールＨ２８を介してインダクタパターンＣＰ２３の他端に接続されている。また、インダクタパターンＣＰ２３の中央は電源電圧Ｖｄｄに接続されている。
【００４５】
そして、これらのセラミック層２１〜２４が積層されることにより、図６のインダクタＬ１１、Ｌ１２が内蔵された低温焼成セラミック基板Ｋ１２を構成することができる。
これにより、セラミック層２１〜２４を積層することで、インダクタＬ１１、Ｌ１２の積層構造をそれぞれ形成することが可能となり、インダクタＬ１１、Ｌ１２のインダクタンス値を高くすることを可能として、基板面積を増大させることなく、Ｑ値を高くすることができる。また、インダクタＬ１１、Ｌ１２の材質として導電率に優れたＡｇを用いることが可能となるとともに、インダクタＬ１１、Ｌ１２の導体厚を厚くすることができ、インダクタＬ１１、Ｌ１２の導体損失を低減することが可能となる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００４６】
また、図７（ｂ）において、低温焼成セラミック基板Ｋ１２には、セラミック層３１〜３３が設けられている。ここで、セラミック層３１には、配線層Ｓ３１、Ｓ３２が形成されている。また、セラミック層３２には、スパイラル状に構成されたインダクタパターンＣＰ３１が形成されている。また、セラミック層３３には、半導体チップＫ１１へ入力信号ＤＬ、ＤＲを入力する内部接続端子ＤＬ３２、ＤＲ３２が形成されている。
【００４７】
そして、インダクタパターンＣＰ３１の一端は、ビアホールＨ３１、Ｈ３２および配線層Ｓ３１を介して入力信号ＤＬを入力する内部接続端子ＤＬ３２に接続され、インダクタパターンＣＰ３１の他端は、ビアホールＨ３３、Ｈ３４および配線層Ｓ３２を介して入力信号ＤＲを入力する内部接続端子ＤＲ３２に接続されている。また、インダクタパターンＣＰ３１の中央は電源電圧Ｖｄｄに接続されている。
【００４８】
そして、これらのセラミック層３１〜３３が積層されることにより、図６のインダクタＬ１１、Ｌ１２が内蔵された低温焼成セラミック基板Ｋ１２を構成することができる。
これにより、セラミック層３１〜３３を積層することで、インダクタＬ１１、Ｌ１２の占有面積を増大させることが可能となり、基板面積を増大させることなく、Ｑ値を高くすることができる。また、インダクタＬ１１、Ｌ１２の材質として導電率に優れたＡｇを用いることが可能となるとともに、インダクタＬ１１、Ｌ１２の導体厚を厚くすることができ、インダクタＬ１１、Ｌ１２の導体損失を低減することが可能となる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することができる。
【００４９】
図８は、本発明の第３実施形態に係る電圧制御発振器の回路構成を示す図である。
図８において、電界効果型トランジスタＴ２１、Ｔ２２のソースは定電流源Ｇ２１を介して接地され、電界効果型トランジスタＴ２１のゲートは電界効果型トランジスタＴ２２のドレインに接続され、電界効果型トランジスタＴ２２のゲートは電界効果型トランジスタＴ２１のドレインに接続されている。また、電界効果型トランジスタＴ２３、Ｔ２４のソースは電源電圧Ｖｄに接続され、電界効果型トランジスタＴ２３のゲートは電界効果型トランジスタＴ２４のドレインに接続され、電界効果型トランジスタＴ２４のゲートは電界効果型トランジスタＴ２３のドレインに接続されている。また、電界効果型トランジスタＴ２１、Ｔ２３のドレインは互いに接続され、電界効果型トランジスタＴ２２、Ｔ２４のドレインは互いに接続されている。
【００５０】
そして、電界効果型トランジスタＴ２１、Ｔ２２のドレイン間にはインダクタＬ２１が接続されている。また、電界効果型トランジスタＴ２１、Ｔ２２のドレインは、バッファＢ２１、Ｂ２２をそれぞれ介して出力端子ＯＵＴＮ、ＯＵＴに接続されている。さらに、電界効果型トランジスタＴ２１、Ｔ２２のドレインは、可変容量素子Ｐ２１、Ｐ２２をそれぞれ介して制御電圧Ｖｃに接続されている。
【００５１】
ここで、電界効果型トランジスタＴ２１〜Ｔ２４、可変容量素子Ｐ２１、Ｐ２２、バッファＢ２１、Ｂ２２および定電流源Ｇ２１は半導体チップに形成され、インダクタＬ２１は低温焼成セラミック基板Ｋ２２に形成されている。そして、電界効果型トランジスタＴ２１〜Ｔ２４、可変容量素子Ｐ２１、Ｐ２２、バッファＢ２１、Ｂ２２および定電流源Ｇ２１が形成された半導体チップを低温焼成セラミック基板Ｋ２２上にフェースダウン実装することにより、電圧制御発振器が構成されている。
【００５２】
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタＬ２１を低温焼成セラミック基板Ｋ２２に作り込むことが可能となる。このため、インダクタＬ２１を構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタＬ２１を半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタを形成することが可能となるとともに、制御電圧Ｖｃに基づいて可変容量素子Ｐ２１、Ｐ２２の容量を効率よく変化させることが可能となり、発振周波数の可変幅を大きくとることができる。このため、小型・低価格化を図りつつ、発振特性に優れた電圧制御発振器を実現することが可能となる。
【００５３】
なお、図９に示すように、インダクタＬ２１を互いに直列接続された２個のインダクタＬ２１ａ、Ｌ２１ｂで構成するようにしてもよい。この場合、左右の回路でインダクタＬ２１ａ、Ｌ２１ｂへの入出力が逆になるので、インダクタＬ２１ａ、Ｌ２１ｂは左右対称となるように構成することが好ましい。
図１０は、本発明の第５実施形態に係る電圧制御発振器の回路構成を示す図である。
【００５４】
図１０において、電界効果型トランジスタＴ４１、Ｔ４２のソースは定電流源Ｇ４１を介して接地され、電界効果型トランジスタＴ４１のゲートは電界効果型トランジスタＴ４２のドレインに接続され、電界効果型トランジスタＴ４２のゲートは電界効果型トランジスタＴ４１のドレインに接続されている。また、電界効果型トランジスタＴ４３、Ｔ４４のソースは電源電圧Ｖｄに接続され、電界効果型トランジスタＴ４３のゲートは電界効果型トランジスタＴ４４のドレインに接続され、電界効果型トランジスタＴ４４のゲートは電界効果型トランジスタＴ４３のドレインに接続されている。また、電界効果型トランジスタＴ４１、Ｔ４３のドレインは互いに接続され、電界効果型トランジスタＴ４２、Ｔ４４のドレインは互いに接続されている。
【００５５】
そして、電界効果型トランジスタＴ４１、Ｔ４２のドレイン間にはインダクタＬ４１が接続されている。また、電界効果型トランジスタＴ４１、Ｔ４２のドレインは、キャパシタＣ４１、Ｃ４２をそれぞれ介して接地されている。また、電界効果型トランジスタＴ４１、Ｔ４２のドレインは、バッファＢ４１、Ｂ４２をそれぞれ介して出力端子ＯＵＴＮ、ＯＵＴに接続されている。さらに、電界効果型トランジスタＴ４１、Ｔ４２のドレインは、可変容量素子Ｐ４１、Ｐ４２をそれぞれ介して制御電圧Ｖｃに接続されている。
【００５６】
ここで、電界効果型トランジスタＴ４１〜Ｔ４４、可変容量素子Ｐ４１、Ｐ４２、バッファＢ４１、Ｂ４２および定電流源Ｇ４１は半導体チップに形成され、インダクタＬ４１およびキャパシタＣ４１、Ｃ４２は低温焼成セラミック基板Ｋ４２に形成されている。そして、電界効果型トランジスタＴ４１〜Ｔ４４、可変容量素子Ｐ４１、Ｐ４２、バッファＢ４１、Ｂ４２および定電流源Ｇ４１が形成された半導体チップを低温焼成セラミック基板Ｋ４２上にフェースダウン実装することにより、電圧制御発振器が構成されている。
【００５７】
これにより、増幅器および可変容量素子を半導体チップに形成した上で、電圧制御発振器の共振素子として作用するインダクタＬ４１およびキャパシタＣ４１、Ｃ４２を低温焼成セラミック基板Ｋ４２に作り込むことが可能となる。このため、インダクタＬ４１およびキャパシタＣ４１、Ｃ４２を構成要素とする共振素子の導体損失を低減することが可能となるとともに、大きな占有面積を占めるインダクタＬ４１およびキャパシタＣ４１、Ｃ４２を半導体チップに作り込む必要がなくなり、半導体チップのサイズの増大を抑制しつつ、十分な特性を持つインダクタＬ４１およびキャパシタタＣ４１、Ｃ４２を形成することが可能となる。このため、小型・低価格化を図りつつ、共振素子のＱ値を高めることが可能となり、発振特性に優れた電圧制御発振器を実現することが可能となる。
【００５８】
なお、図１１に示すように、インダクタＬ４１を互いに直列接続された２個のインダクタＬ４１ａ、Ｌ４１ｂで構成するようにしてもよい。この場合、インダクタＬ４１ａ、Ｌ４１ｂは左右対称となるように構成することが好ましい。
また、上述した実施形態では、増幅器を差動構成とする方法について説明したが、増幅器をシングル構成としてもよい。
【００５９】
また、上述した実施形態では周波数可変の電圧制御発振器について記述したが、本発明は固定周波数の発振器にも応用できる。すなわち、半導体チップＫ１、Ｋ１１内に可変容量素子Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ４１、Ｐ４２を構成しないか、あるいは単純なキャパシター素子とすることにより、固定周波数の発振回路となる。この場合、制御電圧Ｖｃが不要となるためＶｃを印加するための外部接続端子や内部経路が不要となり、より単純な構成で高性能な発振回路を実現することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態に係る電圧制御発振器の回路構成を示す図。
【図２】図１の電圧制御発振器に設けられた半導体チップおよび低温焼成セラミック基板上の接続端子の配置例を示す平面図。
【図３】図２の半導体チップの実装方法を示す斜視図。
【図４】図３の低温焼成セラミック基板の積層構造を示す斜視図。
【図５】図１の電圧制御発振器に含まれるインダクタの形状を示す平面図。
【図６】本発明の第２実施形態に係る電圧制御発振器の回路構成を示す図。
【図７】図６の低温焼成セラミック基板の積層構造を示す斜視図。
【図８】本発明の第３実施形態に係る電圧制御発振器の回路構成を示す図。
【図９】本発明の第４実施形態に係る電圧制御発振器の回路構成を示す図。
【図１０】本発明の第５実施形態に係る電圧制御発振器の回路構成を示す図。
【図１１】本発明の第６実施形態に係る電圧制御発振器の回路構成を示す図。
【符号の説明】
【００６１】
Ｋ１、Ｋ１１  半導体チップ、Ｋ２、Ｋ１２、Ｋ２２、Ｋ４２  低温焼成セラミック基板、Ｔ１、Ｔ２、Ｔ１１、Ｔ１２、Ｔ２１〜Ｔ２４、Ｔ４１〜Ｔ４４  電界効果型トランジスタ、Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２１ａ、Ｌ２１ｂ、Ｌ４１、Ｌ４１ａ、Ｌ４１ｂ  インダクタ、Ｃ１、Ｃ２、Ｃ４１、Ｃ４２  キャパシタ、Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ４１、Ｐ４２  可変容量素子、Ｂ１、Ｂ２、Ｂ１１、Ｂ１２、Ｂ２１、Ｂ２２、Ｂ４１、Ｂ４２  バッファ、Ｇ１、Ｇ１１、Ｇ２１、Ｇ４１  定電流源、Ｄ１〜６、Ｄ２１ａ〜２６ａ、ＤＲ１、ＤＲ２、ＤＬ１、ＤＬ２、ＤＬ１２、ＤＲ１２、ＤＬ２２、ＤＲ２２、ＤＬ３２、ＤＲ３２  内部接続端子、Ｄ２１ｂ〜２６ｂ  外部接続端子、１〜４、１１〜１５、２１〜２４  セラミック層、ＣＤ１〜ＣＤ４、ＣＤ１１〜ＣＤ１４  キャパシタ電極、Ｈ１〜Ｈ８、Ｈ１１〜Ｈ１６、Ｈ２１〜Ｈ２８、Ｈ３１〜Ｈ３４  ビアホール、ＣＰ１〜ＣＰ３、ＣＰ１１〜ＣＰ１３、ＣＰ２１〜ＣＰ２３、ＣＰ３１  インダクタパターン、Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２  配線層
【図１】
2006211529.tif 000003
【図２】
2006211529.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006211529.tif 000009
【図８】
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【図９】
2006211529.tif 000011
【図１０】
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【図１１】
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