(57)【要約】【課題】  クロスバー回路等に用いられ、消費電力の低減及び小型化をはかる。【解決手段】  ＯＮ／ＯＦＦを切り替えるためのスイッチング素子であって、基板上に相互に離間して配置された一対の電極２１，２２と、これらの電極２１，２２にそれぞれ接して設けられ、加熱履歴によって抵抗値が変化する相変化膜２３と、相変化膜を加熱する加熱機構２５とを備えた。【選択図】      図２
2006173555.tif 000002
【特許請求の範囲】
【請求項１】
基板上に相互に離間して配置された一対の電極と、
これらの電極にそれぞれ接して設けられ、加熱履歴によって抵抗値が変化する相変化膜と、
前記相変化膜を加熱する加熱機構と、
を具備してなることを特徴とするスイッチング素子。
【請求項２】
前記相変化膜は、結晶化に適した第１の温度まで加熱されることにより、結晶化されて低抵抗化し、且つ第１の温度よりも高い第２の温度まで加熱されることにより、非晶質化されて高抵抗化するものであることを特徴とする請求項１記載のスイッチング素子。
【請求項３】
前記加熱機構は、前記相変化膜上に絶縁膜を介して設けられた抵抗加熱膜であり、該抵抗加熱膜に電流を流すことによって前記相変化膜を加熱するものであることを特徴とする請求項２記載のスイッチング素子。
【請求項４】
前記加熱機構としての抵抗加熱膜と直列に、通電方向によって抵抗値が異なる非線形抵抗素子が接続され、前記抵抗加熱膜及び非線形抵抗素子の直列回路に所定の電圧を一方向から印加して前記相変化膜を前記第１の温度まで加熱し、前記所定の電圧を逆方向から印加して前記相変化膜を前記第２の温度まで加熱することを特徴とする請求項３記載のスイッチング素子。
【請求項５】
前記非線形抵抗素子は、ｐｎ接合ダイオードであることを特徴とする請求項４記載のスイッチング素子。
【請求項６】
前記加熱機構は、前記相変化膜の上方に設けられた発光素子であり、該発光素子からの光を前記相変化膜に照射することによって前記相変化膜を加熱するものであることを特徴とする請求項１又は２記載のスイッチング素子。
【請求項７】
前記加熱機構は、前記相変化膜の上方に設けられた電子線源であり、該電子線源からの電子線を前記相変化膜に照射することによって、前記相変化膜を加熱するものであることを特徴とする請求項１又は２記載のスイッチング素子。
【請求項８】
前記電極間に絶縁膜が埋め込み形成され、前記電極及び絶縁膜の最上面は同じ高さであり、前記相変化膜は前記電極及び絶縁膜上に連続して形成されていることを特徴とする請求項１〜７の何れかに記載のスイッチング素子。
【請求項９】
前記相変化膜は、カルコゲナイド系物質を含む相変化材料から形成されていることを特徴とする請求項１〜８の何れかに記載のスイッチング素子。
【請求項１０】
第１の金属配線と、
前記第１の金属配線と離間して対向配置された、前記第１の金属配線よりもイオン伝導性の低い第２の金属配線と、
前記第１及び第２の金属配線間に挿入され、前記第１の金属配線がイオン化したものがイオン伝導するイオン伝導媒体と、
前記第１及び第２の金属配線の何れとも絶縁され、且つこれらの金属配線間に配置された一対の対向電極と、
を具備してなることを特徴とするスイッチング素子。
【請求項１１】
基板上に相互に平行配置された複数本の第１の配線と、前記第１の配線と交差するように相互に平行配置された複数本の第２の配線と、前記第１及び第２の配線の各交差部にそれぞれ配置されたスイッチング素子と、前記スイッチング素子のＯＮ／ＯＦＦを制御する制御回路とを具備し、
前記スイッチング素子は、請求項１〜１０の何れかに記載されたスイッチング素子からなり、前記スイッチング素子の電極の一方が前記第１の配線に接続され、他方が前記第２の配線に接続されたものであり、
前記制御回路は、前記スイッチング素子の加熱機構を制御するものであることを特徴とする線路切り替え装置。
【請求項１２】
前記基板上に複数の論理回路が配置され、これらの論理回路の各端子は前記第１の配線にそれぞれ接続されていることを特徴とする請求項１１記載の線路切り換え装置。
【請求項１３】
請求項１〜１０の何れかに記載されたスイッチング素子と、素子間をつなぐ配線から構成されることを特徴とする論理回路。
【請求項１４】
金属イオンが伝導されるイオン伝導媒体と、
このイオン伝導媒体の一部に、該イオン伝導媒体よりも抵抗値が高い絶縁膜を介して対向配置された第１の金属電極と、
前記イオン伝導媒体の一部に、電子がトンネル伝導できるトンネル絶縁膜を介して対向配置され、且つ前記第１の金属電極とは離間対向配置された第２の金属電極と、
前記第１及び第２の金属電極間で前記イオン伝導媒体に接して設けられ、イオン化した金属イオンを該イオン伝導媒体に伝導する第３の金属電極と、
前記第３の金属電極よりもイオン伝導性の低い材料で形成され、前記イオン伝導媒体に接して前記第３の金属電極よりも前記第２の金属電極に近い位置に設けられた第４の金属電極と、
を具備したことを特徴とするスイッチング素子。
【請求項１５】
請求項１４記載のスイッチング素子と、前記第４の金属電極と接地端との間に接続された負荷とを具備し、
前記第１の金属電極に負の固定電圧が印加され、前記第３の金属電極に正の固定電圧が印加され、前記第２の金属電極にデジタル信号が入力され、前記デジタル信号の反転信号が前記第４の金属電極から出力されることを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶状態によって抵抗値が変化する相変化膜を用いたスイッチング素子に関する。また、このスイッチング素子を用いて構成される線路切り替え装置及び論理回路に関する。
【背景技術】
【０００２】
従来、ＦＰＧＡ（Field Programmable Gate Array）に使われるクロスバー回路は、６つのトランジスタからなるＳＲＡＭと、スイッチング素子としての１つのＭＯＳＦＥＴとから構成されている（例えば、非特許文献１参照）。ＳＲＡＭに“０”が書き込まれるとＭＯＳＦＥＴがＯＮ状態、ＳＲＡＭに“１”が書き込まれるとＭＯＳＦＥＴがＯＦＦ状態となる。従って、ＭＯＳＦＥＴのＯＮ／ＯＦＦ状態によって、ＬＳＩの内部で複数の線路を動的に切り替えることができる。
【０００３】
しかしながら、この種の装置にあっては次のような問題があった。典型的なＦＰＧＡの場合、クロスバー回路の占める面積が大きい。そして、このうちの大部分はＳＲＡＭの面積である。また、クロスバー回路を構成するＳＲＡＭのリーク電流が大きく、０．１μｍ以下のテクノロジー（プロセス技術）では、トランジスタのリーク電流が微細化と共に急増して、回路全体の消費電力を押し上げてしまう。
【非特許文献１】T. Sakamoto, et. al.  Technical digest of International Solid State Circuit Conference 2004. No 16-3.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来、ＳＲＡＭとＭＯＳＦＥＴからなるクロスバー回路においては、ＳＲＡＭにおける占有面積が大きく、クロスバー回路におけるリーク電流が大きいという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、クロスバー回路等に用いられ、消費電力の低減及び小型化をはかり得るスイッチング素子を提供することにある。
【０００６】
また、本発明の他の目的は、このスイッチング素子を用いて構成され、ＦＰＧＡ等に使用される線路切り替え装置を提供することにある。
【０００７】
また、本発明の他の目的は、このスイッチング素子を用いて構成される論理回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、スイッチング素子であって、基板上に相互に離間して配置された一対の電極と、これらの電極にそれぞれ接して設けられ、加熱履歴によって抵抗値が変化する相変化膜と、前記相変化膜を加熱する加熱機構と、を具備してなることを特徴とする。
【００１０】
また、本発明の別の一態様は、上記のスイッチング素子を用いた線路切り替え装置であって、基板上に相互に平行配置された複数本の第１の配線と、前記第１の配線と交差するように相互に平行配置された複数本の第２の配線と、前記第１及び第２の配線の各交差部にそれぞれ配置された前記スイッチング素子と、前記スイッチング素子のＯＮ／ＯＦＦを制御する制御回路とを具備してなり、前記スイッチング素子の電極の一方が前記第１の配線に接続され、他方が前記第２の配線に接続されたものであり、前記制御回路は、前記スイッチング素子の加熱機構を制御するものであることを特徴とする。
【００１１】
また、本発明の別の一態様は、スイッチング素子であって、第１の金属配線と、第１の金属配線と離間して対向配置された、第１の金属配線よりもイオン伝導性の低い第２の金属配線と、第１及び第２の金属配線間に挿入され、第１の金属配線がイオン化したものがイオン伝導するイオン伝導媒体と、第１及び第２の金属配線の何れとも絶縁され、且つこれらの金属配線間に配置された一対の対向電極と、を具備してなることを特徴とする。
【００１２】
また、本発明の別の一態様は、スイッチング素子であって、金属イオンが伝導されるイオン伝導媒体と、このイオン伝導媒体の一部に、該イオン伝導媒体よりも抵抗値が高い絶縁膜を介して対向配置された第１の金属電極と、前記イオン伝導媒体の一部に、電子がトンネル伝導できるトンネル絶縁膜を介して対向配置され、且つ前記第１の金属電極とは離間対向配置された第２の金属電極と、前記第１及び第２の金属電極間で前記イオン伝導媒体に接して設けられ、イオン化した金属イオンを該イオン伝導媒体に伝導する第３の金属電極と、前記第３の金属電極よりもイオン伝導性の低い材料で形成され、前記イオン伝導媒体に接して前記第３の金属電極よりも前記第２の金属電極に近い位置に設けられた第４の金属電極と、を具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、相変化材料を用いることでメモリ機能を有するスイッチング素子を実現することができる。このスイッチング素子は、それ自身でメモリ機能を有することからメモリ動作のためのＳＲＡＭ等を必要とすることはない。さらに、スイッチとしてのＯＮ／ＯＦＦを設定した後は電源を供給しておく必要はないことから、リーク電流を低減することができる。従って、消費電力の低減及び小型化をはかることができる。
【発明を実施するための最良の形態】
【００１４】
まず、発明の実施形態を説明する前に、本発明の基本的な考え方について説明する。
【００１５】
本発明では、リーク電流が大きく面積の大きなＳＲＡＭ等を用いることなくクロスバー回路等を構成するために、メモリ機能を有するスイッチング素子を用いる。メモリ機能を有するスイッチング素子としては、図１に示すような固体電解質メモリを用いた２端子型スイッチング素子がある。
【００１６】
図１（ａ）は、２端子型スイッチング素子の概略構造を示す断面図である。図中の１１はＣｕ電極、１２はＣｕＳ層（高抵抗層）、１３はＴｉ電極を示している。
【００１７】
図１（ａ）のような素子構造で、２端子１１，１３間に電圧を印加すると、ＣｕＳ層１２にＣｕイオンがイオン伝導して、図１（ｂ）に示すように伝導パスが形成され、低抵抗化（ＯＮ：５０Ω）する。一方、逆方向の電圧を印加すると、図１（ｃ）に示すようにＣｕイオンが逆にイオン伝導して、もとの高抵抗状態（ＯＦＦ：＞１０6 Ω）に戻る。これによりスイッチング素子となる。
【００１８】
しかしながら、上記の構成では、スイッチング素子をＯＮ／ＯＦＦ制御させる電極と、入出力電極が同じであるため、切り替えのための回路を個別に設ける必要があり、回路規模が大きくなってしまう。回路規模を小さくするためには、スイッチング素子をＯＮ／ＯＦＦ制御させる電極と、入出力電極は独立になっていることが望ましい。
【００１９】
そこで本発明では、図２に示すような相変化膜を利用したスイッチング素子を用いる。図中の２１は入力電極、２２は出力電極、２３は温度によって抵抗が変化するＧｅＳｅＴｅ層等からなる相変化膜、２４は絶縁膜、２５は抵抗加熱器，光加熱器，電子線加熱器等の熱源（加熱機構）を示している。
【００２０】
図２のような素子構造で、熱源２５により相変化膜２３を結晶化に適した温度（例えば６１０℃）付近まで加熱することにより、相変化膜２３は結晶相（低抵抗相）に変化し、加熱を止めてもこの状態が維持される。また、熱源２５により相変化膜２３を結晶化に適した温度よりも十分高い温度（例えば６１０℃）付近まで加熱することにより、相変化膜２３はアモルファス相（高抵抗相）に変化し、加熱を止めてもこの状態が維持される。即ち、入出力の２端子２１，２２とは別の端子に相当する熱源２５により、スイッチング素子のＯＮ／ＯＦＦを制御することができる。
【００２１】
本発明は、このようなスイッチング素子を用いることにより、クロスバー回路の低消費電力化及び小型化をはかることにある。以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図３及び図４は、本発明の第１の実施形態に係わるスイッチング素子の概略構成を説明するためのもので、図３は斜視図、図４は平面模式図である。図中の３１は入力電極、３２は出力電極、３３は相変化膜、３４は絶縁膜、３５は抵抗加熱体、３６，３７は通電用電極を示している。
【００２３】
図示しない基板上に電極３１，３２が一定距離離間して配置され、これらの電極３１，３２間に相変化膜３３が設けられている。具体的には、入力電極３１の上面から出力電極３２の上面まで連続するように相変化膜３３が形成されている。相変化膜３３は、例えばＧｅＳｅＴｅ層からなり、結晶状態によって抵抗値が変化するものである。相変化膜３３上にはＳｉＯ2 等の絶縁膜３４が形成され、その上に抵抗加熱体３５として細線型電極が形成されている。
【００２４】
このように本実施形態では、スイッチング素子をＯＮ／ＯＦＦ制御させるための電極３５を、入出力電極３１，３２とは独立に形成している。即ち、加熱用の細線型電極３５を通電加熱することにより絶縁膜３４を加熱し、その熱伝導で相変化膜３３を加熱する。そして、加熱温度によって相変化膜３３を高抵抗化、低抵抗化することで、スイッチのＯＮ／ＯＦＦ制御を行う。
【００２５】
ＯＮ／ＯＦＦ制御の方法としては、線形型電極３５の通電時間を一定とした場合は、相変化膜３３が１３０℃程度になる電流を流すことにより、相変化膜３３を結晶相にして低抵抗化（例えば２ｋΩ）することができる。そして、これより十分大きな電流を流すことにより、相変化膜３３をアモルファス相にして高抵抗化（例えば１００ｋΩ）することができる。また、通電電流を一定とした場合は、通電する時間を長くして高温まで上昇させることにより相変化膜３３をアモルファス相に相転移させることができ、短くして１３０℃程度に上昇させることにより相変化膜３３を結晶相に相転移させることができる。
【００２６】
そして、このようなスイッチング素子をクロスバー回路として用いアレイ状に並べることで、後述するように線路切り替え装置が構成できる。この場合、各々のスイッチング素子の加熱用電極３６，３７は、通電電流又は通電時間が可変な電源回路（制御回路）に接続される。
【００２７】
なお、図４中のＷは相変化膜３３の幅、Ｌは細線型電極３５の幅、Ｚは線形型電極３５の端から電極３１，３２の端までの距離を示している。本実施形態では、Ｗ＝１００ｎｍ、Ｌ＝２００ｎｍ、Ｚ＝３００ｎｍとした。これらの値は、細線型電極３５の通電により相変化膜３３が高抵抗化・低抵抗化の何れにも変化しやすいように、用いる相変化膜３３の材料や通電電流，通電時間等の条件に応じて適宜選択すればよい。
【００２８】
また、細線型電極３５としては、例えば耐熱性に優れたタングステン電極を用いる。タングステン電極は、スパッタ又は化学的堆積法によって成膜したものを、広く用いられているリソグラフィとエッチングにより所望の形状に加工できる。
【００２９】
図５は、本実施形態のスイッチング素子の製造工程を示す断面図である。
【００３０】
まず、図５（ａ）に示すように、図示しない基板上にＡｌ配線膜３０をＣＶＤ法などにより形成する。
【００３１】
次いで、図５（ｂ）に示すように、Ａｌ配線膜３０を電極パターンに選択エッチングすることにより、例えば５０ｎｍ離間して入力電極３１と主力電極３２を形成する。
【００３２】
次いで、図５（ｃ）に示すように、ＧｅＳｅＴｅからなる相変化膜３３を堆積する。この相変化膜の堆積には、スパッタ法を用いる。これはＤＶＤ−ＲＡＭ用の媒体などで広く使われている方法である。
【００３３】
次いで、図５（ｄ）に示すように、相変化膜３３上にＳｉＯ2 からなる絶縁膜３４をＣＶＤ法により堆積し、絶縁膜３４及び相変化膜３３を選択エッチングする。ここで、相変化膜３３の一部が電極３１及び電極３２に重なるようにする。
【００３４】
次いで、図５（ｅ）に示すように、絶縁膜３４上にＷ／ＴｉＮからなるゲートメタル（抵抗加熱体）３５を堆積し、これをリソグラフィによりエッチングすることにより、細線型電極を形成する。これにより、前記図３に示す構成が得られる。
【００３５】
このように本実施形態によれば、相変化膜３３を用いてスイッチング素子を実現することができ、抵抗加熱体３５の通電を制御することによりスイッチング素子のＯＮ／ＯＦＦを変更することができる。そして、本実施形態のスイッチング素子は不揮発性であり、ＯＮ／ＯＦＦの切り換え時以外は電源の供給が必要ない。しかも、入力−出力間のＯＮ抵抗が低く信号伝送遅延が少ない。また、スイッチング素子自体がメモリ機能を有しているため、ＳＲＡＭ等のメモリ部分が不要となり、素子面積を極めて小さくすることができる。従って、消費電力の低減及び小型化をはかることができ、その有用性は極めて大である。
【００３６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる線路切り替え装置を示す回路構成図である。この装置は、ＦＰＧＡの一部である。
【００３７】
図示しない基板上に、複数の論理回路６３が設けられると共に、複数の配線（第１の配線）６１が行方向（紙面左右方向）に平行配置され、複数の配線（第２の配線）６２が列方向（紙面上下方向）に平行配置されている。論理回路６３の各端子は、配線６１の何れかと接続されている。
【００３８】
配線６１，６２の交差部には、クロスバー回路としてスイッチング素子６４がそれぞれ配置され、スイッチング素子６４の一方の電極が配線６１に接続され、他方の電極が配線６２に接続されている。そして、各々のスイッチング素子６４は制御回路６５からの制御指令によりＯＮ／ＯＦＦ制御されるものとなっている。
【００３９】
本実施形態のスイッチング素子６４は、第１の実施形態で説明したスイッチング素子と同様であり、前記図３及び図４に示すように構成されている。そして、各々のスイッチング素子６４の通電用電極３６，３７が制御回路６５に接続され、この制御回路６５により通電電流が制御されるようになっている。
【００４０】
このような構成であれば、制御回路６５により複数のスイッチング素子６４の通電電流を制御することにより、各スイッチング素子６４のＯＮ／ＯＦＦ状態を制御することができる。より具体的には、ＯＮ／ＯＦＦ状態を変えるべきスイッチング素子６４にＯＮ又はＯＦＦに応じた電流をパルス的に流すことにより、スイッチング素子６４のＯＮ／ＯＦＦ状態を切り替えることができる。
【００４１】
そしてこの場合、クロスバー回路は１つのスイッチング素子のみで形成され、このスイッチング素子は、Ｓｉ基板上に作られるＭＯＳＦＥＴに対して立体的に形成できるため、ＳＲＡＭとＭＯＳＦＥＴで構成した従来例に比して、クロスバー回路の面積を大幅に小さくすることができる。即ち、ＦＰＧＡにおけるクロスバー回路の面積を小さくすることができる。また、スイッチング素子６４はＯＮ／ＯＦＦを切り替えるときのみ電流を流すが、それ以外は電流を流す必要はなく、リーク電流の低減をはかることができる。従って、ＦＰＧＡの小型化及び低消費電力化が可能となる。
【００４２】
（第３の実施形態）
図７は、本発明の第３の実施形態に係わるスイッチング素子の概略構成を示す平面模式図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４３】
本実施形態が先に説明した第１の実施形態と異なる点は、抵抗加熱体３５に直列に非線形抵抗素子３８を接続したことにある。非線形抵抗素子３８は、図８に示すように、同じ電圧であっても電圧の極性によって抵抗値（通電電流）の変わるものである。
【００４４】
このような非線形抵抗素子３８を抵抗加熱体３５に直列に挿入することにより、通電用電極３６，３７間に同じ電圧を印加しても、電圧の向きが異なると通電電流が異なることになる。従って、電圧印加の極性を変えるだけで、相変化膜３３の加熱温度を変えることができ、電圧を適切に選択することにより、相変化膜３３の結晶相とアモルファス相を切り替えることができ、スイッチング素子のＯＮ／ＯＦＦ状態を切り換えることができる。
【００４５】
ここで、第１の実施形態では、通電用電極３６，３７は、通電時間又は通電電流（電圧）が可変な電源回路（制御回路）に接続される必要があるが、通電用電極３６，３７に上図のような非線形抵抗素子３８を直列接続することで、電源回路では単に電圧の極性を変えるだけで、相変化膜３３を高温と低温に制御可能となる。
【００４６】
本実施形態に用いる非線形抵抗素子３８としては、図９（ａ）（ｂ）に示すようにダイオードを用いることができる。図９（ａ）は、ｎ型Ｓｉ基板７１の表面層の一部にｐ型Ｓｉ層７２を形成し、ｐｎ接合ダイオードを形成したものである。図９（ｂ）は、ｎ+ 型Ｓｉ基板７３上の一部にポリＳｉ層７４を形成し、ｐｎ接合ダイオードを形成したものである。
【００４７】
通常のダイオードの場合、順方向の抵抗は極めて小さいが逆方向の抵抗は極めて大きい。本実施形態で用いるダイオードは、ダイオード特性が悪くなるように形成することにより、逆方向の抵抗もある程度小さくしたものである。順方向と逆方向の抵抗値はｐ型，ｎ型半導体のそれぞれのドーピング濃度の制御により、所望の抵抗値が容易に得られる。
【００４８】
このように本実施形態によれば、第１の実施形態と同様に、相変化膜３３を用いてスイッチング素子を実現することができ、抵抗加熱体３５の通電方向を制御することによりスイッチング素子のＯＮ／ＯＦＦを変更することができる。従って、第１の実施形態と同様の効果が得られる。これに加えて本実施形態では、通電用電極３６，３７に接続する制御回路の構成を簡略化できる利点もある。
【００４９】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
【００５０】
本実施形態では、第１の実施形態と同様に図３及び図４に示すようなスイッチング素子を用い、通電用電極３６，３７に印加する電圧を工夫した。
【００５１】
電極３６には電源電圧Ｖ0［Ｖ］の反転電圧である−Ｖ0［Ｖ］を常に印加し、電極３７にはスイッチのオン・オフに応じて電源電圧Ｖ0［Ｖ］又は０［Ｖ］を印加する。電極３７にＶ0［Ｖ］が印加された場合には、電極３６，３７間の電位は２Ｖ0［Ｖ］となり、電極３７に０［Ｖ］が印加された場合には電極３６，３７間の電位はＶ0［Ｖ］となる。即ち、電極３７に印加する電位をロジックの“Ｈ”又は“Ｌ”に選択するのみで、電極３６，３７間の電位を２：１に制御することができる。
【００５２】
このような方式であっても、第３の実施形態と同様に、抵抗加熱体３５の通電を制御することができ、スイッチング素子のＯＮ／ＯＦＦを変更することができる。従って、第１の実施形態と同様の効果が得られのは勿論のこと、通電用電極３６，３７に接続する制御回路の構成を簡略化できる利点もある。また、非線形素子を直列接続すること無しに、３端子素子をスイッチ素子、ロジック回路素子に用いることが可能となる。
【００５３】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係わるスイッチング素子の概略構成を示す斜視図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態が先に説明した第１の実施形態と異なる点は、熱源として抵抗加熱体の代わりに光源を用いることにある。即ち、絶縁膜３４上には抵抗加熱体３５は形成されておらず、代わりに絶縁膜３４の上方に半導体レーザ（ＬＤ）４１が配置されている。
【００５５】
このような構成であれば、ＬＤ４１を駆動することにより絶縁膜３４を加熱することができ、これにより相変化膜３３を加熱することができる。従って、ＬＤ４１の駆動時間を制御することにより、スイッチング素子のＯＮ／ＯＦＦ制御が可能となり、先の第１の実施形態と同様の効果が得られる。
【００５６】
なお、本実施形態では、ＬＤ４１からの光を十分吸収するために、絶縁膜３４としては赤外光吸収性の高い材料を選択する必要がある。さらに、絶縁膜３４の上側には透明な断熱性の高い材料を、相変化膜３３の下側にも断熱性の高い材料を配置するのが望ましい。また、相変化膜３３自体が赤外光吸収性の高い材料であれば、絶縁膜３４を省略することも可能である。
【００５７】
（第６の実施形態）
図１１は、本発明の第６の実施形態に係わるスイッチング素子の概略構成を示す斜視図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５８】
本実施形態が先に説明した第１の実施形態と異なる点は、熱源として抵抗加熱体の代わりに電子源を用いることにある。即ち、絶縁膜３４上には抵抗加熱体３５は形成されておらず、代わりにＦＥＤ等の微小電子源４２が配置されている。
【００５９】
より具体的には、熱源として曲率半径の小さな微小電子源４２を相変化膜３３の近傍に配置し、相変化膜３３の下部に入出力電極３１，３２とは独立にアノード電極４３を設ける。そして、電子源４２に対してアノード電極４３に所望の電圧をかけ、電子線を放出させる。この電子線が相変化膜３３に吸収されて、熱に変わる。従って、電子線を当てる時間を制御することで、相変化膜３３の温度を制御することができる。なお、相変化膜３３における電子線の吸収量が低い場合は、相変化膜３３上に電子線の吸収係数の高い絶縁膜を配置すればよい。
【００６０】
このような構成であれば、電子源４２を駆動することにより相変化膜３３を加熱することがで、電子源４２の駆動時間を制御することにより、スイッチング素子のＯＮ／ＯＦＦ制御が可能となる。従って、先の第１の実施形態と同様の効果が得られる。
【００６１】
（第７の実施形態）
図１２は、本発明の第７の実施形態を説明するためのもので、（ａ）は６トランジスタからなる従来のマルチプレクサの回路構成図、（ｂ）は本実施形態のマルチプレクサの回路構成図である。
【００６２】
図１２（ａ）に示すように、従来のマルチプレクサは、２つのトランスファゲート８１，８２とインバータ８３から構成されている。トランスファゲート及びインバータは共に２つのＭＯＳトランジスタで構成されていることから、図１２（ａ）のマルチプレクサにおけるＭＯＳトランジスタ数は合計で６個である。
【００６３】
これに対し本実施形態のマルチプレクサは、図１２（ｂ）に示すように、図１２（ａ）のトランスファゲート８１，８２の代わりに前記図３，図４又は図７に示すようなスイッチング素子８５，８６とそれぞれに直列接続した非線形素子８７，８８（図の＋から−へ電流を流す場合に低抵抗になる）とを用いることにより構成される。ここでＡ，Ｂ，Ｓへのデジタル入力信号は、Ｖ0［Ｖ］又は０［Ｖ］を取るものとし、Ｖ0［Ｖ］の半分をスイッチング素子の制御ゲートに極性を選んで印加することで、スイッチング素子の抵抗を変化させることができるようにＶ0 を決める。スイッチング素子８５，８６の制御ゲートの一方には固定電圧０．５Ｖ0［Ｖ］が加えられているので、スイッチング素子の制御ゲートには入力信号Ｓの相補的な（極性が逆の）信号が入力される。従って、この相補的な信号の一方で相変化膜が結晶相、他方でアモルファス相となるようにすれば、図１２（ｂ）の動作は図１２（ａ）と全く同じとなる。
【００６４】
このように本実施形態では、ＭＯＳトランジスタは不要であり、ＭＯＳトランジスタよりも小型のダイオードを２個設けるだけでよいので、回路面積は激減する。またＭＯＳトランジスタが無くなる為、スタティックな消費電流が激減することで消費電力も下がる。つまり、小型化と共に低消費電力の効果がある。
【００６５】
（第８の実施形態）
図１３は、本発明の第８の実施形態を説明するためのもので、（ａ）は６トランジスタからなる従来の排他的論理和（ＸＯＲ）の回路構成図、（ｂ）（ｃ）は本実施形態のＸＯＲの回路構成を説明するための図である。
【００６６】
図１３（ａ）に示すように、従来のＸＯＲ回路は、２つのトランスファゲート８９，９０と２つのインバータ９１，９２から構成されている。トランスファゲート及びインバータは共に２つのＭＯＳトランジスタで構成されていることから、図１３（ａ）のマルチプレクサにおけるＭＯＳトランジスタ数は合計で８個である。
【００６７】
これに対して本実施形態のＸＯＲ回路は、図１３（ｂ）に示すようなスイッチング素子９３とそれぞれに直列接続した非線形素子９４（図の＋から−へ電流を流す場合に低抵抗になる）とからなるスイッチングブロック（便宜的に図に示した記号を使う）９５を用いることにより構成される。
【００６８】
スイッチングブロックの動作は、第７の実施形態で説明したものと同じである。この場合、スイッチングブロック４つでＸＯＲが構成でき、ＭＯＳトランジスタよりも小型のダイオードを４個設ければよいので、回路面積は激減する。また、ＭＯＳトランジスタが無くなるため、スタティックな消費電流が激減することで消費電力も下がる。つまり、小型化と共に低消費電力の効果がある。
【００６９】
図１３（ｃ）に示すように本実施形態は、９６と９７のインバータ（ＮＯＴ回路）と、９８と９９のＡＮＤ回路から構成されている。ＮＯＴ回路とＡＮＤ回路を組み合わせれば、ＮＡＮＤ，ＯＲ，ＮＯＲ回路等、全ての種類の論理回路が、本実施形態のスイッチングブロックで構成できる。
【００７０】
（第９の実施形態）
図１４は、本発明の第９の実施形態を説明するためのもので、第８の実施形態で説明したスイッチングブロック２個からなる不揮発メモリである。
【００７１】
２つのスイッチングブロック１００，１０１はデジタル入力信号（Ｖ0Ｖ又は０Ｖ）に対して相補的にスイッチＯＮ，ＯＦＦするようになっており、出力は入力信号と逆の信号となり、インバータとしても機能するが、出力が（Ｖ0［Ｖ］又は０［Ｖ］）で不揮発のため、メモリとして用いることができる。ＳＲＡＭが不揮発化したメモリとして考えることができ、ＳＲＡＭの代替にすることが可能である。
【００７２】
（第１０の実施形態）
図１５は、本発明の第１０の実施形態を説明するためのもので、イオン伝導現象を利用したスイッチング素子の平面模式図（ａ）と、断面図（ｂ）である。
【００７３】
スパッタ法でＳｉＯ2 膜上に銀・ゲルマニウム・セレンを成膜した後に、銀・ゲルマニウム・セレンの化合物１０２をリソグラフィとエッチングで形成する。そして、銀・ゲルマニウム・セレンの化合物１０２上の一部に制御ゲートとなるアルミニウム配線１０３を設ける。このとき、アルミニウム配線１０３の先端部１０４には銀をリソグラフィとエッチングにより設ける。
【００７４】
また、銀・ゲルマニウム・セレンの化合物１０２の上に、アルミニウム配線１０３と離間して、制御ゲートとなるアルミニウム配線１０５を設ける。そして、制御ゲート配線１０３，１０５間に、入力電極１０６と出力電極１０７をリソグラフィとエッチングにより設ける。
【００７５】
このような構成において、制御ゲート配線１０３と１０５の間に、１０３側がプラスになるように電圧をかけると、制御ゲート配線１０３の先端部１０４から銀のプラスイオンが銀・ゲルマニウム・セレンの化合物１０２内を伝導していき、配線１０５表面から電子が供給される。そして、中性化した銀イオンが配線１０５の表面から析出して、金属フィラメント１０８を形成して、電極先端部１０４方向に向かって連続的に伸びて行く。この結果、金属フィラメント１０８を通じて、入出力電極１０６と１０７は短絡することになる。このあと、逆に１０３側がマイナスになるように制御ゲート配線１０３と１０４の間に電圧をかけると、金属フィラメント１０８は再びイオン化して、金属フィラメント１０８は縮んでいき、入出力電極１０６と１０７は再び開放状態になる。
【００７６】
この原理により、制御ゲート配線１０３，１０５間にかける電圧の極性により、入出力電極間をＯＮ・ＯＦＦできるスイッチング素子となる。この素子は、第２と、第７から第９の実施形態におけるスイッチング素子と同じ役目を果たすので、本実施形態のスイッチング素子を用いて、第２と、第７から第９の実施形態と同様の機能を実現することができる。
【００７７】
なお、本実施形態においては、銀・ゲルマニウム・セレンの化合物１０２の代わりにＣｕを硫化して作ったＣｕＳを用いることも可能である。
【００７８】
（第１１の実施形態）
図１６は、本発明の第１１の実施形態を説明するためのもので、イオン伝導現象を利用したスイッチング素子の断面模式図である。
【００７９】
制御ゲートとなる銅配線（第１の金属配線）１１０の上に、Ｃｕを硫化して作ったＣｕＳ層１０９を設ける。ＣｕＳ層１０９上に、入力電極１１２と、出力電極１１３をリソグラフィ、エッチングにより数十ｎｍのピッチで設ける。この上にさらにＣｕを堆積して硫化することでＣｕＳ層１０９の中に電極１１２，１１３を埋め込む。そして、このＣｕＳ層１０９の上に制御ゲート（第２の金属配線）１１１をチタンで同様に作る。
【００８０】
なお、上記の説明では、配線１１０と電極１１２，１１３と配線１１１を順次積層して構成したが、これらを平面的に設けても良い。即ち、Ｃｕを硫化して作ったＣｕＳ層１０９の上に、銅配線１１０，１１１を離間して設け、これらの配線１１０，１１１間に入力電極１１２と出力電極１１３を設けるようにしてもよい。
【００８１】
このような構成において、制御ゲート１１０と１１１の間に、１１０側がプラスになるように電圧をかけると、１１０から銅のプラスイオンがＣｕＳ層１０９内を伝導していき、制御ゲート１１１表面から電子が供給され、中性化した銅イオンが制御ゲート１１１表面から析出して、銅フィラメント１１４を形成して、制御ゲート１１０方向に向かって連続的に伸びて行く。この結果、銅フィラメント１１４を通じて、入出力電極１１２と１１３は短絡することになる。このあと、逆に制御ゲート１１０側がマイナスになるように１１０と１１１の間に電圧をかけると、銅フィラメント１１４は再びイオン化して、銅フィラメント１１４は縮んでいき、入出力電極１１２と１１３は再び開放状態になる。
【００８２】
この原理により、制御ゲート間にかける電圧の極性により、入出力間をＯＮ・ＯＦＦできるスイッチング素子となる。この素子は、第２と、第７から第９の実施形態におけるスイッチング素子と同じ役目を果たすので、本実施形態のスイッチング素子を用いて、第２と、第７から第９の実施形態と同様の機能を実現することができる。
【００８３】
図１７は、本実施形態の効果を説明するためのもので、（ａ）は二端子固体電解質スイッチをメモリ素子に用いた場合の回路構成図、（ｂ）は四端子固体電解質スイッチをメモリ素子に用いた場合の回路構成図である。図１７（ａ）に示すように、二端子固体電解質スイッチ１２０をメモリ素子に用いる場合、スイッチング素子１２０の二つの電極１１０，１１１に対してそれぞれ、書き込み回路，消去回路，読み出し回路を切り替えるための切り替えスイッチが必要となる。即ち、一つの素子に６つの切り替えスイッチが必要となり、切り替え用トランジスタ数が多くなる。
【００８４】
これに対し、本実施形態のような四端子固体電解質スイッチ１３０をメモリ素子に用いる場合、入出力電極１１２，１１３には読み出し回路を常に接続しておけばよいので、電極１１０，１１１に対してそれぞれ、書き込み回路と消去回路を切り替えるための切り替えスイッチが必要となる。即ち、一つの素子に４つの切り替えスイッチで済むため、切り替え用トランジスタの数を削減することができる。従って、チップ面積削減効果が得られる。
【００８５】
さらに、素子のＯＮ・ＯＦＦ動作電圧を調整することで、他のデジタル回路出力をこの四端子固体電解質スイッチに入力することで、書き込み消去を行うことも可能である。この場合、書き込み回路と消去回路無しとなるで、さらに回路を小型化・簡素化できる。
【００８６】
（第１２の実施形態）
図１８は、本発明の第１２の実施形態を説明するためのもので、イオン伝導現象を利用したスイッチング素子の平面模式図（ａ）と、斜視図（ｂ）である。
【００８７】
スパッタ法でＳｉＯ2 膜２０１上に銀・ゲルマニウム・セレンを成膜した後に、銀・ゲルマニウム・セレンの化合物２０２をリソグラフィとエッチングで形成し、銀・ゲルマニウム・セレンの化合物２０２を囲むように再度ＳｉＯ2 膜２０１をスパッタとリソグラフィとエッチングで形成する。
【００８８】
次いで、化合物２０２の一端側に、制御ゲート（ＢＧ）となる第１の電極３０１をアルミニウム配線で形成する。化合物２０２の他端側に、第１の電極３０１と対向する制御ゲート（ＦＧ）となる第２の電極３０２をアルミニウム配線で形成する。さらに、これらの電極３０１，３０２間に、先端部２０７に銀をリソグラフィとエッチングにより設けた入力電極３０３（第３の電極）と、出力電極（第４の電極）３０４をリソグラフィとエッチングにより設ける。なお、第４の電極３０４は第３の電極３０３よりも第２の電極３０２に近い位置に設ける。
【００８９】
このとき、制御ゲートＦＧ（第２の電極３０２）と銀・ゲルマニウム・セレンの化合物２０２との間に存在するＳｉＯ2 膜はトンネルバリアとする。また、制御ゲートＢＧ（第１の電極３０１）と銀・ゲルマニウム・セレンの化合物２０２との間に存在するＳｉＯ2 はその膜を介した電子の移動は起こらないものにする。具体的には、制御ゲートＢＧは化合物２０２の直上ではなく、化合物２０２の周辺に沿ってＳｉＯ2 膜２０１上に形成されており、制御ゲートＦＧは化合物２０２上に膜厚３ｎｍ程度のトンネル絶縁膜２０５を介して設けられている。
【００９０】
なお、上記の例では、銀・ゲルマニウム・セレンの化合物２０２上に各電極３０１〜３０４を同一層として形成したが、第１１の実施形態のようにこれらを積層して形成することも可能である。
【００９１】
このような構成において、制御ゲートＢＧに−Ｖ0［Ｖ］、制御ゲートＦＧに０［Ｖ］の電圧をかけると、入力電極３０３の先端から銀のプラスイオンが銀・ゲルマニウム・セレンの化合物２０２内を伝導していき、制御ゲートＢＧ側の銀・ゲルマニウム・セレンの化合物２０２内ではＳｉＯ2 膜２０１が厚いため、電子が供給されず銀イオンは飽和した状態となる。一方、制御ゲートＦＧ側の銀・ゲルマニウム・セレンの化合物２０２内では、制御ゲートＦＧからトンネル電導により電子が供給され、中性化した銀イオンが銀・ゲルマニウム・セレンの化合物２０２とトンネル絶縁膜２０５の界面から析出して、銀フィラメント２０８を形成し、出力電極３０４の下を通って入力電極３０３の先端方向に向かって連続的に伸びて行く。この結果、銀フィラメント２０８を通じて、入出力電極３０３，３０４は短絡することになる。このあと、逆に制御ゲートＦＧ側にＶ0［Ｖ］の電圧をかけると、銀フィラメント２０８は再びイオン化して、銀フィラメント２０８は縮んでいき、入出力電極３０３，３０４間は再び開放状態になる。
【００９２】
図１９に、本実施形態のスイッチング素子を用いてインバータを構成した例を示す。第１の電極３０１には、バックゲート（ＢＧ）として固定電圧−Ｖ0 が印加される。第２の電極３０２には、ゲート入力としてＶ0［Ｖ］又は０［Ｖ］が印加される。第３の電極３０３には固定電圧Ｖ0［Ｖ］が印加される。第４の電極３０４と接地端との間には、負荷３５０が接続される。
【００９３】
図２０（ａ）に示すように、第２の電極３０２に入力電圧として０［Ｖ］を入力すると、Ａｇのイオン伝導が第３の電極３０３の先端部のＡｇ電極２０７から、電極３０２に向かって起きる。電極３０２では、トンネル絶縁膜２０５を介して、電子が供給されるので、Ａｇイオンが中性化して、金属のウィスカが形成され、電極３０２からＡｇ電極２０７に向かって成長して行く。この結果、固定電圧入力電極としての第３の電極３０３と出力電極としての第４の電極３０４が短絡する。
【００９４】
一方、図２０（ｂ）に示すように、第２の電極３０２に入力電圧としてＶ0［Ｖ］を入力すると、Ａｇイオンの入力電極伝導が、Ａｇウィスカの先端からＡｇイオンがバックゲート側に溶け出して短くなる。このため、固定電圧入力電極としての第３の電極３０３と出力電極としての第４の電極３０４が絶縁化されて、ＯＦＦ状態となる。
【００９５】
この原理により本実施形態素子は、制御ゲートＦＧにかける電圧の高低により、入出力間をＯＮ・ＯＦＦできるスイッチング素子となる。この素子は、第２と、第７から第９の実施形態におけるスイッチング素子と同じ役目を果たすので、本実施形態のスイッチング素子を用いて、第２と、第７から第９の実施形態と同様の機能を実現することができる。
【００９６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、相変化膜としてＧｅＳｅＴｅを用いたが、その他のカルコゲナイド系物質を用いることができる。さらに、カルコゲナイド系物質に限らず、温度によって結晶状態が変化し、結晶状態によって抵抗値が大きく変化する材料であれば用いることが可能である。
【００９７】
また、相変化膜上に形成する絶縁膜の材料や抵抗加熱体の材料等は、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００９８】
【図１】２端子型スイッチング素子の概略構造を示す断面図。
【図２】本発明に用いたスイッチング素子の概略構造を示す斜視図。
【図３】第１の実施形態に係わるスイッチング素子の概略構造を示す斜視図。
【図４】第１の実施形態に係わるスイッチング素子の概略構造を示す平面図。
【図５】第１の実施形態のスイッチング素子の製造工程を示す断面図。
【図６】第２の実施形態に係わる線路切り換え装置を示す回路構成図。
【図７】第３の実施形態に係わるスイッチング素子の概略構造を示す斜視図。
【図８】図７のスイッチング素子に用いた非線形抵抗素子の電圧−電流特性を示す図。
【図９】非線形抵抗素子の具体例を示す図。
【図１０】第５の実施形態に係わるスイッチング素子の概略構成を示す斜視図。
【図１１】第６の実施形態に係わるスイッチング素子の概略構成を示す斜視図。
【図１２】第７の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【図１３】第８の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【図１４】第９の実施形態に係わるスイッチング素子を用いた論理回路の例を示す回路構成図。
【図１５】第１０の実施形態に係わるスイッチング素子を用いた論理回路の例を示す平面図と断面図。
【図１６】第１１の実施形態に係わるスイッチング素子を用いた論理回路の例を示す断面図。
【図１７】第１１の実施形態の効果を説明するためのもので、二端子固体電解質スイッチの回路構成図と四端子固体電解質スイッチの回路構成図。
【図１８】第１２の実施形態に係わるスイッチング素子を用いた論理回路の例を示す平面図と斜視図。
【図１９】図１８のスイッチング素子を用いたインバータの構成例を示す回路構成図。
【図２０】図１９に示す構成のインバータのオン・オフ状態を示す図。
【符号の説明】
【００９９】
１１…Ｃｕ電極
１２，１０９…ＣｕＳ層（高抵抗層）
１３…Ｔｉ電極
２１，３１…入力電極
２２，３２…出力電極
２３，３３…ＧｅＳｅＴｅ層（相変化膜）
２４，３４…絶縁膜
２５…熱源（加熱機構）
３０…Ａｌ膜
３５…抵抗加熱体
３６，３７…通電用電極
３８，９４…非線形抵抗素子
６１，６２…配線
６３…論理回路
６４…スイッチング素子
６５…制御回路
７１…ｎ型Ｓｉ基板
７２…ｐ型Ｓｉ層
７３…ｎ+ 型Ｓｉ基板
７４…ポリＳｉ層
８１，８２，８９，９０…トランスファゲート
８３，９１，９２…インバータ
８５，８６，９３…スイッチング素子
９５…スイッチングブロック
１００，１０１…不揮発性メモリ
１０２…銀・ゲルマニウム・セレン化合物
１０３…アルミ配線
１０４…先端部
１０５，１１０，１１１…制御ゲート
１０６，１０７，１１２，１１３…入出力配線
１０８，１１４…金属フィラメント
２０１…ＳｉＯ2 膜
２０２…銀・ゲルマニウム・セレン化合物
２０５…トンネル絶縁膜
２０７…先端部（Ａｇ電極）
２０８…銀フィラメント
３０１…第１の金属電極
３０２…第２の金属電極
３０３…第３の金属電極
３０４…第４の金属電極
３５０…負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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