(57)【要約】【課題】  アレイ状に配列されたＣＭＵＴをそれぞれ独立して制御するために、ＣＭＵＴの下部電極を分割する場合、ＣＭＵＴの動作信頼性が低下することを防止できる技術を提供する。また、空洞部の絶縁膜（メンブレン）に突形状あるいはへこみ形状の歪みを生じることを防止する技術を提供する。【解決手段】  各ＣＭＵＴを独立に制御するために分割された下部電極１００８の大きさを空洞部１００９の大きさよりも大きくすることを特長とする。また、ＣＭＵＴの上部電極１０１１の大きさを空洞部１００９の大きさよりも大きくすることも特長とする。【選択図】  図１８
2006211185.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）個々の超音波トランスデューサで独立して制御できる第１電極と、
（ｂ）前記第１電極上に形成された空洞層と、
（ｃ）前記空洞層を覆うように形成された絶縁膜と、
（ｄ）前記絶縁膜上に形成された第２電極とを備え、
前記第２電極の大きさは前記空洞層の大きさよりも大きいことを特徴とする超音波トランスデューサ。
【請求項２】
前記第２電極の面積は前記空洞層の面積よりも大きいことを特徴とする請求項１記載の超音波トランスデューサ。
【請求項３】
前記第２電極の径は前記空洞層の径よりも大きいことを特徴とする請求項１記載の超音波トランスデューサ。
【請求項４】
前記第２電極および前記空洞層は略六角形の形状をしており、前記第２電極の対角線の長さは、前記空洞層の対角線の長さよりも長いことを特徴とする請求項１記載の超音波トランスデューサ。
【請求項５】
前記第２電極は前記空洞層を覆うように形成されていることを特徴とする請求項１記載の超音波トランスデューサ。
【請求項６】
前記第１電極の大きさは、前記空洞層の大きさよりも小さいことを特徴とする請求項１記載の超音波トランスデューサ。
【請求項７】
前記超音波トランスデューサは、トランジスタおよび配線が形成された半導体基板の最上層に形成されていることを特徴とする請求項１記載の超音波トランスデューサ。
【請求項８】
（ａ）個々の超音波トランスデューサで独立して制御できる第１電極と、
（ｂ）前記第１電極上に形成された空洞層と、
（ｃ）前記空洞層を覆うように形成された絶縁膜と、
（ｄ）前記絶縁膜上に形成された第２電極とを備え、
前記第１電極の大きさおよび前記第２電極の大きさは前記空洞層の大きさよりも大きいことを特徴とする超音波トランスデューサ。
【請求項９】
（ａ）個々の超音波トランスデューサで独立して制御できる第１電極を形成する工程と、
（ｂ）前記第１電極上に犠牲層を形成する工程と、
（ｃ）前記犠牲層を覆うように第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に第２電極を形成する工程と、
（ｅ）前記第２電極および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
（ｆ）前記第１絶縁膜および前記第２絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、
（ｇ）前記開口部を利用して前記犠牲層を除去することにより空洞層を形成する工程とを備え、
前記第２電極の大きさを前記空洞層の大きさよりも大きく形成することを特徴とする超音波トランスデューサの製造方法。
【請求項１０】
前記第１電極の大きさを前記空洞層の大きさよりも小さく形成することを特徴とする請求項９記載の超音波トランスデューサの製造方法。
【請求項１１】
前記第１電極の大きさを前記空洞層の大きさよりも大きく形成することを特徴とする請求項９記載の超音波トランスデューサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波トランスデューサとその製造方法に関するものである。特に、ＭＥＭＳ（Micro Electro Mechanical System）技術により製造した超音波トランスデューサおよび超音波トランスデューサアレイと、その最適な製造方法に関する。
【背景技術】
【０００２】
超音波トランスデューサは超音波を送信、受信することにより、人体内の腫瘍などの診断に用いられている。
【０００３】
これまでは、圧電体の振動を利用した超音波トランスデューサが用いられてきたが、近年のＭＥＭＳ技術の進歩により、振動部をシリコン基板上に作製した容量検出型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）が実用化を目指して盛んに開発されている。
【０００４】
米国特許第６３２０２３９Ｂ１号明細書（特許文献１）には、単体のＣＭＵＴとアレイ状に配置したＣＭＵＴが開示されている。
【０００５】
米国特許第６５７１４４５Ｂ２号明細書（特許文献２）および米国特許第６５６２６５０２号明細書（特許文献３）には、シリコン基板上に形成された信号処理回路の上層にＣＭＵＴを形成する技術が開示されている。
【０００６】
２００３  ＩＥＥＥ  ＵＬＴＲＡＳＯＮＩＣＳ  ＳＹＭＰＯＳＩＵＭ、ｐ５７７−ｐ５８０（非特許文献１）には、ＣＭＵＴにおいて下部電極を空洞層より大きくした技術が開示されている。
【特許文献１】米国特許第６３２０２３９Ｂ１号明細書
【特許文献２】米国特許第６５７１４４５Ｂ２号明細書
【特許文献３】米国特許第６５６２６５０Ｂ２号明細書
【非特許文献１】２００３  ＩＥＥＥ  ＵＬＴＲＡＳＯＮＩＣＳ  ＳＹＭＰＯＳＩＵＭ、ｐ５７７−ｐ５８０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の圧電体を用いたトランスデューサと比較して、ＣＭＵＴは使用できる超音波の周波数帯域が広い、あるいは高感度であるなどの利点がある。またＬＳＩ加工技術を用いて作製するので微細加工が可能である。特に、１つの超音波素子をアレイ状に並べて、それぞれの素子を独立に制御を行う場合には、ＣＭＵＴは必須となると考えられる。何故ならば、各素子への配線が必要になり、アレイ内の配線数は膨大な数になることが考えられるが、配線や、さらには超音波送受信部からの信号処理回路の１チップへの混載も、ＣＭＵＴでは可能だからである。
【０００８】
図１を用いてＣＭＵＴの基本的な構造および動作を説明する。下部電極１０１の上層に空洞部（空洞層）１０２が形成されており、メンブレン１０３が空洞部１０２を囲む構造をしている。メンブレン１０３の上層には上部電極１０４が配置されている。なお、図１における下部電極１０１は、複数のＣＭＵＴに共通の電極であり、個々のＣＭＵＴ毎に分割されて独立に制御される電極ではない。
【０００９】
上部電極１０４と下部電極１０１の間に直流電圧と交流電圧を重畳すると、静電気力が上部電極１０４と下部電極１０１の間に働き、メンブレン１０３および上部電極１０４が印加した交流電圧の周波数で振動することで、超音波を発信する。
【００１０】
逆に、受信の場合は、メンブレン１０３の表面に到達した超音波の圧力により、メンブレン１０３および上部電極１０４が振動する。すると、上部電極１０４と下部電極１０１との間の距離が変化するため、容量の変化として超音波を検出できる。
【００１１】
上記動作原理からも明らかであるが、電極間の静電力変化によるメンブレンの振動と、振動による電極間の容量変化を利用して超音波の発信および受信をおこなうので、空洞部の厚さ制御やメンブレンの形状制御が、安定した動作やデバイスの信頼性向上には重要な点となる。
【００１２】
特許文献１では、信号処理回路を作製したシリコン基板上に、シリコン基板表面を共通の下部電極として用いたＣＭＵＴアレイが形成されている。
【００１３】
シリコン基板を下部電極として利用しているので、空洞部およびメンブレンの形成は平坦化された面上で行うことができ、空洞部およびメンブレンの形状は下地の段差の影響を受けない。
【００１４】
しかし、シリコン基板を共通の下部電極として用いるので、各ＣＭＵＴを個別に制御することはできない。また、ＣＭＵＴと信号処理回路が同一基板上に横並びで形成されるために、ＣＭＵＴと信号処理回路を混載したチップとしては、面積が大きくなり、１チップ当りの製造コストは大きくなってしまう問題点がある。
【００１５】
この解決策として、特許文献２および特許文献３では、シリコン基板上に形成された信号処理回路の上層にＣＭＵＴを形成する方法が示されている。ここでは、ＣＭＵＴの下部電極は、各ＣＭＵＴのために分離されているので、各ＣＭＵＴを個別に独立して制御することができる。さらに、信号処理回路の上層にＣＭＵＴを形成するので、チップの面積は特許文献１に開示された技術と比較して小さくなり、チップの低コスト化に繋がる。
【００１６】
しかし、上部電極と下部電極の間の寄生容量を減じる目的で、上部電極と下部電極の大きさを空洞部の大きさよりも小さくしているために、メンブレンには下部電極による段差が反映されてしまい、メンブレンの特定の部分（角部）にストレスが過剰にかかる。このため、メンブレンに割れや欠けが生じて、ＣＭＵＴの動作信頼性が低下する。これを回避する手段として、下部電極を形成した後にＣＭＰ（Chemical Mechanical Polishing）を行い、下部電極の上層を平坦化することも開示されているが、現状のＣＭＰ技術では、制御できる研磨膜厚の点やディッシングやエロージョンといった部分的に過剰な研磨が起きる点から、ＣＭＵＴの加工に要求される精度は達成できない。さらには、上部電極の大きさが空洞部の大きさよりも小さいために、メンブレンが一様な膜質、膜厚でなく、材料の残留応力に起因したメンブレンの歪みが発生しやすい問題点がある。すなわち、メンブレンの大きさに比べて上部電極が小さいために、メンブレンの一部上にだけ上部電極が形成されている。したがって、メンブレン上に形成されている膜質および膜厚はメンブレン上にわたって一様でないため、例えば上部電極を構成する導体膜の残留応力でメンブレンに歪みが生じやすくなる。
【００１７】
本発明の目的は、アレイ状に配列されたＣＭＵＴをそれぞれ独立して制御するために、ＣＭＵＴの下部電極を分割する場合、下部電極に起因する下地段差を反映してメンブレンの特定の部分にストレスがかかり動作信頼性が低下することを防止できる技術を提供することにある。
【００１８】
また、本発明の他の目的は、メンブレン上の積層膜が一様な膜質、膜厚ではない場合に、上部の積層膜に存在する残留応力に起因してメンブレンに突形状あるいはへこみ形状の歪みを生じることを防止する技術を提供することにある。すなわち、ＣＭＵＴを設計通りに形成するとともに感度低下を防止できる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明による超音波トランスデューサは、（ａ）個々の超音波トランスデューサで独立して制御できる第１電極と、（ｂ）前記第１電極上に形成された空洞層と、（ｃ）前記空洞層を覆うように形成された絶縁膜と、（ｄ）前記絶縁膜上に形成された第２電極とを備え、前記第２電極の大きさは前記空洞層の大きさよりも大きいことを特徴とするものである。
【００２２】
また、本発明による超音波トランスデューサの製造方法は、（ａ）個々の超音波トランスデューサで独立して制御できる第１電極を形成する工程と、（ｂ）前記第１電極上に犠牲層を形成する工程と、（ｃ）前記犠牲層を覆うように第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に第２電極を形成する工程と、（ｅ）前記第２電極および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、（ｆ）前記第１絶縁膜および前記第２絶縁膜を貫通して前記犠牲層に達する開口部を形成する工程と、（ｇ）前記開口部を利用して前記犠牲層を除去することにより空洞層を形成する工程とを備え、前記第２電極の大きさを前記空洞層の大きさよりも大きく形成することを特徴とするものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
各ＣＭＵＴを独立に制御するために分割された下部電極の大きさを空洞部の大きさよりも大きくすることにより、下地段差に影響されずにメンブレンを形成することが可能となり、ＣＭＵＴの動作信頼性向上を図ることができる。また、ＣＭＵＴの上部電極の大きさを空洞部の大きさよりも大きくすることにより、メンブレン上の積層膜が一様な膜質、膜厚となり、歪みを抑制することが可能になる。このため、ＣＭＵＴの構造制御が容易となり、ＣＭＵＴを設計通りに形成するとともにメンブレンの歪みに起因した感度低下を防止できる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
なお、平面図であっても理解を容易にするため、ハッチングを付す場合がある。
【００３０】
下記の実施の形態の記載では、構造信頼性が高いＣＭＵＴを作製するという目的を電極と空洞部の相対的な大きさを規定することで実現している。
【００３１】
（実施の形態１）
図２は１つのＣＭＵＴの上面図である。２０１は下部電極、２０２は空洞部（空洞層）、２０３は上部電極、２０４は上部電極へ接続するプラグ、２０５は空洞部２０２を形成するためのウエットエッチング孔である。すなわち、ウエットエッチング孔２０５は、空洞部２０２に接続されている。実際には、空洞部２０２は絶縁膜により囲まれているので、上面からは見ることはできないが、図２では、理解の助けのために示してある。この上面図からもわかる様に、本実施の形態１では、下部電極２０１の大きさが空洞部２０２の大きさよりも大きくなるようになっている点に一つの特徴がある。つまり、下部電極２０１の面積は、空洞部２０２の面積よりも大きくなっており、下部電極２０１の内部に空洞部２０２が包含されている。具体的に、例えば下部電極２０１、空洞部２０２および上部電極２０３は、略六角形の形状をしており、下部電極２０１の対角線の長さ（径）は約５５μｍであり、空洞部２０２の対角線の長さ（径）は約５０μｍとなっている。なお、図２は平面図であるが、理解しやすくするために、ハッチングを付している。
【００３２】
図３（ａ）は図２のＡ−Ａ断面を示しており、図３（ｂ）は図２のＢ−Ｂ断面を示している。図３（ａ）および図３（ｂ）に示すように、半導体基板に形成された配線層３０１は、層間絶縁膜３０３に形成されたビア３０２を介してＣＭＵＴの下部電極３０４（図２の下部電極２０１に対応）と上部電極３０７（図２の上部電極２０３に対応）へ電気接続している。下部電極３０４の上層には空洞部３０５（図２の空洞部２０２に対応）が形成されている。下部電極３０４の大きさは空洞部３０５の大きさよりも大きくなるようにしている。空洞部３０５を囲むように絶縁膜（メンブレン）３０８を形成し、絶縁膜３０８の上層に上部電極３０７が形成されている。上部電極３０７と配線層３０１はプラグ３０６を介して電気接続されている。上部電極３０７の上層には絶縁膜３０９と絶縁膜３１０が形成されている。また、絶縁膜３０８および絶縁膜３０９にはこれらの膜を貫通する孔３１１が形成されている。この孔３１１は、空洞部３０５を形成するために形成されたものであり、空洞部３０５の形成後、絶縁膜３１０によって埋め込まれている。
【００３３】
本実施の形態１の特徴は、図２および図３（ａ）、（ｂ）に示すように、下部電極３０４の大きさを空洞部３０５の大きさよりも大きくなるようにした点にある。このように構成することにより、下部電極３０４の段差の影響を受けずに空洞部３０５を形成することができる。つまり、下部電極３０４が空洞部３０５に比べて小さい場合、空洞部３０５には段差が生じる。すなわち、空洞部３０５を覆っている絶縁膜３０８に段差が生じて、空洞部３０５の内部に角部（突起）が形成される。このような角部には、応力ストレスがかかりやすいため、割れたり欠けたりしやすい。このため、絶縁膜３０８が破損し、ＣＭＵＴの動作信頼性を低下させる原因となる。しかし、本実施の形態１では、下部電極３０４の大きさを空洞部３０５の大きさよりも大きくしているので、空洞部３０５に段差は生じない。したがって、絶縁膜３０８にも角部が生じない。すなわち、本実施の形態１では、絶縁膜３０８に角部が発生しないので、応力の局所集中を防止でき、応力を緩和することができる。このため、ＣＭＵＴの動作信頼性を向上させることができる。
【００３４】
次に、図面を用いて本実施の形態１に記載されたＣＭＵＴの製造方法を説明する。図４〜図１２中の（ａ）は、図２中のＡ−Ａ断面方向を示しており、図４〜図１２中の（ｂ）は、図２中のＢ−Ｂ断面方向を示している。
【００３５】
まず、図４（ａ）、（ｂ）に示すように、窒化チタン膜とアルミニウム合金膜と窒化チタン膜の積層して配線４０１を形成する。そして、この配線４０１上にプラズマＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜（層間絶縁膜）４０２を約７００ｎｍ堆積させる。その後、酸化シリコン膜４０２の上面をＣＭＰ法により平坦化を行う。次に、フォトリソグラフィ技術とドライエッチング技術により、配線４０１と後述するＣＭＵＴとを電気的に接続するための孔４０３を開口する。その後、スパッタリング法により開口部４０３を埋め込むことができる膜厚のタングステン膜を堆積する。そして、酸化シリコン膜上に堆積した余分なタングステン膜をＣＭＰ法により除去する。なお、本実施の形態１では、ＣＭＰ法を２回使用しているが、この段階では、酸化シリコン膜４０２の厚さの制御は通常のＬＳＩ製造技術に用いられている程度でよい。
【００３６】
次に、ＣＭＰ法によって平坦化された酸化シリコン膜４０２および孔４０３の上面にタングステン膜をスパッタリング法により約１００ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、下部電極４０４を形成する（図５（ａ）、（ｂ））。
【００３７】
次に、下部電極４０４と酸化シリコン膜４０２の上面にＳＯＧ膜（Spin-On-Glass）を塗布法により約１００ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、下部電極４０４の大きさよりも小さいＳＯＧ膜を残す。この残された部分（ＳＯＧ膜）が犠牲層４０５となり、その後の工程で空洞部となる（図６（ａ）、（ｂ））。
【００３８】
続いて、犠牲層４０５、下部電極４０４および酸化シリコン膜４０２を覆うように、プラズマＣＶＤ法により窒化シリコン膜４０６を２００ｎｍ堆積する（図７（ａ）、（ｂ））。
【００３９】
次に、窒化シリコン膜４０６にフォトリソグラフィ技術およびドライエッチング技術を使用することにより、開口部４０７を形成する。その後、ＣＭＵＴの上部電極４０８を形成するため、スパッタリング法により窒化チタン膜とアルミニウム合金膜と窒化チタン膜の積層膜をそれぞれ５０ｎｍ、３００ｎｍ、５０ｎｍ堆積する。そして、フォトリソグラフィ技術とドライエッチング技術により、上部電極４０８を形成する（図８（ａ）、（ｂ））。ここで、あらかじめ窒化シリコン膜４０６に開口部４０７を設けてあるので、上部電極４０８と同時に開口部４０７を埋め込むことにより、上部電極４０８と配線４０１とを電気接続することができる。
【００４０】
次にプラズマＣＶＤ法により、窒化シリコン膜４０９を窒化シリコン膜４０６および上部電極４０８を覆うように３００ｎｍ堆積する（図９(ａ)、（ｂ））。
【００４１】
続いて、窒化シリコン膜４０６および窒化シリコン膜４０９にフォトリソグラフィ技術とドライエッチング技術を使用して犠牲層４０５に到達する開口部４１０を形成する（図１０(ａ)、（ｂ））。
【００４２】
その後、開口部４１０を介して、犠牲層４０５を希フッ酸でウエットエッチングすることにより空洞部４１１を形成する（図１１（ａ）、（ｂ））。
【００４３】
次に、開口部４１０を埋め込むために、プラズマＣＶＤ法により窒化シリコン膜４１２を約８００ｎｍ堆積する。（図１２(ａ)、（ｂ））。このようにして、本実施の形態１におけるＣＭＵＴを形成することができる。
【００４４】
図１３は図２および図３で示したＣＭＵＴをアレイ状に形成した場合の上面図である。ここでは下部電極５０１はＣＭＵＴ毎に分割されており、上部電極５０３はすべてのＣＭＵＴの間を配線で結んでいる。すなわち、下部電極５０１は各ＣＭＵＴで独立して制御できるようになっている。また、上部電極５０３は半導体基板に形成された配線層とプラグ５０４を介して接続されている。
【００４５】
各ＣＭＵＴは略六角形の形状をしており、このＣＭＵＴが平面を埋め尽くすようにしてアレイ状に配置されている。そして、各ＣＭＵＴにおいて、下部電極５０１と上部電極５０３との間には空洞部（空洞層）５０２が形成されており、この空洞部５０２は、空洞部５０２を形成するために使用されるウエットエッチング孔５０５に接続されている。空洞部５０２の形成後、ウエットエッチング孔５０５は埋め込まれる。また、下部電極５０１の大きさは、空洞部５０２の大きさよりも大きくなるように形成されている。
【００４６】
なお、図１３において、各ＣＭＵＴは六角形の形状をしているが、形状はこれに限らず、例えば、円形形状をしていてもよい。この場合も下部電極５０１の大きさは空洞部５０２の大きさよりも大きくなるようにしている。つまり、円形形状をした下部電極５０１の径（直径）は、円形形状をした空洞部５０２の径（直径）に比べて大きくなっており、空洞部５０２は下部電極５０１上に包含されるように形成される。
【００４７】
図１４は図１３で示したＣＭＵＴアレイを信号処理回路上に形成した場合のＡ−Ａ断面で切断した断面図に対応する。半導体基板６０１の表面に通常のＬＳＩ製造プロセスにより、ゲート電極６０２、拡散層６０３、素子分離領域６０４からなるトランジスタ層６０５と、トランジスタ層６０５上に配線層６０６を形成している。そして、配線層６０６上に、図４〜図１２で示した方法によってＣＭＵＴ６０７が形成されている。このように、信号処理回路上に積層してＣＭＵＴを形成しているので、信号処理回路の横に並べてＣＭＵＴを形成する場合に比べて、半導体装置の小型化を図ることができる。
【００４８】
本実施の形態１として示したＣＭＵＴは下部電極の大きさが空洞部の大きさよりも大きいために、下地段差に影響されずにメンブレンを形成することが可能となり、ＣＭＵＴの動作信頼性向上を図ることができる。すなわち、下部電極の大きさを空洞部よりも大きくしたので、空洞部の内部に下地段差に起因した角部の形成を防止することができる。これにより、応力ストレスのかかりやすい角部をメンブレンに形成せずに済むため、応力ストレスに強いメンブレンを形成することができ、メンブレンの破損によるＣＭＵＴの動作信頼性の低下を防止することができる。
【００４９】
なお、本実施の形態１として示したＣＭＵＴを構成する材料は、その組み合わせの一つを示したものであり、上部電極の材料として、タングステンやその他の導電性を持つ材料にしてもよい。犠牲層の材料も、犠牲層の周りを囲む材料とのウエットエッチング選択性が確保することができればよい。したがって、ＳＯＧ膜の他に、酸化シリコン膜や多結晶シリコン膜あるいは金属膜などであってもよい。
【００５０】
（実施の形態２）
本実施の形態２におけるＣＭＵＴは空洞部の大きさに比べて上部電極の大きさを大きくしたことを特徴とするものである。
【００５１】
図１５は、上部電極の大きさが空洞部の大きさより大きいＣＭＵＴをアレイ状に形成した場合の上面図を示したものである。ここでは下部電極はＣＭＵＴ毎に分割されており、各ＣＭＵＴで独立して制御できるようになっている。上部電極７０３はすべてのＣＭＵＴの間を配線で結んでいる。そして、上部電極７０３は半導体基板上に形成された配線層とプラグ７０４を介して接続されている。また、ＣＭＵＴには空洞部を形成するためのウエットエッチング孔７０５が設けられている。すなわち、犠牲層（空洞部を形成する領域に埋め込まれている層）に達するウエットエッチング孔７０５から犠牲層をエッチングして空洞部が形成されるようになっている。そして、ウエットエッチング孔７０５は空洞部形成後、埋め込まれる。なお、本実施の形態２では、上部電極７０３の大きさが空洞部や下部電極に比べて大きく形成されている。このため、図１５において、下部電極および空洞部は上部電極７０３に隠れてしまい図示されていない。各ＣＭＵＴは、例えば略六角形の形状をしており、これがアレイ状に形成されている。
【００５２】
図１６は図１５で示したＣＭＵＴアレイを信号処理回路上に形成した場合のＡ−Ａ断面における断面図を示したものである。基板８０１の表面に通常のＬＳＩ製造プロセスにより、ゲート電極８０２、拡散層８０３、素子分離領域８０４からなるトランジスタ層８０５と、トランジスタ層８０５上に配線層８０６が形成されている。この配線層８０６上にＣＭＵＴ８０７が形成されている。
【００５３】
ＣＭＵＴ８０７は、下部電極８０８、空洞部８０９、絶縁膜（メンブレン）８１０および上部電極８１１を有している。上部電極８１１の大きさは、空洞部８０９の大きさに比べて大きく形成されている。すなわち、上部電極８１１の面積は空洞部８０９の面積に比べて大きくなっており、空洞部８０９に上部電極８１１が覆うようになっている。具体的に、例えば下部電極８０８、空洞部８０９および上部電極８１１は、略六角形の形状をしており、上部電極８１１の対角線の長さ（径）は約５５μｍであり、空洞部８０９の対角線の長さ（径）は約５０μｍとなっている。また、下部電極８０８の対角線の長さ（径）は約４５μｍとなっている。このように、上部電極８１１の大きさを空洞部８０９の大きさより大きく形成しているので、空洞部８０９を覆う絶縁膜８１０上に形成される積層膜が一様な膜質、膜厚となる。このため、絶縁膜８１１の歪みを抑制することができる。
【００５４】
空洞部８０９上に形成された絶縁膜８１０はＣＭＵＴの動作時に振動する。この振動は絶縁膜８１０にわたって一様であることが望ましい。このため、絶縁膜８１０上に形成される積層膜は、一様の膜質および膜厚であることが望ましい。しかし、上部電極８１１の大きさが空洞部８０９の大きさよりも小さい場合、空洞部８０９上の絶縁膜８１０上には、上部電極８１１が形成されている領域と形成されていない領域が存在することになる。この場合、絶縁膜８１０上に形成される積層膜の構成は、上部電極８１１の形成されている領域と形成されていない領域で異なることになる。膜には残留応力が残っているが、積層膜の構成が異なると構成の異なる膜によって残留応力が異なる。このため、例えば空洞部８０９上の絶縁膜８１０上において、上部電極８１１を構成する膜の残留応力と上部電極８１１が形成されていない領域の膜の残留応力との差異によって、絶縁膜８１０に歪みが生じる。絶縁膜８１０上に歪みが生じると、下部電極８０８と上部電極８１１との距離が変化してしまい、設計通りに形成されなくなってしまう。また、絶縁膜の歪みによって振動が一様でなくなり、ＣＭＵＴの感度が低下する。
【００５５】
しかし、本実施の形態２では、上部電極８１１の大きさを空洞部８０９の大きさよりも大きくしている。このため、空洞部８０９上の領域には、上部電極８１１が形成されている。すなわち、空洞部８０９上において、絶縁膜８１０上のすべての領域には上部電極８１１が形成されており、絶縁膜８１０上の積層膜の構成が一様となっている。したがって、空洞部８０９上において残留応力の差異は生じないため、絶縁膜８１０の歪みを抑制することができる。このことから、本実施の形態２におけるＣＭＵＴによれば、設計通りの動作を実現できるとともに検出感度の向上を図ることができる。
【００５６】
一方、本実施の形態２におけるＣＭＵＴでは、下部電極８０８の大きさが空洞部８０９の大きさに比べて小さくなっており、絶縁膜８１０が下部電極８０８の段差を反映して段形状になっている。しかし、下部電極８０８の面積を小さくすることにより下部電極８０８と上部電極８１１との間の寄生容量を低減することができる。つまり、寄生容量は電極の面積に比例して大きくなるが、本実施の形態２では下部電極８０８の面積を小さくできるので、寄生容量を小さくできるのである。このように寄生容量を小さくすると、超音波振動によって下部電極８０８と上部電極８１１との距離が変化することによる容量の変化量が相対的に大きくなる。したがって、本実施の形態２によればＣＭＵＴの検出感度を向上させることができる。
【００５７】
本実施の形態２におけるＣＭＵＴの製造方法は、前記実施の形態１とほぼ同様であり、主に上部電極の大きさを空洞部の大きさよりも大きく形成する点と下部電極の大きさを空洞部の大きさよりも小さく形成する点が異なる。
【００５８】
なお、本実施の形態２として示したＣＭＵＴを構成する材料は、前記実施の形態１と同様に、その組み合わせの一つを示したものであり、上部電極の材料として、タングステンやその他の導電性を持つ材料であってもよい。また、犠牲層の材料も、犠牲層の周りを囲む材料とのウエットエッチング選択性が確保することができれば、ＳＯＧ膜の他に、シリ酸化シリコン膜や多結晶シリコン膜、金属膜などであってもよい。
【００５９】
（実施の形態３）
本実施の形態３におけるＣＭＵＴは、前記実施の形態１および前記実施の形態２とを組み合わせた構成をしている。すなわち、本実施の形態３におけるＣＭＵＴにおいて、上部電極の大きさと下部電極の大きさとをともに空洞部の大きさよりも大きくしている点に特徴がある。
【００６０】
図１７は、上部電極の大きさおよび下部電極の大きさが空洞部の大きさより大きいＣＭＵＴをアレイ状に形成した場合の上面図を示したものである。ここでは下部電極はＣＭＵＴ毎に分割されており、各ＣＭＵＴで独立して制御できるようになっている。上部電極９０３はすべてのＣＭＵＴの間を配線で結んでいる。そして、上部電極９０３は半導体基板上に形成された配線層とプラグ９０４を介して接続されている。また、ＣＭＵＴには空洞部を形成するためのウエットエッチング孔９０５が設けられている。すなわち、犠牲層（空洞部を形成する領域に埋め込まれている層）に達するウエットエッチング孔９０５から犠牲層をエッチングして空洞部が形成されるようになっている。そして、ウエットエッチング孔９０５は空洞部を形成後、埋め込まれる。なお、本実施の形態３では、上部電極９０３の大きさが空洞部や下部電極に比べて大きく形成されている。このため、図１７において、下部電極および空洞部は上部電極９０３に隠れてしまい図示されていない。各ＣＭＵＴは、例えば略六角形の形状をしており、これがアレイ状に形成されている。
【００６１】
図１８は図１７で示したＣＭＵＴアレイを信号処理回路上に形成した場合のＡ−Ａ断面における断面図を示したものである。基板１００１の表面に通常のＬＳＩ製造プロセスにより、ゲート電極１００２、拡散層１００３、素子分離領域１００４からなるトランジスタ層１００５と、トランジスタ層１００５上に配線層１００６が形成されている。この配線層１００６上にＣＭＵＴ１００７が形成されている。
【００６２】
ＣＭＵＴ１００７は、下部電極１００８、空洞部１００９、絶縁膜（メンブレン）１０１０および上部電極１０１１を有している。上部電極１０１１の大きさは、空洞部１００９の大きさに比べて大きく形成されている。具体的に、例えば下部電極１００８、空洞部１００９および上部電極１０１１は、略六角形の形状をしており、上部電極１０１１の対角線の長さ（径）は約６０μｍであり、空洞部１００９の対角線の長さ（径）は約５０μｍとなっている。また、下部電極１００８の対角線の長さ（径）は約５５μｍとなっている。前記実施の形態２と同様に、上部電極１０１１の大きさを空洞部１００９の大きさより大きく形成しているので、空洞部１００９を覆う絶縁膜１０１０上に形成される積層膜が一様な膜質、膜厚となる。このため、絶縁膜１０１１の歪みを抑制することができ、ＣＭＵＴで設計通りの動作を実現できるとともに検出感度の向上を図ることができる。
【００６３】
さらに、前記実施の形態１と同様に、ＣＭＵＴ１００７では下部電極１００８の大きさが空洞部１００９の大きさに比べて大きくなっており、絶縁膜１０１０が下部電極１００８の段差を反映しない形状になっているので、ＣＭＵＴの動作信頼性向上を図ることができる。
【００６４】
本実施の形態３におけるＣＭＵＴの製造方法は、前記実施の形態１とほぼ同様であり、主に上部電極の大きさを空洞部の大きさよりも大きく形成する点が異なる。
【００６５】
また、本実施の形態３として示したＣＭＵＴを構成する材料は、前記実施の形態１および前記実施の形態２と同様に、その組み合わせの一つを示したものであり、上部電極の材料として、タングステンやその他の導電性を持つ材料であってもよい。犠牲層の材料も、犠牲層の周りを囲む材料とのウエットエッチング選択性が確保することができれば、ＳＯＧ膜の他に、酸化シリコン膜や多結晶シリコン膜、金属膜などであってもよい。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明の超音波トランスデューサは、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明者らが検討した超音波トランスデューサの断面図である。
【図２】本発明の実施の形態１における超音波トランスデューサを示した上面図である。
【図３】（ａ）は図２のＡ−Ａ線で切断した断面図であり、（ｂ）は図２のＢ−Ｂ線で切断した断面図である。
【図４】（ａ）は図２のＡ−Ａ線で切断した断面での超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図２のＢ−Ｂ線で切断した断面での超音波トランスデューサの製造工程を示した断面図である。
【図５】（ａ）は図４（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図４（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図６】（ａ）は図５（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図５（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図７】（ａ）は図６（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図６（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図８】（ａ）は図７（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図７（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図９】（ａ）は図８（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図８（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１０】（ａ）は図９（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図９（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１１】（ａ）は図１０（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１０（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１２】（ａ）は図１１（ａ）に続く超音波トランスデューサの製造工程を示した断面図であり、（ｂ）は図１１（ｂ）に続く超音波トランスデューサの製造工程を示した断面図である。
【図１３】実施の形態１における超音波トランスデューサをアレイ状に配置した上面図である。
【図１４】図１３のＡ−Ａ線で切断した断面図である。
【図１５】実施の形態２における超音波トランスデューサをアレイ状に配置した上面図である。
【図１６】図１５のＡ−Ａ線で切断した断面図である。
【図１７】実施の形態３における超音波トランスデューサをアレイ状に配置した上面図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【符号の説明】
【００６９】
１０１  下部電極
１０２  空洞部
１０３  メンブレン
１０４  上部電極
２０１  下部電極
２０２  空洞部
２０３  上部電極
２０４  プラグ
２０５  ウエットエッチング孔
３０１  配線層
３０２  ビア
３０３  層間絶縁膜
３０４  下部電極
３０５  空洞部
３０６  プラグ
３０７  上部電極
３０８  絶縁膜
３０９  絶縁膜
３１０  絶縁膜
３１１  孔
４０１  配線
４０２  酸化シリコン膜
４０３  孔
４０４  下部電極
４０５  犠牲層
４０６  窒化シリコン膜
４０７  開口部
４０８  上部電極
４０９  窒化シリコン膜
４１０  開口部
４１１  空洞部
４１２  窒化シリコン膜
５０１  下部電極
５０２  空洞部
５０３  上部電極
５０４  プラグ
５０５  ウエットエッチング孔
６０１  半導体基板
６０２  ゲート電極
６０３  拡散層
６０４  素子分離領域
６０５  トランジスタ層
６０６  配線層
６０７  ＣＭＵＴ
７０３  上部電極
７０４  プラグ
７０５  ウエットエッチング孔
８０１  半導体基板
８０２  ゲート電極
８０３  拡散層
８０４  素子分離領域
８０５  トランジスタ層
８０６  配線層
８０７  ＣＭＵＴ
８０８  下部電極
８０９  空洞部
８１０  絶縁膜
８１１  上部電極
９０３  上部電極
９０４  プラグ
９０５  ウエットエッチング孔
１００１  半導体基板
１００２  ゲート電極
１００３  拡散層
１００４  素子分離領域
１００５  トランジスタ層
１００６  配線層
１００７  ＣＭＵＴ
１００８  下部電極
１００９  空洞部
１０１０  絶縁膜
１０１１  上部電極
【図１】
2006211185.tif 000003
【図２】
2006211185.tif 000004
【図３】
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【図４】
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【図５】
2006211185.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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