(57)【要約】【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリ装置の提供。【解決手段】この発明は、メモリセルを有する強誘電体メモリ装置であり、そのメモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなる。その電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には、強誘電体薄膜１０２が配置されている。かつ、その電界効果型トランジスタのボディ１０５の電位を制御するボディプレート線１０６を備えている。【選択図】  図１
2006155837.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有する強誘電体メモリ装置であって、
前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、
前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、
かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えていることを特徴とする強誘電体メモリ装置。
【請求項２】
メモリセルを複数個含むメモリセル群を有する強誘電体メモリ装置であって、
前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、
前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成することを特徴とする強誘電体メモリ装置。
【請求項３】
メモリセルを複数個含むメモリセル群と、書き込み回路と、読み出し回路とを有する強誘電体メモリ装置であって、
前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、
前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成し、
前記書き込み回路は、前記ワード線と前記ボディプレート線との間に前記強誘電体膜の抗電界以上の電圧を加えるように構成し、
前記読み出し回路は、前記ビット線と前記ワード線との間に前記強誘電体膜の抗電界以下の電圧を加えてメモリセルのソース側となるビット線とドレイン側となるビット線との間に流れる電流を検出するように構成することを特徴とする強誘電体メモリ装置。
【請求項４】
メモリセルを複数個含むメモリセル群と、書き込み回路と、読み出し回路と、ワード線選択制御回路と、ボディプレート線選択制御回路と、ビット線選択制御回路とを有する強誘電体メモリ装置であって、
前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、
前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成し、
前記書き込み回路は、前記ワード線と前記ボディプレート線との間に前記強誘電体膜の抗電界以上の電圧を加えるように構成し、
前記読み出し回路は、前記ビット線と前記ワード線との間に前記強誘電体膜の抗電界以下の電圧を加えてメモリセルのソース側となるビット線とドレイン側となるビット線との間に流れる電流を検出するように構成し、
ワード線選択制御回路は、前記書き込み回路が動作する際には、選択指定されたアドレスのメモリセルのワード線とボディプレート線との間には前記強誘電体薄膜の抗電界以上の電圧を供給し、他の非選択アドレスに相当するメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのワード線と非選択アドレスのワード線の電圧を選択設定して供給し、かつ、前記読み出し回路が動作する際には、すべてのメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのワード線と非選択アドレスのワード線の電圧を選択設定して供給するように構成し、
ボディプレート線選択制御回路は、前記書き込み回路が動作する際には、選択指定されたアドレスのメモリセルのワード線とボディプレート線との間には前記強誘電体薄膜の抗電界以上の電圧を供給し、他の非選択アドレスに相当するメモリセルのワード線とビット線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのビット線と非選択アドレスのボディプレート線の電圧を選択設定して供給し、かつ、前記読み出し回路が動作する際には、すべてのメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのボディプレート線と非選択アドレスのボディプレート線の電圧を選択設定して供給するように構成し、
ビット線選択制御回路は、前記読み出し回路が動作する際には、選択指定されたアドレスのメモリセルのビット線を活性化するように選択アドレスのビット線と非選択アドレスのビット線の電圧を選択設定して供給するように構成することを特徴とする強誘電体メモリ装置。
【請求項５】
請求項４において、
前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／２）Ｖ〜Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線には０Ｖ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線にはＶ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項６】
請求項４において、
前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／３）Ｖ〜（２／３）Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのボディプレート線には（１／３）Ｖ、非選択アドレスのボディプレート線には（２／３）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのボディプレート線には（２／３）Ｖ、非選択アドレスのボディプレート線には（１／３）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項７】
請求項４において、
前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／４）Ｖ〜（３／４）Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（３／４）Ｖ、非選択アドレスのボディプレート線には（１／４）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項８】
請求項５において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項９】
請求項６において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／３）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１０】
請求項７において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／４）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１１】
請求項４において、
前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／２）Ｖ〜Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線にはＶ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線には０Ｖ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１２】
請求項４において、
前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／３）Ｖ〜（２／３）Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのボディプレート線には（２／３）Ｖ、非選択アドレスのボディプレート線には（１／３）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのボディプレート線には（１／３）Ｖ、非選択アドレスのボディプレート線には（２／３）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１３】
請求項４において、
前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／４）Ｖ〜（３／４）Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（３／４）Ｖ、非選択アドレスのボディプレート線には（１／４）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（１／４）Ｖ、非選択アドレスのボディプレート線には（３／４）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１４】
請求項１１において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１５】
請求項１２において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（２／３）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（２／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１６】
請求項１３において、
前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（３／４）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（３／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項１７】
請求項１から請求項１６のうちのいずれか１の請求項において、
前記ボディは、不純物濃度の異なる２層構造であって、上層はトランジスタのスレッショルド電圧を適切に定めるべく下層と較べて相対的に薄い濃度であり、下層はインピーダンスを低くなるように上層に較べて濃い濃度に設定されたことを特徴とする強誘電体メモリ装置。
【請求項１８】
請求項１から請求項１７のうちのいずれか１の請求項において、
前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われていることを特徴とする強誘電体メモリ装置。
【請求項１９】
請求項１から請求項１８のうちのいずれか１の請求項において、
前記強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項２０】
請求項１９において、
前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなることを特徴とする強誘電体メモリ装置。
【請求項２１】
請求項１から請求項１８のうちのいずれか１の請求項において、
前記強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項２２】
請求項２１において、
前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリである強誘電体メモリにおいて、メモリセルの読み出し回数による寿命を長くし、かつアクセスタイムをより高速とするために、データを非破壊で読み出す方式の強誘電体メモリ装置に関するものである。
【背景技術】
【０００２】
近年、メモリ分野において、電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により２状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図４８、図４９、図５０である。
【０００３】
図４８は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、無機の強誘電体からなる強誘電体薄膜４８４０を、金属電極からなる第１端子４８４１と第２端子４８４２によって挟む構造になっている。
図４９は、図４８に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図４９において、４９０１、４９０２、４９０３、４９０４の４点の特性点を通る曲線が、図４８の強誘電体コンデンサの第１端子４８４１と第２端子４８４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。
【０００４】
特性点４９０１は第２端子４８４２に第１端子４８４１より正の高い電圧Ｖを加えた状態を示し、特性点４９０２は第１端子４８４１に第２端子４８４２より正の高い電圧Ｖを加えた状態を示している。特性点４９０１と特性点４９０２においては、内部の分極は正負、逆の分極をする。
特性点４９０１の状態にあった強誘電体コンデンサの第１端子４８４１と第２端子４８４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点４９０４に示す状態となる。また、特性点４９０２の状態にあった強誘電体コンデンサの第１端子４８４１と第２端子４８４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点４９０３に示す状態となる。
【０００５】
したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この残留分極が特性点４９０３と特性点４９０４に相当して、不揮発性のデータを記憶できる。
さて、強誘電体コンデンサの両端の端子が開放された状態から第１端子４８４１を基準として第２端子４８４２に電圧Ｖ（ΔＶＢ）をかけると、特性点４９０１に移動する。このとき、前の状態が特性点４９０３であれば図４９に示すΔＱＨＢの電荷が取り出され、特性点４９０４の状態であればΔＱＬＢが取り出される。図４９から明らかにΔＱＬＢ≪ΔＱＨＢであるので、その取り出された電荷の量によって、残留分極として記憶されていた前の状態を１，０として判別できる。
【０００６】
以上の動作を行う具体的な回路の一例として、図５０に示す回路が知られている。
この回路は、図５０に示すように、強誘電体コンデンサ５０４２と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）５０４１とからなり、ワード線（ＷＬ）５０１５、ビット線（ＢＬ）５０１４、およびプレート線（ＰＬ）５０１６を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
【０００７】
さらに詳述すると、ワード線５０１５は、ＭＯＳＦＥＴ５０４１のゲートに接続されている。また、ビット線５０１４は、ＭＯＳＦＥＴ５０４１のソースまたはドレインとなる電極に接続されている。さらに、プレート線５０１６は、強誘電体コンデンサ５０４２の一端に接続されている。強誘電体コンデンサ５０４２の他端は、ＭＯＳＦＥＴ５０４１のドレインまたはソースとなる電極に接続されている。
【０００８】
このような構成からなる図５０に示す回路では、ビット線５０１４とプレート線５０１６に強誘電体コンデンサ５０４２にかける電位を供給し、ワード線５０１５によってＭＯＳＦＥＴ５０４１をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものが知られている。
【０００９】
また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法がある。一例としては、強誘電体薄膜の材質に工夫を凝らすことによって、図５１に示すように、分極電荷−印加電圧のヒステリシス特性を非対称とし、図５１に示す特性点５１０３と特性点５１０４に相当する特性の傾きの差から、微弱な電圧を強誘電体コンデンサにかけたときの動作点の相違による出力電荷の差異を検出する方法がある。この例として、特許文献２および特許文献３に示すものがある。
【００１０】
さらに、図４４、図４５に示すように、電界効果型トランジスタ４４００のゲート部に強誘電体薄膜４５０２を設け、ゲート電極４５０１と基板４５０８との間、もしくはソース電極４５０３、ドレイン電極４５０４に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜４５０２に分極を起こさせ、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶するようにしたものがある。これは、その残留分極によって、電界効果型トランジスタのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから、書き込まれた分極の方向を知る、すなわち１か０かの差違を検出する方式である。
【００１１】
つまり、図４４では、電界効果型トランジスタ４４００のゲート部における強誘電体薄膜の残留分極によってスレッショルド電圧の変化をワード線４４１５により、ゲート電極４４０１に電界効果型トランジスタ４４００がオン（ＯＮ）する電位を加え、ソース電極４４０３とドレイン電極４４０４間に流れる電流をビット線４４１３とビット線４４１４から取り出して検知し、データの１か０かを検出する方法である。
【００１２】
なお、ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、以下ＭＦＳＦＥＴと略す場合もある。ここで、ＭＦＳＦＥＴとは、Ｍｅａｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
この技術の一例として、特許文献４および特許文献５に示すものがある。
【特許文献１】特開平１１−３９８８２号公報
【特許文献２】特平２−１９８０９４号公報
【特許文献３】特開平５−８２８００号公報
【特許文献４】特表２００２−５４３６２７公報
【特許文献５】特開２００３−６８８９０公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のような従来の強誘電体メモリでは、以下に述べる不具合がそれぞれある。
図４８〜図５０で説明し、あるいは特許文献１に示されるデータを破壊読み出しする方式は、データの読み出し後、消えたデータを再書き込みする必要がある。このため、データを読み出した後に書き込み動作を行うので、サイクルタイムが非常に長くなり、高速の読み出しに支障が出る。
【００１４】
また、それのみならず、データを読み出すたびに書き込みが行われるので、これにより、データの書き込みとデータの消滅が繰り返され、書き換え回数は１０10〜１０12回が限界であり、強誘電体材料としての寿命がつきてしまうという不具合がある。その為、高速、かつ、頻繁に読み書きされるスタティックランダムアクセスメモリ（以下、ＳＲＡＭと略す）やダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略す）としては品質上、信頼性上、不充分であり用途が限られるという不具合がある。
【００１５】
また、特許文献２、３に示されるように、強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性で非対称のものを作り、その非対称性を利用してデータを非破壊で読み出す方法がある。しかし、図５１や特許文献３の代表図に見られる複雑な非線形のヒステリシス特性を持つ材料物質を得ることは実際には容易でなく、開発の遅れや製造上のトラブルを起こしやすいという不具合がある。また、読み出しにおけるデータ１，０の出力信号の差異が小さく検出回路の構成が難しいという不具合もある。
【００１６】
また、図４４、図４５あるいは特許文献４および特許文献５に示すようなシリコン基板のバルクを持ち、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、基板とゲート電極に強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持する方式では、以下の不具合がある。
すなわち、その方式では、一般的にはメモリセルを行列状に配置して図４６に示すようにそれぞれワード線４６０５、第１ビット線４６１３、第２ビット線４６１４を用いてデータを書き込むことになるが、このとき各メモリセルのデータの独自性を保ちながら書き込む為には第１ビット線と第２ビット線をともに独立して持つ必要があり、共用化はできない。
【００１７】
したがって、メモリセルアレイのレイアウトを模式的に表せば図４６、図４７のようになり、プロセスディメンションをＦとして１個のメモリセルの面積は８Ｆ2となって、１トランジスタ型にした目的にしては集積度が低いという課題がある。
なお、図４６において、破線４６２０はメモリセルを行列状に配置した様子を示し、また４６０１はＭＦＳＦＥＴ、４６０５はワード線、４６１３、４６１４はビット線群を表している。そして、図４７において、４７０５はワード線群、４７１３、４７１４はビット線群を表し、また、４７０１はトランジスタのゲート部直下のチャネルが占める部分を示し、また４７１０は１ビットのメモリセルが占有する領域を示している。
【００１８】
また、メモリセルを行列状に配置したときに、ワード線やビット線を各メモリセル間で共有して用いると、非選択アドレスにも抗電圧以上の電圧が加わる恐れがあるために、効率的な共用化が難しく、その為、集積度が低下し、コストの上昇を招きやすいという課題がある。
また、上述したように非選択アドレスにも抗電圧以上の電圧が加わる恐れがあるために従来の強誘電体材料の強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性では角型の特性が不充分で所望の制御ができないという課題があった。
【００１９】
そこで、本発明は、上記の課題を解決するものであり、その目的は、非破壊読み出しとし、かつ高集積化できるシリコン・オン・インシュレータ（以下、ＳＯＩという）上での１トランジスタ型を採用し、さらにメモリとしての集積度の向上する記憶方式、および制御方式を採用し、しかもその回路方式、構成に適した強誘電体薄膜の材料を選択することで、高速化、高集積化、長寿命化を実現できる上に、ＳＲＡＭやＤＲＡＭの代替えができて広い範囲の用途がある強誘電体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち、第１の発明は、メモリセルを有する強誘電体メモリ装置であって、前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えている。
【００２１】
第２の発明は、メモリセルを複数個含むメモリセル群を有する強誘電体メモリ装置であって、前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成した。
【００２２】
第３の発明は、メモリセルを複数個含むメモリセル群と、書き込み回路と、読み出し回路とを有する強誘電体メモリ装置であって、前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成し、前記書き込み回路は、前記ワード線と前記ボディプレート線との間に前記強誘電体膜の抗電界以上の電圧を加えるように構成し、前記読み出し回路は、前記ビット線と前記ワード線との間に前記強誘電体膜の抗電界以下の電圧を加えてメモリセルのソース側となるビット線とドレイン側となるビット線との間に流れる電流を検出するように構成した。
【００２３】
第４の発明は、メモリセルを複数個含むメモリセル群と、書き込み回路と、読み出し回路と、ワード線選択制御回路と、ボディプレート線選択制御回路と、ビット線選択制御回路とを有する強誘電体メモリ装置であって、前記メモリセルは、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板に形成された電界効果型トランジスタからなり、前記電界効果型トランジスタの１対のソース・ドレインに挟まれたチャネル領域と制御用ゲート電極との間には強誘電体薄膜が配置され、かつ、前記電界効果型トランジスタのボディの電位を制御するボディプレート線を備えており、前記メモリセル群は、前記メモリセルを行列状に複数個配置させ、前記各メモリセルに含まれる電界効果型トランジスタのゲート電極は前記メモリセルの行方向で同一のワード線に接続されてワード線を共有し、また、前記ボディプレート線はメモリセルの列方向で共有し、さらに、電界効果型トランジスタのドレイン電極もしくはソース電極はメモリセルの列方向で同一のビット線に接続されてビット線を共有するとともに、前記ビット線は行方向で各隣接したメモリセル間においても共有するように構成し、前記書き込み回路は、前記ワード線と前記ボディプレート線との間に前記強誘電体膜の抗電界以上の電圧を加えるように構成し、前記読み出し回路は、前記ビット線と前記ワード線との間に前記強誘電体膜の抗電界以下の電圧を加えてメモリセルのソース側となるビット線とドレイン側となるビット線との間に流れる電流を検出するように構成し、ワード線選択制御回路は、前記書き込み回路が動作する際には、選択指定されたアドレスのメモリセルのワード線とボディプレート線との間には前記強誘電体薄膜の抗電界以上の電圧を供給し、他の非選択アドレスに相当するメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのワード線と非選択アドレスのワード線の電圧を選択設定して供給し、かつ、前記読み出し回路が動作する際には、すべてのメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのワード線と非選択アドレスのワード線の電圧を選択設定して供給するように構成し、ボディプレート線選択制御回路は、前記書き込み回路が動作する際には、選択指定されたアドレスのメモリセルのワード線とボディプレート線との間には前記強誘電体薄膜の抗電界以上の電圧を供給し、他の非選択アドレスに相当するメモリセルのワード線とビット線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのビット線と非選択アドレスのボディプレート線の電圧を選択設定して供給し、かつ、前記読み出し回路が動作する際には、すべてのメモリセルのワード線とボディプレート線の交差する点において前記強誘電体薄膜の抗電界以下の電圧となるように、選択アドレスのボディプレート線と非選択アドレスのボディプレート線の電圧を選択設定して供給するように構成し、ビット線選択制御回路は、前記読み出し回路が動作する際には、選択指定されたアドレスのメモリセルのビット線を活性化するように選択アドレスのビット線と非選択アドレスのビット線の電圧を選択設定して供給するように構成した。
【００２４】
第５の発明は、第４の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／２）Ｖ〜Ｖの間とし、さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線には０Ｖ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線にはＶ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給する構成とした。
【００２５】
第６の発明は、第４の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／３）Ｖ〜（２／３）Ｖの間とし、さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのボディプレート線には（１／３）Ｖ、非選択アドレスのボディプレート線には（２／３）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのボディプレート線には（２／３）Ｖ、非選択アドレスのボディプレート線には（１／３）Ｖ、の各電位を供給する構成とした。
【００２６】
第７の発明は、第４の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＮ型電界効果型トランジスタに供給する電圧は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／４）Ｖ〜（３／４）Ｖの間とし、さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（３／４）Ｖ、非選択アドレスのボディプレート線には（１／４）Ｖ、の各電位を供給する構成とした。
【００２７】
第８の発明は、第５の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成とした。
【００２８】
第９の発明は、第６の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／３）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成とした。
【００２９】
第１０の発明は、第７の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／４）Ｖ、ビット線には０Ｖ、該ビット線と対となるビット線には（１／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０Ｖの各電位を供給する構成とした。
【００３０】
第１１の発明は、第４の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧は（１／２）Ｖ〜Ｖの間とし、さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線にはＶ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのボディプレート線には０Ｖ、非選択アドレスのボディプレート線には（１／２）Ｖ、の各電位を供給する構成とした。
【００３１】
第１２の発明は、第４の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／３）Ｖ〜（２／３）Ｖの間とし、さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのボディプレート線には（２／３）Ｖ、非選択アドレスのボディプレート線には（１／３）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのボディプレート線には（１／３）Ｖ、非選択アドレスのボディプレート線には（２／３）Ｖ、の各電位を供給する構成とした。
【００３２】
第１３の発明は、第４の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とが選択したＰ型電界効果型トランジスタに供給する電位は０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／４）Ｖ〜（３／４）Ｖの間とし、
さらに、前記ワード線選択制御回路と前記ボディプレート線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０Ｖ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（３／４）Ｖ、非選択アドレスのボディプレート線には（１／４）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのボディプレート線には（１／４）Ｖ、非選択アドレスのボディプレート線には（３／４）Ｖ、の各電位を供給する構成とした。
【００３３】
第１４の発明は、第１１の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。
【００３４】
第１５の発明は、第１２の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（２／３）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（２／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。
【００３５】
第１６の発明は、第１３の発明において、前記ワード線選択制御回路と前記ビット線選択制御回路とは、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（３／４）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（３／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。
【００３６】
第１７の発明は、第１から第１６のうちのいずれかの発明において、前記ボディは、不純物濃度の異なる２層構造であって、上層はトランジスタのスレッショルド電圧を適切に定めるべく下層と較べて相対的に薄い濃度であり、下層はインピーダンスを低くなるように上層に較べて濃い濃度に設定されるようにした。
第１８の発明は、第１から第１７のうちのいずれかの発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われているようにした。
【００３７】
第１９の発明は、第１から第１８のうちのいずれかの発明において、前記強誘電体薄膜は、無機強誘電体からなるようにした。
第２０の発明は、第１９の発明において、前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなるようにした。
第２１の発明は、第１から第１８のうちのいずれかの発明において、前記強誘電体薄膜は、有機強誘電体からなるようにした。
【００３８】
第２２の発明は、第２１の発明において、前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなるようにした。
以上のように、上記の構成からなる本発明によれば、電界効果型トランジスタのゲート部における強誘電体薄膜の残留分極によってＭＦＳＦＥＴのスレッショルド電圧が変わり、電流の相違として検出するので、データの読み取りに際して非破壊読み出しとなり、高速の読み出しが可能であると同時に、デバイス素子としての寿命が非常に永くなるという効果がある。
【００３９】
また、本発明では、強誘電体薄膜に分極データを書き込む際に、ゲート電極に接続されたワード線とボディの制御信号線によって書き込め、また、データの読み出しの際にはソース電極に接続されたビット線とドレイン電極に接続されたビット線とゲート電極に接続されたワード線によって読み出せる。
したがって、データの書き込みの際には、ワード線以外は共通でないので、ビット線には直接的には関係なしにメモリセルに影響を与えずデータを書き込め、一方、データの読み出しの際には、隣接したメモリセルのビット線の他方を切り離せば隣接あるいは、他のメモリセルには影響がないので、ビット線を上下、および左右の隣接したメモリセル間で共用化できる。
【００４０】
このため、本発明によれば、コンパクトなメモリセルアレイが構成でき、高集積の強誘電体メモリが実現できるという効果がある。
また、本発明では、ＭＦＳＦＥＴのボディ電位を取り出しているので、メモリセルの待機時にはボディ電位を制御してＭＦＳＦＥＴの等価的なスレッショルド電圧を高くし、漏洩電流を防止もしくは軽減できるという効果がある。
【００４１】
以上により、本発明では、低電圧、低消費電力、かつ読み出しが早く、長寿命の不揮発性メモリが実現するので、一般的な不揮発性メモリは勿論、ＤＲＡＭやＳＲＡＭに置き換わる広い用途の強誘電体メモリが構成できるという効果がある。
また、本発明は、前述した高速、長寿命かつ低コストであるとともに強誘電体メモリの本来の不揮発性、低電圧、低消費電力等の特性、特長を併せ持つことによって、不揮発性メモリやＳＲＡＭやＤＲＡＭ等のメモリ一般を単に代替えするのみならず、複数チップが必要であったものが１チップで実現でき、より一層の低コスト化、コンパクト化、低消費電力化が進むという効果がある。
【００４２】
さらに、本発明において、ＭＦＳＦＥＴの強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において角型特性の良い無機強誘電体のＰＺＴＮや、理想的なＭＦＳ構造を容易に形成する有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを前記ＭＦＳＦＥＴのゲート部の強誘電体薄膜に用いることにより、諸特性が改善され、製造が容易かつ安定性を増す効果がある。その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施形態について、図面を参照して説明する。
（本発明に係るメモリセルの第１の構成例とその動作原理）
図１は、本発明の強誘電体メモリ装置の基本単位となる１個のメモリセル（記憶素子）の第１の構成例の断面図である。
このメモリセルは、図１に示すように、ゲート部に強誘電体薄膜を有し、部分空乏層型ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）上に形成されたＮ型ＭＯＳＦＥＴ１００からなる。
【００４４】
すなわち、Ｎ型ＭＯＳトランジスタ１００は、図１に示すように、シリコン基板１０８に絶縁層である埋め込み酸化膜層を作り、その上層の薄膜単結晶シリコン層に形成されている。
図１において、１０１はゲート電極、１０２はＰＺＴＮからなる強誘電体薄膜、１０３はＮ+拡散からなるソース電極、１０４はＮ+拡散からなるドレイン電極、１０５はボディ（バルク）であるチャネル領域のＰ-層、１０６はチャネル領域下部に形成されたボディプレートであるＰ+拡散層、１０７は埋め込み酸化膜層である二酸化珪素（ＳｉＯ2）層である。
【００４５】
このメモリセルは、図４に示すように、Ｎ型ＭＯＳＦＥＴ４００の他に、ビット線４１３、４１４、ワード線４１５、およびボディプレート線（ボディ電位引き出し線）４０６を含んでいる。
Ｎ型ＭＯＳＦＥＴ４００は、ゲート電極４０１と、ソース電極４０３と、ドレイン電極４０４と、チャネルのボディ４０５とを有している。また、Ｎ型ＭＯＳＦＥＴ４００は、ゲート電極４０１にワード線４１５が接続され、ソース電極４０３にビット線４１３が接続され、ドレイン電極４０４にビット線４１４が接続されている。さらに、Ｎ型ＭＯＳＦＥＴ４００のチャネルのボディ４０５の電位を制御するために、ボディ４０５にボディプレート線４０６が接続されている。
【００４６】
ここで、図４と図１を比較すると、図１の１０１は図４の４０１のゲート電極、図１の１０３は図４の４０３のソース電極、図１の１０４は図４のドレイン電極４０４、図１の１０５は図４の４０５のチャネルのボディ、図１の１０６は図４のボティプレート線４０６にそれぞれ相当している。
なお、図１において前述したように強誘電体薄膜１０２はＰＺＴＮからなっている。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜１０２は両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３に示すような角型性の良いヒステリシス特性を持っている。
【００４７】
なお、図４９は強誘電体薄膜として従来から多く使用されているＰＺＴやＳＢＴの代表的な特性図である。図３と図４９を比較すると、最近、注目されているＰＺＴＮは従来の代表的な強誘電体よりも角型性のよいヒステリシス特性を持っていることがわかる。
なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、ＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、ＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。また、強誘電体薄膜１０２を用いる場合、ゲート電極１０１は白金（Ｐｔ）が一般的によく用いられる。
【００４８】
さて、強誘電体薄膜１０２の両端に電圧をかけると、強誘電体内部では分極が起こり、分極電荷Ｑと印加電圧Ｖの関係は、よく知られているように図３に示すヒステリシス特性を持つ。
いま、ゲート電極１０１側にＶの負の電位をかけたときには、図３では特性点３２１となり、内部で分極する。この後、端子を開放し場合には、特性点３２３のように残留分極を持つ。この状態を表したのが図５であり、ゲート電極１０１直下の強誘電体薄膜１０２にはプラス、チャネル側の強誘電体薄膜１０２にはマイナスの残留分極が形成されている。したがって、ＭＦＳＦＥＴはＮ型であって、図５における強誘電体薄膜１０２のチャネル側にはマイナスの分極があるので、Ｎ型ＭＦＳＦＥＴのチャネル部１０５にはキャリアは誘起されていない。
【００４９】
次に、ゲート電極１０１側にＶの正の電位をかけたときには、図３では特性点３２２となり、内部で逆の分極をする。この後、端子を開放した場合には、特性点３２４のように逆の残留分極を持つ。この状態を表したのが図６であり、ゲート電極１０１直下の強誘電体薄膜１０２にはマイナス、チャネル側の強誘電体薄膜１０２にはプラスの残留分極が形成される。したがって、ＭＦＳＦＥＴはＮ型であって、図６における強誘電体薄膜１０２のチャネル側にはマイナスの分極があるので、Ｎ型ＭＦＳＦＥＴのチャネル部１０５にはキャリアによるチャネル１１２が誘起、形成される。
【００５０】
したがって、ＭＯＳＦＥＴは強誘電体薄膜の残留分極の方向によってスレッショルド電圧が異なる。
以上により、図１において、ゲート電極１０１とＰ+拡散層１０６に電圧を加え、強誘電体薄膜１０２に分極を起こさせ、データの書き込みを行う。その後、ゲート電極１０１に適度な正の電圧を加え、ソース電極１０３に負の電位を与えると、ソース電極１０３とドレイン電極１０４の間に電流が流れるが、強誘電体薄膜１０２にどちらの分極を書き込んだかによってＭＯＳＦＥＴとしてのスレッショルド電圧が変わり、流れる電流が異なるので残留分極の方向の差異が検出でき、データの読み出しが行える。
【００５１】
したがって、図１に示すＮ型ＭＦＳＦＥＴは、強誘電体薄膜１０２の残留分極により１，０のデータの書き込みができて保存でき、その残留分極によりデータの読み出しができるので、不揮発性のメモリセルとして使用できる。
なお、図３のヒステリシス特性上において、印加電圧を０としたときの特性点３２３と特性点３２４はともに残留分極を保持しているが、高い電圧を加えると特性曲線上からずれてしまい、残留分極の値が変化してしまい不揮発性の記憶が失われてしまう可能性がある。
【００５２】
したがって、ＭＦＳＦＥＴのソース・ドレイン間に流れる電流の差異を検出する際に、ゲート電極には微弱な電圧しかかけられない。そのため、ＭＦＳＦＥＴとしてのスレッショルド電圧は分極の方向を問わず、低い値に設定する必要がある。その結果、ＭＦＳＦＥＴはオフ状態に設定する場合にもスレッショルド電圧がもともと低いので、リーク電流が大きくなる可能性がある。この場合には、Ｐ＋拡散１０６に負もしくはそれ以下の電位を与え、強制的にＭＦＳＦＥＴのリーク電流を押さえることができる。
【００５３】
以上より、Ｐ＋拡散１０６は書き込みの際の端子にも使えるし、リーク電流を押さえる端子にも用いることができる。
また、前述したようにＭＦＳＦＥＴのゲートにかける電圧は抗電圧以下であり、残留分極の極性の差異によるＭＦＳＦＥＴのスレッショルドの変化もある程度の大きい値があるので、強誘電体薄膜の分極状態の差がＭＦＳＦＥＴのオン（ＯＮ）、オフ（ＯＦＦ）との違いに設定することも可能である。
【００５４】
ただし、以上の分極電荷量やスレッショルド電圧に影響を与える要因は様々であるので、そのままでは検出上の最適点とならないことがある。この場合には、前述のＭＦＳＦＥＴにチャネルドープを行って強制的に分極状態の差異がＭＦＳＦＥＴの事実上のオン（ＯＮ）、オフ（ＯＦＦ）の動作点に設定する。すると、データの検出が確実になり、検出回路の構成も簡単になって、コンパクト、低消費電力、かつ高速動作が可能となる。
【００５５】
以上の説明では、１個のＮ型ＭＦＳＦＥＴをメモリセルとし、そのデータの書き込みと読み出しの基本動作について述べたが、以下では複数個のＮ型ＭＦＳＦＥＴをメモリセル群として用いる場合について説明する。
（メモリセル群と周辺回路）
図７は、図１および図４のような構成からなるＮ型ＭＦＳＦＥＴのメモリセルを１ブロックにおいて行列状に配置させたメモリセル群７２０と、そのメモリ群７２０を制御する周辺回路とを示す図である。
【００５６】
メモリセル群７２０は、図７の一点鎖線内に示すように、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ７２１、７２２、７２３、７２４、７２５等の複数個のＭＦＳＦＥＴが行列状に配置されている。
同じ行に配置されたＭＦＳＦＥＴ７２１、７２２、７２３等は、各ゲート電極が共通のワード線７４１に接続されている。また、同じ列状に配置されたＭＦＳＦＥＴ７２１、７２４、７２５等の各第１電極は、共通の第１ビット線７３１に接続され、さらに各第２電極は共通の第２ビット線７３２に接続されている。
【００５７】
なお、ここでは、各メモリセルのゲート電極は図の横方向でワード線を共有し、ビット線は図７の縦方向で共有するのみならず、左右の横方向でも共有している。また、破線７０６はボディプレート線であって、図１のチャネル直下のＰ+拡散１０６を縦方向に配列された各ＭＦＳＦＥＴにおいてボディ電位を共通に引き出したものである。
この様子を図２を参照して説明する。図２は、図７のＭＦＳＦＥＴが縦方向に並んだ状態での断面を示す断面図である。図２において、１０１はゲート電極、１０２は強誘電体薄膜である。また、２１１はシリコン酸化膜による絶縁層である。
【００５８】
図２は、ＭＦＳＦＥＴが複数個配列された状態での断面図であるので、ゲート電極１０１や強誘電体膜１０２は複数個図示している。また、図２において１０７はＳＯＩの酸化膜層、１０８はシリコン基板、１０６はＰ+拡散層である。Ｐ+拡散層１０６は酸化膜層２１１の下の一部を通り、図２に示すようにつながっている。Ｐ+拡散層１０６は、ＭＦＳＦＥＴのソース・ドレインやゲート電極を形成する以前の工程で作り込んでおく。
【００５９】
この結果、図７では、各ＭＦＳＦＥＴのチャネル直下のＰ+拡散層を各ＭＦＳＦＥＴで共有し、ボディプレート線７０６となっている。その各ボディプレート線７０６は、ボディプレート線選択制御回路７５１および書き込み回路７５４に接続され、それらにより制御されるようになっている。
また、図７に示すように、ＭＦＳＦＥＴと接続する各ワード線７４１は、ワード線選択制御回路７５３に接続されて制御されるようになっている。さらに、ＭＦＳＦＥＴと接続する各ビット線７３１、７３２は、ビット線選択制御回路７５６、読み出し回路７５２に接続されて制御されるようになっている。
【００６０】
周辺回路は、図７に示すように、上記のボディプレート線選択制御回路７５１、ビット線選択制御回路７５６、ワード線選択制御回路７５３、書き込み回路７５４、読み出し回路７５２、書き込み・読み出し回路７５５などからなる。
ボディプレート線選択制御回路７５１、ビット線選択制御回路７５６、およびワード線選択制御回路７５３は、メモリセル群７２０と接続されるワード線、ビット線、およびボディプレート線をそれぞれ選択するものであり、この選択によりメモリセル群７２０内の所望の１つのメモリセルが選択できるようになっている。
【００６１】
書き込み回路７５４は、メモリセル群７２０のうち、上記のように選択されたメモリセルへのデータの書き込み動作を行うものである。読み出し回路７５２は、上記のように選択されたメモリセルからのデータの読み出し動作を行うものである。書き込み・読み出し回路７５５は、書き込み回路７５４が選択されたメモリセルへのデータの書き込みを行うときには、その書き込み回路７５４と連係してその書き込み動作を行い、読み出し回路７５２が選択されたメモリセルからのデータの読み出し動作を行うときには、その読み出し回路７５２と連係してその読み出し動作を行うものである。
【００６２】
ここで、書き込み回路７５４などが上記のメモリセルへのデータの書き込み動作を行う場合には、選択したアドレスに相当するワード線と、ボディプレート線との間に強誘電体薄膜の抗電圧以上の電圧をかけることにより行う。
しかし、データの書き込み動作を行うときに、選択したアドレスのメモリセルに係るワード線やボディプレート線に単純にデータの書き込みに必要な電位を与えると、電位を与えたワード線やボディプレート線の影響により、非選択アドレスにも抗電圧以上の電圧が加わることも起こり、非選択アドレスにおけるＭＦＳＦＥＴの強誘電体薄膜の残留分極を書き換えてしまうことが起こりうる。
【００６３】
したがって、実際には、後述のように、選択アドレスのワード線やビット線を制御するのみならず、非選択アドレスに対応するワード線やビット線も適切、かつ総合的に制御する必要がある。
このため、ワード線選択制御回路７５３、書き込み回路７５４、およびボディプレート線選択制御回路７５１は、メモリセル全体のワード線、ビット線、およびボディプレート線を適切、かつ総合的に制御するようになっている。
【００６４】
また、データの読み出し時も抗電圧以上の電圧をすべてのメモリセルにかけない配慮も必要となり、このためにワード線選択制御回路７５３、読み出し回路７５２、およびビット線選択制御回路７５６が使用される
図８は、図７で示したＭＦＳＦＥＴのメモリセルをアレイ状に並べた様子を模式的に表したレイアウトの平面図である。
【００６５】
図８において、８１５は複数のワード線であり、８１３、８１４はソース、もしくはドレインとなる複数のビット線である。また、ソースとなる共通ビット線８１３とドレインとなる共通ビット線８１４の間で、かつワード線８１５の直下に該当する８０１、および同等箇所がＭＦＳＦＥＴのチャネル部分である。また、チャネル部分の直下に形成されたＰ＋拡散層１０６は、図８において破線８０６として模式的に表現している。
【００６６】
さて、ワード線８１５のメタル幅、メタル間隔を加工寸法の基準であるとしてＦで表現する。また、ビット線８１３、８１４の拡散層の幅、間隔を同様にＦと仮定すれば、図８の模式的な平面図においてわかるように、１個のメモリの占める面積は図８の一点鎖線８１０で示す、２Ｆ×２Ｆの領域となり、面積としては４Ｆ2となる。
実際には必ずしも、メタル幅と間隔や、拡散層の幅や間隔は同一ではないが、面積効率、集積度の概算値としての目安としての評価基準としては有効であり、かつ、一般的に用いられている指標である。
【００６７】
さて、図４６に示す従来のビット線を共用化しない方式では４Ｆ×２Ｆの領域となり、面積としては８Ｆ2である。したがって、従来方式の図４６と比較すると、本発明の図８のレイアウトでは１個のＭＦＳＦＥＴからなる１ビットのメモリの占める面積は半分であり、集積効率では２倍となっていることが解る。
次に、以上に述べた選択アドレスのみならず非選択アドレスを配慮したワード線、ビット線、ボディプレート線の制御方式の実施例をあげる。
（ワード線、ビット線、ボディプレート線の制御方式の実施例１）
図９、図１０、図１１、図１２、図１３は、電源の電位が０〔Ｖ〕からＶ〔Ｖ〕の範囲にある場合に（図９参照）、その中間電位（１／２）Ｖを設け、３種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【００６８】
図３のように、ヒステリシス特性が充分に角型に近づくと抗電圧が絶対値として（１／２）ＶとＶの間にあって、（１／２）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に、図９〜図１３に示す制御方式が可能となる。
図９は、選択アドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
【００６９】
図９において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは０電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ボディプレート線ＢＩは（１／２）Ｖと設定する。このとき、強誘電体薄膜に電位Ｖがかかるとデータ１が書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合には残留分極が保持される。
ここで、データ１とデータ０は単なる定義上の取り決めにすぎないが、以下において、強誘電体薄膜の残留分極がＭＦＳＦＥＴのスレッショルド電圧に影響を与え、チャネル領域を形成しやすいようにスレッショルド電圧を下げる場合にデータ１とする。逆に、その残留分極がチャネルが形成しにくくなるようにスレッショルド電圧を高くする場合にデータ０と定義する。
【００７０】
図１０は、実際にワード線群とボディプレート線群が行列状に配置された状態で、選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図１０において、１０６０はデータ１を書き込みたいアドレスのメモリセルであり、１０６１は選択したアドレスのワード線であり、１０６２は選択したアドレスのボディプレート線である。
【００７１】
いま、選択アドレスのワード線１０６１にはＶ電位、選択したボディプレート線１０６２には０電位をそれぞれ供給し、また他の非選択アドレスのワード線およびボディプレート線にはすべて（１／２）Ｖを供給する。このとき、選択アドレス１０６０の強誘電体薄膜のみに電圧Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。
【００７２】
したがって、選択アドレスのメモリセル１０６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルには値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル１０６０に対して、データ１の書き込みを行うことができる。
【００７３】
図１１は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図１１において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡはＶ電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ボディプレート線ＢＩは（１／２）Ｖと設定する。このとき、強誘電体薄膜に−Ｖがかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【００７４】
図１２は、実際にワード線群とボディプレート線群が行列状に配置された状態において、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図１２において、１０６０はデータ０を書き込みたいアドレスのメモリセルであり、１０６１は選択したアドレスのワード線であり、１０６２は選択したアドレスのボディプレート線である。
【００７５】
いま、選択アドレスのワード線１０６１には０電位、選択したボディプレート線１０６２にはＶの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびボディプレート線にはすべて（１／２）Ｖを供給する。このとき、選択アドレス１０６０の強誘電体薄膜のみに−Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電位がかかる。
【００７６】
したがって、選択アドレスのメモリセル１０６０にのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル１０６０に対して、データ０の書き込みを行うことができる。
【００７７】
図１３は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対の第２ビット線、非選択ビット線の関係を示すものである。
図１３において、１３７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、１３７１はＭＦＳＦＥＴ１３７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、１３７２はＭＦＳＦＥＴ１３７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。１３７４は選択したアドレスのＭＦＳＦＥＴ１３７０のゲート電極に接続されたワード線である。
【００７８】
さて、ＭＦＳＦＥＴ１３７０の残留分極データを読み出すには、選択したワード線１３７４に（１／２）Ｖの電位を、選択した第１ビット線１３７１に０電位、選択対の第２ビット線１３７２に（１／２）Ｖの電位を与える。すると、ＭＦＳＦＥＴ１３７０はＮ型ＭＦＳＦＥＴであって、ゲート電極にはワード線１３７４から（１／２）Ｖ電位、ソース電極には第１ビット線１３７１から０電位、ドレイン電極には第２ビット線１３７２から（１／２）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【００７９】
したがって、Ｎ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線１３７１と第２ビット線１３７２の間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線１３７５や非選択ビット線１３７３にはすべて０電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【００８０】
以上の動作により、選択したアドレスのＮ型ＭＦＳＦＥＴ１３７０から、それに記憶されるデータを破壊することなく読み出すことができる。
なお、以上において、印加される電位は０Ｖもしくは（１／２）Ｖであるので、強誘電体薄膜には（１／２）Ｖ以下の電圧が印加されるのみで、これは抗電圧以下であり、データの読み出しの際に強誘電体薄膜の残留分極は保存され、メモリセルのデータは破壊されていない。したがって、従来の強誘電体メモリでは必要としていたデータの再書き込みと、それに要するサイクルは不要である。
（ワード線、ビット線、ボディプレート線の制御方式の実施例２）
図１４、図１５、図１６、図１７、図１８は、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図１４参照）、２つの中間電位（１／３）Ｖ、（２／３）Ｖを設け、４種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【００８１】
図３に示すように、ヒステリシス特性が充分に角型に近づくと、抗電圧が（１／２）ＶとＶの間にある場合には、前述したワード線とボディプレート線の制御方式の実施例１で述べた方式でよい。しかし、ヒステリシスの角型特性が不充分である強誘電体材料や製造上のバラツキを考慮して抗電圧に対して残留分極を保持する余裕度と安全性を高める必要があり、（１／３）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に適した方式として、図１４〜図１８に示す方式が好ましい。
【００８２】
図１４は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図１４において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは（１／３）Ｖ、非選択ワード線ＷＩは（１／３）Ｖ、非選択ボディプレート線ＢＩは（２／３）Ｖと設定する。このとき、強誘電体薄膜に（２／３）Ｖがかかるとデータ１が書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【００８３】
図１５は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図１５において、１５６０はデータ１を書き込みたいアドレスのメモリセルであり、１５６１は選択したアドレスのワード線であり、１５６２は選択したアドレスのボディプレート線である。
【００８４】
いま、選択アドレスのワード線１５６１にはＶ電位、選択したボディプレート線１５６２には（１／３）Ｖの電位を供給し、また他の非選択アドレスのワード線には（１／３）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（２／３）Ｖの電位を供給する。このとき、選択アドレスのメモリセル１５６０の強誘電体薄膜のみに（２／３）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／３）Ｖ、もしくは０電圧がかかる。
【００８５】
したがって、選択アドレスのメモリセル１５６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル１５６０に対して、データ１の書き込みを行うことができる。
【００８６】
図１６は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図１６において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡは（２／３）Ｖ電位、非選択ワード線ＷＩは（２／３）Ｖ、非選択ボディプレート線ＢＩは（１／３）Ｖの各電位に設定する。このとき、メモリセルの強誘電体薄膜に−（２／３）Ｖの電圧がかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電圧がかかる場合には残留分極が保持される。
【００８７】
図１７は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのメモリセルのみに０データを書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図１７において、１５６０はデータ０を書き込みたいアドレスのメモリセルであり、１５６１は選択したアドレスのワード線であり、１５６２は選択したアドレスのボディプレート線である。
【００８８】
いま、選択アドレスのワード線１５６１には０電位、選択したボディプレート線１５６２には（２／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／３）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（１／３）Ｖの電位を供給する。このとき、選択アドレスのメモリセル１５６０の強誘電体薄膜のみに−（２／３）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖ、もしくは０電圧がかかる。
【００８９】
したがって、選択アドレスのメモリセル１５６０にのみが抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル１５６０に対して、データ０の書き込みを行うことができる。
【００９０】
図１８は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対第２ビット線、非選択ビット線の関係を示すものである。
図１８において、１８７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、１８７１はＭＦＳＦＥＴ１８７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、１８７２はＭＦＳＦＥＴ１８７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。１８７４は選択したアドレスのＭＦＳＦＥＴ１８７０のゲート電極に接続されたワード線である。
【００９１】
さて、ＭＦＳＦＥＴ１８７０の残留分極データを読み出すには、選択したワード線１８７４に（１／３）Ｖの電位を、選択した第１ビット線１８７１に０電位、選択対の第２ビット線１８７２に（１／３）Ｖの電位をそれぞれ与える。すると、ＭＦＳＦＥＴ１８７０はＮ型ＭＦＳＦＥＴであって、ゲート電極にはワード線１８７４から（１／３）Ｖ電位、ソース電極には第１ビット線１８７１から０電位、ドレイン電極には第２ビット線１８７２から（１／３）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【００９２】
したがって、Ｎ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線１８７１と第２ビット線１８７２の間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線１８７５や非選択ビット線１８７３にはすべて０電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【００９３】
以上の動作により、選択したアドレスのＮ型ＭＦＳＦＥＴ１８７０から、それに記憶されるデータを破壊することなく読み出すことができる。
（ワード線、ビット線、ボディプレート線の制御方式の実施例３）
図１９、図２０、図２１、図２２、図２３は、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図１９参照）、３つの中間電位（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖを設け、５種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【００９４】
前述したワード線とボディプレート線の制御方式の実施例２の方式では、データの書き込みの際に、多く存在する非選択ワード線を選択アドレスのデータが１か０かによって、非選択でありながら（１／３）Ｖまたは（２／３）Ｖのいずれかに変更せねばならず、多大の充放電電流による無駄な消費電流と書き込み時間の遅れをもたらす可能性があると考えられる。
【００９５】
そこで、書き込み電圧と残留分極を保持する抗電圧の関係では同じ余裕度であるが、データの書き込みの際に、非選択のワード線では（２／４）Ｖの同一電位で良く、より低消費電力に適した方式として、図１９〜図２３の方式が好ましい。
図１９は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
【００９６】
図１９において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは（１／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ボディプレート線ＢＩは（３／４）Ｖと設定する。このとき、強誘電体薄膜に絶対値で（３／４）Ｖの電圧がかかるとデータ１が書き込まれ、強誘電体薄膜に±（１／４）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【００９７】
図２０は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図２０において、２０６０はデータ１を書き込みたいアドレスのメモリセルであり、２０６１は選択したアドレスのワード線であり、２０６２は選択したアドレスのボディプレート線である。
【００９８】
いま、選択アドレスのワード線２０６１にはＶ電位、選択したボディプレート線２０６２には（１／４）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（３／４）Ｖを供給する。このとき、選択アドレスのメモリセル２０６０の強誘電体薄膜のみに（３／４）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。
【００９９】
したがって、選択アドレスのメモリセル２０６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル２０６０に対して、データ１の書き込みを行うことができる。
【０１００】
図２１は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図２１において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡは（３／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ボディプレート線ＢＩは（１／４）Ｖと設定する。このとき、強誘電体薄膜に−（３／４）Ｖがかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／４）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１０１】
図２２は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのみに０データを書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図２２において、２０６０はデータ０を書き込みたいアドレスのメモリセルであり、２０６１は選択したアドレスのワード線であり、２０６２は選択したアドレスのボディプレート線である。
【０１０２】
いま、選択アドレスのワード線２０６１には０電位、選択したボディプレート線２０６２には（３／４）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（１／４）Ｖの電位を供給する。このとき、選択アドレスのメモリセル２０６０の強誘電体薄膜のみに−（３／４）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。
【０１０３】
したがって、選択アドレスのメモリセル２０６０にのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル２０６０に対して、データ０の書き込みを行うことができる。
【０１０４】
図２３は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対第２ビット線、非選択ビット線の関係を示すものである。
図２３において、２３７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、２３７１はＭＦＳＦＥＴ２３７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、２３７２はＭＦＳＦＥＴ２３７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。２３７４は選択したアドレスのＭＦＳＦＥＴ２３７０のゲート電極に接続されたワード線である。
【０１０５】
さて、ＭＦＳＦＥＴ２３７０の残留分極データを読み出すには、選択したワード線２３７４に（１／４）Ｖの電位を、選択した第１ビット線２３７１に０電位、選択対の第２ビット線２３７２に（１／４）Ｖの電位をそれぞれ与える。すると、ＭＦＳＦＥＴ２３７０はＮ型ＭＦＳＦＥＴであって、ゲート電極にはワード線２３７４から（１／４）Ｖ電位、ソース電極には第１ビット線２３７１から０電位、ドレイン電極には第２ビット線２３７２から（１／４）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【０１０６】
したがって、Ｎ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線２３７１と第２ビット線２３７２の間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線２３７５や非選択ビット線２３７３にはすべて０電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【０１０７】
以上の動作により、選択したアドレスのＮ型ＭＦＳＦＥＴ２３７０から、それに記憶されるデータを破壊することなく読み出すことができる。
（本発明に係るメモリセルの第２の構成例）
図２４は、本発明の強誘電体メモリ装置の基本単位となるメモリセルの第２の構成例を示す回路図である。
【０１０８】
このメモリセルは、図１に示すＮ型ＭＯＳトランジスタ１００と同様に、ゲート部に強誘電体薄膜を有し、部分空乏層型ＳＯＩ上に形成されたＰ型ＭＯＳＦＥＴからなる。
すなわち、そのＰ型ＭＯＳトランジスタは、図１に示すＮ型ＭＯＳトランジスタ１００と同様に、シリコン基板に絶縁層である埋め込み酸化膜層を作り、その上層の薄膜単結晶シリコン層に形成されている。
【０１０９】
このメモリセルは、図２４に示すように、Ｐ型ＭＯＳＦＥＴ２４００の他に、ビット線２４１３、ビット線２４１４、ワード線２４１５、およびボディプレート線２４０６を含んでいる。
Ｐ型ＭＯＳＦＥＴ２４００は、図２４に示すように、ゲート電極２４０１と、Ｐ＋拡散領域からなりソースあるいははドレインとなる第１電極２４０３と、Ｐ＋拡散領域からなりソースあるいははドレインとなる第２電極２４０４と、チャネルのボディ２４０５とを有している。また、Ｎ型ＭＯＳＦＥＴ２４００は、ゲート電極２４０１にワード線２４１５が接続され、第１電極２４０３にビット線２４１３が接続され、第２電極２４０４にビット線２４１４が接続され、チャネルのボディ２４０５にボディプレート線２４０６が接続されている。
【０１１０】
さらに、図２４に示すＰ型ＭＦＳＦＥＴ２４００のゲート電極２４０１の直下には、強誘電体薄膜が埋め込まれ、この点の構成は図１に示すＮ型ＭＯＳトランジスタ１００の構成と同様である。
このような構成からなるメモリセルの第２の構成例は、図１と図４に示すメモリセルの第１の構成例のＮ型ＭＦＳＦＥＴ４００をＰ型ＭＦＳＦＥＴ２４００に置き換えたものである。このため、図２４に示すメモリセルは、電源や制御する電圧の正負が逆になること以外は、図１および図４に示すメモリセルと基本的に同一の構成と機能を持つ。
【０１１１】
図２５は、図２４に示す単位メモリセルを行列状に配置してメモリセル群２５２０を形成した回路例を示す。図２５に示すメモリセル群２５２０は、図７に示すメモリセル群７２０において、Ｎ型ＭＦＳＦＥＴをＰ型ＭＦＳＦＥＴに置き換えたものである。Ｐ型ＭＦＳＦＥＴに置き換えてもＭＦＳＦＥＴ、ワード線、第１ビット線、第２ビット線の基本構成は同一である。
【０１１２】
従って、メモリセル群２５２０の周辺回路は、図７の場合と同様に、ボディプレート線選択制御回路２５５１、ビット線選択制御回路２５５６、ワード線選択制御回路２５５３、書き込み回路２５５４、読み出し回路２５５２、書き込み・読み出し回路２５５５などからなる。
（ワード線、ビット線、ボディプレート線の制御方式の実施例４）
図２６、図２７、図２８、図２９、図３０は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図２６参照）、その中間電位（１／２）Ｖを設け、３種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【０１１３】
図２６は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図２６において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡはＶ電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ボディプレート線ＢＩは（１／２）Ｖの電位に設定する。このとき、強誘電体薄膜に−Ｖの電圧がかかるとデータ１が書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合には残留分極が保持される。
【０１１４】
図２７は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図２７において、２７６０はデータ１を書き込みたいアドレスのメモリセルであり、２７６１は選択したアドレスのワード線であり、２７６２は選択したアドレスのボディプレート線である。
【０１１５】
いま、選択アドレスのワード線２７６１には０電位、選択したボディプレート線２７６２にはＶの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびボディプレート線にはすべて（１／２）Ｖを供給する。このとき、選択アドレス２７６０の強誘電体薄膜のみに−Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０の電圧がかかる。
【０１１６】
したがって、選択アドレスのメモリセル２７６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルのデータは変化しない。
以上の動作により、選択アドレスのメモリセル２７６０に対して、データ１の書き込みを行うことができる。
【０１１７】
図２８は、選択アドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図２８において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは０電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ボディプレート線ＢＩは（１／２）Ｖと設定する。このとき、強誘電体薄膜にＶがかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１１８】
図２９は、実際にワード線群とボディプレート線群が行列状に配置された状態において、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図２９において、２７６０はデータ０を書き込みたいアドレスのメモリセルであり、２７６１は選択したアドレスのワード線であり、２７６２は選択したアドレスのボディプレート線である。
【０１１９】
いま、選択アドレスのワード線２７６１にはＶ電位、選択したボディプレート線２７６２には０の電位をそれぞれ供給し、また他の非選択アドレスのワード線およびボディプレート線にはすべて（１／２）Ｖを供給する。このとき、選択アドレス２７６０の強誘電体薄膜のみにＶの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０の電圧がかかる。
【０１２０】
したがって、選択アドレスのメモリセル２７６０のみに抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル２７６０に対して、データ０の書き込みを行うことができる。
【０１２１】
図３０は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対第２ビット線、非選択ビット線の関係を示すものである。
図３０において、３０７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、３０７１はＭＦＳＦＥＴ３０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、３０７２はＭＦＳＦＥＴ３０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。３０７４は選択したアドレスのＭＦＳＦＥＴ３０７０のゲート電極に接続されたワード線である。
【０１２２】
さて、ＭＦＳＦＥＴ３０７０の残留分極データを読み出すには、選択したワード線３０７４に（１／２）Ｖの電位を、選択した第１ビット線３０７１にＶ電位、選択対の第２ビット線３０７２に（１／２）Ｖの電位を与える。すると、ＭＦＳＦＥＴ３０７０はＰ型ＭＦＳＦＥＴであって、ゲート電極にはワード線３０７４から（１／２）Ｖ電位、ソース電極には第１ビット線３０７１からＶ電位、ドレイン電極には第２ビット線３０７２から（１／２）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【０１２３】
したがって、Ｐ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線３０７１と第２ビット線３０７２の間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線３０７５や非選択ビット線３０７３にはすべてＶ電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【０１２４】
以上の動作により、選択したアドレスのＰ型ＭＦＳＦＥＴ３０７０から、それに記憶されるデータを破壊することなく読み出すことができる。
（ワード線、ビット線、ボディプレート線の制御方式の実施例５）
図３１、図３２、図３３、図３４、図３５は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図３１参照）、２つの中間電位（１／３）Ｖ、（２／３）Ｖを設け、４種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【０１２５】
図３１は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図３１において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡは（２／３）Ｖ電位、非選択ワード線ＷＩは（２／３）Ｖ、非選択ボディプレート線ＢＩは（１／３）Ｖの電位に設定する。このとき、強誘電体薄膜に−（２／３）Ｖの電圧がかかるとデータ１書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１２６】
図３２は、実際にワード線群とビット線群が行列状に配置された状態で選択アドレスのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図３２において、３２６０はデータ１を書き込みたいアドレスのメモリセルであり、３２６１は選択したアドレスのワード線であり、３２６２は選択したアドレスのボディプレート線である。
【０１２７】
いま、選択アドレスのワード線３２６１には０電位、選択したボディプレート線３２６２には（２／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／３）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（１／３）Ｖを供給する。このとき、選択アドレス３２６０の強誘電体薄膜のみに−（２／３）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖ、もしくは０の電圧がかかる。
【０１２８】
したがって、選択アドレスのメモリセル３２６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル３２６０に対して、データ１の書き込みを行うことができる。
【０１２９】
図３３は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図３３において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは（１／３）Ｖ電位、非選択ワード線ＷＩは（１／３）Ｖ、非選択ボディプレート線ＢＩは（２／３）Ｖの電位に設定する。このとき、強誘電体薄膜に（２／３）Ｖの電圧がかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１３０】
図３４は、実際にワード線群とビット線群が行列状に配置された状態において、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図３４において、３２６０はデータ０を書き込みたいアドレスのメモリセルであり、３２６１は選択したアドレスのワード線であり、３２６２は選択したアドレスのボディプレート線である。
【０１３１】
いま、選択アドレスのワード線３２６１にはＶ電位、選択したボディプレート線３２６２には（１／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（１／３）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（２／３）Ｖの電位を供給する。このとき、選択アドレス３２６０の強誘電体薄膜のみに（２／３）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖ、もしくは０の電圧がかかる。
【０１３２】
したがって、選択アドレスのメモリセル３２６０のみに抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル３２６０に対して、データ０の書き込みを行うことができる。
【０１３３】
図３５は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対第２ビット線、非選択ビット線の関係を示すものである。
図３５において、３５７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、３５７１はＭＦＳＦＥＴ３５７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、３５７２はＭＦＳＦＥＴ３５７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。３５７４は選択したアドレスのＭＦＳＦＥＴ３５７０のゲート電極に接続されたワード線である。
【０１３４】
さて、ＭＦＳＦＥＴ３５７０の残留分極データを読み出すには、選択したワード線３５７４に（２／３）Ｖの電位を、選択した第１ビット線３５７１にＶ電位、選択対の第２ビット線３５７２に（２／３）Ｖの電位を与える。すると、ＭＦＳＦＥＴ３５７０はＰ型ＭＦＳＦＥＴであって、ゲート電極にはワード線３５７４から（２／３）Ｖ電位、ソース電極には第１ビット線３５７１からＶ電位、ドレイン電極には第２ビット線３５７２から（２／３）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【０１３５】
したがって、Ｐ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線３５７１と第２ビット線３５７２との間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線３５７５や非選択ビット線３５７３にはすべてＶ電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【０１３６】
以上の動作により、選択したアドレスのＰ型ＭＦＳＦＥＴ３５７０から、それに記憶されるデータを破壊することなく読み出すことができる。
（ワード線、ビット線、ボディプレート線の制御方式の実施例６）
図３６、図３７、図３８、図３９、図４０は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図３６参照）、３つの中間電位（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖを設け、５種類の電位を制御に用いる方式のワード線、ボディプレート線、およびビット線の関係を示す図である。
【０１３７】
図３６は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図３６において、選択ワード線ＷＡは０電位、選択ボディプレート線ＢＡは（３／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ボディプレート線ＢＩは（１／４）Ｖの電位に設定する。このとき、強誘電体薄膜に−（３／４）Ｖの電圧がかかるとデータ１が書き込まれ、強誘電体薄膜に±（１／４）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１３８】
図３７は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのみにデータ１を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図３７において、３７６０はデータ１を書き込みたいアドレスのメモリセルであり、３７６１は選択したアドレスのワード線であり、３７６２は選択したアドレスのボディプレート線である。
【０１３９】
いま、選択アドレスのワード線３７６１には０電位、選択したボディプレート線３７６２には（３／４）Ｖの電位を供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、さらに他の非選択アドレスのボディプレート線にはすべて（１／４）Ｖの電位を供給する。このとき、選択アドレスの強誘電体薄膜のみに−（３／４）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。
【０１４０】
したがって、選択アドレスのメモリセル３７６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル３７６０に対して、データ１の書き込みを行うことができる。
【０１４１】
図３８は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ボディプレート線ＢＡ、非選択ボディプレート線ＢＩの関係を示すものである。
図３８において、選択ワード線ＷＡはＶ電位、選択ボディプレート線ＢＡは（１／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ボディプレート線ＢＩは（３／４）Ｖと設定する。このとき、強誘電体薄膜に（３／４）Ｖがかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／４）Ｖ、もしくは０電位がかかる場合には残留分極が保持される。
【０１４２】
図３９は、実際にワード線群とボディプレート線群が行列状に配置された状態で選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ボディプレート線の各電位を示している。図３９において、３７６０はデータ０を書き込みたいアドレスのメモリセルであり、３７６１は選択したアドレスのワード線であり、３７６２は選択したアドレスのボディプレート線である。
【０１４３】
いま、選択アドレスのワード線３７６１にはＶ電位、選択したボディプレート線３７６２には（１／４）Ｖの電位を供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、また他の非選択アドレスのボディプレート線にはすべて（３／４）Ｖを供給する。このとき、選択アドレスの強誘電体薄膜のみに（３／４）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。
【０１４４】
したがって、選択アドレスのメモリセルのみに抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
以上の動作により、選択アドレスのメモリセル３７６０に対して、データ０の書き込みを行うことができる。
【０１４５】
図４０は、選択したＭＦＳＦＥＴの残留分極データを読み出す場合の選択ワード線、非選択ワード線、選択第１ビット線、選択対第２ビット線、非選択ビット線の関係を示すものである。
図４０において、４０７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、４０７１はＭＦＳＦＥＴ４０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、４０７２はＭＦＳＦＥＴ４０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。４０７４は選択したアドレスのＭＦＳＦＥＴ４０７０のゲート電極に接続されたワード線である。
【０１４６】
さて、ＭＦＳＦＥＴ４０７０の残留分極データを読み出すには、選択したワード線４０７４に（３／４）Ｖの電位を、選択した第１ビット線４０７１にＶ電位、選択対の第２ビット線４０７２に（３／４）Ｖの電位を与える。すると、ＭＦＳＦＥＴ４０７０はＰ型ＭＦＳＦＥＴであって、ゲート電極にはワード線４０７４から（３／４）Ｖ電位、ソース電極には第１ビット線４０７１からＶ電位、ドレイン電極には第２ビット線４０７２から（３／４）Ｖ電位が供給されるのでオン（ＯＮ）し、かつ飽和領域で動作する。
【０１４７】
したがって、Ｐ型ＭＦＳＦＥＴの残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が第１ビット線４０７１と第２ビット線４０７２との間に流れ、その大小によって判定、検出できる。また、他の非選択ワード線４０７５や非選択ビット線４０７３にはすべてＶ電位を与える。
この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
【０１４８】
以上の動作により、選択したアドレスのＰ型ＭＦＳＦＥＴ４０７０から、それに記憶されるデータを破壊することなく読み出すことができる。
（強誘電体メモリ装置の構成）
次に、図１〜図４０で説明したメモリセルおよび制御回路を使用した、本発明の強誘電体メモリ装置の実施形態の全体構成の概略について、図４１を参照して説明する。
【０１４９】
ここで、図７はメモリセルの周辺のみの制御回路のブロック図であるが、実際のメモリ装置では他の機能を含む回路要素が必要であり、図４１はその部分を含む強誘電体メモリ装置の全体構成の概要を示すブロック図である。
この強誘電体メモリ装置の実施形態は、図４１に示すように、メモリセル群４１２０と、カラム制御回路４１５１と、ワード線制御回路４１５３と、書き込み制御回路４１５４と、読み出し制御回路４１５６と、入出力回路４１５７と、電源回路４１５８と、全体制御回路４１５９と、を備えている。
【０１５０】
メモリセル群４１２０は、図４または図２４に示したメモリセルが、図７のメモリセル群７２１または図２５のメモリセル群２５２１のようにアレイ状に配置されている。
ワード線制御回路４１５３とカラム制御回路４１５１は、図４または図２４のワード線、ボディプレート線、及び第１ビット線と第２ビット線を選択することにより、メモリセル群４１２０に含まれる所望の１つのメモリセルを選択するためのものである。
【０１５１】
書き込み制御回路４１５４は、入出力回路４１５７を経たデータを、ワード線制御回路４１５３とカラム制御回路４１５１に選択されたメモリセルに対し、全体制御回路４１５９の指令にしたがって書き込むためのものである。
読み出し制御回路４１５６は、ワード線制御回路４１５３とカラム制御回路４１５１に選択されたメモリセルに記憶されるデータを、全体制御回路４１２０の指令にしたがって読み出し、入出力回路４１５７に出力するためのものである。
【０１５２】
電源回路４１５８は、書き込み制御回路４１５４が所望のメモリセルのデータの書き込みを行う際に必要な複数の異なる電位の信号を生成するとともに、読み出し制御回路４１５６が所望のメモリセルからデータを読み出す際に必要な複数の異なる電位の信号を生成するためのものである。
全体制御回路４１５９は、データの書き込みや読み出しの際に、その動作に応じて各部の制御を行うものである。
【０１５３】
なお、ワード線制御回路４１５３、カラム制御回路４１５１、書き込み制御回路４１５４、読み出し制御回路４１５６等は、データの書き込みまたは読み出しの際に、選択されたアドレスのメモリセルのワード線、ボディプレート線、第１ビット線、第２ビット線の制御を行うとともに、非選択アドレスのメモリセルのワード線、ボディプレート線、第１ビット線、第２ビット線の制御を行うようになっている。
【０１５４】
ここで、図７の書き込み回路７５４と書き込み・読み出し回路７２５の一部は、図４１では書き込み制御回路４１５４に含まれている。また、図７の読み出し回路７２７と書き込み・読み出し回路７２５の一部は、図４１では読み出し制御回路４１５６に含まれている。さらに、図７のボディプレート線選択制御回路７５１とビット線選択制御回路７５６は図４１ではカラム制御回路４１５１に含まれている。また、図７のワード線選択制御回路７５３は、図４１ではワード線制御回路４１５３に含まれている。
【０１５５】
また、図７、図４１においてメモリセル群の電界効果型トランジスタはゲート部に強誘電体を有するＭＦＳＦＥＴが用いられているが、周辺の各制御回路は絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）で原則的に構成される。
（強誘電体薄膜の他の材料例）
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたＭＦＳＦＥＴとし、その断面構造は図１に示すようになっており、強誘電体薄膜の材料はＰＺＴＮ、ＰＺＴ、ＳＢＴなどの無機の強誘電体である。
【０１５６】
しかし、図１に示すように、強誘電体薄膜１０２はシリコン基板１０５の上方に形成されている。したがって、これはシリコン（Ｓｉ）の上に強誘電体を結晶化させることになるが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、境界においては結晶欠陥を多く残すことになるため、理想的なＭＦＳ構造が形成されない。この結果、強誘電体薄膜１０２と基板１０５は、その結晶欠陥のために強誘電体薄膜１０２の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合が考えられる。
【０１５７】
したがって、無機の強誘電体薄膜１０２として、無機の強誘電体材料ではなく有機の強誘電体材料を用いるのが好ましい。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なＭＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が形成されるからである。したがって、図１において、強誘電体薄膜１０２が有機強誘電体であれば、良好な特性の強誘電体薄膜をゲート部に持つＭＦＳＦＥＴのメモリセルを実現できる。
【０１５８】
ここで、有機強誘電体の材料としては、ＰＶＤＦ（ｐｏｌｙ( ｖｉｎｙｌｉｄｅｎｅ
ｆｌｕｏｒｉｄｅ) ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
（強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの他の構造例）
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたＭＦＳＦＥＴとし、その断面構造は図１に示すものとしたが、以下のような構造にするようにしても良い。
【０１５９】
図４２は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第２の構造例を示す断面図である。
図４２において、４２０１は金属からなるゲート電極、４２０３はＮ+拡散からなるソースもしくはドレインとなる第１電極、４２０４はＮ+拡散からなるドレインもしくはソースとなる第２電極である。４２０２は強誘電体薄膜であり、４２０９は常誘電体薄膜からなる緩衝層である。
【０１６０】
図１と図４２の相違は、図４２では常誘電体絶縁物からなる緩衝層４２０９を設けた点である。このように緩衝層４２０９を設けたのは、強誘電体薄膜４２０２の結晶性等が不完全であると、図１の構造ではＭＦＳＦＥＴの基板１０５と強誘電体薄膜１０２との間で電荷の漏洩が起こり、強誘電体薄膜１０２の残留分極の保持特性が悪化することが起こりうる。
【０１６１】
そこで、図４２に示すように、絶縁物であり、かつ強誘電体薄膜が結晶成長しやすい緩衝層４２０９を基板１０５と強誘電体薄膜１０２との間に設け、これにより強誘電体薄膜１０２の特性の劣化を防ぐようにした。
図４３は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第３の構造例を示す断面図である。
【０１６２】
図４３において、４３０１は金属からなるゲート電極、４３０３はＮ+拡散からなるソースもしくはドレインとなる第１電極、４３０４はＮ+拡散からなるドレインもしくはソースとなる第２電極である。４３０２は強誘電体薄膜である。
図１と図４３の相違は、図４３では図１のＰ+拡散層１０６に相当するものを特に設けていない点である。図１に示すボディ１０５のＰ型の不純物濃度は充分に高く、ボディプレート線として充分に使用できるインピーダンスであればボディプレート線に使用するＰ拡散層はボディ１０５と同一の不純物濃度で兼用できる。したがって、図４３ではボディ４３０５のみからなる構造をしており、製造コストの低減ができる。
（その他）
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
【０１６３】
ワード線とボディプレート線の制御方式の実施例１，２，３において、メモリセルからデータを読み出す場合に、ゲート電極とソース電極の電位差をそれぞれ（１／２）Ｖ、（１／３）Ｖ、（１／４Ｖ）としたが、この電位に拘らず読み出すことが可能であれば、更に低い電位を与えるようにしても良い。この場合には、長期的な信頼性やデバイスとしての寿命が高まる。
【０１６４】
また、図１において、無機の強誘電体薄膜の材料としてＰＺＴＮを好ましい例に挙げたが、制御方式を強誘電体薄膜の特性にあった方式とすれば、ＰＺＴＮ以外のものを用いてもよい。例えば、すでに強誘電体として挙げたＰＺＴやＳＢＴの他に、ＢＬＴ（Ｂｉ4XＬａXＴｉ3Ｏ12）、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＢｉＮｂ2Ｏ9などでも良い。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成の異なる材料を積層させたものを用いるようにしても良い。
【０１６５】
また、金属膜、または金属膜の電極の材質としては、前述した白金（Ｐｔ）以外に、Ｔａ、Ｔｉ、あるいはＰｔ／Ｔｉの合金を用いても良い。さらに、その材料として、ＲｕＯ2、ＩｒＯ2、ＳｒＲｕＯ3、ＲｈＯ2等の酸化物導電性膜を用いることも場合により可能である。その材料として、どのような材質を選択するのかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等を総合的に検討するなかで選択する。
【図面の簡単な説明】
【０１６６】
【図１】本発明の強誘電体メモリ装置に用いるメモリセルの第１の構成例の構造を示す断面図である。
【図２】その第１の構成例のメモリセルを複数配列して形成した場合の断面構造を示す断面図である。
【図３】本発明の強誘電体メモリ装置に用いる強誘電体薄膜の分極電荷と印加電圧のヒステリシス特性の一例を示す特性図である。
【図４】本発明の強誘電体メモリ装置に用いるメモリセルの第１の構成例を示す回路図である。
【図５】メモリセルに係るＮ型ＭＦＳＦＥＴの強誘電体薄膜の残留分極状態の一例を示す断面図である。
【図６】メモリセルに係るＮ型ＭＦＳＦＥＴの強誘電体薄膜の残留分極状態の他の一例を示す断面図である。
【図７】本発明の強誘電体メモリ装置であって、図４に示すメモリセルからなるメモリセル群とその周辺回路の一例を示すブロック図である。
【図８】本発明の強誘電体メモリ装置に用いるメモリセル群のレイアウトの概要を示す模式図である。
【図９】選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図１０】メモリセル群のうちの選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図１１】選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図１２】メモリセル群のうちの選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図１３】メモリセル群のうちの選択アドレスのメモリセルから、３種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図１４】選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図１５】メモリセル群のうちの選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図１６】選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図１７】メモリセル群のうちの選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図１８】メモリセル群のうちの選択アドレスのメモリセルから、４種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図１９】選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図２０】メモリセル群のうちの選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図２１】選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図２２】メモリセル群のうちの選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図２３】メモリセル群のうちの選択アドレスのメモリセルから、５種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図２４】本発明の強誘電体メモリ装置に用いるメモリセルの第２の構成例を示す回路図である。
【図２５】本発明の強誘電体メモリ装置であって、図２４に示すメモリセルからなるメモリセル群とその周辺回路の一例を示すブロック図である。
【図２６】選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図２７】メモリセル群のうちの選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図２８】選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図２９】メモリセル群のうちの選択アドレスのメモリセルに、３種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図３０】メモリセル群のうちの選択アドレスのメモリセルから、３種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図３１】選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図３２】メモリセル群のうちの選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図３３】選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図３４】メモリセル群のうちの選択アドレスのメモリセルに、４種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図３５】メモリセル群のうちの選択アドレスのメモリセルから、４種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図３６】選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図３７】メモリセル群のうちの選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ１を書き込む場合の各部の電位制御の説明図である。
【図３８】選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図３９】メモリセル群のうちの選択アドレスのメモリセルに、５種類の異なる電位を用いてデータ０を書き込む場合の各部の電位制御の説明図である。
【図４０】メモリセル群のうちの選択アドレスのメモリセルから、５種類の異なる電位を用いて、データを読み出す場合の各部の電位制御の説明図である。
【図４１】本発明の強誘電体メモリ装置の全体の構成概要を示すブロック図である。
【図４２】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴの構造の第２の構成例を示す断面図である。
【図４３】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴの構造の第３の構成例を示す断面図である。
【図４４】従来の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴからなるメモリセルの回路構成図である。
【図４５】従来の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴの構造を示す断面図である。
【図４６】従来の強誘電体メモリ装置に用いるメモリセル群の構成を示す回路構成図である。
【図４７】従来の強誘電体メモリ装置に用いるメモリセル群のレイアウトの概要を示す模式図である。
【図４８】従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造例を示す断面図である。
【図４９】従来および本発明の強誘電体メモリ装置に用いる一般的に使用される材料の強誘電体薄膜の分極電荷と印加電圧の代表的なヒステリシス特性を示す特性図である。
【図５０】従来の強誘電体メモリ装置に用いるメモリセルの構造例を示す回路図である。
【図５１】従来の非破壊読み出しの強誘電体メモリ装置に用いる強誘電体コンデンサの分極電荷と印加電圧の特性例を示す特性図である。
【符号の説明】
【０１６７】
１０１、４０１・・・ゲート電極、１０２・・・強誘電体薄膜、１０３、１０４・・・ソース電極もしくはドレイン電極、１０５、４０５・・・ボディもしくはバルク、１０６、４０６ボディプレートもしくはボディプレート線、１０７・・・埋め込み酸化膜層、１０８・・・シリコン基板、２１１・・・酸化膜絶縁層、４１３、４１４・・・ビット線、４１５・・・ワード線、７２０、２５２０・・・メモリセル群、７５１・・・ボディプレート線選択制御回路、７５２・・・読み出し回路、７５３・・・ワード線選択制御回路、７５４・・・書き込み回路、７５５・・・書き込み・読み出し回路、７５６・・・ビット線選択制御回路、４１５１・・・カラム制御回路、４１５３・・・ワード線制御回路、４１５４・・・書き込み制御回路、４１５６・・・読み出し制御回路、４１５７・・・入出力回路、４１５８・・・電源回路、４１５９・・・全体制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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