(57)【要約】【課題】  メモリセルの面積を増やすことなく高集積化し、低コストでより大容量の半導体記憶装置を提供する。【解決手段】  半導体層上に形成された電荷保持機能を有する第１メモリ機能体１２０と、第１メモリ機能体１２０上に形成された制御ゲート電極１０６と、第１メモリ機能体１２０下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域１０１、１０２と、第１メモリ機能体１２０及び制御ゲート電極１０６の両側または一方側に配置され、拡散領域１０１、１０２と接するように形成された電荷保持機能を有する第２メモリ機能体１０８、１０９とを備えてなるメモリ素子を有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体層上に形成された電荷保持機能を有する第１メモリ機能体と、前記第１メモリ機能体上に形成された制御ゲート電極と、前記第１メモリ機能体下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記第１メモリ機能体及び前記制御ゲート電極の両側または一方側に配置され、前記拡散領域と接するように形成された電荷保持機能を有する第２メモリ機能体とを備えてなるメモリ素子を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１メモリ機能体は、前記チャネル領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に形成された第２絶縁膜と、を備えて構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２メモリ機能体は、前記第１メモリ機能体及び前記制御ゲート電極の両側に、２つ形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリ素子が、前記半導体層に接続される第１端子と、前記拡散領域の一方に接続される第２端子と、前記拡散領域の他方に接続される第３端子と、前記制御ゲート電極に接続される第４端子の４端子のみを、他の回路との接続用として備えることを特徴とする請求項１乃至３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記第２メモリ機能体が、前記制御ゲート電極への電圧印加によって、前記メモリ機能体に保持された電荷量に応じて、少なくとも前記第２メモリ機能体下に位置する前記拡散領域の抵抗を変化させ、一方の前記拡散領域から他方の前記拡散領域に流れる電流量を変化させるように構成されていることを特徴とする請求項１乃至４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記第２メモリ機能体が、前記第２メモリ機能体に保持された電荷量に応じて、少なくとも前記第２メモリ機能体下に位置する前記拡散領域の一部を空乏化させる、若しくは導電型を反転させるように構成されていることを特徴とする請求項１乃至４の何れか１項に記載の半導体記憶装置。
【請求項７】
前記第２メモリ機能体が、電荷保持機能を有する電荷保持膜を含み、前記電荷保持膜の少なくとも一部が前記拡散領域の一部と接するように形成されていることを特徴とする請求項１乃至６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記半導体層が、半導体基板、前記半導体基板内に設けられたウェル領域、または、絶縁体上に配置された半導体層であることを特徴とする請求項１乃至７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記第２メモリ機能体を読み出す際のゲート電圧が、前記第１メモリ機能体の電荷保持量によって規定される閾値電圧よりも高いことを特徴とする請求項１乃至８の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷量の変化を電流量に変換する機能を有する素子からなる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化を可能とする技術には、トランジスタのゲート電極の両側の所謂サイドウォールの領域に、メモリ機能を有するメモリ機能体を形成した半導体記憶装置がある（例えば、特許文献１参照）。この半導体記憶装置は、図１に示すように、半導体基板１、ゲート絶縁膜２、ゲート電極３、サイドウォール状に形成された電荷蓄積層４、チャネル領域６、及び、ドレイン或いはソースとなる高濃度不純物領域７から構成されている。このような構成では、一つのトランジスタの領域にメモリを２つ構成することが可能となる。
【０００３】
【特許文献１】国際公開第０３／０４４８６８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体記憶装置は、サイドウォールの領域をメモリとして機能体させ高集積化を図るものであるが、メモリ素子の他の領域についてもメモリ機能を持たせることで大容量化が可能であり、近年の技術動向から、低コストでより大容量の半導体装置が望まれている。
【０００５】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、メモリセルの面積を増やすことなく高集積化し、低コストでより大容量の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明に係る半導体記憶装置は、半導体層上に形成された電荷保持機能を有する第１メモリ機能体と、前記第１メモリ機能体上に形成された制御ゲート電極と、前記第１メモリ機能体下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記第１メモリ機能体及び前記制御ゲート電極の両側または一方側に配置され、前記拡散領域と接するように形成された電荷保持機能を有する第２メモリ機能体とを備えてなるメモリ素子を有することを特徴とする。
【０００７】
上記特徴の本発明に係る半導体記憶装置は、更に、前記第１メモリ機能体は、前記チャネル領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に形成された第２絶縁膜と、を備えて構成されることを特徴とする。
【０００８】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記第２メモリ機能体は、前記第１メモリ機能体及び前記制御ゲート電極の両側に、２つ形成されていることを特徴とする。
【０００９】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記メモリ素子が、前記半導体層に接続される第１端子と、前記拡散領域の一方に接続される第２端子と、前記拡散領域の他方に接続される第３端子と、前記制御ゲート電極に接続される第４端子の４端子のみを、他の回路との接続用として備えることを特徴とする。
【００１０】
また、上記何れかの特徴の本発明に係る半導体記憶装置は、前記第２メモリ機能体が、前記制御ゲート電極への電圧印加によって、前記メモリ機能体に保持された電荷量に応じて、少なくとも前記第２メモリ機能体下に位置する前記拡散領域の抵抗を変化させ、一方の前記拡散領域から他方の前記拡散領域に流れる電流量を変化させるように構成されていても良いし、前記第２メモリ機能体が、前記第２メモリ機能体に保持された電荷量に応じて、少なくとも前記第２メモリ機能体下に位置する前記拡散領域の一部を空乏化させる、若しくは導電型を反転させるように構成されていても良い。
【００１１】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記第２メモリ機能体が、電荷保持機能を有する電荷保持膜を含み、前記電荷保持膜の少なくとも一部が前記拡散領域の一部と接するように形成されていることを特徴とする。
【００１２】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記半導体層が、半導体基板、前記半導体基板内に設けられたウェル領域、または、絶縁体上に配置された半導体層であることを特徴とする。
【００１３】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記第２メモリ機能体を読み出す際のゲート電圧が、前記第１メモリ機能体の電荷保持量によって規定される閾値電圧よりも高いことを特徴とする。
【００１４】
上記特徴により、本発明に係るメモリ素子は、トランジスタのゲートの代わりに、フラッシュメモリ等に用いられるセルを第１メモリ機能体として形成すると共に、このセルの両側、所謂サイドウォールの領域にメモリ機能を有する第２メモリ機能体を形成する。このような構成をとることにより、メモリ素子におけるサイドウォールの領域以外の他の領域についてもメモリとして機能させることができる。これによって、メモリセルの面積を増やすことなく高密度なメモリ素子を提供することが可能となり、この結果、低コストで大容量の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す）の実施形態を図面に基づいて説明する。
【００１６】
先ず、本発明に係る半導体記憶装置の構成について、図２乃至図４を基に説明する。ここで、図２は、本実施形態のメモリ素子（メモリセル）の概略平面図を示している。図３（ａ）は、図２のＡ―Ａ方向における概略断面図を示しており、図３（ｂ）は、図２のＢ―Ｂ方向における概略断面図を夫々示している。図４は、本実施形態のメモリセルにおいて、各電極に接続される端子を示している。
【００１７】
本実施形態のメモリセルは、図２及び図３（ａ）、（ｂ）に示すように、半導体基板の一例としてのｐ型シリコン基板１００上に形成された電荷保持機能を有する第１メモリ機能体１２０と、第１メモリ機能体１２０上に形成された制御ゲート電極１０６と、第１メモリ機能体１２０下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域１０１、１０２と、第１メモリ機能体１２０及び制御ゲート電極１０６の両側または一方側に配置され、拡散領域１０１、１０２と接するように形成された電荷保持機能を有する第２メモリ機能体１０８，１０９とを備えている。更に、第２メモリ機能体１０８，１０９上に、サイドウォール１０７が形成されている。
【００１８】
本実施形態の第１メモリ機能体１２０は、チャネル領域上に形成された、シリコン酸化膜からなるトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に形成された浮遊ゲート電極１０４と、浮遊ゲート電極１０４上に形成されたゲート間絶縁膜１０５とから構成されている。また、本実施形態のゲート間絶縁膜１０５は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるＯＮＯ膜である。本実施形態の拡散領域１０１、１０２は、ｎ型シリコン領域であるソース／ドレイン領域である。
【００１９】
また、本実施形態のメモリセルは、図４に示すように、ゲート端子２０３（Ｇ）、ソース／ドレイン端子２０１（ＳＤ１）、ソース／ドレイン端子２０２（ＳＤ２）、及び、基板端子２０４に接続されている。即ち、１つのメモリセルは、４つの端子に接続される構成である。
【００２０】
このようなメモリセルを少なくとも１つ以上接続し、マトリクス状に配置することで、低コストで大容量の半導体記憶装置を提供することができる。
【００２１】
次に、本発明に係るメモリセルの各動作（書込み動作、消去動作、読出し動作）について図４及び図１１を基に説明する。
【００２２】
（書込み動作）
先ず、第１メモリ機能体１２０に対する書込み動作（閾値電圧を上げることでデータの書込みを行う場合）について説明する。
【００２３】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。次に、書込み動作時には、例えば、ゲート端子２０３（Ｇ）に１４〜２０Ｖを印加する。このことにより、トンネル絶縁膜１０３にＦｏｗｌａｒ−Ｎｏｒｄｈｅｉｍ電流（以下、ＦＮ電流と称す）が流れ、浮遊ゲート電極１０４に電子が注入されて、浮遊ゲート電極１０４の電荷量によって規定される閾値電圧が上昇する。
【００２４】
尚、第１メモリ機能体１２０に対する書込み手法としては、ホットエレクトロンを用いたものもあり、ホットエレクトロンによる書込み手法を用いても良い。但し、第２メモリ機能体１０８，１０９への誤書込みを防ぐように構成する必要がある。
【００２５】
次に、第２メモリ機能体１０８，１０９に対する書込み動作（読み出し時の電流を低下させることで、データの書き込みを行う場合）について説明する。尚、第２メモリ機能体１０８，１０９の書込み動作は、第２メモリ機能体１０８に接続されたソース／ドレイン端子２０１（ＳＤ１）に印加する電圧と、第２メモリ機能体１０９に接続されたソース／ドレイン端子２０２（ＳＤ２）に印加する電圧とを入れ替えるだけであるため、ここでは、第２メモリ機能体１０８に書き込みを行う場合について説明する。
【００２６】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。次に、書込み動作時には、端子ＳＤ２及び基板端子の電圧は０Ｖのまま、例えば、端子Ｇに５Ｖを印加し、端子ＳＤ１に５Ｖを印加する。つまり、端子ＳＤ１に、読出し動作時に印加する電圧（例えば、１．５Ｖ等）に比して非常に大きな電圧を印加することで、第２メモリ機能体１０８の下部のチャネルでピンチオフ（空乏化）して、ホットエレクトロンを発生させ、第２メモリ機能体１０８に電子を注入する。尚、第２メモリ機能体１０９の下部では反転層が拡散領域１０２から延びて、ホットエレクトロンが発生せず書込みは起こらない。第２メモリ機能体１０８への書込みにより、第２メモリ機能体１０８の下部のチャネルの抵抗が増加し、読出し動作時の電流が減少する。このとき、書込み動作時に印加する電圧としては、第１メモリ機能体１２０の浮遊ゲート電極１０４に電子が注入されないような電圧に設定する必要がある（書込み動作時のディスターブの抑制）。
【００２７】
上述のように、メモリセルの各端子の電位を設定することにより、第１メモリ機能体１２０と第２メモリ機能体１０８，１０９に対する書き込みを行うことが可能となる。
【００２８】
（消去動作）
続いて、第１メモリ機能体１２０に対する消去動作（閾値電圧を下げることでデータの消去を行う場合）について説明する。
【００２９】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。そして、消去動作時に、例えば、端子Ｇに−５Ｖを印加し、基板端子に１０〜１５Ｖを印加する。端子ＳＤ１及び端子ＳＤ２はフローティング状態とする。このことにより、トンネル絶縁膜１０３にＦＮ電流が流れ、浮遊ゲート電極１０４の電子が半導体基板１００に放出されて閾値電圧が上昇する。
【００３０】
次に、第２メモリ機能体１０８，１０９に対する消去動作（読み出し時の電流を増加させることでデータの消去を行う場合）について説明する。
【００３１】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。消去動作時に、例えば、端子Ｇに−５Ｖを印加し、端子ＳＤ１及び端子ＳＤ２に５Ｖを印加する（基板電圧は０Ｖ）。これによって、第２メモリ機能体１０８，１０９の下部に位置するＰＮ接合付近でバンド−バンド間現象により、各第２メモリ機能体にホールが注入される。このことにより、第２メモリ機能体１０８，１０９の下部のチャネルの抵抗が減少し、読出し動作時の電流が増加する。このとき、消去動作時に印加する電圧としては、第１メモリ機能体１２０の浮遊ゲート電極１０４に不具合（ディスターブ）を起こさない電圧であることが必要となる。
【００３２】
（読出し動作）
引き続き、第１メモリ機能体１２０に対する読出し動作について説明する。
【００３３】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。そして、読出し動作時に、例えば、端子Ｇに２Ｖを印加し、端子ＳＤ１または端子ＳＤ２の電圧を１．５Ｖとする。このとき、第１メモリ機能体１２０の閾値電圧が３Ｖであれば第１メモリ機能体１２０に係るトランジスタはオフする。第１メモリ機能体１２０の閾値電圧が１Ｖである場合には、第１メモリ機能体１２０に係るトランジスタはオンする。しかしながら、第１メモリ機能体１２０の状態によって電流が変化してしまうため、第２メモリ機能体１０８または第２メモリ機能体１０９が書き込み状態の場合でも１〜５０μＡ程度の電流が流れるように端子Ｇへの印加電圧または、第１メモリ機能体１２０の閾値電圧を調整する必要がある。また、読出し精度を確保するため、第２メモリ機能体１０８または第２メモリ機能体１０９が書き込み状態である場合に、第１メモリ機能体１２０に係るトランジスタのオン状態の電流量に対し、オフ状態の電流量は、一桁以上低いことが望ましい。
【００３４】
次に、第２メモリ機能体１０８，１０９の読出し動作について説明する。ここで、図１１（ａ）は、メモリセルの構成を等価回路として示している。図１１（ｂ）は、メモリ機能体１０８に対する読出し動作時の等価回路を示している。尚、メモリ機能体１０８とメモリ機能体１０９の読出し動作は、端子ＳＤ１に印加する電圧と端子ＳＤ２に印加する電圧とを入れ替えるだけであるため、ここでは、メモリ機能体１０８の読み出しを行う場合について説明する。また、本実施形態では、第１メモリ機能体１２０の電荷保持量によって規定される書込み状態の閾値電圧が３Ｖ程度、消去状態の閾値電圧は１Ｖ程度の場合を例として説明する。
【００３５】
非アクティブ時に、メモリセルの各端子に印加される電圧を０Ｖ（ＧＮＤレベル）とする。次に、読出し動作時に、例えば、端子Ｇに４Ｖを印加し、端子ＳＤ２に１．５Ｖを印加する。このとき、第１メモリ機能体１２０に係るトランジスタは状態に拘わらず必ずオンとなる。更に、第２メモリ機能体１０９の下部のチャネル領域には、端子ＳＤ２に印加した電圧により空乏層が形成される。この結果、図１１（ｂ）に示すように、第２メモリ機能体１０９は実質的に可変抵抗機能を失う。このため、メモリセルを流れる電流は、主に第２メモリ機能体１０８の状態によって決定されることとなり、第２メモリ機能体１０８の読出しができる。
【００３６】
以上の読出し動作では、第１メモリ機能体１２０、第２メモリ機能体１０８，１０９は、お互いの状態に拘わらず読出しを行うことができる。尚、メモリセルの各動作の説明を行う為、具体的な印加電圧値を例示して説明したが、所望の現象が得られれば異なる電圧の組み合わせを用いてもよい。
【００３７】
（製造方法）
続いて、本発明装置の製造方法について図５乃至図８を基に説明する。尚、各図（ａ）は、図２に示したメモリセルのＡ−Ａ断面図を示しており、各図（ｂ）はＢ−Ｂ断面図を示している。
【００３８】
先ず、図５に示すように、半導体基板としてのｐ型シリコン基板１００の表面に、既知のフォトリソフラフィ、エッチング、堆積技術等の組み合わせにより、第１メモリ機能体１２０と制御ゲート電極１０６とを形成する。尚、第１メモリ機能体１２０はメモリセル単位で独立して形成されるが、制御ゲート電極１０６は、図２のＢ−Ｂ方向に連続的に形成される。
【００３９】
続いて、図６に示すように、例えば、シリコン酸化膜１２１を熱酸化法を用いて１〜２０ｎｍ程度形成し、次に、シリコン窒化膜１３１の積層膜を２〜２０ｎｍ程度堆積する。
【００４０】
次に、図７に示すように、絶縁膜であるシリコン酸化膜１２２を１０〜１００ｎｍ程度堆積する。この後、図８に示すように、反応性イオンエッチングによりシリコン酸化膜１２２、シリコン窒化膜１３１、シリコン酸化膜１２１を順次エッチングし、シリコン酸化膜１２２をサイドウォール状に形成する。シリコン酸化膜１２１とシリコン窒化膜１３１の積層膜が第２メモリ機能体１０８及び第２メモリ機能体１０９となる。
【００４１】
続いて、図９に示すように、例えばイオン注入法を用いて、制御ゲート電極１０６及びシリコン酸化膜１２２等をマスクとしてｐ型シリコン基板１００の表面にｎ型シリコンの不純物領域１４１を形成する。このとき同時に、公知のパンチスルー抑制のためのＨａｌｏ注入層やＬＤＤ層を形成してもよい。ｎ型シリコンの不純物領域１４１の不純物濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。
【００４２】
この後、図１０に示すように、公知の層間絶縁膜形成技術、及び層間絶縁膜平坦化技術により、層間絶縁膜１５０を形成し、公知の配線形成技術等によりコンタクト及びメタル配線１５１を形成する。
【００４３】
以上、詳細に説明したように、本発実施形態の本発明に係る半導体記憶装置では、第１メモリ機能体１２０と、第１メモリ機能体１２０の両側に形成した第２メモリ機能体１０８，１０９により、一つのメモリセルで３ビットの記憶が可能となり、高集積化が可能となる。
【００４４】
尚、上記実施形態の第１メモリ機能体１２０として、トンネル絶縁膜１０３、浮遊ゲート電極１０４及びゲート間絶縁膜１０５を構成したが、第１メモリ機能体１２０として、シリコン酸化膜及びシリコン窒化膜からなる複合絶縁膜を形成しても良い。
【００４５】
また、第２メモリ機能体は、必ずしも第１メモリ機能体１２０及び制御ゲート電極１０６の両側に形成されている必要はなく、何れか一方にのみ形成される構成としても良い。更に、半導体層として、ｐ型シリコン基板を用いたが、ＳＯＩ層としてもよいし、半導体基板内に設けられたウェル領域であっても良い。
【図面の簡単な説明】
【００４６】
【図１】従来技術におけるメモリセルの構成例を示す断面図
【図２】本発明に係る半導体記憶装置のメモリセルの構成例を示すレイアウト図
【図３】本発明に係る半導体記憶装置のメモリセルの構成例を示す断面図
【図４】本発明に係る半導体記憶装置のメモリセルの電極を説明する断面図
【図５】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図６】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図７】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図８】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図９】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図１０】本発明に係る半導体記憶装置の製造方法におけるメモリセルの一製造工程を示す工程断面図
【図１１】本発明に係る半導体記憶装置におけるメモリセルの構成及び読出し動作時の構成を示す等価回路図
【符号の説明】
【００４７】
１              半導体基板
２              ゲート絶縁膜
３              ゲート電極
４              電荷保持膜
６              チャネル領域
７              高濃度不純物拡散領域
８              低濃度不純物拡散領域
１００          ｐ型シリコン基板
１０１、１０２  拡散領域
１０３          トンネル絶縁膜
１０４          浮遊ゲート電極
１０５          ゲート間絶縁膜
１０６          制御ゲート電極
１０７          サイドウォール
１０８、１０９  メモリ機能体
１２０          第１メモリ機能体
１２１、１２２  シリコン酸化膜
１３１          シリコン窒化膜
１４１          ｎ型不純物領域
１５０          層間絶縁膜
１５１          コンタクト、メタル配線
２０１、２０２  ソース／ドレイン端子
２０３          ゲート端子
２０４          基板端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006173480.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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