(57)【要約】      （修正有）【課題】高速のオンチップ配線を介して信号を受信するように構成された分散型レシーバを備えるように構成された集積回路等において、ワイヤ密度を高めることなく、タイミング問題を緩和するシステムを提供する。【解決手段】例示的なシステム100は、分散したレシーバに配線を介して信号１２０を送る事に関連したセットアップ時間、およびホールド時間のタイミング問題を緩和するように構成されたシステムであり、信号を受信し、受信した前記信号を複製し、その複製信号にタイミング遅延を導入するように構成された遅延回路110を含む事を特徴とする。【選択図】図１
2006024929.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を受信し、前記第１の信号の時間的に分離された複製信号を供給するように構成された遅延回路（１１０）と、
２組以上の配線（１４０）であって、第１の組（１４２）が前記第１の信号を第１のレシーバ（１５２）に供給するように構成され、第２の組（１４４）が前記時間的に分離された複製信号を第２のレシーバ（１５４）に供給するように構成され、前記配線の組のうちの少なくとも１つが前記遅延回路（１１０）に動作可能に接続され、前記配線の組のうちの少なくとも１つが前記配線の別の組のシールドとして配置される、２組以上の配線（１４０）と、及び
前記配線のうちの少なくとも１つに動作可能に接続され、前記配線のうちの少なくとも１つによって伝送される信号の供給を遅らせるように構成されたクロックドディレーサ回路とを備える、システム（１００）。
【請求項２】
前記第１の組の配線（１４２）が前記第２の組の配線（１４４）のシールドとして集積回路上に配置され、不要な信号が前記第２の組の配線（１４４）上に誘導されるのを防ぐ、請求項１に記載のシステム（１００）。
【請求項３】
前記第２の組の配線（１４４）が前記第１の組の配線（１４２）のシールドとして集積回路上に配置され、不要な信号が前記第１の組の配線（１４２）上に誘導されるのを防ぐ、請求項１に記載のシステム（１００）。
【請求項４】
前記第１のレシーバ（１５２）および前記第２のレシーバ（１５４）がクロック制御式の回路部品を含む、請求項１に記載のシステム（１００）。
【請求項５】
前記システム（１００）がＶＬＳＩ集積回路の中へ製造される、請求項１に記載のシステム（１００）。
【請求項６】
前記第１の組の配線（１４２）が、遠端のレシーバ（１５２）に、前記遠端のレシーバ（１５２）のセットアップ時間に関連したスラックを除去するように構成された遠端信号を供給するように構成されている、請求項１に記載のシステム（１００）。
【請求項７】
前記第２の組の配線（１４４）が、近端のレシーバ（１５４）に、前記近端のレシーバ（１５４）のホールド時間に関連したスラックを除去するように構成された近端信号を供給するように構成されている、請求項６に記載のシステム（１００）。
【請求項８】
前記遅延回路（１１０）が、前記遠端のレシーバ（１５２）のセットアップ時間に関連したスラックの低減と、前記近端のレシーバ（１５４）のホールド時間に関連したスラックの低減との間の望ましい比率に少なくとも或る程度基づいて前記近端信号を生成するために、前記第１の信号に適用するためのタイミング遅延を選択するように構成されている、請求項７に記載のシステム（１００）。
【請求項９】
分散したレシーバに配線を介して信号を送ることに関連したセットアップ時間およびホールド時間のタイミング問題を緩和するように集積回路を構成するための方法（４００）であって、
信号を受信し、前記信号の複製信号を生成し、前記信号の複製信号にタイミング遅延を導入するように構成された遅延回路を備えるように前記集積回路を構成（４１０）し、
配線のセットを備え、かつ前記配線のセットのうちの少なくとも１つの構成要素を前記遅延回路に動作可能に接続するように前記集積回路を構成（４２０）し、前記配線のセットの第１のサブセットが前記信号を第１の組のレシーバに伝送するように構成され、前記配線のセットの第２のサブセットが前記信号の複製信号を第２の組のレシーバに伝送するように構成され、前記配線の前記第１のサブセットが前記配線の前記第２のサブセットのシールドとして前記集積回路上に配置され、及び
クロックドディレーサ回路のセットを備え、かつ前記クロックドディレーサ回路のセットを選択された配線および選択されたレシーバに動作可能に接続するように前記集積回路を構成（４３０）し、前記クロックドディレーサ回路のセットが、前記信号または前記信号の複製信号を受信して、前記信号または前記信号の複製信号の供給を遅らせるように構成されていることを含む、方法（４００）。
【請求項１０】
前記配線の前記第１のサブセットを前記配線の前記第２のサブセットのシールドとして前記集積回路上に配置することによって、前記配線の前記第２のサブセット上に不要な信号が誘導されること、及び前記配線の前記第２のサブセット上で伝送される信号がクロストークによって引き起こされる遅延を受けることのうちの１つ又は複数が防止され、及び
前記配線の前記第２のサブセットを前記配線の前記第１のサブセットのシールドとして前記集積回路上に配置することによって、前記配線の前記第１のサブセット上に不要な信号が誘導されること、及び前記配線の前記第１のサブセット上で伝送される信号がクロストークによって引き起こされる遅延を受けることのうちの１つ又は複数が防止されることを含む、請求項９に記載の方法（４００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速のオンチップ配線を介して信号を受信するように構成された分散型レシーバを備えるように構成された集積回路に関連する、セットアップ時間およびホールド時間の複雑にされたタイミング問題に対処することに関する。
【背景技術】
【０００２】
半導体製造技術が進歩し続けてきた結果として、ＶＬＳＩ（超大規模集積回路）設計において、より長い配線の数を増やすことによって、より多数の更に高速の部品が接続されることになった。これらの配線は、誘導される信号、タイミング遅延などに関連する信号品質のような、設計上の関心事の根源になることもある。配線が長くなり、かつ回路が複雑になればなるほど、設計上の問題としてのクロックスキューも大きくなるであろう。
【０００３】
信号を時間的に相関された状態に保つことを容易にするために、回路はクロック同期されるので、タイミング遅延およびクロックスキューが問題になる可能性がある。例えば、フリップフロップがデータを正確に取り込むためには、関連するクロックのエッジが到達する前に、時間Ｔｓｅｔｕｐの期間にわたって、そのフリップフロップに供給されるデータが安定していなければならない。同様に、フリップフロップがデータを正確にラッチするためには、関連するクロックのエッジが到達した後に、時間Ｔｈｏｌｄの期間にわたって、そのフリップフロップに供給されるデータが安定していなければならない。複数の回路部品からなるクロック動作式の回路網に、不安定なクロック遅延がある場合には、関連するクロックのエッジが種々の回路部品において異なる時刻で到達し、望ましくない、及び／又は予期しない結果を生じる可能性がある。従って、クロックスキュー、Ｔｓｅｔｕｐ及びＴｈｏｌｄ要件の組み合わせは、配線を介して回路部品を接続するのを複雑にする可能性がある。回路部品の一例としてフリップフロップが説明されるが、タイミング遅延およびクロックスキューは、より一般的にはレシーバと呼ばれる他の回路部品（例えば、ラッチのようなクロックドロジック）にも影響を及ぼす可能性があることは理解されたい。
【０００４】
一例として、マイクロプロセッサの環境では、マイクロプロセッサのデータパスブロック間、及びデータパスブロック内の配線の長さが、性能の障害を引き起こす可能性がある。例えば、側壁フリンジング及びカップリングによって支配され得る、単位長さ当たりの配線キャパシタンスが、クロックスキュー及び遅延の変化を引き起こす可能性がある。そのような長くて高速のオンチップ配線に接続される、分散型レシーバのセットアップ時間およびホールド時間のタイミング要件は、例えばサイクル時間の短縮、及び雑音源の重なりに起因して、達成するのが更に困難になる可能性がある。
【非特許文献１】Bryan A. Garner著「A Dictionary of Modern Legal Usage 624(第２版)」 1995年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の課題は、上述した技術的な問題を克服、又は少なくとも緩和することである。
【課題を解決するための手段】
【０００６】
本発明によれば、第１の信号を受信し、前記第１の信号の時間的に分離された複製信号を供給するように構成された遅延回路と、２組以上の配線であって、第１の組が前記第１の信号を第１のレシーバに供給するように構成され、第２の組が前記時間的に分離された複製信号を第２のレシーバに供給するように構成され、前記配線の組のうちの少なくとも１つが前記遅延回路に動作可能に接続され、前記配線の組のうちの少なくとも１つが前記配線の別の組のシールドとして配置される、２組以上の配線と、及び前記配線のうちの少なくとも１つに動作可能に接続され、前記配線のうちの少なくとも１つによって伝送される信号の供給を遅らせるように構成されたクロックドディレーサ回路とを備える、システムが提供される。
【０００７】
本発明によれば、分散したレシーバに配線を介して信号を送ることに関連したセットアップ時間およびホールド時間のタイミング問題を緩和するように集積回路を構成するための方法が提供される。その方法は、信号を受信し、前記信号の複製信号を生成し、前記信号の複製信号にタイミング遅延を導入するように構成された遅延回路を備えるように前記集積回路を構成すること、配線のセットを備え、かつ前記配線のセットのうちの少なくとも１つの構成要素を前記遅延回路に動作可能に接続するように前記集積回路を構成し、前記配線のセットの第１のサブセットが前記信号を第１の組のレシーバに伝送するように構成され、前記配線のセットの第２のサブセットが前記信号の複製信号を第２の組のレシーバに伝送するように構成され、前記配線の前記第１のサブセットが前記配線の前記第２のサブセットのシールドとして前記集積回路上に配置されること、及びクロックドディレーサ回路のセットを備え、かつ前記クロックドディレーサ回路のセットを選択された配線および選択されたレシーバに動作可能に接続するように前記集積回路を構成し、前記クロックドディレーサ回路のセットが、前記信号または前記信号の複製信号を受信して、前記信号または前記信号の複製信号の供給を遅らせるように構成されていることを含む。
【発明の効果】
【０００８】
本発明によれば、従来のようなシールドする電源線を、シールドするデータ線に取り替えることにより、ワイヤ密度を高めることなく、セットアップ／ホールド時間の複雑な問題を緩和するのを容易にすることが可能になる。
【発明を実施するための最良の形態】
【０００９】
本明細書に組み込まれ、その一部を構成する添付図面は、本発明の態様の様々な例示的な実施形態を示す種々の例示的なシステム、方法などを示す。図面において示された構成要素の境界（例えば、四角い枠、四角い枠の集まり、又は他の形状）は、境界の一例を表す。１つの構成要素が複数の構成要素として設計され得ること、又は複数の構成要素が１つの構成要素として設計され得ることは当業者には理解されよう。別の構成要素の内部部品として示される構成要素が、外部部品として実施されることができ、その逆も可能である。更に、構成要素は一律の縮尺に従わずに描かれている場合もある。
【００１０】
オンチップ配線に沿って分散したレシーバは、信号供給源から種々の距離に配置されることができ、その距離は配線経路長によって測定される。近端のレシーバ（信号供給源に近いレシーバ）および遠端のレシーバ（信号供給源から遠いレシーバ）は、その信号源に対する近さに基づいて、異なるタイミング環境を蒙る可能性がある。例えば、近端のレシーバは、そのホールド時間に関連したスラックを有する可能性がある。同様に、遠端のレシーバは、そのセットアップ時間およびホールド時間に関連したスラックを有する可能性がある。これらの異なるタイミング環境の組み合わせが回路設計を複雑にする可能性がある。誘導される信号、及びクロストークによって引き起こされる遅延のような複雑化させる要因を防ぐように配線が配置されない場合には、タイミング環境は更に複雑になる可能性がある。従って、例示的なシステム及び回路は、配線を他の配線のシールドとして配置することを含む。
【００１１】
上述したように、レシーバ（例えば、ラッチ）が入力信号を確実に捕らえるためには、その信号は、クロックの立ち上がりエッジ前に、時間Ｔｓｅｔｕｐの期間にわたって安定している必要がある。同様に、その信号は、クロックの立ち上がりエッジ後に、或る時間期間Ｔｈｏｌｄにわたって安定してその値を保持する必要がある。セットアップ時間要件が満たされない場合には、レシーバが入力信号を正確に評価することができない。ホールド時間が満たされない場合には、次のサイクルの信号が現在の信号を追い越す可能性がある。長くて高速の配線を用いて、信号を近端および遠端の両方のレシーバに分配することにより、ホールド時間およびセットアップ時間のタイミング問題の組み合わせが複雑にされる可能性がある。ホールド及び／又はセットアップのタイミング障害は、望ましくない、及び／又は予期しない結果につながる可能性がある。従って、信頼性のある動作を容易にするために、信号は、１クロックサイクル中に、いつその値を変化させるのかということについて制約を受ける。１クロックサイクル中にいつでも変化することができるのではなく、信号は、１クロックサイクルのうちの所望の部分において、その値を変化させるように制約を受けることができる。分散型オンチップレシーバを有する高速の配線については、クロックスキュー、抵抗／キャパシタ遅延（ＲＣ遅延）、クロストークによって引き起こされる遅延などの影響は、信号が変化することができるクロックサイクルの部分を縮小する可能性があり、設計の負担を増大させる。
【００１２】
従って、本明細書において説明される例示的なシステム及び方法は、高速のオンチップ配線を介して信号を受信するように構成された分散型レシーバを備えるように構成された集積回路に関連する、セットアップ時間およびホールド時間の複雑にされたタイミング問題に対処することに関する。例示的なシステム及び方法は、信号（単数または複数）の時間的に分離された複製信号を伝送する交互配置された配線を利用する。それらの複製信号は、例えば、遅延を導入することなく、又はその信号の別の複製信号に異なる遅延を導入する間に、信号の１つの複製信号に遅延を選択的に導入することにより、時間的に分離され得る。例えば、２組の交互配置された配線を用いる構成では、一方の組の配線が１つの信号の遅れた複製信号を伝送することができ、別の組の配線が同じ信号の進んだ複製信号を伝送することができる。遅れた複製信号は、例えば、その信号を付加的なロジックに通すことによって「遅らせる」ことができる。例えば、その信号を２つのインバータに通して、遅れた複製信号に２ゲート遅延を導入することができる。
【００１３】
近端のレシーバは、その信号の遅れた複製信号を受信するように構成されることができ、一方で遠端のレシーバは、その信号の進んだ複製信号を受信するように構成され得る。近端のレシーバにその信号の遅れた複製信号を受信させることによって、ホールド時間に関連したスラックを除去するのが容易にされる。同様に、遠端のレシーバにその信号の進んだ複製信号を受信させることによって、セットアップ時間に関連したスラックを所望の範囲に縮小するのが容易にされる。遠端のレシーバに進んだ複製信号を供給することは、遠端のレシーバにおいてホールド時間に関連したスラックを増加させる可能性もあるが、このスラックの副作用は、近端のレシーバの範囲と同様の所望の範囲内にまで制御され得る。一例として、近端および遠端の両方のレシーバにおけるホールド時間に関連したスラックは、クロックドディレーサ（clocked deracer）によって除去され得る。それらの信号（例えば、進んだ複製信号および遅れた複製信号）は、レシーバに供給される前に、クロックドディレーサを通過することができる。２つの信号、即ち進んだ複製信号および遅れた複製信号が説明されるが、いくつかの例では、３つ以上の信号（例えば、遅れた信号、中間の信号（単数または複数）、進んだ信号）が使用され得ることは理解されたい。
【００１４】
上述したように、半導体製造技術が進歩し続けた結果として、ＶＬＳＩ集積回路では、より長い配線の数を増やすことによって、より多くの部品が接続されることになった。従って、チップ密度およびワイヤ密度は、引き続き継続的な問題になっている。従って、例示的なシステム及び方法は、例えば、シールドする電源線を、シールドするデータ線に取り替えることにより、ワイヤ密度を高めることなく、セットアップ／ホールド時間の複雑な問題を緩和するのを容易にすることができる。一例として、配線が互いに対するシールドとしての役割を果たすように、信号の進んだ複製信号を伝送する配線が、その信号の遅れた複製信号を伝送する配線と交互配置されることができる。そのシールド効果は、例えば、信号を誘導するか、又はクロストークによって引き起こされる遅延を生成するかもしれない他の配線が存在している可能性があったチップ面積を消費すること、信号が誘導されるのを防ぐ電界を生成することなどによって達成され得る。
【００１５】
従来のＶＬＳＩチップ設計は、シールド線（例えば、ＶＤＤ、グランド）の間で配線を引き回し、クロストークによって引き起こされる遅延などを緩和することができる。その代わりに、例示的なシステム及び方法は、シールドする電源線を用いる代わりに、自己シールドを容易にするパターンに配線を交互配置することができる。例えば、データ信号を伝送することはないが、シールドを提供する２つの従来の電源線を、データ信号の異なる複製信号を伝送する、交互配置された配線と置き換えることができる。配線を交互配置することにより、更なるチップ面積を消費することなく、配線は、信号を誘導するか、又は遅延を引き起こす可能性がある他の配線から地理的に分離される。かくして、ワイヤ密度を高めることなく、タイミング問題を緩和することができる。
【００１６】
以下の説明は、本明細書において使用される、選択された用語の定義を含む。その定義は、或る用語の範囲内に入り、実施するために使用され得る構成要素の種々の例および／または形態を含む。その例は限定することを意図していない。用語の単数形および複数形の双方は、その定義の範囲内にあるであろう。
【００１７】
「クロックドディレーサ」は、受信ラッチが開いている間に、受信しているラッチパルスクロックを用いて、入力信号を一時的に遮断するように構成された回路である。そのようにすることにより、ホールド時間に関連するスラックが効果的に低減または除去される。クロックドディレーサは、更に長い時間にわたって信号を通さないままにしておくことによって、レシーバのパルス幅歪みに、その遅延を適合させることができる。
【００１８】
本明細書において使用される場合、「ロジック」には、以下に限定はしないが、機能（単数または複数）または動作（単数または複数）を実行するための、及び／又は別のロジック、方法および／またはシステムから機能または動作を生じさせるためのハードウエア、ファームウエア、ソフトウエア及び／又はそれぞれの組み合わせが含まれる。例えば、所望の用途または要求に基づいて、ロジックは、ソフトウエア制御のマイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラミングされた論理デバイス、命令を含むメモリデバイスなどを含むことができる。ロジックは、１つ又は複数のゲート、ゲートの組み合わせ、又は他の回路部品を含むことができる。また、ロジックは完全にソフトウエアとして具現化されることもできる。複数の論理的なロジックが説明される場合には、複数の論理的なロジックを１つの物理的なロジックに組み込むことができる。同様に、単一の論理的なロジックが説明される場合には、その単一の論理的なロジックを複数の物理的なロジック間に分散させることもできる。
【００１９】
「動作可能な接続」、又は複数のエンティティが「動作可能に接続される」接続は、信号、物理的な通信および／または論理的な通信を送信および／または受信することができる接続である。一般に、動作可能な接続は、物理的なインターフェース、電気的なインターフェース、及び／又はデータインターフェースを含むが、動作可能に制御することを可能にするのに十分なこれらの異なる組み合わせ、又は他のタイプの接続を含むことができることに留意されたい。例えば、互いに直接的に、又はプロセッサ、オペレーティングシステム、ロジック、ソフトウエア又は他のエンティティのような１つ又は複数の中間のエンティティを通して信号を通信できるようにすることによって、２つのエンティティを動作可能に接続することができる。論理的および／または物理的な通信チャネルを用いて、動作可能な接続を形成することができる。
【００２０】
図１は例示的なシステム１００を示す。システム１００は、信号１２０の時間的に分離された複製信号を処理するように構成され得る。時間的に分離された複製信号は、例えば交互配置された配線１４０を介して伝送され得る。システム１００は、例えば、信号源１３０から第１の信号１２０を受信するように構成された遅延回路１１０を含むことができる。信号源１３０は、例えば、ドライバ、組み合わせ回路、組み合わせ回路部品、順序回路、順序回路部品などとすることができる。遅延回路１１０は、第１の信号１２０の時間的に分離された複製信号を供給するように構成され得る。一例では、遅延回路１１０は、１組のインバータ、例えば２つのインバータから形成され得る。かくして、第１の信号１２０の時間的に分離された複製信号は、第１の信号１２０を２つのインバータに通して２ゲート遅延を生じさせることによって生成され得る。
【００２１】
システム１００は、例えばＶＬＳＩ集積回路の中へ製造され得る。ＶＬＳＩ集積回路は、例えば、第１の信号１２０を受信するデータパス回路、及び／又は第１の信号１２０及び／又は第１の信号１２０の時間的に分離された複製信号を供給するデータパス回路を含むことができる。１つのデータパス回路が説明されるが、信号が集積回路内の種々の信号源から受信され、その集積回路内の種々のレシーバに分配され得ることは理解されたい。
【００２２】
また、システム１００は、元の信号１２０、又は元の信号の時間的に分離された複製信号のいずれかを種々のレシーバ１５０に供給するように構成された配線１４０も含むことができる。配線１４０は、２組以上の配線を含むことができる。例えば、配線１４０は、元の信号１２０を第１の組のレシーバ１５２に供給するように構成された第１の組の配線１４２と、元の信号の時間的に分離された複製信号を第２の組のレシーバ１５４に供給するように構成された第２の組の配線１４４とを含むことができる。一例では、配線の組のうちの少なくとも１組が、遅延回路１１０に動作可能に接続される。例えば、図１では、第２の組の配線１４４が遅延回路１１０に動作可能に接続される。図１では、第１の組の配線１４２は、遅延回路１１０に接続されないものとして示される。その遅延回路１１０に第１の組の配線１４２を接続することができ、その遅延回路１１０が元の信号１２０を、タイミング遅延を導入することなく第１の組の配線１４２に通すように構成され得ることは、当業者に理解されよう。別の例では、第１の組の配線１４２に供給される第１の信号に第１の時間遅延を生成すると同時に、第２の組の配線１４４に供給される第２の信号に第２の時間遅延を生成するように遅延回路１１０を構成することができる。
【００２３】
システム１００では、第１の組の配線１４２は、集積回路上にシールドとして配置され、第２の組の配線１４４をシールドするのを容易にすることができる。例えば、第１の組の配線１４２は集積回路上にシールドとして配置され、第２の組の配線１４４が、集積回路において誘導される不要な信号を受けないようにシールドするのを容易にすることができる。同様に、第２の組の配線１４４は集積回路上にシールドとして配置され、第１の組の配線１４２が、集積回路において誘導される不要な信号を受けないように第１の組の配線１４２をシールドするのを容易にすることができる。更に、及び／又は代案として、第１の組の配線１４２は、第２の組の配線１４４がクロストークによって引き起こされる遅延を受けないようにシールドすることができ、及び／又は第２の組の配線１４４は、第１の組の配線１４２がクロストークによって引き起こされる遅延を受けないようにシールドすることができる。一例では、そのシールディングは、交互配置することによって、その配線の近くに他の配線が引き回されないようにし、ひいては信号が誘導されるのを防ぐという点で、地理的とすることができる。別の例では、シールディングは、信号を誘導し、及び／又は遅延を引き起こすのを防ぐことを容易にする電界を、隣接する配線が生成することができるという点で、電気的とすることができる。
【００２４】
システム１００は、クロックドディレーサ回路のセット１６０を含むことができる。セット１６０の構成要素（例えば、１６２、１６４）が少なくとも１つの配線に動作可能に接続され、レシーバのセット１５０の構成要素にその配線によって伝送される信号の供給を遅らせるように構成され得る。クロックドディレーサのセット１６０は、クロック１７０からのクロック信号を利用することができる。レシーバは、例えば、インバータ及びラッチなどのクロック制御式の回路部品とすることができる。
【００２５】
レシーバが利用することができる信号の「進んだ」複製信号および「遅れた」複製信号と、進んだ複製信号および遅れた複製信号を供給するために利用することができる交互配置された配線の組とを用いて、システム１００は、長くて高速の配線を介して信号を送ることに関連したホールド時間およびセットアップ時間の問題を緩和するのを容易にすることができる。かくして、一例では、第１の組の配線１４２は、１組の遠端のレシーバに、その１組の遠端レシーバのセットアップ時間に関連したスラックを除去するように構成された遠端信号を供給するように構成され得る。同様に、第２の組の配線１４４は、１組の近端のレシーバに、その１組の近端レシーバのホールド時間に関連したスラックを低減するように構成された近端信号を供給するように構成され得る。種々のオンチップ環境に適用するのを容易にするために、一例では、遅延回路１１０は、遠端のレシーバのセットアップ時間に関連したスラックの低減と、近端のレシーバのホールド時間に関連したスラックの低減との間の所望の比率に少なくとも或る程度基づいて、第１の信号１２０に適用するためのタイミング遅延を選択して、近端信号を生成するように構成され得る。
【００２６】
図２は、交互配置された配線で信号の時間的に分離された複製信号を処理するための回路２００を備えるように構成される例示的なＶＬＳＩ回路２１０を示す。回路２００は、ＶＬＳＩ集積回路２１０内の１組の配線２３０に沿って分散したレシーバにおいて、セットアップタイミング及びホールドタイミングを選択的に操作するのを容易にする。
【００２７】
回路２００は、元の信号２５０に選択的にタイミング遅延を適用することにより、元の信号２５０から遅延した信号を生成するように構成された遅延回路２４０を含むことができる。上述のように、遅延回路２４０は、例えば、信号２５０の複製信号に遅延を導入する１組のインバータ又は他のロジックとすることができる。図２では、遅延回路２４０は、元の信号２５０を受信して、時間的に分離された信号を１組の配線２３０に供給するように示される。他の例では、元の信号２５０の複製信号は、遅延回路２４０をバイパスして、信号２５０の進んだ複製信号として１組の配線２３０に供給されることができることは理解されたい。
【００２８】
回路２００は、元の信号２５０又は信号２５０の進んだ複製信号を遠端のレシーバ２２２に供給するように構成された第１の複数の配線２３２を含むことができる。元の信号２５０が説明されるが、第１の複数の配線２３２は元の信号２５０の「進んだ」複製信号を供給することができ、その進んだ複製信号は、元の信号２５０、又は遅延回路２４０によって操作された元の信号２５０の複製信号とすることができることは理解されたい。
【００２９】
また、回路２００は、遅延回路２４０に動作可能に接続された第２の複数の配線２３４も含むことができる。第２の複数の配線２３４は、遅延した信号を近端のレシーバ２２４に供給するように構成され得る。図２は、配線経路長によって測定された場合に、遠端のレシーバ２２２よりも元の信号２５０の信号源の近くに位置している近端のレシーバ２２４を示す。遠端のレシーバ２２２に元の信号２５０及び／又は元の信号２５０の進んだ複製信号を供給することにより、遠端のレシーバ２２２のセットアップ時間に関連したスラックを除去するのが容易にされる。同様に、近端のレシーバ２２４に信号の遅延した、又は遅れた複製信号を供給することにより、近端のレシーバ２２４のホールド時間に関連したスラックを除去するのが容易にされる。
【００３０】
また、回路２００は、１組の構成可能なクロックドディレーサ回路（例えば、２５２、２５４）も含むことができる。クロックドディレーサ回路は、近端のレシーバ２２４及び遠端のレシーバ２２２の双方におけるホールドタイミングに関連したスラックを除去するように構成され得る。
【００３１】
チップアーキテクチャが変わる場合もあるので、一例では、遅延回路２４０は、遠端のレシーバ２２２のセットアップ時間に関連したスラックの低減と、近端のレシーバ２２４のホールド時間に関連したスラックの低減との間の所望の比率に少なくとも或る程度基づいて、元の信号２５０に適用するためのタイミング遅延を選択するように構成され得る。かくして、回路２００は、近端のレシーバ及び遠端のレシーバにおける、セットアップ時間およびホールド時間の双方のタイミング問題に同時に対処するのを容易にすることができる。更に、一例では、セットアップ時間およびホールド時間の複雑にされたタイミング問題に更に対処するために、クロックドディレーサ回路（単数または複数）が、遠端のレシーバ２２２のホールド時間に関連したスラックと、近端のレシーバ２２４のホールド時間に関連したスラックとの間の関係に少なくとも或る程度基づいて、レシーバにおけるホールドタイミングに関連したスラックを除去するように選択的に構成することができる。
【００３２】
上述したように、チップアーキテクチャは大切である。かくして、チップ密度およびワイヤ密度は引き続き継続的な設計上の関心事になっている。従来技術の図３は、分散したレシーバとの従来のオンチップ配線を示しており、例示的なシステム及び方法により、ワイヤ密度を高めることなく、セットアップ／ホールド時間の複雑にされた問題の緩和が如何にして容易にできるかを示す。従来のドライバ３１０は、近端のレシーバ３２２及び遠端のレシーバ３２４に信号を送信するように構成され得る。ドライバ３１０は、配線３３３及び３３７を用いて、近端のレシーバ３２２及び遠端のレシーバ３２４に信号を送信することができる。例えば、配線３３３及び／又は３７７上に信号が誘導されること、配線３３３及び／又は３７７上でクロストークによって引き起こされる遅延を受けることなどを緩和するために、配線３３３及び３３７は、線３３１、３３５、３３９の間に配置されることができる。線３３１、３３５、３３９などは、例えば、配線３３３及び３３７をシールドすること以外には目的のない、電源信号（例えば、Ｖｄｄ、グランド）を伝送する電源線とすることができる。従来技術の図３は、直線で互いに対して平行に延在する配線および電源線を示すが、他の従来の設計も、本明細書において説明される例示的なシステム、回路および方法で置き換えることができることは理解されたい。従って、図１及び図２は直線で平行に延在する、交互配置された配線を示すが、信号の遅れた複製信号および進んだ複製信号を供給する配線の他の構成を用いることもできることは理解されたい。
【００３３】
例示的な方法は、図４及び図５の流れ図を参照することにより更に理解を深めることができる。説明を簡単にするために、例示される方法は、一連のブロックとして図示されて説明されるが、いくつかのブロックは、図示および説明されるのとは異なる順序で、及び／又は他のブロックと同時に行われることができるので、それらの方法はブロックの順序によって限定されないことは理解されたい。更に、例示的な方法を実施するために、例示された全てのブロックよりも少ないブロックしか必要としない場合もある。更に、追加の、及び／又は代替の方法は、図示されない追加のブロックを使用することができる。
【００３４】
流れ図において、ブロックは、ロジックで実施され得る「処理ブロック」を表す。処理ブロックは、方法のステップ、及び／又はその方法のステップを実行するための装置の構成要素を表すことができる。流れ図は、任意の特定のプログラミング言語、方法、又はスタイル（例えば、手続き形、オブジェクト指向）のための構文を表していない。むしろ、流れ図は、当業者が、例示された処理を実行するためのロジックを開発するために使用することができる、機能的な情報を示す。いくつかの例では、一時的な変数、ルーチンループなどのプログラム要素は示されないことは理解されよう。更に、電子およびソフトウエアの応用形態は、動的で柔軟なプロセスを含むことができ、そのため例示されたブロックが図示されたものとは異なる他のシーケンスで実行され得ること、及び／又は複数のブロックを組み合わせることができるか、又は複数の構成要素に分離され得ることは理解されよう。それらのプロセスは、機械言語、手続き形、オブジェクト指向および／または人工知能技術のような種々のプログラミング手法を用いて実施され得ることは理解されよう。
【００３５】
図４は、信号の時間的に分離された複製信号を伝送するように構成される交互配置された配線を備えるように集積回路を構成するための方法４００を示す。かくして、方法４００により、高速の配線を介して分散したオンチップレシーバに信号を送ることに関連するセットアップ時間およびホールド時間のタイミング問題を緩和するのが容易にされる。
【００３６】
方法４００は、４１０において、信号を受信するように構成された遅延回路を備えるように集積回路を構成することを含むことができる。また、遅延回路は、信号の重複した複製信号を生成し、その複製信号にタイミング遅延を導入するように構成され得る。一例では、遅延回路は、インバータのような２つ以上のロジックから形成され得る。遅延回路を備えるように集積回路を構成すること（４１０）は、例えば、遅延回路を設計して新たな集積回路を構成すること、遅延回路を用いて既存の集積回路を設計し直すことなどを含むことができる。
【００３７】
また、方法４００は、４２０において、１組の配線を備えるように集積回路を構成することを含むこともできる。配線を備えるように集積回路を構成すること（４２０）は、例えば、配線のための場所および経路を決定すること、配線への入力および配線のための出力を決定すること、配線のタイプ、幅、材料を決定することなどを含むことができる。また、配線を備えるように集積回路を構成すること（４２０）は、１組の配線のうちの少なくとも１つの構成要素を遅延回路に動作可能に接続することも含むことができる。
【００３８】
配線を配線のサブセットに構成して、信号の種々の複製信号を送るのを容易にし、また局所的な、及び／又は隣接する配線のサブセットを不要な信号からシールドするのを容易にすることができる。かくして、配線を備えるように集積回路を構成すること（４２０）は、第１の「進んだ」信号を第１の組のレシーバに伝送するように、１組の配線の第１のサブセットを構成することを含むことができる。第１の組のレシーバは、例えば、１組の遠端のレシーバとすることができる。信号は、元の信号、その信号の遅れた複製信号に導入される時間遅延とは異なる第１の時間遅延を有する、信号のバージョンなどとすることができる。配線の第１のサブセットは、配線の第２のサブセットのためのシールドとして集積回路上に配置され得る。例えば、配線のサブセットは、他の介在する配線を用いることなく、所望の範囲内で互いに対して平行に延在することができる。一例では、配線の第１のサブセットは、配線の第２のサブセットのためのシールドとして集積回路上に配置されて、配線の第２のサブセット上に不要な信号が誘導されること、配線の第２のサブセット上で伝送される信号がクロストークによって引き起こされる遅延を受けることなどを防止する。
【００３９】
また、１組の配線を備えるように集積回路を構成すること（４２０）は、信号の「遅れた」複製信号を第２の組のレシーバに伝送するように、配線の第２のサブセットを構成することも含むことができる。一例では、配線を備えるように集積回路を構成すること（４２０）は、配線の第２のサブセットを、配線の第１のサブセットのためのシールドとして集積回路上に配置して、配線の第１のサブセット上に不要な信号が誘導されること、配線の第１のサブセット上で伝送される信号がクロストークによって引き起こされる遅延を受けることなどを防止することを含むことができる。
【００４０】
図４に関連して２組の配線が説明されたが、いくつかの例では、集積回路が、例えば進んだ信号、遅れた信号および中間速度の信号を伝送し、互いにシールドパターンに配列され得る、２組、３組、または４組以上の配線を備えるように構成され得ることは理解されたい。
【００４１】
また、方法４００は、４３０において、１組のクロックドディレーサ回路を備えるように集積回路を構成することも含むことができる。１組のクロックドディレーサ回路は、信号（例えば、元の信号、進んだ信号、遅れた信号）を受信するように、かつその信号をレシーバに送るのを遅らせるように構成され得る。これは、近端および遠端の双方のレシーバにおけるホールド時間のタイミング問題を同時に緩和するのを容易にすることができる。クロックドディレーサを備えるように集積回路を構成すること（４３０）は、１組のクロックドディレーサ回路を選択された配線および選択されたレシーバに動作可能に接続することを含み、それにより、例えば信号の進んだ複製信号および／または遅れた複製信号をレシーバへ送ることを選択的に遅らせるのを容易にすることを含むことができる。
【００４２】
図５は、集積回路において信号を処理して、セットアップ時間およびホールド時間のタイミング問題を同時に緩和しながら、配線を介して信号の時間的に分離された複製信号を分散したオンチップレシーバに分配することを容易にするための例示的な方法５００を示す。方法５００は、５１０において、集積回路において信号を受信することを含むことができる。その信号は、例えば１組の分散したレシーバに分配されるべきデータ値とすることができる。回路の複雑性、配線の長さ、セットアップ時間およびホールド時間のタイミング問題、望み通りのスラック、利用可能なスラックなどに起因して、１組の配線を介して単に信号を送るだけでは、所望の結果を提供することはできない。
【００４３】
従って、方法５００は、５２０において、信号の複製信号を生成することを含むことができる。その複製信号は、例えば、その信号をマルチプレクサに供給することによって生成され得る。元の信号およびその信号の複製信号を利用して、方法５００は次いで、５３０において、その信号の複製信号にタイミング遅延をもたらすことを含むことができる。タイミング遅延は、例えば、信号の複製信号をロジック（例えば、インバータ）に通すが、元の信号は通さないことによって生成され得る。タイミング遅延は、例えば２ゲート遅延とすることができる。
【００４４】
また、方法５００は、５４０において、第１の配線を介して、元の信号を第１のレシーバに供給することも含むことができる。また、方法５００は、５５０において、第２の配線を介して、その信号の時間遅延した複製信号を第２のレシーバに供給することも含むことができる。第１の配線および第２の配線は互いのシールドとして配置され、配線上に誘導される不要な信号および配線上に誘導されるクロストークによって引き起こされる遅延のような望ましくない影響などから互いにシールドするのを容易にすることができる。例えば、第１の配線および第２の配線は、交互配置されたパターンに配列され得る。配線に関して本明細書において使用される場合には、交互配置は、図６に示されるようなパターンに配線を配列することを指している。図６において、Ｆを付された配線は信号の進んだ複製信号を伝送し、Ｓを付された配線は信号の遅れた複製信号を伝送する。図６は種々の交互配置された設計を示すが、他のパターンを用いることができることは理解されたい。更に、図６に示された例は、交互になっている、進んだ／遅れた信号の配線を示すが、他のパターンを用いることができることは理解されたい。
【００４５】
また、一例では、方法５００は、元の信号またはその信号の時間的に分離された複製信号をレシーバに供給する前に、その元の信号および複製信号のクロックレーシングを分離する（clock deracing）こと（図示せず）を含むこともできる。一例では、クロックレーシングを分離することは、レシーバが利用することができるクロックパルスを用いて、或る時間期間にわたって、信号またはその信号の時間的に分離された複製信号がレシーバに送られることを阻止することを含む。
【００４６】
図５は、種々の動作が順次に行われることを示すが、図５に示される種々の動作を概ね同時に行うことができることは理解されたい。一例として、第１のプロセスは信号を受信することができ、第２のプロセスは信号を複製することができ、第３のプロセスは信号の複製信号にタイミング遅延をもたらすことができ、第４のプロセスは第１の信号を第１の組のレシーバに供給することができ、第５のプロセスは信号の時間的に分離された複製信号を第２の組のレシーバに供給することができる。５つのプロセスが説明されるが、それよりも多くの、及び／又は少ないプロセスを用いることができ、その標準以下のプロセス、標準プロセス、スレッド及び他の手法を用いることができることは理解されたい。他の例示的な方法は、いくつかの事例において、概ね同時に行われる動作も含むことができることは理解されたい。
【００４７】
例示的なシステム、方法などが複数の例を説明することによって例示され、それらの例がかなり詳細に説明されてきたが、本出願人は、添付の特許請求の範囲をそのような細部に限定したり、又は多少なりとも制限したりするつもりはない。当然のことながら、本明細書に記載されるシステム、方法などを説明するために、構成要素または方法の全ての考えられる組み合わせを説明することはできない。更なる利点および方法が、当業者には容易に明らかになるであろう。従って、本発明は、図示および説明された特定の細部、代表的な装置および説明上の例には限定されない。かくして、本特許出願は、添付の特許請求の範囲内に入る代案、修正および変形を含むことを意図している。更に、前述の説明は、本発明の範囲を制限することは意味していない。むしろ、本発明の範囲は、添付の特許請求の範囲およびそれらの等価物によって決定されるべきである。
【００４８】
用語「含む」または「含んでいる」が詳細な説明あるいは特許請求の範囲において用いられる限り、特許請求の範囲における変わり目の単語として使用される場合に「含む（備える）」という用語と同じように包括的であるように解釈されることが意図されている。更に、用語「又は（或いは）」（例えば、Ａ又は（或いは）Ｂ）が詳細な説明または特許請求の範囲において用いられる限り、それは「Ａ又は（或いは）Ｂ、又は（或いは）その両方」を意味することが意図されている。本出願人が「Ａ又は（或いは）Ｂのみであるが、両方ではない」ことを示そうとするときには、用語「Ａ又は（或いは）Ｂのみであるが、両方ではない」が用いられるであろう。従って、本明細書における用語「又は（或いは）」の使用は包括的であり、排他的には使用されない。非特許文献１を参照されたい。
【図面の簡単な説明】
【００４９】
【図１】交互配置された配線上で信号の時間的に分離された複製信号を処理することに関連した例示的なシステムを示す図である。
【図２】交互配置された配線上で信号の時間的に分離された複製信号を処理するための回路を備えるように構成された例示的なＶＬＳＩ集積回路を示す図である。
【図３】分散したレシーバとの従来のオンチップ配線を示す図である。
【図４】信号の時間的に分離された複製信号を伝送するように構成された交互配置された配線を備える集積回路を構成するための例示的な方法を示す図である。
【図５】信号の時間的に分離された複製信号を分配するのを容易にするように、集積回路において信号を処理するための例示的な方法を示す図である。
【図６】配線のための例示的な交互配置パターンを示す図である。
【符号の説明】
【００５０】
100  システム
110  遅延回路
120  信号
130  信号源
140、142、144  配線
150、152、154  レシーバ
160  クロックドディレーサ回路のセット
162、164  クロックドディレーサ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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