(57)【要約】【課題】  情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制して、適正な特性の記憶素子を製造することを可能にする記憶素子の製造方法を提供する。【解決手段】  第１の電極２及び第２の電極５の間に記憶用薄膜４が挟まれて構成され、この記憶用薄膜４が酸化物層を含んで成り、この記憶用薄膜４内もしくは記憶用薄膜４と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子１０を製造する際に、記憶用薄膜４の界面を大気に露出させることなく、記憶素子１０を構成する積層膜２，３，４，５を形成する。【選択図】        図１
2006319263.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、
前記記憶用薄膜が、酸化物層を含んで成り、
前記記憶用薄膜内、もしくは、前記記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子を製造する方法であって、
前記記憶用薄膜の界面を大気に露出させることなく、前記記憶素子を構成する積層膜を形成する
ことを特徴とする記憶素子の製造方法。
【請求項２】
希土類元素から成る金属薄膜を成膜した後、前記金属薄膜を酸素を含むプラズマに曝すことにより、前記酸化物層を形成することを特徴とする請求項１に記載の記憶素子の製造方法。
【請求項３】
前記金属薄膜を、膜厚０．５ｎｍ〜３．０ｎｍの範囲内で成膜することを特徴とする請求項２に記載の記憶素子の製造方法。
【請求項４】
前記記憶素子が、前記記憶用薄膜に、電圧パルスもしくは電流パルスを印加することにより、前記記憶用薄膜のインピーダンスが変化して、情報の記録が行われる構成であることを特徴とする請求項１に記載の記憶素子の製造方法。
【請求項５】
第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、前記記憶用薄膜が、酸化物層を含んで成り、前記記憶用薄膜内、もしくは、前記記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る記憶装置を製造する方法であって、
前記記憶用薄膜の界面を大気に露出させることなく、前記記憶素子を構成する積層膜を形成する
ことを特徴とする記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子の製造方法、及び記憶素子を用いた記憶装置の製造方法に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上述した記憶素子の構成では、高温環境下或いは長期保存時に低い抵抗の状態に変化してしまう問題がある。
そこで、カルコゲナイドと金属の固溶体に隣接して、酸化物層を固体電解質層として用いる構成が考えられる。
この構成によると、情報の保持特性が大きく向上する。
【００１０】
しかしながら、上述した記憶素子の構成では、高温環境下或いは長期保存時に低い抵抗の状態に変化してしまうという、上述したデータ保持特性の問題だけでなく、その他の問題をも生じる。
【００１１】
例えば、大規模なセルアレイをもつ大容量のメモリを作製する際には、誤記録を防ぐために、高抵抗状態から低抵抗状態へと遷移するいわゆる「書き込み」動作の閾値を、もしくは逆に低抵抗状態から高抵抗状態へと遷移するいわゆる「消去」動作の閾値を、一定範囲内に抑える必要がある。
これらの閾値が、同一の記憶素子でも書き込み・消去の繰り返しによってばらついたり、繰り返すごとに閾値電圧が変化したりする場合や、書き込みの閾値電圧が記憶素子毎に（即ちメモリのメモリセル毎）に異なる等、閾値にばらつきが存在していると、安定なメモリ動作が困難となる。
また、閾値電圧が高すぎる場合には、高速な動作が難しくなったり、メモリセルを選択する選択用のＭＯＳトランジスタの電圧駆動範囲を超えてしまって、動作不能になったりする、等の問題点が存在する。
【００１２】
上述した問題の解決のために、本発明においては、情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制して、適正な特性の記憶素子及び記憶装置を製造することを可能にする記憶素子の製造方法及び記憶装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の記憶素子の製造方法は、第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜が酸化物層を含んで成り、この記憶用薄膜内もしくは記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子を製造する際に、記憶用薄膜の界面を大気に露出させることなく、記憶素子を構成する積層膜を形成するものである。
また本発明の記憶装置の製造方法は、上記記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成る記憶装置を製造する際に、上記本発明の記憶素子の製造方法により記憶素子を作製するものである。
【００１４】
本発明の製造方法に係る記憶素子では、第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜が酸化物層を含んで成り、この記憶用薄膜内もしくは記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている構成であることにより、記憶用薄膜の抵抗状態が変化することを利用して、情報を記録することが可能になる。
【００１５】
具体的には、例えば、一方の電極側に正電位を印加して記憶素子に電圧をかけると、Ａｇ，Ｃｕ，Ｚｎがイオン化して記憶用薄膜内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶用薄膜中に留まり絶縁膜の不純物準位を形成することによって、記憶用薄膜の抵抗値が低くなり、これにより情報の書き込みを行うことが可能になる。
また、この状態から、一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＡｇ，Ｃｕ，Ｚｎが再びイオン化して、元の状態に戻ることによって記憶用薄膜の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００１６】
そして、記憶用薄膜が酸化物層を含んで成ることにより、高抵抗状態の抵抗値を比較的高くすることができる。
【００１７】
上述の本発明の記憶素子の製造方法によれば、記憶用薄膜の界面を大気に露出させることなく、記憶素子を構成する積層膜を形成することにより、酸化物層を含んで成る記憶用薄膜において、界面を大気に露出させた場合に起こる酸化物層の変化を抑制することができる。これにより、記憶用薄膜の酸化物層の不均一性を低減することができる。
そして、本発明に係る記憶素子において、印加電圧によって励起されるイオン化挙動やイオンの動作によって、抵抗値が変化する際の閾値電圧は、酸化物層の厚さや酸化状態に大きく依存することから、記憶用薄膜の酸化物層の不均一性を低減することにより、記憶素子の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になる。
【発明の効果】
【００１８】
上述の本発明によれば、記憶用薄膜の酸化物層の不均一性を低減することにより、記憶素子への書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることから、適正な特性の記憶素子及び記憶装置を安定して歩留まり良く製造することができる。
そして、閾値電圧のばらつきを抑制することが可能になることにより、情報の書き込み及び消去におけるエラーの発生を低減することが可能になるため、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
【００１９】
さらに、本発明に係る記憶素子は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本発明により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
本発明の製造方法に係る記憶素子の一形態の概略構成図（断面図）を図１に示す。
この記憶素子１０は、例えばシリコン基板１上に下部電極２が形成され、この下部電極２上にＡｇ，Ｃｕ，Ｚｎを含む層３が形成され、その上に記憶用薄膜４が形成され、この記憶用薄膜４上に上部電極５が形成されて構成されている。
そして、これら各層２，３，４，５の積層膜の周囲に、絶縁層６が埋め込まれている。
【００２１】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
この下部電極２に、例えばＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
【００２２】
また、下部電極２上の層３には、Ａｇ，Ｃｕ，Ｚｎの少なくともいずれか、即ち後述するイオン源となる金属元素を含んで構成する。以下、層３をイオン源層３と呼ぶこととする。
イオン源層３は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等にＡｇ，Ｃｕ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
このイオン源層３に、例えば、ＧｅＴｅＣｕ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。また、上記の組成の他に後述する酸化層に用いる希土類元素を含む組成、例えばＣｕＧｅＴｅＧｄとしてもよい。
【００２３】
さらに、イオン源層３は、上記のカルコゲナイド元素の層と必要なイオン源となる元素を補填する層との積層構造にしてもよい。例えば、Ａｇ，Ｃｕ，Ｚｎの補填層を設ける場合には、膜厚を例えば２ｎｍ〜３０ｎｍにすればよい。
【００２４】
記憶用薄膜４は、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類、もしくは、複数種類の希土類元素の酸化物からなる薄膜（以下希土類酸化物薄膜と示す）を用いる。
この希土類酸化物薄膜４は、通常絶縁材料であるため、例えば膜厚０．５ｎｍ〜３ｎｍと薄くして、電流を流すことができるようにする。
希土類酸化物薄膜４における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ２Ｏ３という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
【００２５】
また、希土類酸化物薄膜４には、例えば、Ｇｅ，Ｓｉ，Ｔｅ，Ｓ，Ｓｅ，Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ等の、希土類元素以外の元素が予め含有されていても構わない。
【００２６】
上述した材料から成る希土類酸化物薄膜４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンスが変化する特性を有する。
【００２７】
上部電極５には、下部電極２と同様に、通常の半導体配線材料が用いられる。
絶縁層６には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
【００２８】
この記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００２９】
まず、Ａｇ，Ｃｕ，Ｚｎが含まれたイオン源層３に、例えば正電位（＋電位）を印加して、上部電極５側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層３からＡｇ，Ｃｕ，Ｚｎがイオン化して、希土類酸化物薄膜４内を拡散していき、上部電極５側で電子と結合して析出する、或いは、希土類酸化物薄膜４内部に拡散した状態で留まる。
すると、希土類酸化物薄膜４内部にＡｇ，Ｃｕ，Ｚｎを多量に含む電流パスが形成される、もしくは、希土類酸化物薄膜４内部にＡｇ，Ｃｕ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化物薄膜４の抵抗値が低くなる。希土類酸化物薄膜４以外の各層は、希土類酸化物薄膜４の記録前の抵抗値に比べて、元々抵抗値が低いので、希土類酸化物薄膜４の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３０】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００３１】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、Ａｇ，Ｃｕ，Ｚｎが含まれたイオン源層３に、例えば負電位（−電位）を印加して、上部電極５側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、希土類酸化物薄膜４内に形成されていた電流パス或いは不純物準位を構成するＡｇ，Ｃｕ，Ｚｎがイオン化して、希土類酸化物薄膜４内を移動してイオン源層３側に戻る。
すると、希土類酸化物薄膜４内からＡｇ，Ｃｕ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、希土類酸化物薄膜４の抵抗値が高くなる。希土類酸化物薄膜４以外の各層は元々抵抗値が低いので、希土類酸化物薄膜４の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００３２】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３３】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３４】
なお、希土類酸化物薄膜４は、記録前の初期状態及び消去後の状態において、高い抵抗値を示す材料がよい。
【００３５】
記録後の抵抗値は、記憶素子１０のセルサイズ及び希土類酸化物薄膜４の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録されたデータを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、希土類酸化物薄膜４の初期の抵抗値はそのような条件を満たすように設定される。希土類酸化物薄膜４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
【００３６】
上述の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３と、酸素と希土類元素より成る希土類酸化物薄膜４とが挟まれた構成とすることにより、例えば、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３側に正電圧（＋電位）を印加して、上部電極５側が負になるようにした場合に、希土類酸化物薄膜４内に、Ａｇ，Ｃｕ，Ｚｎを多量に含む電流パスが形成されて、或いは希土類酸化物薄膜４内に、Ａｇ，Ｃｕ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化物薄膜４の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００３７】
そして、記憶素子１０の抵抗値の変化、特に希土類酸化物薄膜４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００３８】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、例えば、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３に負電圧（−電位）を印加して、上部電極５側が正になるようにする。これにより、希土類酸化物薄膜４内に形成されていた、Ａｇ，Ｃｕ，Ｚｎによる電流パス、或いは欠陥が消滅して、希土類酸化物薄膜４の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００３９】
さらに、本形態の記憶素子１０によれば、下部電極２、イオン源層３、希土類酸化物薄膜４、上部電極５を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４０】
なお、希土類酸化物薄膜４の形成方法は、希土類元素の金属膜を予め形成した後に、酸素プラズマもしくは酸素を含んだ混合ガスのプラズマによりプラズマ酸化で形成する方法や、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることが可能である。
さらに、スパッタリングの他、ＣＶＤ法、或いは蒸着法等の方法によっても、希土類酸化物薄膜４を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって希土類酸化物薄膜４を形成することも可能である。
【００４１】
なお、上述した形態の記憶素子１０では、イオン源層３にＡｇ，Ｃｕ，Ｚｎを含み、上部電極５には含まない構成としたが、下部電極２のみにイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成や、下部電極２及び上部電極５にイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成としても良い。また、下部電極２として、イオン源層３をそのまま用いることも可能である。
【００４２】
上述した形態の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極５側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００４３】
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極５に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００４４】
そして、上述した形態の記憶素子１０は、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込み及び消去電圧閾値のばらつきが少ないという優れた特性を有する。
また、上述した形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００４５】
続いて、本発明の記憶素子の製造方法の一実施の形態として、図１に示した形態の記憶素子１０を製造する方法を説明する。
【００４６】
まず、基板１上に、下部電極２、例えばＷ膜を堆積する。
次に、イオン源層３、例えばＣｕ膜を形成する。
【００４７】
その後、記憶用薄膜となる希土類酸化物薄膜４、例えばＧｄ２Ｏ３膜を形成する。この希土類酸化膜４を形成するには、まず、希土類金属膜をＤＣマグネトロンスパッタ等で形成し、その後に、酸素プラズマもしくは酸素とアルゴンの混合ガスのプラズマ等で酸化する。
【００４８】
次に、上部電極５として、例えばＷ膜を成膜する。これにより、下部電極２・イオン源層３・希土類酸化物薄膜（記憶用薄膜）４・上部電極５の積層膜が形成される。
【００４９】
その後、下部電極２から上部電極５までの積層膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
さらに、パターニングを行った積層膜の周囲に、絶縁層６を埋め込む。
このようにして、図１に示した記憶素子１０を製造することができる。
【００５０】
本実施の形態では、特に、下部電極２から上部電極５までの積層膜を、上部電極５を成膜するまで、希土類酸化物薄膜４の界面が大気に暴露されないようにする。例えば、内部が真空の成膜装置内で連続して成膜を行って、下部電極２から上部電極５までの積層膜を形成する。
このようにして記憶素子１０の製造を行うことにより、希土類酸化物薄膜４の変化を抑制することができる。これにより、記憶用薄膜の希土類酸化物薄膜４の不均一性を低減することができる。
【００５１】
そして、本実施の形態に係る記憶素子１０において、印加電圧によって励起されるイオン化挙動やイオンの動作によって、抵抗値が変化する際の閾値電圧は、希土類酸化物薄膜４の厚さや酸化状態に大きく依存することから、希土類酸化物薄膜４の不均一性を低減することにより、記憶素子１０の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になる。
【００５２】
また、本実施の形態に係る記憶素子１０は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本実施の形態の製造方法により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
【００５３】
従って、記憶素子１０の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることにより、適正な特性の記憶素子１０及び記憶装置を安定して歩留まり良く製造することができる。
【００５４】
また、より好ましくは、希土類酸化物薄膜４を形成するための希土類金属膜（Ｇｄ膜等）を、０．５ｎｍ〜３．０ｎｍの範囲内の膜厚で成膜する。
これにより、書き込み電圧及び消去電圧の閾値のばらつきを、大幅に低減することができる。
なお、酸化の条件によって、得られる希土類酸化物薄膜４の膜厚も異なるが、Ｇｄ膜を上述の範囲内の膜厚で成膜することにより、膜厚１０ｎｍ以下の希土類酸化物薄膜４を形成することができる。
【００５５】
特に、記憶素子１０を高速に動作させるためには、書き込み及び消去の閾値電圧を低減することが有利である。
そこで、記憶用薄膜の膜厚を薄くすることにより、閾値電圧を低減する。例えば、膜厚を数ｎｍ以下とする。これにより、動作電圧を低減することができることから、記憶素子１０及び記憶装置の消費電力を低減することが可能になり、また動作による発熱を低減することができるため、高い信頼性を有する記憶装置を実現することができる。
さらに、個々の記憶素子１０の消費電力を低減することができるため、記憶素子１０を多数有する記憶装置の集積化（高密度化）や小型化を図ることができる。
【００５６】
そして、このように記憶用薄膜を構成する希土類酸化物薄膜４の膜厚を小さく（薄く）すると、不純物等の不均一性に素子特性がより敏感に影響されることになるため、上述したように、希土類酸化物薄膜４の界面が大気に暴露されないようにして記憶素子１０の積層膜を形成すると、閾値電圧のばらつきが少なく、閾値電圧が充分に低い記憶素子１０を、安定して歩留まり良く製造することができる。
【００５７】
なお、積層膜のパターニングを、図１に示した記憶素子１０のように下部電極２と基板１との界面まで行う代わりに、積層膜の一部だけをパターニングしても構わない。
例えば、下部電極２の上層の界面又は下部電極２の上部のみをパターニングして、下部電極２が配線を兼ねる構成とすることも可能である。
また、例えば、上部電極５のみをパターニングして、下部電極２・イオン源層３・希土類酸化物薄膜（記憶用薄膜）４を、複数のメモリセルの記憶素子で共有させて記憶装置（メモリ装置）を構成することも可能である。
【００５８】
上述した形態の記憶素子１０では、記憶用薄膜４を希土類元素の酸化物により構成したが、本発明では、記憶用薄膜４にその他の酸化物を用いることも可能である。
例えば、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物等の酸化物が挙げられる。
これらの酸化物を記憶用薄膜４に用いた場合でも、記憶用薄膜４を含む下部電極から上部電極までの積層膜を、真空成膜装置内で連続して形成することにより、書き込み電圧及び消去電圧の閾値のばらつきを低減することができる。
【００５９】
（実施例）
次に、上述した形態の記憶素子１０を実際に作製して、特性を調べた。
【００６０】
＜サンプル１〜サンプル９；実施例＞
まず、基板１として、３００ｎｍの熱酸化膜が形成されたシリコン基板上に、スパッタリングにより、下部電極２としてＷ膜を２０ｎｍの膜厚で堆積した。
次いで、マグネトロンスパッタリング装置を用いて、Ｃｕ膜を４ｎｍの膜厚で形成し、さらにＣｕＧｅＴｅＧｄ膜を２０ｎｍの膜厚で堆積して、これらの積層膜から成るイオン源層３を形成した。
引き続き、Ｇｄ膜を成膜した後に、投入電力５００Ｗ、酸素圧力１ｍＴｏｒｒの酸素プラズマによるプラズマ酸化を３０秒間行って、Ｇｄ膜を酸化してアモルファスガドリニウム酸化膜（アモルファスＧｄ酸化膜）を形成し、記憶用薄膜４とした。
次いで、上部電極５としてＷ膜を２０ｎｍの膜厚で成膜した。
即ち、各層の材料及び膜厚を、下記の構成（膜構成１）として、記憶素子１０を構成する積層膜を作製した。
膜構成１：W(20nm)/Cu(4nm)/CuGeTeGd(20nm)/GdO/W(20nm)
【００６１】
続いて、この積層膜を用いて、図２に断面構造を示す記憶素子を作製した。
まず、熱処理炉で１６０℃・４時間の熱処理を行った。
【００６２】
次に、下部電極を兼ねるワード線ＷＬの部分をフォトリソグラフィによってマスクした後に、ワード線ＷＬ以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線ＷＬ（下部電極２のＷ膜）を形成した。この際に、ワード線ＷＬ部分以外は、基板の深さ５ｎｍまでエッチングされた。
【００６３】
その後、記憶素子１０のパターンのマスクを形成して、積層膜に対して選択エッチングを行ってパターニングすることにより、記憶素子１０を形成した。記憶素子１０部分以外は、下部電極２の深さ１０ｎｍまでエッチングした。即ち、Ｗ膜のうち、選択エッチングによってパターニングされた上層の部分を下部電極２として、下層の部分をワード線ＷＬとした。
【００６４】
次に、記憶素子１０部分以外を、厚さ１００ｎｍ程度のＡｌ２Ｏ３をスパッタリングによって堆積することにより、絶縁層６を形成して、記憶素子１０の積層膜を絶縁した。
その後、リフトオフにより記憶素子１０の上面のコンタクトを形成した。
次に、Ｃｒ（２０ｎｍ）／Ｃｕ（１００ｎｍ）／Ａｕ（１００ｎｍ）を、順次スパッタリング法によって堆積して、上部電極５に接続される配線層１１を形成した。
そして、この配線層１１を、フォトリソグラフィを用いてパターニングすることにより、ビット線ＢＬ及び測定用のパッド部分を形成した。
このようにして、記憶素子１０の試料を作製した。
【００６５】
そして、上記膜構成１において、それぞれ酸化によってアモルファスガドリニウム酸化膜となるＧｄ膜の膜厚を変えた、サンプル１〜サンプル９の記憶素子１０の各試料を作製した。
サンプル１は、Ｇｄ膜の膜厚を０．４ｎｍとした。
サンプル２は、Ｇｄ膜の膜厚を０．６ｎｍとした。
サンプル３は、Ｇｄ膜の膜厚を１．０ｎｍとした。
サンプル４は、Ｇｄ膜の膜厚を１．４ｎｍとした。
サンプル５は、Ｇｄ膜の膜厚を１．８ｎｍとした。
サンプル６は、Ｇｄ膜の膜厚を２．２ｎｍとした。
サンプル７は、Ｇｄ膜の膜厚を２．８ｎｍとした。
サンプル８は、Ｇｄ膜の膜厚を３．０ｎｍとした。
サンプル９は、Ｇｄ膜の膜厚を３．２ｎｍとした。
【００６６】
＜サンプル１０；比較例＞
本発明に対する比較例として、図３の断面図に示す構成の記憶素子５０を作製した。
まず、３００ｎｍの熱酸化膜が形成されたシリコン基板１上に、スパッタリングにより、下部電極２としてＷ膜を２０ｎｍの膜厚で堆積した。
次いで、マグネトロンスパッタリング装置を用いて、Ｃｕ膜を４ｎｍの膜厚で形成し、さらにＣｕＧｅＴｅＧｄ膜を２０ｎｍの膜厚で堆積して、これらの積層膜から成るイオン源層３を形成した。
引き続き、Ｇｄ膜を１．４ｎｍの膜厚で成膜した後に、投入電力５００Ｗ、酸素圧力１ｍＴｏｒｒの酸素プラズマによるプラズマ酸化を３０秒間行って、Ｇｄ膜を酸化してアモルファスガドリニウム酸化膜（アモルファスＧｄ酸化膜）を形成し、記憶用薄膜４とした。
【００６７】
次に、記憶用薄膜４を覆ってフォトレジストを形成し、その後フォトリソグラフィ技術により、露光と現像を行って記憶用薄膜４上のフォトレジストに開口（スルーホール）を形成した。
なお、現像の際には、試料を成膜装置から外に出すため、開口に臨む部分の記憶用薄膜４は大気に暴露されることになる。
【００６８】
その後、真空中２８０℃においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層６を形成した。
次いで、絶縁層６の開口を埋めて記憶用薄膜４に接続するように、上部電極５としてＷ膜を２０ｎｍの膜厚で成膜した。
その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層６上に堆積したＷ膜をパターニングして、ビット線及び測定用のパッド部分を形成した。
このようにして、サンプル１０の記憶素子５０の試料を作製した。
【００６９】
即ち、このサンプル１０の記憶素子５０の部分の積層膜の膜構成は、前述したサンプル１〜サンプル９の記憶素子１０の膜構成１と同じであり、Ｇｄ膜の膜厚はサンプル４と同一になっている。
【００７０】
（特性評価）
まず、サンプル４の記憶素子の試料に対して、ワード線ＷＬに接続されている下部電極２をグランド電位に接地し、ビット線ＢＬに接続されている上部電極５に負の電位を加えた。
そして、上部電極５に印加する負電位を０Ｖから−１．５Ｖまで減少させて、電流の変化を測定した。
また、上部電極５に印加した負電位が−１．５Ｖに達した状態から、上部電極５に印加する負電位を０Ｖまで減少させていき、電流の変化を測定した。
引き続き、今度は、逆に上部電極５に正電位を印加し、上部電極５と下部電極２の間の電圧が１．０Ｖの電圧となるまで正電圧の印加を増加させた後に、再び０電位に戻す操作を行った。
また、この記録消去動作を合計３回繰り返した。
このようにして得られたサンプル４の記憶素子の試料のＩ−Ｖ特性の測定結果を、図４に示す。
【００７１】
図４より、初期は抵抗値が高く、記憶素子がＯＦＦ状態であり、電圧が負方向に増加することにより、ある閾値電圧（Ｖｔｈ）以上のところで急激に電流が増加する。
即ち、抵抗値が低くなって記憶素子がＯＮ状態へと遷移することがわかる。これにより、情報が記録される。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままである。即ち、記憶素子がＯＮ状態で保たれ、記録された情報が保持されることがわかる。また、その後に２回（合計３回）の記録消去を行っても、同様の動作が行われている。
【００７２】
また、同図に示されるように、上述とは逆極性の電圧Ｖ、即ち上部電極５に正電位（＋電位）を印加し、下部電極２側を接地電位（グランド電位）に接続して、Ｖ＝０．３Ｖ以上の正電位を印加した後に、再び０Ｖに戻すことにより、記憶素子１０の抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。
即ち、記憶素子１０に記録した情報を、負電圧の印加により消去できることがわかる。
【００７３】
次に、サンプル１〜サンプル１０の各試料について、同一基板上に形成した１０個の素子について、同様の測定を行った。
まず、測定結果の一例として、サンプル４の試料の１０素子のＩ−Ｖ特性の測定結果を重ね合わせて、図５に示す。
【００７４】
次に、初回のＩ−Ｖ特性のループから、初回の書き込み電圧の閾値と消去電圧の閾値とを求めて、それぞれのばらつきを求めた。
同様に、２回目のＩ−Ｖ特性のループから、２回目の書き込み電圧の閾値と消去電圧の閾値とを求めて、それぞれのばらつきを求めた。
そして、１０素子の電圧の閾値の標準偏差を求めて、それを平均値で割って得られた値をばらつきの値（％）とした。書き込み電圧及び消去電圧の閾値のばらつきの値を表１に示す。また、それぞれの閾値の測定値を表２に示す
【００７５】
【表１】
2006319263.tif 000003
【表２】
2006319263.tif 000004
【００７６】
まず、表１に示すように、本発明に対する比較例の構成（図３）であるサンプル１０は、電圧の閾値のばらつきが大きくなっている。
サンプル１０の試料では、Ｇｄ酸化膜から成る記憶用薄膜４を形成した後に、コンタクトホールを形成するために大気及び、フォトレジスト、及び現像液に触れている。
これに対して、図１及び図２に示した構成とした、本発明に係る構成であるサンプル１〜サンプル９は、電圧の閾値のばらつきがサンプル１０よりも大幅に小さくなっている。
従って、サンプル１〜サンプル９のように、大気やその他に曝すことなく、記憶素子の積層膜を形成するのが望ましい。
【００７７】
また、図１及び図２に示した構成とした試料（サンプル１〜サンプル９）のうち、サンプル２〜サンプル８においては、閾値電圧のばらつきが１０％以下であり、良好なばらつき特性が得られている。
一方、Ｇｄ膜の膜厚を０．４ｎｍまで薄くしたサンプル１においては、これらサンプル２〜サンプル８よりもばらつきが大きくなっている。
同様に、Ｇｄの膜厚を３．２ｎｍと厚くしたサンプル９においては、サンプル２〜サンプル８よりもばらつきが大きくなっている。そして、初回の書き込み閾値電圧が−１．０Ｖを超えているので、高速動作しづらくなっている。
従って、Ｇｄ膜の膜厚を、サンプル２〜サンプル８を含む、前述した０．５ｎｍ〜３．０ｎｍの範囲内とすることが望ましいことがわかる。
【００７８】
前述した実施の形態等に示したような、本発明に係る記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、必要に応じて、記憶素子を、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【００７９】
本発明に係る記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【００８０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の製造方法に係る記憶素子の一形態の概略構成図（断面図）である。
【図２】作製した記憶素子の試料の概略断面図である。
【図３】比較例の記憶素子の概略構成図（断面図）である。
【図４】サンプル４の記憶素子の試料のＩ−Ｖ特性の測定結果である。
【図５】サンプル４の記憶素子の試料の１０素子のＩ−Ｖ特性曲線を重ね合わせた図である。
【符号の説明】
【００８２】
１  基板、２  下部電極、３  イオン源層、４  記憶用薄膜（希土類酸化物薄膜）、５  上部電極、６  絶縁層、１０  記憶素子、ＷＬ  ワード線、ＢＬ  ビット線
【図１】
2006319263.tif 000005
【図２】
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【図３】
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【図４】
2006319263.tif 000008
【図５】
2006319263.tif 000009