(57)【要約】【課題】  歪み特性を改善した演算増幅器を提供する。【解決手段】  第１、第２バイポーラトランジスタＱ１、Ｑ２は、エミッタ端子が共通に接続され、入力差動対を構成する。第１定電流源１２は、第１、第２バイポーラトランジスタＱ１、Ｑ２に定電流を供給する。第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４は、カレントミラー負荷を構成する。第５バイポーラトランジスタＱ５は、差動出力を増幅するトランジスタである。第６バイポーラトランジスタＱ６は、第５バイポーラトランジスタＱ５と対応して設けられており、第５バイポーラトランジスタＱ５と第６バイポーラトランジスタＱ６のエミッタ端子に接続された第２定電流源１４、第３定電流源１６は、略同一の定電流を生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
エミッタ端子が共通に接続され、入力差動対を構成するＰＮＰ型の第１、第２バイポーラトランジスタと、
前記第１、第２バイポーラトランジスタのエミッタ端子に接続され、定電流を供給する第１定電流源と、
コレクタ端子が前記第１バイポーラトランジスタのコレクタ端子に接続されたＮＰＮ型の第３バイポーラトランジスタと、
コレクタ端子が前記第２バイポーラトランジスタのコレクタ端子に接続され、ベース端子が前記第３バイポーラトランジスタのベース端子に接続されたＮＰＮ型の第４バイポーラトランジスタと、
ベース端子が前記第１バイポーラトランジスタと第３バイポーラトランジスタの接続点に接続されたＮＰＮ型の第５バイポーラトランジスタと、
前記第５バイポーラトランジスタのエミッタ端子に接続された第２定電流源と、
ベース端子が前記第２バイポーラトランジスタと第４バイポーラトランジスタの接続点に接続されたＮＰＮ型の第６バイポーラトランジスタと、
前記第６バイポーラトランジスタのエミッタ端子に接続され、前記第２定電流源と略同一の定電流を生成する第３定電流源と、
を備え、前記第５トランジスタに流れる電流と、前記第２定電流源に流れる電流の差分を増幅して出力することを特徴とする演算増幅器。
【請求項２】
前記第６バイポーラトランジスタのエミッタ端子は、前記第３、第４バイポーラトランジスタのベース端子と接続されることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記第２定電流源および前記第３定電流源は、ベース端子が共通に接続され、カレントミラーを構成するＮＰＮ型のバイポーラトランジスタ対であることを特徴とする請求項１に記載の演算増幅器。
【請求項４】
前記第１、第２バイポーラトランジスタをＮＰＮ型のバイポーラトランジスタに、前記第３、第４バイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに置換したことを特徴とする請求項１に記載の演算増幅器。
【請求項５】
前記第５、第６バイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに置換したことを特徴とする請求項１に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特にその低歪み化技術に関する。
【背景技術】
【０００２】
演算増幅器は、電子回路を構成する基本回路としてあらゆる用途において広く用いられている。このような演算増幅器は、ＬＳＩの一部に集積化されて使用される場合の他、プリント基板上などに実装される単体のパッケージ商品としても多くの用途で必要とされている。
【０００３】
演算増幅器としては様々な回路形式が提案されている。たとえば、特許文献１にはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）により構成される演算増幅器が、特許文献２には、バイポーラトランジスタにより構成される演算増幅器が開示されている。
【特許文献１】特開２０００−２５２７６８号公報
【特許文献２】特開平１０−３０３６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
演算増幅器の能力を表す特性としては、スルーレート、ＣＭＲＲ（Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）、ＧＢ積、全高調波歪率などが挙げられる。
このなかで、全高調波歪率は、演算増幅器に入力した信号をどの程度歪みなく増幅できるかを表す指標であり、特にオーディオ信号などを増幅するようなアプリケーションにおいては重要な特性となっている。
特に、近年のＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）オーディオ、ＳＡＣＤ（Ｓｕｐｅｒ  Ａｕｄｉｏ  Ｃｏｍｐａｃｔ  Ｄｉｓｋ）など、高音質なオーディオソースの普及にともない、より高Ｓ／Ｎ比、低歪率の演算増幅器が求められる。
【０００５】
本発明はかかる課題に鑑みてなされたものであり、その目的は、歪み特性を改善した演算増幅器の提供にある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の演算増幅器は、エミッタ端子が共通に接続され、入力差動対を構成するＰＮＰ型の第１、第２バイポーラトランジスタと、第１、第２バイポーラトランジスタのエミッタ端子に接続され、定電流を供給する第１定電流源と、コレクタ端子が第１バイポーラトランジスタのコレクタ端子に接続されたＮＰＮ型の第３バイポーラトランジスタと、コレクタ端子が第２バイポーラトランジスタのコレクタ端子に接続され、ベース端子が第３バイポーラトランジスタのベース端子に接続されたＮＰＮ型の第４バイポーラトランジスタと、ベース端子が第１バイポーラトランジスタと第３バイポーラトランジスタの接続点に接続されたＮＰＮ型の第５バイポーラトランジスタと、第５バイポーラトランジスタのエミッタ端子に接続された第２定電流源と、ベース端子が第２バイポーラトランジスタと第４バイポーラトランジスタの接続点に接続されたＮＰＮ型の第６バイポーラトランジスタと、第６バイポーラトランジスタのエミッタ端子に接続され、第２定電流源と略同一の定電流を生成する第３定電流源と、を備え、第５トランジスタに流れる電流と、第２定電流源に流れる電流の差分を増幅して出力する。
【０００７】
この態様においては、第１、第２、第３、第４バイポーラトランジスタと、第１定電流源により差動増幅回路が構成される。この差動増幅回路の出力を増幅する第５バイポーラトランジスタと、第５バイポーラトランジスタとペアで設けられた第６バイポーラトランジスタには電流値が略同一に設定された第２、第３定電流源が接続されているため、第５、第６バイポーラトランジスタのベース電流はほぼ等しい値となる。その結果、差動増幅回路の差動対の電流バランスを一定値に保つことができ、演算増幅器の歪み特性を改善することができる。
【０００８】
第２バイポーラトランジスタのコレクタ端子は、第３、第４バイポーラトランジスタのベース端子と接続されてもよい。
【０００９】
第６バイポーラトランジスタのエミッタ端子は、第３、第４バイポーラトランジスタのベース端子と接続されてもよい。
第３、第４バイポーラトランジスタのベース電流を、第６バイポーラトランジスタから供給することにより、第１もしくは第２バイポーラトランジスタのコレクタ電流から供給した場合に比べて、さらに歪み特性を改善することができる。
【００１０】
第２定電流源および第３定電流源は、ベース端子が共通に接続され、カレントミラーを構成するＮＰＮ型のバイポーラトランジスタ対であってもよい。
【００１１】
第１、第２バイポーラトランジスタをＮＰＮ型のバイポーラトランジスタに、第３、第４バイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに置換してもよい。
【００１２】
第５、第６バイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに置換してもよい。
【００１３】
第１、第２バイポーラトランジスタはそれぞれ、ダーリントン接続された２つのバイポーラトランジスタを含んでもよい。
【００１４】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明に係る演算増幅器によれば、歪み特性を改善することができる。
【発明を実施するための最良の形態】
【００１６】
図１は、実施の形態に係る演算増幅器１００の構成を示す回路図である。この演算増幅器１００は、入力段に設けられた差動増幅回路１０と、後段の出力増幅回路２０を含んでおり、非反転入力端子１０２および反転入力端子１０４に入力される入力電圧Ｖｐ、Ｖｍを差動増幅して出力端子１０６から出力する。
【００１７】
差動増幅回路１０は、第１バイポーラトランジスタＱ１から第４バイポーラトランジスタＱ４と、第１定電流源１２、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。
第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２は、いずれもＰＮＰ型バイポーラトランジスタであって、それぞれのベース端子には非反転入力端子１０２、反転入力端子１０４が接続されている。
【００１８】
第１、第２バイポーラトランジスタＱ１、Ｑ２はエミッタ端子が共通に接続されており、差動増幅回路１０において差動入力対を構成している。第１バイポーラトランジスタＱ１および第２バイポーラトランジスタＱ２のエミッタ端子同士の接続点には第１定電流源１２が接続されている。
【００１９】
第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４はＮＰＮ型バイポーラトランジスタであって、ベース端子が共通に接続され、カレントミラー回路を構成している。第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４のエミッタ端子と接地端子ＧＮＤ間にはそれぞれ、第１抵抗Ｒ１および第２抵抗Ｒ２が接続されている。第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４は、差動入力対を構成する第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２の定電流負荷として動作する。
【００２０】
第１バイポーラトランジスタＱ１と第３バイポーラトランジスタＱ３の接続点、および第２バイポーラトランジスタＱ２と第４バイポーラトランジスタＱ４の接続点はそれぞれ出力増幅回路２０に接続されている。
【００２１】
出力増幅回路２０は、第５バイポーラトランジスタＱ５から第１１バイポーラトランジスタＱ１１、第２定電流源１４、第３定電流源１６、第４定電流源１８、帰還コンデンサＣｆｂを含む。
【００２２】
第５バイポーラトランジスタＱ５は、ＮＰＮ型のバイポーラトランジスタであって、ベース端子には、第１バイポーラトランジスタＱ１と第３バイポーラトランジスタＱ３の接続点が接続されている。
第５バイポーラトランジスタＱ５のエミッタ端子に接続される第２定電流源１４は第２定電流Ｉｃ２を生成する。この第２定電流源１４は、第５バイポーラトランジスタＱ５のエミッタ負荷として動作する。
【００２３】
第７バイポーラトランジスタＱ７は、エミッタ端子が接地され、第５バイポーラトランジスタＱ５とダーリントン接続されている。この第７バイポーラトランジスタＱ７のベース端子には、第５トランジスタＱ５に流れる電流Ｉｑ５と、第２定電流源１４に流れる第２定電流Ｉｃ２の差分であるΔＩ＝Ｉｑ５−Ｉｃ２が流れる。第７バイポーラトランジスタＱ７は、この差分電流ΔＩを増幅する。
【００２４】
第７バイポーラトランジスタＱ７のコレクタ端子と、第５バイポーラトランジスタＱ５のベース端子間には、位相補償用の帰還コンデンサＣｆｂが設けられており、負帰還をかけることにより演算増幅器１００の安定化を図っている。
【００２５】
出力増幅回路２０の出力段に設けられた第８バイポーラトランジスタＱ８と第９バイポーラトランジスタＱ９は、それぞれＮＰＮ型、ＰＮＰ型のバイポーラトランジスタであって、プッシュプル接続されている。
第４定電流源１８、第１０バイポーラトランジスタＱ１０、第１１バイポーラトランジスタＱ１１はバイアス回路を構成し、出力段の第８バイポーラトランジスタＱ８、第９バイポーラトランジスタＱ９のバイアス電流およびバイアス電圧を調節する。
【００２６】
第１０バイポーラトランジスタＱ１０は、ＮＰＮ型のバイポーラトランジスタであって、第４定電流Ｉｃ４を生成する第４定電流源１８に接続されている。第１１バイポーラトランジスタＱ１１は、ＰＮＰ型のバイポーラトランジスタである。第１０バイポーラトランジスタＱ１０および第１１バイポーラトランジスタＱ１１は、いずれもベース端子とコレクタ端子が接続されたダイオードとして機能し、第８バイポーラトランジスタＱ８、第９バイポーラトランジスタＱ９のバイアスを安定化するために設けられている。
【００２７】
第１０バイポーラトランジスタＱ１０と第８バイポーラトランジスタＱ８はカレントミラー接続され、第４定電流源１８により生成される第４定電流Ｉｃ４により第８バイポーラトランジスタＱ８、第９バイポーラトランジスタＱ９のバイアス電流が調節される。
【００２８】
第６バイポーラトランジスタＱ６は、ＮＰＮ型のバイポーラトランジスタであって、ベース端子が第２バイポーラトランジスタＱ２と第４バイポーラトランジスタＱ４の接続点に接続される。第６バイポーラトランジスタＱ６のエミッタ端子には、第３定電流Ｉｃ３を生成する第３定電流源１６が接続されている。第３定電流源１６により生成される第３定電流Ｉｃ３は、第２定電流源１４により生成される第２定電流Ｉｃ２と略同一に設定される。
【００２９】
第６バイポーラトランジスタＱ６のエミッタ端子は、差動増幅回路１０の第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース端子に接続される。第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース電流は、第６バイポーラトランジスタＱ６から供給される。第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース電流の和Ｉｂ３４は、第６バイポーラトランジスタＱ６に流れる電流Ｉｑ６と、第３定電流Ｉｃ３を用いて、Ｉｂ３４＝Ｉｑ６−Ｉｃ３で与えられる。
【００３０】
差動入力対を構成する第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２それぞれに流れる電流Ｉｑ１、Ｉｑ２は、Ｉｑ１＋Ｉｑ２＝Ｉｃ１が成り立っており、入力電圧が等しいとき、Ｉｑ１＝Ｉｑ２＝Ｉｃ１／２が成り立つ。
【００３１】
第７バイポーラトランジスタＱ７のベース電流Ｉｂ７は、第２定電流Ｉｃ２と、第５バイポーラトランジスタＱ５に流れる電流Ｉｑ５を用いて、Ｉｂ７＝Ｉｑ５−Ｉｃ２と表すことができる。同様に、第３、第４バイポーラトランジスタＱ３、Ｑ４のベース電流の和Ｉｂ３４は、第３定電流Ｉｃ３と、第６バイポーラトランジスタＱ６に流れる電流Ｉｑ６を用いて、Ｉｂ３４＝Ｉｑ６−Ｉｃ３と表すことができる。
【００３２】
上述のように、第２定電流源１４、第３定電流源１６により生成される第２定電流Ｉｃ２、第３定電流Ｉｃ３は等しく、Ｉｃ２＝Ｉｃ３が成り立っており、平衡状態において、Ｉｂ７＝Ｉｂ３４が成り立つように設定したとき、Ｉｑ５＝Ｉｑ６が成り立つ。第５バイポーラトランジスタＱ５、第６バイポーラトランジスタＱ６の電流増幅率ｈｆｅが等しいとき、それぞれのベース電流は等しくなるため、Ｉｂ５＝Ｉｂ６が成り立つ。
その結果、差動増幅回路１０は入力電圧が等しいとき平衡状態となる。
【００３３】
演算増幅器１００の非反転入力端子１０２および反転入力端子１０４に入力される電圧が変化すると、第７バイポーラトランジスタＱ７に流れる電流Ｉｑ７が変化するため、第５バイポーラトランジスタＱ５のエミッタ端子の電圧も変化することになる。しかしながら、本実施の形態に係る演算増幅器１００では、第５バイポーラトランジスタＱ５のエミッタ端子には第２定電流源１４が接続されているため、ベース電流Ｉｂ５はほぼ一定値に保たれる。同様に、第６バイポーラトランジスタＱ６のエミッタ端子には第３定電流源１６が接続されているため、そのベース電流Ｉｂ６も、第３定電流Ｉｃ３にほぼ等しいまま保たれる。
【００３４】
このように、本実施の形態に係る演算増幅器１００によれば、入力電圧が変動しても、差動増幅回路１０の電流バランスが保たれるため、歪み特性を改善することができる。
また、差動増幅回路１０の電流バランスが改善されることによって、入力オフセット電圧を低減することができる。
【００３５】
本実施の形態に係る演算増幅器１００においては、第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース電流は、第５バイポーラトランジスタＱ５から供給されるため、第３バイポーラトランジスタＱ３もしくは第４バイポーラトランジスタＱ４のコレクタ端子から供給する場合に比べて、ベース電流による電流バランスの非平衡を減少し、歪みを低減することができる。
【００３６】
図２は、図１の演算増幅器の第２定電流源１４、第３定電流源１６をカレントミラー回路で構成した演算増幅器１００の回路図である。以降の図において、図１と同一の構成要素には同一の符号を付し、重複した説明を省略する。
図２の演算増幅器１００は、第２定電流源１４に代えてバイポーラトランジスタＱ２０を、第３定電流源１６に代えてバイポーラトランジスタＱ２１を備え、さらにバイポーラトランジスタＱ２２および第５定電流源２２を備える。
バイポーラトランジスタＱ２０、Ｑ２１、Ｑ２２はベース端子が共通に接続され、カレントミラー回路を構成する。トランジスタＱ２２のコレクタ端子には第５定電流源２２が接続され、定電流Ｉｃ５が供給される。
【００３７】
バイポーラトランジスタＱ２０およびバイポーラトランジスタＱ２１のサイズを同一に設定することにより、バイポーラトランジスタＱ２０、Ｑ２１には同一の電流が流れるため、電流値の等しい定電流源として動作する。
【００３８】
次に本実施の形態に係る演算増幅器の変形例について説明する。本変形例においては、差動増幅回路の差動入力対がＮＰＮ型のバイポーラトランジスタで構成されている。
図３は、本変形例に係る演算増幅器１００’の回路図を示す。本変形例に係る差動増幅回路１０’は、差動入力対を構成する第１、第２バイポーラトランジスタがＮＰＮ型のバイポーラトランジスタＱ１’、Ｑ２’に置換され、さらに、カレントミラー負荷を構成する第３、第４バイポーラトランジスタが、ＰＮＰ型のバイポーラトランジスタＱ３’、Ｑ４’に置換されている。
【００３９】
こうしたＮＰＮ型のバイポーラトランジスタを入力段に備える差動増幅回路１０’を用いた演算増幅器１００’においても、出力増幅回路２０’に第５バイポーラトランジスタＱ５’、第６バイポーラトランジスタＱ６’を設け、それぞれのエミッタ端子に電流値が等しい第２定電流源１４’、第３定電流源１６’を接続することにより、Ｉｂ５＝Ｉｂ６とベース電流を等しくすることができるため、低歪み化を実現できる。
【００４０】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４１】
実施の形態では、演算増幅器１００を構成するトランジスタ素子がすべてバイポーラトランジスタの場合を例に説明したが、一部にＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。いずれのトランジスタを用いるかについては、半導体の製造プロセスや演算増幅器に要求される特性、コストなどに応じて選択すればよい。
【００４２】
図１、図３のほか、バイポーラトランジスタのＮＰＮ型またはＰＮＰ型の組み合せは自由に変更可能であり、差動出力信号を増幅する第５バイポーラトランジスタＱ５と、第５バイポーラトランジスタＱ５に対応させて第６バイポーラトランジスタＱ６を設け、それぞれのトランジスタに流れる電流を等しく設定することにより、差動入力段の電流バランスを改善し、低歪み化を実現することができる。
【００４３】
実施の形態では、第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース端子に第６バイポーラトランジスタＱ６のエミッタ端子を接続する場合について説明したが、第３バイポーラトランジスタＱ３もしくは第４バイポーラトランジスタＱ４のコレクタ端子と接続してもよい。この場合においても、第５バイポーラトランジスタＱ５、第６バイポーラトランジスタＱ６によってほぼ等しい電流が出力段に流れるため、歪み特性を改善することができる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係る演算増幅器の構成を示す回路図である。
【図２】図１の演算増幅器の第２定電流源、第３定電流源をカレントミラー回路で構成した回路図である。
【図３】変形例に係る演算増幅器の回路図である。
【符号の説明】
【００４５】
Ｑ１  第１バイポーラトランジスタ、  Ｑ２  第２バイポーラトランジスタ、  Ｑ３  第３バイポーラトランジスタ、  Ｑ４  第４バイポーラトランジスタ、  Ｑ５  第５バイポーラトランジスタ、  Ｑ６  第６バイポーラトランジスタ、  １０  差動増幅回路、  ２０  出力増幅回路、  １２  第１定電流源、  １４  第２定電流源、  １６  第３定電流源、  １００  演算増幅器。
【図１】
2006173762.tif 000003
【図２】
2006173762.tif 000004
【図３】
2006173762.tif 000005