(57)【要約】【課題】  簡単な構成で任意の低電圧まで形成することができる電源回路を提供する。【解決手段】  制御部により基準電圧と帰還電圧をエラーアンプに供給して出力すべき電圧に対応した制御信号を形成し、上記制御部で形成された上記制御信号に従って出力部で電力増幅された出力電圧を形成する。そして、帰還制御部により出力部で形成された上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする。【選択図】  図１
2006280019.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と帰還電圧とを受けるエラーアンプを含み、出力すべき電圧に対応した制御信号を形成する制御部と、
上記制御部の制御信号に従って電力増幅された出力電圧を形成する出力部と、
上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする帰還制御部とを備えてなることを特徴とする電源回路。
【請求項２】
請求項１において、
上記基準電圧は、バンドギャップ基準電圧であることを特徴とする電源回路。
【請求項３】
請求項２において、
上記制御部は、スイッチング電源回路を構成するコントロールＩＣであり、
上記出力部は、スイッチング電源回路を構成する駆動段及び出力パワートランジスタを含み、上記駆動段がＩＣにより構成され、
上記帰還制御部は、演算増幅回路を構成するＩＣと、電圧増幅の利得を設定する外付抵抗及び分圧抵抗を含むことを特徴とする電源回路。
【請求項４】
請求項３において、
上記出力部の上記駆動段及び出力パワートランジスタは、１つのＩＣにより構成されてなることを特徴とする電源回路。
【請求項５】
請求項３において、
上記帰還制御部は、上記電圧増幅された電圧に可変電圧を重畳させる手段が設けられてなることを特徴とする電源回路。
【請求項６】
請求項５において、
上記可変電圧を重畳させる手段は、上記演算増幅回路の電圧増幅の利得を設定する外付抵抗の基準電位点に上記可変電圧を供給するものであることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源回路に関し、例えばバンドギャップ基準電圧を利用しつつ、それ以下の低電圧まで出力可能な電源回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
バンドギャップ基準電圧を用いて出力電圧を形成する電源装置の例として特開２００５−０７１０７２公報がある。この電源装置では、バンドギャップ基準電圧発生回路、しきい値電圧利用型基準電圧発生回路、基準電圧選択回路及びスイッチングレギュレータとシリーズレギュレータを備え、負荷の重軽に対応して基準電圧と使用するレギュレータを切り替えるというものである。
【特許文献１】特開２００５−０７１０７２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えばＦＰＧＡのような半導体集積回路装置では、０．８Ｖのような低い電源電圧を必要とするものがあり、高速、低消費電力化を促進するために半導体集積回路装置の電源電圧は低電圧化が進められている。このような低い電源電圧を形成するためには、上記のようにバンドギャップ基準電圧を用いたレギュレータは、上記基準電圧（約１Ｖ程度）よりも低い出力電圧を形成することができない。したがって、上記０．８Ｖのような出力電圧を安定的に得るためには上記バンドギャップ基準電圧を分圧してエラーアンプに供給することが必要になるが、それに対応した専用ＩＣの設計を行わなければならないという問題が生じる。
【０００４】
本発明の目的は、簡単な構成で任意の低電圧まで形成することができる電源回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、制御部によりバッドギャップ基準電圧と帰還電圧をエラーアンプに供給して出力すべき電圧に対応した制御信号を形成し、上記制御部で形成された上記制御信号に従って出力部で電力増幅された出力電圧を形成する。そして、帰還制御部により出力部で形成された上記出力電圧を電圧増幅し、それを分圧して上記帰還電圧を形成して上記出力電圧が上記基準電圧よりも低くすることを可能とする。
【発明の効果】
【０００６】
上記簡単な構成の帰還制御部を設けるという簡単な構成により、エラーアンプの基準電圧以下の低い電圧も形成することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約０．８Ｖ程度の低い電圧とされる。この出力電圧Ｖout は、ＦＰＧＡやＣＰＵ等のような負荷回路の動作電圧として用いられる。
【０００８】
上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴＭ１を介してインダクタＬＯの一端から電流の供給を行う。インダクタＬＯの他端と回路の接地電位ＧＮＤの間にはキャパシタＣＯが設けられる。上記キャパシタＣＯにより平滑された出力電圧Ｖout が形成される。上記インダクタＬＯの一端と回路の接地電位ＧＮＤとの間には、スイッチＭＯＳＦＥＴＭ２が設けられる。このスイッチＭＯＳＦＥＴＭ２は、上記スイッチＭＯＳＦＥＴＭ１がオフ状態のときに中点ＬＸを回路の接地電位ＧＮＤにすることにより上記インダクタＬＯに発生する逆起電圧をクランプする。上記ＭＯＳＦＥＴＭ１とＭ２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記ＭＯＳＦＥＴＭ１とＭ２の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点ＬＸとされ、上記インダクタＬＯと一端に接続される。
【０００９】
上記出力電圧Ｖout を約０．８Ｖのような低い設定された電圧に制御するために、オペアンプＯＰＡと抵抗Ｒ３とＲ４からなる電圧増幅回路が設けられる。この電圧増幅回路は、帰還制御部を構成するものであり、出力電圧Ｖout ×（Ｒ３＋Ｒ４）／Ｒ４のように電圧増幅された出力電圧Ｖout'を形成する。そして、かかる電圧Ｖout'は、分圧抵抗Ｒ１とＲ２により、Ｒ２／（Ｒ１＋Ｒ２）のように分圧されてＰＷＭ制御回路ＰＷＭＣ−ＩＣの帰還端子ＦＢに伝えられる。
【００１０】
上記帰還端子ＦＢに伝えられた帰還電圧は、ＰＷＭ制御回路ＰＷＭＣ−ＩＣのエラーエンプＥＡの一方の入力（−）に供給される。上記エラーアンプＥＡの他方の入力（＋）には、特に制限されないが、約１Ｖ程度のバンドギャップ基準電圧Ｖref が供給される。上記帰還電圧と上記基準電圧Ｖref との差電圧が電圧比較回路ＶＣの一方の入力（−）に供給される。上記電圧比較回路ＶＣの他方の入力（＋）には、三角波発生回路で形成された三角波が供給される。電圧比較回路ＶＣの出力信号は、出力端子ＰＷＭを通してドライバＤＲＶ−Ｃに設けられた制御回路ＬＯＧに供給される。上記制御回路ＬＯＧでは、上記帰還電圧と上記基準電圧Ｖref とを一致させるようなＰＷＭ信号を形成する。尚ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されない。
【００１１】
制御回路ＬＯＧは、上記ＰＷＭ信号に対応した高電圧側制御信号と、低電位側制御信号を形成する。この実施例では、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴを上記スイッチＭＯＳＦＥＴＭ１として用ており、ソースフォロワ出力回路として動作させる。そのため、上記中点ＬＸの電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＭ１のしきい値電圧分だけ中点ＬＸの電位が低下して損失が生じてしまうのを防ぐために、後述するような昇圧回路が設けられる。つまり、後述するような昇圧回路は、上記ＭＯＳＦＥＴＭ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。これに対応して、レベルシフト回路ＬＳが設けられて上記高電圧側制御信号がレベルシフトされて上記ＭＯＳＦＥＴＭ１のゲート駆動電圧ＨＧとされる。上記ＰＷＭ信号に対応した低電圧側制御信号は、バッファ等をして、基本的にそのまま低電位側のスイッチＭＯＳＦＥＴＭ２のゲート駆動信号ＬＧとされる。
【００１２】
この実施例では、上記エラーアンプＥＡは、電圧増幅された出力電圧Ｖout'の分圧電圧とバンドギャップ基準電圧Ｖref とを一致させるような出力信号を形成する。それ故、上記電圧利得を大きくすることにより、出力電圧Ｖout を上記バンドギャップ基準電圧Ｖref よりも低くすることが可能である。ちなみに、上記Ｖout'をそのまま帰還電圧とすれば、上記出力電圧Ｖout は上記電圧増幅回路の電圧利得分だけ基準電圧Ｖref よりも低い電圧になることになる。これらのことは、次式（１）により表される。
Ｖout ＝（Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４）×Ｒ４／Ｒ２×Ｖref         ・・・（１）      
【００１３】
例えば、バンドギャップ基準電圧Ｖref を１Ｖと仮定し、（Ｒ１＋Ｒ２）＝（Ｒ３＋Ｒ４）とし、Ｒ４／Ｒ２を０．８にすれば、出力電圧Ｖout は上記バンドギャップ基準電圧Ｖref よりも低い０．８Ｖにすることができる。更に、Ｒ４／Ｒ２を０．５にすれば０．５Ｖのような低い出力電圧Ｖout も簡単に形成することができる。
【００１４】
図２には、この発明に係るスイッチング電源の他の一実施例の概略回路図が示されている。この実施例では、前記電圧増幅回路における抵抗Ｒ４の接地電位側のノードに可変電圧源Ｖtrk が設けられる。例えば、上記可変電圧源として、Ｄ／Ａ変換回路を用いるようにすれば、デジタル信号に対応して上記可変電圧源Ｖtrk の電圧が変化させることができ、その電圧Ｖtrk を次式（２）のように上記出力電圧Ｖout に重畳させることができる。  Ｖout ＝（Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４）×Ｒ４／Ｒ２×Ｖref
＋Ｒ３／（Ｒ３＋Ｒ４）×Ｖtrk                             ・・・（２）      
【００１５】
上記出力電圧Ｖout で動作する負荷回路ＬＤとしてのＦＰＧＡやマイクロプロセッサ等のような信号処理回路により上記デジタル信号を形成するようにすれば、それぞれの信号処理回路の動作モードに応じて上記Ｖtrk を変化させることにより上記出力電圧Ｖout の調整を行うようにすることができる。
【００１６】
図３には、この発明に係るスイッチング電源の一実施例の回路図が示されている。この実施例は、前記図１の実施例に対応している。この実施例では、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴを上記スイッチＭＯＳＦＥＴＭ１として用ており、ソースフォロワ出力回路として動作させる。上記中点ＬＸの電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＭ１のしきい値電圧分だけ中点ＬＸの電位が低下して損失が生じてしまうのを防ぐために、昇圧回路が設けられる。つまり、昇圧回路は、上記ＭＯＳＦＥＴＭ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
【００１７】
上記中点ＬＸは、ブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、Ｐチャネル型のスイッチＭＯＳＦＥＴＭ３のソース，ドレイン経路を介して電源電圧ＶＤＤに接続される。上記電源電圧ＶＤＤは、約５Ｖのような低い電圧であり、制御回路ＣＯＮＴを含むＰＷＭ制御回路を構成するエラーアンプＥＡ、電圧比較回路ＶＣ及び三角波発生回路ＴＷＧの動作電圧であり、レベルシフト回路ＬＳ１，ＬＳ２の低電圧側回路の動作電圧としても用いられる。上記電源電圧ＶＤＤは、外部端子Ｖｉｎに供給される外部供給電源電位Ｖｉｎを降圧回路Ｒｅｇによって降圧することによって生成される。
【００１８】
ＰＷＭ信号に対応した高電圧側制御信号ｈｇは、レベルシフト回路ＬＳ２を介してレベルシフトされて上記高電圧側のスイッチＭＯＳＦＥＴＭ１の駆動信号ＨＧとされる。レベルシフト回路ＬＳ２は、上記電源電圧ＶＤＤと上記ブートストラップ容量ＣＢで形成された昇圧電圧Ｖbtを動作電圧としており、上記電源電圧ＶＤＤと接地電位（本例は約５Ｖ）振幅の高電圧側制御信号ｈｇを、昇圧電圧Ｖbtと上記中点ＬＸ振幅の信号にレベルシフトしてスイッチＭＯＳＦＥＴＭ１をオン状態にさせる時のゲート電圧を昇圧電圧Ｖbtのように高くする。
【００１９】
上記ＰＷＭ信号に対応した上記高電圧側制御信号ｈｇをバッファ等も兼ねるインバータ回路ＩＮＶ１で反転して低電圧側制御信号ＬＧとしてスイッチＭＯＳＦＥＴＭ２のゲートに供給される。レベルシフト回路ＬＳ１は、上記低電圧側制御信号ＬＧの逆相関係にある高電圧側制御信号ｈｇをレベルシフトして、上記Ｐチャネル型ＭＯＳＦＥＴＭ３のゲートに供給される制御信号ＬＧ’を形成する。つまり、スイッチＭＯＳＦＥＴＭ２の低電圧側制御信号の逆相補信号をレベルシフト回路により反転させ、スイッチＭＯＳＦＥＴＭ２をオフ状態にさせるときに、昇圧電圧Ｖbtに対応した制御信号ＬＧ’を形成してＰチャネル型のＭＯＳＦＥＴＭ３のゲートに伝えて、かかるＭＯＳＦＥＴＭ３をオフ状態にする。
【００２０】
本発明の昇圧回路では、上記スイッチ素子であるＰチャネル型パワースＭＯＳＦＥＴ（以下、ＰＭＯＳと略す）Ｍ３を使用することに特徴がある。この時、ＰＭＯＳＭ３はドレイン端子Ｄを電源ＶＤＤに、ソース端子Ｓをブートストラップ容量ＣＢ側に接続する。ＭＯＳＦＥＴのソースとドレインは、電圧の印加の方向によって逆転するものであるので、同図に示した上記ドレイン端子Ｄ及びソース端子Ｓは便宜的なものであり、ブートストラップ容量ＣＢにより電源電圧ＶＤＤよりも高い昇圧電圧Ｖbtが形成されている状態でのドレイン及びソースを意味している。ＰＭＯＳＭ３の基板ゲート（バックゲート、チャネル領域るいはＮ型ウェル領域）は、上記ソース端子Ｓ側、言い換えるならば、ブートストラップ容量ＣＢ側に接続されている。これにより、上記スイッチ素子での電圧ロスを最小にすることができる。
【００２１】
この実施例では、太線枠で囲まれた部分が半導体集積回路（ＩＣ）で構成される。つまり、高電位側スイッチＭＯＳＦＥＴＭ１と、低電位側スイッチＭＯＳＦＥＴＭ２はドライバＤＲＶ−ＩＣに内蔵される。インダクタＬＯ、ブートストラップ容量ＣＢ及びキャパシタＣＯと、前記分圧回路を構成する抵抗Ｒ１とＲ２、電圧増幅回路を構成する抵抗Ｒ３とＲ４は単体素子で構成され、オペアンプＯＰＡはＩＣで構成される。昇圧回路を構成するスイッチＭＯＳＦＥＴＭ３は上記ドライバＤＲＶ−ＩＣに内蔵される。つまり、この実施例の電源回路は、上記ドライバＤＲＶ−ＩＣ、バンドギャップ基準電圧発生回路を備えるようなエラーアンプＥＡ、電圧比較回路ＶＣ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴを含むＰＷＭ制御回路ＰＷＭＣ−ＩＣ及び上記オペアンプＯＰＡと、上記単体素子の組み合わせから構成される。上記各半導体集積回路は、既存のスイッチングレギュレータに用いられる各ＩＣをそのまま流用でき、極めて簡単に電源回路を実現することができる。
【００２２】
図４は、図３のスイッチング電源における駆動回路の動作を説明する波形図が示されている。基本的には、ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチＭＯＳＦＥＴＭ２がオンしている間（すなわち、スイッチＭＯＳＦＥＴＭ１がオフしている間）、スイッチＭＯＳＦＥＴＭ３をオンにしてブートストラップ容量ＣＢを電源電圧ＶＤＤに充電する。上記制御信号ｈｇは、前記高電圧側制御信号ｈｇに対応し、制御信号ｌｇは前記図３では省略されている低電圧側制御信号に対応している。同図では、この充電電圧をＶＤＤ−Ｖ３（ｏｎ）のように表している。Ｖ３（ｏｎ）は、ＭＯＳＦＥＴＭ３のソース−ドレイン経路での充電動作時の電圧損失であり、実質的にはゼロとみなすことができる。
【００２３】
この時のＰＭＯＳＭ３の動作は、一般に逆方向特性と呼ばれるものである。つまり、ＰＭＯＳＭ３のゲートには、レベルシフト回路ＬＳ１から接地電位のようなロウレベルの制御信号ＬＧ’が供給されており、電源電圧ＶＤＤ側（ドレイン端子Ｄ）がソース領域として動作してオン状態となり、ブートストラップ容量ＣＢへの充電を開始する。もっとも、基板ゲートと上記ソースとして動作するドレイン端子ＤとのＰＮ接合によって構成される寄生ダイオードによっても充電経路が形成されているので、このときにドレイン領域として動作するソース端子Ｓ側の電位ＶbtがＶＤＤ−Ｖf （Ｖｆは寄生ダイオードの順方向電圧）よりも低いときには、かかる寄生ダイオードを通しても充電電流が流れる。
【００２４】
ＰＷＭ信号に対応した制御信号ｈｇとｌｇによりスイッチＭＯＳＦＥＴＭ１がオンしている間（すなわち、スイッチＭＯＳＦＥＴＭ２がオフしている間）、スイッチＭＯＳＦＥＴＭ１のオンにより中点ＬＸの電位が上記ロウレベルから上昇する。これに対応してブートストラップ容量ＣＢの昇圧電圧Ｖbtは、上記充電電圧ＶＤＤ分だけ高い電圧として上昇する。つまり、スイッチＭＯＳＦＥＴＭ１のゲートとソース間（ＨＧ−ＬＸ）には、上記レベルシフト回路ＬＳ２を介して上記ブートストラップ容量ＣＢの保持電圧ＶＤＤ（ＶＤＤ−Ｖ３（ｏｎ））が印加されており、ソース側から得られる中点ＬＸの電位は、入力電圧Ｖinに対応した高電圧まで上昇するものとなる。上記ＶＤＤは約５Ｖであり、スイッチＭＯＳＦＥＴＭ１のしきい値電圧は約１Ｖ程度であり、ＶＤＤ＞Ｖthの関係にある。
【００２５】
上記昇圧電圧Ｖbtの上昇により、ＭＯＳＦＥＴＭ３の一対のソース，ドレインには、前記充電動作のときとは一対のソース，ドレイン領域に対して逆向に電圧が印加されて、図１に示したように昇圧電圧Ｖbt側がソース端子Ｓとして動作し、電源電圧ＶＤＤ側がドレイン端子Ｄとして動作する。したがって、ゲートＧに供給される制御信号ＬＧ'が電源電圧ＶＤＤのようなハイレベルであると、そのしきい値電圧Ｖth以上にソース端子Ｓの電位が上昇すると、再度オン状態となって昇圧電圧Ｖbtを形成しているブートストラップ容量ＣＢの電荷を電源電圧ＶＤＤ側に抜いてしまう。レベルシフト回路ＬＳ１は、上記制御信号ＬＧのハイレベルを上記昇圧電圧Ｖbtに対応した高電圧にし、ゲートＧとソース端子Ｓを同電位（Ｖth以下）としてオフ状態を維持させる。そして、前記寄生ダイオードには、逆方向に電圧が印加されて上記ブートストラップ容量ＣＢの電荷を放電させるような電流を流さない。
【００２６】
上記スイッチＭＯＳＦＥＴＭ１をオン状態にさせる１回の充電動作で消費するブートストラップ容量ＣＢの電荷は、Ｃg ×Ｖgsで概算できる。ここで、Ｃg はスイッチＭＯＳＦＥＴＭ１のゲート入力容量であり、Ｖgsはゲート，ソース間の駆動電圧である。上記電荷にスイッチング周波数を掛けることで、平均充電電流が求められる。一例として、Ｃg ＝３０００ｐＦ、Ｖgs＝５Ｖ、スイッチング周波数１ＭＨｚで計算すると、充電電流は１５ｍＡとなる。また、一般にＭＯＳＦＥＴＭ３のオン抵抗は数十ｍΩであり、充電時の電圧降下Ｖ３（ｏｎ）は小さくゼロと見做してよい。したがって、ＭＯＳＦＥＴＭ３に代えてダイオードを用いる場合の順方向電圧Ｖf による電圧降下に比べ非常に小さく抑えられるものである。
【００２７】
前記のようにスイッチＭＯＳＦＥＴＭ２がオフしている間（スイッチＭＯＳＦＥＴＭ１がオン）は、ＰチャネルＭＯＳＦＥＴＭ３をオフにする必要がある。このＰチャネルＭＯＳＦＥＴＭ３をオフにするため、レベルシフト回路ＬＳ１は、上記昇圧電圧Ｖbtを動作電圧とすることでＰチャネルＭＯＳＦＥＴＭ３のゲート端子Ｇに与えられる制御信号ＬＧ’のレベルをソース端子Ｓの昇圧電圧Ｖbtと同じ電圧にレベルシフトする。そして、ＭＯＳＦＥＴＭ３のドレイン端子Ｄと基板ゲート間の寄生のダイオード（ボディダイオード）が存在する。この寄生のダイオードによって上記ＭＯＳＦＥＴＭ３が上記オフ状態にされるとともに、昇圧電位Ｖbtからの電源電圧ＶＤＤに向けての逆流が防止される。
【００２８】
スイッチＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３のオン、オフ状態への移行時間には素子バラツキ等があるため、貫通電流防止のためにスイッチＭＯＳＦＥＴＭ１とＭ２の切り替えにはデッドタイムが設けられる。同様に、スイッチＭＯＳＦＥＴＭ１が完全にオフする前にスイッチＭＯＳＦＥＴＭ３がオンすると、昇圧電位側から電源ＶＤＤに逆流が起きるで同様のデットタイムが設けられる。このデットタイムは、特に制限されないが、上記ＰＷＭ信号に対応した制御信号ｌｇ及びｈｇを形成する制御回路ＣＯＮＴにより設定される。以上により、本発明は電源電圧ＶＤＤの低電圧化に際しても、十分なスイッチＭＯＳＦＥＴＭ１の駆動電圧を得ることができる昇圧回路を提供できる。
【００２９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記可変電圧源Ｖtrk に代えて、抵抗Ｒ４又はＲ３を可変抵抗としてもよい。上記Ｒ４を複数の直列接続された抵抗回路で構成し、その接続点にスイッチ素子を設けて選択的にスイッチ制御して抵抗回路の抵抗値を変化させるよにするものであってもよい。このことは、上記分圧回路を構成する抵抗Ｒ１又はＲ２にも同様に適用できる。エラーアンプに供給される基準電圧は、バンドギャップ電圧の他何であってもよい。スイッチングレギュレータの具体的構成は、種々の実施形態を採ることができる。例えば、図３において、スイッチＭＯＳＦＥＴＭ１、Ｍ２を単体素子で構成してもよい。また、シリーズレギュレータにも同様に適用することができる。この発明は、エラーアンプに供給される基準電圧よりも低い出力電圧を形成することができる電源回路として広く利用することができる。
【図面の簡単な説明】
【００３０】
【図１】この発明に係るスイッチング電源の一実施例を示す概略回路図である。
【図２】この発明に係るスイッチング電源の他の一実施例を示す概略回路図である。
【図３】この発明に係るスイッチング電源の他の一実施例を示す回路図である。
【図４】図３のスイッチング電源における駆動回路の動作を説明するための波形図である。
【符号の説明】
【００３１】
ＯＰＡ…オペアンプ、ＰＷＭ制御回路…ＰＷＭ−ＩＣ、ＤＲＶ−ＩＣ…ドライバ、ＬＤ…負荷回路、Ｍ１〜Ｍ３…ＭＯＳＦＥＴ、ＬＯＧ，ＣＯＮＴ…制御回路、ＥＡ…エラーアンプ、ＶＣ…電圧比較回路、ＴＷＧ…三角波発生回路、ＣＢ…ブートストラップ容量、ＬＯ…インダクタ、ＣＯ…キャパシタ、Ｒ１〜Ｒ４…抵抗、ＩＮＶ１インバータ回路、ＬＳ１，２…レベルシフト回路。
【図１】
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【図２】
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【図３】
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【図４】
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