(57)【要約】【課題】  センスアンプの感度を低下させることなく、ビット線からセンスアンプへの不要な電荷の流出及びセンスアンプからビット線への不要な電荷の流入を低減し、これによって、データの破壊を防止することを目的とする。【解決手段】  センスアンプ１１０と、センスアンプ１１０に所定の電位を機能的に供給する駆動回路１９０と、センスアンプ１１０と駆動回路１９０との間に設けられた切断用トランジスタ１４１，１４２とを備える。本発明によれば、切断用トランジスタ１４１，１４２によってセンスアンプ１１０と駆動回路１９０とを切断可能であることから、ワード線が活性化した後、センスアンプ１１０が活性化するまでの間の少なくとも一部の期間においてこれらを切断することにより、ビット線からの電荷の流出やビット線への電荷の流入を直ちに停止させることが可能となる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
センスアンプと、前記センスアンプに所定の電位を機能的に供給する駆動回路と、前記センスアンプと前記駆動回路との間に設けられ、前記センスアンプと前記駆動回路とを切断可能な切断手段とを備えることを特徴とする半導体装置。
【請求項２】
前記駆動回路に対して前記センスアンプが複数設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のセンスアンプに対して、前記切断手段がそれぞれ設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の切断手段は、互いに共通の制御信号に応答して動作することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記駆動回路は、前記センスアンプに動作電圧を供給する活性化回路を含んでいることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記センスアンプは、増幅すべき信号が供給される信号ノードと、増幅に必要な第１の動作電位が供給される高位側ノードと、増幅に必要な第２の動作電位が供給される低位側ノードとを有し、
前記駆動回路は、前記活性化回路によって前記第１の動作電位を供給する高位側出力端と、前記活性化回路によって前記第２の動作電位を供給する低位側出力端とを有し、
前記切断手段は、前記センスアンプの前記高位側ノードと前記駆動回路の前記高位側出力端との間、及び、前記センスアンプの前記低位側ノードと前記駆動回路の前記低位側出力端との間の少なくとも一方に接続されたトランジスタを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記活性化回路は、第１の電源電位と前記高位側出力端との間に接続された第１の活性化トランジスタと、第２の電源電位と前記低位側出力端との間に接続された第２の活性化トランジスタとを含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記駆動回路は、前記駆動回路の前記高位側出力端と前記低位側出力端との間に接続され、前記センスアンプの前記高位側ノード及び前記低位側ノードを介して、前記センスアンプをイコライズするイコライザをさらに含んでいることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、前記ビット線に接続されたセンスアンプと、前記センスアンプに動作電圧を供給することによって前記センスアンプを活性化させる活性化回路と、前記ワード線が活性化した後、前記センスアンプが活性化するまでの間の少なくとも一部の期間において、前記センスアンプと前記活性化回路とを切断する切断手段とを備えることを特徴とする半導体装置。
【請求項１０】
前記センスアンプをイコライズするイコライザをさらに備え、前記切断手段は、前記イコライザが活性化している期間の少なくとも一部の期間において、前記センスアンプとイコライザとを接続することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記切断手段は、前記イコライザの非活性状態から活性状態への変化に連動して接続状態から切断状態へと変化し、前記活性化回路の非活性状態から活性状態への変化に連動して切断状態から接続状態へと変化することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記センスアンプは、前記ビット線に接続された信号ノードと、増幅に必要な第１の動作電位が供給される高位側ノードと、増幅に必要な第２の動作電位が供給される低位側ノードとを有し、
前記活性化回路は、前記第１の動作電位を供給する高位側出力端と、前記第２の動作電位を供給する低位側出力端とを有し、
前記切断手段は、前記センスアンプの前記高位側ノードと前記活性化回路の前記高位側出力端との間、及び、前記センスアンプの前記低位側ノードと前記活性化回路の前記低位側出力端との間の少なくとも一方に接続されたトランジスタを含むことを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記活性化回路は、第１の電源電位と前記高位側出力端との間に接続された第１の活性化トランジスタと、第２の電源電位と前記低位側出力端との間に接続された第２の活性化トランジスタとを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の活性化トランジスタと前記第２の活性化トランジスタは、順次、導通状態とされることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の活性化トランジスタは、前記第２の活性化トランジスタよりも後に導通状態とされ、
前記切断手段は、少なくとも、前記センスアンプの前記高位側ノードと前記活性化回路の前記高位側出力端との間に接続されたトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の活性化トランジスタは、前記第２の活性化トランジスタよりも先に導通状態とされ、
前記切断手段は、少なくとも、前記センスアンプの前記低位側ノードと前記活性化回路の前記低位側出力端との間に接続されたトランジスタを含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、前記ビット線に接続されたセンスアンプと、前記センスアンプに動作電圧を供給することによって前記センスアンプを活性化させる活性化回路とを備える半導体装置のテスト方法であって、
前記ワード線が活性化した後、前記センスアンプが活性化するまでの間の少なくとも一部の期間において、前記センスアンプと前記活性化回路とを切断することにより、前記ビット線に生じている電流リークを評価することを特徴とする半導体装置のテスト方法。
【請求項１８】
前記ワード線の活性化から前記センスアンプの活性化までの期間を、通常動作時よりも延長することを特徴とする請求項１７に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト方法に関し、特に、センスアンプを備える半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
種々の半導体記憶装置の中でも、ＤＲＡＭは最も大容量化に適した半導体記憶装置の一つであり、コンピュータのメインメモリなどに広く利用されている。ＤＲＡＭが大容量化に優れている最大の理由は、他の半導体記憶装置に比べてメモリセル構造が極めて単純だからである。すなわち、ＤＲＡＭのメモリセルは、１個のセルキャパシタと１個のセルトランジスタによって構成され、セルキャパシタに蓄えられた電荷量によって情報を記憶することができる。セルキャパシタに対する充放電は、ワード線に接続されたセルトランジスタによって制御され、セルトランジスタがオンすると、セルキャパシタの蓄積電極がビット線に接続され、これによって情報の読み出し又は書き込みが行うことができる。
【０００３】
このように、ＤＲＡＭのメモリセルは、セルキャパシタに蓄えられた電荷量によって情報を記憶していることから、データの読み出しによってビット線に現れる電位の変動は非常に僅かである。このため、ビット線には、データの読み出しによる僅かな電位変動を増幅するためのセンスアンプが接続されている（特許文献１，２参照）。
【０００４】
通常、センスアンプはいわゆるフリップフロップ構造を有しているが、増幅動作をより高感度且つ高速に行うためには、センスアンプを構成するトランジスタのしきい値電圧をできる限り低くする必要がある。近年では、ＤＲＡＭの動作電圧が１．５Ｖ程度に低電圧化されていることも相まって、センスアンプには、しきい値電圧が０Ｖに近いトランジスタが用いられているのが実情である。
【特許文献１】特開２００２−１２４０８６号公報
【特許文献２】特開２００３−２７２３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、センスアンプを構成するトランジスタのしきい値電圧が低くなると、ワード線の活性化によってビット線の電位が変動した後、センスアンプが活性化するまでの期間において、ビット線の電位変動によりセンスアンプを構成するトランジスタが不必要にオン状態となることがあった。センスアンプが活性化する前にトランジスタがオン状態になると、ビット線からセンスアンプへ電荷が流出、或いは、センスアンプからビット線へ電荷が流入し、その結果、ビット線に現れたデータが破壊される可能性があった。
【０００６】
このような問題を解決するためには、センスアンプを構成するトランジスタのしきい値電圧を高めに設定すればよいが、この場合には、センスアンプの感度低下により、センス動作が遅くなってしまう。
【０００７】
また、センスアンプが活性化する前にビット線から多くの電荷が流出し、或いは、ビット線に多くの電荷が流入すると、ビット線に生じている電流リークを評価することが困難になるという問題もあった。すなわち、ビット線に生じている電流リークを評価するテストを行ったとしても、時間とともに低下するビット線の電位が電流リークに起因するものなのか、それともセンスアンプへの電荷の流出に起因するものなのかを判断することができなくなってしまう。或いは、当該テストにおいてビット線の電位低下が少なくても、電流リークがセンスアンプからの電荷の流入によって補われている可能性もあった。このように、従来の半導体装置においては、ビット線に生じている電流リークを正しく評価することが困難であるという問題もあった。
【０００８】
本発明は、このような問題を解決すべくなされたものであって、センスアンプの感度を低下させることなく、ビット線からセンスアンプへの不要な電荷の流出及びセンスアンプからビット線への不要な電荷の流入を低減し、これによって、ビット線に現れるデータの破壊を防止することを目的とする。
【０００９】
また、本発明の他の目的は、ビット線に生じている電流リークをより高精度に評価することが可能な半導体装置のテスト方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、センスアンプと、前記センスアンプに所定の電位を機能的に供給する駆動回路と、前記センスアンプと前記駆動回路との間に設けられ、前記センスアンプと前記駆動回路とを切断可能な切断手段とを備えることを特徴とする。
【００１１】
本発明によれば、切断手段によってセンスアンプと駆動回路とを切断可能であることから、ワード線が活性化した後、センスアンプが活性化するまでの間の少なくとも一部の期間において、これらを切断することにより、ビット線からの電荷の流出やビット線への電荷の流入を直ちに停止させることが可能となる。
【００１２】
センスアンプは、駆動回路に対して複数設けることができる。この場合、センスアンプから見た駆動回路の容量が比較的大きくなるため、センスアンプが活性化する前における電荷の流出・流入がその分大きくなるが、本発明による半導体装置は、上述の通り切断手段を備えていることから、１つの駆動回路に複数のセンスアンプが接続されている場合であっても、センスアンプが活性化する前における電荷の流出・流入を効果的に抑制することが可能となる。
【００１３】
この場合、複数のセンスアンプに対してそれぞれ切断手段を設けることにより、電荷の流出・流入を最も効果的に抑制することが可能となる。
【００１４】
駆動回路は、センスアンプに動作電圧を供給する活性化回路と、センスアンプをイコライズするイコライザを含んでいることが好ましい。イコライザを設ければ、高速且つ高感度な読み出し動作を行うことが可能となるが、センスアンプから見た駆動回路の容量はさらに大きくなる。しかしながら、本発明による半導体装置は切断手段を備えていることから、イコライザの存在によってセンスアンプから見た駆動回路の容量がさらに大きい場合であっても、電荷の流出・流入を効果的に抑制することが可能となる。
【００１５】
また、本発明の他の側面による半導体装置は、ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、前記ビット線に接続されたセンスアンプと、前記センスアンプに動作電圧を供給することによって前記センスアンプを活性化させる活性化回路と、前記ワード線が活性化した後、前記センスアンプが活性化するまでの間の少なくとも一部の期間において、前記センスアンプと前記活性化回路とを切断する切断手段とを備えることを特徴とする。
【００１６】
本発明においても、ワード線が活性化した後、センスアンプが活性化するまでの間の少なくとも一部の期間において、センスアンプと活性化回路とを切断していることから、ビット線からの電荷の流出やビット線への電荷の流入を直ちに停止させることが可能となる。
【００１７】
活性化回路は、第１の電源電位と高位側出力端との間に接続された第１の活性化トランジスタと、第２の電源電位と低位側出力端との間に接続された第２の活性化トランジスタを含むことが好ましく、これら第１の活性化トランジスタと第２の活性化トランジスタは、順次、導通状態とされることが好ましい。これは、センスアンプを構成するトランジスタのうち、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきと、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきに差がある場合に有効である。
【００１８】
すなわち、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきの方が、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきよりも大きい場合には、第１の活性化トランジスタよりも第２の活性化トランジスタを先に導通状態とすればよく、逆に、Ｎチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきの方が、Ｐチャンネル型ＭＯＳトランジスタのしきい値電圧のばらつきよりも大きい場合には、第２の活性化トランジスタよりも第１の活性化トランジスタを先に導通状態とすればよい。前者の場合、センスアンプの高位側ノードと活性化回路の高位側出力端との間に切断手段を配置すればよく、後者の場合、センスアンプの低位側ノードと活性化回路の低位側出力端との間に切断手段を配置すればよい。
【００１９】
また、本発明による半導体装置のテスト方法は、ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線に接続されるメモリセルと、前記ビット線に接続されたセンスアンプと、前記センスアンプに動作電圧を供給することによって前記センスアンプを活性化させる活性化回路とを備える半導体装置のテスト方法であって、前記ワード線が活性化した後、前記センスアンプが活性化するまでの間の少なくとも一部の期間において、前記センスアンプと前記駆動回路とを切断することにより、前記ビット線に生じている電流リークを評価することを特徴とする。
【発明の効果】
【００２０】
このように、本発明によれば、切断手段によってセンスアンプと駆動回路とを切断可能であることから、ワード線が活性化した後、センスアンプが活性化するまでの間の少なくとも一部の期間において、これらを切断することにより、ビット線からの電荷の流出やビット線への電荷の流入を直ちに停止させることが可能となる。その結果、増幅動作をより高感度且つ高速に行うべく、センスアンプを構成するトランジスタのしきい値電圧を０Ｖ付近まで低下させた場合であっても、これらトランジスタが不必要にオンすることによるデータの破壊を効果的に防止することが可能となる。
【００２１】
また、ビット線からの電荷の流出やビット線への電荷が効果的に抑制されることから、ビット線に生じている電流リークを高精度に評価することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２３】
図１は、本発明の好ましい実施形態による半導体装置１００の主要部を示す回路図である。
【００２４】
図１に示すように、本実施形態による半導体装置１００は、複数のセンスアンプ１１０と、センスアンプ１１０に動作電圧を供給する活性化回路１２０と、センスアンプ１１０をイコライズするイコライザ１３０とを備えて構成されている。これら回路のうち、活性化回路１２０とイコライザ１３０は、センスアンプ１１０に動作電位などの所定の電位を機能的に供給する駆動回路１９０を構成する。ここで、「機能的に供給」とは、電源回路のように固定電位を供給するのではなく、動作タイミングに応じて所望の電位を供給することを意味する。
【００２５】
センスアンプ１１０は、図１に示すようにいわゆるフリップフロップ構造を有している。具体的には、ビット線ＢＬに接続された信号ノードＮ１と、反転ビット線ＢＬＢに接続された信号ノードＮ２と、増幅に必要な第１の動作電位が供給される高位側ノードＮ３と、増幅に必要な第２の動作電位が供給される低位側ノードＮ４とを有しており、信号ノードＮ１と高位側ノードＮ３及び低位側ノードＮ４との間には、それぞれＰチャンネル型ＭＯＳトランジスタ１１１及びＮチャンネル型ＭＯＳトランジスタ１１２が接続され、信号ノードＮ２と高位側ノードＮ３及び低位側ノードＮ４との間には、それぞれＰチャンネル型ＭＯＳトランジスタ１１３及びＮチャンネル型ＭＯＳトランジスタ１１４が接続されている。そして、信号ノードＮ１は、Ｐチャンネル型ＭＯＳトランジスタ１１３及びＮチャンネル型ＭＯＳトランジスタ１１４のゲート電極に共通接続されており、信号ノードＮ２は、Ｐチャンネル型ＭＯＳトランジスタ１１１及びＮチャンネル型ＭＯＳトランジスタ１１２のゲート電極に共通接続されている。
【００２６】
センスアンプ１１０を構成するこれらトランジスタ１１１〜１１４のしきい値電圧は、既に説明した理由により、０Ｖに達しない範囲においてできる限り低い電圧に設定することが好ましく、０Ｖ近傍に設定することが特に好ましい。
【００２７】
本実施形態による半導体装置１００は、このようなセンスアンプ１１０を複数備えており、活性化回路１２０及びイコライザ１３０からなる駆動回路１９０は、これら複数のセンスアンプ１１０に対して共通接続されている。
【００２８】
信号ノードＮ１に接続されたビット線ＢＬ及び信号ノードＮ２に接続された反転ビット線ＢＬＢには、図２に示すように、メモリセルＭＣが接続されている。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路によって構成されており、セルトランジスタＴのドレインは、対応するビット線ＢＬ又は反転ビット線ＢＬＢに接続され、セルトランジスタＴのゲートは、対応するワード線ＷＬ１，ＷＬ２・・・に接続されている。これにより、あるワード線ＷＬがハイレベルに変化すると、このワード線ＷＬに接続されたメモリセルＭＣのセルキャパシタＣが、対応するビット線ＢＬ又は反転ビット線ＢＬＢに接続されることになる。
【００２９】
活性化回路１２０は、電源電位ＶＤＤ（第１の電源電位）と高位側出力端Ｓ１との間に接続された活性化トランジスタ１２１と、グランド電位ＧＮＤ（第２の電源電位）と低位側出力端Ｓ２との間に接続された活性化トランジスタ１２２によって構成されている。活性化トランジスタ１２１はＰチャンネル型のＭＯＳトランジスタからなり、そのゲート電極には制御信号ＲＳＡＰが供給される。一方、活性化トランジスタ１２２はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極には制御信号ＲＳＡＮが供給される。これにより、活性化トランジスタ１２１がオンすると、高位側出力端Ｓ１には電源電位ＶＤＤが供給され、活性化トランジスタ１２２がオンすると、低位側出力端Ｓ２にはグランド電位ＧＮＤが供給されることになる。したがって、活性化トランジスタ１２１，１２２がオンすると各センスアンプ１１０は活性化され、信号ノードＮ１，Ｎ２に供給されるビット線電位差を増幅可能な状態となる。
【００３０】
イコライザ１３０は、高位側出力端Ｓ１と低位側出力端Ｓ２との間に接続された回路であり、高位側出力端Ｓ１とプリチャージ電位ＶＢＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ１３１と、低位側出力端Ｓ２とプリチャージ電位ＶＢＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ１３２と、高位側出力端Ｓ１と低位側出力端Ｓ２との間に接続されたＮチャンネル型ＭＯＳトランジスタ１３３によって構成されている。これらトランジスタ１３１〜１３３のゲート電極には制御信号ＥＱが共通に供給されており、制御信号ＥＱがハイレベルに変化することによりイコライザ１３０が活性化すると、高位側出力端Ｓ１及び低位側出力端Ｓ２の電位は、いずれもプリチャージ電位ＶＢＬとなる。
【００３１】
さらに、本実施形態による半導体装置１００では、各センスアンプ１１０の高位側ノードＮ３と、駆動回路１９０の高位側出力端Ｓ１との間に、切断用トランジスタ１４１がそれぞれ設けられ、さらに、各センスアンプ１１０の低位側ノードＮ４と、駆動回路１９０の低位側出力端Ｓ２との間に、切断用トランジスタ１４２がそれぞれ設けられている。切断用トランジスタ１４１は、Ｐチャンネル型ＭＯＳトランジスタによって構成され、そのゲート電極には制御信号ＣＵＴＰが共通に供給される。一方、切断用トランジスタ１４２は、Ｎチャンネル型ＭＯＳトランジスタによって構成され、そのゲート電極には制御信号ＣＵＴＮが共通に供給される。
【００３２】
切断用トランジスタ１４１，１４２は、各センスアンプ１１０と駆動回路１９０とを切断するための「切断手段」を構成し、制御信号ＣＵＴＰがハイレベルとなり、制御信号ＣＵＴＮがローレベルとなると、各センスアンプ１１０は駆動回路１９０から切り離された状態となる。一方、制御信号ＣＵＴＰがローレベル、制御信号ＣＵＴＮがハイレベルの状態では、各センスアンプ１１０の高位側ノードＮ３と駆動回路１９０の高位側出力端Ｓ１が短絡され、各センスアンプ１１０の低位側ノードＮ４と駆動回路１９０の低位側出力端Ｓ２が短絡されることから、各センスアンプ１１０は、動作電位やプリチャージ電位ＶＢＬを受けることが可能となる。
【００３３】
以上が、本実施形態による半導体装置１００の主要部の回路構成である。次に、本実施形態による半導体装置１００の動作について説明する。
【００３４】
図３は、本実施形態による半導体装置１００の動作を説明するためのタイミング図である。実際には、各制御信号（ＷＬ，ＥＱ，ＲＳＡＰ，ＲＳＡＮ，ＣＵＴＰ，ＣＵＴＮ）の電位変化にはある程度の時間が必要であり、このため、電位が変化する波形部分は所定の傾きとなって現れるが、本図では、制御信号の電位変化に必要な時間を省略し、電位が変化する波形部分を垂直に表している。
【００３５】
まず、データの読み出し前（時刻ｔ１１以前）の状態では、ワード線ＷＬはローレベルであり、このため、ビット線ＢＬ及び反転ビット線ＢＬＢの電位は、いずれもプリチャージレベル（＝ＶＢＬ）に保たれている。この期間においては、制御信号ＣＵＴＰはローレベル、制御信号ＣＵＴＮはハイレベルであることから、切断用トランジスタ１４１，１４２はいずれもオン状態であり、したがって、各センスアンプ１１０は駆動回路１９０に接続されている。そして、この期間においては、制御信号ＥＱがハイレベルであり、イコライザ１３０が活性状態であることから、各センスアンプ１１０は、高位側ノードＮ３及び低位側ノードＮ４を介して、イコライザ１３０によってプリチャージ電位ＶＢＬにイコライズされることになる。
【００３６】
つまり、センスアンプ１１０は、信号ノードＮ１，Ｎ２を互いの参照電位とすることから、信号ノードＮ１，Ｎ２のイコライズ、すなわちセンスアンプのイコライズは必須の動作であり、図示しないイコライザ１３０と同様の回路によって、信号ノードＮ１，Ｎ２は同電位とされる。さらに本実施形態では、イコライザ１３０によって高位側出力端Ｓ１及び低位側出力端Ｓ２の電位をいずれもプリチャージ電位ＶＢＬにイコライズし、この状態で切断用トランジスタ１４１，１４２をオン状態とすることにより、センスアンプをイコライズしている。また、切断用トランジスタ１４１，１４２は、イコライザ１３０が活性化している全期間においてオン状態である必要はなく、イコライザ１３０が活性化している期間の少なくとも一部の期間においてオン状態であれば足りる。
【００３７】
次に、時刻ｔ１１においてワード線ＷＬをハイレベルに活性化することによって読み出しを開始するとともに、制御信号ＥＱをローレベルに変化させることによって、イコライザ１３０を非活性化させる。これにより、ビット線ＢＬの電位と反転ビット線ＢＬＢの電位との間に差ΔＶが生じる（図３では、ビット線ＢＬの電位がΔＶ上昇した場合が示されている）が、この時点では、制御信号ＲＳＡＰはハイレベル、制御信号ＲＳＡＮはローレベルを保っていることから、まだ増幅動作は行われない。
【００３８】
このとき、センスアンプ１１０を構成するトランジスタ１１１〜１１４のしきい値電圧がΔＶよりも低い場合、特に、しきい値電圧が０Ｖに近い場合には、信号ノードＮ１，Ｎ２間に生じる電位差ΔＶによって、トランジスタ１１１〜１１４のいずれかがオンする現象が発生する。
【００３９】
例えば、ワード線ＷＬの活性化によってビット線ＢＬの電位がプリチャージ電位ＶＢＬよりもΔＶだけ上昇し（＝ＶＢＬ＋ΔＶ）、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬに保たれたケースを想定すると、センスアンプ１１０の一部を抜き出した図４（ａ）に示すように、Ｐチャンネル型ＭＯＳトランジスタ１１１はしきい値電圧を超えた状態となることから、不必要にオンしてしまう。これにより、ビット線ＢＬから駆動回路１９０の高位側出力端Ｓ１に向けて電荷が流出し（電流ｉ）、ビット線ＢＬの電位が低下してしまう。
【００４０】
このとき、比較例である図４（ｂ）に示すように、切断用トランジスタ１４１が存在せず、Ｐチャンネル型ＭＯＳトランジスタ１１１が駆動回路１９０の高位側出力端Ｓ１に直接接続されているとすれば、駆動回路１９０の高位側出力端Ｓ１には多くのセンスアンプ１１０が共通に接続され、比較的容量が大きいことから、ビット線ＢＬ上の多くの電荷が駆動回路１９０の高位側出力端Ｓ１へと流出してしまう。これによりビット線ＢＬの電位は徐々に低下し、場合によっては、センスアンプ１１０による増幅が不可能、すなわち、データが破壊される可能性がある。
【００４１】
しかしながら、図４（ａ）に示すように、センスアンプ１１０の高位側ノードＮ３と、駆動回路１９０の高位側出力端Ｓ１との間に切断用トランジスタ１４１を設け、当該期間においてこれをオフ状態とすれば、ビット線ＢＬからの電荷の流出は直ちに停止する。具体的には、電荷の流出によってビット線ＢＬ（＝信号ノードＮ１）の電位と高位側ノードＮ３の電位が一致した時点でＰチャンネル型ＭＯＳトランジスタ１１１はオフし、これ以上電荷が流出することはない。これにより、ビット線ＢＬの電位低下は最小限に抑えられる。
【００４２】
トランジスタが不必要にオンする現象は、センスアンプ１１０を構成する他のトランジスタ１１２〜１１４にも同じく発生する。つまり、ビット線ＢＬの電位がプリチャージ電位ＶＢＬに保たれ、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬよりもΔＶだけ上昇（＝ＶＢＬ＋ΔＶ）するケースでは、Ｐチャンネル型ＭＯＳトランジスタ１１２のオンにより、反転ビット線ＢＬＢから電荷が流出し、反転ビット線ＢＬＢの電位が低下してしまう。また、ビット線ＢＬの電位がプリチャージ電位ＶＢＬよりもΔＶだけ低下（＝ＶＢＬ−ΔＶ）し、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬに保たれるケースでは、Ｎチャンネル型ＭＯＳトランジスタ１１３のオンにより、ビット線ＢＬへ電荷が流入し、ビット線ＢＬの電位が上昇してしまう。さらに、ビット線ＢＬの電位がプリチャージ電位ＶＢＬに保たれ、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬよりもΔＶだけ低下（＝ＶＢＬ−ΔＶ）するケースでは、Ｎチャンネル型ＭＯＳトランジスタ１１４のオンにより、反転ビット線ＢＬＢへ電荷が流入し、反転ビット線ＢＬＢの電位が上昇してしまう。
【００４３】
これらのケースについても、切断用トランジスタ１４１及び切断用トランジスタ１４２を設け、当該期間においてこれらをオフ状態とすれば、ビット線ＢＬや反転ビット線ＢＬＢからの電荷の流出・流入を直ちに停止させることが可能となる。これを実現すべく、本実施形態では、時刻ｔ１１において制御信号ＣＵＴＰをハイレベル、制御信号ＣＵＴＮをローレベルとすることにより、各センスアンプ１１０を駆動回路１９０から切り離している。
【００４４】
次に、時刻ｔ１２において、制御信号ＣＵＴＰをローレベル、制御信号ＣＵＴＮをハイレベルに変化させることにより、各センスアンプ１１０を駆動回路１９０に接続するとともに、制御信号ＲＳＡＰをローレベル、制御信号ＲＳＡＮをハイレベルに変化させることにより、センスアンプ１１０に動作電位を供給する。つまり、センスアンプ１１０を活性化させる。これにより、信号ノードＮ１，Ｎ２の電位差ΔＶは増幅され、ビット線ＢＬ及び反転ビット線ＢＬＢの一方が電源電位ＶＤＤまで上昇し、他方がグランド電位ＧＮＤまで低下する。以上により、センスアンプ１１０による増幅動作が完了する。
【００４５】
このように、本実施形態では、各センスアンプ１１０と駆動回路１９０との間にそれぞれ切断用トランジスタ１４１，１４２を設け、ワード線ＷＬが活性化した後、センスアンプ１１０が活性化するまでの期間においてこれらをオフ状態としていることから、ビット線ＢＬや反転ビット線ＢＬＢからの電荷の流出・流入を直ちに停止させることが可能となる。その結果、増幅動作をより高感度且つ高速に行うべく、センスアンプ１１０を構成するトランジスタ１１１〜１１４のしきい値電圧を０Ｖ付近まで低下させた場合であっても、これらトランジスタ１１１〜１１４が不必要にオンすることによるデータの破壊を効果的に防止することが可能となる。
【００４６】
尚、上記実施形態では、ワード線ＷＬが活性化した後、センスアンプ１１０が活性化するまでの全期間において、切断用トランジスタ１４１，１４２をオフ状態としているが、本発明がこれに限定されるものではなく、ワード線ＷＬが活性化した後、センスアンプ１１０が活性化するまでの間の少なくとも一部の期間においてこれらをオフ状態とすれば足りる。但し、電荷の流出・流入を十分に低減するためには、切断用トランジスタ１４１，１４２をオフ状態とする期間を、ワード線ＷＬが活性化してからセンスアンプ１１０が活性化するまでの期間のできるだけ大部分とすることが好ましく、上記実施形態のように、ワードＷＬが活性化してからセンスアンプ１１０が活性化するまでの実質的全期間においてオフ状態とすることが最も好ましい。
【００４７】
また、上記実施形態では、各センスアンプ１１０に対応して切断用トランジスタ１４１，１４２を１つずつを設けているが、複数のセンスアンプ１１０に切断用トランジスタ１４１，１４２を１つずつ割り当てても構わない。図５は、２個のセンスアンプ１１０に切断用トランジスタ１４１，１４２１つずつ割り当てた例による半導体装置２００の主要部を示す回路図である。図５に示す半導体装置２００のように、切断用トランジスタ１４１，１４２を２個のセンスアンプ１１０に割り当てた場合であっても、ワード線ＷＬが活性化した後、センスアンプ１１０が活性化するまでの間の少なくとも一部の期間においてこれらをオフ状態とすれば、上記実施形態と同様の効果を得ることが可能となる。
【００４８】
１つの切断用トランジスタ１４１，１４２に割り当てるセンスアンプ１１０の数としては、２つに限らず、３つ以上であっても構わないが、１つの切断用トランジスタ１４１，１４２に割り当てるセンスアンプ１１０の数が多くなるほど、電荷の流出量及び流入量が多くなること、並びに、切断用トランジスタ１４１，１４２としては非常にサイズの小さいトランジスタを使用できる点を考慮すれば、１つの切断用トランジスタ１４１，１４２に割り当てるセンスアンプ１１０の数は少ない方が好ましく、上記実施形態のように、各センスアンプ１１０に対応して切断用トランジスタ１４１，１４２をそれぞれ設けることが好ましい。
【００４９】
さらに、上記実施形態では、センスアンプ１１０の高位側ノードＮ３に切断用トランジスタ１４１を接続し、センスアンプ１１０の低位側ノードＮ４に切断用トランジスタ１４２を接続しているが、これらの一方を省略しても構わない。これは、例えばセンスアンプ１１０を構成するトランジスタのうち、Ｐチャンネル型ＭＯＳトランジスタ１１１，１１３のしきい値電圧のばらつきと、Ｎチャンネル型ＭＯＳトランジスタ１１２，１１４のしきい値電圧のばらつきに差がある場合に有効である。
【００５０】
図６は、切断用トランジスタ１４２を省略した例による半導体装置３００の主要部を示す回路図である。本例によれば、ビット線ＢＬ及び反転ビット線ＢＬＢからセンスアンプ１１０の高位側出力端Ｓ１への電荷の流出については抑制することができるものの、低位側出力端Ｓ２からビット線ＢＬ及び反転ビット線ＢＬＢへの電荷の流入については、これを抑制することができない。このような半導体装置３００は、Ｎチャンネル型ＭＯＳトランジスタ１１２，１１４のしきい値電圧のばらつきに比べて、Ｐチャンネル型ＭＯＳトランジスタ１１１，１１３のしきい値電圧のばらつきが大きく、このため、低位側出力端Ｓ２からの電荷流入よりも、高位側出力端Ｓ１への電荷流出の方が顕著である場合に有効である。
【００５１】
また、Ｐチャンネル型ＭＯＳトランジスタ１１１，１１３のしきい値電圧のばらつきが大きい場合、タイミング図である図７に示すように、制御信号ＲＳＡＮを制御信号ＲＳＡＰよりも先に活性化することにより、センスアンプ１１０の安定動作を図ることが有効である。このような動作を行う場合、図７に示すように、制御信号ＲＳＡＮが活性化するタイミング（時刻ｔ２２）から、制御信号ＲＳＡＰが活性化するタイミング（時刻ｔ２３）までの期間において、ビット線ＢＬ及び反転ビット線ＢＬＢの電位、つまり、Ｐチャンネル型ＭＯＳトランジスタ１１１，１１３のゲート電位が低下する。その結果、当該期間において高位側出力端Ｓ１への電荷流出が加速することがあるが、図６に示す半導体装置３００のように、センスアンプ１１０の高位側ノードＮ３に切断用トランジスタ１４１を接続しておけば、このような動作を行った場合であっても、高位側出力端Ｓ１への電荷流出を効果的に抑制することが可能となる。
【００５２】
一方、図８は、切断用トランジスタ１４１を省略した例による半導体装置４００の主要部を示す回路図である。本例によれば、低位側出力端Ｓ２からビット線ＢＬ及び反転ビット線ＢＬＢへの電荷の流入については抑制することができるものの、ビット線ＢＬ及び反転ビット線ＢＬＢからセンスアンプ１１０の高位側出力端Ｓ１への電荷の流出については、これを抑制することができない。このような半導体装置４００は、Ｐチャンネル型ＭＯＳトランジスタ１１１，１１３のしきい値電圧のばらつきに比べて、Ｎチャンネル型ＭＯＳトランジスタ１１２，１１４のしきい値電圧のばらつきが大きく、このため、高位側出力端Ｓ１への電荷流出よりも、低位側出力端Ｓ２からの電荷流入の方が顕著である場合に有効である。
【００５３】
また、Ｎチャンネル型ＭＯＳトランジスタ１１２，１１４のしきい値電圧のばらつきが大きい場合には、タイミング図である図９に示すように、制御信号ＲＳＡＰを制御信号ＲＳＡＮよりも先に活性化することにより、センスアンプ１１０の安定動作を図ることが有効である。このような動作を行う場合、図９に示すように、制御信号ＲＳＡＰが活性化するタイミング（時刻ｔ３２）から、制御信号ＲＳＡＮが活性化するタイミング（時刻ｔ３３）までの期間において、ビット線ＢＬ及び反転ビット線ＢＬＢの電位、つまり、Ｎチャンネル型ＭＯＳトランジスタ１１２，１１４のゲート電位が上昇する。その結果、当該期間において、低位側出力端Ｓ２からの電荷流入が加速することがあるが、図８に示す半導体装置４００のように、センスアンプ１１０の低位側ノードＮ４に切断用トランジスタ１４２を接続しておけば、このような動作を行った場合であっても、低位側出力端Ｓ２からの電荷流入を効果的に抑制することが可能となる。
【００５４】
さらに、本発明による半導体装置は、ビット線ＢＬや反転ビット線ＢＬＢに生じている電流リーク（ビット線リーク）の評価テストをより正確に行うことができるという利点をも有している。つまり、ビット線リークの評価テストは、通常、ワード線ＷＬを活性化（図３の時刻ｔ１１参照）させてから、センスアンプ１１０を活性化（図３の時刻ｔ１２参照）させるまでの期間を通常動作時よりも延長することによって行うが、既に説明したように、従来は、時間とともに低下するビット線ＢＬや反転ビット線ＢＬＢの電位が電流リークによるものなのか、それともセンスアンプ１１０への電荷の流出によるものなのかを判断することができないという問題があった。また、当該テストにおいてビット線ＢＬや反転ビット線ＢＬＢの電位低下が少なくても、ビット線リークがセンスアンプ１１０からの電荷の流入によって補われている可能性もあった。
【００５５】
しかしながら、本発明による半導体装置によれば、ワード線ＷＬを活性化させてから、センスアンプ１１０を活性化させるまでの間の少なくとも一部の期間において、センスアンプ１１０と駆動回路１９０とを切断することができるので、ビット線リークをより高精度に評価することが可能となる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００５７】
【図１】本発明の好ましい実施形態による半導体装置１００の主要部を示す回路図である。
【図２】センスアンプ１１０とセルアレイとの接続関係を示す回路図である。
【図３】半導体装置１００の動作を説明するためのタイミング図である。
【図４】センスアンプへの電荷の流出現象を説明するための回路図であり、（ａ）は図１に示すセンスアンプ１１０の一部を抜き出した回路図、（ｂ）は従来の該当部分の回路である。
【図５】２個のセンスアンプ１１０に１つの切断用トランジスタ１４１，１４２を割り当てた例による半導体装置２００の主要部を示す回路図である。
【図６】半導体装置１００から切断用トランジスタ１４２を省略した例による半導体装置３００の主要部を示す回路図である。
【図７】制御信号ＲＳＡＮを制御信号ＲＳＡＰよりも先に活性化させた場合における半導体装置３００の動作を説明するためのタイミング図である。
【図８】半導体装置１００から切断用トランジスタ１４１を省略した例による半導体装置４００の主要部を示す回路図である。
【図９】制御信号ＲＳＡＰを制御信号ＲＳＡＮよりも先に活性化させた場合における半導体装置４００の動作を説明するためのタイミング図である。
【符号の説明】
【００５８】
１００，２００，３００，４００    半導体装置
１１０      センスアンプ
１１１，１１３    Ｐチャンネル型ＭＯＳトランジスタ
１１２，１１４    Ｎチャンネル型ＭＯＳトランジスタ
１２０      活性化回路
１２１，１２２    活性化トランジスタ
１３０      イコライザ
１３１〜１３３    Ｎチャンネル型ＭＯＳトランジスタ
１４１，１４２    切断用トランジスタ
１９０      駆動回路
ＢＬ        ビット線
ＢＬＢ      反転ビット線
Ｃ          セルキャパシタ
Ｔ          セルトランジスタ
ＭＣ        メモリセル
Ｎ１，Ｎ２    信号ノード
Ｎ３          高位側ノード
Ｎ４          低位側ノード
Ｓ１          高位側出力端
Ｓ２          低位側出力端
ＷＬ          ワード線
【図１】
2006323938.tif 000003
【図２】
2006323938.tif 000004
【図３】
2006323938.tif 000005
【図４】
2006323938.tif 000006
【図５】
2006323938.tif 000007
【図６】
2006323938.tif 000008
【図７】
2006323938.tif 000009
【図８】
2006323938.tif 000010
【図９】
2006323938.tif 000011
【手続補正書】
【提出日】平成18年5月16日(2006.5.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
トランジスタが不必要にオンする現象は、センスアンプ１１０を構成する他のトランジスタ１１２〜１１４にも同じく発生する。つまり、ビット線ＢＬの電位がプリチャージ電位ＶＢＬに保たれ、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬよりもΔＶだけ上昇（＝ＶＢＬ＋ΔＶ）するケースでは、Ｐチャンネル型ＭＯＳトランジスタ１１３のオンにより、反転ビット線ＢＬＢから電荷が流出し、反転ビット線ＢＬＢの電位が低下してしまう。また、ビット線ＢＬの電位がプリチャージ電位ＶＢＬよりもΔＶだけ低下（＝ＶＢＬ−ΔＶ）し、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬに保たれるケースでは、Ｎチャンネル型ＭＯＳトランジスタ１１２のオンにより、ビット線ＢＬへ電荷が流入し、ビット線ＢＬの電位が上昇してしまう。さらに、ビット線ＢＬの電位がプリチャージ電位ＶＢＬに保たれ、反転ビット線ＢＬＢの電位がプリチャージ電位ＶＢＬよりもΔＶだけ低下（＝ＶＢＬ−ΔＶ）するケースでは、Ｎチャンネル型ＭＯＳトランジスタ１１４のオンにより、反転ビット線ＢＬＢへ電荷が流入し、反転ビット線ＢＬＢの電位が上昇してしまう。